AD6674BCPZRL7-500

385 MHz带宽中频分集接收机 AD6674 产品特性 灵活的JESD204B通道配置 JESD204B(子类1)编码串行数字输出 小信号扰动 带内SFDR = 83 dBFS(340 MHz时，750 MSPS) 应用 带内SNR = 66.7 dBFS(340 MHz时，750 MSPS) 分集多频段、多模数字接收器 750 MSPS时每通道总功耗：1.4 W(默认设置) 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE、LTE-A 噪声密度 = −153 dBFS/Hz (750 MSPS) DOCSIS 3.0 CMTS上游接收路径 直流电源：1.25 V、2.5 V和3.3 V HFC数字反向路径接收机 灵活的输入范围 概述 AD6674-750和AD6674-1000 AD6674是一款385 MHz带宽混合信号中频(IF)接收机，内置 1.46 V p-p至1.94 V p-p(标称值1.70 V p-p) 双通道、14位1.0 GSPS/750 MSPS/500 MSPS模数转换器(ADC) AD6674-500 和各种数字信号处理模块，包括四个宽带DDC、一个NSR 1.46 V p-p至2.06 V p-p(标称值2.06 V p-p) 95 dB通道隔离/串扰 和VDR监控。它具有片内缓冲器和采样保持电路，专门针 幅度检测位支持实现高效自动增益控制(AGC) 对低功耗、小尺寸和易用性而设计。该产品设计支持通信 噪声整形再量化器(NSR)选项支持主接收机功能 应用，能够实现高达2 GHz的宽带宽模拟信号采样。AD6674 可变动态范围(VDR)选项支持数字预失真(DPD)功能 针对宽输入带宽、高采样速率、出色的线性度、低功耗和 每通道集成2个宽带数字处理器 小封装而优化。 12位数控振荡器(NCO)，最多级联4个半带滤波器 这款双通道ADC内核采用多级、差分流水线架构，并集成 差分时钟输入 了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户 整数时钟分频值：1、2、4或8 可选的各种输入范围。集成基准电压源可简化设计。 节能的掉电模式 功能框图 AVDD1 (1.25V) AVDD2 (2.5V) AVDD3 (3.3V) AVDD1_SR (1.25V) DVDD (1.25V) DRVDD (1.25V) SPIVDD (1.8V TO 3.3V) VIN+B VIN–B ADC DIGITALDOWN DOWNCONVERSION CONVERSION DIGITAL DIGITAL DOWN CONVERSION DIGITAL DOWNCONVERSION (×4) (×4) (×4) (×4) NOISESHAPING SHAPINGREQUANTIZER REQUANTIZER NOISE (×2) (×2) VARIABLEDYNAMIC DYNAMICRANGE RANGE VARIABLE (×2) (×2) TX OUTPUTS SIGNAL MONITOR DATA ROUTER MUX FD_B FAST DETECT FD_A SIGNAL PROCESSING ADC JESD204B HIGH SPEED SERIALIZER BUFFER VIN+A VIN–A 4 SERDOUT0± SERDOUT1± SERDOUT2± SERDOUT3± BUFFER CLK+ CLK– CLOCK GENERATION FAST DETECT JESD204B SUBCLASS 1 CONTROL SIGNAL MONITOR PDWN/ STBY SPI CONTROL ÷2 ÷4 ÷8 AD6674 AGND SYSREF± SYNCINB± SDIO SCLK CSB DGND DRGND 12400-001 V_1P0 图1. Rev. B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2014–2015 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD6674 目录 产品特性 ......................................................................................... 1 数控振荡器 ............................................................................. 44 应用.................................................................................................. 1 FIR滤波器..................................................................................... 46 概述 ................................................................................................. 1 概述 .......................................................................................... 46 功能框图 ........................................................................................ 1 半带滤波器 ............................................................................. 47 修订历史 ........................................................................................ 3 DDC增益级............................................................................. 47 产品特色 ........................................................................................ 4 DDC复数转实数.................................................................... 48 技术规格 ........................................................................................ 5 DDC配置示例 ....................................................................... 49 直流规格.................................................................................... 5 噪声整形再量化器(NSR) .......................................................... 53 交流规格 ................................................................................... 6 抽取半带滤波器..................................................................... 53 数字规格 ................................................................................... 8 NSR概述 .................................................................................. 53 开关规格.................................................................................... 9 可变动态范围(VDR) .................................................................. 56 时序规格 ................................................................................... 9 VDR实数模式......................................................................... 57 绝对最大额定值 ......................................................................... 11 VDR复数模式......................................................................... 57 热特性 ...................................................................................... 11 数字输出 ....................................................................................... 59 ESD警告 .................................................................................. 11 JESD204B接口简介................................................................ 59 引脚配置和功能描述 ................................................................. 12 JESD204B概述 ........................................................................ 59 典型性能参数 .............................................................................. 14 功能概述.................................................................................. 60 AD6674-1000........................................................................... 14 JESD204B链路建立................................................................ 60 AD6674-750............................................................................. 17 物理层(驱动器)输出 ............................................................. 62 AD6674-500............................................................................. 20 JESD204B Tx转换器映射 ..................................................... 64 等效电路 ....................................................................................... 23 配置JESD204B链路................................................................ 64 工作原理 ....................................................................................... 25 多芯片同步................................................................................... 68 ADC架构 ................................................................................. 25 SYSREF±设置/保持窗口监控器.......................................... 70 模拟输入考虑 ......................................................................... 25 测试模式 ....................................................................................... 72 基准电压源 ............................................................................. 30 ADC测试模式 ........................................................................ 72 时钟输入考虑 ......................................................................... 31 JESD204B模块测试模式....................................................... 72 关断/待机模式 ....................................................................... 32 串行端口接口(SPI) ..................................................................... 75 温度二极管 ............................................................................. 32 使用SPI的配置 ....................................................................... 75 ADC超量程和快速检测 ............................................................ 33 硬件接口.................................................................................. 75 ADC超量程(OR).................................................................... 33 SPI访问特性............................................................................ 75 快速阈值检测(FD_A和FD_B) ............................................ 33 存储器映射 ................................................................................. 76 信号监控 ....................................................................................... 34 读取存储器映射寄存器表 ................................................... 76 通过JESD204B实现SPORT................................................... 34 存储器映射寄存器表............................................................ 77 数字下变频器(DDC).................................................................. 37 应用信息 ....................................................................................... 90 DDC I/Q输入选择 ................................................................. 37 电源建议.................................................................................. 90 DDC I/Q输出选择 ................................................................. 37 裸露焊盘散热块建议............................................................ 90 DDC概述 ................................................................................ 37 AVDD1_SR(引脚57)和AGND(引脚56、引脚60)............ 90 频率转换 ....................................................................................... 43 外形尺寸 ....................................................................................... 91 概述 .......................................................................................... 43 订购指南.................................................................................. 91 DDC NCO加混频器损耗和SFDR ...................................... 44 Rev. B | Page 2 of 91 AD6674 修订历史 2015年4月—修订版A至修订版B 将SPIVDD范围从“1.8 V至3.3 V” 更改为“1.8 V至3.4 V”........................................................通篇 更改概述部分 ................................................................................ 4 更改表1 ........................................................................................... 5 更改表3 ........................................................................................... 8 更改图14 ....................................................................................... 15 更改图78标题 .............................................................................. 27 更改表10 ....................................................................................... 29 更改“时钟抖动考虑”部分.................................................... 32 增加图92；重新排序 ................................................................. 32 更改“数字下变频器(DDC)”部分 ....................................... 37 更改表17 ....................................................................................... 46 更改表23 ....................................................................................... 49 更改图108 ..................................................................................... 53 更改图116 ..................................................................................... 56 更改图117和“VDR复数模式”部分..................................... 57 更改表45 ....................................................................................... 79 2014年12月 — 修订版A：初始版 Rev. B | Page 3 of 91 AD6674 模拟输入和时钟信号均为差分输入信号。ADC数据输出通 检测输出以外，AD6674还有信号监控能力。信号监控模块 过纵横多路复用器内部连接到四个DDC。每个DCC含有最 可提供ADC进行数字化处理信号的其它信息。 多5个级联信号处理级：一个12位频率转换器(NCO)和最多 四个半带抽取滤波器。每个DDC含有5个级联的信号处理 级：一个12位频率转换器(NCO)和4个半带抽取滤波器。 用户可将JESD204B子类1的高速串行输出设置为各种双通 道和四通道配置，具体取决于接收逻辑器件的DDC配置和 可接受通道速率。SYSREF±和SYNCINB±输入引脚支持多 各ADC的输出内部连接到NSR模块。集成NSR电路能够提 器件同步。 高奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件 AD6674具有灵活的掉电选项，在需要时可以明显降低功耗。 支持两种不同的输出模式，通过SPI可以选择输出模式。如 果使能NSR特性，则在处理ADC的输出时，AD6674可以在 有限的部分奈奎斯特带宽内实现更高的SNR性能，同时保 持9位输出分辨率。AD6674默认使能NSR。 各ADC的输出还在内部连接到VDR模块。对于规定的输入 所有这些特性均可通过1.8 V三线式串行端口接口(SPI)进行 编程。 AD6674采用64引脚无铅LFCSP封装，额定温度范围为−40°C至 +85°C工业温度范围。该产品受美国专利保护。 信号，此可选模式支持全动态范围。在规定屏蔽范围(基于 产品特色 DPD应用)内的输入会原样通过。违反此规定屏蔽范围的输 1. 较宽的全功率带宽，支持高达2 GHz的IF信号采样。 入会导致输出分辨率降低。 2. 提供可编程输入端的缓冲输入简化了滤波器设计和实施。 采用VDR时，观测接收机的动态范围由规定的输入频率屏 蔽范围确定。对于屏蔽范围内的信号，输出以允许的最大 分辨率呈现。对于超过此频率屏蔽范围内的规定功率水平 的信号，输出分辨率会被截断。此屏蔽范围基于DPD应用， 支持可调谐实数中频采样、零中频或复数中频接收架构。 AD6674的DDC、NSR和VDR工作模式可通过SPI可编程 3. 四个集成式宽带抽取滤波器和数控振荡器(NCO)模块支 持多频段接收机。 4. 灵活的SPI控制各种产品特性和功能，满足特定系统要求。 5. 可编程快速超量程检测和信号监控。 6. 可编程快速超量程检测。 7. 9 mm × 9 mm、64引脚LFCSP。 profile选择。 除了DDC模块，AD6674还有其他功能可简化通信接收机 的AGC功能。利用ADC的寄存器0x245中的快速检测控制 位，可编程阈值检测器可以监控输入信号功率。如果输入 信号电平超过可编程阈值，快速检测指示器就会变为高。 由于该阈值指示器的延迟极短，因此用户能够快速调低系 统增益，从而避免ADC输入端出现超量程现象。除了快速 Rev. B | Page 4 of 91 AD6674 技术规格 直流规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率，1.0 V内部基准电压(VREF)，AIN = −1.0 dBFS，时钟分频器 = 2，默认SPI设置，TA = 25°C。 表1. 参数 分辨率 精度 无失码 失调误差 失调匹配 增益误差 增益匹配 差分非线性(DNL) 积分非线性(INL) 温度漂移 失调误差 增益误差 内部基准电压源 电压 折合到输入端噪声 VREF = 1.0 V 模拟输入 差分输入电压范围 （内部VREF = 1.0 V） 共模电压(VCM) 差分输入电容1 全功率模拟带宽 电源 AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD IAVDD1 2 IAVDD22 IAVDD32 IAVDD1_SR2 IDVDD2 IDRVDD2, 3 L = 2模式4 ISPIVDD 温度 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 AD6674-1000 AD6674-750 AD6674-500 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 14 14 位 保证 0 0 −6 0 1 −0.7 ±0.5 −5.7 ±2.5 −0.31 +0.31 +0.23 +6 +4.5 +0.8 +6.9 保证 0 0 −6 0 1 −0.6 ±0.5 −3.4 ±2.5 −0.51 +0.42 +0.41 +6 +5.2 +0.8 +5.0 保证 0 0 −6 0 1 −0.6 ±0.5 −4.5 ±2.5 −0.3 +0.3 +0.3 +6 +5.1 +0.7 +5.0 % FSR % FSR % FSR % FSR LSB LSB 全温度范围 全温度范围 −14 ±13.8 −9 −57 −3 ±25 ppm/°C ppm/°C 全温度范围 1.0 1.0 1.0 V 25°C 2.63 2.48 2.06 LSB rms 全温度范围 1.46 1.94 1.46 2.05 1.5 2 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 25°C 全温度范围 1.70 1.22 2.44 3.2 1.22 1.22 1.22 1.8 1.25 2.50 3.3 1.25 1.25 1.25 685 595 125 16 263 200 N/A 5 5 1.70 1.94 1.46 2.05 1.5 2 1.28 2.56 3.4 1.28 1.28 1.28 3.4 721 677 142 18 292 225 1.22 2.44 3.2 1.22 1.22 1.22 1.8 6 Rev. B | Page 5 of 91 1.25 2.50 3.3 1.25 1.25 1.25 545 460 125 10 165 190 N/A5 5 2.06 2.06 2.05 1.5 2 1.28 2.56 3.4 1.28 1.28 1.28 3.4 623 572 142 17 217 258 7.0 1.22 2.44 3.2 1.22 1.22 1.22 1.8 1.25 2.50 3.3 1.25 1.25 1.25 427 398 89 10 139 182 140 5 V p-p V pF GHz 1.28 2.56 3.4 1.28 1.28 1.28 3.4 466 463 100 18 183 237 7 V V V V V V V mA mA mA mA mA mA mA mA AD6674 参数 功耗 总功耗2 关断功耗 待机6 1 2 3 4 5 6 AD6674-1000 AD6674-750 AD6674-500 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 温度 全温度范围 全温度范围 全温度范围 3.3 835 1.4 3.6 2.8 835 1.4 3.1 2.24 710 1.2 2.5 单位 W mW W 差分电容在VIN+x和VIN−x引脚(x = A、B)之间测量。 采用低输入频率的满量程正弦波测量。 所有通道工作。DRVDD上的功耗随通道速率和所用的通道数而变。 L为每个转换器件的通道数(每条链路的通道数)。 N/A表示不适用。在最大采样速率时，JESD204B输出接口不能使用L = 2模式，因为这会超过12.5 Gbps的最大通道速率。当公式((M × N΄ × (10/8) × fOUT)/L)得到 的通道速率小于等于12.5 Gbps时，支持L = 2模式。fOUT为输出采样速率，用fS/DCM表示，其中DCM = 抽取率。 可通过SPI控制。 交流规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率，1.0 V内部基准电压，AIN = −1.0 dBFS，时钟分频器 = 2，默认SPI设置，TA = 25°C。 表2. 参数1 模拟输入满量程 噪声密度2 信噪比(SNR)3 VDR模式(未触发输入屏蔽) fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz NSR使能(21%带宽模式)4 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz NSR使能(28%带宽模式)4 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 温度 全温度范围 全温度范围 25°C 全温度范围 25°C 25°C 25°C 25°C 25°C AD6674-1000 AD6674-750 AD6674-500 最小值典型值 最大值 最小值典型值 最大值 最小值 典型值 最大值 单位 1.7 1.7 2.06 V p-p −154 −153 −153 dBFS/Hz 65.1 67.2 66.6 65.3 64.0 62.4 61.4 57.0 65.8 67.3 67.1 66.7 66.2 64.3 63.6 59.9 67.8 69.2 69.0 68.6 68.0 64.4 63.8 60.5 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 25°C 25°C 73.8 73.6 73.5 71.9 69.0 68.2 63.6 74.0 73.8 73.7 72.2 71.4 71.0 66.6 75.2 75.2 74.8 74.2 70.3 69.3 65.3 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 25°C 25°C 72.4 72.2 72.1 70.5 67.0 66.3 61.9 72.8 72.6 72.5 71.0 70.0 68.9 65.1 72.4 72.4 72.1 71.9 68.3 67.7 64.1 dBFS dBFS dBFS dBFS dBFS dBFS dBFS Rev. B | Page 6 of 91 AD6674 参数1 信纳比(SINAD)3 VDR模式(未触发输入屏蔽) fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 有效位数(ENOB)3 VDR模式(未触发输入屏蔽) fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 无杂散动态范围(SFDR)，二次或三次谐波3 VDR模式(未触发输入屏蔽) fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 最差其它谐波(二次或三次谐波除外)3 VDR模式(未触发输入屏蔽) fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 双音交调失真(IMD)3 AIN1 AND AIN2 = −7.0 dBFS fIN1 = 185 MHz, fIN2 = 188 MHz fIN1 = 338 MHz, fIN2 = 341 MHz 串扰5 全功率带宽 1 2 3 4 5 温度 AD6674-1000 AD6674-750 AD6674-500 最小值典型值 最大值 最小值典型值 最大值 最小值 典型值 最大值 单位 25°C 全温度范围 65.0 25°C 25°C 25°C 25°C 25°C 67.1 66.4 65.2 63.8 62.1 61.1 56.0 25°C 全温度范围 10.5 25°C 25°C 25°C 25°C 25°C 10.8 10.7 10.5 10.3 10.0 9.8 9.0 25°C 全温度范围 75 25°C 25°C 25°C 25°C 25°C 88 85 85 82 82 80 68 25°C 全温度范围 −81 25°C 25°C 25°C 25°C 25°C −95 −94 −88 −86 −81 −82 −75 25°C 25°C 25°C 25°C −87 −88 95 2 65.6 10.4 75 −81 如需了解定义以及如何完成这些测试的详情，请参阅应用笔记AN-835：了解高速ADC测试和评估。 在低模拟输入频率下测量噪声密度(30 MHz)。 实现所述典型性能的推荐器件设置参见表10。 AD6674-750和AD6674-1000上的NSR激活时，抽取半带滤波器也会使能。 串扰的测量条件：一个通道参数为185 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。 Rev. B | Page 7 of 91 67.1 67.0 66.5 66.1 64.1 63.1 59.0 10.8 10.8 10.7 10.5 10.4 10.2 9.5 85 86 83 82 80 76 68 −95 −89 −83 −82 −85 −83 −80 −85 −83 95 2 67.6 10.8 80 −82 69.0 68.8 68.4 67.9 64.2 63.6 60.3 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 11.2 11.1 11.1 11.0 10.4 10.3 9.7 位 位 位 位 位 位 位 83 88 83 81 80 75 70 dBFS dBFS dBFS dBFS dBFS dBFS dBFS −95 −95 −93 −93 −88 −89 −84 dBFS dBFS dBFS dBFS dBFS dBFS dBFS −88 −88 95 2 dBFS dBFS dB GHz AD6674 数字规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率，1.0 V内部基准电压，AIN = −1.0 dBFS，时钟分频器 = 2，默认SPI设置，TA = 25°C。 表3. 参数 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压 输入共模电压 输入电阻(差分) 输入电容 系统基准输入(SYSREF+、SYSREF−) 逻辑兼容 差分输入电压 输入共模电压 输入电阻(差分) 输入电容(差分) 逻辑输入(SDIO、SCLK、CSB、PDWN/STBY) 逻辑兼容 逻辑1电压 逻辑0电压 输入电阻 逻辑输出(SDIO) 逻辑兼容 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 同步输入(SYNCINB+、SYNCINB−) 逻辑兼容 差分输入电压 输入共模电压 输入电阻(差分) 输入电容 逻辑输出(FD_A、FD_B) 逻辑兼容 逻辑1电压 逻辑0电压 输入电阻 数字输出(SERDOUTx±，x = 0至3) 逻辑兼容 差分输出电压 输出共模电压(VCM) 交流耦合 短路电流(IDSHORT) 差分回损(RLDIFF)1 共模回损(RLCM)1 差分端接阻抗 1 温度 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 最小值 600 典型值 LVDS/LVPECL 1200 0.85 35 最大值 单位 1800 mV p-p V kΩ pF 2.5 400 0.6 LVDS/LVPECL 1200 0.85 35 1800 2.0 2.5 mV p-p V kΩ pF CMOS 0.8 × SPIVDD 0 V V kΩ 30 CMOS 0.8 × SPIVDD 0 400 0.6 V V LVDS/LVPECL/CMOS 1200 0.85 35 1800 2.0 2.5 mV p-p V kΩ pF CMOS 0.8 × SPIVDD 0 V V kΩ 30 CML 全温度范围 全温度范围 360 770 mV p-p 25°C 25°C 25°C 25°C 全温度范围 0 −100 8 6 80 1.8 +100 V mA dB dB Ω 差分和共模回损的测量范围是100 MHz至0.75 MHz x 波特率。 Rev. B | Page 8 of 91 100 120 AD6674 开关规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率，1.0 V内部基准电压，AIN = −1.0 dBFS，时钟分频器 = 2，默认SPI设置，TA = 25°C。 表4. 参数 时钟 时钟速率(CLK+/CLK−引脚处) 最大采样速率1 最小采样速率2 时钟高电平脉宽 时钟低电平脉宽 输出参数 单位间隔(UI)3 上升时间(tR) (20%至80%，100 Ω负载) 下降时间(tF) (20%至80%，100 Ω负载) PLL锁定时间 每通道的数据速率(NRZ)4 延迟 流水线延迟时间 快速检测延迟 唤醒时间(待机)5 唤醒时间(掉电)5 孔径 孔径延迟(tA) 孔径不确定性(抖动，tJ) 超范围恢复时间 1 2 3 4 5 温度 AD6674 -1000 AD6674-750 AD6674-500 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 0.3 1000 300 500 500 4 0.3 750 300 666.67 666.67 4 0.3 500 300 1000 1000 4 GHz MSPS MSPS ps ps 全温度范围 25°C 100 32 133.33 32 200 32 ps ps 25°C 32 32 32 ps 25°C 25°C 3.125 2 10 12.5 全温度范围 全温度范围 25°C 25°C 75 全温度范围 全温度范围 全温度范围 530 55 1 3.125 2 7.5 12.5 3.125 75 28 1 2 5 75 28 1 4 12.5 28 1 4 530 55 1 4 530 55 1 ms Gbps 时钟周期 时钟周期 ms ms ps fs rms 时钟周期 最大采样速率为分频后的时钟速率。 最小采样速率在300 MSPS，L = 2或L = 1。 波特率 = 1/UI。支持该范围的子集。 在最高波特率(12.5 Gbps)时，各ADC在两个差分对通道上输出数据。 唤醒时间指从掉电或待机模式返回正常工作模式所需的时间。 时序规格 表5. 参数 CLK±至SYSREF±时序要求 tSU_SR tH_SR SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 测试条件/注释 最小值 典型值 最大值 单位 器件时钟至SYSREF±建立时间 器件时钟至SYSREF±保持时间 参见图4 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK处于逻辑高电平状态的最短时间 SCLK处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态 所需的时间(图4未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态 所需的时间(图4未显示) Rev. B | Page 9 of 91 117 −96 ps ps 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns AD6674 时序图 APERTURE DELAY ANALOG INPUT SIGNAL N – 55 SAMPLE N N – 54 N+1 N – 53 N – 52 N–1 N – 51 CLK– CLK+ CLK– CLK+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SERDOUT3+ A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 LSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER1 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER1 LSB SAMPLE N – 55 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 54 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 53 ENCODED INTO 1 8-BIT/10-BIT SYMBOL 12400-002 SERDOUT0– SERDOUT0+ 图2. 数据输出时序(VDR模式；L = 4；M = 2；F = 1) CLK– CLK+ tSU_SR tH_SR 12400-003 SYSREF– SYSREF+ 图3. SYSREF±建立和保持时间 tHIGH tDS tS tCLK tDH tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W A14 A13 A12 A11 A10 A9 A8 A7 图4. 串行端口接口时序图 Rev. B | Page 10 of 91 D5 D4 D3 D2 D1 D0 DON’T CARE 12400-004 SCLK DON’T CARE AD6674 绝对最大额定值 热特性 表6. 参数 电气 AVDD1至AGND AVDD1_SR至AGND AVDD2至AGND AVDD3至AGND DVDD至DGND DRVDD至DRGND SPIVDD至AGND AGND至DRGND VIN±x至AGND SCLK, SDIO, CSB至AGND PDWN/STBY至AGND 工作温度范围 结温范围 存储温度范围(环境) θJA、ΨJB和θJC典型值是在不同气流速度(单位：m/s)下对多 额定值 层印刷电路板(PCB)进行测量得到的结果。气流可增强散 1.32 V 1.32 V 2.75 V 3.63 V 1.32 V 1.32 V 3.63 V −0.3 V至+0.3 V 3.2 V −0.3 V至SPIVDD + 0.3 V −0.3 V至SPIVDD + 0.3 V −40°C至+85°C −40°C至+115°C −60°C至+150°C 注意，等于或超出上述绝对最大额定值可能会导致产品永 久性损坏。这只是额定最值，并不能以这些条件或者在任 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 热，从而有效降低θJA和ΨJB。此外，金属直接与封装引脚和 裸露焊盘接触，包括金属走线、通孔、地和电源层，同样 可降低θJA。关于实际应用的热性能，需要仔细检查应用条 件。建议采用适当的热管理技术，确保最大结温不超过表6 中的限值。 表7. 热阻值 PCB类型 JEDEC 2s2p Board 1 2 3 4 5 气流速度 (m/s) 0.0 1.0 2.5 θJA 17.81, 2 15.61, 2 15.01, 2 ΨJB 6.31, 3 5.91, 3 5.71, 3 θJC_TOP 4.71, 5 N/A4 N/A4 θJC_BOT 1.21, 5 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 51-5 2s2p测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照JEDEC JESD51-8(静止空气)。 N/A表示不适用。 按照MIL-STD 883、方法1012.1。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. B | Page 11 of 91 AD6674 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD1 AVDD2 AVDD2 AVDD1 AGND SYSREF– SYSREF+ AVDD1_SR AGND AVDD1 CLK– CLK+ AVDD1 AVDD2 AVDD2 AVDD1 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD6674 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AVDD1 AVDD1 AVDD2 AVDD3 VIN–B VIN+B AVDD3 AVDD2 AVDD2 AVDD2 SPIVDD CSB SCLK SDIO DVDD DGND NOTES 1. EXPOSED PAD. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFENCE FOR AVDDx. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 12400-005 FD_A DRGND DRVDD SYNCINB– SYNCINB+ SERDOUT0– SERDOUT0+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SERDOUT3+ DRVDD DRGND FD_B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 AVDD1 AVDD1 AVDD2 AVDD3 VIN–A VIN+A AVDD3 AVDD2 AVDD2 AVDD2 AVDD2 V_1P0 SPIVDD PDWN/STBY DVDD DGND 图5. 引脚配置 表8. 引脚功能描述 引脚编号 电源 0 引脚名称 类型 描述 EPAD 地 1, 2, 47, 48, 49, 52, 55, 61, 64 3, 8, 9, 10, 11, 39, 40, 41, 46, 50, 51, 62, 63 4, 7, 42, 45 13, 38 15, 34 16, 33 18, 31 19, 30 56, 60 57 模拟 5, 6 12 AVDD1 电源 裸露焊盘。封装底部的裸露热焊盘为AVDDx提供接地基准。该焊盘必须与地相 连，才能正常工作。详见“应用信息”部分。 模拟电源(标称值1.25 V)。 AVDD2 电源 模拟电源(标称值2.5 V)。 AVDD3 SPIVDD DVDD DGND DRGND DRVDD AGND 1 AVDD1_SR1 电源 电源 电源 地 地 电源 地 电源 模拟电源(标称值3.3 V)。 SPI数字电源(1.8 V至3.4 V)。 数字电源(标称值为1.25 V)。 DVDD的接地基准。 DRVDD接地基准。 数字驱动器电源(标称值：1.25 V)。 SYSREF±接地基准。 SYSREF±模拟电源(标称值：1.25 V)。 VIN−A, VIN+A V_1P0 输入 输入/DNC VIN+B, VIN−B CLK+, CLK− 输入 输入 ADC A模拟输入(－/＋)。 1.0 V基准电压输入/不连接。此引脚可通过SPI配置为无连接或输入。如果使用内 部基准，则不连接此引脚。如果使用外部基准电压源，则此引脚需要一个1.0 V 基准电压输入。 ADC B模拟输入(＋/－)。 时钟输入(＋/－)。 43, 44 53, 54 Rev. B | Page 12 of 91 AD6674 引脚编号 CMOS输出 17, 32 数字输入 20, 21 58, 59 数据输出 22, 23 24, 25 26, 27 28, 29 待测器件 (DUT)控制 14 35 36 37 1 引脚名称 类型 描述 FD_A, FD_B 输出 通道A和通道B的快速检测输出。 SYNCINB−, SYNCINB+ SYSREF+, SYSREF− 输入 低电平有效JESD204B LVDS同步输入(＋/－)。 输入 低电平有效JESD204B LVDS系统基准输入(＋/－)。 SERDOUT0−, SERDOUT0+ SERDOUT1−, SERDOUT1+ SERDOUT2−, SERDOUT2+ SERDOUT3−, SERDOUT3+ 输出 通道0输出数据(－/＋)。 输出 通道1输出数据(－/＋)。 输出 通道2输出数据(－/＋)。 输出 通道3输出数据(－/＋)。 PDWN/STBY SDIO SCLK CSB 输入 输入/输出 输入 输入 掉电输入(高电平有效)。此引脚的操作取决于SPI模式，可配置为掉电或待机。 SPI串行数据输入/输出。 SPI串行时钟。 SPI片选(低电平有效)。 为了确保ADC正常工作，应使AVDD1_SR和AGND独立于AVDD1和EPAD连接而进行连接。更多信息见“应用信息”部分。 Rev. B | Page 13 of 91 AD6674 典型性能参数 AD6674-1000 除非另有说明，AVDD1 = 1.25 V，AVDD1_SR = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，AIN = −1.0 dBFS，VDR模式(未违反VDR屏蔽)，时钟分频值 = 2，其他情况下为默认SPI设置，TA = 25°C，128k FFT采样。推荐设置参见表10。 AIN = –1dBFS SNR = 67.2dBFS ENOB = 10.8 BITS SFDR = 88dBFS BUFFER CONTROL 1 = 1.5× –10 –30 AMPLITUDE (dBFS) –50 –70 –90 –110 –70 –90 0 100 200 300 400 500 FREQUENCY (MHz) –130 0 –70 –90 –40 –60 –80 200 300 400 500 –120 0 300 400 500 图10. 单音FFT(fIN = 765.3 MHz) 0 AIN = –1dBFS SNR = 65.3dBFS ENOB = 10.5 BITS SFDR = 85dBFS BUFFER CONTROL 1 = 3.0× AIN = –1dBFS SNR = 60.5dBFS ENOB = 9.9 BITS SFDR = 80dBFS BUFFER CONTROL 1 = 6.0× –20 AMPLITUDE (dBFS) –30 200 FREQUENCY (MHz) 图7. 单音FFT(fIN = 170.3 MHz) –10 100 12400-104 100 12400-101 0 FREQUENCY (MHz) –50 –70 –90 –40 –60 –80 –100 –110 0 100 200 300 400 FREQUENCY (MHz) 500 12400-102 AMPLITUDE (dBFS) 500 –100 –110 –130 400 AIN = –1dBFS SNR = 61.5dBFS ENOB = 10.1 BITS SFDR = 82dBFS BUFFER CONTROL 1 = 6.0× –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 –50 –130 300 图9. 单音FFT(fIN = 450.3 MHz) AIN = –1dBFS SNR = 66.6dBFS ENOB = 10.7 BITS SFDR = 85dBFS BUFFER CONTROL 1 = 3.0× –30 200 FREQUENCY (MHz) 图6. 单音FFT(fIN = 10.3 MHz) –10 100 12400-103 –110 12400-100 –130 –50 –120 0 100 200 300 400 FREQUENCY (MHz) 图11. 单音FFT(fIN = 985.3 MHz) 图8. 单音FFT(fIN = 340.3 MHz) Rev. B | Page 14 of 91 500 12400-105 AMPLITUDE (dBFS) –30 AIN = –1dBFS SNR = 64.0dBFS ENOB = 10.3 BITS SFDR = 82dBFS BUFFER CONTROL 1 = 3.0× –10 AD6674 0 –20 85 SFDR (dBFS) –40 SNR/SFDR (dBFS) AMPLITUDE (dBFS) 90 AIN = –1dBFS SNR = 59.8BFS ENOB = 9.6 BITS SFDR = 79dBFS BUFFER CONTROL 1 = 8.0× –60 –80 80 75 70 SNR (dBFS) –100 200 300 400 500 FREQUENCY (MHz) 60 700 900 950 1000 1050 90 1.5×, SFDR 80 3.0×, SFDR 70 –40 SNR/SFDR (dBFS) AMPLITUDE (dBFS) 100.3 170.3 225.3 302.3 341.3 403.3 453.3 502.3 850 图15. SNR/SFDR与采样速率(fS )的关系 (fIN = 170.3 MHz；缓冲器控制1 = 3.0×) AIN = –1dBFS SNR = 57.7dBFS ENOB = 9.2 BITS SFDR = 70dBFS BUFFER CONTROL 1 = 8.0× –20 1100 800 SAMPLE RATE (MHz) 图12. 单音FFT(fIN = 1293.3 MHz) 0 750 12400-201 100 12400-203 0 12400-107 –120 65 –60 –80 60 50 3.0×, SNR 40 30 1.5×, SNR 20 –100 10 0 100 200 300 400 500 FREQUENCY (MHz) 0 10.3 12400-108 –120 ANALOG INPUT FREQUENCY (MHz) 图13. 单音FFT(fIN = 1725.3 MHz) 图16. SNR/SFDR与模拟输入频率(fIN )的关系 (fIN < 500 MHz；缓冲器控制1 = 1.5×和3.0×) 0 AMPLITUDE (dBFS) –40 –60 –80 –100 –40 –60 –80 –100 0 100 200 300 FREQUENCY (MHz) 400 500 –120 0 100 200 300 400 FREQUENCY (MHz) 图17. 双音FFT(fIN1 = 184 MHz，fIN2 = 187 MHz) 图14. 单音FFT(fIN = 1950.3 MHz) Rev. B | Page 15 of 91 500 12400-205 –120 AIN1 AND AIN2 = –7dBFS SFDR = 87dBFS IMD2 = 93dBFS IMD3 = 87dBFS BUFFER CONTROL 1 = 3.0× –20 12400-109 AMPLITUDE (dBFS) 0 AIN = –1dBFS SNR = 57.0dBFS ENOB = 9.1 BITS SFDR = 69dBFS BUFFER CURRENT = 6.0× –20 63.3 AD6674 0 –20 100 80 –60 –80 50 0 300 400 –20 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 500 图21. SNR/SFDR与输入幅度(AIN )的关系(fIN = 170.3 MHz) 90 0 80 SNR/SFDR (dBFS) –40 IMD3 (dBc) –80 SFDR (dBFS) –120 50 40 30 10 0 –50 –40 –30 –20 –10 12400-207 INPUT AMPLITUDE (dBFS) 10 20 30 40 50 60 70 80 90 图22. SNR/SFDR与温度的关系(fIN = 170.3 MHz) 3.5 20 0 3.4 –20 SFDR (dBc) 3.3 POWER (W) –40 IMD3 (dBc) –80 L=4 M=2 F=1 3.2 3.1 SFDR (dBFS) 3.0 IMD3 (dBFS) 图20. 双音IMD3/SFDR与输入幅度(AIN )的关系 (fIN1 = 338 MHz，fIN2 = 341 MHz) Rev. B | Page 16 of 91 1080 12400-524 SAMPLE RATE (MSPS) 图23. 功耗与采样速率(fS )的关系(默认SPI) 1060 1040 1020 980 960 940 920 900 880 860 840 820 800 780 760 740 720 1000 INPUT AMPLITUDE (dBFS) 2.9 700 –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 12400-208 SNR/SFDR (dBc AND dBFS) 0 TEMPERATURE (°C) 图19. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184 MHz，fIN2 = 187 MHz) –120 SNR 60 20 IMD3 (dBFS) –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 –100 SFDR 70 SFDR (dBc) –100 0 INPUT AMPLITUDE (dBFS) 12400-209 200 12400-210 100 12400-206 0 20 –60 SNR (dBc) 30 –10 图18. 双音FFT(fIN1 = 338 MHz，fIN2 = 341 MHz) –60 SFDR (dBc) 40 10 FREQUENCY (MHz) SFDR/IMD3 (dBc AND dBFS) 60 20 –100 –20 SNR (dBFS) 70 –40 –120 SFDR (dBFS) 90 SNR/SFDR (dB) AMPLITUDE (dBFS) 110 AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 93dBFS IMD3 = 88dBFS BUFFER CONTROL 1 = 4.5× AD6674 AD6674-750 除非另有说明，AVDD1 = 1.25 V，AVDD1_SR = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，AIN = −1.0 dBFS，VDR模式(未违反VDR屏蔽)，时钟分频值 = 2，其他情况下为默认SPI设置，TA = 25°C， 128k FFT采样。推荐设置参见表10。 0 –20 –40 –60 –80 –100 –40 –60 –80 –100 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) –140 12400-219 0 0 FREQUENCY (MHz) 图24. 单音FFT(fIN = 10.3 MHz) 0 0 –40 –60 –80 –100 –120 –40 –60 –80 –100 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) –140 0 FREQUENCY (MHz) 图25. 单音FFT(fIN = 170.3 MHz) 0 0 AMPLITUDE (dBFS) –40 –60 –80 –100 –120 –40 –60 –80 –100 –120 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) 图26. 单音FFT(fIN = 340.3 MHz) –140 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) 图29. 单音FFT(fIN = 985.3 MHz) Rev. B | Page 17 of 91 12400-230 –140 AIN = −1dBFS SNR = 63.5dBFS ENOB = 10.2 BITS SFDR = 76dBFS BUFFER CONTROL 1 = 8.5× –20 12400-221 AMPLITUDE (dBFS) 图28. 单音FFT(fIN = 765.3 MHz) AIN = −1dBFS SNR = 66.7dBFS ENOB = 10.6 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 3.0× –20 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 12400-229 –120 12400-220 –140 AIN = −1dBFS SNR = 64.2dBFS ENOB = 10.3 BITS SFDR = 80dBFS BUFFER CONTROL 1 = 8.5× –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 图27. 单音FFT(fIN = 450.3 MHz) AIN = −1dBFS SNR = 67.1dBFS ENOB = 10.7 BITS SFDR = 86dBFS BUFFER CONTROL 1 = 2.0× –20 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 12400-222 –120 –120 –140 AIN = −1dBFS SNR = 66.2dBFS ENOB = 10.5 BITS SFDR = 82dBFS BUFFER CONTROL 1 = 4.0× –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 AIN = −1dBFS SNR = 67.3dBFS ENOB = 10.7 BITS SFDR = 85dBFS BUFFER CONTROL 1 = 1.5× AD6674 0 –20 –40 90 SNR/SFDR (dBFS) –60 –80 –100 SFDR 80 75 70 –120 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) 65 525 –100 700 725 750 775 800 450 500 SFDR 85 80 75 70 –120 SNR 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 60 12400-232 0 0 0 200 250 300 350 400 AIN1 AND AIN2 = −7dBFS SFDR = 81dBFS IMD2 = 86dBc IMD3 = 81dBc BUFFER CONTROL 1 = 3.0× –20 AMPLITUDE (dBFS) –40 150 图34. SNR/SFDR与模拟输入频率(fIN )的关系 (fIN < 500 MHz；缓冲器控制1 = 3.0×) AIN = −1dBFS SNR = 59.8dBFS ENOB = 9.5 BITS SFDR = 68dBFS BUFFER CONTROL 1 = 8.5× –20 100 FREQUENCY (MHz) 图31. 单音FFT(fIN = 1710.3 MHz) 0 50 12400-225 65 FREQUENCY (MHz) –60 –80 –100 –40 –60 –80 –100 –120 –120 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) 12400-233 AMPLITUDE (dBFS) 675 90 –80 –140 650 95 –60 –140 625 100 SNR/SFDR (dBFS) AMPLITUDE (dBFS) –40 600 图33. SNR/SFDR与采样速率(fS )的关系 (fIN = 170.3 MHz；缓冲器控制1 = 3.0×) AIN = −1dBFS SNR = 60.5dBFS ENOB = 9.6 BITS SFDR = 71dBFS BUFFER CONTROL 1 = 8.5× –20 575 SAMPLE RATE (MSPS) 图30. 单音FFT(fIN = 1310.3 MHz) 0 550 12400-223 SNR 12400-231 –140 85 –140 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 FREQUENCY (MHz) 图35. 双音FFT(fIN1 = 184 MHz，fIN2 = 187 MHz) 图32. 单音FFT(fIN = 1950.3 MHz) Rev. B | Page 18 of 91 12400-226 AMPLITUDE (dBFS) 95 AIN = −1dBFS SNR = 62.3dBFS ENOB = 9.8 BITS SFDR = 68dBFS BUFFER CONTROL 1 = 8.5× AD6674 0 12400-430 –5 –10 –15 –20 –25 –30 –35 –65 –70 –75 –80 INPUT AMPLITUDE (dBFS) 图36. 双音FFT(fIN1 = 338 MHz，fIN2 = 341 MHz) 图39. SNR/SFDR与输入幅度(AIN )的关系(fIN = 170.3 MHz) 95 0 –20 90 SFDR (dBc) SNR/SFDR (dBFS) –40 IMD3 (dBc) –60 85 SFDR 80 75 SFDR (dBFS) 70 –100 –120 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) SNR 65 –40 12400-428 IMD3 (dBFS) –15 10 35 60 85 TEMPERATURE (°C) 图37. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184 MHz，fIN2 = 187 MHz) 12400-228 –80 –85 0 –90 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 12400-227 0 FREQUENCY (MHz) SFDR/IMD3 (dBc AND dBFS) SNR (dBc) 20 –120 –140 SFDR (dBc) 40 –40 –100 SNR (dBFS) 60 –45 –80 80 –50 –60 –55 –40 SFDR (dBFS) 100 SNR/SFDR (dBc AND dBFS) –20 AMPLITUDE (dBFS) 120 AIN1 AND AIN2 = −7dBFS SFDR = 83dBFS IMD2 = 89dBc IMD3 = 83dBc BUFFER CONTROL 1 = 4.5× –60 0 图40. SNR/SFDR与温度的关系(fIN = 170.3 MHz) 3.0 2.9 SFDR (dBc) –20 2.8 IMD3 (dBc) POWER (W) –60 –80 –100 2.7 2.6 2.5 SFDR (dBFS) 2.4 –120 IMD3 (dBFS) –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) 图38. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 338 MHz，fIN2 = 341 MHz) 2.3 500 550 600 650 700 750 SAMPLE RATE (MSPS) 800 图41. 功耗与采样速率(fS )的关系 (fS ≥ 625 MSPS：L = 4，M = 2，F = 1； fS < 625 MSPS：L= 2，M = 2，F = 2)(默认SPI) Rev. B | Page 19 of 91 850 12400-234 –40 12400-429 SFDR/IMD3 (dBc AND dBFS) 0 AD6674 AD6674-500 除非另有说明，AVDD1 = 1.25 V，AVDD1_SR = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，AIN = −1.0 dBFS，VDR模式(未违反VDR屏蔽)，时钟分频值 = 2，其他情况下为默认SPI设置，TA = 25°C，128k FFT采样。推荐设置参见表10。 0 –20 –40 –60 –80 –100 –40 –60 –80 –100 75 100 125 150 175 200 225 250 FREQUENCY (MHz) –140 0 25 –60 –80 –100 –120 175 200 225 250 225 250 225 250 –40 –60 –80 –100 25 50 75 100 125 150 175 200 225 250 –140 12400-433 0 0 25 0 75 100 125 150 175 200 图46. 单音FFT(fIN = 765.3 MHz) 0 AIN = −1dBFS SNR = 68.5dBFS ENOB = 10.9 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 4.5× –20 50 FREQUENCY (MHz) 图43. 单音FFT(fIN = 170.3 MHz) AIN = −1dBFS SNR = 64.0dBFS ENOB = 10.3 BITS SFDR = 76dBFS BUFFER CONTROL 1 = 5.0× –20 AMPLITUDE (dBFS) –40 –60 –80 –100 –120 –40 –60 –80 –100 –120 0 25 50 75 100 125 150 175 FREQUENCY (MHz) 200 225 250 12400-434 AMPLITUDE (dBFS) 150 –120 FREQUENCY (MHz) –140 125 AIN = −1dBFS SNR = 64.7dBFS ENOB = 10.4 BITS SFDR = 80dBFS BUFFER CONTROL 1 = 5.0× –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 –40 –140 100 图45. 单音FFT(fIN = 450.3 MHz) AIN = −1dBFS SNR = 68.9dBFS ENOB = 11.0 BITS SFDR = 88dBFS BUFFER CONTROL 1 = 2.0× –20 75 FREQUENCY (MHz) 图42. 单音FFT(fIN = 10.3 MHz) 0 50 12400-235 50 12400-236 25 12400-432 0 12400-237 –120 –120 –140 AIN = −1dBFS SNR = 67.8dBFS ENOB = 10.8 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 4.5× –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 AIN = −1dBFS SNR = 68.9dBFS ENOB = 10.9 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 2.0× 图44. 单音FFT(fIN = 340.3 MHz) –140 0 25 50 75 100 125 150 175 200 FREQUENCY (MHz) 图47. 单音FFT(fIN = 985.3 MHz) Rev. B | Page 20 of 91 AD6674 0 –20 SFDR 85 –40 SNR AND SFDR (dBFS) –60 –80 –100 75 70 SNR 50 75 100 125 150 175 200 225 250 FREQUENCY (MHz) 60 300 310 320 330 340 350 360 370 380 390 400 410 420 430 440 450 460 470 480 490 500 520 530 540 550 560 570 580 590 25 12400-238 0 SAMPLE RATE (MSPS) 图51. SNR/SFDR与采样速率(fS )的关系 (fIN = 170.3 MHz；缓冲器控制1 = 2.0×) 图48. 单音FFT(fIN = 1310.3 MHz) 0 95 90 –40 SNR/SFDR (dBFS) –60 –80 –100 SFDR 80 75 SNR 70 –120 65 25 50 75 100 125 150 175 200 225 250 FREQUENCY (MHz) 60 0 25 50 75 100 125 150 175 200 225 250 275 300 325 350 375 400 425 450 475 500 0 12400-239 –140 85 FREQUENCY (MHz) 图49. 单音FFT(fIN = 1710.3 MHz) 0 0 AMPLITUDE (dBFS) –40 –60 –80 –100 –40 –60 –80 –100 –120 –140 AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 94dBFS IMD3 = 88dBFS BUFFER CONTROL 1 = 2.0× –20 0 25 50 75 100 125 150 175 200 FREQUENCY (MHz) 225 250 12400-240 AMPLITUDE (dBFS) 图52. SNR/SFDR与模拟输入频率(fIN )的关系 (fIN < 500 MHz；缓冲器控制1 = 3.0×) AIN = −1dBFS SNR = 60.8dBFS ENOB = 9.6 BITS SFDR = 68dBFS BUFFER CONTROL 1 = 8.0× –20 12400-444 AMPLITUDE (dBFS) 100 AIN = −1dBFS SNR = 61.5dBFS ENOB = 9.8 BITS SFDR = 69dBFS BUFFER CONTROL 1 = 8.0× –20 12400-442 65 –120 –140 80 图50. 单音FFT(fIN = 1950.3 MHz) –120 0 50 100 150 FREQUENCY (MHz) 200 图53. 双音FFT(fIN1 = 184 MHz，fIN2 = 187 MHz) Rev. B | Page 21 of 91 250 12400-445 AMPLITUDE (dBFS) 90 AIN = −1dBFS SNR = 63.0dBFS ENOB = 10.0 BITS SFDR = 69dBFS BUFFER CONTROL 1 = 8.0× AD6674 110 0 AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 88dBFS IMD3 = 89dBFS BUFFER CONTROL 1 = 4.5× 100 SFDR (dBFS) 90 SNR/SFDR (dBc and dBFS) AMPLITUDE (dBFS) –20 –40 –60 –80 –100 80 SNR (dBFS) 70 60 50 SFDR (dBc) 40 30 SNR (dBc) 20 10 0 0 –5 –10 –15 –20 –25 –30 –35 –40 –45 –50 –55 INPUT AMPLITUDE (dBFS) 图54. 双音FFT(fIN1 = 338 MHz，fIN2 = 341 MHz) 图57. SNR/SFDR与输入幅度(AIN )的关系(fIN = 170.3 MHz) 0 95 90 –20 SFDR SFDR (dBc) SNR/SFDR (dBFS) –40 IMD3 (dBFS) –60 –80 85 80 75 SFDR (dBc) –120 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) SNR 70 IMD3 (dBFS) 65 –40 –15 10 35 60 85 TEMPERATURE (°C) 12400-450 –100 12400-447 SFDR/IMD3 (dBc and dBFS) –60 FREQUENCY (MHz) –20 –65 250 –70 200 –75 150 –80 100 –85 50 –90 0 12400-446 –120 12400-449 –10 图58. SNR/SFDR与温度的关系(fIN = 170.3 MHz) 图55. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184 MHz，fIN2 = 187 MHz) 2.40 0 2.35 2.30 SFDR (dBc) 2.25 IMD3 (dBFS) POWER (W) –60 –80 L=4 M=2 F=1 2.15 2.10 L=2 M=2 F=2 2.05 SFDR (dBc) 2.00 IMD3 (dBFS) 图59. 功耗与采样速率(fS )的关系(默认SPI) 图56. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 338 MHz，fIN2 = 341 MHz) Rev. B | Page 22 of 91 12400-451 SAMPLE RATE (MSPS) 580 560 540 520 500 480 460 440 420 400 380 360 1.90 340 –120 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) 1.95 320 –100 2.20 300 –40 12400-448 SFDR/IMD3 (dBc and dBFS) –20 AD6674 等效电路 DVDD SYNCINB+ 200Ω 200Ω 28Ω 10pF 67Ω 400Ω 1kΩ DGND AVDD3 3pF 1.5pF 200Ω 67Ω 200Ω 28Ω VIN+x VCM BUFFER DGND AIN CONTROL (SPI) 3pF 1.5pF 图64. SYNCINB±输入 图60. 模拟输入 AVDD1 SPIVDD 25Ω CLK+ SYNCINB± PIN CONTROL (SPI) 12400-011 VIN–x ESD PROTECTED SPIVDD 1kΩ SCLK 30kΩ AVDD1 20kΩ VCM = 0.85V 12400-012 20kΩ 12400-016 ESD PROTECTED 25Ω CLK– 图61. 时钟输入 图65. SCLK输入 AVDD1_SR SPIVDD 1kΩ ESD PROTECTED 20kΩ LEVEL TRANSLATOR AVDD1_SR CSB VCM = 0.85V ESD PROTECTED 20kΩ 1kΩ 12400-013 SYSREF– 30kΩ 1kΩ 12400-017 SYSREF+ VCM = 0.85V VCM 1kΩ AVDD3 AVDD3 LEVEL TRANSLATOR 20kΩ DVDD SYNCINB– 20kΩ 12400-015 AVDD3 AVDD3 图62. SYSREF±输入 图66. CSB输入 SPIVDD EMPHASIS/SWING CONTROL (SPI) ESD PROTECTED DRVDD SERDOUTx+ x = 0, 1, 2, 3 DRGND ESD PROTECTED DRVDD DATA– SDI 30kΩ SERDOUTx– x = 0, 1, 2, 3 DRGND 12400-014 OUTPUT DRIVER SDIO SPIVDD 1kΩ 12400-018 DATA+ SDO 图63. 数字输出 图67. SDIO Rev. B | Page 23 of 91 AD6674 SPIVDD AVDD2 ESD PROTECTED FD JESD LMFC FD_A/FD_B V_1P0 JESD SYNC~ TEMPERATURE DIODE (FD_A ONLY) ESD PROTECTED 12400-019 ESD PROTECTED FD_x PIN CONTROL (SPI) V_1P0 PIN CONTROL (SPI) 图68. FD_A/FD_B输出 图70. V_1P0输入/输出 SPIVDD ESD PROTECTED 30kΩ PDWN/ STBY ESD PROTECTED PDWN CONTROL (SPI) 12400-020 1kΩ 图69. PDWN/STBY输入 Rev. B | Page 24 of 91 12400-021 ESD PROTECTED AD6674 工作原理 AD6674具有两个模拟输入通道和两个JESD204B输出通道对。 插入的峰值瞬态电流。此外，输入端每一部分可以使用低 AD6674设计用于高达2 GHz的宽带模拟信号采样。AD6674 Q电感或铁氧体磁珠，以减小模拟输入端的高差分电容， 针对宽输入带宽、高采样速率、出色的线性度、低功耗和 从而实现ADC的最大带宽。在高中频(IF)下驱动转换器前 小封装而优化。 端时，必须使用低Q电感或铁氧体磁珠。在输入端放置一 这款双通道ADC内核采用多级、差分流水线架构，并集成 了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户 可选的各种输入范围。集成基准电压源可简化设计。 个差分电容或两个单端电容，以提供匹配的无源网络。这 最终会在输入端形成一个低通滤波器，用来限制无用的宽 带噪声。欲了解更多信息，请参阅ADI网站(www.analog.com) 上的应用笔记AN-742、AN-827以及“模拟对话”文章 AD6674内置多种功能，可以简化通信接收机中的AGC功 “用于宽带模数转换器的变压器耦合前端”(第39卷，2005 能。利用ADC输出数据流的快速检测位(通过寄存器0x245 年4月)。通常，精确值取决于应用。 至寄存器0x24C使能和编程)，可编程阈值检测器可以监控 输入信号功率。如果输入信号电平超过可编程阈值，快速 检测指示器就会变为高。由于该阈值指示器的延迟极短， 因此用户能够快速降低系统增益，从而避免ADC输入端出 现超量程现象。 基于JESD204B子类1的高速串行化输出数据速率可以配置 为单通道(L = 1)和双通道(L = 2)，具体取决于采样速率和抽 取率。SYSREF±和SYNCINB±输入引脚支持多器件同步。 ADC架构 其架构由输入缓冲流水线式ADC组成。输入缓冲器设计为 可向模拟输入信号提供端接阻抗。可使用SPI改变端接阻抗， 满足驱动器/放大器的端接需要。默认端接值设置为400 Ω。 为得到最佳动态性能，必须使驱动VIN+x的源阻抗与驱动 VIN−x的源阻抗相匹配，从而保证共模建立误差是对称 的。这些误差会被ADC的共模抑制削弱。内部基准缓冲器 可创建差分基准，用来定义ADC内核范围。 在差分配置中，将ADC设置为最大范围可以实现最高的 SNR性能。对于AD6674，可用范围可通过SPI端口设置为 1.46 V p-p至2.06 V p-p差分；1.70 V p-p差分是AD6674-1000和 AD6674-750的默认值，2.06 V p-p是AD6674-500的默认值。 差分输入配置 有多种有源或无源方法可以驱动AD6674，不过，通过差分 方式驱动模拟输入可实现最佳性能。 模拟输入端接的等效电路如图60所示。输入缓冲器针对高 在SNR和SFDR为关键参数的应用中，因为大部分放大器的 线性度、低噪声和低功耗优化。 噪声性能不足以实现AD6674的真正性能，所以输入配置中 输入缓冲器提供线性高输入阻抗(便于驱动)，同时降低 建议采用差分变压器耦合(见图71和表9)。 ADC的反冲。各级的量化输出组合在一起，在数字校正逻 对于低范围至中间范围频率，建议使用一个双巴伦或双变 辑中最终形成一个16位转换结果。流水线式架构允许第一 压器网络(见图71)，以便实现AD6674的最优性能。对于第 级处理新的输入样本，而其它级继续处理之前的样本。采 二或第三奈奎斯特区中的较高频率，最好能移除部分前端 样在时钟的上升沿进行。 无源器件，确保宽带正常工作(见图71和表9)。 0.1µF R1 AD6674的模拟输入端是一个差分缓冲器。缓冲器的内部共 BALUN 模电压为2.05 V。输入电路根据时钟信号在采样模式和保持 模式之间切换。当输入电路切换到采样模式时，信号源必 须能够对采样电容充电，并且在半个时钟周期内完成建立。 每个输入端都串联一个小电阻，帮助降低从驱动源输出级 R2 R1 R3 R2 C1 C2 0.1µF 0.1µF C1 NOTES 1. SEE TABLE 9 FOR COMPONENT VALUES. Rev. B | Page 25 of 91 ADC R3 图71. AD6674的差分变压器耦合配置 12400-516 模拟输入考虑 AD6674 表9. 差分变压器耦合输入配置的元件值 器件 AD6674-500 频率范围 DC至250 MHz 250 MHz至2 GHz DC至375 MHz 375 MHz至2 GHz DC至500 MHz 500 MHz至2 GHz AD6674-750 AD6674-1000 变压器 ETC1-1-13 BAL0006/BAL0006SMG ETC1-1-13 BAL0006/BAL0006SMG ECT1-1-13/BAL0006SMG BAL0006/BAL0006SMG R1 (Ω) 10 10 10 10 25 25 R2 (Ω) 50 50 50 50 25 25 R3 (Ω) 10 10 10 10 10 0 C1 (pF) 4 4 4 4 4 开路 C2 (pF) 2 2 2 2 2 开路 输入共模 AD6674-1000， 寄 存 器 0x018的 默 认 设 置 为 3.0×； 对 于 AD6674的模拟输入内部偏置到共模电压，如图72所示。共 AD6674-500，默认设置为2.0×。在第一奈奎斯特区工作时，这 模缓冲器的范围有限，因为如果共模电压降幅超过100 mV， 些设置已足够。设置输入缓冲器电流之后，AVDD3电源所 性能就会大受影响。所以，在直流耦合应用中，应将共模 需的电流量也会发生改变。此关系如图73所示。关于缓冲 电压设为2.05 V ± 100 mV，以确保ADC正常工作。 器电流设置的完整列表，参见表45。 模拟输入控制和SFDR优化 300 AD6674为模拟输入提供灵活的控制，比如输入端接、输入 250 电容、缓冲器电流和输入满量程调整。所有可用控制如图72 AD6674-1000 AND AD6674-750 IAVDD3 (mA) 所示。 AVDD3 200Ω 67Ω 200Ω 28Ω VIN+x 200Ω 200Ω 67Ω 28Ω 400Ω 10pF 100 AVDD3 3pF 1.5pF VCM BUFFER 50 150 250 350 450 550 650 BUFFER CURRENT SETTING 750 850 图73. IAVDD3与寄存器0x018中的缓冲器电流设置的关系 AVDD3 AVDD3 AD6674-500 150 12400-341 AVDD3 200 当频率大于500 MHz时，寄存器0x019、寄存器0x01A、寄存 VIN–x 器0x11A和寄存器0x935为输入缓冲器提供第二偏置控制。 寄存器0x934可用来降低输入电容以实现更宽的信号带 12400-517 3pF 1.5pF AIN CONTROL SPI REGISTERS (0x008, 0x015, 0x016, 0x018, 0x019, 0x01A, 0x11A, 0x934, 0x935) 宽，但这样做可能导致线性度和噪声性能略为降低。这些 寄存器对AVDD3功率的影响不像寄存器0x018那样大。当 频率小于500 MHz时，这些寄存器建议使用默认值。表10给 图72. 模拟输入控制 利用寄存器0x018、寄存器0x019、寄存器0x01A、寄存器 0x11A、寄存器0x934和寄存器0x935调整各通道的缓冲器 行为，以便针对各种输入频率和目标带宽优化SFDR。 出了不同速度等级的缓冲器电流控制寄存器的推荐值。 在较高奈奎斯特区(对AD6674-1000而言是大于500 MHz)采样 时，应使用寄存器0x11A。高频工作时，ADC采样网络可 输入缓冲器控制寄存器(寄存器0x018、寄存器0x019、寄 通 过 此 设 置 来 优 化 ADC内 部 的 采 样 和 建 立 时 间 。 对 于 存 器 0x01A、 寄 存 器 0x934、 寄 存 器 0x935和 寄 存 器 500 MHz以上的频率，无论何种速度等级，均建议ADC以 0x11A) 1.46 V满量程设置工作。此设置可提供较好的SFDR，而SNR 输入缓冲器具有许多寄存器，用于设置不同频率下工作时 不会显著降低。 的偏置电流和其他设置。这些偏置电流和设置可以根据应 图74、图75和图76显示了AD6674-1000在不同缓冲器设置 用的输入频率范围进行更改。寄存器0x018控制缓冲器偏 (IBUFF)下的SFDR与模拟输入频率的关系。 置电流，以便降低ADC内核的电荷反冲影响。此设置可在 1.0×的低值到8.5×的高值之间调整。对于AD6674-750和 Rev. B | Page 26 of 91 AD6674 相关数据。 75 85 SFDR (dBFS) 4.5× 3.0× 75 70 65 65 1.5× 70 60 INPUT LEVEL (dBFS) 110 160 210 260 310 360 INPUT FREQUENCY (MHz) 410 460 12400-342 60 85 图78、图79和图80显示了AD6674-500在不同缓冲器设置下 的SFDR与模拟输入频率的关系。表10所示的推荐设置用于 获得仅更改寄存器0x018内容时的相关数据。 3.0× 4.0× 5.0× 6.0× 80 75 95 90 85 65 SFDR (dBFS) 60 55 50 80 70 65 45 420.3 450.3 390.3 360.3 340.7 330.3 301.3 270.3 INPUT FREQUENCY (MHz) 12400-581 80 240.3 55 图75. 缓冲器电流扫描，AD6674-1000(SFDR与输入频率和IBUFF 的关系； 500 MHz < fIN < 1500 MHz；前端网络如图71所示 180.3 INPUT FREQUENCY (MHz) 60 210.3 1374.8 170.3 1200.5 150.3 1026.2 95.3 851.9 10.3 677.6 12400-452 40 503.4 图78. 缓冲器电流扫描，AD6674-750(SFDR与输入频率和IBUFF 的关系； 10 MHz < fIN < 450 MHz；前端网络如图71所示 75 95 70 4.5× 5.5× 6.5× 7.5× 90 65 85 SFDR (dBFS) 60 55 4.5× 5.5× 6.5× 7.5× 8.5× 80 75 70 1701.5 1795.6 INPUT FREQUENCY (MHz) 1889.8 65 60 450.3 图76. 缓冲器电流扫描，AD6674-1000(SFDR与输入频率和IBUFF 的关系； 1500 MHz < fIN < 2 GHz；前端网络如图71所示 在某些高频应用中，降低满量程设置可改善SFDR，如表10 所示。高频时，ADC内核的性能受抖动限制。降低满量程 480.3 510.3 515.3 610.3 765.3 810.3 INPUT FREQUENCY (MHz) 985.3 1010.3 12400-582 1607.4 12400-453 SFDR (dBFS) 1.5× 2.0× 2.5× 3.5× 4.5× 75 125.3 SFDR (dBFS) 70 40 1513.4 55 –1 –2 图77. SNR/SFDR与输入电平和输入频率的关系，AD6674-1000 图74. 缓冲器电流扫描，AD6674-1000(SFDR与输入频率和IBUFF 的关系； 10 MHz < fIN < 500 MHz；前端网络如图71所示 45 60 55 –3 55 50 1.52GHz 1.65GHz 1.76GHz 1.9GHz 1.95GHz 60 65 50 10 70 65.3 SFDR (dBFS) 80 75 12400-454 90 80 1.65GHz 1.52GHz 1.76GHz 1.95GHz 1.9GHz SNR (dBc) 80 表10所示的推荐设置用于收集仅更改寄存器0x018内容时的 图79. 缓冲器电流扫描，AD6674-750(SFDR与输入频率和IBUFF 的关系； 450 MHz < fIN < 800 MHz；前端网络如图71所示 电平可改善SFDR。 Rev. B | Page 27 of 91 95 75 90 70 85 6.5× 7.5× 8.5× 60 75 1950.3 12400-583 1910.3 1810.3 1710.3 1600.3 1510.3 1410.3 65 450.3 1310.3 50 1110.3 70 1010.3 55 INPUT FREQUENCY (MHz) 图80. 缓冲器电流扫描，AD6674-750(SFDR与输入频率和IBUFF 的关系； 800 MHz < fIN < 2 GHz；前端网络如图71所示 90 80 65 60 55 50 60 45 50 40 1010.3 40 10 0 10.3 4.0× 5.0× 6.0× 7.0× 8.0× 1205.3 1410.3 1600.3 INPUT FREQUENCY (MHz) 95.3 1810.3 1950.3 图83. 缓冲器电流扫描，AD6674-500(SFDR与输入频率和IBUFF 的关系； 1 GHz < fIN < 2 GHz；前端网络如图71所示 1.0× 1.5× 2.0× 3.0× 4.5× 150.3 180.3 240.3 301.3 340.7 INPUT FREQUENCY (MHz) 390.3 450.3 12400-584 20 985.3 70 70 30 810.3 75 SNR/SFDR (dBFS) 100 610.3 765.3 510.3 515.3 INPUT FREQUENCY (MHz) 80 的SFDR与模拟输入频率的关系。表10所示的推荐设置用于 获得仅更改寄存器0x018内容时的相关数据。 480.3 图82. 缓冲器电流扫描，AD6674-500(SFDR与输入频率和IBUFF 的关系； 450 MHz < fIN < 1000 MHz；前端网络如图71所示 图81、图82和图83显示了AD6674-500在不同缓冲器设置下 SFDR (dBFS) 80 12400-586 65 4.0× 5.0× 6.0× 7.0× 8.0× 12400-585 SNR/SFDR (dBFS) 80 1205.3 SFDR (dBFS) AD6674 图81. 缓冲器电流扫描，AD6674-500(SFDR与输入频率和IBUFF 的关系； 10 MHz < fIN < 450 MHz；前端网络如图71所示 Rev. B | Page 28 of 91 AD6674 表10. AD6674在不同输入频率下的性能优化 产品 AD6674-500 频率 (MHz) DC至250 250至500 500至1000 1000至2000 AD6674-750 DC至200 DC至375 200至500 375至750 500至750 750至1000 1000至2000 AD6674-1000 DC至150 DC至500 500至1000 1000至2000 1 2 缓冲器 控制1 (0x018) 0x20 (2.0×) 0x70 (4.5×) 0x80 (5.0×) 0xF0 (8.5×) 0x20 (2.0×) 0x40 (3.0×) 0x70 (4.5×) 0xA0 (6.0×) 0xD0 (7.5×) 0xF0 (8.5×) 0xF0 (8.5×) 0x10 (1.5×) 0x40 (3.0×) 0xA0 (6.0×) 0xD0 (7.5×) 缓冲器 控制2 (0x019) 0x60 (设置3) 0x60 (设置3) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x40 (设置1) 0x50 (设置2) 0x50 (设置2) 0x60 (设置3) 0x70 (设置4) 缓冲器 控制3 (0x01A) 0x0A (设置3) 0x0A (设置3) 0x08 (设置1) 0x08 (设置1) 0x09 (设置2) 0x09 (设置2) 0x09 (设置2) 0x08 (设置1) 0x08 (设置1) 0x08 (设置1) 0x08 (设置1) 0x09 (设置2) 0x09 (设置2) 0x09 (设置2) 0x09 (设置2) 缓冲器 控制4 (0x11A) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x20 (开启) 0x20 (开启) 缓冲器 控制5 (0x935) 0x04 (开启) 0x04 (开启) 0x00 (关断) 0x00 (关断) 0x04 (开启) 0x04 (开启) 0x04 (开启) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x00 (关断) 0x04 (开启) 0x04 (开启) 0x00 (关断) 0x00 (关断) 输入端接可根据应用需要进行更改，对交流性能无影响。 输入电容可设置为1.5 pF以实现更宽的输入带宽，但会导致线性度和噪声性能略为下降。 Rev. B | Page 29 of 91 输入 满量程 控制 (0x030) 0x04 0x04 0x18 0x18 0x14 0x14 0x14 0x18 0x18 0x18 0x18 0x18 0x18 0x18 0x18 输入 满量程 范围 (0x025) 0x0C (2.06 V p-p) 0x0C (2.06 V p-p) 0x08 (1.46 V p-p) 0x08 (1.46 V p-p) 0x0A (1.70 V p-p) 0x0A (1.70 V p-p) 0x0A (1.70 V p-p) 0x08 (1.46 V p-p) 0x08 (1.46 V p-p) 0x08 (1.46 V p-p) 0x08 (1.46 V p-p) 0x0A (1.70 V p-p) 0x0A (1.70 V p-p) 0x08 (1.46 V p-p) 0x08 (1.46 V p-p) 输入 电容 (0x934) 0x1F 0x1F 0x1F/0x00 2 0x1F/0x002 0x1F 0x1F 0x1F 0x1F 0x1F 0x1F/0x002 0x1F/0x002 0x1F 0x1F 0x1F/0x002 0x1F/0x002 输入端接 (0x016) 1 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0C/0x1C/ 0x2C/0x6C 0x0E/0x1E/ 0x2E/0x6E 0x0E/0x1E/ 0x2E/0x6E 0x0E/0x1E/ 0x2E/0x6E 0x0E/0x1E/ 0x2E/0x6E AD6674 绝对最大输入摆幅 有关调整AD6674满量程电平的更多信息，请参考“存储器 AD6674输入端允许的绝对最大输入摆幅为差分4.3 V p-p。 映射寄存器表”部分。 位于该电平值(或接近该值)的信号会导致ADC永久性受损。 在某些应用中，采用外部基准电压有可能进一步提高ADC 基准电压源 增益精度或改善热漂移特性。图85显示1.0 V内部基准电压 AD6674内置稳定、精确的1.0 V基准电压源。此1.0 V内部基 的典型漂移特性。 准电压源用来设置ADC的满量程输入范围。满量程输入范 1.0010 围可通过寄存器0x025调整。有关调整输入摆幅的更多信 1.0009 息，请参见表45。图84为内部1.0 V基准电压源的控制框图。 1.0008 V_1P0 VOLTAGE (V) 1.0007 VIN+A/ VIN+B VIN–A/ VIN–B FULL-SCALE VOLTAGE ADJUST 1.0005 1.0004 1.0003 1.0002 1.0001 1.0000 INPUT FULL-SCALE RANGE ADJUST SPI REGISTER (0x025 AND 0x024) V_1P0 0.9999 0.9998 –50 0 25 90 TEMPERATURE (°C) V_1P0 PIN CONTROL SPI REGISTER (0x025 AND 0x024) 12400-106 INTERNAL V_1P0 GENERATOR ADC CORE 1.0006 12400-031 图85. 典型V_1P0漂移 外部基准电压源必须是稳定的1.0 V基准源。ADR130很适合 作为1.0 V基准电压源使用。图86显示如何将ADR130用作 图84. 内部基准电压配置与控制 寄存器0x024允许用户使用此1.0 V内部基准电压源，或者提 AD6674的1.0 V外部基准电压源。灰色部分显示使用ADR130 供1.0 V外部基准电压源。使用外部基准电压源时，可提供 作为外部基准电压源时，AD6674中的未使用模块。 1.0 V基准电压。满量程调整利用SPI进行，与基准电压无关。 INTERNAL V_1P0 GENERATOR ADR130 NC 2 GND SET 5 3 VIN 0.1µF VOUT 4 V_1P0 0.1µF FULL-SCALE CONTROL 图86：将ADR130用作外部基准电压源 Rev. B | Page 30 of 91 12400-032 INPUT NC 6 1 FULL-SCALE VOLTAGE ADJUST AD6674 时钟输入考虑 输入时钟分频器 为能够获得最佳性能，应利用一个差分信号驱动AD6674采 AD6674内置一个输入时钟分频器，可对奈奎斯特输入时钟 样时钟输入端(CLK+和CLK−)。通常，应使用变压器或时 进行1、2、4或8分频。分频比可通过寄存器0x10B选择。 钟驱动器将该信号交流耦合到CLK+引脚和CLK−引脚。这 如图90所示。分频器输出的最大频率为1.0 GHz。 两个引脚有内部偏置，无需其它偏置。 CLK±输入的最大频率为4 GHz。这是分频器的限值。对于 图87显示了一种为AD6674提供时钟信号的首选方法。利用 时钟输入为采样时钟倍数的应用，在施加时钟信号之前务 射频变压器，可将低抖动时钟源的单端信号转换成差分 必将适当的分频比编程至时钟分频器。这样可以保证器件 信号。 启动时的电流瞬态是可控的。 0.1µF CLK+ CLK+ ADC 100Ω 50Ω CLK– CLK– 0.1µF ÷4 ÷8 图87. 变压器耦合的差分时钟 另一种方法是将差分CML或LVDS信号交流耦合到采样时 REG 0x10B 钟输入引脚，如图88和图89所示。 图90. 时钟分频器电路 利用外部SYSREF输入信号，可同步AD6674时钟分频器。 3.3V 71Ω 33Ω Z0 = 50Ω 10pF 有效SYSREF±可使时钟分频器复位至可编程状态。通过设 33Ω 置寄存器0x10D的位7来实现此功能。该同步特性可让多个 0.1µF 器件的时钟分频器对准，从而保证同时进行输入采样。 ADC 0.1µF CLK– 12400-036 CLK+ Z0 = 50Ω 输入时钟分频器½周期延迟调节 AD6674内的输入时钟分频器提供递增量为½输入时钟周期 图88. 差分CML采样时钟 50Ω1 LVDS DRIVER CLK– 50Ω1 RESISTORS ARE OPTIONAL. 100Ω 0.1µF 的稳定性。 ADC 时钟延迟精调 CLK– AD6674采样边沿时刻可通过写入寄存器0x117和寄存器 12400-037 0.1µF 道单独使能此延迟。改变该寄存器不会影响JESD204B链路 CLK+ CLK+ CLOCK INPUT 150Ω 的相位延迟。可对寄存器0x10C进行编程，以便针对各通 0.1µF 0.1µF CLOCK INPUT ÷2 12400-038 1:1Z 12400-035 CLOCK INPUT 图89. 差分LVDS采样时钟 0x118来调节。置位寄存器0x117的位0可使能该功能；寄存 器0x118位[7:0]可设置延迟值。此数值可针对各通道单独编 程。时钟延迟调节范围为−151.7 ps至+150 ps，递增量约为 时钟占空比考虑 典型的高速ADC利用时钟的两个边沿来产生各种内部时序 信号。因此，这些ADC可能对时钟占空比很敏感。通常， 为保持ADC的动态性能，时钟占空比容差应为5%。对于无 1.7 ps。通过SPI写操作使能后，时钟延迟调节立即生效。在 寄存器0x117中使能时钟延迟精调会导致数据路径复位。 然而，可在不影响JESD204B链路稳定性的前提下改变寄存 器0x118的内容。 法保证50%时钟占空比的应用，可向AD6674提供更高的多 频率时钟。例如，内部时钟分频器设为2时，AD6674-1000 时钟抖动考虑 可采用2 GHz时钟，这样可确保向ADC提供50%占空比的高 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 压摆率内部时钟。有关使用此功能的更多信息见“存储器 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 映射”部分。 (SNR)下降计算如下： SNR = 20 × log 10(2 × π × fA × tJ) 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号、模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(见图91)。 Rev. B | Page 31 of 91 AD6674 130 关断/待机模式 RMS CLOCK JITTER REQUIREMENT 120 AD6674提供PDWN/STBY引脚，可用来将器件配置为关断 100 16 BITS 90 14 BITS 80 脚是一个逻辑高电平引脚。关断模式下，JESD204B链路被 打断。还可通过寄存器0x03F和寄存器0x040设置关断选项。 12 BITS 70 在待机模式下，JESD204B链路不会被打断，并针对所有转 10 BITS 60 8 BITS 50 40 30 或待机模式。器件默认执行PDWN功能。PDWN/STBY引 1 换器样本发送零。这可利用寄存器0x571[7]选择/K/字符来 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 改变。 12400-039 SNR (dB) 110 1000 温度二极管 AD6674内置一个基于二极管的温度传感器，用于测量芯片 温度。该二极管输出一个电压，并作为粗调温度传感器监 图91. 理想信噪比与模拟输入频率和抖动的关系 当孔径抖动可能影响AD6674的动态范围时，应将时钟输入 控内部芯片温度。 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 温度二极管电压可通过SPI输出至FD_A引脚。使用寄存器 电源分离，以免在时钟信号内混入数字噪声。如果时钟信 0x028[0]来使能或禁用此二极管。寄存器0x028是局部寄存 号来自其它类型的时钟源(通过门控、分频或其它方法)， 器。通道A必须在器件索引寄存器(寄存器0x008)中选定， 则需要在最后一步利用原始时钟进行重定时。如需更深入 以使能温度二极管读取。对寄存器0x040[2:0]进行编程，可 了解与ADC相关的抖动性能信息，请参阅应用笔记AN-501 将FD_A引脚配置为输出二极管电压。更多信息参见表45。 和AN-756。 温度二极管的电压响应(SPIVDD = 1.8 V)如图93所示。 图92显示不同时钟引起的抖动值情况下，AD6674-1000输 0.90 入频率范围内的SNR估算值。 SNR可通过下式估算： 70 0.80 0.75 0.70 0.65 60 0.60 55 50 45 10M –55 –45 –35 –25 –15 –5 25fs 50fs 75fs 100f s 125f s 150f s 175f s 200f s 5 15 25 35 45 55 65 75 85 95 105 115 125 TEMPERATURE (°C) 图93. 温度二极管电压与温度的关系 100M 1G INPUT FREQUENCY (Hz) 10G 图92. AD6674-1000 SNR下降估算值与输入频率和抖动的关系 Rev. B | Page 32 of 91 12400-353 SNR (dBFS) 65 0.85 DIODE VOLTAGE (V)   − SNR ADC   − SNRJITTER  SNR (dBFS) = 10log 10  + 10  10 10      AD6674 ADC超量程和快速检测 在接收机应用中，需要一种可靠的机制，能够决定转换器 阈值上限和下限寄存器工作以及驻留时间寄存器的情况如 何时发生箝位。JESD204B输出中的标准超量程位可提供有 图94所示。 关模拟输入状态提供信息，但作用有限。因此，最好可以 当输入信号幅度超过快速检测阈值上限寄存器(寄存器 设定低于满量程的可编程阈值，以便在箝位发生前降低增 0x247和寄存器0x248)的设置值时，FD_x指示器置位。选 益。另外，由于输入信号的压摆率可能非常高，因此，该 定阈值寄存器的值与ADC输出的信号幅度进行比较。快速 功能的延迟时间非常关键。然而，高度流水线转换器有非 阈值上限检测具有28个时钟周期的延迟。近似阈值上限幅 常大的延迟。AD6674内置各通道的快速检测电路，可监控 度由下式定义： 阈值，并置位FD_A和FD_B引脚。 13 阈值上限幅度 (dBFS) = 20 log ( 阈值幅度 /2 ) ADC超量程(OR) 在信号降至阈值下限以下且保持时间超过设定的驻留时间 ADC输入端检测到超量程时，ADC超量程指示器将置位。超 之前，FD_x指示器不会清零。阈值下限在快速检测阈值下 量程指示器可作为控制位内嵌在JESD204B链路中(CSB > 0时)。 限寄存器(寄存器0x249和寄存器0x24A)中进行设置。13位 此超量程指示器的延迟匹配采样延迟。 快速检测阈值下限寄存器的值与ADC输出的信号幅度进行 AD6674持续监控模拟输入电平，并记录八个虚拟转换器中 比较。比较受ADC流水线延迟的控制；比较精度取决于转 换器分辨率。阈值下限幅度由下式定义： 的所有超量程条件。欲了解有关虚拟转换器的更多信息， 阈值下限幅度 (dBFS) = 20 log (阈值幅度 /213) 请参阅图99。各虚拟转换器的超量程状态登记为寄存器 例如，要设置−6 dBFS的阈值上限，应将0x0FFF写入寄存器 0x563中的粘滞位(即保持置1直至清0)。通过寄存器0x562 可清除寄存器0x563的内容，方法是切换与虚拟转换器对 0x247和寄存器0x248；要设置−10 dBFS的阈值下限，应将 应的位以置位和复位位置。 0x0A1D写入寄存器0x249和寄存器0x24A。 快速阈值检测(FD_A和FD_B) 驻留时间可以在1至65,535个采样时钟周期范围内设置，方 法是将所需值写入快速检测驻留时间寄存器(寄存器0x24B 一旦输入信号的绝对值超过可编程上限阈值电平，快速检 和寄存器0x24C)。更多详情，请参见“存储器映射”部分(表 测(FD)位(通过寄存器0x559和寄存器0x55A中的控制位使能)便 45中的寄存器0x245至寄存器0x24C)。 立即置位。只有输入信号的绝对值降至阈值下限以下，并 且持续时间超过可编程驻留时间，FD位才会清零。这会提 供一个迟滞，防止FD位过快切换。 UPPER THRESHOLD DWELL TIME LOWER THRESHOLD DWELL TIME FD_A OR FD_B 图94. FD_A和FD_B信号的阈值设置 Rev. B | Page 33 of 91 TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LOWER THRESHOLD 12400-040 MIDSCALE TIMER RESET BY RISE ABOVE LOWER THRESHOLD AD6674 信号监控 信号监控模块可提供ADC进行数字化处理信号的其它信息。 使能此模式后，SMPR中的值载入监控器周期定时器；该 信号监控器计算数字化信号的峰值幅度。此信息可用于驱 定时器以抽取时钟速率递减。输入信号的幅度与内部幅度 动AGC环路，从而优化实际信号环境中ADC的范围。 存储寄存器(用户无法访问该寄存器)的值进行比较，较大 可从SPI端口回读内部数值，或将信号监控信息作为特殊控 制位嵌入JESD204B接口，从而获取信号监控器模块的结 果。全局24位可编程周期控制测量持续时间。图94显示信 CLEAR FROM INPUT MAGNITUDE STORAGE REGISTER LOAD 的值为1。 信号监控保持寄存器内；通过存储器映射可以读出该寄存 DOWN COUNTER IS COUNT = 1? 器的值，或者通过JESD204B接口实现的串行端口(SPORT) 输出该值。SMPR寄存器的值重载入监控周期定时器后， LOAD 该定时器重新开始倒计时。此外，用第一个输入采样点的 LOAD SIGNAL MONITOR HOLDING REGISTER 幅度值更新内部幅度存储寄存器，随后，比较和更新过程 TO SPORT OVER JESD204B AND MEMORY MAP COMPARE A>B (如前所述)继续进行。 12400-471 SIGNAL MONITOR PERIOD REGISTER (SMPR) 0x271, 0x272, 0x273 前ADC输入信号幅度。持续进行比较直到监控周期定时器 当监控周期定时器的值达到1时，13位峰值电平值发送到 号监控器模块的简化框图。 FROM MEMORY MAP 者将作为当前峰值电平。幅度存储寄存器的初始值设为当 图95. 信号监控器模块 通过JESD204B实现SPORT 还可对信号监控数据进行串行化，并作为控制位通过 JESD204B接口发送。必须对样本中的这些控制位进行去串 峰值检测器可在观测周期内捕获最大信号。此期间仅观测 行化，才能重构统计数据。此信号监控功能通过设置寄存 信号幅度。峰值检测器的分辨率为13位数值，观测周期为 器0x279的位[1:0]和寄存器0x27A的位1来使能。 24位，表示转换器输出样本。使用下列公式可推导出峰值 幅度： 图96显示了JESD204B样本内部信号监控器控制位位置的两 种不同的配置示例。最多可以有三个控制位插入JESD204B 峰值幅度 (dBFS) = 20 log(峰值检测器值 /213) 样本中；然而，信号监控器仅需一个控制位。控制位以 在可编程时间周期内(由信号监控器周期寄存器SMPR确定) MSB到LSB的顺序插入。如果仅插入一个控制位(CS = 1)，则 监控输入端口信号幅度。仅支持偶数值的SMPR。置位信 只使用最高有效控制位(参见图96中的配置1和配置2)。如 号监控器控制寄存器(寄存器0x270)中的位1，可使能峰值 需选择“通过JESD204B实现SPORT”选项，则应设置寄存 检 测 器 功 能 。 必 须 在 激 活 该 模 式 前 通 过 编 程 设 置 24位 器0x559、寄存器0x55A和寄存器0x58F。关于设置这些位 SMPR的值。 的更多信息，参见“存储器映射寄存器表”部分。 图97显示了带有峰值检测器值的25位帧数据。帧数据以 MSB方式传输，具有五个5位子帧。每一个子帧都包含一 个开始位，可供接收器验证去串行化数据。图98显示了通 过JESD204B实现SPORT的信号监控帧数据，监控周期定时 器设为80个样本。 Rev. B | Page 34 of 91 AD6674 16-BIT JESD204B SAMPLE SIZE (N' = 16) EXAMPLE CONFIGURATION 1 (N' = 16, N = 15, CS = 1) 1-BIT CONTROL BIT (CS = 1) 15-BIT CONVERTER RESOLUTION (N = 15) 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 S[14] X S[13] X S[12] X S[11] X S[10] X S[9] X S[8] X S[7] X S[6] X S[5] X S[4] X S[3] X S[2] X S[1] X S[0] X CTRL [BIT 2] X SERIALIZED SIGNAL MONITOR FRAME DATA 16-BIT JESD204B SAMPLE SIZE (N' = 16) 15 S[13] X 14 S[12] X 13 S[11] X 12 11 S[10] X S[9] X 10 9 S[8] X 8 S[7] X 7 S[6] X 6 S[5] X 5 S[4] X S[3] X 4 S[2] X 3 S[1] X 2 1 0 S[0] X CTRL [BIT 2] X TAIL X SERIALIZED SIGNAL MONITOR FRAME DATA 图96. 信号监控控制位配置示例 5-BIT SUBFRAMES 5-BIT IDLE SUBFRAME (OPTIONAL) 25-BIT FRAME IDLE 1 IDLE 1 IDLE 1 IDLE 1 IDLE 1 5-BIT IDENTIFIER START 0 SUBFRAME ID[3] 0 ID[2] 0 ID[1] 0 ID[0] 1 5-BIT DATA MSB SUBFRAME START 0 P[12] P[11] P[10] P[9] 5-BIT DATA SUBFRAME START 0 P[8] P[7] P[6] P5] 5-BIT DATA SUBFRAME START 0 P[4] P[3] P[2] P1] 5-BIT DATA LSB SUBFRAME START 0 P[0] 0 0 0 P[] = PEAK MAGNITUDE VALUE 图97. 通过JESD204B实现SPORT的信号监控帧数据 Rev. B | Page 35 of 91 12400-473 EXAMPLE CONFIGURATION 2 (N' = 16, N = 14, CS = 1) 12400-472 1 CONTROL BIT 1 TAIL (CS = 1) BIT 14-BIT CONVERTER RESOLUTION (N = 14) AD6674 SMPR = 80 SAMPLES (0x271 = 0x50; 0x272 = 0x00; 0x273 = 0x00) 80-SAMPLE PERIOD PAYLOAD 3 25-BIT FRAME (N) IDENT. DATA MSB DATA DATA DATA LSB IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE 80-SAMPLE PERIOD PAYLOAD 3 25-BIT FRAME (N + 1) IDENT. DATA MSB DATA DATA DATA LSB IDLE IDLE IDLE IDLE IDLE 80-SAMPLE PERIOD IDENT. DATA MSB DATA DATA DATA LSB IDLE IDLE IDLE IDLE IDLE 图98. 通过JESD204B实现SPORT的信号监控示例(周期 = 80个样本) Rev. B | Page 36 of 91 12400-474 PAYLOAD 3 25-BIT FRAME (N + 2) AD6674 数字下变频器(DDC) AD6674集成四个数字下变频器(DDC)来提供滤波功能，并 DDC通道设置为使用I/Q复数输出时，用户必须将此位清0 可降低输出数据速率。此数字处理部分包括一个NCO、一 以使用DDC输出端口I和DDC输出端口Q。更多信息请参 个半带抽取滤波器、一个FIR滤波器、一个增益级和一个 见图107。 复数转实数级。各子处理模块都有控制线路，能单独使能 DDC概述 或者禁用，以便提供所需的处理功能。通过配置数字下变 频器，可以输出实数数据或复数数据。 四个DDC模块用来提取由ADC捕获的全范围数字频谱的一 部分。它们可用于IF采样，或者用于需要宽带宽输入信号 DDC输出16位流。 如需使能该操作，可将转换器位数N设 为默认值16，哪怕模拟内核仅输出14位。 在全带宽工作模 式下，除非使能结束位，否则ADC输出14位字后跟两个零。 DDC I/Q输入选择 的过采样基带无线电。 每个DDC模块含有以下信号处理级： • 频率转换级(可选) • 滤波级 AD6674有两个ADC通道和四个DDC通道。每个DDC通道 • 增益级(可选) 有两个输入端口，这两个端口可以配成一对，通过I/Q纵 • 复数转实数级(可选) 横多路复用器支持实数输入和复数输入。对于实数信号， 两个DDC输入端口均须选择同一ADC通道(即DDC输入端 频率转换级(可选) 口I = ADC通道A且DDC输入端口Q = ADC通道A)。对于复 该级由12位复数NCO和正交混频器组成，可用于实数和复 数信号，各DDC输入端口必须选择不同的ADC通道(即 数输入信号的频率转换。该级会将部分可用数字频谱下移 DDC输入端口I = ADC通道A且DDC输入端口Q = ADC通道B)。 至基带。 各DDC的输入由DDC输入选择寄存器(寄存器0x311、寄存 滤波级 器0x331、寄存器0x351和寄存器0x371)控制。关于如何配 下移至基带后，该级利用一系列(最多4个)半带低通滤波器 置DDC的信息，参见表45。 抽取频谱以进行速率转换。抽取过程会降低输出数据速率， 进而降低输出接口速率。 DDC I/Q输出选择 每个DDC通道有两个输出端口，这两个端口可以配成一对 增益级(可选) 来支持实数输出和复数输出。对于实数输出信号，仅使用 将实数输入信号下混频至基带会引起损耗，该级通过增加 DDC输出端口I(DDC输出端口Q无效)。对于I/Q复数输出 0 dB或6 dB的增益来予以补偿。 信号，DDC输出端口I和DDC输出端口Q都要使用。 复数转实数级(可选) 各DDC通道的I/Q输出由DDC控制寄存器(寄存器0x310、 当需要实数输出时，该级执行fS/4混频操作，并通过滤波 寄存器0x330、寄存器0x350和寄存器0x370)中的DDC复数 器消除信号的复数成分，从而将复数输出变回实数输出。 转实数使能位(位3)控制。 图99是AD6674中实现的DDC的详细框图。 芯片模式寄存器中的芯片Q忽略位(寄存器0x200[5])控制所 有DDC通道的芯片输出复用。当所有DDC通道使用实数输 出时，应将此位置1以忽略所有DDC Q输出端口。当有任意 Rev. B | Page 37 of 91 AD6674 ADC SAMPLING AT fS COMPLEX TO REAL CONVERSION (OPTIONAL) Q CONVERTER 1 REAL/I CONVERTER 2 Q CONVERTER 3 SYSREF± REAL/Q Q ADC SAMPLING AT fS COMPLEX TO REAL CONVERSION (OPTIONAL) NCO + MIXER (OPTIONAL) GAIN = 0dB OR 6dB I HB1 FIR DCM = 2 REAL/I HB2 FIR DCM = BYPASS OR 2 DDC 2 REAL/I CONVERTER 4 OUTPUT INTERFACE COMPLEX TO REAL CONVERSION (OPTIONAL) GAIN = 0dB OR 6dB HB1 FIR DCM = 2 HB2 FIR DCM = BYPASS OR 2 REAL/Q Q HB3 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB3 FIR DCM = BYPASS OR 2 I/Q CROSSBAR MUX I HB4 FIR DCM = BYPASS OR 2 DDC 1 REAL/I REAL/I REAL/I CONVERTER 0 SYSREF± HB4 FIR DCM = BYPASS OR 2 REAL/I GAIN = 0dB OR 6dB REAL/Q Q HB1 FIR DCM = 2 NCO + MIXER (OPTIONAL) HB2 FIR DCM = BYPASS OR 2 I HB3 FIR DCM = BYPASS OR 2 REAL/I HB4 FIR DCM = BYPASS OR 2 DDC 0 Q CONVERTER 5 SYSREF± SYNCHRONIZATION CONTROL CIRCUITS COMPLEX TO REAL CONVERSION (OPTIONAL) HB1 FIR DCM = 2 SYSREF REAL/I CONVERTER 6 Q CONVERTER 7 12400-041 SYSREF± GAIN = 0dB OR 6dB REAL/Q Q HB2 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB3 FIR DCM = BYPASS OR 2 I HB4 FIR DCM = BYPASS OR 2 DDC 3 REAL/I 图99. DDC详细框图 图100通过示例说明了四个DDC模块之一的用法，采用实 复位。如果未发出DDC软复位，则输出可能表现出幅度变 数输入信号和四个半带滤波器(HB4 + HB3 + HB2 + HB1)。 化特性。 它同时显示了复数输出(16倍抽取)和实数输出(8倍抽取) 选项。 表11、表12、表13、表14和表15显示了芯片抽取率分别设 置为1、2、4、8和16时的DDC样本。若DDC具有不同的抽 若DDC具有不同的抽取率，则必须将芯片的抽取率(寄存 取率，则必须将芯片抽取率设为所有DDC通道中的最低抽 器0x201)设为所有DDC模块中的最低抽取率。此时，要求 取率。此时，要求对较高抽取率的DDC进行采样，以便匹 对较高抽取率的DDC进行采样，以便匹配芯片的抽取率采 配芯片的抽取率采样速率。 样速率。一旦设置或更改了NCO频率，就必须发出DDC软 Rev. B | Page 38 of 91 AD6674 ADC REAL INPUT—SAMPLED AT fS –fS/2 –fS/3 ADC SAMPLING AT fS REAL BANDWIDTH OF INTEREST IMAGE –fS/4 REAL BANDWIDTH OF INTEREST fS/32 –fS/32 DC –fS/16 fS/16 –fS/8 FREQUENCY TRANSLATION STAGE (OPTIONAL) DIGITAL MIXER + NCO FOR fS/3 TUNING, THE FREQUENCY TUNING WORD = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) fS/8 fS/4 fS/3 I REAL NCO TUNES CENTER OF BANDWIDTH OF INTEREST TO BASEBAND cos(wt) 12-BIT NCO 90° 0° fS/2 –sin(wt) Q DIGITAL FILTER RESPONSE –fS/3 –fS/4 FILTERING STAGE 4 DIGITAL HALF-BAND FILTERS (HB4 + HB3 + HB2 + HB1) fS/32 –fS/32 DC –fS/16 fS/16 –fS/8 HB4 FIR I HALFBAND FILTER Q HALFBAND FILTER HB3 FIR 2 HALFBAND FILTER 2 HALFBAND FILTER HB4 FIR fS/8 HB2 FIR 2 HALFBAND FILTER 2 HALFBAND FILTER HB3 FIR fS/4 2 HB2 FIR HALFBAND FILTER I HB1 FIR 2 HALFBAND FILTER Q 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS GAIN STAGE (OPTIONAL) GAIN STAGE (OPTIONAL) Q –fS/32 fS/32 DC –fS/16 fS/16 –fS/8 I REAL (I) OUTPUTS +6dB DECIMATE BY 16 +6dB fS/8 2 +6dB 2 +6dB I Q fS/32 –fS/32 DC –fS/16 fS/16 DOWNSAMPLE BY 2 I DECIMATE BY 8 Q COMPLEX (I/Q) OUTPUTS 0dB OR 6dB GAIN I COMPLEX TO REAL CONVERSION STAGE (OPTIONAL) fS/4 MIXING + COMPLEX FILTER TO REMOVE Q fS/2 HB1 FIR DIGITAL FILTER RESPONSE 0dB OR 6dB GAIN fS/3 Q COMPLEX REAL/I TO REAL 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS –fS/8 fS/32 –fS/32 DC –fS/16 fS/16 fS/8 图100. DDC工作原理示例(实数输入，16倍抽取) Rev. B | Page 39 of 91 12400-042 –fS/2 BANDWIDTH OF INTEREST IMAGE (–6dB LOSS DUE TO NCO + MIXER) BANDWIDTH OF INTEREST (–6dB LOSS DUE TO NCO + MIXER) AD6674 表11. 芯片抽取率 = 1时的DDC样本 HB1 FIR (DCM1 = 1) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 N + 16 N + 17 N + 18 N + 19 N + 20 N + 21 N + 22 N + 23 N + 24 N + 25 N + 26 N + 27 N + 28 N + 29 N + 30 N + 31 1 实数(I)输出(使能复数转实数) HB3 FIR + HB2 HB4 FIR + HB3 FIR + HB2 FIR + FIR + HB1 FIR HB2 FIR + HB1 FIR HB1 FIR (DCM1 = 4) (DCM1 = 8) (DCM1 = 2) N N N N+1 N+1 N+1 N N N N+1 N+1 N+1 N+2 N N N+3 N+1 N+1 N+2 N N N+3 N+1 N+1 N+4 N+2 N N+5 N+3 N+1 N+4 N+2 N N+5 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 N+8 N+4 N+2 N+9 N+5 N+3 N+8 N+4 N+2 N+9 N+5 N+3 N + 10 N+4 N+2 N + 11 N+5 N+3 N + 10 N+4 N+2 N + 11 N+5 N+3 N + 12 N+6 N+2 N + 13 N+7 N+3 N + 12 N+6 N+2 N + 13 N+7 N+3 N + 14 N+6 N+2 N + 15 N+7 N+3 N + 14 N+6 N+2 N + 15 N+7 N+3 HB1 FIR (DCM1 = 2) N N+1 N N+1 N+2 N+3 N+2 N+3 N+4 N+5 N+4 N+5 N+6 N+7 N+6 N+7 N+8 N+9 N+8 N+9 N + 10 N + 11 N + 10 N + 11 N + 12 N + 13 N + 12 N + 13 N + 14 N + 15 N + 14 N + 15 复数(I/Q)输出(禁用复数转实数) HB2 FIR + HB3 FIR + HB2 HB4 FIR + HB3 FIR + HB1 FIR FIR + HB1 FIR HB2 FIR + HB1 FIR (DCM1 = 4) (DCM1 = 8) (DCM1 = 16) N N N N+1 N+1 N+1 N N N N+1 N+1 N+1 N N N N+1 N+1 N+1 N N N N+1 N+1 N+1 N+2 N N N+3 N+1 N+1 N+2 N N N+3 N+1 N+1 N+2 N N N+3 N+1 N+1 N+2 N N N+3 N+1 N+1 N+4 N+2 N N+5 N+3 N+1 N+4 N+2 N N+5 N+3 N+1 N+4 N+2 N N+5 N+3 N+1 N+4 N+2 N N+5 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 DCM = 抽取。 表12. 芯片抽取率 = 2时的DDC样本 HB2 FIR + HB1 FIR (DCM 1 = 2) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR (DCM1 = 4) (DCM1 = 8) N N N+1 N+1 N N N+1 N+1 N+2 N N+3 N+1 N+2 N N+3 N+1 N+4 N+2 N+5 N+3 复数(I/Q)输出(禁用复数转实数) HB1 FIR (DCM1 = 2) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 Rev. B | Page 40 of 91 HB2 FIR + HB1 FIR (DCM1 = 4) N N+1 N N+1 N+2 N+3 N+2 N+3 N+4 N+5 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N+1 N N+1 N N+1 N N+1 N+2 N+3 HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N+1 N N+1 N N+1 N N+1 N N+1 AD6674 HB2 FIR + HB1 FIR (DCM 1 = 2) N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 1 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR (DCM1 = 4) (DCM1 = 8) N+4 N+2 N+5 N+3 N+6 N+2 N+7 N+3 N+6 N+2 N+7 N+3 复数(I/Q)输出(禁用复数转实数) HB1 FIR (DCM1 = 2) N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 HB2 FIR + HB1 FIR (DCM1 = 4) N+4 N+5 N+6 N+7 N+6 N+7 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N+2 N+3 N+2 N+3 N+2 N+3 HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N+1 N N+1 N N+1 DCM = 抽取。 表13. 芯片抽取率 = 4时的DDC样本 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR (DCM 1 = 4) (DCM1 = 8) N N N+1 N+1 N+2 N N+3 N+1 N+4 N+2 N+5 N+3 N+6 N+2 N+7 N+3 1 复数(I/Q)输出(禁用复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR (DCM1 = 4) HB1 FIR (DCM1 = 8) (DCM1 = 16) N N N N+1 N+1 N+1 N+2 N N N+3 N+1 N+1 N+4 N+2 N N+5 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 DCM = 抽取。 表14. 芯片抽取率 = 8时的DDC样本 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 8) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 1 复数(I/Q)输出(禁用复数转实数) HB3 FIR + HB2 FIR + HB1 FIR HB4 FIR + HB3 FIR + HB2 FIR + (DCM1 = 8) HB1 FIR (DCM1 = 16) N N N+1 N+1 N+2 N N+3 N+1 N+4 N+2 N+5 N+3 N+6 N+2 N+7 N+3 DCM = 抽取。 表15. 芯片抽取率 = 16时的DDC样本 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 16) 不适用 不适用 不适用 不适用 1 复数(I/Q)输出(禁用复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N+1 N+2 N+3 DCM = 抽取。 Rev. B | Page 41 of 91 AD6674 例如，假设芯片抽取率设置为4，DDC 0设置为使用HB2 + DDC 0输出，DDC 1重复其输出数据两次。由此得到的输出 HB1滤波器(复数输出、4倍抽取)，DDC 1设置为使用HB4 + 样本如表16所示。 HB3 + HB2 + HB1滤波器(实数输出、8倍抽取)。对于每个 表16. 芯片DCM1 = 4、DDC 0 DCM1 = 4(复数)且DDC 1 DCM1 = 8(实数)时的DDC输出样本 DDC输入样本 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 1 输出端口I I0 (N) DDC 0 输出端口Q Q0 (N) I0 (N + 1) Q0 (N + 1) I0 (N + 2) Q0 (N + 2) I0 (N + 3) Q0 (N + 3) DCM = 抽取。 Rev. B | Page 42 of 91 输出端口I I1 (N) DDC 1 输出端口Q 不适用 I1 (N + 1) 不适用 AD6674 频率转换 概述 可变IF模式 频率转换通过12位复数NCO和数字正交混频器实现。该级 使能NCO和混频器。NCO输出频率可用来对IF频率进行数 将实数或复数输入信号从中频转换为基带复数数字输出(载 字调谐。 波频率 = 0 Hz)。 0 Hz IF (ZIF)模式 各DDC的频率转换级可以通过DDC控制寄存器(寄存器 旁路混频器，禁用NCO。 0x310、寄存器0x330、寄存器0x350和寄存器0x370)的位 [5:4]单独控制，支持四种不同的IF模式，如下所示： fS/4 Hz IF模式 • 可变IF模式 省功耗。 使能混频器和NCO，通过fS/4模式实现特殊下混频以便节 • 0 Hz IF或零中频(ZIF)模式 测试模式 • fS/4 Hz IF模式 强制输入0.999至正满量程的样本。使能NCO。该测试模式 • 测试模式 支持NCO直接驱动抽取滤波器。 图101和图102显示了实数输入和复数输入的频率转换级 示例。 NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 I ADC + DIGITAL MIXER + NCO REAL INPUT—SAMPLED AT fS REAL ADC SAMPLING AT fS REAL 12-BIT NCO cos(wt) 90° 0° COMPLEX –sin(wt) Q BANDWIDTH OF INTEREST BANDWIDTH OF INTEREST IMAGE –fS/3 –fS/4 –fS/8 fS/32 –fS/32 DC –fS/16 fS/16 fS/8 fS/4 fS/3 fS/2 –6dB LOSS DUE TO NCO + MIXER 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 DC fS/32 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = –1365 (0xAAB) –fS/32 NEGATIVE FTW VALUES DC fS/32 图101. DDC NCO频率调谐字选择—实数输入 Rev. B | Page 43 of 91 12400-043 –fS/2 AD6674 NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 QUADRATURE ANALOG MIXER + 2 ADCs + QUADRATURE DIGITAL REAL MIXER + NCO COMPLEX INPUT—SAMPLED AT fS QUADRATURE MIXER ADC SAMPLING AT fS I + I I 90° PHASE Q Q 12-BIT NCO 90° 0° Q Q ADC SAMPLING AT fS Q Q I I – –sin(wt) I I + + COMPLEX Q BANDWIDTH OF INTEREST IMAGE DUE TO ANALOG I/Q MISMATCH –fS/3 –fS/4 –fS/8 –fS/32 fS/32 fS/16 –fS/16 DC fS/8 fS/4 fS/3 fS/2 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 fS/32 12400-044 –fS/2 DC 图102. DDC NCO频率调谐字选择—复数输入 DDC NCO加混频器损耗和SFDR 设置NCO FTW和POW 将实数输入信号下混频至基带时，对负镜像的滤波会在信 NCO频率字由NCO FTW中的12位二进制补码数给定。−fS/2 号中引起6 dB的损耗。此外，NCO也会引起0.05 dB的损耗。 和+fS/2(不包括fS/2)之间的频率通过如下频率字来表示： 实数输入信号下混频至基带的总损耗为6.05 dB。为此，建议 • 0x800代表−fS/2的频率。 用户使能DDC增益级中的6 dB增益来补偿此损耗，将信号动 态范围重新置于输出位满量程的中心。 • 0x000代表DC(频率为0 Hz)。 • 0x7FF代表+fS/2 − fS/212的频率。 将复数输入信号下混频至基带时，每个I/Q样本在通过复 数混频器后能够达到的最大值为1.414 × 满量程。对于复数 NCO频率调谐字可通过下式计算：  mod( f C , f S )   NCO _ FTW = round 212  fS   信号，为了避免I/Q样本超范围，以及为使数据位宽与实 数混频一致，混频器会引起3.06 dB的损耗。此外，NCO也 会引起0.05 dB的损耗。复数输入信号下混频至基带的总损耗 为−3.11 dB。 对于所有输出频率，来自NCO的最差情况杂散信号大于 102 dBc SFDR。 NCO_FTW是代表NCO FTW的12位二进制补码数值。 fC是所需的载波频率，单位为Hz。 fS是AD6674采样频率(时钟速率)，单位为Hz。 mod( )是余项函数。例如，mod(110,100) = 10；对于负数， 数控振荡器 AD6674的每个DDC都有一个12位NCO来支持频率转换过 程。NCO可将输入频谱调整为直流信号，由后面的滤波器 对其进行有效滤波，防止信号混叠。NCO可通过提供频率 调谐字(FTW)和相位偏移字(POW)来设置。 其中： mod(–32,10) = −2。 round( )是舍入函数。例如，round(3.6) = 4；对于负数， round(–3.4) = −3。 注意，此公式适用于信号在数字域中的混叠(即对模拟信号 进行数字化处理时引入的混叠)。 Rev. B | Page 44 of 91 AD6674 例如，若ADC采样频率(f S)为1250 MSPS，载波频率(f C)为 416.667 MHz，则  mod( 416.667,1250 )  NCO _ FTW = round  212  = 1365 MHz 1250   这又可以转换为0x555，即NCO_FTW的12位二进制补码表 示。实际载波频率根据下式计算： fC _ ACTUAL = 要同步芯片内的多个PAW，可使用以下两种方法。 • 使用SPI。利用DDC同步控制寄存器的DDC NCO软复位 位(寄存器0x300[4])来复位芯片中的所有PAW。这可通 过将DDC NCO软复位位先设为1再设为0来实现。注意， 此方法只能用来同步同一AD6674芯片中的DDC通道。 • 使 用 SYSREF±引 脚 。 在 SYSREF±控 制 寄 存 器 (寄 存 器 0x120和寄存器0x121)中使能SYSREF±引脚，并且在DDC NCO _ FTW × f S = 416.56 MHz 212 同步控制寄存器中使能DDC同步(寄存器0x300[1:0])，则 各NCO都有一个12位POW，用以在多个AD6674芯片之间 随后的任何SYSREF±事件都会复位芯片中的全部PAW。 或一个AD6674芯片的各DDC通道之间产生已知的相位关系。 注意，此方法可用来同步同一AD6674芯片中的DDC通 为确保NCO正常工作，必须采用如下程序来更新FTW和/ 道或不同AD6674芯片中的DDC通道。 混频器 或POW寄存器： NCO伴随一个混频器。其工作方式类似于模拟正交混频器。 1. 写入所有DDC的FTW寄存器。 它利用NCO频率为本振，对输入信号(实数或复数)进行下 2. 写入所有DDC的POW寄存器。 3. 通过SPI访问DDC NCO软复位位(寄存器0x300[4])，或通 过置位SYSREF±引脚来同步NCO。 变频。对于实数输入信号，此混频器执行实数混频器操作 (利用两个乘法器)。对于复数输入信号，此混频器执行复 数混频器操作(利用四个乘法器和两个加法器)。混频器根 应当注意，完成对FTW或POW寄存器的所有写操作之 据提供给各通道的输入信号(实数或复数)调整其操作。各 后，必须通过SPI或SYSREF±引脚同步NCO。这是为了确保 DDC模块的实数或复数输入选择可以通过DDC控制寄存器 NCO正常工作所必需的。 (寄存器0x310、寄存器0x330、寄存器0x350和寄存器0x370) 的位7单独控制。 NCO同步 每个NCO都有一个独立的相位累加器字(PAW)，用于确定 NCO的瞬时相位。各PAW的初始复位值由POW决定。各 PAW的相位递增值由FTW决定。更多信息请参见“设置 NCO FTW和POW”部分。 Rev. B | Page 45 of 91 AD6674 FIR滤波器 概述 表17显示了不同半带滤波器所对应的不同带宽。所有情况 频率转换级之后有四组2倍抽取、低通、半带、有限脉冲 下，AD6674的DDC滤波级都能实现小于−0.001 dB的通带纹 响应(FIR)滤波器(图99中标示为HB1 FIR、HB2 FIR、HB3 波和大于100 dB的阻带混叠抑制。 FIR和HB4 FIR)。目标载波调低到DC(载波频率 = 0 Hz)后， 表18显示了多个通带纹波/截止点的阻带混叠抑制量。各 这些滤波器能够有效地降低采样速率，同时充分地抑制邻 DDC的滤波级抽取率可以通过DDC控制寄存器(寄存器 近干扰载波在目标带宽周围的混叠。 0x310、寄存器0x330、寄存器0x350和寄存器0x370)的位 HB1 FIR始终使能，无法旁路。HB2、HB3和HB4 FIR滤波 [1:0]单独控制。 器是可选项，可以旁路以提供更高的输出采样速率。 表17. DDC滤波器特性 ADC采样 半带滤波器 速率 选择 (MSPS) 1000 750 500 1 HB1 HB1 + HB2 HB1 + HB2 + HB3 HB1 + HB2 + HB3 + HB4 HB1 HB1 + HB2 HB1 + HB2 + HB3 HB1 + HB2 + HB3 + HB4 HB1 HB1 + HB2 HB1 + HB2 + HB3 HB1 + HB2 + HB3 + HB4 实数输出采样速率(MSPS) 输出采样 速率 抽取 率 (MSPS) 复数(I/Q)输出采样速率(MSPS) 抽取 率 输出采样速率(MSPS) 混叠保护 带宽(MHz) 理想SNR改善 幅度1 (dB) 通带纹波 (dB) 混叠抑制 (dB) 1 2 4 1000 500 250 2 4 8 500 (I) + 500 (Q) 250 (I) + 250 (Q) 125 (I) + 125 (Q) 385.0 192.5 96.3 1 4 7 100 8 125 16 62.5 (I) + 62.5 (Q) 48.1 10 1 2 4 750 375 187.5 2 4 8 375 (I) + 375 (Q) 187.5 (I) + 187.5 (Q) 93.75 (I) + 93.75 (Q) 288.8 144.4 72.2 1 4 7 8 93.75 16 46.875 (I) + 46.875 (Q) 36.1 10 1 2 4 500 250 125 2 4 8 250 (I) + 250 (Q) 125 (I) + 125 (Q) 62.5 (I) + 62.5 (Q) 192.5 96.3 48.1 1 4 7 8 62.5 16 31.25 (I) + 31.25 (Q) 24.1 10 过采样和滤波导致的理想SNR改善幅度 = 10log(带宽/(fS/2))。 表18. DDC滤波器混叠抑制 混叠抑制 (dB) >100 90 85 63.3 25 19.3 10.7 1 通带纹波/截止点(dB)