ADAU1361BCPZ

集成PLL的立体声、低功耗、 96 kHz、24位音频编解码器 ADAU1361 特性 概述 24位立体声音频ADC和DAC：SNR大于98 dB 采样速率范围：8 kHz至96 kHz 低功耗：7 mW录音，7 mW回放，48 kHz和1.8 V条件下 6个模拟输入引脚，可配置为单端或差分输入 灵活的模拟输入/输出混频器 立体声数字麦克风输入 模拟输出：2路差分立体声、2路单端立体声、1路单声道耳机 驱动器输出 PLL支持的输入时钟范围：8 MHz至27 MHz 模拟自动电平控制(ALC) 麦克风偏置基准电压 模拟和数字I/O：1.8 V至3.65 V I2C和SPI控制接口 数字音频串行数据I/O：立体声和时分多路复用(TDM)模式 软件可控无杂音静音功能 软件省电功能 32引脚、5 mm × 5 mm LFCSP封装 工作温度范围：−40°C至+85°C ADAU1361是一款低功耗、立体声音频编解码器，支持立 体声48 kHz录音和回放，采用1.8 V模拟电源供电，功耗为 14 mW。立体声音频ADC和DAC支持8 kHz至96 kHz范围内 的采样速率，并支持数字音量控制。该器件非常适合电池 供电的音频和电话应用。 录音路径包括一个集成麦克风偏置电路和六路输入。可以 在ADC之前将这些输入混频和多路复用，或者可以对其配 置来旁路ADC。ADAU1361含有一路立体声数字麦克风输 入。 ADAU1361内置五个高功率输出驱动器(两个差分、三个单 端)，支持立体声耳机、听筒或其它输出传感器。该器件还 支持交流耦合或无电容配置。所有模拟输出均支持独立精 密电平控制。输出混频器级允许音频灵活路由。 串行控制总线支持I2C和SPI协议。串行音频总线可编程为 I2S、左/右对齐或TDM模式。通过编程PLL可从8 MHz到27 应用 MHz灵活产生所有标准整数倍时钟频率和小数主时钟频 智能电话和多媒体电话 数码相机和数码摄像机 便携式媒体播放器和便携式音频播放器 电话配件 率。 HP JACK DETECTION JACKDET/MICIN AGND AGND AVDD AVDD DVDDOUT DGND IOVDD CM 功能框图 ADAU1361 REGULATOR LAUX LOUTP LOUTN LINP DAC ADC RINP INPUT MIXERS LHP ADC DAC DIGITAL DIGITAL FILTERS FILTERS ALC ADC RINN OUTPUT MIXERS RHP DAC ROUTP ROUTN RAUX PLL SERIAL DATA INPUT/OUTPUT PORTS MCLK ADC_SDATA BCLK MICROPHONE BIAS LRCLK MICBIAS MONOOUT I2C/SPI CONTROL PORT DAC_SDATA ADDR0/ ADDR1/ SCL/ SDA/ CLATCH CDATA CCLK COUT 07679-001 LINN 图1. Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. www.analog.com Tel: 781.329.4700 Fax: 781.461.3113 ©2009–2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADAU1361 目录 特性.....................................................................................................1 采样速率.....................................................................................26 应用.....................................................................................................1 PLL ...............................................................................................27 概述.....................................................................................................1 录音信号路径 .................................................................................29 功能框图 ............................................................................................1 输入信号路径 ............................................................................29 修订历史 ............................................................................................3 模数转换器 ................................................................................31 技术规格 ............................................................................................4 自动电平控制(ALC).....................................................................32 模拟性能规格 ..............................................................................4 ALC参数 .....................................................................................32 电源规格.......................................................................................7 噪声门功能 ................................................................................33 典型功耗.......................................................................................8 回放信号路径 .................................................................................35 典型功耗管理测量结果 ............................................................9 输出信号路径 ............................................................................35 数字滤波器 ................................................................................10 耳机输出.....................................................................................36 数字输入/输出规格..................................................................10 爆音与咔嚓声抑制 ...................................................................37 数字时序规格 ............................................................................11 线路输出.....................................................................................37 数字时序图 ................................................................................12 控制端口 ..........................................................................................38 绝对最大额定值.............................................................................14 突发模式写入和读取...............................................................38 热阻 .............................................................................................14 I2C端口........................................................................................38 ESD警告......................................................................................14 SPI端口 .......................................................................................41 引脚配置和功能描述 ....................................................................15 串行数据输入/输出端口 ..............................................................42 典型工作特性 .................................................................................17 应用信息 ..........................................................................................44 系统框图 ..........................................................................................20 电源旁路电容 ............................................................................44 工作原理 ..........................................................................................23 GSM噪声滤波器 .......................................................................44 启动、初始化和电源 ....................................................................24 接地 .............................................................................................44 上电序列.....................................................................................24 底部焊盘PCB设计 ....................................................................44 降低功耗模式 ............................................................................24 控制寄存器......................................................................................45 数字电源.....................................................................................24 控制寄存器详解........................................................................46 输入/输出电源 ..........................................................................24 外形尺寸 ..........................................................................................79 时钟产生和管理........................................................................24 订购指南.....................................................................................79 时钟和采样速率.............................................................................26 内核时钟.....................................................................................26 Rev. C | Page 2 of 80 ADAU1361 修订历史 2010年9月—修订版B至修订版C 更改“插孔检测”、“爆音和咔嚓声抑制” 更改图1 ..............................................................................................1 和“线路输出”部分 .........................................................................37 更改“控制端口”和“I2C端口”部分..............................................38 2010年5月—修订版A至修订版B 增加“突发模式写入和读取”部分 ...............................................38 更改“突发模式写入和读取”部分 ...............................................38 更改“SPI端口”部分........................................................................41 更改表26 ..........................................................................................45 更改“串行数据输入/输出端口”部分、表24和表25 ...............42 更改表43 ..........................................................................................58 增加图56 ..........................................................................................42 增加“R67：去抖动控制，16,438 (0x4036)”部分.....................73 更改图60和图61 .............................................................................43 更改表26 ..........................................................................................45 2009年12月—修订版0至修订版A 更改“R2：数字麦克风/插孔检测控制， 更改特性部分 ...................................................................................1 16,392 (0x4008)”部分和表29........................................................47 更改概述部分 ...................................................................................1 更改表35 ..........................................................................................52 更改表1 ..............................................................................................6 更改表36 ..........................................................................................53 更改表5 ............................................................................................10 更改“R15：串行端口控制0，16,405 (0x4015)” 更改图6 ............................................................................................13 部分和表42......................................................................................57 更改表10 ..........................................................................................15 更改表43 ..........................................................................................58 更改图15、图16、图18和图19的标题 ......................................18 更改表44、“R18：转换器控制1， 更改图21和图24的标题 ................................................................19 16,408 (0x4018)”部分和表45........................................................59 增加图22；重新按序编号 ...........................................................19 更改表53、“R27：回放L/R混频器右(混频器6)线路 更改图25 ..........................................................................................20 输出控制，16,417 (0x4021)“部分和表54..................................65 更改图26 ..........................................................................................21 更改表55、“R29：回放耳机左音量控制， 更改图27 ..........................................................................................22 16,419 (0x4023)”部分和表56........................................................66 更改工作原理部分 ........................................................................23 更改“R42：插孔检测引脚控制， 更改“降低功耗模式”部分和“情况1：旁路PLL”部分 ............24 16,433 (0x4031)”部分和表69........................................................73 更改“PLL锁定获取”部分..............................................................25 更改“内核时钟”部分.....................................................................26 2009年1月—修订版0：初始版 更改“输入信号路径”部分和图31 ...............................................29 更改图32和图33 .............................................................................30 更改“ADC满量程电平”部分 .......................................................31 更改“自动电平控制(ALC)”部分.................................................32 更改“输出信号路径”部分 ............................................................35 更改“耳机输出”部分.....................................................................36 Rev. C | Page 3 of 80 ADAU1361 技术规格 除非另有说明，电源电压(AVDD) = 3.3 V，TA = 25°C，主时钟 = 12.288 MHz(48 kHz fS，256 × fS模式)、输入采样速率 = 48 kHz， 测量带宽 = 20 Hz至20 kHz，字宽 = 24位，CLOAD(数字输出)= 20 pF，ILOAD(数字输出)= 2 mA，VIH = 2 V，VIL = 0.8 V。所有通道的性 能完全相同，不包括通道间增益不匹配和通道间相位偏差规格。 模拟性能规格 25°C(环境)温度下保证达到额定性能。 表1 参数 模数转换器 测试条件/注释 ADC性能不包括混频器和PGA ADC分辨率 数字衰减步长 数字衰减范围 输入电阻 单端线路输入 所有ADC 24 0.375 95 位 dB dB −12 dB增益 0 dB增益 6 dB增益 −12 dB增益 0 dB增益 35.25 dB增益 所有增益 83 21 10.5 84.5 53 2 105 kΩ kΩ kΩ kΩ kΩ kΩ kΩ 与AVDD成线性比例关系 AVDD = 1.8 V AVDD = 3.3 V 20 Hz至20 kHz，−60 dB输入 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V −1 dBFS AVDD = 1.8 V AVDD = 3.3 V AVDD/3.3 0.55 (1.56) 1.0 (2.83) V rms V rms (V p-p) V rms (V p-p) 94 99 91 96 dB dB dB dB −88 −90 dB dB 94 99 91 96 3 −87 0.005 0 −12 68 dB dB dB dB dB dB dB dB mV % dB 65 67 dB dB PGA反相输入 PGA同相输入 单端线路输入 满量程输入电压(0 dB) 动态范围 采用A加权滤波器(RMS) 无滤波器(RMS) 总谐波失真+噪声 信噪比 采用A加权滤波器(RMS) 无滤波器(RMS) 每步增益 总增益范围 静音衰减 通道间增益不匹配 失调误差 增益误差 通道间隔离 电源抑制比 最小值 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V 典型值 −12 CM电容 = 20 μF 100 mV p-p @ 217 Hz 100 mV p-p @ 1 kHz Rev. C | Page 4 of 80 最大值 +6 单位 ADAU1361 参数 伪差分PGA输入 满量程输入电压(0 dB) 动态范围 采用A加权滤波器(RMS) 无滤波器(RMS) 总谐波失真+噪声 信噪比 采用A加权滤波器(RMS) 无滤波器(RMS) 音量控制步长 音量控制范围 PGA增强 静音衰减 通道间增益不匹配 失调误差 增益误差 通道间隔离 共模抑制比 全差分PGA输入 满量程输入电压(0 dB) 动态范围 采用A加权滤波器(RMS) 无滤波器(RMS) 总谐波失真+噪声 信噪比 采用A加权滤波器(RMS) 无滤波器(RMS) 音量控制步长 音量控制范围 PGA增强 静音衰减 通道间增益不匹配 失调误差 增益误差 测试条件/注释 最小值 与AVDD成线性比例关系 AVDD = 1.8 V AVDD = 3.3 V 20 Hz至20 kHz，−60 dB输入 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V −1 dBFS AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V PGA增益 PGA增益 典型值 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V PGA增益 PGA增益 V rms V rms (V p-p) V rms (V p-p) 92 98 90 95 dB dB dB dB −88 −89 dB dB 92 98 90 95 0.75 20 −87 0.005 0 −14 83 65 65 dB dB dB dB dB dB dB dB dB mV % dB dB dB AVDD/3.3 0.55 (1.56) 1.0 (2.83) V rms V rms (V p-p) V rms (V p-p) 92 98 90 95 dB dB dB dB −70 −78 dB dB 92 98 90 95 0.75 dB dB dB dB dB dB dB dB dB mV % +35.25 −12 +35.25 20 −87 0.005 0 −14 Rev. C | Page 5 of 80 单位 AVDD/3.3 0.55 (1.56) 1.0 (2.83) −12 100 mV rms, 1 kHz 100 mV rms, 20 kHz 差分PGA输入 与AVDD成线性比例关系 AVDD = 1.8 V AVDD = 3.3 V 20 Hz至20 kHz，−60 dB输入 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V −1 dBFS AVDD = 1.8 V AVDD = 3.3 V 最大值 ADAU1361 参数 测试条件/注释 通道间隔离 共模抑制比 麦克风偏置 偏置电压 0.65 × AVDD 0.90 × AVDD 偏置电流源 信号带宽内的噪声 数模转换器 DAC分辨率 数字衰减步长 数字衰减范围 DAC至线路输出 满量程输出电压(0 dB) 模拟音量控制步长 模拟音量控制范围 静音衰减 动态范围 采用A加权滤波器(RMS) 无滤波器(RMS) 总谐波失真+噪声 信噪比 采用A加权滤波器(RMS) 无滤波器(RMS) 电源抑制比 增益误差 通道间增益不匹配 失调误差 通道间隔离 最小值 100 mV rms, 1 kHz 100 mV rms, 20 kHz MBIEN = 1 AVDD = 1.8 V, MBI = 1 AVDD = 3.3 V, MBI = 1 AVDD = 1.8 V, MBI = 0 AVDD = 3.3 V, MBI = 0 AVDD = 3.3 V, MBI = 0, MPERF = 1 AVDD = 3.3 V, 1 kHz 至 20 kHz MBI = 0, MPERF = 0 MBI = 0, MPERF = 1 MBI = 1, MPERF = 0 MBI = 1, MPERF = 1 DAC性能不包括混频器 和耳机放大器 所有DAC 与AVDD成线性比例关系 AVDD = 1.8 V AVDD = 3.3 V 线路输出音量控制 线路输出音量控制 20 Hz至20 kHz，−60 dB输入， 线路输出模式 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V −1 dBFS，线路输出模式 AVDD = 1.8 V AVDD = 3.3 V 线路输出模式 AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V CM电容 = 20 μF 100 mV p-p @ 217 Hz 100 mV p-p @ 1 kHz 1 kHz，0 dBFS输入信号 Rev. C | Page 6 of 80 典型值 83 65 65 最大值 1.17 2.145 1.62 2.97 3 −57 单位 dB dB dB V V V V mA 42 85 25 37 nV/√Hz nV/√Hz nV/√Hz nV/√Hz 24 0.375 95 Bits dB dB AVDD/3.3 0.50 (1.41) 0.92 (2.60) 0.75 1 −87 V rms V rms (V p-p) V rms (V p-p) dB dB dB 96 101 93.5 98 +6 −90 −92 dB dB dB dB dB dB dB 96 101 93.5 98 dB dB dB dB 56 70 3 0.005 0 100 dB dB % dB mV dB ADAU1361 参数 DAC至耳机输出 满量程输出电压(0 dB) 总谐波失真+噪声 16 Ω负载 32 Ω负载 电源抑制比 通道间隔离 基准电压 共模基准电压输出 测试条件/注释 最小值 典型值 最大值 单位 PO= 每通道的输出功率 与AVDD成线性比例关系 AVDD = 1.8 V AVDD = 3.3 V −4 dBFS AVDD = 1.8 V, PO= 6.4 mW AVDD = 3.3 V, PO= 21.1 mW AVDD = 1.8 V, PO= 3.8 mW AVDD = 3.3 V, PO= 10.6 mW CM电容 = 20 μF 100 mV p-p @ 217 Hz 100 mV p-p @ 1 kHz 1 kHz，0 dBFS输入信号，32 Ω负载， AVDD = 3.3 V 以GND为基准 以CM为基准（无电容耳机模式） CM引脚 AVDD/3.3 0.50 (1.41) 0.92 (2.60) V rms V rms (V p-p) V rms (V p-p) −76 −82 −82 −82 dB dB dB dB 56 67 dB dB 73 50 dB dB AVDD/2 V 电源规格 表2 参数 电源 电压 数字I/O电流(IOVDD = 1.8 V) 从机模式 主机模式 数字I/O电流(IOVDD = 3.3 V) 从机模式 主机模式 模拟电流(AVDD) 测试条件/注释 最小值 DVDDOUT AVDD IOVDD 所有数字引脚上都有20 pF容性负载 fS = 48 kHz fS = 96 kHz fS = 8 kHz fS = 48 kHz fS = 96 kHz fS = 8 kHz 所有数字引脚上都有20 pF容性负载 fS = 48 kHz fS = 96 kHz fS = 8 kHz fS = 48 kHz fS = 96 kHz fS = 8 kHz 见表3 Rev. C | Page 7 of 80 1.8 1.63 典型值 最大值 1.56 3.3 3.3 3.65 3.65 单位 V V V 0.25 0.48 0.07 0.62 1.23 0.11 mA mA mA mA mA mA 0.48 0.9 0.13 1.51 3 0.27 mA mA mA mA mA mA ADAU1361 典型功耗 主时钟 = 12.288 MHz，输入采样速率 = 48 kHz，输入信号单音 = 1 kHz，正常功耗管理设置，ADC输入在−1 dBFS，DAC输入在0 S, dBFS。计算总功耗需加上表2所列的IOVDD电流。 表3 工作电压 AVDD = IOVDD = 3.3 V 音频路径 时钟产生 典型AVDD功耗(mA) 录音立体声差分至ADC 直接MCLK 整数PLL 直接MCLK 整数PLL 5.24 6.57 5.55 6.90 55.5 56.8 30.9 32.25 56.75 58 1.9 3.3 4.25 5.55 4.7 5.7 30.81 32 18.3 19.5 32.6 33.7 1.9 3.07 DAC立体声回放至线路输出(10 kΩ) DAC立体声回放至耳机(16 Ω) 直接MCLK 整数PLL 直接MCLK 整数PLL DAC立体声回放至耳机(32 Ω) DAC立体声回放至无电容耳机(32 Ω) 录音辅助立体声旁路至线路输出(10 kΩ) AVDD = IOVDD = 1.8 V 录音立体声差分至ADC DAC立体声回放至线路输出(10 kΩ) DAC立体声回放至耳机(16 Ω) DAC立体声回放至耳机(32 Ω) DAC立体声回放至无电容耳机(32 Ω) 录音辅助立体声旁路至线路输出(10 kΩ) Rev. C | Page 8 of 80 直接MCLK 整数PLL 直接MCLK 整数PLL 直接MCLK 整数PLL 直接MCLK 整数PLL 直接MCLK 整数PLL 直接MCLK 整数PLL 直接MCLK 整数PLL 直接MCLK 整数PLL ADAU1361 典型功耗管理测量结果 主时钟=12.288 MHz，整数PLL，输入采样速率=48 kHz，输入信号单音=1 kHz。伪差分输入至ADC，DAC至线路输出(10 kΩ负 载)。ADC输入在−1 dBFS，DAC输入在0 dBFS。表4中，设置了MXBIAS[1:0]、ADCBIAS[1:0]、HPBIAS[1:0]和DACBIAS[1:0]的混频器 增强和功耗管理条件。RBIAS[1:0]和PBIAS[1:0]没有超级省电模式，因此在表4的超级省电行中将其设置为省电模式。 表4 工作电压 AVDD = IOVDD = 3.3 V 功耗管理设置 正常（默认） 混频器增强设置 正常工作 增强级1 增强级2 增强级3 超级省电 正常工作 增强级1 增强级2 增强级3 正常工作 增强级1 增强级2 增强级3 省电 增强性能 AVDD = IOVDD = 1.8 V 正常（默认） 超级省电 正常工作 增强级1 增强级2 增强级3 正常工作 增强级1 增强级2 增强级3 正常工作 增强级1 增强级2 增强级3 省电 正常工作 增强级1 增强级2 增强级3 增强性能 正常工作 增强级1 增强级2 增强级3 典型AVDD功耗 (mA) 9.6 9.75 9.92 10.25 7.09 7.19 7.29 7.49 7.67 7.86 8.07 10.55 10.74 10.93 11.33 8.1 8.26 8.41 8.73 5.73 5.82 5.91 6.1 6.27 6.36 6.46 6.65 9.01 9.2 9.38 9.76 Rev. C | Page 9 of 80 典型ADC THD + N (dB) −91 −91.5 −91.5 −91.5 −84.5 −84.8 −84.8 −85 −89.5 −89.5 −89.8 −89.8 −91 −91 −91 −91 −88 −88 −88 −88 −85 −85.4 −85.5 −85.5 −86 −86.1 −86.3 −86.3 −88 −88 −88 −88 典型线路输出 THD + N (dB) −92.5 −92.5 −92.5 −92.5 −87 −87.1 −87.1 −87.1 −90 −90 −90 −90 −93.5 −93.5 −93.5 −93.5 −91.2 −91.2 −91.2 −91.2 −86 −86 −86 −86 −89.4 −89.5 −89.5 −89.5 −91.5 −91.5 −91.5 −91.5 ADAU1361 数字滤波器 表5 参数 ADC抽取滤波器 通带 通带纹波 过渡带 阻带 阻带衰减 群延迟 DAC插值滤波器 通带 通带纹波 过渡带 阻带 阻带衰减 群延迟 模式 所有模式，典型值在48 kHz下测量 系数 最小值 典型值 0.4375 fS 单位 22.9844/fS 21 ±0.015 24 27 67 479 kHz dB kHz kHz dB µs 0.4535 fS 0.3646 fS 22 35 kHz kHz dB dB kHz kHz kHz kHz dB dB µs µs 0.5 fS 0.5625 fS 48 kHz模式，典型值在48 kHz下测量 96 kHz模式，典型值在96 kHz下测量 48 kHz模式，典型值在48 kHz下测量 96 kHz模式，典型值在96 kHz下测量 48 kHz模式，典型值在48 kHz下测量 96 kHz模式，典型值在96 kHz下测量 48 kHz模式，典型值在48 kHz下测量 96 kHz模式，典型值在96 kHz下测量 48 kHz模式，典型值在48 kHz下测量 96 kHz模式，典型值在96 kHz下测量 48 kHz模式，典型值在48 kHz下测量 96 kHz模式，典型值在96 kHz下测量 最大值 ±0.01 ±0.05 0.5 fS 0.5 fS 0.5465 fS 0.6354 fS 24 48 26 61 69 68 521 115 25/fS 11/fS 数字输入/输出规格 −40°C < TA < +85°C, IOVDD = 3.3 V ± 10%. 表6 参数 输入规格 输入高电平(VIH) 输入低电平(VIL) 输入漏电流 上拉/下拉禁用 上拉使能 下拉使能 输入电容 输出规格 输出高电平(VOH) 输出低电平(VOL) 测试条件/注释 最小值 典型值 最大值 0.7 × IOVDD IIH @ VIH = 3.3 V IIL @ VIL = 0 V IIL @ VIL = 0 V (MCLK引脚) IIH @ VIH = 3.3 V IIL @ VIL = 0 V IIH @ VIH = 3.3 V IIL @ VIL = 0 V −0.17 −0.17 −13.5 −0.7 −13.5 2.7 −0.18 IOH = 2 mA @ 3.3 V, 0.85 mA @ 1.8 V IOL = 2 mA @ 3.3 V, 0.85 mA @ 1.8 V 0.8 × IOVDD Rev. C | Page 10 of 80 单位 0.3 × IOVDD V V +0.17 +0.17 −0.5 +0.7 −0.5 8.3 +0.18 5 µA µA µA µA µA µA µA pF 0.1 × IOVDD V V ADAU1361 数字时序规格 −40°C < TA < +85°C, IOVDD = 3.3 V ± 10%. 表7. 数字时序 参数 主时钟 tMP tMP tMP tMP 串行端口 tBIL tBIH tLIS tLIH tSIS tSIH tSODM SPI端口 fCCLK tCCPL tCCPH tCLS tCLH tCLPH tCDS tCDH tCOD I2C端口 fSCL tSCLH tSCLL tSCS tSCH tDS tSCR tSCF tSDR tSDF tBFT 数字麦克风 tDCF tDCR tDDV tDDH tMIN 74 37 24.7 18.5 限值 tMAX 单位 描述 488 244 162.7 122 ns ns ns ns MCLK周期，256 × fS模式 MCLK周期，512 × fS模式 MCLK周期，768 × fS模式 MCLK周期，1024 × fS模式 50 ns ns ns ns ns ns ns BCLK脉宽低电平 BCLK脉宽高电平 LRCLK设置。到BCLK上升的时间。 LRCLK保持。自BCLK上升起的时间。 DAC_SDATA设置。到BCLK上升的时间。 DAC_SDATA保持。自BCLK上升起的时间。 ADC_SDATA延迟。主机模式下自BCLK下降起的时间。 MHz ns ns ns ns ns ns ns ns CCLK频率。 CCLK脉宽低电平 CCLK脉宽高电平 CLATCH设置。到CCLK上升的时间。 CLATCH保持。自CCLK上升起的时间。 CLATCH脉宽高电平 CDATA设置。到CCLK上升的时间。 CDATA保持。自CCLK上升起的时间。 COUT三态。自CLATCH上升起的时间。 kHz µs µs µs µs ns ns ns ns ns µs SCL频率 SCL高电平 SCL低电平 设置时间；与重复起始条件相关 保持时间。此周期结束后，产生首次时钟。 数据设置时间 SCL上升时间 SCL下降时间 SDA上升时间 SDA下降时间 总线空闲时间。停止与起始之间的时间。 RLOAD = 1 MΩ, CLOAD = 14 pF. 数字麦克风时钟下降时间 数字麦克风时钟上升时间 数字麦克风有效数据延迟时间 数字麦克风数据三态延迟时间 5 5 5 5 5 5 10 10 10 5 10 10 5 5 50 400 0.6 1.3 0.6 0.6 100 300 300 300 300 0.6 22 0 10 10 30 12 ns ns ns ns Rev. C | Page 11 of 80 ADAU1361 数字时序图 tLIH tBIH BCLK tBIL tLIS LRCLK tSIS DAC_SDATA LEFT-JUSTIFIED MODE MSB MSB – 1 tSIH tSIS DAC_SDATA I2S MODE MSB tSIH tSIS tSIS DAC_SDATA RIGHT-JUSTIFIED MODE LSB MSB tSIH tSIH 8-BIT CLOCKS (24-BIT DATA) 12-BIT CLOCKS (20-BIT DATA) 07679-002 14-BIT CLOCKS (18-BIT DATA) 16-BIT CLOCKS (16-BIT DATA) 图2. 串行输入端口时序 tBIH BCLK tBIL LRCLK ADC_SDATA LEFT-JUSTIFIED MODE tSODM MSB MSB – 1 tSODM ADC_SDATA I2S MODE MSB tSODM ADC_SDATA RIGHT-JUSTIFIED MODE MSB LSB 8-BIT CLOCKS (24-BIT DATA) 12-BIT CLOCKS (20-BIT DATA) 07679-003 14-BIT CLOCKS (18-BIT DATA) 16-BIT CLOCKS (16-BIT DATA) 图3. 串行输出端口时序 Rev. C | Page 12 of 80 ADAU1361 tCLS tCLH tCCPH CLATCH tCLPH tCCPL CCLK CDATA tCDH tCDS COUT 07679-004 tCOD 图4. SPI端口时序 tDS tSCH tSCH SDA tSCLH SCL tSCLL tSCS tSCF tBFT 图5. I 2C端口时序 tDCF tDCR CLK DATA1/ DATA2 DATA1 DATA2 tDDH tDDV tDDV DATA1 DATA2 图6. 数字麦克风时序 Rev. C | Page 13 of 80 07679-006 tDDH 07679-005 tSCR ADAU1361 绝对最大额定值 热阻 表8 参数 电源电压(AVDD) 输入电流(电源引脚除外) 模拟输入电压(信号引脚) 数字输入电压(信号引脚) 工作温度范围 存储温度范围 额定值 −0.3 V至+3.65 V ±20 mA −0.3 V至AVDD + 0.3 V −0.3 V至IOVDD + 0.3 V −40°C至+85°C −65°C至+150°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 θJA表示结至环境热阻，θJC表示结至外壳热阻。所有特性均 是利用4层电路板进行测量。 表9. 热阻 封装类型 32引脚 LFCSP θJA 50.1 θJC 17 单位 °C/W ESD警告 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. C | Page 14 of 80 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高能 量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 ADAU1361 32 31 30 29 28 27 26 25 SCL/CCLK SDA/COUT ADDR1/CDATA LRCLK BCLK DAC_SDATA ADC_SDATA DGND 引脚配置和功能描述 1 2 3 4 5 6 7 8 PIN 1 INDICATOR ADAU1361 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 DVDDOUT AVDD AGND MONOOUT LHP RHP LOUTP LOUTN NOTES 1. THE EXPOSED PAD IS CONNECTED INTERNALLY TO THE ADAU1361 GROUNDS. FOR INCREASED RELIABILITY OF THE SOLDER JOINTS AND MAXIMUM THERMAL CAPABILITY, IT IS RECOMMENDED THAT THE PAD BE SOLDERED TO THE GROUND PLANE. 07679-007 AGND LINP LINN RINP RINN RAUX ROUTP ROUTN 9 10 11 12 13 14 15 16 IOVDD MCLK ADDR0/CLATCH JACKDET/MICIN MICBIAS LAUX CM AVDD 图7. 引脚配置 表10. 引脚功能描述 引脚编号 引脚名称 1 IOVDD 类型1 PWR 描述 数字输入和输出引脚的电源。数字输出引脚由IOVDD供电，它还设置数字输入引脚上应当 出现的最高输入电压。IOVDD应在1.8 V至3.3 V的范围内进行设置。此引脚吸取的电流是可 变的，因为它取决于数字输出的负载。IOVDD应通过一个100 nF电容和一个10 μF电容去耦 至DGND。 2 3 MCLK ADDR0/CLATCH D_IN D_IN 外部主时钟输入。 I2C地址位0 (ADDR0)。 SPI锁存信号(CLATCH)。在SPI处理开始时必须变为低电平，在处理结束时必须变为高电 平。完成每次SPI处理所需的CCLK数可能不同，取决于SPI处理开始时发送的地址和读/写 位。 4 JACKDET/MICIN D_IN 5 6 7 MICBIAS LAUX CM A_OUT A_IN A_OUT 8 AVDD PWR 9 AGND PWR 检测耳机插头的插拔(JACKDET)。 数字麦克风立体声输入(MICIN)。 驻极体麦克风的偏置电压。 左声道单端辅助输入。AVDD/2偏置。 AVDD/2 V共模基准电压。此引脚与AGND之间应连接一个10 μF到47 μF的标准去耦电容， 以降低ADC与DAC之间的串扰。此引脚可用于偏置外部模拟电路，前提是外部电路不从 CM吸取电流(例如运算放大器的同相输入端)。 DAC和麦克风偏置的1.8 V至3.65 V模拟电源。此引脚应通过一个100 nF电容局部去耦至 AGND 模拟地。AGND和DGND引脚应在一个公共接地层上相连。AGND应通过一个100 nF电容局 部去耦至AVDD。 10 11 12 13 14 15 16 17 18 LINP LINN RINP RINN RAUX ROUTP ROUTN LOUTN LOUTP A_IN A_IN A_IN A_IN A_IN A_OUT A_OUT A_OUT A_OUT 左声道同相输入或单端输入0。AVDD/2偏置。 左声道反相输入或单端输入1。AVDD/2偏置。 右声道同相输入或单端输入2。AVDD/2偏置。 右声道反相输入或单端输入3。AVDD/2偏置。 右声道单端辅助输入。AVDD/2偏置。 右线路输出，正极。AVDD/2偏置。 右线路输出，负极。AVDD/2偏置。 左线路输出，负极。AVDD/2偏置。 左线路输出，正极。AVDD/2偏置。 Rev. C | Page 15 of 80 ADAU1361 引脚编号 19 20 21 引脚名称 RHP LHP MONOOUT 类型1 A_OUT A_OUT A_OUT 描述 右耳机输出。AVDD/2偏置。 左耳机输出。AVDD/2偏置。 单声道输出或无电容耳机的虚拟地。当设置为单声道输出时，AVDD/2偏置。 22 AGND PWR 模拟地。AGND和DGND引脚应在一个公共接地层上相连。AGND应通过一个100 nF电容局 部去耦至AVDD。 23 AVDD PWR 24 DVDDOUT PWR ADC、输出驱动器和数字电源调节器输入端的1.8 V至3.3 V模拟电源。此引脚应通过一个 100 nF电容局部去耦至AGND。 数字内核电源去耦点。数字电源产生自片上调节器，不需要外部电源。DVDDOUT应通过 一个100 nF电容和一个10 μF电容去耦至DGND。 25 DGND PWR 数字地。AGND和DGND引脚应在一个公共接地层上相连。DGND应通过100 nF电容和10 μF 电容去耦至DVDDOUT和IOVDD。 26 27 28 29 30 ADC_SDATA DAC_SDATA BCLK LRCLK ADDR1/CDATA D_OUT D_IN D_IO D_IO D_IN 31 SDA/COUT D_IO ADC串行输出数据。 DAC串行输入数据。 串行数据端口位时钟。 串行数据端口帧时钟。 I2C地址位1 (ADDR1)。 SPI数据输入(CDATA)。 I2C数据(SDA)。此引脚为双向开集输入/输出。连接到此引脚的线路应有2 kΩ上拉电阻。 SPI数据输出(COUT)。此引脚用于回读寄存器和存储器位置。当SPI读取非活动时，它处于 三态。 32 SCL/CCLK D_IN EP Exposed Pad 1 I2C时钟(SCL)。在I2C控制模式下，此引脚始终为开集输入。连接到此引脚的线路应有2 kΩ 上拉电阻。 SPI时钟(CCLK)。此引脚可以连续工作，或者在SPI处理间隙关断。 底部焊盘。底部焊盘内部连接到ADAU1361接地。为提高焊接接头的可靠性并实现最大散 热效果，建议将焊盘焊接到地层。详情参见“底部焊盘PCB设计”部分。 A_IN = 模拟输入，A_OUT = 模拟输出，D_IN = 数字输入，D_IO = 数字输入/输出，D_OUT = 数字输出，PWR = 电源。 Rev. C | Page 16 of 80 ADAU1361 28 –30 26 –35 24 –40 22 –45 20 –50 THD + N (dBV) 18 16 14 12 10 8 –60 –65 –70 –75 –80 –95 2 –100 –50 –40 –30 –20 –10 0 DIGITAL 1kHz INPUT SIGNAL (dBFS) –105 –60 –50 –40 –30 –20 –10 0 DIGITAL 1kHz INPUT SIGNAL (dBFS) 图8. 耳机放大器功率与输入电平的关系，16 Ω负载 07679-069 –90 4 0 –60 图11. 耳机放大器THD + N与输入电平的关系，16 Ω负载 18 0 16 –10 –20 14 –30 12 THD + N (dBV) STEREO OUTPUT POWER (mW) –55 –85 6 07679-068 STEREO OUTPUT POWER (mW) 典型工作特性 10 8 6 –40 –50 –60 –70 –80 4 –90 2 –50 –40 –30 –20 –10 0 DIGITAL 1kHz INPUT SIGNAL (dBFS) –60 –50 –40 –30 –20 –10 0 DIGITAL 1kHz INPUT SIGNAL (dBFS) 图9. 耳机放大器功率与输入电平的关系，32 Ω负载 07679-071 0 –60 07679-070 –100 图12. 耳机放大器THD + N与输入电平的关系，32 Ω负载 0 0.04 −10 0.02 MAGNITUDE (dBFS) −30 −40 −50 −60 −70 0 −0.02 −0.04 −80 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 FREQUENCY (NORMALIZED TO fS) 1.0 图10. ADC抽取滤波器，64倍过采样，归一化到fS 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 FREQUENCY (NORMALIZED TO fS) 图13. ADC抽取滤波器通带纹波，64倍过采样，归一化到fS Rev. C | Page 17 of 80 07679-009 −0.06 −90 −100 07679-008 MAGNITUDE (dBFS) −20 0.10 −10 0.08 −20 0.06 −30 0.04 −40 −50 −60 −70 0.02 0 −0.02 −0.04 −80 −0.06 −90 −0.08 −100 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 FREQUENCY (NORMALIZED TO fS) −0.10 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 0.50 FREQUENCY (NORMALIZED TO fS) 图14. ADC抽取滤波器，128倍过采样，归一化到fS 07679-011 MAGNITUDE (dBFS) 0 07679-010 MAGNITUDE (dBFS) ADAU1361 图17. ADC抽取滤波器通带纹波，128倍过采样，归一化到fS 0 0.04 −10 0.02 −30 MAGNITUDE (dBFS) MAGNITUDE (dBFS) −20 −40 −50 −60 −70 0 −0.02 −0.04 −80 −90 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 FREQUENCY (NORMALIZED TO fS) 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 07679-013 0 07679-012 −100 −0.06 0.40 FREQUENCY (NORMALIZED TO fS) 图15. ADC抽取滤波器，128倍过采样， 双倍速率模式，归一化到fS 图18. ADC抽取滤波器通带纹波，128倍过采样， 双倍速率模式，归一化到fS 0 0.20 −10 0.15 0.10 MAGNITUDE (dBFS) −30 −40 −50 −60 −70 0 −0.05 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 FREQUENCY (NORMALIZED TO fS) 0.9 1.0 图16. DAC插值滤波器，64倍过采样， 双倍速率模式，归一化到fS −0.20 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 FREQUENCY (NORMALIZED TO fS) 图19. DAC插值滤波器通带纹波，64倍过采样， 双倍速率模式，归一化到fS Rev. C | Page 18 of 80 0.40 07679-015 −0.15 −90 −100 0.05 −0.10 −80 07679-014 MAGNITUDE (dBFS) −20 0 0.05 −10 0.04 −20 0.03 −30 0.02 −40 −50 −60 −70 0.01 0 −0.01 −0.02 −80 −0.03 −90 −0.04 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 FREQUENCY (NORMALIZED TO fS) −0.05 07679-016 −100 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 0.50 FREQUENCY (NORMALIZED TO fS) 07679-017 MAGNITUDE (dBFS) MAGNITUDE (dBFS) ADAU1361 图23. DAC插值滤波器通带纹波，128倍过采样，归一化到fS 图20. DAC插值滤波器，128倍过采样，归一化到fS 0 0.20 −10 0.15 −20 0.10 MAGNITUDE (dBFS) −40 −50 −60 −70 −0.05 −0.15 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 FREQUENCY (NORMALIZED TO fS) 07679-018 −90 图21. DAC插值滤波器，128倍过采样，双倍速率模式，归一化到fS 90 80 70 60 50 40 30 20 10 GAIN (dB) 07679-125 0 35.00 32.75 30.50 28.25 26.00 23.75 21.50 19.25 17.00 14.75 12.50 10.25 8.00 5.75 3.50 1.25 –1.00 –3.25 –5.50 –7.75 –10.00 –12.25 IMPEDANCE (k ) 0 −0.10 −80 −100 0.05 图22. 模拟输入的输入阻抗与增益的关系 Rev. C | Page 19 of 80 −0.20 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 FREQUENCY (NORMALIZED TO fS) 图24. DAC插值滤波器通带纹波，128倍过采样， 双倍速率模式，归一化到fS 07679-019 MAGNITUDE (dBFS) −30 ADAU1361 系统框图 FROM VOLTAGE REGULATOR (1.8V TO 3.3V) 10µF + 0.1µF 10µF 10µF + + 0.1µF 0.1µF 0.1µF 1.2nH THE INPUT CAPACITOR VALUE DEPENDS ON THE INPUT IMPEDANCE, WHICH VARIES WITH THE VOLUME SETTING. DVDDOUT IOVDD AVDD 9.1pF AVDD 10µF LOUTP LINP LEFT MICROPHONE LINN 10µF EARPIECE SPEAKER LOUTN RHP CAPLESS HEADPHONE OUTPUT MONOOUT 2k LHP ROUTP ADAU1361 MICBIAS EARPIECE SPEAKER ROUTN 2k 10µF RINN RIGHT MICROPHONE RINP 10µF ADC_SDATA JACK DETECTION SIGNAL JACKDET/MICIN DAC_SDATA SERIAL DATA LRCLK AUX LEFT 1k BCLK 10µF LAUX ADDR1/CDATA 10µF RAUX SYSTEM CONTROLLER SCL/CCLK 1k AGND CM 0.1µF 10µF + 07679-045 CLOCK SOURCE ADDR0/CLATCH MCLK AGND 49.9 DGND AUX RIGHT SDA/COUT 图25. 系统框图 Rev. C | Page 20 of 80 ADAU1361 FROM VOLTAGE REGULATOR (1.8V TO 3.3V) 10µF + 0.1µF 10µF 10µF + + 0.1µF 0.1µF 0.1µF 1.2nH THE INPUT CAPACITOR VALUE DEPENDS ON THE INPUT IMPEDANCE, WHICH VARIES WITH THE VOLUME SETTING. DVDDOUT IOVDD AVDD 9.1pF AVDD MICBIAS LOUTP VDD SINGLE-ENDED ANALOG OUTPUT MICROPHONE 10µF LINN RHP CM CAPLESS HEADPHONE OUTPUT MONOOUT LINP GND EARPIECE SPEAKER LOUTN LHP ADAU1361 ROUTP EARPIECE SPEAKER ROUTN VDD 10µF SINGLE-ENDED ANALOG OUTPUT MICROPHONE RINN CM RINP GND ADC_SDATA JACK DETECTION SIGNAL JACKDET/MICIN DAC_SDATA SERIAL DATA LRCLK AUX LEFT 1kΩ BCLK 10µF LAUX ADDR1/CDATA 10µF RAUX SYSTEM CONTROLLER SCL/CCLK 1kΩ AGND CM 0.1µF 10µF + 07679-072 CLOCK SOURCE ADDR0/CLATCH MCLK AGND 49.9Ω DGND AUX RIGHT SDA/COUT 图26. 带模拟麦克风的系统框图 Rev. C | Page 21 of 80 ADAU1361 FROM VOLTAGE REGULATOR (1.8V TO 3.3V) 10µF + 0.1µF 10µF 10µF + + 0.1µF 0.1µF 0.1µF 1.2nH DVDDOUT IOVDD AVDD MICBIAS RHP 2.5V TO 5.0V MONOOUT CM DIGITAL MICROPHONE VDD CAPLESS HEADPHONE OUTPUT AVDD BCLK CLK 9.1pF LHP LINP 10µF LINN DATA 0.1µF 0.1µF RINN L/R SELECT GND 22nF RINP LOUTP ADAU1361 22nF LOUTN BCLK CLK VDD REXT 22nF REXT ROUTN DATA REXT 22nF ROUTP DIGITAL MICROPHONE REXT VDD INL– SSM2306 OUTL+ OUTL– CLASS-D 2W STEREO SPEAKER DRIVER INR+ OUTR+ OUTR– INR– SD 0.1µF L/R SELECT VDD INL+ GND LEFT SPEAKER RIGHT SPEAKER GND GND JACKDET/MICIN AUX LEFT 1kΩ DAC_SDATA 10µF LAUX SERIAL DATA LRCLK SHUTDOWN ADC_SDATA BCLK 10µF RAUX SDA/COUT 1kΩ SYSTEM CONTROLLER SCL/CCLK ADDR0/CLATCH AGND CM 0.1µF 10µF + 07679-073 CLOCK SOURCE MCLK AGND 49.9Ω DGND AUX RIGHT ADDR1/CDATA 图27. 带数字麦克风和SSM2306 D类扬声器驱动器的系统框图 Rev. C | Page 22 of 80 ADAU1361 工作原理 ADAU1361是一款提供高质量音频、低功耗、小封装尺寸 的音频编解码器。立体声ADC和立体声DAC各具有至少 +98 dB的SNR和至少−90 dB的THD + N。串行数据端口兼容 I2S、左对齐、右对齐和TDM模式，可以与数字音频数据接 口。工作电压范围为1.8 V至3.65 V，片上稳压器产生内部 ADC和DAC均为高质量、24位Σ-Δ型转换器，以可选的64 倍或128倍过采样率工作。转换器的基本采样速率由输入 时钟速率设置，可以利用转换器控制寄存器设置做进一步 调整。转换器以8 kHz到96 kHz的采样速率工作。ADC和 DAC还包括步长非常精密的数字音量控制功能。 回放路径允许将输入信号和DAC输出混频为各种输出配 数字电源电压。 录音信号路径包括非常灵活的输入配置，可接受差分和单 端模拟麦克风输入以及数字麦克风输入。麦克风偏置引脚 支持与驻极体麦克风无缝接口。输入配置可接受最多6路 单端模拟信号或多种形式的立体声差分、立体声单端信 号，并具有2路辅助单端输入。每路输入信号都可以利用 置。耳机驱动器可驱动立体声耳机输出，其它输出引脚则 能够以差分方式驱动耳机扬声器。利用单声道输出作为虚 拟地连接可以实现无电容耳机输出。立体声线路输出既可 以用作单端或差分输出，也可以用作可选的混频下变频单 声道输出。 各自的可编程增益放大器(PGA)进行音量调整，并且可以 利用片上小数PLL，ADAU1361可以从各种各样的输入时钟 旁路ADC，直接路由至回放路径输出混频器。此外还可以 产生内部时钟。PLL支持的输入范围为8 MHz至27 MHz。 实现自动电平控制(ALC)，保持录音音量不变。 ADAU1361采用32引脚、5 mm × 5 mm小型LFCSP封装，配 有底部焊盘。 Rev. C | Page 23 of 80 ADAU1361 启动、初始化和电源 本节介绍ADAU1361的正确启动程序。下面的序列提供了 降低功耗模式 正确初始化系统的步骤。 ADAU1361芯片的多个部分可以根据需要开启或关闭，以 1. 给ADAU1361加电。 便降低功耗。这些部分包括ADC、DAC和PLL。 2. 让PLL锁定输入时钟(如果使用PLL)。 此外，可以通过控制寄存器配置某些功能的工作模式：省 3. 使能内核时钟。 电、正常或增强性能模式。详情参见控制寄存器部分。 4. 加载寄存器设置。 ADC和DAC的数字滤波器各自均可以设置为64倍或128倍 上电序列 (默认)的过采样率。将这些滤波器的过采样率设置为64倍 ADAU1361使用上电复位(POR)电路来在上电时复位寄存 可以降低功耗，而对性能的影响则极小。关于这些滤波器 器。POR监控DVDDOUT引脚，只要给芯片加电，就会产 的性能规格，请参见数字滤波器部分；关于工作曲线，请 生一个复位信号。复位期间，ADAU1361采用寄存器图所 参见典型工作特性部分。 述的默认值进行设置(参见“控制寄存器”部分)。通常，在 数字电源 AVDD上有一个10 μF电容的情况下，POR约需14 ms。 ADAU1361的数字电源由内部稳压器产生。此稳压器产生 1.5 V内部电源。此稳压器的唯一外部连接是DVDDOUT旁 1.5V 1.35V DVDDOUT 路点。此引脚与DGND之间应连接一个100 nF电容和一个 0.95V 10 μF电容。 输入/输出电源 AVDD 数字输出引脚的电源由IOVDD提供，它还设置数字输入引 脚上应当出现的最高输入电压。IOVDD应在1.8 V至3.3 V 范围内进行设置；数字输入信号的电平不得高于IOVDD上 PART READY POR ACTIVE POR FINISHED 的电平。此引脚吸取的电流是可变的，因为它取决于数字 07679-074 POR POR ACTIVE 输出的负载。IOVDD应通过一个100 nF电容和一个10 μF电 容去耦至DGND。 时钟产生和管理 图28. 上电复位序列 PLL锁定时间取决于MCLK速率。典型锁定时间参见表 ADAU1361采用灵活的时钟方案，支持使用许多不同的输 11。 入时钟速率。PLL可以旁路或使用，这样就产生两种不同 表11. PLL锁定时间 PLL模式 MCLK频率 小数 小数 整数 小数 小数 小数 小数 小数 小数 整数 小数 小数 8 MHz 12 MHz 12.288 MHz 13 MHz 14.4 MHz 19.2 MHz 19.68 MHz 19.8 MHz 24 MHz 24.576 MHz 26 MHz 27 MHz 的时钟管理方法。有关时钟方案、PLL配置和采样速率的 锁定时间(典型值) 3.5 ms 3.0 ms 2.96 ms 2.4 ms 2.4 ms 2.98 ms 2.98 ms 2.98 ms 2.95 ms 2.96 ms 2.4 ms 2.4 ms 更多信息，请参见“时钟和采样速率”部分。 情况1：旁路PLL 如果旁路PLL，内核时钟将直接从MCLK输入获得。此时 钟 的 速 率 必 须 通 过 寄 存 器 R0( 时 钟 控 制 寄 存 器 ， 地 址 0x4000)的INFREQ[1:0]位正确设置。当PLL被旁路时，支持 的外部时钟速率为256 × fS、512 × fS、768 × fS和1024 × fS，其 中fS为基本采样速率。在芯片的内核时钟使能位(COREN) 置位之前，内核时钟关闭。 Rev. C | Page 24 of 80 ADAU1361 情况2：使用PLL 在PLL锁定获取期间，整个芯片的内核时钟关闭。用户可 若要在时钟设置初始化时对PLL编程或重新配置时钟，必 以轮询锁定位，以确定PLL何时锁定。获取锁定后，就可 须遵循以下步骤： 以置位寄存器R0(时钟控制寄存器，地址0x4000)的内核时 1. 关断PLL。 钟 使 能 位 (COREN)， 以 启 动 ADAU1361。 此 位 使 能 ADAU1361所有内部模块的内核时钟。 2. 复位PLL控制寄存器。 3. 启动PLL。 PLL锁定获取 4. 轮询锁定位。 在锁定获取期间，通过控制端口只能访问寄存器R0(地址 5. 获取PLL锁定后，置位内核时钟使能位。 0x4000)和寄存器R1(地址0x4002)。所有其它寄存器都需要 PLL控制寄存器(寄存器R1，地址0x4002)是一个48位寄存 有效的主时钟才能进行读写操作，因此请勿尝试访问。任 器，必须利用一个连续的写操作通过控制端口写入所有 何读或写操作都被禁止，直到内核时钟使能位(COREN)和 位。 锁定位均置位。 Rev. C | Page 25 of 80 ADAU1361 时钟和采样速率 CLKSRC CORE CLOCK SERIAL DATA INPUT/OUTPUT PORT CONVSR[2:0] fS/0.5, 1, 1.5, 2, 3, 4, 6 DAC_SDATA INFREQ[1:0] 256 × fS, 512 × fS, 768 × fS, 1024 × fS DACs 07679-020 × (R + N/M) ADCs BCLK ÷X R17: CONVERTER CONTROL 0 REGISTER LRCLK MCLK R0: CLOCK CONTROL REGISTER ADC_SDATA R1: PLL CONTROL REGISTER 图29. 时钟树图 内核时钟 采样速率 用于转换器和串行端口的时钟是从内核时钟获得。内核时 ADC、DAC和串行端口使用相同的采样速率，它在寄存器 钟可以直接从MCLK获得，也可以由PLL产生。CLKSRC位 R17( 转 换 器 控 制 0寄 存 器 ， 地 址 0x4017) 中 进 行 设 置 。 (寄存器R0/地址0x4000的位3)决定时钟源。 CONVSR[2:0]位将该采样速率设置为基本采样频率的比 INFREQ[1:0]位应根据CLKSRC所选的预期输入时钟速率进 值。 行设置，此值还决定内核时钟速率和基本采样频率fS。 表13和表14列出了常用基本采样速率的分频结果。 例如，如果CLKSRC的输入为49.152 MHz(来自PLL)，则： 表13. 48 kHz基本采样速率分频结果 INFREQ[1:0] = 1024 × fS 基本采样频率 采样速率比例 采样速率 fS = 49.152 MHz/1024 = 48 kHz fS = 48 kHz fS/1 fS/6 fS/4 fS/3 fS/2 fS/1.5 fS/0.5 48 kHz 8 kHz 12 kHz 16 kHz 24 kHz 32 kHz 96 kHz PLL输出时钟速率始终为1024 × fS，当使用PLL时，时钟控 制寄存器自动将INFREQ[1:0]位设置为1024 × fS。当直接使 用时钟时，INFREQ[1:0]频率应根据MCLK引脚时钟速率和 所需的基本采样频率进行设置。 表12. 时钟控制寄存器(寄存器R0，地址0x4000) 表14. 44.1 kHz基本采样速率分频结果 位 3 位名称 CLKSRC 基本采样频率 fS = 44.1 kHz [2:1] INFREQ[1:0] 0 COREN 设置 0: 直接来自MCLK引脚(默认) 1: PLL时钟 00: 256 × fS(默认) 01: 512 × fS 10: 768 × fS 11: 1024 × fS 0: 内核时钟禁用(默认) 1: 内核时钟使能 Rev. C | Page 26 of 80 采样速率比例 fS/1 fS/6 fS/4 fS/3 fS/2 fS/1.5 fS/0.5 采样速率 44.1 kHz 7.35 kHz 11.025 kHz 14.7 kHz 22.05 kHz 29.4 kHz 88.2 kHz ADAU1361 PLL 小数模式 PLL使用MCLK作为参考产生内核时钟。PLL设置在寄存器 当MCLK为PLL输出的小数(R + (N/M))倍数时，使用小数模 R1(PLL控制寄存器，地址0x4002)中进行设置。根据MCLK 式。 频率的不同，必须将PLL设置为整数或小数模式。PLL可以 接受8 MHz至27 MHz范围内的输入频率。 例如，如果MCLK = 12 MHz且fS = 48 kHz，则： PLL所需输出 = 1024 × 48 kHz = 49.152 MHz PLL控制寄存器的所有6个字节必须利用一个连续的写操作 R + (N/M) = 49.152 MHz/12 MHz = 4 + (12/125) 通过控制端口写入。 ÷X × (R + N/M) TO PLL CLOCK DIVIDER 表16和表17给出了44.1 kHz和48 kHz采样速率的常用小数 07679-021 MCLK PLL参数设置。 图30. PLL功能框图 PLL输出41 MHz至54 MHz范围内的时钟，计算PLL值和 整数模式 当MCLK为PLL输出(1024 × fS)的整数(R)倍时，使用整数模 MCLK频率时应考虑到这一点。 式。 例如，如果MCLK = 12.288 MHz且fS = 48 kHz，则： PLL所需输出 = 1024 × 48 kHz = 49.152 MHz R = 49.152 MHz/12.288 MHz = 4 在整数模式下，忽略M和N的值。 表15. PLL控制寄存器（寄存器R1，地址0x4002） 位 [47:32] 位名称 M[15:0] [31:16] N[15:0] [14:11] R[3:0] [10:9] X[1:0] 8 Type 1 Lock 0 PLLEN 描述 小数PLL的分母：16位二进制数 0x00FD：M = 253（默认） 小数PLL的分子：16位二进制数 0x000C：N = 12（默认） PLL的整数部分：4位，仅2到8范围内的值有效 0010: R = 2（默认） 0011: R = 3 0100: R = 4 0101: R = 5 0110: R = 6 0111: R = 7 1000: R = 8 PLL输入时钟分频器 00: X = 1(默认) 01: X = 2 10: X = 3 11: X = 4 PLL工作模式 0: 整数(默认) 1: 小数 PLL锁定(只读位) 0: PLL未锁定(默认) 1: PLL锁定 PLL使能 0: PLL禁用(默认) 1: PLL使能 Rev. C | Page 27 of 80 ADAU1361 表16. 小数PLL参数设置：fS = 44.1 kHz（PLL输出 = 45.1584 MHz = 1024 × fS） MCLK输入(MHz) 8 12 13 14.4 19.2 19.68 19.8 24 26 27 输入分频器(X) 1 1 1 2 2 2 2 2 2 2 整数(R) 5 3 3 6 4 4 4 3 3 3 分子(N) 403 477 3849 34 88 604 772 477 3849 647 R2：PLL控制设置(十六进制) 0x0271 0193 2901 0x0271 01DD 1901 0x1FBD 0F09 1901 0x007D 0022 3301 0x007D 0058 2301 0x0401 025C 2301 0x055F 0304 2301 0x0271 01DD 1B01 0x1FBD 0F09 1B01 0x0753 0287 1B01 分子(N) 18 12 1269 62 3 204 796 12 1269 721 R2：PLL控制设置(十六进制) 0x007D 0012 3101 0x007D 000C 2101 0x0659 04F5 1901 0x004B 003E 3301 0x0019 0003 2B01 0x00CD 00CC 2301 0x0339 031C 2301 0x007D 000C 2301 0x0659 04F5 1B01 0x0465 02D1 1B01 分母(M) 分子(N) 无关 无关 无关 无关 R2：PLL控制设置(十六进制)1 0xXXXX XXXX 2001 0xXXXX XXXX 1001 分母(M) 625 625 8125 125 125 1025 1375 625 8125 1875 表17. 小数PLL参数设置：fS = 48 kHz（PLL输出 = 49.152 MHz = 1024 × fS） MCLK输入(MHz) 8 12 13 14.4 19.2 19.68 19.8 24 26 27 输入分频器(X) 1 1 1 2 2 2 2 2 2 2 整数(R) 6 4 3 6 5 4 4 4 3 3 分母(M) 125 125 1625 75 25 205 825 125 1625 1125 表18. 整数PLL参数设置：fS = 48 kHz（PLL输出 = 49.152 MHz = 1024 × fS） MCLK输入(MHz) 12.288 24.576 1 输入分频器(X) 1 1 整数(R) 4 2 X = 无关。 Rev. C | Page 28 of 80 ADAU1361 录音信号路径 MICIN LEFT DIGITAL MICROPHONE INTERFACE JACKDET/MICIN MICIN RIGHT LINNG[2:0] LINN LDBOOST[1:0] –12dB TO +35.25dB LINP MIXER 1 (LEFT RECORD MIXER) –12dB TO +6dB PGA LEFT ADC MUTE/0dB/20dB LINPG[2:0] –12dB TO +6dB MIXER 1 OUTPUT (TO PLAYBACK MIXER) ALCSEL[2:0] LDVOL[5:0] INSEL ALC CONTROL DECIMATOR/ ALC/ DIGITAL VOLUME MX1AUXG[2:0] LAUX –12dB TO +6dB AUXILIARY BYPASS MX2AUXG[2:0] RAUX –12dB TO +6dB MIXER 2 OUTPUT (TO PLAYBACK MIXER) RINPG[2:0] –12dB TO +6dB PGA RDBOOST[1:0] RINP –12dB TO +35.25dB RINN RIGHT ADC MUTE/0dB/20dB MIXER 2 (RIGHT RECORD MIXER) RINNG[2:0] INSEL –12dB TO +6dB RDVOL[5:0] 07679-022 ALCSEL[2:0] ALC CONTROL 图31. 录音信号路径 输入信号路径 ADAU1361可以接受线路电平和麦克风输入。模拟输入可 信号通过PGA和混频器后会反转。这种反转的结果是差分 以配置为单端或差分配置。此外还有一路数字麦克风输 信号输入通过PGA是同极性ADC的输出，因为它们是输 入。模拟输入偏置AVDD/2。不用的输入引脚应连接到 入。通过混频器但不通过PGA的单端输入被反转。ADC不 CM。 提供反转功能。 6路模拟输入各自均有增益控制(增强或减弱)。输入信号经 模拟输入端的输入阻抗随PGA的增益而变化。此阻抗的变 过 混 频 后 路 由 至 ADC。 混 频 后 的 输 入 信 号 也 可 以 旁 路 化范围是1.7 kΩ(35.25 dB增益设置)至80.4 kΩ(−12 dB增益设 ADC，直接路由至回放混频器。左声道输入在左ADC之前 置)。图22显示了该范围。 进行混频，但也可以将混频后的模拟信号绕过ADC路由， 将其输出到左或右输出通道。同样的处理方法也适用于右 声道和右ADC。 Rev. C | Page 29 of 80 ADAU1361 模拟麦克风输入 模拟线路输入 针对麦克风输入，应将器件配置为立体声伪差分模式或立 任何模拟输入端都可以接受线路输入信号。可以将 体声全差分模式。 RINN、RINP、LINN和LINP引脚上的信号绕过差分放大器 LINN和LINP引脚分别是左声道的反相和同相输入端。 路由至其自有放大器，并且禁用LDEN位和RDEN位(寄存 RINN和RINP引脚分别是右声道的反相和同相输入端。 器R8/地址0x400E的位0和寄存器R9/地址0x400F的位0)，以 针对差分麦克风输入，应将正信号连接到PGA的同相输入 和LINN引脚的立体声单端线路输入配置。 将这些引脚用作单端线路输入端。图34给出了使用RINN 端，将负信号连接到PGA的反相输入端，如图32所示。 PGA设置由寄存器R8(左差分输入音量控制寄存器，地址 0x400E)和寄存器R9(右差分输入音量控制寄存器，地址 0x400F)控制。首先必须将RDEN位和LDEN位置1以使能 PGA。 LAUX和RAUX引脚是单端线路输入，可以将其一起用作立 体声单端辅助输入，如图34所示。这些输入可以旁路输入 增益控制、混频器和ADC，直接连接到输出回放混频器 (参见图31中的辅助旁路)。 ADAU1361 ADAU1361 LINNG[2:0] LDBOOST[1:0] LEFT LINE INPUT MUTE/ 0dB/20dB LEFT AUX INPUT LINN –12dB TO +6dB –12dB TO +35.25dB 2k MICBIAS RIGHT AUX INPUT 2k RINN RIGHT MICROPHONE RIGHT PGA RIGHT LINE INPUT 07679-052 MUTE/ 0dB/20dB 图32. 立体声差分麦克风配置 PGA也可以用于单端麦克风输入。LINP和/或RINP连接到 CM引脚。在这种配置中，信号连接到PGA的反相输入端 LINN和/或RINN，如图33所示。 ADAU1361 2k LEFT PGA LDBOOST[1:0] LINP CM –12dB TO +35.25dB MUTE/ 0dB/20dB MICBIAS 2k RINP RIGHT PGA RDBOOST[1:0] RINN –12dB TO +35.25dB MUTE/ 0dB/20dB 07679-053 RIGHT MICROPHONE RAUX AUXILIARY BYPASS RINN –12dB TO +6dB –12dB TO +35.25dB LINN LAUX RINNG[2:0] RDBOOST[1:0] RINP LEFT MICROPHONE LINN Figure 33. Stereo Single-Ended Microphone Configuration Rev. C | Page 30 of 80 07679-054 LINP LEFT MICROPHONE LEFT PGA 图34. 带立体声辅助旁路的立体声单端线路输入 ADAU1361 数字麦克风输入 模数转换器 当将数字麦克风输入连接到JACKDET/MICIN引脚时，寄 ADAU1361采用两个具有可选过采样率(64倍或128倍，通 存器R2(地址0x4008)的JDFUNC[1:0]位必须设置为10，以使 过寄存器R17/地址0x4017的位3选择)的24位Σ-Δ型模数转换 能麦克风输入并禁用插孔检测功能。ADAU1361必须工作 器(ADC)。 在主机模式，并且将BCLK用作数字麦克风的输入时钟。 ADC满量程电平 数字麦克风信号旁路录音路径混频器和ADC，直接路由到 ADC的满量程输入(0 dBFS)取决于AVDD。当AVDD = 3.3 V 抽取滤波器。数字麦克风和ADC共用抽取滤波器，因此二 时，满量程输入电平为1.0 V rms。此满量程模拟输入将输 者不能同时使用。数字麦克风输入选择位INSEL可以在寄 出一个−1.38 存器R19(ADC控制寄存器，地址0x4019)中设置。图35显示 调，以防止削波。满量程输入电平与AVDD电平成线性比 了数字麦克风接口和信号路由。 例关系。 JACKDET/MICIN 对于单端和伪差分信号，满量程值对应于这些引脚的信号 R2: DIGITAL MICROPHONE/ JACK DETECTION CONTROL 电平0 dBFS。 JDFUNC[1:0] 全差分满量程输入电平是在差分放大器之后进行测量，对 TO JACK DETECTION CIRCUIT RIGHT ADC dBFS的数字信号。ADAU1361内置此增益失 应于各引脚的−6 dBFS信号电平。 DIGITAL MICROPHONE INTERFACE 高于满量程值的信号电平会导致ADC削波。 LEFT CHANNEL 数字ADC音量控制 RIGHT CHANNEL 数字ADC音量可以利用寄存器R20(左输入数字音量寄存 LEFT ADC 器，地址0x401A)和寄存器R21(右输入数字音量寄存器，地 R19: ADC CONTROL 址0x401B)进行衰减。 INSEL DECIMATORS 07679-023 高通滤波器 默认情况下，ADC路径中会使用一个高通滤波器来消除直 流失调。此滤波器可以通过寄存器R19(ADC控制寄存器， 图35. 数字麦克风接口框图 地址0x4019)使能或禁用。当fS = 48 kHz时，此高通滤波器 的转折频率为2 Hz。 麦克风偏置 MICBIAS引 脚 为 驻 极 体 模 拟 麦 克 风 提 供 基 准 电 压 。 MICBIAS电压在寄存器R10（录音麦克风偏置控制寄存 器，地址0x4010）中进行设置。通过此寄存器可以使能或 禁用MICBIAS输出。其它选项包括高性能工作模式和增益 增强。增益增强功能提供两种不同的电压偏置：0.65 × AVDD或0.90 × AVDD。当使能时，高性能位会提高麦克风 偏置电路的电源电流，以降低均方根输入噪声。 MICBIAS引脚也可以用来从独立的电源引脚为数字麦克风 或模拟麦克风提供干净的电源电压。 Rev. C | Page 31 of 80 ADAU1361 自动电平控制(ALC) • ADAU1361内置硬件自动电平控制(ALC)功能。ALC的作用 ALCATCK[3:0]：ALC启动时间，用于设置当输入电平 是连续调整PGA增益，使录音音量保持恒定，不随输入电 突然提高到ALC目标值以上之后，ALC在多长时间内开 平变化而变化。 始进行衰减。虽然看似应将启动时间设置得尽可能 短，以避免瞬变时削波，不过使用适中的值可以获得 为实现最佳噪声性能，ALC使用模拟PGA而不是数字方法 更好的整体音质。如果该值太短，ALC将对非常短的 来调整增益。这可确保在信号电平较低时不会放大ADC噪 瞬变做出过度反应，导致可听到的增益泵效应，这比 声。为了确保在增益变化期间获得高质量音频，ALC使用 使用适中的值以允许短时间的瞬变削波来说更差。音 极小的增益步长。 乐录音的典型设置为384 ms，语音录音的典型设置为24 要使用ALC功能，必须以差分方式或伪差分方式将输入施 ms。 加到左声道的LINN和LINP输入引脚以及右声道的RINN和 • RINP输 入 引 脚 。 ALC功 能 无 法 用 于 辅 助 线 路 输 入 引 脚 ALCHOLD[3:0]：这些位设置ALC保持时间。当输出信 号降至目标输出电平以下时，增益不会立即提高，而 LAUX和RAUX。 是等到输出持续低于目标电平一定的时间之后才提 ALC模块的功能框图如图36所示。ALC逻辑接收ADC输出 高；该时间即为由保持时间位设置的保持时间，其作 信号，并分析这些数字信号以设置PGA增益。ALC控制寄 用是防止增益调制稳定的低频正弦波信号，以免引起 存器用来控制时间常数和输出电平，如本部分所述。 失真。 ANALOG INPUT LEFT ANALOG INPUT RIGHT • PGA –12dB TO +35.25dB 0.75dB STEP SIZE LEFT ADC ALCDEC[3:0]：ALC衰减时间，用于设置当输入电平突 然降低到ALC目标值以下之后，ALC在多长时间内提高 MUTE SERIAL PORTS PGA增益。如果ALC的主要作用是设置音乐录音电平， RIGHT ADC 则可以使用非常慢的设置。如果ALC的作用是压缩语 音录音的动态范围，则可以使用较快的设置。使用非 ALC DIGITAL 常短的衰减时间可能会引起声频伪像，例如噪声泵或 07679-024 I2 C CONTROL 失真等。音乐录音的典型设置为24.58秒，语音录音的 典型设置为1.54秒。 图36. ALC结构 • ALC参数 ALC功能通过ALC控制寄存器(地址0x4011至0x4014）进行 控制，其参数如下： • 最大增益。当对小输入信号进行录音时，利用此设置 可以防止过大的噪声。请注意，如果将此参数设置得 过低，可能会阻碍ALC达到其目标输出电平，不过为 ALCSEL[2:0]：ALC选择位，用于使能ALC并将模式设 置为仅左声道、仅右声道或立体声。在立体声模式 下，使用左右输入中的较大者来计算增益，然后将同 样的增益应用于左右两个声道。 • ALCMAX[2:0]：ALC最大增益，用于限制ALC可编程的 了实现最佳整体音质，常常需要这一设置。 图37显示了针对猝发音输入的PGA增益动态行为。图中针 对三种不同的输入电平实现了目标输出，并且显示了启 动、保持和衰减的效果。请注意，对于非常小的信号，最 ALCTARG[3:0]：ALC目标值，即ALC试图实现的理想 大PGA增益可能会阻碍ALC实现其目标电平。同理，对于 输入录音电平。 非常大的输入，最小PGA增益可能会阻碍ALC实现其目标 电平(假设目标输出电平设置得非常低)。PGA增益限制的 效果如图38的输入/输出图所示。 Rev. C | Page 32 of 80 ADAU1361 值250 ms才能使噪声门动作。迟滞的作用是让脱离静音状 态的阈值比进入静音状态的阈值高6 dB。噪声门有四种工 INPUT 作模式。 将NGTYP[1:0]位设置为00时，选择噪声门模式0(见图39)。 在这种模式下，当噪声门逻辑被激活时，PGA增益保持其 当前状态。这可以防止静默期间的背景噪声大幅增加。采 GAIN 用这种模式时，建议使用相对较长的衰减时间。这是因为 噪声门至少需要250 ms才能激活，如果在此期间PGA增益 已经提高到很大的值，则增益的保持值也会很大。 OUTPUT THRESHOLD INPUT ANALOG GAIN 07679-025 HOLD DECAY TIME TIME ATTACK TIME 250ms MAX GAIN = 30dB DIGITAL MUTE MIN PGA GAIN POINT TARGET 07679-027 OUTPUT 07679-026 OUTPUT LEVEL (dB) MAX GAIN = 24dB MAX GAIN = 18dB GAIN HELD INTERNAL NOISE GATE ENABLE SIGNAL 图37. ALC基本操作 INPUT LEVEL (dB) 图39. 噪声门模式0(PGA增益保持) 图38. 改变最大增益参数的效果 将NGTYP[1:0]位设置为01时，选择噪声门模式1(见图40)。 噪声门功能 使用ALC时，一个潜在问题是对于小输入信号，PGA增益 可能会变得非常大。其副作用是噪声随同目标信号被放 大。为避免这种现象，可以使用ADAU1361的噪声门。当 在这种模式下，ADAU1361简单地对ADC输出实行数字静 音。虽然这种模式会完全消除背景噪声，但突然静音可能 会令人感到不舒服。 信号电平低于设定的阈值时，噪声门会截断ADC输出。噪 THRESHOLD 声门通过ALC控制3寄存器(地址0x4014)中的下列参数进行 INPUT 控制： • NGTYP[1:0]：噪声门类型，写入这些位可以将其设置 ANALOG GAIN 为四种模式之一。 250ms INTERNAL NOISE GATE ENABLE SIGNAL • NGEN：写入此位可以使能噪声门功能。 • NGTYP[4:0]：写入这些位可以设置输出静音的阈值。 DIGITAL MUTE 噪声门功能的一个常见问题是震颤，即当一个接近噪声门 阈值的小信号不断改变幅度时，会导致噪声门功能快速开 OUTPUT 为了减小这种效应，ADAU1361的噪声门综合运用超时时 间和迟滞。超时时间设置为250 ms，信号必须持续低于阈 Rev. C | Page 33 of 80 07679-028 启和关闭。这会产生难听的声音。 图40. 噪声门模式1(数字静音) ADAU1361 将NGTYP[1:0]位设置为10时，选择噪声门模式2(见图41)。 将NGTYP[1:0]位设置为11时，选择噪声门模式3(见图42)。 在这种模式下，ADAU1361首先会在大约100 ms的时间内 除了在PGA增益衰减时间结束时执行数字静音之外，此模 将PGA增益衰减到最小PGA增益值，从而改善噪声门操作 式与模式2完全相同。一般而言，此模式是最佳的声音模 的声音。ADAU1361不会在衰减完成后强行静音，因此一 式，因为在静音发生之前，增益已经衰减到较低的水平， 些小的背景噪声仍将存在。 数字硬静音的声频效应因此得以减小。 THRESHOLD THRESHOLD INPUT 250ms ANALOG GAIN MIN GAIN 100ms 250ms MIN GAIN 100ms INTERNAL NOISE GATE ENABLE SIGNAL INTERNAL NOISE GATE ENABLE SIGNAL DIGITAL MUTE DIGITAL MUTE OUTPUT OUTPUT 07679-029 07679-030 ANALOG GAIN INPUT 图42. 噪声门模式3(模拟衰减/数字静音) 图41. 噪声门模式2(模拟衰减) Rev. C | Page 34 of 80 ADAU1361 回放信号路径 MX3G1[3:0] LEFT INPUT MIXER –15dB TO +6dB MX3G2[3:0] RIGHT INPUT MIXER MIXER 3 (LEFT PLAYBACK MIXER) –15dB TO +6dB MX3AUXG[3:0] LAUX LHPVOL[5:0] –15dB TO +6dB MIXER 5 (LEFT L/R PLAYBACK MIXER) LEFT DAC –57dB TO +6dB LHP LOUTVOL[5:0] MX3LM –57dB TO +6dB LOUTP MX5G3[1:0] RIGHT DAC MX3RM –1 MX6G3[1:0] LOUTN MONOVOL[5:0] MX7[1:0] MIXER 7 (MONO MIXER) –57dB TO +6dB –1 MX4G1[3:0] LEFT INPUT MIXER –15dB TO +6dB MX4G2[3:0] RIGHT INPUT MIXER MIXER 6 (RIGHT L/R PLAYBACK MIXER) MX5G4[1:0] ROUTN ROUTVOL[5:0] –57dB TO +6dB ROUTP MX6G4[1:0] –15dB TO +6dB RHPVOL[5:0] MX4AUXG[3:0] RAUX MONOOUT –15dB TO +6dB –57dB TO +6dB MIXER 4 (RIGHT PLAYBACK MIXER) LEFT DAC RHP RIGHT DAC 07679-031 MX4LM MX4RM 图43. 回放信号路径 输出信号路径 路由灵活性 ADAU1361的输出可以配置为多种不同的差分或单端输 回放路径包含5个混频器(混频器3至混频器7)，执行如下功 出。所有模拟输出都能驱动耳机或耳机扬声器。立体声信 能： 号或下混频单声道输出可以选择输出路径。线路输出可以 • 混合来自录音路径和DAC的信号。 耳机或耳机扬声器。模拟输出引脚偏置AVDD/2。 • 混合或交换左右声道。 对于0 dBFS数字输入，当AVDD = 1.8 V时，满量程输出电 • 混合单声道信号或产生共模输出。 平为500 mV rms；当AVDD = 3.3 V时，满量程输出电平为 混频器3和混频器4专门用于混合来自录音路径和DAC的信 920 mV rms。 号。这两个混频器各自均可接受来自左右DAC、左右输入 信号通过混频器和音量控制部分后会反转，其结果是差分 混频器和专用辅助通道输入的信号。来自录音路径的信号 输出和耳机输出的极性得以保留。单端单声道输出被反 可以在回放混频器之前进行增强或减弱。 转。DAC不提供反转功能。 例如，MX4G2[3:0]位设置从混频器2(右录音通道)的输出端 驱动至少10 kΩ的负载，或者也可以配置为HP模式以驱动 到混频器4的输入端的增益，该参数的名称即由此而来。 来自DAC的信号具有数字音量衰减控制功能，可以通过寄 存器R20(左输入数字音量寄存器，地址0x401A)和寄存器 R21(右输入数字音量寄存器，地址0x401B)进行设置。 Rev. C | Page 35 of 80 ADAU1361 耳机输出 耳机输出上电/掉电序列 LHP和RHP引脚可以由线路输出驱动器或耳机驱动器驱 利用HPMODE位使能耳机输出后，为防止打开耳机输出时 动，具体是通过寄存器R30(回放耳机右音量控制寄存器， 出现爆音，用户必须等待至少4 ms才能使这些输出取消静 地址0x4024)的HPMODE位进行设置。耳机输出可以驱动 音。这是因为在使用这些输出之前，内部电容必须充电。 至少16 Ω的负载。 图45和图46显示了耳机上电/掉电序列。 左右声道的音量控制是独立的，范围为−57 dB至+6 dB。利 对于无电容耳机，应在使耳机输出取消静音之前配置 用寄存器R34(回放爆音/咔嚓声抑制寄存器，地址0x4028) MONOOUT引脚。 的ASLEW[1:0]位，可以对所有回放音量控制压摆率。 USER DEFINED 无电容耳机配置 4ms 耳机输出可以配置为无电容输出配置，将MONOOUT引脚 HPMODE 1 = HEADPHONE 用作直流虚拟地参考。图44显示了无电容耳机配置中的典 型回放路径。表19列出了这种配置的寄存器设置。如表中 RHPM AND LHPM 1 = UNMUTE 所示，MONOOUT引脚输出共模电平(AVDD/2)，用作虚 LHP MIXER 7 MONOM MX7[1:0] MX4RM MIXER 4 USER DEFINED RHPM AND LHPM 0 = MUTE MONOOUT MX7EN RIGHT DAC 图45. 耳机输出上电时序 MX3EN MOMODE RHPVOL[5:0] RHP MX4EN 07679-047 MX3LM INTERNAL PRECHARGE LHPVOL[5:0] HPMODE 0 = LINE OUTPUT 07679-075 LEFT DAC MIXER 3 07679-046 拟耳机基准电压。 图46. 耳机输出掉电时序 图44. 无电容耳机配置图 表19. 无电容耳机寄存器设置 寄存器 R36 R22 R24 R28 R33 R29 R30 位名称 DACEN[1:0] MX3EN MX3LM MX4EN MX4RM MX7EN MX7[1:0] MONOM MOMODE LHPVOL[5:0] LHPM HPMODE RHPVOL[5:0] RHPM 设置 11 = 两个DAC均使能 1 = 使能混频器3 1 = 左DAC输入取消静音 1 = 使能混频器4 1 = 右DAC输入取消静音 1 = 使能混频器7 00 = 共模输出 1 = 单声道输出取消静音 1 = 耳机输出 LHP输出的理想音量 1 = 左耳机输出取消静音 1 = 耳机输出 RHP输出的理想音量 1 = 右耳机输出取消静音 以地为中心的耳机配置 通过在LHP和RHP引脚上放置耦合电容，也可以将耳机输 出配置为以地为中心的输出。以地为中心的耳机应使用 AGND引脚作为地参考。 以这种方式配置耳机输出时，这些电容会在输出端创建一 个高通滤波器。此滤波器的转折频率（3 dB衰减点）通过 下式计算： f3dB = 1/(2π × R × C) 其中： C为电容值。 R为耳机的阻抗。 对于16 Ω的典型耳机阻抗和47 μF电容，转折频率为211 Hz。 Rev. C | Page 36 of 80 ADAU1361 插孔检测 线路输出 如果JACKDET/MICIN引脚被设置为插孔检测功能，则当 线路输出引脚(LOUTP、LOUTN、ROUTP和ROUTN)可以 有耳机插入插孔时，就可以利用此引脚的标志位来使线路 用来驱动差分和单端负载。在默认设置下，这些引脚可以 输出静音。此引脚可以通过寄存器R2(数字麦克风/插孔检 驱动10 测控制寄存器，地址0x4008)中进行配置。JDFUNC[1:0]位 存器R31(回放线路输出左音量控制寄存器，地址0x4025)的 设置JACKDET/MICIN引脚的功能。 LOMODE位和寄存器R32(回放线路输出右音量控制寄存 插孔检测的其它设置包括去抖时间(JDDB[1:0]位)和检测极 性(JDPOL位)。由于插孔检测和数字麦克风共用一个引 脚，因此二者不能同时使用。 kΩ或更大的典型线路负载，但也可以通过设置寄 器，地址0x4026)的ROMODE位，将这些引脚置于耳机模 式。在耳机模式下，线路输出引脚能够驱动16 Ω或更大的 耳机和耳机扬声器。线路输出的输出阻抗约为1 kΩ。 在 单 端 模 式 下 使 用 线 路 输 出 引 脚 时 ， 应 利 用LOUTP和 爆音与咔嚓声抑制 上电时，预充电电路使能以抑制爆音和咔嚓声。上电后， ROUTP来输出信号，LOUTN和ROUTN不连接。 可以利用寄存器R34(回放爆音/咔嚓声抑制寄存器，地址 这些输出的音量控制范围为−57 dB至+6 dB。利用寄存器 0x4028）的POPMODE位将预充电电路置于低功耗模式。 R34(回放爆音/咔嚓声抑制寄存器，地址0x4028)的ASLEW 预充电时间取决于CM引脚上的电容值和负载的RC时间常 [1:0]位，可以对所有回放音量控制应用压摆。 数。对于典型的线路输出负载，预充电时间在2 ms到3 ms MX5G4[1:0]、MX5G3[1:0]、MX6G3[1:0]和MX6G4[1:0]位 之间。预充电时间结束之后，可以将POPMODE位设置为 均能向线路输出提供6 dB的增益增强。通过此增益增强， 低功耗模式。 单端输出信号可以达到0 dBV(1.0 V rms)，差分输出信号可 出端出现爆音和咔嚓声。为避免爆音和咔嚓声，应利用寄 存器R29至寄存器R32(地址0x4023至0x4026)使相应的输出 静音。变更完成后，取消模拟输出的静音。 以达到6 dBV(2.0 V rms)。欲了解更多信息，请参见寄存器 R26(回放L/R混频器左(混频器5)线路输出控制寄存器，地 址0x4020)和寄存器R27(回放L/R混频器右(混频器6)线路输 出控制寄存器，地址0x4021）。 LEFT DAC MIXER 3 MX5G3[1:0] MIXER 5 LOUTVOL[5:0] LOUTP –1 –1 RIGHT DAC MIXER 4 MX6G4[1:0] MIXER 6 ROUTN ROUTVOL[5:0] ROUTP 图47. 差分线路输出配置 Rev. C | Page 37 of 80 LOUTN 07679-076 改变任何会影响信号路径的寄存器设置都可能导致模拟输 ADAU1361 控制端口 ADAU1361有两种控制模式： 每读取或写入一个数据字后，子地址自动递增1，无论该 • I2C控制 地址是否存在有效的寄存器字。可以写入或读取寄存器图 • SPI控制 中的地址漏洞，而无任何不良后果。在ADAU1361中，地 址漏洞有地址0x4001、0x4003至0x4007、0x402E和0x4032 ADAU1361具有一个4线SPI控制端口和一个2线I2C总线控 至0x4035。ADAU1361会忽略对这些寄存器的单字节写 制端口。两个端口均可以用来设置寄存器。器件默认采用 入，读取这些寄存器时返回单字节0x00。 I2C模式，但通过将CLATCH引脚拉低三次，就可以将其 I2C端口 置于SPI控制模式。 ADAU1361支持2线串行(I2C兼容)微处理器总线驱动多个外 控制端口能够对所有可寻址的寄存器执行全面的读写操 设。两个引脚—串行数据(SDA)和串行时钟(SCL)—承载 作。对于除寄存器R0(地址0x4000)和R1(地址0x4002)外的所 ADAU1361与系统I 2 C主控制器之间的信息。在I2C模式 有寄存器，ADAU1361必须具有有效的主时钟才能写入。 下，ADAU1361始终是总线上的从机，意味着它不能启动 单地址模式和突发模式下均能访问所有地址。一个控制端 口写操作的首字节(字节0)包含7位芯片地址和R/ 位。接下 来的两个字节(字节1和字节2)共同构成ADAU1361内寄存 器位置的子地址。此子地址必须为双字节长，因为 ADAU1361内的存储器位置是可以直接寻址的，其大小超 过了单字节寻址的范围。后续的所有字节(从字节3开始)包 数据传输。每个从机都通过一个唯一的地址识别。表21给 出了地址和R/W字节格式。地址存在于I 2 C写操作的前7 位。ADAU1361 I2C地址的位[5:6]由ADDR1和ADDR0引脚 上的电平设置。地址的LSB—R/W位—指定是读操作还是 写操作。逻辑电平1对应于读操作，逻辑电平0对应于写操 作。 含数据。每个字的字节数取决于写入数据的类型。 表21. ADAU1361 I2C地址和Read/Write字节格式 控制端口引脚是多功能引脚，具体功能取决于器件的工作 位0 0 位1 1 位2 1 位3 1 位4 0 位5 ADDR1 位6 ADDR0 位7 R/W 模式。表20列出了这些功能。 SDA和SCL引脚各自线路上应连接一个2 表20：控制端口引脚功能 引脚名称 SCL/CCLK SDA/COUT I2C模式 SCL：输入时钟 SDA：开集输入/输出 SPI模式 CCLK：输入时钟 COUT：输出 ADDR1/CDATA ADDR0/CLATCH I2C地址位1：输入 I2C地址位0：输入 CDATA：输入 CLATCH: 输入 kΩ上拉电阻。这 些信号线上的电压不应高于IOVDD(1.8 V至3.3 V)。 寻址 开始时，I2C总线上的各器件均处于空闲状态，并监控SDA 和SCL线有无起始条件和适当的地址。I2C主机通过建立起 始条件而启动数据传输；起始条件要求SDA发生高低转 换，同时SCL保持高电平。这表示随后将出现地址/数据 突发模式写入和读取 流。总线上的所有器件都对起始条件做出响应，并对接下 突发模式寻址可以用于将大量数据写入相邻的寄存器。在 来的8个位(7位地址加R/W位)以MSB优先方式移位。在第9 这种模式下，子地址会在字边界处自动递增。这种递增在 个时钟脉冲期间，能够识别所发送地址的器件通过将数据 单字写入或读取后自动发生，除非遇到停止条件(I C)或者 线拉低来做出响应。此第9位称为应答位。此时，所有其 CLATCH被拉高(SPI)。突发写入开始时像单字写入，但写 它器件从总线退出，返回空闲状态。 2 完第一个数据字后，可以立即写入下一个相邻地址的数据 字，而无需发送其双字节地址。 除了6字节宽的PLL控制寄存器以外，ADAU1361的寄存器 均为1字节宽。自动递增特性知道各子地址的字长，因此 在突发写入过程中，无需为各地址手动指定子地址。 Rev. C | Page 38 of 80 ADAU1361 R/W位决定数据的方向。如果第一个字节的LSB为逻辑0， 先发送单一停止条件，再发送单一起始条件。如果用户发 则意味着主机将写入信息到外设，而逻辑1则意味着主机 送的子地址无效，ADAU1361不会发送应答，而是直接返 将在写入子地址并重复起始地址之后从外设读取信息。数 回到空闲状态。 据传输将持续到发生停止条件。停止条件是指在SCL处于 在自动递增模式下，如果用户地址超过了最高子地址，则 高电平时，SDA上发生低电平至高电平跃迁。图48显示了 器件会采取以下两种措施的一种。在读取模式下， I2C写操作的时序，图49显示了I2C读操作的时序。 ADAU1361输出最高子地址寄存器的内容，直到主机发送 数据传输过程中的任何阶段都可以检测停止和起始条件。 不应答，表示读取结束。不应答条件是指在SCL的第9个时 如果这些条件的置位打破了正常的读写操作顺序， 钟 脉 冲 期 间 ， SDA线 未 被 拉 低 。 在 写 入 模 式 下 ， ADAU1361将立即跳出到空闲状态。在给定的SCL高电平 ADAU1361不会将无效字节的数据载入任何子地址寄存 期间，用户只应发送一个起始条件或一个停止条件，或者 器，而是发送不应答，然后返回空闲状态。 SCL 1 0 SDA 1 1 R/W 0 ADDR1 ADDR0 START BY MASTER ACK BY ADAU1361 ACK BY ADAU1361 FRAME 1 CHIP ADDRESS BYTE FRAME 2 SUBADDRESS BYTE 1 SCL (CONTINUED) ACK BY ADAU1361 FRAME 3 SUBADDRESS BYTE 2 ACK BY ADAU1361 FRAME 4 DATA BYTE 1 STOP BY MASTER 07679-032 SDA (CONTINUED) 图48. I 2C写入ADAU1361的时序 SCL SDA START BY MASTER 0 1 1 1 0 R/W ADDR1 ADDR0 ACK BY ADAU1361 ACK BY ADAU1361 FRAME 1 CHIP ADDRESS BYTE FRAME 2 SUBADDRESS BYTE 1 SCL (CONTINUED) SDA (CONTINUED) 0 FRAME 3 SUBADDRESS BYTE 2 ACK BY ADAU1361 1 REPEATED START BY MASTER 1 1 0 R/W ADDR1 ADDR0 ACK BY ADAU1361 FRAME 4 CHIP ADDRESS BYTE SCL (CONTINUED) ACK BY MASTER STOP BY MASTER FRAME 5 READ DATA BYTE 1 图49. I 2C读取ADAU1361的时序 Rev. C | Page 39 of 80 07679-033 SDA (CONTINUED) ADAU1361 I2C读和写操作 图53给出了突发模式读序列的格式。该图显示了一个顺次 图50给出了单字写操作的格式。在每第9个时钟脉冲， 读取单字节寄存器的例子。ADAU1361在写完一个字节后 ADAU1361都会通过拉低SDA来发送应答。 即递增其子地址寄存器，因为请求的子地址对应于1字节 字长的寄存器或存储器区域。ADAU1361总是解码子地址 图51给出了突发模式写序列的格式。该图显示了一个顺次 并设置自动递增电路，使得地址在读取适当数量的字节之 写入单字节寄存器的例子。ADAU1361在写完一个字节后 后递增。 即递增其子地址寄存器，因为请求的子地址对应于1字节 字长的寄存器或存储器区域。 图50至图53使用了以下缩写： 图52给出了单字读操作的格式。注意第一个R/W位为0， S = 起始位 P = 停止位 表示写操作。这是因为仍然需要写入子地址，以便设置内 AM = 主机应答 部地址。在ADAU1361确认接收到子地址后，主机必须发 AS = 从机应答 送一个重复起始命令，然后再发送R/W位设置为1(表示读 操作)的芯片地址字节。这将导致ADAU1361 SDA反向，并 开始向主机回传数据。然后，主机在每第9个脉冲做出响 应，向ADAU1361发送应答脉冲。 S AS Chip address, R/W = 0 Subaddress high byte AS Subaddress low byte AS Data Byte 1 P 图50. 单字I 2C写格式 S Chip address, R/W = 0 AS Subaddress high byte AS Subaddress low byte AS AS Data Byte 1 AS Data Byte 2 Data Byte 3 AS Data Byte 4 AS … P 图51. 突发模式I 2C写格式 S Chip address, R/W = 0 AS Subaddress high byte AS Subaddress low byte AS S Chip address, R/W = 1 AS P Data Byte 1 图52. 单字I 2C读格式 S Chip address, R/W = 0 AS Subaddress high byte AS Subaddress low byte AS S Chip address, R/W = 1 图53. 突发模式I 2C读格式 Rev. C | Page 40 of 80 AS Data Byte 1 AM Data Byte 2 AM … P ADAU1361 SPI端口 芯片地址R/W ADAU1361默认采用I2C模式，但通过将CLATCH引脚拉低 SPI处理的第一个字节的LSB为R/W位。此位决定通信是读 三次，就可以将其置于SPI控制模式。这可以通过对SPI端 操作(逻辑电平1)还是写操作(逻辑电平0)。表22显示了其格 口执行三个伪写操作来完成(ADAU1361不会应答这些操 式。 表22. ADAU1361 SPI地址和Read/Write字节格式 作)。从第四个SPI写操作开始，该IC可以读写数据。要使 位0 0 ADAU1361离开SPI模式，必须通过周期供电启动全面复位 过程。 位1 0 位2 0 位3 0 位4 0 位5 0 位6 0 位7 R/W 子地址 SPI端口使用4线接口，包括CLATCH、CCLK、CDATA和 16位子地址字解码为一个寄存器的位置。此子地址即为相 COUT信号，始终是一个从机端口。CLATCH信号在处理 应寄存器的位置。子地址的MSB通过填充0来使字长为2个 开始时应变为低电平，在处理结束时应变为高电平。 CCLK信号在低高转换时锁存CDATA。COUT数据在CCLK 字节。 下降沿移出ADAU1361，应在CCLK上升沿输入一个接收器 数据字节 件，如微控制器等。CDATA信号承载串行输入数据， 数据字节数取决于所访问的寄存器。在突发模式写入中， COUT信号承载串行输出数据。在请求执行读操作之前， 初始子地址之后是连续的数据序列，以供写入连续的寄存 COUT信号处于三态。这样，其它SPI兼容外设可以共享同 器位置。 一回读线路。所有SPI处理都具有表23所示的相同基本格 图54给出了对一个寄存器执行单字SPI写操作的示例时序 式。时序图见图4。所有数据都应以MSB优先方式写入。 图。图55给出了单字SPI读操作的示例时序图。在字节3开 始时，COUT引脚从三态变为高电平。本例中，字节0至字 节2包含地址和R/W位，后续字节承载数据。 表23. 通用控制字格式 字节 0 chip_adr[6:0], R/W 字节 2 subaddr[7:0] 字节 3 数据 字节 4 1 数据 持续到数据结束。 CLATCH CDATA BYTE 0 BYTE 1 BYTE 2 07679-038 CCLK BYTE 3 图54. SPI写入ADAU1361的时序(单字写模式) CLATCH CCLK CDATA COUT BYTE 1 BYTE 0 BYTE 2 HIGH-Z DATA 图55. SPI读取ADAU1361的时序(单字读模式) Rev. C | Page 41 of 80 HIGH-Z 07679-039 1 字节 1 subaddr[15:8] ADAU1361 串行数据输入/输出端口 ADAU1361灵活的串行数据输入和输出端口可以设置为以2 在每个LRCLK帧中，串行端口允许BCLK发生任意次转 通道格式或4通道TDM流格式接收或发送数据，以便与外 换。在TDM模式下，LRCLK可以作为50%占空比时钟或一 部ADC或DAC接口。数据以二进制补码、MSB优先格式进 位宽脉冲输入ADAU1361。 行处理。在2通道流中，左声道数据字段始终先于右声道 当LRCLK设置为脉冲时，LRCLK引脚与地之间应连接一个 数据字段。在TDM模式下，时隙0和时隙1是音频帧的前半 47 pF电容(见图56)。为使LRCLK信号与串行数据流正确对 部分，时隙2和时隙3是音频帧的后半部分。串行模式和数 齐，主机模式和从机模式均需要此电容。 据在帧中的位置通过寄存器R15至R18(串行端口和转换器 ADAU1361 控制寄存器，地址0x4015至0x4018)进行设置。 LRCLK 如果不使用PLL，串行数据始终必须与ADAU1361主时钟 47pF 输入同步。LRCLK和BCLK引脚用于为串行输入和输出端 机。由于只有一组串行数据时钟，因此输入和输出端口必 须同时为主机或同时为从机。 寄存器R15和R16(串行端口控制寄存器，地址0x4015和 0x4016)可以控制时钟极性和数据输入模式。有效数据格式 包括I2S、左对齐、右对齐(24/20/18/16位)和TDM。在除右 对齐模式以外的所有其它模式下，串行端口可以输入最多 24位的任意位数。多余的位不会导致错误，但会被内部截 断。 07679-078 BCLK 口提供时钟。ADAU1361可以设置为系统中的主机或从 图56. LRCLK电容对齐，TDM脉冲模式 在TDM模式下，对于48 kHz以下的fS，ADAU1361可以是 一个主机。表24列出了串行输出端口的工作模式。 表24. 串行输出端口主机/从机模式能力 fS 48 kHz 96 kHz 2通道模式 (I2S、左对齐、右对齐) 主机和从机 主机和从机 4通道TDM 主机和从机 从机 表25给出了标准音频数据格式的正确配置。 表25. 数据格式配置 格式 I2S (见图57) 左对齐 (见图58) 右对齐 (见图59) 采用时钟的TDM (见图60) 采用脉冲的TDM (见图61) LRCLK极性(LRPOL) 帧在下降沿开始 LRCLK模式 (LRMOD) 50%占空比 帧在上升沿开始 50%占空比 帧在上升沿开始 50%占空比 帧在下降沿开始 50%占空比 帧在上升沿开始 脉 BCLK极性 (BPOL) 数据在下降沿 改变 数据在下降沿 改变 数据在下降沿 改变 数据在下降沿 改变 数据在下降沿 改变 Rev. C | Page 42 of 80 BCLK周期数/音频帧 自LRCLK边沿起的数据延迟 (BPF[2:0]) (LRDEL[1:0]) 从LRCLK边沿起延迟1 32至64 BCLK 与LRCLK边沿对齐 32至64 32至64 64至128 64至128 从LRCLK边沿起延迟8或16 BCLK 从字时钟开始起延迟1 BCLK 从字时钟开始起延迟1 BCLK ADAU1361 LEFT CHANNEL LRCLK RIGHT CHANNEL BCLK LSB MSB LSB MSB 07679-040 SDATA 1/fS 图57. I 2S模式：每通道16位到24位 MSB LSB MSB LSB 07679-041 SDATA RIGHT CHANNEL LEFT CHANNEL LRCLK BCLK 1/fS 图58. 左对齐模式：每通道16位到24位 RIGHT CHANNEL SDATA MSB LSB MSB LSB 07679-042 LEFT CHANNEL LRCLK BCLK 1/fS 图59. 右对齐模式：每通道16位到24位 LRCLK 128 BCLKs BCLK SDATA 32 BCLKs SLOT 0 SLOT 2 SLOT 1 SLOT 3 BCLK MSB MSB – 1 MSB – 2 SDATA 07679-043 LRCLK 图60. TDM 4模式 LRCLK BCLK MSB TDM CH 0 SLOT 0 SLOT 1 SLOT 2 SLOT 3 07679-044 SDATA 32 BCLKs 图61. 采用脉冲字时钟的TDM 4模式 Rev. C | Page 43 of 80 ADAU1361 应用信息 电源旁路电容 接地 每个模拟和数字电源引脚都应通过一个100 nF电容旁路到 应用布局中应使用单一接地层。模拟信号路径中的元件应 其最近的适当接地引脚。电容各端的连接应尽可能短，走 远离数字信号放置。 线应始终位于无通孔的单一层上。为获得最佳效果，电容 底部焊盘PCB设计 与电源引脚和接地引脚的距离应相等；在无法进行等距放 置的情况下，电容应略微靠近电源引脚。接地层的散热连 接应位于电容的远端。 ADAU1361在LFCSP封装的底部有一个裸露焊盘。当利用 输出驱动耳机负载时，此焊盘用于将封装耦合到PCB以便 散热。设计ADAU1361的电路板时，应特别注意以下事 电路板上的每个电源信号也应通过一个大容量电容(10 μF 项： 至47 μF)旁路。 • VDD 电路板从顶部到底部的所有层上都应有一个大小与底 部焊盘相当的铜层，并且该铜层应在某处连接到专用 GND 铜板层(见图64)。 • 应设置通孔以连接所有铜层，实现有效散热和导电。 例如，图65显示焊盘区域中有9个通孔，这些通孔以 CAPACITOR 3英寸 × 3英寸的网格形式排列。 07679-048 TO GND TOP GROUND POWER BOTTOM 图62. 电源旁路电容的推荐布局 VIAS GSM噪声滤波器 COPPER SQUARES 图64. 底部焊盘布局示例，侧视图 在手机应用中，模拟电源引脚上的过大217 Hz GSM噪声会 使音频质量下降。为了避免这一问题，建议在AVDD引脚 的旁路电容上串联一个L-C滤波器。此滤波器应由一个 1.2 nH电感和一个9.1 pF电容构成，串联在AVDD与地之 间，如图63所示。 10µF 07679-051 + 0.1µF 0.1µF 1.2nH 9.1pF AVDD 07679-049 AVDD 图65. 底部焊盘布局示例，俯视图 图63. 模拟电源引脚上的GSM滤波器 Rev. C | Page 44 of 80 07679-050 TO VDD ADAU1361 控制寄存器 保留 表26. 寄存器图 寄存器 地址 R0 0x4000 R1 0x4002 名称 位7 位6 时钟控制 PLL控制 位5 位4 保留 位3 CLKSRC M[15:8] M[7:0] N[15:8] N[7:0] 位2 R[3:0] 保留 保留 R2 R3 R4 R5 R6 R7 R8 R9 R10 R11 R12 R13 R14 R15 R16 R17 R18 R19 R20 R21 R22 R23 R24 R25 R26 R27 R28 R29 R30 R31 R32 R33 R34 R35 R36 R37 R38 R39 R40 R41 R42 R67 0x4008 0x4009 0x400A 0x400B 0x400C 0x400D 0x400E 0x400F 0x4010 0x4011 0x4012 0x4013 0x4014 0x4015 0x4016 0x4017 0x4018 0x4019 0x401A 0x401B 0x401C 0x401D 0x401E 0x401F 0x4020 0x4021 0x4022 0x4023 0x4024 0x4025 0x4026 0x4027 0x4028 0x4029 0x402A 0x402B 0x402C 0x402D 0x402F 0x4030 0x4031 0x4036 数字麦克风/插孔检测 录音功耗管理 录音混频器左0 录音混频器左1 录音混频器右0 录音混频器右1 左差分输入音量 右差分输入音量 录音麦克风偏置 ALC 0 ALC 1 ALC 2 ALC 3 串行端口0 串行端口1 转换器0 转换器1 ADC控制 左数字音量 右数字音量 回放混频器左0 回放混频器左1 回放混频器右0 回放混频器右1 回放L/R混频器左 回放L/R混频器右 回放L/R混频器单声道 回放耳机左音量 回放耳机右音量 线路输出左音量 线路输出右音量 回放单声道输出 爆音与咔嚓声抑制 回放功耗管理 DAC控制0 DAC控制1 DAC控制2 串行端口焊盘 控制端口焊盘0 控制端口焊盘1 插孔检测引脚 去抖动控制 JDDB[1:0] JDFUNC[1:0] MXBIAS[1:0] ADCBIAS[1:0] LINPG[2:0] 保留 LDBOOST[1:0] 保留 RINPG[2:0] 保留 RDBOOST[1:0] LDVOL[5:0] RDVOL[5:0] 保留 MPERF PGASLEW[1:0] ALCMAX[2:0] ALCHOLD[3:0] ALCATCK[3:0] NGTYP[1:0] NGEN DITHEN 保留 LRMOD BPOL LRPOL BPF[2:0] ADTDM DATDM 保留 DAPAIR[1:0] DAOSR ADOSR 保留 保留 保留 保留 ADCPOL 保留 MX3RM MX3LM MX3G2[3:0] MX4RM MX4LM MX4G2[3:0] 保留 保留 保留 保留 HPBIAS[1:0] DACMONO[1:0] ADCSDP[1:0] CDATP[1:0] 保留 HPF 位1 INFREQ[1:0] 位0 COREN X[1:0] 锁定 类型 PLLEN JDPOL 保留 RBIAS[1:0] 保留 LINNG[2:0] MX1EN MX1AUXG[2:0] RINNG[2:0] MX2EN MX2AUXG[2:0] LDMUTE LDEN RDMUTE RDEN MBI 保留 MBIEN ALCSEL[2:0] ALCTARG[3:0] ALCDEC[3:0] NGTHR[4:0] CHPF[1:0] MS MSBP LRDEL[1:0] CONVSR[2:0] ADPAIR[1:0] INSEL ADCEN[1:0] DMPOL DMSW LADVOL[7:0] RADVOL[7:0] MX3AUXG[3:0] MX3EN MX3G1[3:0] MX4EN MX4G1[3:0] MX5G4[1:0] MX5G3[1:0] MX5EN MX6G4[1:0] MX6G3[1:0] MX6EN 保留 MX7[1:0] MX7EN LHPVOL[5:0] LHPM HPEN RHPVOL[5:0] RHPM HPMODE LOUTVOL[5:0] LOUTM LOMODE ROUTVOL[5:0] ROUTM ROMODE MONOVOL[5:0] MONOM MOMODE POPMODE POPLESS ASLEW[1:0] 保留 DACBIAS[1:0] PBIAS[1:0] PREN PLEN DACPOL 保留 DEMPH DACEN[1:0] LDAVOL[7:0] RDAVOL[7:0] DACSDP[1:0] LRCLKP[1:0] BCLKP[1:0] CLCHP[1:0] SCLP[1:0] SDAP[1:0] 保留 SDASTR JDSTR 保留 JDP[1:0] 保留 DEJIT[7:0] Rev. C | Page 45 of 80 MX4AUXG[3:0] 默认值 00000000 00000000 11111101 00000000 00001100 00010000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00010000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000010 00000010 00000010 00000010 00000010 00000000 00000000 00000000 00000000 00000000 10101010 10101010 00000000 00001000 00000011 ADAU1361 控制寄存器详解 除PLL控制寄存器外，所有寄存器均为1字节读写寄存器。 R0：时钟控制，16,384 (0x4000) 位7 位6 位5 保留 位4 位3 CLKSRC 位2 位1 INFREQ[1:0] 位0 COREN 表27. 时钟控制寄存器 位 3 位名称 CLKSRC [2:1] INFREQ[1:0] 0 描述 时钟源选择。 0 = 直接来自MCLK引脚（默认）。 1 = PLL时钟。 输入时钟频率。设置产生内核时钟的内核时钟速率。如果使用PLL，则此值自动设为1024 × fS。 设置 输入时钟频率 00 256 × fS (默认) 01 512 × fS 10 768 × fS 11 1024 × fS 内核时钟使能。当此位置0时(内核时钟禁用)，只能访问R0和R1寄存器。 0 = 内核时钟禁用(默认)。 1 = 内核时钟使能。 COREN R1：PLL控制，16,386 (0x4002) 位7 字节 0 1 2 3 4 5 位6 位5 位4 位3 M[15:8] M[7:0] N[15:8] N[7:0] 位2 R[3:0] 保留 保留 X[1:0] 锁定 表28. PLL控制寄存器 字节 0 1 2 3 位 [7:0] [7:0] [7:0] [7:0] 位名称 M[15:8] M[7:0] N[15:8] N[7:0] 描述 PLL分母MSB。此值与M[7:0]连接构成一个16位数。 PLL分母LSB。此值与M[15:8]连接构成一个16位数。 M[15:8] (MSB) M[7:0] (LSB) 00000000 00000000 … … 00000000 11111101 … … 11111111 11111111 PLL分子MSB。此值与N[7:0]连接构成一个16位数。 PLL分子LSB。此值与N[15:8]连接构成一个16位数。 N[15:8] (MSB) N[7:0] (LSB) 00000000 00000000 … … 00000000 00001100 … … 11111111 11111111 Rev. C | Page 46 of 80 位1 M值 0 … 253 (默认) … 65,535 N值 0 … 12 (默认) … 65,535 位0 类型 PLLEN ADAU1361 字节 4 字节 [6:3] 位名称 R[3:0] 4 [2:1] X[1:0] 4 0 类型 5 1 锁定 5 0 PLLEN 描述 PLL整数设置。 设置 R值 0010 2 (默认) 0011 3 0100 4 0101 5 0110 6 0111 7 1000 8 PLL输入时钟分频器。 设置 X值 00 1 (默认) 01 2 10 3 11 4 PLL的类型。当设置为整数模式时，忽略M和N的值。 0 = 整数(默认)。 1 = 小数。 PLL锁定。当PLL完成锁定时，此只读标志位置1。 0 = PLL未锁定(默认)。 1 = PLL锁定。 PLL使能。 0 = PLL禁用(默认)。 1 = PLL使能。 R2：数字麦克风/插孔检测控制，16,392 (0x4008) 位7 位6 JDDB[1:0] 位5 位4 JDFUNC[1:0] 位3 位2 保留 表29. 数字麦克风/插孔检测控制寄存器 位 [7:6] 位名称 JDDB[1:0] [5:4] JDFUNC[1:0] 0 JDPOL 描述 插孔检测去抖时间。 设置 去抖时间 00 5 ms (default) 01 10 ms 10 20 ms 40 ms 11 JACKDET/MICIN引脚功能。 使能或禁用插孔检测功能，或者将该引脚配置为数字麦克风输入。 设置 引脚功能 00 插孔检测关闭(默认) 插孔检测开启 01 数字麦克风输入 10 保留 11 插孔检测极性。检测高电平或低电平信号。 0 = 检测高电平信号(默认)。 1 = 检测低电平信号。 Rev. C | Page 47 of 80 位1 位0 JDPOL ADAU1361 R3：录音功耗管理，16,393 (0x4009) 此寄存器管理录音路径的功耗。具体来说，混频器增强、ADC、录音路径混频器和PGA的电流分配可以设置为四种模式之 一。这些设置是正常工作、省电模式、增强性能模式和超级省电模式。每种模式均从一个中央偏置吸取电流。增强性能模式 提供最高性能，但功耗也最高。 位7 保留 位6 位5 MXBIAS[1:0] 位4 位3 ADCBIAS[1:0] 位2 位1 RBIAS[1:0] 表30. 录音功耗管理寄存器 位 [6:5] 位名称 MXBIAS[1:0] 描述 混频器放大器偏置增强。设置录音路径混频器的偏置电流的增强级别。 某些情况下，增强级可提升THD + N性能。 设置 增强级别 00 正常工作(默认) 增强级1 01 增强级2 10 增强级3 11 [4:3] ADCBIAS[1:0] ADC偏置控制。根据所选的工作模式设置ADC的偏置电流。 设置 ADC偏置控制 00 正常工作(默认) 01 超级省电 增强性能 10 省电 11 [2:1] RBIAS[1:0] 录音路径偏置控制。设置录音路径中的PGA和混频器的偏置电流。 设置 ADC偏置控制 00 正常工作(默认) 保留 01 增强性能 10 省电 11 Rev. C | Page 48 of 80 位0 Reserved ADAU1361 R4：录音混频器左(混频器1)控制0，16,394 (0x400A) 此寄存器控制左声道录音路径的单端输入增益。左声道录音混频器称为混频器1。 位7 保留 位6 位5 LINPG[2:0] 位4 位3 表31. 录音混频器左（混频器1）控制0寄存器 位 [6:4] 位名称 LINPG[2:0] 描述 设置 000 001 010 011 100 101 110 111 [3:1] 0 增益 静音(默认) −12 dB −9 dB −6 dB −3 dB 0 dB 3 dB 6 dB LINNG[2:0] MX1EN 设置 增益 000 静音(默认) 001 −12 dB 010 −9 dB 011 −6 dB 100 −3 dB 101 0 dB 110 3 dB 111 6 dB 录音路径中的左声道混频器使能。称为混频器1。 0 = 混频器禁用(默认)。 1 = 混频器使能。 Rev. C | Page 49 of 80 位2 LINNG[2:0] 位1 位0 MX1EN ADAU1361 R5：录音混频器左(混频器1)控制1，16,395 (0x400B) 此寄存器控制录音路径中左声道差分PGA输入的增益增强和左声道辅助输入的增益。左声道录音混频器称为混频器1。 位7 位6 位5 保留 位4 位3 LDBOOST[1:0] 位2 位1 MX1AUXG[2:0] Bit 0 表32. 录音混频器左(混频器1)控制1寄存器 位 [4:3] [2:0] 位名称 LDBOOST[1:0] 描述 左声道差分PGA输入增益增强，输入混频器1。左差分输入使用LINP(正信号)和LINN(负信号)引脚。 MX1AUXG[2:0] 设置 增益增强 00 静音(默认) 0 dB 01 20 dB 10 保留 11 来自录音路径中LAUX引脚的左单端辅助输入增益，输入混频器1。 设置 000 001 010 011 100 101 110 111 辅助输入增益 静音(默认) −12 dB −9 dB −6 dB −3 dB 0 dB 3 dB 6 dB Rev. C | Page 50 of 80 ADAU1361 R6：录音混频器右(混频器2)控制0，16,396 (0x400C) 此寄存器控制右声道录音路径的单端输入增益。右声道录音混频器称为混频器2。 位7 保留 位6 位5 位4 位3 RINPG[2:0] RINNG[2:0] 表33. 录音混频器右(混频器2)控制0寄存器 位 [6:4] 位名称 RINPG[2:0] [3:1] RINNG[2:0] 0 MX2EN 位2 描述 来自RINP引脚的右声道单端输入的增益，输入混频器2。 设置 增益 静音(默认) 000 −12 dB 001 −9 dB 010 −6 dB 011 −3 dB 100 101 0 dB 110 3 dB 111 6 dB 来自RINN引脚的右声道单端输入的增益，输入混频器2。 设置 增益 000 静音(默认) 001 −12 dB 010 −9 dB 011 −6 dB 100 −3 dB 101 0 dB 110 3 dB 111 6 dB 录音路径中的右声道混频器使能。称为混频器2。 0 = 混频器禁用(默认)。 1 = 混频器使能。 Rev. C | Page 51 of 80 位1 位0 MX2EN ADAU1361 R7：录音混频器右(混频器2)控制1，16,397 (0x400D) 此寄存器控制录音路径中右声道差分PGA输入的增益增强和右声道辅助输入的增益。右声道录音混频器称为混频器2。 位7 位6 位5 位4 位3 位2 RDBOOST[1:0] 保留 位1 位0 MX2AUXG[2:0] 表34. 录音混频器右（混频器2）控制1寄存器 位 [4:3] [2:0] 位名称 RDBOOST[1:0] 描述 右声道差分PGA输入增益增强，输入混频器2。右差分输入使用RINP(正信号)和RINN(负信号)引脚。 MX2AUXG[2:0] 设置 增益增强 静音(默认) 00 0 dB 01 20 dB 10 保留 11 来自录音路径中RAUX引脚的右单端辅助输入增益，输入混频器2。 设置 000 001 010 011 100 101 110 111 辅助输入增益 静音(默认) −12 dB −9 dB −6 dB −3 dB 0 dB 3 dB 6 dB R8：左差分输入音量控制，16,398 (0x400E) 此寄存器用于使能差分路径并设置左差分PGA输入的音量控制。 位7 位6 位5 位4 LDVOL[5:0] 位3 位2 位1 LDMUTE 位0 LDEN 表35. 左差分输入音量控制寄存器 位 [7:2] 位名称 LDVOL[5:0] 1 LDMUTE 0 LDEN 描述 左声道差分PGA输入音量控制。左差分输入使用LINP(正信号)和LINN(负信号)引脚。 每步相当于增益提高0.75 dB。音量设置完整列表参见表71。 设置 音量 000000 −12 dB(默认) 000001 −11.25 dB … … 0 dB 010000 … … 34.5 dB 111110 35.25 dB 111111 左差分输入静音控制。 0 = 静音(默认)。 1 = 取消静音。 左差分PGA使能。使能时，LINP和LINN引脚用作全差分对。禁用时，这两个引脚配置为两路单端输入， 信号绕过PGA路由。 0 = 禁用(默认)。 1 = 使能。 Rev. C | Page 52 of 80 ADAU1361 R9：右差分输入音量控制，16,399 (0x400F) 此寄存器用于使能差分路径并设置右差分PGA输入的音量控制。 位7 位6 位5 位4 位3 位2 RDVOL[5:0] 位1 RDMUTE 位0 RDEN 表36. 右差分输入音量控制寄存器 位 [7:2] 位名称 RDVOL[5:0] 1 RDMUTE 0 RDEN 描述 右声道差分PGA输入音量控制。右差分输入使用RINP(正信号)和RINN(负信号)引脚。 每步相当于增益提高0.75 dB。音量设置完整列表参见表71。 设置 音量 −12 dB(默认) 000000 −11.25 dB 000001 … … 0 dB 010000 … … 34.5 dB 111110 35.25 dB 111111 右差分输入静音控制。 0 = 静音(默认)。 1 = 取消静音。 右差分PGA使能。使能时，RINP和RINN引脚用作全差分对。 禁用时，这两个引脚配置为两路单端输入，信号绕过PGA路由。 0 = 禁用(默认)。 1 = 使能。 R10：录音麦克风偏置控制，16,400 (0x4010) 此寄存器控制用于偏置驻极体型模拟麦克风的MICBIAS引脚设置。 位7 位6 位5 保留 位4 位3 MPERF 位2 MBI 位1 Reserved 表37. 录音麦克风偏置控制寄存器 位 3 位名称 MPERF 描述 使能麦克风偏置的高性能或正常工作。高性能工作模式会向麦克风提供更多的电流。 0 = 正常工作(默认)。 1 = 高性能。 2 MBI 0 MBIEN 麦克风偏置电压是AVDD的一部分。 0 = 0.90 × AVDD(默认)。 1 = 0.65 × AVDD. 使能MICBIAS输出。 0 = 禁用(默认)。 1 = 使能。 Rev. C | Page 53 of 80 位0 MBIEN ADAU1361 R11：ALC控制0，16,401 (0x4011) 位7 位6 位5 PGASLEW[1:0] 位4 位3 ALCMAX[2:0] 位2 位1 位0 ALCSEL[2:0] 表38. ALC控制0寄存器 位 [7:6] 位名称 PGASLEW[1:0] 描述 ALC关闭时的PGA音量压摆时间。压摆时间指音量以斜坡方式增大或减小到目标音量 (由左/右差分输入音量控制寄存器R8和R9设置)所需的时间。 设置 00 01 10 11 [5:3] ALCMAX[2:0] 最大ALC增益，为ALC能够提供给输入信号的增益量设置一个限制，以免小信号被过度放大。 设置 000 001 010 011 100 101 110 111 [2:0] ALCSEL[2:0] 压摆时间 24 ms(默认) 48 ms 96 ms 关 最大ALC增益 −12 dB(默认) −6 dB 0 dB 6 dB 12 dB 18 dB 24 dB 30 dB ALC选择。这些位设置ALC控制的通道。当设置为“仅右声道”时，ALC仅响应右声道输入， 并且仅控制右PGA放大器的增益。当设置为“仅左声道”时，ALC仅响应左声道输入， 并且仅控制左PGA放大器的增益。当设置为“立体声”时，ALC响应左右声道中的较大者， 并且控制左右两个PGA放大器的增益。如果希望手动控制音量，则这些位应置0。 设置 000 001 010 011 100 101 110 111 通道 关(默认) 仅右声道 仅左声道 立体声 保留 保留 保留 保留 Rev. C | Page 54 of 80 ADAU1361 R11：ALC控制0，16,401 (0x4011) 位7 位6 位5 位4 位3 ALCHOLD[3:0] 位2 位1 位0 ALCTARG[3:0] 表38. ALC控制0寄存器 位 [7:4] 位名称 ALCHOLD[3:0] 描述 ALC保持时间。ALC保持时间指输入电平降低后增益提高以实现目标电平之前ALC的等待时间。 为防止低频信号失真，推荐的最小设置为21 ms (0011)。每增大1位，保持时间延长一倍。 设置 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 [3:0] ALCTARG[3:0] 压摆时间 2.67 ms(默认) 5.34 ms 10.68 ms 21.36 ms 42.72 ms 85.44 ms 170.88 ms 341.76 ms 683.52 ms 1.367 sec 2.7341 sec 5.4682 sec 10.936 sec 21.873 sec 43.745 sec 87.491 sec ALC目标值。ALC目标值设置所需的ADC输入电平。ALC调整PGA增益以达到此目标电平。 建议将目标电平设置在−16 dB至−10 dB之间，以免受瞬变影响而造成ADC削波。 设置 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 通道 −28.5 dB(默认) −27 dB −25.5 dB −24 dB −22.5 dB −21 dB −19.5 dB −18 dB −16.5 dB −15 dB −13.5 dB −12 dB −10.5 dB −9 dB −7.5 dB −6 dB Rev. C | Page 55 of 80 ADAU1361 R13：ALC控制2，16,403 (0x4013) 位7 位6 位5 位4 位3 ALCATCK[3:0] 位2 位1 位0 ALCDEC[3:0] 表40. ALC控制2寄存器 位 [7:4] 位名称 ALCATCK[3:0] 描述 ALC启动时间。启动时间设置当输入电平提高到目标值以上之后，ALC在多长时间内开始进行衰减。 音乐录音的典型设置为384 ms，语音录音的典型设置为24 ms。 启动时间 设置 0000 6 ms(默认) 0001 12 ms 0010 24 ms 0011 48 ms 0100 96 ms 0101 192 ms 0110 384 ms 768 ms 0111 1.54 sec 1000 3.07 sec 1001 6.14 sec 1010 12.29 sec 1011 24.58 sec 1100 49.15 sec 1101 98.30 sec 1110 196.61 sec 1111 [3:0] ALCDEC[3:0] ALC衰减时间。衰减时间设置当输入电平降低到目标值以下之后，ALC在多长时间内提高PGA增益。 音乐录音的典型设置为24.58秒，语音录音的典型设置为1.54秒。 设置 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 衰减时间 24 ms 48 ms 96 ms 192 ms 384 ms 768 ms 1.54 sec 3.07 sec 6.14 sec 12.29 sec 24.58 sec 49.15 sec 98.30 sec 196.61 sec 393.22 sec 786.43 sec Rev. C | Page 56 of 80 ADAU1361 R14：ALC控制3，16,404 (0x4014) 位7 位6 NGTYP[1:0] 位5 NGEN 位4 位3 位2 NGTHR[4:0] 位1 位0 表41. ALC控制3寄存器 位 [7:6] 位名称 NGTYP[1:0] 描述 噪声门类型。当输入信号降至阈值以下并持续250 ms时，噪声门可以保持一个恒定的PGA增益， 使ADC输出静音，使PGA增益衰减至最小增益值，或者衰减后静音。 设置 噪声门 00 保持PGA恒定(默认) 使ADC输出静音(数字静音) 01 衰减至PGA最小值(模拟衰减) 10 衰减后静音(模拟衰减/数字静音) 11 5 NGEN [4:0] NGTHR[4:0] 噪声门使能。 0 = 禁用(默认)。 1 = 使能。 噪声门阈值。当输入信号降至阈值以下并持续250 ms时，噪声门激活。增加1 LSB相当于改变−1.5 dB。 阈值设置完整列表参见表72。 设置 阈值 00000 −76.5 dB (默认) 00001 −75 dB … … −31.5 dB 11110 −30 dB 11111 R15：串行端口控制0，16,405 (0x4015) 位7 DITHEN 位6 保留 位5 LRMOD 位4 BPOL 位3 LRPOL 位2 位1 CHPF[1:0] 表42. 串行端口控制0寄存器 位 7 位名称 DITHEN 5 LRMOD 4 BPOL 3 LRPOL [2:1] CHPF[1:0] 0 MS 描述 扰动使能仅适用于16位数据宽度模式。 0 = 禁用(默认)。 1 = 使能。 LRCLK模式可将LRCLK设置为50%占空比或一个脉冲。脉冲模式至少应为1 BCLK宽。 0 = 50%占空比(默认)。 1 = 脉冲模式。 BCLK极性设置用于触发音频数据改变的BCLK边沿。 可以设置为BCLK的下降沿或上升沿。 0 = 下降沿(默认)。 1 = 上升沿。 LRCLK极性设置用于触发左声道音频帧开始的LRCLK边沿。 可以设置为LRCLK的下降沿或上升沿。 0 = 下降沿(默认)。 1 = 上升沿。 每帧通道数设置每个LRCLK帧的通道数。 每个LRCLK帧的通道数 设置 00 立体声(默认) TDM 4 01 保留 10 保留 11 串行数据端口总线模式。当设置为主机模式时，LRCLK和BCLK均为串行端口的主机； 当设置为从机模式时，LRCLK和BCLK均为串行端口的从机。 0 = 从机模式(默认)。 1 = 主机模式。 Rev. C | Page 57 of 80 位0 MS ADAU1361 R16：串行端口控制1，16,406 (0x4016) 位7 位6 位5 BPF[2:0] 位4 ADTDM 位3 DATDM 表43. 串行端口控制1寄存器 位 [7:5] 位名称 BPF[2:0] 4 ADTDM 3 DATDM 2 MSBP [1:0] LRDEL[1:0] 描述 每个LRCLK音频帧的位时钟周期数。 设置 位时钟周期数 64 (默认) 000 32 001 48 010 128 011 保留 100 保留 101 保留 110 保留 111 TDM模式下的ADC串行音频数据通道位置。 0 = 左优先(默认)。 1 = 右优先。 TDM模式下的DAC串行音频数据通道位置。 0 = 左优先(默认)。 1 = 右优先。 LRCLK帧中的MSB位置。 0 = MSB优先(默认)。 1 = LSB优先。 自LRCLK边沿起的数据延迟(单位BCLK)。 设置 延迟(位时钟周期数) 1(默认) 00 0 01 8 10 16 11 Rev. C | Page 58 of 80 位2 MSBP 位1 位0 LRDEL[1:0] ADAU1361 R17：转换器控制0，16,407 (0x4017) 位7 保留 位6 位5 DAPAIR[1:0] 位4 DAOSR 位3 ADOSR 位2 位1 CONVSR[2:0] 位0 表44. 转换器控制0寄存器 位 [6:5] 位名称 DAPAIR[1:0] 4 DAOSR 3 ADOSR [2:0] CONVSR[2:0] 描述 TDM模式下的片内DAC串行数据选择。 设置 线对 第一对(默认) 00 第二对 01 第三对 10 第四对 11 DAC过采样率。当CONVSR[2:0]设置为96 kHz时，此位不能设置为64倍。 0 = 128倍(默认)。 1 = 64倍. ADC过采样率。当CONVSR[2:0]设置为96 kHz时，此位不能设置为64倍。 0 = 128倍(默认)。 1 = 64倍. 转换器采样速率。ADC和DAC以此寄存器设置的采样速率工作。所选的转换器速率是基本采样速率fS的比值。 基本采样速率由内核时钟的工作频率决定。串行端口镜像此寄存器所设置的转换器采样速率。 设置 000 001 010 011 100 101 110 111 基本采样速率(fS = 48 kHz) 采样速率 fS fS/6 fS/4 fS/3 fS/2 fS/1.5 fS/0.5 Reserved 48 kHz，基本(默认) 8 kHz 12 kHz 16 kHz 24 kHz 32 kHz 96 kHz R18：转换器控制1，16,408 (0x4018) 位7 位6 位5 位4 保留 位3 位名称 ADPAIR[1:0] 位1 位0 ADPAIR[1:0] 表45. 转换器控制1寄存器 位 [1:0] 位2 描述 TDM模式下的片内ADC串行数据选择。 设置 线对 00 第一对(默认) 第二对 01 第三对 10 第四对 11 Rev. C | Page 59 of 80 ADAU1361 R19：ADC控制，16,409 (0x4019) 位7 保留 位6 ADCPOL 位5 HPF 位4 DMPOL 位3 DMSW 位2 INSEL 位1 位0 ADCEN[1:0] 表46. ADC控制寄存器 位 6 位名称 ADCPOL 描述 反转输入极性。 0 = 正常(默认)。 1 = 反转。 ADC高通滤波器选择。48 kHz时，f3dB = 2 Hz。 0 = 关(默认)。 1 = 开。 数字麦克风数据极性交换。 0 = 反转极性。 1 = 正常(默认)。 数字麦克风声道交换。正常工作时，在时钟的上升沿发送左声道，在时钟的下降沿发送右声道。 0 = 正常(默认)。 1 = 左右声道互换。 5 HPF 4 DMPOL 3 DMSW 2 INSEL 数字麦克风输入选择。置位时，片内ADC关闭，BCLK为主时钟(128 × fS)，ADC_SDATA的左右声道交错。 0 = 数字麦克风输入关闭，ADC使能(默认)。 1 = 数字麦克风输入使能，ADC关闭。 [1:0] ADCEN[1:0] ADC使能。 设置 ADC使能 00 01 10 11 左右均关闭(默认) 左使能 右使能 左右均使能 R20：左输入数字音量，16,410 (0x401A) 位7 位6 位5 位4 位3 位2 位1 位0 LADVOL[7:0] 表47. 左输入数字音量寄存器 位 [7:0] 位名称 LADVOL[7:0] 描述 控制来自左ADC或左数字麦克风输入的左声道输入的数字音量衰减。设置之间每相差一位相当于0.375 dB的 压摆步长。音量设置完整列表参见表73。 设置 00000000 00000001 00000010 … 11111110 11111111 音量衰减 0 dB (默认) −0.375 dB −0.75 dB … −95.25 dB −95.625 dB Rev. C | Page 60 of 80 ADAU1361 R19：ADC控制，16,409 (0x4019) 位7 位6 位5 位4 位3 RADVOL[7:0] 位2 位1 位0 表46. ADC控制寄存器 位 [7:0] 位名称 RADVOL[7:0] 描述 控制来自右ADC或右数字麦克风输入的右声道输入的数字音量衰减。 设置之间每相差一位相当于0.375 dB的压摆步长。音量设置完整列表参见表73。 设置 00000000 00000001 00000010 … 11111110 11111111 音量衰减 0 dB (默认) −0.375 dB −0.75 dB … −95.25 dB −95.625 dB R22：回放混频器左(混频器3)控制0，16,412 (0x401C) 位7 保留 位6 MX3RM 位5 MX3LM 位4 位3 位2 MX3AUXG[3:0] 位1 表49. 回放混频器左（混频器3）控制0寄存器 位 6 位名称 MX3RM 5 MX3LM [4:1] MX3AUXG[3:0] 0 MX3EN 描述 混频器输入静音。使左声道回放混频器(混频器3)的右DAC输入静音。 0 = 静音(默认)。 1 = 取消静音。 混频器输入静音。使左声道回放混频器(混频器3)的左DAC输入静音。 0 = 静音(默认)。 1 = 取消静音。 混频器输入增益。控制左声道回放混频器(混频器3)的左声道辅助输入增益。 设置 增益 0000 静音(默认) −15 dB 0001 −12 dB 0010 −9 dB 0011 −6 dB 0100 −3 dB 0101 0 dB 0110 3 dB 0111 6 dB 1000 混频器3使能。 0 = 禁用(默认)。 1 = 使能。 Rev. C | Page 61 of 80 位 Bit00 MX3EN ADAU1361 R23：回放混频器左(混频器3)控制1，16,413 (0x401D) 位7 位6 位5 位4 位3 MX3G2[3:0] 位2 位1 位0 MX3G1[3:0] 表50. 回放混频器左(混频器3)控制1寄存器 位 [7:4] 位名称 MX3G2[3:0] [3:0] MX3G1[3:0] 描述 旁路增益控制。来自右声道录音混频器(混频器2)的信号旁路转换器， 增益可以在左声道回放混频器(混频器3)之前施加。 设置 增益 静音(默认) 0000 −15 dB 0001 −12 dB 0010 −9 dB 0011 −6 dB 0100 −3 dB 0101 0 dB 0110 3 dB 0111 6 dB 1000 旁路增益控制。来自左声道录音混频器(混频器1)的信号旁路转换器，增益可以在左声道回放混频器 (混频器3)之前施加。 设置 增益 0000 静音(默认) 0001 −15 dB 0010 −12 dB 0011 −9 dB 0100 −6 dB 0101 −3 dB 0110 0 dB 0111 3 dB 1000 6 dB Rev. C | Page 62 of 80 ADAU1361 R24：回放混频器右(混频器4)控制0，16,414 (0x401E) 位7 位6 MX4RM 保留 位5 MX4LM 位4 位3 位2 位1 MX4AUXG[3:0] 表51. 回放混频器右(混频器4)控制0寄存器 位 6 位名称 MX4RM 5 MX4LM [4:1] MX4AUXG[3:0] 0 MX4EN 描述 混频器输入静音。使右声道回放混频器(混频器4)的右DAC输入静音。 0 = 静音(默认)。 1 = 取消静音。 混频器输入静音。使右声道回放混频器(混频器4)的左DAC输入静音。 0 = 静音(默认)。 1 = 取消静音。 混频器输入增益。控制右声道回放混频器(混频器4)的右声道辅助输入增益。 设置 增益 0000 静音(默认) 0001 −15 dB 0010 −12 dB 0011 −9 dB 0100 −6 dB 0101 −3 dB 0110 0 dB 0111 3 dB 1000 6 dB 混频器4使能。 0 = 禁用(默认)。 1 = 使能。 Rev. C | Page 63 of 80 位0 MX4EN ADAU1361 R25：回放混频器右（混频器4）控制1，16,415 (0x401F) 位7 位6 位5 位4 位3 MX4G2[3:0] 位2 位1 MX4G1[3:0] 表52. 回放混频器右(混频器4)控制1寄存器 位 [7:4] 位名称 MX4G2[3:0] [3:0] MX4G1[3:0] 描述 旁路增益控制。来自右声道录音混频器(混频器2)的信号旁路转换器， 增益可以在右声道回放混频器(混频器4)之前施加。 设置 增益 静音(默认) 0000 −15 dB 0001 −12 dB 0010 −9 dB 0011 −6 dB 0100 0101 −3 dB 0110 0 dB 0111 3 dB 1000 6 dB 旁路增益控制。来自左声道录音混频器(混频器1)的信号旁路转换器， 增益可以在右声道回放混频器(混频器4)之前施加。 设置 增益 静音(默认) 0000 −15 dB 0001 −12 dB 0010 −9 dB 0011 −6 dB 0100 −3 dB 0101 0110 0 dB 0111 3 dB 1000 6 dB Rev. C | Page 64 of 80 位0 ADAU1361 R26：回放L/R混频器左(混频器5)线路输出控制，16,416 (0x4020) 位7 位6 位5 位4 位3 位2 MX5G4[1:0] 保留 位1 MX5G3[1:0] 位0 MX5EN 表53. 回放L/R混频器左(混频器5)线路输出控制寄存器 位 [4:3] 位名称 MX5G4[1:0] [2:1] MX5G3[1:0] 0 描述 混频器输入增益增强。来自右声道回放混频器(混频器4)的信号 可以在回放L/R混频器左(混频器5)中使能并增强。 设置 增益增强 00 静音(默认) 01 0 dB输出(两路输入的各路均有−6 dB增益) 10 6 dB输出(两路输入的各路均有0 dB增益) 保留 11 设置 00 01 10 11 混频器5使能。 0 = 禁用(默认)。 1 = 使能。 MX5EN 增益增强 静音(默认) 0 dB输出(两路输入的各路均有−6 dB增益) 6 dB输出(两路输入的各路均有0 dB增益) 保留 R27：回放L/R混频器右(混频器6)线路输出控制，16,417 (0x4021) 位7 位6 位5 位4 保留 位3 MX6G4[1:0] 位2 位1 MX6G3[1:0] 表54. 回放L/R混频器右(混频器6)线路输出控制寄存器 位 [4:3] 位名称 MX6G4[1:0] 描述 混频器输入增益增强。来自右声道回放混频器(混频器4)的信号 可以在回放L/R混频器右(混频器6)中使能并增强。 设置 增益增强 00 静音(默认) 01 0 dB输出(两路输入的各路均有−6 dB增益) 6 dB输出(两路输入的各路均有0 dB增益) 10 保留 11 [2:1] MX6G3[1:0] 0 MX6EN 混频器输入增益增强。来自右声道回放混频器(混频器4)的信号 可以在回放L/R混频器右(混频器6)中使能并增强。 设置 增益增强 00 静音(默认) 01 0 dB输出(两路输入的各路均有−6 dB增益) 6 dB输出(两路输入的各路均有0 dB增益) 10 保留 11 混频器6使能。 0 = 禁用(默认)。 1 = 使能。 Rev. C | Page 65 of 80 位0 MX6EN ADAU1361 R28：回放L/R混频器单声道输出(混频器7)控制，16,418 (0x4022) 位7 位6 位5 位4 位3 位2 位1 MX7[1:0] 保留 位0 MX7EN 表55. 回放L/R混频器单声道输出(混频器7)控制寄存器 位 [2:1] 0 位名称 MX7[1:0] 描述 L/R单声道回放混频器(混频器7)。用于将左右回放混频器(混频器3和混频器4)与0 dB或6 dB增益增强混频。 此外，此混频器可以作为共模输出工作，从而用作无电容耳机配置中的虚拟地。 Setting 00 01 10 11 混频器7使能。 0 = 禁用(默认)。 1 = 使能。 MX7EN Gain Boost 共模输出(默认） 0 dB输出(两路输入的各路均有−6 dB增益) 6 dB输出(两路输入的各路均有0 dB增益) 保留 R29：回放耳机左音量控制，16,419 (0x4023) 位7 位6 位5 位4 LHPVOL[5:0] 位3 位2 位1 LHPM 位0 HPEN 表56. 回放耳机左音量控制寄存器 位 [7:2] 位名称 LHPVOL[5:0] 1 LHPM 0 HPEN 描述 左声道LHP输出的耳机音量控制。每1位步进相当于音量提高1 dB。音量设置完整列表参见表74。 Setting Volume 000000 −57 dB(默认) … … 111001 0 dB … … 6 dB 111111 左声道LHP输出(低电平有效)的耳机静音。 0 = 静音。 1 = 取消静音(默认)。 耳机输出使能。 0 = 禁用(默认)。 1 = 使能。 Rev. C | Page 66 of 80 ADAU1361 R30：回放耳机右音量控制，16,420 (0x4024) 位7 位6 位5 位4 位3 位2 RHPVOL[5:0] 位1 RHPM 位0 HPMODE 表57. 回放耳机右音量控制寄存器 位 [7:2] 位名称 RHPVOL[5:0] 1 RHPM 0 HPMODE 描述 右声道RHP输出的耳机音量控制。每1位步进相当于音量提高1 dB。音量设置完整列表参见表74。 设置 音量 −57 dB (默认) 000000 … … 0 dB 111001 … … 6 dB 111111 右声道RHP输出(低电平有效)的耳机静音。 0 = 静音。 1 = 取消静音(默认)。 RHP和LHP输出模式。这些引脚可以配置为线路输出或耳机输出。 0 = 线路输出(默认)。 1 = 耳机输出。 R31：回放线路输出左音量控制，16,421 (0x4025) 位7 位6 位5 位4 位3 LOUTVOL[5:0] 位2 位1 LOUTM 表58. 回放线路输出左音量控制寄存器 位 [7:2] 位名称 LOUTVOL[5:0] 1 LOUTM 0 LOMODE 描述 左声道LOUTN和LOUTP输出的线路输出音量控制。每1位步进相当于音量提高1 dB。 音量设置完整列表参见表74。 设置 音量 −57 dB(默认) 000000 … … 0 dB 111001 … … 6 dB 111111 左声道LOUTN和LOUTP输出(低电平有效)的线路输出静音。 0 = 静音。 1 = 取消静音(默认)。 左声道LOUTN和LOUTP输出的线路输出模式。这些引脚可以配置为线路输出或耳机输出。 若要驱动耳机扬声器，请将此位置1(耳机输出)。 0 = 线路输出(默认)。 1 = 耳机输出。 Rev. C | Page 67 of 80 位0 LOMODE ADAU1361 R32：回放线路输出右音量控制，16,422 (0x4026) 位7 位6 位5 位4 位3 位2 ROUTVOL[5:0] 位1 ROUTM 位0 ROMODE 表59. 回放线路输出右音量控制寄存器 位 位名称 [7:2] ROUTVOL[5:0] 1 ROUTM 0 ROMODE 描述 右声道ROUTN和ROUTP输出的线路输出音量控制。每1位步进相当于音量提高1 dB。 音量设置完整列表参见表74。 Setting Volume −57 dB(默认) 000000 … … 0 dB 111001 … … 6 dB 111111 右声道ROUTN和ROUTP输出(低电平有效)的线路输出静音。 0 = 静音。 1 = 取消静音(默认)。 右声道ROUTN和ROUTP输出的线路输出模式。这些引脚可以配置为线路输出或耳机输出。 若要驱动耳机扬声器，请将此位置1(耳机输出)。 0 = 线路输出(默认)。 1 = 耳机输出。 R33：回放单声道输出控制，16,423 (0x4027) 位7 位6 位5 位4 位3 MONOVOL[5:0] 位2 位1 MONOM 位0 MOMODE 表60. 回放单声道输出控制寄存器 位 [7:2] 位名称 MONOVOL[5:0] 1 MONOM 0 MOMODE 描述 单声道输出音量控制。每1位步进相当于音量提高1 dB。如果寄存器R28中的MX7[1:0]设置为共模输出， 则禁用音量控制。音量设置完整列表参见表74。 设置 音量 000000 −57 dB(默认) … … 0 dB 111001 … … 6 dB 111111 单声道输出静音(低电平有效)。 0 = 静音。 1 = 取消静音(默认)。 耳机模式使能。如果寄存器R28中的MX7[1:0]设置为无电容耳机配置的共模输出， 则此位应置1(耳机输出)。 0 = 线路输出(默认)。 1 = 耳机输出。 Rev. C | Page 68 of 80 ADAU1361 R34：回放爆音/咔嚓声抑制，16,424 (0x4028) 位7 位6 位5 位4 POPMODE 保留 位3 POPLESS 位2 位1 ASLEW[1:0] 位0 保留 表61. 回放爆音/咔嚓声抑制寄存器 位 4 位名称 POPMODE 描述 爆音抑制电路省电模式。爆音抑制电路在正常工作模式下充电较快，但充电后可以将其置于低功耗模式。 0 = 正常(默认)。 1 = 低功耗。 3 POPLESS 爆音抑制禁用。爆音抑制电路默认使能。可以将其禁用以省电，但禁用会增加爆音和咔嚓声出现的机率。 0 = 使能(默认)。 1 = 禁用。 [2:1] ASLEW[1:0] 回放音量控制的模拟音量压摆率。 Setting Slew Rate 00 21.25 ms(默认) 01 42.5 ms 10 85 ms 关 11 R35：回放功耗管理，16,425 (0x4029) 位7 位6 HPBIAS[1:0] 位5 位4 位3 DACBIAS[1:0] PBIAS[1:0] Table 62. Playback Power Management Register 位 [7:6] [5:4] [3:2] 位名称 HPBIAS[1:0] DACBIAS[1:0] PBIAS[1:0] 1 PREN 0 PLEN 描述 耳机偏置控制。 设置 00 01 10 11 DAC偏置控制。 设置 00 01 10 11 回放路径通道偏置控制。 设置 00 01 10 11 回放右声道使能。 0 = 禁用(默认)。 1 = 使能。 回放左声道使能。 0 = 禁用(默认)。 1 = 使能。 位2 耳机偏置控制 正常工作(默认) 超级省电 增强性能 省电 DAC偏置控制 正常工作(默认) 超级省电 增强性能 省电 回放路径偏置控制 正常工作(默认) 保留 增强性能 省电 Rev. C | Page 69 of 80 位1 PREN 位0 PLEN ADAU1361 R36：DAC控制0，16,426 (0x402A) 位7 位6 位5 DACPOL DACMONO[1:0] 位4 位3 Reserved 位2 DEMPH 位1 位0 DACEN[1:0] 表63. DAC控制0寄存器 位 [7:6] 位名称 DACMONO[1:0] 5 DACPOL 2 DEMPH [1:0] DACEN[1:0] 描述 DAC单声道模式。左声道、右声道或两个声道的DAC和输出可以设置为单声道模式。 设置 单声道模式 立体声(默认) 00 左声道为单声道模式 01 右声道为单声道模式 10 左右声道均为单声道模式 11 DAC的反转输入极性。 0 = 正常(默认)。 1 = 反转。 DAC去加重滤波器使能。去加重滤波器仅能在44.1 kHz的采样速率下使用。 0 = 禁用(默认)。 1 = 使能。 DAC使能。 设置 DAC使能 左右均关闭(默认) 00 左使能 01 右使能 10 左右均使能 11 R37：DAC控制1，16,427 (0x402B) 位7 位6 位5 位4 位3 位2 位1 位0 LDAVOL[7:0] 表64. DAC控制1寄存器 位 [7:0] 位名称 LDAVOL[7:0] 描述 控制来自左DAC的左声道输入的数字音量衰减。设置之间每相差一位相当于0.375 dB的压摆步长。 音量设置完整列表参见表73。 设置 音量衰减 0 dB(默认) 00000000 −0.375 dB 00000001 −0.75 dB 00000010 … … 11111110 −95.25 dB 11111111 −95.625 dB Rev. C | Page 70 of 80 ADAU1361 R38：DAC控制2，16,428 (0x402C) 位7 位6 位5 位4 位3 RDAVOL[7:0] 位2 位1 位0 表65. DAC控制2寄存器 位 [7:0] 位名称 RDAVOL[7:0] 描述 控制来自右DAC的右声道输入的数字音量衰减。设置之间每相差一位相当于0.375 dB的压摆步长。 音量设置完整列表参见表73。 设置 音量衰减 00000000 0 dB(默认) 00000001 −0.375 dB 00000010 −0.75 dB … … 11111110 −95.25 dB 11111111 −95.625 dB R39：串行端口焊盘控制，16,429 (0x402D) 可选的上拉/下拉电阻标称值为250 kΩ。使能时，如果信号源变成三态，这些上拉/下拉电阻将把串行端口信号设置为确定的状 态。 位7 位6 位5 ADCSDP[1:0] 位4 位3 DACSDP[1:0] 表66. 串行端口焊盘控制寄存器 位 [7:6] [5:4] [3:2] [1:0] 位名称 ADCSDP[1:0] 描述 ADC_SDATA焊盘上拉/下拉配置。 DACSDP[1:0] 设置 配置 上拉 00 保留 01 10 无(默认) 11 下拉 DAC_SDATA焊盘上拉/下拉配置。 LRCLKP[1:0] BCLKP[1:0] 位2 LRCLKP[1:0] 设置 00 01 10 11 LRCLK焊盘上拉/下拉配置。 设置 00 01 10 11 BCLK焊盘上拉/下拉配置。 配置 上拉 保留 无(默认) 下拉 设置 00 01 10 11 配置 上拉 保留 无(默认) 下拉 配置 上拉 保留 无(默认) 下拉 Rev. C | Page 71 of 80 位1 位0 BCLKP[1:0] ADAU1361 R40：控制端口焊盘控制0，16,431 (0x402F) 可选的上拉/下拉电阻标称值为250 kΩ。使能时，如果信号源变成三态，这些上拉/下拉电阻将把控制端口信号设置为确定的 状态。 位7 位6 位5 CDATP[1:0] 位4 位3 CLCHP[1:0] 位2 位1 SCLP[1:0] 位0 SDAP[1:0] 表67. 控制端口焊盘控制0寄存器 位 [7:6] 位名称 CDATP[1:0] [5:4] CLCHP[1:0] [3:2] SCLP[1:0] [1:0] SDAP[1:0] 描述 CDATA焊盘上拉/下拉配置。 设置 配置 00 上拉 01 保留 10 无(默认) 11 下拉 CLATCH焊盘上拉/下拉配置。 设置 配置 上拉 00 保留 01 无(默认) 10 下拉 11 SCL/CCLK焊盘上拉/下拉配置。 设置 配置 上拉 00 保留 01 无(默认) 10 下拉 11 SDA/COUT焊盘上拉/下拉配置。 设置 配置 上拉 00 保留 01 无(默认) 10 下拉 11 R41：控制端口焊盘控制1，16,432 (0x4030) 当IOVDD设置为3.3 V时，SDA/COUT引脚的高低驱动强度分别约为4.0 mA和2.0 mA。当IOVDD设置为1.8 V时，其高低驱动 强度分别约为1.7 mA和0.8 mA。需要时，高驱动强度模式在I2C模式下可以用于产生更强的ACK脉冲。 位7 位6 位5 位4 保留 位3 表68. 控制端口焊盘控制1寄存器 位 0 位名称 SDASTR 描述 SDA/COUT引脚驱动强度。 0 = 低(默认)。 1 = 高。 Rev. C | Page 72 of 80 位2 位1 位0 SDASTR ADAU1361 R42：插孔检测引脚控制，16,433 (0x4031) 当IOVDD设置为3.3 V时，JACKDET/MICIN引脚的高低驱动强度分别约为4.0 mA和2.0 mA。当IOVDD设置为1.8 V时，其高低 驱动强度分别约为1.7 mA和0.8 mA。可选的上拉/下拉电阻标称值为250 kΩ。使能时，如果信号源变成三态，这些上拉/下拉电 阻将把输入信号设置为确定的状态。 位7 位6 保留 位5 JDSTR 位4 保留 位3 位2 JDP[1:0] 位1 位0 保留 表69. 插孔检测引脚控制寄存器 位 5 位名称 JDSTR [3:2] JDP[1:0] 描述 JACKDET/MICIN引脚驱动强度。 0 = 低(默认)。 1 = 高。 JACKDET/MICIN焊盘上拉/下拉配置。 设置 配置 上拉 00 保留 01 无(默认) 10 11 下拉 R67：去抖动控制，16,438 (0x4036) 通过去抖动控制寄存器，可以设置去抖动窗口的大小，以及激活或旁路器件中的所有去抖动电路。在从机模式下，去抖动电 路可防止抖动造成的重复或跳过的样本进入串行端口。在工作过程中禁用再使能器件的某些子系统，即ADC、串行端口和 DAC等，可能会导致相关的去抖动电路无法工作。结果，音频数据将无法输出到器件中的下一个子系统。 当串行端口工作在主机模式时，可以将去抖动窗口设置为0以旁路去抖动电路。当串行端口工作在从机模式时，可以在从器 件输出音频数据之前重新初始化去抖动电路，以保证音频数据能够输出到器件中的下一个子系统。如果音频必须通过ADC、 串行端口或DAC，则可以将去抖动窗口大小设置为0，以旁路并复位去抖动电路。这样，只要将去抖动窗口大小设置为默认 值3，就能立即重新激活去抖动电路，而无需等待。 位7 位6 位5 位4 位3 DEJIT[7:0] 表70. 去抖动控制寄存器 位 位名称 [7:0] DEJIT[7:0] 描述 去抖动窗口大小。 窗口大小 00000000 … 00000011 … 00000101 内核时钟周期数 0 … 3(默认) … 5 Rev. C | Page 73 of 80 位2 位1 位0 ADAU1361 表71. R8和R9音量设置 二进制值 000000 000001 000010 000011 000100 000101 000110 000111 001000 001001 001010 001011 001100 001101 001110 001111 010000 010001 010010 010011 010100 010101 010110 010111 011000 011001 011010 011011 011100 011101 011110 011111 100000 100001 100010 100011 100100 100101 100110 100111 101000 101001 101010 101011 101100 101101 101110 101111 110000 110001 110010 音量设置(dB) −12 −11.25 −10.5 −9.75 −9 −8.25 −7.5 −6.75 −6 −5.25 −4.5 −3.75 −3 −2.25 −1.5 −0.75 0 0.75 1.5 2.25 3 3.75 4.5 5.25 6 6.75 7.5 8.25 9 9.75 10.5 11.25 12 12.75 13.5 14.25 15 15.75 16.5 17.25 18 18.75 19.5 20.25 21 21.75 22.5 23.25 24 24.75 25.5 二进制值 110011 110100 110101 110110 110111 111000 111001 111010 111011 111100 111101 111110 111111 音量设置(dB) 26.25 27 27.75 28.5 29.25 30 30.75 31.5 32.25 33 33.75 34.5 35.25 表72. R14噪声门阈值 二进制值 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100 10101 10110 10111 11000 11001 11010 11011 11100 11101 11110 11111 Rev. C | Page 74 of 80 噪声门阈值(dB) −76.5 −75 −73.5 −72 −70.5 −69 −67.5 −66 −64.5 −63 −61.5 −60 −58.5 −57 −55.5 −54 −52.5 −51 −49.5 −48 −46.5 −45 −43.5 −42 −40.5 −39 −37.5 −36 −34.5 −33 −31.5 −30 ADAU1361 表73. R20、R21、R37和R38音量设置 二进制值 00000000 00000001 00000010 00000011 00000100 00000101 00000110 00000111 00001000 00001001 00001010 00001011 00001100 00001101 00001110 00001111 00010000 00010001 00010010 00010011 00010100 00010101 00010110 00010111 00011000 00011001 00011010 00011011 00011100 00011101 00011110 00011111 00100000 00100001 00100010 00100011 00100100 00100101 00100110 00100111 00101000 00101001 00101010 00101011 00101100 00101101 00101110 00101111 音量衰减(dB) 0 −0.375 −0.75 −1.125 −1.5 −1.875 −2.25 −2.625 −3 −3.375 −3.75 −4.125 −4.5 −4.875 −5.25 −5.625 −6 −6.375 −6.75 −7.125 −7.5 −7.875 −8.25 −8.625 −9 −9.375 −9.75 −10.125 −10.5 −10.875 −11.25 −11.625 −12 −12.375 −12.75 −13.125 −13.5 −13.875 −14.25 −14.625 −15 −15.375 −15.75 −16.125 −16.5 −16.875 −17.25 −17.625 二进制值 00110000 00110001 00110010 00110011 00110100 00110101 00110110 00110111 00111000 00111001 00111010 00111011 00111100 00111101 00111110 00111111 01000000 01000001 01000010 01000011 01000100 01000101 01000110 01000111 01001000 01001001 01001010 01001011 01001100 01001101 01001110 01001111 01010000 01010001 01010010 01010011 01010100 01010101 01010110 01010111 01011000 01011001 01011010 01011011 01011100 01011101 01011110 01011111 Rev. C | Page 75 of 80 音量衰减(dB) −18 −18.375 −18.75 −19.125 −19.5 −19.875 −20.25 −20.625 −21 −21.375 −21.75 −22.125 −22.5 −22.875 −23.25 −23.625 −24 −24.375 −24.75 −25.125 −25.5 −25.875 −26.25 −26.625 −27 −27.375 −27.75 −28.125 −28.5 −28.875 −29.25 −29.625 −30 −30.375 −30.75 −31.125 −31.5 −31.875 −32.25 −32.625 −33 −33.375 −33.75 −34.125 −34.5 −34.875 −35.25 −35.625 ADAU1361 二进制值 01100000 01100001 01100010 01100011 01100100 01100101 01100110 01100111 01101000 01101001 01101010 01101011 01101100 01101101 01101110 01101111 01110000 01110001 01110010 01110011 01110100 01110101 01110110 01110111 01111000 01111001 01111010 01111011 01111100 01111101 01111110 01111111 10000000 10000001 10000010 10000011 10000100 10000101 10000110 10000111 10001000 10001001 10001010 10001011 10001100 10001101 10001110 10001111 10010000 音量衰减(dB) −36 −36.375 −36.75 −37.125 −37.5 −37.875 −38.25 −38.625 −39 −39.375 −39.75 −40.125 −40.5 −40.875 −41.25 −41.625 −42 −42.375 −42.75 −43.125 −43.5 −43.875 −44.25 −44.625 −45 −45.375 −45.75 −46.125 −46.5 −46.875 −47.25 −47.625 −48 −48.375 −48.75 −49.125 −49.5 −49.875 −50.25 −50.625 −51 −51.375 −51.75 −52.125 −52.5 −52.875 −53.25 −53.625 −54 二进制值 10010001 10010010 10010011 10010100 10010101 10010110 10010111 10011000 10011001 10011010 10011011 10011100 10011101 10011110 10011111 10100000 10100001 10100010 10100011 10100100 10100101 10100110 10100111 10101000 10101001 10101010 10101011 10101100 10101101 10101110 10101111 10110000 10110001 10110010 10110011 10110100 10110101 10110110 10110111 10111000 10111001 10111010 10111011 10111100 10111101 10111110 10111111 11000000 11000001 Rev. C | Page 76 of 80 音量衰减(dB) −54.375 −54.75 −55.125 −55.5 −55.875 −56.25 −56.625 −57 −57.375 −57.75 −58.125 −58.5 −58.875 −59.25 −59.625 −60 −60.375 −60.75 −61.125 −61.5 −61.875 −62.25 −62.625 −63 −63.375 −63.75 −64.125 −64.5 −64.875 −65.25 −65.625 −66 −66.375 −66.75 −67.125 −67.5 −67.875 −68.25 −68.625 −69 −69.375 −69.75 −70.125 −70.5 −70.875 −71.25 −71.625 −72 −72.375 ADAU1361 二进制值 11000010 11000011 11000100 11000101 11000110 11000111 11001000 11001001 11001010 11001011 11001100 11001101 11001110 11001111 11010000 11010001 11010010 11010011 11010100 11010101 11010110 11010111 11011000 11011001 11011010 11011011 11011100 11011101 11011110 11011111 11100000 11100001 11100010 11100011 11100100 11100101 11100110 11100111 11101000 11101001 11101010 11101011 11101100 11101101 11101110 11101111 11110000 11110001 11110010 音量衰减(dB) −72.75 −73.125 −73.5 −73.875 −74.25 −74.625 −75 −75.375 −75.75 −76.125 −76.5 −76.875 −77.25 −77.625 −78 −78.375 −78.75 −79.125 −79.5 −79.875 −80.25 −80.625 −81 −81.375 −81.75 −82.125 −82.5 −82.875 −83.25 −83.625 −84 −84.375 −84.75 −85.125 −85.5 −85.875 −86.25 −86.625 −87 −87.375 −87.75 −88.125 −88.5 −88.875 −89.25 −89.625 −90 −90.375 −90.75 二进制值 11110011 11110100 11110101 11110110 11110111 11111000 11111001 11111010 11111011 11111100 11111101 11111110 11111111 音量衰减(dB) −91.125 −91.5 −91.875 −92.25 −92.625 −93 −93.375 −93.75 −94.125 −94.5 −94.875 −95.25 −95.625 表74. R29至R33音量设置 二进制值 000000 000001 000010 000011 000100 000101 000110 000111 001000 001001 001010 001011 001100 001101 001110 001111 010000 010001 010010 010011 010100 010101 010110 010111 011000 011001 011010 011011 011100 011101 011110 011111 100000 Rev. C | Page 77 of 80 音量设置(dB) −57 −56 −55 −54 −53 −52 −51 −50 −49 −48 −47 −46 −45 −44 −43 −42 −41 −40 −39 −38 −37 −36 −35 −34 −33 −32 −31 −30 −29 −28 −27 −26 −25 ADAU1361 二进制值 100001 100010 100011 100100 100101 100110 100111 101000 101001 101010 101011 101100 101101 101110 101111 110000 110001 110010 110011 110100 110101 110110 110111 111000 111001 111010 111011 111100 111101 111110 111111 音量设置(dB) −24 −23 −22 −21 −20 −19 −18 −17 −16 −15 −14 −13 −12 −11 −10 −9 −8 −7 −6 −5 −4 −3 −2 −1 0 1 2 3 4 5 6 Rev. C | Page 78 of 80 ADAU1361 外形尺寸 0.60 MAX 5.00 BSC SQ 0.60 MAX PIN 1 INDICATOR 25 24 PIN 1 INDICATOR 4.75 BSC SQ 0.50 0.40 0.30 12° MAX 1.00 0.85 0.80 EXPOSED PAD (BOTTOM VIEW) 17 16 0.80 MAX 0.65 TYP 0.30 0.23 0.18 3.65 3.50 SQ 3.35 9 8 0.25 MIN 3.50 REF 0.05 MAX 0.02 NOM SEATING PLANE 1 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2 100608-A TOP VIEW 0.50 BSC 32 图66. 32引脚 LFCSP_VQ封装 5 mm x 5 mm，超薄体 (CP-32-4) 图示尺寸单位：mm 订购指南 型号1 ADAU1361BCPZ ADAU1361BCPZ-R7 ADAU1361BCPZ-RL EVAL-ADAU1361Z 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 32引脚LFCSP_VQ 32引脚LFCSP_VQ，7″卷带和卷盘 32引脚LFCSP_VQ，13″卷带和卷盘 评估板 Z = 符合RoHS标准的器件。 Rev. C | Page 79 of 80 封装选项 CP-32-4 CP-32-4 CP-32-4 ADAU1361 注释 ©2009–2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D07679-0-9/10(C) Rev. C | Page 80 of 80