SHARC处理器
ADSP-21477/ADSP-21478/ADSP-21479
ADSP-2147x处理器提供以音频中心的独特外设,例如:数字
摘要
高性能32/40位浮点处理器,针对高性能音频处理进行优化
应用接口、串行端口、精密时钟发生器、S/PDIF收发器、
单指令、多数据(SIMD)计算架构
异步采样速率转换器、输入数据端口等。
片内存储器:最多5 Mb片内RAM,4 Mb片内ROM
工厂编程的ROM版本包含Dolby和DTS的最新音频解码器,可供
IP授权用户使用。详细订购信息请参阅第76页的订购指南。
工作频率高达300 MHz
通过汽车应用认证。参见第75页的汽车应用产品
与SHARC系列的所有其它产品代码兼容
图1. 功能框图
SHARC和SHARC标志均为ADI公司的注册商标。
Rev. C
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ADI中文版数据手册是英文版数据手册的译文,敬请谅解翻译中可能存在的语言组织或翻译错误,ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性,请参考ADI提供
的最新英文版数据手册。
ADSP-21477/ADSP-21478/ADSP-21479
目录
摘要.................................................................................................. 1
概述.................................................................................................. 3
系列内核架构 ........................................................................... 4
系列外设架构 ........................................................................... 8
I/O处理器特性 ....................................................................... 12
系统设计.................................................................................. 13
开发工具.................................................................................. 13
其他信息.................................................................................. 15
相关信号链 ............................................................................. 15
引脚功能描述 .............................................................................. 16
技术规格 ....................................................................................... 21
工作条件.................................................................................. 21
电气特性.................................................................................. 22
最大功耗.................................................................................. 24
封装信息.................................................................................. 24
ESD灵敏度 .............................................................................. 24
绝对最大额定值..................................................................... 24
时序规格.................................................................................. 25
输出驱动电流 ......................................................................... 65
测试条件.................................................................................. 65
容性负载.................................................................................. 65
热特性 ...................................................................................... 66
88-LFCSP_VQ引脚分配............................................................. 68
100引脚LQFP_EP引脚分配 ...................................................... 70
196引脚BGA引脚分配 ............................................................... 72
外形尺寸 ....................................................................................... 73
表贴设计.................................................................................. 75
汽车应用级产品..................................................................... 75
订购指南 ....................................................................................... 76
修订历史
2013年7月—修订版B至修订版C
更新开发工具 .............................................................................. 13
更改引脚功能描述中的MS1-0引脚描述和VDD_RTC引脚
描述................................................................................................ 16
将电气特性中的参数IDD-INTYP纠正为IDD_INT ............................22
更改总功耗描述...........................................................................23
AMI读取中的表32增加尾注3 ...................................................37
更改脉宽调制发生器(PWM)中表43的最大值......................51
纠正88-LFCSP_VQ引脚分配中表61的下列引脚名称 .........68
•
•
•
•
•
产品应用限制
不得用于活体内体液成分监控应用,包括监控形成、组成
或污染人体血液或其他体液的一种或多种成分,包括但不
限于碳氧血红蛋白、正铁总血红蛋白、血氧饱和度、血氧
含量、脉搏血氧饱和度、胆红素、葡萄糖、药物、脂质、
水、蛋白质和酸碱度。
CLK_CFG_1改为CLK_CFG1
BOOTCFG_0改为BOOT_CFG0
BOOTCFG_1改为BOOT_CFG1
CLK_CFG_0改为CLK_CFG0
XTAL2改为XTAL
更新外形尺寸中88引脚LFCSP和100引脚LQFP_EP的封装外
形图................................................................................................ 73
在汽车应用级产品中增加车用型号,并纠正表64(车用产品
型号)中的型号............................................................................. 75
欲浏览与本修订版数据手册有关的产品/工艺变更通知
(PCN),请访问www.analog.com网站上的处理器产品页
面,并点击“查看PCN”链接。
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ADSP-21477/ADSP-21478/ADSP-21479
概述
看门狗定时器2
实时时钟
移位寄存器
表1给出了ADSP-2147x处理器的性能基准。表2显示了每款
产品的特性。
表1. 处理器基准
基准算法
1024点复数FFT
(基4,带翻转)
FIR滤波器(每抽头)1
IIR滤波器(每双二阶)1
矩阵乘法(流水线)
[3 × 3] × [3 × 1]
[4 × 4] × [4 × 1]
除法(y/×)
平方根倒数
1
速度
(300 MHz时)
2.49 ns
9.975 ns
22.485 ns
39.99 ns
17.41 ns
27.12 ns
ADSP-21479
ADSP-21478
ADSP-21477
ROM
N /A
4Mb
脉冲宽度调制
3
4单元(3个在
100引脚封装中)
外部端口接口(SDRAM、
AMI)1
否
有(16-bit)
S/PDIF收发器
1
SPI
2
T WI
1
否
FIR、IIR、FFT加速器
MediaLB接口
5Mb
2
3
4
是
是
仅汽车应用型号
Rev. C |
是
100引脚
LQFP、
88引脚
LFCSP_VQ
196引脚 CSP_BGA、
100引脚 LQFP、
88引脚 LFCSP_VQ
处理器的100引脚和88引脚封装不含外部端口。使用此封装时,SDRAM
控制器引脚必须禁用。更多信息请参阅第17页的引脚功能描述。
仅限196引脚CSP_BGA封装提供。
仅温度范围为0°C至+70°C的产品支持实时时钟(RTC),所有其它温度等
级的产品均不支持。
仅限88引脚和100引脚封装提供。
• 两个处理元件(PEx、PEy),各元件均由ALU、乘法
器、移位器和数据寄存器文件组成
• 两个数据地址发生器(DAG1、DAG2)
• 一个带指令缓存的程序序列器
• PM和DM总线,支持存储器与内核之间在每个内核
处理器周期传输2x64位数据
• 一个带引脚排列的周期性间隔定时器
• 片内SRAM (最多5 Mb)
• 一个用于仿真和边界扫描的JTAG测试访问端口。
JTAG通过用户断点提供软件调试功能,支持灵活的
异常处理。
是
否
–128 dB
4
图1显示了构成ADSP-2147x处理器的两个时钟域(内核和
I/O处理器)。内核时钟域包含以下特性:
8
串行端口
从SPORT到外部存储器均
直接DMA
3Mb
20/14引脚
VISA支持
高达300 MHz
2Mb
是
1
1
RAM
否
UART
封装1
200 MHz
是
是
表2. ADSP-2147x系列特性
频率
否
SRC SNR性能
假定多通道SIMD模式下有两个文件。
特性
是
IDP/PDAP
热二极管
14.99 ns
26.66 ns
11.61 ns
18.08 ns
2
否
DAI (SRU)/DPI (SRU2)
速度
(200 MHz时)
1.66 ns
6.65 ns
2, 3
ADSP-21479
特性
ADSP-21478
表2. ADSP-2147x系列特性(续)
ADSP-21477
ADSP-2147x SHARC®处理器属于SIMD SHARC系列DSP,采
用ADI公司的Super Harvard架构。处理器与ADSP-2126x、
ADSP-2136x、ADSP-2137x、ADSP-2146x和ADSP-2116x
DSP以及SISD(单指令流-单数据流)模式的第一代ADSP2106x SHARC处理器源代码兼容。这些处理器为32/40位浮
点处理器,针对高性能音频应用进行了优化,具有大容量
片内SRAM,多条内部总线可消除I/O瓶颈,并且提供创新
的数字应用接口(DAI)。
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ADSP-21477/ADSP-21478/ADSP-21479
图1所示ADSP-2147x框图还显示了外设时钟域(也称为I/O
处理器),它包含以下特性:
• 用于32位数据传输的IOD0(外设DMA)和IOD1(外部端
口DMA)总线
• 用于内核连接的外设和外部端口总线
• 带异步存储器接口(AMI)和SDRAM控制器的外部端口
• 4个脉冲宽度调制(PWM)控制单元
• 1个用于内部到内部存储器传输的存储器到存储器
(MTM)单元
• 数字应用接口,包括4个精密时钟发生器(PCG)、1个
用于串行和并行互连的输入数据端口(IDP/PDAP)、1个
S/PDIF接收器/发送器、4个异步采样速率转换器、8个串
行端口、1个移位寄存器和1个灵活的信号路由单元
(DAI SRU)。
• 数字外设接口,包括2个定时器、1个双线式接口、1个
UART、2个串行外设接口(SPI)、2个精密时钟发生器
(PCG)、3个脉宽调制(PWM)单元和1个灵活的信号路
由单元(DPI SRU)。
间的带宽也会加倍。在SIMD模式下使用DAG传输数据
时,每次存储器或寄存器文件访问传输两个数据值。
外部SDRAM支持SIMD模式,但AMI不支持。
独立并行计算单元
各处理元件内部有一组计算单元。计算单元由算术/逻辑单
元(ALU)、乘法器和移位器组成。这些单元在单一周期内
执行所有操作。这三个单元在每个处理元件内并行排列,
从而使计算吞吐速率达到最大。单一多功能指令执行并行
ALU和乘法器操作。在SIMD模式下,并行ALU和乘法器操
作同时在两个处理元件中进行。这些计算单元支持IEEE 32
位单精度浮点、40位扩展精度浮点和32位定点数据格式。
定时器
处理器包含一个内核定时器,用于产生周期性软件中断。
内核定时器可以配置为利用FLAG3作为定时器到期信号。
数据寄存器文件
如第5页的SHARC内核框图所示,该系列处理器采样两个
计算单元,相对于以前的SHARC处理器,其处理各种DSP
算法的性能有了显著提高。利用SIMD计算硬件并以300 MHz
速率运行时,该系列处理器能够执行1.8 GFLOPS。
每个处理元件均包含一个通用数据寄存器文件。该寄存器
文件用于在计算单元与数据总线之间传输数据,以及存储
即时结果。这些10端口、32寄存器(16个主要寄存器、16个
辅助寄存器)寄存器文件加上处理器的增强Harvard架构,
实现了计算单元与内部存储器之间不受限制的数据流动。
PEX中的寄存器称为R0至R15,PEY中称为S0至S15。
系列内核架构
上下文切换
处 理 器 与 ADSP-2146x、 ADSP-2137x、 ADSP-2136x、
ADSP-2126x、ADSP-21160、ADSP-21161及第一代ADSP2106x SHARC处理器在汇编水平上代码兼容。ADSP-2147x
与ADSP-2126x、ADSP- 2136x、ADSP-2137x、ADSP-2146x、
ADSP-2116x SIMD SHARC处理器具有相同的架构特性,如
图2所示,详见以下部分的说明。
处理器的许多寄存器都有辅助寄存器,在中断处理期间可
以将其激活以实现快速上下文切换。寄存器文件中的数据
寄存器、DAG寄存器以及乘法器结果寄存器均有辅助寄存
器。主要寄存器在复位时有效,辅助寄存器则是通过模式
控制寄存器中的控制位激活。
SIMD计算引擎
通用寄存器可用于一般任务。USTAT (4)寄存器可以对所有
外设控制和状态寄存器轻松进行位操作(置1、清0、反转、
测试、XOR)。
处理器包含两个用作单指令、多数据(SIMD)引擎的计算处
理器元件,分别称为PEX和PEY,各元件均由ALU、乘法
器、移位器和寄存器文件组成。PEX始终有效,PEY可通
过将MODE1寄存器的PEYEN模式位设为1来使能。SIMD
模式允许处理器在两个处理元件中执行同一指令,但各处
理元件处理不同的数据。这种架构对于执行计算密集型
DSP算法非常有效。
SIMD模式也会影响数据在存储器与处理元件之间的传输
方式,因为为了支持处理元件的计算操作,需要两倍的数
据带宽。所以,进入SIMD模式时,存储器与处理元件之
Rev. C |
通用寄存器
数据总线交换寄存器(PX)允许数据在64位PM数据总线与64
位 DM数 据 总 线 之 间 传 送 , 或 者 在 40位 寄 存 器 文 件 与
PM/DM数据总线之间传送。这些寄存器包含用来处理数
据宽度差异的硬件。
单周期获取1个指令和4个操作数
处理器采用增强的Harvard架构,数据存储器(DM)总线传
输数据,程序存储器(PM)总线传输指令和数据(见图2)。利
用独立的程序和数据存储器总线以及片内指令缓存,处理
器可以在一个周期内同时获取4个操作数(每条数据总线2个)
和1个指令。
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ADSP-21477/ADSP-21478/ADSP-21479
图2. SHARC内核框图
指令缓存
处理器含有一个片内指令缓存,支持三总线操作以获取一
个指令和四个数据值。缓存是选择性的,只有这样的指令
才会被缓存:指令获取与PM总线数据存取冲突。此缓存
支持全速执行内核环路操作,如数字滤波器乘加和FFT蝴
蝶处理等。
带零开销硬件环形缓冲器支持的数据地址发生器
处理器的两个数据地址发生器(DAG)用于间接寻址以及环
形数据缓冲器的硬件实现。环形缓冲器支持对数字信号处
理所需的延迟线和其它数据结构进行高效编程,常用于数
字滤波器和傅里叶变换。处理器的两个DAG包含足够的寄
存器,最多可以创建32个环形缓冲器(16个主要寄存器集、
16个辅助寄存器集)。DAG自动处理地址指针回绕,可降
Rev. C |
低开销、提高性能并简化实现。环形缓冲器可以在任何寄
存器位置开始和结束。
灵活的指令集
48位指令字支持各种并行操作,可实现简练编程。例如,
处理器可以有条件地在两个处理元件中执行乘法、加法和
减法,同时进行分支并从存储器获取最多4个32位数据值,
所有这些只需一个指令。
可变指令集架构(VISA)
除了支持源自上一代SHARC处理器的标准48位指令以外,
处理器还支持新的16位和32位指令。此特性称为可变指令
集架构(VISA),48位指令中的冗余/无用位被删除,从而使
代码更有效、更紧凑。程序序列器支持从内部和外部
SDRAM存储器获取这些16位和32位指令。此支持未扩展到
异步存储器接口(AMI)。为使代码生成工具能够产生更高
效的操作码,源模块需要利用VISA选项构建。
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ADSP-21477/ADSP-21478/ADSP-21479
片内存储器
处理器包含不同大小的内部RAM和内部ROM,如表3至表5
所示。每个模块可以针对不同的代码和数据存储组合配置。
每个存储器模块均支持内核处理器和I/O处理器的单周期
独立访问。
处理器的SRAM可以配置为最多160k字的32位数据、320k字
的16位数据、106.7k字的48位指令(或40位数据)或不同大小
字的组合,只要不超过5 Mb。所有存储器都可以通过16位、
32位、48位或64位字访问。支持16位浮点存储格式,片内
可存储的数据量得以加倍。32位浮点与16位浮点之间的转
换通过单指令执行。虽然每个存储器模块都可以存储代码
和数据的组合,但如果让一个模块存储数据,利用DM总
线进行传输,让另一个模块存储指令和数据,利用PM总
线进行传输,则存取效率最高。
使用DM总线和PM总线,一条总线专用于一个存储器模
块,就可以保证单周期执行两个数据传输。这种情况下,
指令必须通过缓存提供。
表3至表5给出了处理器的内部存储器地址空间。48位空间
部分说明对于一个获取48位存储器的指令来说,此地址范
围是什么样子。32位部分说明对于一个获取32位存储器的
指令来说,此地址范围是什么样子。
表3. ADSP-21477内部存储器空间(2 Mb)
IOP寄存器0x0000 0000–0x0003 FFFF
扩展精度普通字或指令字
(48位)
长字(64位)
模块0 ROM (保留)
模块0 ROM (保留)
0x0004 0000–0x0004 7FFF
0x0008 0000–0x0008 AAA9
保留
保留
0x0004 8000–0x0004 8FFF
0x0008 AAAA–0x0008 BFFF
模块0 SRAM
模块0 SRAM
0x0004 9000–0x0004 BFFF
0x0008 C000–0x0008 FFFF
保留
保留
0x0004 C000–0x0004 FFFF
0x0009 000–0x0009 5554
模块1 ROM (保留)
模块1 ROM (保留)
0x0005 0000–0x0005 7FFF
0x000A 0000–0x000A AAA9
保留
保留
0x0005 8000–0x0005 8FFF
0x000A AAAA–0x000A BFFF
模块1 SRAM
模块1 SRAM
0x0005 9000–0x0005 BFFF
0x000A C000–0x000A FFFF
保留
保留
0x0005 C000–0x0005 FFFF
0x000B 0000–0x000B 5554
模块2 SRAM
模块2 SRAM
0x0006 0000–0x0006 0FFF
0x000C 0000–0x000C 1554
保留
保留
0x0006 1000– 0x0006 FFFF
0x000C 1555–0x000D 5554
模块3 SRAM
模块3 SRAM
0x0007 0000–0x0007 0FFF
0x000E 0000–0x000E 1554
保留
保留
0x0007 1000–0x0007 FFFF
0x000E 1555–0x000F 5554
Rev. C |
普通字(32位)
模块0 ROM (保留)
0x0008 0000–0x0008 FFFF
保留
0x0009 0000–0x0009 1FFF
模块0 SRAM
0x0009 2000–0x0009 7FFF
保留
0x0009 8000–0x0009 FFFF
模块1 ROM (保留)
0x000A 0000–0x000AFFFF
保留
0x000B 0000–0x000B 1FFF
模块1 SRAM
0x000B 2000–0x000B 7FFF
保留
0x000B 8000–0x000B FFFF
模块2 SRAM
0x000C 0000–0x000C 1FFF
保留
0x000C 2000–0x000D FFFF
模块3 SRAM
0x000E 0000–0x000E 1FFF
保留
0x000E 2000–0x000F FFFF
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July 2013
短字(16位)
模块0 ROM (保留)
0x0010 0000–0x0011 FFFF
保留
0x0012 0000–0x0012 FFFF
模块0 SRAM
0x0012 4000–0x0012 FFFF
保留
0x0013 0000–0x0013 FFFF
模块1 ROM (保留)
0x0014 0000–0x0015 FFFF
保留
0x0016 0000–0x0016 3FFF
模块1 SRAM
0x0016 4000–0x0016 FFFF
保留
0x0017 0000–0x0017 FFFF
模块2 SRAM
0x0018 0000–0x0018 3FFF
保留
0x0018 4000–0x001B FFFF
模块3 SRAM
0x001C 0000–0x001C 3FFF
保留
0x001C 4000–0x001F FFFF
ADSP-21477/ADSP-21478/ADSP-21479
表4. ADSP-21478内部存储器空间(3 Mb)1
长字(64位)
模块0 ROM (保留)
0x0004 0000–0x0004 7FFF
保留
0x0004 8000–0x0004 8FFF
模块0 SRAM
0x0004 9000–0x0004 CFFF
保留
0x0004 D000–0x0004 FFFF
模块1 ROM (保留)
0x0005 0000–0x0005 7FFF
保留
0x0005 8000–0x0005 8FFF
模块1 SRAM
0x0005 9000–0x0005 CFFF
保留
0x0005 D000–0x0005 FFFF
模块2 SRAM
0x0006 0000–0x0006 1FFF
保留
0x0006 2000– 0x0006 FFFF
模块3 SRAM
0x0007 0000–0x0007 1FFF
保留
0x0007 2000–0x0007 FFFF
IOP寄存器0x0000 0000–0x0003 FFFF
扩展精度普通字或指令字
(48位)
普通字(32位)
模块0 ROM (保留)
模块0 ROM (保留)
0x0008 0000–0x0008 AAA9
0x0008 0000–0x0008 FFFF
保留
保留
0x0008 AAAA–0x0008 BFFF
0x0009 0000–0x0009 1FFF
模块0 SRAM
模块0 SRAM
0x0008 C000–0x0009 1554
0x0009 2000–0x0009 9FFF
保留
保留
0x0009 1555–0x0009 FFFF
0x0009 A000–0x0009 FFFF
模块1 ROM (保留)
模块1 ROM (保留)
0x000A 0000–0x000A AAA9
0x000A 0000–0x000A FFFF
保留
保留
0x000A AAAA–0x000A BFFF
0x000B 0000–0x000B 1FFF
模块1 SRAM
模块1 SRAM
0x000A C000–0x000B 1554
0x000B 2000–0x000B 9FFF
保留
保留
0x000B 1555–0x000B FFFF
0x000B A000–0x000B FFFF
模块2 SRAM
模块2 SRAM
0x000C 0000–0x000C 2AA9
0x000C 0000–0x000C 3FFF
保留
保留
0x000C 2AAA–0x000D FFFF
0x000C 4000–0x000D FFFF
模块3 SRAM
模块3 SRAM
0x000E 0000–0x000E 2AA9
0x000E 0000–0x000E 3FFF
保留
保留
0x000E 2AAA–0x000F FFFF
0x000E 4000–0x000F FFFF
短字(16位)
模块0 ROM (保留)
0x0010 0000–0x0011 FFFF
保留
0x0012 0000–0x0012 3FFF
模块0 SRAM
0x0012 4000–0x0013 3FFF
保留
0x0013 4000–0x0013 FFFF
模块1 ROM (保留)
0x0014 0000–0x0015 FFFF
保留
0x0016 0000–0x0016 3FFF
模块1 SRAM
0x0016 4000–0x0017 3FFF
保留
0x0017 4000–0x0017 FFFF
模块2 SRAM
0x0018 0000–0x0018 7FFF
保留
0x0018 8000–0x001B FFFF
模块3 SRAM
0x001C 0000–0x001C 7FFF
保留
0x001C 8000–0x001F FFFF
1 某些处理器包括一个客户可定义ROM模块。这些型号的ROM地址不是像本表所示被保留。欲了解更多信息,请与当地ADI销售代表联系。
Rev. C |
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July 2013
ADSP-21477/ADSP-21478/ADSP-21479
表5. ADSP-21479内部存储器空间(5 Mb)1
IOP寄存器0x0000 0000–0x0003 FFFF
1
长字(64位)
扩展精度普通字或指令字
(48位)
普通字(32位)
短字(16位)
模块0 ROM (保留)
0x0004 0000–0x0004 7FFF
模块0 ROM (保留)
0x0008 0000–0x0008 AAA9
模块0 ROM (保留)
0x0008 0000–0x0008 FFFF
模块0 ROM (保留)
0x0010 0000–0x0011 FFFF
保留
0x0004 8000–0x0004 8FFF
保留
0x0008 AAAA–0x0008 BFFF
保留
0x0009 0000–0x0009 1FFF
保留
0x0012 0000–0x0012 3FFF
模块0 SRAM
0x0004 9000–0x0004 EFFF
模块0 SRAM
0x0008 C000–0x0009 3FFF
模块0 SRAM
0x0009 2000–0x0009 DFFF
模块0 SRAM
0x0012 4000–0x0013 BFFF
保留
0x0004 F000–0x0004 FFFF
保留
0x0009 4000–0x0009 FFFF
保留
0x0009 E000–0x0009 FFFF
保留
0x0013 C000–0x0013 FFFF
模块1 ROM (保留)
0x0005 0000–0x0005 7FFF
模块1 ROM (保留)
0x000A 0000–0x000A AAA9
模块1 ROM (保留)
0x000A 0000–0x000AFFFF
模块1 ROM (保留)
0x0014 0000–0x0015 FFFF
保留
0x0005 8000–0x0005 8FFF
保留
0x000A AAAA–0x000A BFFF
保留
0x000B 0000–0x000B 1FFF
保留
0x0016 0000–0x0016 3FFF
模块1 SRAM
0x0005 9000–0x0005 EFFF
模块1 SRAM
0x000A C000–0x000B 3FFF
模块1 SRAM
0x000B 2000–0x000B DFFF
模块1 SRAM
0x0016 4000–0x0017 BFFF
保留
0x0005 F000–0x0005 FFFF
保留
0x000B 4000–0x000B FFFF
保留
0x000B E000–0x000B FFFF
保留
0x0017 C000–0x0017 FFFF
模块2 SRAM
0x0006 0000–0x0006 3FFF
模块2 SRAM
0x000C 0000–0x000C 5554
模块2 SRAM
0x000C 0000–0x000C 7FFF
模块2 SRAM
0x0018 0000–0x0018 FFFF
保留
0x0006 4000– 0x0006 FFFF
保留
0x000C 5555–0x0000D FFFF
保留
0x000C 8000–0x000D FFFF
保留
0x0019 0000–0x001B FFFF
模块3 SRAM
0x0007 0000–0x0007 3FFF
模块3 SRAM
0x000E 0000–0x000E 5554
模块3 SRAM
0x000E 0000–0x000E 7FFF
模块3 SRAM
0x001C 0000–0x001C FFFF
保留
0x0007 4000–0x0007 FFFF
保留
0x000E 5555–0x0000F FFFF
保留
0x000E 8000–0x000F FFFF
保留
0x001D 0000–0x001F FFFF
某些处理器包括一个客户可定义ROM模块。这些型号的ROM地址不是像本表所示被保留。欲了解更多信息,请与当地ADI销售代表联系。
片内存储器带宽
数字传输内容保护
内部存储器架构允许程序对四个模块中的任意模块同时进
行4次访问(假定不存在模块冲突)。总带宽利用DMD/PMD
总线(2 × 64位、CCLK速度)和IOD0/1总线(2 × 32位、PCLK
速度)实现。
DTCP规范定义了加密协议,避免音频娱乐内容在穿过
IEEE 1394标准等高性能数字总线时被非法复制、截取和篡
改。只有通过另一个经认证的复制保护系统(例如DVD内
容加扰系统)传递到源设备的合法娱乐内容才会受到这个复
制保护系统的保护。欲了解更多有关此特性的信息,请联
系ADI公司当地代理商。
基于ROM的安全性
处理器具有ROM安全特性,通过硬件保证用户软件代码安
全,防止未经授权读取内部代码。使用此特性时,处理器
启动时不会加载任何外部代码,而是完全从内部ROM执行。
此外,处理器不能自由地通过JTAG端口进行访问。相反,
每位客户都会获得一个唯一的64位密钥,必须通过JTAG或
测试访问端口扫描该密钥后才能访问。器件会忽略不正确
的密钥。扫描到正确的密钥后可以使用仿真特性。
Rev. C |
系列外设架构
ADSP-2147x系列包含丰富的外设集,支持类型广泛的应用,
包括高质量音频、医疗成像、通信、军用、测试设备、三
维图形、语音识别、电机控制、成像和其它应用。
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July 2013
ADSP-21477/ADSP-21478/ADSP-21479
外部存储器
外部存储器接口支持通过内核和DMA访问存取外部存储器。
外部存储器地址空间分为四个模块,任何模块都可以设置
为异步或同步存储器。外部端口由下列模块组成。
• AMI, 用 于 与 符 合 标 准 异 步 SRAM访 问 协 议 的
SRAM、FLASH和其它器件通信。AMI支持模块0中
的6M字外部存储器和模块1、模块2、模块3中的8M
字外部存储器。
• SDRAM控制器,支持与任何标准SDRAM无缝接口。
SDC支持模块0中的62M字外部存储器和模块1、模块
2、模块3中的64M字外部存储器。
• 仲裁逻辑,用于协调内部和外部存储器通过外部端
口的内核DMA传输。
外部端口
外部端口提供器件与各种工业标准存储器设备的高性能无
缝接口。通过使用独立的内部存储控制器,外部端口(196
引脚CSP_BGA封装提供)可以与同步和/或异步存储器设备
接口。第一个是SDRAM控制器,用于连接工业标准同步
DRAM器件,第二个是异步存储控制器,用于连接各种存
储器件。4个存储器选择引脚最多支持4个独立的器件共存,
同步和异步类型器件可以任意组合。非SDRAM外部存储
器地址空间参见表6。
表6. 非SDRAM地址的外部存储器
注意,无论VISA还是ISA,它仅支持从模块0执行代码。表7
给出了各种模式下指令获取的地址范围。
表7. 外部模块0指令获取
访问类型
大小(字)
地址范围
ISA (NW)
4M
0x0020 0000–0x005F FFFF
VISA (SW)
10M
0x0060 0000–0x00FF FFFF
SDRAM控制器
SDRAM控制器(196引脚CSP_BGA封装的ADSP-2147x)提供
的接口最多支持4个由工业标准SDRAM器件或DIMM构成
的独立模块,速度最高可达f SDCLK 。每个 模 块 完 全 兼 容
SDRAM标准,拥有自己的存储器选择线(MS0–MS3),并且
可以配置为包含4 MB到256 MB的存储器。SDRAM外部存
储器地址空间参见表8。
表8. SDRAM地址的外部存储器
模块
大小(字)
地址范围
模块0
62M
0x0020 0000–0x03FF FFFF
模块1
64M
0x0400 0000–0x07FF FFFF
模块2
64M
0x0800 0000–0x0BFF FFFF
模块3
64M
0x0C00 0000–0x0FFF FFFF
可以利用一组可编程时序参数来配置SDRAM模块以猴子
吃慢速存储器件。SDRAM和AMI接口不支持32位宽器件。
模块
大小(字)
地址范围
模块0
模块1
模块2
模块3
6M
8M
8M
8M
0x0020 0000–0x007F FFFF
0x0400 0000–0x047F FFFF
0x0800 0000–0x087F FFFF
0x0C00 0000–0x0C7F FFFF
SDRAM控制器地址、数据、时钟和控制引脚可以驱动最
高30 pF(分布)的负载。对于较大存储器系统,应选择SDRAM
控制器外部缓冲器时序,并提供外部缓冲,使得SDRAM
控制器引脚上的负载不超过30 pF。
对外部存储器的SIMD访问
SDRAM控制器支持通过64位外部端口数据总线(EPD)进行
SIMD访问,允许访问PEy单元普通字空间(NW)中的补充
寄存器。因为不需要像SISD模式一样明确加载补充寄存器,
所以性能得到了改善。
对外部存储器的VISA和ISA访问
SDRAM控制器也支持VISA代码操作,可降低存储器负载,
因为VISA指令是压缩式。此外,总线获取也得以减少,因
为在最佳情况下,一个48位获取操作包含3个有效指令。
它同时支持利用传统ISA操作执行代码。
Rev. C |
注意,所示的外部存储器模块地址是针对普通字(32位)访
问。如果同一外部存储器模块中既有48位指令,又有32位
数据,则映射时必须小心,避免重叠。
异步存储控制器
异步存储控制器(196引脚CSP_BGA封装的ADSP-2147x)提
供一个可配置接口,最多支持4个独立的存储器模块或I/O
器件。每个模块可以采用不同的时序参数独立编程,可以
连接类型广泛的存储器件,包括SRAM、Flash、EPROM以
及能与标准存储器控制线接口的I/O器件。在处理器的地
址空间中,模块0占用6M字窗口,模块1、2、3占用8M字
窗口,但如果未全部填充,存储控制器逻辑不会将这些窗
口配置为彼此相邻。
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July 2013
ADSP-21477/ADSP-21478/ADSP-21479
串行端口有五种工作模式:
外部端口吞吐速率
基于133 MHz时钟和16位数据总线的AMI外部端口吞吐速率
为88 MB/s,SDRAM外部端口吞吐速率为266 MB/s。
•
•
•
•
•
MediaLB
处理器的汽车应用型号具有一个MLB接口,通过该接口,
处理器可以用作媒体本地总线器件。它支持3引脚和5引脚
MLB协议。速度最高可达1024 FS(49.25Mb/s,FS = 48.1 kHz),
最多支持31个逻辑通道,每个媒体本地总线帧最多包含
124字节的数据。汽车应用产品的列表请参阅第75页的汽
车应用级产品。
数字应用接口(DAI)
通过数字应用接口(DAI),各种外设可以连接到任意DAI引
脚(DAI_P20–1)。
程序利用信号路由单元(SRU)实现这些连接,如图1所示。
SRU是一个矩阵路由单元(或一组多路复用器),支持DAI提
供的外设在软件控制下互连。因此,与非可配置信号路径
支持的算法集相比,它可以使用更大的算法集,使得更广
泛的应用可以轻松使用DAI相关外设。
相关外设包括8个串行端口、4个精密时钟发生器(PCG)、1个
S/PDIF收发器、4个ASRC和1个输入数据端口(IDP)。IDP为
SHARC内核提供额外的输入路径,可配置为8通道的串行
数据或单个20位宽同步并行数据采集端口。每个数据通道
都有自己的DMA通道,它独立于处理器的串行端口。
串行端口(SPORT)
这些处理器具有8个同步串行端口,通过这些端口,处理
器可以低成本地连接到各种数字和混合信号外设,如ADI
公司的AD183x系列音频编解码器、ADC和DAC。这些串
行端口由两条数据线、一条时钟线和一条帧同步线组成。
数据线可以编程为发送或接收数据,各数据线有一个专用
DMA通道。
所有8个SPORT均使能时,最多可以支持16个发送或16个
接收DMA音频数据通道,或者支持每帧128信道的4个全双
工TDM流。
串行端口数据可以通过专用DMA通道自动写入和读取片内
存储器/外部存储器。每个串行端口都可以与另一个串行端
口合作以提供TDM支持。一个SPORT提供两个发送信号,
另一个SPORT提供两个接收信号。帧同步和时钟共享。
标准串行模式
多通道(TDM)模式
I2S模式
包装I2S模式
左对齐模式
S/PDIF兼容数字音频接收器/发送器
S/PDIF接收器/发送器没有独立的DMA通道。它以串行格
式接收音频数据,并将其转换为双相编码信号。接收器/发
送器的串行数据输入可以格式化为左对齐、I2S或右对齐,
字宽为16、18、20或24位。
S/PDIF接收器/发送器的串行数据、时钟和帧同步输入通过
信号路由单元(SRU)路由,其来源包括SPORT、外部引
脚、精密时钟发生器(PCG)等,并受SRU控制寄存器的控制。
异步采样速率转换器(SRC)
采样速率转换器包含4个模块,采用与192 kHz立体声异步
采样速率转换器AD1896相同的内核。SRC模块提供高达
128 dB的SNR,用于在独立的立体声通道上执行同步或异步
采样速率转换,不占用内部处理器资源。4个SRC模块也可
以配置为联合工作,实现无相位失配的多通道音频数据转
换。最后,SRC可以用来清除音频数据中S/PDIF接收器等
抖动时钟源的影响。
输入数据端口
IDP最多提供8个串行输入通道,各通道均有自己的时钟、
帧同步和数据输入。8个通道自动复用到一个32位乘8深的
FIFO。数据始终格式化为64位帧,且被分为两个32位字。
串行协议设计用于接收I2S、左对齐采样对或右对齐模式的
音频通道。
IDP还提供一个并行数据采集端口(PDAP),它可用于接收
并行数据。PDAP端口有一个始终输入和一个保持输入。
PDAP的数据可以从DAI引脚或外部端口引脚接收。PDAP
支持最多20位数据,并支持四种不同的包装模式来接收输
入数据。
精密时钟发生器
精密始终发生器(PCG)由4个单元组成,每个单元均能从一
个时钟输入信号产生一对信号(时钟和帧同步)。单元A、B、
C、D功能完全相同,彼此独立工作。各单元产生的两个
信号一般用作串行位时钟/帧同步对。
PCG A和B的输出可以通过DAI引脚路由,PCG C和D的输
出可以驱动到DAI和DPI引脚。
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ADSP-21477/ADSP-21478/ADSP-21479
数字外设接口(DPI)
通过数字外设接口,可以连接到2个串行外设接口端口
(SPI)、1个通用异步接收器-发送器(UART)、12个标志、1个
双线式接口(TWI)、3个PWM模块(PWM3–1)和2个通用定
时器。
串行外设(兼容)接口(SPI)
SPI是工业标志同步串行链路,支持SPI兼容端口与其它SPI
兼容器件通信。SPI由两个数据引脚组成,一个是器件选择
引脚,一个是时钟引脚。它是一个全双工同步串行接口,
支持主器件和从器件模式。SPI端口可以在多主器件环境下
工作,最多可以与4个其它SPI兼容器件接口;既可用作主
器件,也可用作从器件。SPI兼容外设实现还提供可编程的
波特率和时钟相位/极性。SPI兼容端口利用开漏驱动器来
支持多主器件配置,避免数据竞争。
UART端口
处理器提供一个全双工通用异步接收器/发送器(UART)端
口,它与PC标准UART完全兼容。UART端口提供一个简化
的UART接口用于连接其它外设或主机,支持全双工、
DMA、异步串行数据传输。UART使用9位地址检测,具有
多处理器通信能力。因此,它可以用在符合RS-485数据接
口标准的多分支网络中。UART端口还支持5到8个数据位、
1或2个停止位以及无/偶/奇校验。UART端口支持两种工作
模式:
• PIO(编 程 I/O)——处 理 器 通 过 写 入 或 读 取 I/O映 射
UART寄存器来发送或接收数据。发送和接收数据均
为双缓冲。
• DMA(直接存储器访问)——DMA控制器传输发送和
接收数据。这可以减少存储器数据传输所需的中断
数量和频率。UART具有两个专用DMA通道,一个用
于发送,一个用于接收。由于服务速率相对较低,
这些DMA通道的优先级低于大多数其它DMA通道。
UART端口的波特率、串行数据格式、错误代码产生和状
态、中断都是可以编程的:
• 支持的比特率为(fPCLK/1,048,576)至(fPCLK/16) bps。
• 支持的数据格式为7到12位/帧。
• 发送和接收操作均可配置为产生可屏蔽的处理器中断。
脉冲宽度调制
PWM模块是一个灵活且可编程的PWM波形发生器,可用
来产生所需的开关信号,以便支持电机和引擎控制、音频
功率控制相关的各种应用。PWM发生器可以产生中心对
齐或边沿对齐的PWM波形。此外,它可以在两路成对输
出上产生互补信号,或在非成对输出上产生独立信号(适用
于由四个PWM波形组成的一组)。
整个PWM模块具有四组PWM输出,总共可产生16路PWM
输出。每个PWM组在四路PWM输出上产生两对PWM信号。
在产生中心对齐PWM波形的同时,PWM发生器可以在两
种不同模式下工作:单次更新模式或二次更新模式。在单
次更新模式下,每个PWM周期只能设置一次占空比值,
其结果是产生相对于PWM周期中点对称的PWM波形。在
二次更新模式下,可以在PWM周期的中点再次更新PWM
寄存器。这种模式可以产生一个不对称的PWM波形,从
而降低三相PWM逆变器的谐波失真。
PWM信号可以映射到外部端口地址线或DPI引脚。
定时器
处理器总共有三个定时器:一个可产生周期性软件中断的
内核定时器,以及两个可产生周期性中断的通用定时器。
两个通用定时器可以各自独立设置为以下三种工作模式
之一:
• 脉冲波形产生模式
• 脉冲宽度计数/捕捉模式
• 外部事件看门狗模式
内核定时器可以利用FLAG3作为定时器到期信号,通用定
时器具有一个双向引脚和四个寄存器来实现其工作模式:
一个6位配置寄存器、一个32位计数寄存器、一个32位周
期寄存器和一个32位脉冲宽度寄存器。通用定时器由一个
控制和状态寄存器使能或禁用。
双线式接口(TWI)
TWI是一种双向双线串行总线,用于移动8位数据,同时
保持与I2C总线协议的合规性。TWI主器件集成了下列特性:
结合通用定时器功能,它支持自动波特率检测。
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• 7位寻址
• 在多器件系统上,主器件和从器件可以同时工作,
并支持多主器件数据仲裁
• 数字滤波和定时事件处理
• 100 kbps和400 kbps数据速率
• 低中断速率
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ADSP-21477/ADSP-21478/ADSP-21479
表9. DMA通道(续)
移位寄存器
移位寄存器可以用作串行转并行数据转换器。移位寄存器
模块由18级串行移位寄存器、18位锁存器和三态输出缓冲
器组成。移位寄存器和锁存器具有独立的时钟。数据在移
位寄存器串行时钟(SR_SCLK)输入的趋正边沿移入串行移
位寄存器。各正反器中的数据在移位寄存器锁存器时钟
(SR_LAT)输入的趋正边沿传输到相应的锁存器。
移位寄存器的信号可以安装下述方式进行配置:
• SR_SCLK可以来自任意SPORT0–7 SCLK输出、PCGA/B时
钟、任意DAI引脚(1–8)和一个专用引脚(SR_SCLK)。
• SR_LAT可 以 来 自 任 意 SPORT0–7帧 同 步 输 出 、
PCGA/B帧同步、任意DAI引脚(1–8)和一个专用引脚
(SR_LAT)。
• SR_SDI输入可以来自任意SPORT0–7串行数据输出、
任意DAI引脚(1–8)和一个专用引脚(SR_SDI)。
注意:SR_SCLK、SR_LAT和SR_SDI输入必须来自同一信
号源,除非SR_SCLK来自PCGA/B或SR_SCLK和SR_LAT来
自PCGA/B。
如果SR_SCLK来自PCGA/B,则SPORT0–7产生SR_LAT和
SR_SDI信号。如果SR_SCLK和SR_LAT来自PCGA/B,则
SPORT0–7产生SR_SDI信号。
I/O处理器特性
I/O处理器提供多达65通道的DMA以及丰富的外设集。
DMA控制器
DMA控制器独立工作,对处理器内核是不可见的,在执行
DMA操作的同时,内核可以执行程序指令。DMA传输可
以发生在处理器的内部存储器及其串行端口、SPI(串行外
设接口)兼容端口、IDP(输入数据端口)、并行数据采集端
口(PDAP)或UART之间。
处理器提供多达65个DMA通道,如表9所示。
程序可以利用DMA传输下载。其它DMA特性包括:DMA
传输完成时产生中断,以及用于自动链接 DMA传输的
DMA链。
表9. DMA通道
外设
SPORTs
PDAP
SP I
UART
DMA通道
16
8
2
2
外设
外部端口
加速器
存储器到存储器
MediaLB1
1
DMA通道
2
2
2
31
仅限汽车应用型号。
延迟线DMA
处理器提供延迟线DMA功能。利用该功能,处理器读取和
写入外部延迟线缓冲器(从而存取外部存储器)时,只需与
内核发生非常有限的交互。
分散/聚集DMA
处理器提供分散/聚焦DMA功能,它允许处理器DMA读取/
写入非连续的存储器模块。
FFT加速器
FFT加速器实现基2复数/实数输入、复数输出FFT,无需内
核干预。FFT加速器以外设时钟频率工作。
FIR加速器
FIR(有限脉冲响应)加速器由一个1024字系数存储器、一个
用于数据的1024字深延迟线和四个MAC单元组成。一个控
制器管理该加速器。FIR加速器以外设时钟频率工作。
IIR加速器
IIR(无限脉冲响应)加速器由一个用于存储双二阶系数的
1440字系数存储器、一个用于存储中间数据的数据存储器
和一个MAC单元组成。一个控制器管理该加速器。IIR加
速器以外设时钟频率工作。
Watchdog Timer (WDT)
处理器包括一个32位看门狗定时器,可以利用它来实现软
件看门狗功能。软件看门狗可以提高系统可靠性,如果定
时器在软件重载之前超时,它将通过产生系统复位,迫使
处理器进入已知状态。软件初始化定时器的计数值,然后
使能定时器。
WDT用于监控系统软件的稳定性。如此使用时,软件定期
重载WDT,使得下载计数定时器永远不过期。到期定时器
则指示系统软件可能失控。
WDT会同时复位内核和内部外设。软件必须能够查询看门
狗定时器控制寄存器的状态位,确定看门狗是否为硬件复
位源。
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ADSP-21477/ADSP-21478/ADSP-21479
看门狗定时器还有一个内部RC振荡器,可以将它用作时钟
源。内部RC振荡器可以代替施加于WDT_CLIN引脚的外
部时钟。
表10. 引导模式选择
实时时钟
实时时钟(RTC)提供鲁棒的数字计时功能,包括当前时间、
跑表和报警。RTC由SHARC处理器外部的一个32.768 kHz晶
振提供时钟信号。RTC引脚RTXI和RTXO与外部器件的连
接如图3所示。
RTC外设具有专用电源引脚,当处理器的其余部分进入低
功耗状态时,它仍然能保持上电和计时。RTC提供多种可
编程的中断选项,包括:每秒、每分钟、每小时或每天中
断;可编程跑表倒计时中断;以及在设定的报警时间中
断。此外还提供了一个1 Hz的RTCLKOUT信号用于校准。
1
BOOT_CFG2–01
000
001
010
011
引导模式
SPI从器件引导
SPI主器件引导(从Flash和其它从器件)
AMI用户引导(8位Flash引导)
无引导(复位后处理器从内部ROM执行)
100
1xx
保留
保留
100引脚和88引脚封装无BOOT_CFG2引脚。
运行复位特性用于复位处理器内核和外设,但不复位PLL
和SDRAM控制器或执行引导。RESETOUT/RUNRSTIN引
脚的功能现已扩展,也可用作启动运行复位的输入。更多
信息请参阅《ADSP-214xx SHARC处理器硬件参考》。
电源
RTXI
处理器的内部(VDD_INT)和外部(VDD_EXT)电源具有单独的电源
连接。内部和模拟电源必须满足VDD_INT要求。外部电源必须
满足VDD_EXT要求。所有外部电源引脚必须连接到同一电源。
RTXO
R1
X1
C1
为降低噪声耦合,对于VDD_INT和GND,PCB应使用一对并
行的电源和接地层。
C2
目标板JTAG仿真器连接器
NOTE: C1 AND C2 ARE SPECIFIC TO CRYSTAL SPECIFIED FOR X1.
CONTACT CRYSTAL MANUFACTURER FOR DETAILS. C1 AND C2
SPECIFICATIONS ASSUME BOARD TRACE CAPACITANCE OF 3 pF.
图3. RTC的外部器件
32.768 kHz输入时钟频率由一个预分频器分频为1 Hz信号。
计时器的计数器功能包括四个计数器:60秒计数器、60分
钟计数器、24小时计数器和32768天计数器。报警中断使能
后,当计时器的输出与报警控制寄存器中的编程值一致时,
报警功能就会产生一个中断。报警有两种:一种是针对一
天的某个时间,另一种是针对某一天的某个时间。
跑表功能从一个编程值开始倒计时,其分辨率为1秒。跑
表中断使能后,当计数器下溢时,就会产生一个中断。
系统设计
仿真期间,ADI公司DSP工具JTAG仿真器产品线采用处理
器的IEEE 1149.1 JTAG测试访问端口来监控和控制目标板处
理器。ADI公司DSP工具JTAG仿真器产品线以处理器最高
速度提供仿真,允许检查和更改存储器、寄存器及处理器
堆栈。处理器的JTAG接口确保仿真器不会影响目标系统的
加载或时序。
有关ADI公司SHARC DSP工具JTAG仿真器产品线的详细信
息,请参阅相应仿真器硬件的用户指南。
开发工具
ADI公司有一整套软件和硬件开发工具支持其处理器,包括
集成开发环境(CrossCore® Embedded Studio和/或VisualDSP++®
等)、评估产品、仿真器以及各种软件插件。
集成开发环境(IDE)
以下部分介绍系统设计选项和电源问题。
程序引导
系统上电时,内部存储器从一个8位EPROM通过外部端口、
SPI主器件或SPI从器件进行引导。引导由表10中的引导配
置(BOOT_CFG2–0)引脚决定。
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针对C/C++软件写入和编辑、代码生成、调试支持,ADI
公司提供两种IDE。最新IDE是CrossCore Embedded Studio,基
于EclipseTM框架。它是包括多核器件在内的未来处理器的
首选IDE,支持ADI公司的大部分处理器系列。CrossCore
Embedded Studio无缝集成现有软件插件以支持实时操作系统、
文件系统、TCP/IP堆栈、USB堆栈、算法软件模块和评估硬
件板支持包。欲了解更多信息,请访问www.analog.com/cces。
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ADI公 司 的 另 一 种 IDE是 VisualDSP++, 支 持 CrossCore
Embedded Studio发布之前所推出的处理器系列。此IDE包
括ADI公司VDK实时操作系统和开源TCP/IP堆栈。欲了解
更 多 信 息 , 请 访 问 www.analog.com/visualdsp。 注 意 ,
VisualDSP++不支持ADI公司未来的处理器。
EZ-KIT Lite评估板
为了便于评估处理器,ADI公司提供多种EZ-KIT Lite®评估
板。评估板包括处理器和主要外设,支持片内仿真功能和
其它评估与开发特性。此外还提供各种EZ-Extenders®,这
些是提供其它特殊功能,包括音频和视频处理的子卡。欲
了解更多信息,请访问www.analog.com并搜索“ezkit”或
“ezextender”。
EZ-KIT Lite评估套件
为了以低成本高效了解有关ADI处理器开发的更多信息,
ADI公司提供多种EZKIT Lite评估套件。各评估套件均包括
一片EZ-KIT Lite评估板、关于下载可用IDE评估版的说明、
一条USB线缆和一条电源线。EZ-KIT Lite评估板上的USB
控制器连接到用户PC的USB端口,使得所选IDE评估套件
能够在线仿真板上处理器。用户可以下载、执行、调试
EZ-KIT Lite系统的程序。它还支持对板上闪存进行在线编
程以存储用户专用的引导代码,并支持独立操作。如果安
装完整版本的CrossCore Embedded Studio或VisualDSP++(另
售),工程师就可以开发软件以用于支持的EZ-KIT或任何
采用支持的ADI处理器的定制系统。
CrossCore Embedded Studio的软件插件
ADI公司提供能与CrossCore Embedded Studio无缝集成的软
件插件,用以扩展其功能并减少开发时间。插件包括评估
硬件的板支持包、各种中间件包和算法模块。插件安装完
成后,这些插件中存在的文档、帮助、配置对话框和代码
示例可通过CrossCore Embedded Studio IDE查看。
评估硬件的板支持包
EZ-KIT Lite评估板和EZExtender子板的软件支持由被称为
“板支持包”(BSP)的软件插件提供。BSP包含指定评估硬件
所需的驱动、相关的发布说明和精选的代码示例。特定
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BSP的下载链接位于相关EZ-KIT或EZExtender产品的网页
上。该链接位于产品网页的产品下载区域。
中间件包
ADI公司还提供中间件插件,如实时操作系统、文件系
统、USB堆栈和TCP/IP堆栈等。欲了解更多信息,请访问
以下网页:
•
•
•
•
www.analog.com/ucos3
www.analog.com/ucfs
www.analog.com/ucusbd
www.analog.com/lwip
算法模块
为了加快开发工作,ADI公司提供用于执行常用音频和视
频处理算法的插件。这些插件可与CrossCore Embedded
Studio和VisualDSP++一起使用。欲了解更多信息,请访问
www.analog.com并搜索“Blackfin软件模块”或“SHARC软件
模块”。
设计一个兼容仿真器的DSP板(目标)
针对嵌入式系统测试和调试,ADI公司提供一系列仿真
器。ADI公司在每个JTAG DSP上都提供了一个IEEE 1149.1
JTAG测试访问端口(TAP)。使用此JTAG接口有助于在线仿
真。仿真器通过处理器的TAP访问处理器的内部功能,允
许开发人员加载代码、设置断点、观察变量、观察存储
器、检查寄存器。发送数据和命令时,处理器必须暂停,
但当仿真器完成操作时,DSP系统便能以全速运行,对系
统时序无影响。仿真器要求目标板包括一个接头,用以将
DSP的JTAG端口连接到仿真器。
有关目标板设计问题的详细信息,包括机械布局、单处理
器连接、信号缓冲、信号端接和仿真器Pod逻辑等,请参
阅EE-68:“ADI公司JTAG仿真技术参考”(请在ADI公司网站
www.analog.com上搜索“EE-68”)。该文件定期更新,以便
与仿真器支持的最新改进保持同步。
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其它信息
此数据手册对ADSP-2147x的架构和功能进行了一般说明。
有关该系列内核架构和指令集的详细信息,请参
阅《SHARC处理器编程参考》。
相关信号链
“信号链”指一系列信号调理电子器件,它们相继接收输入
(通过采样实时现象获得的数据或存储的数据),信号链一
部分的输出作为下一部分的输入。信号处理应用常常使用
信号链来采集和处理数据,或者根据对实时现象的分析应
用系统控制。有关这个术语和相关话题的更多信息,请参
阅ADI公司网站上术语表的“信号链”词条。
ADI公司提供能够完美配合工作的信号处理器件来简化信
号处理系统的开发。ADI公司网站www.analog.com提供了
一款工具,用于显示特定应用与相关器件之间的关系。
参考电路网站(www.analog.com/signal chains)提供如下内容:
• 各种电路类型和应用的信号链电路图
• 各信号链中的器件均有选型指南和应用信息链接
• 采用最佳设计技术的参考设计
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引脚功能描述
表11. 引脚描述
复位期间/之后
的状态
描述
名称
类型
ADDR23–0
I/O/T (ipu)
高阻态/变为
低电平(引导)
DATA15–0
I/O/T (ipu)
高阻态
AMI_ACK
I (ipu)
MS0–1
O/T (ipu)
高阻态
AMI_RD
O/T (ipu)
高阻态
AMI_WR
O/T (ipu)
高阻态
AMI端口写入使能。只要处理器写入一个字到外部存储器,AMI_WR就会
置位。
FLAG0/IRQ0
I/O (ipu)
FLAG[0]输入
FLAG0/中断请求0。
FLAG1/IRQ1
I/O (ipu)
FLAG[1]输入
FLAG1/中断请求1。
FLAG2/IRQ2/MS2
I/O (ipu)
FLAG[2]输入
FLAG2/中断请求2/存储器选择2。仅在196引脚BGA封装中,此引脚与
MS2复用。
FLAG3/TMREXP/MS3
I/O (ipu)
FLAG[3]输入
FLAG3/定时器超时/存储器选择3。仅在196引脚BGA封装中,此引脚与
MS3复用。
外部地址。处理器通过这些引脚输出外部存储器和外设的地址。ADDR引
脚可以复用以支持外部存储器接口地址、FLAGS15–8 (I/O)和PWM (O)。复
位之后,所有ADDR引脚处于EMIF模式,FLAG(0–3)引脚处于FLAGS模式
(默认)。在IDP_PDAP_CTL寄存器中配置时,IDP通道0扫描ADDR23–4引脚以
获得并行输入数据。
外部数据。数据引脚可以复用以支持外部存储器接口数据(I/O)和FLAGS7–0
(I/O)。
存储器应答。外部器件可以解除置位AMI_ACK(低电平)以向外部存储器访
问增加等待状态。AMI_ACK由I/O器件、存储控制器或其它外设使用以推
迟外部存储器访问的完成。
存储器选择线0–1。这些线路置位(低电平)用作外部存储器相应模块的片
选信号。MS1-0线是解码的存储器地址线,与其它地址线同时改变。 无外
部存储器访问时,MS1-0线无效;但是,当执行条件存储器访问指令时,
若条件评估为真,则这些线路都会激活。
MS1引脚可以用于EPORT/FLASH引导模式。有关处理器引导的更多信息请
参阅《ADSP-214xx SHARC处理器硬件参考》。
AMI端口读取使能。只要处理器从外部存储器读取一个字,AMI_RD就会
置位。
表11的“类型”栏中包括下列符号:A = 异步,I = 输入,O = 输出,S = 同步,A/D = 有源驱动,O/D = 开漏,T = 三态,ipd = 内部下
拉电阻,ipu = 内部上拉电阻。
内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑
电平,应使用外部电阻。无法使能或禁用内部上拉/下拉电阻,无法设置这些电阻的值。内部上拉电阻的范围为26 kΩ至63 kΩ。内
部下拉电阻的范围为31 kΩ至85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平;典型条件下,该电压在2.3 V到2.7 V范围内。
本表中,除热二极管、移位寄存器和实时时钟(RTC)引脚外,所有其它引脚均为LVTTL兼容型。
88引脚LFCSP_VQ和100引脚LQFP封装未提供全部引脚。更多信息请参阅第3页的表2和第70页的表62。
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表11. 引脚描述(续)
复位期间/之后
的状态
描述
名称
类型
SDRAS
O/T (ipu)
高阻态/
变为高电平
SDRAM行地址选通。连接到SDRAM的RAS引脚。与其它SDRAM命令引脚
一起定义SDRAM要执行的操作。
SDCAS
O/T (ipu)
高阻态/
变为高电平
SDRAM列地址选择。连接到SDRAM的CAS引脚。与其它SDRAM命令引脚
一起定义SDRAM要执行的操作。
SDWE
O/T (ipu)
高阻态/
变为高电平
SDRAM写入使能。连接到SDRAM的WE或W缓冲器引脚。
SDCKE
O/T (ipu)
高阻态/
变为高电平
SDRAM时钟使能。连接到SDRAM的CKE引脚。使能和禁用CLK信号。详情
参见SDRAM器件的数据手册。
SDA10
O/T (ipu)
SDDQM
O/T (ipu)
高阻态/
变为高电平
高阻态/
变为高电平
SDCLK
O/T (ipd)
高阻态/
驱动
SDRAM A10引脚。在非SDRAM访问的同时,使能应用刷新SDRAM。此
引脚仅在SDRAM访问期间取代DSP的ADDR10引脚。
DQM数据屏蔽。写访问的SDRAM输入屏蔽信号和读访问的输出使能信号。
在写周期中,如果DQM采样为高电平,则屏蔽输入数据。在读周期中,
如果DQM采样为高电平,则SDRAM输出缓冲器被置于高阻态。复位解除
置位后,SDDQM变为高电平,直到SDRAM初始化完成,然后它变为低电
平,不管有无SDRAM访问发生。
SDRAM时钟输出。此引脚的时钟驱动器不同于所有其它时钟驱动器。参
见第65页的图47。对于100引脚封装型号,应将SDCTL寄存器的DSDCTL位
设为1以禁用SDRAM接口,避免不必要的电源切换。更多信息请参阅
《ADSP-214xx SHARC处理器硬件参考》。
DAI _P20–1
I/O/T (ipu)
高阻态
DPI _P14–1
I/O/T (ipu)
高阻态
WDT_CLKIN
I
看门狗定时器时钟输入。不使用时,应将此引脚拉低。
WDT_CLKO
O
看门狗谐振器焊盘输出。
WDTRSTO
O (ipu)
看门狗定时器复位输出。
数字应用接口。这些引脚提供DAI SRU的物理接口。DAI SRU配置寄存器定
义连接到该引脚及其输出使能的片内音频中心外设输入或输出的组合。
然后,这些外设的配置寄存器就可以确定该引脚的确切行为。DAI SRU中
存在的任何输入或输出信号都可以路由至其中的任意引脚。
数字外设接口。这些引脚提供DPI SRU的物理接口。DPI SRU配置寄存器定
义连接到该引脚及其输出使能的片内外设输入或输出的组合。然后,这
些外设的配置寄存器就可以确定该引脚的确切行为。DPI SRU中存在的任
何输入或输出信号都可以路由至其中的任意引脚。
表11的“类型”栏中包括下列符号:A = 异步,I = 输入,O = 输出,S = 同步,A/D = 有源驱动,O/D = 开漏,T = 三态,ipd = 内部下
拉电阻,ipu = 内部上拉电阻。内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部
焊盘上拉或下拉至期望的逻辑电平,应使用外部电阻。无法使能或禁用内部上拉/下拉电阻,无法设置这些电阻的值。内部上拉
电阻的范围为26 kΩ至63 kΩ。内部下拉电阻的范围为31 kΩ至85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平;典型
条件下,该电压在2.3 V到2.7 V范围内。
本表中,除热二极管、移位寄存器和实时时钟(RTC)引脚外,所有其它引脚均为LVTTL兼容型。
88引脚LFCSP_VQ和100引脚LQFP封装未提供全部引脚。更多信息请参阅第3页的表2和第70页的表62。
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表11. 引脚描述(续)
复位期间/之后
的状态
描述
名称
类型
THD_P
I
热二极管阳极。不用时,此引脚可悬空。
THD_M
O
热二极管阴极。不用时,此引脚可悬空。
MLBCLK
I
MLBDAT
I/O/T(3引脚
模式)。
I(5引脚模式)
高阻态
MLBSIG
高阻态
MLBDO
I/O/T(3引脚
模式)。
I(5引脚模式)
O/T
高阻态
MLBSO
O/T
高阻态
媒体局部总线时钟。此时钟由MLB控制器产生,与MOST网络同步,为整
个MLB接口(49.152 MHz,FS=48 kHz)提供时序。不使用MLB控制器时,此
引脚应接地。
媒体局部总线数据。MLBDAT线由MLB发送器件驱动,并由所有其它MLB
器件接收,包括MLB控制器。MLBDAT线承载实际的数据。在5引脚MLB模
式下,此引脚仅为输入。不使用MLB控制器时,此引脚应接地。
媒体局部总线信号。这是一个多路复用信号,承载MLB控制器产生的通
道/地址,以及来自MLB器件的命令和接收状态字节。在5引脚模式下,此
引脚仅为输入。不使用MLB控制器时,此引脚应接地。
媒体局部总线数据输出(5引脚模式)。该引脚只能用于5引脚MLB模式,用
作输出数据引脚。不使用MLB控制器时,此引脚应接地。
媒体局部总线信号输出(5引脚模式)。该引脚只能用于5引脚MLB模式,用
作输出信号引脚。不使用MLB控制器时,此引脚应接地。
SR_SCLK
I (ipu)
移位寄存器串行时钟。(高电平有效,上升沿敏感)
SR_CLR
I (ipu)
移位寄存器复位。(低电平有效)
SR_SDI
I (ipu)
SR_SDO
O (ipu)
SR_LAT
I (ipu)
SR_LDO17–0
O/T (ipu)
RTXI
I
RTC晶振输入。如果不使用RTC,此引脚必须为NC(不连接),RTC_INIT寄
存器的RTC_PDN和RTC_BUSDIS位必须置1。
RTXO
O
RTC晶振输出。如果不使用RTC,此引脚必须为NC(不连接)。
RTCLKOUT
O (ipd)
RTC时钟输出。用于校准目的。时钟运行速率为1 Hz。如果不使用RTC,此
引脚必须为NC(不连接)。
移位寄存器串行数据输入。
Driven Low
移位寄存器串行数据输出。
移位寄存器锁存器时钟输入。(高电平有效,上升沿敏感)
高阻态
移位寄存器并行数据输出。
表11的“类型”栏中包括下列符号:A = 异步,I = 输入,O = 输出,S = 同步,A/D = 有源驱动,O/D = 开漏,T = 三态,ipd = 内部下
拉电阻,ipu = 内部上拉电阻。内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部
焊盘上拉或下拉至期望的逻辑电平,应使用外部电阻。无法使能或禁用内部上拉/下拉电阻,无法设置这些电阻的值。内部上拉电
阻的范围为26 kΩ至63 kΩ。内部下拉电阻的范围为31 kΩ至85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平;典型条件
下,该电压在2.3 V到2.7 V范围内。
本表中,除热二极管、移位寄存器和实时时钟(RTC)引脚外,所有其它引脚均为LVTTL兼容型。
88引脚LFCSP_VQ和100引脚LQFP封装未提供全部引脚。更多信息请参阅第3页的表2和第70页的表62。
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表11. 引脚描述(续)
复位期间/之后
的状态
描述
名称
类型
TDI
I (ipu)
TDO
O/T
TMS
I (ipu)
测试模式选择(JTAG)。用于控制测试状态机。
TCK
I
TRST
I (ipu)
EMU
O (O/D, ipu)
测试时钟(JTAG)。为JTAG边界扫描提供时钟。为使器件正常工作,上电后
TCK必须置位(变为低电平)或保持低电平。
测试复位(JTAG)。复位测试状态机。为使处理器正常工作,上电后TRST必
须置位(变为低电平)或保持低电平。
仿真状态。只能连接到Analog Devices DSP工具JTAG仿真器目标板产品线。
CLK_CFG1–0
I
CLKIN
I
XTAL
O
RESET
I
RESETOUT/RUNRSTIN I/O (ipu)
BOOT_CFG2–0
I
测试数据输入(JTAG)。为边界扫描逻辑提供串行数据。
高阻态
高阻态
测试数据输出(JTAG)。边界扫描路径的串行扫描输出。
内核与CLKIN比率控制。这些引脚设置启动时钟频率。注意,内核退出复
位状态后,可以随时设置PMCTL寄存器中的PLL倍频器和分频器以更改工
作频率。允许值如下:
00 = 8:1
01 = 32:1
10 = 16:1
11 = 保留
本地时钟输入。与XTAL一起使用。CLKIN为时钟输入。它配置处理器以使
用内部时钟发生器或外部时钟源。将必要的元件连接到CLKIN和XTAL可使
能内部时钟发生器。将外部时钟连接到CLKIN,同时不连接XTAL,可将处
理器配置为使用外部时钟源,如外部时钟振荡器。CLKIN不得中止、更改
或在额定频率以下工作。
晶振端子。与CLKIN一起使用以驱动外部晶振。
处理器复位。将处理器复位至已知状态。解除置位后会延迟4096 CLKIN周
期以便PLL锁定。经过此时间后,内核开始从硬件复位矢量地址执行程序。
RESET输入在上电时必须置位(低电平)。
复位输出/运行复位输入。此引脚的默认设置为复位输出。此引脚还有一
个功能,即用作RUNRSTIN,将RUNRSTCTL寄存器的位0置1可使能该功能。更
多信息请参阅《ADSP-214xx SHARC处理器硬件参考》。
引导配置选择。这些引脚选择处理器的引导模式。BOOT_CFG引脚必须在
RESET(硬件和软件)去置位之前有效。BOOT_CFG2引脚仅在196引脚封装上
提供。
表11的“类型”栏中包括下列符号:A = 异步,I = 输入,O = 输出,S = 同步,A/D = 有源驱动,O/D = 开漏,T = 三态,ipd = 内部下
拉电阻,ipu = 内部上拉电阻。
内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑
电平,应使用外部电阻。无法使能或禁用内部上拉/下拉电阻,无法设置这些电阻的值。内部上拉电阻的范围为26 kΩ至63 kΩ。内
部下拉电阻的范围为31 kΩ至85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平;典型条件下,该电压在2.3 V到2.7 V范围内。
本表中,除热二极管、移位寄存器和实时时钟(RTC)引脚外,所有其它引脚均为LVTTL兼容型。
88引脚LFCSP_VQ和100引脚LQFP封装未提供全部引脚。更多信息请参阅第3页的表2和第70页的表62。
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表12. 引脚列表,电源和地
名称
类型
描述
VDD_INT
P
内部电源。
VDD_EXT
P
I/O电源。
VDD_RTC
P
实时时钟电源。不使用RTC时,此引脚应连接VDD_EXT。
G
地。
P
热二极管电源。不用时,此引脚可悬空。
GND
1
VDD_THD
1
裸露焊盘须电连接和热连接到GND。为此,应将裸露焊盘焊接到大小与之相同的GND PCB焊盘。GND PCB焊盘应可靠地连接到PCB中的GND层,以
实现最佳的电性能和热性能。另请参见第68页的88-LFCSP_VQ引脚分配和第70页的100-LQFP_EP引脚分配。
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技术规格
工作条件
描述
VDD_INT
VDD_EXT
VDD_THD
VDD_RTC
VIH 2
VIL 3
VIH_CLKIN 3
VIL_CLKIN
TJ
内部(内核)电源电压
外部(I/O)电源电压
热二极管电源电压
实时时钟电源电压
高电平输入电压(VDD_EXT = 最大值时)
低电平输入电压(VDD_EXT = 最小值时)
高电平输入电压(VDD_EXT = 最大值时)
低电平输入电压(VDD_EXT = 最大值时)
TAMBIENT为0°C到+70°C时88引脚LFCSP_VQ的结
温范围
TAMBIENT为–40°C至+85°C时88引脚LFCSP_VQ的
结温范围
TAMBIENT为–40°C至+105°C时88引脚LFCSP_VQ
的结温范围
TAMBIENT为0°C到+70°C时100引脚LQFP_EP的结
温范围
TAMBIENT为–40°C到+85°C时100引脚LQFP_EP的
结温范围
TAMBIENT为–40°C到+105°C时100引脚LQFP_EP
的结温范围
TAMBIENT为0°C到+70°C时196引脚CSP_BGA的结
温范围
TAMBIENT为–40°C到+85°C时196引脚CSP_BGA的
结温范围
TJ
TJ 4
TJ
TJ 4
TJ 4
TJ 5
TJ 5
1
2
3
4
5
200 MHz
266 MHz
300 MHz
最小值 标称值 最大值 最小值 标称值 最大值 最小值 标称值 最大值 单位
参数1
2.2
–0.3
0
0.8
VDD_EXT
+0.8
105
2.2
–0.3
N/A
0.8
VDD_EXT 2.2
+0.8
–0.3
N/A
N/A
0.8
VDD_EXT
+0.8
N/A
V
V
V
V
V
V
V
V
°C
–40
+115
N/A
N/A
N/A
N/A
°C
–40
+125
N/A
N/A
N/A
N/A
°C
0
105
0
105
N/A
N/A
°C
N/A
N/A
–40
+125
N/A
N/A
°C
–40
+125
–40
+125
N/A
N/A
°C
N/A
N/A
0
105
0
100
°C
N/A
N/A
–40
+125
N/A
N/A
°C
1.14
3.13
3.13
2.0
2.0
1.2
3.3
3.3
3.0
1.26
3.47
3.47
3.6
1.14
3.13
3.13
2.0
2.0
1.2
3.3
3.3
3.0
1.26
3.47
3.47
3.6
1.25
3.13
3.13
2.0
2.0
1.3
3.3
3.3
3.0
1.35
3.47
3.47
3.6
规格如有变更恕不另行通知。
适用于输入和双向引脚: ADDR23–0, DATA15–0, FLAG3–0, DAI_Px, DPI_Px, BOOT_CFGx, CLK_CFGx, RUNRSTIN, RESET, TCK, TMS, TDI, TRST, SDA10, AMI_ACK, MLBCLK,
MLBDAT, MLBSIG.
适用于输入引脚CLKIN、WDT_CLKIN。
仅适用于汽车应用型号。参见第75页的汽车应用产品。
仅温度范围为0°C至+70°C的产品支持实时时钟(RTC),所有其它温度等级的产品均不支持。未使用RTC引脚的状态参见第16页的表11。
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ADSP-21477/ADSP-21478/ADSP-21479
电气特性
200 MHz
1
266 MHz
300 MHz
参数
描述
测试条件
最小值 最大值
最小值 最大值
最小值 最大值
单位
VOH 2
高电平输出电压
2.4
2.4
2.4
V
VOL 2
低电平输出电压
IIH4, 5
高电平输入电流
IIL 4
IILPU 5
IOZH6, 7
低电平输入电流
低电平输入电流上拉
三态漏电流
IOZL 6
IOZLPU 7
IOZHPD 8
三态漏电流
三态漏电流上拉
三态漏电流下拉
IDD_RTC
IDD_INT 9
VDD_RTC电流
电源电流(内部)
@ VDD_EXT = Min,
IOH = –1.0 mA3
@ VDD_EXT = 最小值,
IOL = 1.0 mA3
@ VDD_EXT = 最大值,
VIN = VDD_EXT最大值
@ VDD_EXT = 最大值,VIN = 0 V
@ VDD_EXT = 最大值,VIN = 0 V
@ VDD_EXT = 最大值,
VIN = VDD_EXT最大值
@ VDD_EXT = Max, VIN = 0 V
@ VDD_EXT = Max, VIN = 0 V
@ VDD_EXT = Max,
VIN = VDD_EXT Max
@ VDD_RTC = 3.0, TJ = 25°C
fCCLK > 0 MHz
CIN10, 11
输入电容
TCASE = 25°C
0.4
0.4
0.4
V
10
10
10
μA
–10
200
10
–10
200
10
–10
200
10
μA
μA
μA
–10
200
200
–10
200
200
–10
200
200
μA
μA
μA
0.76
Table 14 +
Table 15
× ASF
0.76
Table 14
+
Table 15
× ASF
5
0.76
Table 14
+
Table 15
× ASF
5
μA
mA
5
1
pF
规格如有变更恕不另行通知。
适用于输出和双向引脚: ADDR23-0, DATA15-0, AMI_RD, AMI_WR, FLAG3–0, DAI_Px, DPI_Px, EMU, TDO, RESETOUT ,MLBSIG, MLBDAT, MLBDO,MLBSO, SDRAS, SDCAS,
SDWE, SDCKE, SDA10, SDDQM, MS0-1.
3
有关典型驱动电流能力,参见第65页的输出驱动电流。
4
适用于输入引脚: BOOT_CFGx, CLK_CFGx, TCK, RESET, CLKIN.
5
适用于含内部上拉电阻的输入引脚:TRST、TMS、TDI。
6
适用于三态引脚:TDO、MLBDAT、MLBSIG、MLBDO和MLBSO。
7
适用于含上拉电阻的三态引脚: DAI_Px, DPI_Px, EMU.
8
适用于含下拉电阻的三态引脚: SDCLK.
9
更多信息参见工程师笔记“估算ADSP-214x x SHARC处理器功耗”。
10
适用于所有信号引脚。
11
保证符合要求,但未经测试。
2
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ADSP-21477/ADSP-21478/ADSP-21479
总功耗
本节内容应加以扩充,请参见:估算ADSP-214xx SHARC
处理器功耗(EE-348)。
总功耗包括两个分量:
表13. 活动比例因子(ASF)1
活动
空闲
低
中低
中高
峰值典型(50:50)2
峰值典型(60:40)2
峰值典型(70:30)2
高典型
高
峰值
1. 内部功耗有额外的两个分量:
• 漏 电 流 引 起 的 静 态 功 耗 。 表 14显 示 静 态 功 耗
(IDD_INT_STATIC)与结温(TJ)和内核电压(VDD_INT)的关系。
• 晶体管开关特性和处理器活动水平引起的动态功耗
(IDD_INT_DYNAMIC)。活动水平由“活动比例因子(ASF)”来
衡量,它代表处理器内核上运行的应用程序代码,
包括外设和外部端口的各种活动水平(表13)。动态功
耗通过选择与用户应用最为接近的ASF来计算,然后
将其乘以动态功耗(表15)。
2. 外部功耗是由外部引脚的开关活动引起。
1
2
比例因子(ASF)
0.31
0.53
0.62
0.78
0.85
0.93
1.00
1.18
1.28
1.34
有关ASF表特定的功耗矢量的更多信息,请参阅“估算ADSP-214xx
SHARC处理器功耗”(EE-348)。
连续指令环路(内核)与SDRAM控制代码读写的比值。
表14. 静态电流—IDD_ INT_STATIC (mA)1
电压(VDD_INT)
TJ (°C)
–45
–35
–25
–15
–5
+5
+15
+25
+35
+45
+55
+65
+75
+85
+95
+100
+105
+115
+125
1
1.05 V
< 0.1
< 0.1
< 0.1
< 0.1
0.2
0.5
0.8
1.3
2.0
3.0
4.3
6.0
8.3
11.2
15.2
17.4
20.0
26.3
34.4
1.10 V
< 0.1
< 0.1
0.2
0.4
0.6
0.9
1.4
1.9
2.8
3.9
5.4
7.3
9.9
13.2
17.6
20.2
23.0
30.0
38.9
1.15 V
0.4
0.4
0.4
0.6
0.9
1.3
1.8
2.5
3.4
4.7
6.3
8.6
11.5
15.3
20.1
22.9
26.1
33.9
43.6
1.20 V
0.8
0.7
0.8
1.0
1.3
1.8
2.3
3.1
4.2
5.7
7.6
10.1
13.3
17.5
22.9
25.9
29.5
38.2
48.8
1.25 V
1.3
1.1
1.2
1.4
1.8
2.3
3.0
3.9
5.1
6.7
8.8
11.7
15.3
19.9
26.1
29.4
33.4
42.9
54.8
有效温度和电压范围取决于型号。参见第21页的工作条件。
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1.30 V
2.1
1.7
1.7
1.9
2.3
3.0
3.7
4.7
6.0
7.8
10.3
13.5
17.4
22.6
29.4
33.0
N/A
N/A
N/A
1.35 V
3.3
2.9
2.9
3.2
3.7
4.4
5.1
6.2
8.0
10.1
12.9
16.4
21.2
27.1
34.6
39.2
N/A
N/A
N/A
ADSP-21477/ADSP-21478/ADSP-21479
表15. CCLK域的动态电流—IDD_INT_DYNAMIC(mA,ASF = 1.0)1, 2
电压(VDD_INT)
fCCLK (MHz)
100
150
200
266
300
1
2
1.05 V
75
111
N/A
N/A
N/A
1.10 V
78
117
N/A
N/A
N/A
1.15 V
82
122
162
215
N/A
1.20 V
86
128
170
225
N/A
1.25 V
90
134
178
234
264
1.30 V
95
141
186
246
279
1.35 V
98
146
194
256
291
这些值不是作为独立的最大值规格加以保证,必须与依据第22页的电气特性所示方程式计算的静态电流结合考虑。
有效频率和电压范围取决于型号。参见第21页的工作条件。
ESD灵敏度
最大功耗
关于最大功耗的详细热和功耗信息,参见工程师笔记“估
算ADSP-2147x SHARC处理器功耗”。关于封装热特性的信
息,参见第66页的热特性。
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。尽
管本产品具有专利或专有保护电路,但在遇到高能量
ESD时,器件可能会损坏。因此,应当采取适当的ESD
防范措施,以避免器件性能下降或功能丧失。
封装信息
图4所示的信息提供了封装标识的详情。产品供货的完整
列表请参阅第76页的订购指南。
绝对最大额定值
超出表17所列值可能会导致器件永久性损坏。这只是额定
最值,并不能以这些条件或者在任何其它超出第21页“工作
条件”所示规格的条件下,推断器件能否正常工作。长期
在绝对最大额定值条件下工作会影响器件的可靠性。
表17. 绝对最大额定值
参数
图4. 典型封装标识
内部(内核)电源电压(VDD_INT)
外部(I/O)电源电压(VDD_EXT)
实时时钟电压(VDD_RTC)
热二极管电源电压(VDD_THD)
输入电压
输出电压摆幅
存储温度范围
偏置时的结温
1
表16. 封装标识信息
标识码
t
pp
Z
cc
vvvvvv.x
n.n
#
yyww
1
字段说明
温度范围
封装类型
RoHS合规选项
参见订购指南
组装批次代码
芯片版本
符合RoHS标准
日期代码
仅限非汽车应用型号。关于汽车应用型号的标识信息,请联系ADI公司。
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额定值
–0.3 V至+1.35 V
–0.3 V至+4.6 V
–0.3 V至+4.6 V
–0.3 V至+4.6 V
–0.5 V至+3.8 V
–0.5 V至VDD_EXT +0.5 V
–65°C至+150°C
125°C
ADSP-21477/ADSP-21478/ADSP-21479
时序规格
fINPUT = PLL的输入频率。
应严格遵守给出的时序要求。请勿通过加减其它参数来获
得某些参数。虽然对于个别器件,加减计算可以获得有意
义的结果,但本数据手册给出的值反映的是统计变化和最
差情况。因此,将参数相加以获得更长的时间没有意义。
电压基准电平参见测试条件下第65页的图49。
fINPUT = CLKIN(输入分频器禁用时),或者CLKIN ÷ 2(输入分
频器使能时)。
“开关特性”说明了处理器如何改变其信号。处理器外部的
电路必须兼容这些信号特性。开关特性描述处理器在给定
情况下如何工作。使用开关特性确保与处理器相连的器件
的(如存储器等)所有时序要求都得到满足。
“时序要求”适用于受处理器外部电路控制的信号,如读操
作的数据输入。时序要求保证处理器与其它器件一起正常
工作。
内核时钟要求
处理器的内部时钟(CLKIN的倍数)为内部存储器、处理器
内核和串行端口提供时钟信号。处理器内部时钟频率与外
部(CLKIN)时钟频率的比值通过CLK_CFG1–0引脚配置,
应在复位期间进行。
注意时钟周期的定义,它是CLKIN和适当比例控制的函
数,如表20所示。外设的所有时序规格均相对于tPCLK而定
义。关于各外设的时序信息,参见相关外设部分。
表18. 时钟周期
时序要求
tCK
tCCLK
tPCLK
tSDCLK
图5显示了采用外部振荡器或晶体时内核与CLKIN的关系。
阴影显示的分频器/倍频器模块表示此处的时钟比可以通过
硬件或软件,利用电源管理控制寄存器(PMCTL)设置。更
多信息请参阅《ADSP-214xx SHARC处理器硬件参考》。
处理器内部时钟的开关频率高于系统输入时钟(CLKIN)。
为产生内部时钟,处理器使用内部锁相环(PLL,见图5)。
这种基于PLL的时序可将系统时钟(CLKIN)信号与处理器内
部时钟之间的偏斜降至最低。
电压控制振荡器(VCO)
应用设计中,所选的PLL倍频器值应使得VCO频率绝不会
超过表20规定的fVCO。
• 如果未使能输入分频器(INDIV = 0),CLKIN与PLLM的
乘积不得超过表20规定的fVCO(最大值)的1/2。
• 如果已使能输入分频器(INDIV = 1),CLKIN与PLLM的
乘积不得超过表20规定的fVCO(最大值)。
VCO频率计算如下:
fVCO = 2 × PLLM × fINPUT
fCCLK = (2 × PLLM × fINPUT) ÷ PLLD
其中:
fVCO = VCO输出
PLLM = PMCTL寄存器中设置的倍频器值。复位期间,PLLM
值从CLK_CFG引脚选择的比值获得。
PLLD = 2、4、8或16,取决于PMCTL寄存器中设置的分频
器值。复位期间,此值为2。
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描述
CLKIN时钟周期
处理器内核时钟周期
外设时钟周期 = 2 × tCCLK
SDRAM时钟周期 = (tCCLK) × SDCKR
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ADSP-21477/ADSP-21478/ADSP-21479
PMCTL
(SDCKR)
PMCTL
(PLLBP)
XTAL
CLKIN
DIVIDER
fINPUT
BUF
LOOP
FILTER
VCO
CLK_CFGx/
PMCTL (2 × PLLM)
PMCTL
(INDIV)
fVCO
PLL
DIVIDER
PMCTL
(PLLD)
fCCLK
CCLK
SDRAM
DIVIDER
DIVIDE
BY 2
PMCTL
(PLLBP)
BYPASS
MUX
CLKIN
BYPASS
MUX
PLL
PCLK
fVCO ÷ (2 × PLLM)
PCLK
CCLK
RESET
DELAY OF
4096 CLKIN
CYCLES
PIN
MUX
CLKOUT (TEST ONLY)*
RESETOUT
图5. 内核时钟和系统时钟与CLKIN的关系
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RESETOUT
CORESRST
*CLKOUT (TEST ONLY) FREQUENCY IS THE SAME AS fINPUT.
THIS SIGNAL IS NOT SPECIFIED OR SUPPORTED FOR ANY DESIGN.
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BUF
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SDCLK
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• 如果VDD_INT电源在VDD_EXT电源之后上电,任何引脚
(如RESETOUT和RESET等)实际上都可以暂时驱动,
直至VDD_INT轨完成上电。电路板上共享这些信号的系
统必须根据此特性确定是否有需要解决的问题。
上电时序控制
处理器启动的时序要求如表19所示。虽然VDD_EXT与VDD_INT
之间没有特定上电时序要求,但系统设计应考虑以下几点。
• 不应让一个电源长时间处于上电状态(> 200 ms),然后
让另一电源开始斜坡上升。
注意,在上电期间,如果VDD_INT电源在VDD_EXT之后上电,
则任何引脚上都可能观测到大小相当于三态漏电流(上拉/
下拉)的漏电流,哪怕该引脚仅支持输入(例如RESET引
脚),直至VDD_INT轨上电为止。
表19. 上电时序要求(处理器启动)
参数
时序要求
tRSTVDD
tIVDDEVDD
tCLKVDD1
tCLKRST
tPLLRST
开关特性
tCORERST
1
2
3
4
5
最小值
RESET 低电平,然后VDD_EXT或VDD_INT开启
VDD_INT开启,然后VDD_EXT开启
VDD_INT和VDD_EXT有效,然后CLKIN有效
CLKIN有效,然后RESET解除置位
PLL控制建立,然后RESET解除置位
0
–200
0
102
203
RESET解除置位,然后内核复位解除置位
4096 × tCK + 2 × tCCLK 4, 5
最大值
+200
200
单位
ms
ms
ms
µs
µs
有效VDD_INT和VDD_EXT假定电源已完全上升至标称值(哪个电源先上电无关紧要)。根据电源子系统的设计不同,电压斜坡速率可能是数微秒到数百毫秒。
假定达到晶振最差情况启动时序要求后,CLKIN信号保持稳定。关于启动时间,请参见晶振制造商的数据手册。如果XTAL引脚和内部振荡器电路与外部晶振
一起使用,假定振荡器最长启动时间为25 ms。
基于CLKIN周期。
上电序列完成之后应用。后续复位至少需要4个CLKIN周期才能使RESET保持低电平,从而正确初始化并恢复所有I/O引脚的默认状态。
4096周期数依据表21的tSRST规格而定。如果未满足建立时间要求,可以给内核复位时间增加一个CLKIN周期,使得最大周期数为4097。
tRSTVDD
RESET
VDDINT
tIVDDEVDD
VDDEXT
tCLKVDD
CLKIN
tCLKRST
CLK_CFG1–0
tPLLRST
tCORERST
RESETOUT
图6. 上电时序
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ADSP-21477/ADSP-21478/ADSP-21479
时钟输入
表20. 时钟输入
参数
时序要求
tCK
tCKL
tCKH
tCKRF
tCCLK2
fVCO3
tCKJ4, 5
1
2
3
4
5
最小值
CLKIN周期
CLKIN低电平宽度
CLKIN高电平宽度
CLKIN上升/下降(0.4 V至2.0 V)
CCLK周期
VCO频率
CLKIN抖动容差
200 MHz
最大值
40
20
20
100
45
45
3
10
600
+250
5
200
–250
最小值
266 MHz
最大值
30 1
15
15
3.75
200
–250
100
45
45
3
10
600
+250
仅适用于CLKCFG1–0 = 00且PMCTL的PLL控制位为默认值的情况。
对PMCTL寄存器PLL控制位的任何改变都必须满足内核时序规格tCCLK。
VCO图参见第25页的图5。
为进行精确时序分析,实际输入抖动应与交流规格一起考虑。
抖动规格表示抖动的最大峰峰值时间间隔误差(TIE)。
tCKJ
tCK
CLKIN
tCKH
tCKL
图7. 时钟输入
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最小值
26.661
13.33
13.33
3.33
200
–250
300 MHz
最大值
100
45
45
3
10
600
+250
单位
ns
ns
ns
ns
ns
MHz
ps
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式工作的晶体的元件连接。注意,时钟速率是利用16.67 MHz
晶体和PLL倍频器比16:1实现的(CCLK:CLKIN实现266 MHz
的时钟速度)。要实现最高内核时钟速率,程序需配置
PMCTL寄存器中的倍频器位。
时钟信号
处理器可以使用外部时钟或晶体。参见表11的CLKIN引脚
描述。将必要的器件连接到CLKIN和XTAL后,程序可以
配置处理器使用内部时钟发生器。图8显示用于以基频模
ADSP-2147x
CLKIN
R1
1MΩ *
XTAL
R2
47Ω *
C1
22pF
C2
22pF
Y1
CHOOSE C1 AND C2 BASED ON THE CRYSTAL Y1.
CHOOSE R2 TO LIMIT CRYSTAL DRIVE POWER.
REFER TO CRYSTAL MANUFACTURER'S SPECIFICATIONS
16.67
*TYPICAL VALUES
图8. 266 MHz操作(基频模式晶振)
复位
表21. 复位
参数
时序要求
tWRST1
tSRST
1
最小值
RESET 低电平脉冲宽度
RESET 建立,然后CLKIN变为低电平
最大值
4 × tCK
8
单位
ns
ns
上电序列完成之后应用。上电时,在RESET为低电平的同时,处理器内部锁相环需要不超过100 μs的时间,假定VDD和CLKIN保持稳定(不包括外部晶振的启动
时间)。
CLKIN
tWRST
tSRST
RESET
图9. 复位
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ADSP-21477/ADSP-21478/ADSP-21479
运行复位
以 下 时 序 规 格 适 用 于 配 置 为 RESETOUT的 RUNRSTIN/
RUNRSTIN引脚。
表22. 运行复位
参数
时序要求
tWRUNRST
tSRUNRST
最小值
最大值
单位
4 × tCK
8
运行RESET低电平脉冲宽度
运行RESET建立,然后CLKIN变为高电平
ns
ns
CLKIN
tWRUNRST
tSRUNRST
RUNRSTIN
图10. 运行复位
中断
以下时序规格适用于配置为IRQ0、IRQ1和IRQ2中断的
FLAG0、FLAG1和FLAG2引脚,以及配置为中断的DAI_
P20–1和DPI_P14–1引脚。
表23. 中断
参数
时序要求
tIPW
最小值
IRQx 脉冲宽度
2 × tPCLK + 2
INTERRUPT
INPUTS
tIPW
图11. 中断
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最大值
单位
ns
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内核定时器
以 下 时 序 规 格 适 用 于 配 置 为 内 核 定 时 器 (TMREXP)的
FLAG3引脚。
表24. 内核定时器
参数
开关特性
tWCTIM
最小值
TMREXP脉冲宽度
88引脚LFCSP封装
最大值
最小值
4 × tPCLK – 1.55
所有其它封装
最大值
4 × tPCLK – 1.2
单位
ns
tWCTIM
FLAG3
(TMREXP)
图12. 内核定时器
定时器PWM_OUT周期时序
以下时序规格适用于PWM_OUT(脉冲宽度调制)模式下的
timer0和timer1。定时器信号通过DPI SRU路由至DPI_P14–1引
脚。因此,下面提供的时序规格在DPI_P14–1引脚上有效。
表25. 定时器PWM_OUT时序
参数
开关特性
tPWMO
最小值
定时器脉冲宽度输出
88引脚LFCSP封装
最大值
2 × t PCLK – 1.65
最小值
2 × (231 – 1) × tPCLK
tPWMO
PWM
OUTPUTS
图13. 定时器PWM_OUT时序
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2 × tPCLK – 1.2
所有其它封装
最大值
2 × (231 – 1) × tPCLK
单位
ns
ADSP-21477/ADSP-21478/ADSP-21479
定时器WDTH_CAP时序
以下时序规格适用于WDTH_CAP(脉冲宽度计数和捕捉)模
式 下 的 timer0和 timer1。 定 时 器 信 号 通 过 SRU路 由 至
DPI_P14–1引脚。因此,下面提供的时序规格在DPI_P14–1
引脚上有效。
表26. 定时器宽度捕捉时序
参数
时序要求
tPWI
定时器脉冲宽度
最小值
最大值
单位
2 × tPCLK
2 × (231 – 1) × tPCLK
ns
最小值
最大值
单位
100
1000
ns
3
7.6
ns
tPWI
TIMER
CAPTURE
INPUTS
图14. 定时器宽度捕捉时序
看门狗定时器时序
表27. 看门狗定时器时序
参数
时序要求
tWDTCLKPER
开关特性
tRST
tRSTPW
1
WDT时钟上升沿至看门狗定时器
RESET下降沿
复位脉冲宽度
64 × tWDTCLKPER1
使用内部振荡器时,1/tWDTCLKPER范围为1.5 MHz至2.5 MHz,WDT_CLKIN引脚应拉低。
tWDTCLKPER
WDT_CLKIN
tRST
tRSTPW
WDTRSTO
图15. 看门狗定时器时序
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ns
ADSP-21477/ADSP-21478/ADSP-21479
引脚到引脚直接路由(DAI和DPI)
仅限引脚直接连接(例如DAI_PB01_I到DAI_PB02_O)。
表28. DAI/DPI引脚到引脚路由
参数
时序要求
tDPIO
延迟DAI/DPI引脚输入有效到DAI/DPI输出有效
最小值
最大值
单位
1.5
10
ns
DAI_Pn
DPI_Pn
tDPIO
DAI_Pm
DPI_Pm
图16. DAI引脚到引脚直接路由
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ADSP-21477/ADSP-21478/ADSP-21479
精密时钟发生器(引脚直接路由)
出不是直接路由至/从DAI引脚(通过引脚缓冲器),则无时
序数据可用。所有时序参数和开关特性均适用于外部DAI
引脚(DAI_P01 – DAI_P20)。
此时序仅在SRU配置如下时有效:精密时钟发生器(PCG)
直接从DAI引脚(通过引脚缓冲器)获得输入,并将输出直
接发送到DAI引脚。对于其它情况,如果PCG的输入和输
表29. 精密时钟发生器(引脚直接路由)
参数
时序要求
tPCGIP
输入时钟周期
PCG输入时钟下降沿之前的
tSTRIG
PCG触发建立时间
tHTRIG
PCG输入时钟下降沿之后的
PCG触发保持时间
开关特性
PCG输入时钟之后的PCG输
tDPCGIO
出时钟和帧同步有效沿延
迟时间
最小值
88引脚LFCSP封装
最大值
最小值
所有其它封装
最大值
单位
tPCLK × 4
4. 5
tPCLK × 4
4.5
ns
ns
3
3
ns
2 × tPCLK
2.5
12.5
2.5
ns
tDTRIGCLK
PCG触发之后的PCG输出时 2.5 + (2.5 × tPCGIP)
2 × tPCLK + (2.5 × tPCGIP) 2.5 + (2.5 × tPCGIP)
12.5 + (2.5 × tPCGIP) ns
钟延迟时间
tDTRIGFS PCG触发之后的PCG帧同步 2.5 + ((2.5 + D – PH) × 2 × tPCLK + ((2.5 + D – 2.5 + ((2.5 + D – PH) × 12.5 + ((2.5 + D – PH) ns
延迟时间
tPCGIP)
× tPCGIP)
tPCGIP)
PH) × tPCGIP)
tPCGOW1 输出时钟周期
2 × tPCGIP – 1
ns
2 × tPCGIP – 1
D = FSxDIV,PH = FSxPHASE。更多信息请参阅《ADSP-214xx SHARC处理器硬件参考》的“精密时钟发生器”部分。
1
正常工作模式。
tSTRIG
tHTRIG
DAI_Pn
DPI_Pn
PCG_TRIGx_I
DAI_Pm
DPI_Pm
PCG_EXTx_I
(CLKIN)
tPCGIP
tDPCGIO
DAI_Py
DPI_Py
PCK_CLKx_O
tDTRIGCLK
tDPCGIO
DAI_Pz
DPI_Pz
PCG_FSx_O
tDTRIGFS
图17. 精密时钟发生器(引脚直接路由)
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tPCGOW
ADSP-21477/ADSP-21478/ADSP-21479
标志
配置为FLAGS时,以下提供的时序规格适用于ADDR23–0和
DATA7–0。有关标志使用的更多信息,参见第16页的表11。
表30. 标志
参数
时序要求
tFIPW
开关特性
tFOPW
最小值
最大值
单位
FLAG输入脉冲宽度1
2 × tPCLK + 3
ns
FLAG输出脉冲宽度1
2 × tPCLK – 3.5
ns
1 适用于标志连接到DPI_P14–1、ADDR23–0、DATA7–0和FLAG3–0引脚的情况。
FLAG
INPUTS
tFIPW
FLAG
OUTPUTS
tFOPW
图18. 标志
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ADSP-21477/ADSP-21478/ADSP-21479
SDRAM接口时序
表31. SDRAM接口时序
参数
时序要求
tSSDAT
tHSDAT
开关特性
tSDCLK1
tSDCLKH
tSDCLKL
tDCAD2
tHCAD2
tDSDAT
tENSDAT
1
2
133 MHz
最大值
最小值
最小值
150 MHz
最大值
单位
SDCLK之前DATA建立时间
SDCLK之后DATA保持时间
0.7
1 .6 6
0.7
1 .5
ns
ns
SDCLK周期
SDCLK高电平宽度
SDCLK低电平宽度
SDCLK之后命令、ADDR、数据延迟时间
SDCLK之后命令、ADDR、数据保持时间
SDCLK之后数据禁用时间
SDCLK之后数据使能时间
7.5
2.5
2.5
6.66
2.2
2.2
ns
ns
ns
ns
ns
ns
ns
5
4.75
1
1
6.2
5.3
0.3
0.3
系统应使用速度等级高于所需SDRAM控制器速度的SDRAM型号。例如,要以133 MHz运行SDRAM控制器,应使用速度等级为143 MHz或更高的SDRAM型号。
有关SDRAM接口硬件设计指南的更多信息,参见工程师笔记“SDRAM存储器与SHARC处理器接口”(EE-286)。
命令引脚包括: SDCAS, SDRAS, SDWE, MSx, SDA10, SDQM, SDCKE.
tSDCLKH
tSDCLK
SDCLK
tSSDAT
tHSDAT
tSDCLKL
DATA (IN)
tDCAD
tENSDAT
tHCAD
DATA (OUT)
tDCAD
tHCAD
COMMAND/ADDR
(OUT)
图19. SDRAM接口时序
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tDSDAT
ADSP-21477/ADSP-21478/ADSP-21479
AMI读取
与存储器异步接口时使用以下规格。注意,AMI_ACK、
ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适
用于异步访问模式。
表32. AMI读取
参数
时序要求
tDAD1, 2, 3
tDRLD1, 3
tSDS4, 5
tHDRH
tDAAK2, 6
tDSAK4
开关特性
tDRHA
tDARL2
tRW
tRWR
最小值
地址选择延迟到数据有效
AMI_RD 低电平到数据有效
数据建立到AMI_RD高电平
从AMI_RD高电平到数据保持
从地址选择到AMI_ACK延迟
从AMI_RD低电平到AMI_ACK延迟
2.6
0.4
AMI_RD高电平之后地址选择保持时间
地址选择到AMI_RD低电平
AMI_RD 脉冲宽度
AMI_RD 高电平到AMI_RD低电平
RHC + 0.38
tSDCLK – 5
W – 1.4
HI + tSDCLK – 1.2
最大值
单位
W + tSDCLK – 6.32
W–3
ns
ns
ns
ns
ns
ns
tSDCLK – 10 + W
W – 7.0
ns
ns
ns
ns
W = (AMICTLx寄存器指定的等待状态数) × tSDCLK。
RHC = (AMICTLx寄存器指定的读取保持周期数) × tSDCLK
PREDIS = 0时
HI = RHC:从同一模块的读到读
HI = RHC + IC:从不同模块的读到读
HI = RHC + Max (IC, (4 × tSDCLK)):从相同或不同模块的读到写
PREDIS = 1时
HI = RHC + Max (IC, (4 × tSDCLK)):从相同或不同模块的读到写
HI = RHC + (3 × tSDCLK):从同一模块的读到读
HI = RHC + Max (IC, (3 × tSDCLK)):从不同模块的读到读
IC = (AMICTLx寄存器指定的空闲周期数) × tSDCLK
H = (AMICTLx寄存器指定的保持周期数) × tSDCLK。
1
数据延迟/设置:系统必须满足tDAD、tDRLD或tSDS要求。
参考AMI_MSx的下降沿。
3
tDAD和tDRLD参数的时序要求值的上限适用于AMI_ACK始终为高电平且未使用ACK功能的情况。
4
注意,AMI_ACK、ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适用于异步访问模式。
5
数据保持:用户必须满足异步访问模式的tHDRH要求。给定容性和直流负载时,保持时间的计算参见第65页的测试条件。
6
AMI_ACK延迟/设置:用户必须满足tDAAK或tDSAK要求,以使AMI_ACK解除置位(低电平)。
2
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ADSP-21477/ADSP-21478/ADSP-21479
ADDR
MSx
tDARL
tRW
tDRHA
RD
tDRLD
tSDS
tDAD
tHDRH
DATA
tRWR
tDSAK
tDAAK
ACK
WR
图20. AMI读取
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ADSP-21477/ADSP-21478/ADSP-21479
AMI写入
与存储器异步接口时使用以下规格。注意,AMI_ACK、
ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适
用于异步访问模式。
表33. AMI写入
参数
时序要求
tDAAK
从地址选择到AMI_ACK延迟1, 2
tDSAK
从AMI_WR低电平到AMI_ACK延迟1, 3
开关特性
tDAWH
地址选择到AMI_WR解除置位2
tDAWL
地址选择到AMI_WR低电平2
tWW
AMI_WR 脉冲宽度
tDDWH
AMI_WR高电平之前数据建立时间
tDWHA
AMI_WR解除置位之后地址保持时间
AMI_WR解除置位之后数据保持时间
tDWHD
tDATRWH
AMI_WR解除置位之后数据禁用时间4
tWWR
AMI_WR 高电平到AMI_WR低电平5
tDDWR
AMI_RD低电平之前数据禁用时间
tWDE
AMI_WR 低电平到数据使能
W = (AMICTLx寄存器指定的等待状态数) × tSDCLK
H = (AMICTLx寄存器指定的保持周期数) × tSDCLK
1
2
3
4
5
最小值
tSDCLK – 4.4 + W
tSDCLK – 4.5
W – 1.3
tSDCLK – 4.3 + W
H
H
tSDCLK – 1.37 + H
tSDCLK – 1.5 + H
2 × tSDCLK – 7.1
tSDCLK – 4.5
最大值
单位
tSDCLK – 10.1 + W
W – 7.1
ns
ns
tSDCLK + 6.75+ H
AMI_ACK延迟/设置:系统必须满足tDAAK或tDSAK要求,以使AMI_ACK解除置位(低电平)。
AMI_MSx的下降沿为基准。
注意,AMI_ACK、ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适用于异步访问模式。
给定容性和直流负载时,保持时间的计算参见第65页的测试条件。
写到写:tSDCLK + H,适用于相同模块和不同模块两种情况。写到读:3 × tSDCLK + H,适用于相同模块和不同模块两种情况。
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ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
ADDR
MSx
tDWHA
tDAWH
tDAWL
tWW
WR
tWWR
tWDE
tDATRWH
tDDWH
DATA
tDSAK
tDWHD
tDAAK
ACK
RD
图21. AMI写入
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tDDWR
ADSP-21477/ADSP-21478/ADSP-21479
串行端口
在从器件发送模式和主器件接收模式下,串行端口最大频
率为fPCLK/8。在主器件发送模式和从器件接收模式下,串
行端口最大时钟频率为fPCLK/4。
串行端口信号(SCLK、FS、数据通道A、数据通道B)通过
SRU路由至DAI_P20–1引脚。因此,下面提供的时序规格
在DAI_P20–1引脚上有效。
为确定在时钟速度n时两个器件之间通信是否可行,必须
确认以下规格:1) 帧同步延迟和帧同步建立/保持;2) 数据
延迟和数据建立/保持;3) SCLK宽度。
表34. 串行端口—外部时钟
参数
时序要求
tSFSE1
SCLK之前帧同步建立时间
(发送或接收模式下外部产生的帧同步)
tHFSE1 SCLK之后帧同步保持时间
(发送或接收模式下外部产生的帧同步)
tSDRE1 接收SCLK之前接收数据建立时间
tHDRE1 SCLK之后接收数据保持时间
tSCLKW SCLK宽度
tSCLK
SCLK周期
开关特性
tDFSE2 SCLK之后帧同步延迟时间
(发送或接收模式下内部产生的帧同步)
tHOFSE2 SCLK之后帧同步保持时间
(发送或接收模式下内部产生的帧同步)
tDDTE2 发送SCLK之后发送数据延迟时间
tHDTE2 发送SCLK之后发送数据保持时间
1
2
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
单位
4
2.5
ns
4
4
4
(tPCLK × 4) ÷ 2 – 1.5
tPCLK × 4
2.5
2.5
2 .5
(tPCLK × 4) ÷ 2 – 1.5
tPCLK × 4
ns
ns
ns
ns
ns
15
2
2
2
以采样沿为基准。
以驱动沿为基准。
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ns
15
ns
ns
ns
2
15
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15
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ADSP-21477/ADSP-21478/ADSP-21479
表35. 串行端口—内部时钟
参数
时序要求
tSFSI1
SCLK之前帧同步建立时间
(发送或接收模式下外部产生的帧同步)
SCLK之后帧同步保持时间
tHFSI1
(发送或接收模式下外部产生的帧同步)
SCLK之前接收数据建立时间
tSDRI1
1
SCLK之后接收数据保持时间
tHDRI
开关特性
tDFSI2
SCLK之后帧同步延迟时间
(发送模式下内部产生的帧同步)
tHOFSI2 SCLK之后帧同步保持时间
(发送模式下内部产生的帧同步)
tDFSIR2 SCLK之后帧同步延迟时间
(接收模式下内部产生的帧同步)
tHOFSIR2 SCLK之后帧同步保持时间
(接收模式下内部产生的帧同步)
tDDTI2 SCLK之后发送数据延迟时间
tHDTI2 SCLK之后发送数据保持时间
tSCKLIW 发送或接收SCLK宽度
1
2
最小值
88引脚LFCSP封装
最大值
最小值
所有其它封装
最大值
13
10.5
ns
2.5
13
2.5
2.5
10.5
2.5
ns
ns
ns
5
–1.0
5
–1.0
10.7
–1.0
–1.0
2 × tPCLK – 1.5
–1.0
2 × tPCLK + 1.5
以采样沿为基准。
以驱动沿为基准。
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ns
ns
4
–1.0
2 × tPCLK – 1.5
ns
ns
10.7
4
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单位
2 × tPCLK + 1.5
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
DATA RECEIVE—INTERNAL CLOCK
DRIVE EDGE
DATA RECEIVE—EXTERNAL CLOCK
SAMPLE EDGE
DRIVE EDGE
tSCLKIW
SAMPLE EDGE
tSCLKW
DAI_P20–1
(SCLK)
DAI_P20–1
(SCLK)
tDFSIR
tDFSE
tHOFSIR
tSFSI
tHFSI
DAI_P20–1
(FS)
tHOFSE
tSFSE
tHFSE
tSDRE
tHDRE
DAI_P20–1
(FS)
tSDRI
tHDRI
DAI_P20–1
(DATA
CHANNEL A/B)
DAI_P20–1
(DATA
CHANNEL A/B)
DATA TRANSMIT—INTERNAL CLOCK
DRIVE EDGE
DATA TRANSMIT—EXTERNAL CLOCK
SAMPLE EDGE
DRIVE EDGE
tSCLKIW
SAMPLE EDGE
tSCLKW
DAI_P20–1
(SCLK)
DAI_P20–1
(SCLK)
tDFSI
tDFSE
tHOFSI
tSFSI
tHFSI
DAI_P20–1
(FS)
tSFSE
tHOFSE
DAI_P20–1
(FS)
tDDTI
tDDTE
tHDTI
tHDTE
DAI_P20–1
(DATA
CHANNEL A/B)
DAI_P20–1
(DATA
CHANNEL A/B)
图22. 串行端口
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tHFSE
ADSP-21477/ADSP-21478/ADSP-21479
表36. 串行端口—外部晚帧同步
参数
开关特性
tDDTLFSE1
tDDTENFS
1
1
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
2 × tPCLK
自晚外部发送帧同步或外部接收帧同步
(MCE = 1、MFD = 0)起的数据延迟时间
数据使能时间(MCE = 1、MFD = 0)
0 .5
13.5
0.5
tDDTLFSE和tDDTENFS参数适用于左对齐和DSP串行模式,而且MCE = 1、MFD = 0。
EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0
DRIVE
SAMPLE
DRIVE
DAI_P20–1
(SCLK)
tHFSE/I
tSFSE/I
DAI_P20–1
(FS)
tDDTE/I
tDDTENFS
tHDTE/I
DAI_P20–1
(DATA CHANNEL
A/B)
2ND BIT
1ST BIT
tDDTLFSE
LATE EXTERNAL TRANSMIT FS
DRIVE
SAMPLE
DRIVE
DAI_P20–1
(SCLK)
tHFSE/I
tSFSE/I
DAI_P20–1
(FS)
tDDTE/I
tDDTENFS
tHDTE/I
DAI_P20–1
(DATA CHANNEL
A/B)
2ND BIT
1ST BIT
tDDTLFSE
图23. 外部晚帧同步 1
1
此图反映了为支持左对齐模式所做的改变。
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单位
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
表37. 串行端口—使能和三态
参数
开关特性
tDDTEN1
tDDTTE1
tDDTIN1
1
自外部发送SCLK起的数据使能时间
自外部发送SCLK起的数据禁用时间
自内部发送SCLK起的数据使能时间
88引脚LFCSP封装
最小值
最大值
最小值
2
2
所有其它封装
最大值
23
–1
20
–1
以驱动沿为基准。
DRIVE EDGE
DRIVE EDGE
DAI_P20–1
(SCLK, EXT)
tDDTEN
tDDTTE
DAI_P20–1
(DATA
CHANNEL A/B)
DRIVE EDGE
DAI_P20–1
(SCLK, INT)
tDDTIN
DAI_P20–1
(DATA
CHANNEL A/B)
图24. 使能和三态
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单位
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
SPORTx_TDV_O输出信号(路由单元)在SPORT多通道/压缩
模式下有效。在发送时隙(通过活动通道选择寄存器使能),
SPORTx_TDV_O置位以便与外部器件通信。
表38. 串行端口—TDV(发送数据有效)
参数
开关特性1
tDRDVEN
tDFDVEN
tDRDVIN
tDFDVIN
1
自外部时钟驱动沿起的TDV置位延迟时间
自外部时钟驱动沿起的TDV解除置位延迟时间
自内部时钟驱动沿起的TDV置位延迟时间
自内部时钟驱动沿起的TDV解除置位延迟时间
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
3
3
2 × tPCLK
– 0.1
3.5
3.5
以驱动沿为基准。
DRIVE EDGE
DRIVE EDGE
DAI_P20–1
(SCLK, EXT)
TDVx
DAI_P20-1
tDFDVEN
tDRDVEN
DRIVE EDGE
DRIVE EDGE
DAI_P20–1
(SCLK, INT)
TDVx
DAI_P20-1
tDFDVIN
tDRDVIN
图25. 串行端口—TDV内部和外部时钟
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13.25
– 0.1
单位
ns
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
输入数据端口(IDP)
IDP的 时 序 要 求 如 表 39所 示 。 IDP信 号 通 过 SRU路 由 至
DAI_P20–1引 脚 。 因 此 , 下 面 提 供 的 时 序 规 格 在 DAI_
P20–1引脚上有效。
表39. 输入数据端口(IDP)
参数
时序要求
tSISFS1
tSIHFS1
tSISD1
tSIHD1
tIDPCLKW
tIDPCLK
1
串行时钟上升沿之前帧同步建立时间
串行时钟上升沿之后帧同步保持时间
串行时钟上升沿之前数据建立时间
串行时钟上升沿之后数据保持时间
时钟宽度
时钟周期
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
单位
4.5
3
4
3
(tPCLK × 4) ÷ 2 – 1
tPCLK × 4
3.8
2.5
2 .5
2 .5
(tPCLK × 4) ÷ 2 – 1
tPCLK × 4
ns
ns
ns
ns
ns
ns
串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。
SAMPLE EDGE
DAI_P20–1
(SCLK)
tIPDCLK
tIPDCLKW
tSISFS
tSIHFS
DAI_P20–1
(FS)
tSISD
tSIHD
DAI_P20–1
(SDATA)
图26. IDP主器件时序
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ADSP-21477/ADSP-21478/ADSP-21479
并行数据采集端口(PDAP)
表40提供了PDAP的时序要求。PDAP是IDP的通道0并行工
作 模 式 。 有 关 PDAP操 作 的 详 情 , 参 见 《 ADSP-214xx
SHARC处理器硬件参考》的PDAP部分。注意,20位外部
PDAP数据可以通过ADDR23-0引脚或DAI引脚提供。
表40. 并行数据采集端口(PDAP)
参数
时序要求
tSPHOLD1
tHPHOLD1
tPDSD1
tPDHD1
tPDCLKW
tPDCLK
开关特性
tPDHLDD
tPDSTRB
1
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
单位
PDAP_CLK采样沿之前PDAP_HOLD建立时间
PDAP_CLK采样沿之后PDAP_HOLD保持时间
SCLK PDAP_CLK采样沿之前PDAP_DAT建立时间
SCLK PDAP_CLK采样沿之后PDAP_DAT保持时间
时钟宽度
时钟周期
4
4
5
4
(tPCLK × 4) ÷ 2 – 3
tPCLK × 4
2 .5
2 .5
3 .8 5
2 .5
(tPCLK × 4) ÷ 2 – 3
tPCLK × 4
ns
ns
ns
ns
ns
ns
一个字的最后PDAP_CLK捕捉沿之后PDAP选通延迟
时间
PDAP选通脉冲宽度
2 × tPCLK + 3
2 × tPCLK + 3
ns
2 × tPCLK – 1.5
2 × tPCLK – 1.5
ns
DATA和控制的来源引脚是ADDR23–0或DAI引脚。SCLK和FS的来源引脚是:1) DAI引脚;2) CLKIN(通过PCG);3) DAI引脚(通过PCG)。
SAMPLE EDGE
tPDCLK
tPDCLKW
DAI_P20–1
(PDAP_CLK)
tSPHOLD
tHPHOLD
DAI_P20–1
(PDAP_HOLD)
tPDSD
tPDHD
DAI_P20–1/
ADDR23–4
(PDAP_DATA)
tPDHLDD
DAI_P20–1
(PDAP_STROBE)
图27. PDAP时序
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tPDSTRB
ADSP-21477/ADSP-21478/ADSP-21479
采样速率转换器—串行输入端口
ASRC输入信号通过SRU从DAI_P20–1引脚路由。因此,
表41提供的时序规格在DAI_P20–1引脚上有效。
表41. ASRC串行输入端口
参数
时序要求
tSRCSFS1
tSRCHFS1
tSRCSD1
tSRCHD1
tSRCCLKW
tSRCCLK
1
最小值
4
5.5
4
5.5
(tPCLK × 4) ÷ 2 – 1
tPCLK × 4
串行时钟上升沿之前帧同步建立时间
串行时钟上升沿之后帧同步保持时间
串行时钟上升沿之前数据建立时间
串行时钟上升沿之后数据保持时间
时钟宽度
时钟周期
最大值
单位
ns
ns
ns
ns
ns
ns
串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。
SAMPLE EDGE
DAI_P20–1
(SCLK)
tSRCCLK
tSRCCLKW
tSRCSFS
tSRCHFS
DAI_P20–1
(FS)
tSRCSD
tSRCHD
DAI_P20–1
(SDATA)
图28. ASRC串行输入端口时序
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ADSP-21477/ADSP-21478/ADSP-21479
具有相对于串行时钟的保持和延迟时间规格。注意,串行
时钟上升沿为采样沿,下降沿为驱动沿。
采样速率转换器—串行输出端口
对于串行输出端口,帧同步为输入,而且它应满足相对于
输出端口串行时钟的建立和保持时间要求。串行数据输出
表42. ASRC串行输出端口
参数
时序要求
tSRCSFS1
tSRCHFS1
tSRCCLKW
tSRCCLK
开关特性
tSRCTDD1
tSRCTDH1
1
88引脚LFCSP封装
最小值
最大值
最小值
串行时钟上升沿之前帧同步建立时间
串行时钟上升沿之后帧同步保持时间
时钟宽度
时钟周期
4
5.5
(tPCLK × 4) ÷ 2 – 1
tPCLK × 4
4
5.5
(tPCLK × 4) ÷ 2 – 1
tPCLK × 4
串行时钟下降沿之后发送数据延迟时间
串行时钟下降沿之后发送数据保持时间
1
2 × tPCLK
所有其它封装
最大值
ns
ns
ns
ns
13
1
串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。
SAMPLE EDGE
tSRCCLK
tSRCCLKW
DAI_P20–1
(SCLK)
tSRCSFS
tSRCHFS
DAI_P20–1
(FS)
tSRCTDD
tSRCTDH
DAI_P20–1
(SDATA)
图29. ASRC串行输出端口时序
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单位
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
脉宽调制发生器(PWM)
以 下 时 序 规 格 适 用 于 ADDR23–8/DPI_14–1引 脚 配 置 为
PWM的情况。
表43. 脉宽调制(PWM)时序
参数
开关特性
tPWMW
tPWMP
最小值
PWM输出脉冲宽度
PWM输出周期
88引脚LFCSP封装
最大值
tPCLK – 2
2 × tPCLK – 2
最小值
(216 – 2) × tPCLK
(216 – 1) × tPCLK
tPWMW
PWM
OUTPUTS
tPWMP
图30. PWM时序
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所有其它封装
最大值
tPCLK – 2
2 × tPCLK – 1.5
(216 – 2) × tPCLK
(216 – 1) × tPCLK
单位
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
S/PDIF发送器
S/PDIF发送器的串行数据输入可以格式化为左对齐、I2S或
右对齐,字宽为16、18、20或24位。以下部分提供发送器
的时序。
式下延迟最长时间(相对于帧同步转换),因此,当每个帧
同步周期具有64个串行时钟周期时,数据的LSB与下一帧
同步转换右对齐。
S/PDIF发送器—串行输入波形
图31显示右对齐模式。对于左声道,帧同步为高电平;对
于右声道,帧同步为低电平。数据在串行时钟的上升沿有
效。MSB在24位输出模式下延迟最短时间,在16位输出模
图32显示默认I2S对齐模式。对于左声道,帧同步为低电
平;对于右声道,帧同步为高电平。数据在串行时钟的上
升沿有效。MSB与帧同步转换左对齐,但有延迟。
表44. S/PDIF发送器右对齐模式
参数
时序要求
tRJD
右对齐模式下FS到MSB延迟时间
16位字模式
18位字模式
20位字模式
24位字模式
标称值
单位
16
14
12
8
SCLK
SCLK
SCLK
SCLK
LEFT/RIGHT CHANNEL
DAI_P20–1
FS
DAI_P20–1
SCLK
tRJD
DAI_P20–1
SDATA
LSB
MSB
MSB–1
MSB–2
LSB+2
LSB+1
LSB
图31. 右对齐模式
表45. S/PDIF发送器I2S模式
参数
时序要求
tI2SD
I2S模式下FS到MSB延迟时间
LEFT/RIGHT CHANNEL
DAI_P20–1
FS
DAI_P20–1
SCLK
tI2SD
DAI_P20–1
SDATA
MSB
MSB–1
MSB–2
LSB+2
LSB+1
图32. I 2S对齐模式
图33显示左对齐模式。对于左声道,帧同步为高电平;对
于右声道,帧同步为低电平。数据在串行时钟的上升沿有
效。MSB与帧同步转换左对齐,无延迟。
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LSB
标称值
单位
1
SCLK
ADSP-21477/ADSP-21478/ADSP-21479
表46. S/PDIF发送器左对齐模式
参数
时序要求
tLJD
左对齐模式下FS到MSB延迟时间
DAI_P20–1
FS
LEFT/RIGHT CHANNEL
DAI_P20–1
SCLK
tLJD
DAI_P20–1
SDATA
MSB
MSB–1
MSB–2
LSB+2
LSB+1
图33. 左对齐模式
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LSB
标称值
单位
0
S CLK
ADSP-21477/ADSP-21478/ADSP-21479
S/PDIF发送器输入数据时序
S/PDIF发送器的时序要求如表47所示。输入信号通过SRU
路由至DAI_P20–1引脚。因此,下面提供的时序规格在
DAI_P20–1引脚上有效。
表47. S/PDIF发送器输入数据时序
参数
时序要求
tSISFS1
tSIHFS1
tSISD1
tSIHD1
tSITXCLKW
tSITXCLK
tSISCLKW
tSISCLK
1
串行时钟上升沿之前帧同步建立时间
串行时钟上升沿之后帧同步保持时间
串行时钟上升沿之前数据建立时间
串行时钟上升沿之后数据保持时间
发送时钟宽度
发送时钟周期
时钟宽度
时钟周期
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
单位
4.5
3
4.5
3
9
20
36
80
3
3
3
3
9
20
36
80
ns
ns
ns
ns
ns
ns
ns
ns
串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。
tSITXCLKW
SAMPLE EDGE
tSITXCLK
DAI_P20–1
(TxCLK)
tSISCLK
tSISCLKW
DAI_P20–1
(SCLK)
tSISFS
tSIHFS
DAI_P20–1
(FS)
tSISD
tSIHD
DAI_P20–1
(SDATA)
图34. S/PDIF发送器输入时序
过采样时钟(TxCLK)开关特性
S/PDIF发 送 器 需 要 一 个 过 采 样 时 钟 输 入 。 此 高 频 时 钟
(TxCLK)输入经分频产生内部双相时钟。
表48. 过采样时钟(TxCLK)开关特性
参数
TxCLK频率 = 384 × 帧同步
TxCLK频率 = 256 × 帧同步
帧速率(FS)
最大值
过采样比 × 帧同步 ≤ 1/tSITXCLK
49.2
192.0
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单位
MHz
MH z
kH z
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S/PDIF接收器
以下部分说明S/PDIF接收器相关的时序。
内部数字PLL模式
在内部数字锁相环模式下,内部PLL(数字PLL)产生512 × FS
时钟。
表49. S/PDIF接收器内部数字PLL模式时序
参数
开关特性
tDFSI
tHOFSI
tDDTI
tHDTI
tSCLKIW1
1
最小值
串行时钟之后FS延迟时间
串行时钟之后FS保持时间
串行时钟之后发送数据延迟时间
串行时钟之后发送数据保持时间
发送串行时钟宽度
单位
5
ns
ns
ns
ns
ns
–2
5
–2
38.5
串行时钟频率为64 × 帧同步(FS),其中FS = LRCLK的频率。
SAMPLE EDGE
DRIVE EDGE
tSCLKIW
DAI_P20–1
(SCLK)
tDFSI
tHOFSI
DAI_P20–1
(FS)
tDDTI
tHDTI
DAI_P20–1
(DATA CHANNEL
A/B)
图35. S/PDIF接收器内部数字PLL模式时序
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最大值
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SPI接口—主器件
主要和辅助SPI均只能通过DPI使用。表50和表51提供的时
序适用于这两个端口。
表50. SPI接口协议—主器件开关和时序规格
参数
时序要求
tSSPIDM
tHSPIDM
开关特性
tSPICLKM
tSPICHM
tSPICLM
tDDSPIDM
tHDSPIDM
tSDSCIM
tHDSM
tSPITDM
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
单位
数据输入有效到SPICLK边沿(数据输入建立时间)
SPICLK最后采样沿到数据输入无效
10
2
8.6
2
ns
ns
串行时钟周期
串行时钟高电平周期
串行时钟低电平周期
SPICLK边沿到数据输出有效(数据输出延迟时间)
SPICLK边沿到数据输出无效(数据输出保持时间)
DPI引脚(SPI器件选择)低电平到第一个SPICLK边沿
最后一个SPICLK边沿到DPI引脚(SPI器件选择)高电平
顺序传输延迟时间
8 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
8 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
ns
ns
ns
2.5
2.5
4 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 2
4 × tPCLK – 1.4
DPI
(OUTPUT)
tSDSCIM
tSPICHM
tSPICLM
tSPICLKM
SPICLK
(CP = 0,
CP = 1)
(OUTPUT)
tHDSM
tHDSPIDM
tDDSPIDM
MOSI
(OUTPUT)
tSSPIDM
tSSPIDM
tHSPIDM
CPHASE = 1
tHSPIDM
MISO
(INPUT)
tHDSPIDM
tDDSPIDM
MOSI
(OUTPUT)
CPHASE = 0
tSSPIDM
tHSPIDM
MISO
(INPUT)
图36. SPI主器件时序
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tSPITDM
ns
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
SPI接口—从器件
表51. SPI接口协议—从器件开关和时序规格
参数
时序要求
tSPICLKS
tSPICHS
tSPICLS
tSDSCO
tHDS
tSSPIDS
tHSPIDS
tSDPPW
开关特性
tDSOE
tDSOE1
tDSDHI
tDSDHI1
tDDSPIDS
tHDSPIDS
tDSOV
1
88引脚LFCSP封装
最小值
最大值
所有其它封装
最小值
最大值
单位
串行时钟周期
串行时钟高电平周期
串行时钟低电平周期
SPIDS 置位于第一个SPICLK边沿,CPHASE = 0或CPHASE = 1
最后一个SPICLK边沿到SPIDS未置位,CPHASE = 0
数据输入有效到SPICLK边沿(数据输入建立时间)
SPICLK最后采样沿到数据输入无效
SPIDS 解除置位脉冲宽度(CPHASE = 0)
4 × tPCLK – 2
2 × tPCLK – 2
2 × tPCLK – 2
2 × tPCLK
2 × tPCLK
2
2
2 × tPCLK
4 × tPCLK – 2
2 × tPCLK – 2
2 × tPCLK – 2
2 × tPCLK
2 × tPCLK
2
2
2 × tPCLK
ns
ns
ns
ns
ns
ns
ns
ns
SPIDS 置位至数据输出有效
SPIDS 置位至数据输出有效(SPI2)
SPIDS 解除置位到数据高阻态
SPIDS 解除置位到数据高阻态(SPI2)
SPICLK边沿到数据输出有效(数据输出延迟时间)
SPICLK边沿到数据输出无效(数据输出保持时间)
SPIDS 置位至数据输出有效(CPHASE = 0)
0
0
0
0
13
13
2 × tPCLK
2 × tPCLK
13
2 × tPCLK
0
0
0
0
10.25
10.25
13.25
13.25
11.5
2 × tPCLK
5 × tPCLK
5 × tPCLK
这些参数的时序适用于SPI通过信号路由单元路由的情况。更多信息请参阅处理器硬件参考的“串行外设接口端口(SPI)”部分。
SPIDS
(INPUT)
SPICLK
(CP = 0,
CP = 1)
(INPUT)
tSPICHS
tSPICLS
tSPICLKS
tHDS
tSDSCO
tDSOE
tSDPPW
tDSDHI
tDDSPIDS
tDDSPIDS
tHDSPIDS
MISO
(OUTPUT)
tSSPIDS tHSPIDS
CPHASE = 1
MOSI
(INPUT)
tHDSPIDS
MISO
(OUTPUT)
tDSOV
CPHASE = 0
tSSPIDS
MOSI
(INPUT)
图37. SPI从器件时序
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tHSPIDS
tDSDHI
ns
ns
ns
ns
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
媒体局部总线
除非另有说明,给出的所有数值适用于所有速度型号(1024
FS、512 FS和256 FS为3引脚;512 FS和256 FS为5引脚)。更
多信息请参阅MediaLB规范3.0版。
表52. MLB接口,3引脚规格
参数
3引脚特性
tMLBCLK
tMCKL
tMCKH
tMCKR
tMCKF
tMPWV1
tDSMCF
tDHMCF
tMCFDZ
tMCDRV
tMDZH2
CMLB
1
2
最小值
MLB时钟周期
1024 FS
512 FS
256 FS
MLBCLK低电平时间
1024 FS
512 FS
256 FS
MLBCLK高电平时间
1024 FS
512 FS
256 FS
MLBCLK上升时间(VIL至VIH)
1024 FS
512 FS/256 FS
MLBCLK下降时间(VIH至VIL)
1024 FS
512 FS/256 FS
MLBCLK脉冲宽度变化
1024 FS
512 FS/256
DAT/SIG输入建立时间
DAT/SIG输入保持时间
DAT/SIG输出时间至三态
自MLBCLK上升沿起的DAT/SIG输出数据延迟时间
总线保持时间
1024 FS
512 FS/256
DAT/SIG引脚负载
1024 FS
512 FS/256
典型值
最大值
20.3
40
81
单位
ns
ns
ns
6.1
14
30
ns
ns
ns
9.3
14
30
ns
ns
ns
1
1.2
0
1
3
ns
ns
1
3
ns
ns
0.7
2.0
ns p-p
ns p-p
15
8
ns
ns
ns
ns
2
4
ns
ns
40
60
pf
pf
脉冲宽度变化在1.25 V下测量:在MLBCLK的一个沿上触发,然后在另一个沿上测量扩展,单位为ns峰峰值(p-p)。
电路板设计必须确保高阻抗总线在此时间内不离开最终受驱动位的逻辑状态。因此,在满足所列最大容性负载要求的同时,必须将耦合降至最小。
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ADSP-21477/ADSP-21478/ADSP-21479
MLBSIG/
MLBDAT
(Rx, Input)
VALID
tDHMCF
tDSMCF
tMCKH
MLBCLK
tMCKR
tMCKL
tMCKF
tMLBCLK
tMCFDZ
tMCDRV
tMDZH
MLBSIG/
MLBDAT
(Tx, Output)
VALID
图38. MLB时序(3引脚接口)
表53. MLB接口,5引脚规格
参数
5引脚特性
tMLBCLK
tMCKL
tMCKH
tMCKR
tMCKF
tMPWV1
tDSMCF2
tDHMCF
tMCDRV
tMCRDL3
Cmlb
1
2
3
最小值
MLB时钟周期
512 FS
256 FS
MLBCLK低电平时间
512 FS
256 FS
MLBCLK高电平时间
512 FS
256 FS
MLBCLK上升时间(VIL至VIH)
MLBCLK下降时间(VIH至VIL)
MLBCLK脉冲宽度变化
DAT/SIG输入建立时间
DAT/SIG输入保持时间
自MLBCLK上升沿起的DS/DO输出数据延迟时间
自MLBCLK高电平起的DO/SO低电平时间
512 FS
256 FS
DS/DO引脚负载
典型值
最大值
40
81
单位
ns
ns
15
30
ns
ns
15
30
ns
ns
6
6
2
8
ns
ns
ns p - p
ns
ns
ns
10
20
ns
ns
40
pf
3
5
脉冲宽度变化在1.25 V下测量:在MLBCLK的一个沿上触发,然后在另一个沿上测量扩展,单位为ns峰峰值(p-p)。
必须考虑引脚“或”逻辑引起的栅极延迟。
当节点未将有效数据驱动到总线时,MLBSO和MLBDO输出线应保持低电平。如果输出线可以随时悬空,包括在复位时,则需要使用外部下拉电阻,防止为驱
动时输出破坏MediaLB信号线。
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ADSP-21477/ADSP-21478/ADSP-21479
MLBSIG/
MLBDAT
(Rx, Input)
VALID
tDHMCF
tDSMCF
tMCKH
MLBCLK
tMCKR
tMCKL
tMCKF
tMLBCLK
tMCRDL
tMCDRV
VALID
MLBSO/
MLBDO
(Tx, Output)
图39. MLB时序(5引脚接口)
MLBCLK
tMPWV
tMPWV
图40. MLB 3引脚和5引脚MLBCLK脉冲宽度变化时序
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ADSP-21477/ADSP-21478/ADSP-21479
移位寄存器
表54. 移位寄存器
参数
时序要求
tSSDI
tHSDI
tSSDIDAI1
tHSDIDAI1
tSSCK2LCK2
tSSCK2LCKDAI1, 2
tCLRREM2SCK
tCLRREM2LCK
tCLRW
tSCKW
tLCKW
fMAX
开关特性
tDSDO13
tDSDO23
tDSDODAI11, 3
tDSDODAI21, 3
tDSDOSP13, 4
tDSDOSP23, 4
tDSDOPCG13, 5, 6
tDSDOPCG23, 5, 6
tDSDOCLR13
tDSDOCLR23
tDLDO13
tDLDO23
tDLDODAI13
tDLDODAI23
tDLDOSP13, 4
tDLDOSP23, 4
tDLDOPCG13, 5, 6
tDLDOPCG23, 5, 6
tDLDOCLR13
tDLDOCLR23
1
2
3
4
5
6
最小值
SR_SCLK上升沿之前SR_SDI建立时间
SR_SCLK上升沿之后SR_SDI保持时间
DAI_P08–01 (SR_SCLK)上升沿之前DAI_P08–01 (SR_SDI)建立时间
DAI_P08–01 (SR_SCLK)上升沿之后DAI_P08–01 (SR_SDI)保持时间
SR_SCLK至SR_LAT建立时间
DAI_P08–01 (SR_SCLK)至DAI_P08–01 (SR_LAT)建立时间
移除时间SR_CLR至SR_SCLK
移除时间SR_CLR至SR_LAT
SR_CLR 脉冲宽度
SR_SCLK时钟脉冲宽度
SR_LAT时钟脉冲宽度
最大时钟频率SR_SCLK或SR_LAT
7
2
7
2
2
2
3 × tPCLK – 5
2 × tPCLK – 5
4 × tPCLK – 5
2 × tPCLK – 2
2 × tPCLK – 5
SR_SCLK上升沿之后SR_SDO保持时间
SR_SCLK上升沿之后SR_SDO最大延迟时间
DAI_P08–01 (SR_SCLK)上升沿之后SR_SDO保持时间
DAI_P08–01 (SR_SCLK)上升沿之后SR_SDO最大延迟时间
DAI_P20–01 (SR_SCLK)上升沿之后SR_SDO保持时间
DAI_P20–01 (SR_SCLK)上升沿之后SR_SDO最大延迟时间
DAI_P20–01 (SR_SCLK)上升沿之后SR_SDO保持时间
DAI_P20–01 (SR_SCLK)上升沿之后SR_SDO最大延迟时间
SR_CLR 至SR_SDO最小延迟时间
SR_CLR 至SR_SDO最大延迟时间
SR_LAT上升沿之后SR_LDO保持时间
SR_LAT上升沿之后SR_LDO最大延迟时间
DAI_P08–01 (SR_LAT)上升沿之后SR_LDO保持时间
DAI_P08–01 (SR_LAT)上升沿之后SR_LDO最大延迟时间
DAI_P20–01 (SR_LAT)上升沿之后SR_LDO保持时间
DAI_P20–01 (SR_LAT)上升沿之后SR_LDO最大延迟时间
DAI_P20–01 (SR_LAT)上升沿之后SR_LDO保持时间
DAI_P20–01 (SR_LAT)上升沿之后SR_LDO最大延迟时间
SR_CLR 至SR_LDO最小延迟时间
SR_CLR 至SR_LDO最大延迟时间
3
最大值
fPCLK ÷ 4
13
3
13
–2
5
–2
5
4
13
3
13
3
13
–2
5
–2
5
4
14
可以将任意DAI_P08–01引脚通过SRU路由至移位寄存器时钟、锁存器时钟和串行数据输入。
两个时钟可以连接到同一时钟源。如果两个时钟连接到同一时钟源,18级移位寄存器中的数据将始终比锁存寄存器数据早一个周期。
片外移位寄存器接口器件的建立/保持时间要求。
SPORTx串行时钟输出、帧同步输出和串行数据输出内部路由至移位寄存器模块,此外还路由至DAI_P20–01。
PCG串行时钟输出内部路由至SPORT和移位寄存器模块,此外还路由至DAI_P20–01。SPORT内部产生SR_LAT和SDI。
PCG串行时钟和帧同步输出内部路由至SPORT和移位寄存器模块,此外还路由至DAI_P20–01。SPORT内部产生SDI。
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单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ADSP-21477/ADSP-21478/ADSP-21479
tSSDI,tSSDIDAI
DAI_P08-01
OR
SR_SCLK
tHSDI,tHSDIDAI
DAI_P08-01
OR
SR_SDI
SR_SDO
图41. SR_SDI建立、保持
SR_SCLK OR
DAI_P08-01 OR
DAI_P20-01(SPx_CLK_O) OR
DAI_P20-01(PCG_CLKx_O)
tDSDO2
tDSDO1
SR_SDO
THE TIMING PARAMETERS SHOWN FOR tDSDO1 AND tDSDO2 ARE VALID FOR tDSDODAI1,
tDSDOSP1, tDSDOPCG1, tDSDODAI2, tDSDOSP2, AND tDSDOPCG2
图42. SR_SDO延迟
SR_LAT OR
DAI_P08-01 OR
DAI_P20-01
(SPx_FS_O)
OR
DAI_P20-01
(PCG_FSx_O)
tDLDO1
tDLDO2
SR_LDO
THE TIMING PARAMETERS SHOWN FOR tDLDO1 AND tDLDO2 ARE ALSO VALID FOR tDLDODAI1,
tDLDODAI2, tDLDOSP1, tDLDOSP2, tDLDOPCG1, AND tDLDOPCG2.
图43. SR_LDO延迟
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ADSP-21477/ADSP-21478/ADSP-21479
SR_SCLK
OR
DAI_P08-01
tSSCK2LCK
tSSCK2LCKDAI
SR_LAT
OR
DAI_P08-01
SR_SDI
OR
DAI_P08-01
SR_LDO
图44. SR_SCLK至SR_LAT建立、时钟脉冲宽度和最大频率
tCLRW
SR_CLR
tCLRREM2SCK
SR_SDCLK
OR
DAI_P08-01
tCLRREM2LCK
SR_LAT
OR
DAI_P08-01
tDSDOCLR2
tDSDOCLR1
SR_SDO
tDLDOCLR2
tDLDOCLR1
SR_LDO
图45. 移位寄存器复位时序
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ADSP-21477/ADSP-21478/ADSP-21479
通用异步接收器-发送器(UART)端口—接收和发送时序
有关UART端口接收和发送操作的信息,参见《ADSP214xx SHARC硬件参考手册》。
双线式接口(TWI)—接收和发送时序
有 关 TWI接 收 和 发 送 操 作 的 信 息 , 参 见 《 ADSP-214xx
SHARC硬件参考手册》。
JTAG测试访问端口和仿真
表55. JTAG测试访问端口和仿真
参数
时序要求
tTCK
tSTAP
tHTAP
tSSYS1
tHSYS1
tTRSTW
开关特性
tDTDO
tDSYS2
1
2
TCK周期
TCK高电平之前TDI、TMS建立时间
TCK高电平之后TDI、TMS保持时间
TCK高电平之前系统输入建立时间
TCK高电平之后系统输入保持时间
TRST 脉冲宽度
88引脚LFCSP封装
最小值
最大值
最小值
20
5
6
7
18
4 × tCK
20
5
6
7
18
4 × tCK
1 1.5
tCK ÷ 2 + 7
自TCK低电平起的TDO延迟时间
TCK低电平之后系统输出延迟时间
所有其它封装
最大值
单位
ns
ns
ns
ns
ns
ns
10.5
tCK ÷ 2 + 7
ns
ns
系统输入 = DATA15–0、CLK_CFG1–0、RESET、BOOT_CFG1–0、DAI_Px、DPI_Px、FLAG3–0、MLBCLK、MLBDAT、MLBSIG、SR_SCLK、SR_CLR、SR_SDI和SR_LAT。
系统输出 = DAI_Px、DPI_Px、ADDR23–0、AMI_RD、AMI_WR、FLAG3–0、SDRAS、SDCAS、SDWE、SDCKE、SDA10、SDDQM、SDCLK、MLBDAT、MLBSIG、MLBDO、
MLBSO、SR_SDO、SR_LDO和EMU。
tTCK
TCK
tSTAP
tHTAP
TMS
TDI
tDTDO
TDO
tSSYS
tHSYS
SYSTEM
INPUTS
tDSYS
SYSTEM
OUTPUTS
图46. IEEE 1149.1 JTAG测试访问端口
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ADSP-21477/ADSP-21478/ADSP-21479
输出驱动电流
TESTER PIN ELECTRONICS
图56显示驱动器类型及各驱动器的相关引脚。图47显示各
驱动器的典型I-V特性。这些曲线反映输出驱动器的电流
驱动能力与输出电压的关系。
VLOAD
50
T1
70
表56. 驱动器类型
驱动器类型
A
B
50
4pF
驱动器类型
FLAG[0–3], AMI_ADDR[23–0], DATA[15–0],
AMI_RD, AMI_WR, AMI_ACK, MS[1-0], SDRAS,
SDCAS, SDWE, SDDQM, SDCKE, SDA10, EMU,
TDO, RESETOUT, DPI[1–14], DAI[1–20],
WDTRSTO, MLBDAT, MLBSIG, MLBSO, MLBDO,
MLBCLK, SR_CLR, SR_LAT, SR_LDO[17–0],
SR_SCLK, SR_SDI
SDCLK, RTCLKOUT
0.5pF
2pF
ZO = 50 (impedance)
TD = 4.04 1.18 ns
400
NOTES:
THE WORST CASE TRANSMISSION LINE DELAY IS SHOWN AND CAN BE USED
FOR THE OUTPUT TIMING ANALYSIS TO REFLECT THE TRANSMISSION LINE
EFFECT AND MUST BE CONSIDERED. THE TRANSMISSION LINE (TD) IS FOR
LOAD ONLY AND DOES NOT AFFECT THE DATA SHEET TIMING SPECIFICATIONS.
ANALOG DEVICES RECOMMENDS USING THE IBIS MODEL TIMING FOR A GIVEN
SYSTEM REQUIREMENT. IF NECESSARY, A SYSTEM MAY INCORPORATE
EXTERNAL DRIVERS TO COMPENSATE FOR ANY TIMING DIFFERENCES.
图48. 交流测量的等效器件负载(包括所有配件)
200
SOURCE/SINK (VDDEXT) CURRENT (mA)
DUT
OUTPUT
45
150
VOH 3.13 V, 125 °C
TYPE B
100
INPUT
1.5 V
OR
OUTPUT
TYPE A
50
1 . 5V
0
图49. 用于交流测量的基准电平
TYPE A
-50
-100
容性负载
TYPE B
输出延迟和保持时间基于标准容性负载:所有引脚均为30 pF
(见图48)。图52以图形方式显示了输出延迟和保持时间如
何随负载电容而变化。对于典型输出延迟时间与负载电容
的关系和典型输出上升时间(20%至80%,V = 最小值)与负载
电容的关系,在所示范围之外,图50、图51和图52中的图
形可能不是线性的。
-150
VOL 3.13 V, 125 °C
-200
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
SWEEP (VDDEXT) VOLTAGE (V)
图47. 结温时的典型驱动
测试条件
交流信号规格(时序参数)如第29页的表21至第64页的表55
所示,包括输出禁用时间、输出使能时间和容性负载。
SHARC的时序规格适用于图48所示的基准电平。
7
时序是在信号跨过1.5 V电平时测量,如图49所示。所有延
迟时间(纳秒)均在第一个信号达到1.5 V的时间点与第二个信
号达到1.5 V的时间点之间测量。
5
RISE AND FALL TIMES (ns)
6
TYPE A DRIVE FALL
y = 0.0421x + 0.2418
TYPE A DRIVE RISE
y = 0.0331x + 0.2662
TYPE B DRIVE FALL
y = 0.0206x + 0.2271
4
3
TYPE B DRIVE RISE
y = 0.0184x + 0.3065
2
1
0
0
25
50
75
100
125
150
LOAD CAPACITANCE (pF)
图50. 典型输出上升/下降时间
(20%至80%,VDD_EXT = 最大值)
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175
200
ADSP-21477/ADSP-21478/ADSP-21479
其中:
TJ = 结温(°C)
TCASE = 壳温(°C),在封装的顶部中央测得
ΨJT = 结至顶部(封装)特性参数见表58中的典型值
PD = 功耗
14
TYPE A DRIVE FALL
y = 0.0748x + 0.4601
RISE AND FALL TIMES (ns)
12
TYPE A DRIVE RISE
y = 0.0567x + 0.482
10
TYPE B DRIVE FALL
y = 0.0367x + 0.4502
8
6
TYPE B DRIVE RISE
y = 0.0314x + 0.5729
4
其中:
TA = 环境温度(°C)
θJC值是在需要外部散热器时,供封装比较和PCB设计考虑
时使用。
2
0
θJA值供封装比较和PCB设计考虑时使用。θJA可用于计算TJ
的一阶近似值,计算公式如下:
0
25
50
75
100
125
150
175
200
LOAD CAPACITANCE (pF)
注意,表58中提供的热特性值是建模计算值。
图51. 典型输出上升/下降时间(20%至80%,VDD_EXT = 最小值)
表57. 88引脚LFCSP_VQ封装的热特性
4.5
4
RISE AND FALL DELAY (ns)
参数
θJA
θJMA
θJMA
θJC
ΨJT
ΨJMT
ΨJMT
TYPE A DRIVE FALL
y = 0.0199x + 1.1083
TYPE A DRIVE RISE
y = 0.015x + 1.4889
3.5
TYPE B DRIVE RISE
y = 0.0088x + 1.6008
3
2.5
TYPE B DRIVE FALL
y = 0.0102x + 1.2726
2
1.5
典型值
单位
气流 = 0 m/s
气流 = 1 m/s
气流 = 2 m/s
222.6
118.2
117.3
7.9
00.22
00.36
00.44
°C/W
°C/W
°C/W
典型值
118.1
115.5
114.6
2.4
00.22
00.36
00.50
单位
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
典型值
229.0
226.1
225.1
8.8
00.23
00.42
00.52
单位
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
气流 = 0 m/s
气流 = 1 m/s
气流 = 2 m/s
°C/W
°C/W
°C/W
°C/W
表58. 100引脚LQFP_EP封装的热特性
1
参数
θJA
θJMA
θJMA
θJC
ΨJT
ΨJMT
ΨJMT
0.5
0
条件
0
25
50
75
100
125
150
175
200
LOAD CAPACITANCE (pF)
图52. 典型输出延迟或保持时间与负载电容的关系(环境温度)
热特性
处理器的额定温度范围性能如第21页的工作条件所示。
表58中的气流测量符合JEDEC标准JESD51-2和JESD51-6,
结至板测量符合JESD51-8标准。测试板设计符合JEDEC标
准JESD51-7 (PBGA)。结至壳测量符合MIL-STD-883标准。
所有测量采用2S2P JEDEC测试板。
下述公式用来计算应用PCB上器件的结温:
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条件
气流 = 0 m/s
气流 = 1 m/s
气流 = 2 m/s
气流 = 0 m/s
气流 = 1 m/s
气流 = 2 m/s
表59. 196引脚CSP_BGA封装的热特性
参数
θJA
θJMA
θJMA
θJC
ΨJT
ΨJMT
ΨJMT
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条件
气流 = 0 m/s
气流 = 1 m/s
气流 = 2 m/s
气流 = 0 m/s
气流 = 1 m/s
气流 = 2 m/s
ADSP-21477/ADSP-21478/ADSP-21479
热二极管
处理器集成了热二极管来监控芯片温度。该热二极管是集
电极接地、PNP双极性结晶体管(BJT)。THD_P引脚连接到
晶体管的发射极,THD_M引脚连接到基极。外部温度传
感器(如ADM1021A或LM86等)可以利用这些引脚来读取芯
片温度。
其中:
n = 乘法系数,接近1,取决于工艺变化
K = 波尔兹曼常数
T = 温度(°C)
q = 电荷
N = 两个电流之比
外部温度传感器使用的技术是让热二极管在两个不同的电
流下工作,测量VBE的变化。如下式所示:
对于常见的温度传感器芯片,这两个电流通常在10 μA到300 μA
范围内。
表60列出了使用晶体管模型的热二极管特性。
表60. 热二极管参数 – 晶体管模型1
符号
IFW2
IE
nQ3, 4
RT3, 5
1
2
3
4
5
参数
最小值
正向偏置电流
发射极电流
晶体管理想系数
串联电阻
10
1.012
0.12
典型值
最大值
单位
μA
μA
1.015
0.2
300
300
1.017
0.28
Ω
ADI公司建议不要在反向偏置下使用热二极管。
ADI公司建议不要在反向偏置下使用热二极管。
通过设计特性指定。
理想系数nQ表示二极管实际行为与以下二极管方程式所代表的理想行为的差异:IC = IS × (e qVBE/nqkT – 1),其中IS = 饱和电流,q = 电荷,VBE = 二极管上的电
压,k = 波尔兹曼常数,T = 绝对温度(K)。
串联电阻(RT)可根据需要使用,使读数更精确。
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88-LFCSP_VQ引脚分配
表61列出了88引脚LFCSP_VQ封装的引脚名称。
表61. 88引脚LFCSP_VQ封装引脚分配(按引脚编号顺序)
引脚名称
CLK_CFG1
BOOT_CFG0
VDD_EXT
VDD_INT
BOOT_CFG1
GND
CLK_CFG0
VDD_INT
CLKIN
XTAL
VDD_EXT
VDD_INT
VDD_INT
RESETOUT/RUNRSTIN
VDD_INT
DPI_P01
DPI_P02
DPI_P03
VDD_INT
DPI_P05
DPI_P04
DPI_P06
引脚编号
引脚名称
引脚编号
引脚名称
引脚编号
引脚名称
引脚编号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
VDD_EXT
DPI_P08
DPI_P07
DPI_P09
DPI_P10
DPI_P11
DPI_P12
DPI_P13
DAI_P03
DPI_P14
VDD_INT
DAI_P13
DAI_P07
DAI_P19
DAI_P01
DAI_P02
VDD_INT
VDD_EXT
VDD_INT
DAI_P06
DAI_P05
DAI_P09
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
DAI_P10
VDD_INT
VDD_EXT
DAI_P20
VDD_INT
DAI_P08
DAI_P04
DAI_P14
DAI_P18
DAI_P17
DAI_P16
DAI_P15
DAI_P12
DAI_P11
VDD_INT
GND
THD_M
THD_P
VDD_THD
VDD_INT
VDD_INT
VDD_INT
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
VDD_INT
FLAG0
VDD_INT
FLAG1
FLAG2
FLAG3
GND
GND
VDD_EXT
GND
VDD_INT
TRST
EMU
TDO
VDD_EXT
VDD_INT
TDI
TCK
VDD_INT
RESET
TMS
VDD_INT
GND
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89*
* 引脚89为处理器的GND电源(参见图53和图54);为使处理器工作,此焊盘必须可靠地连接到GND。
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ADSP-21477/ADSP-21478/ADSP-21479
图53为88引脚LFCSP_VQ引脚配置的俯视图。图54为仰视图。
PIN 88
PIN 67
PIN 1
PIN 66
PIN 1 INDICATOR
ADSP-2147x
88-LEAD LFCSP_VQ
TOP VIEW
PIN 22
PIN 45
PIN 23
PIN 44
图53. 88引脚LFCSP_VQ引脚配置(俯视图)
PIN 67
PIN 88
PIN 66
PIN 1
ADSP-2147x
88-LEAD LFCSP_VQ
BOTTOM VIEW
GND PAD
(PIN 89)
PIN 1 INDICATOR
PIN 45
PIN 22
PIN 44
PIN 23
图54. 88引脚LFCSP_VQ引脚配置(仰视图)
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100引脚LQFP_EP引脚分配
表62列出了100引脚LQFP_EP封装的引脚名称。
表62. 100引脚LQFP_EP封装引脚分配(按引脚编号顺序)
引脚名称
VDD_INT
CLK_CFG1
BOOT_CFG0
VDD_EXT
VDD_INT
BOOT_CFG1
GND
NC
NC
CLK_CFG0
VDD_INT
CLKIN
XTAL
VDD_EXT
VDD_INT
VDD_INT
RESETOUT/RUNRSTIN
VDD_INT
DPI_P01
DPI_P02
DPI_P03
VDD_INT
DPI_P05
DPI_P04
DPI_P06
引脚编号
引脚名称
引脚编号
引脚名称
引脚编号
引脚名称
引脚编号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
VDD_EXT
DPI_P08
DPI_P07
VDD_INT
DPI_P09
DPI_P10
DPI_P11
DPI_P12
DPI_P13
DAI_P03
DPI_P14
VDD_INT
VDD_INT
VDD_INT
DAI_P13
DAI_P07
DAI_P19
DAI_P01
DAI_P02
VDD_INT
VDD_EXT
VDD_INT
DAI_P06
DAI_P05
DAI_P09
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
DAI_P10
VDD_INT
VDD_EXT
DAI_P20
VDD_INT
DAI_P08
DAI_P04
DAI_P14
DAI_P18
DAI_P17
DAI_P16
DAI_P15
DAI_P12
VDD_INT
DAI_P11
VDD_INT
VDD_INT
GND
THD_M
THD_P
VDD_THD
VDD_INT
VDD_INT
VDD_INT
VDD_INT
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
VDD_INT
FLAG0
VDD_INT
VDD_INT
FLAG1
FLAG2
FLAG3
MLBCLK
MLBDAT
MLBDO
VDD_EXT
MLBSIG
VDD_INT
MLBSO
TRST
EMU
TDO
VDD_EXT
VDD_INT
TDI
TCK
VDD_INT
RESET
TMS
VDD_INT
GND
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101*
* 引脚101为处理器的GND电源(参见图55和图56);此焊盘必须可靠地连接到GND。
MLB引脚(引脚83、84、85、87和89)仅限汽车应用型号。对于非汽车应用型号,这些引脚应接地(GND)。
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图55为100引脚LQFP_EP封装配置的俯视图。图56为100引
脚LQFP_EP封装配置的仰视图。
LEAD 100
LEAD 76
LEAD 1
LEAD 75
LEAD 1 INDICATOR
ADSP-2147x
100-LEAD LQFP_EP
TOP VIEW
LEAD 25
LEAD 51
LEAD 26
LEAD 50
图55. 100引脚LQFP_EP封装引脚配置(俯视图)
LEAD 76
LEAD 100
LEAD 75
LEAD 1
ADSP-2147x
100-LEAD LQFP_EP
BOTTOM VIEW
GND PAD
(LEAD 101)
LEAD 1 INDICATOR
LEAD 51
LEAD 25
LEAD 50
LEAD 26
图56. 100引脚LQFP_EP封装引脚配置(仰视图)
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July 2013
ADSP-21477/ADSP-21478/ADSP-21479
196引脚BGA引脚分配
表63. 196引脚CSP_BGA封装引脚分配(按引脚编号顺序)
引脚编号
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
信号
GND
SDCKE
SDDQM
SDRAS
SDWE
DATA12
DATA13
DATA10
DATA9
DATA7
DATA3
DATA1
DATA2
GND
ADDR0
CLK_CFG1
BOOT_CFG0
TMS
RESET
DATA14
DATA11
DATA4
DATA8
DATA6
DATA5
TRST
FLAG1
DATA0
ADDR2
ADDR3
RTCLKOUT
MS0
SDCAS
DATA15
TCK
TDI
SDCLK
EMU
TDO
FLAG3
ADDR16
WDT_CLKIN
引脚编号
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
E1
E2
E3
E4
E5
E6
E7
E8
E9
E10
E11
E12
E13
E14
F1
F2
F3
F4
F5
F6
F7
F8
F9
F10
F11
F12
F13
F14
信号
ADDR6
ADDR4
ADDR1
CLK_CFG0
VDD_EXT
VDD_EXT
VDD_EXT
VDD_EXT
VDD_EXT
VDD_EXT
VDD_EXT
ADDR14
ADDR20
WDT_CLKO
ADDR8
ADDR7
ADDR5
VDD_EXT
VDD_INT
VDD_INT
VDD_INT
VDD_INT
VDD_INT
VDD_INT
VDD_EXT
AMI_RD
ADDR22
FLAG2
CLKIN
ADDR9
BOOT_CFG1
NC
NC
GND
GND
GND
GND
VDD_INT
VDD_EXT
ADDR15
FLAG0
AMI_WR
引脚编号
G1
G2
G3
G4
G5
G6
G7
G8
G9
G10
G11
G12
G13
G14
H1
H2
H3
H4
H5
H6
H7
H8
H9
H10
H11
H12
H13
H14
J1
J2
J3
J4
J5
J6
J7
J8
J9
J10
J11
J12
J13
J14
Rev. C |
信号
XTAL
SDA10
ADDR11
GND
VDD_INT
GND
GND
GND
GND
VDD_INT
VDD_EXT
ADDR21
ADDR19
RTXO
ADDR13
ADDR12
ADDR10
ADDR17
VDD_INT
GND
GND
GND
GND
VDD_INT
VDD_EXT
BOOT_CFG2
ADDR23
RTXI
DPI_P01
DPI_P03
ADDR18
RESETOUT/RUNRSTIN
VDD_INT
GND
GND
GND
GND
VSS_RTC
VDD_RTC
DAI_P11
AMI_ACK
MS1
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July 2013
引脚编号
K1
K2
K3
K4
K5
K6
K7
K8
K9
K10
K11
K12
K13
K14
L1
L2
L3
L4
L5
L6
L7
L8
L9
L10
L11
L12
L13
L14
M1
M2
M3
M4
M5
M6
M7
M8
M9
M10
M11
M12
M13
M14
信号
DPI_P02
DPI_P04
DPI_P05
DPI_P09
VDD_INT
GND
GND
GND
GND
VDD_INT
GND
DAI_P16
DAI_P18
DAI_P15
DAI_P03
DPI_P10
DPI_P08
DPI_P06
VDD_INT
VDD_INT
VDD_INT
VDD_INT
VDD_INT
VDD_INT
DAI_P10
DAI_P20
DAI_P17
DAI_P04
DPI_P13
DPI_P12
SR_LDO0
DPI_P07
DPI_P11
SR_LDO5
SR_LDO7
DAI_P07
SR_LDO16
SR_SDO
DAI_P06
DAI_P05
DAI_P08
DAI_P12
引脚编号 信号
N1
DPI_P14
N2
SR_LDO1
N3
SR_LDO4
N4
SR_LDO8
N5
SR_LDO10
N6
DAI_P01
N7
SR_LDO9
N8
DAI_P02
N9
SR_LDO13
N10
SR_SCLK
N11
DAI_P09
N12
SR_SDI
N13
SR_LDO17
N14
DAI_P14
P1
GND
P2
SR_LDO3
P3
SR_LDO2
P4
SR_LDO6
P5
WDTRSTO
P6
DAI_P19
P7
DAI_P13
P8
SR_LDO11
P9
SR_LDO15
P10
SR_CLR
P11
SR_LAT
P12
SR_LDO14
P13
SR_LDO12
P14
GND
ADSP-21477/ADSP-21478/ADSP-21479
外形尺寸
该系列处理器提供88引脚LFCSP_VQ、100引脚LQFP_EP和
196引脚CSP_BGA三种符合RoHS标准的封装。关于各型号
的封装信息,请参阅第76页的订购指南。
12.10
12.00 SQ
11.90
0.30
0.23
0.18
0.60 MAX
0.60
MAX
88
67
66
1
PIN 1
INDICATOR
PIN 1
INDICATOR
0.50
BSC
11.85
11.75 SQ
11.65
0.50
0.40
0.30
12° MAX
22
45
44
23
BOTTOM VIEW
TOP VIEW
*0.90
0.85
0.75
0.70
0.65
0.60
SEATING
PLANE
10.50
REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.045
0.025
0.005
COPLANARITY
0.08
0.138~0.194 REF
*COMPLIANT TO JEDEC STANDARDS MO-220-VRRD
EXCEPT FOR MINIMUM THICKNESS AND LEAD COUNT.
图57. 88引脚引脚架构芯片级封装[LFCSP_VQ 1]
(CP-88-5)
图示尺寸单位:mm
1
6.70
REF SQ
EXPOSED PAD
有关CP-88-5封装上裸露焊盘的信息,参见第68页表格后的注释。
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July 2013
ADSP-21477/ADSP-21478/ADSP-21479
0.75
0.60
0.45
16.20
16.00 SQ
15.80
1.60
MAX
14.20
14.00 SQ
13.80
100
12.00 REF
76
1
1.00 REF
76
75
100
1
75
PIN 1
SEATING
PLANE
EXPOSED
PAD
TOP VIEW
1.45
1.40
1.35
0.20
0.09
0.15
0.05
7°
0°
26
(PINS UP)
51
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MS-026-BED-HD
ROTATED 90° CCW
图58. 100引脚薄型四方扁平封装、裸露焊盘[LQFP_EP 1]
(SW-100-2)
图示尺寸单位:mm
1
有关SW-100-2封装上裸露焊盘的信息,参见第70页表格后的注释。
A1 BALL
CORNER
12.10
12.00 SQ
11.90
A1 BALL
CORNER
14 13 12 11 10 9 8 7 6 5 4 3 2 1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
10.40
BSC SQ
0.80
BSC
0.80
REF
TOP VIEW
1.50
1.41
1.32
BOTTOM VIEW
DETAIL A
0.70
REF
DETAIL A
0.50
COPLANARITY
0.45
0.12
0.40
BALL DIAMETER
COMPLIANT TO JEDEC STANDARDS MO-275-GGAB-1.
图59. 196引脚CSP_BGA芯片级封装
(BC-196-8)
尺寸单位:mm
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1.13
1.06
0.99
0.35 NOM
0.30 MIN
0.36
REF
SEATING
PLANE
25
26
50
0.27
0.22
0.17
0.50
BSC
LEAD PITCH
VIEW A
51
50
VIEW A
0.08
COPLANARITY
BOTTOM VIEW
(PINS DOWN)
25
6.00 BSC
SQ
July 2013
ADSP-21477/ADSP-21478/ADSP-21479
表贴设计
汽车应用级产品
关于工业标准设计建议,请参阅IPC-7351:“表贴设计和焊
盘图形标准的通用要求”。
ADSP-21477、ADSP-21478和ADSP-21479采用严格控制的
生产工艺,以满足汽车应用的质量和可靠性要求。请注意,
车用型号的技术规格可能不同于商用型号;因此,设计人
员应仔细阅读本数据手册的产品技术规格部分。
只有表64所示的汽车应用级产品才能用于汽车应用。欲了
解特定产品的订购信息并获得这些型号的汽车可靠性报
告,请联系当地ADI客户代表。
表64. 车用产品型号
1
2
3
4
型号1
温度范围2
片内
SRAM
处理器指令速率
(最大值)
封装描述
封装选项
AD21477WYCPZ1Axx
–40°C至+105°C
2M bits
200 MHz
88引脚 LFCSP_VQ
200 MHz
AD21477WYSWZ1Axx
–40°C至+105°C
2M bits
200 MHz
100引脚 LQFP_EP
200 MHz
AD21478WYBCZ2Axx
–40°C至+105°C
3M bits
200 MHz
88引脚 LFCSP_VQ
200 MHz
AD21478WYCPZ1xx
–40°C至+105°C
3M bits
200 MHz
88引脚 LFCSP_VQ
200 MHz
AD21478WYSWZ2Axx
–40°C至+105°C
3M bits
266 MHz
100引脚 LQFP_EP
266 MHz
AD21478WYSWZ2Bxx
–40°C至+105°C
3M bits
266 MHz
100引脚 LQFP_EP
266 MHz
AD21479WYCPZ1Axx
–40°C至+105°C
5M bits
200 MHz
88引脚 LFCSP_VQ
200 MHz
AD21479WYCPZ1Bxx
–40°C至+105°C
5M bits
200MHz
88引脚 LFCSP_VQ
200MHz
AD21479WYSWZ2Axx
–40°C至+105°C
5M bits
266 MHz
100引脚 LQFP_EP
266 MHz
AD21479WYSWZ2Bxx
–40°C至+105°C
5M bits
266 MHz
100引脚 LQFP_EP
266 MHz
Z = 符合RoHS标准的器件。
参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标,请参见第21页的工作条件。
包含Dolby和DTS的多通道音频解码器。
包含DTLA的数字传输内容保护(DTCP)。要订购此产品,用户必须具有DTLA提供的有效许可证。
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July 2013
注释
3, 4
3, 4
3, 4
ADSP-21477/ADSP-21478/ADSP-21479
订购指南
型号1
ADSP-21477KCPZ-1A
ADSP-21477KSWZ-1A
ADSP-21477BCPZ-1A
ADSP-21478KCPZ-1A
ADSP-21478BCPZ-1A
ADSP-21478BBCZ-2A
ADSP-21478BSWZ-2A
ADSP-21478KBCZ-1A
ADSP-21478KBCZ-2A
ADSP-21478KBCZ-3A
ADSP-21478KSWZ-1A
ADSP-21478KSWZ-2A
ADSP-21479KCPZ-1A
ADSP-21479BCPZ-1A
ADSP-21479BBCZ-2A
ADSP-21479BSWZ-2A
ADSP-21479KBCZ-1A
ADSP-21479KBCZ-2A
ADSP-21479KBCZ-3A
ADSP-21479KSWZ-1A
ADSP-21479KSWZ-2A
1
2
温度范围2
0°C至+70°C
0°C至+70°C
–40°C至+85°C
0°C至+70°C
–40°C至+85°C
–40°C至+85°C
–40°C至+85°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
–40°C至+85°C
–40°C至+85°C
–40°C至+85°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
0°C至+70°C
片内SRAM
2M Bits
2M Bits
2M Bits
3M Bits
3M Bits
3M Bits
3M Bits
3M Bits
3M Bits
3M Bits
3M Bits
3M Bits
5M Bits
5M Bits
5M Bits
5M Bits
5M Bits
5M Bits
5M Bits
5M Bits
5M Bits
处理器指令速率
(最大值)
200 MHz
200 MHz
200 MHz
200 MHz
200 MHz
266 MHz
266 MHz
200 MHz
266 MHz
300 MHz
200 MHz
266 MHz
200 MHz
200 MHz
266 MHz
266 MHz
200 MHz
266 MHz
300 MHz
200 MHz
266 MHz
封装描述
88引脚 LFCSP_VQ
100引脚 LQFP_EP
88引脚 LFCSP_VQ
88引脚 LFCSP_VQ
88引脚 LFCSP_VQ
196引脚 CSP_BGA
100引脚 LQFP_EP
196引脚 CSP_BGA
196引脚 CSP_BGA
196引脚 CSP_BGA
100引脚 LQFP_EP
100引脚 LQFP_EP
88引脚 LFCSP_VQ
88引脚 LFCSP_VQ
196引脚 CSP_BGA
100引脚 LQFP_EP
196引脚 CSP_BGA
196引脚 CSP_BGA
196引脚 CSP_BGA
100引脚 LQFP_EP
100引脚 LQFP_EP
Z = 符合RoHS标准的器件。
参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标,请参见第21页的工作条件。
©2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D09017sc-0-7/13(C)
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封装选项
CP-88-5
SW-100-2
CP-88-5
CP-88-5
CP-88-5
BC-196-8
SW-100-2
BC-196-8
BC-196-8
BC-196-8
SW-100-2
SW-100-2
CP-88-5
CP-88-5
BC-196-8
SW-100-2
BC-196-8
BC-196-8
BC-196-8
SW-100-2
SW-100-2