EVAL-AD5382EBZ

32通道、3 V/5 V单电源、 14位电压输出DAC AD5382 特性 集成功能 保证单调性 积分非线性(INL)误差：±4 LSB（最大值） 1.25 V/2.5 V、10 ppm/ºC片内基准电压源 温度范围：-40°C至+85°C 轨到轨输出放大器 掉电模式 封装类型：100引脚LQFP封装(14 mm × 14 mm) 用户接口： 并行 串行（SPI®/QSPI™/MICROWIRE™/DSP兼容接口，提供数 据回读） I2C兼容 通道监控 通过LDAC同时更新输出 清零至用户编程码字 放大器升压模式可优化压摆率 用户可编程的失调和增益调整 Toggle模式支持方波生成 热监控 应用 可变光衰减器(VOA) 电平设置(ATE) 光微机电系统(MEMS) 控制系统 仪器仪表 功能框图 DVDD (×3) DGND (×3) AVDD (×4) AGND (×4) DAC_GND (×4) REFGND REFOUT/REFIN SIGNAL_GND (×4) PD SER/PAR AD5382 1.25V/2.5V REFERENCE FIFO EN CS/(SYNC/AD0) WR/(DCEN/AD1) 14 SDO DB0 14 INTERFACE CONTROL LOGIC FIFO + STATE MACHINE + CONTROL LOGIC 14 14 DAC 14 REG0 DAC 0 VOUT0 m REG0 R c REG0 R 14 INPUT 14 REG1 14 A4 A0 14 14 DAC 14 REG1 DAC 1 VOUT1 VOUT2 m REG1 R c REG1 VOUT4 14 REG1 RESET POWER-ON RESET INPUT 14 REG6 14 14 BUSY 14 DAC 14 REG6 VOUT5 DAC 6 VOUT6 m REG6 R c REG6 R CLR VOUT0………VOUT31 MON_IN1 MON_IN2 MON_IN3 MON_IN4 VOUT3 R REG0 14 INPUT 14 REG7 14 36-TO-1 MUX 14 14 DAC 14 REG7 DAC 7 VOUT7 m REG7 VOUT8 R c REG7 R VOUT31 ×4 MON_OUT 图1. LDAC 03733-001 DB13/(DIN/SDA) DB12/(SCLK/SCL) DB11/(SPI/I2C) DB10 INPUT 14 REG0 Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. www.analog.com Tel: 781.329.4700 Fax: 781.461.3113© 2004–2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD5382 目录 概述.....................................................................................................3 异步清零功能 ..........................................................................25 技术规格 ............................................................................................4 BUSY和LDAC功能 .................................................................25 AD5382-5技术规格 .................................................................4 并行模式下的FIFO操作........................................................25 AD5382-3技术规格 .................................................................6 上电复位...................................................................................25 交流特性 ...................................................................................7 掉电............................................................................................25 时序特性 ............................................................................................8 AD5382接口 ....................................................................................26 SPI、QSPI、MICROWIRE或DSP兼容串行接口 .............8 DSP、SPI、MICROWIRE兼容串行接口 ..........................26 I2C串行接口............................................................................10 I2C串行接口 ............................................................................28 并行接口 .................................................................................11 并行接口...................................................................................30 绝对最大额定值.............................................................................13 微处理器接口 ..........................................................................31 ESD警告 ..................................................................................13 应用信息 ..........................................................................................33 引脚配置和功能描述 ....................................................................14 电源去耦...................................................................................33 术语...................................................................................................17 典型配置电路 ..........................................................................33 典型工作特性 .................................................................................18 监控功能...................................................................................34 功能描述 ..........................................................................................21 Toggle模式功能.......................................................................34 DAC架构—通用 ....................................................................21 热监控功能 ..............................................................................35 数据解码 .................................................................................21 MEMS光学开关中的AD5382 ...............................................35 片内特殊功能寄存器(SFR) ................................................22 光衰减器...................................................................................36 SFR命令 ...................................................................................22 外形尺寸 ..........................................................................................37 硬件功能 ..........................................................................................25 订购指南...................................................................................37 复位功能 .................................................................................25 修订历史 2010年4月—修订版A至修订版B 更改表18 ..........................................................................................24 更改订购指南 .................................................................................37 2005年3月—修订版0至修订版A 更改技术规格 ...................................................................................4 更改图43 ..........................................................................................35 2004年5月—修订版0：初始版 Rev. B | Page 2 of 40 AD5382 概述 AD5382是一款完整的单电源、32通道、14位DAC，提供 串行接口和一个支持400 kHz数据传输速率的I 2C®兼容接 100引脚LQFP封装。所有32个通道均具有一个以轨到轨方 口。 式工作的片内输出放大器。该器件内置一个可通过软件选 输入寄存器与后置的DAC寄存器可提供双缓冲，使各DAC 择的1.25 V/2.5 V、10 ppm/°C基准电压源。片内通道监控功 输出既能独立更新，也能利用LDAC同时更新。 能可将模拟输出多路复用至一个共用MON_OUT引脚，以 各通道均具有可编程增益与失调调整寄存器，用户可以对 便进行外部监控，输出放大器升压模式则可以优化放大器 任何DAC通道进行全面校准。在升压模式不使能的情况 压摆率。 下，该器件每个通道的典型功耗为0.25 mA。 AD5382具有一个双缓冲并行接口，WR脉冲宽度为20 ns、一 个接口速度超过30 MHz的SPI/QSPI/MICROWIRE/DSP兼容 表1. 产品系列中的其它高通道数、低电压、单电源DAC 型号 AD5380BST-5 AD5380BST-3 AD5384BBC-5 AD5384BBC-3 AD5381BST-5 AD5381BST-3 AD5383BST-5 AD5383BST-3 AD5390BST-5 AD5390BCP-5 AD5390BST-3 AD5390BCP-3 AD5391BST-5 AD5391BCP-5 AD5391BST-3 AD5391BCP-3 AD5392BST-5 AD5392BCP-5 AD5392BST-3 AD5392BCP-3 分辨率 14位 14位 14位 14位 12位 12位 12位 12位 14位 14位 14位 14位 12位 12位 12位 12位 14位 14位 14位 14位 AVDD范围 4.5 V至5.5 V 2.7 V至3.6 V 4.5 V至5.5 V 2.7 V至3.6 V 4.5 V至5.5 V 2.7 V至3.6 V 4.5 V至5.5 V 2.7 V至3.6 V 4.5 V至5.5 V 4.5 V至5.5 V 2.7 V至3.6 V 2.7 V至3.6 V 4.5 V至5.5 V 4.5 V至5.5 V 2.7 V至3.6 V 2.7 V至3.6 V 4.5 V至5.5 V 4.5 V至5.5 V 2.7 V至3.6 V 2.7 V至3.6 V 输出通道 40 40 40 40 40 40 32 32 16 16 16 16 16 16 16 16 8 8 8 8 线性误差(LSB) ±4 ±4 ±4 ±4 ±1 ±1 ±1 ±1 ±3 ±3 ±4 ±4 ±1 ±1 ±1 ±1 ±3 ±3 ±4 ±4 封装描述 100引脚LQFP 100引脚LQFP 100引脚CSPBGA 100引脚CSPBGA 100引脚LQFP 100引脚LQFP 100引脚LQFP 100引脚LQFP 52引脚LQFP 64引脚LFCSP 52引脚LQFP 64引脚LFCSP 52引脚LQFP 64引脚LFCSP 52引脚LQFP 64引脚LFCSP 52引脚LQFP 64引脚LFCSP 52引脚LQFP 64引脚LFCSP 封装选项 ST-100 ST-100 BC-100 BC-100 ST-100 ST-100 ST-100 ST-100 ST-52 CP-64 ST-52 CP-64 ST-52 CP-64 ST-52 CP-64 ST-52 CP-64 ST-52 CP-64 表2. 40通道双极性电压输出DAC 型号 分辨率 模拟电源 输出通道 线性误差(LSB) 封装 封装选项 AD5379ABC 14位 40 ±3 108引脚CSPBGA BC-108 AD5378ABC 14位 ±11.4 V至 ±16.5 V ±11.4 V至 ±16.5 V 32 ±3 108引脚CSPBGA BC-108 Rev. B | Page 3 of 40 AD5382 技术规格 AD5382-5技术规格 除非另有说明，AVDD = 4.5 V至5.5 V、DVDD = 2.7 V至5.5 V、AGND = DGND = 0 V、外部REFIN = 2.5 V，所有规格均相对于 TMIN至TMAX而言。 表3 参数 精度 分辨率 相对精度2 (INL) 微分非线性 (DNL) 零电平误差 失调误差 失调误差温度系数 增益误差 增益温度系数3 直流串扰3 基准输入/输出 基准输入3 基准输入电压 直流输入阻抗 输入电流 基准电压范围 AD5382-5 1 单位 14 ±4 –1/+2 4 ±4 ±5 ±0.024 ±0.06 2 0.5 位 LSB(最大值） LSB(最大值） mV(最大值） mV(最大值） μV/°C(典型值) %FSR(最大值) %FSR(最大值) ppm FSR/°C(典型值) LSB(最大值) 2.5 1 ±1 1 to AVDD/2 V MΩ(最小值) µA(最大值) V(最小值/最大值) 2.495/2.505 1.22/1.28 ±10 ±15 V(最小值/最大值) V(最小值/最大值) ppm/°C(最大值) ppm/°C(最大值) 0/AVDD 40 ±1 V(最小值/最大值) mA(最大值) mA(最大值) 200 1000 0.5 pF(最大值) pF(最大值) Ω(最大值) 500 100 Ω(典型值) nA(典型值) 2 0.8 ±10 10 V(最小值) V(最大值) µA(最大值) pF(最大值) 基准输出4 输出电压 基准TC 输出特性3 输出电压范围2 短路电流 负载电流 容性负载稳定性 R L= ∞ RL= 5 kΩ 直流输出阻抗 监控引脚 输出阻抗 三态漏电流 逻辑输入(SDA/SCL除外)3 VIH，输入高电压 VIL，输入低电压 输入电流 引脚电容 测试条件/注释 在工作温度范围内保证单调性 线性区内代码32处测得 25°C时 TMIN至TMAX ±1%(额定性能)，AVDD = 2xREFIN + 50 mV 100 MΩ(典型值) ±30 nA(典型值） 通过AD5382控制寄存器中的CR10使能；CR12可选择基准 电压 环境温度下；CR12 = 1；针对2.5 V操作优化 选择1.25 V基准电压时；CR12 = 0 温度范围：+25°C至+85°C 温度范围：-40°C至+85°C DVDD = 2.7 V至5.5 V Rev. B | Page 4 of 40 所有引脚总和，TA= TMIN至TMAX AD5382 参数 逻辑输入(仅限SDA、SCL) VIH，输入高电压 VIL，输入低电压 IIN，输入漏电流 VHYST，输入迟滞 CIN，输入电容 毛刺抑制 逻辑输出(BUSY，SDO)3 VOL，输出低电压 VOH，输出高电压 VOL，输出低电压 VOH，输出高电压 高阻漏电流 高阻输出电容 逻辑输出(SDA)3 VOL，输出低电压 三态漏电流 三态输出电容 电源要求 AVDD DVDD 电源灵敏度3 ΔMidscale/ΔΑVDD AIDD DIDD AIDD(掉电) DIDD(掉电) 功耗 1 2 3 4 AD5382-5 1 单位 测试条件/注释 0.7 DVDD 0.3 DVDD ±1 0.05 DVDD 8 50 V(最小值) V(最大值) µA(最大值) V(最小值) pF(典型值) ns(最大值) 当DVDD < 3.6 V时，此接口为SMBus兼容 当DVDD < 3.6 V时，此接口为SMBus兼容 0.4 DVDD – 1 0.4 DVDD – 0.5 ±1 5 V(最大值) V(最小值) V(最大值) V(最小值) µA(最大值) pF(典型值) DVDD= 5 V ± 10%，吸入电流200 μA DVDD= 5 V ± 10%，流出电流200 μA DVDD = 2.7 V至3.6 V，吸入电流200 μA DVDD = 2.7 V至3.6 V，流出电流200 μA 仅限SDO(串行数据输出) 仅限SDO(串行数据输出) 0.4 0.6 ±1 8 V(最大值) V(最大值) µA(最大值) pF(典型值) ISINK = 3 mA ISINK = 6 mA 4.5/5.5 2.7/5.5 V(最小值/最大值) V(最小值/最大值) –85 0.375 0.475 1 2 20 65 dB(典型值） mA/通道(最大值) mA/通道(最大值) mA(最大值) µA(最大值) µA(最大值) mW(最大值) 输入滤波可抑制小于50 ns的噪声尖峰 输出端空载，且禁用升压模式。0.25 mA/通道(典型值) 输出端空载，且启用升压模式。0.325 mA/通道(典型值) VIH= DVDD，VIL= DGND。 200 nA（典型值） 3 μA（典型值） 输出端空载，且禁用升压模式。AVDD = DVDD = 5 V AD5382-5使用外部2.5 V基准电压源进行校准。所有型号产品的温度范围：-40°C至+85°C。 在VOUT = 10 mV至AVDD – 50 mV的范围内可保证精度。 通过特性保证，但未经生产测试。 AD5382-5上默认为2.5 V。可通过AD5382控制寄存器中的CR12编程为1.25 V；以1.25 V基准电压源操作AD5382-5可导致精度下降。 Rev. B | Page 5 of 40 AD5382 AD5382-3技术规格 除非另有说明，AVDD = 2.7 V至3.6 V、DVDD = 2.7 V至5.5 V、AGND = DGND = 0 V、外部REFIN = 1.25 V，所有规格均相对于 TMIN至TMAX而言。 表4 参数 精度 分辨率 相对精度2(INL) 微分非线性(DNL) 零电平误差 失调误差 失调误差温度系数 增益误差 增益温度系数3 直流串扰3 基准输入/输出 基准输入3 基准输入电压 直流输入阻抗 输入电流 基准电压范围 基准输出4 输出电压 基准TC 输出特性3 输出电压范围2 短路电流 负载电流 容性负载稳定性 RL= ∞ RL= 5 kΩ 直流输出阻抗 监控引脚(MON OUT) 输出阻抗 三态漏电流 逻辑输入(SDA/SCL除外)3 VIH，输入高电压 VIL，输入低电压 输入电流 引脚电容 逻辑输入(仅限SDA、SCL) VIH，输入高电压 VIL，输入低电压 IIN，输入漏电流 VHYST，输入迟滞 CIN，输入电容 毛刺抑制 AD5382-3 1 单位 14 ±4 –1/+2 4 ±4 ±5 ±0.024 ±0.1 2 0.5 位 LSB(最大值) LSB(最大值) mV(最大值) mV(最大值) μV/°C(典型值) %FSR(最大值) %FSR(最大值) ppm FSR/°C(典型值) LSB(最大值) 1.25 1 ±10 1 to AVDD/2 V MΩ(最小值) µA(最大值) V(最小值/最大值) 1.245/1.255 2.47/2.53 ±10 ±15 V(最小值/最大值) V(最小值/最大值) ppm/°C(最大值) ppm/°C(最大值) 0/AVDD 40 ±1 V(最小值/最大值) mA(最大值) mA(最大值) 200 1000 0.5 pF(最大值) pF(最大值) Ω(最大值) 500 100 Ω(典型值) nA(典型值) 2 0.8 ±10 10 V(最小值) V(最大值) µA(最大值) pF(最大值) 0.7 DVDD 0.3 DVDD ±1 0.05 DVDD 8 50 V(最小值) V(最大值) μA(最大值) V(最小值) pF(典型值) ns(最大值) Rev. B | Page 6 of 40 测试条件/注释 在工作温度范围内保证单调性 线性区内代码256处测得 25°C时 TMIN至TMAX ±1%(额定性能) 100 MΩ(典型值) ±30 nA(典型值) 通过AD5382控制寄存器中的CR10使能；CR12可选择基准电压 环境温度下；CR12 = 0；针对1.25 V操作优化 选择2.5 V基准电压时；CR12 = 1 温度范围：+25°C至+85°C 温度范围：-40°C至+85°C DVDD = 2.7 V至3.6 V 所有引脚总和，TA= TMIN至TMAX 当DVDD < 3.6 V时，此接口为SMBus兼容 当DVDD < 3.6 V时，此接口为SMBus兼容 输入滤波可抑制小于50 ns的噪声尖峰 AD5382 参数 逻辑输出(BUSY，SDO)3 VOL，输出低电压 VOH，输出高电压 高阻漏电流 高阻输出电容 逻辑输出(SDA)3 VOL，输出低电压 AD5382-3 1 单位 测试条件/注释 0.4 DVDD – 0.5 ±1 5 V(最大值) V(最小值) µA(最大值) pF(典型值) 200 μA吸入电流 200 μA流出电流 仅限SDO(串行数据输出) 仅限SDO(串行数据输出) V(最大值) V(最大值) µA(最大值) pF(典型值) ISINK = 3 mA ISINK = 6 mA 三态漏电流 三态输出电容 电源要求 AVDD DVDD 电源灵敏度3 ΔMidscale/ΔΑVDD AIDD 0.4 0.6 ±1 8 2.7/3.6 2.7/5.5 V(最小值/最大值) V(最小值/最大值) –85 0.375 0.475 1 2 20 39 dB(典型值) mA/通道(最大值) mA/通道(最大值) mA(最大值) µA(最大值) µA(最大值) mW(最大值) DIDD AIDD(掉电) DIDD(掉电) 功耗 输出端空载，且禁用升压模式。0.25 mA/通道(典型值) 输出端空载，且启用升压模式。0.325 mA/通道(典型值) VIH= DVDD，VIL= DGND。 输出端空载，且禁用升压模式。AVDD = DVDD = 3 V AD5382-3使用外部1.25 V基准电压源进行校准。温度范围：-40°C至+85°C。 在VOUT = 10 mV至AVDD – 50 mV的范围内可保证精度。 通过特性保证，但未经生产测试。 AD5382-5上默认为2.5 V。可通过AD5382控制寄存器中的CR12编程为1.25 V；以1.25 V基准电压源操作AD5382-5时可导致精度下降。 1 2 3 4 交流特性1 AVDD= 4.5 V至5.5 V，或2.7 V至3.6 V；DVDD = 2.7 V至5.5 V；AGND = DGND= 0 V。 表5 参数 动态性能 输出电压建立时间2 压摆率2 数模转换毛刺能量 毛刺脉冲峰值幅度 DAC间串扰 数字串扰 数字馈通 输入噪声(0.1 Hz至10 Hz) 输出噪声频谱密度 1 kHz时 10 kHz时 1 2 全部 单位 测试条件/注释 8 10 2 3 12 15 µs typ µs max V/µs typ V/µs typ nV-s typ mV typ 1 0.8 0.1 15 40 nV-s typ nV-s typ nV-s typ µV p-p typ µV p-p typ 150 100 nV/√Hz typ nV/√Hz typ 1/4至3/4满量程输入变化，精度达到±1 LSB 禁用升压模式，且CR11 = 0 启用升压模式，且CR11 = 1 参见“术语”部分。 测试条件下输入总线对DAC输出的影响 外部基准电压源，中间电平载入DAC 内部基准电压源，中间电平载入DAC 通过设计和特性保证，但未经生产测试。 压摆率可以通过AD5382控制寄存器中的电流升压控制位(CR11)进行编程。 Rev. B | Page 7 of 40 AD5382 时序特性 SPI、QSPI、MICROWIRE或DSP兼容串行接口 除非另有说明，DVDD = 2.7 V至5.5 V、AVDD = 4.5 V至5.5 V（或2.7 V至3.6 V）、AGND = DGND = 0 V，所有规格均相对于 TMIN至TMAX而言。 表6 参数1, 2, 3 t1 t2 t3 t4 t5 4 t6 4 t7 t7A t8 t9 t104 t11 t12 4 t13 t14 t15 t16 t17 t18 t19 t20 5 t215 t225 t23 2 3 4 5 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最大值) ns(最大值) ns(最小值) ns(最小值) ns(最大值) ns(最小值) ns(最小值) μs(典型值) ns(最小值) μs(最大值) ns(最大值) ns(最小值) ns(最小值) ns(最小值) 描述 SCLK周期时间 SCLK高电平时间 SCLK低电平时间 SYNC下降沿到SCLK下降沿建立时间 第24个SCLK下降沿到SYNC下降沿 SYNC最小低电平时间 SYNC最小高电平时间 回读模式下的SYNC最小高电平时间 数据建立时间 数据保持时间 第24个SCLK下降沿到BUSY下降沿 BUSY脉宽低电平(单通道更新) 第24个SCLK下降沿到LDAC下降沿 LDAC脉宽低电平 BUSY上升沿到DAC输出响应时间 BUSY上升沿到LDAC下降沿 LDAC下降沿到DAC输出响应时间 DAC输出建立时间 CLR脉宽低电平 CLR脉冲启动时间 SCLK上升沿到SDO有效 SCLK下降沿到SYNC上升沿 SYNC上升沿到SCLK上升沿 SYNC上升沿到LDAC下降沿 通过设计和特性保证，但未经生产测试。 所有输入信号均指定tr = tf = 5 ns(10％至90％VCC)并从1.2 V电平起开始计时。 参见图2、图3、图4和图5。 只限独立模式。 只限菊花链模式。 200µA TO OUTPUT PIN IOL VOH (MIN) OR VOL (MAX) CL 50pF 200µA IOH 图2. SDO时序图的负载电路 (串行接口、菊花链模式) Rev. B | Page 8 of 40 03733-002 1 在TMIN、TMAX时的限值 33 13 13 13 13 33 10 50 5 4.5 30 670 20 20 100 0 100 8 20 35 20 5 8 20 AD5382 t1 24 SCLK t3 t4 SYNC t2 t6 t7 24 t5 t8 t9 DB0 DIN DB23 t10 BUSY t11 t13 t12 LDAC1 t17 t14 VOUT1 t15 t13 LDAC2 t17 t16 VOUT2 t18 CLR t19 03733-003 VOUT 1LDAC ACTIVE DURING BUSY 2LDAC ACTIVE AFTER BUSY 图3. 串行接口时序图(独立模式) SCLK 24 48 t7A SYNC DB23 DIN DB0 DB23 DB0 INPUT WORD SPECIFIES REGISTER TO BE READ NOP CONDITION DB0 UNDEFINED 03733-004 DB23 SDO SELECTED REGISTER DATA CLOCKED OUT 图4. 串行接口时序图(数据回读模式) t1 SCLK t7 t3 t2 24 t21 48 t22 t4 SYNC t8 t9 DIN DB23 DB0 DB23 INPUT WORD FOR DAC N DB0 INPUT WORD FOR DAC N + 1 t20 UNDEFINED DB0 INPUT WORD FOR DAC N t23 LDAC 图5. 串行接口时序图(菊花链模式) Rev. B | Page 9 of 40 t13 03733-005 DB23 SDO AD5382 I2C串行接口 除非另有说明，DVDD = 2.7 V至5.5 V、AVDD = 4.5 V至5.5 V(或2.7 V至3.6 V)、AGND = DGND = 0 V，所有规格均相对于 TMIN至TMAX而言。 表7 参数1, 2 FSCL t1 t2 t3 t4 t5 t6 3 在TMIN、TMAX时的限值 400 2.5 0.6 1.3 0.6 100 0.9 0 0.6 0.6 1.3 300 0 300 0 300 20 + 0.1Cb 4 400 t7 t8 t9 t10 t11 Cb 2 3 4 描述 SCL时钟频率 SCL周期时间 tHIGH，SCL高电平时间 tLOW，SCL低电平时间 tHD,STA，起始/重复起始条件保持时间 tSU,DAT，数据建立时间 tHD,DAT，数据保持时间 tHD,DAT，数据保持时间 tSU,STA，重复起始建立时间 tSU,STO，停止条件建立时间 tBUF，一个停止条件与一个起始条件之间的总线空闲时间 tR，接收时SCL和SDA的上升时间 tR，接收时(CMOS兼容)SCL和SDA的上升时间 tF，发射时SDA的下降时间 tF，接收时(CMOS兼容)SDA的下降时间 tF，接收时SCL和SDA的下降时间 tF，发射时SCL和SDA的下降时间 各条总线的容性负载 通过设计和特性保证，但未经生产测试。 参见图6。 主器件必须为SDA信号(参考SCL信号的VIH MIN)提供至少300 ns的保持时间，以便桥接SCL下降沿的未定义区域。 Cb是一条总线的总电容(单位为pF)。tR和tF是在0.3 DVDD和0.7 DVDD范围内测得。 SDA t9 t3 t10 t11 t4 SCL t4 t6 t2 t1 t5 START CONDITION REPEATED START CONDITION 图6. I 2C兼容串行接口时序图 Rev. B | Page 10 of 40 t8 t7 STOP CONDITION 03733-006 1 单位 kHz(最大值) μs(最小值) μs(最小值) μs(最小值) μs(最小值) ns(最小值) μs(最大值) μs(最小值) μs(最小值) μs(最小值) μs(最小值) ns(最大值) ns(最小值) ns(最大值) ns(最小值) ns(最大值) ns(最小值) pF(最大值) AD5382 并行接口 除非另有说明，DVDD = 2.7 V至5.5 V、AVDD = 4.5 V至5.5 V(或2.7 V至3.6 V)、AGND = DGND = 0 V，所有规格均相对于TMIN 至TMAX而言。 表8 参数1, 2, 3 t0 t1 t2 t3 t4 t5 t6 t7 t8 t94 t104 t114, 5 t12 t13 t14 t15 t16 t17 t18 t19 t20 1 2 3 在TMIN、TMAX时的限值 4.5 4.5 20 20 0 0 4.5 4.5 20 700 30 670 30 20 100 20 0 100 8 20 35 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最大值) ns(最大值) ns(最小值) ns(最小值) ns(最大值) ns(最小值) ns(最小值) ns(最小值) μs(典型值) ns(最小值) μs(最大值) 描述 REG0、REG1地址到WR上升沿建立时间 REG0、REG1地址到WR上升沿保持时间 CS脉宽低电平 WR脉宽低电平 CS到WR下降沿建立时间 WR到CS上升沿建立时间 数据到WR上升沿建立时间 数据到WR上升沿保持时间 WR脉宽高电平 WR最小周期时间(单通道写入) WR上升沿到BUSY下降沿 BUSY脉宽低电平(单通道更新) WR上升沿到LDAC下降沿 LDAC脉宽低电平 BUSY上升沿到DAC输出响应时间 LDAC上升沿到WR上升沿 BUSY上升沿到LDAC下降沿 LDAC下降沿到DAC输出响应时间 DAC输出建立时间 CLR脉宽低电平 CLR脉冲启动时间 通过设计和特性保证，但未经生产测试。 所有输入信号均指定tR = tR = 5 ns(10％至90％DVDD)并从1.2 V电平起开始计时。 参见图7。 4 参见图29。 5 用图2中的负载电路测量。 Rev. B | Page 11 of 40 AD5382 t0 t1 REG0, REG1, A4...A0 t4 t5 t2 CS t9 t3 WR t8 t6 t15 t7 DB13...DB0 t10 t11 BUSY t12 t13 t18 LDAC1 t14 VOUT1 t16 LDAC2 t13 t18 t17 VOUT2 CLR t19 1LDAC 2LDAC ACTIVE DURING BUSY ACTIVE AFTER BUSY 图7. 并行接口时序图 Rev. B | Page 12 of 40 03733-007 t20 VOUT AD5382 绝对最大额定值 除非另有说明，TA = 25°C1。 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 表9 参数 AVDD至AGND DVDD至DGND 数字输入至DGND SDA/SCL至DGND 数字输出至DGND REFIN/REFOUT至AGND AGND至DGND VOUTx至AGND 模拟输入至AGND MON_IN输入至AGND MON_OUT至AGND 工作温度范围 商用(B级) 存储温度范围 结温(TJ最大值) 100引脚LQFP封装 θJA热阻 回流焊 峰值温度 1 额定值 –0.3 V至+7 V –0.3 V至+7 V –0.3 V至DVDD + 0.3 V –0.3 V至+ 7 V –0.3 V至DVDD + 0.3 V –0.3 V至AVDD + 0.3 V –0.3 V至+0.3 V –0.3 V至AVDD + 0.3 V –0.3 V至AVDD + 0.3 V –0.3 V至AVDD + 0.3 V –0.3 V至AVDD + 0.3 V 它超出本技术规范操作章节中所列规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 -40°C至+85°C -65°C至+150°C 150°C 44°C/W 230°C 100 mA以下的瞬态电流不会造成SCR闩锁。 ESD警告 ESD(静电放电)敏感器件。静电电荷很容易在人体和测试设备上累积，可高达4000 V，并可能在没 有察觉的情况下放电。尽管本产品具有专用ESD保护电路，但在遇到高能量静电放电时，可能会 发生永久性器件损坏。因此，建议采取适当的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. B | Page 13 of 40 AD5382 76 BUSY 75 PIN 1 IDENTIFIER 2 3 4 74 73 72 5 71 6 70 7 69 8 68 9 67 10 66 11 65 AD5382 12 13 64 TOP VIEW (Not to Scale) 14 63 62 15 61 16 60 17 59 18 58 19 57 20 56 21 22 55 23 24 53 52 25 51 50 49 48 47 46 45 44 43 42 41 40 38 39 37 36 35 34 33 32 31 30 29 28 NC NC NC NC VOUT5 VOUT6 VOUT7 NC NC MON_IN1 MON_IN2 MON_IN3 MON_IN4 NC MON_OUT VOUT8 VOUT9 VOUT10 VOUT11 VOUT12 DAC_GND2 SIGNAL_GND2 VOUT13 VOUT14 VOUT15 27 54 RESET DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 REG0 REG1 VOUT23 VOUT22 VOUT21 VOUT20 AVDD3 AGND3 DAC_GND3 SIGNAL_GND3 VOUT19 VOUT18 VOUT17 VOUT16 AVDD2 AGND2 03733-008 77 LDAC 78 WR (DCEN/AD1) 79 PD 80 SER/PAR 81 DGND 82 DVDD 84 A0 83 DVDD 86 A2 85 A1 87 A3 88 A4 89 NC 90 DGND 91 DGND 92 DVDD 93 SDO(A/B) 94 DB8 95 DB9 96 DB10 1 26 FIFO EN CLR VOUT24 VOUT25 VOUT26 VOUT27 SIGNAL_GND4 DAC_GND4 AGND4 AVDD4 VOUT28 VOUT29 VOUT30 VOUT31 REFGND REFOUT/REFIN SIGNAL_GND1 DAC_GND1 AVDD1 VOUT0 VOUT1 VOUT2 VOUT3 VOUT4 AGND1 98 DB12/(SCLK/SCL) 97 DB11/(SPI/I2C) 100 CS/(SYNC/AD0) 99 DB13/(DIN/SDA) 引脚配置和功能描述 图8. 100引脚LQFP的引脚配置 表10. 引脚功能描述 引脚名称 VOUTx SIGNAL_GND(1–4) 功能 通道x的缓冲模拟输出。各模拟输出均由增益设置为2的轨到轨输出放大器驱动。各输出均能够驱动5 kΩ的输出 负载到地。典型输出阻抗为0.5 Ω。 每个八输出通道组的模拟地基准点。所有SIGNAL_GND引脚均内部连接在一起，并应连接到尽可能靠近AD5382 的AGND平面。 DAC_GND(1–4) 内部14位DAC的地基准点。每个八通道组均包含一个DAC_GND引脚。这些引脚应连接到AGND平面。 AGND(1–4) 模拟地基准点。每个八通道组均包含一个AGND引脚。所有AGND引脚均应从外部连接到AGND平面。 AVDD(1–4) 模拟电源引脚。每个八通道组均有一个独立的AVDD引脚。这些引脚内部短接并应使用0.1 μF陶瓷电容和10 μF 钽电容去耦。AD5382-5的工作电压范围为4.5 V至5.5 V；AD5382-3的工作电压范围为2.7 V至3.6 V。 DGND DVDD 所有数字电路的接地引脚。 逻辑电源。保证的工作电压范围为2.7 V至5.5 V。建议使用0.1 μF陶瓷电容和10 μF钽电容将这些引脚去耦到DGND。 REFGND REFOUT/REFIN 内部基准电压源的地基准点。 选择内部基准电压源时的基准输出。AD5382包含一个REFOUT/REFIN共用引脚。如果应用中要求使用外部基准 电压源，则可将其施加于此引脚，内部基准电压源可通过控制寄存器来禁用。此引脚默认使用基准输入。 Rev. B | Page 14 of 40 AD5382 引脚名称 MON_OUT 功能 监控输出。使能监控功能时，此引脚用作36至1通道多路复用器的输出端，可通过编程将通道0至31中的一个通 道或任意监控输入引脚（MON_IN1至MON_IN4）多路复用至MON_OUT引脚。MON_OUT引脚的典型输出阻抗为 500 Ω，用于驱动SAR ADC输入端等的高输入阻抗。 MON_INx 监控输入引脚。AD5382内置四个监控输入引脚，用户可将器件最大额定值范围内的输入信号连接到这些引脚， 从而实施监控。施加于MON_IN引脚以及32个输出通道的任何信号均可以通过软件切换至MON_OUT引脚。例 如，可以使用外部ADC来监控这些信号。 SER/PAR 接口选择输入。此引脚允许用户选择是使用串行接口还是并行接口。如果要连接高电平，则选择串行接口模 式，引脚97(SPI/I2C)用于判断接口模式是SPI还是I2C。当SER/PAR为低电平时，则选择并行接口模式。 CS/(SYNC/AD0) 在并行接口模式下，此引脚用作片选输入(电平敏感、低电平有效)。低电平时选择AD5382。 在串行接口模式下，这是更新寻址寄存器之前串行时钟的帧同步输入信号。 在I2C模式下，此引脚用作硬件地址引脚，与AD1一起用来判断I2C总线上该器件的软件地址。 WR/(DCEN/AD1) 多功能引脚。在并行接口模式下，此引脚用作写入使能。在串行接口模式下，此引脚用作菊花链使能(SPI模式) 和硬件地址引脚(I2C模式)。 并行接口写输入(边沿敏感)。WR上升沿与CS低电平一起使用，并且地址总线输入写入所选器件寄存器。 串行接口。菊花链选择输入(电平敏感、高电平有效)。高电平时，此信号与SER/PAR高电平一起使用，以使能SPI 串行接口菊花链模式。 I2C模式。此引脚用作硬件地址引脚，与AD0一起用来判断I2C总线上此器件的软件地址。 DB13–DB0 A4–A0 并行数据总线。DB13为AD5382上输入数据字的MSB，而DB0则为LSB。 并行地址输入。A4至A0均经过解码来寻址AD5382的40个输入通道之一。与REG1和REG0引脚一起使用，来判断 输入数据的目标寄存器。 REG1, REG0 在并行接口模式下，REG1和REG0用于解码输入数据的目标寄存器。REG1和REG0均经过解码来寻址所选通道的 输入数据寄存器、偏移寄存器或增益寄存器，并且还用于确定特殊功能寄存器。 SDO/(A/B) 串行接口模式中的串行数据输出。三态CMOS输出。SDO可用于以菊花链形式将多个器件连接在一起。数据在 SCLK上升沿通过SDO逐个输出，而且在SCLK的下降沿有效。 在并行接口模式下，当选择toggle模式并向AD5382数据寄存器写入数据时，此引脚用作A或B数据寄存器选择(参 见“Toggle模式功能”部分)。在toggle模式下，LDAC用于在A和B数据寄存器所含数据之间切换输出。所有DAC通 道均包含两个数据寄存器。在正常模式下，数据寄存器A是数据传输的默认寄存器。 BUSY CMOS数字输出。在对载入DAC数据寄存器的数据(x2)进行内部计算时，BUSY变为低电平。在此期间，用户可以 继续向x1、c和m寄存器写入新数据，但无法进一步更新DAC寄存器和DAC输出。如果BUSY处于低电平时LDAC被 拉低，则会存储此事件。此外，上电复位期间，以及RESET引脚处于低电平时，BUSY同样会变为低电平。此期 间会禁用该接口并会忽略LDAC上的所有事件。CLR操作也会让BUSY变为低电平。 LDAC 加载DAC逻辑输入(低电平有效)。如果当BUSY无效(高电平)时LDAC被拉低，输入寄存器的内容会被送入DAC寄 存器，同时会更新DAC输出。如果当BUSY有效且正在进行内部计算时LDAC被拉低，则会在BUSY变为无效时存 储LDAC事件并更新DAC寄存器。不过，将忽略 上的所有事件或上电复位期间 上的所有事件。 CLR 异步清零输入。CLR输入对下降沿敏感。当CLR被激活时，所有通道均会更新为CLR代码寄存器中的数据。在所 有通道更新为CLR代码时，BUSY会在35 μs内保持低电平。 RESET 异步数字复位输入(下降沿敏感)。此引脚的功能相当于上电复位发生器。当此引脚被拉低时，状态机将启动复位 时序，通过数字形式将x1、m、c和x2寄存器复位到其默认上电值。此序列耗时270 μs。RESET的下降沿将启动 RESET过程。在此期间，BUSY将变为低电平，并在RESET完成后返回高电平。当BUSY处于低电平时，将禁用所有 接口并忽略所有LDAC脉冲。当BUSY返回高电平时，器件会恢复正常操作，并忽略RESET引脚的状态，直至检测 到下一下降沿。 Rev. B | Page 15 of 40 AD5382 引脚名称 PD 功能 掉电(电平敏感、高电平有效)。PD用于将器件置于低功耗模式。在该模式下，器件功耗为2 μA AIDD和20 μA DIDD。在掉电模式下，所有内部模拟电路均置于低功耗模式，而模拟输出则配置为高阻抗输出或提供100 kΩ负 载到地，具体取决于掉电模式的配置方式。掉电期间，串行接口会保持活动状态。 FIFO EN 掉电(电平敏感、高电平有效)。PD用于将器件置于低功耗模式。在该模式下，器件功耗为2 μA AIDD和20 μA DIDD。在掉电模式下，所有内部模拟电路均置于低功耗模式，而模拟输出则配置为高阻抗输出或提供100 kΩ负 载到地，具体取决于掉电模式的配置方式。掉电期间，串行接口会保持活动状态。 DB11/(SPI/I2C) 多功能输入引脚。在并行接口模式下，此引脚用作并行输入数据字的DB11。在串行接口模式下，此引脚用作串 行接口模式选择。当选择串行接口模式(SER/PAR=1)且此输入处于低电平时，将选择SPI模式。在SPI模式下， DB12为串行时钟(SCLK)输入，DB13为串行数据(DIN)输入。 当选择并行接口模式(SER/PAR=1)且此输出处于高电平时，将选择I2C模式。在此模式下，DB12为串行时钟(SCL) 输入，DB13为串行数据(SDA)输入。 DB12/(SCLK/SCL) 多功能输入引脚。在并行接口模式下，此引脚用作并行输入数据字的DB12。在串行接口模式下，此引脚用作串 行时钟输入。 串行接口模式。在串行接口模式下，数据在SCLK下降沿读入移位寄存器。工作时钟速率最高达50 MHz。 I2C模式。在I2C模式下，此引脚执行SCL功能，将数据读入器件。I2C模式下的数据传输速率与100 kHz和400 kHz 工作模式兼容。 DB13/(DIN/SDA) 多功能数据输入引脚。在并行接口模式下，此引脚用作并行输入数据字的DB13。 串行接口模式。在串行接口模式下，此引脚用作串行数据输入。数据必须在SCLK的下降沿有效。 I2C模式。在I2C模式下，此引脚为用作开漏输入/输出的串行数据引脚(SDA)。 NC 不连接。建议用户不要将任何信号连接到这些引脚上。 Rev. B | Page 16 of 40 AD5382 术语 相对精度 直流输出阻抗 相对精度或端点线性度是指DAC输出与通过DAC端点的传 直流输出阻抗是指有效的输出源电阻，具体取决于封装引 递函数直线之间的最大偏差。在零电平误差和满量程误差 脚电阻。 调零后才可以进行相对精度测量，单位为LSB。 输出电压建立时间 微分非线性 输出电压建立时间是指对于¼至¾满量程输入变化，DAC 微分非线性是指任意两个相邻码之间所测得变化值与理想 输出达到并保持在额定电平所需的时间。它在BUSY上升 的1 LSB变化值之间的差异。最大1 LSB的额定微分非线性 沿进行测量。 可确保单调性。 数模转换毛刺能量 零电平误差 数模转换毛刺能量是指主编码转换时注入模拟输出端的能 零电平误差是指当全0载入DAC寄存器时DAC输出电压中 的误差。理想情况下，全0载入DAC且m = 全1，c = 2n – 1 VOUT (零电平) = 0 V 量。它定义为毛刺的面积，并用nV-s表示。它的测量方法 是将DAC寄存器数据在0x1FFF和0x2000之间进行切换。 DAC间串扰 DAC间串扰是指一个DAC的输出端因另一通道的数字变化 零电平误差是指VOUT(实际)和VOUT(理想)之间的差值， 和相应的DAC的模拟输出变化而出现的毛刺脉冲。受影响 以mV为单位。该误差主要是由输出放大器中的失调造成 通道载入中间电平。DAC间串扰单位为nV-s。 的。 数字串扰 失调误差 数字串扰是指一个转换器的输出端因另一转换器的DAC寄 失调误差是指传递函数线性区内VOUT(实际)和VOUT(理 存器代码发生变化而产生的毛刺脉冲，单位为nV-s。 想)之间的差值，以mV为单位。失调误差在AD5382-5上是 通过将代码32载入DAC寄存器测得的，在AD5382-3上是通 过载入代码64测得的。 数字馈通 当该器件未被选中时，器件数字输入端上的高频逻辑活动 可以贯穿整个器件进行容性耦合，表现为VOUT引脚上的 增益误差 噪声。它也可以沿着电源和接地线耦合。此噪声就是数字 增益误差针对的是VOUT= 10 mV和VOUT = AVDD – 50 mV 馈通。 之间的输出范围的线性区。它是指DAC传递特性的斜率与 理想值之间的偏差，在DAC输出端空载时用满量程范围的 百分比(%FSR)表示。 输出噪声频谱密度 输出噪声频谱密度是衡量内部产生的随机噪音的一种指 标。随机噪声表示为频谱密度(每√Hz电压)。它的测量方 直流串扰 式是将所有DAC载入中间电平，然后测量输出端噪声。它 直流串扰是指一个输出中间电平DAC在响应其它所有通道 是在10 kHz下1 Hz带宽内测量的，单位为nV/√Hz。 满量程码(全0至全1，或相反)输出变化时发生的直流变 化，以LSB为单位。 Rev. B | Page 17 of 40 AD5382 典型工作特性 2.0 2.0 AVDD = DVDD = 5.5V VREF = 2.5V TA = 25°C 1.5 0.5 0 –0.5 0.5 0 –0.5 –1.0 –1.0 –1.5 –1.5 0 4096 8192 INPUT CODE 12288 16384 –2.0 0 4096 16384 图12. AD5382-3典型INL曲线图 1.254 AVDD = DVDD = 5V VREF = 2.5V TA = 25°C 14ns/SAMPLE NUMBER 1 LSB CHANGE AROUND MIDSCALE GLITCH IMPULSE = 10nV-s AVDD = DVDD = 3V VREF = 1.25V TA = 25°C 14ns/SAMPLE NUMBER 1 LSB CHANGE AROUND MIDSCALE GLITCH IMPULSE = 5nV-s 1.253 1.252 AMPLITUDE (V) 1.251 1.250 1.249 1.248 1.247 50 100 150 200 250 300 350 SAMPLE NUMBER 400 450 500 550 1.245 图10. AD5382-5毛刺脉冲 0 50 100 150 200 250 300 350 SAMPLE NUMBER 400 450 500 550 图13. AD5382-3毛刺脉冲 AVDD = DVDD = 5V VREF = 2.5V TA = 25°C AVDD = DVDD = 5V VREF = 2.5V TA = 25°C VOUT VOUT 03733-014 0 图11. 禁用升压模式时的压摆率 图14. 启用升压模式时的压摆率 Rev. B | Page 18 of 40 03733-013 1.246 03733-010 2.539 2.538 2.537 2.536 2.535 2.534 2.533 2.532 2.531 2.530 2.529 2.528 2.527 2.526 2.525 2.524 2.523 12288 03733-011 AMPLITUDE (V) 图9. AD5382-5典型INL曲线图 8192 INPUT CODE 03733-012 INL ERROR (LSB) 1.0 03733-009 INL ERROR (LSB) 1.0 –2.0 AVDD = DVDD = 3V VREF = 1.25V TA = 25°C 1.5 AD5382 AVDD = 5.5V VREF = 2.5V TA = 25°C 14 PERCENTAGE OF UNITS (%) 12 AVDD = DVDD = 5V VREF = 2.5V TA = 25°C POWER SUPPLY RAMP RATE = 10ms 10 8 6 4 9 10 AIDD (mA) 11 03733-018 8 03733-015 2 图15. AIDD直方图 图18. 上电瞬变 14 DVDD = 5.5V VIH = DVDD VIL = DGND TA = 25°C 10 12 10 NUMBER OF UNITS 6 4 2 8 6 4 0.5 0.6 0.7 DIDD (mA) 0.8 0 03733-016 0.4 0.9 –1 0 1 INL ERROR DISTRIBUTION (LSB) –2 03733-019 2 2 图19. INL误差分布 图15. AIDD直方图 PD WR BUSY AVDD = DVDD = 5V VREF = 2.5V TA = 25°C EXITS SOFT PD TO MIDSCALE VOUT VOUT AVDD = DVDD = 5V VREF = 2.5V TA = 25°C EXITS HARDWARE PD TO MIDSCALE 03733-020 03733-017 NUMBER OF UNITS 8 0 AVDD = 5.5V REFIN = 2.5V TA = 25°C 图15. AIDD直方图 图20. 退出硬件掉电 Rev. B | Page 19 of 40 AD5382 6 6 AVDD = DVDD = 3V VREF = 1.25V TA = 25°C FULL SCALE 5 3/4 SCALE 4 MIDSCALE 3 2 3 VOUT (V) VOUT (V) 4 5 AVDD = DVDD = 5V VREF = 2.5V TA = 25°C 1/4 SCALE 3/4 SCALE FULL SCALE MIDSCALE 2 1 1 ZERO SCALE 0 0 ZERO SCALE –10 –5 –2 0 2 CURRENT (mA) 5 10 20 40 AMPLITUDE (V) 10 20 –40 AVDD = DVDD = 5V VREF = 2.5V TA = 25°C 14ns/SAMPLE NUMBER –0.05 2.453 2.452 2.451 (VDD–VOUT) AT FULL-SCALE SOURCING CURRENT 0.25 0.50 0.75 1.00 1.25 ISOURCE/ISINK (mA) 1.50 1.75 2.00 03733-022 0 2.449 AVDD = 5V TA = 25°C REFOUT DECOUPLED WITH 100nF CAPACITOR 500 50 100 150 200 250 300 350 SAMPLE NUMBER 400 450 500 550 图25. 邻道DAC间串扰 图22. 供电轨裕量与源电流/吸电流的关系 600 0 AVDD = DVDD = 5V TA = 25°C DAC LOADED WITH MIDSCALE EXTERNAL REFERENCE Y AXIS = 5µV/DIV X AXIS = 100ms/DIV 400 300 REFOUT = 2.5V 200 0 100 REFOUT = 1.25V 1k 10k FREQUENCY (Hz) 100k AVDD = DVDD = 5V VREF = 2.5V TA = 25°C EXITS SOFT PD TO MIDSCALE 03733-023 100 图26. 0.1 Hz至10 Hz噪声图 图23. REFOUT噪声频谱密度 Rev. B | Page 20 of 40 03733-025 2.450 03733-026 ERROR VOLTAGE (V) 0 –0.15 OUTPUT NOISE (nV/ Hz) 5 2.454 ERROR AT ZERO SINKING CURRENT 0.05 –0.20 –2 0 2 CURRENT (mA) 2.455 0.10 –0.10 –5 2.456 AVDD = 5V VREF = 2.5V TA = 25°C 0.15 –10 图24. AD5382-3输出放大器的源电流和吸电流能力 图21. AD5382-5输出放大器的源电流和吸电流能力 0.20 –20 1/4 SCALE 03733-024 –20 –1 –40 03733-021 –1 –40 AD5382 功能描述 DAC架构—通用 AD5382是一款完整的单电源、32通道电压输出DAC，提 这些器件的完整传递函数可以表示为： VOUT = 2 × VREF × x2/2n 供14位分辨率。该器件采用100引脚LQFP封装，配备并行 和串行接口。该产品内置一个可通过软件选择的1.25 V/2.5 其中： V、10 ppm/°C基准电压源，该电压源可用于驱动缓冲基准 x2为载入电阻串DAC的数据字，VREF为内部基准电压， 输入；或者，也可以使用外部基准电压源来驱动这些输 或施加于DAC REFOUT/REFIN引脚的外部基准电压。为了 入。内部/外部基准电压源是通过控制寄存器中的CR10位 保证达到额定性能，建议AD5380-5采用2.5 V的外部基准电 来选择的；如果选择了内部基准电压源，则CR12可选择参 压，AD5380-3采用1.25 V的外部基准电压。 考幅度。所有通道均内置一个具有轨到轨输出的片内输出 数据解码 放大器，能够驱动与200 pF并联的5 kΩ负载。 VREF AD5382内含14位数据总线DB13–DB0。根据REG1和REG0 的值(参见表11)的不同，此数据将载入经过寻址的DAC输 AVDD 入寄存器(x1)、失调(c)寄存器或增益(m)寄存器。格式数 ×1 INPUT REG ×2 14-BIT DAC c REG VOUT 表11. 寄存器选择 R R 03733-027 INPUT DATA m REG 据、失调(c)和增益(m)寄存器内容如表12或表14所示。 DAC REG 图27. 单通道架构 REG1 1 1 0 0 REG0 1 0 1 0 所选寄存器 输入数据寄存器(x1) 失调寄存器(c) 增益寄存器(m) 特殊功能寄存器(SFRs) DAC单通道架构由一个14位电阻串DAC和一个增益为2的 输出缓冲放大器构成。这种电阻串架构可保证DAC的单调 表12. DAC数据格式（REG1 = 1，REG0 = 1） 性。载入DAC寄存器的14位二进制数字码决定抽取电阻串 上哪个节点的电压，以馈入输出放大器。这类器件上的每 个通道均包含独立的失调和增益寄存器，允许用户通过数 字方式调整失调和增益。通过这些寄存器，用户能够使用 内部m和c寄存器(保存校正系数)通过校准消除整个信号链 (包括DAC)中的误差。所有通道均采用双缓冲机制，因而 利 用 LDAC引 脚 可 以 同 步 更 新 所 有 通 道 。 图 27所 示 为 11 11 10 10 01 00 00 DB13至DB0 1111 1111 1111 1111 0000 0000 0000 0000 1111 1111 0000 0000 0000 0000 1111 1110 0001 0000 1111 0001 0000 DAC输出(V) 2 VREF × (16383/16384) 2 VREF × (16382/16384) 2 VREF × (8193/16384) 2 VREF × (8192/16384) 2 VREF × (8191/16384) 2 VREF × (1/16384) 0 AD5382上单个通道的框图。各DAC的数字输入传递函数 表13. 失调数据格式（REG1 = 1，REG0 = 0） 可以表示为： x2 = [(m + 2)/2n × x1] + (c – 2n – 1) 其中： x2为载入电阻串DAC的数据字。 x1为写入DAC输入寄存器的14位数据字。 m为增益系数(AD5382上默认为0x3FFE)。 该增益系数写入13个最高有效位(DB13至DB1)，而LSB 11 11 10 10 01 00 00 (DB0)为零。 n = DAC分辨率(对于AD5382，n = 14)。 C为14位失调系数(默认为0x2000)。 Rev. B | Page 21 of 40 DB13至DB0 1111 1111 1111 1111 0000 0000 0000 0000 1111 1111 0000 0000 0000 0000 1111 1110 0001 0000 1111 0001 0000 失调(LSB) +8191 +8190 +1 0 –1 –8191 –8192 AD5382 表14. 增益数据格式（REG1 = 0，REG0 = 1） 11 10 01 00 00 DB13至DB0 1111 1111 1111 1111 1111 1111 0111 1111 0000 0000 软清零 REG1 = REG0 = 0，A4–A0 = 00010 增益系数 1 0.75 0.5 0.25 0 1110 1110 1110 1110 0000 DB13–DB0 = 无关位 执行此指令可以执行软件清零，其功能与外部CLR引脚的 功能相同。使用清零代码寄存器中的数据加载DAC输出 (表15)。完全执行软清零需要35 μs，由BUSY低电平时间表 示。 片内特殊功能寄存器(SFR) AD5382包含数个特殊功能寄存器(SFRs)，具体如表15所 列。SFR通过REG1 = REG0 = 0进行寻址并使用A4至A0地址 位进行解码。 A4 A3 A2 A1 A0 功能 X 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 0 1 0 0 0 0 1 1 0 1 0 0 1 0 0 0 1 NOP(无操作) 写入清零代码 软清零 软掉电 软上电 控制寄存器写入 控制寄存器读取 监控通道 软复位 REG1 = REG0 = 0，A4–A0 = 01000 DB13–DB0 = 无关位 执行此指令可以执行全局掉电功能，将所有通道置于低功 表15. SFR寄存器功能（REG1 = 0，REG0 = 0） R/W 软掉电 耗模式，从而将模拟电源电流降至2 μA(最大值)并将数字 电流降至20 μA(最大值)。在掉电模式下，输出放大器可配 置为高阻抗输出或提供100 kΩ负载到地。掉电模式下会保 留所有内部寄存器的内容。掉电模式下无法对任何寄存器 执行写入。 软上电 REG1 = REG0 = 0，A4–A0 = 01001 DB13–DB0 = 无关位 此指令用于给输出放大器和内部基准电压源上电。退出掉 电模式所需时间为8 μs。硬件掉电和软件掉电功能内置在 SFR命令 NOP(无操作) OR数字功能中。 REG1 = REG0 = 0，A4–A0 = 00000 软复位 不执行任何操作，但在串行回读模式下非常有用，可以逐 REG1 = REG0 = 0，A4–A0 = 01111 个输出DOUT上的数据来执行诊断。在NOP操作期间，BUSY DB13–DB0 = 无关位 脉冲为低电平。 此指令用于执行软件复位。所有内部寄存器均复位至其默 写入清零码 认值，即m位于满量程，c位于零电平。DAC寄存器的内 REG1 = REG0 = 0，A4–A0 = 00001 容被清零，所有模拟输出置0。软复位激活时间为135 DB13–DB0 =清零码数据 (最大值)。 通过将CLR线置为低电平或执行软清零功能，可以使用用 户可配置清零寄存器中包含的数据加载DAC寄存器的内 容，并相应地设置VOUT0至VOUT31。这对于在清零状况 下设置特定输出电压非常有用。此外，这也有利于校准操 作；用户可以将满量程或零电平载入清零代码寄存器，然 后调用硬件清零或软件清零功能将此代码载入所有DAC， 从而不必对各DAC逐个执行写入。上电时默认为全0。 Rev. B | Page 22 of 40 μs AD5382 表16. 控制寄存器内容 MSB CR13 CR12 CR11 CR10 CR9 CR8 CR7 CR6 CR5 CR4 CR3 CR2 CR1 LSB CR0 控制寄存器写入/读取 REG1 = REG0 = 0，A4–A0 = 01100，R/W状态决定操作是写 CR8：热监控功能。使能时，此功能用于监控AD5382的内 入(R/W= 0)还是读取(R/W= 1)。DB13至DB0包含控制寄存 部芯片温度。当温度超过130°C时，热监控功能会关断输 器数据。 出放大器。当多个输出通道同时短路可能引起功耗超限 控制寄存器内容 时，可以使用此功能来保护器件。如果芯片温度降至 CR13：掉电状态。此位用于配置掉电模式下的输出放大 130°C以下，软上电会重新使能输出放大器。 CR8 = 1：使能热监控。 器状态。 CR13 = 1：放大器输出为高阻抗(上电时默认)。 CR8 = 0：禁用热监控(上电时默认)。 CR13 = 0：放大器输出为100 kΩ到地。 CR7和CR6：无关位。 CR12：选择基准电压源(REF)。此位用于选择AD5382的内 部工作基准电压源。 CR5至CR2：Toggle功能使能。此功能允许用户针对每个 DAC，在载入A和B寄存器的两个代码之间切换输出。控 CR12 = 1：内部基准电压源为2.5 V(AD5382-5默认)，是 制寄存器的CR5至CR2位用于使各个八通道组能够在toggle 建议AD5382-5使用的工作基准电压源。 模式下工作。对任意位写入逻辑1，可以使能一个通道 CR12 = 0：内部基准电压源为1.25 V(AD5382-3默认)， 组；写入逻辑0则会禁用一个组。LDAC用于在两个寄存器 是建议AD5382-3使用的工作基准电压源。 CR11：电流升压控制。此位用于提升输出放大器中的电 流，从而更改其压摆率。 CR11 = 1：启用升压模式。这样可以让输出放大器中的 偏置电流达到最大，从而优化其压摆率，不过会增加 功耗。 CR11 = 0：禁用升压模式(上电时默认)。这样可以减小 输出放大器中的偏置电流，从而降低整体功耗。 CR10：内部/外部基准电压源。此位决定DAC是使用其内 部基准电压源，还是使用外部施加的基准电压源。 CR10 = 1：使能内部基准电压源。基准输出取决于载入 CR12的数据。 表17 CR位 CR5 CR4 CR3 CR2 组 3 2 1 0 通道 24–31 16–23 8–15 0–7 CR1和CR0：无关位。 通道监控功能 REG1 = REG0 = 0，A4–A0 = 01010 DB13–DB8 = 包含用于寻址所监控通道的数据 AD5382提供通道监控功能。此功能包含一个通过接口寻 输入的信号路由至MON_OUT引脚，从而利用外部ADC进 CR9：通道监控使能(参见“通道监控功能”) 行监控。任何通道若要路由至MON_OUT，首先必须在控 CR9 = 1：使能监控。这样可以使能通道监控功能。对 SFR中的监控通道执行写入后，所选通道输出会路由至 MON_OUT引脚。 = CR5 = 1可以使能这些通道。 址的多路复用器，允许将任何通道输出或连接到MON_IN CR10 = 0：选择外部基准电压源(上电时默认)。 CR9 之间进行切换。表17显示toggle解码中包含通道24至31， 制寄存器中使能该通道监控功能。对于AD5382，DB13至 DB8包含所监控通道的通道地址。选择通道地址63可使 MON_OUT进入三态。 0：禁用监控(上电时默认)。禁用监控时， MON_OUT处于三态。 Rev. B | Page 23 of 40 AD5382 表18. AD5382通道监控解码 REG0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 • A4 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 • A3 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 • A2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 • • 0 0 • 0 0 • 0 0 • 1 1 • 0 0 A1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 • A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 • DB13 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 • DB12 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 • DB11 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 • DB10 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 • DB9 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 • DB8 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 • DB7–DB0 X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X • • 1 1 • 0 0 • 1 1 • 1 1 • 1 1 • 1 1 • 1 1 • 0 1 • X X REG1 REG0 A4 A3 A2 A1 A0 VOUT0 VOUT1 VOUT30 VOUT31 MON_IN1 MON_IN2 MON_IN3 MON_IN4 0 0 0 1 0 1 0 AD5382 CHANNEL MONITOR DECODING CHANNEL ADDRESS DB13–DB8 图28. 通道监控解码 Rev. B | Page 24 of 40 MON_OUT 03733-028 REG1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 • MON_OUT VOUT0 VOUT1 VOUT2 VOUT3 VOUT4 VOUT5 VOUT6 VOUT7 VOUT8 VOUT9 VOUT10 VOUT11 VOUT12 VOUT13 VOUT14 VOUT15 VOUT16 VOUT17 VOUT18 VOUT19 VOUT20 VOUT21 VOUT22 VOUT23 VOUT24 VOUT25 VOUT26 VOUT27 VOUT28 VOUT29 VOUT30 VOUT31 未定义 未定义 MON_IN1 MON_IN2 MON_IN3 MON_IN4 • • 未定义 三态 AD5382 硬件功能 复位功能 并行模式下的FIFO操作 通过将RESET线置为低电平，可以将所有内部寄存器的内 AD5382借助FIFO来优化并行接口模式下的操作。FIFO EN 容复位到其上电复位状态。复位输入对负边沿敏感。默认 引脚(电平敏感、高电平有效)用于使能内部FIFO。连接到 设置为m处于满量程， c处于0电平。DAC寄存器的内容会 DVDD时，内部FIFO使能，从而允许用户全速写入器件。 清零，VOUT0至VOUT31均会设置为0 V。这些过程最多 FIFO只能在并行接口模式下使用。器件会在上电时和 μs。RESET下降沿将启动复位过程；在此期间， CLEAR或RESET之后对FIFO EN引脚的状态进行采样，从 BUSY将变为低电平，并在RESET完成后返回到高电平。 而判断是否已使能FIFO。在串行或I2C接口模式下，FIFO 当BUSY处于低电平时，将禁用所有接口并忽略所有LDAC EN应连接低电平。在并行模式下，器件能够以最大速度 脉冲。当BUSY返回到高电平时，器件会恢复正常操作， 向FIFO中写入最多128条连续指令。FIFO写满后，将忽略 并忽略RESET引脚的状态，直至检测到下一下降沿。 对器件的进一步写入。图29所示为FIFO模式和非FIFO模式 异步清零功能 在通道更新时间方面的比较。图29还显示了数字加载时 耗时270 通过将CLR线置为低电平，可以将DAC寄存器的内容清零 间。 至用户可配置CLR寄存器中包含的数据，并相应地设置 25 VOUT0至VOUT31。此功能在系统校准中可用于将零电平 和满量程载入所有通道。CLR的执行时间为35 μs。 WITHOUT FIFO (CHANNEL UPDATE TIME) 20 BUSY和LDAC功能 算x2的值，即载入DAC数据寄存器的内部数据。在计算x2 10 WITH FIFO (CHANNEL UPDATE TIME) 期间，BUSY输出会变为低电平。在BUSY处于低电平时， 5 用户可以继续将新数据写入x1、m或c寄存器，但DAC输 出不会发生更新。DAC输出是通过拉低LDAC输入来更新 0 的。如果BUSY有效时LDAC变为低电平，则将存储LDAC WITH FIFO (DIGITAL LOADING TIME) 1 事件，并在BUSY变为高电平后立即更新DAC输出。用户 4 7 10 13 16 19 22 25 28 NUMBER OF WRITES 31 34 37 40 03733-029 每次将新数据写入对应的x1、c或m寄存器时，器件都会计 15 TIME (µs) BUSY为CMOS数字输出，用于指示AD5382的状态。用户 图29. 通道更新速率(FIFO与非FIFO) 可以将 输入永久保持为低电平，这样DAC输出即会在 变 为高电平后立即更新。此外，在上电复位期间或在RESET 上电复位 引脚上检测到下降沿时，BUSY也会变为低电平。在此期 AD5382内置上电复位发生器和状态机。上电复位可以将 间会禁用所有接口并忽略LDAC上的所有事件。 所有寄存器复位至预定义状态并将模拟输出配置为高阻 AD5382具有一项额外功能：自上一次LDAC被拉低以后， 抗。在上电复位过程执行期间，BUSY引脚会变为低电 除非对x2寄存器中执行了写入，否则不会更新DAC寄存 平，从而防止向器件中写入数据。 器。通常情况下，当LDAC被拉低时，器件会使用x2寄存 掉电 器的内容来填充DAC寄存器。不过，AD5382只会在x2数 AD5382带有全局掉电功能，可将所有通道置于低功耗模 据发生变化时更新DAC寄存器，因而消除了不必要的数字 式，从而将模拟功耗降至2 μA(最大值)并将数字功耗降至 串扰。 20 μA(最大值)。在掉电模式下，输出放大器配置为高阻抗 输出或提供100 kΩ负载到地。掉电模式下会保留所有内部 寄存器的内容。退出掉电模式时，先要经过放大器的建立 时间后，输出才能达到并保持在其正确值。 Rev. B | Page 25 of 40 AD5382 AD5382接口 AD5382内置并行接口和串行接口。串行接口还可以编程 图3和图5所示为独立和菊花链模式下AD5382串行写入操 为SPI、DSP、MICROWIRE或I C兼容型接口。SER/PAR引 作的时序图。串行接口的24位数据字格式如表19所示。 脚用于选择并行和串行接口模式。在串行模式下，SPI/I C A/B：使能toggle模式时，此引脚用于选择将数据写入A寄 2 2 引脚用于选择DSP、SPI、MICROWIRE或I2C接口模式。 存器还是B寄存器。禁用toggle模式时，此位应置0，以选 该器件采用内部FIFO存储器，允许在并行接口模式下执行 择A数据寄存器。 高速连续写入。在执行写指令时，用户可以继续将新数据 R/W是读写控制位。 写入器件中。BUSY信号指示器件的当前状态，在执行 A4–A0用于寻址输入通道。 FIFO中的指令时该信号变为低电平。在并行模式下，器件 能够以最大速度向FIFO中写入最多128条连续指令。FIFO REG1和REG0用于选择要写入数据的寄存器，如表11所 写满后，将忽略对器件的进一步写入。 示。 为了尽可能降低器件功耗和片内数字噪声，只有在WR下 DB13–DB0包含输入数据字。 降沿或SYNC下降沿对器件执行写入时，激活接口才会完 X表示无关。 全上电。 独立模式 DSP、SPI、MICROWIRE兼容型串行接口 通过将DCEN(菊花链使能)引脚连接到低电平，可以使能 串行接口在独立模式下工作最少采用三线，在菊花链模式 独立模式。串行接口采用连续式和非连续式两种串行时钟 下工作最少采用四线。菊花链方式允许将多个器件级联在 工作。SYNC的第一个下降沿启动写周期并复位用于计算 一起，从而增加系统通道数。SER/PAR引脚必须连接高电 串行时钟数的计数器，以确保将正确的位数移入串行移位 平，而SPI/I 2 C引脚(引脚97)则应连接低电平，以便使能 寄存器。器件会忽略SYNC上除下降沿之外的所有其他边 DSP、SPI、MICROWIRE兼容型串行接口。在串行接口模 沿 ， 直 到 读 入 了 24个 位 。 移 入 24个 位 后 ， 器 件 会 忽 略 式下，用户无需驱动并行输入数据引脚。串行接口的控制 SCLK。若需进行其他串行传输，必须通过SYNC下降沿来 引脚如下： 复位计数器。 SYNC、DIN、SCLK—标准三线式接口引脚。 DCEN—选择独立模式或菊花链模式。 SDO—菊花链模式的数据输出引脚。 表19. 32通道、14位DAC串行输入寄存器配置 MSB A/B R/W 0 A4 A3 A2 A1 A0 REG1 REG0 DB13 DB12 DB11 DB10 Rev. B | Page 26 of 40 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 LSB DB0 AD5382 菊花链模式 回读模式 对于包含数个器件的系统，可利用SDO引脚通过菊花链方 回读模式通过在串行输入寄存器写操作时设置R/W位为1 式将多个器件连接起来。菊花链模式有助于系统诊断和减 来调用。利用R/W=1、位A4至A0，以及位REG1和REG0， 少串行接口线的数量。 可以选择要读取的寄存器。写序列中其余的数据位则与之 无关。在下一次SPI写操作时，SDO输出端的数据包含之 通过将DCEN(菊花链使能)引脚连接到高电平，可以使能 前寻址寄存器的数据。当读取单个寄存器时，可以使用 菊花链模式。SYNC的第一个下降沿启动写周期。当SYNC NOP命令通过SDO从选定的寄存器输出数据。 为低电平时，SCLK不断施加到输入移位寄存器。如果施 加了24个以上的时钟脉冲，则数据从移位寄存器输出并出 图30显示了回读顺序。例如，要回读AD5382上通道0的m 现在SDO线路上。此数据在SCLK上升沿逐个输出，在 寄存器，应当实施如下操作序列：首先，将0x404XXX写 SCLK的下降沿有效。将第一个器件的SDO连接到菊花链 入AD5382输入寄存器。这会将AD5382配置为读取模式， 中下一个器件的DIN输入，可构建一个多器件接口。系统 同时选中通道0的m寄存器。数据位DB13至DB0是无关 中每个器件均需要24个时钟脉冲。因此，时钟周期的总数 位。然后执行第二个写操作，写入NOP条件0x000000。在 必须为24N，其中N为链中AD538x的总数。 此写入期间，来自m寄存器的数据在DOUT线路上逐个输 出，即所输出数据在DB13至DB0位中包含来自m寄存器的 当对所有器件的串行传输结束时，SYNC变为高电平，这 数据，而高十位包含之前写入的地址信息。在回读模式 样可以锁存菊花链中各器件的输入数据，防止额外的数据 下，SYNC信号必须使能数据帧。数据在SCLK上升沿逐个 进入输入移位寄存器。 输出，而且在SCLK信号的下降沿有效。如果SCLK在回读 如果在24个时钟写入器件之前SYNC变为高电平，则这会 操作的读写操作之间处于空闲高电平状态，数据的第一个 被视为坏帧，而数据会被丢弃。 位会在SYNC下降沿输出。 串行时钟可以是连续时钟或选通时钟。只有当SYNC可以 在正确的时钟周期数内保持为低电平时，才能使用连续的 SCLK时钟源。在选通时钟模式下，必须采用包含确切时 钟周期数的时钟群，在时钟周期结束后必须将SYNC置为 高电平来锁存数据。 SCLK 24 48 SYNC DB23 DB0 DB23 INPUT WORD SPECIFIES REGISTER TO BE READ SDO DB23 DB0 UNDEFINED DB0 NOP CONDITION DB23 SELECTED REGISTER DATA CLOCKED OUT 图30. 串行回读操作 Rev. B | Page 27 of 40 DB0 03733-030 DIN AD5382 I2C串行接口 AD5382从机地址 AD5382具有一个I2C兼容型双线式接口，由一条串行数据 总线主机通过发出一个起始条件以及7位从机地址来发起 线(SDA)和一条串行时钟线(SCL)构成。SDA和SCL支持 与从机的通信。闲置时，AD5382会等待起始条件及其从 AD5382和主机之间以最高400 kHz的速率进行通信。图6显 机地址。地址字的LSB部分是读/写(R/W)位。AD5382为只 示了三种不同操作模式下的双线式接口时序图。在选择 收器件；与AD5382进行通信时，R/W = 0。收到正确地址 I2C操作模式时，首先配置串行操作模式(SER/PAR=1)，然 1010 1AD1AD0后，AD5382会在一个时钟周期内拉低SDA 后通过将SPI/I C引脚配置为逻辑1来选择I C模式。器件以 来发出ACK。 2 2 从 机 形 式 连 接 到 I 2 C总 线 ( AD5382未 产 生 任 何 时 钟 ) 。 AD5382拥有一个7位从机地址，即1010 1AD1AD0。5位MSB 采用硬编码，而2位LSB则由AD1和AD0引脚的状态决定。 AD1和AD0的硬件配置功能允许在总线上配置其中四个器 AD5382拥有四种不同的用户可编程地址，具体由AD1和 AD0位决定。 写操作 件。 数据可以通过三种特定模式写入AD5382 DAC。 I2C数据传输 4字节模式 每个SCL时钟周期内会传输一个数据位。在SCL时钟脉冲 写入AD5382 DAC时，用户必须先写入地址字节(R/W= 0)， 的高电平期间，SDA上的数据必须保持稳定。SCL处于高 接着DAC通过拉低SDA做出应答，表示其已做好接收数据 电平时SDA的变化成为控制信号，用于配置起始和停止条 准备。地址字节之后是指针字节；这会对DAC中要寻址的 件。当I2C总线空闲时，器件会通过外部上拉电阻将SDA和 特定通道进行寻址，并且也由DAC做出应答。然后向DAC SCL上拉至高电平。 中写入两个字节的数据，如图31所示。接着是停止条件。 起始条件和停止条件 这允许用户随时更新AD5382中的单个通道并要求从主机 主器件通过发出起始条件来发起通信。起始条件是指SCL 传输四个字节的数据。 处于高电平时，SDA上发生的高电平至低电平跃迁。停止 3字节模式 条件是指SCL处于高电平时，SDA上发生的低电平至高电 在3字节模式下，用户可以更新写序列中的多个通道，而 平跃迁。主机发出起始条件表示开始向AD5382进行传 无需每次都写入器件地址。器件地址字节只需要提供一 输。停止条件则会释放总线。如果生成的是重复起始条件 次；后续通道更新需要的是指针字节和数据字节。在3字 (Sr)，而非停止条件，则总线会保持活动状态。 节模式下，用户首先写入地址字节(R/W= 0)，接着DAC通 重复起始条件 过拉低SDA做出应答，表示其已做好数据接收准备。地址 重复起始(Sr)条件可以指示总线上数据方向的变化。当总 字节之后是指针字节。这会对DAC中要寻址的特定通道进 线主机向数个I2C器件执行写入操作并希望保持总线控制 行寻址，并且也由DAC做出应答。在此之后则是两个数据 时，就可以使用Sr。 字节。REG1和REG0决定要更新的寄存器。 应答位(ACK) 如果数据字节之后未出现停止条件，那么将通过发送新的 应答位(ACK)是附加到任何8位数据字的第九个位。ACK始 指针字节后跟数据字节来更新另一通道。器件完成最初寻 终由接收器件生成。在第九个时钟周期内，AD5382器件 址之后，此模式只需要发送三个字节即可更新任意通道， 会在接收地址或数据时通过拉低SDA来生成ACK。通过监 从而减少了更新AD5382通道的软件开销。无论何时，只 控ACK，可以检测出失败的数据传输。如果接收器件处于 要出现停止条件，即可退出此模式。图32所示为典型配 忙碌状态或发生了系统故障，数据传输就会失败。数据传 置。 输失败时，总线主机应会重新尝试进行通信。 Rev. B | Page 28 of 40 AD5382 SCL 1 SDA 0 1 0 1 AD1 AD0 START COND BY MASTER R/W 0 ACK BY AD538x MSB 0 0 A4 A3 A2 A1 A0 ACK BY AD538x ADDRESS BYTE POINTER BYTE SCL REG1 REG0 MSB LSB MSB LSB ACK BY AD538x ACK BY AD538x MOST SIGNIFICANT BYTE LEAST SIGNIFICANT BYTE STOP COND BY MASTER 03733-031 SDA 图31. 4字节AD5382 I2C写操作 SCL SDA 1 0 1 0 1 AD1 AD0 START COND BY MASTER R/W 0 ACK BY AD538x MSB 0 ADDRESS BYTE 0 A4 A3 A2 A1 A0 ACK BY AD538x POINTER BYTE FOR CHANNEL "N" SCL SDA REG1 REG0 MSB LSB MSB LSB ACK BY AD538x ACK BY AD538x MOST SIGNIFICANT DATA BYTE LEAST SIGNIFICANT DATA BYTE DATA FOR CHANNEL "N" SCL SDA 0 0 0 A4 A3 A2 A1 A0 MSB ACK BY AD538x POINTER BYTE FOR CHANNEL "NEXT CHANNEL" SCL REG1 REG0 MSB LSB MSB LSB ACK BY AD538x MOST SIGNIFICANT DATA BYTE ACK BY AD538x LEAST SIGNIFICANT DATA BYTE DATA FOR CHANNEL "NEXT CHANNEL" 图32. 3字节AD5382 I2C写操作 Rev. B | Page 29 of 40 STOP COND BY MASTER 03733-032 SDA AD5382 2字节模式 并行接口 初始化2字节模式之后，用户可以按顺序更新多个通道。 要使能并行接口并禁用串行接口，SER/PAR必须连接低电 器件地址字节只需要提供一次，而地址指针配置为自动递 平。图7给出了并行写入的时序图。并行接口由以下引脚 增或突发模式。 控制： 用户必须先写入地址字节(R/W=0)，接着DAC通过拉低 CS引脚 SDA做出应答，表示其已做好数据接收准备。地址字节之 低电平有效器件选择引脚。 后是特定指针字节(0xFF)，从而启动突发工作模式。地址 WR引脚 指针初始化为通道0，该指针后跟的数据会被载入通道0， 引脚A4至A0上的地址在WR处于低电平时在CS的上升沿锁 而地址指针会自动递增至下一地址。 存；数据总线上的数据会被载入所选输入寄存器。 数据字节中的REG0和REG1位决定要更新的寄存器。在此 REG0、REG1引脚 模式下，完成初始化后，只需两个数据字节即可更新一个 REG0和REG1引脚决定向AD5382中写入数据时的目标寄存 通道。通道地址会自动从通道0递增至通道31，然后返回 器。参见表11。 到正常的3字节工作模式。此模式允许将数据传输至一个 引脚A4至A0 模块内的所有通道，从而减小了配置所有通道时的软件开 40个DAC通道可以逐个分别进行寻址。 销。无论何时，只要出现停止条件，即可退出此模式。2 引脚DB13至DB0 字节模式不支持Toggle模式。图33所示为典型配置。 AD5382在DB13至DB0上接受一个14位直接并行字，其中 DB13为MSB，而DB0则为LSB。 SCL SDA 1 0 1 START COND BY MASTER 0 1 AD1 ADDRESS BYTE AD0 R/W A7 = 1 ACK BY CONVERTER MSB A6 = 1 A5 = 1 A4 = 1 A3 = 1 A2 = 1 A1 = 1 A0 = 1 POINTER BYTE ACK BY CONVERTER SCL SDA REG1 REG0 MSB LSB MSB LSB ACK BY AD538x MOST SIGNIFICANT DATA BYTE LEAST SIGNIFICANT DATA BYTE ACK BY AD538x CHANNEL 0 DATA SCL SDA REG1 REG0 MSB LSB MOST SIGNIFICANT DATA BYTE MSB LSB ACK BY CONVERTER LEAST SIGNIFICANT DATA BYTE ACK BY CONVERTER CHANNEL 1 DATA SCL REG1 REG0 MSB MOST SIGNIFICANT DATA BYTE LSB MSB ACK BY CONVERTER CHANNEL N DATA FOLLOWED BY STOP 图33. 2字节I 2C写操作 Rev. B | Page 30 of 40 LSB ACK BY STOP CONVERTER COND LEAST SIGNIFICANT DATA BYTE BY MASTER 03733-033 SDA AD5382 微处理器接口 并行接口 向AD5382发送数据时，SYNC线被拉低(PC7)。MOSI输出 AD5382可以与各种16位微控制器或DSP处理器接口。图35 端上的数据在SCK的下降沿有效。来自68HC11的串行数据 所示为与通用16位微控制器/DSP处理器接口的AD5382系 以8位字节传送，在传送周期中仅出现8个时钟下降沿。 列。处理器的低位地址线与AD5382上的A0–A4相连。而高 位地址线则经过解码，向AD5382提供CS LDAC信号。 DVDD MC68HC111 AD53821 SER/PAR AD5382具有快速接口时序特性，可以与多种微控制器和 RESET DSP直接接口，如图35所示。 AD5382至MC68HC11 MC68HC11上 的 串 行 外 设 接 口 (SPI)配 置 为 主 机 模 式 MISO SDO MOSI DIN SCK SCLK PC7 SYNC (MSTR = 1)，时钟极性位(CPOL)为0，时钟相位位(CPHA) 为1。SPI则通过向SPI控制寄存器(SPCR)执行写入来进行配 1ADDITIONAL PINS OMITTED FOR CLARITY. 置 —参 见 《 68HC11用 户 手 册 》 。 68HC11的 SCK驱 动 图34. AD5382至MC68HC11接口 AD5382的SCLK，MOSI输出驱动AD5382的串行数据线 (DIN)，而MISO输入则通过DOUT驱动。SYNC信号由端 口线(PC7)获得。 AD53821 µCONTROLLER/ DSP PROCESSOR1 D15 REG1 REG0 D13 DATA BUS D0 D0 UPPER BITS OF ADDRESS BUS ADDRESS DECODE LDAC A4 A4 A3 A3 A2 A2 A1 A1 A0 A0 PINS OMITTED FOR CLARITY. 图35. AD5382至并行接口 Rev. B | Page 31 of 40 03733-035 WR R/W 1ADDITIONAL CS 03733-034 SPI/I2C AD5382 AD5382至PIC16C6x/7x DVDD 8XC511 PIC16C6x/7x同步串行端口(SSP)配置为SPI主机，时钟极性 AD53821 SER/PAR RESET 位为0。这是通过向同步串行端口控制寄存器(SSPCON)执 行写入而实现的。参见《PIC16/17微控制器用户手册》。 RxD SDO 在此I/O示例中，端口RA1用于控制SYNC并使能AD5382的 TxD SCLK P1.1 SYNC DIN 串行端口。在每个串行传输操作中，此微控制器仅传输八 SPI/I2C 个连续的读/写操作。图36给出了连接图。 图37. AD5382至8051接口 AD53821 AD5382至ADSP-2101/ADSP-2103 SER/PAR RESET SDI/RC4 SDO SDO/RC5 DIN SCK/RC3 SCLK RA1 SYNC 图38显示的是AD5382与ADSP-2101/ADSP-2103之间的串行 接口。ADSP-2101/ADSP-2103应该设置为SPORT交替帧传 输模式。ADSP-2101/ADSP-2103 SPORT通过SPORT控制寄 SPI/I2C PINS OMITTED FOR CLARITY. 存器进行编程并应该按照如下方式进行配置：内部时钟工 03733-036 1ADDITIONAL PINS OMITTED FOR CLARITY. 作模式、低电平有效帧和16位字长。使能SPORT后，可以 通过对Tx寄存器进行写操作来启动传输。 图36. AD5382至PIC16C6x/7x接口 AD5382至8051 ADSP-2101/ ADSP-21031 AD5382要求时钟与串行数据同步。因此，8051串行接口必 DVDD AD53821 SER/PAR RESET 须在模式0下工作。在此模式下，串行数据会通过RxD进 入和退出，而移位时钟是TxD上的输出。图37给出了8051 DR SDO DT DIN SCK TFS 连接到AD5382的方式。由于AD5382在移位时钟的上升沿 RFS 移出数据并在下降沿锁存数据，因此移位时钟必须反相。 SCLK SYNC SPI/I2C AD5382要求其数据以MSB为优先。由于8051首先输出 LSB，因此发送例程需要考虑这一情况。 1ADDITIONAL PINS OMITTED FOR CLARITY. 图38. AD5382至ADSP-2101/ADSP-2103接口 Rev. B | Page 32 of 40 03733-038 DVDD PIC16C6X/7X1 1ADDITIONAL 03733-037 个字节的数据；因此，根据具体模式的不同，可能需要三 AD5382 AVDD 应用信息 DVDD 0.1µF 电源去耦 在任何注重精度的电路中，精心考虑电源和接地回路布局 都有助于确保达到规定的性能。AD5382所在的印刷电路 10µF ADR431/ ADR421 板在设计时应将模拟部分与数字部分分离，并限制在电路 0.1µF AVDD 板的特定区域内。如果AD5382系统内有多个器件要求 DVDD VOUT0 REFOUT/REFIN 0.1µF AGND连到DGND，则应采用单点接地，这一星型接地点 REFGND 的位置应尽量靠近该器件。 AD5382-5 VOUT31 对于具有多个引脚(AVDD和DVDD)的电源，建议将这些 DAC_GND SIGNAL_GND AGND DGND 03733-039 引脚连接在一起。AD5382的每个电源上应该有足够的旁 路电容10 μF与0.1 μF电容并联，并且尽可能靠近封装，最 图39. 采用外部基准电压源的典型配置 好是正对着该器件。10 μF电容最好为钽电容。0.1 μF电容 应具有低有效串联电阻(ESR)和低有效串联电感(ESI)，如 图40所示为采用内部基准电压源的典型配置。上电时， 高频时提供低阻抗接地路径的普通陶瓷型电容，以便处理 AD5382默认采用外部基准电压源工作；因此，需要通过 内部逻辑开关所引起的瞬态电流。 向AD5382控制寄存器执行写入来配置和开启内部基准电 AD5382的电源线路应采用尽可能宽的走线，以提供低阻 压源。控制寄存器位CR12允许用户选择基准电压值；CR 抗路径，并减小电源线路上的毛刺效应。时钟等快速开关 10位用于选择内部基准电压源。AVDD = 5 V时，建议使用 信号应利用数字地屏蔽起来，以免向电路板上的其它器件 2.5 V基准电压源，而AVDD = 3 V时则建议使用1.25 V基准 辐射噪声，并且绝不应靠近基准输入。DIN和SCLK线路之 电压源。 间布设接地线路有助于降低两者之间的串扰。多层电路板 AVDD 上有独立的接地层，因此不需要这样做，但分开不同线路 DVDD 0.1µF 总有益处。必须将VIN和REFIN线路上的噪声降至最低。 10µF 0.1µF 避免数字信号与模拟信号交叠。电路板相对两侧上的走线 应当彼此垂直。这样做有助于降低电路板上的馈通效应。 AVDD 微带线技术是目前的最佳选择，但这种技术对于双面电路 DVDD VOUT0 REFOUT/REFIN 板未必总是可行。采用这种技术时，电路板的元件侧专用 0.1µF 于接地层，而信号走线则布设在焊接侧。 REFGND AD5382 VOUT31 典型配置电路 DAC_GND SIGNAL_GND AGND DGND 03733-040 图39所示为采用外部基准电压源的AD5382-5典型配置。在 所示电路中，所有AGND、SIGNAL_GND和DAC_GND引 脚均连在一起，并连接至一个公共的AGND。在AD5382器 图40. 采用内部基准电压源的典型配置 件上，AGND与DGND连在一起。上电时，AD5382默认采 用外部基准电压源工作。所有AVDD线路均相连并采用相 为清楚起见，忽略了数字连接。AD5382内置掉电时间为 同的5 V电源驱动。建议使用0.1 μF陶瓷电容和10 μF钽电 10 ms的上电复位电路。如果电源斜坡率超过10 ms，用户 容，对靠近器件对电源进行去耦。 应当在初始化过程中复位AD5382，以确保正确地将校准 本应用中，AD5382-5的基准电压从2.5 V外部基准电压源 数据载入器件。 ADR421或ADR431获得。适合AD5382-3的外部基准电压源 包括1.2 V基准电压源ADR280。应使用0.1 μF电容在器件的 REFOUT/REFIN引脚对基准电压源去耦。 Rev. B | Page 33 of 40 AD5382 监控功能 将AD5382配置为toggle模式时的事件顺序如下： AD5382通道监控功能由一个通过接口寻址的多路复用器 实现，任意通道输出均可路由至此引脚，以便利用一个外 1. 通过控制寄存器为所需通道使能toggle模式。 部ADC进行监控。任何通道要路由至MON_OUT，首先必 2. 将数据载入A寄存器。 须在控制寄存器中使能该通道监控功能。表18包含要将任 3. 将数据载入B寄存器。 意通道路由至MON_OUT所需的解码信息。AD5382最大 4. 施加LDAC。 绝对输入范围内的外部信号可以连接到MON_IN引脚并在 MON_OUT处进行监控。选择通道地址63会使MON_OUT 进入三态。图41所示为采用6引脚SOT-23封装的12位SAR ADC实现的典型监控电路。控制器输出端口用于选择要监 控的通道，而输入端口则用于读取ADC转换的数据。 LDAC用于在A和B寄存器之间切换，从而决定模拟输出。 第一个 将输出配置为反映A寄存器中的数据。如果用户希 望在所有32个通道的输出端生成方波(如在驱动液晶可变 光衰减器时)，则此模式具有显著优势。本例中，用户对 控制寄存器进行写入设置并使能toggle功能，方法是将CR5 Toggle模式功能 Toggle模式功能允许采用LDAC控制两个DAC数据寄存器 之间切换来生成输出信号。此功能是通过SFR控制寄存器 按照下述方式进行配置的。REG1 = REG0 = 0且A4–A0 = 01100的写操作指定了控制寄存器的写入。Toggle模式功能 至CR2设置为1，从而为八组中的四组使能toggle工作模 式。然后，用户必须将数据载入所有32个A和32个B寄存 器。切换LDAC可将输出值设置为反映A和B寄存器中的数 据。LDAC的频率决定方波输出的频率。 是采用控制寄存器中的位CR5至CR2在八通道组中使能 通过控制寄存器将Toggle模式禁用。禁用toggle模式后的第 的。参见表16中的AD5382控制寄存器内容。图42所示为实 一个LDAC使用A寄存器中包含的数据来更新输出。 现toggle模式的框图。AD5382上共有32个DAC通道，每个 通道均包含A和B数据寄存器。请注意，仅在使能toggle模 式时，才能加载B寄存器。 AVCC AVCC REFOUT/REFIN AD780/ ADR431 DIN SYNC SCLK OUTPUT PORT MON_IN1 AVCC MON_IN2 AD7476 CS MON_OUT VIN AD5382 INPUT PORT GND AGND CONTROLLER DAC_GND SIGNAL_GND 03733-041 VOUT31 SCLK SDATA VOUT0 图41. 典型通道监控电路 Rev. B | Page 34 of 40 AD5382 DATA REGISTER A DAC REGISTER 14-BIT DAC VOUT LDAC CONTROL INPUT A/B 03733-042 DATA REGISTER B INPUT INPUT DATA REGISTER 图42. Toggle模式功能 REFOUT/REFIN 14-BIT DAC 14-BIT DAC AD5382 AVDD OUTPUT RANGE 0V TO 200V VOUT1 G = 50 VOUT31 ACTUATORS FOR MEMS MIRROR ARRAY SENSOR AND MULTIPLEXER 8-CHANNEL ADC (AD7856) OR SINGLE CHANNEL ADC (AD7671) G = 50 ADSP-21065L 03733-043 +5V 0.01µF 图43. MEMS光学开关中的AD5382 MEMS光学开关中的AD5382 热监控功能 AD5382具有热关断功能，可在多个输出端短接时保护芯 在正馈控制路径中，MEMS光学开关要求使用14位高分辨 片。各输出放大器的短路电流通常为40 mA。在5 V下使用 率，单调特性高通道密度的DAC。而32通道、14位DAC AD5382时，每个短路放大器的功耗为200 mW。五个通道 短接时，这样会造成额外的功耗。对于100引脚LQFP封 的0 V至5 V输出经过放大，实现0 V至200 V的输出范围， 进而用于控制可确定光学开关中MEMS反射镜位置的执行 装，θJA典型值为44°C/W。 用户可以通过控制寄存器中的CR8来使能热监控。如果芯 片温度超过约130°C，AD5382上的输出放大器会自动掉 电。发生热关断后，用户可以通过在温度降至130°C以下 时执行软上电，或者通过控制寄存器关闭热监控功能来重 新使能器件。 AD5382正好满足这些要求。在图43所示电路中，AD5382 器。各反射镜的精确位置均采用传感器来测得。传感器输 出以多路复用方式载入高分辨率ADC，从而确定反射镜位 置。控制环路由具有SPI兼容型SPORT接口的32位SHARC® DSP ADSP-21065L闭合并驱动。ADSP-21065L通过串行接 口将数据写入DAC、控制多路复用器并从ADC读取数据。 Rev. B | Page 35 of 40 AD5382 光衰减器 AD5382具有高通道数、高分辨率、行为单调和高集成度 AD5382针对各个波长控制光衰减器，从而确保在多路复 特性，是动态增益均衡器、可变光衰减器(VOA)和光插分 用至光纤之前所有波长上的功率均经过了均衡。这样可以 复用器(OADM)等光学衰减应用的理想选择。在这类应用 防止在光纤后续的放大阶段中发生信息丢失和饱和。 中，各个波长均是采用阵列波导分别获取的；其功率则是 通过闭环控制系统中的光电二极管跨导放大器和ADC进行 监控的。 ADD PORTS DROP PORTS OPTICAL SWITCH 11 12 DWDM OUT ATTENUATOR FIBRE AWG AWG FIBRE 1n–1 1n ATTENUATOR ATTENUATOR TIA/LOG AMP (AD8304/AD8305) AD5382, N:1 MULTIPLEXER CONTROLLER 16-BIT ADC ADG731 (32:1 MUX) 32-CHANNEL, 14-BIT DAC AD7671 (0V TO 5V, 1MSPS) 图44. 利用AD5382构建光衰减器的OADM Rev. B | Page 36 of 40 03733-044 DWDM IN PHOTODIODES ATTENUATOR AD5382 外形尺寸 16.00 BSC SQ 1.60 MAX 0.75 0.60 0.45 14.00 BSC SQ 100 1 76 75 PIN 1 12.00 REF TOP VIEW (PINS DOWN) 1.45 1.40 1.35 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 0.08 MAX COPLANARITY 25 51 50 26 VIEW A 0.50 BSC LEAD PITCH VIEW A ROTATED 90° CCW 0.27 0.22 0.17 COMPLIANT TO JEDEC STANDARDS MS-026BED 图45. 100引脚LQFP封装 (ST-100-1) 尺寸单位：mm 订购指南 型号1 AD5382BSTZ-3 AD5382BSTZ-5 EVAL-AD5382EBZ 1 分辨率 14位 14位 温度范围 -40°C至+85°C -40°C至+85°C AVDD范围 2.7 V至3.6 V 4.5 V至5.5 V Z = 符合RoHS标准的器件。 Rev. B | Page 37 of 40 输出通道 32 32 线性误差 ±4 LSB ±4 LSB 封装描述 100引脚LQFP 100引脚LQFP 评估套件 封装选项 ST-100-1 ST-100-1 AD5382 注释 Rev. B | Page 38 of 40 AD5382 注释 Rev. B | Page 39 of 40 AD5382 注释 I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。 © 2004–2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D03733–0–4/10(B) Rev. B | Page 40 of 40