24 bit 模数转换器
TM7707/8
一、概述
TM7707/8 是应用于低频测量的 2/3 通道的模拟前端。该器件可以接受直接
来自传感器的低电平的输入信号，然后产生串行的数字输出。利用 Σ-Δ 转换技
术实现了 24 位无丢失代码性能。选定的输入信号被送到一个基于模拟调制器的
增益可编程专用前端。片内数字滤波器处理调制器的输出信号。通过片内控制寄
存器可调节滤波器的截止点和输出更新速率，从而对数字滤波器的第一个陷波进
行编程。
TM7707/8 只需 2.7~3.3V 或 4.75~5.25V 单电源。TM7707 是双通道全差分
模拟输入，而 TM7708 是 3 通道伪差分模拟输入，二者都有一个差分基准输入。
当电源电压为 5V、基准电压为 2.5V 时，这二种器件都可将输入信号范围从
0~+20mV 到 0~+2.5V 的信号进行处理。还可处理±20mV~±2.5V 的双极性输入
信号，对于 TM7707 是以 AIN（-）输入端为参考点，而 TM7708 是 COMMON
输入端。当电源电压为 3V、基准电压为 1.225V 时，可处理 0~+10mV 到
0~+1.225V 的单极性输入信号，它的双极性输入信号范围是±10mV 到±1.225V。
因此，TM7707/8 可以实现 2/3 通道系统所有信号的调理和转换。
TM7707/7708 是用于智能系统、微控制器系统和基于 DSP 系统的理想产品。
其串行接口可配置为三线接口。增益值、信号极性以及更新速率的选择可用串行
输入口由软件来配置。该器件还包括自校准和系统校准选项，以消除器件本身或
系统的增益和偏移误差。
CMOS 结构确保器件具有极低功耗，掉电模式减少等待时的功耗至 20μW
（典型值）。TM7707/8 采用 16 脚 SOPL 封装。
二、特点
TM7707：2 个全差分输入通道的 ADC
TM7708：3 个伪差分输入通道的 ADC
24 位无丢失代码
0.003%非线性
可编程增益前端
增益：1～128
三线串行接口
有对模拟输入缓冲的能力
2.7～3.3V 或 4.75～5.25V 工作电压
3V 电压时，最大功耗为 1mW
等待电流的最大值为 8μA
16 脚 SOP16L 封装
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TM7707/8
三、功能方框图
四、引脚排列与功能
TM7707 和 TM7708 的引脚排列
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TM7707/8
五、引脚功能
编号
1
2
3
4
5
名
称
功
能
SCLK
串行时钟，施密特逻辑输入。将一个外部的串行时钟加于这一
输入端口，以访问 TM7707/TM7708 的串行数据。该串行时钟
可以是连续时钟以连续的脉冲串传送所有数据 。反之 ，它也
可以是非连续时钟 ，将信息以小批型数据发送给
TM7707/TM7708
MCLK IN
为转换器提供主时钟信号。能以晶体/谐振器或外部时钟的形式
提供。晶体/谐振器可以接在 MCLK IN 和 MCLK OUT 二引
脚之间。此外，MCLK IN 也可用 CMOS 兼容的时钟驱动，
而 MCLK OUT 不连接。时钟频率的范围为 500kHz~5MHz
MCLK OUT
当主时钟为晶体/谐振器时，晶体/谐振器被接在 MCLK IN 和
MCLK OUT 之间。如果在 MCLK IN 引脚处接上一个外部时钟，
MCLK OUT 将提供一个反相时钟信号。这个时钟可以用来为外
部电路提供时钟源，且可以驱动一个 CMOS 负载。如果用户
不需要，MCLK OUT 可以通过时钟寄存器中的 CLK DIS 位关
掉。这样，器件不会在 MCLK OUT 脚上驱动电容负载而消耗
不必要的功率
CS
片选，低电平有效的逻辑输入，选择 TM7707/TM7708。将该
引脚接为低电平，TM7707/8 能以三线接口模式运行 （以
SCLK、DIN 和 DOUT 与器件接口）。在串行总线上带有多个器
件 的 系 统 中 ， 可 由 CS 对 这 些 器 件 作 出 选 择 ， 或 在 与
TM7707/TM7708 通信时，CS 可用作帧同步信号
RESET
复位输入。低电平有效的输入，将器件的控制逻辑、接口逻辑、
校准系数、数字滤波器和模拟调制器复位至上电状态
6
AIN2(+)[AIN1]
对于 TM7707，
差分模拟输入通道 2 的正输入端。对于 TM7708，
模拟输入通道 1 的输入端
7
AIN1(+)[AIN2]
对于 TM7707，
差分模拟输入通道 1 的正输入端。对于 TM7708，
模拟输入通道 2 的输入端
AIN1(-)[COMMON]
对于 TM7707，
差分模拟输入通道 1 的负输入端；对于 TM7708，
COMMON 输入端，模拟通道 1、2、3 的输入以此输入端为基
准
REF IN（+）
基准输入端。TM7707/TM7708 差分基准输入的正输入端。基
准输入是差分的，并规定 REF IN （+）必须大于 REF IN （-）
。
REF IN （+）可以取 VDD 和 GND 之间的任何值
10
REF IN（-）
基准输入端。TM7707/TM7708 差分基准输入的负输入端。REF
IN（- ）可以取 VDD 和 GND 之间的任何值，且满足 REF IN（+ ）
大于 REF IN （- ）
11
AIN2（-）[AIN3]
对于 TM7707，
差分模拟输入通道 2 的负输入端。对于 TM7708，
模拟输入通道 3 输入端
8
9
12
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逻辑输出。这个输出端上的逻辑低电平表示可从 TM7707 和
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TM7707/8
DRDY
TM7708 的数据寄存器获取新的输出字。完成对一个完全的输
出字的读操作后，DRDY 引脚立即回到高电平。如果在两次输
出更新之间，不发生数据读出，DRDY 将在下一次输出更新前
500 ×tCLKIN 时间返回高电平。当 DRDY 处于高电平时，不能
进行读操作，以免数据寄存器中的数据正在被更新时进行读操
作。当数据被更新后，DRDY 又将返回低电平。DRDY 也用
来指示何时 TM7707/ TM7708 已经完成片内的校准序列
DOUT
串行数据输出端。从片内的输出移位寄存器读出的串行数据由
此端输出。根据通讯寄存器中的寄存器选择位，移位寄存器可
容纳来自通讯寄存器、时钟寄存器或数据寄存器的信息
14
DIN
串行数据输入端。向片内的输入移位寄存器写入的串行数据由
此输入。根据通讯寄存器中的寄存器选择位，输入移位寄存器
中的数据被传送到设置寄存器、时钟寄存器或通讯寄存器
15
VDD
电源电压，+2.7V~+5.25V
16
GND
内部电路的地电位基准点
13
六、极限参数（TA = +25℃，除非另有说明）
VDD 对 GND
-0.3V ～+7V
模拟输入电压对 GND
-0.3V ～VDD +0.3V
基准输入电压对 GND
-0.3V ～VDD +0.3V
数字输入电压对 GND
-0.3V ～VDD +0.3V
数字输出电压对 GND
-0.3V ～VDD +0.3V
工作温度范围 （商业级，B ）
-40℃～+85℃
储存温度范围
-65℃～+150℃
结温
+150℃
功耗 （塑料 DIP 封装）
450mW
θ JA 热阻
105℃/W
引脚温度 （焊接 ，10 秒）
+260℃
功耗（塑料 SOIC 封装）
450mW
θ JA 热阻
75℃/W
引脚温度 （焊接 ）
汽相 （60 秒）
+215℃
红外线 （15 秒）
+220℃
功耗 （SSOP 封装）
450mW
θ JA 热阻
139℃/W
引脚温度（焊接）
汽相（60 秒）
+215℃
红外线（15 秒）
+220℃
抗 ESD
>4000V
注：强度超出所列的极限参数可能导致器件的永久性损坏。这些仅仅是极限参数，
并不意味着在极限条件下或在任何其它超出推荐工作条件所示参数的情况下器
件能有效地工作。延长在极限参数条件下的工作时间会影响器件的可靠性。
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七、电特性
（VDD=+3V 或+5V，REF IN（+）=+1.225V；REF IN（－）=GND，MCLK IN
=2.4576MHz，TA=T MIN～TMAX ，除非另有说明）。
B Version1
Parameter
Units
Conditions/Comments
Bits min
Guaranteed by Design. Filter
Notch < 60 Hz
STATIC PERFORMANCE
No Missing Codes
16
Output Noise
See Tables I and
III
Integral Nonlinearity2
±0.003
Unipolar Offset Error
See Note3
Unipolar Offset Drift
4
Bipolar Zero Error
4
Bipolar Zero Drift
Positive
Error5
Full-Scale
Full-Scale Drift4.6
7
Gain Error
Dependson Filter Cutoffs and
Selected Gain
%of FSR
max
0.5
Filter Notch < 60 Hz. Typically
0.0003%
μV/℃ typ
See Note 3
0.5
μV/℃ typ
For Gains1,2and4
0.1
μV/℃ typ
For Gains8,16,32,64and128
See Note3
0.5
μV/℃ typ
See Note3
0.5
ppm of
FSR/ ℃
typ
Bipolar Negative Full
-Scale Error2
±0.003
%of
FSR/℃
typ
Typically±0.001%
Bipolar Negative Full
-Scale Drift4
1
μV/℃typ
For Gains of 1 to 4
0.6
μV/℃ typ
For Gains of 8 to 128
4.8
Gain Drift
Specifications for AIN and
REF IN UnlessNoted
ANALOG INPUTS/REFERENCE INPUTS
Input Common-Mode Rejection(CMR)2
VDD=5V
Gain=1
96
dB typ
Gain=2
105
dB typ
Gain=4
110
dB typ
130
dB typ
Gain=1
105
dB typ
Gain=2
110
dB typ
Gain=4
120
dB typ
Gain=8
128
VDD=3V
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Gain=8
128
TM7707/8
130
dB typ
Normal-Mode50Hz
Rejection2
98
dB typ
For Filter Notches of
25Hz,50Hz,±0.02×fNOTCH
Normal-Mode60Hz
Rejection2
98
dB typ
For Filter Notches of
20Hz,60Hz,±0.02×fNOTCH
Common-Mode 50Hz
Rejection2
150
dB typ
For
Filter
Notches
25Hz,50Hz,±0.02×fNOTCH
of
Common-Mode 60Hz
Rejection2
150
dB typ
For
Filter
Notches
20Hz,60Hz,±0.02×fNOTCH
of
Absolute/Common-M
ode REF IN Voltage2
GND to VDD
Vmin to
V mas
Absolute/Common-M
。
ode AIN Voltage2 9
GND—30mV
Vmin
VDD+30mV
Vmax
GND+50mV
Vmin
VDD—1.5V
Vmax
AIN DC Input
Current2
1
nA max
AIN
SamplingCapacitanc
e2
10
pF max
0to+VREP/GAIN11
nom
±VREP/GAIN
nom
Absolute/Common-M
。
ode AIN Voltage2 9
AIN
Differential
Voltage Range10
AIN Input Sampling
Rate,fs
BUF Bit of Setup Register=0
BUF Bit of Setup Register=1
Unipolar Input Range(B/U Bit
of Setup Register=1)
Bipolar Input Range(B/U Bit of
Setup Register=0)
GAIN×fCLKIN/64
For Gains of 1 to 4
fCLKIN/8
For Gains of 8 to 128
Referencelnput
Range
REFIN(+)—REFIN(－)
Voltage
1/1.75
Vmin/ma
x
VDD=2.7Vto3.3V.VREF=1.225±1
% for Specifled Performance
REFIN(+)—REFIN(－)
Voltage
1/3.5
Vmin/ma
x
VDD=4.75Vto5.25V.VREF=2.5±1
% for Specifled Performance
REF IN Input
SamplingRate, fs
fCLKIN/64
LOGIC INPUTS
Input Current
All Inputs Except
MCLK IN
±1
μA max
Typically±20nA
MCLK
±10
μA max
Typically±20μA
All Inputs Except
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SCLK and MCLK IN
VINL,Input Low
Voltage
VINL,Input High
Voltage
0.8
Vmax
VDD=5V
0.4
Vmax
VDD=3V
2.0
Vmin
VDD=3V and 5V
SCLK Only(Schmitt
Triggered Input)
VDD=5V NOMINAL
VT+
1.4/3
Vmin/V
max
VT_
0.8/1.4
Vmin/V
max
VT+—VT_
0.4/0.8
Vmin/V
max
VT+
1/2.5
Vmin/Vm
ax
VT_
0.4/1.1
Vmin/Vm
ax
VT+ VT_
0.375/0.8
Vmin/Vm
ax
SCLK Only(Schmitt
Triggered Input)
MCLK IN Only
VDD=5V NOMINAL
VINL,Input Low
Voltage
0.8
V max
VINL,Input High
Voltage
3.5
V min
MCLK IN Only
VDD=3V NOMINAL
VINL,Input Low
Voltage
0.4
V max
VINL,Input High
Voltage
2.5
V min
LOGIC OUTPUTS(Including MCLK OUT)
VOL,Output Low
Voltage
0.4
V max
ISINK=800μA Exceptfor MCLK
OUT.12 VDD=5V.
VOL,Output Low
Voltage
0.4
V max
ISINK=100μA Exceptfor MCLK
OUT.12 VDD=3V.
VOH,Output High
Voltage
4
V min
ISOURCE=200μA Exceptfor
MCLK OUT.12 VDD=5V.
VOH,Output High
Voltage
VDD—0.6
V min
ISOURCE=100μA Exceptfor
MCLK OUT.12 VDD=3V.
Floating
StateLeakage
±10
μA max
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Current
Floating StateOutput
Capacitance13
9
pF typ
Data Output Coding
Binary
Unipolar Mode
OffsetBinary
Bipolar Mode
SYSTEM CALIBRATION
Positive Full—Scale
Calibration Limit14
(1.05×VREF)
GAIN
V max
GAIN Is the Selected PGA
Gain(1 to 128)
Negative Full—Scale
Calibration Limit14
—(1.05×VREF)
GAIN
V max
GAIN Is the Selected PGA
Gain(1 to 128)
Offset Calibration
Limit14
—(1.05×VREF)
GAIN
V max
GAIN Is the Selected PGA
Gain(1 to 128)
Input Span15
(0.8×VREF)/GAIN
V min
GAIN Is the Selected PGA
Gain(1 to 128)
(2.1×VREF)/GAIN
V max
GAIN Is the Selected PGA
Gain(1 to 128)
Vmin to
Vmax
For Specified Performance
POWER REQUIREMENTS
VDD Voltage
+2.7 to +3.3
Digital I/Ps=0V or VDD.External
MCLK IN and CLK DIS=1
Power Supply
Currents16
VDD Voltage
0.32
mA max
BUF Bit=O. fCLKIN=1MHz.Gains
of 1 to 128
0.6
mA max
BUF Bit=1. fCLKIN=1MHz.Gains
of 1 to 128
0.4
mA max
BUF Bit=O.fCLKIN=2.4576MHz.
Gains of 1 to 4
0.6
mA max
BUF Bit=O. fCLKIN=2.4576MHz.
Gains of 8 to 128
0.7
mA max
BUF Bit=O. fCLKIN=2.4576MHz.
Gains of 1 to 4
1.1
mA max
BUF Bit=1. fCLKIN=2.4576MHz.
Gains of 8 to 128
+4.75 to +5.25
Vmin
toVmax
For Specified Performance
Digital I/Ps=0V or VDD.External
MCLK IN and CLK DIS=1.
Power
Supply
16
Currents
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0.45
mA max
BUF Bit=0. fCLKIN=1MHz.Gains
of 1 to 128
0.7
mA max
BUF Bit=1. fCLKIN=1MHz.Gains
of 1 to 128
0.6
mA max
BUF Bit=0. fCLKIN=2.4576MHz.
Gains of 1 to 4
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Standby(Power-Dow
n)Current17
Power Supply
Rejection18
TM7707/8
0.85
mA max
BUF Bit=0. fCLKIN=2.4576MHz.
Gains of 8 to 128
0.9
mA max
BUF Bit=1. fCLKIN=2.4576MHz.
Gains of 1 to 4
1.3
mA max
BUF Bit=1. fCLKIN=2.4576MHz.
Gains of 8 to 128
16
μA max
External MCLK IN=0V or VDD.
VDD=5V.See Figure 9
8
μA max
External MCLK IN=0V or VDD.
VDD=3V
See Note 19
dB typ
注释：
1. B 级温度范围为-40℃~+85℃。
2. 这些数据是按最初设计的产品发布的。
3. 一次校准实际上是一次转换，因此这些误差就是表 1 和表 3 所示转换噪声的阶数。这
适用于在期望的温度下校准后。
4. 任何温度条件下的重新校准将会除去这些漂移误差。
5. 正满标度误差包括零标度误差 （Zero-Scale Error ）（单极性偏移误差或双极性零误
差）
，且既适用于单极性输入范围又适用于双极性输入范围。
6. 满标度漂移包括零标度漂移 （单极性偏移漂移或双极性零漂移）且适用于单极性及
双极性输入范围。
7. 增益误差不包括零标度误差，它被计算为满标度误差——对单极性范围为单极性偏移
误差，而对双极性范围为满标度误差——双极性零误差。
8. 增益误差漂移不包括单极性偏移漂移和单极性零漂移。当只完成了零标度校准时，增
益误差实际上是器件的漂移量。
9. 共模电压范围：模拟输入电压不超过 VDD+30mV，不低于 GND-30mV。电压低于
GND-200mV 时，器件功能有效，但在高温时漏电流将增加。
10. 这里给出的 AIN（+）端的模拟输入电压范围，对 TM7707 来说，是指相对于 AIN（- ）
端的电压；
对 TM7708 而言是指 COMMON 输入端。
输入模拟电压不应超过 VDD+30mV,
不应低于 GND-30mV。GND-200mV 的输入电压也可采用，但高温时漏电流将增加。
11. VREF=REF IN（+ ）－REF IN（-）
。
12. 只有当加载一个 CMOS 负载时，这些逻辑输出电平才适用于 MCLK OUT。
13. +25℃时测试样品，以保证一致性。
14. 校准后，如果模拟输入超过正满标度,转换器将输出全 1,如果模拟输入低于负满标度，
将输出全 0。
15. 在模拟输入端所加校准电压的极限不应超过 VDD +30mV 或负于 GND －30mV。
16. 当用晶体或陶瓷谐振器作为器件的时钟源时 （通过 MCLK 引脚 ）
，VDD 电流和功耗
随晶体和谐振器的类型而变化 （见“时钟和振荡器电路”部分）。
17. 在等待模式下，外部的主时钟继续运行，5V 电压时等待电流增加到 150 μ A，3V 电
压时增加到 75 μ A。当用晶体或陶瓷谐振器作为器件的时钟源时，内部振荡器在等待
模式下继续运行，电源电流功耗随晶体和谐振器的类型而变化 （参看“等待模式”
一节）
。
18. 在直流状态测量，适用于选定的通频带。50Hz 时，PSRR 超过 120dB （滤波器陷波
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为 25Hz 或 50Hz ）
。60Hz 时，PSRR 超过 120dB （滤波器陷波为 20Hz 或 60Hz ）
。
19. PSRR 由增益和 VDD 决定，如下：
1
86
90
增益
VDD=3V
VDD=5V
2
78
78
4
85
84
8~128
93
91
八、定时参数
（VDD= +2.7V~+5.2V；GND=0V；fCLKIN =2.4567MHz；Input Logic 0=0 V，
Logic 1 = VDD 除非另有说明）
Limit at
Parameter
TMIN ,TMAX
Units
Conditions/Comments
(B Version)
fCLKIN3,4
Master Clock Frequency: Crystal
Oscillator or Externally Supplied
400
kHzmin
2.5
MHz max
tCLKIN LO
0.4×tCLKIN
ns min
Master Clock Input Low Time.
tCLKIN=1/ fCLKIN
tCLKIN HI
0.4×tCLKIN
ns min
Master Clock Input High Time.
t1
500×tCLKIN
ns mon
DRDY High Time
t2
100
ns min
RESETPulsewidth
for Specified Performance
Read Operation
t3
0
ns min
DRDY to CS Setup Time
t4
120
ns min
CS Falling Edge to SCLK Rising
Edge Setup Time
t55
0
ns min
SCLK Falling Edge to Data Valid
Delay
80
ns max
100
ns max
VDD=+5V
VDD=+3.0V
t6
100
ns min
SCLK High Pulsewidth
t7
100
ns min
SCLK Low Pulsewidth
t8
0
ns min
CS Rising Edge to SCLK Rising
Edge Hold Time
t96
10
ns min
Bus RelinguishTimeafter SCLK
Rising Edge
60
ns max
VDD=+5V
100
ns max
VDD=+3.0V
100
ns max
SCLK Falling Edge to DRDY High7
t10
Write Operation
t11
120
ns min
CS Falling Edge to SCLK Rising
Edge Setup Time
t12
30
ns min
Data Valid to SCLK Rising Edge
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Setup Time
t13
20
ns min
Data Valid to SCLK Rising Edge
Hold Time
t14
100
ns min
SCLK High Pulsewidth
t15
100
ns min
SCLK High Pulsewidth
t16
0
ns min
CS Rising Edge to SCLK Rising
Edge Hold Time
注释：
1.
2.
3.
4.
5.
6.
7.
样品测试温度为+25℃以保证一致性。所有的输入信号满足：tr =tf =5ns（VDD
的 10%~90% ）
，且从 1.6V 电平计时。
见图 16 和图 17。
fCLKIN 占空比为 45%~55%。只要 TM7707/8 不在等待模式下，必须提供 fCLKIN 。在这
种情况下 如果没有时钟，器件就会吸取较规定更大的电流并可能变成未校准的。
fCLKIN = 2.4567MHz 时进行生产测试，以保证器件工作于 400kHz。
这些数字是在图 1 的负载电路下测定的。它们被定义为输出通过 VOL 或 VOH
该数值是在数据输出为 0.5V 时测量的 （负载情况如图 1 所示）
。然后被测的数值又推
演回来，以消除对 50pF 电容器充电或放电的影响。这就是说定时参数表中提到的所有
时间值都是真正的总线撤回时间（relinquish time ），而因此与外部的总线负载电容无
关。
输出更新后，DRDY 在第一次从器件读出后返回高电平。当 DRDY 为高电平时，如果
需要，同一数据可以再次读出。但是必须注意在下一次输出更新后，不会很快发生随
后的读出。
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TM7707/8
九、典型特性曲线
十、输出噪声
10.1TM7707/8 5V 输出噪声
表 1a 表示当 fCLKIN=2.4576MHZ 时，对于某些典型的凹口和-3dB 频率，TM7707/8 的
输出均方根噪声和有效分辨率；表 1b 给出 fCLKIN=1MHZ 时的数据。给出的数据适用于 VREF
为+2.5V 且 BUFFER=0 的双极性输入范围。这些数据是典型值并在模拟输入电压为 0V 的
情况下产生。在每一个表中括号内的数据是期间的有效分辨率（舍入至最接近的 0.5LSB）
。
器件的有效分辨率定义为输出均方根噪声与输入满刻度（即，2×VREF/GAIN）之比。应当
注意，不是用峰-峰输出噪声数据进行计算。峰-峰噪声数据可以高达均方根数据的 6.6 倍，
同时，基于峰-峰噪声的有效分辨率数据可以比表中口号内所示的基于均方根噪声的有效分
辨率低 2.5 位。
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24 bit 模数转换器
TM7707/8
器件的输出噪声来自两个源。第一个源是调制器的实现中所用半导体器件的电噪声（器
件噪声）
。其次，当模拟输入信号被转换至数字域时，加入量化噪声。器件噪声是低电平的
且基本上与频率无关。量化噪声从相当低的电平开始，但是随着频率的增加迅速上升到成为
主要的噪声源。因此，较低的滤波器凹口设置（对于 fCLKIN=2.4576MHZ，约低于 100MHZ，
对于 fCLKIN=1MHZ，约低于 40HZ）受器件噪声的控制，而较高凹口的设置受量化噪声的控
制。如表 I 所示，在量化噪声控制域中滤波器凹口和截止频率的改变将比在器件噪声控制域
中的改变对噪声性能的增益无关。同时，器件噪声加到 PGA 中，因此，在较低凹口频率高
增益的情况下，有效分辨率将减小。此外，在器件噪声控制区域内，输出噪声（以μ V 计）
基本上与基准电压无关；在量化噪声控制区域内，噪声正比基于基准的数值。在器件上采用
后滤波（post-filtering）可能改进给定-3dB 频率的输出数据也速率，还可进一步减少输
出噪声。
在较低的滤波器凹口设置（fCLKIN=2.4576MHZ 时低于 60Hz，fCLKIN=1MHZ）情况下，
器件的无误码性能处于 24 位的水平.在较高设置情况下，将产生更多的误差，直到在
fCLKIN=2.4576MHZ 时凹口设置为 1kHz（fCLKIN=1MHZ 设置为 400Hz）为止。仅对 12 位才
保证无误码性能。
表 1a fCLKIN=2.4576MHZ、BUFFER=0 时
TM7707/8 输出噪声∕分辨率与增益和第 1 个凹口的关系（5V 电压）
Filter
First
Typical
Output
RMS Noise in μ V(Effective Resolution in bits)
Notch and
O/P—3 dB
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Data Rate
Frequency
1
2
4
8
16
32
64
128
5Hz
1.31Hz
0.87
（22.5）
0.48
（22.5）
0.24
（22.5）
0.2
（21.5）
0.18
（20.5）
0.17
（20）
0.17
（19）
0.17
（18）
10Hz
2.62Hz
1.0
（22.5）
0.78
（21.5）
0.48
（21.5）
0.33
（21）
0.25
（20.5）
0.25
（19.5）
0.25
（18.5）
0.25
（17.5）
25Hz
6.55Hz
1.8
（21.5）
1.1
（21）
0.63
(21)
0.5
(20)
0.44
(19.5)
0.41
(18.5)
0.38
(17.5)
0.38
(16.5)
30Hz
7.86Hz
2.5
(21)
1.31
(21)
0.84
(20.5)
0.57
(20)
0.46
(19.5)
0.43
(18.5)
0.4
(17.5)
0.4
(16.5)
50Hz
13.1Hz
4.33
(20)
2.06
（20）
1.2
（20）
0.64
（20）
0.54
（19）
0.46
（18.5）
0.46
（17.5）
0.46
(16.5)
60Hz
15.72Hz
5.28
(20)
2.36
（20）
1.33
（20）
0.87
（19.5）
0.63
（19）
0.62
（18）
0.6
（17）
0.56
(16)
100 Hz
26.2 Hz
12.1
(18.5)
5.9
（18.5）
2.86
（19）
1.91
（18.5）
1.06
（18）
0.83
（17.5）
0.82
（16.5）
0.76
(15.5)
250Hz
65.5Hz
127
（15.5）
58
（15.5）
29
（15.5）
15.9
（15.5）
6.7
（15.5）
3.72
（15.5）
1.96
（15.5）
1.5
(14.5)
500Hz
131Hz
533
（13）
267
（13）
137
（13）
66
（13）
38
（13）
20
（13）
8.6
（13）
4.4
(13)
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1Hz
262Hz
2850
(11)
1258
(11)
680
(11)
297
(11)
131
(11)
TM7707/8
99
(10.5)
53
(10.5)
28
(10.5)
表 1bfCLKIN=1MHZ、BUFFER=0 时
TM7707/8 输出噪声∕分辨率与增益和第 1 个凹口的关系（5V 电压）
Filter
First
Typical
Output
RMS Noise in μ V(Effective Resolution in bits)
Notch and
O/P—3 dB
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Data Rate
Frequency
1
2
4
8
16
32
64
128
2Hz
0.52Hz
0.75
(22.5)
0.56
(22)
0.31
(22)
0.19
(21.5)
0.17
(21)
0.14
(20)
0.14
(19)
0.14
(18)
4Hz
1.05Hz
1.04
(22)
0.88
(21.5)
0.45
(21.5)
0.28
(21)
0.21
(20.5)
0.21
(19.5)
10Hz
2.62Hz
1.66
(21.5)
1.01
(21.5)
0.77
(20.5)
0.41
(20.5)
0.27
(19.5)
0.35
(1 9)
0.35
(18)
0.35
(17)
25Hz
6.55Hz
5.2
(20)
2.06
(20)
1.4
(20)
0.86
(19.5)
0.63
(19)
0.61
(18)
0.59
(17)
0.59
(16)
30Hz
7.86Hz
7.1
(19.5)
3.28
(19.5)
1.42
(19.5)
1.07
(19)
0.78
(18.5)
0.64
(18)
0.61
(17)
0.61
(16)
50Hz
13.1Hz
19.4
(18)
9.11
(18)
4.2
(18)
2.45
(18)
1.56
(17.5)
1.1
(17)
0.82
(16.5)
0.8
(15.5)
60Hz
15.72Hz
25
(17.5)
16
(17.5)
6.5
(17.5)
2.9
(17.5)
1.93
(17.5)
1.4
(17)
1.1
(16)
0.98
(15.5)
100Hz
26.2Hz
102
(15.5)
58
(15.5)
25
(15.5)
13.5
(15.5)
5.7
(15.5)
3.9
(15.5)
2.1
(15)
1.3
(15)
200Hz
52.4Hz
637
(13)
259
(13)
130
(13)
76
(13)
33
(13)
16
(13)
11
(13)
6
(12.5)
400Hz
104.8Hz
2830
(11)
1430
(11)
720
(11)
334
(11)
220
(10.5)
94
(10.5)
54
(10.5)
25
(10.5)
0.21
(18.5
)
0.21
(17.5)
10.2
TM7707/8 3V 输出噪声
表 2a 表示当 fCLKIN=2.4576MHZ 时，对于某些典型的凹口和-3dB 频率，TM7707/8 的
输出均方根噪声和有效分辨率；表 2b 给出 fCLKIN=1MHZ 时的数据。给出的数据适用于 VREF
为+1.25V 且 BUFFER=0 的双极性输入范围。这些数据是典型值并在模拟输入电压为 0V 的
情况下产生。在每一个表中括号内的数据是器件的有效分辨率（舍入至最接近的 0.5LSB）
。
器件的有效分辨率定义为输出均方根噪声与输入满刻度（即，2×VREF/GAIN）之比。应当
注意，不是用峰-峰输出噪声数据进行计算。峰-峰噪声数据可以高达均方根数据的 6.6 倍，
同时，基于峰-峰噪声的有效分辨率数据可以比表中口号内所示的基于均方根噪声的有效分
辨率低 2.5 位。
器件的输出噪声来自两个源。第一个源是调制器的实现中所用半导体器件的电噪声（器
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24 bit 模数转换器
TM7707/8
件噪声）
。其次，当模拟输入信号被转换至数字域时，加入量化噪声。器件噪声是低电平的
且基本上与频率无关。量化噪声从相当低的电平开始，但是随着频率的增加迅速上升到成为
主要的噪声源。因此，较低的滤波器凹口设置（对于 fCLKIN=2.4576MHZ，约低于 100HZ，
对于 fCLKIN=1MHZ，约低于 40HZ）受器件噪声的控制，而较高凹口的设置受量化噪声的控
制。如表 I 所示，在量化噪声控制域中滤波器凹口和截止频率的改变将比在器件噪声控制域
中的改变对噪声性能的增益无关。同时，器件噪声加到 PGA 中，因此，在较低凹口频率高
增益的情况下，有效分辨率将减小。此外，在器件噪声控制区域内，输出噪声（以μ V 计）
基本上与基准电压无关；在量化噪声控制区域内，噪声正比基于基准的数值。在器件上采用
后滤波（post-filtering）可能改进给定-3dB 频率的输出数据也速率，还可进一步减少输
出噪声。
在较低的滤波器凹口设置（fCLKIN=2.4576MHZ 时低于 60Hz，fCLKIN=1MHZ）情况下，
器件的无误码性能处于 24 位的水平.在较高设置情况下，将产生更多的误差，直到在
fCLKIN=2.4576MHZ 时凹口设置为 1kHz（fCLKIN=1MHZ 设置为 400Hz）为止。仅对 12 位才
保证无误码性能。
表 2a fCLKIN=2.4576MHZ、BUFFER=0 时
TM7707/8 输出噪声∕分辨率与增益和第 1 个凹口的关系(3V 电压)
Filter
First
Typical
Output
RMS Noise in μ V(Effective Resolution in bits)
Notch and
O/P—3 dB
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain
of
Data Rate
Frequency
1
2
4
8
16
32
64
128
5Hz
1.31Hz
1.07
（21）
0.68
（21）
0.29
（21）
0.24
（20）
0.22
（19.5）
0.17
（20）
0.17
（19）
0.17
（18）
10Hz
2.62Hz
1.69
（20.5）
1.1
（20）
0.56
（20）
0.35
（19.5）
0.33
（19）
0.33
（18）
0.33
（17）
0.33
（16）
25Hz
6.55Hz
3.03
（19.5）
1.7
（19.5）
0.89
(19.5)
0.55
(19)
0.49
(18.5)
0.46
(17.5)
0.46
(16.5)
0.45
(15.5)
30Hz
7.86Hz
3.55
(19.5)
2.1
(19)
0.61
(18.5)
0.58
(18)
0.57
(17)
0.55
(16)
0.55
(15)
1.1
(19)
50Hz
13.1Hz
4.72
(19)
2.3
（19）
1.5
（18.5）
0.84
（18.5）
0.7
（18）
0.68
（17）
0.67
（16）
0.66
(15)
60Hz
15.72Hz
5.12
(19)
3.1
（18.5）
1.6
（18）
0.98
（18）
0.9
（17.5）
0.7
（17）
0.69
（16）
0.68
(18)
100 Hz
26.2 Hz
9.68
(18)
5.6
（18）
2.4
（18）
1.3
（18）
1.1
（17）
0.95
（16.5）
0.88
（15.5）
0.9
(14.5)
250Hz
65.5Hz
44
（16）
31
（15.5）
15
（15.5）
5.8
（15.5）
3.7
（15.5）
2.4
（15）
1.8
（14.5）
1.5
(14.5)
500Hz
131Hz
304
（13）
129
（13）
76
（13）
33
（13）
20
（13）
11
（13）
6.3
（12.5）
3
(12.5)
1Hz
262Hz
1410
(11)
715
(11)
350
(11)
177
(11)
101
(10.5)
51
(10.5)
31
(10.5)
12
(10.5)
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24 bit 模数转换器
TM7707/8
表 2b fCLKIN=1MHZ、BUFFER=0 时
TM7707/8 输出噪声∕分辨率与增益和第 1 个凹口的关系(3V 电压)
Filter
First
Typical
Output
RMS Noise in μ V(Effective Resolution in bits)
Notch and
O/P—3 dB
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain
of
Data Rate
Frequency
1
2
4
8
16
32
64
128
2Hz
0.52Hz
0.86
(21.5)
0.58
(21)
0.32
(21)
0.21
(20.5)
0.2
(19.5)
0.2
(18.5)
0.2
(17.5)
0.2
(16.5)
4Hz
1.05Hz
1.26
(21)
0.74
(20.5)
0.44
(20.5)
0.35
(20)
0.3
(19)
0.3
(18)
0.3
(17)
0.3
(16)
10Hz
2.62Hz
1.68
(20.5)
1.33
(20)
0.73
(20)
0.5
(19)
0.49
(18.5)
0.49
(17.5)
0.48
(16.5)
0.47
(15.5)
25Hz
6.55Hz
3.82
(19.5)
2.0
(19.5)
1.2
(19)
0.88
(18.5)
0.66
(18)
0.57
(17)
0.55
(16)
0.55
(15)
30Hz
7.86Hz
4.88
(19)
2.1
(19)
1.3
(19)
0.93
(18.5)
0.82
(17.5)
0.69
(17)
0.68
(16)
0.66
(15)
50Hz
13.1Hz
61
(15.5)
30
(15.5)
12
(15.5)
6.1
(15.5)
2.9
(15.5)
2.4
(15)
1.8
(14.5)
1.8
(13.5)
60Hz
15.72Hz
25
(17.5)
16
(17.5)
6.5
(17.5)
2.9
(17.5)
1.93
(17.5)
1.4
(17)
1.1
(16)
0.98
(15.5)
100Hz
26.2Hz
102
(15.5)
58
(15.5)
25
(15.5)
13.5
(15.5)
5.7
(15.5)
3.9
(15.5)
2.1
(15)
1.3
(15)
200Hz
52.4Hz
275
(13)
130
(13)
65
(13)
33
(13)
17
(13)
11
(13)
6.3
(12.5)
3
(12.5)
400Hz
104.8Hz
1435
(11)
720
(11)
362
(11)
175
(11)
110
(10.5)
51
(10.5)
31
(10.5)
12
(10.5)
10.3 缓冲模式输出噪声
表 3 表示当 fCLKIN=2.4576MHZ 和 BUFFER=+5V 时，对于某些典型的凹口和-3dB 频率，
TM7707/8 的输出均方根噪声和有效分辨率；
表 4 给出 fCLKIN=2.4576MHz 和 BUFFER=+5V
时 TM7707/8 的数据。给出的数据适用于双极性输入范围并有 0V 差分模拟输入电压产生。
对于 TM7707/8，VDD=5V 时 VREF 电压为+2.5V；对于 TM7707/8，VDD=3V 时 VREF 电压
为+1.25V。在每一个表中括号内的数据器件的有效分辨率（舍入至最接近的 0.5LSB）。器
件的有效分辨率定义为输出均方根噪声与输入满刻度（即，2×VREF/GAIN）之比。应当注
意，不是用峰-峰输出噪声数据进行计算。峰-峰噪声数据可以高达均方根数据的 6.6 倍，同
时，基于峰-峰噪声的有效分辨率数据可以比表中口号内所示的基于均方根噪声的有效分辨
率低 2.5 位。
表 3 fCLKIN=2.4576MHZ 时 TM7707/8 缓冲模式的输出噪声∕分辨率(5V 电压)
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24 bit 模数转换器
Filter
First
Typical
Output
TM7707/8
RMS Noise in μ V(Effective Resolution in bits)
Notch and
O/P—3 dB
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Data Rate
Frequency
1
2
4
8
16
32
64
128
5Hz
1.31Hz
0.99
（22.5）
0.68
（22）
0.46
（21.5）
0.26
（21）
0.26
（20）
0.26
（19）
0.26
（18）
0.260
（17）
10Hz
2.62Hz
1.5
（21.5）
0.95
（21.5）
0.63
（21）
0.41
（20.5）
0.39
（19.5）
0.36
（18.5）
0.36
（17.5）
0.36
（16.5）
25Hz
6.55Hz
2.5
（21）
1.7
（20.5）
0.88
(20.5)
0.75
(19.5)
0.57
(19)
0.57
(18)
0.57
(17)
0.56
(16)
30Hz
7.86Hz
2.9
(20.5)
1.8
(20.5)
1
(20)
0.87
(19.5)
0.75
(18.5)
0.72
(17.5)
0.72
(16.5)
0.71
(15.5)
50Hz
13.1Hz
4.2
(20)
2.5
（20）
1.5
（19.5）
1.1
（19）
0.94
（18.5）
0.94
（17.5）
0.94
（17.5）
0.87
(15.5)
60Hz
15.72Hz
6.1
(19.5)
2.9
（19.5）
2
（19.5）
1.2
（19）
1
（18.5）
0.97
（17.5）
0.95
（16.5）
0.94
(15.5)
100 Hz
26.2 Hz
13.8
(18.5)
6.5
（18.5）
3.5
（18.5）
2.2
（18）
1.3
（18）
1.2
（17）
1.3
（16）
1.1
(15)
250Hz
65.5Hz
87
（16）
56
（15.5）
25
（15.5）
11
（15.5）
5.7
（15.5）
3.6
（15.5）
2.4
（15）
2.1
(14)
500Hz
131Hz
508
（13.5）
241
（13.5）
117
（13.5）
73
（13）
34
（13）
16
（13）
8.5
（13）
5.2
(13)
1Hz
262Hz
2860
(11)
1700
(10.5)
745
(10.5)
480
(10.5)
197
(10.5)
94
(10.5)
53
(10.5)
23
(10.5)
表 4 fCLKIN=2.4576MHZ 时 TM7707/8 缓冲模式的输出噪声∕分辨率（3V 电压）
Filter
First
Typical
Output
RMS Noise in μ V(Effective Resolution in bits)
Notch and
O/P—3 dB
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Gain of
Data Rate
Frequency
1
2
4
8
16
32
64
128
5Hz
1.31Hz
1.16
(21)
0.76
(20.5)
0.34
(20)
0.29
(20)
0.29
(19)
0.28
(18)
0.26
(17)
0.26
(16)
10Hz
2.62Hz
1.5
(21.5)
0.95
(21.5)
0.63
(21)
0.41
(20.5)
0.39
(19.5)
0.36
(18.5)
0.36
(17.5)
0.36
(16.5)
25Hz
6.55Hz
2.5
(21)
1.7
(20.5)
0.88
(20.5)
0.75
(19.5)
0.57
(19)
0.57
(18)
0.57
(17)
0.56
(16)
30Hz
3.7
2.2
1.3
0.76
0.68
0.66
0.66
0.66
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TM7707/8
7.86Hz
(19.5)
(19)
(19)
(18.5)
(18)
(17)
(16)
(15)
50Hz
13.1Hz
4.5
(19)
3
(18.5)
1.7
(18.5)
1.0
(18)
0.92
(17.5)
0.9
(16.5)
0.89
(15.5)
0.89
(14.5)
60Hz
15.72Hz
5.3
(19)
3.3
(18.5)
1.8
(18.5)
1.1
(18)
1
(17)
0.96
(16.5)
0.96
(15.5)
0.96
(14.5)
100Hz
26.2Hz
10
(18)
4.9
(18)
3.1
(17.5)
1.5
(17.5)
1.2
(17)
1.2
(16)
1.2
(15)
1.2
(14)
250Hz
65.5Hz
47
(15.5)
29
(15.5)
15
(15.5)
7.5
(15.5)
4.7
(15)
2.6
(15)
2.5
(14)
1.5
(13.5)
171
(13)
74
(13)
25
(13)
21
(13)
8.6
(13)
5.6
(13)
3.1
(12.5)
723
（10.5）
380
（10.5）
230
（10.5）
93
（10.5）
55
（10.5）
30
（10.5）
12
（10.5）
500Hz
131Hz
300
(13.5)
1 Hz
262 Hz
1722
（10.5）
十一、片内寄存器
TM7707/8 片内包括 8 个寄存器，这些寄存器通过器件的串行口访问。
第一个是通信寄存器，它管理通道选择，决定下一个操作是读操作还是写操作，以及下
一次读或写哪一个寄存器。所有与器件的通信必须从写入通信寄存器开始。上电或复位后，
器件等待在通信寄存器上进行一次写操作。这一写到通信寄存器的数据决定下一次操作是读
还是写，同时决定这次读操作或写操作在哪个寄存器上发生。所以，写任何其它寄存器首先
要写通信寄存器，然后才能写选定的寄存器。所有的寄存器 （包括通信寄存器本身和输出
数据寄存器）进行读操作之前，必须先写通信寄存器，然后才能读选定的寄存器。此外，通
信寄存器还控制等待模式和通道选择，此外 DRDY 状态也可以从通信寄存器上读出。
第 2 个寄存器是设置寄存器，决定校准模式、增益设置、单/双极性输入以及缓冲模式。
第 3 个寄存器是滤波器高寄存器，包括滤波器高 4 位选择位和时钟控制位。
第 4 个寄存器是数据寄存器，器件输出的数据从这个寄存器读出。
第 6 个寄存器是滤波器低寄存器，包括滤波器选择字的低 8 位。
最后一个寄存器是校准寄存器，它存储通道校准数据。
下面分别作详细说明。
1. 通信寄存器 （RS2、RS1、RS0 = 0、0、0）
通信寄存器是一个 8 位寄存器，既可以读出数据也可以把数据写进去。所有与器件的通
信必须从写该寄存器开始。写上去的数据决定下一次读操作或写操作在哪个寄存器上发生。
一旦在选定的寄存器上完成了下一次读操作或写操作，接口返回到通信寄存器接收一次写操
作的状态。这是接口的默认状态，在上电或复位后，TM7707/8 就处于这种默认状态等待对
通信寄存器一次写操作。在接口序列丢失的情况下，如果在 DIN 高电平的写操作持续了足
够长的时间 （至少 32 个串行时钟周期）
，TM7707/8 将会回到默认状态。
下表 5 是通信寄存器各位的说明。
表5
通信寄存器
0/DRDY（0） RS2（0） RS1（0） RSO（0） R/W（0） STBY
（0） CHI（0） CH0（0）
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* 括号内为上电复位的缺省值
0/ DRDY 对于写操作，必须有一个 “0”被写到这位，以便通信寄存器上的写操作能够
准确完成。如果 “1”被写到这位，后续各位将不能写入该寄存器。它会停留在
该位直到有一个 “0”被写入该位。一旦有 “0”写到 0/ DRDY 位，以下的 7
位将被装载到通信寄存器。对于读操作，该位提供器件的 DRDY 标志。该位的
状态与 DRDY 输出引脚的状态相同。
RS2-RS0 寄存器选择位。这 3 个位选择下次读/写操作在 8 个片内寄存器中的哪一个上发
生，见表 6（附寄存器大小）。当选定的寄存器完成了读/写操作后，器件返回到
等待通信寄存器下一次写操作的状态。它不会保持在继续访问原寄存器的状态。
表6
寄存器选择
RS2
RS1
RS0
寄存器
寄存器位数
0
0
0
通信寄存器
8位
0
0
1
设置寄存器
8位
0
1
0
滤波器高寄存器
8位
0
1
1
数据寄存器
24 位
1
0
0
测试寄存器
8位
1
0
1
滤波器低寄存器
8位
1
1
0
零刻度校准寄存器
24 位
1
1
1
满刻度校准寄存器
24 位
R/ W
读/ 写选择。这个位选择下次操作是对选定的寄存器读还是写。
“0”表示下次操
作是写，
“1 “表示下次操作是读。
STBY 等待模式。此位上写 “1”，则处于等待或掉电模式。在这种模式下，器件消耗
的电源电流仅为 10 μ A。在等待模式时，器件将保持它的校准系数和控制字信息。
写 “0”
，器件处于正常工作模式。
CHI-CH0 通道选择。这 2 个位选择一个通道以供数据转换或访问校准系数，如表 7 所示。
器件内的 3 对校准寄存器用来存储校准系数。如表 7 和 8 所示指出了哪些通道组
合是具有独立的校准系数的。当 CH1 为逻辑 1 而 CH0 为逻辑 0 时，由表可见对
TM7707 是 AIN 1（- ）输入脚在内部 自己短路，而 TM7708 是 COMMON 脚
在内部自己短路。这可以作为评估噪声性能的一种测试方法 （无外部噪声源）。
在这种模式下，AIN 1（- ）/COMMON 输入端必须与一个器件允许的共模电压
范围内的外部电压相连接。
表7
表8
TM7707 的通道选择
CH1
CH0
AIN （+ ）
AIN （- ）
校准寄存器对
0
0
AIN1 （+ ）
AIN1 （- ）
寄存器对 0
0
1
AIN2 （+ ）
AIN2 （- ）
寄存器对 1
1
0
AIN1 （- ）
AIN1 （- ）
寄存器对 0
1
1
AIN1 （- ）
AIN2 （- ）
寄存器对 2
TM7708 的通道选择
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TM7707/8
CH1
CH0
AIN
基准
校准寄存器对
0
0
AIN 1
COMMON
寄存器对 0
0
1
AIN 2
COMMON
寄存器对 1
1
0
COMMON
COMMON
寄存器对 0
1
1
AIN 3
COMMON
寄存器对 2
十二、设置寄存器
（RS2、RS1、RS0 = 0、0、1）；上电/复位状态：01Hex
设置寄存器是一个 8 位寄存器，它既可以读数据又可将数据写入。表 9 为设置寄存器
各位的说明。
表9
设置寄存器的位
MD1（0） MD0（0） G2（0） G1（0） G0（0） B/U（0） BUF（0） FSYNC（1）
MD1
MD0
0
0
正常模式，在这种模式下，转换器进行正常的模数转换
1
自校准。在通信寄存器的 CH1 和 CH2 选中的通道上激活自校准。这是一步
校准，完成此任务后，返回正常模式，即 MD1 和 MD0 皆为 0。开始校准时
DRDY 输出脚或 DRDY 位为高电平，自校准后又回到低电平，这时，在数
据寄存器产生一个新的有效字。零标度校准是在输入端内部短路（零输入 ）
和选定的增益下完成的；满标度校准是在选定的增益下及内部产生的 VREF/
选定增益条件下完成的
0
零标度系统校准。在通信寄存器的 CH1 和 CH2 选中的通道上激活零标度系
统校准。当这个校准序列时，模拟输入端上的输入电压在选定的增益下完成
校准。在校准期间，输入电压应保持稳定。开始校准时 DRDY 输出或 DRDY
位为高电平，零标度系统校准完成后又回到低电平，这时，在数据寄存器上
产生一个新的有效字。校准结束时，器件回到正常模式，即 MD1 和 MD0
皆为 0
1
满标度系统校准：在选定的输入通道上激活满标度系统校准。当这个校准序
列时，模拟输入端上的输入电压在选定的增益下完成校准。在校准期间，输
入电压应保持稳定。开始校准时 DRDY 输出或 DRDY 位为高电平，满标
度系统校准完成后又回到低电平，这时，在数据寄存器上产生一个新的有效
字。校准结束时，器件回到正常模式，即 MD1 和 MD0 皆为 0
0
1
1
G2-G0
表 10
工
作 模
式
增益选择位。这些位负责片上的 PGA 的增益设置，如表 10。
增益选择
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G2
G1
G0
增益设置
0
0
0
1
0
0
1
2
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0
1
0
4
0
1
1
8
1
0
0
16
1
0
1
32
1
1
0
64
1
1
1
128
TM7707/8
B /U
BUF
单极性/双极性工作。
“0”表示选择双极性操作，
“1”表示选择单极性工作。
缓冲器控制。“0”表示片内缓冲器短路，缓冲器短路后，电源电流降低。此位处
于高电平时，缓冲器与模拟输入串联，输入端允许处理高阻抗源。
FSYNC 滤波器同步。该位处于高电平时，数字滤波器的节点、滤波器控制逻辑和校准控
制逻辑处于复位状态下，同时，模拟调制器也被控制在复位状态下。当处于低电
平时，调制器和滤波器开始处理数据，并在 3 ×（1/输出更新速率）时间内（也
就是滤器的稳定时间）产生一个有效字。FSYNC 不影响数字接口，也不使 DRDY
输出复位 （如果它是低电平）。
十三、滤波器高寄存器
（RS2、RS1、RS0 = 0、1、0）；上电/复位状态：05Hex
滤波器高寄存器是一个可以读/写数据的 8 位寄存器。表 11 为滤波器高寄存器各位的说明。
表 11
ZERO
ZERO
BST
滤波器高寄存器
ZERO
BST
CLKDIS
FS11
FS10
FS9
FS8
必须在这些位上写零，以确保 TM7707/8 正确操作。否则，会导致器件
的非指定操作。
电流提升。此位为 0 将减少模拟前端所取的电流。虽然此位为 1 器件也一样工
作 ， 但 是 为 了 减 少 从 AVDD 吸 取 的 电 流 ， 当 器 件 在 fCLKIN=1MHZ 或
fCLKIN=2.4576MHZ，增益为 1 至 4 情况下工作时，此位应当为 0.当 TM7714 工
作于增益为 8 至 128，fCLKIN=2.4576MHZ 情况下时，此位必须为 1，以确保器件
正常工作。此位的上电或复位状态为 0。
CLKDIS 主时钟禁止位。逻辑 “1”表示阻止主时钟在 MCLK OUT 引脚上输出。禁止时，
MCLK OUT 输出引脚处于低电平。这种特性使用户可以灵活地使用 MCLK OUT
引脚，例如可将 MCLK OUT 做为系统内其它器件的时钟源，也可关掉 MCLK
OUT，使器件具有省电性能。当在 MCLK IN 上连一个外部主时钟，TM7707
/TM7708 继续保持内部时钟，并在 CLKDIS 位有效时仍能进行正常转换。当在
MCLK IN 和 MCLK OUT 之间接一个晶体振荡器或一个陶瓷谐振器，则当
CLKDIS 位有效时，TM7707/8 时钟将会停止，也不进行模数转换。
十三、滤波器低寄存器
（RS2、RS1、RS0 = 1、0、1）上电/复位状态：00Hex
滤波器低寄存器是一个可以读/写数据的 8 位寄存器。表 12 为滤波器低寄存器各位的说明。
表 12
FS7
滤波器低寄存器
FS6
FS5
FS4
FS3
FS2
FS1
滤波器选择。片内数字滤波器提供 Sinc3（或（Sinx∕x）3）滤波器响应。编程到这些
位的 12 位数据决定滤波器截止频率、滤波器第一个凹口的位置一级器件的数据速率。再加
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FS0
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上增益选择，它还可以决定器件的输出噪声（以及有效分辨率）
滤波器第 1 个凹口发生的频率由下列关系式决定：
滤波器第 1 个凹口频率=（fCLKIN∕128）∕code
其中 code 是位 FSO 至 FS11 中代码的十进制等效值，其范围为 19 至 4000.在 2.4576MHz 的
额定频率 fCLKIN 下，第一个凹口频率的范围从 4.8Hz 至 1.01kHz。为了确保 TM7714 正常工
作，装入这些位的代码值必须在此范围内。不这样做将导致器件的工作不确定。改变滤波器
凹口频率一级所选的增益会影响分辨率（或有效转换时间）等于为滤波器第一个凹口所选择
的频率。例如，如果滤波器的第一个凹口频率选择为 50Hz，那么，可以以 50Hz 的速率使用
新的字或每 20ms 有新的字可供使用。如果第一个凹口频率为 1kHz，那么每 1ms 有新的字可
供使用。
对满刻度阶跃输入改变量，滤波器稳定时间最差为 4×1∕（输出数据速率）。例如，在
第 1 个滤波器凹口为 50Hz 的情况下，对满刻度阶跃输入该变量滤波器的稳定时间最大为
80ms。通过使阶跃输入改变与数字滤波器的复位同步，此稳定时间可以减至 3×1∕（输出
数据速率）
。换言之，如果阶跃输出与 SYNC 输入为低电平或 FSYNC 位为高一起发生，那么稳
定时间将为从 SYNC 输入为低电平或 FSYNC 返回低起 3×1∕（输出数据速率）
。如果发生通
道改变，那么因为请求改变通道时，器件发出内部 SYNC 命令，所以不管 SYNC 或 FSYNC 状态
如何，稳定时间均为 3×1∕（输出数据速率）-3dB 频率依照下列关系式由编程的第一个凹
口频率决定：
滤波器-3dB 频率=0.262 ×滤波器第一个凹口频率
十四、数据寄存器 （RS2、RS1、RS0 = 0、1、1）
数据寄存器是一个 24 位只读寄存器，它包含了来自 TM7707/8 最新的转换结果。如
果通信寄存器将器件设置成对该寄存器写操作，则必定会实际上发生一次写操作以使器件
返回到准备对通信寄存器的写操作，但是向器件写入的 24 位数字将被 TM7707/8 忽略。
十五、测试寄存器
（RS2、RS1、RS0 = 1、0、0）；上电/复位状态 ：00 Hex
测试寄存器用于测试器件时。建议用户不要改变测试寄存器的任何位的默认值 （上电
或复位时自动置入全 0）
，否则当器件处于测试模式时，不能正确运行。
十六、零标度校准寄存器
（RS2、RS1、RS0 = 1、1、0）；上电/复位状态：1F4000 Hex
TM7707/8 包含几组独立的零标度寄存器，每个零标度寄存器负责一个输入通道。它
们皆为 24 位读/写寄存器，24 位数据必须被写之后才能传送到零标度校准寄存器。零标度
寄存器和满标度寄存器连在一起使用，组成一个寄存器对。每个寄存器对对应一对通道，见
表 7。当器件被设置成允许通过数字接口访问这些寄存器时，器件本身不再访问寄存器系数
以使输出数据具有正确的尺度。结果，在访问校准寄存器 （无论是读/写操作）后，从器件
读得的第一个输出数据可能包含不正确的数据。此外，数据校准期间，校准寄存器不能进行
写操作。这类事件可以通过以下方法避免：在校准寄存器开始工作前，将模式寄存器的
FSYNC 位置为高电平，任务结束后，又将其置为低电平。
十七、满标度校准寄存器
（RS2、RS1、RS0 = 1、1、1）；上电/复位状态：5761AB Hex
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TM7707/8 包含几个独立的满标度寄存器，每个满标度寄存器负责一个输入通道。它
们皆为 24 位读/写寄存器，24 位数据必须被写之后才能传送到满标度校准寄存器。满标度
寄存器和零标度寄存器连在一起使用，组成一个寄存器对。每个寄存器对对应一对通道，见
表 7。当器件被设置成允许通过数字接口访问这些寄存器时，器件本身不再访问寄存器系数
以使输出数据具有正确的尺度。结果，在访问校准寄存器 （无论是读/写操作）后，从器件
读得的第一个输出数据可能包含不正确的数据。此外，数据校准期间，校准寄存器不能进行
写操作。这类事件可以通过以下方法避免：在校准寄存器开始工作前，将模式寄存器的
FSYNC 位置为高电平，任务结束后，又将其置为低电平。
十八、校准过程
前面已提到，TM7707/8 包括很多种校准类型，表 13 总结了这些校准类型、操作内容
及操作时间。有两种方法判断校准是否结束。第一种方法是：监视 DRDY ，若 DRDY 返
回低电平，则说明校准过程已经结束，同时也表明数据寄存器中有一个新的有效数据，这一
新的数据就是校准结束后的一次正常的转换结果。第二种方法就是：监视设置寄存器的
MD1、MD0 位，若 MD1、MD0 回到 “0”
（校准后，MD1、MD0 返 “0”）
，则表明校准
过程已经结束，这种方法不能提示数据寄存器中有无新的转换结果，但它比第一种判断方法
在时间上要早，也就是能更快地知道校准是否结束。Mode 位 （即 MD1、MD0 ）返 “0”
前的持续时间如表 13 所示，DRDY 回到低电平的过程则包括一次正常的转换时间和使第一
次转换结果具有正确刻度的延迟时间 tp , tp 不超过 2000 ×tCLKIN。这两种判断方法所需时间
如下表。
表 13
校准过程
校准类型
MD1,MD0
自校准
0，1
零标度系统校准
1，0
满标度系统校准
1，1
校准序列
内部零标度校准@选
定增益+
内部满标度校准@选
定增益
使用 AIN 进行零标度
校准@选定增益
使用 AIN 进行满标度
校准@选定增益
置方式位的时间
置 DRDY 的
时间
6 ×1/输出频率
9 ×1/输出频
率+tP
3 ×1/输出频率
3 ×1/输出频率
4 ×1/输出频
率+ tP
4 ×1/输出频
率+ tP
十九、电路说明
TM7707/8 是一种片内带数字滤波的 Σ- ΔA/D 转换器，旨在为宽动态范围测量、工业控
制或工艺控制中的低频信号的转换而设计的。它包括一个 Σ- Δ （或电荷平衡 ）ADC、片
内带静态 RAM 的校准微控制器、时钟振荡器、数字滤波器和一个双向串行通信端口。该器
件的电源电流仅为 320 μ A ，使得它理想地用于电池供电的仪器中。器件具有两种可选电
源电压范围分别是 2.7 ～3.3V 或 4.75 ～5.25V。
TM7707 包括 2 个可编程增益全差分模拟输入通道，TM7708 包括 3 个伪差分模拟输入
通道。输入通道的可选增益为 1、2、4、8、16、32、64 和 128，当基准输入电压为 2.5V
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TM7707/8
时允许器件接受 0mV~+20mV 和 0V~+2.5V 之间的单极性信号或±20mV 至±2.5V 范围内的
双极性信号。基准电压为 1.225V 时，在单极性模式下，输入范围是 0mV~+10 mV 至
0V~±1.225V，双极性模式下，输入范围是 ±10mV~±1.225V。说明：对 TM7707 而言双极
性输入范围是相对于 AIN（- ）的，对 TM7708 而言是相对于 COMMON 的而不是对 GND
的。
输入到模拟输入端的信号被持续采样，采样频率由主时钟 MCLK IN 的频率和选定的增
益决定。电荷平衡 A/D 转换（Σ- Δ 调制器）将采样信号转化为占空比包含数字信息的数字
脉冲链。模拟输入端的可编程增益功能配合 Σ- Δ 调制器，修正输入的采样频率，以获得更
高的增益。Sinc3 低通数字滤波器处理 Σ- Δ 调制器的输出并以一定的速率更新输出寄存器，
这速率由滤波器第一个陷波的频率决定。输出数据可以从串行端口上随机地或周期性地读
出，读出速率可为不超过输出寄存器更新速率的任意值。数字滤波器的第一个陷波频率 （以
及-3dB 频率）可以通过设置寄存器的 FS0 和 FS1 编程。当主时钟的频率为 2.4576MHz 时，
第一陷波频率的可编程范围为 50Hz~500Hz ，-3dB 频率的范围为 13.1Hz~131Hz。主时钟
频率为 1 MHz 时，第一陷波频率的可编程范围为 20Hz~200Hz ，-3dB 频率的范围为
5.24Hz~52.4Hz。
图 10 是 TM7707 的基本连接电路图，如图所示，模拟电压为+5V；精密的+2.5V 基准
电压 AD780 为器件提供基准源。在数字信号这边，器件被配置成三线工作，CS 接地。石
英晶体或陶瓷谐振器提供主时钟源。在绝大多数情况下，需要在晶体或谐振器上连接一个电
容器以保证在基本工作频率的泛音时，不产生振荡。电容器的电容值随制造商的要求而变化。
此配置同样适用于 TM7708。
图 10
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TM7707 的基本连接电路图
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二十、模拟输入
TM7707 包括 2 个模拟输入对，即 AIN（+）, AIN （-）和 AIN2（+）
，AIN2（-）。输
入对提供可编程增益、可处理单、双极性输入信号的差分输入通道。应注意，双极性输入信
号以各自的 AIN（- ）端为参考。 TM7707 包括 3 个伪差分模拟输入对，AIN 1 、AIN2 和
AIN3，这些输入对以器件的 COMMON 输入端为参考。
在非缓冲模式下，共模输入范围是从 GND 到 VDD 。模拟输入电压的绝对值处在
GND-30mV 和 VDD+30mV 之间。这就表明器件可以处理所有增益的单、双极性输入信号。
25℃时，在不使性能下降的情况下，模拟输入可以达到绝对电压 GND-200mV，但漏电流
（leakage -current ）随温度上升而显著增大。在缓冲模式下，模拟输入端能处理更大的电
源阻抗，但绝对输入电压范围被限制在 GND+50 mV 到 VDD+30mV 之间，它还限制共模输
入范围。这就是说，在缓冲模式下，双极性输入范围的容许增益要受到限制。须仔细设置共
模电压和输入电压范围，以确保它们不超出上述极限，否则，器件的线性性能将会降级。
非缓冲模式下，模拟输入端直接连接 7pF 的采样电容器，CSAMP 。直流输入漏电流的
最大值为 1nA。其结果是，模拟输入端连接了一个以输入采样速率转换的动态负载 （见图
11 ）
。采样速率取决于主时钟频率和选定的增益值。在每个输入循环中，CSAMP 由 AIN （+）
充电，然后向 AIN（-）放电。开关的有效接通电阻（RSW）的典型值是 7kΩ。
每个输入采样周期，CSAMP 必须通过 RSW 和外部电源阻抗为其充电。所以在非缓冲模式
下，源阻抗意味着对 CSAMP 较长的充电时间，这可能导致器件的增益误差。表 14 列出了非
缓冲模式下，容许的外部电阻/ 电容值。说明：表中的电容值是外部电容值加上器件引脚和
引脚支架的 10 pF 电容的总和。
图 11
表 14
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非缓冲模拟输入结构
无 16 位增益误差的外部电阻及电容值 （非缓冲模式）
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缓冲模式下，从模拟输入端看入的是片内缓冲放大器的高阻抗输入级，CSAMP 通过缓冲
放大器充电，这样，电源阻抗就不影响 CSAMP 的充电。缓冲放大器有 1nA 的偏移漏电流。
在这种缓冲模式下，大电源阻抗会导致小的直流偏移电压，但不会引起增益误差。
二十一、输入采样率
TM7707/8 的调制器的采样频率维持在 fCLKIN/128(19.2kHz 时，fCLKIN= 2.4576MHz)，而
与增益选择无关。但是，大于 1 的增益是通过在每个调制器周期中多重输入采样以及基准
电容与输入电容之比的倍数，两者组合得到的。作为多重采样的结果，输入采样率随选定的
增益而变化 （见表 15）
。在缓冲模式下，输入端在接到输入采样电容器之前就已经得到缓
冲；非缓冲模式下，模拟输入端直接连到采样电容器，有效输入阻抗是 1/CSAMP×fS , CSAMP
为输入采样电容器，fS 是输入采样率。
表 15
输入采样频率与增益的关系
二十二、单极性/双极性输入
无论是单极性还是双极性电压，TM7707/7708 的模拟输入端都能接受。双极性输入并
不表示器件能够处理模拟输入端的负电压，因为模拟输入电压不能小于-30mV，以确保器件
的正常工作。输入通道是全差分的。因此，对于 TM7707，AIN(+)输入电压以各自的 AIN 1(-)
为基准；对于 TM7708，加到模拟输入通道的电压以 COMMON 为基准。例如，若 AIN
1(-)=2.5V，单极性输入，增益为 2，VREF = +2.5V , 那么 AIN 1(+)端的输入电压范围是
+2.5~+3.75V；若 AIN 1 (-)=+2.5V，TM7707 配置成双极性输入，增益为 2，VREF=+2.5V，
那么 AIN 1(+)端的模拟输入电压范围是+1.25~+3.75V （也就是 2.5V ±1.25V ）。选择单
极性还是双极性输入是由设置寄存器的 B /U 位来决定的。无论是在单极性还是双极性输
入状态下工作，都不改变任何输入信号的状态，它只改变输出数据的代码和转换函数上的校
准点。
二十三、基准输入
REFIN（+）和 REFIN（-）为 TM7707/8 提供差分基准输入功能，差分输入的共模范
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围是 GND~VDD。当 TM7707/8 以 5V 电源电压工作时，基准电压为+2.5V；电源电压为 3V
时，基准电压为+1.225V。当 VREF 降至 1V 时，TM7707/8 仍然可以工作，但随着性能的
降低，输出噪声会变大。为确保器件能够准确无误的工作，必须使 REFIN（+）大于 REFIN
（-）
。
类似于非缓冲模式下的模拟输入端，二个基准输入端都提供高阻抗和动态负载。在整个
温度范围内，直流输入端电流的最大值为±1nA，此时，电源电阻可能引起器件的增益误差。
在这种情况下，采样开关电阻典型是 5kΩ，而基准电容器（CREF）随增益而变化。基准输
入的采样率为 fCLKIN/64 且不随增益而改变。增益为 1 和 2 时，CREF 为 8pF；增益为 16 时，
CREF 为 5.5 pF；当增益为 32 时，CREF 是 4.25pF；增益为 64 时，CREF 为 3.625pF；而当
增益达到 128 时，CREF 为 3.3125 pF。
表 1 到 4 列出的是模拟输入信号为 0V 时的输出噪声特性，它有效地消除了基准噪声
的影响。在整个输入范围内，为获得如噪声表中所示的噪声特性，需要为 TM7707/
TM7708 配置一个低噪声基准源。如果带宽内的基准噪声过大，TM7707/8 的性能就会降低。
当电源电压为 5V 时，为 TM7707 推荐的基准电压源包括 AD780、REF43、REF192；当电
源电压为 3V 时，推荐的基准电压源包括 AD589 和 AD1580。为进一步降低噪声，通常建
议对这些基准电压输出去耦。
二十四、TM7707/8 内部基准的使用
TM7707/8 系列 ADC 可以选择使用外部基准电压或内部基准电压。
（1）当使用外部基准电压时，只需按说明书的要求在引脚 REFIN(+)和 REFIN(-)接上规
定的电压就可以了。
（2）当使用内部基准电压时，引脚 REFIN(+)接入内部基准，加 104p 电容接地，REFIN(-)
需外接地，通过软件写指令进行。
在 TM7707/8 中，只需向测试寄存器写入 01H 指令，内部基准就会起作用，内部基准
的典型值为 2.48V。
使用内部基准电压的注意事项：
要让内部基准起作用，必须先写指令。
发生以下三种情况时，指令失效，需重新写指令，内部基准才会重新起作用。
a.发生上电复位。
b.复位引脚（引脚 5）有效。
c.至少 32 个串行时钟周期内向串口连续写入逻辑“1”，使串行接口复位。
二十五、数字滤波
TM7707/8 包含一个片内低通数字滤波器，用它处理器件的 Σ- Δ 调制器的输出信号。
所以，该器件不仅提供模数转换功能，而且还具备一定的滤波能力。数字滤波与模拟滤波存
在许多系统差异，用户务必注意。
一方面，数字滤波发生在模-数转换之后，它能消除模数转换过程中产生的噪声，而模
拟滤波不能做到这一点。此外，数字滤波比模拟滤波更容易实现可编程性。依靠数字滤波器
设计，用户可以编程截断频率和输出更新率。
另一方面，在模拟信号进入 ADC 之前，模拟滤波能够消除重叠在模拟信号上的噪声，
数字滤波则不能做到这一点，并且寄生在信号上的噪声峰值接近满标度时，即使信号的平均
值在极限范围内也有可能使模拟调制器和数字滤波器达到饱和状态。为了解决这个问题，在
TM7707/8 的 Σ- Δ 调制器和数字滤波器内部，建立一个峰值储备，这允许超出模拟输入范
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围 5%。若噪声信号比这还要大，那么就得考虑输入端的模拟滤波，或降低输入通道电压，
使输入电压的范围为模拟输入通道电压满标度范围的一半。这样，动态范围降低 50%，将
使超范围性能增加 1 倍。
二十六、滤波器特性
TM7707/8 的数字滤波器是一个低通（sinx/x）3 滤波器（也称为 sinc3），其在 Z 域的转
换功能可描述为：
这里，N 是调制率与输出率之比。
相位响应：
图 4 是截止频率为 15.72Hz 时的滤波器频率响应，这一频率与滤波器的第一个陷波频
率（60Hz）对应。这曲线显示从直流到 390Hz。在数字滤波器的采样频率的两边这个频率
曲线各重复一次。这种滤波器响应与一个平均滤波器的相似。数字滤波器的输出速率与第一
个陷波的位置相对应。因此，在图 12 中的输出速率为 60Hz ，滤波器的第一个陷波的频率
为 60Hz。这种 （sinx/x）3 滤波器的陷波位置多次在第一个陷波的倍数处重复。在这些陷
波处滤波器提供大于 100dB 的衰减。数字滤波器的截止频率由时钟寄存器的 FS0 和 FS1
位决定。通过 FS0 和 FS1 编制不同的截止频率不会改变滤波器响应的形状，它只改变陷波
的频率。器件的输出更新率和第一个陷波的频率相对应。
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FREQUENCY
Hz
图 12
TM7707 滤波器的频率响应
由于 TM7707/8 包含这个片内低通滤波，其稳定时间与输入阶跃功能有关，而输出端的
数据直到稳定时间消逝以后才有效。稳定时间依赖于为滤波器选定的输出速率。满标度阶跃
输入时滤波器的稳定时间可以高达输出数据周期的四倍。对于同步阶跃输入 （使用 FSYC
功能）稳定时间是输出数据周期的 3 倍。
二十七、后置滤波 （post-filtering）
当 fclkin 为 2.4576 MHz 时，片上调制器提供 19.2kHz 的采样输出速率。然后，片内的
数字滤波器对这些采样进行取样后，提供一定输出速率的数据。因为输出速率比 Nyguist
标准要高，所以对于给定了带宽和噪声性能的应用来说，这一输出速率能满足大多数应用要
求。但对于有些在给定带宽和噪声性能时需要更高的输出速率的特殊应用来说，则要在
TM7707/8 的数字滤波器之后配置后置滤波功能。例如，若带宽要求是 7.86Hz ，而所需的
更新率是 100Hz ；则由于当数据的输出速率为 100Hz 时给出的-3dB 带宽是 26.2Hz。后
置滤波可以应用在这种场合，它可以将带宽减小至 7.86Hz ，同时减小了输出噪声，而保持
输出率仍为 100Hz。后置滤波还可以用来降低带宽小于 13.1Hz 的器件产生的输出噪声，增
益为 128，带宽为 13.1Hz 时，输出噪声的均方根值是 450nV。这是器件主要的噪声，即白
噪声，并且因为输入被削波，因而噪声具有平坦的频率响应。通过将带宽减少到低于
13.1Hz ，在最终的通带内的噪声将被减小。带宽以 2 的倍数减少将导致输出噪声（rms）
以近于 1.25 的倍数减小。这一附加的后置滤波使得稳定时间变得更长。
二十八、模拟滤波
前面已提到，对调制器采样频率的整数倍，数字滤波器不能起到抑制作用。但是，因为
TM7707/8 的超采样率 （oversampling ratio ），这些波段只占整个频谱的一小部分，大部
分宽频噪声都被滤掉了。这就是说，与没有片内滤波的传统转换器相比，TM7707/8 的前端
模拟滤波要求已大大降低。此外，由于该器件的 100dB 的共模抑制已达到数 kHz ，这一频
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段范围内的噪声将大大降低。但是在具体应用中，可能需要从数字滤波器能通过的频段上消
除不需要的频率，需要在 TM7707/8 的前端加上衰减功能；在另外一些应用中，可能要在
TM7707/8 的前端进行模拟滤波，以免有用频带外的差分噪声信号使模拟调制器达到饱和。
在非缓冲模式下，如果在 TM7707/8 的前端置有无源元件，必须确保电源阻抗足够低，
以免在系统中引入增益误差。这极大地限制了 TM7707/8 前端无源反混叠滤波 （passive
antialiasing filtering ）在非缓冲模式下的使用。但是当器件在缓冲模式下工作时，大电源电
阻只会产生一个很小的直流偏移误差（10kΩ 电源电阻引起不到 10 μ V 的偏移误差）
。因此，
如果系统需要在 TM7707/8 前端使用无源模拟滤波，建议使器件在缓冲模式下工作。
二十九、校准
TM7707/8 提供了多种校准选择，具体选择哪种校准可以由设置寄存器的 MD1 和 MD0
位来编程。一旦给 MD1 和 MD0 位写入数据，一个校准周期就开始了。通过校准消除器件
上产生的偏移和增益误差。当工作环境温度和电压发生变化时，就应对器件进行例行校准，
若选定的增益、滤波器陷波或单极性/双极性输入范围发生变化时。也应进行校准。
校准分为自校准和系统校准。对选定的通道进行全域校准时，片上微控制器必须在两种
不同的输入状态下记录调制器的输出，也就是 “零标度”和 “满标度”点。这些点是在校准过
程中，在调制器的输入端输入不同的电压值后，器件执行一次转换而得到的结果。当然，校
准精度也只能和正常模式下提供的噪声水平相当。零标度校准转换的结果存储在零标度校准
寄存器中，而满标度校准转换的结果存在满标度校准寄存器中。依靠这些数据，微控制器就
能计算出转换器的输入-输出转换函数的偏移和增益斜率。器件以 33 位分辨率来确定 16 位
转换结果。
三十、自校准
通过向设置寄存器的 MD1 和 MD0 写入相应值 （0，1 ），器件开始自校准。在单极性
输入信号范围内， 用来确定校准系数的零标度点是用差分输入对的输入端在器件内部短路
（即，对于 TM7707，AIN（+）=AIN（-）= 内部偏置电压；对于 TM7708，AIN = COMMON
= 内部偏置电压 ）
。增益可编程放大器 （PGA）设置为用于零标度校准转换时选定的增益
（由通信寄存器内的 G1 和 G0 位设置）。满标度标准转换是在一个内部产生的 VREF 电压和
选定增益的条件下完成的。校准持续时间是 6 ×1/输出速率。它是由零标度和满标度校准
的 3 ×1/输出速率时间的总和。校准完成后，MD1 和 MD0 自动返回初始值 （0，0），这
是校准过程结束的最早的提示。校准开始时，DRDY 处于高电平，直到数据寄存器中有新
的有效数据，DRDY 才回到低电平， DRDY 从高电平到低电平这个过程的持续时间是 9 ×
1/输出速率，其中，零标度校准时间、满标度校准时间和设置校准系数时间各为 3 ×1/输出
速率。所以，从时间上来说，MD1 和 MD0 给出的校准完成提示要比 DRDY 位给出的提示
早 3 ×1/输出速率。如果 DRDY 在校准指令写入设置寄存器之前处于低电平，可能需要一
个额外的调制周期的时间，DRDY 才能变为高电平，由此显示校准已经开始，因此，在最
后一个字节写入设置寄存器之后，可以对 DRDY 不予理会。
对于双极性输入范围的自校准，整个过程与上述过程相似，零标度和满标度点几乎与单
极性输入的一样，但由于 TM7707/8 是配置成双极性输入工作的，输入点范围的缩短，实际
上处于转换函数的中间区域。
三十一、系统校准
通过系统校准，TM7707/8 可以对系统增益、偏移误差以及器件本身的内部误差进行补
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偿。系统校准执行和自校准一样的斜率系数计算，但用的电压值是系统对 AIN 输入端用于
零和满标度校准的电压值。
系统校准的全过程分两个步骤进行，首先是 ZS 系统校准，接着进行 FS 系统校准。对
于一次整个系统校准，零标度点必须在校准一开始首先被送到转换器，并且，需保持稳定直
到校准结束。
ZS 系统校准
系统的零标度电压值一经设定，通过向设置寄存器的 MD1 和 MD0 写入 （1，0 ）
，就
开始 ZS 系统校准。零标度系统校准在选定的增益下进行。零标度校准持续时间是 3 ×1/
输出速率。在校准过程中，MDO 和 MD1 以及 DRDY 的变化情况和自校准中的变化情况相
似。不过，从校准命令发出至 DRDY 变成低电平所需时间是 4 ×1/输出速率
FS 系统校准
零标度点校准后，将满标度电压值施加给 AIN 端，然后向 MD1 和 MD0 分别写入 （1，
1 ）
，FS 系统校准就开始了。同样，在校准开始之前，必须设定满标度电压值，并且在整
个校准过程中，使之保持稳定。校准过程中，MDO 和 MD1 以及 DRDY 的变化过程同 ZS
系统校准过程。
在单极性模式下，系统校准是在转换函数的两个端点之间完成；在双极性模式下，它是
在中标度 （零差分电压 ）和正的满标度之间完成。
系统校准是分二步进行的，在全系统的校准序列已经完成之后，偏移和增益校准能自动
执行，以调节系统零基准点或系统增益。校准系统偏移或增益两个参数中的任何一个，不会
影响另一个。
当器件在非缓冲模式下使用时，系统校准还可以用来消除模拟输入端由电源阻抗引入的
任何误差。模拟前端一个简单的 R、C 反重叠滤波器就可能在模拟输入电压引入增益误差，
但是系统校准可以消除这种误差。
三十二、输入范围和偏移的限制
无论何时应用系统校准模式，偏移量和输入电压范围总是有限的。而决定偏移量和可调
节的增益范围的主要要求是：正满标度输入电压的最大值 ＜1.05 ×VDEF/GAIN ，这可使输
入电压极限值高于额定值 5%。TM7707/8 的模拟调制器的最大容限 （headroom ）确保器
件在超出额定电压 5%的情况下仍能正常工作。
在单极性/双极性模式下，输入范围的最小值为 0.8 ×VREF/GAIN ，最大值为 2.1 ×
VREF/GAIN ，但是这一范围还得考虑正满标度的极限值。可调偏移量取决于器件用的是单
极性模式还是双极性模式。同样，偏移量要考虑正满标度的极限值。在单极性模式下，负偏
移有相当大的灵活性。在选择系统的零标度和满标度的极限值时，必须确保偏移量与输入范
围的和不超过 1.05 ×VREF/GAIN 。关于这点最好的说明是看以下几个例子。
如果器件用于单极性模式，需要的输入范围是 0.8 ×VREF/GAIN ，则系统校准可以设
置的偏移范围从- 1.05 ×VREF/GAIN 至+0.25 ×VREF/GAIN 。如果器件用于单极性模式，
需要的输入范围是 1 ×VREF/GAIN ，则系统校准可以设置的偏移范围为-1.05 ×VREF/GAIN
至 0.05 ×VREF/ GAIN 。同样地，如果器件用于单极性模式而要求除去 0.2 ×VREF/GAIN
的偏移，则系统校准可将输入范围置为 0.85 ×VREF/GAIN 。
如果器件用于双极性模式，需要的输入范围是 ±0.4 ×VREF /GAIN ，则系统校准可设置
的偏移范围从- 0.65 ×VREF /GAIN 至+0.65 ×VREF /GAIN 。如果器件用于双极性模式，需要
的输入范围是盫 REF /GAIN ，则系统校准可设置的偏移范围从-0.05 ×VREF /GAIN 至+0.05
×VREF /GAIN 。同样地，如果器件用于双极性模式，而要求除去±0.2 ×VREF /GAIN 的偏移，
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则系统校准可将输入范围设置为±0.85 ×VREF /GAIN 。
三十三、上电和校准
上电时，TM7707/8 内部进行复位，即将内部寄存器设置为一已知状态。上电或复位后，
所有寄存器都回到默认值状态，默认值包含校准寄存器的额定校准系数。为确保 TM7707/
TM7708 的正确校准，上电后应进行例行校准。
TM7707/8 的功耗和温度漂移都很低，在进行初始校准前，无须预热。但是如果采用外
部基准, 在校准开始之前，外部基准必须稳定下来。类似地，如果 TM7707/8 的时钟信号
是由两个 MCLK 引脚间的晶体或陶瓷谐振器产生的，那么振荡器应在校准开始之前启动。
见图 14。
三十四、TM7707/8 的使用
时钟和振荡器电路
TM7707/8 要求外部主时钟输入，这个主时钟输入可以是 MCLK OUT 脚不连接时，加
在 MCLK IN 引脚上的一个外部 CMOS 兼容时钟信号，或者，在 MCLK IN 和 MCLK OUT
两个引脚之间连接一个频率合适的晶体或陶瓷谐振器。在此情况下，时钟电路作为振荡器工
作，为 TM7707/8 提供主时钟信号。主时钟频率 fCLKIN 直接影响输入采样频率、调制器采样
频率、-3dB 频率、输出更新率和校准时间。若主时钟频率降低一半，输入采样频率、调制
器采样频率、-3dB 频率、输出更新率都将低一半，而校准时间将增加一倍。此外，电源电
流也与 fCLKIN 有关，主时钟频率降低一半，数字部分的电源电流将减小一半，但不会影响通
过模拟电路的电流。
在 MCLK IN 和 MCLK OUT 两个引脚之间配置一个晶体或陶瓷谐振器比采用在 MCLK
IN 引脚处引入驱动时钟信号的工作电流大。这是因为片内振荡电路在使用晶体或陶瓷谐振
器的情况下更活跃。因此，在 MCLK IN 引脚处施加一个外部时钟，而将 MCLK OUT 引
脚空出不加负载时，可使 TM7707/8 达到最小可能的电流值。
振荡器所消耗的额外电流的大小取决于很多因素，连接 MCLK IN 和 MCLK OUT 两个
引脚间的电容器（C1 和 C2）的电容越大，消耗电流越大。注意不能超过晶体或陶瓷谐振
器厂商推荐的电容值，这些值一般在 30pF 至 50pF 范围内。另一个影响因素是晶体的 ESR
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值，一般，ESR 值越低，消耗电流越小。
主时钟频率为 2.4576MHz,电源电压为 3V 时，采用晶体或陶瓷谐振器作为振荡电路比
采用外部时钟所需电流大 50μ A；主时钟频率不变，电源电压为 5V 时，前者所需典型电流
值增加 250μ A。在此频率下，晶体/ 陶瓷谐振器的 ESR 值较小，并且不同的晶体和谐振器
之间的差别很小。
当在 1MHz 的时钟频率下工作时，不同的晶体类型对应的 ESR 值差别很大。因此，不
同晶体类型消耗的电流各异。VDD =3V 时，用 ESR 为 700Ω 的晶体/ 陶瓷谐振器比外加时
钟消耗的电流多 20 μ A，VDD =5V 时，多 200 μ A；当使用晶体的 ESR=3000Ω 时，VDD =3V
时和 VDD =5V 时所对应的电流增加值分别为 100 μ A 和 400μ A。
在振荡电路开始振荡之前，它还需要一个启动过程。VDD =5V 时，晶体振荡器的频率为
4.9512 MHz 、 2.4576MHz 和 1MHz 所对应的启动时间分别是 6ms、16 ms 和 20 ms。
VDD 降为 3V 时，相同频率条件下，启动时间缩短 20%。
电源电压为 3V 时，根据 MCLK IN 引脚处的负载电容，可以在晶体或谐振器两端跨接
一个 1MΩ 的电阻，以使启动时间保持在大约 20ms 左右。
TM7707/8 的主时钟可从 MCLK OUT 引脚引出，加在此引脚的最大推荐负载为一个
CMOS 负载。当用晶体或陶瓷谐振器产生时钟信号时，可能需要把这个时钟作为系统的时
钟源。在这种情况下，建议用 CMOS 缓冲器对 MCLK OUT 信号在加到系统电路之前进行
缓冲。
三十五、系统同步
设置寄存器中的 FSYNC 位允许用户在不影响 TM7707/8 设置状态的情况下，对调制器
和数字滤波器进行复位。这就让用户能从一个已知时间点开始收集模拟输入的采样，也就是
当 FSYNC 位从 1 变到 0 时。
FSYNC 置 1 时，数字滤波器和模拟调制器处于已知复位状态，此时 TM7707/8 不处
理任何输入采样。当将 0 写进 FSYNC，调制器和滤波器不再处于复位状态，TM7707/8 又
开始从下一个时钟沿收集采样。
FSYNC 输入也可以用作允许器件在常规变换模式下工作的软件启动转换命令。在这种
模式下，数据写入 FSYNC，转换开始，DRDY 下降沿提示转换完成。这一方案的缺点在于，
每一个数据寄存器的数据更新都得考虑滤波器的稳定时间，因此，数据寄存器的更新速率要
慢 3 倍。
由于 FSYNC 对数字滤波器进行复位，所以在有新字写入输出寄存器前，整个稳定时间
必须结束。如果 FSYNC 为 0 时，DRDY 处于低电平，FSYNC 命令将不对 DRDY 复位，
使其变为高电平。这是因为数据寄存器中有一个还未读的字，在数据寄存器进行数据更新前，
DRDY 线将保持低电平。DRDY 线将停留在低电平直到数据寄存器发生更新，在这时它将
变高 500 ×tCLKIN 然后再回到低电平。从数据寄存器读数据将使 DRDY 信号变高，直到滤
波器的稳定时间已消逝 （从 FSYNC 命令后 ）并且在数据寄存器中已有一个有效字，DRDY
才回到低。如果当 FSYNC 命令已发出时 DRDY 线为高，则 DRDY 线在滤波器的稳定时间
已消逝后才能回到低电平。
三十六、复位输入
复位输入电路复位所有的逻辑、数字滤波器和模拟调制器，而将所有的片内寄存器设置
到其默认状态。当 RESET 输入信号处于低电平时，DRDY 处于高电平，TM7707/8 忽略
发往寄存器的任何通信数据。当 RESET 返回高电平，器件才开始处理数据。经过 3 ×1/输
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出速率的时间后，DRDY 返回低电平以指示在数据寄存器中有一个新的有效字。复位后，
器件在默认状态下工作，一般，在一次 RESET 命令后需要设置所有的寄存器，并进行一
次校准。
即使 RESET 输入处于低电平，片内振荡器电路仍继续工作，MCLK OUT 引脚的主时
钟信号继续有效。因此，在由 TM7707/8 提供系统时钟的应用中，TM7707/8 在复位过程中，
产生一个不间断的主时钟信号。
三十七、等待模式
在不需要提供转换结果的情况下，通信寄存器中的 STBY 位允许用户将器件设置在掉
电模式下工作。在等待模式下，TM7707/8 保留所有片内寄存器（包括数据寄存器）中的所
有内容。脱离等待模式后，器件开始处理数据，在 STBY 位写入 0 的 3 ×1/输出速率时间后，
数据寄存器中可有新的有效数据。
STBY 位不影响数字接口，也不影响 DRDY 位的状态。如果 DRDY 处于高电平，而
STBY 处于低电平，它将保持高电平直到数据寄存器中有新的有效字。如果 DRDY 处于低
电平，STBY 也处于低电平，它将保持低电平直到数据寄存器被更新。如果在 DRDY 为低
电平时，器件进入等待模式 （表明数据寄存器中有未读的有效字）
，可以在等待模式下读出
数据寄存器中的数据。读操作后，DRDY 将回到高电平。
器件在等待模式下工作，减小了总电流，采用外部时钟且外部主时钟停止，VDD =5V 时，
电流的典型值为 9 μ A，VDD=3V 时，电流的典型值为 4 μ A。外部时钟持续工作，在这两种
电源电压下等待电流分别增加到 150 μ A，75 μ A。若用晶体或陶瓷谐振器作为时钟源，则
5V 和 3.3V 电源电压下的总电流分别是 400 μ A 和 90 μ A。这是因为在等待模式下，片内振
荡电路继续工作。这在由 TM7707/8 提供系统时钟的应用中，是很重要的，这样即使在等待
模式下，TM7707/ TM7708 仍能产生不间断的主时钟信号。
三十八、精确度
Σ- ΔADC，象 VFC 和其它的 ADC 一样，不包含任何非单调源，本身提供无漏码功能。
由于利用高质量的片内电容器，TM7707/8 能获得极好的线性，这种电容器的电容/ 电压系
数很低。通过在输入级应用削波稳定技术，TM7707/8 还具有低输入漂移。为确保在工作温
度范围内的良好性能，TM7707/8 使用数字校准技术以取得最小的偏移和增益误差。
三十九、漂移
TM7707/8 使用削波稳定技术使输入偏移量的漂移达到最小。注入到模拟开关器中的电
荷和采样节点的直流漏电流是偏移电压漂移的主要来源。直流输入漏电流本质上与选定的增
益无关。变换器的增益漂移主要取决于内部电容器的温度，它不受漏电流的影响。
因偏移的漂移或增益漂移而产生的测量误差可以通过下次校准时消除。使用系统校准还
能够使信号调节电路里的偏移和增益误差最小。积分或差分线性误差不受温度变化的影响。
四十、电源
TM7707/8 的电源电压范围为 2.7V~5.25V。为避免电流过大，在信号送到 REF IN、
AIN 或逻辑输入引脚之前，应先给 TM7707/8 供电。如果不可能这样做，则必须要限制流过
这些引脚的电流。如果 TM7707/8 和系统数字电路使用各自的电源，应先给 TM7707/8 供电。
如 果不 能保证 这一 点，限 流电 阻应和 逻辑输 入端 串联 以限制 电流。 器件 的锁 定电流
（Latch-up current ）大于 100mA。
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四十一、电源电流
TM7707/8 的电流消耗随电源电压 （2.7V~5.25V ）而变化。在器件内部有一个电流增
高位，它使电流随工作条件而设置。这影响着模拟电路的电流。图 15 给出了 fCLKIN =1MHz
和 fCLKIN=2.4576MHz 时 IDD 随 VDD 而变化的典型曲线图 （+25℃）。由图 15 可知，IDD 随
VDD 的减小而减小。通过使用外部主时钟或当使用片内振荡器电路时，通过优化外部元件
可以使电源电流减小。图 3、4、6 和 7 显示了 IDD 随增益、VDD 和时钟频率变化的曲线。
四十二、接地及布线
由于模拟输入和基准输入是差分的，模拟调制器的大部分电压都是共模电压。TM7707/8
的良好的共模抑制性能能消除这些共模输入信号里的共模噪声。数字滤波器能抑制供电电源
产生的除了调制器采样频率整数倍的频率以外的宽带噪声。此外，数字滤波器还能消除模拟
和基准输入信号里的噪声不使模拟调制器饱和。总之，TM7707/8 比传统的高分辨率的转换
器更能不受噪声的干扰。但是，由于它的分辨率太高，而要求噪声电平太小，所以必须注意
接地和电路布线。
TM7707 的印制板电路必须按规格设计，以确保模拟区和数字区分开并各自限定在电路
板上的一定区域。利用接地平面可以很容易地将它们分开。最好用腐蚀技术做接地平面，因
为这样能使屏蔽性能最好。应只在一个地方将模拟和数字接地平面连接在一起，以避免出现
接地环路。在系统中多个器件需要 AGND-DGND 连接的应用中，TM7707 的模拟和数字接
地平面应在尽量靠近 TM7707 的 GND 的星型接地点连接。
应避免在器件下面走数字线，因为这样会造成片内噪声成倍增加。模拟接地平面应布在
器件下面。TM7707/8 的电源线应用足够粗的以便降低线路阻抗，同时减少电源供电线的尖
峰信号的影响。象主时钟类的快速跳变信号应用数字接地屏蔽，以免将噪声辐射到电路的其
它部分。时钟信号不能在模拟输入信号附近通过。模拟信号和数字信号之间应避免相互交叉。
电路板两面的线路应走成直角，这样可以降低电路板的馈通效应。采用微带线技术是最好的
了，不过我们并不总是可以使用双面电路板的。应用这项技术时，电路板上有元件的一边放
在接地平面上，信号则放在电路板上焊接的一边。
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使用高分辨率的 ADC 时，良好的去耦性能很重要。所有的模拟电源都应去耦，方法是：
用 10 μ F 并联一个 0.1 μ F 的陶瓷电容器接 GND 去耦。为使去耦元件获得最佳效果，应使
它们尽量靠近 ADC，在 ADC 的正上方最为理想。所有的逻辑芯片都应用一个连在 DGND
上的 0.1 μ F 的电容器去耦。
四十三、数字接口
如前所述，TM7707/8 的编程功能用片内寄存器的设置来控制。对这些寄存器的写/读操
作通过器件的串行接口来完成。
TM7707/8 的串行接口包括 5 个信号：即 CS 、SCLK、DIN 、DOUT 和 DRDY 。DIN
线用来向片内寄存器传输数据，而 DOUT 线用来访问寄存器里的数据。SCLK 是串行时钟
输入，所有的数据传输都和 SCLK 信号有关。DRDY 线作为状态信号，以提示数据什
么时候已准备好从寄存器读数据。输出寄存器中有新的数据字时，DRDY 变为低电平。在
输出寄存器数据更新前，若 DRDY 变为高电平，则提示这个时候不读数据，以免在寄存器
更新的过程中读数据。CS 用来选择器件，在有许多器件与串行总线相连的应用中，它也用
于对系统中的 TM7707/8 进行解码。
图 16 和 17 是用 CS 对 TM7707/8 进行解码的时序图。图 16 所示是从 TM7707/8 的输
出移位寄存器读数据的时序图，而图 17 所示则是向输入移位寄存器写入数据的时序图。即
使是在第一次读操作后 DRDY 线返回高电平，也可能出现两次从输出寄存器读到同样数据
的情况。必须注意确保在下一次输出更新进行之前，读操作已经完成。
通过向 CS 加低电平，
TM7707/8 串行接口能在三线模式下工作。
SCLK、
DIN 和 DOUT
线用来与 TM7707/8 进行通信。DRDY 的状态可以通过访问通信寄存器的 MSB 得到。这
种方案适于与微控制器接口。若要求 CS 作为解码信号，它可由微控制器的端口产生。对
于与微控制器的接口，建议在两次相邻的数据传输之间，将 SCLK 置为高电平。
TM7707/8 也可以在 CS 被用作帧同步信号时工作。这种方案适合于与 DSP 接口，在
这种情况下，首位 （MSB ）被 CS 时序有效输出，因为 CS 通常是在 DSP 上的的 SCLK
处于下降沿时产生的。假如时序不变更，SCLK 也可在两次相邻的数据传输间继续运行。通
过加在 TM7707/8 的 RESET 脚上的复位信号，能够复位串行接口。还能够通过向 DIN 输
入端写入一系列的 “1”以复位串行接口，如果在至少 32 个串行时钟周期内向 TM7707/8
的 DIN 线写入逻辑 “1”
，串行接口就被复位。这保证了在三线系统中，如果由于软件错误
或系统中的闪烁信号造成接口迷失，系统接口可经复位回到一个已知状态。这就是使接口回
到 TM7707/8 等待对其通信寄存器进行一次写操作的状态。这一写操作本身并不复位任何寄
存器的内容，但因为接口已经迷失，写入任何寄存器的信息都是未知的，所以建议将所有的
寄存器重新设置一次。
有一些微处理器或微控制器的串行接口只有一根单独的串行数据线。在这种情况下，可
以把 TM7707/8 的 DATA OUT 和 DATA IN 线连接在一起并把它们与处理器的单根数据线相
连。在这根单一的数据线上必须使用一个 10kΩ 的上拉电阻。这种情况下，如果接口迷失，
因为读、写操作共享同一根线，复位并使接口还原到已知状态的过程与以前叙述的有所不同。
这一过程要求 24 个连续时钟的读操作和至少 32 个连续时钟周期的逻辑 “1”的写操作，以保
证串行接口回到已知状态。
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四十四、TM7707/8 的配置
TM7707/8 包括六个用户可通过串行接口访问的片内寄存器。与任何寄存器通信都要首
先向通信寄存器写入。图 18 画出了对 TM7707 上电或复位之后，配置所有寄存器过程的流
程图，同样的过程也适用于 TM7708。流程图也显示了两种不同的读选项，第一个是查询
DRDY 引脚以确定数据寄存器更新是何时进行的，第二个是查询通信寄存器中的 DRDY 位
以确认数据寄存器是否进行过更新。流程图中还包括设置不同的工作条件所必须写进寄存器
的一系列字。这些工作条件是指增益为 1，没有滤波同步、双极性模式、无缓冲、4.9512MHz
的时钟和 50Hz 的输出速率。
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图 18
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TM7707 的寄存器设置和读数流程图
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四十五、微计算机/微处理器接口
TM7707/8 灵活的串行接口使得其能与大多数微计算机和微处理器很容易地进行接口。
图 10 列出了 TM7707/8 与微控制器或微处理器接口时所必须遵循的事项。图 19、20 和 21
所示的是一些典型的接口电路。
TM7707/8 的串行接口能够在仅有三线的情况下工作并且与 SPI 接口标准兼容。
TM7707/8 的三线工作方式使其在以下这些地方应用十分理想：接口线要求最少的隔离系
统，使系统要求光电隔离器的数目最少。串行时钟输入信号是一种施密特 （Schmitt ）触
发信号，它能够适应光耦合器的慢速边沿。其它数字输入信号的上升和下降时间不应超过 1
μ s。
TM7707TM7708 中的大多数寄存器都是 8 位寄存器，这使得与带有 8 位串行接口的
微控制器接口非常容易。TM7707/8 上的数字寄存器是 24 位的，偏移和增益寄存器也是 24
位的，向这些寄存器和微控制器端口的数字传输于包含多个 8 位字节。DSP 处理器和微处
理器通常在串行数据操作中传输 16 位数据。有些处理器如 ADSP-2105，在一次串行数据
传输中，可编制周期数。这就允许用户在任何传输中可增减寄存器的位数，使之与要求相匹
配。
尽管 TM7707/8 中有些寄存器只有 8 位，但可以将两个这样的寄存器成功地连起来，写
操作就可以作为一个 16 位数据传输处理。例如，如果设置寄存器要被更新，处理器必须首
先对通信寄存器进行写操作，然后写一个 8 位数据到设置寄存器。如果需要，这些可以由
单次的 16 位数据传输来完成，因为写到通信寄存器中的 8 位串行数据一旦完成，器件立即
将自己设置成对设置寄存器进行一次写操作状态。
四十六、TM7707/8 与 89C51 接口
TM7707/8 与 89C51 微控制器接口电路如图 20 所示。图中在将 CS 接低电平的情况下
采用 2 线连接。DRDY 位被监控以决定何时数据寄存器被更新。另一种方案是监控 DRDY
输出线，这要将接口线增加到 3 线。对 DRDY 线的监控方法有 2 种：即查询方法和中断方
法，类似与 68HC11 的接口方法。89C51 配置为串行接口方式 0 模式，这种串行接口包括
单一的一根数据线。其结果是，TM7707/8 的 DATA OUT 和 DATA IN 引脚必须连接在一
起，还必须连接一个 10kΩ 的上拉电阻。
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图 20TM7707/8 与 89C51 接口
四十七、设置 TM7707/8 的程序代码
表 16 给出了 TM7707 和微控制器接口的用 C 代码写成的一组读、写程序。
此程序的几个步骤是：
1. 向通信寄存器写数据,选择通道 1 作为有效通道，将下一个操作设为对设置寄存器
进行写操作。
2. 对设置寄存器写操作，选择 16 倍增益,无 BUF 缓冲器,双极性。
3. 向通信寄存器写数据，选择通道 1 作为有效通道,将下一个操作设为对滤波低寄存
器进行写操作。
4. 向滤波低寄存器写入 0X00。
5. 向通信寄存器写数据，选择通道 1 作为有效通道,将下一个操作设为对滤波高寄存
器进行写操作。
6. 向滤波高寄存器写入 0X0F
7. 查询 DRDY 输出。
8. 从数据寄存器上读数据。
9. 跳回第 7、第 8 步，直到从选定的通道中取出指定数量的采样。
表 16
TM7707 与微处理器接口的 C 语言代码
// MCU: AT89S52
// Target : TM7707
#include
#include
#define uchar unsigned char
#define uint unsigned int
sbit SCLK=P1^0;
sbit DIO=P1^1;
sbit RESET=P1^2;
sbit CS=P1^3;
sbit DRDY=P1^4;
uchar *intp;
uchar idata date8[180];
void write_byte1(uchar date)
//写一字节数据
{
uchar i;
CS=0;
//CS 拉低，
for(i=0;i
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