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SHARC处理器 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 摘要 高性能32/40位浮点处理器，针对高性能音频处理进行优化 ADSP-2148x处理器提供以音频中心的独特外设，例如：数字 单指令、多数据(SIMD)计算架构 应用接口、串行端口、精密时钟发生器、S/PDIF收发器、 片内存储器：5 Mb片内RAM，4 Mb片内ROM 异步采样速率转换器、输入数据端口等 工作频率高达400 MHz 详细订购信息请参阅第66页的订购指南 与SHARC系列的所有其它产品代码兼容 图1. 功能框图 SHARC和SHARC标志均为ADI公司的注册商标。 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective companies. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106 U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 目录 摘要......................................................................................................1 封装信息..................................................................................... 20 概述......................................................................................................3 ESD灵敏度 ................................................................................. 20 系列内核架构 ...............................................................................4 最大功耗..................................................................................... 20 系列外设架构 ...............................................................................7 时序规格..................................................................................... 20 I/O处理器特性 .......................................................................... 10 输出驱动电流 ............................................................................ 54 系统设计..................................................................................... 11 测试条件..................................................................................... 54 开发工具..................................................................................... 12 容性负载..................................................................................... 54 其它信息..................................................................................... 12 热特性 ......................................................................................... 55 相关信号链 ................................................................................ 12 100引脚LQFP_EP引脚分配 ......................................................... 57 引脚功能描述 ................................................................................. 13 176引脚LQFP_EP引脚分配 ......................................................... 59 技术规格 .......................................................................................... 17 外形尺寸 ......................................................................................... 63 工作条件..................................................................................... 17 表贴设计..................................................................................... 64 电气特性..................................................................................... 18 汽车应用级产品............................................................................. 65 绝对最大额定值........................................................................ 20 订购指南 .......................................................................................... 66 修订历史 2012年4月—修订版0至修订版A 纠正待处理的文档错误 纠正引脚描述中的EMU引脚类型 ............................................. 13 纠正上电时序要求(处理器启动)中的单位 .............................. 22 纠正串行端口—外部时钟中的tSCLKW参数 ................................ 34 纠正串行端口—TDV(发送数据有效)中的参数描述............. 38 汽车应用级产品中增加新的产品 .............................................. 65 订购指南 .......................................................................................... 66 Rev. A | Page 2 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 概述 ADSP-2148x SHARC®处理器属于SIMD SHARC系列DSP， 表1. 处理器基准 采用ADI公司的Super Harvard架构。该系列处理器与ADSP -2126x、ADSP-2136x、ADSP-2137x、ADSP-2146x、ADSP 速度 (at 400时) 基准算法 1024点复数FFT(基4，带翻转) FIR滤波器(每抽头)1 IIR滤波器(每双二阶)1 矩阵乘法(流水线) [3 × 3] × [3 × 1] [4 × 4] × [4 × 1] 除法(y/×) 平方根倒数 -2147x、ADSP-2116x DSP以及SISD(单指令、单数据)模式的 第一代ADSP-2106x SHARC处理器源代码兼容。ADSP-2148x 处理器为32/40位浮点处理器，针对高性能音频应用进行了 优化，具有大容量片内SRAM，多条内部总线可消除I/O瓶 颈，并且提供创新的数字应用接口(DAI)。 表1给出了ADSP-2148x处理器的性能基准。表2显示了每款 产品的特性。 1 1.25 ns 5 ns 11.25 ns 20 ns 7 .5 ns 11.25 ns 假定多通道SIMD模式下有两个文件 表2. ADSP-2148x系列特性 特性 最大指令速率 R AM ROM ROM含音频解码器1 脉冲宽度调制 DTCP硬件加速器 外部端口接口(SDRAM、AMI)2 串行端口 从SPORT到外部端口(外部存储器) 直接DMA FIR、IIR、FFT加速器 看门狗定时器 MediaLB接口 IDP/PDAP UART DAI (SRU)/DPI (SRU2) S/PDIF收发器 SPI TWI SRC性能3 热二极管 VISA支持 封装2 1 2 3 ADSP-21483 ADSP-21486 3 M b it s 有(16-bit) ADSP-21487 400 MHz 5 Mbits 4 Mbits 有 4单元(100引脚封装为3单元) 联系ADI公司 仅AMI 8 是 176引脚 LQFP EPAD 100引脚 LQFP EPAD 有 有(仅176引脚封装) 仅汽车应用型号 有 1 有 有 有 1 –128 dB 有 是 176引脚 LQFP EPAD ADSP-21488 ADSP-21489 3 Mbits 5 Mbits 无 无 有(16-bit) 176引脚LQFP EPAD 100引脚LQFP EPAD ROM经过工厂编程，包含Dolby Labs和DTS的最新多声道音频解码及后处理算法。支持的解码器/后处理器算法组合取决于芯片版本和系统配置。详细信息请 访问www.analog.com。 100引脚封装不含外部端口。使用此封装时，SDRAM控制器引脚必须禁用。更多信息请参阅第13页的引脚功能描述。176引脚封装的ADSP-21486处理器同样 不包含SDRAM控制器。更多信息请参阅第59页的176引脚LQFP_EP引脚分配。 某些型号具有–140 dB性能。更多信息请参阅第66页的订购指南。 Rev. A | Page 3 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 图1显示了构成ADSP-2148x处理器的两个时钟域。内核时 SIMD计算引擎 钟域包含以下特性： ADSP-2148x包含两个用作单指令、多数据(SIMD)引擎的计 • 两个处理元件(PEx、PEy)，各元件均由ALU、乘法器、 算处理器元件，分别称为PEX和PEY，各元件均由ALU、 移位器和数据寄存器文件组成 乘法器、移位器和寄存器文件组成。PEX始终有效，PEY • 数据地址发生器(DAG1、DAG2) 可通过将MODE1寄存器的PEYEN模式位设为1来使能。 SIMD模式允许处理器在两个处理元件中执行同一指令， • 带指令缓存的程序序列器 • PM和DM总线，支持存储器与内核之间在每个内核处理 器周期传输2x64位数据 但各处理元件处理不同的数据。这种架构对于执行计算密 集型DSP算法非常有效。 • 一个带引脚排列的周期性间隔定时器 SIMD模式也会影响数据在存储器与处理元件之间的传输 • 片内SRAM (5 Mb)和屏蔽可编程ROM (4 Mb) 方式，因为为了支持处理元件的计算操作，需要两倍的数 • 用于仿真和边界扫描的JTAG测试访问端口。JTAG通过 据带宽。所以，进入SIMD模式时，存储器与处理元件之 用户断点提供软件调试功能，支持灵活的异常处理。 间的带宽也会加倍。在SIMD模式下使用DAG传输数据 图1所示ADSP-2148x框图还显示了外设时钟域(也称为I/O 时，每次存储器或寄存器文件访问传输两个数据值。 处理器)，它包含以下特性： 独立并行计算单元 • 用于32位数据传输的IOD0(外设DMA)和IOD1(外部端口 各处理元件内部有一组计算单元。计算单元由算术/逻辑单 DMA)总线 元(ALU)、乘法器和移位器组成。这些单元在单一周期中 • 用于内核连接的外设和外部端口总线 执行所有操作，并行排列，从而使计算吞吐速率达到最 • 带AMI和SDRAM控制器的外部端口 大。单一多功能指令执行并行ALU和乘法器操作。在SIMD • 4个PWM控制单元 模式下，并行ALU和乘法器操作同时在两个处理元件中进 • 1个 用 于 内 部 到 内 部 存 储 器 传 输 的 存 储 器 到 存 储 器 行。这些计算单元支持IEEE 32位单精度浮点、40位扩展精 (MTM)单元 度浮点和32位定点数据格式。 • 数字应用接口，包括4个精密时钟发生器(PCG)、1个用 于串行和并行互连的输入数据端口(IDP/PDAP)、1个 S/PDIF接收器/发送器器、4个异步采样速率转换器、8个 串行端口和1个灵活的信号路由单元(DAI SRU)。 • 数字外设接口，包括2个定时器、1个双线式接口(TWI)、 定时器 处理器包含一个内核定时器，用于产生周期性软件中断。 内核定时器可以配置为利用FLAG3作为定时器到期信号。 数据寄存器文件 1个UART、2个串行外设接口(SPI)、2个精密时钟发生 每个处理元件均包含一个通用数据寄存器文件。该寄存器 器(PCG)、1个脉宽调制(PWM)单元和1个灵活的信号路 文件用于在计算单元与数据总线之间传输数据，以及存储 由单元(DPI SRU2)。 即时结果。这些10端口、32寄存器(16个主要寄存器、16个 如第5页的SHARC内核框图所示，该系列处理器采样两个 计算单元，相对于以前的SHARC处理器，其处理各种DSP 算法的性能有了显著提高。利用SIMD计算硬件并以400 MHz 辅助寄存器)寄存器文件加上处理器的增强Harvard架构， 实现了计算单元与内部存储器之间不受限制的数据流动。 PEX中的寄存器称为R0至R15，PEY中称为S0至S15。 速率运行时，该系列处理器能够执行2.4 GFLOPS。 上下文切换 系列内核架构 处理器的许多寄存器都有辅助寄存器，在中断处理期间可 ADSP-2148x与ADSP-2147x、ADSP-2146x、ADSP-2137x、 ADSP-2136x、ADSP-2126x、ADSP-21160、ADSP-21161及 第一代ADSP-2106x SHARC处理器在汇编水平上代码兼容。 ADSP-2148x与ADSP-2126x、ADSP- 2136x、ADSP-2137x、 以将其激活以实现快速上下文切换。寄存器文件中的数据 寄存器、DAG寄存器以及乘法器结果寄存器均有辅助寄存 器。主要寄存器在复位时有效，辅助寄存器则是通过模式 控制寄存器中的控制位激活。 ADSP-2146x、ADSP-2116x SIMD SHARC处理器具有相同 的架构特性，如图2所示，详见以下部分的说明。 Rev. A | Page 4 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 通用寄存器 指令缓存 这些寄存器可用于一般任务。USTAT (4)寄存器可以对所有 处理器含有一个片内指令缓存，支持三总线操作以获取一 外设寄存器(控制/状态)轻松进行位操作(置1、清0、反转、测 个指令和四个数据值。缓存是选择性的，只有这样的指令 试、XOR)。 才会被缓存：指令获取与PM总线数据存取冲突。此缓存 数据总线交换寄存器(PX)允许数据在64位PM数据总线与64 支持全速执行内核环路操作，如数字滤波器乘加和FFT蝴 位 DM数 据 总 线 之 间 传 送 ， 或 者 在 40位 寄 存 器 文 件 与 蝶处理等。 PM/DM数据总线之间传送。这些寄存器包含用来处理数 带零开销硬件环形缓冲器支持的数据地址发生器 据宽度差异的硬件。 两个数据地址发生器(DAG)用于间接寻址以及环形数据缓 单周期获取1个指令和4个操作数 冲器的硬件实现。环形缓冲器支持对数字信号处理所需的 ADSP-2148x采用增强Harvard架构，数据存储器(DM)总线 延迟线和其它数据结构进行高效编程，常用于数字滤波器 传输数据，程序存储器(PM)总线传输指令和数据。利用独 立的程序和数据存储器总线以及片内指令缓存，处理器可 以在一个周期内同时获取4个操作数(每条数据总线2个)和1 和傅里叶变换。两个DAG包含足够的寄存器，最多可以创 建32个环形缓冲器(16个主要寄存器集、16个辅助寄存器 集)。DAG自动处理地址指针回绕，可降低开销、提高性 能并简化实现。环形缓冲器可以在任何寄存器位置开始和 个指令。 结束。 图2. SHARC内核框图 Rev. A | Page 5 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 灵活的指令集 片内存储器 48位指令字支持各种并行操作，可实现简练编程。例如， ADSP-21483和ADSP-21488处理器包含3 Mb的内部RAM(表3)， 处理器可以有条件地在两个处理元件中执行乘法、加法和 ADSP-21486、ADSP-21487和ADSP-21489处理器包含5 Mb的 减法，同时进行分支并从存储器获取最多4个32位数据 内部RAM(表4)。每个存储器模块均支持内核处理器和I/O 值，所有这些只需一个指令。 处理器的单周期独立访问。 可变指令集架构(VISA) 处理器的SRAM可以配置为最多160k字的32位数据、320k 除了支持源自上一代SHARC处理器的标准48位指令以外， 字的16位数据、106.7k字的48位指令(或40位数据)或不同大 ADSP-2148x还支持新的16位和32位指令。此特性称为“可 小字的组合，只要不超过5 Mb。所有存储器都可以通过16 变指令集架构”(VISA)，48位指令中的冗余/无用位被删 位、32位、48位或64位字访问。支持16位浮点存储格式， 除，从而使代码更有效、更紧凑。程序序列器支持从内部 片内可存储的数据量得以加倍。32位浮点与16位浮点之间 和外部SDRAM存储器获取这些16位和32位指令。此支持未 的转换通过单指令执行。虽然每个存储器模块都可以存储 扩展到异步存储器接口(AMI)。为使代码生成工具能够产 代码和数据的组合，但如果让一个模块存储数据，利用 生更高效的操作码，源模块需要利用VISA选项构建。 DM总线进行传输，让另一个模块存储指令和数据，利用 PM总线进行传输，则存取效率最高。 表3. 内部存储器空间(3 Mb—ADSP-21483/ADSP-21488)1 长字(64位) 模块0 ROM(保留) 0x0004 0000–0x0004 7FFF 保留 0x0004 8000–0x0004 8FFF 模块0 SRAM 0x0004 9000–0x0004 CFFF 保留 0x0004 D000–0x0004 FFFF 模块1 ROM(保留) 0x0005 0000–0x0005 7FFF 保留 0x0005 8000–0x0005 8FFF 模块1 SRAM 0x0005 9000–0x0005 CFFF 保留 0x0005 D000–0x0005 FFFF 模块2 SRAM 0x0006 0000–0x0006 1FFF 保留 0x0006 2000– 0x0006 FFFF 模块3 SRAM 0x0007 0000–0x0007 1FFF 保留 0x0007 2000–0x0007 FFFF 1 IOP寄存器0x0000 0000–0x0003 FFFF 扩展精度普通字或指令字 (48位) 普通字(32位) 模块0 ROM(保留) 模块0 ROM(保留) 0x0008 0000–0x0008 AAA9 0x0008 0000–0x0008 FFFF 保留 保留 0x0008 AAAA–0x0008 BFFF 0x0009 0000–0x0009 1FFF 模块0 SRAM 模块0 SRAM 0x0008 C000–0x0009 1554 0x0009 2000–0x0009 9FFF 保留 保留 0x0009 1555–0x0009 FFFF 0x0009 A000–0x0009 FFFF 模块1 ROM(保留) 模块1 ROM(保留) 0x000A 0000–0x000A AAA9 0x000A 0000–0x000A FFFF 保留 保留 0x000A AAAA–0x000A BFFF 0x000B 0000–0x000B 1FFF 模块1 SRAM 模块1 SRAM 0x000A C000–0x000B 1554 0x000B 2000–0x000B 9FFF 保留 保留 0x000B 1555–0x000B FFFF 0x000B A000–0x000B FFFF 模块2 SRAM 模块2 SRAM 0x000C 0000–0x000C 2AA9 0x000C 0000–0x000C 3FFF 保留 保留 0x000C 2AAA–0x000D FFFF 0x000C 4000–0x000D FFFF 模块3 SRAM 模块3 SRAM 0x000E 0000–0x000E 2AA9 0x000E 0000–0x000E 3FFF 保留 保留 0x000E 2AAA–0x000F FFFF 0x000E 4000–0x000F FFFF 短字(16位) 模块0 ROM(保留) 0x0010 0000–0x0011 FFFF 保留 0x0012 0000–0x0012 3FFF 模块0 SRAM 0x0012 4000–0x0013 3FFF 保留 0x0013 4000–0x0013 FFFF 模块1 ROM(保留) 0x0014 0000–0x0015 FFFF 保留 0x0016 0000–0x0016 3FFF 模块1 SRAM 0x0016 4000–0x0017 3FFF 保留 0x0017 4000–0x0017 FFFF 模块2 SRAM 0x0018 0000–0x0018 7FFF 保留 0x0018 8000–0x001B FFFF 模块3 SRAM 0x001C 0000–0x001C 7FFF 保留 0x001C 8000–0x001F FFFF 某些ADSP-2148x处理器包括一个客户可定义ROM模块。这些型号的ROM地址不是像本表所示被保留。欲了解更多信息，请与当地ADI销售代表联系。 Rev. A | Page 6 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表4. 内部存储器空间(5 Mb—ADSP-21486/ADSP-21487/ADSP-21489)1 长字(64位) 模块0 ROM(保留) 0x0004 0000–0x0004 7FFF 保留 0x0004 8000–0x0004 8FFF 模块0 SRAM 0x0004 9000–0x0004 EFFF 保留 0x0004 F000–0x0004 FFFF 模块1 ROM(保留) 0x0005 0000–0x0005 7FFF 保留 0x0005 8000–0x0005 8FFF 模块1 SRAM 0x0005 9000–0x0005 EFFF 保留 0x0005 F000–0x0005 FFFF 模块2 SRAM 0x0006 0000–0x0006 3FFF 保留 0x0006 4000– 0x0006 FFFF 模块3 SRAM 0x0007 0000–0x0007 3FFF 保留 0x0007 4000–0x0007 FFFF 1 IOP寄存器0x0000 0000–0x0003 FFFF 扩展精度普通字或指令字 (48位) 普通字(32位) 模块0 ROM(保留) 模块0 ROM(保留) 0x0008 0000–0x0008 AAA9 0x0008 0000–0x0008 FFFF 保留 保留 0x0008 AAAA–0x0008 BFFF 0x0009 0000–0x0009 1FFF 模块0 SRAM 模块0 SRAM 0x0008 C000–0x0009 3FFF 0x0009 2000–0x0009 DFFF 保留 保留 0x0009 4000–0x0009 FFFF 0x0009 E000–0x0009 FFFF 模块1 ROM(保留) 模块1 ROM(保留) 0x000A 0000–0x000A AAA9 0x000A 0000–0x000A FFFF 保留 保留 0x000A AAAA–0x000A BFFF 0x000B 0000–0x000B 1FFF 模块1 SRAM 模块1 SRAM 0x000A C000–0x000B 3FFF 0x000B 2000–0x000B DFFF 保留 保留 0x000B 4000–0x000B FFFF 0x000B E000–0x000B FFFF 模块2 SRAM 模块2 SRAM 0x000C 0000–0x000C 5554 0x000C 0000–0x000C 7FFF 保留 保留 0x000C 5555–0x000D FFFF 0x000C 8000–0x000D FFFF 模块3 SRAM 模块3 SRAM 0x000E 0000–0x000E 5554 0x000E 0000–0x000E 7FFF 保留 保留 0x000E 5555–0x0000F FFFF 0x000E 8000–0x000F FFFF 短字(16位) 模块0 ROM(保留) 0x0010 0000–0x0011 FFFF 保留 0x0012 0000–0x0012 3FFF 模块0 SRAM 0x0012 4000–0x0013 BFFF 保留 0x0013 C000–0x0013 FFFF 模块1 ROM(保留) 0x0014 0000–0x0015 FFFF 保留 0x0016 0000–0x0016 3FFF 模块1 SRAM 0x0016 4000–0x0017 BFFF 保留 0x0017 C000–0x0017 FFFF 模块2 SRAM 0x0018 0000–0x0018 FFFF 保留 0x0019 0000–0x001B FFFF 模块3 SRAM 0x001C 0000–0x001C FFFF 保留 0x001D 0000–0x001F FFFF 某些ADSP-2148x处理器包括一个客户可定义ROM模块，它不是像本表所示被保留。欲了解更多信息，请与当地ADI销售代表联系。 使用DM总线和PM总线，一条总线专用于一个存储器模 片内存储器带宽 块，就可以保证单周期执行两个数据传输。这种情况下， 内部存储器架构允许程序对四个模块中的任意模块同时进 指令必须通过缓存提供。 行4次访问(假定不存在模块冲突)。总带宽利用DMD/PMD 表3和表4给出了处理器的内部存储器地址空间。48位空间 总线(2 × 64位、CCLK速度)和IOD0/1总线(2 × 32位、PCLK速 部分说明对于一个获取48位存储器的指令来说，此地址范 度)实现。 围是什么样子。32位部分说明对于一个获取32位存储器的 系列外设架构 指令来说，此地址范围是什么样子。 ADSP-2148x系列包含丰富的外设集，支持类型广泛的应 基于ROM的安全性 用，包括高质量音频、医疗成像、通信、军用、测试设 ADSP-2148x具有ROM安全特性，通过硬件保证用户软件 备、三维图形、语音识别、电机控制、成像和其它应用。 代码安全，防止未经授权读取内部代码。使用此特性时， 外部存储器 处理器启动时不会加载任何外部代码，而是完全从内部 外部端口接口支持通过内核和DMA访问存取外部存储器。 ROM执行。此外，处理器不能自由地通过JTAG端口进行 外部存储器地址空间分为四个模块，任何模块都可以设置 访问。相反，每位客户都会获得一个唯一的64位密钥，必 为异步或同步存储器。外部端口由下列模块组成。 须通过JTAG或测试访问端口扫描该密钥后才能访问。器件 会无视错误的密钥。扫描到正确的密钥后可以使用仿真 特性。 Rev. A | Page 7 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 • 异步存储器接口，用于与符合标准异步SRAM访问协议 SDRAM外部存储器地址空间参见表6。注意：ADSP-21486 的SRAM、FLASH和其它器件通信。AMI支持模块0中的 无此特性。 6M字外部存储器和模块1、模块2、模块3中的8M字外 表6. SDRAM地址的外部存储器 部存储器。 • SDRAM控制器，支持与任何标准SDRAM无缝接口。 SDC支持模块0中的62M字外部存储器和模块1、模块2、 模块3中的64M字外部存储器。注意：ADSP-21486无此 特性。 • 仲裁逻辑，用于协调内部和外部存储器通过外部端口的 内核DMA传输。 模块 模块0 模块1 模块2 模块3 大小 (字) 62M 64M 64M 64M 地址范围 0x0020 0000–0x03FF FFFF 0x0400 0000–0x07FF FFFF 0x0800 0000–0x0BFF FFFF 0x0C00 0000–0x0FFF FFFF 可以利用一组可编程时序参数来配置SDRAM模块以猴子 吃慢速存储器件。注意，SDRAM和AMI接口不支持32位宽 非SDRAM外部存储器地址空间参见表5。 器件。 表5. 非SDRAM地址的外部存储器 模块 模块 0 模块 1 模块 2 模块 3 大小 (字) 6M 8M 8M 8M SDRAM控制器地址、数据、时钟和控制引脚可以驱动最 高30 pF(分布)的负载。对于较大存储器系统，应选择SDRAM 地址范围 0x0020 0000–0x007F FFFF 0x0400 0000–0x047F FFFF 0x0800 0000–0x087F FFFF 0x0C00 0000–0x0C7F FFFF 控制器外部缓冲器时序，并提供外部缓冲，使得SDRAM 控制器引脚上的负载不超过30 pF。 注意，所示的外部存储器模块地址是针对普通字(32位)访 问。如果同一外部存储器模块中既有48位指令，又有32位 数据，则映射时必须小心，避免重叠。 外部端口 外部端口提供器件与各种工业标准存储器设备的高性能无 缝接口。通过使用独立的内部存储控制器，外部端口(176 引脚LQFP封装提供)可以与同步和/或异步存储器设备接 口。第一个是SDRAM控制器，用于连接工业标准同步 DRAM器件，第二个是异步存储控制器，用于连接各种存 储器件。4个存储器选择引脚最多支持4个独立的器件共 对外部存储器的SIMD访问 处理器的SDRAM控制器支持通过64位EPD(外部端口数据 总线)进行SIMD访问，允许访问PEy单元普通字空间(NW) 中的补充寄存器。这样，当数据在外部SDRAM存储器 时，无需显式访问补充寄存器。 对外部存储器的VISA和ISA访问 存，同步和异步类型器件可以任意组合。 ADSP-2148x处理器的SDRAM控制器支持VISA代码操作， 异步存储控制器 异步存储控制器提供一个可配置接口，最多支持4个独立 的存储器模块或I/O器件。每个模块可以采用不同的时序 参数独立编程，可以连接类型广泛的存储器件，包括 SRAM、Flash、EPROM以及能与标准存储器控制线接口的 I/O器件。在处理器的地址空间中，模块0占用6M字窗口， 模块1、2、3占用8M字窗口，但如果未全部填充，存储控 可降低存储器负载，应为VISA指令是压缩式。此外，总线 获取也得以减少，因为在最佳情况下，一个48位获取操作 包含3个有效指令。它同时支持利用传统ISA操作执行代 码。注意，无论VISA还是ISA，它仅支持从模块0执行代 码。表7给出了各种模式下指令获取的地址范围。 表7. 外部模块0指令获取 制器逻辑不会将这些窗口配置为彼此相邻。 SDRAM控制器 访问类型 大小 (字) 地址范围 SDRAM控制器提供的接口最多支持4个由工业标准SDRAM ISA (NW) 4M 0x0020 0000–0x005F FFFF 器件构成的独立模块，速度最高可达fSDCLK。每个模块完全 VISA (SW) 10M 0x0060 0000–0x00FF FFFF 兼 容 SDRAM标 准 ， 拥 有 自 己 的 存 储 器 选 择 线 (MS0 –MS3)，并且可以配置为包含4MB到256MB的存储器。 Rev. A | Page 8 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 脉冲宽度调制 公司的AD183x系列音频编码器、ADC和DAC。这些串行 PWM模块是一个灵活且可编程的PWM波形发生器，可用 端口由2条数据线、1条时钟线和1条帧同步线组成。数据 来产生所需的开关信号，以便支持电机和引擎控制、音频 线可以编程为发送或接收数据，各数据线有一个专用DMA 功率控制相关的各种应用。PWM发生器可以产生中心对 通道。 齐或边沿对齐的PWM波形。此外，它可以在两路成对输 出上产生互补信号，或在非成对输出上产生独立信号(适用 于由四个PWM波形组成的一组)。 所有8个SPORT均使能时，最多可以支持16个发送或16个 接收DMA音频数据通道，或者支持每帧128信道的4个全双 工TDM流。 整个PWM模块具有四组PWM输出，总共可产生16路PWM 输出。每个PWM组在四路PWM输出上产生两对PWM 信号。 串行端口数据可以通过专用DMA通道自动写入和读取片内 存储器/外部存储器。每个串行端口都可以与另一个串行端 口合作以提供TDM支持。一个SPORT提供两个发送信号， 在产生中心对齐PWM波形的同时，PWM发生器可以在两 种不同模式下工作：单次更新模式或二次更新模式。在单 次更新模式下，每个PWM周期只能设置一次占空比值， 其结果是产生相对于PWM周期中点对称的PWM波形。在 二次更新模式下，可以在PWM周期的中点再次更新PWM 寄存器。这种模式可以产生一个不对称的PWM波形，从 而降低三相PWM逆变器的谐波失真。 另一个SPORT提供两个接收信号。帧同步和时钟共享。 串行端口有五种工作模式： • 标准串行模式 • 多通道(TDM)模式 • I2S模式 • 包装I2S模式 • 左对齐模式 PWM信号可以映射到外部端口地址线或DPI引脚。 S/PDIF兼容数字音频接收器/发送器 MediaLB S/PDIF接收器/发送器没有独立的DMA通道。它以串行格 ADSP-2148x处理器的汽车应用型号具有一个MLB接口，通 式接收音频数据，并将其转换为双相编码信号。接收器/发 过该接口，处理器可以用作媒体本地总线器件。它支持3 送器的串行数据输入可以格式化为左对齐、I2S或右对齐， 引脚和5引脚媒体本地总线协议。速度最高可达1024 FS 字宽为16、18、20或24位。 (49.25 Mbps，FS = 48.1 kHz)，最多支持31个逻辑通道，每 个媒体本地总线帧最多包含124字节的数据。汽车应用型 号的列表请参阅第65页的汽车应用级产品。 S/PDIF接收器/发送器的串行数据、时钟和帧同步输入通过 信号路由单元(SRU)路由，其来源包括SPORT、外部引 脚、精密时钟发生器(PCG)等，并受SRU控制寄存器的控 制。 数字应用接口(DAI) 通过数字应用接口(DAI)，各种外设可以连接到任意DAI引 异步采样速率转换器(SRC) 脚(DAI_P20–1)。程序利用信号路由单元(SRU)实现这些连接。 异步采样速率转换器包含4个SRC模块，具有与192 kHz立体 SRU是一个矩阵路由单元(或一组多路复用器)，支持DAI提 声异步采样速率转换器AD1896相同的内核，SNR高达128 dB。 供的外设在软件控制下互连。因此，与非可配置信号路径 SRC模块用于在独立的立体声通道上执行同步或异步采样 支持的算法集相比，它可以使用更大的算法集，使得更广 速率转换，不占用内部处理器资源。4个SRC模块也可以配 泛的应用可以轻松使用DAI相关外设。 置为联合工作，实现无相位失配的多通道音频数据转换。 DAI包括8个串行端口、4个精密时钟发生器(PCG)、1个 最后，SRC可以用来清除音频数据中S/PDIF接收器等抖动 S/PDIF收发器、4个ASRC和1个输入数据端口(IDP)。IDP为 时钟源的影响。 SHARC内核提供额外的输入路径，可配置为8通道的串行 输入数据端口 数据或单个20位宽同步并行数据采集端口。每个数据通道 IDP最多提供8个串行输入通道，各通道均有自己的时钟、 都有自己的DMA通道，它独立于处理器的串行端口。 帧同步和数据输入。8个通道自动复用到一个32位乘8深的 串行端口(SPORT) FIFO。数据始终格式化为64位帧，且被分为两个32位字。 ADSP-2148x具有8个同步串行端口，通过这些端口，处理 器可以低成本地连接到各种数字和混合信号外设，如ADI Rev. A | 串行协议设计用于接收I2S、左对齐采样对或右对齐模式的 音频通道。 Page 9 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 IDP还提供一个并行数据采集端口(PDAP)，它可用于接收 • DMA(直接存储器访问)——DMA控制器传输发送和接收 并行数据。PDAP端口有一个始终输入和一个保持输入。 数据。这可以减少存储器数据传输所需的中断数量和频 PDAP的数据可以从DAI引脚或外部端口引脚接收。PDAP 率。UART具有两个专用DMA通道，一个用于发送，一 支持最多20位数据，并支持四种不同的包装模式来接收输 个用于接收。由于服务速率相对较低，这些DMA通道 入数据。 的优先级低于大多数其它DMA通道。 精密时钟发生器 定时器 精密始终发生器(PCG)由4个单元组成，每个单元均能从一 ADSP-2148x总共有3个定时器：一个可产生周期性软件中 个时钟输入信号产生一对信号(时钟和帧同步)。单元A、 断的内核定时器，以及两个可产生周期性中断的通用定时 B、C、D功能完全相同，彼此独立工作。各单元产生的两 器。两个通用定时器可以各自独立设置为以下三种工作模 个信号一般用作串行位时钟/帧同步对。 式之一： PCG A和B的输出可以通过DAI引脚路由，PCG C和D的输 出可以驱动到DAI和DPI引脚。 • 脉冲波形产生模式 • 脉冲宽度计数/捕捉模式 • 外部事件看门狗模式 数字外设接口(DPI) ADSP-2148x SHARC处理器具有一个数字外设接口，通过 它可以连接到2个串行外设接口端口(SPI)、1个通用异步接 收器-发送器(UART)、12个标志、1个双线式接口(TWI)、3 个PWM模块(PWM3–1)和2个通用定时器。 内核定时器可以利用FLAG3作为定时器到期信号，通用定 时器具有一个双向引脚和四个寄存器来实现其工作模式： 一个6位配置寄存器、一个32位计数寄存器、一个32位周 期寄存器和一个32位脉冲宽度寄存器。通用定时器由一个 控制和状态寄存器使能或禁用。 串行外设(兼容)接口(SPI) SPI是工业标志同步串行链路，支持SPI兼容端口与其它SPI 兼容器件通信。SPI由两个数据引脚组成，一个是器件选 择引脚，一个是时钟引脚。它是一个全双工同步串行接 口，支持主器件和从器件模式。SPI端口可以在多主器件 环境下工作，最多可以与4个其它SPI兼容器件接口；既可 用作主器件，也可用作从器件。SPI兼容外设实现还提供 可编程的波特率和时钟相位/极性。SPI兼容端口利用开漏 驱动器来支持多主器件配置，避免数据竞争。 双线式接口(TWI) TWI是一种双向双线串行总线，用于移动8位数据，同时保 持与I2C总线协议的合规性。TWI主器件集成了下列特性： • 7位寻址 • 在多器件系统上，主器件和从器件可以同时工作，并支 持多主器件数据仲裁 • 数字滤波和定时事件处理 • 100 kbps和400 kbps数据速率 • 低中断速率 UART端口 处理器提供一个全双工通用异步接收器/发送器(UART)端 口，它与PC标准UART完全兼容。UART端口提供一个简 I/O处理器特性 I/O处理器提供多达65通道的DMA以及丰富的外设集。 化的UART接口用于连接其它外设或主机，支持全双工、 DMA控制器 DMA、异步串行数据传输。UART使用9位地址检测，具 处理器的片内DMA控制器支持在无处理器干预的情况下进 有多处理器通信能力。因此，它可以用在符合RS-485数据 行数据传输。DMA控制器独立工作，对处理器内核是不可 接口标准的多分支网络中。UART端口还支持5到8个数据 见的，在执行DMA操作的同时，内核可以执行程序指令。 位、1或2个停止位以及无/偶/奇校验。UART端口支持两种 DMA传输可以发生在ADSP-2148x内部存储器与其串行端 工作模式： 口、SPI(串行外设接口)兼容端口、IDP(输入数据端口)、 • PIO(编程I/O)——处理器通过写入或读取I/O映射UART寄 存器来发送或接收数据。发送和接收数据均为双缓冲。 PDAP或UART之间。DMA通道摘要如表8所示。 程序可以利用DMA传输下载到ADSP-2148x。其它DMA特 性包括：DMA传输完成时产生中断，以及用于自动链接 DMA传输的DMA链。 Rev. A | Page 10 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表8. DMA通道 外设 SPORTs IDP/PDAP SPI UART 外部端口 加速器 存储器到存储器 MLB1 1 系统设计 以下部分介绍系统设计选项和电源问题。 DMA通道 16 8 2 2 2 2 2 31 程序引导 系统上电时，ADSP-2148x的内部存储器从一个8位EPROM (通过外部端口)、SPI主器件或SPI从器件引导。引导由引 导配置(BOOT_CFG2–0)引脚决定，如表9(针对176引脚封 装)和表10(针对100引脚封装)所示。 表9. 引导模式选择(176引脚封装) 仅限汽车应用型号。 延迟线DMA 处理器提供延迟线DMA功能。利用该功能，处理器读取和 写入外部延迟线缓冲器(从而存取外部存储器)时，只需与 内核发生非常有限的交互。 BOOT_CFG2–0 000 001 010 011 1xx 分散/聚焦DMA 引导模式 SPI从器件引导 SPI主器件引导 AMI用户引导(8位Flash引导) 无引导(复位后处理器从内部ROM 执行) 保留 表10. 引导模式选择(100引脚封装) 处理器提供分散/聚焦DMA功能，它允许处理器DMA读取/ 写入非连续的存储器模块。 FFT加速器 FFT加速器实现基2复数/实数输入、复数输出FFT，无需内 核干预。FFT加速器以外设时钟频率工作。 FIR加速器 FIR(有限脉冲响应)加速器由一个1024字系数存储器、一个 用于数据的1024字深延迟线和四个MAC单元组成。一个控 制器管理该加速器。FIR加速器以外设时钟频率工作。 BOOT_CFG1–0 00 01 10 11 引导模式 SPI从器件引导 SPI主器件引导 保留 无引导(复位后处理器从内部ROM 执行) “运行复位”特性允许用户复位处理器内核外设，但不复位 PLL和SDRAM控制器或执行引导。RESETOUT/RUNRSTIN 引脚的功能现已扩展，也可用作启动运行复位的输入。更 多信息请参阅《ADSP-214xx SHARC处理器硬件参考》。 IIR加速器 IIR(无限脉冲响应)加速器由一个用于存储双二阶系数的 1440字系数存储器、一个用于存储中间数据的数据存储器 和一个MAC单元组成。一个控制器管理该加速器。IIR加 速器以外设时钟频率工作。 电源 处理器的内部(VDD_INT)和外部(VDD_EXT)电源具有单独的电源 连接。内部电源必须满足VDD_INT要求。外部电源必须满足 VDD_EXT要求。所有外部电源引脚必须连接到同一电源。 为降低噪声耦合，对于VDD_INT和GND，PCB应使用一对并 看门狗定时器 行的电源和接地层。 看门狗定时器用于监控系统软件的稳定性。如此使用时， 软件定期重载看门狗定时器，使得下载计数定时器永远不 目标板JTAG仿真器连接器 过期。到期定时器则指示系统软件可能失控。 仿 真 期 间 ， ADI公 司 DSP工 具 JTAG仿 真 器 产 品 线 采 用 该32位看门狗定时器可用来实现软件看门狗功能。软件看 控和控制目标板处理器。ADI公司DSP工具JTAG仿真器产 ADSP-2148x处理器的IEEE 1149.1 JTAG测试访问端口来监 门狗可以提高系统可靠性，如果定时器在软件重载之前超 品线以处理器最高速度提供仿真，允许检查和更改存储 时，它将通过产生系统复位，迫使处理器进入已知状态。 器、寄存器及处理器堆栈。处理器的JTAG接口确保仿真器 软件初始化定时器的计数值，然后使能定时器。看门狗定 不会影响目标系统的加载或时序。 时器会同时复位内核和内部外设。注意，此特性仅适用于 176引脚封装。 Rev. A | Page 11 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 有关ADI公司SHARC DSP工具JTAG仿真器产品线的详细信 的程序。此外还可以对板上Flash器件进行在线编程，以便 息，请参阅相应仿真器硬件的用户指南。 存储专用引导代码，使得评估板可以用作独立单元，无需 连接到PC。 开发工具 有一整套CROSSCORE®软件和硬件开发工具支持ADSP- 如果安装完整版本的VisualDSP++(另售)，工程师就可以开 2148x处理器，包括ADI公司仿真器和VisualDSP++®开发环 发用于EZ-KIT Lite或任何定制系统的软件。将ADI公司的一 境。支持其它SHARC处理器的仿真器硬件也完全能仿真 款JTAG仿真器连接到EZ-KIT Lite评估板，可以实现高速非 ADSP-2148x处理器。 介入式仿真。 EZ-KIT Lite评估板 其它信息 若要评估处理器，请使用ADI公司开发的EZ-KIT Lite®评估 此数据手册对ADSP-2148x的架构和功能进行了一般说明。 板。该板内置仿真功能，并支持软件开发。同时提供多种 有关ADSP-2148x系列内核架构和指令集的详细信息，请参 子板。 阅《SHARC处理器编程参考》。 设计一个兼容仿真器的DSP板(目标) 相关信号链 ADI公司的系列仿真器是每位DSP开发工程师测试和调试 “信号链”指一系列信号调理电子器件，它们相继接收输入 软硬件系统的得力工具。ADI公司在每个JTAG DSP上都提 (通过采样实时现象获得的数据或存储的数据)，信号链一 供了一个IEEE 1149.1 JTAG测试访问端口(TAP)。处理器的 部分的输出作为下一部分的输入。信号处理应用常常使用 JTAG接口支持非介入式在线仿真，确保仿真器不会影响目 信号链来采集和处理数据，或者根据对实时现象的分析应 标系统的加载或时序。仿真器使用TAP访问处理器的内部 用系统控制。有关这个术语和相关话题的更多信息，请参 功能，允许开发人员加载代码、设置断点、观察变量、观 阅ADI公司网站上术语表的“信号链”词条。 察存储器、检查寄存器。发送数据和命令时，处理器必须 ADI公司提供能够完美配合工作的信号处理器件来简化信 暂停，但当仿真器完成操作时，DSP系统便能以全速运 号处理系统的开发。ADI公司网站www.analog.com提供了 行，对系统时序无影响。 一款工具，用于显示特定应用与相关器件之间的关系。 要使用这些仿真器，目标板必须用一个插头将处理器的 实验室电路Circuits from the LabTM网站(http://www.analog.com/ JTAG端口连接到仿真器。 circuits)提供如下内容： 有关目标板设计问题的详细信息，包括机械布局、单处理 • 各种电路类型和应用的信号链电路图 器连接、信号缓冲、信号端接和仿真器Pod逻辑等，请参 • 各信号链中的器件均有选型指南和应用信息链接 阅EE-68：“ADI公司JTAG仿真技术参考”(请在ADI公司网 • 采用最佳设计技术的参考设计 站www.analog.com上搜索“EE-68”)。该文件定期更新，以 便与仿真器支持的最新改进保持同步。 评估套件 ADI公司提供一系列高性价比的EZ-KIT Lite评估平台，通过 这些平台，用户可以详细了解ADI处理器、平台和软件工 具的开发或原型设计应用。每款EZ-KIT Lite均包括一个评估 板以及VisualDSP++开发与调试环境的评估套件，其中含 有C/C++编译器、汇编器和链接器。此外还包括应用程序 示例、电源和USB电缆。软件工具的所有评估版本只能配 合EZ-KIT Lite产品使用。 EZ-KIT Lite评估板上的USB控制器用于将评估板连接到用户 PC的USB端口，使得VisualDSP++仿真套件能够在线仿真 板上处理器。用户可以下载、执行、调试EZ-KIT Lite系统 Rev. A | Page 12 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 引脚功能描述 表11. 引脚描述 名称 ADDR23–0 类型 I/O/T (ipu) 复位期间 /之后的 状态 高阻态/ 变为低电 平(引导) DATA15–0 I/O/T (ipu) 高阻态 AMI_ACK I (ipu) MS0–1 O/T (ipu) 高阻态 AMI_RD O/T (ipu) 高阻态 AMI_WR O/T (ipu) 高阻态 存储器选择线0–1。这些线路置位(低电平)用作外部存储器相应模块的片 选信号。MS1-0线是解码的存储器地址线，与其它地址线同时改变。无外 部存储器访问时，MS1-0线无效；但是，当执行条件存储器访问指令时， 无论条件是否为真，这些线路都会激活。MS1引脚可以用于EPORT/FLASH 引导模式。更多信息请参阅《ADSP-214xx SHARC处理器硬件参考》。 AMI端口读取使能。只要处理器从外部存储器读取一个字，AMI_RD就会 置位。 AMI端口写入使能。只要处理器写入一个字到外部存储器，AMI_WR就会 置位。 FLAG0/中断请求0。 FLAG[0] 输入 I/O (ipu) FLAG[1] FLAG1/中断请求1。 FLAG1/IRQ1 输入 FLAG2/IRQ2/MS2 I/O (ipu) FLAG[2] FLAG2/中断请求2/存储器选择2。 输入 FLAG3/TMREXP/MS3 I/O (ipu) FLAG[3] FLAG3/中断请求3/存储器选择3。 输入 表11的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部 下拉电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻 辑电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26k–63k Ω。 内部下拉电阻的范围为31k–85k Ω。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 本表中，除热二极管引脚外，所有其它引脚均为LVTTL兼容型。 FLAG0/IRQ0 I/O (ipu) 描述 外部地址。处理器通过这些引脚输出外部存储器和外设的地址。ADDR引 脚可以复用以支持外部存储器接口地址、FLAGS15–8 (I/O)和PWM (O)。 复位之后，所有ADDR引脚处于外部存储器接口模式，FLAG(0–3)引脚处 于FLAGS模式(默认)。在IDP_PDAP_CTL寄存器中配置时，IDP通道0扫描 ADDR23–4引脚以获得并行输入数据。 外部数据。数据引脚可以复用以支持外部存储器接口数据(I/O)和FLAGS7–0 (I/O)。 存储器应答。外部器件可以解除置位AMI_ACK(低电平)以向外部存储器访 问增加等待状态。AMI_ACK由I/O器件、存储控制器或其它外设使用以推 迟外部存储器访问的完成。 Rev. A | Page 13 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表11. 引脚描述(续) 复位期间 /之后的 状态 高阻态/ 变为高电平 高阻态/ 变为高电平 高阻态/ 变为高电平 名称 SDRAS 类型 O/T (ipu) SDCAS O/T (ipu) SDWE O/T (ipu) SDCKE O/T (ipu) SDA10 O/T (ipu) SDDQM O/T (ipu) SDCLK O/T (ipd) 高阻态/ 驱动 DAI _P20–1 I/O/T (ipu) 高阻态 DPI _P14–1 I/O/T (ipu) 高阻态 高阻态/ 变为高电平 高阻态/ 变为高电平 高阻态/ 变为高电平 描述 SDRAM行地址选通。连接到SDRAM的RAS引脚。与其它SDRAM命令引脚 一起定义SDRAM要执行的操作。 SDRAM列地址选择。连接到SDRAM的CAS引脚。与其它SDRAM命令引脚 一起定义SDRAM要执行的操作。 SDRAM写入使能。连接到SDRAM的WE或W缓冲器引脚。与其它SDRAM 命令引脚一起定义SDRAM要执行的操作。 SDRAM时钟使能。连接到SDRAM的CKE引脚。使能和禁用CLK信号。详情 参见SDRAM器件的数据手册。 SDRAM A10引脚。在非SDRAM访问的同时，使能应用刷新SDRAM。此引 脚仅在SDRAM访问期间取代DSP的ADDR10引脚。 DQM数据屏蔽。写访问的SDRAM输入屏蔽信号和读访问的输出屏蔽信号。 在写周期中，如果DQM采样为高电平，则屏蔽输入数据。在读周期中， 如果DQM采样为高电平，则SDRAM输出缓冲器被置于高阻态。复位解除 置位后，SDDQM变为高电平，直到SDRAM初始化完成，然后它变为低电 平，不管有无SDRAM访问发生。 SDRAM时钟输出。此引脚的时钟驱动器不同于所有其它时钟驱动器。参 见第54页的图41。对于100引脚封装型号，应将SDCTL寄存器的DSDCTL 位设为1以禁用SDRAM接口，避免不必要的电源切换。更多信息请参阅 《ADSP-214xx SHARC处理器硬件参考》 数字应用接口。这些引脚提供DAI SRU的物理接口。DAI SRU配置寄存器 定义连接到该引脚及其输出使能的片内音频中心外设输入或输出的组合。 然后，这些外设的配置寄存器就可以确定该引脚的确切行为。DAI SRU 中存在的任何输入或输出信号都可以路由至其中的任意引脚。 数字外设接口。这些引脚提供DPI SRU的物理接口。DPI SRU配置寄存器 定义连接到该引脚及其输出使能的片内外设输入或输出的组合。然后， 这些外设的配置寄存器就可以确定该引脚的确切行为。DPI SRU中存在的 任何输入或输出信号都可以路由至其中的任意引脚。 WDT_CLKIN I 看门狗定时器时钟输入。不使用时，应将此引脚拉低。 WDT_CLKO O 看门狗谐振器焊盘输出。 WDTRSTO O (ipu) 看门狗定时器复位输出。 THD_P I 热二极管阳极。不用时，此引脚可悬空。 THD_M O 热二极管阴极。不用时，此引脚可悬空。 表11的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部下拉 电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑电 平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26k–63k Ω。内部下拉 电阻的范围为31k–85k Ω。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 本表中，除热二极管引脚外，所有其它引脚均为LVTTL兼容型。 Rev. A | Page 14 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表11. 引脚描述(续) 复位期间 /之后的 状态 名称 MLBCLK1 类型 I 描述 媒体局部总线时钟。此时钟由MLB控制器产生，与MOST网络同步，为整个 MLB接口(49.152 MHz，FS=48 kHz)提供时序。不使用MLB控制器时，此引 脚应接地。 媒体局部总线数据。MLBDAT线由MLB发送器件驱动，并由所有其它MLB器 件接收，包括MLB控制器。MLBDAT线承载实际的数据。在5引脚MLB模式 下，此引脚仅为输入。不使用MLB控制器时，此引脚应接地。 MLBDAT1 I/O/T(3引 脚模式)。 I(5引脚模 式)。 高阻态 MLBSIG1 I/O/T(3引 脚模式)。 I(5引脚模 式) 高阻态 媒体局部总线信号。这是一个多路复用信号，承载MLB控制器产生的通道/ 地址，以及来自MLB器件的命令和接收状态字节。在5引脚模式下，此引脚 仅为输入。不使用MLB控制器时，此引脚应接地。 MLBDO1 O/T 高阻态 MLBSO1 O/T 高阻态 媒体局部总线数据输出(5引脚模式)。此引脚仅用于5引脚MLB模式。在5引 脚模式下，它用作输出数据。不使用MLB控制器时，此引脚应接地。 媒体局部总线信号输出(5引脚模式)。此引脚仅用于5引脚MLB模式。在5引 脚模式下，它用作输出信号。不使用MLB控制器时，此引脚应接地。 TDI TDO TMS TCK I (ipu) O/T I (ipu) I 测试数据输入(JTAG)。为边界扫描逻辑提供串行数据。 测试数据输出(JTAG)。边界扫描路径的串行扫描输出。 测试模式选择(JTAG)。用于控制测试状态机。 测试时钟(JTAG)。为JTAG边界扫描提供时钟。为使器件正常工作，上电后TCK必 须置位(变为低电平)或保持低电平。 TRST I (ipu) 测试复位(JTAG)。复位测试状态机。为使处理器正常工作，上电后TRST必须置位 (变为低电平)或保持低电平。 EMU O (O/D, ipu) 高阻态 仿真状态。只能连接到ADSP-2148x Analog Devices DSP工具JTAG仿真器 目标板产品线。 表11的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部 下拉电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻 辑电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26k–63k Ω。 内部下拉电阻的范围为31k–85k Ω。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范 围内。 本表中，除热二极管引脚外，所有其它引脚均为LVTTL兼容型。 高阻态 Rev. A | Page 15 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表11. 引脚描述(续) 名称 CLK_CFG1–0 类型 I CLKIN I XTAL O RESET I RESETOUT/ RUNRSTIN I/O (ipu) BOOT_CFG2–0 I 复位期间 /之后的 状态 描述 内核与CLKIN比率控制。这些引脚设置启动时钟频率。 注意，内核退出复位状态后，可以随时设置PMCTL寄存器中的PLL倍频器和分 频器以更改工作频率。允许值如下： 00 = 8:1 01 = 32:1 10 = 16:1 11 = 保留 本地时钟输入。与XTAL一起使用。CLKIN为时钟输入。它配置处理器以使用内 部时钟发生器或外部时钟源。将必要的元件连接到CLKIN和XTAL可使能内部时 钟发生器。将外部时钟连接到CLKIN，同时不连接XTAL，可将处理器配置为使 用外部时钟源，如外部时钟振荡器。CLKIN不得中止、更改或在额定频率以下 工作。 晶振端子。与CLKIN一起使用以驱动外部晶振。 处理器复位。将处理器复位至已知状态。解除置位后会延迟4096 CLKIN周期以 便PLL锁定。经过此时间后，内核开始从硬件复位矢量地址执行程序。RESET 输入在上电时必须置位(低电平)。 复位输出/运行输入复位。此引脚的默认设置为复位输出。此引脚还有一个功 能，即用作RUNRSTIN，将RUNRSTCTL寄存器的位0置1可使能该功能。更多 信息请参阅《ADSP-214xx SHARC处理器硬件参考》。 引导配置选择。这些引脚选择处理器的引导模式(见表9)。BOOT_CFG引脚必 须在RESET(硬件和软件)置位之前有效。 表11的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部 下拉电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑 电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26k–63k Ω。内部 下拉电阻的范围为31k–85k Ω。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 本表中，除热二极管引脚外，所有其它引脚均为LVTTL兼容型。 1 仅汽车应用型号提供MLB引脚。 表12. 引脚列表，电源和地 名称 VDD_INT VDD_EXT GND1 VDD_THD 1 类型 P P G P 描述 内部电源 I/O电源 地 热二极管电源。不用时，此引脚可悬空。 裸露焊盘须电连接和热连接到GND。为此，应将裸露焊盘焊接到大小与之相同的GND PCB焊盘。GND PCB焊盘应可靠地连接到PCB中的GND层，以实现最佳 的电性能和热性能。封装未提供单独的GND引脚。 Rev. A | Page 16 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 技术规格 工作条件 300 MHz 1 350 MHz 400 MHz 参数 描述 最小值 标称值 最大值 最小值 标称值 最大值 最小值 标称值 最大值 单位 VDD_INT VDD_EXT VDD_THD VIH2 内部(内核)电源电压 外部(I/O)电源电压 热二极管电源电压 高电平输入电压 (VDD_EXT = 最大值时) 低电平输入电压 (VDD_EXT = 最小值时) 高电平输入电压 (VDD_EXT = 最大值时) 低电平输入电压 (VDD_EXT = 最小值时) 结温100引脚 LQFP_EP (TAMBIENT 0°C至+70°C) 结温100引脚 LQFP_EP (TAMBIENT –40°C至+85°C) 1.05 3.13 3.13 2.0 1.15 3.47 3.47 3.6 1.05 3.13 3.13 2.0 1.15 3.47 3.47 3.6 1.05 3.13 3.13 2.0 1.15 3.47 3.47 3.6 V V V V –0.3 0.8 –0.3 0.8 –0.3 0.8 V 2.2 VDD_EXT 2.2 VDD_EXT 2.2 VDD_EXT V –0.3 +0.8 –0.3 +0.8 –0.3 +0.8 V 0 110 0 110 0 110 °C –40 125 –40 125 –40 125 °C VIL4 VIH_CLKIN3 VIL_CLKIN TJ TJ 1.1 1.1 1.1 TJ 结温176引脚 LQFP_EP (TAMBIENT 0°C至+70°C) 0 110 0 110 0 110 °C TJ 结温176引脚 LQFP_EP (TAMBIENT –40°C至+85°C) –40 125 –40 125 –40 125 °C 1 规格如有变更恕不另行通知。 适用于输入和双向引脚： ADDR23–0, DATA15–0, FLAG3–0, DAI_Px, DPI_Px, BOOT_CFGx, CLK_CFGx, RUNRSTIN, RESET, TCK, TMS, TDI, TRST, AMI_ACK, MLBCLK, MLBDAT, MLBSIG. 3 适用于输入引脚CLKIN、WDT_CLKIN。 2 Rev. A | Page 17 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 电气特性 300 MHz 1 参数 VOH2 IOZH6, 7 描述 高电平输出 电压 低电平输出 电压 高电平输入 电流 低电平输入 电流 低电平输入 电流上拉 三态漏电流 IOZL6 三态漏电流 IOZLPU7 三态漏电流 上拉 三态漏电流 下拉 电源电流 (内部) 输入电容 VOL2 IIH4, 5 IIL4 IILPU5 IOZHPD8 IDD-INTYP9, 10 CIN11, 12 测试条件 最小值 @ VDD_EXT = 最小值， 2.4 IOH = –1.0 mA3 @ VDD_EXT = 最小值， IOL = 1.0 mA3 @ VDD_EXT = 最大值， VIN = VDD_EXT最大值 @ VDD_EXT = 最大值， VIN = 0 V @ VDD_EXT = 最大值， VIN = 0 V @ VDD_EXT = 最大值， VIN = VDD_EXT最大值 @ VDD_EXT = 最大值， VIN = 0 V @ VDD_EXT = 最大值， VIN = 0 V @ VDD_EXT = 最大值， VIN = VDD_EXT最大值 VDDINT =1.1 V, ASF = 1, TJ = 25°C CASE = 25°C 350 MHz 最大值 最小值 2.4 最大值 400 MHz 最小值 2.4 最大值 单位 V 0.4 0.4 0.4 V 10 10 10 µA 10 10 10 µA 200 200 200 µA 10 10 10 µA 10 10 10 µA 200 200 200 µA 200 200 200 µA 410 450 500 mA 5 5 5 pF 1 规格如有变更恕不另行通知。 2 适用于输出和双向引脚： ADDR23–0, DATA15–0, AMI_RD, AMI_WR, FLAG3–0, DAI_Px, DPI_Px, EMU, TDO, RESETOUT MLBSIG, MLBDAT, MLBDO, MLBSO, SDRAS, SDCAS, SDWE, SDCKE, SDA10, SDDQM, MS0-1. 3 有关典型驱动电流能力，参见第54页的输出驱动电流。 4 适用于输入引脚： BOOT_CFGx, CLK_CFGx, TCK, RESET, CLKIN. 5 适用于含内部上拉电阻的输入引脚： TRST, TMS, TDI. 6 适用于三态引脚： TDO. 7 适用于含上拉电阻的三态引脚： DAI_Px, DPI_Px, EMU. 8 适用于含下拉电阻的三态引脚： SDCLK. 9 典型内部电流数据反映标称工作条件。 10 更多信息参见工程师笔记“估算ADSP-214xx SHARC处理器功耗”(EE-348)。 11 适用于所有信号引脚。 12 保证符合要求，但未经测试。 Rev. A | Page 18 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 总功耗 表14. 静态电流—IDD_STATIC (mA)1 总功耗包括两个分量： 1. 内部功耗 2. 外部功耗 TJ (°C) 内部功耗也有两个分量： –45 –35 –25 –15 –5 +5 +15 +25 +35 +45 +55 +65 +75 +85 +95 +105 +115 +125 1. 漏电流引起的静态功耗。表13显示了静态功耗(IDD-STATIC) 与结温(TJ)和内核电压(VDD_INT)的关系。 2. 晶 体 管 开 关 特 性 和 处 理 器 活 动 水 平 引 起 的 动 态 功 耗 (IDD-DYNAMC)。活动水平由“活动比例因子”(ASF)来衡量， 它代表处理器内核上运行的应用程序代码，包括外设和 外部端口的各种活动水平(表13)。动态功耗由具体应用 乘以ASF来计算，使用基线动态功耗作为参考。 外部功耗是由外部引脚的开关活动引起。 ASF与CCLK频率和VDD_INT相关数据(表14)共同来计算这一 部分功耗。第二部分是由外设时钟(PCLK)域的晶体管开关 引起的，IDD_INT规格方程式中已包括该部分。 表13. 活动比例因子(ASF)1 活动 空闲 低 中低 中高 峰值典型(50:50)2 峰值典型(60:40)2 峰值典型(70:30)2 高典型 高 峰值 1 2 比例因子(ASF) 0. 2 9 0.53 0.61 0.77 0.85 0.93 1.00 1.16 1.25 1.31 1 1.05 V 96 103 113 127 147 171 201 237 279 331 391 464 547 645 761 897 1047 1219 VDD_INT (V) 1.10 V 118 126 138 155 177 206 240 280 329 389 458 539 633 746 877 1026 1198 1397 1.15 V 144 154 168 187 212 245 285 331 388 455 533 626 731 860 1007 1179 1372 1601 有效温度和电压范围取决于型号。参见第17页的工作条件。 表15. CCLK域的基线动态电流(mA，ASF = 1.0)1, 2 fCCLK (MHz) 100 150 200 250 300 350 400 有关ASF表特定的功耗矢量的更多信息，请参阅“估算ADSP-214xx SHARC 处理器功耗”(EE-348)。 连续指令环路(内核)与SDRAM控制代码读写的比值。 1 2 Rev. A | 1.05 V 84 126 165 207 246 286 326 电压(V DD_INT) 1.10 V 1.15 V 88 92 133 139 174 183 217 229 260 273 302 318 344 361 这些值不是作为独立的最大值规格加以保证，必须与依据第18页的电气 特性所示方程式计算的静态电流结合考虑。 有效频率和电压范围取决于型号。参见第17页的工作条件。 Page 19 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 ESD灵敏度 绝对最大额定值 超出表16所列值可能会导致器件永久性损坏。这只是额定 最值，不表示在这些条件下或者在任何其它超出本技术规 ESD(静电放电)敏感器件。 范操作章节中所示规格的条件下，器件能够正常工作。长 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 期在绝对最大额定值条件下工作会影响器件的可靠性。 表16. 绝对最大额定值 参数 内部(内核)电源电压(VDD_INT) 外部(I/O)电源电压(VDD_EXT) 热二极管电源电压 (VDD_THD) 输入电压 输出电压摆幅 额定值 –0.3 V至+1.32 V –0.3 V至+3.6 V –0.3 V至+3.6 V 最大功耗 关于最大功耗的详细热和功耗信息，参见工程师笔记“估 算ADSP-214xx SHARC处理器功耗”(EE-348)。关于封装热特 性的信息，参见第55页的热特性。 –0.5 V至+3.6 V 存储温度范围 偏置时的结温 至 DD_EXT +0.5 V 至 时序规格 应严格遵守给出的时序要求。请勿通过加减其它参数来获 得某些参数。虽然对于个别器件，加减计算可以获得有意 封装信息 义的结果，但本数据手册给出的值反映的是统计变化和最 图3所示的信息提供了ADSP-2148x处理器封装标识的详 差情况。因此，将参数相加以获得更长的时间没有意义。 情。产品供货的完整列表请参阅第66页的订购指南。 电压基准电平参见测试条件下第54页的图43。 “开关特性”说明了处理器如何改变其信号。处理器外部的 电路必须兼容这些信号特性。开关特性描述处理器在给定 情况下如何工作。使用开关特性确保与处理器相连的器件 的(如存储器等)所有时序要求都得到满足。 “时序要求”适用于受处理器外部电路控制的信号，如读操 作的数据输入。时序要求保证处理器与其它器件一起正常 工作。 图3. 典型封装标识 内核时钟要求 处理器的内部时钟(CLKIN的倍数)为内部存储器、处理器 1 表17. 峰值标识信息 标识码 t pp Z cc vvvvvv.x n.n # yyww 1 内核和串行端口提供时钟信号。处理器内部时钟频率与外 字段说明 温度范围 封装类型 RoHS合规选项 参见订购指南 组装批次代码 芯片版本 符合RoHS标准 日期代码 部(CLKIN)时钟频率的比值通过CLK_CFG1–0引脚配置， 应在复位期间进行。 处理器内部时钟的开关频率高于系统输入时钟(CLKIN)。 为产生内部时钟，处理器使用内部锁相环(PLL，见图4)。 这种基于PLL的时序可将系统时钟(CLKIN)信号与处理器内 部时钟之间的偏斜降至最低。 仅限非汽车应用型号。关于汽车应用型号的标识信息，请联系ADI公司。 Rev. A | Page 20 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 电压控制振荡器(VCO) fINPUT = CLKIN(输入分频器禁用时)，或者 应用设计中，所选的PLL倍频器值应使得VCO频率绝不会 fINPUT = CLKIN ÷ 2(输入分频器使能时) 超过表20规定的fVCO。 注意时钟周期的定义，它是CLKIN和适当比例控制的函数， • 如果未使能输入分频器(INDIV = 0)，CLKIN与PLLM的乘 如表18所示。ADSP-2148x外设的所有时序规格均相对于tPCLK 而定义。关于各外设的时序信息，参见相关外设部分。 积不得超过表20规定的fVCO(最大值)的1/2。 • 如果已使能输入分频器(INDIV = 1)，CLKIN与PLLM的乘 表18. 时钟周期 积不得超过表20规定的fVCO(最大值)。 时序 要求 tCK tCCLK tPCLK tSDCLK VCO频率计算如下： fVCO = 2 × PLLM × fINPUT fCCLK = (2 × PLLM × fINPUT) ÷ PLLD 其中： fVCO = VCO输出 描述 CLKIN时钟周期 处理器内核时钟周期 外设时钟周期 = 2 × tCCLK SDRAM时钟周期 = (tCCLK) × SDCKR 图4显示了采用外部振荡器或晶体时内核与CLKIN的关系。 PLLM = PMCTL寄存器中设置的倍频器值。复位期间，PLLM 阴影显示的分频器/倍频器模块表示此处的时钟比可以通过 值从CLK_CFG引脚选择的比值获得。 硬件或软件，利用电源管理控制寄存器(PMCTL)设置。更 PLLD = 2、4、8或16，取决于PMCTL寄存器中设置的分频器 多信息请参阅《ADSP-214xx SHARC处理器硬件参考》。 值。复位期间，此值为2。 fINPUT = PLL的输入频率。 PMCTL (SDCKR) PMCTL (PLLBP) CLKIN DIVIDER fINPUT LOOP FILTER VCO fVCO PLL DIVIDER fCCLK CCLK SDRAM DIVIDER BYPASS MUX CLKIN BYPASS MUX PLL XTAL BUF CLK_CFGx/ PMCTL (2 × PLLM) PMCTL (INDIV) PMCTL (PLLD) DIVIDE BY 2 PMCTL (PLLBP) PCLK fVCO ÷ (2 × PLLM) PCLK CCLK RESET DELAY OF 4096 CLKIN CYCLES PIN MUX CLKOUT (TEST ONLY)* RESETOUT 图4. 内核时钟和系统时钟与CLKIN的关系 Page 21 of 68 | RESETOUT CORESRST *CLKOUT (TEST ONLY) FREQUENCY IS THE SAME AS fINPUT. THIS SIGNAL IS NOT SPECIFIED OR SUPPORTED FOR ANY DESIGN. Rev. A | BUF April 2012 SDCLK ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 上电时序控制 处理器启动的时序要求如表19所示。虽然VDD_EXT与VDD_INT 电路板上共享这些信号的系统必须根据此特性确定 之间没有特定上电时序要求，但系统设计应考虑以下几点。 是否有需要解决的问题。 • 不应让一个电源长时间处于上电状态(> 200 ms)，然 注意，在上电期间，如果VDD_INT电源在VDD_EXT之后上电， 后让另一电源开始斜坡上升。 则任何引脚上都可能观测到大小相当于三态漏电流(上拉/ • 如果VDD_INT电源在VDD_EXT电源之后上电，任何引脚 下拉)的漏电流，哪怕该引脚仅支持输入(例如RESET引 (如RESETOUT和RESET等)实际上都可以暂时驱动， 脚)，直至VDD_INT轨上电为止。 直至VDD_INT轨完成上电。 表19. 上电时序要求(处理器启动) 参数 最小值 最大值 单位 时序要求 tRSTVDD tIVDDEVDD tCLKVDD 1 tCLKRST tPLLRST RESET 低电平，然后VDD_EXT或VDD_INT开启 0 VDD_INT开启，然后VDD_EXT开启 –200 +200 ms VDD_INT和VDD_EXT有效，然后CLKIN有效 0 200 ms CLKIN有效，然后RESET解除置位 ms 2 µs 3 µs 10 PLL控制建立，然后RESET解除置位 20 RESET解除置位，然后内核复位解除置位 4096 × tCK + 2 × tCCLK 开关特性 tCORERST4, 5 1 2 3 4 5 有效VDD_INT和VDD_EXT假定电源已完全上升至标称值(哪个电源先上电无关紧要)。根据电源子系统的设计不同，电压斜坡速率可能是数微秒到数百毫秒。 假定达到晶振最差情况启动时序要求后，CLKIN信号保持稳定。关于启动时间，请参见晶振制造商的数据手册。如果XTAL引脚和内部振荡器电路与外部晶振一 起使用，假定振荡器最长启动时间为25 ms。 基于CLKIN周期。 上电序列完成之后应用。后续复位至少需要4个CLKIN周期才能使RESET保持低电平，从而正确初始化并恢复所有I/O引脚的默认状态。 4096周期数依据表21的tSRST规格而定。如果未满足建立时间要求，可以给内核复位时间增加一个CLKIN周期，使得最大周期数为4097。 tRSTVDD RESET VDDINT tIVDDEVDD VDDEXT tCLKVDD CLKIN tCLKRST CLK_CFG1–0 tPLLRST tCORERST RESETOUT 图5. 上电时序 Rev. A | Page 22 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 时钟输入 表20. 时钟输入 参数 时序要求 tCK CLKIN周期 CLKIN低电平宽度 tCKL tCKH tCKRF3 tCCLK4 fVCO5 tCKJ6, 7 最小值 CLKIN高电平宽度 CLKIN上升/下降(0.4 V至2.0 V) CCLK周期 VCO频率 CLKIN抖动容差 300 MHz 最大值 最小值 350 MHz 最大值 最小值 400 MHz 最大值 单位 26.661 1002 22.81 1002 201 1002 ns 3 . 33 10 2.85 10 2.5 10 ns 1 仅适用于CLK_CFG1–0 = 00且PMCTL的PLL控制位为默认值的情况。 仅适用于CLK_CFG1–0 = 01且PMCTL的PLL控制位为默认值的情况。 3 通过仿真保证，但未在芯片上进行测试。 4 对PMCTL寄存器PLL控制位的任何改变都必须满足内核时序规格tCCLK。 5 VCO图参见第21页的图4。 6 为进行精确时序分析，实际输入抖动应与交流规格一起考虑。 7 抖动规格表示抖动的最大峰峰值时间间隔误差(TIE)。 2 tCKJ tCK CLKIN tCKH tCKL 图6. 时钟输入 时钟信号 ADSP-2148x可以使用外部时钟或晶体。参见第13页表11的 率是利用25 MHz晶体和PLL倍频器比16:1实现的(CCLK:CLKIN CLKIN引脚描述。将必要的器件连接到CLKIN和XTAL 实现400 MHz的时钟速度)。要实现最高内核时钟速率，程 后，程序可以配置处理器使用内部时钟发生器。图7显示 序需配置PMCTL寄存器中的倍频器位。 了用于以基频模式工作的晶体的元件连接。注意，时钟速 ADSP-2148x CLKIN R1 XTAL R2 47 C1 22pF Y1 C2 22pF CHOOSE C1 AND C2 BASED ON THE CRYSTAL Y1. R2 SHOULD BE CHOSEN TO LIMIT CRYSTAL DRIVE POWER. REFER TO CRYSTAL MANUFACTURER’S SPECIFICATIONS. 25 MHz TYPICAL VALUES 图7. 以基频模式工作的 晶体的推荐电路 Rev. A | Page 23 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 复位 表21. 复位 参数 时序要求 tWRST1 tSRST 1 最小值 RESET 低电平脉冲宽度 RESET 建立，然后CLKIN变为低电平 最大值 4 × tCK 8 单位 ns ns 上电序列完成之后应用。上电时，在RESET为低电平的同时，处理器内部锁相环需要不超过100 μs的时间，假定VDD和CLKIN保持稳定(不包括外部晶振的 启动时间)。 CLKIN tWRST tSRST RESET 图8. 复位 运行复位 以下时序规格适用于配置为RUNRSTIN的RESETOUT/ RUNRSTIN引脚。 表22. 运行复位 参数 时序要求 tWRUNRST tSRUNRST 最小值 运行RESET低电平脉冲宽度 运行RESET建立，然后CLKIN变为高电平 最大值 ns ns CK 8 CLKIN tWRUNRST tSRUNRST RUNRSTIN 图9. 运行复位 Rev. A | 单位 Page 24 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 中断 以下时序规格适用于配置为IRQ0、IRQ1和IRQ2中断的 FLAG0、 FLAG1和 FLAG2引 脚 ， 以 及 配 置 为 中 断 的 DAI_P20–1和DPI_P14–1引脚。 表23. 中断 参数 时序要求 tIPW 最小值 IRQx脉冲宽度 最大值 2 × tPCLK + 2 单位 ns INTERRUPT INPUTS tIPW 图10. 中断 内核定时器 以 下 时 序 规 格 适 用 于 配 置 为 内 核 定 时 器 (TMREXP)的 FLAG3引脚。 表24. 内核定时器 参数 开关特性 tWCTIM 最小值 TMREXP脉冲宽度 最大值 4 × tPCLK – 1 tWCTIM FLAG3 (TMREXP) 图11. 内核定时器 Rev. A | Page 25 of 68 | April 2012 单位 ns ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 定时器PWM_OUT周期时序 以下时序规格适用于PWM_OUT(脉冲宽度调制)模式下的 timer0和timer1。定时器信号通过DPI SRU路由至DPI_P14–1 引脚。因此，下面提供的时序规格在DPI_P14–1引脚上有效。 表25. 定时器PWM_OUT时序 参数 开关特性 tPWMO 定时器脉冲宽度输出 最小值 最大值 单位 2 × tPCLK – 1.2 2 × (231 – 1) × tPCLK ns tPWMO PWM OUTPUTS 图12. 定时器PWM_OUT时序 定时器WDTH_CAP时序 以下时序规格适用于WDTH_CAP(脉冲宽度计数和捕捉)模 式 下 的 timer0和 timer1。 定 时 器 信 号 通 过 SRU路 由 至 DPI_P14–1引脚。因此，下面提供的时序规格在DPI_P14–1 引脚上有效。 表26. 定时器宽度捕捉时序 参数 时序要求 tPWI 定时器脉冲宽度 最小值 最大值 单位 2 × tPCLK 2 × (231 – 1) × tPCLK ns tPWI TIMER CAPTURE INPUTS 图13. 定时器宽度捕捉时序 Rev. A | Page 26 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 看门狗定时器时序 表27. 看门狗定时器时序 参数 时序要求 tWDTCLKPER 开关特性 tRST tRSTPW WDT时钟上升沿至看门狗定时器 RESET下降沿 复位脉冲宽度 最小值 最大值 单位 100 1000 ns 3 6.4 ns 64 × tWDTCLKPER ns tWDTCLKPER WDT_CLKIN tRST tRSTPW WDTRSTO 图14. 看门狗定时器时序 引脚到引脚直接路由(DAI和DPI) 仅限引脚直接连接(例如DAI_PB01_I到DAI_PB02_O)。 表28. DAI/DPI引脚到引脚路由 参数 时序要求 tDPIO 延迟DAI/DPI引脚输入有效到DAI/DPI输出有效 最小值 最大值 单位 1.5 12 ns DAI_Pn DPI_Pn tDPIO DAI_Pm DPI_Pm 图15. DAI引脚到引脚直接路由 Rev. A | Page 27 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 精密时钟发生器(引脚直接路由) 出不是直接路由至/从DAI引脚(通过引脚缓冲器)，则无时 此时序仅在SRU配置如下时有效：精密时钟发生器(PCG) 序数据可用。所有时序参数和开关特性均适用于外部DAI 直接从DAI引脚(通过引脚缓冲器)获得输入，并将输出直 引脚(DAI_P01 – DAI_P20)。 接发送到DAI引脚。对于其它情况，如果PCG的输入和输 表29. 精密时钟发生器(引脚直接路由) 参数 时序要求 tPCGIW tSTRIG 输入时钟周期 PCG输入时钟下降沿之前的PCG触发建立时间 tPCLK × 4 4.5 ns ns tHTRIG PCG输入时钟下降沿之后的PCG触发保持时间 3 ns PCG输入时钟之后的PCG输出时钟和帧同步有 效沿延迟时间 2.5 开关特性 tDPCGIO 最小值 最大值 10 tDTRIGCLK 10 + (2.5 × tPCGIP) PCG触发之后的PCG输出时钟延迟时间 PCGIP) tDTRIGFS 10 + ((2.5 + D – PH) × tPCGIP) PCG触发之后的PCG帧同步延迟时间 PCGIP) tPCGOW1 输出时钟周期 2 × tPCGIP – 1 D = FSxDIV，PH = FSxPHASE。更多信息请参阅《ADSP-214xx SHARC处理器硬件参考》的“精密时钟发生器”部分。 1 正常工作模式。 tSTRIG tHTRIG DAI_Pn DPI_Pn PCG_TRIGx_I DAI_Pm DPI_Pm PCG_EXTx_I (CLKIN) tPCGIP tDPCGIO DAI_Py DPI_Py PCK_CLKx_O tDTRIGCLK tDPCGIO DAI_Pz DPI_Pz PCG_FSx_O tDTRIGFS 图16. 精密时钟发生器(引脚直接路由) Rev. A | Page 28 of 68 | April 2012 tPCGOW 单位 ns ns ns ns ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 标志 以下提供的时序规格适用于配置为FLAGS的DPI_P14–1、 ADDR7–0、ADDR23–8、DATA7–0和FLAG3–0引脚。有关 标志使用的更多信息，参见第13页的表11。 表30. 标志 参数 时序要求 tFIPW1 开关特性 tFOPW1 1 最小值 最大值 单位 FLAG输入脉冲宽度 2 × tPCLK + 3 ns FLAG输出脉冲宽度 2 × tPCLK – 3 ns 适用于标志连接到DPI_P14–1、ADDR7–0、ADDR23–8、DATA7–0和FLAG3–0引脚的情况。 FLAG INPUTS tFIPW FLAG OUTPUTS tFOPW 图17. 标志 Rev. A | Page 29 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 SDRAM接口时序(166 MHz SDCLK) 表31. SDRAM接口时序 参数 时序要求 tSSDAT tHSDAT 开关特性 tSDCLK1 tSDCLKH tSDCLKL tDCAD2 tHCAD2 tDSDAT tENSDAT 最小值 最大值 单位 SDCLK之前DATA建立时间 SDCLK之后DATA保持时间 0.7 1.23 ns ns SDCLK周期 SDCLK高电平宽度 SDCLK低电平宽度 SDCLK之后命令、ADDR、数据延迟时间 SDCLK之后命令、ADDR、数据保持时间 SDCLK之后数据禁用时间 SDCLK之后数据使能时间 6 2.2 2.2 ns ns ns ns ns ns ns 4 1 5.3 0.3 1 系统应使用速度等级高于所需SDRAM控制器速度的SDRAM型号。例如，要以166 MHz运行SDRAM控制器，应使用速度等级为183 MHz或更高的 SDRAM型号。有关SDRAM接口硬件设计指南的更多信息，参见工程师笔记“SDRAM存储器与SHARC处理器接口”(EE-286)。 2 命令引脚包括： SDCAS, SDRAS, SDWE, MSx, SDA10, SDCKE. tSDCLKH tSDCLK SDCLK tSSDAT tHSDAT tSDCLKL DATA (IN) tDCAD tENSDAT tHCAD DATA (OUT) tDCAD tHCAD COMMAND/ADDR (OUT) 图18. SDRAM接口时序 Rev. A | Page 30 of 68 | April 2012 tDSDAT ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 AMI读取 与存储器异步接口时使用以下规格。注意，AMI_ACK、 ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适 用于异步访问模式。 表32. AMI读取 参数 时序要求 tDAD1, 2, 3 地址选择延迟到数据有效 1, 3 tDRLD AMI_RD 低电平到数据有效 数据建立到AMI_RD高电平 tSDS tHDRH4, 5 从AMI_RD高电平到数据保持 2, 6 tDAAK 从地址选择到AMI_ACK延迟 tDSAK4 从AMI_RD低电平到AMI_ACK延迟 开关特性 tDRHA AMI_RD高电平之后地址选择保持时间 地址选择到AMI_RD低电平 tDARL2 tRW AMI_RD 脉冲宽度 tRWR AMI_RD 高电平至AMI_RD低电平 W = (AMICTLx寄存器指定的等待状态数) × tSDCLK RHC = (AMICTLx寄存器指定的读取保持周期数) × tSDCLK PREDIS = 0时 HI = RHC：从同一模块的读到读 HI = RHC + IC：从不同模块的读到读 HI = RHC + Max (IC, (4 × tSDCLK))：从相同或不同模块的读到写 PREDIS = 1时 HI = RHC + Max (IC, (4 × tSDCLK))：从相同或不同模块的读到写 HI = RHC + (3 × tSDCLK)：从同一模块的读到读 HI = RHC + Max (IC, (3 × tSDCLK)：从不同模块的读到读 IC = (AMICTLx寄存器指定的空闲周期数) × tSDCLK H = (AMICTLx寄存器指定的保持周期数) × tSDCLK 最小值 最大值 单位 W + tSDCLK –5.4 W – 3.2 ns ns ns ns ns ns 2.5 0 tSDCLK –9.5 + W W–7 RHC + 0.20 SDCLK – 3.8 W – 1.4 SDCLK – 1 1 数据延迟/建立：系统必须满足tDAD、tDRLD或tSDS要求。 以MSx的下降沿为基准。 3 tDAD和tDRLD参数的时序要求值的上限适用于AMI_ACK始终为高电平的情况。 4 注意，AMI_ACK、ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适用于异步访问模式。 5 数据保持：用户必须满足异步访问模式的tHDRH要求。给定容性和直流负载时，保持时间的计算参见第54页的测试条件。 6 AMI_ACK延迟/建立：用户必须满足tDAAK或tDSAK要求，以使AMI_ACK解除置位(低电平)。 2 Rev. A | Page 31 of 68 | April 2012 ns ns ns ns ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 AMI_ADDR AMI_MSx tDARL tRW tDRHA AMI_RD tDRLD tSDS tDAD tHDRH AMI_DATA tRWR tDSAK tDAAK AMI_ACK AMI_WR 图19. AMI读取 Rev. A | Page 32 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 AMI写入 与存储器异步接口时使用以下规格。注意，AMI_ACK、 ADDR、DATA、AMI_RD、AMI_WR和选通时序参数仅适 用于异步访问模式。 表33. AMI写入 参数 时序要求 tDAAK1, 2 从地址选择到AMI_ACK延迟 1, 3 tDSAK 从AMI_WR低电平到AMI_ACK延迟 开关特性 tDAWH2 地址选择到AMI_WR解除置位 2 tDAWL 地址选择到AMI_WR低电平 tWW AMI_WR 脉冲宽度 tDDWH AMI_WR高电平之前数据建立时间 tDWHA AMI_WR解除置位之后地址保持时间 AMI_WR解除置位之后数据保持时间 tDWHD tDATRWH4 AMI_WR解除置位之后数据禁用时间 5 tWWR AMI_WR 高电平至AMI_WR低电平 tDDWR AMI_WR低电平之前数据禁用时间 tWDE AMI_WR 低电平到数据使能 W = (AMICTLx寄存器指定的等待状态数) × tSDCLK H = (AMICTLx寄存器指定的保持周期数) × tSDCLK 最小值 SDCLK – 3.1 + 最大值 单位 tSDCLK – 9.7 + W W–6 ns ns W SDCLK – 3 W – 1.3 SDCLK – 3.7 + W H + 0.15 H SDCLK – 4.3 + H SDCLK – 1.5 + H SDCLK – 6 SDCLK – 3.7 tSDCLK + 4.9 + H 1 AMI_ACK延迟/建立：系统必须满足tDAAK或tDSAK要求，以使AMI_ACK解除置位(低电平)。 以MSx的下降沿为基准。 3 注意，AMI_ACK、AMI_RD、AMI_WR和选通时序参数仅适用于异步访问模式。 4 给定容性和直流负载时，保持时间的计算参见第54页的测试条件。 5 写到写：tSDCLK + H，适用于相同模块和不同模块两种情况。写到读：3 × tSDCLK + H，适用于相同模块和不同模块两种情况。 2 AMI_ADDR AMI_MSx tDAWH tDAWL tDWHA tWW AMI_WR tWWR tWDE tDATRWH tDDWH AMI_DATA tDSAK tDWHD tDAAK AMI_ACK AMI_RD 图20. AMI写入 Rev. A | Page 33 of 68 | April 2012 tDDWR ns ns ns ns ns ns ns ns ns ns ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 串行端口 在从器件发送模式和主器件接收模式下，串行端口最大频 迟和帧同步建立/保持；2) 数据延迟和数据建立/保持；3) 率为fPCLK/8。在主器件发送模式和从器件接收模式下，串 SCLK宽度。 行端口最大时钟频率为fPCLK/4。为确定在时钟速度n时两个 串行端口信号(SCLK、帧同步、数据通道A、数据通道B)通 器件之间通信是否可行，必须确认以下规格：1) 帧同步延 过SRU路由至DAI_P20–1引脚。因此，下面提供的时序规 格在DAI_P20–1引脚上有效。 表34. 串行端口—外部时钟 参数 时序要求 tSFSE1 2.5 tHFSE1 SCLK之后帧同步保持时间 (发送或接收模式下外部产生的帧同步) 2.5 tSDRE1 tHDRE1 tSCLKW tSCLK 开关特性 tDFSE2 接收SCLK之前接收数据建立时间 SCLK之后接收数据保持时间 SCLK宽度 SCLK周期 1.9 2.5 (tPCLK × 4) ÷ 2 – 1.5 tPCLK × 4 tDDTE2 tHDTE2 2 最大值 SCLK之前帧同步建立时间 (发送或接收模式下外部产生的帧同步) tHOFSE2 1 最小值 单位 ns ns SCLK之后帧同步延迟时间 (发送或接收模式下内部产生的帧同步) SCLK之后帧同步保持时间 (发送或接收模式下内部产生的帧同步) 发送SCLK之后发送数据延迟时间 发送SCLK之后发送数据保持时间 ns ns ns ns 10.25 ns 2 ns ns ns 9 2 以采样沿为基准。 以驱动沿为基准。 表35. 串行端口—内部时钟 参数 时序要求 SCLK之前帧同步建立时间 tSFSI1 (发送或接收模式下外部产生的帧同步) SCLK之后帧同步保持时间 tHFSI1 (发送或接收模式下外部产生的帧同步) SCLK之前接收数据建立时间 tSDRI1 SCLK之后接收数据保持时间 tHDRI1 开关特性 SCLK之后帧同步延迟时间(发送模式下内部产生的帧同步) tDFSI2 tHOFSI2 SCLK之后帧同步保持时间(发送模式下内部产生的帧同步) SCLK之后帧同步延迟时间(接收模式下内部产生的帧同步) tDFSIR2 tHOFSIR2 SCLK之后帧同步保持时间(接收模式下内部产生的帧同步) 2 SCLK之后发送数据延迟时间 tDDTI SCLK之后发送数据保持时间 tHDTI2 发送或接收SCLK宽度 tSCKLIW 1 2 最小值 Page 34 of 68 | 单位 7 ns 2.5 7 2.5 ns ns ns –1 ns –1 ns ns ns ns 3.25 –2 2 × tPCLK – 1.5 以采样沿为基准。 以驱动沿为基准。 Rev. A | 最大值 April 2012 2 × tPCLK + 1.5 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 DATA RECEIVE—INTERNAL CLOCK DRIVE EDGE DATA RECEIVE—EXTERNAL CLOCK SAMPLE EDGE DRIVE EDGE tSCLKIW SAMPLE EDGE tSCLKW DAI_P20–1 (SCLK) DAI_P20–1 (SCLK) tDFSIR tDFSE tSFSI tHOFSIR tHFSI tSFSE tHFSE tSDRE tHDRE tHOFSE DAI_P20–1 (FS) DAI_P20–1 (FS) tSDRI tHDRI DAI_P20–1 (DATA CHANNEL A/B) DAI_P20–1 (DATA CHANNEL A/B) DATA TRANSMIT—INTERNAL CLOCK DRIVE EDGE DATA TRANSMIT—EXTERNAL CLOCK SAMPLE EDGE DRIVE EDGE tSCLKIW SAMPLE EDGE tSCLKW DAI_P20–1 (SCLK) DAI_P20–1 (SCLK) tDFSI tDFSE tHOFSI tSFSI tHFSI tSFSE tHOFSE DAI_P20–1 (FS) DAI_P20–1 (FS) tDDTI tDDTE tHDTI tHDTE DAI_P20–1 (DATA CHANNEL A/B) DAI_P20–1 (DATA CHANNEL A/B) 图21. 串行端口 Rev. A | Page 35 of 68 | April 2012 tHFSE ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表36. 串行端口—外部晚帧同步 参数 开关特性 tDDTLFSE1 tDDTENFS1 1 最小值 自晚外部发送帧同步或外部接收帧同步(MCE = 1、MFD = 0) 起的数据延迟时间 数据使能时间(MCE = 1、MFD = 0) 最大值 8.5 ns ns 0 .5 tDDTLFSE和tDDTENFS参数适用于左对齐和DSP串行模式，而且MCE = 1、MFD = 0。 EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0 DRIVE SAMPLE DRIVE DAI_P20–1 (SCLK) tHFSE/I tSFSE/I DAI_P20–1 (FS) tDDTE/I tDDTENFS DAI_P20–1 (DATA CHANNEL A/B) tHDTE/I 2ND BIT 1ST BIT tDDTLFSE LATE EXTERNAL TRANSMIT FS DRIVE SAMPLE DRIVE DAI_P20–1 (SCLK) tHFSE/I tSFSE/I DAI_P20–1 (FS) tDDTE/I tDDTENFS DAI_P20–1 (DATA CHANNEL A/B) tHDTE/I 2ND BIT 1ST BIT t 图22. 外部晚帧同步 1 1 此图反映了为支持左对齐模式所做的改变。 Rev. A | Page 36 of 68 | April 2012 单位 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 表37. 串行端口—使能和三态 参数 开关特性 tDDTEN1 tDDTTE1 tDDTIN1 1 最小值 最大值 单位 11.5 ns ns ns 2 自外部发送SCLK起的数据使能时间 自外部发送SCLK起的数据禁用时间 自内部发送SCLK起的数据使能时间 –1.5 以驱动沿为基准。 DRIVE EDGE DRIVE EDGE DAI_P20–1 (SCLK, EXT) tDDTEN tDDTTE DAI_P20–1 (DATA CHANNEL A/B) DRIVE EDGE DAI_P20–1 (SCLK, INT) tDDTIN DAI_P20–1 (DATA CHANNEL A/B) 图23. 串行端口—使能和三态 Rev. A | Page 37 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 SPORTx_TDV_O输出信号(路由单元)在SPORT多通道模式 下有效。在发送时隙(通过活动通道选择寄存器使能)， SPORTx_TDV_O置位以便与外部器件通信。 表38. 串行端口—TDV(发送数据有效) 参数 开关特性1 tDRDVEN tDFDVEN tDRDVIN tDFDVIN 1 最小值 最大值 3 自外部时钟驱动沿起的TDV置位延迟时间 自外部时钟驱动沿起的TDV解除置位延迟时间 自内部时钟驱动沿起的TDV置位延迟时间 自内部时钟驱动沿起的TDV解除置位延迟时间 8 –1 2 以驱动沿为基准。 DRIVE EDGE DRIVE EDGE DAI_P20–1 (SCLK, EXT) TDVx DAI_P20-1 tDFDVEN tDRDVEN DRIVE EDGE DRIVE EDGE DAI_P20–1 (SCLK, INT) TDVx DAI_P20-1 tDFDVIN tDRDVIN 图24. 串行端口—TDM内部和外部时钟 Rev. A | Page 38 of 68 | April 2012 单位 ns ns ns ns ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 输入数据端口(IDP) IDP的 时 序 要 求 如 表 34所 示 。 IDP信 号 通 过 SRU路 由 至 DAI_P20–1引 脚 。 因 此 ， 下 面 提 供 的 时 序 规 格 在 DAI_P20–1引脚上有效。 表39. 输入数据端口(IDP) 参数 时序要求 tSISFS1 tSIHFS1 tSISD1 tSIHD1 tIDPCLKW tIDPCLK 1 最小值 3.8 2.5 2.5 2.5 (tPCLK × 4) ÷ 2 – 1 tPCLK × 4 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 串行时钟上升沿之前数据建立时间 串行时钟上升沿之后数据保持时间 时钟宽度 时钟周期 最大值 单位 ns ns ns ns ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 tIPDCLK SAMPLE EDGE DAI_P20–1 (SCLK) tIPDCLKW tSISFS tSIHFS DAI_P20–1 (FS) tSISD tSIHD DAI_P20–1 (SDATA) 图25. IDP主器件时序 Rev. A | Page 39 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 并行数据采集端口(PDAP) SHARC处理器硬件参考》的“PDAP”部分。注意，20位外 PDAP的时序要求如表35所示。PDAP是IDP通道0的并行工 部PDAP数据可以通过ADDR23–4引脚或DAI引脚提供。 作 模 式 。 有 关 PDAP操 作 的 详 情 ， 参 见 《 ADSP-214xx 表40. 并行数据采集端口(PDAP) 参数 时序要求 tSPHOLD1 tHPHOLD1 tPDSD1 tPDHD1 tPDCLKW tPDCLK 开关特性 tPDHLDD tPDSTRB 1 最小值 最大值 单位 PDAP_CLK采样沿之前PDAP_HOLD建立时间 PDAP_CLK采样沿之后PDAP_HOLD保持时间 PDAP_CLK采样沿之前PDAP_DAT建立时间 PDAP_CLK采样沿之后PDAP_DAT保持时间 时钟宽度 时钟周期 2.5 2.5 3 . 85 2.5 (tPCLK × 4) ÷ 2 – 3 tPCLK × 4 ns ns ns ns ns ns 一个字的最后PDAP_CLK捕捉沿之后PDAP选通延迟时间 PDAP选通脉冲宽度 PCLK + 3 2 × tPCLK – 1.5 ns ns PDAP_DATA的来源引脚是ADDR23–4或DAI引脚。PDAP_CLK和PDAP_HOLD的来源引脚是：1) DAI引脚；2) CLKIN(通过PCG)；3) DAI引脚(通过PCG)； 4) ADDR3–2引脚。 SAMPLE EDGE tPDCLK tPDCLKW DAI_P20–1 (PDAP_CLK) tHPHOLD tSPHOLD DAI_P20–1 (PDAP_HOLD) tPDHD tPDSD DAI_P20–1/ ADDR23–4 (PDAP_DATA) tPDHLDD DAI_P20–1 (PDAP_STROBE) 图26. PDAP时序 Rev. A | Page 40 of 68 | April 2012 tPDSTRB ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 采样速率转换器—串行输入端口 ASRC输入信号通过SRU从DAI_P20–1引脚路由。因此，表 41提供的时序规格在DAI_P20–1引脚上有效。 表41. ASRC串行输入端口 参数 时序要求 tSRCSFS1 tSRCHFS1 tSRCSD1 tSRCHD1 tSRCCLKW tSRCCLK 1 最小值 4 5.5 4 5.5 (tPCLK × 4) ÷ 2 – 1 tPCLK × 4 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 串行时钟上升沿之前数据建立时间 串行时钟上升沿之后数据保持时间 时钟宽度 时钟周期 最大值 单位 ns ns ns ns ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 SAMPLE EDGE tSRCCLK tSRCCLKW DAI_P20–1 (SCLK) tSRCSFS tSRCHFS DAI_P20–1 (FS) tSRCSD tSRCHD DAI_P20–1 (SDATA) 图27. ASRC串行输入端口时序 Rev. A | Page 41 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 采样速率转换器—串行输出端口 相对于串行时钟的保持和延迟时间规格。注意，串行时钟 对于串行输出端口，帧同步为输入，而且它应满足相对于 上升沿为采样沿，下降沿为驱动沿。 输出端口SCLK的建立和保持时间要求。传输数据输出具有 表42. ASRC串行输出端口 参数 时序要求 tSRCSFS1 tSRCHFS1 tSRCCLKW tSRCCLK 开关特性 tSRCTDD1 tSRCTDH1 1 最小值 最大值 4 5.5 (tPCLK × 4) ÷ 2 – 1 tPCLK × 4 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 时钟宽度 时钟周期 ns ns ns ns 9.9 串行时钟下降沿之后发送数据延迟时间 串行时钟下降沿之后发送数据保持时间 1 单位 ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 SAMPLE EDGE tSRCCLK tSRCCLKW DAI_P20–1 (SCLK) tSRCSFS tSRCHFS DAI_P20–1 (FS) tSRCTDD tSRCTDH DAI_P20–1 (SDATA) 图28. ASRC串行输出端口时序 Rev. A | Page 42 of 68 | April 2012 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 脉宽调制发生器(PWM) 以 下 时 序 规 格 适 用 于 ADDR23–8/DPI_14–1引 脚 配 置 为 PWM的情况。 表43. 脉宽调制(PWM)时序 参数 开关特性 tPWMW tPWMP 最小值 PCLK – 2 PWM输出脉冲宽度 PWM输出周期 2 × tPCLK – 1.5 tPWMW PWM OUTPUTS tPWMP 图29. PWM时序 Rev. A | Page 43 of 68 | April 2012 最大值 单位 (216 – 2) × tPCLK – 2 (216 – 1) × tPCLK – 1.5 ns ns ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 S/PDIF发送器 S/PDIF发送器的串行数据输入可以格式化为左对齐、I2S或 右对齐，字宽为16、18、20或24位。以下部分提供发送器 的时序。 S/PDIF发送器—串行输入波形 图30显示右对齐模式。对于左声道，帧同步为高电平；对 于右声道，帧同步为低电平。数据在串行时钟的上升沿有 效。MSB在24位输出模式下延迟最短时间，在16位输出模 式下延迟最长时间(相对于帧同步转换)，因此，当每个帧 同步周期具有64个串行时钟周期时，数据的LSB与下一帧 同步转换右对齐。 表44. S/PDIF发送器右对齐模式 参数 时序要求 tRJD 右对齐模式下帧同步到MSB延迟时间 16位字模式 18位字模式 20位字模式 24位字模式 单位 16 14 12 8 SCLK SCLK SCLK SCLK LEFT/RIGHT CHANNEL DAI_P20–1 FS DAI_P20–1 SCLK DAI_P20–1 SDATA 标称值 tRJD LSB MSB MSB–1 MSB–2 图30. 右对齐模式 Rev. A | Page 44 of 68 | April 2012 LSB+2 LSB+1 LSB ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 图31显示默认I2S对齐模式。对于左声道，帧同步为低电 平；对于右声道，帧同步为高电平。数据在串行时钟的上 升沿有效。MSB与帧同步转换左对齐，但有延迟。 表45. S/PDIF发送器I2S模式 参数 时序要求 tI2SD I2S模式下帧同步到MSB延迟时间 标称值 单位 1 S C LK 标称值 单位 0 S C LK LEFT/RIGHT CHANNEL DAI_P20–1 FS DAI_P20–1 SCLK tI2SD DAI_P20–1 SDATA MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB 图31. I 2S对齐模式 图32显示左对齐模式。对于左声道，帧同步为高电平；对 于右声道，帧同步为低电平。数据在串行时钟的上升沿有 效。MSB与帧同步转换左对齐，无延迟。 表46. S/PDIF发送器左对齐模式 参数 时序要求 tLJD 左对齐模式下帧同步到MSB延迟时间 DAI_P20–1 FS LEFT/RIGHT CHANNEL DAI_P20–1 SCLK tLJD DAI_P20–1 SDATA MSB MSB–1 MSB–2 LSB+2 LSB+1 图32. 左对齐模式 Rev. A | Page 45 of 68 | April 2012 LSB ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489 S/PDIF发送器输入数据时序 S/PDIF发送器的时序要求如表47所示。输入信号通过SRU 路由至DAI_P20–1引脚。因此，下面提供的时序规格在 DAI_P20–1引脚上有效。 表47. S/PDIF发送器输入数据时序 参数 时序要求 tSISFS1 tSIHFS1 tSISD1 tSIHD1 tSITXCLKW tSITXCLK tSISCLKW tSISCLK 1 最小值 最大值 3 3 3 3 9 20 36 80 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 串行时钟上升沿之前数据建立时间 串行时钟上升沿之后数据保持时间 发送时钟宽度 发送时钟周期 时钟宽度 时钟周期 单位 ns ns ns ns ns ns ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 SAMPLE EDGE tSITXCLKW tSITXCLK DAI_P20–1 (TxCLK) tSISCLK tSISCLKW DAI_P20–1 (SCLK) tSISFS tSIHFS DAI_P20–1 (FS) tSISD tSIHD DAI_P20–1 (SDATA) 图33. S/PDIF发送器输入时序 过采样时钟(TxCLK)开关特性 S/PDIF发 送 器 需 要 一 个 过 采 样 时 钟 输 入 。 此 高 频 时 钟 (TxCLK)输入经分频产生内部双相时钟。 表48. 过采样时钟(TxCLK)开关特性 参数 TxCLK频率 = 384 × 帧同步 TxCLK频率 = 256 × 帧同步 帧速率(FS) 最大值 过采样比 × 帧同步