AD6641BCPZRL7-500

250 MHz带宽DPD 观测接收机 AD6641 特性 概述 信噪比(SNR)：65.8 dBFS(fIN最高为250 MHz，500 MSPS) 有效位数(ENOB)：10.5位(fIN最高为250 MHz，500 MSPS， −1.0 dBFS) 无杂散动态范围(SFDR)：80 dBc(fIN最高为250 MHz，500 MSPS， −1.0 dBFS) 出色的线性度 DNL = ±0.5 LSB(典型值)；INL = ±0.6 LSB(典型值) 集成16k × 12 FIFO FIFO回读选项 12位并行CMOS(62.5 MHz) 6位DDR LVDS接口 SPORT (62.5 MHz) SPI (25 MHz) 高速同步功能 1 GHz全功率模拟带宽 集成输入缓冲器 片内基准电压源，无需外部去耦 低功耗 695 mW (500 MSPS) 可编程输入电压范围 1.18 V至1.6 V，标称值1.5 V 采用1.9 V模拟和数字电源供电 1.9 V或3.3 V SPI和SPORT工作模式 时钟占空比稳定器 带可编程时钟和数据对准功能的集成数据时钟输出 AD6641是一款250 MHz带宽数字预失真(DPD)观测接收机， 集成一个12位500 MSPS ADC、一个16k × 12 FIFO和一个多 模式后端，用户可通过串行端口(SPORT)、SPI接口、12位 并行CMOS端口或6位DDR LVDS端口检索存储在集成FIFO 存储器中的数据。它具有出色的动态性能和低功耗特性， 适合电信应用，如要求更宽带宽的数字预失真观测路径 等。芯片上集成了全部必需功能，包括采样保持器与基准 电压源，可提供完整的信号转换解决方案。 片内FIFO允许通过ADC捕捉较短的时间快照，以及以较 低速率进行回读。这样，捕捉的数据可以随时以低得多的 采样速率进行传输，信号处理限制得以降低。FIFO可以在 多种用户可编程模式下工作。在单次捕捉模式下，当捕捉 到ADC数据时，可以通过SPI端口或者使用外部FILL±引脚 来指示。在连续捕捉模式下，数据持续加载到FIFO中，并 使用FILL±引脚停止该操作。 应用 无线和有线宽带通信 通信测试设备 功率放大器线性化 功能框图 FILL+ FILL– DUMP CLK+ CLOCK AND CONTROL VIN+ FIFO 16k × 12 ADC VIN– REFERENCE SPI CONTROL AND DATA PARALLEL AND SPORT OUTPUTS PCLK+ PCLK– PD[5:0]± IN DDR LVDS MODE OR PD[11:0] IN CMOS MODE SP_SCLK SP_SDFS SP_SDO FULL EMPTY VREF Rev. 0 SCLK, SDIO, AND CSB 09813-001 CLK– 图1 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2011 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD6641 目录 特性.................................................................................................... 1 热特性 ........................................................................................ 10 应用.................................................................................................... 1 ESD警告..................................................................................... 10 概述.................................................................................................... 1 引脚配置和功能描述 ................................................................... 11 功能框图 ........................................................................................... 1 典型工作特性 ................................................................................ 15 修订历史 ........................................................................................... 2 等效电路 ........................................................................................ 18 产品聚焦 ........................................................................................... 3 SPI寄存器图 .................................................................................. 20 技术规格 ........................................................................................... 4 工作原理 ........................................................................................ 23 直流规格...................................................................................... 4 FIFO操作 ................................................................................... 23 交流规格 ..................................................................................... 5 FIFO输出接口 .......................................................................... 26 数字规格...................................................................................... 6 使用SPI的配置 ......................................................................... 27 开关规格 ..................................................................................... 7 外形尺寸 ......................................................................................... 28 SPI时序要求................................................................................ 8 订购指南 ................................................................................... 28 绝对最大额定值............................................................................ 10 修订历史 2011年4月—修订版0：初始版 Rev. 0 | Page 2 of 28 AD6641 FIFO中存储的数据可以在多种用户可选的输出模式下回 产品聚焦 读。可以置位DUMP引脚以输出FIFO数据。FIFO中存储 1. 高性能ADC内核。 的数据可以通过SPORT、SPI、12位并行CMOS端口或6位 DDR LVDS接口访问。AD6641在12位CMOS或6位DDR LVDS 模式下支持最大输出吞吐速率，器件内部将其限制为最大 输入采样速率的1/8。也就是说，当输入时钟速率为500 MSPS 500 MSPS、250 MHz输入时信噪比维持在65.8 dBFS。 2. 低功耗。 500 MSPS时功耗仅695 mW。 3. 易于使用。 时，最大输出数据速率为62.5 MHz。 片内16k FIFO允许用户让高性能ADC在目标时间执行处 该ADC要求采用1.9 V模拟电源供电及差分时钟信号，以便 理，并在任意时间以较低的采样速率传输数据，从而 充分发挥其工作性能。输出格式选项包括二进制补码、偏 减少数据处理的限制。片内基准电压源和采样保持功 移二进制和格雷码。该ADC还提供数据时钟输出，用于正 能使系统设计更灵活。采用1.9 V单电源则简化了系统电 确进行输出数据定时。该器件采用先进的SiGe BiCMOS工 源设计。 艺制造，提供56引脚LFCSP封装，额定温度范围为-40°C至 +85°C工业温度范围。该产品受美国专利保护。 4. 串行端口控制。 标准串行端口接口支持对器件进行配置以及根据用户 的需求进行定制。 5. 1.9 V或3.3 V SPI和串行数据端口工作模式。 Rev. 0 | Page 3 of 28 AD6641 技术规格 直流规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 表1 参数1 分辨率 精度 无失码 失调误差 增益误差 微分非线性(DNL) 积分非线性(INL) 温度漂移 失调误差 增益误差 模拟输入(VIN±) 差分输入电压范围2 输入共模电压 输入电阻(差分) 输入电容(差分) 电源 AVDD DRVDD SPI_VDDIO 电源电流 IAVDD3 IDRVDD3 功耗3 关断功耗 待机功耗 待机至上电时间 温度 全 全 全 全 全 最小值 −2.6 −6.8 AD6641-500 典型值 最大值 12 保证 0.0 −2.3 ±0.5 ±0.6 +1.8 +3.3 18 0.07 全 全 单位 位 mV % FS LSB LSB µV/°C %/°C 全 全 全 25°C 1.18 1.5 1.8 1 1.3 1.6 V p-p V kΩ pF 全 全 1.8 1.8 1.8 1.9 1.9 1.9 2.0 2.0 3.3 V V V 300 66 695 15 72 10 330 80 779 mA mA mW mW mW µs 全 全 全 全 全 全 全 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 输入范围可通过SPI接口编程，给出的范围反映各种设置的标称值。详情参见“SPI寄存器映射”部分。 3 IAVDD和IDRVDD是在−1 dBFS、30 MHz正弦波输入、额定采样速率下测得。 2 Rev. 0 | Page 4 of 28 AD6641 交流规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 表2 参数1, 2 SNR fIN = 30 MHz fIN = 125 MHz fIN = 250 MHz fIN = 450 MHz SINAD fIN = 30 MHz fIN = 125 MHz fIN = 250 MHz fIN = 450 MHz 有效位数(ENOB) fIN = 30 MHz fIN = 125 MHz fIN = 250 MHz fIN = 450 MHz SFDR fIN = 30 MHz fIN = 125 MHz fIN = 250 MHz fIN = 450 MHz 最差谐波(二次或三次) fIN = 30 MHz fIN = 125 MHz fIN = 250 MHz fIN = 450 MHz 最差其它谐波(二次和三次除外的SFDR) fIN = 30 MHz fIN = 125 MHz fIN = 250 MHz fIN = 450 MHz 双音IMD fIN1 = 119.8 MHz，fIN2 = 125.8 MHz(−7 dBFS，各信号音) 模拟输入带宽 1 2 温度 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C 最小值 AD6641-500 典型值 最大值 66.0 65.9 单位 dBFS dBFS dBFS dBFS dBFS 65.0 65.8 65.1 66.0 65.7 65.3 64.6 dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 10.7 10.6 10.5 10.4 Bits Bits Bits Bits 25°C 25°C 全 25°C 25°C 88 83 dBc dBc dBc dBc dBc 63.8 77 80 72 25°C 25°C 全 25°C 25°C −92 25°C 25°C 全 25°C 25°C −90 −90 −85 −78 dBc dBc dBc dBc dBc 25°C 25°C −82 1 dBc GHz 所有交流规格都是在差分驱动CLK+和CLK−下进行测试。 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 Rev. 0 | Page 5 of 28 −77 −84 −80 −72 −77 dBc dBc dBc dBc dBc AD6641 数字规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 表3 1 参数 时钟输入(CLK±) 逻辑兼容 内部共模偏置 差分输入电压 高电平输入(VIH) 低电平输入(VIL) 高电平输入电流(IIH) 低电平输入电流(IIL) 输入电阻(差分) 输入电容 逻辑输入(SPI、SPORT) 逻辑兼容 逻辑1电压 逻辑0电压 逻辑1输入电流(SDIO) 逻辑0输入电流(SDIO) 逻辑1输入电流(SCLK) 逻辑0输入电流(SCLK) 输入电容 逻辑输入(DUMP、CSB) 逻辑兼容 逻辑1电压 逻辑0电压 逻辑1输入电流 逻辑0输入电流 输入电容 逻辑输入(FILL±) 逻辑兼容 内部共模偏置 差分输入电压 高电平输入(VIH) 低电平输入压(VIL) 高电平输入电流(IIH) 低电平输入电流(IIL) 输入电阻(差分) 输入电容 逻辑输出2(FULL、EMPTY) 逻辑兼容 高电平输出电压 低电平输出电压 逻辑输出2(SPI、SPORT) 逻辑兼容 高电平输出电压 低电平输出电压 温度 最小值 CMOS/LVDS/LVPECL 0.9 全 全 全 全 全 全 全 全 全 全 全 全 全 全 全 25°C 全 全 全 全 全 25°C 0.2 −1.8 −10 −10 8 10 4 1.8 −0.2 +10 +10 12 单位 V V p-p V p-p µA µA kΩ pF CMOS 0.8 × SPI_VDDIO 0.2 × SPI_VDDIO 0 −60 50 0 4 V V µA µA µA µA pF CMOS 0.8 × DRVDD 0.2 × DRVDD 0 −60 4 CMOS/LVDS/LVPECL 0.9 全 全 全 全 全 全 全 全 AD6641-500 典型值 最大值 0.2 −1.8 −10 −10 8 10 4 1.8 −0.2 +10 +10 12 V V µA µA pF V V p-p V p-p µA µA kΩ pF CMOS 全 全 全 DRVDD − 0.05 全 全 全 SPI_VDDIO − 0.05 DRGND + 0.05 V V DRGND + 0.05 V V CMOS Rev. 0 | Page 6 of 28 AD6641 参数1 逻辑输出 DDR LVDS模式(PCLK±、PD[5:0]±、PDOR±) 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 并行CMOS模式(PCLK±、PD[11:0]) 逻辑兼容 高电平输出电压 低电平输出电压 输出编码 1 2 温度 最小值 全 全 全 247 1.125 全 全 全 AD6641-500 典型值 最大值 单位 LVDS 454 1.375 mV V CMOS DRVDD − 0.05 DRGND + 0.05 二进制补码、格雷码或偏移二进制(默认) V V 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 5 pF负载。 开关规格 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、满量程 = 1.5 V。 表4 参数1 输出数据速率 最大输出数据速率(500 MSPS采样速率时8倍抽取、并行CMOS 或DDR LVDS模式接口) 最大输出数据速率(500 MSPS采样速率时8倍抽取、SPORT模式) 脉宽/周期(CLK±) CLK±高电平脉宽(tCH) CLK±低电平脉宽(tCL) 上升时间(tR)(20%至80%) 下降时间(tF)(20%至80%) 脉宽/周期(PCLK±、DDR LVDS模式) PCLK±高电平脉宽(tPCLK_CH) PCLK±周期(tPCLK) 传播延迟(tCPD，CLK±至PCLK±) 上升时间(tR)(20%至80%) 下降时间(tF)(20%至80%) 数据至PCLK偏斜(tSKEW) 串行端口输出时序2 SP_SDFS传播延迟(tDSDFS) SP_SDO传播延迟(tDSDO) 串行端口输入时序 SP_SDFS建立时间(tSSF) SP_SDFS保持时间(tHSF) FILL±输入时序 FILL±建立时间(tSfill) FILL±保持时间(tHfill) 孔径延迟(tA) 孔径不确定(抖动，tJ) 1 2 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 5 pF负载。 Rev. 0 | Page 7 of 28 温度 AD6641-500 最小值 典型值 最大值 单位 全 62.5 MHz 全 全 25°C 25°C 1 1 0.2 0.2 ns ns ns ns 全 全 全 25°C 25°C 全 8 16 ±0.1 0.2 0.2 0.2 ns ns ns ns ns ns 全 全 3 3 ns ns 全 全 2 2 ns ns 全 全 25°C 25°C 0.5 0.7 0.85 80 ns ns ns fs rms AD6641 SPI时序要求 表5 参数 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 描述 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的时间 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的时间 限值 2 2 40 2 2 10 10 10 10 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) 时序图 N–1 tA N+4 N+5 N N+3 VIN± N+1 tCL 09813-002 tCH N+2 CLK+ CLK– 图2. 输入接口时序 CLK+ CLK– tCPD tPCLK_CH PCLK+ PCLK– 09813-003 tSKEW OUTPUT DATA BUS 图3. 并行CMOS模式输出接口时序 SP_SCLK tDSDFS 09813-004 PD[11:0] tPCLK SP_SDFS 图4. SP_SDFS传播延迟 Rev. 0 | Page 8 of 28 AD6641 tDSDO SP_SDO D11 D10 09813-005 SP_SCLK 图5. SP_SDO传播延迟 SP_SCLK tHSF 09813-006 tSSF SP_SDFS 图6. 从机模式SP_SDFS建立/保持时间 CLK± tHfill 09813-007 tSfill FILL± 图7. FILL±建立和保持时间 Rev. 0 | Page 9 of 28 AD6641 绝对最大额定值 注意，超出上述绝对最大额定值可能会导致器件永久性损 表6 参数 电气参数 AVDD至AGND DRVDD至DRGND AGND至DRGND AVDD至DRVDD SPI_VDDIO至AVDD SPI_VDDIO至DRVDD PD[5:0]±至DRGND PCLK±至DRGND PDOR±至DRGND FULL至DRGND CLK±至AGND FILL±至AGND DUMP至AGND EMPTY至AGND VIN±至AGND VREF至AGND CML至AGND CSB至DRGND SP_SCLK, SP_SDFS至AGND SDIO至DRGND SP_SDO至DRGND 环境参数 存储温度范围 工作温度范围 引脚温度(焊接，10秒) 结温 坏。这只是额定最值，不表示在这些条件下或者在任何其 额定值 它超出本技术规范操作章节中所示规格的条件下，器件能 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+0.3 V −2.0 V至+2.0 V −2.0 V至+2.0 V −2.0 V至+2.0 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至SPI_VDDIO + 0.3 V −0.3 V至SPI_VDDIO + 0.3 V −0.3 V至SPI_VDDIO + 0.3 V −0.3 V至SPI_VDDIO + 0.3 V 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 热阻 LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 接到PCB上可提高焊接可靠性，从而最大限度发挥封装的 热性能。 表7 封装类型 56引脚LFCSP_VQ (CP-56-1) θJA 23.7 θJC 1.7 单位 °C/W θJA和θJC典型值的测试条件为静止空气下的4层电路板。气 流可增强散热，从而有效降低θJA。另外，直接与封装引脚 接触的金属，包括金属走线、通孔、接地层、电源层，可 降低θJA。 警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 −65°C至+125°C −40°C至+85°C 300°C 150°C 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. 0 | Page 10 of 28 AD6641 56 55 54 53 52 51 50 49 48 47 46 45 44 43 PCLK+ PCLK– DNC DUMP EMPTY FULL FILL– FILL+ DRGND DRVDD AVDD CLK– CLK+ AVDD 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 PIN 1 INDICATOR AD6641 TOP VIEW (Not to Scale) 42 41 40 39 38 37 36 35 34 33 32 31 30 29 AVDD AVDD CML AVDD AVDD AVDD VIN– VIN+ AVDD AVDD AVDD VREF AVDD SPI_VDDIO NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD IS THE ONLY ANALOG GROUND CONNECTION FOR THE CHIP. IT MUST BE CONNECTED TO PCB AGND. 09813-008 PDOR– PDOR+ SP_SDO DNC DNC DNC SP_SDFS SP_SCLK DRGND DRVDD SDIO SCLK CSB DNC 15 16 17 18 19 20 21 22 23 24 25 26 27 28 PD0– PD0+ PD1– PD1+ PD2– PD2+ DRVDD DRGND PD3– PD3+ PD4– PD4+ PD5– PD5+ 图8. DDR LVDS模式的引脚配置 表8. DDR LVDS模式引脚功能描述 引脚编号 0 1 2 3 4 5 6 7, 24, 47 8, 23, 48 9 10 11 12 13 14 15 16 17 18, 19, 20, 28, 54 21 22 25 26 27 29 30, 32, 33, 34, 37, 38, 39, 41, 42, 43, 46 31 35 36 引脚名称 EPAD PD0− PD0+ PD1− PD1+ PD2− PD2+ DRVDD DRGND PD3− PD3+ PD4− PD4+ PD5− PD5+ PDOR− PDOR+ SP_SDO DNC SP_SDFS SP_SCLK SDIO SCLK CSB SPI_VDDIO AVDD 描述 裸露焊盘。裸露焊盘是芯片的唯一接地连接，焊盘必须连接到PCB AGND。 PD0数据输出(LSB)—负。 PD0数据输出(LSB)—正。 PD1数据输出—负。 PD1数据输出—正。 PD2数据输出—负。 PD2数据输出—正。 1.9 V数字输出电源。 数字输出地。 PD3数据输出—负。 PD3数据输出—正。 PD4数据输出—负。 PD4数据输出—正。 PD5数据输出(MSB)—负。 PD5数据输出(MSB)—正。 超范围输出—负。 超范围输出—正。 SPORT输出。 不连接。请勿连接该引脚。 SPORT帧同步输入(从机模式)/输出(主机模式)。 SPORT时钟输入(从机模式)/输出(主机模式)。 串行端口接口(SPI)数据输入/输出(串行端口模式)。 串行端口接口时钟(串行端口模式)。 串行端口片选(低电平有效)。 1.9 V或3.3 V SPI I/O电源。 1.9 V模拟电源。 VREF VIN+ VIN− 基准电压输入/输出。标称值0.75 V。 模拟输入—正。 模拟输入—负。 Rev. 0 | Page 11 of 28 AD6641 引脚编号 40 引脚名称 CML 44 45 49 50 51 52 53 55 56 CLK+ CLK− FILL+ FILL− FULL EMPTY DUMP PCLK− PCLK+ 描述 共模输出。通过SPI使能，此引脚为VIN+和VIN−提供一个基准电压，以优化 内部偏置电压。 时钟输入—正。 时钟输入—负。 FIFO填充输入(LVDS)—正。 FIFO填充输入(LVDS)—负。 FIFO满输出指示。 FIFO空输出指示。 FIFO回读输入。 数据时钟输出—负。 数据时钟输出—正。 Rev. 0 | Page 12 of 28 56 55 54 53 52 51 50 49 48 47 46 45 44 43 PCLK+ PCLK– DNC DUMP EMPTY FULL FILL– FILL+ DRGND DRVDD AVDD CLK– CLK+ AVDD AD6641 1 2 3 4 5 6 7 8 9 10 11 12 13 14 PIN 1 INDICATOR AD6641 TOP VIEW (Not to Scale) 42 41 40 39 38 37 36 35 34 33 32 31 30 29 AVDD AVDD CML AVDD AVDD AVDD VIN– VIN+ AVDD AVDD AVDD VREF AVDD SPI_VDDIO 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD IS THE ONLY ANALOG GROUND CONNECTION FOR THE CHIP. IT MUST BE CONNECTED TO PCB AGND. 09813-009 PD10 PD11 SP_SDO DNC DNC DNC SP_SDFS SP_SCLK DRGND DRVDD SDIO SCLK CSB DNC 15 16 17 18 19 20 21 22 23 24 25 26 27 28 DNC DNC PD0 PD1 PD2 PD3 DRVDD DRGND PD4 PD5 PD6 PD7 PD8 PD9 图9. 并行CMOS模式的引脚配置 表9. 并行CMOS模式引脚功能描述 引脚编号 0 1, 2, 18, 19, 20, 28, 54 3 4 5 6 7, 24, 47 8, 23, 48 9 10 11 12 13 14 15 16 17 21 22 25 26 27 29 30, 32, 33, 34, 37, 38, 39, 41, 42, 43, 46 31 35 36 40 引脚名称 EPAD DNC PD0 PD1 PD2 PD3 DRVDD DRGND PD4 PD5 PD6 PD7 PD8 PD9 PD10 PD11 SP_SDO SP_SDFS SP_SCLK SDIO SCLK CSB SPI_VDDIO AVDD 描述 裸露焊盘。裸露焊盘是芯片的唯一接地连接，焊盘必须连接到PCB AGND。 不连接。请勿连接该引脚。 PD0数据输出。 PD1数据输出。 PD2数据输出。 PD3数据输出。 1.9 V数字输出电源。 数字输出地。 PD4数据输出。 PD5数据输出。 PD6数据输出。 PD7数据输出。 PD8数据输出。 PD9数据输出。 PD10数据输出。 PD11数据输出(MSB)。 SPORT输出。 SPORT帧同步输入(从机模式)/输出(主机模式)。 SPORT时钟输入(从机模式)/输出(主机模式)。 串行端口接口(SPI)数据输入/输出(串行端口模式)。 串行端口接口时钟(串行端口模式)。 串行端口片选(低电平有效)。 1.9 V或3.3 V SPI I/O电源。 1.9 V模拟电源。 VREF VIN+ VIN− CML 44 CLK+ 基准电压输入/输出。标称值0.75 V。 模拟输入—正。 模拟输入—负。 共模输出。通过SPI使能，此引脚为VIN+和VIN−提供一个基准电压，以优 化内部偏置电压。 时钟输入—正。 Rev. 0 | Page 13 of 28 AD6641 引脚编号 45 49 50 51 52 53 55 56 引脚名称 CLK− FILL+ FILL− FULL EMPTY DUMP PCLK− PCLK+ 描述 时钟输入—负。 FIFO填充输入(LVDS)—正。 FIFO填充输入(LVDS)—负。 FIFO满输出指示。 FIFO空输出指示。 FIFO回读输入。 数据时钟输出—负。 数据时钟输出—正。 Rev. 0 | Page 14 of 28 AD6641 典型工作特性 除非另有说明，AVDD = 1.9 V、DRVDD = 1.9 V、额定采样速率、TA = 25°C、1.5 V p-p差分输入、AIN = −1 dBFS。 0 0 500MSPS 30.4MHz @ –1.0dBFS SNR: 64.9dB ENOB: 10.7 BITS SFDR: 87dBc –40 –60 –80 –40 –60 –80 –100 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) –120 09813-010 0 0 80 100 120 140 160 180 200 220 240 0 500MSPS 100.4MHz @ –1.0dBFS SNR: 64.9dB ENOB: 10.6 BITS SFDR: 86dBc 491.52MSPS 450.1MHz @ –1.0dBFS SNR: 63.3dB ENOB: 10.4 BITS SFDR: 76dBc –20 AMPLITUDE (dBFS) –20 –40 –60 –80 –100 –40 –60 –80 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) –120 09813-011 0 0 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 图11. 16k点单音FFT(500 MSPS、100.4 MHz) 图14. 16k点单音FFT(491.52 MSPS、450.1 MHz) 95 0 500MSPS 140.4MHz @ –1.0dBFS SNR: 64.7dB ENOB: 10.6 BITS SFDR: 84dBc –20 20 09813-014 –100 SFDR (dBc), –40°C 90 SFDR (dBc), +25°C 85 SNR/SFDR (MHz) –40 –60 –80 80 75 SNR (dBFS), –40°C 70 SFDR (dBc), +85°C 65 60 SNR (dBFS), +85°C SNR (dBFS), +25°C –100 –120 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 09813-012 55 图12. 16k点单音FFT(500 MSPS、140.4 MHz) 50 0 100 200 300 400 ANALOG INPUT FREQUENCY (MHz) 500 图15. 单音SNR/SFDR与输入频率(fIN )和温度的关系 (500 MSPS) Rev. 0 | Page 15 of 28 09813-015 AMPLITUDE (dBFS) 60 图13. 16k点单音FFT(491.52 MSPS、368.0 MHz) 0 AMPLITUDE (dBFS) 40 FREQUENCY (MHz) 图10. 16k点单音FFT(500 MSPS、30.4 MHz) –120 20 09813-013 –100 –120 491.52MSPS 368.0MHz @ –1.0dBFS SNR: 63.8dB ENOB: 10.5 BITS SFDR: 77dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 AD6641 95 0.5 0.4 90 SFDR (dBc) 0.3 0.2 75 70 SNR (dBFS) 65 55 50 250 300 350 400 450 SAMPLE RATE (MSPS) 0 –0.1 –0.2 SNRFS @ 30.3MHz, 1.8V SNRFS @ 30.3MHz, 1.9V SNRFS @ 100.3MHz, 1.8V SNRFS @ 100.3MHz, 1.9V 60 0.1 –0.3 –0.4 500 550 –0.5 –1 1023 4095 2.5 100 1.24 LSB rms 90 SFDR (dBFS) 2.0 80 NUMBER OF HITS (M) SNR (dBFS) 60 50 SFDR (dBc) SNRFS, 1.9V SNR, 1.9V SFDR, 1.9V SFDRFS, 1.9V SNRFS, 1.8V SNR, 1.8V SFDR, 1.8V SFDRFS, 1.8V 30 20 SNR (dB) 10 0 –90 –80 –70 –60 –50 –40 –30 –20 –10 1.0 0.5 0 AMPLITUDE (dB) 0 09813-117 40 1.5 N–3 N–2 N–1 N N+1 BINS N+2 N+3 MORE 09813-020 70 图20. 接地输入直方图(500 MSPS) 图17. SNR/SFDR与输入幅度的关系(500 MSPS、140.3 MHz) 1.0 491.52MSPS fIN1: 121.3MHz @ –7dBFS fIN2: 124.7MHz @ –7dBFS SFDR: 85dBc 0 0.8 –15 0.6 AMPLITUDE (dBFS) 0.4 0.2 0 –0.2 –0.4 –30 –45 –60 –75 –90 –0.6 –105 –0.8 –1 1023 2047 OUTPUT CODE 3071 4095 25 50 75 100 125 150 175 200 225 FREQUENCY (MHz) 图21. 16k点单音FFT(491.52 MSPS、 fIN1 = 121.3 MHz、 fIN2 = 124.7 MHz) 图18. INL (500 MSPS) Rev. 0 | Page 16 of 28 09813-021 –120 –1.0 09813-018 INL (LSB) 3071 图19. DNL (500 MSPS) 图16. SNR/SFDR与采样速率和电源的关系 SNR/SFDR (dB) 2047 OUTPUT CODE 09813-019 80 DNL (LSB) SFDR @ 30.3MHz, 1.8V SFDR @ 30.3MHz, 1.9V SFDR @ 100.3MHz, 1.8V SFDR @ 100.3MHz, 1.9V 09813-116 SNR/SFDR (dB) 85 AD6641 120 90 IMD3 (dBFS) 85 100 SFDR (dBc) 80 60 SFDR, 1.9V SFDRFS, 1.9V IMD3FS, 1.9V SFDR, 1.8V SFDRFS, 1.8V IMD3FS, 1.8V 20 –80 –70 –60 –50 –40 –30 AMPLITUDE (dBFS) –20 –10 SNR (dBFS) 65 60 55 0 50 1.75 1.80 1.85 1.90 1.95 图24. SNR/SFDR与电源的关系 图22. 双音SFDR与输入幅度的关系 (500 MSPS、119.2 MHz、122.5 MHz) 800 400 120 700 350 IMD3 (dBFS) 100 TOTAL POWER 600 300 60 SFDR, 1.9V SFDRFS, 1.9V IMD3FS, 1.9V SFDR, 1.8V SFDRFS, 1.8V IMD3FS, 1.8V SFDR (dBc) 20 0 –90 –80 –70 –60 –50 –40 –30 AMPLITUDE (dBFS) –20 –10 IAVDD 250 500 200 400 150 300 200 100 IDRVDD 50 0 09813-023 SFDR (dB) CURRENT (mA) SFDR (dBFS) 80 40 2.00 POWER SUPPLY (V) 图23. 双音SFDR与输入幅度的关系 (500 MSPS、139.3 MHz、141.3 MHz) 0 250 300 350 100 400 450 500 SAMPLE RATE (MSPS) 图25. 电流和功耗与采样速率的关系 Rev. 0 | Page 17 of 28 POWER (mW) 0 –90 70 09813-024 SFDR (dBc) 75 0 550 09813-025 40 09813-022 SFDR (dB) SNR/SFDR (dB) SFDR (dBFS) 80 AD6641 等效电路 VBOOST AVDD CML AVDD DC VIN+ DRVDD 500Ω AVDD AIN+ V+ SPI CONTROLLED 500Ω V– OUTPUT– OUTPUT+ V– 09813-110 AIN– V+ 09813-016 VIN– 图26. 直流等效模拟输入电路 图30. LVDS输出(PDOR±、PD[5:0]±、PCLK±) DRVDD DVDD VIN+ 350Ω SCLK 1kΩ 30kΩ VIN– 09813-129 09813-017 1.3pF 图31. 等效SCLK输入电路 图27. 交流等效模拟输入电路 AVDD DRVDD AVDD CLK+ OR FILL+ AVDD 0.9V 15kΩ DRVDD CLK– OR FILL– 15kΩ 30kΩ DRVDD 350Ω 09813-130 09813-127 CSB 图 32. 等效CSB输入电路 图28. 等效CLK±和FILL±输入电路 DRVDD DRVDD DRVDD 30kΩ 350Ω CTRL 图29. 等效PD[11:0]、FULL、EMPTY、PCLK±和 SP_SDO输出电路 图33. 等效SDIO电路 Rev. 0 | Page 18 of 28 09813-131 DRGND 09813-128 SDIO AD6641 AVDD 20kΩ (00) DRVDD (01) VREF 350Ω 30kΩ MASTER/SLAVE CTRL 图35. 等效VREF电路 图34. 等效SP_SDFS和SP_SCLK电路 Rev. 0 | Page 19 of 28 09813-133 NOT USED SPI CTRL VREF SELECT 00: INTERNAL VREF 01: IMORT VREF 10: EXPORT VREF 11: NOT USED 09813-132 SP_SDFS/ SP_SCLK (10) (11) AD6641 SPI寄存器图 表10. 存储器映射寄存器 地址 (十六 进制) 参数名称 芯片配置寄存器 0x00 CHIP_PORT_CONFIG 0x01 CHIP_ID 0x02 CHIP_GRADE 位7 (MSB) 0 0x0D TEST_IO 0x14 OUTPUT_MODE 0x18 用户应在两个 半字节之间建 立反映关系， 使得无论在何 种移位模式 下 ， LSB优 先 或MSB优先模 式均能正确记 录数据。 只读 默认值为唯一 芯片ID，各器 件均不相同。 它是一个只读 寄存器。 X1 只读 子ID用来区分 器件等级。 软件 传输 0x00 从主移位寄存 器向从移位寄 存器同步传输 数据。 0x00 决定芯片的一 般工作模式。 0x00 置 1时 ， 测 试 数据将取代正 常数据被置于 输出引脚上。 设置测试码 值： 测试码1： 寄存器0x19， 寄存器0x1A 测试码2： 寄存器0x1B， 寄存器0x1C 位6 位5 位4 位3 位2 位1 LSB 优先 软复位 1 1 软复位 LSB优先 0 8位芯片ID，位[7:0] = 0xA0 0 0 速度等级： 10 = 500 MSPS 传输寄存器 0xFF DEVICE_UPDATE ADC功能 0x08 模式 默认值 (十六 进制) 位0 (LSB) X1 [7:1] = 0000000 0 0 (仅适用于用户 自定义模式， 设置位[3:0] = 1000) 00 = 仅测试码1 01 = 切换测试 码1/测试码2 10 = 切换测试 码1/0000 11 = 切换测试 码1/测试码 2/0000 0 0 0 0 复位PN23 发生器： 1=开 0 = 关(默 认) 复 位 PN9 发生器： 1=开 0 = 关(默 认) 0 输 出 禁 用： 0 = 使能 (默认) 1 = 禁用 0 X1 X1 X X 内部关断模式： 000 = 正常(上电，默认值) 001 = 完全关断 010 = 待机 011 = 保留 输出测试模式： 0000 = 关(默认) 0001 = 中间电平短路 0010 = +FS短路 0011 = −FS短路 0100 = 棋盘形式输出 0101 = PN23序列 0110 = PN9 0111 = 1/0字反转 1000 = 用户自定义 1001 = 未用 1010 = 未用 1011 = 未用 1100 = 未用 (格式由OUTPUT_MODE决定) 数据格式选择： 0 = CMOS 输出反 向： 00 = 偏移二进制 1 = LVDS 1=开 (默认) (默认) 0=关 01 = 二进制补码 (默认) 10 = 格雷码 11 = 保留 Rev. 0 | Page 20 of 28 0x08 默认值/注释 AD6641 地址 (十六 进制) 0x15 参数名称 OUTPUT_ADJUST 0x16 OUTPUT_PHASE 输出时钟 极性： 1 = 反相 0 = 正常 (默认) 0x17 OUTPUT_DELAY 0 0x18 输入范围 0x19 USER_PATT1_LSB [7:0] 0 0x1A USER_PATT1_MSB [7:0] 0 0x1B USER_PATT2_LSB [7:0] 0 0x1C USER_PATT2_MSB [7:0] 0 数字控制 0x101 填充控制寄存器 0x102 FIFO配置 0x104 填充计数 位7 (MSB) 位6 位5 [7:4] = 0000 位3 位2 LV D S 粗 调： 0 = 3.5 mA (默认) 1 = 2.0 mA 位1 LVDS精调 001 = 3.50 mA 010 = 3.25 mA 011 = 3.00 mA 100 = 2.75 mA 101 = 2.50 mA 110 = 2.25 mA 111 = 2.00 mA [6:0] = 0000000 0 0 VREF选择： 00 = 内部VREF(20 k Ω下拉电阻) 01 = 导入VREF (VREF引脚0.59 V 至0.80 V) 10 = 导出VREF 11= 未用 保留 位4 位0 (LSB) 0 填 充 输 保留 入引脚 禁用 [7:4] = 保留 LIFO 模式 FIFO填充模式： 保留 00 = 单一 01 = 连续 1x = 保留 转储 填充复位 转储 复位 [7:0] Rev. 0 | Page 21 of 28 默认值/注释 0x03 0 输出时钟延迟： 0000 = 0 0001 = −1/10 0010 = −2/10 0011 = −3/10 0100 =保留 0101 = +5/10 0110 = +4/10 0111 = +3/10 1000 = +2/10 1001 = +1/10 输入电压范围设置(V)： 11100 = 1.60 11101 = 1.58 11110 = 1.55 11111 = 1.52 00000 = 1.50 00001 = 1.47 00010 = 1.44 00011 = 1.42 00100 = 1.39 00101 = 1.36 00110 = 1.34 00111 = 1.31 01000 = 1.28 01001 = 1.26 01010 = 1.23 01011= 1.20 01100 = 1.18 0 默认值 (十六 进制) 0x00 显示为初始 tSKEW(参见图3) 扣减或增加的 采样时钟周期 的小数值。 0 填充后 待机 0 填充 0 0x7F 用户定义的测 试码1 MSB 用户定义的测 试码1 MSB 用户定义的测 试码2 LSB 用户定义的测 试码2 MSB 用于填充或转 储的字数 AD6641 地址 (十六 进制) 参数名称 0x105 建立计数0 [7:0] 默认值 (十六 进制) 0 0x106 建立计数1 [7:0] 0 启动填充前 给 予 ADC的 MSB建立时间 0x107 转储控制 [7:3] = 保留 0 = 从机 1 = 主机 0 从机模式下 用 户 驱 动 SP_SCLK、 SP_SDFS 0x10A FIFO状态 [7:3] = 保留 超范围 0x10B FIFO转储数据0 0x10C FIFO转储数据1 0x10F 读取偏移数据0 0x110 0x111 读取偏移数据1 PPORT控制 0x112 SPORT控制 [7:5] = 保留 0x13A FIFO测试BIST [7:5] = 保留 1 位7 (MSB) 位6 位5 位4 位3 位2 位1 空 位0 (LSB) 回读模式： 00 = 关 01 = 并行 10 = SPORT 11 = 保留 满 [7:0] = LSBs [7:4] = 保留 [3:0] = MSBs [7:0] = LSBs [7:6] = 保留 [7:5] = 保留 [5:0] = MSBs 分频比 = 2 ×(位字)： 00100 = 8分频(默认) … 01111 = 30分频 1xxxx = 32分频 分频比 = 2 ×(位字)： 00100 = 8分频(默认) … 01111 = 30分频 1xxxx = 32分频 设置FIFO的BIST模式： 1xxx = 保留 0111 = 保留 0110 = 12'hFFF (−1 LSB) 0101 = 12'h001 (+1 LSB) 0100 = PN数据 0011 = 棋盘形式(12'hAAA, 12'h555, 12'hAAA, … ) 0010 = 棋盘形式(12'h555, 12'hAAA, 12'h555, … ) 0001 = 递减斜坡 0000 = 递增斜坡 X = 无关位。 Rev. 0 | Page 22 of 28 FIFO BIST 使能 默认值/注释 启动填充前 给 予 ADC的 LSB建立时间 0 0 LSB回读数据 0 MSB高 4位 回 读数据 0 RAM中 的 LSB 偏移，以便 读取数据捕 捉的子段。 0 0x04 MSB的偏移 CMOS并 行 端 口分频比 0x04 串行端口分 频比 0 AD6641 工作原理 片内FIFO允许通过ADC捕捉较短的时间快照，以及以较 置)。建立计数可通过SPI端口编程，作用是让模拟电路在 低速率进行回读。这样，捕捉的数据可以随时以低得多的 采集数据之前稳定下来。利用该寄存器可以实现采集速度 采样速率进行传输，信号处理限制得以降低。 与精度的精巧平衡。 FIFO操作 数据可以通过三个输出接口之一以低数据速率回读，这将 当捕捉到数据时，可以通过向FILL±引脚发出脉冲，从而 能进一步降低功耗。如果使用SPI或SPORT接口回读数 对SPI端口执行写操作来指示。图36所示的处理图说明了 据，接口只需要3个引脚。填满标志和空标志用于表示 FIFO的加载过程。 FIFO的状态。SPI中的FIFO状态寄存器(0x10A)还允许通过 在事件1时，FIFO被要求通过置位FILL±引脚或写入SPI位 软件监控FIFO的状态。 进行填充。FILL±引脚操作可以延迟一定的时间(通过可编 单次捕捉模式 程填充延迟计数器设置)，以便为一个填充事件准备FIFO 将填充控制寄存器的FIFO填充模式(0x101[3:2])设为00，可 数据。然后，FIFO加载数据。数据采样数由SPI填充计数 以将FIFO置于单次捕捉模式。在单次捕捉模式下，用户启 寄存器(0x104)决定，它是一个8位寄存器，值范围为0到 动捕捉的方法是将FILL±引脚拉高，或者写入填充后待机 255。置于FIFO中的采样数由以下公式决定： 位(0x101[0])，以通过SPI端口启动填充命令。经过SPI建立 计数寄存器(0x105、0x106)所决定的时间量(可编程)后， 采样数 = (FILL_CNT + 1) × 64 FIFO在事件2时开始加载，完成数据捕捉后，AD6641置位 填满标志并进入等待状态，等待接收来自DUMP引脚或 ADC上电(如需要)。如果SPI中的0x101寄存器的位0设为 1，ADC将在捕捉完成后返回待机模式。 SPI的转储指令。 填充引脚时序 数据移位后(事件4)，FIFO进入空闲状态，等待下一个填 FILL±引脚上检测到脉冲时，FIFO就会填充数据。 通过置位差分引脚FILL±，可以启动FIFO填充操作。当 充命令。在空闲状态下，可以将ADC置于待机模式以省 电。如果ADC在空闲状态下关断，启动填充操作(事件1) 将使ADC上电。在此模式下，ADC捕捉数据之前会等待 一定的时间(建立计数周期，由寄存器0x105、0x106设 1 2 转储引脚时序 通过置位DUMP引脚，可以启动FIFO回读操作。当DUMP 引脚上检测到逻辑高电平信号时，FIFO数据便可通过选定 的接口获得。 3 4 STATE IDLE STATE FILLING FIFO WITH DATA WAIT FOR DUMP (OPTIONAL) IDLE STATE START SP_SCLK AND SP_SDFS SHIFT DATA 图36. 片内FIFO处理时序(假设使用串行端口) CLK+ 09813-035 CLK– FILL+, FILL– 图37. FIFO填充时序 CLK+ 09813-036 CLK– DUMP 图38. FIFO转储时序 Rev. 0 | Page 23 of 28 09813-034 EVENTS AD6641 SPORT主机模式(单次捕捉) 转储信号(4)—变为高电平 图39所示为串行主机单次捕捉模式、SDO输出时的详细处 转储信号指示从FIFO读取数据。转储由高电平使能，只能 理图。时钟周期数为近似值，因为填充和转储信号可以异 在填满信号变为高电平之后启动。从FIFO读出所有数据之 步驱动。本例中，SCLK从主时钟经8分频(通过SPI编程)获 前，转储信号应一直保持高电平。 得。 SCLK信号(5) 填充脉冲(1) 在主机工作模式下，SCLK(串行时钟)信号配置为器件的输 采样时钟的上升沿上检测到填充信号(高电平)时，FIFO捕 出。转储信号采样为高电平后经过5个ADC时钟周期， 捉数据。在同步操作中，有效的高电平须符合规定的建立 SCLK开始提供时钟，直到空信号变为高电平后再经过一 和保持时间要求。对于异步控制，填充信号可以加宽以容 个时钟周期为止。然后，SCLK保持低电平，直到下一次 纳两个或更多时钟周期，从而保证捕捉到高电平信号。填 转储操作开始。 充计数(0x104)在时钟的上升沿复位，只有当填充信号变为 SDFS信号(6) 低电平后，它才会在后续时钟周期递增。在捕捉过程中出 在主机工作模式下，SDFS(串行数据帧同步)信号配置为器 现任何新的填充信号时，都会复位计数器，并开始填充 件的输出。转储信号采样后经过15个ADC时钟周期，帧同 FIFO。 步开始。 空信号(2) 转储信号(7)—变为低电平 FIFO状态机开始加载数据后，在填充信号最后一次采样状 从FIFO读出数据后，转储信号变为低电平。 态为高电平之后经过24个时钟周期，空信号变为低电平。 空信号(8)—变为高电平 满信号(3) 根据时钟周期计数(FILL_CNT + 1) × 64，从FIFO输出数据 满信号表示FIFO已添满，当FIFO捕捉到规定的采样数 后，空信号变为高电平。 时，满信号变为高电平。 转变发生在数据的最后LSB通过串行端口输出后经过76个 采样数 = (FILL_CNT + 1) × 64 ADC时钟周期时。 满信号变为高电平的时间为：填充信号最后一次采样为高 电平之后经过(FILL_CNT + 1) × 64 + 13个时钟周期。 1 FILL 8 2 EMPTY 3 FULL 4 7 DUMP 5 SCLK 6 09813-037 SDFS SDO 图39. SPORT主机模式处理图 Rev. 0 | Page 24 of 28 AD6641 并行主机模式(单次捕捉) 转储信号(4)—变为高电平 图40所示为采用PD[11:0]输出字的并行主机模式下的详细 转储信号指示从FIFO读取数据。转储由高电平使能，只能 处理图。时钟周期数为近似值，因为填充和转储信号可以 在填满信号变为高电平之后启动。从FIFO读出所有数据之 异步驱动。本例中，PCLK±从主时钟经8分频(通过SPI编 前，转储信号应一直保持高电平。 程)获得。 PCLK±信号(5) 填充脉冲(1) PCLK±(并行时钟)信号配置为器件的输出。转储信号采样 采样时钟的上升沿上检测到填充信号(高电平)时，FIFO捕 为高电平后经过71个ADC时钟周期，PCLK±开始提供时 捉数据。在同步操作中，有效的高电平须符合规定的建立 钟。从FIFO读出最后的数据之后，PCLK±变为低电平， 和保持时间要求。对于异步控制，填充信号可以加宽以容 并在下一次转储操作之前一直保持低电平。 纳两个或更多时钟周期，从而保证捕捉到高电平信号。填 PD[11:0]信号(6) 充计数(0x104)在时钟的上升沿复位，只有当填充信号变为 PD(并行数据)输出提供12个数据位(PD[11:0])，其最大速 低电平后，它才会在后续时钟周期递增。在捕捉过程中出 率为采样时钟速率的1/8。数据在2个PCLK±周期后开始输 现任何新的填充信号时，都会复位计数器，并开始填充 出(假设转储信号已采样)。 FIFO。 转储信号(7)—变为低电平 空信号(2) 从FIFO读出数据后，转储信号变为低电平。 FIFO状态机开始加载数据后，在填充信号最后一次采样状 空信号(8)—变为高电平 态为高电平之后经过24个时钟周期，空信号变为低电平。 根据时钟周期计数(FILL_CNT + 1) × 64，从FIFO读出数据 满信号(3) 后，空信号变为高电平。转变发生在最后一个PCLK±上升 满信号表示FIFO已添满，当FIFO捕捉到规定的采样数 沿后经过9个时钟周期时。 时，满信号变为高电平。 连续捕捉模式 采样数 = (FILL_CNT + 1) × 64 将填充控制寄存器的FIFO填充模式(0x101[3:2])设为01，可 满信号变为高电平的时间为：填充信号最后一次采样为高 以将FIFO置于连续捕捉模式。在连续捕捉模式下，数据持 电平之后经过(FILL_CNT + 1) × 64 + 13个时钟周期。 续加载到FIFO中，通过脉冲使FILL±引脚变为高电平可停 止该操作。这种模式可以捕捉某个事件发生之前的采样历 史。 1 FILL 2 8 EMPTY 3 FULL 4 7 DUMP 5 PCLK+ PCLK– PD[11:0] D0 图40. 并行模式处理图 Rev. 0 | Page 25 of 28 D8 D16 09813-038 6 AD6641 FIFO输出接口 采样速率为500 MSPS时，最大输出数据速率为62.5 MHz。 FIFO数 据 可 通 过 三 个 接 口 之 一 提 供 ： 串 行 数 据 端 口 并行CMOS模式输出接口时序图见图3。 (SPORT)、SPI端口或12位CMOS接口。数据端口必须在读 LVDS输出接口 取FIFO数据之前通过SPI端口选择。一次只能选择一个接 采用默认设置上电时，AD6641差分输出符合ANSI-644 口。SPORT和SPI接口通过SPI_VDDIO引脚供电，支持1.9 V LVDS标准。通过SPI接口，可以将它更改为低功耗、减少 或3.3 V逻辑电平。 信号选项(类似于IEEE 1596.3标准)。这种LVDS标准可以将 SPORT接口 器件的总功耗进一步降低约39 mW。LVDS驱动器电流来自 芯片，并将各输出端的输出电流设置为标称值3.5 mA。LVDS SPORT接口由时钟(SP_SCLK)和帧同步(SP_SDFS)信号组 接收器输入端有一个100 Ω差分端接电阻，因此接收器摆幅 成。当SPORT配置为总线主机时，SP_SCLK和SP_SDFS信 号 为 AD6641的 输 出 ； 当 SPORT配 置 为 从 机 端 口 时 ， 标称值为±350 mV差分或700 mV p-p。 SP_SCLK和SP_SDFS信号为器件的输入。 AD6641 LVDS输出便于与具有LVDS能力的定制ASIC和FPGA 串行数据帧(串行总线主机) 中的LVDS接收器连接，从而在高噪声环境中实现出色的 串行数据传输通过SP_SDFS启动。在主机模式下，当转储 开关性能。推荐使用单一点到点网络拓扑结构，并将100 Ω 输入变为高电平以请求数据时，内部串行控制器启动 端接电阻尽可能靠近接收器放置。如果没有远端接收器端 SP_SDFS。SP_SDFS的有效时间为数据移位前的一个完整 接电阻，或者差分线布线不佳，可能会导致时序错误。建 时钟周期。在下一个时钟周期，AD6641开始移出数据 议走线长度不要超过24英寸，差分输出走线应尽可能彼此 流。 靠近且长度相等。 CMOS输出接口 LVDS输出端口上的数据以MSB/LSB格式交错。PCLK±是 通过将ADC采样时钟除以抽取率(可在8到32的范围内编 FIFO中存储的数据可以通过12位并行CMOS接口访问。 程，偶数)而产生。PCLK±的最大速率以62.5 MHz为限。 AD6641在12位CMOS模式下支持最大输出吞吐速率，器件 内部将其限制为最大输入采样速率的1/8。因此，当输入 0 4 8 12 16 20 24 28 SP_SCLK SP_SDO D1 D2 D3 09813-039 SP_SDFS 图41. 串行总线主机模式下的数据输出 PCLK+ PCLK– X D0[5:0] D0[11:6] LSB/MSB D0 SAMPLE D8[5:0] D8[11:6] D16[5:0] D16[11:6] D24[5:0] LSB/MSB D8 SAMPLE 图42. 抽取率为8时的DDR LVDS输出MSB/LSB交错 Rev. 0 | Page 26 of 28 D24[11:6] 09813-040 PD[5:0]± AD6641 模拟输入和基准电压 表11. 串行端口接口引脚 AD6641的模拟输入端是一个差分缓冲器。为得到最佳动 引脚 SCLK 态性能，必须使驱动VIN+的源阻抗与驱动VIN−的源阻抗 相匹配，从而保证共模建立误差是对称的。模拟输入端经 SDIO 过优化，可提供出色的宽带性能，必须以差分方式驱动。 CSB 如果用单端信号驱动模拟输入端，SNR和SINAD性能会显 功能 串行时钟。串行移位时钟输入。SCLK用来使串行 接口的读写操作同步。 串行数据输入/输出。双向引脚，用作输入或输出， 取决于发送的指令和时序帧中的相对位置。 片选(低电平有效)。用来控制读写周期的选通。 CSB引脚的下降沿与SCLK引脚的上升沿共同决定帧的开 著降低。 始。图43为串行时序图范例，符号定义见表5。 诸如Mini-Circuits® ADT1-1WT之类的宽带变压器可以为要 求单端转差分的应用提供差分模拟输入。两路模拟输入均 CSB可始终维持在低电平状态，从而使器件一直处于使能 由片内基准电压源自偏置到标称电压1.7 V。 状态；这称作流。CSB可以在字节之间停留在高电平，这 样可以允许其他外部时序。CSB引脚拉高时，SPI功能处于 内部差分基准电压源用于形成正负基准电压，进而决定 高阻态模式。 ADC内核的1.5 V p-p固定范围。内部基准电压可通过SPI控 制功能进行调整。 在一个指令周期内，传输一条16位指令。串行数据传输帧 VREF 的第一个字节的第一位表示发出的是读命令还是写命令。 在指令传输后将进行数据传输，数据长度由W0位和W1位 AD6641 VREF引脚(引脚31)允许用户监控片内基准电压源， 共同决定。所有数据均由8位字组成。 或者提供外部基准电压源(要求通过SPI配置)。有三个可选 设置：内部VREF(引脚连接到接地20 kΩ电阻)、导出VREF和导 指令阶段决定串行帧是读操作指令还是写操作指令，从而 入VREF。不要将旁路电容连接到此引脚。VREF具有内部补 通过串行端口对芯片编程和读取片上存储器内的数据。如 偿特性，额外负载可能会影响性能。 果指令是读操作，则串行数据输入/输出(SPIO)引脚的数据 传输方向会在串行帧的一定位置由输入改为输出。 使用SPI的配置 AD6641的SPI接口由三个引脚定义：SCLK、SDIO和CSB 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 (见表11)。SCLK(串行时钟)引脚用于同步AD6641数据的读 后，默认模式为MSB优先，可以通过SPI端口配置寄存器 出和写入。SDIO(串行数据输入/输出)双向引脚允许将数 来更改数据发送方式。如需了解更多关于该特性及其它特 据发送至内部存储器映射寄存器或从寄存器中读出数据。 性的信息，请参阅应用笔记AN-877：“通过SPI与高速ADC CSB(片选)引脚是低电平有效控制引脚，它能够使能或者 接口”。 禁用读写周期。 tDS tS tHIGH tH tCLK tDH tLOW CSB SCLK DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 09813 -073 SDIO DON’T CARE 图43. 串行端口接口时序图 Rev. 0 | Page 27 of 28 AD6641 外形尺寸 8.00 BSC SQ 0.60 MAX 0.50 0.40 0.30 12° MAX SEATING PLANE 29 28 15 14 0.25 MIN 6.50 REF 0.80 MAX 0.65 TYP 0.50 BSC 6.25 6.10 SQ 5.95 EXPOSED PAD (BOTTOM VIEW) 7.75 BSC SQ 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VLLD-2 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 030509-A TOP VIEW PIN 1 INDICATOR 56 1 43 42 PIN 1 INDICATOR 1.00 0.85 0.80 0.30 0.23 0.18 0.60 MAX 图44. 56引脚引脚架构芯片级封装[LFCSP_VQ]， 8 mm x 8 mm超薄四方体 (CP-56-1) 图示尺寸单位：mm 订购指南 型号1 AD6641BCPZ-500 AD6641BCPZRL7-500 AD6641-500EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 56引脚 LFCSP_VQ 56引脚 LFCSP_VQ，7″卷带和卷盘 评估板 Z = 符合RoHS标准的器件。 ©2011 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D09813sc-0-4/11(0) Rev. 0 | Page 28 of 28 封装选项 CP-56-1 CP-56-1