AD6643BCPZRL7-200

双通道中频接收机 AD6643 功能框图 AVDD AGND DRVDD AD6643 VIN+A VIN–A PIPELINE ADC 14 NOISE SHAPING REQUANTIZER 11 VCM VIN+B VIN–B PIPELINE ADC 14 NOISE SHAPING REQUANTIZER 11 DATA MULTIPLEXER AND LVDS DRIVERS DCO± D0± D10± OEB REFERENCE CLOCK DIVIDER SYNC PDWN SERIAL PORT SCLK SDIO CSB CLK+ CLK– NOTES 1. THE D0± TO D10± PINS REPRESENT BOTH THE CHANNEL A AND CHANNEL B LVDS OUTPUT DATA. 09638-001 产品特性 每个通道11位、250 MSPS输出数据速率 NSR使能时的性能 SNR：74.5 dBFS(55 MHz频段、90 MHz、250 MSPS时) SNR：72.0 dBFS(82 MHz频段、90 MHz、250 MSPS时) NSR禁用时的性能 SNR：66.2 dBFS(90 MHz、250 MSPS时) SFDR：85 dBc(185 MHz、250 MSPS时) 总功耗：706 mW (200 MSPS) 1.8 V电源电压 LVDS(ANSI-644电平)输出 1至8整数输入时钟分频器(最大输入频率625 MHz) ADC内部基准电压源 灵活的模拟输入范围 1.4 V p-p至2.0 V p-p(标称值1.75 V p-p) 差分模拟输入、400 MHz带宽 95 dB通道隔离/串扰 串行端口控制 节能的掉电模式 图1. 应用 通信 分集无线电和智能天线(MIMO)系统 多模式数字接收机(3G) WCDMA、LTE、CDMA2000 WiMAX、TD-SCDMA I/Q解调系统 通用软件无线电 概述 AD6643是一款11位、200 MSPS/250 MSPS、双通道中频(IF) 各ADC的输出内部连接到NSR模块。集成NSR电路能够提 接收机，专门针对要求高动态范围性能、低功耗和小尺寸 高奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件 的电信应用中支持多天线系统而设计。 支持两种不同的输出模式，通过SPI可以选择输出模式。 该器件包括两个高性能模数转换器(ADC)和噪声整形再量 如果使能NSR特性，则在处理ADC的输出时，AD6643可以 化器(NSR)数字模块。每个ADC由多级、差分流水线架构 在有限的部分奈奎斯特带宽内实现更高的SNR性能，同时 组成，并集成了输出纠错逻辑，每个ADC差分流水线的第 保持11位输出分辨率。 一级包含一个宽带宽开关电容采样网络。集成基准电压源 可以对NSR模块进行编程，以提供采样时钟22%或33%的带 可简化设计。占空比稳定器(DCS)补偿ADC时钟占空比的 宽。例如，当采样时钟速率为185 MSPS时，在22%模式下， 波动，使转换器保持出色的性能。 AD6643可以在40 MHz带宽内实现最高75.5 dBFS的SNR；在 33%模式下，它可以在60 MHz带宽内实现最高73.7 dBFS的 SNR。 (第3页续) Rev. C Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2011–2012 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD6643 目录 特性..................................................................................................... 1 基准电压源 ................................................................................23 应用..................................................................................................... 1 时钟输入考虑 ............................................................................23 概述..................................................................................................... 1 功耗和待机模式........................................................................24 功能框图 ............................................................................................ 1 数字输出.....................................................................................25 修订历史 ............................................................................................ 2 ADC超量程(OR).......................................................................25 产品特色 ............................................................................................ 3 噪声整形再量化器(NSR) .............................................................26 技术规格 ............................................................................................ 4 22% BW模式(184.32 MSPS时>40 MHz)...............................26 ADC直流规格.............................................................................. 4 33% BW模式(184.32 MSPS时>60 MHz)...............................27 ADC交流规格.............................................................................. 5 通道/芯片同步................................................................................28 数字规格－AD6643-200/AD6643-250.................................... 6 串行端口接口(SPI) ........................................................................29 开关规格....................................................................................... 8 使用SPI的配置 ..........................................................................29 时序规格－AD6643-200/AD6643-250.................................... 8 硬件接口.....................................................................................29 绝对最大额定值.............................................................................10 SPI访问特性...............................................................................30 热特性 .........................................................................................10 存储器映射......................................................................................31 ESD警告......................................................................................10 读取存储器映射寄存器表 ......................................................31 引脚配置和功能描述 ....................................................................11 存储器映射寄存器表...............................................................32 典型性能参数 .................................................................................15 存储器映射寄存器描述 ..........................................................35 等效电路 ..........................................................................................20 应用信息 ..........................................................................................36 工作原理 ..........................................................................................21 设计指南.....................................................................................36 ADC架构 ....................................................................................21 外形尺寸 ..........................................................................................37 模拟输入考虑 ............................................................................21 订购指南.....................................................................................37 修订历史 更改表2 .............................................................................................. 5 2012年11月—修订版B至修订版C 更改“特性”部分................................................................................. 1 更改表1 ................................................................................................. 更改表4 ............................................................................................... 8 更改“读取存储器映射寄存器表”部分 .......................................31 删除表14中的寄存器0x0E、0x24和0x25...................................33 更改“存储器映射寄存器描述”部分............................................36 更新“外形尺寸”部分......................................................................37 2012年6月—修订版A至修订版B 更改表4 .............................................................................................. 8 更改图2 .............................................................................................. 9 更改表8的OEB引脚描述 ..............................................................12 更改图5和表9 .................................................................................13 更改典型性能参数条件摘要.......................................................15 通篇增加AD6643-200 ...................................................................15 更改图24和图25 .............................................................................18 更改工作原理部分 ........................................................................19 更改时序部分 .................................................................................23 更改“特性”部分................................................................................ 1 增加ADC超量程(OR)部分...........................................................23 更改表2中的全功率带宽参数，删除噪声带宽参数，更改尾 将图39、图40和图41中的频率(Hz)更改为频率(MHz).........24 注3 ....................................................................................................... 6 将图42、图43和图44中的频率(Hz)更改为频率(MHz).........25 增加图20至图33；重新排序编号 ..............................................17 更改通道/芯片同步部分 ..............................................................26 更改图52 ..........................................................................................24 将0x59通篇更改为0x3E ................................................................29 更新“外形尺寸”..............................................................................35 更改表14中的0x02、位[5:4]和0x16、位5 ................................30 2011年9月—修订版0至修订版A 删除表14中的0x59 .........................................................................32 通篇增加250 MSPS速度等级......................................................... 1 更改“订购指南”..............................................................................35 更改表1 .............................................................................................. 4 删除SYNC引脚控制(寄存器0x59)部分.....................................33 2011年4月—修订版0：初始版 Rev. C | Page 2 of 40 AD6643 禁用NSR模块时，ADC数据直接以11位的分辨率提供给输 AD6643采用64引脚无铅9 mm × 9 mm引脚架构芯片级封装 出端。这种工作模式下，AD6643能够在整个奈奎斯特带宽 (LFCSP_VQ)，符合RoHS标准，额定温度范围为−40°C至 内实现最高66.5 dBFS的SNR。因此，AD6643可以用于电信 +85°C工业温度范围。该产品受美国专利保护。 应用，例如要求更宽带宽的数字预失真观测路径。 产品特色 经过数字信号处理后，多路复用输出数据路由至两个11位 输出端口，最大数据速率为400 Mbps (DDR)。这些输出设 置为LVDS，支持ANSI-644电平。 1. 小型、节省空间的9 mm × 9 mm × 0.85 mm、64引脚LFCSP 封装集成两个ADC。 2. 引脚可选的噪声整形再量化器(NSR)，当带宽降低至最 AD6643接收机能够对很宽的中频频谱进行数字化处理。各 大60 MHz、185 MSPS时，它能提高信噪比。 接收机设计用于同步接收不同的天线。该IF采样架构与传 3. LVDS数字输出接口针对低成本FPGA系列而配置。 统的模拟技术或较低集成度的数字方法相比，能大幅度降 4. 采用1.8 V单电源供电。 低器件的成本和复杂度。 5. 标准串行端口接口(SPI)支持各种产品特性和功能，例 灵活的掉电选项可以明显降低功耗。器件设置与控制的编 程利用三线式SPI兼容型串行接口来完成；该接口提供多 种工作模式，支持电路板级系统测试。 如：数据格式化(偏移二进制或二进制补码)、NSR、掉 电、测试模式以及基准电压模式。 6. 片内1到8整数输入时钟分频器和多芯片同步功能支持广 泛的时钟方案和多通道子系统。 Rev. C | Page 3 of 40 AD6643 技术规格 ADC直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.75 V p-p满量程输入范围、 默认SPI。 表1. 参数 分辨率 精度 无失码 失调误差 增益误差 微分非线性(DNL)1 积分非线性(INL)1 匹配特性 失调误差 增益误差 温度漂移 失调误差 增益误差 输入端参考噪声 VREF = 1.75 V 模拟输入 输入范围 输入电容2 输入电阻3 输入共模电压 电源 电源电压 AVDD DRVDD 电源电流 IAVDD1 IDRVDD1(NSR禁用) IDRVDD1(NSR使能—22%模式) IDRVDD1(NSR使能—33%模式) 功耗 正弦波输入1(DRVDD = 1.8 V， NSR禁用) 正弦波输入1(DRVDD = 1.8 V， NSR使能—22%模式) 正弦波输入1(DRVDD = 1.8 V， NSR使能—33%模式) 待机功耗4 掉电模式的功耗 温度 全 最小值 11 全 全 全 全 全 AD6643-200 典型值 最大值 最小值 11 保证 ±0.1 ±0.2 25°C 25°C AD6643-250 典型值 最大值 单位 Bits 保证 ±10 +2/−6 ±0.25 ±0.25 ±0.1 ±0.2 ±13 −2/+3.5 ±10 −5/+3 ±0.4 ±0.4 mV % FSR LSB LSB ±13 −2.5/+3.5 mV % FSR 全 全 ±15 ±87 ±15 ±87 ppm/°C ppm/°C 25°C 0.614 0.614 LSB rms 全 全 全 全 1.75 2.5 20 0.9 1.75 2.5 20 0.9 V p-p pF kΩ V 1.8 1.8 1.9 1.9 全 全 全 全 238 154 172 186 全 706 全 738 832 mW 全 765 853 mW 全 全 90 10 90 10 mW mW 全 全 1.7 1.7 在每一对LVDS输出上使用10 MHz、0 dBFS正弦波和100 Ω端接电阻测量。 输入电容指一个差分输入引脚与其(-)引脚之间的有效电容。 3 输入电阻指一个差分输入引脚与其(-)引脚之间的有效电阻。 4 待机功耗的测量条件为：直流输入、CLK±引脚无效(设为AVDD或AGND)。 1 2 Rev. C | Page 4 of 40 1.7 1.7 1.8 1.8 1.9 1.9 V V 260 215 256 180 206 218 275 215 mA mA mA mA 855 785 873 mW AD6643 ADC交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.75 V p-p满量程输入范围、 默认SPI。 表2. 参数1 信噪比(SNR) NSR禁用 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz NSR使能 22% BW模式 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 33% BW模式 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 信纳比(SINAD) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 最差的二次或三次谐波 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 温度 25°C 25°C 全 25°C 25°C 全 25°C 25°C 25°C 全 25°C 25°C 全 25°C 25°C 25°C 全 25°C 25°C 全 25°C 25°C 25°C 全 25°C 25°C 全 25°C 最小值 AD6643-200 典型值 最大值 最小值 AD6643-250 典型值 最大值 66.6 66.5 66.4 66.2 66.4 66.2 66.1 65.9 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 66.2 65.3 66.0 65.6 76.1 76.1 74.8 74.5 75.5 74.7 74.2 73.7 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 74.5 72.6 74.2 73.4 76.1 73.6 72.3 72.0 73.1 72.6 71.7 71.2 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 72.0 70.1 72.1 70.9 65.6 65.5 65.4 65.2 65.3 65.1 65.1 64.9 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 65.1 64.3 25°C 25°C 全 25°C 25°C 全 25°C 64.9 64.6 −92 −91 −90 −88 −80 −88 −88 −86 −85 −84 −85 −80 Rev. C | Page 5 of 40 单位 dBc dBc dBc dBc dBc dBc dBc AD6643 参数1 无杂散动态范围(SFDR) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 最差其它谐波或杂散 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 双音无杂散动态范围(SFDR) fIN = 184.12 MHz, 187.12 MHz (−7 dBFS) 串扰2 全功率带宽3 温度 25°C 25°C 全 25°C 25°C 全 25°C 最小值 AD6643-200 典型值 最大值 最小值 AD6643-250 典型值 最大值 92 91 90 88 88 88 86 85 单位 dBc dBc dBc dBc dBc dBc dBc 80 79 84 85 25°C 25°C 全 25°C 25°C 全 25°C −94 −94 −94 −93 25°C 全 25°C −95 −94 −92 −92 −93 −88 dBc dBc dBc dBc dBc dBc dBc 88 95 1000 88 95 1000 dBc dB MHz −80 −80 1 如需了解完整的定义，请参阅应用笔记AN-835：了解高速ADC测试和评估。 串扰的测量条件：一个通道参数为−1 dBFS、100 MHz且另一个通道上无输入信号。 3 全功率带宽指基频频谱功率降低3 dB时的ADC输入带宽。 2 数字规格－AD6643-200/AD6643-250 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.75 V p-p满量程输入范围、 使能DCS、默认SPI。 表3. 参数 差分时钟输入(CLK+、CLK−) 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 输入共模范围 输入电流电平 高电平 低电平 输入电容 输入电阻 同步输入 逻辑兼容 内部偏置 输入电压范围 输入电压电平 高电平 低电平 温度 最小值 全 全 全 全 CMOS/LVDS/LVPECL 0.9 0.3 3.6 AGND AVDD 0.9 1.4 全 全 全 全 典型值 10 −22 8 最大值 22 −10 4 10 单位 V V p-p V V 12 µA µA pF kΩ CMOS/LVDS 0.9 全 全 AGND AVDD V V 全 全 1.2 AGND AVDD 0.6 V V Rev. C | Page 6 of 40 AD6643 参数 输入电流电平 高电平 低电平 输入电容 输入电阻 逻辑输入(CSB)1 输入电压电平 高电平 低电平 输入电流电平 高电平 低电平 输入电阻 输入电容 逻辑输入(SCLK)2 输入电压电平 高电平 低电平 输入电流电平 高电平 低电平 输入电阻 输入电容 逻辑输入(SDIO)1 输入电压电平 高电平 低电平 输入电流电平 高电平 低电平 输入电阻 输入电容 逻辑输入（OEB、PDWN）2 输入电压电平 高电平 低电平 输入电流电平 高电平 低电平 输入电阻 输入电容 数字输出 LVDS数据和OR输出 差分输出电压(VOD) ANSI模式 小摆幅模式 输出失调电压(VOS) ANSI模式 小摆幅模式 1 2 温度 最小值 全 全 全 全 −5 −100 最大值 单位 +5 +100 20 µA µA pF kΩ 全 全 1.22 0 2.1 0.6 V V 全 全 全 全 −5 −80 +5 −45 µA µA kΩ pF 全 全 1.22 0 2.1 0.6 V V 全 全 全 全 45 −5 70 +5 µA µA kΩ pF 全 全 1.22 0 2.1 0.6 V V 全 全 全 全 45 −5 70 +5 µA µA kΩ pF 全 全 1.22 0 2.1 0.6 V V 全 全 全 全 45 −5 70 +5 µA µA kΩ pF 全 全 250 150 350 200 450 280 mV mV 全 全 1.15 1.15 1.25 1.25 1.35 1.35 V V 上拉。 下拉。 Rev. C | Page 7 of 40 12 典型值 1 16 26 2 26 2 26 5 26 5 AD6643 开关规格 表4. 参数 时钟输入参数 输入时钟速率 转换速率1 时钟周期—一分频模式2 COL高脉冲宽度2 一分频模式，DCS使能 一分频模式，DCS禁用 二分频至八分频模式， DCS使能 数据输出参数(DATA、OR) LVDS模式 数据传播延迟2 DCO传播延迟2 DCO至数据偏斜2 流水线延迟 NSR使能 孔径延迟4 孔径不确定(抖动)4 唤醒时间(从待机) 唤醒时间(从掉电模式) 超范围恢复时间 符号 tCLK tCH tPD tDCO tSKEW tA tJ 温度 AD6643-200 AD6643-250 最小值 典型值 最大值 最小值 典型值 最大值 单位 全 全 全 40 4.0 全 全 全 2.25 2.375 0.8 全 全 全 全 全 全 全 全 全 全 0.4 625 200 2.5 2.5 6.0 6.7 0.7 10 13 1.0 0.1 10 250 3 2.75 2.625 1.0 40 4 1.8 1.9 0.8 0.4 2.0 2.0 1.0 0.1 6.0 6.7 0.7 10 13 1.0 0.1 10 250 3 625 250 MHz MSPS ns 2.2 2.1 ns ns ns 1.0 ns ns ns 周期3 周期3 ns ps rms s s 周期 1 转换速率指分频之后的时钟速率。 时序图参见图2。 3 周期指ADC输入采样速率周期。 4 时序图中未显示。 2 时序规格－AD6643-200/AD6643-250 表5. 参数 同步时序要求 tSSYNC tHSYNC SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 条件 详细时序参见图3。 SYNC至CLK建立时间的上升沿 SYNC至CLK保持时间的上升沿 SPI时序图参见图59 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态 所需的时间(图59未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态 所需的时间(图59未显示) Rev. C | Page 8 of 40 最小值 典型值 最大值 单位 0.3 0.4 ns ns 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns AD6643 时序图 tA N–1 N+4 N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCO– DCO+ tSKEW PARALLEL INTERLEAVED D0 (LSB) CH A N – 10 CH B N – 10 CH A N–9 CH B N–9 CH A N–8 CH B N–8 CH A N–7 CH B N–7 CH A N–6 D11 (MSB) CH A N – 10 CH B N – 10 CH A N–9 CH B N–9 CH A N–8 CH B N–8 CH A N–7 CH B N–7 CH A N–6 CHANNEL MULTIPLEXED 0/D0± (ODD/EVEN) MODE (LSB) 0 N – 10 CH A0 N – 10 0 N–9 CH A0 N–9 0 N–8 CH A0 N–8 0 N–7 CH A0 N–7 0 N–6 D9/D10± (MSB) CH A9 N – 10 CH A10 N – 10 CH A9 N–9 CH A10 N–9 CH A9 N–8 CH A10 N–8 CH A9 N–7 CH A10 N–7 CH A9 N–6 CHANNEL MULTIPLEXED 0/D0± (ODD/EVEN) MODE (LSB) 0 N – 10 CH B0 N – 10 0 N–9 CH B0 N–9 0 N–8 CH B0 N–8 0 N–7 CH B0 N–7 0 N–6 CH B9 N – 10 CH B10 N – 10 CH B9 N–9 CH B10 N–9 CH B9 N–8 CH B10 N–8 CH B9 N–7 CH B10 N–7 CH B9 N–6 CHANNEL A CHANNEL B . . . . . . D9/D10± (MSB) 图2. 数据输出时序延迟的LVDS模式。NSR禁用(使能NSR会增加额外三个时钟周期的延迟) CLK+ tSSYNC tHSYNC 09638-003 CHANNEL A AND CHANNEL B . . . SYNC 图3. 同步时序输入 Rev. C | Page 9 of 40 09638-002 tPD AD6643 绝对最大额定值 热特性 表6. 参数 电气 AVDD至AGND DRVDD至AGND VIN+A/VIN+B、VIN−A/VIN−B至AGND CLK+、CLK−至AGND SYNC至AGND VCM至AGND CSB至AGND SCLK至AGND SDIO至AGND OEB至AGND PDWN至AGND OR+/OR−至AGND D0−/D0+到D10−/D10+ 至AGND DCO+/DCO−至AGND 环境参数 工作温度范围 (环境) 偏置条件下的最大 结温 存储温度范围 (环境) LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 额定值 接到印刷电路板(PCB)上，可提高焊接可靠性，从而最大 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V 限度发挥封装的热性能。 θJA典型值的测试条件为使用实接地层的4层PCB。如表7所 示，气流可提高散热，从而降低θJA。另外，直接与封装引 脚接触的金属，包括金属走线、通孔、接地层、电源层， 可降低θJA。 表7. 热阻 封装类型 64引脚 LFCSP 9 mm × 9 mm (CP-64-4) 气流 速度 (m/s) 0 1.0 2.0 θJA1, 2 26.8 21.6 20.2 θJC1, 3 1.14 θJB1, 4 10.4 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 3 按照MIL-Std 883、方法1012.1。 4 按照JEDEC JESD51-8(静止空气)。 1 2 −40°C至+85°C 150°C ESD警告 ESD(静电放电)敏感器件。 −65°C至+125°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. C | Page 10 of 40 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 AD6643 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD DNC VCM DNC DNC AVDD AVDD VIN–A VIN+A AVDD AVDD 引脚配置和功能描述 PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD6643 INTERLEAVED PARALLEL LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK SDIO OR+ OR– D10+ (MSB) D10– (MSB) D9+ D9– DRVDD D8+ D8– D7+ D7– NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PADDLE MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09638-004 D1– D1+ DRVDD D2– D2+ D3– D3+ DCO– DCO+ D4– D4+ DRVDD D5– D5+ D6– D6+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC DNC DNC DNC DNC DNC DNC DRVDD DNC DNC DNC DNC D0– (LSB) D0+ (LSB) 图4. LFCSP交错并行LVDS引脚配置(顶视图) 表8. 交错并行LVDS模式的引脚功能描述 引脚编号 ADC电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 4 至 9, 11 to 14, 55, 56, 58 0 ADC模拟 51 52 62 61 57 1 2 数字输入 3 数字输出 15 16 18 17 21 20 23 22 27 引脚名称 类型 描述 DRVDD AVDD DNC AGND、 裸露 焊盘 电源 电源 数字输出驱动器电源(标称值1.8 V)。 模拟电源(标称值1.8 V)。 不连接。请勿连接到这些引脚。 模拟地。封装底部的裸露热焊盘为器件提供模拟地。 该焊盘必须与地相连，才能正常工作。 地 VIN+A VIN−A VIN+B VIN−B VCM 输入 输入 输入 输入 输出 CLK+ CLK− 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 模拟输入的共模电平偏置输出。此引脚应用一个0.1 μF 电容去耦至接地。 ADC时钟输入(+)。 ADC时钟输入(−)。 SYNC 输入 数字同步引脚。仅用于从机模式。 D0− (LSB) D0+ (LSB) D1+ D1− D2+ D2− D3+ D3− D4+ 输出 输出 输出 输出 输出 输出 输出 输出 输出 通道A/通道B LVDS输出数据0(+)。 通道A/通道B LVDS输出数据0(−)。 通道A/通道B LVDS输出数据1(+)。 通道A/通道B LVDS输出数据1(−)。 通道A/通道B LVDS输出数据2(+)。 通道A/通道B LVDS输出数据2(−)。 通道A/通道B LVDS输出数据3(+)。 通道A/通道B LVDS输出数据3(−)。 通道A/通道B LVDS输出数据4(+)。 Rev. C | Page 11 of 40 AD6643 引脚编号 26 30 29 32 31 34 33 36 35 39 38 41 40 43 42 25 24 SPI控制 45 44 46 输出使能信号 和掉电 47 48 引脚名称 D4− D5+ D5− D6+ D6− D7+ D7− D8+ D8− D9+ D9− D10+ (MSB) D10− (MSB) OR+ OR− DCO+ DCO− 类型 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 描述 通道A/通道B LVDS输出数据4(−)。 通道A/通道B LVDS输出数据5(+)。 通道A/通道B LVDS输出数据5(−)。 通道A/通道B LVDS输出数据6(+)。 通道A/通道B LVDS输出数据6(−)。 通道A/通道B LVDS输出数据7(+)。 通道A/通道B LVDS输出数据7(−)。 通道A/通道B LVDS输出数据8(+)。 通道A/通道B LVDS输出数据8(−)。 通道A/通道B LVDS输出数据9(+)。 通道A/通道B LVDS输出数据9(−)。 通道A/通道B LVDS输出数据10(+)。 通道A/通道B LVDS输出数据10(−)。 通道A/通道B LVDS超量程(+)。 通道A/通道B LVDS超量程(−)。 通道A/通道B LVDS数据时钟输出(+)。 通道A/通道B LVDS数据时钟输出(−)。 SCLK 输入 SDIO 输入/输出 CSB 输入 SPI串行时钟。串行移位时钟输入，用来同步串行接口的 读、写操作。 SPI串行数据I/O。双功能引脚；通常用作输入或输出，取 决于发送的指令和时序帧中的相对位置。 片选信号(低电平有效)。CSB控制读写周期的选通。 OEB PDWN 输入/输出 输入/输出 输出使能信号输入(低电平有效)。 掉电输入(高电平有效)。此引脚的操作取决于SPI模式，可 配置为掉电或待机(参见表14)。 Rev. C | Page 12 of 40 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD DNC VCM DNC DNC AVDD AVDD VIN–A VIN+A AVDD AVDD AD6643 PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD6643 CHANNEL MULTIPLEXED (EVEN/ODD) LVDS MODE TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK SDIO ORA+ ORA– A D9+/D10+ (MSB) A D9–/D10– (MSB) A D7+/D8+ A D7–/D8– DRVDD A D5+/D6+ A D5–/D6– A D3+/D4+ A D3–/D4– NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PADDLE MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09638-005 B D5–/D6– B D5+/D6+ DRVDD B D7–/D8– B D7+/D8+ B D9–/D10– (MSB) B D9+/D10+ (MSB) DCO– DCO+ DNC DNC DRVDD A 0/D0– (LSB) A 0/D0+ (LSB) A D1–/D2– A D1+/D2+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC DNC DNC ORB– ORB+ DNC DNC DRVDD B 0/D0– (LSB) B 0/D0+ (LSB) B D1–/D2– B D1+/D2+ B D3–/D4– B D3+/D4+ 图5. LFCSP通道多路复用(奇/偶)LVDS引脚配置(顶视图) 表9. 通道多路复用(奇/偶)LVDS模式的引脚功能描述 引脚编号 ADC 电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 4, 5, 8, 9, 26, 27, 55, 56, 58 0 引脚名称 类型 描述 DRVDD AVDD 电源 电源 数字输出驱动器电源(标称值1.8 V)。 模拟电源(标称值1.8 V)。 DNC 不连接。请勿连接到这些引脚。 AGND、裸露 焊盘 地 封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须 与地相连，才能正常工作。 VIN+A VIN−A VIN+B VIN−B VCM 输入 输入 输入 输入 输出 CLK+ CLK− 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 模拟输入的共模电平偏置输出。此引脚应用一个0.1 μF 电容去耦至接地。 ADC时钟输入(+)。 ADC时钟输入(−)。 SYNC 输入 数字同步引脚。仅用于从机模式。 ORB+ 输出 6 ORB− 输出 11 B 0/D0− (LSB) 输出 12 B 0/D0+ (LSB) 输出 通道B LVDS超量程输出(+)。超量程指示在DCO的上 升沿有效。 通道B LVDS超量程输出(−)。超量程指示在DCO的上 升沿有效。 通道B LVDS输出0/数据0(−)。源自此输出的数据时钟 输出(DCO)上升沿上的输出位始终为逻辑0。 通道B LVDS输出0/数据0(+)。源自此输出的数据时钟 输出(DCO)上升沿上的输出位始终为逻辑0。 ADC模拟 51 52 62 61 57 1 2 数字输入 3 数字输出 7 Rev. C | Page 13 of 40 AD6643 引脚编号 13 14 15 16 17 18 20 21 22 23 29 引脚名称 B D1−/D2− B D1+/D2+ B D3−/D4− B D3+/D4+ B D5−/D6− B D5+/D6+ B D7−/D8− B D7+/D8+ B D9−/D10− (MSB) B D9+/D10+ (MSB) A 0/D0− (LSB) 类型 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 30 A 0/D0+ (LSB) 输出 31 32 33 34 35 36 38 39 40 41 43 A D1−/D2− A D1+/D2+ A D3−/D4− A D3+/D4+ A D5−/D6− A D5+/D6+ A D7−/D8− A D7+/D8+ A D9−/D10− (MSB) A D9+/D10+ (MSB) ORA+ 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 42 ORA− 输出 25 24 SPI控制 45 DCO+ DCO− 输出 输出 SCLK 输入 44 SDIO 输入/输出 46 CSB 输入 OEB PDWN 输入 输入 输出使能信号 和掉电 47 48 描述 通道B LVDS输出数据1/数据2(−)。 通道B LVDS输出数据1/数据2(+)。 通道B LVDS输出数据3/数据4(−)。 通道B LVDS输出数据3/数据4(+)。 通道B LVDS输出数据5/数据6(−)。 通道B LVDS输出数据5/数据6(+)。 通道B LVDS输出数据7/数据8(−)。 通道B LVDS输出数据7/数据8(+)。 通道B LVDS输出数据9/数据10(−)。 通道B LVDS输出数据9/数据10(+)。 通道B LVDS输出0/数据1(−)。此输出的第一个输出位始终为 逻辑0。 通道B LVDS输出0/数据1(+)。此输出的第一个输出位始终为 逻辑0。 通道A LVDS输出数据1/数据0(−)。 通道A LVDS输出数据1/数据0(+)。 通道A LVDS输出数据3/数据2(−)。 通道A LVDS输出数据3/数据2(+)。 通道A LVDS输出数据5/数据4(−)。 通道A LVDS输出数据5/数据4(+)。 通道A LVDS输出数据7/数据6(−)。 通道A LVDS输出数据7/数据6(+)。 通道A LVDS输出数据9/数据8(−)。 通道A LVDS输出数据9/数据8(+)。 通道A LVDS超量程输出(+)。超量程指示在DCO的上升沿 有效。 通道A LVDS超量程输出(−)。超量程指示在DCO的上升沿 有效。 通道A/通道B LVDS数据时钟输出(+)。 通道A/通道B LVDS数据时钟输出(−)。 SPI串行时钟(SCKL)。串行移位时钟输入，用来同步串行接 口的读、写操作。 SPI串行数据输入/输出(SDIO)。双功能引脚；通常用作输入 或输出，取决于发送的指令和时序帧中的相对位置。 SPI片选信号(低电平有效)。低电平有效控制信号，用来选 通读写周期。 输出使能信号输入(低电平有效)。 掉电输入(高电平有效)。此引脚的操作取决于SPI模式，可配 置为掉电或待机(参见表14)。 Rev. C | Page 14 of 40 AD6643 典型性能参数 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、采样速率 = 每个速度等级的最大采样速率、DCS使能、1.75 V p-p 差分输入、VIN = −1.0 dBFS、32k采样、TA = 25°C。 0 0 200MSPS 30.1MHz @ –1dBFS SNR = 65.8dB (66.8dBFS) SFDR = 88dBc –40 –60 –80 –100 –40 –60 THIRD HARMONIC –80 –100 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 –140 09638-006 0 0 图6. AD6643-200单音FFT(fIN = 30.1 MHz) –40 AMPLITUDE (dBFS) 80 90 100 200MSPS 220.1MHz @ –1dBFS SNR = 65dB (66dBFS) SFDR = 84dBc –60 –80 –100 –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 –140 09638-007 0 0 图7. AD6643-200单音FFT(fIN = 90.1 MHz) 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 09638-010 –120 图10. AD6643-200单音FFT(fIN = 220.1 MHz) 0 0 200MSPS 140.1MHz @ –1dBFS SNR = 65.4dB (66.4dBFS) SFDR = 87.5dBc –20 AMPLITUDE (dBFS) –40 –60 200MSPS 305.1MHz @ –1dBFS SNR = 64.4dB (65.4dBFS) SFDR = 79dBc –20 THIRD HARMONIC –80 –100 –40 –60 THIRD HARMONIC –80 –100 –120 0 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 09638-008 –120 图8. AD6643-200单音FFT(fIN = 140.1 MHz) –140 0 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 图11. AD6643-200单音FFT(fIN = 305.1 MHz) Rev. C | Page 15 of 40 100 09638-011 AMPLITUDE (dBFS) 40 50 60 70 FREQUENCY (MHz) –20 –120 AMPLITUDE (dBFS) 30 0 200MSPS 90.1MHz @ –1dBFS SNR = 65.5dB (66.5dBFS) SFDR = 88dBc –20 –140 20 图9. AD6643-200单音FFT(fIN = 185.1 MHz) 0 –140 10 09638-009 –120 –120 –140 200MSPS 185.1MHz @ –1dBFS SNR = 65.2dB (66.2dBFS) SFDR = 87.5dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 AD6643 120 –20 SNR (dBFS) SFDR/IMD3 (dBc AND dBFS) SNR/SFDR (dBc AND dBFS) 100 0 80 SFDR (dBFS) 60 40 20 SFDR (dBc) SNR (dBc) SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 –120 –90.0 09638-012 100 0 95 –20 SFDR (dBc) 90 85 80 75 70 200MSPS 89.12MHz @ –7dBFS 92.12MHz @ –7dBFS SFDR = 89dBc (96dBFS) –40 –60 –80 –100 95 105 115 125 135 145 155 165 175 185 195 FREQUENCY (MHz) –140 0 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 09638-016 85 09638-013 75 图16. AD6643-200双音FFT(fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) 0 0 200MSPS 184.12MHz @ –7dBFS 187.12MHz @ –7dBFS SFDR = 86dBc (93dBFS) –20 –20 AMPLITUDE (dBFS) SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –78.5 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) –40 –60 –80 –100 –120 IMD3 (dBFS) –21.0 –7.0 图14. AD6643-200双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) –140 09638-014 SFDR/IMD3 (dBc AND dBFS) –7.0 –120 图13. AD6643-200单音SNR/SFDR与输入频率(fIN )的关系 –120 –90.0 –21.0 SNR (dBFS) 65 60 65 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) 图15. AD6643-200双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) AMPLITUDE (dBFS) SNR/SFDR (dBc AND dBFS) 图12. AD6643-200单音SNR/SFDR与输入幅度(AIN )的关系 (fIN =90.1 MHz) –78.5 0 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 图17. AD6643-200双音FFT(fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) Rev. C | Page 16 of 40 09638-017 0 –100 09638-015 IMD3 (dBFS) AD6643 100 0 250MSPS 90.1MHz @ –1.0dBFS –20 SNR = 65.2dB (66.2dBFS) SFDR = 88dBc 85 80 SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A 75 70 –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 65 –120 60 40 50 60 70 80 90 100 110 120 130 140 150 160 170 180 190 200 SAMPLE RATE (MSPS) –140 0 10 图18. AD6643-200单音SNR/SFDR与采样速率(fs )的关系 (fIN = 90.1 MHz) 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 250MSPS 140.1MHz @ –1.0dBFS –20 SNR = 65.1dB (66.1dBFS) SFDR = 87dBc 10,000 8000 AMPLITUDE (dBFS) 6000 4000 2000 –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 –140 09638-019 0 N N+1 OUTPUT CODE 0 10 AMPLITUDE (dBFS) SECOND HARMONIC 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 250MSPS 185.1MHz @ –1.0dBFS –20 SNR = 64.9dB (65.9dBFS) SFDR = 85dBc –40 –60 40 0 250MSPS 30.1MHz @ –1.0dBFS SNR = 65.4dB (66.4dBFS) SFDR = 88dBc –20 30 图22. AD6643-250单音FFT(fIN = 140.1 MHz) 图19. AD6643-200接地输入直方图 0 20 09638-122 –120 THIRD HARMONIC –80 –100 –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 –120 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 09638-120 –120 图20. AD6643-250单音FFT(fIN = 30.1 MHz) –140 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 图23. AD6643-250单音FFT(fIN = 185.1 MHz) Rev. C | Page 17 of 40 09638-123 NUMBER OF HITS 40 0 0.614LSB rms 16,384 TOTAL HITS AMPLITUDE (dBFS) 30 图21. AD6643-250单音FFT(fIN = 90.1 MHz) 12,000 –140 20 09638-121 AMPLITUDE (dBFS) 90 09638-018 SNR/SFDR (dBc AND dBFS) 95 AD6643 0 95 SNR/SFDR (dBc AND dBFS) –20 –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 –120 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 0 90 100 110 120 70 SNR (dBFS) –20 THIRD HARMONIC SECOND HARMONIC –80 120 150 180 210 240 270 300 330 360 390 FREQUENCY (MHz) 0 –40 –60 90 图27. AD6643-250单音SNR/SFDR与输入频率(fIN )的关系 (VREF = 1.75 V p-p) SFDR/IMD3 (dBc AND dBFS) –100 SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –120 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 09638-125 IMD3 (dBFS) –120 –90 图25. AD6643-250单音FFT(fIN = 305.1 MHz) –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 09638-128 AMPLITUDE (dBFS) 75 60 60 250MSPS 305.1MHz @ –1.0dBFS SNR = 64.4dB (65.4dBFS) SFDR = 80dBc –20 图28. AD6643-250双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) 0 120 100 –20 SFDR/IMD3 (dBc AND dBFS) SFDR (dBFS) 80 SNR (dBFS) 60 40 SFDR (dBc) SNR (dBc) SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 20 IMD3 (dBFS) 0 –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 –120 –90 09638-126 SNR/SFDR (dBc AND dBFS) 80 09638-127 0 图24. AD6643-250单音FFT(fIN = 220.1 MHz) –140 SFDR (dBc) 85 65 09638-124 –140 90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 图29. AD6643-250双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) 图26. AD6643-250单音SNR/SFDR与输入幅度(AIN )的关系 (fIN =90.1 MHz) Rev. C | Page 18 of 40 09638-129 AMPLITUDE (dBFS) 100 250MSPS 220.1MHz @ –1.0dBFS SNR = 64.6dB (65.6dBFS) SFDR = 85dBc AD6643 0 100 SFDR, CHANNEL B 95 SNR/SFDR (dBc AND dBFS) AMPLITUDE (dBFS) 250MSPS 89.12MHz @ –7.0dBFS –20 92.12MHz @ –7.0dBFS SFDR = 86dBc (93dBFS) –40 –60 –80 –100 90 85 SFDR, CHANNEL A 80 75 SNR, CHANNEL A 70 –120 65 –140 60 40 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 图30. AD6643-250双音FFT(fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) 0 120 140 160 180 SAMPLE RATE (MSPS) 200 220 240 0.995LSB rms 32,768 TOTAL HITS 30,000 25,000 –80 20,000 15,000 –100 10,000 –120 5000 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 0 N–1 N OUTPUT CODE 图33. AD6643-250接地输入直方图 图31. AD6643-250双音FFT(fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) Rev. C | Page 19 of 40 N+1 09638-133 NUMBER OF HITS –60 09638-131 AMPLITUDE (dBFS) 100 35,000 –40 –140 80 图32. AD6643-250单音SNR/SFDR与采样速率(fs ) 的关系(fIN = 90.1 MHz) 250MSPS 184.12MHz @ –7.0dBFS 187.12MHz @ –7.0dBFS SFDR = 84dBc (91dBFS) –20 60 09638-132 0 09638-130 SNR, CHANNEL B AD6643 等效电路 AVDD SCLK OR PDWN OR OEB 350Ω 26kΩ 09638-027 09638-031 VIN 图 38. 等效SCLK或PDWN或OEB输入电路 图34. 等效模拟输入电路 AVDD AVDD AVDD 0.9V 15kΩ 15kΩ 350Ω CLK– 09638-028 CLK+ 26kΩ CSB 09638-032 AVDD 图 39. 等效CSB输入电路 图35. 等效时钟输入电路 DRVDD AVDD AVDD V+ V– DATAOUT– DATAOUT+ V– SYNC V+ 0.9V 图 36. 等效LVDS输出电路 图40. 等效SYNC输入电路 DRVDD 350Ω 26kΩ 09638-030 SDIO 图37. 等效SDIO电路 Rev. C | Page 20 of 40 09638-033 09638-053 16kΩ 0.9V AD6643 工作原理 AD6643具有两个模拟输入通道和两个数字输出通道。中频 模拟输入考虑 (IF)输入信号需要经过多级才能出现在输出端口。 AD6643的模拟输入端是一个差分开关电容电路，专为实现 ADC架构 最佳差分信号处理性能而设计。 AD6643架构由一个双前端采样保持电路和其后的流水线型 输入根据时钟信号，在采样模式和保持模式之间切换(见图 开关电容ADC组成。各个级的量化输出组合在一起，在数 41)。当输入切换到采样模式时，信号源必须能够对采样电 字校正逻辑中最终形成一个11位转换结果。或者，将11位 容充电且在半个时钟周期内完成建立。 结果发送至数字校正逻辑前可通过噪声整形再量化器 每个输入端都串联一个小电阻，可以降低驱动源输出级所 (NSR)模块予以处理。 需的峰值瞬态电流。在两个输入端之间可配置一个并联电 流水线结构允许第一级处理新的输入采样点，而其它级继 容，以提供动态充电电流。此无源网络能在ADC输入端形 续处理之前的采样点。采样在时钟的上升沿进行。 成低通滤波器；因此，模数转换的精度取决于应用。 除最后一级以外，流水线的每一级都包括一个低分辨率 在中频(IF)欠采样应用中，需要去掉输入两端的并联电 Flash型ADC、一个开关电容数模转换器(DAC)和一个级间 容。因为并联电容与驱动源阻抗共同作用，会限制输入带 余量放大器(MDAC)。余量放大器用于放大重构DAC输出 宽。欲了解更多信息，请参阅应用笔记AN-742“开关电容 与Flash型输入之间的差，用于流水线的下一级。为了便于 ADC的频域响应”、应用笔记AN-827“放大器与开关电容 实现Flash误差的数字校正，每一级设定了一位的冗余量。 ADC接口的谐振匹配方法”和Analog Dialogue的文章“用于 最后一级仅由一个闪存型ADC组成。 宽带模数转换器的变压器耦合前端”(www.analog.com)。 BIAS 每个通道的输入级包含一个差分采样电路，可在差分或单 S 端模式下完成交流耦合或直流耦合。输出级模块能够实现 CFB VIN+ CPAR1 出缓冲器需要单独供电，允许调整输出驱动电流。在掉电 CPAR2 H 期间，输出缓冲器进入高阻态。 AD6643双通道中频接收机可同时数字化两个通道，非常适 CS VIN– 合电信系统中的分集接收和数字预失真(DPD)观测路径。 S S CPAR1 CPAR2 S 双通道中频接收机设计可用于信号分集接收；两个ADC以 S CFB BIAS 09638-034 数据对准、错误校正，且能将数据传输到输出缓冲器。输 S CS 相同方式处理来自两个独立天线的相同载波。另外，两个 图41. 开关电容输入 ADC还可处理相互独立的模拟输入信号。用户能够借助 为实现最佳动态性能，必须保证驱动VIN+的源阻抗与驱 ADC输入端的低通滤波器或带通滤波器，输入从直流到 动VIN−的源阻抗相匹配，并且使输入保持差分平衡。 300 MHz频率的信号，且不会明显降低ADC的性能。ADC 输入共模 可对400 MHz模拟输入信号进行处理，但这会加大ADC的 噪声和失真。 AD6643的模拟输入端无内部直流偏置。在交流耦合应用 中，用户必须提供外部偏置。建议将器件设置成VCM = 0.5 × 同步功能用于多个器件之间的同步定时。 AVDD(或0.9 V)，以实现最佳性能。 借助一个三线型SPI兼容的串行接口，可对AD6643进行编 芯片通过VCM引脚提供板上共模基准电 压 。 建 议 使 用 程和控制。 VCM输出设置输入共模。通过VCM引脚提供模拟输入共 模电压(典型值为0.5 × AVDD)时，可实现芯片的最佳性能。 必须用一个0.1 µF电容对VCM引脚去耦到地，如“应用信息” 部分所述。将该去耦电容放在VCM引脚附近，以便将器件 与该电容间的串联电阻和电感降至最低。 Rev. C | Page 21 of 40 AD6643 差分输入配置 选择变压器时，必需考虑其信号特性。大多数射频变压器 通过差分输入配置驱动AD6643时，可实现芯片的最佳性 在工作频率低于几兆赫兹时，产生饱和现象。信号功率过 能。在基带应用中，AD8138、ADA4937-2、ADA4930-2和 大也可导致磁芯饱和，从而导致失真。 ADA4938-2差分驱动器能够为ADC提供出色的性能和灵活 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 的接口。 器的噪声性能无法满足要求以达到AD6643真正的SNR性 通过AD6643的VCM引脚，可以方便地设置ADA4938-2的 能。在SNR为关键参数的应用中，建议使用的输入配置是 输出共模电压(见图42)；驱动器可以配置为Sallen-Key滤波 差分双巴伦耦合(见图44)。在这种配置中，输入交流耦 器拓扑电路结构，从而对输入信号进行带宽限制。 合，CML通过一个33 Ω电阻提供给各输入。这些电阻补偿 输入巴伦的损耗，向驱动器提供50 Ω阻抗。 15pF 200Ω 33Ω 90Ω 15Ω 在双巴伦和变压器配置中，输入电容和电阻的值取决于输 VIN– AVDD 5pF 和电容值，或者需要移除一些元件。表10列出了在不同输 ADC ADA4930-2 0.1µF 入频率和源阻抗。基于这些参数，可能需要调整输入电阻 15Ω 33Ω 120Ω 入频率范围内设置RC网络的建议值。不过，由于这些值取 VCM VIN+ 决于输入信号和带宽，因此只能用作初始参考。请注意， 15pF 200Ω 0.1µF 表10中给出的值分别用于图43和图44中的R1、R2、C2和R3 09638-035 33Ω 元件。 图42. 利用ADA4930-2进行差分输入配置 表10. RC网络示例 在SNR为关键参数的基带应用中，建议使用的输入配置是 频率范围 (MHz) 0至100 100至300 差分变压器耦合，如图43所示。为实现模拟输入偏置，可 将VCM电压连接到变压器次级绕组的中心抽头处。 C2 R3 VIN+ 0.1µF R2 R3 并联 电阻 R3 (Ω) 49.9 49.9 器(DVGA) AD8375或AD8376具备驱动AD6643所需的良好 性能。图45显示AD8376的示例，该器件通过带通抗混叠滤 VCM VIN– 波器驱动AD6643。 33Ω 0.1µF C2 图43. 差分变压器耦合配置 C2 R3 R1 0.1µF 0.1µF 2V p-p R2 VIN+ 33Ω PA 并联电容 C2 (pF) 15 8.2 输入外，还可以使用可变增益放大器。数字可变增益放大 ADC C1 R1 串联电阻 R2 (Ω) 0 0 09638-036 49.9Ω 差分电容 C1 (pF) 8.2 3.9 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 R2 R1 2V p-p 串联电阻 R1 (Ω) 33 15 S S P 0.1µF 33Ω ADC C1 0.1µF R1 R2 R3 C2 图44. 差分双巴伦输入配置 Rev. C | Page 22 of 40 VIN– 33Ω VCM 0.1µF 09638-037 76.8Ω VIN AD6643 1000pF 180nH 220nH 301Ω 5.1pF 1µH AD8376 VPOS 1µH 15pF 165Ω 3.9pF 1nF 1000pF 180nH AD6643 VCM 1nF 165Ω 68nH 2.5kΩ║2pF 220nH 09638-038 NOTES 1. ALL INDUCTORS ARE COILCRAFT 0603CS COMPONENTS WITH THE EXCEPTION OF THE 1µH CHOKE INDUCTORS (0603LS). 2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER CENTERED AT 140MHz. 图45. 利用AD8376进行差分输入配置 基准电压源 AD6643内置稳定、精确的基准电压源。可通过用SPI改变. 基准电压来调整满量程输入范围。ADC输入范围跟随基准 CLOCK INPUT 电压呈线性变化。 Mini-Circuits® ADT1-1WT, 1:1Z 390pF XFMR 390pF 50Ω ADC CLK+ 100Ω 390pF CLK– 时钟输入考虑 为了充分发挥芯片的性能，应利用一个差分信号作为 09638-040 SCHOTTKY DIODES: HSMS2822 图47. 变压器耦合差分时钟(频率可达200 MHz) AD6643采样时钟输入端(CLK+和CLK−)的时钟信号。该信 号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚 内。CLK+和CLK−引脚有内部偏置(见图46)，无需外部偏 置。如果这些输入悬空，应将CLK−引脚拉低以防止杂散 CLOCK INPUT 390pF 25Ω ADC 390pF CLK+ 390pF 时钟。 25Ω AVDD 09638-041 CLK– SCHOTTKY DIODES: HSMS2822 图48. 巴伦耦合差分时钟(频率可达625 MHz) 0.9V 如果没有低抖动的时钟源，那么，另一种方法是对差分 CLK– PECL信号进行交流耦合，并传输至采样时钟输入引脚(如 图 49所 示 )。 AD9510、 AD9511、 AD9512、 AD9513、 4pF AD9514、 AD9515、 AD9516、 AD9517、 AD9518、 09638-039 4pF AD9520、AD9522和ADCLK905/ADCLK907/ADCLK925时 图46. 等效时钟输入电路 钟驱动器具有出色的抖动性能。 时钟输入选项 AD6643的 时 钟 输 入 结 构 非 常 灵 活 。 CMOS、 LVDS、 LVPECL或正弦波信号均可作为其时钟输入信号。无论采 用哪种信号，都必须考虑到时钟源抖动(见抖动考虑部分说 明)。 CLOCK INPUT 图47和图48显示两种为AD6643提供时钟信号的首选方法 (时钟速率可达625 MHz)。利用射频巴伦或射频变压器，可 将低抖动时钟源的单端信号转换成差分信号。 ADC 0.1µF 0.1µF CLOCK INPUT CLK+ AD95xx 0.1µF PECL DRIVER 100Ω 0.1µF CLK– 50kΩ 50kΩ 240Ω 240Ω 09638-042 CLK+ 图49. 差分PECL采样时钟(频率可达625 MHz) 第三种方法是对差分LVDS信号进行交流耦合，并传输至 对于125 MHz至625 MHz的时钟频率，建议采用射频巴伦配 采样时钟输入引脚(如图50所示)。AD9510、AD9511、 置；对于10 MHz至200 MHz的时钟频率，建议采用射频变 AD9512、 AD9513、 AD9514、 AD9515、 AD9516、 压器配置。跨接在变压器次级上的背对背肖特基二极管可 AD9517、AD9518、AD9520、AD9522、AD9523和AD9524 以将输入到AD6643中的时钟信号限制为约差分0.8 V p-p。 时钟驱动器具有出色的抖动性能。 这样，既可以防止时钟的大电压摆幅馈通至AD6643的其它 部分，还可以保留信号的快速上升和下降时间，这一点对 低抖动性能来说非常重要。 Rev. C | Page 23 of 40 AD6643 80 CLOCK INPUT 0.1µF PECL DRIVER 100Ω 70 0.1µF 50kΩ 50kΩ SNR (dBc) CLK– 09638-043 CLOCK INPUT 75 CLK+ AD95xx 0.05ps 0.20ps 0.50ps 1.00ps 1.50ps MEASURED ADC 0.1µF 0.1µF 图50. 差分LVDS采样时钟(频率可达625 MHz) 65 60 输入时钟分频器 AD6643内置一个输入时钟分频器，可对输入时钟进行1至8 55 50 利用外部SYNC输入信号，可同步AD6643时钟分频器。通 1 10 100 INPUT FREQUENCY (MHz) 1k 09638-044 整数倍分频。占空比稳定器(DCS)上电时默认使能。 过对寄存器0x3A的位1和位2进行写操作，可以设置每次收 图51. 信噪比与输入频率和抖动的关系 到SYNC信号或者仅第一次收到SYNC信号后，对时钟分频 当孔径抖动可能影响AD6643的动态范围时，应将时钟输入 器再同步。有效SYNC可使分频器复位至初始状态。该同 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 步特性可让多个器件的时钟分频器对准，从而保证同时进 电源分离，以免在时钟信号内混入数字噪声。低抖动的晶 行输入采样。 体控制振荡器可提供最佳时钟源。如果时钟信号来自其它 时钟占空比 类型的时钟源(通过门控、分频或其它方法），则需要在最 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 后一步中利用原始时钟进行重定时。 号，因此，它对时钟占空比非常敏感。通常，为保持ADC 如需了解更多与ADC相关的抖动性能信息，请参阅应用笔 的动态性能，时钟占空比容差应为±5%。 记 AN-501“孔 径 不 确 定 性 与 ADC系 统 性 能 ”和 应 用 笔 记 AD6643内置一个占空比稳定器(DCS)，可对非采样边沿(下 AN-756 “采 样 系 统 与 时 钟 相 位 噪 声 和 抖 动 的 影 响 ” 降沿)进行重新定时，从而提供标称占空比为50%的内部时 (www.analog.com)。 钟信号。因此，用户可提供的时钟输入占空比范围非常 功耗和待机模式 广，且不会影响AD6643的性能。 如图52所示，AD6643的功耗与其采样速率成比例关系。图 输入时钟上升沿的抖动依然非常重要，且无法借助占空比 52中的数据是采用与测量典型性能特性相同的工作条件得 稳定器降低这种抖动。当时钟速率低于40 MHz(标称值)时， 出。 占空比控制环路不起作用。当时钟速率产生动态变化时， 0.8 必须考虑与环路相关的时间常量。在DCS环路重新锁定输 0.7 入信号前，都需要等待1.5 µs至5 µs的时间。在环路处于非 0.6 能。 IAVDD 0.5 0.20 IDRVDD 0.15 0.4 0.3 0.10 0.2 抖动考虑 0.05 0.1 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(fIN)下，由于抖动(tJ)造成的信噪比(SNR)下 0 40 降计算公式如下： SUPPLY CURRENT (A) 有其它应用中，建议使能DCS电路，以便获得最佳交流性 0.25 60 80 100 120 140 160 180 200 ENCODE FREQUENCY (MSPS) 220 240 0 09638-157 时钟信号的占空比。在此类应用中，建议禁用DCS。在所 TOTAL POWER (W) 锁定状态时，DCS环路被旁路，内部器件定时取决于输入 0.30 TOTAL POWER 图52. AD6643功率和电流与采样速率的关系 SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 ( / SNRLF /10) ] 置位PDWN(通过SPI端口或将PDWN引脚置位高电平)，可 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 使AD6643进入掉电模式。在这种状态下，ADC的典型功 号和模拟输入信号和ADC孔径抖动规格)的均方根。中频 耗为10 mW。在掉电模式下，输出驱动器处于高阻抗状态。 欠采样应用对抖动尤其敏感(如图51所示)。 Rev. C | Page 24 of 40 AD6643 将PDWN引脚置位低电平后，AD6643返回正常工作模式。 使 用 SPI接 口 时 ， 通 过 寄 存 器 0x14的 位 4(输 出 禁 用 信 号 注意，PDWN以数据输出驱动器电源电压(DRVDD)为基 位)，可以独立设置每个通道的数据输出和三态。由于输出 准，且不得高于该电压。 数据交错，如果仅禁用两个通道中的一个，剩余通道的数 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 据在上升和下降输出时钟周期均会重复。 置网络以及时钟，可实现低功耗。进入掉电模式时，内部 时序 电容放电；返回正常工作模式时，内部电容必须重新充 AD6643为锁存数据提供10个输入采样时钟周期的流水线延 电。因此，唤醒时间与处于掉电模式的时间有关；处于掉 迟(当NSR使能时为13个输入采样时钟周期)。在经过时钟 电模式的时间越短，则相应的唤醒时间越短。 信号上升沿后的一个传播延迟时间(tPD)之后，产生输出数 使用SPI端口接口时，用户可将ADC置于掉电模式或待机 据。 模式。如需较短的唤醒时间，可以使用待机模式，该模式 为减少AD6643内的瞬时现象，应尽可能缩短输出数据线的 下内部基准电压电路处于通电状态。欲了解更多信息，请 长度并降低输出负载。瞬时现象可降低转换器的动态性 参阅“存储器映射寄存器描述”部分和应用笔记AN-877“通 能。 过SPI与高速ADC接口”(www.analog.com)。 AD6643的典型最低转换速率为40 MSPS。当时钟速率低于 40 MSPS时，芯片的动态性能会有所下降。 数字输出 使用一个1.8 V DRVDD电源，可将AD6643输出驱动配置用 于ANSI LVDS或低电压驱动LVDS。 数据时钟输出(DCO) 此外，AD6643还提供数据时钟输出(DCO)，用于采样外部 如应用笔记AN-877“通过SPI与高速ADC接口”中所述，在 SPI控制模式下，数据的输出格式可选择偏移二进制、二进 寄存器中的数据。图2显示了AD6643输出模式的时序图。 制补码或格雷码。 ADC超量程(OR) 数据输出使能功能(OEB) 超量程条件在ADC流水线输出端确定；因此，需要10个 AD6643的数字输出引脚具有灵活的三态功能。三态模式通 ADC时钟周期延迟(NSR使能时为13个ADC时钟周期)。当 过OEB引脚或SPI接口使能。若OEB引脚处于低电平状态， 输入端发生超量程10个时钟周期后，该位可指示超量程 则使能输出数据驱动器。若OEB引脚处于高电平状态，则 (NSR使能时为13个时钟周期)。 ADC输入端检测到超量程时，ADC超量程指示器将置位。 将输出数据驱动器置于高阻态。OEB功能不适用于快速访 问 数 据 总 线 。 注 意 ， OEB以 数 据 输 出 驱 动 器 电 源 电 压 (DRVDD)为基准，且不得高于该电压。 表11. 输出数据格式 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN−， 输入范围 = 1.75 V p-p (V) 小于−0.875 −0.875 0 + 0.875 大于+ 0.875 偏移二进制输出模式 000 0000 0000 000 0000 0000 100 0000 0000 111 1111 1111 111 1111 1111 Rev. C | Page 25 of 40 二进制补码模式(默认) 100 0000 0000 100 0000 0000 000 0000 0000 011 1111 1111 011 1111 1111 或 1 0 0 0 1 AD6643 噪声整形再量化器(NSR) AD6643具有噪声整形再量化器(NSR)，可在奈奎斯特频带 0 子集内维持高于11位的SNR。接收机的谐波性能不受NSR特 –20 NSR特性可针对每一通道通过SPI独立控制。 同时提供两种不同的带宽模式；可通过SPI端口选择。每种 模式下，频带的中心频率可调谐，使IF可以是奈奎斯特频 –40 –60 –80 –100 带范围内的任何频率。 –120 22% BW模式(184.32 MSPS时>40 MHz) –140 第一种带宽模式在22%的ADC采样速率下(奈奎斯特频带的 0 NSR模式位(地址0x3C)设为000来确定中心。在此模式下， 0 可使用NSR调谐寄存器中的6位调谐字(地址0x3E)设置有用 –20 f0 = fADC × .005 × TW fCENTER = f0 + 0.11 × fADC AMPLITUDE (dBFS) 的频率范围。共有57个可能调谐字(TW)；每步为ADC采 道中心(fCENTER)和右频带边沿(f1)： f1 = f0 + 0.22 × fADC 200MSPS 140.1MHz @ –1.6dBFS SNR = 73.6dB (75.2dBFS) SFDR = 86dBc (IN BAND) –40 –60 –80 –100 –120 30 40 50 60 FREQUENCY (MHz) 70 80 90 09638-046 AMPLITUDE (dBFS) –20 20 70 80 90 200MSPS 140.1MHz @ –1.6dBFS SNR = 73.5dB (75.1dBFS) SFDR = 86dBc (IN BAND) –40 –60 –80 –100 –140 0 10 20 30 40 50 60 FREQUENCY (MHz) 70 图55. 22% BW模式，调谐字 = 41 0 10 40 50 60 FREQUENCY (MHz) 图53. 22% BW模式，调谐字 = 13 Rev. C | Page 26 of 40 80 90 09638-048 下可以获得的典型频谱。 0 30 –120 图53至图55显示AD6643在三个不同调谐字、22% BW模式 –140 20 图54. 22% BW模式，调谐字 = 28(fS /4调谐) 44%)提供极佳的噪声性能，并可通过将NSR控制寄存器的 样速率的0.5%。以下三个公式分别描述左频带边沿(f0)、通 10 09638-047 使得输出引脚上的0 dBFS输入降至−0.6 dBFS。 AMPLITUDE (dBFS) 性影响。使能时，NSR给输入信号带来0.6 dB的额外损耗， 200MSPS 140.1MHz @ –1.6dBFS SNR = 73.4dB (75dBFS) SFDR = 86dBc (IN BAND) AD6643 33% BW模式(184.32 MSPS时>60 MHz) 0 可使用NSR调谐寄存器中的6位调谐字(地址0x3E)设置有用 的频率范围。共有34个可能调谐字(TW)；每步为ADC采 样速率的0.5%。以下三个公式分别描述左频带边沿(f0)、通 AMPLITUDE (dBFS) 66%)提供极佳的噪声性能，并可通过将NSR控制寄存器的 NSR模式位(地址0x3C)设为001来确定中心。在此模式下， 200MSPS 140.1MHz @ –1.6dBFS SNR = 71.4dB (73dBFS) SFDR = 86dBc (IN BAND) –20 道中心(fCENTER)和右频带边沿(f1)： –40 –60 –80 –100 f0 = fADC × .005 × TW –120 fCENTER = f0 + 0.165 × fADC –140 0 f1 = f0 + 0.33 × fADC 10 20 30 40 50 60 FREQUENCY (MHz) 70 80 90 09638-050 第二种带宽模式在33%的ADC采样速率下(奈奎斯特频带的 图57. 33% BW模式，调谐字 = 17(fS /4调谐) 图56至图58显示AD6643在三个不同调谐字、33% BW模式 0 –40 –60 –40 –60 –80 –80 –100 –100 –120 –120 –140 0 10 20 30 40 50 60 FREQUENCY (MHz) 70 80 90 09638-049 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 200MSPS 140.1MHz @ –1.6dBFS SNR = 71.3dB (72.9dBFS) SFDR = 86dBc (IN BAND) –20 –140 200MSPS 140.1MHz @ –1.6dBFS SNR = 71.2dB (72.8dBFS) SFDR = 86dBc (IN BAND) –20 0 0 10 20 30 40 50 60 FREQUENCY (MHz) 70 图58. 33% BW模式，调谐字 = 27 图56. 33% BW模式，调谐字 = 5 Rev. C | Page 27 of 40 80 90 09638-051 下可以获得的典型频谱。 AD6643 通道/芯片同步 AD6643有一个同步(SYNC)输入端，允许用户通过灵活的 SYNC输入在内部与采样时钟同步。不过，为了确保多个 同步选项实现内部模块同步。同步特性可保证多个ADC同 器件间不会出现时序不确定，SYNC输入信号应与输入时 步运行。利用SYNC输入信号，可同步输入时钟分频器。 钟信号同步。SYNC输入信号应由单端CMOS型信号驱动。 可以通过设置寄存器0x3A的适当位使能分频器，以便在第 一次或每次出现SYNC信号时进行同步。 Rev. C | Page 28 of 40 AD6643 串口(SPI) AD6643串行端口接口(SPI)允许用户利用ADC内部的一个 所有数据均由8位字组成。串行数据的每个字节的第一位 结构化寄存器空间来配置转换器，以满足特定功能和操作 表示发出的是读命令还是写命令。这样，就能将串行数据 的需要。SPI具有灵活性，可根据具体的应用进行定制。通 输入/输出(SDIO)引脚的数据传输方向设置为输入或输出。 过串行端口，可访问地址空间、对地址空间进行读写。存 除了字长，指令周期还决定串行帧是读操作指令还是写操 储空间以字节为单位进行组织，并且能进一步划分成多个 作指令，从而通过串行端口对芯片编程或读取片上存储器 区域。各个区域的说明见存储器映射部分。如需了解详细 内的数据。如果指令是回读操作，则执行回读操作会使串 操作信息，请参阅应用笔记AN-877“通过SPI与高速ADC接 行数据输入/输出(SPIO)引脚的数据传输方向，在串行帧的 口”。 一定位置由输入改为输出。 使用SPI的配置 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 该ADC的SPI由三部分组成：SCLK引脚、SDIO引脚和CSB 后，默认采用MSB优先的方式，可以通过SPI端口配置寄存 引脚(见表12)。SCLK(串行时钟)引脚用于同步从ADC读出 器来更改数据发送方式。如需了解更多关于该特性及其它 的数据和写入ADC的数据。SDIO(串行数据输入/输出)引 特性的信息，请参阅应用笔记AN-877“通过SPI与高速ADC 脚是一个双功能引脚，可通过此引脚将数据发送至内部 接口”(www.analog.com)。 ADC存储器映射寄存器或从该寄存器中读出数据。CSB(片 选信号)引脚是低电平有效控制引脚，它能够使能或者禁用 读写周期。 SDIO CSB 表12中所描述的引脚包括用户编程器件与AD6643的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB 表12. 串行端口接口引脚 引脚 SCLK 硬件接口 功能 串行时钟。串行移位时钟输入， 用来同步串行接口的读、写操作。 串行数据输入/输出。双功能引脚； 通常用作输入或输出， 取决于发送的指令和时序帧中的相对位置。 片选信号。低电平有效控制信号，用来选通读写周期。 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图59为 串行时序图范例，相应的定义见表5。 CSB可以在多种模式下工作。CSB可始终维持在低电平状 引脚均用作输入引脚。SDIO引脚是双向引脚，在写入阶 段，用作输入引脚；在回读阶段，用作输出引脚。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812“基于微控制器的串行接口(SPI)启动电路”中 详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步 的，因此，这些信号中的噪声会降低转换器性能。如果其 它器件使用板上SPI总线，则可能需要在该总线与AD6643 态，从而使器件一直处于使能状态；这称作流。CSB可以 之间连接缓冲器，以防止这些信号在关键的采样周期内， 在字节之间停留在高电平，这样可以允许其他外部时序。 在转换器的输入端发生变化。 CSB引脚拉高时，SPI功能处于高阻抗模式。在该模式下， 可以开启SPI引脚的第二功能。 当不使用SPI接口时，有些引脚用作第二功能。在器件上电 期间，当引脚与AVDD或接地端连接时，这些引脚可起到 在一个指令周期内，传输一条16位指令。在指令传输后将 特定的作用。“数字输出”部分将介绍AD6643支持的特定功 进行数据传输，数据长度由W0位和W1位共同决定。 能。 Rev. C | Page 29 of 40 AD6643 SPI访问特性 表13. 可通过SPI访问的特性 表13简要说明了可通过SPI访问的一般特性。如需详细了解 特性名称 功耗模式 时钟 失调 测试I/O 这些特性，请参阅应用笔记AN-877“通过SPI与高速ADC接 口”(www.analog.com)。AD6643的特定器件特性详见存储器 映射寄存器表部分。 描述 允许用户设置掉电模式或待机模式 允许用户通过SPI访问DCS 允许用户以数字方式调整转换器失调 允许用户设置测试模式， 以便在输出位上获得已知数据 允许用户设置输出 允许用户设置输出时钟极性 允许用户改变DCO延迟 允许用户设置基准电压 允许用户使能同步特性 输出模式 输出相位 输出延迟 VREF 数字处理 tHIGH tDS tS tDH tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图59. 串行端口接口时序图 Rev. C | Page 30 of 40 D5 D4 D3 D2 D1 D0 DON’T CARE 09638-052 SCLK DON’T CARE AD6643 存储器映射 读取存储器映射寄存器表 逻辑电平 存储器映射寄存器表的每一行有8位。存储器映射大致分 以下是逻辑电平的术语说明： 为四个部分：芯片设置寄存器(地址0x00至地址0x02)；通 • “置位”指“将某位设置为逻辑1”或“向某位写入逻辑1”。 道索引和传送寄存器(地址0x05至地址0xFF)；ADC功能寄 • “清除位”指“将某位设置为逻辑0”或“向某位写入逻辑0”。 存器，包括设置寄存器、控制寄存器和测试寄存器(地址 0x08至地址0x20)；以及数字特性控制寄存器(地址0x3A至 地址0x3E)。 传送寄存器映射 地址0x08至地址0x20和地址0x3A至地址0x3E是被屏蔽的。 因此向这些地址进行写操作不会影响器件运行，除非向地 存储器映射寄存器表(表14)记录了每个十六进制地址及其 十六进制默认值。位7 (MSB)栏为给定十六进制默认值的起 始位。例如，输出模式寄存器(地址0x14)的十六进制默认 值为0x05。这表明，位0 = 1，其余位均为0。此设置是默认 址0xFF写入0x01，设置了传输位，从而发出了传输命令。 这样，设置传输位时，就可以在内部同时更新这些寄存 器。设置传输位时，内部进行更新，然后传输位自动清 零。 输出格式值(二进制补码)。如需了解更多关于该功能及其 它功能的信息，请参阅应用笔记AN-877“通过SPI与高速 特定通道寄存器 ADC接口”。该文档详细描述了寄存器0x00至寄存器0x25控 可通过编程，单独为每个通道设置某些通道功能(例如：信 制的功能。存储器映射寄存器描述部分还介绍了其它寄存 号监控阈值)。在这些情况下，可在内部为每个通道复制通 器(寄存器0x3A至寄存器0x3E)。 道地址位置。这些寄存器及相应的局部寄存器位，见表 14。通过设置寄存器0x05的通道A位或通道B位，可访问这 禁用的地址 些局部寄存器及相应位。 此器件目前不支持表14中未包括的所有地址和位。有效地 址中未使用的位应写为0。在该地址(例如：地址0x18)仅有 部分位处于禁用状态时，才可以对这些位置进行写操作。 如果整个地址(例如：地址0x13)均禁用，则不应对该地址 进行写操作。 器。在一个读周期内，仅允许将一个通道位(通道A位或通 道B位)置位，以便对其中的一个或两个寄存器执行读操 作。如果在一个SPI读周期内置位两个通道位，则器件返回 通道A的值。 默认值 AD6643复位后，将向关键寄存器内载入默认值。表14(存 储器映像寄存器表)内列出了各寄存器的默认值。 如果这两个位均置位，后续写操作将影响两个通道的寄存 当不允许分别设置两个通道时，表14给出的全局寄存器及 相应位将影响整个器件或通道的特性。寄存器0x05中的设 置不影响全局寄存器及相应位的值。 Rev. C | Page 31 of 40 AD6643 存储器映射寄存器表 此器件目前不支持表14中未包括的所有地址和位。 表14. 存储器映射寄存器 地址 (十六 进制) 寄存器名称 芯片配置寄存器 SPI端口配置 0x00 (全局)1 0x01 芯片ID (全局) 0x02 芯片等级 (全局) 位7 (MSB) 位6 位5 位4 位3 位2 位1 位0 (LSB) 默认值 (十六 进制) 0 LSB 优先 软复位 1 1 软复位 LSB优先 0 0x18 半字节之间是 镜像关系， 使得无论在何种 移位模式下， LSB优先或MSB 优先模式寄存器 均能正确记录数据 0x84 只读 8位芯片ID[7:0] (AD6643 = 0x84) (默认) 速度等级ID 开路 开路 00 = 250 MSPS 10 = 200 MSPS 开路 开路 通道索引和传送寄存器 通道索引 开路 0x05 (全局) 开路 开路 开路 开路 0xFF 开路 开路 开路 开路 ADC功能 功耗模式 0x08 (局部) 开路 开路 0x09 全局时钟 (全局) 开路 开路 外部掉电 引脚功能 (局部) 0 = 掉电 1 = 待机 开路 0x0B 时钟分频器 (全局) 开路 开路 传输 (全局) 默认值注释 速度等级ID， 用来区分器件； 只读 开路 开路 开路 ADC B (默认) ADC A (默认) 0x03 设置这些位以 决定片内何器件 接收下一个写 命令；仅适用于 局部寄存器 开路 开路 开路 传输 0x00 从主移位寄存器 向从移位寄存器 同步传输数据 开路 开路 开路 0x00 决定芯片的 一般工作模式 开路 开路 开路 输入时钟分频器相位调整 000 = 无延迟 001 = 1输入时钟周期 010 = 2输入时钟周期 011 = 3输入时钟周期 100 = 4输入时钟周期 101 = 5输入时钟周期 110 = 6输入时钟周期 111 = 7输入时钟周期 Rev. C | Page 32 of 40 内部掉电模式(局部) 00 = 正常工作 01 = 完全掉电 10 = 待机 11 = 保留 占空比 开路 稳定器 (默认) 时钟分频比 000 = 1分频 001 = 2分频 010 = 3分频 011 = 4分频 100 = 5分频 101 = 6分频 110 = 7分频 111 = 8分频 0x01 0x00 000以外的时钟 分频值会使占 空比稳定器 自动启用 AD6643 地址 (十六 进制) 0x0D 寄存器名称 测试模式 (局部) 位7 (MSB) 用户测试 模式控制 0 = 连续/ 重复图样 1 = 单一 图样， 接着为零 位6 开路 失调调整 (局部) 输出模式 开路 开路 开路 开路 开路 失调调整以LSB为单位，从+31到-32 (二进制补码格式) 输出 开路 输出反转(局部) 禁用 1 = 正常(默认) (局部) 0 = 反相 0x15 输出调整 (全局) 开路 开路 开路 开路 0x16 时钟相位控制 DCO时钟 (全局) 反相 开路 奇/偶模式 输出使能 0 = 禁用 1 = 使能 开路 0x17 DCO输出延迟 使能DCO (全局) 时钟延迟 开路 开路 0x18 输入范围选择 开路 (全局) 开路 开路 0x00 0x19 用户测试码1， LSB(全局) 用户测试码1， MSB(全局) DCO时钟延迟 [延迟 = (3100 ps × 寄存器值/31 +100)] 00000 = 100 ps 00001 = 200 ps 00010 = 300 ps … 11110 = 3100 ps 11111 = 3200 ps 满量程输入电压选择 01111 = 2.087 V p-p … 00001 = 1.772 V p-p 00000 = 1.75 V p-p(默认) 11111 = 1.727 V p-p … 10000 = 1.383 V p-p 用户测试码1[7:0] 用户测试码1[15:8] 0x00 0x10 0x14 0x1A 位5 产生复位 PN长序列 位4 产生 复位PN 短序列 位3 位2 位1 位0 (LSB) 输出测试模式 0000 = 关(默认) 0001 = 中间电平短路 0010 = 正FS 0011 = 负FS 0100 = 交替棋盘形式 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户测试模式 1001至1110 = 未使用 1111 = 斜坡输出 默认值 (十六 进制) 0x00 0x00 输出格式 00 = 偏移 二进制 01 = 二进制 补码 (默认) 10 = 格雷码 11 = 保留 (局部) LVDS输出驱动电流调整 0000 = 3.72 mA输出驱动电流 0001 = 3.5 mA输出驱动电流(默认) 0010 = 3.30 mA输出驱动电流 0011 = 2.96 mA输出驱动电流 0100 = 2.82 mA输出驱动电流 0101 = 2.57 mA输出驱动电流 0110 = 2.27 mA输出驱动电流 0111 = 2.0 mA输出驱动电流 (范围缩小) 1000至1111 = 保留 开路 Rev. C | Page 33 of 40 开路 默认值注释 设置此寄存器后， 测试数据将取代 正常数据被置于 输出引脚上 开路 开路 0x05 配置输出和 数据格式 0x01 0x00 0x00 0x00 满量程输入调整， 步进为0.022 V AD6643 地址 (十六 进制) 0x1B 寄存器名称 位7 (MSB) 用户测试码2， LSB(全局) 用户测试码2， 0x1C MSB(全局) 0x1D 用户测试码3， LSB(全局) 用户测试码3， 0x1E MSB(全局) 用户测试码4， 0x1F LSB(全局) 用户测试码4， 0x20 MSB(全局) 数字特性控制寄存器 同步控制 0x3A 开路 (全局) 位6 位4 位3 位2 用户测试码2[7:0] 用户测试码3[7:0] 0x00 用户测试码3[15:8] 0x00 用户测试码4[7:0] 0x00 用户测试码4[15:8] 0x00 开路 开路 开路 开路 开路 0x3E NSR调谐字 (局部) 开路 开路 位0 (LSB) 0x00 开路 NSR控制 (局部) 位1 用户测试码2[15:8] 开路 0x3C 1 位5 默认值 (十六 进制) 0x00 开路 开路 时钟分频器 同步使能 0=关 1=开 NSR模式 000 = 22% BW模式 001 = 33% BW模式 NSR调谐字 参见噪声整形再量化器(NSR)部分 调谐字的公式取决于NSR模式 写入地址0x00时，地址0x05的通道索引寄存器应设为0x03(默认)。 Rev. C | Page 34 of 40 默认值注释 主机同步 使能 0=关 1=开 0x00 用于同步时钟 分频器的控制 寄存器 NSR使能 0=关 1=开 0x00 噪声整形再量 化器(NSR)控制 0x1C NSR频率调谐字 AD6643 存储器映射寄存器描述 NSR控制(寄存器0x3C) 如需了解有关寄存器0x00至寄存器0x20所控制功能的更多 位[7:4]—保留 信息，请参阅应用笔记AN-877“通过SPI与高速ADC接口” 位[3:1]—NSR模式 (www.analog.com)。 位[3:1]决定NSR的带宽模式。当位[3:1]设为000时，NSR配 同步控制(寄存器0x3A) 置为22% BW模式，此模式在22%的采样速率下提供更高的 SNR性能。当位[3:1]设为001时，NSR配置为33% BW模式， 位[7:3]—保留 此模式在33%的采样速率下提供更高的SNR性能。 位2—时钟分频器仅与下一同步脉冲同步 如果主机同步使能缓冲器位(地址0x3A的位0)和时钟分频器 同步使能位(地址0x3A的位1)均为高电平，则位2允许时钟 分频器与它接收到的第一个同步脉冲同步，并忽略其它同 步脉冲。同步后，时钟分频器同步使能位(地址0x3A的位1) 复位。 位0—NSR使能 当位0为高电平时NSR使能，位0为低电平时NSR禁用。 NSR调谐字(寄存器0x3E) 位[7:6]—保留 位[5:0]—NSR调谐字 位1—时钟分频器同步使能 NSR调谐字设置NSR频带的频带边沿。在22% BW模式下， 位1选通时钟分频器的同步脉冲。当位1为高电平且位0为 共有57个可能的调谐字；在33% BW模式下，共有34个可能 高电平时，同步信号使能。这是连续同步模式。 的调谐字。无论是哪种模式，每步均代表0.5%的ADC采样 速率。有关基于BW工作模式计算调谐字的公式，请参见 位0—主机同步缓冲器使能 要使能任何同步功能，位0必须设为高电平。如果不用同 “噪声整形再量化器(NSR)”部分。 步功能，此位应保持低电平以省电。 Rev. C | Page 35 of 40 AD6643 应用信息 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 设计指南 在进行AD6643的系统级设计和布局之前，建议设计人员先 PCB上覆盖一个丝印层，以便将PCB上的连续平面划分为 熟悉下述设计指南，其中探讨了某些引脚所需的特殊电路 多个均等的部分。这样，在回流焊过程中，可在ADC与 连接和布局布线要求。 PCB之间提供多个连接点。而一个连续的、无分割的平面 则仅可保证在ADC与PCB之间有一个连接点。PCB布局范 电源和接地建议 例可以参考评估板。如需了解有关封装和芯片级封装PCB 当连接电源至AD6643时，建议使用两个独立的1.8 V电源： 布局布线的详细信息，请参阅应用笔记AN-772“引脚架构 一个电源用于模拟输出(AVDD)，另一个电源用于数字输 芯片级封装(LFCSP)设计与制造指南”。 出(DRVDD)。设计人员可以使用多个不同的去耦电容以适 用于高频和低频。去耦电容应放置在接近PCB入口点和接 VCM 近器件引脚的位置，并尽可能缩短走线长度。 VCM引脚应通过一个0.1 μF电容去耦至地，如图43所示。为 AD6643仅需要一个PCB接地层。对PCB模拟、数字和时钟 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 裸露焊盘散热块建议 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露(无阻焊膜)的连续 铜平面应与AD6643的裸露焊盘(引脚0)匹配。 获得最佳通道间隔离性能，AD6643 VCM引脚和通道A模拟 输入网络连接之间以及AD6643 VCM引脚和通道B模拟输入 网络连接之间均应连接一个33 Ω电阻。 SPI端口 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步 的，因此，这些信号中的噪声会降低转换器性能。如果其 铜平面上应有多个通孔，获得尽可能低的热阻路径以通过 它器件使用板上SPI总线，则可能需要在该总线与AD6643 PCB底部进行散热。应采用绝缘环氧化物来填充或堵塞这 之间连接缓冲器，以防止这些信号在关键的采样周期内， 些通孔。 在转换器的输入端发生变化。 Rev. C | Page 36 of 40 AD6643 外形尺寸 9.10 9.00 SQ 8.90 0.30 0.25 0.18 0.60 MAX 0.60 MAX 64 1 49 48 PIN 1 INDICATOR PIN 1 INDICATOR 8.85 8.75 SQ 8.65 0.50 BSC 0.50 0.40 0.30 33 32 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 0.05 MAX 0.02 NOM SEATING PLANE 16 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 06-12-2012-B 12° MAX 17 BOTTOM VIEW TOP VIEW 1.00 0.85 0.80 6.35 6.20 SQ 6.05 EXPOSED PAD 图60. 64引脚引脚架构芯片级封装[LFCSP_VQ] 9 mm x 9 mm超薄四方体 (CP-64-4) 图示尺寸单位：mm 订购指南 型号1 AD6643BCPZ-200 AD6643BCPZRL7-200 AD6643BCPZ-250 AD6643BCPZRL7-250 AD6643-200EBZ AD6643-250EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 评估板，附带AD6643-200 评估板，附带AD6643-250 Z = 符合RoHS标准的器件。 Rev. C | Page 37 of 40 封装选项 CP-64-4 CP-64-4 CP-64-4 CP-64-4 AD6643 注释 Rev. C | Page 38 of 40 AD6643 注释 Rev. C | Page 39 of 40 AD6643 注释 ©2011–2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D09638sc-0-11/12(C) Rev. C | Page 40 of 40