AD6673BCPZRL7-250

80 MHz带宽双通道中频接收机 AD6673 产品特性 功能框图 应用 通信 分集无线电和智能天线(MIMO)系统 多模式数字接收机(3G) TD-SCDMA、WiMAX、WCDMA、 CDMA2000、GSM、EDGE、LTE I/Q解调系统 通用软件无线电 Rev. A AVDD DRVDD DVDD AGND DGND DRGND AD6673 VIN+A VIN–A PIPELINE 11-BIT ADC VCM VIN+B VIN–B SYSREF± SYNCINB± CLK± RFCLK PIPELINE 11-BIT ADC JESD-204B INTERFACE NSR HIGH SPEED SERIALIZERS SERDOUT1± NSR CONTROL REGISTERS CLOCK GENERATION CMOS DIGITAL INPUT/OUTPUT RST SERDOUT0± CML, TX OUTPUTS SDIO SCLK CS FAST DETECT CMOS DIGITAL INPUT/ OUTPUT PDWN CMOS DIGITAL INPUT/ OUTPUT FDA FDB 10632-001 JESD204B Subclass 0或Subclass 1编码串行数字输出 信噪比(SNR)：71.9 dBFS(185 MHz AIN，250 MSPS，NSR设 为33%) 无杂散动态范围(SFDR)：88 dBc(185 MHz AIN，250 MSPS) 总功耗：707 mW(250 MSPS) 1.8 V电源电压 1至8整数输入时钟分频器 采样速率最高达250 MSPS 中频采样频率最高达400 MHz 模数转换器(ADC)内置基准电压源 灵活的模拟输入范围 1.4 V p-p至2.0 V p-p(标称值1.75 V p-p) ADC时钟占空比稳定器(DCS) 95 dB通道隔离/串扰 串行端口控制 节能的掉电模式 用户可配置的内置自测(BIST)功能 图1. 产品特色 1. 集成锁相环(PLL)的可配置JESD204B输出模块，支持每 通道最高5 Gbps的采样速率(最多两个通道)。 2. 中频接收机包括两个11位250 MSPS ADC，ADC具有可编 程的噪声整形再量化器(NSR)功能，当带宽降低至采样 速率的22%或33%时，它能提高信噪比。 3. 支持可选RF时钟输入以简化系统板设计。 4. 取得专利的差分输入在最高至400 MHz的输入频率下仍保 持出色的信噪比(SNR)性能。 5. 片内1至8整数输入时钟分频器和SYNC输入支持多器件 同步。 6. 采用1.8 V单电源供电。 7. 标准串行端口接口(SPI)支持各种产品特性和功能，例如： 控制时钟DCS、关断模式、测试模式、基准电压模式、 超量程快速检测以及串行输出配置等。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. ©2012 Analog Devices, Inc. All rights reserved. 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A | Page 2 of 44 AD6673 概述 AD6673是一款11位、250 MSPS、双通道中频(IF)接收机，专 门针对要求高动态范围性能、低功耗和小尺寸的电信应用 中支持多天线系统而设计。 该器件包括两个高性能模数转换器(ADC)和噪声整形再量 化器(NSR)数字模块。每个ADC由多级、差分流水线架构 组成，并集成了输出纠错逻辑，每个ADC差分流水线的第 一级包含一个宽带宽开关电容采样网络。集成基准电压源 可简化设计。占空比稳定器(DCS)补偿ADC时钟占空比的 波动，使转换器保持出色的性能。 各ADC的输出内部连接到NSR模块。集成NSR电路能够提 高奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件 支持两种不同的输出模式，可通过SPI选择。如果使能NSR 特性，则在处理ADC的输出时，AD6673可以在有限的部 分奈奎斯特带宽内实现更高的SNR性能，同时保持11位输 出分辨率。 可以对NSR模块进行编程，以提供采样时钟22%或33%的 带宽。例如，当采样时钟速率为250 MSPS时，在22%模式 下，AD6673可以在55 MHz带宽内实现最高76.3 dBFS的 SNR；在33%模式下，它可以在82 MHz带宽内实现最高 73.5 dBFS的SNR。 禁用NSR模块时，ADC数据直接以11位的分辨率提供给输 出端。这种工作模式下，AD6673能够在整个奈奎斯特带宽 内实现最高65.9 dBFS的SNR。因此，AD6673可以用于电信 应用，例如要求更宽带宽的数字预失真观测路径。 默 认 情 况 下 ， ADC输 出 数 据 可 以 直 接 路 由 至 两 个 外 部 JESD204B串行输出通道，这些输出设置为电流模式逻辑 (CML)电平。支持两种模式，使得输出编码数据可通过一 个或两个通道发送(L = 1；F = 4或L = 2；F = 2)。单通道操 作支持最高125 MSPS的转换器速率。器件提供同步输入控 制(SYNCINB±和SYSREF±)。 AD6673接收机能够对很宽的中频频谱进行数字化处理。各 接收机设计用于同步接收不同的天线。该IF采样架构与传 统的模拟技术或较低集成度的数字方法相比，能大幅度降 低器件的成本和复杂度。 需要时，灵活的关断选项可以明显降低功耗。每个通道通 过专用快速检测引脚支持可编程超量程电平检测。 器件设置与控制的编程利用三线式SPI兼容型串行接口来 完成；该接口提供多种工作模式，支持电路板级系统测试。 AD6673采用48引脚LFCSP封装，额定温度范围为−40°C至 +85°C工业温度范围。该产品受美国专利保护。 Rev. A | Page 3 of 44 AD6673 技术规格 ADC直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度等级采用最大采样速率、VIN = −1.0 dBFS差分输入、 1.75 V p-p满量程输入范围、使能DCS、链路参数为M = 2和L = 2。 表1. 参数 分辨率 精度 无失码 失调误差 增益误差 差分非线性(DNL) 积分非线性(INL)1 匹配特性 失调误差 增益误差 温度漂移 失调误差 增益误差 输入端参考噪声 VREF = 1.0 V 模拟输入 输入范围 输入电容2 输入电阻3 输入共模电压 电源 电源电压 AVDD DRVDD DVDD 电源电流 IAVDD IDRVDD + IDVDD NSR禁用 NSR使能，22%模式 NSR使能，33%模式 功耗 正弦波输入 NSR禁用 NSR使能，22%模式 NSR使能，33%模式 待机功耗4 掉电模式的功耗 1 2 3 4 温度 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 25°C 全温度范围 25°C 全温度范围 全温度范围 最小值 11 典型值 最大值 单位 位 +16 +2.5 ±0.6 mV %FSR LSB LSB LSB LSB 保证 −16 −6 ±0.25 ±0.7 ±0.3 −15 −2 +15 +3 mV %FSR 全温度范围 全温度范围 ±2 ±50 ppm/°C ppm/°C 25°C 0.32 LSB rms 全温度范围 全温度范围 全温度范围 全温度范围 1.75 2.5 20 0.9 V p-p pF kΩ V 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 测量条件为：采用低输入频率的满量程正弦波。 输入电容指一个差分输入引脚与其(-)引脚之间的有效电容。 输入电阻指一个差分输入引脚与其(-)引脚之间的有效电阻。 待机功耗的测量条件为：直流输入且CLK±引脚有效。 Rev. A | Page 4 of 44 1.7 1.7 1.7 1.8 1.8 1.8 1.9 1.9 1.9 V V V 254 282 139 187 211 150 mA mA mA mA mA 707 794 837 334 9 mW mW mW mW mW AD6673 ADC交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度等级采用最大采样速率、VIN = −1.0 dBFS差分输入、 1.75 V p-p满量程输入范围、使能DCS、链路参数为M = 2和L = 2。 表2. 参数1 信噪比(SNR) NSR禁用 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 温度 25°C 25°C 25°C 25°C 全温度范围 25°C fIN = 220 MHz NSR使能，22%带宽模式 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 25°C 25°C 25°C 25°C 全温度范围 25°C fIN = 220 MHz NSR使能，33%带宽模式 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 25°C 25°C 25°C 25°C 全温度范围 25°C fIN = 220 MHz 信纳比(SINAD) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 25°C 25°C 25°C 25°C 全温度范围 25°C fIN = 220 MHz 有效位数(ENOB) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 最差的二次或三次谐波 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz Rev. A | Page 5 of 44 最小值 典型值 最大值 单位 66.6 66.2 66.4 66.2 dBFS dBFS dBFS dBFS dBFS dBFS 65.6 65.9 76.3 75.7 74.8 74.2 dBFS dBFS dBFS dBFS dBFS dBFS 72.6 73.6 73.5 72.1 72.6 71.9 dBFS dBFS dBFS dBFS dBFS dBFS 70.0 71.4 65.5 65.4 65.2 65.1 64.7 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 10.6 10.6 10.5 10.5 10.5 位 位 位 位 位 25°C 25°C 25°C 25°C 全温度范围 25°C −90 −87 −86 −88 dBc dBc dBc dBc dBc dBc 64.5 −80 −86 AD6673 参数1 无杂散动态范围(SFDR) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 温度 25°C 25°C 25°C 25°C 全温度范围 25°C fIN = 220 MHz 最差其它谐波或杂散 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 双音无杂散动态范围(SFDR) fIN = 184.12 MHz (−7 dBFS), 187.12 MHz (−7 dBFS) 串扰2 全功率带宽3 1 2 3 最小值 典型值 最大值 单位 90 87 86 88 dBc dBc dBc dBc dBc dBc 80 86 25°C 25°C 25°C 25°C 全温度范围 25°C −96 −94 −94 −94 −91 dBc dBc dBc dBc dBc dBc 25°C 全温度范围 25°C 88 95 1000 dBc dB MHz −80 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 串扰的测量条件：一个通道参数为−1.0 dBFS、100 MHz且另一个通道上无输入信号。 全功率带宽指基频频谱功率降低3 dB时的工作带宽。 数字规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度等级采用最大采样速率、VIN = −1.0 dBFS差分输入、 1.75 V p-p满量程输入范围、使能DCS、链路参数为M = 2和L = 2。 表3. 参数 差分时钟输入(CLK+、CLK−) 输入CLK±时钟速率 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 RF时钟输入(RFCLK) 输入CLK±时钟速率 逻辑兼容 内部偏置 输入电压范围 输入电压电平 高电平 低电平 高电平输入电流 低电平输入电流 输入电容 输入电阻(交流耦合) 温度 最小值 全温度范围 40 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 Rev. A | Page 6 of 44 典型值 最大值 单位 625 MHz CMOS/LVDS/LVPECL 0.9 12 V V p-p V V µA µA pF kΩ 1500 MHz AGND AVDD V V 1.2 AGND 0 −150 AVDD 0.6 +150 0 0.3 AGND 0.9 0 −60 8 3.6 AVDD 1.4 +60 0 4 10 650 CMOS/LVDS/LVPECL 0.9 8 1 10 12 V V µA µA pF kΩ AD6673 参数 SYNCIN输入(SYNCINB+、SYNCINB−) 逻辑兼容 内部共模偏置 差分输入电压范围 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 SYSREF输入(SYSREF+/SYSREF−) 逻辑兼容 内部共模偏置 差分输入电压范围 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 逻辑输入(RST、CS)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SCLK、PDWN)2 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SDIO)2 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 数字输出(SERDOUT0±、SERDOUT1±) 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 温度 最小值 典型值 最大值 单位 LVDS 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 0.9 0.3 AGND 0.9 −5 −5 12 3.6 DVDD 1.4 +5 +5 1 16 20 V V p-p V V µA µA pF kΩ LVDS 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 0.9 0.3 AGND 0.9 −5 −5 8 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 1.22 0 −5 −100 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 1.22 0 45 −10 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 1.22 0 −10 −100 全温度范围 全温度范围 全温度范围 Rev. A | Page 7 of 44 3.6 AVDD 1.4 +5 +5 4 10 12 2.1 0.6 +5 −45 V V µA µA kΩ pF 2.1 0.6 100 +10 V V µA µA kΩ pF 2.1 0.6 +10 −45 V V µA µA kΩ pF 750 1.05 mV V 26 2 26 2 26 5 400 0.75 CML 600 DRVDD/2 V V p-p V V µA µA pF kΩ AD6673 参数 串行输出(SDIO、FDA、FDB) 高电平输出电压(VOH) IOH = 50 µA IOH = 0.5 mA 低电平输出电压(VOL) IOL = 1.6 mA IOL = 50 µA 1 2 温度 最小值 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 典型值 最大值 单位 1.79 1.75 V V 0.2 0.05 V V 上拉。 下拉。 开关规格 表4. 参数 时钟输入参数 转换速率1 SYSREF±建立时间到CLK±2上升沿 从CLK±2上升沿开始的SYSREF±保持时间 CLK±脉冲高电平宽度 一分频模式，DCS使能 一分频模式，DCS禁用 二分频至八分频模式 孔径延迟 孔径不确定(抖动) 数据输出参数 数据输出周期或单位间隔(UI) 数据输出占空比 数据有效时间 PLL锁定时间(tLOCK) 唤醒 时间(待机) ADC时间(省电模式)3 输出时间(省电模式)4 SYNCINB±下降沿至K.28首字符 CGS阶段的K.28字符持续时间 流水线延迟 JESD204B M1、L1模式(延迟) JESD204B M1、L2模式(延迟) JESD204B M2、L1模式(延迟) JESD204B M2、L2模式(延迟) NSR使能时的额外流水线延迟 快速检测(延迟) 每通道的数据速率 不相关有界高概率(UBHP)抖动 5.0 Gbps时随机抖动 输出上升/下降时间 差分端接电阻 超范围恢复时间 1 2 3 4 5 符号 温度 最小值 典型值 最大值 单位 fS tREFS tREFH tCH 全温度范围 全温度范围 全温度范围 40 250 MSPS ns ns 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 1.8 1.9 0.8 2.2 2.1 1.0 0.16 ns ns ns ns ps rms 全温度范围 25°C 25°C 25°C L/(20 × M × fS) 50 0.78 25 秒 % UI µs 25°C 25°C 25°C 全温度范围 全温度范围 10 250 50 µs ms ms 多帧 多帧 36 59 25 36 2 7 周期5 周期 周期 周期 周期 周期 Gbps ps ps rms ps Ω 周期 tA tJ 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 全温度范围 25°C 25°C 25°C 25°C 25°C 全温度范围 转换速率指分频之后的时钟速率。 时序图参见图3。 ADC唤醒时间指ADC从掉电模式返回正常工作模式所需的时间。 输出唤醒时间指JESD204B输出从掉电模式返回正常工作模式所需的时间。 周期指ADC转换速率周期。 Rev. A | Page 8 of 44 0.75 0 2.0 2.0 4 1 5.0 8 1.7 60 100 3 AD6673 时序规格 表5. 参数 SPI时序要求(见图55) tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO tSPI_RST 测试条件/注释 最小值 典型值最大值 单位 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CS与SCLK之间的建立时间 CS与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态 所需的时间(图中未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态 所需的时间(图中未显示) 硬件复位或软件复位到SPI允许访问所需的时间(图中未显示) 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns 500 µs 时序图 SAMPLE N N – 36 N+1 N – 35 ANALOG INPUT SIGNAL N – 34 N–1 N – 33 CLK– CLK+ CLK– CLK+ SERDOUT1± SAMPLE N – 36 ENCODED INTO 2 8b/10b SYMBOLS SAMPLE N – 35 ENCODED INTO 2 8b/10b SYMBOLS 10632-002 SERDOUT0± SAMPLE N – 34 ENCODED INTO 2 8b/10b SYMBOLS 图2. 数据输出时序 RFCLK SYSREF+ tREFS tREFH tREFSRF tREFHRF SYSREF– 图3. SYSREF ±建立和保持时间 Rev. A | Page 9 of 44 10632-003 CLK– CLK+ AD6673 绝对最大额定值 热特性 表6. 参数 电气参数 AVDD至AGND DRVDD至AGND DVDD至 DGND VIN+A/VIN+B, VIN−A/VIN−B至AGND CLK+, CLK−至AGND RFCLK至AGND VCM至AGND CS，PDWN至AGND SCLK至AGND SDIO至AGND RST 至DGND FDA、FDB至DGND SERDOUT0+, SERDOUT0−, SERDOUT1+、SERDOUT1−至AGND SYNCINB+, SYNCINB−至DGND SYSREF+、SYSREF−至AGND 环境参数 工作温度范围(环境) 偏置条件下的最大结温 存储温度范围(环境) LFCSP封装的裸露焊盘必须焊接到接地层。这样可提高焊 点可靠性，从而最大限度发挥封装的热性能。 额定值 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.3 V −0.3 V至AVDD + 0.3 V −0.3 V至AVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至AVDD + 0.3 V −40°C至+85°C 150°C −65°C至+125°C 表7. 热阻 封装类型 48引脚LFCSP 7 mm × 7 mm (CP-48-13) 1 2 3 4 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 25 22 20 θJC1, 3 2 θJB1, 4 14 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照MIL-STD -883、方法1012.1。 按照JEDEC JESD51-8(静止空气)。 θ J A 典 型 值 的 测 试 条 件 为 带 实 接 地 层 的 4层 印 刷 电 路 板 (PCB)。如表7所示，气流可改善散热，从而降低θJA。另 外，直接与封装引脚接触的金属，包括金属走线、通孔、 接地层、电源层，可降低θJA。 ESD警告 ESD(静电放电)敏感器件。 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. A | Page 10 of 44 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 AD6673 48 47 46 45 44 43 42 41 40 39 38 37 AVDD AVDD VIN–B VIN+B AVDD AVDD VCM AVDD AVDD VIN+A VIN–A AVDD 引脚配置和功能描述 AVDD 1 RFCLK 2 CLK– 3 CLK+ 4 AVDD 5 SYSREF+ 6 SYSREF– 7 AVDD 8 DVDD 9 RST 10 DVDD 11 DNC 12 36 35 34 33 32 31 30 29 28 27 26 25 AD6673 NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFENCE FOR DRVDD AND AVDD. THIS EXPOSED PADDLE MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 10632-004 DVDD SYNCINB+ SYNCINB– DVDD DGND SERDOUT1+ SERDOUT1– DRVDD SERDOUT0– SERDOUT0+ DGND DVDD 13 14 15 16 17 18 19 20 21 22 23 24 TOP VIEW (Not to Scale) AVDD DNC PDWN CS SCLK SDIO DVDD DNC DNC FDA FDB DVDD 图4. 引脚配置(顶视图) 表8. 引脚功能描述 引脚编号 ADC电源 1, 5, 8, 36, 37, 40, 41, 43, 44, 47, 48 9, 11, 13, 16, 24, 25, 30 12, 28, 29, 35 17, 23 20 裸露焊盘 ADC模拟 2 3 4 38 39 42 45 46 ADC快速检测输出 26 27 数字输入 6 7 14 15 引脚名称 类型 描述 AVDD DVDD DNC DGND DRVDD 电源 电源 AGND/DRGND 地 模拟电源(标称值1.8 V)。 数字电源(标称值为1.8 V)。 不连接。 DVDD的接地基准。 JESD204B PHY串行输出驱动器电源(标称值1.8 V)。 注意，DRVDD电源以AGND层为基准。 封装底部的裸露热焊盘为DRVDD和AVDD提供接地基准。 该焊盘必须与地相连，才能正常工作。 RFCLK CLK− CLK+ VIN−A VIN+A VCM 输入 输入 输入 输入 输入 输出 VIN+B VIN−B 输入 输入 ADC RF时钟输入。 ADC奈奎斯特时钟输入—补码。 ADC奈奎斯特时钟输入—真值。 通道A的差分模拟输入引脚(−)。 通道A的差分模拟输入引脚(+)。 模拟输入的共模电平偏置输出。 利用一个0.1 µF电容将此引脚去耦至地。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 FDB FDA 输出 输出 通道B快速检测指示器(CMOS电平)。 通道A快速检测指示器(CMOS电平)。 SYSREF+ SYSREF− SYNCINB+ SYNCINB− 输入 输入 输入 输入 JESD204B LVDS SYSREF低电平有效输入—真值。 JESD204B LVDS SYSREF低电平有效输入—补码。 JESD204B LVDS SYNC低电平有效输入—真值。 JESD204B LVDS SYNC低电平有效输入—补码。 电源 Rev. A | Page 11 of 44 AD6673 引脚编号 数据输出 18 19 21 22 DUT控制 10 31 32 33 34 引脚名称 类型 描述 SERDOUT1+ SERDOUT1− SERDOUT0− SERDOUT0+ 输出 输出 输出 输出 通道B CML输出数据—真值。 通道B CML输出数据—补码。 通道A CML输出数据—补码。 通道A CML输出数据—真值。 RST SDIO SCLK CS PDWN 输入 输入/输出 输入 输入 输入 数字复位(低电平有效)。 SPI串行数据I/O。 SPI串行时钟。 SPI片选(低电平有效)。 掉电输入(高电平有效)。此引脚的操作取决于SPI模式， 可配置为掉电或待机(参见表17)。 Rev. A | Page 12 of 44 AD6673 典型性能参数 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、采样速率为250 MSPS、DCS使能、1.75 V p-p差分输入、 VIN = −1.0 dBFS、32k采样、TA = 25°C、链路参数为M = 2和L = 2。 0 SNR: 66.5dBFS SFDR: 84dBc 100 SNR/SFDR (dBc AND dBFS) –20 AMPLITUDE (dBFS) 120 fIN: 90.1MHz fS: 250MSPS –40 –60 –80 –100 SFDR (dBFS) 80 SNR (dBFS) 60 SFDR (dBc) 40 20 50 100 FREQUENCY (MHz) 图5. AD6673-250单音FFT (fIN = 90.1 MHz) 0 0 –100 10632-005 0 –40 –60 –20 0 INPUT AMPLITUDE (dBFS) 图8. AD6673-250单音SNR/SFDR与输入幅度(AIN )的关系(fIN = 185.1 MHz) 100 fIN: 185.1MHz fS: 250MSPS SFDR, CHANNEL A (dBFS) SNR: 66.2dBFS –20 SFDR: 84dBc 95 SNR/SFDR (dBc and dBFS) AMPLITUDE (dBFS) –80 10632-008 SNR (dBc) –120 –40 –60 –80 90 85 80 SFDR, CHANNEL B (dBFS) 75 SNR, CHANNEL A (dBFS) 70 –100 65 50 100 FREQUENCY (MHz) 60 200 300 400 图9. AD6673-250单音SNR/SFDR与输入频率(fIN )的关系 0 fIN: 305.1MHz fS: 250MSPS SNR: 65.5dBFS –20 SFDR: 82dBc SFDR (dBc) SFDR/IMD (dBc and dBFS) –20 –40 –60 –80 –100 –40 IMD (dBc) –60 SFDR (dBFS) –80 –100 0 50 100 FREQUENCY (MHz) 图7. AD6673-250单音FFT (fIN = 305.1 MHz) –120 –100 –90 –80 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 图10. AD6673-250双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) Rev. A | Page 13 of 44 10632-010 IMD (dBFS) –120 10632-007 AMPLITUDE (dBFS) 100 FREQUENCY (MHz) 图6. AD6673-250单音FFT (fIN = 185.1 MHz) 0 SNR, CHANNEL B (dBFS) 0 10632-009 0 10632-006 –120 AD6673 0 100 SFDR, CHANNEL A (dBFS) SFDR (dBc) 95 –40 SNR/SFDR (dBc AND dBFS) IMD (dBc) –60 SFDR (dBFS) –80 –100 90 85 80 75 SNR, CHANNEL B (dBFS) 70 65 IMD (dBFS) –90 –80 –70 –60 –50 –40 –30 –20 INPUT AMPLITUDE (dBFS) –10 0 60 40 10632-011 –120 –100 190 240 图14. AD6673-250单音SNR/SFDR与采样率(fS )的关系(fIN = 90.1 MHz) 2,000,000 fS: 250MSPS fIN1: 89.12MHz AT –7dBFS fIN2: 92.12MHz AT –7dBFS 2,097,124 TOTAL HITS 1779257 1,800,000 –20 SFDR: 85dBc 1,600,000 –40 NUMBER OF HITS AMPLITUDE (dBFS) 140 SAMPLE RATE (MSPS) 图11. AD6673-250双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) 0 SNR, CHANNEL A (dBFS) 90 10632-014 SFDR/IMD (dBc and dBFS) –20 SFDR, CHANNEL B (dBFS) –60 –80 1,400,000 1,200,000 1,000,000 800,000 600,000 400,000 –100 317867 0 50 100 FREQUENCY (MHz) 图12. AD6673-250双音FFT( fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) 0 fS: 250MSPS fIN1: 184.12MHz AT –7dBFS fIN2: 187.12MHz AT –7dBFS –40 –60 –80 –100 –120 0 50 FREQUENCY (MHz) 100 10632-013 AMPLITUDE (dBFS) –20 SFDR: 84dBc 图13. AD6673-250双音FFT( fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) Rev. A | Page 14 of 44 0 N N+1 OUTPUT CODE 图15. AD6673-250接地输入直方图 10632-015 –120 10632-012 200,000 AD6673 等效电路 AVDD DVDD VIN+A VIN+B VIN–A VIN–B PDWN, SCLK 400Ω 10632-016 10632-021 31kΩ 图16. 等效模拟输入电路 图21. 等效SCLK或PDWN输入电路 AVDD AVDD DVDD AVDD 0.9V 15kΩ 15kΩ CLK– DVDD 0.9V 17kΩ SYNCINB+ 17kΩ SYNCINB– 10632-217 10632-017 CLK+ DVDD 图17. 等效时钟输入电路 图22. 等效SYNCINB±输入电路 DRVDD AVDD DRVDD DRVDD 4mA RTERM SERDOUT0+ SERDOUT1+ AVDD 4mA SERDOUT0– SERDOUT1– VCM 17kΩ SYSREF+ 17kΩ SYSREF– 4mA 10632-317 10632-019 4mA AVDD 0.9V 图18. 数字CML输出电路 AVDD 图23. 等效SYSREF±输入电路 DVDD 0.5pF INTERNAL CLOCK DRIVER RFCLK CS, RST 10632-020 BIAS CONTROL 图19. 等效RF时钟输入电路 图24. 等效CS或RST输入电路 DVDD AVDD 400Ω 400Ω 10632-123 31kΩ 10632-022 SDIO 28kΩ 400Ω 10632-018 10kΩ DVDD VCM 图20. 等效SDIO电路 图25. 等效VCM电路 Rev. A | Page 15 of 44 AD6673 工作原理 AD6673具有两个模拟输入通道和两个JESD204B输出通道。 信号需要经过多级才能出现在输出端口。 和失真。同步功能用于多个器件之间的同步定时。借助一个 三线型SPI兼容的串行接口，可对AD6673进行编程和控制。 双ADC设计可用于信号分集接收；两个ADC以相同方式处 理来自两个独立天线的相同载波。另外，两个ADC还可处 理相互独立的模拟输入信号。用户能够借助ADC输入端的 低通滤波器或带通滤波器，对从直流到300 MHz频率范围内 的信号进行采样，且不会明显降低ADC的性能。ADC可对 400 MHz模拟输入信号进行处理，但这会加大ADC的噪声和 失真。 模拟输入考虑 借助一个三线型SPI兼容的串行接口，可对AD6673进行编 程和控制。 ADC架构 AD6673架构由一个双前端采样保持电路和其后的流水线型 开关电容ADC组成。各个级的量化输出组合在一起，在数 字校正逻辑中最终形成一个11位转换结果。或者，将11位 结果发送至数字校正逻辑前可通过NSR模块予以处理。 流水线结构允许第一级处理新的输入采样点，而其它级继 续处理之前的采样点。采样在时钟的上升沿进行。 除最后一级以外，流水线的每一级都包括一个低分辨率 Flash型ADC、一个开关电容数模转换器(DAC)和一个级间 余量放大器(MDAC)。MDAC用于放大重构DAC输出与闪 存型输入之间的差，以用于流水线的下一级。为了便于实 现Flash误差的数字校正，每一级设定了一位的冗余量。最 后一级仅由一个闪存型ADC组成。 每个通道的输入级包含一个差分采样电路，可在差分或单 端模式下完成交流耦合或直流耦合。输出级模块能够实现 数据对准、错误校正，且能将数据传输到输出缓冲器。输 出缓冲器需要单独供电，以便将数字输出噪声与模拟内核 隔离。 输入根据时钟信号，在采样模式和保持模式之间切换(参见 图26所示配置)。当输入切换到采样模式时，信号源必须能 够对采样电容充电，且在半个时钟周期内完成建立。 每个输入端都串联一个小电阻，可以降低驱动源输出级所 需的峰值瞬态电流。在两个输入端之间可配置一个并联电 容，以提供动态充电电流。此无源网络能在ADC输入端形 成低通滤波器；因此，模数转换的精度取决于应用。 在中频(IF)欠采样应用中，需要去掉并联电容。因为并联 电容与驱动源阻抗共同作用，会限制输入带宽。关于此话 题的更多信息，请参阅应用笔记AN-742：“开关电容ADC 的频域响应”、应用笔记AN-827：“放大器与开关电容ADC 接口的谐振匹配方法”和Analog Dialogue的文章：“用于宽带 模数转换器的变压器耦合前端”。 BIAS S S CFB CS VIN+ CPAR1 CPAR2 H S S CS VIN– CPAR1 CPAR2 S S BIAS CFB 10632-023 同步功能用于多个器件之间的同步定时。 AD6673的模拟输入端是一个差分开关电容电路，其处理差 分输入信号的性能极佳。 图26. 开关电容输入 为实现最佳动态性能，必须保证驱动VIN+的源阻抗与驱 动VIN−的源阻抗相匹配，并且使输入保持差分平衡。 AD6673双通道中频接收机可同时数字化两个通道，非常适 合电信系统中的分集接收和数字预失真(DPD)观测路径。 双通道中频接收机设计可用于信号分集接收；两个ADC以 相同方式处理来自两个独立天线的相同载波。另外，两个 ADC还可处理相互独立的模拟输入信号。用户能够借助 ADC输入端的低通滤波器或带通滤波器，输入从直流到 300 MHz频率的信号，且不会明显降低ADC的性能。ADC可 对400 MHz模拟输入信号进行处理，但这会加大ADC的噪声 Rev. A | Page 16 of 44 AD6673 输入共模 C2 AD6673的模拟输入端无内部直流偏置。在交流耦合应用中， 用户必须提供外部偏置。建议将器件设置成VCM = 0.5 × AVDD (或0.9 V)，以实现最佳性能。芯片通过VCM引脚提供板上共 模基准电压。建议使用 VCM输出设置输入共模。通过 VCM引脚提供模拟输入共模电压(典型值为0.5 × AVDD)时， 可实现芯片的最佳性能。必须用一个0.1 µF电容对VCM引脚 去耦到地，如“应用信息”部分所述。将该去耦电容放在该 引脚附近，以便将器件与该电容间的串联电阻和电感降至 最低。 R3 VIN– ADA4930-2 15Ω 0.1µF 在双巴伦和变压器配置中，输入电容和电阻的值取决于输 入频率和源阻抗。基于这些参数，可能需要调整输入电阻 和电容值，或者需要移除一些元件。表9列出了不同输入 频率范围下设置RC网络的建议值。不过，这些值取决于输 入信号和带宽，且只能用作初始参考。请注意，表9中给 出的值分别用于图28和图29中的R1、R2、C1、C2和R3元件。 AVDD VIN+ 33Ω 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 器的噪声性能无法满足要求以达到AD6673真正的SNR性 能。在SNR为关键参数的应用中，建议使用的输入配置是 差分双巴伦耦合(见图29)。在这种配置中，输入交流耦合， VCM电压通过一个33 Ω电阻提供给各输入。这些电阻补偿 输入巴伦的损耗，向驱动器提供50 Ω阻抗。 ADC 33Ω VCM 15pF 33Ω 0.1µF 表9. RC网络示例 频率范围 (MHz) 0至100 100至300 图27. 利用ADA4930-2进行差分输入配置 在SNR为关键参数的基带应用中，建议使用的输入配置是 差分变压器耦合，实例如图28所示。为实现模拟输入偏 置，可将VCM电压连接到变压器次级绕组的中心抽头处。 串联电阻 R1 (Ω) 33 15 差分电容 C1(pF) 8.2 3.9 C2 R3 R1 0.1µF 0.1µF 2V p-p R2 VIN+ 33Ω P S S P 0.1µF 33Ω 0.1µF ADC C1 R1 R2 R3 C2 图29. 差分双巴伦输入配置 Rev. A | Page 17 of 44 VIN– 33Ω VCM 0.1µF 10632-026 200Ω 10632-024 120Ω VCM 选择变压器时，需考虑其信号特性。大多数射频变压器在 工作频率低于几兆赫兹时，产生饱和现象。信号功率过大 也可导致磁芯饱和，从而导致失真。 5pF 0.1µF R3 VIN– 图28. 差分变压器耦合配置 200Ω 15Ω ADC R2 C2 15pF 33Ω C1 0.1µF 通过AD6673的VCM引脚，可以方便地设置ADA4930-2的 输出共模电压(见图27)；驱动器可以配置为Sallen-Key滤波 器拓扑电路结构，从而对输入信号进行带宽限制。 90Ω 49.9Ω R1 通过差分输入配置驱动AD6673时，可实现芯片的最佳性 能。在基带应用中，AD8138、ADA4937-2、ADA4938-2和 ADA4930-2差分驱动器能够为ADC提供出色的性能和灵活 的接口。 76.8Ω VIN+ 10632-025 2V p-p 差分输入配置 VIN R2 R1 串联电阻 R2(Ω) 0 0 并联电容 C2(pF) 15 8.2 并联电阻 R3(Ω) 49.9 49.9 AD6673 AVDD 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 输入外，还可以使用可变增益放大器。数字可变增益放大 器(DVGA) AD8375或AD8376具备驱动AD6673所需的良好 性能。图30显示了一个由AD8376通过一个带通抗混叠滤波 器驱动AD6673的例子。 4pF 图31. 等效奈奎斯特时钟输入电路 VCM 165Ω 1nF 20kΩ║2.5pF 68nH 1000pF NOTES 1. ALL INDUCTORSARE COILCRAFT® 0603CS COMPONENTS WITH THE EXCEPTION OF THE 1µH CHOKE INDUCTORS (COILCRAFT 0603LS). 2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER CENTERED AT 140MHz. 10632-027 180nH 220nH 图30. 利用AD8376进行差分输入配置 基准电压源 AD6673内置稳定、精确的基准电压源。可通过用SPI改变 基准电压来调整满量程输入范围。ADC输入范围跟随基准 电压呈线性变化。 对于单端低抖动时钟为40 MHz至200 MHz之间的应用，建议 使用RF变压器。图32表示在时钟网络中使用RF变压器的实 例。对于超出200 MHz的频率，建议使用RF巴伦，如图33所 示。跨接在变压器次级上的背对背肖特基二极管可以将输 入到AD6673中的时钟信号限制为约差分0.8 V峰峰值。这 样，既可以防止时钟的大电压摆幅馈通至AD6673的其它 部分，还可以保留时钟信号的快速上升和下降时间，这一 点对低抖动性能来说非常重要。 CLOCK INPUT 奈奎斯特时钟输入选项 AD6673奈奎斯特时钟输入支持40 MHz至625 MHz的差分时 钟。时钟输入结构支持的差分输入电压范围为0.3 V至3.6 V， 因此兼容多种逻辑系列的输入，如CMOS、LVDS和LVPECL。 它还支持正弦波输入，但通常较高的压摆率可提供更佳的 性能。如“抖动考虑”部分所述，时钟源的抖动是影响性能 的重要参数。如果这些输入悬空，应将CLK−引脚拉低以 防止杂散时钟。 奈奎斯特时钟输入引脚(CLK+和CLK−)内部偏置为0.9 V，与 10 kΩ并联时典型输入阻抗为4 pF(见图31)。通常，输入时钟 与CLK+和CLK−交流耦合。图32至35显示一些典型的时钟 驱动电路，供参考。 ADC CLK+ 100Ω 50Ω 时钟输入考虑 AD6673可通过两种方式产生输入采样时钟，一种是差分奈 奎斯特采样时钟输入，另一种是RF时钟输入(在内部进行 4分频)。时钟输入可通过寄存器0x09选择，默认配置为奈 奎斯特时钟输入。为了充分发挥芯片的性能，应利用一个 差分信号作为AD6673奈奎斯特采样时钟输入端(CLK+和 CLK−)的时钟信号。该信号通常使用变压器或电容器交流 耦合到CLK+和CLK−引脚内。CLK+和CLK−引脚有内部偏 置(见图31)，无需外部偏置。如果这些时钟输入悬空，应 拉低CLK−，使其略低于CLK+，以防止杂散时钟。 Mini-Circuits® ADT1-1WT, 1:1Z 390pF XFMR 390pF 390pF CLK– 10632-029 ADC 3.9pF 301Ω 15pF SCHOTTKY DIODES: HSMS2822 图32. 变压器耦合差分时钟(频率可达200 MHz) 390pF CLOCK INPUT 25Ω ADC 390pF CLK+ 390pF 1nF CLK– SCHOTTKY DIODES: HSMS2822 25Ω 图33. 巴伦耦合差分时钟(频率可达625 MHz) 某些情况下，需要从单个信号源缓冲或产生多个时钟信 号。ADI公司提供的时钟驱动器具有良好的抖动性能，可 满足这些情况的应用。图34表示典型的PECL驱动器电路， 它 使 用 诸 如 AD9510、 AD9511、 AD9512、 AD9513、 AD9514、 AD9515、 AD9516、 AD9517、 AD9518、 AD9520、 AD9522、 AD9523、 AD9524、 ADCLK905、 ADCLK907和ADCLK925等PECL驱动器。 0.1µF CLOCK INPUT CLOCK INPUT ADC 0.1µF CLK+ AD95xx 0.1µF PECL DRIVER 100Ω 0.1µF CLK– 50kΩ 50kΩ 240Ω 240Ω 图34. 差分PECL采样时钟(频率可达625 MHz) Rev. A | Page 18 of 44 10632-031 5.1pF 1nF 4pF 10632-028 165Ω VPOS 1µH CLK– 180nH 220nH 1µH AD8376 CLK+ 10632-030 1000pF 0.9V AD6673 建议通过PECL或正弦波信号，以最低600 mV p-p的信号幅度 驱动AD6673的RF时钟输入。无论采用哪种信号，都必须 考虑到时钟源抖动(见抖动考虑部分说明)。图37显示AD6673 使用RF时钟输入的首选方法。由于信号固有的高频特性， 建议使用一个50 Ω的传输线，以便将时钟信号路由至AD6673 的RF时钟输入；同时，将传输线端接到RF时钟输入的附近。 此外，ADI公司还提供LVDS时钟驱动器，具有良好的抖动 性 能 。 图 35显 示 使 用 AD9510、 AD9511、 AD9512、 AD9513、 AD9514、 AD9515、 AD9516、 AD9517、 AD9518、AD9520、AD9522、AD9523和AD9524等LVDS驱 动器的典型电路。 0.1µF CLOCK INPUT CLK+ AD95xx 100Ω LVDS DRIVER ADC 0.1µF CLK– 50kΩ 50kΩ RF CLOCK INPUT 50Ω Tx LINE 0.1µF RFCLK 10632-034 0.1µF 10632-032 CLOCK INPUT ADC 0.1µF 50Ω 图35. 差分LVDS采样时钟(频率可达625 MHz) 图37. 典型RF时钟输入电路 RF时钟输入选项 AD6673RF时钟输入支持625 GHz至1.5 GHz的单端时钟。 图36显示等效RF时钟输入电路。该输入自偏置到0.9 V，并 且通常交流耦合。与1 pF并联时，其RFCLK引脚上的典型输 入阻抗为10 kΩ。 图38显示AD9515的LVPECL输出驱动AD6673的RF时钟输 入。使用RF巴伦或RF变压器，可将来自AD9515的差分 LVPECL输出信号转换为单端信号。建议与RF时钟输入相 关的时钟频率采用该RF巴伦配置。 0.5pF INTERNAL CLOCK DRIVER RFCLK 10632-033 10kΩ BIAS CONTROL 图36. 等效RF时钟输入电路 VDD 127Ω 0.1µF ADC 127Ω 0.1µF 50Ω Tx LINE 0.1µF RFCLK CLOCK INPUT AD9515 LVPECL DRIVER 0.1µF 82.5Ω 82.5Ω 图38. 差分PECL RF时钟输入电路 Rev. A | Page 19 of 44 10632-035 0.1µF CLOCK INPUT 50Ω AD6673 输入时钟分频器 抖动考虑 AD6673内置一个输入时钟分频器，可对奈奎斯特输入时钟 进行1至8整数倍分频。RF时钟输入通过片内预分频器，在 信号到达1至8倍分频器之前，对其进行四分频。这使得RF 时钟输入可达到较高的输入频率。可通过寄存器0x09和 0x0B选择分频倍数。寄存器0x09用于RF时钟输入的设置， 寄存器0x0B可设置1至8倍分频器的分频倍数，用于RF时钟 输入和奈奎斯特时钟输入。当分频倍数不为1时，则自动 使能占空比稳定器。 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(fIN)下，由于抖动(tJ)造成的信噪比(SNR)下 降计算公式如下： SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 − SNRLF /10 ) ] ( 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号和模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(如图40所示)。 70 68 ÷4 ÷1 TO ÷8 DIVIDER 66 10632-036 NYQUIST CLOCK 图39. AD6673时钟分频器电路 利用外部SYSREF输入信号，可同步AD6673时钟分频器。 通过对寄存器0x3A的位1和位2进行写操作，可以设置每次 收到SYSREF信号或者仅第一次收到信号后，对时钟分频器 再同步。有效SYSREF可使时钟分频器复位至初始状态。该 同步特性可让多个器件的时钟分频器对准，从而保证同时 进行输入采样。 SNR (dBc) 64 62 60 58 56 0.05 ps 0.20 ps 0.50 ps 1.00 ps 1.50 ps MEASURED 54 52 50 1 10 100 INPUT FREQUENCY (MHz) 1000 10632-037 RFCLK 图40. AD6673-250信噪比与输入频率和抖动的关系 时钟占空比 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 号，因此，它对时钟占空比非常敏感。通常，为保持ADC 的动态性能，时钟占空比容差应为±5%。 AD6673内置一个DCS，可对非采样边沿(下降沿)进行重新 定时，并提供标称占空比为50%的内部时钟信号。因此， 用户可提供的时钟输入占空比范围非常广，且不会影响 AD6673的性能。 输入时钟上升沿的抖动依然非常重要，且无法借助占空比 稳定器降低这种抖动。当时钟速率低于40 MHz(标称值)时， 占空比控制环路不起作用。当时钟速率产生动态变化时， 必须考虑与环路相关的时间常量。在DCS环路重新锁定输 入信号前，都需要等待1.5 µs至5 µs的时间。在环路处于非锁 定状态时，DCS环路被旁路，内部器件定时取决于输入时 钟信号的占空比。在此类应用中，建议禁用占空比稳定 器。在所有其它应用中，建议使能DCS电路，以便获得最 佳交流性能。 当孔径抖动可能影响AD6673的动态范围时，应将时钟输入 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 电源分离，以免在时钟信号内混入数字噪声。低抖动的晶 体控制振荡器可提供最佳时钟源。如果时钟信号来自其它 类型的时钟源(通过门控、分频或其它方法)，则需要在最 后一步中利用原始时钟进行重定时。 如需了解更多与ADC相关的抖动性能信息，请参阅应用笔 记AN-501：“孔径不确定性与ADC系统性能”和应用笔记 AN-756：“采样系统与时钟相位噪声和抖动的影响”。 Rev. A | Page 20 of 44 AD6673 功耗和待机模式 如图41所示，AD6673的功耗与其采样速率成比例关系。图41 中的数据是采用与“典型性能参数”部分相同的工作条件 得出。 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 置网络以及时钟，可实现低功耗。进入掉电模式时，内部 电容放电；返回正常工作模式时，内部电容必须重新充 电。因此，唤醒时间与处于掉电模式的时间有关；处于掉 电模式的时间越短，则相应的唤醒时间越短。 0.8 0.7 TOTAL POWER 0.5 POWER (AVDD) 使用SPI端口接口时，用户可将ADC置于掉电模式或待机 模式。如需较短的唤醒时间，可以使用待机模式，该模式 下内部基准电压电路处于通电状态。欲了解更多信息，请 参阅“存储器映射寄存器描述”部分或应用笔记AN-877： “通过SPI与高速ADC接口”。 0.4 0.3 POWER (DVDD + DRVDD) 0.1 0 40 90 140 190 ENCODE FREQUENCY (MSPS) 240 10632-038 TOTAL POWER (W) 0.6 0.2 置位PDWN(通过SPI端口或将PDWN引脚置位高电平)，可 使AD6673进入掉电模式。在这种状态下，ADC的典型功 耗约为9 mW。将PDWN引脚置位低电平后，AD6673返回正 常工作模式。 图41. AD6673-250功率与编码速率的关系 Rev. A | Page 21 of 44 AD6673 噪声整形再量化器 NSR特性可针对每一通道通过SPI独立控制。 同时提供两种不同的带宽模式；可通过SPI端口选择。每 种模式下，频带的中心频率可调谐，使IF可以是奈奎斯特 频带范围内的任何频率。 0 fS = 250MSPS fIN = 185.1MHz AT –1dBFS SNR = 74.3dB SFDR = 85dBc –20 AMPLITUDE (dBFS) AD6673具有NSR，可在奈奎斯特频带子集内维持高于11位 的SNR。接收机的谐波性能不受NSR特性影响。使能时， NSR给输入信号带来0.6 dB的额外损耗，使得输出引脚上的 0 dBFS输入降至−0.6 dBFS。 –40 –60 –80 –100 fCENTER = f0 + 0.11 × fADC f1 = f0 + 0.22 × fADC fS = 250MSPS fIN = 185.1MHz AT –1dBFS –40 –60 –80 –100 AMPLITUDE (dBFS) 50 100 图44. 22%带宽模式，调谐字 = 41 –60 –80 0 100 10632-039 –100 50 0 FREQUENCY (MHz) SNR = 74dB SFDR = 85dBc 0 fS = 250MSPS fIN = 185.1MHz AT –1dBFS SNR = 74.3dB SFDR = 85dBc –20 –40 –120 100 图43. 22%带宽模式，调谐字 = 28(fS /4调谐) 0 –120 –20 50 FREQUENCY (MHz) 图42至图44显示AD6673在三个不同调谐字、22%带宽模式 下可以获得的典型频谱。 0 0 图42. 22%带宽模式，调谐字 = 13 Rev. A | Page 22 of 44 10632-041 f0 = fADC × .005 × TW –120 AMPLITUDE (dBFS) 第一种带宽模式在22%的ADC采样速率下(奈奎斯特频带的 44%)提供极佳的噪声性能，并可通过将NSR控制寄存器的 NSR模式位(地址0x3C)设为0来确定中心。在此模式下，可 使用NSR调谐寄存器中的6位调谐字(地址0x3E)设置有用的 频率范围。共有57个可能调谐字(TW)；每步为ADC采样速 率的0.5%。以下三个公式分别描述左频带边沿(f0)、通道中 心(fCENTER)和右频带边沿(f1)： 10632-040 22%带宽模式(184.32 MSPS时>40 MHz) AD6673 33%带宽模式(184.32 MSPS时>60 MHz) 0 f0 = fADC × .005 × TW –40 –60 –80 100 图46. 33%带宽模式，调谐字 = 17(fS /4调谐) 0 fS = 250MSPS fIN = 185.1MHz AT –1dBFS SNR = 72dB SFDR = 85dBc –20 SNR = 72dB SFDR = 85dBc –40 –60 –40 –60 –80 –80 –100 –100 –120 0 50 100 0 50 100 FREQUENCY (MHz) 10632-042 FREQUENCY (MHz) 图45. 33%带宽模式，调谐字 = 5 Rev. A | Page 23 of 44 图47. 33%带宽模式，调谐字 = 27 10632-044 fS = 250MSPS fIN = 185.1MHz AT –1dBFS AMPLITUDE (dBFS) AMPLITUDE (dBFS) 50 FREQUENCY (MHz) 图45至图47显示AD6673在三个不同调谐字、33%带宽模式 下可以获得的典型频谱。 –120 0 10632-043 –120 f1 = f0 + 0.33 × fADC –20 SNR = 72dB SFDR = 85dBc –100 fCENTER = f0 + 0.165 × fADC 0 fS = 250MSPS fIN = 185.1MHz AT –1dBFS –20 AMPLITUDE (dBFS) 第二种带宽模式在33%的ADC采样速率下(奈奎斯特频带的 66%)提供极佳的噪声性能，并可通过将NSR控制寄存器的 NSR模式位(地址1x3C)设为0来确定中心。在此模式下，可 使用NSR调谐寄存器中的6位调谐字(地址0x3E)设置有用的 频率范围。共有57个可能调谐字(TW)；每步为ADC采样速 率的0.5%。以下三个公式分别描述左频带边沿(f0)、通道中 心(fCENTER)和右频带边沿(f1)： AD6673 数字输出 JESD204B发送顶层描述 AD6673数字输出采用JEDEC标准(标准号：JESD204B，数 据转换器串行接口)。JESD204B是AD6673通过串行接口(最 高5 Gbps链路速度，11位ADC数据速率为2.75 Gbps)连接数 字处理设备的协议。JESD204B接口的优势包括：数据接口 路由所需电路板空间更少，以及转换器和逻辑器件的封装 更小。AD6673支持单通道和双通道接口。 JESD204B概述 JESD204B数据发送模块可将来自ADC的并行数据组合成数 据帧，并使用8b/10b编码以及可选数据加扰技术，输出串 行数据。在初始链路的建立过程中，使用特殊字符可支持 通道同步；而额外的同步则在随后的数据流中实现。需要 使相匹配的外部接收机锁定在串行数据流上，并恢复数据 和 时 钟 。 更 多 有 关 JESD204B接 口 的 详 细 信 息 ， 请 参 见 JESD204B标准。 AD6673 JESD204B发送模块将两个ADC的输出映射到链路上。 链路可配置为使用单路或双路串行差分输出，称为通道。 JESD204B规格表示多个定义链路的参数，并且这些参数必 须使JESD204B发射机(AD6673的输出)和接收机相匹配。 JESD204B链路可通过下列参数描述： • • • • • • • • • • • • • • S = 传送的样本/单个转换器/帧周期(AD6673的数值为1) M = 转换器数/转换器(AD6673的数值为2) L = 通道数/转换器(AD6673的数值为1或2) N = 转换器分辨率(AD6673的数值为11) N’ = 每样本的总位数(AD6673的数值为16) CF = 控制字的位数/帧时钟周期/转换器(AD6673的数值 为0) CS = 控制位的位数/转换样本数(可在AD6673上配置为最 高2位) K = 每个多帧的帧数(可在AD6673上配置) HD = 高密度模式(AD6673的数值为0) F = 8位字/帧(AD6673的数值为2或4，取决于相应L的值 为2或1) C = 控制位(超量程、上溢、下溢，AD6673提供这些特性) T = 结束位(AD6673提供该特性) SCR = 加扰器使能/禁用(可在AD6673上配置) FCHK = JESD204B参数的校验和(自动计算并存储在寄存 器映射中) 图48显示AD6673 JESD204B链路的简化框图。AD6673默认 配置为使用两个转换器和两个通道。转换器A的数据输出 至 SERDOUT0+/SERDOUT0−， 转 换 器 B的 数 据 输 出 至 SERDOUT1+/SERDOUT1−。AD6673支持其它配置，如将 两个转换器的输出组合成单通道，或改变A和B数字输出路 径的映射。这些模式可通过SPI寄存器映射中的快速配置 寄存器进行设置，并且提供额外的自定义选项。 默认情况下，每个AD6673转换器的11位转换器字都被分为 两个8位字(数据位为8位)。第一个8位字包括位0(MSB)到位7。 第二个8位字包括位8到位10 (LSB)、3个可通过编程设置为0 或伪随机数字的位，以及2个结束位。结束位可以配置为0、 伪随机数字序列，或指示超量程、欠量程以及有效数据条 件的控制位。 可对生成的两个8位字进行加扰。加扰为可选；该选项可 在传输相似的数字数据模式时避免频谱尖峰。加扰器采用 自同步、基于多项式的算法，由方程1 + x14 + x15定义。接 收机中的解扰器也应使用加扰器多项式的自同步版本。 之后，这两个8位字通过8b/10b编码器进行编码。8b/10b编 码器将8个数据位(1个8位字)编码为一个10位的符号。图49 显示11位的数据是如何从ADC中取出、结束位如何添加、 两个8位字如何加扰，以及8位字如何被编码为两个10位符 号。图49显示了默认的数据格式。 在数据链路层，除8b/10b编码时，都进行了字符替换，以 便接收机监控帧对齐。字符替换发生在帧和多帧的边界 处，并且它的实现取决于该过程发生在哪个边界上，以及 是否使能了加扰。 若禁用了加扰，则采用以下措施。如果多帧中最后一帧的 最后一个加扰8位字等于上一帧的最后一个8位字，则发射 机以控制字符/A/ = /K28.3/替换最后那个8位字。对于多帧中 的其它帧而言，如果帧内的最后一个8位字等于上一帧的 最后一个8位字，则发射机以控制字符/F/ = /K28.7/替换最后 那个8位字。 若使能了加扰，则采用以下措施。如果多帧中最后一帧的 最后一个8位字等于0x7C，则发射机以控制字符/A/ = /K28.3/ 替换最后那个8位字。对于多帧中的其它帧而言，如果最 后一个8位字等于0xFC，则发射机以控制字符/F/ = /K28.7/替 换最后那个8位字。 Rev. A | Page 24 of 44 AD6673 有关JESD204B接口的更多信息，请参见JEDEC标准(标准 号：204B，2011年7月)。5.1部分的内容包括传输层和数据 格式的详细信息；5.2部分的内容包括加扰和解扰。 JESD204B同步详解 AD6673是一款JESD204B Subclass 1器件，可通过两个控制信 号(SYSREF和SYNC)和一个常用器件时钟实现链路同步。 SYSREF和SYNC是所有转换器实现系统级对齐的常用信号。 同步过程分三阶段完成：代码组同步(CGS)、初始化通道 对齐序列(ILAS)和数据传输。若使能加扰，则在数据传输 阶段之前，数据位都不会真正进行加扰，CGS和ILAS阶段 都不执行加扰。 CGS阶段 在CGS阶段，JESD204B的传送模块将传送/K28.5/字符。接 收机(外部逻辑器件)必须使用时钟和数据恢复(CDR)技 术，在输入数据流中定位K28.5字符。 一旦在链路通道上检测到数个连续的K28.5字符，接收机便 产生一个SYSREF边沿信号，以便AD6673的传输数据建立 内部的本地多帧时钟(LMFC)信号。 SYSREF边沿还可复位ADC的任意采样边沿，以使采样实 例与LMFC同步。这对于在多个器件之间保持同步而言非 常重要。 接收机或逻辑器件对SYNC~信号(SYNCINB±)进行去置 位，并且发射机模块开始执行ILAS阶段。 ILAS阶段 在ILAS阶段中，发射机发送已知模式，接收机对齐所有通 道链路并验证链路参数。 完成SYNC~的去置位后(变为高电平)，便进入ILAS阶段。 发送模块开始发送4个多帧。在所需的字符中插入伪采 样，以便传送完整的多帧。4个多帧包括： • 多帧1：以/R/字符[K28.0]开始，以/A/字符[K28.3]结束。 • 多帧2：以/R/字符开始，后接/Q/[K28.4]字符，然后是14 个配置8位字的链路配置参数(见表10)，最后以/A/字符 结束。 • 多帧3：与多帧1相同。 • 多帧4：与多帧1相同。 数据传输阶段 在数据传输阶段，通过控制字符监控帧对齐。在帧的结尾 处执行了字符替换。出现下列情况，会对发射机执行字符 替换： • 若禁用了加扰，并且帧或多帧的最后一个8位字等于上 一帧的8位字 • 若使能了加扰，并且多帧的最后一个8位字等于0x7C， 或帧的最后一个8位字等于0xFC 表10. ILAS阶段的14种配置8位字 位7 编号 (MSB) 位6 位5 0 1 2 3 SCR 4 5 6 7 CS[1:0] 8 SUBCLASS[2:0] 9 JESDV[2:0] 10 11 12 13 位4 位3 DID[7:0] 位2 位1 位0 (LSB) BID[3:0] LID[4:0] L[4:0] F[7:0] K[4:0] M[7:0] N[4:0] N’[4:0] S[4:0] CF[4:0] 保留，无关位 保留，无关位 FCHK[7:0] 链路设置参数 以下内容展示了如何配置AD6673 JESD204B接口。配置输出的 步骤包括： 1. 2. 3. 4. 5. 6. 更改配置前先禁用通道 选择快速配置选项 配置详细选项 检查JESD204B接口参数的校验和FCHK 设置其它数字输出配置选项 再次使能通道 更改配置前先禁用通道 在改变JESD204B的链路参数前，先禁用链路并保持在复位 寄存器。通过向寄存器0x5F(位[0])写入逻辑1，可完成此 设置。 选择快速配置选项 写入寄存器0x5E(204B快速配置寄存器)以便选择配置选 项。配置选项及对应的JESD204B参数值见表13。 • • • • 0x11 = 1个转换器，1个通道 0x12 = 1个转换器，2个通道 0x21 = 2个转换器，1个通道 0x22 = 2个转换器，2个通道 Rev. A | Page 25 of 44 AD6673 配置详细选项 加扰、SCR。 配置结束位和控制位。 • 可通过寄存器0x6E(Bit[7])使能或禁用加扰。默认使能 加扰。根据JESD204B协议，加扰仅在通道完成同步后方 有效。 • 由于N’ = 16并且N = 11，每个样本都有2个数据位可用于 通过JESD204B链路传输额外信息。可选择结束位或控制 位。默认使用数值为0b00的结束位。 • 结束位是伪数据位，通过链路发送，以使两个8位字完 整；它不传送有关输入信号的任何信息。结束位可以是 固定的零值(默认)，或伪随机数字(寄存器0x5F，位[6])。 • 除了结束位，还可通过寄存器0x72(位[7:6])使用一个或 两个控制位。 可通过寄存器0x14(位[7:5])设置结束位。 设置通道标识值。 • JESD204B支持以参数标识器件和通道。这些参数在 ILAS阶段时传送，并且可通过内部寄存器访问。 • 有三个标识值：器件标识(DID)、模块标识(BID)和通道 标识(LID)。DID和BID属于器件专有标识，因此可用于 标识电路。 K用于设置每个多帧的帧数目。 • 根据JESD204B规格，多帧定义为一组K个连续帧，K取 值范围为1至32，并且要求8位字的数量位于17至1024之 间。寄存器0x70(位[7:0])默认将K值设为32。注意，K值 为寄存器值加1。 • K值可更改，但必须满足一定条件。基于JESD204B快速 配置中的设定，针对每一帧[F]，AD6673采用固定的8位 字数值。K还必须是4的倍数，同时满足下列方程： 32 ≥ K ≥ Ceil(17/F) • JESD204B规格还指定了每个多帧的8位字的个数，即(K × F) 的范围为17至1024。F值通过快速配置设定为固定值， 以确保该关系式为真。 表11. JESD204B可配置标识值 DID值 LID(通道0) LID(通道1) DID BID 寄存器，位 0x67, [4:0] 0x68, [4:0] 0x64, [7:0] 0x65, [3:0] 取值范围 0…31 0…31 0…255 0…15 选择通道同步选项。 大部分JESD204B接口的同步功能均默认使能，以利于典型 应用。可通过以下方式，在某些情况下禁用或更改这些 特性： • 寄存器0x5F(位[3:2])可使能ILAS，默认为使能。另外， 为了支持某些特定接口(如NMCDA-SL)，JESD204B接口 可编程设置为禁用ILAS序列或连续重复ILAS序列。 AD6673具有某些固定的JESD204B接口参数值，具体如下： • [N] = 11：每个寄存器的位数为11(寄存器0x72，位[3:0]) • [N’] = 16：每个样本的位数为16(寄存器0x73，位[3:0]) • [CF] = 0：控制字/帧时钟周期/转换器数为0(寄存器0x75， 位[4:0]) 验证只读数值：每个链路的通道数(L)、每一帧的8位字数 (F)、 转 换 器 数 (M)和 每 个 转 换 器 每 一 帧 的 样 本 数 (S)。 AD6673基于其它设置(特别是快速配置寄存器的选项)计算 某些JESD204B的参数值。此处寄存器映射中的只读数值用 于验证。 • [L] = 每个链路的通道数可以是1或2，从寄存器0x6E(位 [0])读取该值 • [F] = 每一帧的8位字数可以是1、2或4，从寄存器0x6F (位[7:0])读取该值 • [HD] = 高密度模式可以是0或1，从寄存器0x75(位[7])读 取该值 • [M] = 每个链路的转换器数可以是1或2，从寄存器0x71 (位[7:0])读取该值 • [S] = 每个转换器每一帧的样本数可以是1或2，从寄存器 0x74(位[4:0])读取该值 Rev. A | Page 26 of 44 AD6673 检查JESD204B接口参数的校验和FCHK 其它数字输出配置选项 JESD204B参数可通过JESD204B接口参数的校验和[FCHK] 验证。每个链路都有各自相应的FCHK值。FCHK值在ILAS 的第二个多帧时传送，并可通过内部寄存器读取。 其它数据格式控制包括： 校验和是表12的“编号”列中所列参数的模256求和值。校验 和通过如下方式计算：在参数字段如表12所示被封装入8 位字之前，将其相加。 可从寄存器0x79中读取FCHK，它用于将链路配置为从通 道0输出数据。与此类似，可从寄存器0x7A中读取FCHK， 它用于将链路配置为从通道1输出数据。 • 串行输出数据极性反转：寄存器0x60，位[1] • ADC数据格式(偏移二进制、二进制补码、格雷码)：寄 存器0x14的位[1:0]： • 解读SYSREF±和SYNCINB±上信号的选项：寄存器0x3A • 重映射转换器和通道分配的选项：寄存器0x82和0x83图48 给出了简化框图。 配置后再次使能通道 更改JESD204B链路参数后，应使能链路通道以便开始同步。 通过向寄存器0x5F(位[0])写入逻辑0，可完成此设置。 表12. 用于ILAS和校验和计算的JESD204B配置表 位7 编号 (MSB) 位6 位5 0 1 2 3 SCR 4 5 6 7 CS[1:0] 8 SUBCLASS[2:0] 9 JESDV[2:0] 10 位4 位3 DID[7:0] 位2 位1 位0 (LSB) BID[3:0] LID[4:0] L[4:0] F[7:0] K[4:0] M[7:0] N[4:0] N’[4:0] S[4:0] CF[4:0] AD6673 DUAL IF RECEIVER CONVERTER A INPUT CONVERTER A CONVERTER A SAMPLE A PRIMARY CONVERTER INPUT [0] PRIMARY LANE OUTPUT [0] SERDOUT0 LANE 0 JESD204B LANE CONTROL (M = 1, 2; L = 1, 2) B SECONDARY CONVERTER INPUT [1] SECONDARY LANE OUTPUT [1] LANE 1 LANE MUX (SPI REGISTER MAPPING: 0x82,0x83) A CONVERTER B INPUT SECONDARY CONVERTER INPUT [1] SECONDARY LANE OUTPUT [1] LANE 1 JESD204B LANE CONTROL (M = 1, 2; L = 1, 2) CONVERTER B CONVERTER B SAMPLE B PRIMARY CONVERTER INPUT [0] PRIMARY LANE OUTPUT [0] SERDOUT1 10632-045 SYSREF LANE 0 SYNCINB 图48. AD6673传输链路简化功能框图 Rev. A | Page 27 of 44 AD6673 8B/10B ENCODER/ CHARACTER REPLACMENT A8 A9 A10 PN PN PN C0 C1 A0 A1 A2 A3 A4 A5 A6 A7 S8 S9 S10 S11 S12 S13 S14 S15 E10 E11 E12 E13 E14 E15 E16 E17 E18 E19 S0 S1 S2 S3 S4 S5 S6 S7 SERDOUT0± SERIALIZER E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 . . . E19 t ~SYNC SYSREF 10632-046 A PATH JESD204B TEST PATTERN 10-BIT OPTIONAL SCRAMBLER 1 + x14 + x15 OCTET1 ADC VINA– JESD204B TEST PATTERN 8-BIT OCTET0 VINA+ A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 PN PN PN ADC TEST PATTERN 16-BIT PN = PSEUDO RANDOM NUMBER. 图49. AD6673JESD204B通道的数字处理 表13. AD6673 JESD204B典型配置 0x11 0x12 0x21 0x22(默认) M(转换器数， 寄存器0x71， 位[7:0]) 1 1 2 2 DATA FROM ADC L(通道数， 寄存器0x6E， 位[0]) 1 2 1 2 F(8位字/帧， 寄存器0x6F， 位[7:0]，只读) 2 1 4 2 FRAME ASSEMBLER (ADD TAIL BITS) OPTI开启AL SCRAMBLER 1 + x14 + x15 S(样本/ADC/帧， 寄存器0x74， 位[4:0]，只读) 1 1 1 1 8B/10B ENCODER TO RECEIVER HD(高密度模式， 寄存器0x75， 位[7]，只读) 0 1 0 0 10632-047 JESD204B 配置设定 图50. AD6673 ADC输出数据路径 表14. AD6673 JESD204B帧排列监控和校正替换字符 加扰 关闭 关闭 关闭 开启 开启 开启 通道同步 开启 开启 关闭 开启 开启 关闭 需要替换的字符 帧中的最后8位字重复前一帧内容 帧中的最后8位字重复前一帧内容 帧中的最后8位字重复前一帧内容 帧中的最后8位字等于D28.7 帧中的最后8位字等于D28.3 帧中的最后8位字等于D28.7 帧和通道的排列监控与校正 帧排列监控和校正都属于JESD204B规范的部分内容。11位 字需要占用两个8位字才能完成所有数据的传送。两个8位 字(MSB和LSB，F = 2)组成一帧。正常工作条件下，通过排 列字符实现帧排列监控；满足一定条件时可插入帧的尾 部。表14总结了可进行字符插入的条件，以及各种工作模 是否为多帧中 的最后8位字 否 是 不适用 否 是 不适用 替换字符 K28.7 K28.3 K28.7 K28.7 K28.3 K28.7 式下的期望字符。若使能通道同步，则替换字符值取决于 8位字是位于单帧的尾部，还是位于多帧的尾部。 通过正确接收替换字符，接收机可保证在不同工作模式下 依然与帧边界同步。 Rev. A | Page 28 of 44 AD6673 DRVDD电源边界范围内的接收机，则使用交流耦合连 接。在每个输出引脚上放置一个0.1 µF电容，并在靠近接收 机处使用100 Ω差分端接电阻。 数字输出和时序 AD6673上电时，默认具有差分数字输出。驱动器电流来自 芯片，并将各输出端的输出电流设置为标称值4 mA。每个 输出都具有100 Ω的动态内部端接电阻，可降低反射干扰。 SERDOUTx+ 100Ω 100Ω 图52. 直流耦合数字输出端接示例 如果没有远端接收器端接电阻，或者差分走线布线不佳， 可能会导致时序错误。为避免产生时序错误，建议走线长 度不要超过6英寸，差分输出走线应尽可能彼此靠近且长 度相等。 RECEIVER OR 0.1µF VCM = Rx VCM 10632-048 NOMINAL 300mV p-p OUTPUT SWING 图53显示AD6673通道工作在5 Gbps时的数字输出(默认)数据 眼图、时间间隔误差(TIE)抖动直方图，以及浴盆曲线的 示例。 图51. 交流耦合数字输出端接示例 附加SPI选项允许用户进一步提高所有四路输出的输出驱 动器电压摆幅，从而驱动更长的走线(见表17中的寄存器 0x15)。使用此选项会提供DRVDD电源的功耗。更多信息 见存储器映射部分。 AD6673数字输出可与定制的ASIC和FPGA接收器接口，从 而在高噪声环境中实现出色的开关性能。推荐使用单一点 到点网络拓扑结构，并将单个100 Ω差分端接电阻尽可能靠 近接收器放置。若使用了直流耦合连接(如图52)，则共模 数字输出可自动使自身偏置到接收机的电源中间位置(即接 收机电源为1.8 V时，共模电压为0.9 V)。对于逻辑电平不在 HEIGHT1: EYE DIAGRAM 400 – 300 1 2 – 6000 200 3 – 1–4 100 1–6 4000 BER 0 3000 –100 –300 1–12 1000 EYE: TRANSITION BITS OFFSET: –0.0072 ULS: 8000; 999992 TOTAL: 8000.999992 –200 –100 0 TIME (ps) 100 200 0 1–8 1–10 2000 –200 –400 TJ@BER1: BATHTUB 1–2 5000 HITS VOLTAGE (mV) PERIOD1: HISTOGRAM 7000 1 输出数据格式默认为二进制补码。若要将输出数据格式变为 偏移二进制，请参阅存储器映射部分(表17中的寄存器0x14)。 1–14 –10 0 TIME (ps) 10 0.78 UI 1–16 –0.5 图53. AD6673数字输出数据眼图、直方图和浴盆图(5 Gbps时外部端接电阻为100 Ω) Rev. A | Page 29 of 44 0 ULS 0.5 10632-050 SERDOUTx– VCM = DRVDD/2 10632-049 NOMINAL 300mV p-p OUTPUT SWING 100Ω DIFFERENTIAL 0.1µF TRACE PAIR SERDOUTx+ RECEIVER SERDOUTx– VRXCM DRVDD 100Ω DIFFERENTIAL TRACE PAIR DRVDD 在每个接收机的输入端放置一个100 Ω差分端接电阻，可实 现额定300 mV的接收机峰峰值摆幅(见图51)。也可使用单端 50 Ω端接电阻。当使用了单端端接电阻，则终端电压为 DRVDD/2；此外，还可使用端接至任意单端电压的交流耦 合电容。 AD6673 ADC超量程与增益控制 其中一个用途是检测特定输入条件下，何时ADC将达到满 量程。最终目的是提供一个指示器，以快速插入衰减器， 防止ADC过驱。 在接收机应用中，需要一种可靠的机制，能够决定转换器 何时发生箝位。标准的溢出指示器能够为模拟输入状态提 供延迟信息，因而在防止箝位方面作用有限。因此，最好 可以设定低于满量程的可编程阈值，以便在发生前降低增 益。另外，由于输入信号的压摆率可能非常高，因此该功 能的延迟时间很关键。 快速阈值检测(FDA和FDB) 当输入信号幅度超过快速检测阈值上限寄存器(寄存器 0x47、0x48)的设置值时，FD指示器置位。选定阈值寄存 器的值与ADC输出的信号幅度进行比较。快速阈值上限检 测具有4个时钟周期的延迟。近似阈值上限幅度由下式定义： 利用SPI端口，用户可设置使FD输出有效的阈值。寄存器 0x45的位0使能快速检测功能。寄存器0x47至寄存器0x4B允 许用户设置阈值电平。只要信号低于选定阈值，FD输出即 会保持低电平状态。在该模式下，计算时需要考虑数据的 大小，但无需考虑数据的符号。阈值检测以相同的方式处 理那些超出期望范围(幅度)的正、负信号。 阈值上限幅度(dBFS) = 20 log(阈值幅度/216) 在信号降至阈值下限以下且保持时间超过设定的驻留时间 之前，FD指示器不会清零。阈值下限在快速检测阈值下限 寄存器(寄存器0x49、0x4A)中进行设置。16位快速检测阈 值下限寄存器的值与ADC输出的信号幅度进行比较。比较 受ADC流水线延迟的控制；比较精度取决于转换器分辨 率。阈值下限幅度由下式定义： ADC超量程(OR) ADC输入端检测到超量程时，ADC超量程指示器将置位。 超量程条件在ADC流水线输出端确定；因此，需要36个 ADC时钟周期延迟。当输入端发生超量程36个时钟周期后， 该位可指示超量程。 阈值下限幅度(dBFS) = 20 log(阈值幅度/216) 驻留时间可以在1至65,535个采样时钟周期范围内设置，方 法 是 将 所 需 值 写 入 快 速 检 测 驻 留 时 间 寄 存 器 (寄 存 器 0x4B、0x4C)。 增益开关 AD6673内置电路，可满足存在大动态范围或采用增益范围 放大器应用的需要。该电路允许设置数字阈值，从而可以 对阈值上限和下限进行编程。 阈值上限和下限寄存器工作以及驻留时间寄存器的情况如 图54所示。 UPPER THRESHOLD DWELL TIME LOWER THRESHOLD DWELL TIME FDA OR FDB 图54. FDA和FDB信号的阈值设置 Rev. A | Page 30 of 44 TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LT 10632-051 MIDSCALE TIMER RESET BY RISE ABOVE LT AD6673 直流校正 由于ADC的直流偏置可能比所测信号大得多，因此，测量 功率前，应利用直流校正电路消除直流偏置。此外，直流 校正电路还可以切换至主信号通路；但如果ADC正在对带 有大量直流电流的时变信号(例如：GSM)进行数字转换 时，则不建议进行切换。 直流校正带宽 直流校正电路是一个可编程带宽高通滤波器，其带宽范围 为0.29 Hz2.387 kHz通过对4位直流校正带宽选择寄存器(寄 存器0x40的位[5:2])进行写操作，可以控制带宽。下面的公 式可计算直流校正电路的带宽值： 直流校正回读 各通道的直流校正值可在寄存器0x41和寄存器0x42中回 读。直流校正值为16位值，可以达到整个ADC输入范围。 直流校正冻结 将寄存器0x40的位6置1可在当前状态下冻结直流校正，并 继续将最近一次更新值用作直流校正值。清除该位，可重 新开始直流校正，并将当前计算值与数据相加。 直流校正(DCC)使能位 将寄存器0x40的位1置1可以使能直流校正功能，以便用于 输出数据信号路径。 DC_Corr_BW = 2−k−14 × fCLK/(2 × π) 其中： k是寄存器0x40的位[5:2]中设置的4位值(0和13之间的值对k 有效)。 fCLK是AD6673 ADC采样速率，单位为赫兹。 Rev. A | Page 31 of 44 AD6673 内置自测(BIST)和输出测试 AD6673包括内置测试功能，支持对各通道的完整性验证， 同时也有利于电路板级调试。BIST功能可以对AD6673数 字数据路径的完整性进行验证。此外还提供各种输出测试 选项，以便对AD6673的输出进行预测。 内置自测 BIST能够对所选AD6673信号路径的数字部分进行详尽的 测试。使能时，从内部伪随机噪声(PN)源到数字数据路 径，从ADC模块输出开始执行测试。BIST序列运行512个 周期后停止。通道A和/或通道B的BIST签名值置于寄存器 0x24和寄存器0x25中。测试期间输出相连，因此可以观察 到PN序列的运行过程。根据寄存器0x0E位2中的值不同， PN序列既可以从上一个值继续，也可以复位到开始值。 BIST签名结果视通道配置而定。 Rev. A | Page 32 of 44 AD6673 串口(SPI) AD6673 SPI允许用户利用ADC内部的一个结构化寄存器空 间来配置转换器，以满足特定功能和操作的需要。SPI具 有灵活性，可根据具体的应用进行定制。通过串行端口， 可访问地址空间、对地址空间进行读写。存储空间以字节 为单位进行组织，并且能进一步划分成多个区域。各个区 域的说明见存储器映射部分。如需了解详细操作信息，请 参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 所有数据均由8位字组成。串行数据的每个字节的第一位 表示发出的是读命令还是写命令。这样，就能将SDIO引脚 的数据传输方向从输入改为输出。 使用SPI的配置 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 后，默认采用MSB优先的方式，可以通过SPI端口配置寄存 器来更改数据发送方式。如需了解更多关于该特性及其它 特性的信息，请参阅应用笔记AN-877：“通过SPI与高速 ADC接口”。 该ADC的SPI由三部分组成：SCLK引脚、SDIO引脚和CS引 脚(见表15)。SCLK(串行时钟)引脚用于同步从ADC读出的 数据和写入ADC的数据。SDIO(串行数据输入/输出)引脚 是一个双功能引脚，可通过此引脚将数据发送至内部ADC 存储器映射寄存器或从该寄存器中读出数据。CS(片选信 号)引脚是低电平有效控制引脚，它能够使能或者禁用读写 周期。 表15. 串行端口接口引脚 引脚 SCLK SDIO CS 功能 串行时钟。串行移位时钟输入，用来同步串行接口 的读、写操作。 串行数据输入/输出。双功能引脚；通常用作输入或 输出，取决于发送的指令和时序帧中的相对位置。 片选信号。低电平有效控制信号，用来选通读写 周期。 CS的下降沿与SCLK的上升沿共同决定帧的开始。图55为 串行时序图范例，相应的定义见表5。 CS可以在多种模式下工作。CS可始终维持在低电平状态， 从而使器件一直处于使能状态；这称作流。 CS可以在字节 之间停留在高电平，这样可以允许其他外部时序。CS引脚 拉高时，SPI功能处于高阻抗模式。在该模式下，可以开 启SPI引脚的第二功能。 除了字长，指令周期还决定串行帧是读操作指令还是写操 作指令，从而通过串行端口对芯片编程或读取片上存储器 内的数据。如果指令是回读操作，则执行回读操作会使 SDIO引脚在串行帧的适当位置由输入变为输出。 硬件接口 表15中所描述的引脚包括用户编程器件与AD6673的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CS引 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 作输入引脚；在回读阶段，用作输出引脚。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812：“基于微控制器的串行接口(SPI)启动电路” 中详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端 口。SCLK信号、CS信号和SDIO信号通常与ADC时钟是异 步的，因此，这些信号中的噪声会降低转换器性能。如果 其 它 器 件 使 用 板 上 SPI总 线 ， 则 可 能 需 要 在 该 总 线 与 AD6673之间连接缓冲器，防止这些信号在关键采样周期 内，在转换器的输入端发生变化。 在一个指令周期内，传输一条16位指令。在指令传输后将 进行数据传输，数据长度由W0位和W1位共同决定。 Rev. A | Page 33 of 44 AD6673 SPI访问特性 表16简要说明了可通过SPI访问的一般特性。如需详细了解 这些特性，请参阅应用笔记AN-877：“通过SPI与高速ADC 接口”。AD6673特定器件特性详见“存储器映射寄存器描 述”部分。 表16. 可通过SPI访问的特性 特性名称 模式 时钟 失调 测试I/O 输出模式 输出相位 输出延迟 VREF 描述 允许用户设置掉电模式或待机模式 允许用户通过SPI访问DCS 允许用户以数字方式调整转换器失调 允许用户设置测试模式，以便在输出位上获得已知数据 允许用户设置输出 允许用户设置输出时钟极性 允许用户改变DCO延迟 允许用户设置基准电压 tDS tS tHIGH tH tCLK tDH tLOW CS SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 图55. 串行端口接口时序图 Rev. A | Page 34 of 44 D4 D3 D2 D1 D0 DON’T CARE 10632-052 SCLK DON’T CARE AD6673 存储器映射 读取存储器映射寄存器表 逻辑电平 存储器映射寄存器表的每一行有8位。存储器映射大致分 为三个部分：芯片配置寄存器(地址0x00至地址0x02)、通 道索引和传送寄存器(地址0x05和地址0xFF)，以及ADC功 能寄存器，包括设置、控制和测试(地址0x08至地址0xA8)。 • “置位”指将某位设置为逻辑1或向某位写入逻辑1。 • “清除位”指“位设置为逻辑0”或“向某位写入逻辑0”。 存储器映射寄存器表(见表17)记录了每个十六进制地址及 其十六进制默认值。位7(MSB)栏为给定十六进制默认值的 起始位。例如，输出模式寄存器(地址0x14)的十六进制默 认值为0x01。这表明，位0 = 1，其余位均为0。此设置是默 认输出格式值(二进制补码)。如需了解更多关于该功能及 其它功能的信息，请参阅应用笔记AN-877：“通过SPI与高 速ADC接口”。该文档详细描述了寄存器0x00至寄存器0x25 控制的功能。表17记录了其余的寄存器(寄存器0x3A和寄 存器0x59)。 禁用位置和保留位置 此器件目前不支持表17中未包括的所有地址和位。有效地 址中未使用的位应写为0。在该地址(例如：地址0x18)仅有 部分位处于禁用状态时，才可以对这些位置进行写操作。 如果整个地址(例如：地址0x13)均禁用，则不应对该地址 进行写操作。 默认值 AD6673复位后，将向关键寄存器内载入默认值。表17(存 储器映像寄存器表)内列出了各寄存器的默认值。 以下是逻辑电平的术语说明： 传送寄存器映射 地址0x09、地址0x0B、地址0x14、地址0x18和地址0x3A至 地址0x4C是被屏蔽的。因此，向这些地址进行写操作不会 影响器件运行，除非向地址0xFF写入0x01，设置了传输位， 从而发出了传输命令。这样，设置传输位时，就可以在内 部同时更新这些寄存器。设置传输位时，内部进行更新， 然后传输位自动清零。 特定通道寄存器 可通过编程，单独为每个通道设置某些通道功能(例如：信 号监控阈值)。在这些情况下，可在内部为每个通道复制通 道地址位置。这些寄存器及相应的局部寄存器位，见表17。 通过设置寄存器0x05的通道A位或通道B位，可访问这些局 部寄存器及相应位。如果这两个位均置位，后续写操作将 影响两个通道的寄存器。在一个读周期内，仅允许将一个 通道位(通道A位或通道B位)置位，以便对其中的一个或两个 寄存器执行读操作。如果在一个SPI读周期内置位两个通 道位，则器件返回通道A的值。表17给出的全局寄存器及 相应位会影响整个器件和通道的特性，不允许分别设置每 个通道。寄存器0x05中的设置不影响全局寄存器及相应位 的值。 Rev. A | Page 35 of 44 AD6673 存储器映射寄存器表 此器件目前不支持表17中未包括的所有地址和位。 表17. 存储器映射寄存器 寄存器 地址(十 六进制) 寄存器名称 全局SPI配置 0x00 位7 (MSB) 0 0x01 0x02 芯片ID 芯片信息 0x05 通道索引 0x08 PDWN模式 0x09 全局时钟 保留 0x0A PLL状态 PLL锁定 状态 0x0B 全局时钟 分频器 0x0D 测试控制 寄存器 0x0E BIST测试 位6 LSB优先 位5 软复位 位4 1 位3 1 AD6673 8位芯片ID=0xBA 速度等级 00 = 250 MSPS 外 部 PDWN 模式； 0 = PDWN完 全掉电 1 = PDWN使 器件进入待 机状态 JTX处 于 待 机模式； 0 = 204B内 核在待机时 不受影响； 1 = 204B内 核在待机时 掉 电(PLL除 外) 位2 软复位 位0(LSB) 0 保留用于芯片的修订(当前0x0) JESD204B电源模式； 00 = 正常模式(上电)； 01 = 掉电模式：PLL关闭， 串行器关闭，时钟停止， 数字保持复位状态； 10 = 待机模式：PLL开启， 串行器关闭，时钟停止， 数字保持复位状态 时钟选择： 00 = 奈奎斯特时钟 10 = 4分频RF时钟 11 = 时钟关闭 位1 LSB优先 注释 0xBA 0x00 只读 SPI写入到 SPI写入到 0x03 ADC B路径 ADC A路径 芯片电源模式； 0x00 00 = 正常模式(上电)； 01 = 掉电模式， 数字数据路径时钟禁用， 数字数据路径保持复位 状态； 大部分模拟路径关闭； 10 = 待机模式； 数字数据路径时钟禁用， 数字数据路径保持复位 状态， 一部分模拟路径关闭 时钟占空比 0x01 稳定器使能 204B链路 就绪 时钟分频比与编码时钟有关； 时钟分频相位与编码时钟有关； 0x00 = 1分频； 0x0 = 0输入时钟周期被延迟； 0x01 = 2分频； 0x1 = 1输入时钟周期被延迟； 0x02 = 3分频； 0x2 = 2输入时钟周期被延迟； ….. ….. 0x7 = 8分频； 0x7 = 7输入时钟周期被延迟 使用CLKDIV_DIVIDE_RATIO > 0 (分频比 > 1)会导致DCS自动使能 长伪随机数 短伪随机数 数据输出测试生成模式； 用户测试模式周期； 0000 = 关(正常模式)； 00 = 重复模式 据发生器复 据发生器复 0001 = 中间电平短路； (用户模式1，2，3，4， 位； 位； 0010 = 正满量程； 1，2，3，4，1，…)； 0 = 长PRN使 0 = 短PRN使 0011 = 负满量程； 10 = 单模式 能； 能； 0100 = 交替棋盘形式 (用户模式1，2，3，4， 1 = 长PRN保 1 = 短PRN保 0101 = PN长序列； 全零) 持复位状态 持复位状态 0110 = PN短序列； 0111 = 1/0字交替； 1000 = 用户测试模式 (使用寄存器0x0D、位[7]和用户模式1，2，3，4)； 1001至1110 = 未使用； 1111 = 斜坡输出 复位BIST BIST使能 Rev. A | Page 36 of 44 默认值 0x18 0x00 0x00 0x00 若时钟 分频器 使能， 则DCS 使能 只读 AD6673 寄存器 地址(十 六进制) 寄存器名称 失调调整 0x10 (局部) 0x14 0x15 0x18 0x19 0x1A 0x1B 0x1C 0x1D 0x1E 0x1F 0x20 0x21 0x24 0x25 位7 (MSB) 位6 位5 位4 位3 位2 位1 位0(LSB) 失调调整以LSB为单位，从+31到-32(二进制补码格式)； 01 1111 = 调整输出+31； 01 1110 = 调整输出+30； … 00 0001 = 调整输出+1； 00 0000 = 调整输出0(默认值)； … 10 0001 = 调整输出−31； 10 0000 = 调整输出−32 数字数据路径输出数据 反转ADC 输出模式 JTX CS位分配(与寄存器0x72配合使用) 禁用ADC 格式选择(DFS，本地)； 数据； 输出 000 = {超量程||欠量程，有效} 00 = 偏移二进制； 0 = 正常 001 = {超量程||欠量程} 01 = 二进制补码 (默认值)； 010 = {超量程||欠量程，空} 1 = 反转 011 = {空，有效} 100 = {空，空} 其它 = {超量程||欠量程，有效} CML输出调节 JESD204B CML差分输出驱动电平调节； 000 = 标称值的81%(即238 mV)； 001 = 标称值的89%(即262 mV)； 010 = 标称值的98%(即286 mV)； 011 = 标称值[默认值](即293 mV)； 110 = 标称值的126%(即368 mV) 满量程VREF调节的主要参考； ADC VREF 0 1111 = 内部2.087 V p-p； ... 0 0001 = 内部1.772 V p-p； 0 0000 = 内部1.75 V p-p(默认值)； 1 1111 = 内部1.727 V p-p； … 1 0000 = 内部1.383 V p-p 用户测试码 用户测试码1 LSB；与寄存器0x0D和寄存器0x61一同使用 1L 用户测试码 用户测试码1 MSB 1M 用户测试码 用户测试码2 LSB 2L 用户测试码 用户测试码2 MSB 2M 用户测试码 用户测试码3 LSB 3L 用户测试码 用户测试码3 MSB 3M 用户测试码 用户测试码4 LSB 4L 用户测试码4 MSB 用户测试码 4M PLL低编码 00 = 通道速率 > 2 Gbps； 速率 01 = 通道速率 < 2 Gbps BIST MISR_LSB BIST MISR_MSB Rev. A | Page 37 of 44 默认值 0x00 注释 0x01 0x03 0x00 只读 0x00 只读 AD6673 寄存器 地址(十 六进制) 寄存器名称 SYNCINB±/ 0x3A SYSREF± CTRL 0x3C NSR CTRL 0x3E NSR调谐 0x40 DCC CTRL 0x41 0x42 0x45 DCC值的LSB DCC值的MSB 快速检测 控制 0x47 0x48 0x49 0x4A 0x4B 0x4C 0x5E FD阈值上限 FD阈值上限 FD阈值下限 FD阈值下限 FD驻留时间 FD驻留时间 204B快速 配置 0x5F 204B链路 控制1 位7 (MSB) 位6 位5 位4 0 = 普通模 式； 1 = 每次激 活SYNCINB± 时重新对齐 通道 位3 0 = 普通模 式； 1 = 每次激 活SYSREF± 时重新对 齐通道 位2 S YS R E F ± 模 式； 0 = 继续复 位时钟分频 器； 1 = 仅在下一 个 SYSREF± 上升沿同步 位1 SYSREF±使 能； 0 = 禁用； 1 = 使能 位0 (LSB) 默认值 注释 使能SYNCINB± 0x00 缓冲器； 0 = 缓冲器禁 用； 1 = 缓冲器使 能 带宽模式； 0 = 22%; 1 = 33% NSR使能 噪声整形再量化器调谐频率；选择噪声传递函数(NTF)的中心频率； 共有57个可能的调谐字(TW)；每步均为0.5%的ADC采样速率 冻结直流 校正；0 = 计算； 1 = 冻结值 使能DCC 直流校正带宽选择； 校正带宽为2387.32 Hz/寄存器值； 共有14个可能值； 0000 = 2387.32 Hz； 0001 = 1193.66 Hz；1101 = 0.29 Hz 直流校正值[7:0] 直流校正值[15:8] 引脚功能； 强 制 FDA/ 强 制 F D A / 0 = 快速检 FDB引脚； FDB引 脚 数 0 = 普通功 值；若强制 测； 引 脚 为 真 1 = 超量程 能； 1 = 强制到 值，则FD引 脚输出该数 数值 值 0x00 0x1C 0x00 使能快速检测 输出 快速检测阈值上限[7:0] 快速检测阈值上限[14:8] 快速检测阈值下限[7:0] 快速检测阈值下限[14:8] 快速检测驻留时间[7:0] 快速检测驻留时间[15:8] 快速配置寄存器，始终回读0x00； 0x00 0x11 = M = 1，L = 1；一个转换器，一个通道；第二个转换器不自动掉电； 0x12 = M = 1，L = 2；一个转换器，两个通道；第二个转换器不自动掉电； 0x21 = M = 2，L = 1；两个转换器，一个通道； 0x22 = M = 2，L = 2；两个转换器，两个通道 结 束 位 ： J E S D 2 0 4 B 保留，置1 ILAS模式； 保留，置1 JESD204B 如果未使 测试样本 01 = ILAS正常模式使能； 链路掉电； 能 C S 位 ， 使能 11 = ILAS始终开启， 配置链路参数时 则 0表 示 多 测试模式 设为高电平 余 位 为 0； 1表 示 多 余 位为9位PN Rev. A | Page 38 of 44 始 终 回 读0x00 AD6673 寄存器 地址(十 六进制) 寄存器名称 0x60 204B链路 控制2 0x61 204B链路 控制3 0x62 204B链路 控制4 204B链路 控制5 204B DID 配置 204B BID 配置 204B LID 配置1 204B LID 配置2 204B参数， SCR/L 0x63 0x64 0x65 0x67 0x68 0x6E 0x6F 0x70 0x71 204B参数， F 204B参数， K 204B参数， M 0x72 204B参数， CS/N 0x73 204B参数， subclass/Np 0x74 204B参数， S 204B参数， HD和CF 0x75 0x76 204B RESV1 位7 (MSB) 保留， 置0 位6 保留， 置0 保留， 置0 保留， 置0 位5 保留， 置0 位4 位3 测试数据注入点； 01 = 8b/10b输出时的 10位数据； 10 = 加扰输入时的 8位数据 位2 位1 位0(LSB) JESD204B 位的反相 逻辑 JESD204B测试模式； 0000 = 正常工作(测试模式禁用)； 0001 = 交替棋盘形式； 0010 = 1/0字交替； 0011 = PN序列为PN23； 0100 = PN序列为PN9； 0101= 连续/重复用户测试模式； 0110 = 单用户测试模式； 0111 = 保留； 1000 = RPAT修改后的测试序列， 必须与jtx_test_gen_sel = 01(8b/10b的输出) 一同使用； 1100 = PN序列为PN7； 1101 = PN序列为PN15；其它设置未用 默认值 注释 保留 保留 JESD204B DID值 JESD204B BID值 通道0 LID值 通道1 LID值 JESD204B通 道数(L)；0 = 1 条通道；1 = 2 条通道 JESD204B加 扰(SCR)； 0 = 禁用； 1 = 使能 JESD204B每帧的8位字个数(F)；计算值 只读 JESD204B每个多帧的帧数(K)；根据JESD204B规范设置K值，同时K必须是4个8位字的倍数 JESD204B转换器数(M)； 0 = 1个转换器； 1 = 2个转换器 控制位个数(CS)； 00 = 无控制位(CS = 0)； 01 = 1个控制位(CS = 1)； 10 = 2个控制位(CS = 2) JESD204B Subclass； 0x0 = Subclass 0； 0x1 = Subclass 1 (默认值) 保留，置1 JESD204B HD值 ； 只 读 ADC转换器分辨率(N)， 0xA = 11位转换器(N = 11) JESD204B N’值； 0xF = N’ = 16 0x2F 每个转换器帧周期的JESD204B样本数(S)；只读 每链路上每个帧时钟周期的JESD204B控制字(CF)；只读 保留字段1 Rev. A | Page 39 of 44 只读 AD6673 寄存器 地址(十 六进制) 0x77 0x79 0x7A 0x82 位7 (MSB) 寄存器名称 204B RESV2 204B校验和0 204B校验和1 204B通道 分配1 0x83 204B通道 分配2 0x8B 204B LMFC 偏移 0xA8 204B预加重 0xFF 器件更新 (全局) 位6 位5 位3 位2 保留字段2 JESD204B通道0的串行校验和值 JESD204B通道1的串行校验和值 00 = 分配逻辑通道0至 物理通道A [默认值]； 01 = 分配逻辑通道0至 物理通道B 保留，置1 位4 保留，置1 位1 位0(LSB) 默认值 保留，置1 保留，置0 0x02 00 = 分配逻辑通道1至 物理通道A； 01 = 分配逻辑通道1至 物理通道B(默认值) 本地多帧时钟(LMFC)相位偏移值；当SYSREF置位时， 复位LMFC相位计数器值；用于确定性延迟应用 JESD204B预加重使能选项(更多信息请咨询ADI公司)； 设置为0x04关闭预加重； 设置为0x14开启预加重 存储器映射寄存器描述 如需了解有关寄存器0x00至寄存器0x25所控制功能的更多 信息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 Rev. A | Page 40 of 44 0x31 0x00 0x04 传送设置 注释 通常 不需要 AD6673 应用信息 设计指南 在进行AD6673的系统级设计和布局之前，建议设计人员先 熟悉下述设计指南，其中探讨了某些引脚所需的特殊电路 连接和布局布线要求。 电源和接地建议 当连接电源至AD6673时，建议使用两个独立的1.8 V电源： 可隔离AVDD电源，并可将DVDD和DRVDD的电源连在一 起；此时，建议使用1 µH左右的隔离电感。此外，JESD204B PHY电源(DRVDD)和模拟(AVDD)电源亦可连在一起，并 使用独立的电源为数字输出供电(DVDD)。 设计人员可以使用多个不同的去耦电容以适用于高频和低 频。去耦电容应放置在接近PCB入口点和接近器件引脚的 位置，并尽可能缩短走线长度。 AD6673仅需要一个PCB接地层。对PCB模拟、数字和时钟 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 裸露焊盘散热块建议 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露(无阻焊膜)的连续 铜平面应与AD6673的裸露焊盘(引脚0)匹配。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续平面划分为 多个均等的部分。这样，在回流焊过程中，可在ADC与 PCB之间提供多个连接点。而一个连续的、无分割的平面 则仅可保证在ADC与PCB之间有一个连接点。PCB布局范 例可以参考评估板。如需了解有关封装和芯片级封装PCB 布局布线的详细信息，请参阅应用笔记AN-772：“引脚架 构芯片级封装(LFCSP)设计与制造指南”。 VCM VCM引脚应通过一个0.1 μF电容去耦至地，如图28所示。为 获得最佳通道间隔离性能，AD6673 VCM引脚和通道A模拟 输入网络连接之间以及AD6673 VCM引脚和通道B模拟输入 网络连接之间均应连接一个33 Ω电阻。 SPI端口 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。通 常SCLK信号、CS信号和SDIO信号与ADC时钟是异步的， 因此，这些信号中的噪声会降低转换器性能。如果其它器 件使用板上SPI总线，则可能需要在该总线与AD6673之间 连接缓冲器，以防止这些信号在关键的采样周期内，在转 换器的输入引脚端发生变化。 铜平面上应有多个通孔，获得尽可能低的热阻路径以通过 PCB底部进行散热。应采用绝缘环氧化物来填充或堵塞这 些通孔。 Rev. A | Page 41 of 44 AD6673 外形尺寸 0.30 0.25 0.20 PIN 1 INDICATOR 37 36 0.50 BSC TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.50 0.40 0.30 PIN 1 INDICATOR 48 1 *5.65 EXPOSED PAD 24 5.60 SQ 5.55 13 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.203 REF 0.20 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT至JEDEC STANDARDS MO-220-WKKD-2 WITH EXCEPTION至EXPOSED PAD DIMENSION. 05-10-2012-C 7.10 7.00 SQ 6.90 图56. 48引脚引脚架构芯片级封装[LFCSP_WQ] 7 mm x 7 mm，超薄体 (CP-48-13) 尺寸单位：mm 订购指南 型号1 AD6673BCPZ-250 AD6673BCPZRL7-250 AD6673-250EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 48引脚引脚架构芯片级封装[LFCSP_WQ] 48引脚引脚架构芯片级封装[LFCSP_WQ] 评估板，附带AD6673-250 Z = 符合RoHS标准的器件。 Rev. A | Page 42 of 44 封装选项 CP-48-13 CP-48-13 AD6673 注释 Rev. A | Page 43 of 44 AD6673 注释 ©2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10632sc-0-10/12(A) Rev. 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