内置PGA的4通道、4.8 kHz、
超低噪声、24位Σ-Δ型ADC
AD7193
产品特性
压力测量
温度测量
流量测量
电子秤
色谱仪
医疗与科学仪器
快速滤波器建立选项
4个差分/8个伪差分输入通道
均方根(RMS)噪声：11 nV @ 4.7 Hz(G = 128)
15.5位无噪声分辨率(2.4 kHz, G = 128)
无噪声分辨率高达22位(G = 1)
失调漂移：±5 nV/°C
增益漂移：±1 ppm/°C
稳定的时间漂移特性
自动通道序列发生器
可编程增益(1至128)
输出数据速率：4.7 Hz至4.8 kHz
内部或外部时钟
50 Hz/60 Hz同时抑制
4路通用数字输出
电源
AVDD：3 V至5.25 V
DVDD：2.7 V至5.25 V
电流：4.65 mA
温度范围：−40°C至+105°C
28引脚TSSOP和32引脚LFCSP封装
接口
三线式串行接口
SPI、QSPI™、MICROWIRE™和DSP兼容
SCLK引脚内的施密特触发
概述
AD7193是一款适合高精密测量应用的低噪声完整模拟前
端。它集成一个低噪声、24位Σ-Δ型模数转换器(ADC)。片
内低噪声增益级意味着可直接输入小信号。
这款器件可配置为四路差分输入或八路伪差分输入。片内
通道序列器可以同时使能多个通道，AD7193按顺序在各使
能通道上执行转换，简化了与器件的通信。片内4.92 MHz时
钟可以用作ADC的时钟源；或者，也可以使用外部时钟或
晶振。该器件的输出数据速率可在4.7 Hz至4.8 kHz的范围内
变化。
这款器件具有非常灵活的数字滤波器，包括一个快速建立
选项。输出数据速率和建立时间等变量取决于所选的选
项。AD7193同时包括零延迟选项。
这款器件的工作电源电压为3 V至5.25 V，功耗为4.65 mA，
采用28引脚TSSOP封装和32引脚LFCSP封装。
应用
PLC/DCS模拟输入模块
数据采集
应变栅传感器
功能框图
AVDD
AGND
DVDD
DGND
REFIN1(+)
REFIN1(–)
AD7193
AIN1
AIN2
AIN3
AIN4
AIN5
AIN6
AIN7
AIN8
AINCOM
MUX
Σ-Δ
ADC
PGA
SERIAL
INTERFACE
AND
CONTROL
LOGIC
DOUT/RDY
DIN
SCLK
CS
SYNC
TEMP
SENSOR
P3
P2
BPDSW
AGND
MCLK1 MCLK2
P0/REFIN2(–) P1/REFIN2(+)
08367-001
CLOCK
CIRCUITRY
图1.
Rev. D
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的最新英文版数据手册。
AD7193
目录
特性.................................................................................................. 1
应用.................................................................................................. 1
概述.................................................................................................. 1
功能框图 ......................................................................................... 1
修订历史 ......................................................................................... 3
技术规格 ......................................................................................... 4
时序特性.................................................................................... 8
绝对最大额定值.......................................................................... 10
热阻 .......................................................................................... 10
ESD警告................................................................................... 10
引脚配置和功能描述 ................................................................. 11
典型性能参数 .............................................................................. 15
均方根噪声与分辨率 ................................................................. 18
Sinc4斩波禁用 ......................................................................... 18
Sinc3斩波禁用 ......................................................................... 19
快速建立.................................................................................. 20
片上寄存器................................................................................... 21
通信寄存器 ............................................................................. 22
状态寄存器 ............................................................................. 23
模式寄存器 ............................................................................. 24
配置寄存器 ............................................................................. 27
数据寄存器 ............................................................................. 29
ID寄存器 ................................................................................. 29
GPOCON寄存器.................................................................... 29
失调寄存器 ............................................................................. 30
满量程寄存器 ......................................................................... 30
ADC电路信息.............................................................................. 31
概述 .......................................................................................... 31
模拟输入通道 ......................................................................... 32
可编程增益阵列(PGA)......................................................... 32
基准电压源 ............................................................................. 32
基准电压检测 ......................................................................... 33
双极性/单极性配置............................................................... 33
数据输出编码 ......................................................................... 33
激励电流.................................................................................. 33
通道序列器 ............................................................................. 33
数字接口.................................................................................. 34
复位 .......................................................................................... 38
系统同步.................................................................................. 38
使能奇偶检验 ......................................................................... 38
时钟 .......................................................................................... 38
电桥关断开关 ......................................................................... 38
温度传感器 ............................................................................. 39
逻辑输出.................................................................................. 39
校准 .......................................................................................... 39
数字滤波器................................................................................... 41
Sinc4滤波器(斩波禁用)......................................................... 41
Sinc3滤波器(斩波禁用)......................................................... 43
斩波禁用(Sinc4滤波器)......................................................... 45
斩波禁用(Sinc3滤波器)......................................................... 47
快速建立模式(Sinc4滤波器) ................................................ 48
快速建立模式(Sinc3滤波器) ................................................ 50
快速建立模式(斩波使能) .................................................... 51
滤波器选项小结..................................................................... 52
接地和布局................................................................................... 53
应用信息 ....................................................................................... 54
流量计 ...................................................................................... 54
外形尺寸 ....................................................................................... 55
订购指南.................................................................................. 55
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AD7193
修订历史
2013年3月—修订版C至修订版D
更改表22的CON2至CON0描述 ............................................. 28
更改“数据输出编码”部分中的公式....................................... 33
2011年12月—修订版B至修订版C
移动修订历史部分 ...................................................................... 3
更改表6 ........................................................................................ 13
2010年4月—修订版A至修订版B
增加32引脚LFCSP..................................................................通篇
更改表7 ........................................................................................ 17
更改表16中的通信寄存器 ....................................................... 20
更新“外形尺寸”.......................................................................... 54
更改“订购指南”.......................................................................... 54
2009年9月——修订版0至修订版A
更改表1的内部/外部时钟、内部时钟频率参数................... 5
更改图7和图8 ............................................................................. 14
更改表6 ........................................................................................ 17
更改表9 ........................................................................................ 18
更改表12、表13和表14 ............................................................ 19
更改表19 ...................................................................................... 24
更改表22和表23 ......................................................................... 27
更改失调寄存器和满量程寄存器部分 ................................. 29
更改基准电压部分 .................................................................... 31
更改数据输出编码部分............................................................ 32
更改Sinc4 50 Hz/60 Hz抑制部分 ............................................. 41
更改Sinc3 50 Hz/60 Hz抑制部分 ............................................. 43
更改50 Hz/60 Hz抑制、Sinc4滤波器部分............................. 47
更改滤波器选项小结部分和表35 .......................................... 52
2009年7月-版本0：初始版
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AD7193
技术规格
除非另有说明，AVDD = 3 V 至 5.25 V，DVDD = 2.7 V至5.25 V，AGND = DGND = 0 V；REFINx(+) = 2.5 V 或 AVDD，REFINx(−) =
AGND，MCLK = 4.92 MHz，TA = TMIN至TMAX。
表1.
参数
ADC
输出数据速率
无失码2
最小值
典型值
4.7
1.17
1.56
24
24
分辨率
均方根噪声与输出
数据速率
积分非线性
增益 = 12
±2
±2
±5
±15
±150/增益
±1
±0.5
±150/增益
±5
±5
25
±0.001
增益 > 1
失调误差4, 5
失调误差温漂
失调误差漂移与时间
增益误差4
增益温漂
增益漂移与时间
电源抑制
95
共模抑制
在直流条件下
在直流条件下
105
在50 Hz、60 Hz条件下2 120
最大值
单位
测试条件/备注1
4800
1200
1600
Hz
Hz
Hz
Bits
Bits
斩波禁用
斩波使能，Sinc4滤波器
斩波使能，Sinc3滤波器
FS[9:0]3 > 1，sinc4 滤波器
FS[9:0]3 > 4，sinc3 滤波器
参见均方根噪声与分辨率部分
参见均方根噪声与分辨率部分
±10
±15
±30
±30
FSR的ppm
FSR的ppm
FSR的ppm
FSR的ppm
µV
µV
µV
nV/°C
nV/°C
nV/°C
nV/1000小时
%
AVDD = 5 V
AVDD = 3 V
AVDD = 5 V
AVDD = 3 V
斩波禁用
斩波使能，AVDD = 5 V
斩波使能，AVDD = 3 V
增益 = 1至16；斩波禁用
增益 = 32至128；斩波禁用
斩波使能
增益 > 32
AVDD = 5 V，增益 = 1，TA = 25°C
(工厂校准条件)
增益 = 128，满量程校准之前
(见表27)
增益 > 1，内部满量程校准之后，
AVDD ≥ 4.75 V
增益 > 1，内部满量程校准之后，
AVDD < 4.75 V
−0.39
%
±0.003
%
±0.005
%
±1
10
ppm/°C
ppm/1000
小时
dB
dB
90
110
110
dB
dB
dB
在50 Hz条件下2
120
dB
在60 Hz条件下2
在50 Hz条件下2
120
115
dB
dB
在60 Hz条件下2
115
dB
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增益 = 1
增益 = 1，VIN = 1 V
增益 > 1，VIN = 1 V/增益
增益 = 1，VIN = 1 V
增益 > 1，VIN = 1 V/增益
10 Hz输出数据速率，50 Hz ± 1 Hz，
60 Hz ± 1 Hz
50 Hz输出数据速率，50 Hz ± 1 Hz
60 Hz输出数据速率，60 Hz ± 1 Hz
快速建立，FS[9:0]3 = 6，平均16，
50 Hz ± 1 Hz
快速建立，FS[9:0]3 = 5，平均16，
60 Hz ± 1 Hz
AD7193
参数
单位
测试条件/备注1
100
dB
74
dB
96
97
dB
dB
10 Hz输出数据速率，50 Hz ± 1 Hz，
60 Hz ± 1 Hz
50 Hz 输出数据速率，REJ606 = 1，
50 Hz ± 1 Hz，60 Hz ± 1 Hz
50 Hz输出数据速率，50 Hz ± 1 Hz
60 Hz输出数据速率，60 Hz ± 1 Hz
120
dB
82
dB
120
120
dB
dB
75
dB
60
dB
70
70
dB
dB
100
dB
67
dB
最小值
串模干扰抑制2
Sinc4滤波器
内部时钟
在50 Hz、60 Hz
条件下
在50 Hz条件下
在60 Hz条件下
外部时钟
在50 Hz、60 Hz
条件下
在50 Hz条件下
在60 Hz条件下
Sinc3滤波器
内部时钟
在50 Hz、60 Hz
条件下
在50 Hz条件下
在60 Hz条件下
外部时钟
在50 Hz、60 Hz
条件下
在50 Hz条件下
典型值
最大值
10 Hz输出数据速率，50 Hz ± 1 Hz，
60 Hz ± 1 Hz
50 Hz 输出数据速率，REJ606 = 1，
50 Hz ± 1 Hz，60 Hz ± 1 Hz
50 Hz输出数据速率，50 Hz ± 1 Hz
60 Hz输出数据速率，60 Hz ± 1 Hz
10 Hz输出数据速率，50 Hz ± 1 Hz，
60 Hz ± 1 Hz
50 Hz 输出数据速率，REJ606 = 1，
50 Hz ± 1 Hz，60 Hz ± 1 Hz
50 Hz输出数据速率，50 Hz ± 1 Hz
60 Hz输出数据速率，60 Hz ± 1 Hz
在50 Hz条件下
在60 Hz条件下
快速建立
内部时钟
在50 Hz条件下
95
95
dB
dB
10 Hz输出数据速率，50 Hz ± 1 Hz，
60 Hz ± 1 Hz
50 Hz 输出数据速率，REJ606 = 1，
50 Hz ± 1 Hz，60 Hz ± 1 Hz
50 Hz输出数据速率，50 Hz ± 1 Hz
60 Hz输出数据速率，60 Hz ± 1 Hz
26
dB
FS[9:0]3 = 6，平均16，50 Hz ± 0.5 Hz
在60 Hz条件下
26
dB
FS[9:0]3 = 5，平均16，60 Hz ± 0.5 Hz
外部时钟
在50 Hz条件下
40
dB
FS[9:0]3 = 6，平均16，50 Hz ± 0.5 Hz
在60 Hz条件下
40
dB
FS[9:0]3 = 5，平均16，60 Hz ± 0.5 Hz
V
VREF = REFINx(+) − REFINx(−)，
增益= 1至128
增益 > 1
模拟输入
差分输入电压范围
绝对AIN电压限值2
无缓冲模式
缓冲模式
模拟输入电流
缓冲模式
输入电流2
输入电流漂移
无缓冲模式
输入电流
输入电流漂移
±VREF/增益
−(AVDD − 1.25 V)/增益
+(AVDD − 1.25 V)/增益
V
AGND − 0.05
AGND + 0.25
AVDD + 0.05
AVDD − 0.25
V
V
−2
+2
nA
增益 = 1
−3
+3
增益 > 1
±5
nA
pA/°C
±3.5
±1
±0.05
±1.6
µA/V
µA/V
nA/V/°C
nA/V/°C
增益=1，输入电流随输入电压而变化
增益 > 1
外部时钟
内部时钟
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AD7193
参数
基准输入
REFIN电压
绝对REFIN电压限值2
平均基准输入电流
平均基准输入电流漂移
最小值
1
AGND − 0.05
0.3
输入高电压VINH
输入电流
逻辑输入
输入高电压VINH2
输入低电压VINL2
迟滞2
输入电流
逻辑输出(DOUT/RDY)
输出高电压VOH2
测试条件/备注1
AVDD
V
REFIN = REFINx(+) − REFINx(−)，当增益>1时，
差分输入必须限制为±(AVDD − 1.25 V)/增益
AVDD + 0.05
V
µA/V
nA/V/°C
nA/V/°C
±2
2815
外部时钟
内部时钟
dB
V
°C
代码/°C
25°C时用户校准后应用
双极性模式
Ω
mA
连续电流
500
nA
模拟输入必须进行缓冲，并禁用斩波
AVDD = 3 V, ISOURCE
AVDD = 5 V, ISOURCE
AVDD = 3 V, ISINK
AVDD = 5 V, ISINK
10
V
V
V
V
nA
pF
10
30
AVDD − 0.6
4
0.4
0.4
+100
−100
4.72
4.92
50:50
5.12
MHz
%
2.4576
4.9152
5.12
0.8
0.4
MHz
V
V
V
V
µA
2.5
3.5
−10
+10
2
DVDD = 5 V
DVDD = 3 V
DVDD = 3 V
DVDD = 5 V
V
0.8
V
0.1
0.25
V
−10
+10
µA
DVDD − 0.6
V
DVDD = 3 V, ISOURCE = 100 µA
4
0.4
V
V
DVDD = 5 V, ISOURCE = 200 µA
DVDD = 3 V, ISINK = 100 µA
V
µA
pF
DVDD = 5 V, ISINK = 1.6 mA
输出低电压VOL2
浮空态泄漏电流
浮空态输出电容
单位
0.6
输出低电压VOL
浮空态漏电流2
浮空态输出电容
内部/外部时钟
内部时钟
频率
占空比
外部时钟/晶振
频率
输入低电压VINL
最大值
4.5
±0.03
±1.3
与模拟输入
相同
100
串模干扰抑制2
共模抑制
基准电压检测电平
温度传感器
精度
灵敏度
电桥关断开关
RON
容许电流2
激励电流
AIN电流
数字输出(P0至P3)
输出高电压VOH
典型值
0.4
+10
−10
10
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AD7193
参数
数据输出编码
系统校准2
满量程校准限值
零电平校准限值
输入范围
电源要求7
电源电压
AVDD − AGND
DVDD − DGND
电源电流
AIDD电流
DIDD电流
IDD
1
2
3
4
5
6
7
最小值
典型值
偏移二进制
最大值
单位
1.05 × FS
V
V
0.8 × FS
2.1 × FS
V
3
2.7
5.25
5.25
V
V
1
1.25
3.6
3.9
4.7
5.3
0.4
0.6
mA
mA
mA
mA
mA
mA
mA
mA
mA
µA
−1.05 × FS
0.85
1
2.8
3.2
3.8
4.3
0.35
0.5
1.5
3
测试条件/备注1
增益 = 1，缓冲关
增益 = 1，缓冲开
增益 = 8，缓冲关
增益 = 8，缓冲开
增益 = 16至128，缓冲关
增益 = 16至128，缓冲开
DVDD = 3 V
DVDD = 5 V
使用外部晶振
掉电模式
温度范围：−40°C至+105°C。
技术规格未经生产测试，但受产品初始发布时的特性数据支持。
FS[9:0]为模式寄存器FS9位至FS0位的十进制等效值。
经系统或内部零电平校准，此失调误差与选定的编程增益和输出数据速率所对应的噪声相当。系统满量程校准可以把增益误差降至与选定的编程增益和输出数
据速率噪声相当的水平。
模拟输入配置为差分模式。
REJ60指模式寄存器中的一位。当sinc滤波器的第一个陷波频率处于50 Hz时，若REJ60设为1，则陷波频率处于60 Hz。这样可以同时抑制50 Hz/60 Hz噪声。
数字输入等于DVDD或DGND。
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AD7193
时序特性
除非另有说明，AVDD = 3 V至5.25 V，DVDD = 2.7 V至5.25 V，AGND = DGND = 0 V，输入逻辑0 = 0 V，输入逻辑1 = DVDD。
表2.
在TMIN和TMAX条件下的限值(B级)
单位
条件/注释1, 2
100
100
ns(最小值)
ns(最小值)
SCLK高电平脉宽
SCLK低电平脉宽
ns(最小值)
ns(最大值)
ns(最大值)
ns(最小值)
ns(最大值)
ns(最大值)
ns(最小值)
ns(最大值)
ns(最小值)
ns(最小值)
CS 下降沿到DOUT/RDY有效时间
DVDD = 4.75 V至5.25 V
DVDD = 2.7 V至3.6 V
SCLK有效沿到数据有效延迟4
DVDD = 4.75 V至5.25 V
DVDD = 2.7 V至3.6 V
CS无效沿后的总线释放时间
t6
t7
0
60
80
0
60
80
10
80
0
10
SCLK无效沿到CS无效沿
SCLK无效沿到DOUT/RDY高电平
写操作
t8
t9
t10
t11
0
30
25
0
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
CS 下降沿到SCLK有效沿建立时间4
数据有效到SCLK沿建立时间
数据有效到SCLK沿保持时间
CS 上升沿到SCLK沿保持时间
参数
读写操作
t3
t4
读操作
t1
t2 3
t5 5, 6
1
2
3
4
5
6
样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定tR = tF = 5 ns(DVDD的10%到90%)，并从1.6 V电平起开始计时。
参见图3和图4
这些数值是采用图2所示负载电路的测量结果，定义为输出跨越VOL或VOH限值所需的时间。
SCLK有效沿为SCLK的下降沿。
这些数值来源于测量时间，该时间为采用图2所示负载电路时数据输出改变0.5 V所需的时间。接下来，通过对测量结果进行反向推断，可以消除对50 pF电容充、
放电的影响。这意味着，时序特性所给出的时间是该器件真正的总线释放时间，因而与外部总线负载电容无关。
RDY在读取数据寄存器之后返回高电平。在单次转换模式和连续转换模式下，当RDY为高电平时，如果需要，可以再次读取同一数据，但应确保后续读取操作的
发生时间不能接近下一次输出更新时间。如果使能连续读取功能，数字字只能被读取一次。
电路图和时序图
ISINK (1.6mA WITH DVDD = 5V,
100µA WITH DVDD = 3V)
1.6V
50pF
ISOURCE (200µA WITH DVDD = 5V,
100µA WITH DVDD = 3V)
图 2. 时序特性的负载电路
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08367-002
TO
OUTPUT
PIN
AD7193
CS (I)
t6
t1
MSB
DOUT/RDY (O)
t5
LSB
t7
t2
t3
08367-003
SCLK (I)
t4
I = INPUT, O = OUTPUT
图3. 读取周期时序图
CS (I)
t11
t8
SCLK (I)
t9
t10
MSB
LSB
I = INPUT, O = OUTPUT
图4. 写入周期时序图
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08367-004
DIN (I)
AD7193
绝对最大额定值
除非另有说明，TA = 25°C。
热阻
表3.
θJA针对最差条件，即器件焊接在电路板上以实现表贴封装。
参数
AVDD至AGND
DVDD至AGND
AGND至DGND
模拟输入电压至AGND
基准输入电压至AGND
数字输入电压至DGND
数字输出电压至DGND
AINx/数字输入电流
工作温度范围
存储温度范围
最高结温
引脚温度，回流焊
额定值
−0.3 V至+6.5 V
−0.3 V至+6.5 V
−0.3 V至+0.3 V
−0.3 V至AVDD + 0.3 V
−0.3 V至AVDD + 0.3 V
−0.3 V至DVDD + 0.3 V
−0.3 V至DVDD + 0.3 V
10 mA
−40°C至+105°C
−65°C至+150°C
150°C
260°C
表4. 热阻
封装类型
28引脚 TSSOP
32引脚 LFCSP
θJA
97.9
32.5
θJC
14
32.71
单位
°C/W
°C/W
ESD警告
注意，超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值，并不能以这些条件或者在任何其
它超出本技术规范操作章节中所示规格的条件下，推断器
件能否正常工作。长期在绝对最大额定值条件下工作会影
响器件的可靠性。
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ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高
能量ESD时，器件可能会损坏。因此，应当采取适当
的ESD防范措施，以避免器件性能下降或功能丧失。
AD7193
引脚配置和功能描述
MCLK1 1
28 DIN
MCLK2 2
27 DOUT/RDY
SCLK 3
26 SYNC
CS 4
25 DVDD
P3 5
24 AVDD
P0/REFIN2(–)
8
NC
9
AINCOM 10
AIN1 11
AD7193
TOP VIEW
(Not to Scale)
23 DGND
22 AGND
21 BPDSW
20 REFIN1(–)
19 REFIN1(+)
18 AIN8
AIN2 12
17 AIN7
AIN3 13
16 AIN6
AIN4 14
15 AIN5
NC = NO CONNECT
08367-005
P2 6
P1/REFIN2(+) 7
图5. 28引脚TSSOP引脚配置
图5. 28引脚TSSOP引脚功能描述
引脚编号
1
2
引脚名称
MCLK1
MCLK2
3
SCLK
4
CS
5
6
7
P3
P2
P1/REFIN2(+)
8
P0/REFIN2(−)
9
10
11
NC
AINCOM
AIN1
12
AIN2
13
AIN3
描述
当器件的主时钟由外部晶振提供时，该晶振连接于MCLK1和MCLK2之间。
器件的主时钟信号。AD7193拥有4.92 MHz内部时钟。该内部时钟可通过MCLK2引脚提供。AD7193的时
钟也可通过外部晶振或外部时钟的方式提供。晶振可以连接于MCLK1和与MCLK2引脚之间。或者，可
用一个CMOS型时钟来驱动MCLK2引脚，并使MCLK1引脚保持非连接状态。
串行时钟输入。用于与ADC进行数据传输。SCLK具有施密特触发式输入，因而该接口适合光隔离应
用。该串行时钟可以是连续式时钟，所有数据均在连续的脉冲串中传输。或者，它也可以是非连续式
时钟，来往ADC的信息以较小的数据包形式传输。
片选输入引脚。这是一个低电平有效逻辑输入，用于选择ADC。CS可以用来在串行总线上具有多个器
件的系统中选择ADC，或者用作帧同步信号与器件通信。CS可以用硬连线方式置为低电平，使得ADC
能以3线式模式工作，使用SCLK、DIN和DOUT与器件接口。
数字输出引脚。此引脚可以用作通用输出位，以AVDD与AGND之间的电压为基准。
数字输出引脚。此引脚可以用作通用输出位，以AVDD与AGND之间的电压为基准。
数字输出引脚/正基准电压输入。此引脚用作通用输出位，以AVDD与AGND之间的电压为基准。当
REFSEL位处于配置寄存器 = 1时，此引脚用作REFIN2(+)。可以在REFIN2(+)与REFIN2(−)之间施加一个外部
基准电压。REFIN2(+)可位于AVDD和AGND + 1 V之间。标称基准电压(REFIN2(+) - REFIN2(−))为AVDD，但该
器件可以采用1 V至AVDD范围内的基准电压工作。
数字输出引脚/负基准电压输入。此引脚用作通用输出位，以AVDD与AGND之间的电压为基准。当
REFSEL位处于配置寄存器= 1时，此引脚用作REFIN2(-)。该基准电压输入可以是AGND与AVDD- 1 V之间的
任意值。
不连接。将此引脚连接至AGND。
当配置为伪差分工作模式时，模拟输入AIN1至模拟输入AIN8以此输入引脚为基准。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN2配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN1配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN4配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
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AD7193
引脚编号
14
引脚名称
AIN4
15
AIN5
16
AIN6
17
AIN7
18
AIN8
19
REFIN1(+)
20
21
22
23
24
25
26
REFIN1(−)
BPDSW
AGND
DGND
AVDD
DVDD
SYNC
27
DOUT/RDY
28
DIN
描述
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN3配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN6配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN5配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN8配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN7配合使用时)，也可配置为伪差分输入(与
AINCOM配合使用时)。
正基准电压输入。可以在REFIN1(+)与REFIN1(−)之间施加一个外部基准电压。REFIN1(+)可位于AVDD和
AGND + 1 V之间。标称基准电压(REFIN1(+) - REFIN1(−))为AVDD，但该器件可以采用1 V至AVDD范围内的基
准电压工作。
负基准电压输入。该基准电压输入可以是AGND与AVDD- 1 V之间的任意值。
AGND的电桥关断开关。
模拟参考点。
数字地参考点。
模拟电源电压，3 V至5.25 V。AVDD独立于DVDD。因此，DVDD可采用3 V工作，AVDD则为5 V，反之亦然。
数字电源电压，2.7 V至5.25 V。DVDD独立于AVDD。因此，AVDD可采用3 V工作，DVDD则为5 V，反之亦然。
逻辑输入，允许在使用多个AD7193器件时，对数字滤波器和模拟调制器进行同步。当SYNC为低电平
时，数字滤波器、滤波器控制逻辑和校准控制逻辑的节点均复位，同时，模拟调制器也保持其复位状
态。SYNC不会影响数字接口，但会将低电平RDY复位为高电平状态。SYNC具有一个内部连接到DVDD的
上拉电阻。
串行数据输出/数据就绪输出引脚。DOUT/RDY具有双重作用。它可以用作串行数据输出引脚，以访问
ADC的输出移位寄存器。输出移位寄存器可以含有来自任一片内数据寄存器或控制寄存器的数据。此
外，DOUT/RDY可以用作数据就绪引脚。当该引脚变为低电平时，表示转换已完成。转换完成后，如
果数据未被读取，该引脚将在下一次更新之前变为高电平。DOUT/RDY下降沿可以用作处理器的中
断，表示存在可用数据。采用外部串行时钟时，可以利用DOUT/RDY引脚读取数据。CS为低电平时，
数据/控制字信息在SCLK下降沿置于DOUT/RDY引脚上，且在SCLK上升沿有效。
ADC输入移位寄存器的串行数据输入。该移位寄存器中的数据传输至ADC内的控制寄存器，通信寄存
器的寄存器选择位确定适当的寄存器。
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32
31
30
29
28
27
26
25
CS
SCLK
MCLK2
MCLK1
DIN
DOUT/RDY
NC
SYNC
AD7193
1
2
3
4
5
6
7
8
AD7193
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
DVDD
AVDD
DGND
AGND
BPDSW
NC
REFIN1(–)
REFIN1(+)
NOTES
1. NC = NO CONNECT.
2. CONNECT EXPOSED PAD TO AGND.
08367-065
AIN1
AIN2
AIN3
AIN4
AIN5
AIN6
AIN7
AIN8
9
10
11
12
13
14
15
16
P3
P2
P1/REFIN2(+)
P0/REFIN2(–)
NC
NC
NC
AINCOM
图6. 32引脚LFCSP的引脚配置
表6. 32引脚LFCSP引脚功能描述
引脚编号
1
2
3
引脚名称
P3
P2
P1/REFIN2(+)
描述
数字输出引脚。此引脚可以用作通用输出位，以AVDD与AGND之间的电压为基准。
数字输出引脚。此引脚可以用作通用输出位，以AVDD与AGND之间的电压为基准。
4
P0/REFIN2(−)
5, 6, 7, 19,
26
8
9
NC
不连接。将这些引脚连接至AGND。
AINCOM
AIN1
当配置为伪差分工作模式时，模拟输入AIN1至模拟输入AIN8以此输入引脚为基准。
10
AIN2
11
AIN3
12
AIN4
13
AIN5
14
AIN6
15
AIN7
16
AIN8
17
REFIN1(+)
18
20
REFIN1(−)
BPDSW
数字输出引脚/正基准电压输入。此引脚用作通用输出位，以AVDD与AGND之间的电压为基准。
当REFSEL位处于配置寄存器=1时，此引脚用作REFIN2(+)。可以在REFIN2(+)与REFIN2(−)之间施加
一个外部基准电压。REFIN2(+)可位于AVDD和AGND + 1 V之间。标称基准电压(REFIN2(+) - REFIN2
(−))为AVDD，但该器件可以采用1 V至AVDD范围内的基准电压工作。
数字输出引脚/负基准电压输入。此引脚用作通用输出位，以AVDD与AGND之间的电压为基准。
当REFSEL位处于配置寄存器=1时，此引脚用作REFIN2(-)。该基准电压输入可以是AGND与AVDD- 1 V
之间的任意值。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN2配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN1配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN4配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN3配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN6配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN5配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的正输入(与AIN8配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
模拟输入。此引脚可以配置为全差分输入对的负输入(与AIN7配合使用时)，也可配置为伪差分
输入(与AINCOM配合使用时)。
正基准电压输入。可以在REFIN1(+)与REFIN1(−)之间施加一个外部基准电压。REFIN1(+)可位于
AVDD和AGND + 1 V之间。标称基准电压(REFIN1(+) - REFIN1(−))为AVDD，但该器件可以采用1 V至
AVDD范围内的基准电压工作。
负基准电压输入。该基准电压输入可以是AGND与AVDD- 1 V之间的任意值。
AGND的电桥关断开关。
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AD7193
引脚编号
21
22
23
24
25
引脚名称
AGND
DGND
AVDD
DVDD
SYNC
27
DOUT/RDY
28
DIN
29
30
MCLK1
MCLK2
31
SCLK
32
CS
EPAD
描述
模拟参考点。
数字地参考点。
模拟电源电压，3 V至5.25 V。AVDD独立于DVDD。因此，DVDD可采用3 V工作，AVDD则为5 V，反之亦然。
数字电源电压，2.7 V至5.25 V。DVDD独立于AVDD。因此，AVDD可采用3 V工作，DVDD则为5 V，反之亦然。
逻辑输入，允许在使用多个AD7193器件时，对数字滤波器和模拟调制器进行同步。当SYNC为低电平
时，数字滤波器、滤波器控制逻辑和校准控制逻辑的节点均复位，同时，模拟调制器也保持其复位状
态。SYNC不会影响数字接口，但会将低电平RDY复位为高电平状态。SYNC具有一个内部连接到DVDD的
上拉电阻。
串行数据输出/数据就绪输出引脚。DOUT/RDY具有双重作用。它可以用作串行数据输出引脚，以访问
ADC的输出移位寄存器。输出移位寄存器可以含有来自任一片内数据寄存器或控制寄存器的数据。此
外，DOUT/RDY可以用作数据就绪引脚。当该引脚变为低电平时，表示转换已完成。转换完成后，如
果数据未被读取，该引脚将在下一次更新之前变为高电平。DOUT/RDY下降沿可以用作处理器的中
断，表示存在可用数据。采用外部串行时钟时，可以利用DOUT/RDY引脚读取数据。CS为低电平时，
数据/控制字信息在SCLK下降沿置于DOUT/RDY引脚上，且在SCLK上升沿有效。
ADC输入移位寄存器的串行数据输入。该移位寄存器中的数据传输至ADC内的控制寄存器，通信寄存
器的寄存器选择位确定适当的寄存器。
当器件的主时钟由外部晶振提供时，该晶振连接于MCLK1和MCLK2之间。
器件的主时钟信号。AD7193拥有4.92 MHz内部时钟。该内部时钟可通过MCLK2引脚提供。AD7193的时
钟也可通过外部晶振或外部时钟的方式提供。晶振可以连接于MCLK1和与MCLK2引脚之间。或者，可
用一个CMOS兼容型时钟来驱动MCLK2引脚，并使MCLK1引脚保持非连接状态。
串行时钟输入。用于与ADC进行数据传输。SCLK具有施密特触发式输入，因而该接口适合光隔离应
用。该串行时钟可以是连续式时钟，所有数据均在连续的脉冲串中传输。或者，它也可以是非连续式
时钟，来往ADC的信息以较小的数据包形式传输。
片选输入引脚。这是一个低电平有效逻辑输入，用于选择ADC。CS可以用来在串行总线上具有多个器
件的系统中选择ADC，或者用作帧同步信号与器件通信。CS可以用硬连线方式置为低电平，使得ADC
能以3线式模式工作，使用SCLK、DIN和DOUT与器件接口。
裸露焊盘必须连接到AGND。
Rev. D | Page 14 of 56
AD7193
典型性能参数
8,387,486
50
8,387,484
40
8,387,482
OCCURRENCE
CODE
8,387,480
8,387,478
8,387,476
8,387,474
30
20
8,387,472
10
0
200
400
600
800
0
8,388,830
08367-006
8,387,468
1000
SAMPLE
8,388,860
8,388,890
8,388,920
CODE
08367-009
8,387,470
图10. 噪声分布直方图(VREF = AVDD = 5 V，输出数据速率 = 2,400 Hz，
增益 = 1，斩波禁用，Sinc 4滤波器)
图7. 噪声(VREF = AVDD = 5 V，输出数据速率 = 4.7 Hz，
增益 = 128，斩波禁用，Sinc 4滤波器)
8,388,880
200
8,388,878
8,388,876
8,388,874
CODE
OCCURRENCE
150
100
8,388,872
8,388,870
8,388,868
50
8,388,864
0
08367-007
8,387,470
8,387,474
8,387,478
8,387,482
8,387,472
8,387,476
8,387,480
8,387,484
CODE
0
200
400
600
800
1000
SAMPLE
08367-010
8,388,866
图11. 噪声(VREF = AVDD = 5 V，输出数据速率 = 42.1 Hz
(FS[9:0] = 6，平均16)，增益 = 1，斩波禁用，Sinc 4滤波器)
图8. 噪声分布直方图(VREF = AVDD = 5 V，输出数据速率 = 4.7 Hz，
增益 = 128，斩波禁用，Sinc 4滤波器)
200
8,388,920
8,388,910
8,388,900
150
OCCURRENCE
8,388,880
8,388,870
8,388,860
100
50
8,388,850
8,388,830
0
200
400
600
800
1000
SAMPLE
图9. 噪声(VREF = AVDD = 5 V，输出数据速率 = 2400 Hz，
增益 = 1，斩波禁用，Sinc 4滤波器)
0
8,388,864
8,388,868
8,388,872
CODE
8,388,876
8,388,880
08367-011
8,388,840
08367-008
CODE
8,388,890
图12. 噪声分布直方图(VREF = AVDD = 5 V，输出数据速率 = 42.1 Hz
(FS[9:0] = 6，平均16)，增益 = 1，斩波禁用，Sinc 4滤波器)
Rev. D | Page 15 of 56
AD7193
0.4
5
0.2
4
0
–0.2
OFFSET (µV)
INL (ppm of FSR)
3
2
1
–0.4
–0.6
–0.8
0
–1.0
–1
–3
–2
–1
0
1
2
3
4
VIN (V)
–1.4
–60
08367-012
–2
–4
–40
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
图13. INL(增益 = 1)
08367-015
–1.2
图16. 失调电压与温度的关系(增益=128，斩波禁用)
1.000008
20
1.000006
15
1.000004
1.000002
5
1.000000
GAIN
0
0.999998
0.999996
–5
0.999994
–10
0.999992
–15
–0.02
–0.01
0
0.01
0.02
0.03
VIN (V)
0.999988
–60
08367-013
–20
–0.03
–40
128.002
166
128.000
164
127.998
GAIN
168
162
127.994
158
127.992
156
127.990
0
20
40
60
40
60
80
100
120
100
120
127.996
160
80
100
TEMPERATURE (°C)
120
08367-014
OFFSET (µV)
128.004
–20
20
图17. 增益与温度的关系(增益=1)
170
–40
0
TEMPERATURE (°C)
图14. INL(增益 = 128)
154
–60
–20
08367-016
0.999990
08367-017
INL (ppm of FSR)
10
127.988
–60
–40
–20
0
20
40
60
80
TEMPERATURE (°C)
图18. 增益与温度的关系(增益=128)
图15. 失调电压与温度的关系(增益=1，斩波禁用)
Rev. D | Page 16 of 56
AD7193
23
22
NOISE FREE RESOLUTION (Bits)
GAIN = 1
GAIN = 8
GAIN = 16
GAIN = 32
GAIN = 64
GAIN = 128
20
18
16
21
20
19
18
1
10
100
1k
10k
OUTPUT DATA RATE (Hz)
图19. 无噪声分辨率(Sinc 4滤波器，斩波禁用，VREF = 5 V)
24
20
18
16
14
1
10
100
OUTPUT DATA RATE (Hz)
1k
10k
08367-019
12
10
1
10
100
OUTPUT DATA RATE (Hz)
图21. 快速建立模式下的无噪声分辨率
(VREF = 5 V，平均16，Sinc 4滤波器，斩波禁用)
GAIN = 1
GAIN = 8
GAIN = 16
GAIN = 32
GAIN = 64
GAIN = 128
22
16
图20. 无噪声分辨率(Sinc 3滤波器，斩波禁用，VREF = 5 V)
Rev. D | Page 17 of 56
1k
08367-022
14
NOISE FREE RESOLUTION (Bits)
GAIN = 1
GAIN = 8
GAIN = 16
GAIN = 32
GAIN = 64
GAIN = 128
22
17
08367-018
NOISE FREE RESOLUTION (Bits)
24
AD7193
均方根噪声与分辨率
差分输入电压为0 V产生的典型值。必须注意，有效分辨率
根据均方根噪声计算得出，而峰峰值分辨率则是根据峰峰
值噪声计算得出。峰峰值分辨率表示无闪烁码的分辨率。
斩波使能时，分辨率提高0.5位。
下表显示AD7193在不同输出数据速率和增益设置下的均方
根噪声、峰峰值噪声、有效分辨率和无噪声(峰峰值)分辨
率，sinc4和sinc3滤波器以及快速建立模式下均禁用斩波。
所提供的数据是针对双极性输入范围以及采用5 V外部基准
电压源而言。这些数据是在单个通道上连续转换ADC时，
Sinc4斩波禁用
表7. 均方根噪声(nV)与增益和输出数据速率的关系
滤波器字
(十进制)
1023
640
480
96
80
32
16
5
2
1
输出数据
速率(Hz)
4.7
7.5
10
50
60
150
300
960
2400
4800
建立时间
(ms)
852.5
533
400
80
66.7
26.7
13.3
4.17
1.67
0.83
1
340
410
460
950
1000
1600
2300
4200
7100
26,000
8
53
67
76
150
160
250
340
610
1000
3400
16
34
40
45
80
90
140
190
350
570
1700
增益
32
18
24
28
50
54
83
120
210
350
910
64
12
14
16
37
40
63
90
160
260
530
128
11
13
15
31
35
55
79
140
230
380
1
2200
2700
3000
6000
6600
10,000
14,000
28,000
49,000
175,000
8
340
410
450
890
1000
1500
2200
4100
7000
23,000
16
190
230
260
500
560
920
1300
2400
3800
12,000
增益
32
110
130
150
320
350
540
800
1400
2400
6100
64
70
90
100
230
250
400
600
1000
1800
3500
128
65
85
95
200
220
370
530
900
1700
2600
表8. 峰峰值噪声(nV)与增益和输出数据速率的关系
滤波器字
(十进制)
1023
640
480
96
80
32
16
5
2
1
输出数据
速率(Hz)
4.7
7.5
10
50
60
150
300
960
2400
4800
建立时间
(ms)
852.5
533
400
80
66.7
26.7
13.3
4.17
1.67
0.83
表9. 有效分辨率(峰峰值分辨率)与增益和输出数据速率的关系
滤波器字
(十进制)
1023
640
480
96
80
32
16
5
2
1
1
输出数据
速率(Hz)
4.7
7.5
10
50
60
150
300
960
2400
4800
建立时间
(ms)
852.5
533
400
80
66.7
26.7
13.3
4.17
1.67
0.83
1
24 (22.1)
24 (21.8)
24 (21.7)
23.3 (20.7)
23.3 (20.5)
22.6 (19.9)
22.1 (19.4)
21.2 (18.4)
20.4 (17.6)
18.6 (15.8)
8
24 (21.8)
24 (21.5)
24 (21.4)
23 (20.4)
22.9 (20.3)
22.3 (19.7)
21.8 (19.1)
21 (18.2)
20.3 (17.4)
18.5 (15.7)
括号中是输出峰峰值(p-p)分辨率。
Rev. D | Page 18 of 56
16
24 (21.6)
23.9 (21.4)
23.7 (21.2)
22.9 (20.3)
22.8 (20.1)
22.1 (19.4)
21.6 (18.9)
20.8 (18)
20.1 (17.3)
18.5 (15.7)
增益1
32
24 (21.4)
23.6 (21.2)
23.4 (21)
22.6 (19.9)
22.5 (19.8)
21.8 (19.1)
21.3 (18.6)
20.5 (17.8)
19.8 (17)
18.4 (15.6)
64
23.6 (21.1)
23.4 (20.7)
23.2 (20.6)
22 (19.4)
21.9 (19.3)
21.2 (18.6)
20.7 (18)
19.9 (17.3)
19.2 (16.4)
18.2 (15.4)
128
22.8 (20.2)
22.5 (19.8)
22.3 (19.6)
21.3 (18.6)
21.1 (18.4)
20.4 (17.7)
19.9 (17.2)
19.1 (16.4)
18.4 (15.5)
17.6 (14.9)
AD7193
Sinc3斩波禁用
表10. 均方根噪声(nV)与增益和输出数据速率的关系
滤波器字
(十进制)
1023
640
480
96
80
32
16
5
2
1
输出数据
速率(Hz)
4.7
7.5
10
50
60
150
300
960
2400
4800
建立时间
(ms)
639.4
400
300
60
50
20
10
3.13
1.25
0.625
1
340
410
490
1000
1100
1700
2400
6400
115,000
860,000
8
58
72
90
160
170
260
350
870
14,000
110,000
16
35
41
45
85
95
150
200
470
7000
54,000
增益
32
20
25
28
54
59
88
130
270
3600
27,000
1
2200
2700
3000
6400
7000
11,000
16,000
40,000
730,000
5,700,000
8
350
450
520
990
1100
1700
2300
5700
93,000
730,000
16
220
270
310
540
610
980
1400
3100
47,000
360,000
增益
32
130
160
180
370
390
580
860
1800
24,000
180,000
64
13
16
18
38
41
66
94
190
1800
14,000
128
11
14
16
34
37
59
85
160
950
7000
64
80
100
120
250
270
440
630
1300
12,000
93,000
128
65
88
100
230
250
390
560
1100
6100
45,000
表11. 峰峰值噪声(nV)与增益和输出数据速率的关系
滤波器字
(十进制)
1023
640
480
96
80
32
16
5
2
1
输出数据
速率(Hz)
4.7
7.5
10
50
60
150
300
960
2400
4800
建立时间
(ms)
639.4
400
300
60
50
20
10
3.13
1.25
0.625
表12. 有效分辨率(峰峰值分辨率)与增益和输出数据速率的关系
滤波器字
(十进制)
1023
640
480
96
80
32
16
5
2
1
1
输出数据
速率(Hz)
4.7
7.5
10
50
60
150
300
960
2400
4800
建立时间
(ms)
639.4
400
300
60
50
20
10
3.13
1.25
0.625
1
24 (22.1)
24 (21.8)
24 (21.7)
23.3 (20.6)
23.1 (20.4)
22.5 (19.8)
22 (19.3)
20.6 (17.9)
16.5 (13.7)
13.5 (10.8)
8
24 (21.8)
24 (21.4)
23.8 (21.2)
22.9 (20.3)
22.8 (20.1)
22.2 (19.5)
21.8 (19.1)
20.5 (17.7)
16.4 (13.7)
13.5 (10.7)
括号中是输出峰峰值(p-p)分辨率。
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16
24 (21.4)
23.9 (21.1)
23.7 (20.9)
22.9 (20.1)
22.7 (20)
22 (19.3)
21.6 (18.8)
20.3 (17.6)
16.4 (13.7)
13.5 (10.7)
增益1
32
23.9 (21.2)
23.6 (20.9)
23.4 (20.7)
22.5 (19.7)
22.3 (19.6)
21.8 (19)
21.2 (18.5)
20.1 (17.4)
16.4 (13.7)
13.5 (10.7)
64
23.5 (20.9)
23.2 (20.6)
23 (20.3)
22 (19.3)
21.9 (19.1)
21.2 (18.4)
20.7 (17.9)
19.6 (16.9)
16.4 (13.7)
13.5 (10.7)
128
22.8 (20.2)
22.4 (19.8)
22.2 (19.6)
21.1 (18.4)
21 (18.3)
20.3 (17.6)
19.8 (17.1)
18.9 (16.1)
16.4 (13.6)
13.5 (10.7)
AD7193
快速建立
表13. 均方根噪声(nV)与增益和输出数据速率的关系
滤波器字
(十进制)
96
30
6
5
2
1
均值
16
16
16
16
16
16
输出数据
速率(Hz)
2.63
8.4
42.10
50.53
126.32
252.63
建立时间
(ms)
380
118.75
23.75
19.79
7.92
3.96
1
380
620
1300
1500
2300
3400
8
87
140
270
280
380
520
16
52
71
150
160
210
290
增益
32
33
43
82
88
130
180
64
15
30
56
61
88
130
128
11
21
47
50
77
110
8
450
900
1800
1900
2800
3800
16
260
470
950
1000
1500
2000
增益
32
180
280
540
580
850
1200
64
100
190
360
390
580
820
128
70
130
300
330
510
740
64
23.2 (20.6)
22.3 (19.6)
21.4 (18.7)
21.3 (18.6)
20.8 (18)
20.2 (17.5)
128
22.8 (20.1)
21.8 (19.2)
20.7 (18)
20.6 (17.9)
20 (17.2)
19.4 (16.7)
表14. 峰峰值噪声(nV)与增益和输出数据速率的关系
滤波器字
(十进制)
96
30
6
5
2
1
均值
16
16
16
16
16
16
输出数据
速率(Hz)
2.63
8.4
42.10
50.53
126.32
252.63
建立时间
(ms)
380
118.75
23.75
19.79
7.92
3.96
1
2500
4000
8500
9500
14,000
22,000
表15. 有效分辨率(峰峰值分辨率)与增益和输出数据速率的关系
滤波器字
(十进制)
96
30
6
5
2
1
1
均值
16
16
16
16
16
16
输出数据
速率(Hz)
2.63
8.4
42.10
50.53
126.32
252.63
建立时间
(ms)
380
118.75
23.75
19.79
7.92
3.96
1
24 (21.9)
23.9 (21.3)
22.9 (20.2)
22.7 (20)
22.1 (19.4)
21.5 (18.8)
8
23.8 (21.4)
23.6 (20.4)
22.1 (19.4)
22.1 (19.3)
21.6 (18.8)
21.2 (18.3)
括号中是输出峰峰值(p-p)分辨率。
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增益1
16
32
23.5 (21.2)
23.2 (20.7)
23.1 (20.3)
22.8 (20.1)
22 (19.3)
21.9 (19.1)
21.9 (19.3)
21.8 (19)
21.5 (18.7)
21.2 (18.5)
21 (18.3)
20.7 (18)
AD7193
片内寄存器
ADC由许多片内寄存器进行控制和配置，下面的章节将对这些寄存器进行详细的说明，其中，除非另外说明，术语“设置”
(set)表示逻辑1状态，术语“清零”(cleared)表示逻辑0状态。
表16. 寄存器小结
寄存器
通信
地址
00
Dir.
W
默认值
00
位7
WEN
位6
R/W
位5
状态
00
R
80
RDY
ERR
NOREF
模式
01
R/W
080060
配置
02
R/W
000117
数据
03
R
000000
ID
GPOCON
失调
04
05
06
R
R/W
R/W
X2
00
800000
满量程
07
R/W
5XXXX0
SINC3
FS7
斩波(MSB)
CH7
激励
D23 (MSB)
D15
D7
X
0
OF23 (MSB)
OF15
OF7
FS23 (MSB)
FS15
FS7
模式选择
0
FS6
0
CH6
REFDET
D22
D14
D6
X
BPDSW
OF22
OF14
OF6
FS22
FS14
FS6
位4
位3
寄存器地址
奇偶校验 CHD3
位2
CREAD
位1
0
位0
0
CHD2
CHD1
CHD0
ENPAR
FS5
0
CH5
0
DAT_STA
CLK_DIV
FS4
REFSEL
CH4
BUF
CLK1
单通道
FS3
0
CH3
U/B
CLK0
REJ60
FS2
伪
CH2
G2
AVG1
FS9
FS1
短路
CH1
G1
AVG0
FS8
FS0 (LSB)
温度
CH0
G0 (LSB)
D21
D13
D5
X
GP32EN
OF21
OF13
OF5
FS21
FS13
FS5
D20
D12
D4
X
GP10EN
OF20
OF12
OF4
FS20
FS12
FS4
D19
D11
D3
0
P3DAT
OF19
OF11
OF3
FS19
FS11
FS3
D18
D10
D2
0
P2DAT
OF18
OF10
OF2
FS18
FS10
FS2
D17
D9
D1
1
P1DAT
OF17
OF9
OF1
FS17
FS9
FS1
D16
D8
D0 (LSB)
0
P0DAT
OF16
OF8
OF0 (LSB)
FS16
FS8
FS0 (LSB)
Rev. D | Page 21 of 56
AD7193
通信寄存器
RS2, RS1, RS0 = 000
通信寄存器是一个8位只写寄存器。与ADC器件之间的所
有通信均必须以对通信寄存器的写操作开始。写入通信寄
存器的数据决定了下一个操作是读操作还是写操作，以及
此操作的操作对象是哪一个寄存器。对于读/写操作，当对
选定寄存器的读/写操作完成后，接口返回到对通信寄存器
执行写操作的状态。这是接口的默认状态，在上电或复位
CR7
WEN(0)
CR6
R/W(0)
CR5
RS2(0)
CR4
RS1(0)
后，ADC将处于此默认状态，等待对通信寄存器的写操
作。当接口时序丢失之后，执行一个占用至少40个串行时
钟周期的写操作，并使DIN处于高电平状态，将可以复位
整个器件，从而让ADC返回此默认状态。表17列出了通信
寄存器位功能描述。CR0至CR7表示位的位置，CR说明这
些位属于通信寄存器。CR7表示数据流的第一位。括号中
的数值表示该位的上电/复位默认状态。
CR3
RS0(0)
CR2
CREAD(0)
CR1
0(0)
CR0
0(0)
表17. 通信寄存器(CR)位功能描述
位位置
CR7
位的名称
WEN
CR6
R/W
CR5至CR3
CR2
RS2至RS0
CREAD
CR1至CR0
0
描述
写入使能位。若要向通信寄存器进行写操作，必须向此位写入0。如果第一位写入1，则器件不会
将后续位载入寄存器；而是停留在此位的位置，直到此位写入0。将0写入WEN位后，器件便会将
后续7位载入通信寄存器。在两次数据传输之间将DIN引脚置为高电平，可以最大程度地降低杂散
SCLK脉冲对串行接口的影响。
如果此位为0，则表示下一个操作是对指定寄存器执行写操作。
如果此位为1，则表示下一个操作是对指定寄存器执行读操作。
寄存器地址位。这些地址位决定串行接口通信期间选择ADC的哪些寄存器(见表18)。
连续读取数据寄存器。当此位为1(并且已选择数据寄存器)时，串行接口可以连续读取数据寄
存器；即在RDY引脚变为低电平(表示转换已完成)后施加SCLK脉冲时，数据寄存器的内容将
自动置于DOUT引脚上。对于后续数据读取，不必对通信寄存器执行写操作。要使能连续读
取模式，必须将指令01011100写入通信寄存器。要禁用连续读取模式，必须在RDY引脚为低
电平时将指令01011000写入通信寄存器。使能连续读取后，ADC将监控DIN线路上的活动，
以便能接收指令，从而禁用连续读取。另外，如果DIN上连续出现40个1，ADC将复位；因
此，DIN应保持低电平，直到有指令写入器件为止。
必须将这些位编程为逻辑0才能正常工作。
表18. 寄存器选择
RS2
0
0
0
0
0
1
1
1
1
RS1
0
0
0
1
1
0
0
1
1
RS0
0
0
1
0
1
0
1
0
1
寄存器
写操作期间为通信寄存器
读操作期间为状态寄存器
模式寄存器
配置寄存器
数据寄存器/数据寄存器加状态信息
ID寄存器
GPOCON寄存器
失调寄存器
满量程寄存器
Rev. D | Page 22 of 56
寄存器大小
8位
8位
24位
24位
24位/32位
8位
8位
24位
24位
AD7193
状态寄存器
RS2, RS1, RS0 = 000; 上电/复位= 0x80
状态寄存器是一个8位只读寄存器。要访问ADC状态寄存
器，用户必须对通信寄存器进行写操作，选择下一个操作
SR7
RDY(1)
SR6
ERR(0)
SR5
NOREF(0)
SR4
奇偶检验位(0)
为读操作，并将0载入位RS2、位RS1和位RS0，表19列出了
状态寄存器位功能描述。SR0至SR7表示位的位置，SR说明
这些位属于状态寄存器。SR7表示数据流的第一位。括号
中的数值表示该位的上电/复位默认状态。
SR3
CHD3(0)
SR2
CHD2(0)
SR1
CHD1(0)
SR0
CHD0(0)
表19. 状态寄存器(SR)位功能描述
位位置
SR7
位的名称
RDY
SR6
ERR
SR5
NOREF
SR4
Parity
SR3至SR0
CHD3至CHD0
描述
ADC就绪位。数据写入ADC数据寄存器后此位清0。读取ADC数据寄存器之后，或者在用新转换结
果更新数据寄存器之前的一定时间内，RDY位自动置1，以告知用户不应读取转换数据。将器件置
于关断模式或空闲模式时，或者当SYNC变为低电平时，此位也会置1。DOUT/RDY引脚也会指示转
换何时结束。该引脚可以代替状态寄存器来监视ADC有无转换数据。
ADC错误位。此位与RDY位同时写入。如果此位置1，则说明写入ADC数据寄存器的结果箝位为全0
或全1。错误原因包括超量程、欠量程或缺少基准电压。如果写入数据寄存器的结果回到容许的模
拟输入范围内，则此位清0。如果在系统校准期间，基准电压源无效，或者施加的模拟输入电压超
过了范围，则ERR位同样置1。
无外部基准电压位。如果此位置1，则说明选定的基准电压(REFIN1或REFIN2)低于规定的阈值。置1
后，转换结果箝位为全1。如果此位清0，则说明对选定的基准电压引脚施加了有效基准电压。将
配置寄存器中的REFDET位置1可使能NOREF位。
数据寄存器的奇偶校验位。如果模式寄存器中的ENPAR位置1，并且数据寄存器中有奇数个1，则奇
偶检验位置1。如果数据寄存器中有偶数个1，则此位清0。使用奇偶校验时，模式寄存器中的
DAT_STA位应置1。DAT_STA位置1后，状态寄存器的内容将与每次从数据寄存器读取的数据一同传输。
这些位指示哪一通道对应数据寄存器的内容。这些位不是指示目前正在转换哪一通道，而是指示
产生数据寄存器所含转换结果时选定了哪一通道。
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AD7193
模式寄存器
RS2, RS1, RS0 = 001; 上电/复位= 0x080060
模式寄存器是一个24位寄存器，可以从中读取数据，也可
以将数据写入其中。此寄存器用来选择工作模式、输出数
据速率和时钟源。表20列出了模式寄存器位功能描述。
MR23
MD2(0)
MR15
SINC3(0)
MR7
FS7(0)
MR22
MD1(0)
MR14
0
MR6
FS6(1)
MR21
MD0(0)
MR13
ENPAR(0)
MR5
FS5(1)
MR20
DAT_STA(0)
MR12
CLK_DIV(0)
MR4
FS4(0)
MR0至MR23表示位的位置，MR说明这些位属于模式寄存
器。MR23表示数据流的第一位。括号中的数值表示该位
的上电/复位默认状态。只要对模式寄存器执行写操作，就
会复位调制器和滤波器，并将RDY位置1。
MR19
CLK1(1)
MR11
单通道(0)
MR3
FS3(0)
MR18
CLK0(0)
MR10
REJ60(0)
MR2
FS2(0)
MR17
AVG1(0)
MR9
FS9(0)
MR1
FS1(0)
MR16
AVG0(0)
MR8
FS8(0)
MR0
FS0(0)
表20. 模式寄存器(MR)位功能描述
位位置
MR23至MR21
MR20
位的名称
MD2至MD0
DAT_STA
MR19, MR18
CLK1, CLK0
MR17, MR16
AVG1, AVG0
MR15
SINC3
MR14
MR13
0
ENPAR
描述
模式选择位。这些位选择AD7193的工作模式(参见表21)。
每次数据寄存器读操作之后，状态寄存器内容传输的使能位。DAT_STA置1后，状态寄存器的内容
将与每次从数据寄存器读取的数据一同传输。此功能在选定多个通道的情况下很有用，因为状态
寄存器可确定哪一通道与数据寄存器值对应。
这些位选择AD7193的时钟源。可以使用片内4.92 MHz时钟或外部时钟。使用外部时钟时，多个
AD7193器件可以同步。此外，当采用精确的外部时钟驱动AD7193时，可以改善50 Hz/60 Hz抑制
性能。
CLK1
CLK0
ADC时钟源
0
0
外部晶振。外部晶振是从MCLK1连至MCLK2。
0
1
外部时钟。外部时钟施加于MCLK2引脚。
1
0
4.92 MHz内部时钟。MCLK2引脚为三态。
1
1
4.92 MHz内部时钟。内部时钟可从MCLK2获得。
快速建立滤波器。选中该选项时，建立时间等于一次转换时间。在快速建立模式下，一阶平均和
抽取模块位于sinc滤波器之后。来自sinc滤波器的数据以2、8或16为基数求出平均值。该均值运算
会降低给定FS字的输出数据速率，但可以改善均方根噪声性能。AVG1和AVG0位选择平均基数。快
速建立模式只可用于小于512的FS字。当sinc3滤波器被选中且平均基数为16时，FS字必须小于256。
AVG1
AVG0
均值
0
0
无均值计算(快速建立模式禁用)
0
1
以2为基数计算均值
1
0
以8为基数计算均值
1
1
以16为基数计算均值
Sinc3滤波器选择位。当此位清0时，使用sinc4滤波器(默认值)。当此位置1时，使用sinc3滤波器。
与sinc4滤波器相比，sinc3滤波器的优势是建立时间更短。对于给定输出数据速率fADC，当斩波禁用
时，sinc3滤波器的建立时间为3/fADC，而sinc4滤波器的建立时间为4/fADC。由于陷波更深，sinc4滤
波器的50 Hz/60 Hz抑制性能更佳。当输出数据速率较低时，对于给定输出数据速率，两种滤波器具
有相似的均方根噪声和无失码特性。当输出数据速率较高时(FS值小于5)，sinc4滤波器的均方根噪
声和无失码性能优于sinc3滤波器。
必须将此位编程为逻辑0才能正常工作。
奇偶校验使能位。ENPAR置1时，使能对数据寄存器的奇偶校验。使用奇偶校验时，模式寄存器中
的DAT_STA位应置1。DAT_STA位置1后，状态寄存器的内容将与每次从数据寄存器读取的数据一
同传输。
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AD7193
位位置
MR12
位的名称
CLK_DIV
MR11
单通道
MR10
REJ60
MR9至MR0
FS9至FS0
描述
时钟-2分频。CLK_DIV置1时，主时钟2分频。正常转换时，此位置0。执行内部满量程校准时，如
果AVDD小于4.75 V，此位必须置1。执行校准时，使能斩波并使用较低的输出数据速率可以优化校
准精度。如果AVDD大于或等于4.75 V，执行内部满量程校准时不要求将CLK_DIV位置1。
单周期转换使能位。此位置1时，AD7193在一个转换周期内建立，以便用作零延迟ADC。如果使
能多个模拟输入通道，或者选择单次转换模式，则此位无作用。如果使能均值+抽取滤波器，除
非同时使能斩波，否则此位(单周期转换)不会影响转换。
当sinc滤波器的第一陷波频率为50 Hz时，此位可使能一个60 Hz的陷波频率。当sinc滤波器的第一
陷波频率为50 Hz时，REJ60置1将使滤波器获得一个60 Hz的陷波频率，从而实现50 Hz/60 Hz同时
抑制。
滤波器输出数据速率选择位。这10位数据决定滤波器截止频率、滤波器第一陷波频率的位置以及
器件的输出数据速率，若配合增益选择，还能决定器件的输出噪声，因而也能决定有效分辨率(参
见表7至表15)。
禁用斩波、禁用快速建立模式并选择连续转换模式时，
输出数据速率 = (MCLK/1024 )/FS
其中，FS为FS0至FS9位代码的十进制等效值，其范围是1至1023；MCLK为主时钟频率。
对于4.92 MHz标称MCLK，由上式可得知输出数据速率范围是4.69 Hz至4.8 kHz。禁用斩波、禁用快
速建立模式并且在单一通道上转换时，滤波器第一陷波频率等于输出数据速率。
使能斩波(禁用快速建立模式)时
输出数据速率 = (MCLK/1024 )/ (N × FS)
其中，FS为FS0至FS9位代码的十进制等效值，其范围是1至1023；MCLK为主时钟频率。
对于4.92 MHz标称MCLK，由上式可得知转换速率范围是4.69/N Hz至4.8/N kHz，其中N为sinc滤波
器的阶数。Sinc滤波器的第一陷波频率等于
N × 输出数据速率
斩波引入的陷波频率为以下值的奇数倍：
输出数据速率 /2
表21. 工作模式(MD)
MD2
0
MD1
0
MD0
0
0
0
1
0
1
0
0
1
1
模式
连续转换模式(默认)。在连续转换模式下，ADC连续执行转换，并将结果置于数据寄存器中。当
一次转换结束时，DOUT/RDY引脚和状态寄存器中的RDY位变为低电平。将通信寄存器中的CREAD
位设置为1(使能连续读取)，用户就可以读取这些转换结果。当使能连续读取时，若施加SCLK脉
冲，转换结果将自动置于DOUT线路上。另一方面，用户可以通过写入通信寄存器，指示ADC输出
每一转换结果。ADC上电、复位或重新配置之后，产生第一个有效转换结果所需的时间为滤波器
完全建立的时间。后续转换结果将以选定的输出数据速率(取决于滤波器选择)提供。
单次转换模式。选择单次转换模式时，ADC上电并在选定通道上执行单次转换。内部时钟上电和
建立所需时间最多为1 ms。然后，ADC执行转换，所需时间为滤波器完全建立的时间。转换结果
置于数据寄存器中，RDY变为低电平，然后ADC返回关断模式。在执行另一次转换之前，转换结
果将一直保存在数据寄存器中。在读取数据或执行另一次转换之前，RDY保持有效(低电平)。
空闲模式。在空闲模式下，ADC滤波器和调制器保持复位状态，但会继续提供调制器时钟。
掉电模式。在关断模式下，除电桥关断开关外，AD7193其余电路均关断。电桥关断开关保持有效
是出于建立时间考虑，用户可能需要在AD7193上电之前，先使传感器上电。如果选择了外部晶
振，则它也会保持有效。
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AD7193
MD2
1
MD1
0
MD0
0
1
0
1
1
1
0
1
1
1
模式
内部零电平校准。内部短路自动与输入相连。启动校准时，RDY变为高电平；完成校准后，返回
低电平。校准操作完成后，ADC处于空闲模式。测得的失调系数保存在所选通道的失调寄存器中。
内部满量程校准。满量程输入电压自动与本校准所用输入相连。启动校准时，RDY变为高电平；
完成校准后，返回低电平。校准操作完成后，ADC处于空闲模式。测得的满量程系数保存在所选
通道的满量程寄存器中。每次更改一个通道的增益时，均建议执行满量程校准，从而使满量程误
差最小。如果AVDD小于4.75 V，则执行内部满量程校准时必须将CLK_DIV位置1。
系统零电平校准。用户应将系统零电平输入连接到通过配置寄存器中CH7至CH0位选择的通道输
入引脚。启动校准时，RDY变为高电平；完成校准后，返回低电平。校准操作完成后，ADC处于
空闲模式。测得的失调系数保存在所选通道的失调寄存器中。每次更改一个通道的增益时，均建
议执行系统零电平校准。
系统满量程校准。用户应将系统满量程输入连接到通过配置寄存器中CH7至CH0位选择的通道输
入引脚。启动校准时，RDY变为高电平；完成校准后，返回低电平。校准操作完成后，ADC处于
空闲模式。测得的满量程系数保存在所选通道的满量程寄存器中。每次更改一个通道的增益时，
均建议执行满量程校准。
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AD7193
配置寄存器
RS2, RS1, RS0 = 010; 上电/复位= 0x000117
配置寄存器是一个24位寄存器，可以从中读取数据，也可
以将数据写入其中。此寄存器用来配置ADC的单极性或双
极性模式，使能或禁用缓冲器，使能或禁用激励电流，选
择增益，以及选择模拟输入通道。
CON23
Chop(0)
CON15
CH7(0)
CON7
Burn(0)
CON22
0(0)
CON14
CH6(0)
CON6
REFDET(0)
CON21
0(0)
CON13
CH5(0)
CON5
0(0)
CON20
REFSEL(0)
CON12
CH4(0)
CON4
BUF(1)
表22列出了配置寄存器位功能描述。CON0至CON23表示
位的位置，CON说明这些位属于配置寄存器。CON23表示
数据流的第一位。括号中的数值表示该位的上电/复位默认
状态。
CON19
0(0)
CON11
CH3(0)
CON3
U/B(0)
CON18
Pseudo(0)
CON10
CH2(0)
CON2
G2(1)
CON17
Short(0)
CON9
CH1(0)
CON1
G1(1)
CON16
TEMP(0)
CON8
CH0(1)
CON0
G0(1)
表22. 配置寄存器(CON)位功能描述
位位置
CON23
CON22, CON21
CON20
CON19
CON18
CON17 to CON8
CON7
CON6
CON5
位的名称
斩波
描述
斩波使能位。
斩波位清0时，禁用斩波。禁用斩波时，可以实现更高的转换速率。当FS字为96(十进制)且选择
sinc4滤波器时，转换时间为20 ms，建立时间为80 ms。然而，在低增益时，可能需要定期执行校准，以
消除失调和失调漂移。
斩波位置1时，使能斩波。使能斩波时，可连续消除ADC的失调和失调漂移，但ADC的转换时间和
建立时间会延长。例如，当FS = 96(十进制)且选择sinc4滤波器时，斩波使能情况下的转换时间为
80 ms，建立时间为160 ms。
0
必须将这些位编程为逻辑0才能正常工作。
REFSEL
基准电压选择位。这些位用来选择ADC的基准电压源。
REFSEL
基准电压
0
在REFIN1(+)与REFIN1(−)之间施加的外部基准电压。
1
在P1/REFIN2(+)与P0/REFIN2(−)引脚之间施加的外部基准电压。
0
必须将此位编程为逻辑0才能正常工作。
伪差分模拟输入。模拟输入可以配置为差分输入或伪差分模拟输入。伪位置1时，AD7193配置为
伪
八路伪差分模拟输入。伪位置0时，AD7193配置为四路伪差分模拟输入。
短路、TEMP、 通道选择位。这些位选择在AD7193上使能哪些通道(见表23和表24)。可以选择多个通道，AD7193
CH7至CH0
自动给这些通道排序。各通道所需转换时间为完全建立时间。执行校准或访问校准寄存器时，只
能选择一个通道。
此位置1将使能信号路径中的500 nA电流源。熔断位 = 0将禁用激励电流。仅缓冲器处于有效状态
激励
且斩波禁用时，才能使能激励电流。
使能基准电压检测功能。置1时，如果ADC所用的外部基准电压开路或小于0.6 V(最大值)，状态寄存
REFDET
器中的NOREF位将给出提示。基准电压检测电路仅在ADC有效时工作。
0
必须将此位编程为逻辑0才能正常工作。
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AD7193
位位置
CON4
位的名称
BUF
CON3
U/B
CON2 to CON0
G2至G0
描述
使能模拟输入端的缓冲器。
BUF置1时，模拟输入进行缓冲，用户可以将源阻抗置于前端，而不会给系统带来增益误
差。缓冲器使能时，它需要一些裕量；因此，任何输入引脚上的电压必须在电源轨的250 mV
范围内。
清0时，模拟输入不进行缓冲，可降低器件的功耗。缓冲器禁用时，模拟输入引脚上的电压
可以为AGND以下50 mV至AVDD以上50 mV。
极性选择位。
此位置1时，选择单极性工作模式。
此位清0时，选择双极性工作模式。
增益选择位。这些位由用户写入，以便选择下列ADC输入范围之一：
G2
G1
G0
增益
ADC输入范围(2.5 V基准电压)
0
0
0
1
±2.5 V
0
0
1
保留
0
1
0
保留
0
1
1
8
±312.5 mV
1
0
0
16
±156.2 mV
1
0
1
32
±78.125 mV
1
1
0
64
±39.06 mV
1
1
1
128
±19.53 mV
表23. 通道选择(伪位 = 0)
配置寄存器中的通道使能位
短路
温度
CH7
CH6
CH5
使能的通道
CH4
CH3
CH2
CH1
CH0
1
1
1
1
1
1
1
1
1
1
正输入AIN(+) 负输入AIN(−)
AIN1
AIN2
AIN3
AIN4
AIN5
AIN6
AIN7
AIN8
AIN1
AIN2
AIN3
AIN4
AIN5
AIN6
AIN7
AIN8
温度传感器
AIN2
AIN2
状态寄存器位
CHD[3:0]
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
校准寄存器对
0
1
2
3
0
1
2
3
0
表24. 通道选择(伪位 = 1)
配置寄存器中的通道使能位
短路
温度
CH7
CH6
CH5
使能的通道
CH4
CH3
CH2
CH1
1
1
1
1
1
1
1
1
1
CH0
1
负输入AIN(−)
AIN1
AINCOM
AIN2
AINCOM
AIN3
AINCOM
AIN4
AINCOM
AIN5
AINCOM
AIN6
AINCOM
AIN7
AINCOM
AIN8
AINCOM
温度传感器
AINCOM
AINCOM
正输入AIN(+)
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状态寄存器位
CHD[3:0]
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
校准寄存器对
0
1
2
3
4
4
4
4
0
AD7193
数据寄存器
GPOCON寄存器
RS2, RS1, RS0 = 011; 上电/复位= 0x000000
RS2, RS1, RS0 = 101; 上电/复位= 0x00
此数据寄存器存储ADC的转换结果。它是一个24位只读寄
存器。完成对此寄存器的读操作后，RDY引脚/位置1。当
模式寄存器的DAT_STA位置1时，状态寄存器的值会添加
到各24位转换结果。建议在多个模拟输入通道使能时采用
这种做法，因为状态寄存器的四个LSB(CHD3至CHD0)可
确定转换结果的来源通道。
GPOCON寄存器是一个8位寄存器，可以从中读取数据，
也可以将数据写入其中。此寄存器用来使能通用数字输出。
表25列出了GPOCON寄存器位功能描述。GP0至GP7表示
位的位置，GP说明这些位属于GPOCON寄存器。GP7表示
数据流的第一位。括号中的数值表示该位的上电/复位默认
状态。
ID寄存器
RS2, RS1, RS0 = 100; 上电/复位= 0xX2
ID寄存器存储AD7193的识别号。这是一个只读寄存器。
GP7
0(0)
GP6
BPDSW(0)
GP5
GP32EN(0)
GP4
GP10EN(0)
GP3
P3DAT(0)
GP2
P2DAT(0)
GP1
P1DAT(0)
GP0
P0DAT(0)
表25. GPOCON寄存器(GP)位功能描述
位位置
GP7
GP6
位的名称
0
BPDSW
GP5
GP32EN
GP4
GP10EN
GP3
P3DAT
GP2
P2DAT
GP1
P1DAT
GP0
P0DAT
描述
必须将此位编程为逻辑0才能正常工作。
电桥关断开关控制位。
此位由用户置1，以闭合电桥关断开关BPDSW(与AGND相连)。该开关可提供30 mA的吸电流。
此位由用户清0，以断开电桥关断开关。当ADC处于关断模式时，电桥关断开关仍然有效。
数字输出P3和数字输出P2使能。
GP32EN置1时，数字输出P3和P2为有效状态。
GP32EN清0时，P3和P2引脚为三态，并且忽略P3DAT和P2DAT位。
数字输出P1和数字输出P0使能。
GP10EN置1时，数字输出P1和P0为有效状态。当配置寄存器中的REFSEL位设置为1时，P1和P0引脚
可以用作REFIN2的基准输入。
GP10EN清0时，P1和P0输出为三态，并且忽略P1DAT和P0DAT位。
数字输出P3。
GP32EN置1时，P3DAT位设置通用输出引脚P3的值。P3DAT为高电平时，输出引脚P3为高电平。
P3DAT为低电平时，输出引脚P3为低电平。读取GPOCON寄存器时，如果GP32EN置1，P3DAT位将
反映P3引脚的状态。
数字输出P2。
GP32EN置1时，P2DAT位设置通用输出引脚P2的值。P2DAT为高电平时，输出引脚P2为高电平。
P2DAT为低电平时，输出引脚P2为低电平。读取GPOCON寄存器时，如果GP32EN置1，P2DAT位将
反映P2引脚的状态。
数字输出P1。
GP10EN置1时，P1DAT位设置通用输出引脚P1的值。P1DAT为高电平时，输出引脚P1为高电平。
P1DAT为低电平时，输出引脚P1为低电平。读取GPOCON寄存器时，如果GP10EN置1，P1DAT位将
反映P1引脚的状态。
数字输出P0。
GP10EN置1时，P0DAT位设置通用输出引脚P0的值。P0DAT为高电平时，输出引脚P0为高电平。
P0DAT为低电平时，输出引脚P0为低电平。读取GPOCON寄存器时，如果GP10EN置1，P0DAT位将
反映P0引脚的状态。
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AD7193
失调寄存器
满量程寄存器
RS2, RS1, RS0 = 110; 上电/复位= 0x800000)
RS2, RS1, RS0 = 111; 上电/复位= 0x5XXXX0
失调寄存器保存ADC的失调校准系数。失调寄存器的上电
复位值为0x800000。AD7193有五个失调寄存器。在差分模
式下，各个通道有专用失调寄存器。在伪差分模式下，通
道AIN1、AIN2、AIN3和AIN4有专用寄存器，而剩余的通
道则共用一个失调寄存器(见表23和24)。
满量程寄存器是一个24位寄存器，用来保存ADC的满量程
校准系数。AD7193有五个满量程寄存器。在差分模式下，
各个通道有专用满量程寄存器。在伪差分模式下，通道
AIN1、AIN2、AIN3和AIN4有专用寄存器，而剩余的通道
则共用一个满量程寄存器(见表23和24)。
各寄存器均为24位读写寄存器。该寄存器与相关的满量程
寄存器一同使用，以构成寄存器对。如果用户启动内部或
系统零电平校准，上电复位值将被自动覆盖。写入失调寄
存器时，AD7193必须处于关断模式或空闲模式。
满量程寄存器为读写寄存器。不过，写入满量程寄存器
时，ADC必须处于关断模式或空闲模式。这些寄存器在上
电时使用工厂校准的满量程校准系数进行配置(执行校准时
的增益为1)；因此，各器件具有不同的默认系数。如果用
户启动内部或系统满量程校准，或者写入满量程寄存器，
该默认值将被自动覆盖。
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AD7193
ADC电路信息
5V
OUT+
OUT–
IN–
AIN1
AIN2
AIN3
AIN4
AIN5
MUX
AIN6
AIN7
AIN8
AINCOM
AVDD
BPDSW
MODULATOR
AND FILTER
PGA
Σ-Δ ADC
AGND
REFIN1(–)
DVDD DGND
REFERENCE
DETECT
AVDD
CALIBRATION
TEMP
SENSOR
AD7193
SERIAL
INTERFACE
AND
CONTROL
LOGIC
DOUT/RDY
DIN
SCLK
CS
SYNC
P3
P2
CLOCK
CIRCUITRY
AGND
MCLK1 MCLK2
P0/REFIN2(–) P1/REFIN2(+)
08367-023
REFIN1(+) AGND
IN+
图22. 基本连接图
概述
Σ-Δ型ADC和滤波器
AD7193是一款超低噪声ADC，内置Σ-Δ调制器、缓冲器、
PGA和片内数字滤波，主要用于测量压力传感器、电子秤
和应变计等应用中的宽动态范围信号。图22显示了该器件
工作所需的基本连接。
AD7193内置四阶Σ-Δ调制器，其后接数字滤波器。该器件
具有多个滤波器选项
这款器件可配置为四路差分或八路伪差分模拟输入。模拟
输入可以配置为缓冲或无缓冲。
•
•
•
•
•
多路复用器
串行接口
模拟输入
Sinc4
Sinc3
斩波使能/禁用
快速建立
零延迟
片内多路复用器可增加器件的通道数。由于片内集成多路
复用器，因此，通道的任何变化都与转换过程同步。
AD7193配有一个4线SPI接口。片内寄存器通过串行接口
访问。
PGA
时钟
模拟输入信号可以用PGA放大。PGA支持的增益值为1、
8、16、32、64和128。
AD7193拥有4.92 MHz内部时钟。可以使用此时钟或外部时
钟作为AD7193的时钟源。如果外部电路需要时钟源，则也
可通过一个引脚提供内部时钟。
基准电压检测
AD7193能监控外部基准电压源。如果基准电压不存在，则
器件状态寄存器中的一个标志置1。
电桥关断开关
激励电流
温度传感器
片内提供两个500 nA激励电流，用于检测是否存在外部传
感器。
片内温度传感器对芯片温度进行监控。
应变计、电桥等外部电路可以利用电桥关断开关上电/关断。
数字输出
AD7193有四个通用数字输出。这些输出可以用于驱动外部
电路。例如，可以通过这些输出来控制外部多路复用器。
校准
片内同时集成内部校准和系统校准；因此，用户可以选择
只消除AD7193内部的失调/增益误差，或者消除整个终端
系统的失调/增益误差。
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AD7193
AD7193具有四个差分/八个伪差分模拟输入通道，可以配
置为缓冲或无缓冲模式。在缓冲模式下(配置寄存器中的
BUF位设置为1)，输入通道馈入缓冲放大器的高阻抗输入
级。因此，输入端能够耐受较大的源阻抗，适合与外部阻
性传感器直接相连，例如应变计或电阻式温度检测器
(RTD)等。
当BUF = 0时，器件以无缓冲模式工作。这将导致较高的模
拟输入电流。请注意，该无缓冲输入路径向驱动源提供一
个动态负载。因此，输入引脚上的电阻与电容组合可能会
引起增益误差，具体取决于驱动ADC输入的信号源输出阻
抗。表26显示了为防止在20位分辨率水平时产生增益误
差，无缓冲模式下、增益为1时外部电阻/电容的容许值。
表26. 20位分辨率条件下，无增益误差的外部RC组合
C (pF)
50
100
500
1000
5000
R (Ω)
1.4 k
850
300
230
30
缓冲模式下，绝对输入电压范围限于AGND + 250 mV至
AVDD – 250 mV之间。设置共模电压时必须小心，确保不要
超过这些限值；否则，线性度和噪声性能将下降。
无缓冲模式下，绝对输入电压包含AGND – 50 mV至AVDD +
50 mV之间的电压。负绝对输入电压限值为监控相对于AGND
的真双极性小信号提供了条件。
可编程增益阵列(PGA)
如果使能增益级，缓冲器输出将施加于PGA的输入端。
PGA的存在意味着小幅度信号可以在AD7193内放大，同时
仍然保持出色的低噪声性能。例如，当增益设置为128
时，均方根噪声典型值为11 nV；在输出数据速率为4.7 Hz
时，这相当于22.7位有效分辨率或20位无噪声分辨率。
模拟输入范围必须限制在±(AVDD – 1.25 V)/增益以内，因为
PGA需要一定的裕量。因此，如果VREF = AVDD = 5 V，则可
施加于AD7193的最大模拟输入为0 - 3.75 V/增益(单极性模
式)或±3.75 V/增益(双极性模式)。
基准电压
对于基准电压通道，该ADC具有完全差分输入能力。此
外，用户可以从两种外部基准电压选项中选择其一
(REFIN1(±)或REFIN2(±))。使用配置寄存器中的REFSEL位
可以选择AD7193的基准电压源。REFIN2(±)引脚具有双重
作用：既可以用作两个通用输出引脚，也可以用作基准电
压引脚。当REFSEL位设置为1时，这些引脚自动用作基准
电压引脚。
这些差分输入的共模电压范围为AGND至AVDD。标称基准
电压REFIN(REFINx(+) − REFINx(−))为AVDD，但AD7193可
以采用1 V至AVDD范围内的基准电压工作。如果应用中模拟
输入端的传感器的激励电压或激励电流也为器件提供基准
电压，则可以消除激励源中低频噪声的影响，其原因是应
用是比率式的。如果在非比率式应用中使用AD7193，应使
用低噪声基准电压源。
基准电压输入是无缓冲式；因此，过大的RC源阻抗会导致
增益误差。建议基准电压输入使用与表26中类似的RC值。
如果从外部电阻获取基准输入电压，则意味着基准电压输
入端具有很大的外部源阻抗。对于这种电路配置，不推荐
在REFINx引脚上进行外部去耦。相反，如果基准电压输入
端使用大去耦电容，则不能与基准电压输入端串联电阻。
对于AD7193，建议使用的2.5 V基准电压源包括ADR421和
ADR431，二者均为低噪声基准电压源。这些基准电压源
允许REFINx(+)上使用去耦电容，而且不会给系统带来增
益误差。图23所示为ADR421与AD7193之间的建议连接。
利用配置寄存器中的G2位至G0位，可以将AD7193的增益
设置为1、8、16、32、64或128。因此，采用2.5 V外部基准
电压源时，单极性范围为0 mV - 19.53 mV至0 V - 2.5 V，双
极性范围则为±19.53 mV至±2.5 V。
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ADR421
AVDD
2
0.1µF
10µF
4
VIN
VOUT 6
GND
TRIM 5
AD7193
REFINx(+)
4.7µF
REFINx(–)
图23. ADR421与AD7193的连接
08367-124
模拟输入通道
AD7193
基准电压检测
AD7193含有片内检测电路，可以检测器件是否存在用于转
换或校准的有效基准电压。将配置寄存器中的REFDET位
设 置 为 1， 可 以 使 能 此 特 性 。 如 果 选 定 的 REFINx(+)与
REFINx(–)引脚之间的电压低于0.3 V，则AD7193判断它不再
存在有效的基准电压。此时，状态寄存器中的NOREF位设
置为1。当选定的REFINx(+)与REFINx(–)引脚之间的电压
高于0.6 V，则AD7193检测存在有效的基准电压，因此NOREF
位设置为0。当选定的REFINx(+)与REFINx(−)引脚之间的
电压在0.3 V至0.6 V之间时，NOREF位的操作不定。
如果AD7193正在执行正常转换，而NOREF位变为有效，
则转换结果将为全1。因此，并无必要在执行转换时持续
监视NOREF位的状态，只需在从ADC数据寄存器读取的转
换结果为全1时验证其状态。
如果AD7193正在执行失调或满量程校准，而NOREF位变
为有效，则将禁止相应校准寄存器更新，以免这些寄存器
载入错误的系数，同时状态寄存器的ERR位会置1。如果用
户不愿意每次执行校准时都要验证是否存在有效的基准电
压源，则应在校准周期结束时检查ERR位的状态。
双极性/单极性配置
AD7193的模拟输入端可以接受单极性或双极性输入电压范
围。双极性输入范围并不表示该器件可以耐受相对于系统
AGND的负电压。在伪差分模式下，信号以AINCOM为基
准，而在差分模式下，信号以差分对的负输入为基准。例
如，如果AINCOM为2.5 V，AD7193 AIN1模拟输入端配置为
单极性模式，并且增益为2，则采用2.5 V基准电压源时，
AIN1引脚的输入电压范围为2.5 V至3.75 V。
如果AINCOM为2.5 V，AD7193 AIN1模拟输入端配置为双极
性模式，并且增益为2，则AIN1引脚的模拟输入范围为
1.25 V至3.75 V。双极性/单极性选项可通过对配置寄存器中
的U/B位进行编程来选择。
数据输出编码
当ADC配置为单极性工作模式时，输出码为自然(直接)二
进制码；零差分输入电压对应的码为000…000，中间电平
电压对应的码为100...000，满量程输入电压对应的码为
111...111。任意模拟输入电压的输出码可以表示为：
输出码 = (2N × AIN × 增益 )/VREF
当ADC配置为双极性工作模式时，输出码为偏移二进制
码；负满量程电压对应的码为000...000，零差分输入电压
对 应 的 码 为 100...000， 正 满 量 程 输 入 电 压 对 应 的 码 为
111...111。任意模拟输入电压的输出码可以表示为：
输出码 = 2N – 1 × [(AIN × 增益 /VREF) + 1]
其中：
AIN为模拟输入电压。
增益为PGA设置(1至128)。
N = 24。
激励电流
AD7193内置两个500 nA恒流发生器，一个提供从AVDD到
AIN(+)的源电流，一个提供从AIN(−)到AGND的吸电流。
这些电流切换至选定的模拟输入对。两种电流或开或关，
取决于配置寄存器中的激励电流使能(激励)位。
在模拟输入通道上执行测量操作之前，可以利用这些电流
来确认外部传感器是否正常工作。接通激励电流后，电流
流入外部传感器电路，然后便可在模拟输入通道上测量输
入电压。因为这些电流必须给所有外部电容充电，所以使
用激励电流检测开路状况需要一定的时间。
检测到故障状况有以下几种原因：可能前端传感器开路或
者过载，或者缺少基准电压，以及状态寄存器中的NOREF
位置1，导致数据钳位在全1。做出判断之前，用户必须检
查以上三种情况。
如果测得的电压为0 V，则可能是传感器短路。如果缓冲模拟
输入并禁用斩波，则电流源可以在正常绝对输入电压范围
内工作。
通道序列器
AD7193内置一个通道序列器，它可在多通道应用中简化与
器件的通信。该序列器还能优化器件的通道吞吐量，因为
它会以最佳速率切换通道，而不是等待通过SPI接口传来
的指令。
利用配置寄存器中的CH0位至CH7位可以使能所需模拟输
入通道。模拟输入必须利用配置寄存器中的伪位，针对差
分模式或伪差分模式进行配置。温度传感器通过配置中的
TEMP位使能。还可利用配置寄存器中的短路位选择内部
短路。
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AD7193
数字接口
在连续转换模式下，ADC按顺序选择各使能通道，然后在
该通道上执行转换。当各通道可提供有效转换结果时，
DOUT/RDY引脚会给出提示。使能多个通道时，状态寄存
器的内容应附加到该24位字上，以便用户识别各转换对应
的通道。状态寄存器的四个LSB表示对应的转换通道。表
23和表24显示差分模式和伪差分模式下的通道选项，以及
状态寄存器中对应的通道ID值。为了将状态寄存器值附加
于转换结果，应将模式寄存器中的DAT_STA位设置为1。
如“片内寄存器”部分所述，AD7193的可编程功能由一系列
片内寄存器控制。数据通过器件的串行接口写入这些寄存
器。此接口还提供对这些片内寄存器的读取访问。
与该器件的所有通信均必须以对通信寄存器的写操作开
始。上电或复位之后，器件期待对其通信寄存器执行写操
作。写入此寄存器的数据决定下一个操作是读操作还是写
操作，以及此读操作或写操作发生在哪一个寄存器上。因
此，要对器件的其它任何寄存器写入数据，需先对通信寄
存器执行写操作，然后对选定的寄存器执行写操作；对其
它寄存器的读操作(选择连续读取模式除外)是以对通信寄
存器的写操作开始，然后是对选定的寄存器执行读操作。
如果使能多个通道，则每次切换通道时，ADC会给滤波器
留出完整的建立时间，以便产生有效转换结果。AD7193将
通过以下序列自动处理这种状况：
1.
2.
3.
4.
5.
选择某个通道时，调制器和滤波器将复位。
AD7193允许完整的建立时间以产生有效转换结果。
DOUT/RDY会在有效转换结果可用时给出提示。
AD7193选择下一个使能通道，并在该通道上执行转换。
当ADC在下一个通道上执行转换时，用户可以读取数据
寄存器。
AD7193的串行接口包含四个信号：CS、DIN、SCLK和
DOUT/RDY。DIN线路用于将数据传输至片内寄存器中，
DOUT/RDY则用于从片内寄存器中获取数据。SCLK是器
件 的 串 行 时 钟 输 入 ， 所 有 数 据 传 输 (无 论 是 DIN上 还 是
DOUT/RDY上)均与SCLK信号相关。
DOUT/RDY引脚也可用作数据就绪信号；当输出寄存器中
有新数据字可用时，该线路变为低电平。对数据寄存器的
读操作完成时，该线路复位为高电平。数据寄存器更新之
前，该线路也会变为高电平，以提示此时不应读取器件，
确保寄存器正在更新时不会发生数据读取操作。CS用于选
择器件，在多个器件与串行总线相连的系统中，它可以用
于对AD7193进行解码。
从所有使能通道读取有效转换结果所需的时间等于：
tSETTLE × 使能通道数
例如，如果选择sinc4滤波器、禁用斩波且禁用零延迟，则
每个通道的建立时间等于：
tSETTLE = 4/fADC
其中，fADC为连续转换单一通道时的输出数据速率。
因此，读取所有使能通道所需时间为：
(4× 使能通道数 )/fADC
RDY
CHANNEL A
CHANNEL B
1/fADC
图24. 通道序列器
CHANNEL C
08367-060
CONVERSIONS
图3和图4显示了与AD7193进行接口的时序图，其中CS用
于解码该器件。图3显示对AD7193的输出移位寄存器执行
读操作的时序，图4显示对输入移位寄存器执行写操作的
时序。即使在第一次读操作之后DOUT/RDY线路返回到高
电平，也可以多次从数据寄存器中读取同一个字。不过，
必须确保在下一输出更新发生之前，这些读操作已完成。
连续读取模式下，只能从数据寄存器读取一次。
将CS与低电平相连时，串行接口可以在三线模式下工作。
这 种 情 况 下 ， SCLK、 DIN和 DOUT/RDY线 路 用 于 与
AD7193通信。可以用RDY位或引脚监控转换是否结束。这
种方案适合与微控制器进行接口。如果CS需要用作解码信
号，可以从端口引脚中产生该信号。在微控制器接口应用
中，建议在每两次数据传输之间将SCLK置为高电平。
Rev. D | Page 34 of 56
AD7193
CS也可以用作帧同步信号，这种方案适用于DSP接口。此
时，由于在DSP中，CS一般出现在SCLK的下降沿之后，因
此第一位(MSB)会被CS有效地送出。只要遵守时序数要
求，SCLK便可在数据转换之间继续运行。
对DIN输入写入一连串的1，可以复位串行接口。如果在至
少40个串行时钟内持续向AD7193 DIN线路写入逻辑1，该
串行接口便会复位。当产生软件错误或系统故障，继而导
致接口时序错误时，这种方法可确保将接口复位到已知状
态。复位使接口返回到期待对通信寄存器执行写操作的状
态。该操作会将所有寄存器的内容复位到其上电值。复位
后，用户应等待500 μs再访问串行接口。
AD7193可以配置为连续转换模式或单次转换模式(参见图25
至图27)。
单次转换模式
单次转换模式下，AD7193在完成转换后处于关断模式。将
模式寄存器中的MD2、MD1和MD0分别设置为0、0、1，
便可启动单次转换，此时AD7193将上电，执行单次转换，
然后返回关断模式。片内振荡器上电需要大约1 ms。
DOUT/RDY变为低电平表示转换完成。从数据寄存器中读
取数据字后，DOUT/RDY变为高电平。如果CS为低电平，
DOUT/RDY将保持高电平，直到又一次启动并完成转换为
止。如果需要，即使DOUT/RDY已变为高电平，也可以多
次读取数据寄存器。
如果使能了多个通道，ADC将依次选择各使能通道，并在
该通道上执行转换。开始转换后，DOUT/RDY变为高电平
并保持该状态，直到获得有效转换结果为止。一旦获得转
换结果，DOUT/RDY便会变为低电平。然后，ADC选择下
一个通道并开始转换。在执行下一转换过程中，用户可以
读取当前的转换结果。下一转换完成后，数据寄存器便会
更新；因此，用户读取转换结果的时间有限。ADC在各选
择通道上均完成一次转换后，便会返回关断模式。
如果模式寄存器中的DAT_STA位设置为1，则每次执行数
据读取时，状态寄存器的内容将与转换结果一同输出。状
态寄存器的四个LSB表示对应的转换通道。
CS
DIN
0x08
0x280060
0x58
DATA
08367-061
DOUT/RDY
SCLK
图25. 单次转换
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AD7193
连续转换模式
连续转换模式是上电后的默认转换模式。AD7193连续进行
转换，每次完成转换后，状态寄存器中的RDY位变为低电
平。如果CS为低电平，则完成一次转换时，DOUT/RDY线
路也会变为低电平。若要读取转换结果，用户需要写入通
信寄存器，指示下一操作为读取数据寄存器。从数据寄存
器中读取数据字后，DOUT/RDY变为高电平。如需要，用
户可以多次读取该寄存器。但是，用户必须确保在下一转
换完成时，不要对数据寄存器进行访问，否则，新的转换
结果将丢失。
如果使能了多个通道，ADC将连续循环选择各使能通道，
每次循环均会在每个通道上执行一次转换。一旦获得转换
结果，就会立即更新数据寄存器。每次获得转换结果时，
DOUT/RDY引脚均会变为低电平。然后，用户可以读取转
换结果，同时ADC在下一个使能通道上执行转换。
如果模式寄存器中的DAT_STA位设置为1，则每次执行数
据读取时，状态寄存器的内容将与转换结果一同输出。状
态寄存器指示对应的转换通道。
CS
0x58
0x58
DIN
DATA
DATA
08367-062
DOUT/RDY
SCLK
图26. 连续转换
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AD7193
连续读取
若要退出连续读取模式，必须在RDY引脚为低电平时将指
令01011000写入通信寄存器。在连续读取模式下，ADC会
监视DIN线路上的活动，以便接收退出连续读取模式的指
令。此外，如果DIN上连续出现40个1，ADC将复位。因
此，在连续读取模式下，DIN应保持低电平，直到有指令
将要写入该器件。
可以对AD7193进行配置，使得每次转换完成后，转换结果
自动置于DOUT/RDY线路上，而无需每次写入通信寄存器
以访问数据。将01011100写入通信寄存器后，用户只需为
ADC提供适当的SCLK周期数，这样当转换完成时，转换
字便会自动置于DOUT/RDY线路上。ADC应配置为连续转
换模式。
如果使能了多个通道，ADC将连续依次选择各使能通道，
并在所选通道上执行一次转换。当获得转换结果时，
DOUT/RDY便会变为低电平。当用户施加足够多的SCLK
脉冲时，数据便会自动置于DOUT/RDY引脚上。如果模式
寄存器中的DAT_STA位设置为1，状态寄存器的内容将与
转换结果一同输出。状态寄存器指示对应的转换通道。
当DOUT/RDY变为低电平，提示转换已结束时，必须为
ADC提供足够的SCLK周期数。然后，数据转换结果便会
置于DOUT/RDY线路上。读取转换结果后，DOUT/RDY返
回到高电平，直到获得下一转换结果为止。这种模式下，
数据只能被读取一次，而且用户必须确保在下一转换完成
前读取数据字。如果在下一转换完成之前，用户尚未读取
转换结果，或者为AD7193提供的串行时钟数不足以完成对
转换字的读取，则当下一转换完成时，串行输出寄存器将
复位，新转换结果将置于输出串行寄存器中。
CS
0x5C
DIN
DATA
DATA
DATA
08367-063
DOUT/RDY
SCLK
图27. 连续读取
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AD7193
复位
使能奇偶校验
对AD7193连续写入1，可以使该器件的电路和串行接口复
位。执行复位需要40个连续1，这将复位逻辑、数字滤波
器和模拟调制器，从而所有片内寄存器复位为默认值。上
电时会自动执行复位操作。启动复位操作后，用户必须等
待500 μs才能访问片内寄存器。如果SCLK线路上的噪声导致
串行接口失去同步，则需要执行复位以恢复同步功能。
将模式寄存器中的ENPAR位设置为1，可以使能奇偶校
验。使能奇偶校验功能时，状态寄存器的内容必须与各24
位转换结果一同传输。要将状态寄存器的内容附加到各转
换结果读取数据上，应将模式寄存器中的DAT_STA位设置
为1。对于各转换结果读取数据，状态寄存器中的奇偶校
验位可进行编程设置，使得24位数据字中传输的1的总数
为偶数。因此，若24位转换结果含有11个1(二进制)，则奇
偶校验位将设置为1，使得串行传输中1的总数为偶数。如
果微处理器接收到奇数个1，则说明所接收的数据已受损。
系统同步
利用SYNC输入，用户可以复位调制器和数字滤波器，而
不会影响器件的任何设置条件。因此，用户可以从已知时
间点，即SYNC上升沿开始采集模拟输入的样本。为实现
同步功能，SYNC需要变为低电平并至少保持四个主时钟
周期。
如果多个AD7193器件利用一个公共主时钟工作，则可以让
这些器件同步，使其数据寄存器同时更新。SYNC引脚上
的下降沿使数字滤波器和模拟调制器复位，并将AD7193置
于一致的已知状态。在SYNC引脚为低电平期间，AD7193
保持该状态。在SYNC上升沿，调制器和滤波器离开复位
状态；在下一时钟沿，器件再次开始采集输入样本。在使
用多个AD7193器件的系统中，向SYNC引脚施加一个公共
信号会使这些器件的操作同步。这一般在各AD7193已执行
自身的校准或已将校准系数载入其校准寄存器之后完成。
这样，所有AD7193的转换结果将同步。
该器件在SYNC由低到高跃迁之后的主时钟下降沿离开复
位状态。因此，当同步多个器件时，SYNC引脚应在主时
钟上升沿变为高电平，确保所有器件均在主时钟下降沿开
始采样。如果SYNC引脚没有在充足的时间内变为高电
平，则器件之间可能相差一个主时钟周期，即对于不同器
件，获得转换结果的时刻最多相差一个主时钟周期。
SYNC引脚也可以用作启动转换命令。这种模式下，SYNC
的上升沿启动转换，RDY的下降沿指示转换已完成。每次
数据寄存器更新时，必须预留滤波器的建立时间。例如，
如果ADC配置为使用sinc4滤波器，禁用零延迟且禁用斩
波，则建立时间等于4/fADC，其中fADC为单个通道上连续转
换时的输出数据速率。
奇偶检验功能并不确保能检测出所有错误。例如，如果有
两位数据受损，则微处理器仍可能会收到偶数个1，此时
便无法检测出错误状况。
时钟
AD7193内置一个4.92 MHz片内时钟，其容差为±4%。可以
使用该内部时钟或某一外部晶振/时钟作为AD7193的时钟
源。时钟源通过模式寄存器中的CLK1和CLK0位选择。使
用外部晶振时，必须将其连接在MCLK1和MCLK2引脚
上。晶振制造商会提供晶振所需负载电容的建议值。
AD7193的MCLK1和MCLK2引脚的电容典型值为15 pF。使用
外部时钟源时，必须将其与MCLK2引脚相连，MCLK1引
脚可保持悬空。
该内部时钟也可以通过MCLK2引脚提供。当应用中使用多
个ADC，并且这些器件必须同步时，这种方法很有用。一
个器件的内部时钟可以用作系统中所有ADC的时钟源。使
用公共时钟时，对所有器件施加公共复位信号，或者用脉
冲驱动SYNC引脚，便可使所有器件同步。
电桥关断开关
在应变计和称重传感器等电桥应用中，电桥本身会消耗系
统中的大部分电流。例如，采用5 V电源激励时，350 Ω称重
传感器需要15 mA电流。为降低系统功耗，可以利用电桥关
断开关来断开电桥(当它不用时)。图22显示了电桥关断开
关的使用方法。该开关可以承受30 mA的连续电流，导通电
阻最大值为10 Ω。
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AD7193
温度传感器
AD7193内置一个温度传感器。可以利用配置寄存器中的
TEMP位来选择温度传感器。如果TEMP位设置为1，就会
使能温度传感器。理论上，使用温度传感器并选择双极性
模式时，如果温度为0 K(开尔文)，器件应返回0x800000码。
为使传感器发挥最佳性能，需要执行单点校准。因此，应
记录25°C时的转换结果并计算灵敏度。灵敏度约为2815码
/°C。温度传感器的计算公式为：
温度 (K) = (转换结果 − 0x800000)/2815 K
温度 (°C) = 温度 (K) − 273
单点校准之后，内部温度传感器的精度典型值为±2℃。
逻辑输出
AD7193有四个通用数字输出：P0、P1、P2和P3。这些输
出通过GPOCON寄存器中的GP32EN和GP10EN位使能。这
些引脚可以通过GPOCON寄存器中的P0DAT至P3DAT位拉
高或拉低，即引脚的值由P0DAT至P3DAT位的设置决定。
这 些 引 脚 的 逻 辑 电 平 由 AV D D 而 不 是 DV D D 决 定 。 读 取
GPOCON寄存器时，P0DAT至P3DAT位反映引脚的实际
值，可用于短路检测。
可以用这些引脚驱动外部电路，如外部多路复用器等。当
使用外部多路复用器来提高通道数时，多路复用器逻辑引
脚可以通过AD7193通用输出引脚进行控制。通用输出引脚
可以用来选择有效的多路复用器引脚。由于多路复用器的
操作独立于AD7193，因此每次切换多路复用器通道时，均
应利用SYNC引脚或写入模式/配置寄存器来复位AD7193的
调制器和滤波器。
校准
AD7193提供四种校准模式。用户可通过对模式寄存器内的
模式位进行编程来选择校准模式。这些模式是内部零电平
校准、内部满量程校准、系统零电平校准和系统满量程校
准。只要正确设置模式寄存器中的MD2至MD0位，便可随
时执行校准。增益改变时，应执行校准。每次转换完成
后，ADC转换结果需利用ADC校准寄存器进行调整，然后
写入数据寄存器。转换结果先减去失调校准系数，然后乘
以满量程系数。
为启动校准，必须将适当的值写入MD2至MD0位。启动校
准后，DOUT/RDY引脚和状态寄存器中的RDY位变为高电
平。校准完成时，相应校准寄存器的内容会更新，状态寄
存器中的RDY位复位，DOUT/RDY引脚返回到低电平(如
果为CS低电平)，并且AD7193返回空闲模式。
内部零电平或满量程校准期间，各零输入和满量程输入自
动与ADC输入引脚内部相连。然而，系统校准则要求在启
动校准模式之前，将系统零电平电压和系统满量程电压施
加于ADC引脚，这样可以消除ADC的外部误差。
从操作上来看，校准就像另一次ADC转换。如果需要，零
电平校准必须总是在满量程校准之前执行。对系统软件进
行设置，以监视状态寄存器中的RDY位或DOUT/RDY引
脚，进而通过一个轮询序列或中断驱动的例行程序确定校
准何时结束。
斩波禁用时，内部零电平校准和系统零电平校准所需的时
间均等于建立时间tSETTLE(sinc4滤波器为4/fADC，sinc3滤波器
为3/fADC)。
斩波使能时，无需执行内部零电平校准，因为ADC本身会
持续使失调保持最低。不过，如果执行内部零电平校准，
则所需时间为建立时间tSETTLE(2/fADC)。同样，完成系统零电
平校准也需要tSETTLE的时间。
为执行内部满量程校准，满量程输入电压会自动与此校准
选定的模拟输入端相连。增益为1时，内部满量程校准所
需的时间等于tSETTLE。对于更高增益，内部满量程校准需要
2 × tSETTLE的时间。每次更改一个通道的增益时，均建议执行
满量程校准，从而使满量程误差最小。
系统满量程校准需要tSETTLE的时间。斩波禁用时，零电平校
准(内部或系统零电平)应在系统满量程校准启动之前执行。
内部零电平校准、系统零电平校准和系统满量程校准可以
在任何输出数据速率下执行。内部满量程校准可以在滤波
器字FS[9:0]能被16整除的任何输出数据速率下执行，FS
[9:0]指写入模式寄存器FS9位至FS0位的10位字的十进制等
效值。因此，斩波禁用时，内部满量程校准可以在10 Hz或
50 Hz等输出数据速率下执行。使用这些较低的输出数据速
率可以获得更高的校准精度。
Rev. D | Page 39 of 56
AD7193
失调误差典型值为±150 μV/增益。如果更改增益，建议执行
校准。零电平校准(内部或系统零电平校准)可将失调误差
降至与噪声相当。
AD7193的增益误差经过工厂校准，校准条件如下：增益
为1，采用5 V电源，温度为室温。校准之后，5 V时的增益
误差典型值为±0.001%。表27显示了不同增益设置的典型
未校准增益误差。
表27. 典型预校准增益误差与增益的关系
增益
8
16
32
64
128
预校准增益误差(%)
−0.11
−0.20
−0.23
−0.29
−0.39
增益为1时，内部满量程校准可将增益误差典型值降至
±0.001%。对于更高增益，当AVDD等于或高于4.75 V时，经
过内部满量程校准之后的增益误差典型值为±0.003%。当
AVDD小于4.75 V时，经过内部满量程校准之后的增益误差典
型值为±0.005%。
如果AVDD小于4.75 V，则执行内部满量程校准时必须将CLK_
DIV位置1。结果使校准时间增加2倍。执行内部满量程校
准时，使能斩波并使用较低的输出数据速率，可以进一步
提高校准精度。
无论模拟电源电压为何值，系统满量程校准均可将增益误
差降至与噪声相当。
用户可以访问AD7193的片内校准寄存器，通过微处理器读
取器件的校准系数，以及写入自己在EEPROM中预先存储
的校准系数。可以随时读取这些寄存器。不过，写入寄存
器时，ADC必须处于关断模式或空闲模式。校准寄存器中
的值为24位。也可以使用这些寄存器操控器件的范围和
失调。
Rev. D | Page 40 of 56
AD7193
数字滤波器
AD7193在数字滤波器方面拥有很大的灵活性。该器件具有
五个滤波器选项。器件可以采用sinc3或sinc4 滤波器工作，
可以使能或禁用斩波，也可使能零延迟。最后，可在sinc
滤波器之后放置一个均值模块，从而实现快速建立模式。
所选的滤波器会影响输出数据速率、建立时间和50 Hz/60 Hz
抑制性能。下面详细介绍每种滤波器，同时指出每个滤波
器选项可用的输出数据速率。同时还会讨论滤波器响应、
建立时间及50 Hz/60 Hz抑制性能。
在单个通道上进行转换且发生阶跃变化时，ADC不会检测
出模拟输入的变化。因此它会以设定的输出数据速率继续
输出转换结果。然而，在输出数据精确反映模拟输入之
前，至少要经过四次转换。如果在ADC处理转换过程中发
生阶跃变化，则ADC将在阶跃变化之后执行五次转换，以
产生完全建立的结果。
ANALOG
INPUT
FULLY
SETTLED
AD7193上电时，会默认选择sinc4滤波器，并禁用斩波。该
滤波器在整个输出数据速率范围内具有出色的噪声性能。
同时还提供最佳50 Hz/60 Hz抑制性能，但建立时间较长。
ADC
OUTPUT
08367-026
SINC4滤波器(禁用斩波)
1/fADC
图30. 模拟输入的异步阶跃变化
ADC
sinc 滤波器的3 dB频率等于：
4
MODULATOR
SINC3/SINC4
f3dB = 0.23 × fADC
POST FILTER
08367-024
CHOP
表28以部分示例，展示了FS[9:0]值与相应的输出数据速率
和建立时间之间的关系。
图28. Sinc 滤波器(斩波禁用)
4
Sinc 输出数据速率/建立时间
4
表28. 输出数据速率与相应的建立时间示例
输出数据速率(ADC连续转换时，单一通道上提供转换结
果的速率)等于：
fADC = fCLK/(1024 × FS[9:0])
其中：
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
sinc4滤波器的建立时间等于：
tSETTLE = 4/fADC
建立时间(ms)
400
80
66.6
将模式寄存器中的单通道位设置为1(11位)可使能零延迟。
在零延迟模式下，每次转换均有完整建立时间。因此，在
单个通道上进行转换或者在多个通道上进行转换的转换时
间是恒定的。用户不需要考虑通道切换对输出数据速率的
影响。在使能通道序列器时，AD7193会自动在零延迟模式
下工作。
输出数据速率等于
通道切换时，调制器和滤波器将复位。切换通道后，需要
为第一次转换留出足够的建立时间。接下来在这个通道上
的转换会以1/fADC的速率进行。
CHANNEL A
CHANNEL B
CH A CH A CH A
fADC = 1/tSETTLE = fCLK/(4 × 1024 × FS[9:0])
其中：
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
CH B CH B CH B
1/fADC
08367-025
CONVERSIONS
输出数据速率(Hz)
10
50
60
Sinc4零延迟
输出数据速率的编程范围为4.7 Hz至4800 Hz，即FS[9:0]的值
范围为1至1023。
CHANNEL
FS[9:0]
480
96
80
图29. Sinc 通道切换
4
Rev. D | Page 41 of 56
AD7193
当模拟输入不变或者通道发生变化时，将以恒定的输出数
据速率提供有效的转换结果。在单通道上进行转换且模拟
输入发生阶跃变化时，如果阶跃变化与转换过程同步，则
ADC会继续输出完全建立的转换结果。如果阶跃变化不同
步，则ADC会输出一个未完全建立的转换结果(见图31)。
图33所示为FS[9:0]设为80、主时钟为4.92 MHz时的频率响应。
禁用零延迟时，输出数据速率为60 Hz，使能零延迟时为
15 Hz。假设主时钟保持稳定，则sinc4滤波器可提供120 dB
(最小值)的60 Hz (±1 Hz)抑制性能。
0
–10
ANALOG
INPUT
–20
FULLY
SETTLED
08367-027
1/fADC
图31. Sinc 4零延迟操作
FILTER GAIN (dB)
–30
ADC
OUTPUT
–40
–50
–60
–70
–80
–90
表29所示为输出数据速率与相应的FS值示例。
表29. 输出数据速率与相应的建立时间示例(零延迟)
–110
FS[9:0]
480
96
80
–120
建立时间(ms)
400
80
66.6
60
90
120
当FS[9:0]设为480、主时钟为4.92 MHz时，可同时获得50 Hz
和60 Hz的抑制性能。禁用零延迟时，输出数据速率为10 Hz，
使能零延迟时为2.5 Hz。假设主时钟保持稳定，则sinc4滤波器
可提供120 dB(最小值)的50 Hz(±1 Hz)及60 Hz(±1 Hz)抑制性能。
0
–10
–20
–30
–10
–40
FILTER GAIN (dB)
0
–20
–30
–40
–50
–50
–60
–70
–80
–60
–90
–70
–100
–80
–110
–90
–120
–100
0
30
60
90
120
FREQUENCY (Hz)
图34. Sinc 4滤波器响应(FS[9:0] = 480)
25
50
75
100
125
FREQUENCY (Hz)
150
08367-028
–110
0
150
图33. Sinc 4滤波器响应(FS[9:0] = 80)
图32所示为sinc4滤波器在FS[9:0]设为96、主时钟为4.92 MHz
时的频率响应。在禁用零延迟的情况下，输出数据速率等于
50 Hz。在使能零延迟的情况下，输出数据速率等于12.5 Hz。
假设主时钟保持稳定，则sinc4滤波器可提供120 dB(最小值)
以上的50 Hz(±1 Hz)抑制性能。
FILTER GAIN (dB)
30
FREQUENCY (Hz)
Sinc4 50 Hz/60 Hz抑制
–120
0
图32. Sinc 4滤波器响应(FS[9:0] = 96)
Rev. D | Page 42 of 56
150
08367-030
输出数据速率(Hz)
2.5
12.5
15
08367-029
–100
AD7193
也可以利用模式寄存器中的REJ60位，实现50 Hz/60 Hz同时
抑制。当FS[9:0]设为96且REJ60设为1时，陷波频率为50 Hz
和60 Hz。
禁用零延迟时，输出数据速率为50 Hz，使能零延迟时为
12.5 Hz。图35所示为sinc4滤波器的频率响应。假设4.92 MHz
主时钟保持稳定，则该滤波器可提供82 dB(最小值)的50 Hz
±1 Hz及60 Hz±1 Hz抑制性能。
tSETTLE = 3/fADC
3 dB频率等于
f3dB = 0.272 × fADC
表30给出了部分FS设置以及相应的输出数据速率和建立时
间示例。
表30. 输出数据速率与相应的建立时间示例
0
FS[9:0]
480
96
80
–10
–20
–30
–40
输出数据速率(Hz)
10
50
60
建立时间(ms)
300
60
50
通道切换时，调制器和滤波器将复位。通道发生变化后，
需要为第一次转换留出完整的建立时间(见图37)。接下来
在这个通道上的转换会以1/fADC的速率进行。
–50
–60
–70
–80
–90
–110
CONVERSIONS
0
25
50
75
100
125
150
FREQUENCY (Hz)
图35. Sinc 滤波器响应(FS[9:0] = 96, REJ60 = 1)
CH B
图37. Sinc 通道切换
SINC 滤波器(禁用斩波)
可以用sinc3滤波器代替sinc4滤波器。滤波器通过模式寄存
器中的SINC3位来选择。当SINC3位设置为1时，选择sinc3
滤波器。
该滤波器采用最高1 kHz的输出数据速率时，具有良好的噪
声性能。其建立时间和50 Hz/60 Hz(±1 Hz)抑制性能属于中
等水平。
在单个通道上进行转换且发生阶跃变化时，ADC不会检测
出模拟输入的变化。因此它会以设定的输出数据速率继续
输出转换结果。然而，在输出数据精确反映模拟输入之
前，至少要经过三次转换。如果在ADC处理转换过程中发
生阶跃变化，则ADC将在阶跃变化之后执行四次转换，以
产生完全建立的结果。
ANALOG
INPUT
ADC
FULLY
SETTLED
ADC
OUTPUT
POST FILTER
08367-032
SINC3/SINC4
CH B CH B CH B
3
3
MODULATOR
CH A CH A
1/fADC
4
CHOP
CH A
08367-031
–120
CHANNEL B
CHANNEL A
08367-033
CHANNEL
–100
1/fADC
图36. Sinc 3滤波器(斩波禁用)
图38. 模拟输入的异步阶跃变化
Sinc3输出数据速率和建立时间
输出数据速率(ADC连续转换时，单一通道上提供转换结
果的速率)等于：
fADC = fCLK/(1024 × FS[9:0])
其中：
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
输出数据速率的编程范围为4.7 Hz至4800 Hz，即FS[9:0]的值
范围为1至1023。
Rev. D | Page 43 of 56
08367-034
FILTER GAIN (dB)
建立时间等于
AD7193
Sinc3零延迟
Sinc3 50 Hz/60 Hz抑制
将模式寄存器中的单通道位设置为1(11位)可使能零延迟。
在零延迟模式下，每次转换均有完整建立时间。因此，在
单个通道上进行转换或者在多个通道上进行转换的转换时
间是恒定的。用户不需要考虑通道切换对输出数据速率的
影响。在使能通道序列器时，AD7193会自动在零延迟模式
下工作。
图40所示为sinc3滤波器在FS[9:0]设为96、主时钟等于4.92 MHz
时的频率响应。禁用零延迟时，输出数据速率等于50 Hz，
使能零延迟时为16.7 Hz。假设主时钟保持稳定，则sinc3滤波
器可提供95 dB(最小值)的50 Hz ±1 Hz抑制性能。
0
–10
输出数据速率等于
–20
–30
FILTER GAIN (dB)
fADC = 1/ tSETTLE = fCLK/(3 × 1024 × FS[9:0])
其中：
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
FULLY
SETTLED
–70
–80
–90
0
25
50
75
100
125
150
FREQUENCY (Hz)
08367-036
–110
–120
图40. Sinc 3滤波器响应(FS[9:0] = 96)
0
08367-035
ADC
OUTPUT
–10
–20
图39. Sinc 3零延迟操作
建立时间(ms)
300
60
50
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
30
60
90
120
FREQUENCY (Hz)
图41. Sinc 3滤波器响应(FS[9:0] = 80)
Rev. D | Page 44 of 56
150
08367-037
表31. 输出数据速率与相应的建立时间示例(零延迟)
FILTER GAIN (dB)
–30
表31给出了输出数据速率与相应的FS值示例。
输出数据速率(Hz)
3.3
16.7
20
–60
当FS[9:0]设为80且主时钟等于4.92 MHz时，可实现60 Hz的
抑制性能(见图41)。禁用零延迟时，输出数据速率等于
60 Hz，使能零延迟时为20 Hz。假设主时钟保持稳定，则
sinc3滤波器可提供95 dB(最小值)的60 Hz ±1 Hz抑制性能。
ANALOG
INPUT
FS[9:0]
480
96
80
–50
–100
当模拟输入不变或者通道发生变化时，将以恒定的输出数
据速率提供有效的转换结果。在单通道上进行转换且模拟
输入发生阶跃变化时，如果阶跃变化与转换过程同步，则
ADC会继续输出完全建立的转换结果。如果阶跃变化不同
步，则ADC会输出一个未完全建立的转换结果(见图39)。
1/fADC
–40
AD7193
当FS[9:0]设为480(主时钟= 4.92 MHz)时，可同时获得50 Hz
和60 Hz的抑制性能，如图42所示。禁用零延迟时，输出数
据速率为10 Hz，使能零延迟时为3.3 Hz。sinc3滤波器可提
供100 dB(最小值)的50 Hz ± 1 Hz和60 Hz ± 1 Hz抑制性能。
0
–10
–20
使能斩波时，ADC失调和失调漂移可降至最低。模拟输入
引脚连续换向。在模拟输入引脚沿一个方向连接的情况
下，将为sinc滤波器提供足够的建立时间并记录转换结
s
果。然后，模拟输入引脚反向，并获得另一个建立的转换
结果。对后续转换结果求平均值，使失调降至最低。这种
模拟输入引脚连续换向以及对后续转换结果求均值，使失
调漂移也可以降至最低。使能斩波时，分辨率提高0.5位。
–40
ADC
–50
–60
–70
CHOP
MODULATOR
SINC3/SINC4
POST FILTER
08367-040
FILTER GAIN (dB)
–30
斩波使能(Sinc4滤波器)
–80
–90
图44. 使能斩波
–100
输出数据速率和建立时间(Sinc4斩波使能)
–120
0
30
60
90
120
150
FREQUENCY (Hz)
08367-038
–110
图42. Sinc 3滤波器响应(FS[9:0] = 480)
也可以利用模式寄存器中的REJ60位，实现50 Hz/60 Hz同时
抑制。对于4.92 MHz的稳定主时钟，当FS[9:0]设为96且REJ60
位设为1时，陷波频率为50 Hz和60 Hz。图43所示为sinc3滤
波器在这种配置下的频率响应。假设主时钟保持稳定，50 Hz/
60 Hz(±1 Hz)下的抑制性能超过67 dB(最小值)。
对于sinc4滤波器，输出数据速率等于：
fADC = fCLK/(4 × 1024 × FS[9:0])
其中：
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
FS[9:0]值的变化范围是1至1023；结果实现1.17 Hz至1200 Hz
的输出数据速率。建立时间等于
0
tSETTLE = 2/fADC
–10
表32给出了部分FS[9:0]值以及相应的输出数据速率和建立
时间示例。
–20
–40
–50
表32. 输出数据速率与相应的建立时间示例
–60
FS[9:0]
96
80
–70
–80
–90
–100
–110
–120
0
25
50
75
100
125
FREQUENCY (Hz)
150
08367-039
FILTER GAIN (dB)
–30
图43. Sinc 3滤波器响应(FS[9:0] = 96, REJ60 = 1)
Rev. D | Page 45 of 56
输出数据速率(Hz)
12.5
15
建立时间(ms)
160
133
AD7193
0
通道切换时，调制器和滤波器将复位。切换通道后，将需
要完整的建立时间以产生第一个转换结果。接下来在这个
通道上的转换会以1/fADC的速率进行。
CH B CH B CH B CH B
CH B
1/fADC
–50
–60
–70
–80
–90
图45. 通道切换(Sinc 4使能斩波)
–100
当在单个通道上进行转换且发生阶跃变化时，ADC不会检
测模拟输入的变化；因此，它会以设定的输出数据速率继
续输出转换结果。然而，在输出数据精确反映模拟输入之
前，至少要经过两次转换。如果在ADC处理转换过程中发
生阶跃变化，则ADC将在阶跃变化之后执行三次转换，以
产生完全建立的结果。
ANALOG
INPUT
–110
–120
0
25
50
75
100
125
150
FREQUENCY (Hz)
图47. Sinc 4滤波器响应(FS[9:0] = 96，斩波使能)
把模式寄存器中的REJ60位设为1，可以改善50 Hz/60 Hz抑制
性能。当FS[9:0]设为96且REJ60设为1时，可实现如图48所
示的滤波器响应。输出数据速率不变，但50 Hz/ 60 Hz (±1 Hz)
抑制性能会提高至83 dB(典型值)。
0
FULLY
SETTLED
ADC
OUTPUT
–40
08367-043
CH A CH A
–30
–10
–20
–30
FILTER GAIN (dB)
08367-042
1/fADC
图46. 模拟输入中的异步变化(Sinc 4斩波使能)
f3dB 的截止频率等于
f3dB = 0.24 × fADC
50 Hz/60 Hz抑制(Sinc4斩波使能)
–40
–50
–60
–70
–80
–90
当FS[9:0]设为96且斩波使能时，输出数据速率等于12.5 Hz(主
时钟为4.92 MHz)。结果得到如图47所示的频率响应。斩波
引入的陷波频率为fADC/2的奇数倍。sinc滤波器带来的陷波
以及斩波导致的陷波意味着，在数据速率为12.5 Hz时，可
同时实现50 Hz和60 Hz抑制性能。假设主时钟保持稳定，则
50 Hz/60 Hz ± 1 Hz下的典型抑制性能为63 dB。
Rev. D | Page 46 of 56
–100
–110
–120
0
25
50
75
100
125
150
FREQUENCY (Hz)
图48. Sinc 4滤波器响应(FS[9:0] = 96，斩波使能，REJ60 = 1)
08367-044
CH A
–20
FILTER GAIN (dB)
CONVERSIONS
CHANNEL B
08367-041
CHANNEL
CHANNEL A
–10
AD7193
斩波使能(Sinc3滤波器)
使能斩波时，ADC失调和失调漂移可降至最低。模拟输入
引脚连续换向。在模拟输入引脚沿一个方向连接的情况下，
将为sinc滤波器提供足够的建立时间并记录转换结果。模
拟输入引脚反向，并且获得另一个建立的转换结果。对后
续转换结果求平均值，使失调降至最低。这种模拟输入引
脚连续换向以及对后续转换结果求均值，使失调漂移也可
以降至最低。使能斩波时，分辨率提高0.5位。在斩波使能
情况下，sinc3滤波器适用于处理最高320 Hz的输出数据速率。
如果在单个通道上进行转换且发生阶跃变化，ADC不会检
测出模拟输入的变化；因此，它会以设定的输出数据速率
继续输出转换结果。然而，在输出数据精确反映模拟输入
之前，至少要经过两次转换。如果在ADC处理转换过程中
发生阶跃变化，则ADC将在阶跃变化之后执行三次转换，
以产生完全建立的结果。
ANALOG
INPUT
SINC3/SINC4
1/fADC
POST FILTER
08367-045
MODULATOR
图51. 模拟输入的异步阶跃变化(Sinc 3斩波使能)
f3dB的截止频率等于
图49. 斩波使能(Sinc 3使能斩波)
f3dB = 0.24 × fADC
输出数据速率和建立时间(Sinc3斩波使能)
对于sinc3滤波器，输出数据速率等于：
50 Hz/60 Hz抑制(Sinc3斩波使能)
fADC = fCLK/(3 × 1024 × FS[9:0])
其中：
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
FS[9:0]值的变化范围是1至1023；结果实现1.56 Hz至1600 Hz
的输出数据速率。建立时间等于
当FS[9:0]设为96且斩波使能时，可实现如图52所示的滤波器
响应。对于4.92 MHz的主时钟，输出数据速率等于16.7 Hz。
斩波引入的陷波频率为fADC/2的奇数倍。sinc滤波器带来的
陷波以及斩波导致的陷波意味着，在数据速率为16.7 Hz时，
可同时实现50 Hz和60 Hz抑制性能。假设主时钟保持稳定，
则50 Hz/60 Hz ± 1 Hz下的典型抑制性能为53 dB。
0
–10
tSETTLE = 2/fADC
–20
表33. 输出数据速率与相应的建立时间示例
(斩波使能，Sinc3滤波器)
建立时间(ms)
120
100
通道切换时，调制器和滤波器将复位。切换通道后，将需
要完整的建立时间以产生第一个转换结果。接下来在这个
通道上的转换会以1/fADC的速率进行。
–40
–50
–60
–70
–80
–90
–100
–110
–120
CONVERSIONS
CHANNEL A
CHANNEL B
0
25
50
75
100
125
FREQUENCY (Hz)
CH A
CH A CH A
CH B CH B CH B CH B
1/fADC
图52. Sinc 3滤波器响应(FS[9:0] = 96，斩波使能)
CH B
08367-046
CHANNEL
图50. 通道切换(Sinc 3斩波使能)
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150
08367-048
输出数据速率(Hz)
16.7
20
–30
FILTER GAIN (dB)
FS[9:0]
96
80
08367-047
ADC
CHOP
FULLY
SETTLED
ADC
OUTPUT
AD7193
把模式寄存器中的REJ60位设为1，可以改善50 Hz/60 Hz抑
制性能。当FS[9:0]设为96且REJ60设为1时，可实现如图53
所示的滤波器响应。输出数据速率不变，但50 Hz/ 60 Hz
±1 Hz抑制性能会提高至73 dB(典型值)。
tSETTLE = 1/fADC
表34给出了FS字以及相应的输出数据速率和建立时间示例。
表34. 输出数据速率与相应的建立时间示例
(快速建立模式，Sinc4)
0
–10
FS[9:0]
96
30
6
5
–20
–30
FILTER GAIN (dB)
建立时间等于
–40
–50
–60
均值
16
16
16
16
输出数据速率(Hz)
2.63
8.4
42.1
50.53
建立时间(ms)
380
118.75
23.75
19.79
切换模拟输入通道时，产生有效转换结果不会增加额外的
延迟——器件充当零延迟ADC。
–70
–80
–90
–100
CHANNEL
CHANNEL A
CHANNEL B
–110
50
75
100
125
150
FREQUENCY (Hz)
CH A CH A CH A
CH B CH B CH B CH B CH B CH B
1/fADC
图53. Sinc 3滤波器响应(FS[9:0] = 96，斩波使能，REJ60 = 1)
图55. 快速建立(Sinc 4滤波器)
快速建立模式(Sinc4滤波器)
在快速建立模式下，建立时间接近第一个滤波器陷波频率
的倒数；因此，在接近1/50 Hz或1/60 Hz的输出数据速率下，
用户可以实现50 Hz和/或60 Hz抑制性能。建立时间等于1/输
出数据速率。因此，在单个通道上进行转换或者在多个通
道上进行转换的转换时间是恒定的。切换通道不会增加
延迟。
通过模式寄存器中的AVG1位和AVG0位使能快速建立模
式。在快速建立模式下，在sinc4滤波器之后有一个后置滤
波器。该后置滤波器以2、8或16为基数求均值，具体取决
于AVG1和AVG0位的设置。
当器件在单个通道上进行转换且模拟输入发生阶跃变化
时，ADC不会检测出变化，并继续输出转换结果。如果阶
跃变化与转换同步，则ADC只会输出完全建立的结果。然
而，如果阶跃变化与转换过程不同步，则会立即产生结
果，即未完全建立的转换结果(见图56)。
ANALOG
INPUT
VALID
ADC
OUTPUT
1/fADC
08367-052
25
08367-051
CONVERSIONS
0
08367-049
–120
4
图56. 模拟输入的阶跃变化(Sinc 滤波器)
ADC
MODULATOR
SINC3/SINC4
POST FILTER
08367-050
CHOP
在快速建立模式下，斩波使能和斩波禁用的输出数据速率
是相同的。然而，当斩波使能时，建立时间等于
tSETTLE = 2/fADC
4
图54. 快速建立模式(Sinc 滤波器)
输出数据速率和建立时间(Sinc4滤波器)
斩波禁用时，输出数据速率为
fADC = fCLK/((4 + Avg − 1) × 1024 × FS[9:0])
(1)
因此，如果斩波使能，则选择sinc4滤波器，FS[9:0]设为6，
同时使能以16为基数的均值运算。当主时钟等于4.92 MHz
时，输出数据速率等于42.1 Hz。因此，转换时间等于1/42.10 Hz
或23.75 ms，建立时间等于47.5 ms。
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
Avg 为均值。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
如果AVG1 = AVG0 = 0，则快速建立模式未使能。此时，
方程1不相关。
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AD7193
50 Hz/60 Hz抑制(Sinc4滤波器)
图57所示为FS[9:0]设为6且后置滤波器以16为均值基数时
的频率响应。当主时钟等于4.92 MHz时，输出数据速率为
42.10 Hz。Sinc滤波器使第一个陷波频率为
当FS[9:0]设为30且后置滤波器均值基数为16时，可同时实
现50 Hz/60 Hz抑制。输出数据速率等于8.4Hz，而50 Hz ±
0.5 Hz和60 Hz ± 0.5 Hz下的抑制性能为44 dB(典型值)。
0
fNOTCH = fCLK/(1024 × FS[9:0])
–10
–20
–30
FILTER GAIN (dB)
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
30
0
–10
150
FS字=96且均值基数=16时，也可同时实现50 Hz和60 Hz抑
制；陷波频率为50 Hz。将REJ60位设为1，陷波频率为60 Hz
(见图60)。这种配置下，输出数据速率会降至2.63 Hz，但
50 Hz ± 1 Hz和60 Hz ± 1 Hz下的抑制性能会提高至100 dB(典
型值)。
–40
–50
–60
–70
–80
–90
0
–100
–10
–110
60
90
120
150
图57. 均值+ 抽取滤波器的滤波器响应
(Sinc 4滤波器，FS[9:0] = 6，均值基数=16)
图58所示为FS[9:0]设为5且后置滤波器以16为均值基数时的
滤波器响应。这种情况下，输出数据速率等于50.53 Hz(主时
钟为4.92 MHz)，此时第一滤波器的陷波频率为60 Hz。60 Hz
± 0.5 Hz时的抑制性能等于40 dB(最小值)。
–30
FILTER GAIN (dB)
30
08367-053
–20
0
FREQUENCY (Hz)
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
–10
–20
0
30
60
90
FREQUENCY (Hz)
120
图60. 均值+ 抽取滤波器的滤波器响应
(Sinc 4滤波器，FS[9:0] = 96，均值基数=16)
–30
–40
–50
–60
–70
–80
–90
–100
–110
0
30
60
90
120
FREQUENCY (Hz)
150
08367-058
FILTER GAIN (dB)
120
08367-157
FILTER GAIN (dB)
–30
–120
90
图59. 均值+ 抽取滤波器的滤波器响应
(Sinc 4滤波器，FS[9:0] = 30，均值基数=16)
–20
–120
60
FREQUENCY (Hz)
08367-059
后置滤波器使陷波频率为fNOTCH/Avg(Avg为均值基数)以及
该频率的倍数；因此，当FS[9:0]设为6且后置滤波器均值基
数为16时，sinc滤波器使陷波频率为800 Hz，后置滤波器则
导致陷波频率为50 Hz及其倍数。50 Hz的陷波为一阶陷波，
因此，该陷波并不宽。假设4.92 MHz主时钟保持稳定，这就
意味着50 Hz处可以取得良好的抑制性能。然而，在50 Hz
± 1 Hz频段，抑制性能会显著下降。假设时钟保持稳定，
50 Hz ± 0.5 Hz时的抑制性能为40 dB(最小值)；因此，使用
快速建立模式时，建议采用优质的主时钟源。
图58. 均值+ 抽取滤波器的滤波器响应
(Sinc 4滤波器，FS[9:0] = 5，均值基数=16)
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150
AD7193
快速建立模式下，建立时间接近第一个滤波器陷波的倒
数。因此，在接近1/50 Hz或1/60 Hz的输出数据速率下，用
户可以实现50 Hz和/或60 Hz抑制性能。建立时间等于1/输
出数据速率。因此，在单个通道上进行转换或者在多个通
道上进行转换的转换时间是恒定的。切换通道不会增加
延迟。
通过模式寄存器中的AVG1位和AVG0位可以使能快速建立
模式。在sinc4滤波器之后有一个后置滤波器。该后置滤波
器以2、8或16为基数求均值，具体取决于AVG1和AVG0位
的设置。
当器件在单个通道上进行转换且模拟输入发生阶跃变化
时，ADC不会检测出变化，并继续输出转换结果。当阶跃
变化与转换同步时，ADC只会输出完全建立的结果。然
而，如果阶跃变化与转换过程不同步，则会立即产生未完
全建立的转换结果(见图63)。
ANALOG
INPUT
VALID
ADC
OUTPUT
08367-057
快速建立模式(Sinc3滤波器)
1/fADC
3
图63. 模拟输入的阶跃变化(Sinc 滤波器)
ADC
50 Hz/60 Hz抑制(Sinc3滤波器)
MODULATOR
SINC3/SINC4
图64所示为FS[9:0]设为6且后置滤波器以16为均值基数时的频
率响应。当主时钟为4.92 MHz时，输出数据速率为44.44 Hz。
Sinc滤波器使第一个陷波频率为
POST FILTER
08367-055
图61. 快速建立模式(Sinc 3滤波器)
fNOTCH = fCLK/(1024 × FS[9:0])
输出数据速率和建立时间(Sinc3滤波器)
后置滤波器则使陷波频率为fNOTCH/Avg(Avg为均值基数)及
该频率的倍数。因此，当FS[9:0]设为6且后置滤波器均值基
数为16时，sinc滤波器导致的陷波频率为800 Hz，后置滤波
器导致的陷波频率为50 Hz及其倍数。
斩波禁用时，输出数据速率为
fADC = fCLK/((3 + Avg – 1) × 1024 × FS[9:0])
fADC为输出数据速率。
fCLK为主时钟频率(标称值4.92 MHz)。
Avg为均值。
FS[9:0]为模式寄存器中FS9位至FS0位的十进制等效值。
如果AVG1 = AVG0 = 0，则快速建立模式未使能。此时，
以上方程不相关。
建立时间等于
50 Hz的陷波为一阶陷波，因此，该陷波并不宽。假设
4.92 MHz主时钟保持稳定，这就意味着50 Hz处可以取得良
好的抑制性能。然而，在50 Hz ± 1 Hz频段，抑制性能会显
著下降。假设时钟保持稳定，50 Hz ± 0.5 Hz时的抑制性能
为40 dB(最小值)；因此，使用快速建立模式时，建议采用优
质主时钟源。
tSETTLE = 1/fADC
0
表35给出了部分FS字以及相应的输出数据速率和建立时间
示例。
输出数据速率(Hz)
2.78
8.9
44.44
53.3
FILTER GAIN (dB)
均值
16
16
16
16
–20
–30
表35. 输出数据速率与相应的建立时间示例
(快速建立模式，Sinc3)
FS[9:0]
96
30
6
5
–10
建立时间(ms)
360
112.5
22.5
18.75
–40
–50
–60
–70
–80
–90
–100
如果切换模拟输入通道，产生有效转换结果不会增加额外
的延迟，器件将充当零延迟ADC。
–110
–120
0
30
60
90
120
FREQUENCY (Hz)
CONVERSIONS
CH A
CH A CH A
图64. 均值+ 抽取滤波器的滤波器响应
(Sinc 3滤波器，FS[9:0] = 6，均值基数=16)
CHANNEL B
CHANNEL A
CH B CH B CH B CH B CH B
1/fADC
CH B
08367-056
CHANNEL
3
图62. 快速建立(Sinc 滤波器)
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150
08367-053
CHOP
AD7193
图65所示为FS[9:0]设为5且后置滤波器以16为均值基数时的
滤波器响应。这种情况下，输出数据速率等于53.33 Hz，此时
第一滤波器的陷波频率为60 Hz。60 Hz ± 0.5 Hz时的抑制性
能等于40 dB(最小值)。
0
FS字=96且均值基数=16时，也可同时实现50 Hz和60 Hz抑
制，陷波频率为50 Hz。将REJ60位设为1，陷波频率为60 Hz
(见图67)。这种配置下，输出数据速率会降至2.78 Hz，但
50 Hz ± 1 Hz和60 Hz ± 1 Hz下的抑制性能会提高至94 dB(典
型值)。
–10
0
–20
–10
–20
–40
–30
–50
FILTER GAIN (dB)
–60
–70
–80
–90
–100
30
60
90
120
150
–70
–80
–110
08367-058
0
–120
图65. 均值+ 抽取滤波器的滤波器响应
(Sinc 3滤波器，FS[9:0] = 5，均值基数=16)
当FS[9:0]设为30且后置滤波器均值基数为16时，可同时实
现50 Hz/60 Hz抑制。输出数据速率等于8.9 Hz，而50 Hz
± 0.5 Hz和60 Hz ± 0.5 Hz下的抑制性能为42 dB(典型值)。
0
–10
–20
–30
–40
–50
–60
0
30
60
90
FREQUENCY (Hz)
120
150
图67. 均值+ 抽取滤波器的滤波器响应
(Sinc 3滤波器，FS[9:0] = 96，均值基数=16)
快速建立模式(斩波使能)
快速建立模式下可以使能斩波。使能斩波时，ADC失调和
失调漂移可降至最低。模拟输入引脚连续换向。在模拟输
入引脚沿一个方向连接的情况下，将为sinc滤波器提供足
够的建立时间并记录转换结果。然后，模拟输入引脚反
向，并获得另一个建立的转换结果。对后续转换结果求平
均值，便可将失调降至最低。这种模拟输入引脚连续换向
以及对后续转换结果求均值，使失调漂移也可以降至最低。
斩波不会改变输出数据速率。但建立时间等于
–70
–80
tSETTLE = 2/fADC
–90
–100
–110
0
30
60
90
120
FREQUENCY (Hz)
150
08367-054
FILTER GAIN (dB)
–60
–100
FREQUENCY (Hz)
–120
–50
–90
–110
–120
–40
08367-164
FILTER GAIN (dB)
–30
这样，如果斩波使能，则选择sinc4滤波器，FS[9:0]设为6，
使 能 以 16为 基 数 的 均 值 运 算 ， 并 且 输 出 数 据 速 率 等 于
42.1 Hz。因此，转换时间等于1/42.10 Hz或23.75 ms，建立时
间等于47.5 ms。
图66. 均值+ 抽取滤波器的滤波器响应
(Sinc 3滤波器，FS[9:0] = 30，均值基数=16)
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AD7193
滤波器选项小结
AD7193具有多个滤波器选项。不同的选项会影响输出数据
速率、建立时间、均方根噪声和50 Hz/60 Hz抑制性能。
表36所示为部分示例配置以有相应的性能参数，包括吞吐
量、建立时间和50 Hz/ 60 Hz抑制性能。
表36. 滤波器小结1
滤波器
Sinc4,斩波禁用4
Sinc4,斩波禁用
Sinc3,斩波禁用
Sinc4,斩波禁用
Sinc3,斩波禁用
Sinc4,斩波禁用
Sinc4,斩波禁用
Sinc3,斩波禁用
Sinc3,斩波禁用
Sinc4,斩波禁用
Sinc3,斩波禁用
Sinc4,斩波禁用,零延迟
Sinc4,斩波禁用,零延迟
Sinc4,斩波禁用,零延迟
Sinc4,斩波使能
Sinc3,斩波使能
快速建立(Sinc4, 斩波禁用,
均值基数= 16)
快速建立(Sinc4, 斩波禁用,
均值基数= 16)
快速建立(Sinc4, 斩波禁用,
均值基数= 16)
快速建立(Sinc3, 斩波禁用,
均值基数= 16)
快速建立(Sinc4, 斩波禁用,
均值基数= 16)
快速建立(Sinc3, 斩波禁用,
均值基数= 16)
1
2
3
4
FS[9:0]
1
5
5
480
480
96
96
96
96
80
80
96
96
80
96
96
96
输出数据速率
(Hz)
4800
960
960
10
10
50
50
50
50
60
60
12.5
12.5
15
12.5
16.7
2.63
建立时间
(ms)
0.83
4.17
3.125
400
300
80
80
60
60
66.67
50
80
80
66.67
160
120
380
吞吐量2(Hz)
1200
240
320
2.5
3.33
12.5
12.5
16.7
16.7
15
20
12.5
12.5
15
6.25
8.33
2.63
REJ60
0
0
0
0
0
0
1
0
1
0
0
0
1
0
1
1
1
50 Hz抑制(dB)3
无50 Hz或60 Hz抑制
无50 Hz或60 Hz抑制
无50 Hz或60 Hz抑制
120 dB(50 Hz和60 Hz)
100 dB(50 Hz和60 Hz)
120 dB(仅50 Hz)
82 dB( 50 Hz和60 Hz)
95 dB(仅50 Hz)
67 dB( 50 Hz和60 Hz)
120 dB(仅60 Hz)
95 dB(仅60 Hz)
120 dB(仅50 Hz)
82 dB( 50 Hz和60 Hz)
120 dB(仅60 Hz)
80 dB(50 Hz和60 Hz)
67 dB(50 Hz和60 Hz)
100 dB(50 Hz和60 Hz)
96
2.78
360
2.78
1
94 dB(50 Hz和60 Hz)
5
50.53
19.79
50.53
0
40 dB(仅60 Hz)
5
53.33
18.75
53.33
0
40 dB(仅60 Hz)
6
42.10
23.75
42.1
0
40 dB(仅50 Hz)
6
44.44
22.5
44.44
0
40 dB(仅50 Hz)
这些计算均假设采用4.92 MHz的稳定主时钟。
吞吐量指在使能多个通道时获得转换结果的速率。在零延迟模式下，输出数据速率和吞吐量相等。
对于快速建立模式，50 Hz/60 Hz抑制在50 Hz和/或60 Hz左右±0.5 Hz的频段内测量得出。对于所有其他模式，则采用50 Hz和/或60 Hz±1 Hz的频段范围。
对于大于1 kHz的输出数据速率，建议使用sinc4滤波器。
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AD7193
接地和布局布线
由于模拟输入和基准输入均为差分输入，因此模拟调制器
中的多数电压均为共模电压。器件的高共模抑制性能可消
除这些输入信号中的共模噪声。为将模拟部分与数字部分
之间的耦合降至最低，AD7193的模拟电源和数字电源彼此
独立，各有单独的引脚排列。数字滤波器可抑制电源上的
宽带噪声，但无法抑制那些频率为调制器采样频率的整数
倍的噪声。
如 果 AGND与 DGND在 系 统 的 其 它 地 方 相 连 (即 系 统 电
源)，则不应在AD7193上再次将它们相连，否则将形成接
地环路。这种情况下，建议将AD7193的接地引脚与AGND
层相连。
将一个RC滤波器与各模拟输入引脚相连，可以在调制器采
样频率提供抑制。建议将一个100 Ω电阻与各模拟输入端串
联，在模拟输入引脚之间连接一个0.1 μF电容，同时在各模
拟输入端与AGND之间连接一个0.01 μF电容。
避免在该器件下方布设数字线路，否则会将噪声耦合至芯
片；将模拟接地层放在AD7193下方可以防止噪声耦合。
AD7193的电源线路必须采用尽可能宽的走线，以提供低阻
抗路径，并减小电源线路上的毛刺噪声效应。应利用数字
地屏蔽时钟等快速切换信号，以免向电路板的其它部分辐
射噪声，并且绝不应将时钟信号走线布设在模拟输入附
近。避免数字信号与模拟信号交叠。电路板相反两侧上的
走线应彼此垂直，这样做有助于减小电路板上的馈通效
应。微带线技术是目前的最佳选择，但这种技术对于双面
电路板未必总是可行。采用这种技术时，电路板的元件侧
专用于接地层，信号走线则布设在焊接侧。
数字滤波器也可以消除来自模拟和基准输入端的噪声，但
前提是这些噪声源没有使模拟调制器饱和。因此，与传统
高分辨率转换器相比，AD7193具有更强的抗噪能力。不
过，由于AD7193的分辨率极高，而转换器的噪声电平极
低，因此必须谨慎对待接地和布局布线。
ADC所在的印刷电路板(PCB)应采用模拟部分与数字部分
分离设计，并限制在电路板的一定区域内。这样便于使用
接地层并让它们易于被分割。为实现最佳屏蔽，接地层一
般应尽量少采用蚀刻技术。
虽然AD7193有单独的模拟地引脚与数字地引脚，但AGND
与DGND引脚却在内部通过基板相连。因此，用户不得将
这两个引脚连接到分离的接地层，除非这些接地层在
AD7193附近连在一起。
无论采取何种布局，用户均必须注意规划系统中电流的回
流路径，确保所有电流的回流路径均尽可能靠近电流到达
目的地所经过的路径。切勿强制数字电流流过AGND。
使用高分辨率ADC时，良好的去耦十分重要。应将10 μF钽
电容与0.1 μF陶瓷电容并联，将所有模拟电源去耦到AGND。
为使这些去耦元件实现最佳效果，必须使其尽可能靠近器
件，最好是紧贴器件。应利用0.1 μF陶瓷电容将所有逻辑芯
片 去 耦 到 DGND。 在 使 用 公 共 电 源 电 压 驱 动 AD7193的
AVDD和DVDD的系统中，建议使用系统AVDD电源。对于这
种电源，应将建议的模拟电源去耦电容置于AD7193的
AVDD引脚与AGND之间，并将建议的数字电源去耦电容置
于AD7193的DVDD引脚与DGND之间。
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AD7193
应用信息
AD7193为低成本、高分辨率模数转换器。模数转换功能由
Σ-∆结构提供，因此器件的抗噪能力很强，非常适合传感
器测量、工业和过程控制应用。
显著降低应用的功耗。此外，AD7193在关断模式下，电桥
关断开关可以断开，以免前端传感器不必要地耗费功率。
当器件退出关断模式且电桥关断开关闭合时，用户应确保
前端电路完全建立，然后才能尝试读取AD7193。
流量计
图68中，温度补偿是通过热敏电阻来执行。此外，温度测
量的基准电压是从一个与该热敏电阻串联的精密电阻获
得。由此可实现比率式测量，在此情况下，激励电压的波
动不会对测量产生影响(测量结果是精密参考电阻值与热敏
电阻值的比值)。
图68显示AD7193在流量计中的应用，该流量计由两个压力
传感器组成，流量等于压力差。压力传感器位于电桥网络
中，在其OUT+与OUT–引脚之间提供差分输出电压。对于
传感器的额定满量程压力(本例中为300 mmHg)，差分输出
电压为输入电压(即IN+端与IN–端之间的电压)的3 mV/V。
假设激励电压为5 V，则传感器的满量程输出电压为15 mV。
电桥的激励电压可以直接用来提供ADC的基准电压，因为
基准电压输入范围包括电源电压。
简单起见，图68中并未显示外部滤波器；然而，必须在各
个模拟输入端使用一个RC抗混叠滤波器。原因是在调制器
采样频率或该频率的整数倍时，片内数字滤波器不能提供
任何抑制。建议将一个100 Ω电阻与各模拟输入端串联，在
模拟输入引脚之间连接一个0.1 μF电容，同时在各模拟输入
引脚与AGND之间连接一个0.01 μF电容。
在基于传感器的应用中使用AD7193的第二个好处，是低功
耗应用可以充分利用电桥关断开关。电桥关断开关与电桥
的冷端串联。正常工作时，该开关闭合，以便执行测量。
在要求低功耗的应用中，AD7193可以处于关断模式，从而
5V
REFIN1(+) AGND
OUT+
OUT–
DVDD DGND
AVDD
AIN1
AIN2
IN+
OUT+
OUT–
IN–
IN–
REFERENCE
DETECT
AVDD
MUX
AIN3
AIN4
AIN5
AIN6
PGA
Σ-Δ ADC
SERIAL
INTERFACE
AND
CONTROL
LOGIC
DOUT/RDY
DIN
SCLK
CS
SYNC
AGND
REFIN2(+)
REFIN2(–)
REFIN1(–)
AD7193
BPDSW
CLOCK
CIRCUITRY
AGND
MCLK1 MCLK2
图68. 典型应用(流量计)
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08367-064
IN+
AD7193
外形尺寸
9.80
9.70
9.60
28
15
4.50
4.40
4.30
1
6.40 BSC
14
PIN 1
0.65
BSC
0.15
0.05
COPLANARITY
0.10
0.30
0.19
1.20 MAX
SEATING
PLANE
8°
0°
0.20
0.09
0.75
0.60
0.45
COMPLIANT至JEDEC STANDARDS MO-153-AE
图69. 28引脚超薄紧缩小型封装[TSSOP]
(RU-28)
尺寸单位：mm
0.30
0.25
0.18
32
25
0.50
BSC
0.80
0.75
0.70
0.50
0.40
0.30
8
16
9
BOTTOM VIEW
0.25 MIN
3.50 REF
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
3.65
3.50 SQ
3.45
EXPOSED
PAD
17
TOP VIEW
PIN 1
INDICATOR
1
24
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT至JEDEC STANDARDS MO-220-WHHD.
04-02-2012-A
PIN 1
INDICATOR
5.10
5.00 SQ
4.90
图70. 32引脚引脚架构芯片级封装[LFCSP_WQ]
5 mm × 5 mm，超薄体
(CP-32-11)
图示尺寸单位：mm
订购指南
型号1
AD7193BRUZ
AD7193BRUZ-REEL
AD7193BCPZ
AD7193BCPZ-RL
AD7193BCPZ-RL7
EVAL-AD7193EBZ
1
温度范围
−40°C至+105°C
−40°C至+105° C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
评估板
封装描述
28引脚 TSSOP
28引脚 TSSOP
32引脚 LFCSP_WQ
32引脚 LFCSP_WQ
32引脚 LFCSP_WQ
Z = 符合RoHS标准的器件。
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封装选项
RU-28
RU-28
CP-32-11
CP-32-11
CP-32-11
AD7193
注释
©2009–2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D08367sc-0-3/13(D)
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工商网监
湘ICP备2023018690号
