AD7356YRUZ-500RL7

差分输入、双通道、同步采样、 5 MSPS、12位SAR ADC AD7356 特性 功能框图 双通道12位SAR ADC VDD VDRIVE 同步采样 AD7356 吞吐速率：每通道5 MSPS VINA+ 额定电压(VDD)：2.5 V VINA– 无转换延迟 12-BIT SUCCESSIVE APPROXIMATION ADC T/H REFA 功耗：36 mW (5 MSPS) SDATAA BUF 片上基准电压源：2.048 V ± 0.25%、6 ppm/ºC 双通道转换及读取 SCLK CONTROL LOGIC REF CS BUF 高速串行接口：SPI/QSPI™/MICROWIRE™/DSP兼容 工作温度：−40°C至+125°C 采用16引脚TSSOP封装 REFB VINB+ 12-BIT SUCCESSIVE APPROXIMATION ADC T/H SDATAB 06505-001 VINB– AGND AGND REFGND DGND 图1. 概述 产品聚焦 AD73561是一款双通道、12位、高速、低功耗的逐次逼近 1. 两个完整的ADC，允许两个通道同步采样和转换。两 型ADC，采用2.5 V单电源供电，具有高达5 MSPS的吞吐速 个通道的转换结果可通过独立的数据线路同时获得， 率。该器件内置两个ADC，每各ADC之前均配有一个低噪 或如果仅有一个串行端口可用，则通过一条数据线路 声、宽带宽采样保持电路，可处理高达110 MHz的输入频率。 先后获得。 转换过程和数据采集过程均采用标准控制输入，可与微处 理器或DSP轻松接口。在CS的下降沿对输入信号进行采 样，同时在此时刻开始转换。转换时间由SCLK频率决定。 AD7356采用先进的设计技术，可在高吞吐速率下实现极低 2. 高吞吐速率、低功耗。AD7356提供5 MSPS吞吐速率， 功耗为36 mW。 3. 无转换延迟。AD7356采用两个标准逐次逼近型ADC， 通过CS输入和转换控制能够精确控制采样时刻。 的功耗。在采用2.5 V电源供电，吞吐速率为5 MSPS时，典 型功耗为14 mA。该器件还提供灵活的功耗/吞吐速率管 理选项。 该器件的模拟输入范围为差分共模±VREF/2。AD7356内置 2.048 V基准电压源，也可使用外部基准电压源。 AD7356提供16引脚超薄紧缩小型封装(TSSOP)。 1 表1. 相关器件 产品型号 AD7352 AD7266 AD7866 AD7366 AD7367 分辨率 12位　 12位 12位 12位　 14位　 吞吐速率 3 MSPS 2 MSPS 1 MSPS 1 MSPS 1 MSPS 模拟输入 差分 差分/单端 单端 单端双极性 单端双极性 受美国专利第6,681,332号保护。 Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2008 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD7356 目录 特性....................................................................................................1 模拟输入 .................................................................................. 13 功能框图...........................................................................................1 驱动差分输入 ......................................................................... 14 概述....................................................................................................1 ADC传递函数......................................................................... 14 产品聚焦...........................................................................................1 工作模式........................................................................................ 15 修订历史...........................................................................................2 正常模式 .................................................................................. 15 技术规格...........................................................................................3 部分掉电模式 ......................................................................... 15 时序规格 .....................................................................................5 完全掉电模式 ......................................................................... 16 绝对最大额定值 .............................................................................6 上电时间 .................................................................................. 17 ESD警告 ......................................................................................6 功耗与吞吐速率..................................................................... 17 引脚配置和功能描述 ....................................................................7 串行接口........................................................................................ 18 典型工作特性..................................................................................8 应用须知........................................................................................ 19 术语................................................................................................. 10 接地和布局布线..................................................................... 19 工作原理........................................................................................ 12 AD7356性能评估 ................................................................... 19 电路信息 .................................................................................. 12 外形尺寸........................................................................................ 20 转换器工作原理..................................................................... 12 订购指南 .................................................................................. 20 模拟输入结构 ......................................................................... 12 修订历史 2008年10月—修订版0：初始版 Rev. 0 | Page 2 of 20 AD7356 技术规格 除非另有说明，VDD = 2.5 V ± 10%，VDRIVE = 2.25 V至3.6 V，内部基准电压 = 2.048 V，fSCLK = 80 MHz，fSAMPLE = 5 MSPS，TA = TMIN至 TMAX1。 表2. 参数 动态性能 信噪比(SNR)2 信纳比(SINAD)2 总谐波失真(THD)2 无杂散动态范围(SFDR)2 交调失真(IMD)2 二阶项 三阶项 ADC间的隔离2 共模抑制比(CMRR)2 采样保持器 孔径延迟 孔径延迟匹配 孔径抖动 全功率带宽 @ 3 dB @ 0.1 dB 直流精度 分辨率 积分非线性(INL)2 微分非线性(DNL)2 正满量程误差2 正满量程误差匹配2 中间电平误差2 中间电平误差匹配2 负满量程误差2 负满量程误差匹配2 模拟输入 全差分输入范围（VIN+和VIN−） 共模电压范围 最小值 70 69.5 VREF温度系数 VREF长期稳定性 VREF热迟滞2 VREF噪声 VREF输出阻抗 单位 71.5 71 −84 −85 dB dB dB dB −77.5 −78.5 测试条件/注释 fIN = 1 MHz正弦波 fa = 1 MHz + 50 kHz, fb = 1 MHz − 50 KHz −84 −76 −100 −100 dB dB dB dB 3.5 40 16 ns ps ps 110 77 MHz MHz 12 ±0.5 ±0.5 ±1 ±2 +5 ±2 ±1 ±2 0.5 ±0.5 32 8 直流漏电流 输入电容 基准电压输入/输出 VREF输入电压范围 VREF输入电流 VREF输出电压 典型值 最大值 2.048 + 0.1 0.3 2.038 2.043 6 100 50 60 1 fIN = 1 MHz，fNOISE = 100 kHz至2.5 MHz fNOISE = 100 kHz至2.5 MHz ±1 ±0.99 ±6 ±8 0/+11 ±8 ±6 ±8 位 LSB LSB LSB LSB LSB LSB LSB LSB VCM ± VREF/2 V 1.9 V VCM =共模电压，VIN+和VIN−必须始终在GND和VDD 范围内 VIN+和VIN−的中心电压 pF pF 采样模式下 保持模式下 保证12位无失码 ±5 VDD 0.45 2.058 2.053 20 Rev. 0 | Page 3 of 20 V mA V V ppm/°C ppm ppm Ω 基准电压过驱模式下 2.048 V ± 0.5%最大值(VDD = 2.5 V ± 5%时) 2.048 V ± 0.25%最大值(VDD = 2.5 V ± 5%、25°C时) 1000小时 AD7356 参数 逻辑输入 输入高电压(VINH) 输入低电压(VINL) 输入电流(IIN) 输入电容(CIN) 逻辑输出 输出高电压(VOH) 输出低电压(VOL) 浮空态漏电流 浮空态输出电容 输出编码 转换速率 转换时间 采样保持器采集时间2 吞吐速率 电源要求3 VDD VDRIVE ITOTAL4 正常模式(工作状态) 正常模式(静态) 部分掉电模式 完全掉电模式 最小值 0.6 × VDRIVE 0.3 × VDRIVE ±1 3 2 3 4 单位 0.2 ±1 5.5 测试条件/注释 V V pF VDRIVE − 0.2 VIN = 0 V或VDRIVE V V pF 直接二进制 t2 + 13 × tSCLK 30 5 ns ns MSPS 2.75 3.6 V V 14 6 3.5 5 20 7.8 4.5 40 90 mA mA mA 36 16 9.5 16 59 21.5 11.5 110 250 mW mW mW 2.25 2.25 功耗 正常模式(工作状态) 正常模式(静态) 部分掉电模式 完全掉电模式 1 典型值 最大值 温度范围如下：Y级−40°C至+125°C；B级−40°C至+85°C。 参见“术语”部分。 电流和功耗的典型规格基于VDD = 2.5 V和VDRIVE = 3.0 V下的结果。 ITOTAL是流入VDD和VDRIVE的总电流。 Rev. 0 | Page 4 of 20 满量程阶跃输入，建立至0.5 LSB 标称VDD = 2.5 V 数字输入 = 0 V或VDRIVE SCLK开启或关闭 SCLK开启或关闭 SCLK开启或关闭，−40°C至+85°C SCLK开启或关闭，85°C至125°C SCLK开启或关闭 SCLK开启或关闭 SCLK开启或关闭，−40°C至+85°C SCLK开启或关闭，85°C至125°C AD7356 时序规格 除非另有说明，VDD = 2.5 V ± 10%，VDRIVE = 2.25 V至3.6 V，内部基准电压 = 2.048 V，TA = TMIN至TMAX1。 表3. 参数 fSCLK tCONVERT tQUIET t2 t3 2 t42, 3 t5 t6 t72 t82 t9 t102 1 2 3 在TMIN、TMAX时的限值 50 80 t2 + 13 × tSCLK 5 5 6 单位 kHz 最小值 MHz 最大值 ns 最大值 ns 最小值 ns 最小值 ns 最大值 12.5 11 9.5 9 5 5 3.5 9.5 5 4.5 9.5 ns 最大值 ns 最大值 ns 最大值 ns 最大值 ns 最小值 ns 最小值 ns 最小值 ns 最大值 ns 最小值 ns 最小值 ns 最大值 描述 tSCLK = 1/fSCLK 串行读取结束与下一个CS下降沿之间的最短时间 CS 到SCLK建立时间 从CS到SDATAA和SDATAB三态禁用的延迟时间 SCLK下降沿后的数据访问时间 1.8 V ≤ VDRIVE < 2.25 V 2.25 V ≤ VDRIVE < 2.75 V 2.75 V ≤ VDRIVE < 3.3 V 3.3 V ≤ VDRIVE ≤ 3.6 V SCLK低电平脉冲宽度 SCLK高电平脉冲宽度 SCLK到数据的有效保持时间 CS 上升沿到SDATA、SDATAB高阻态 CS 上升沿到下降沿脉冲宽度 SCLK下降沿到SDATA、SDATAB高阻态 SCLK下降沿到SDATA、SDATAB高阻态 温度范围如下：Y级−40°C至+125°C；B级−40°C至+85°C。 在SDATAA和SDATAB上有10 pF负载电容的情况下测得。 输出跨越0.4 V或2.4 V所需的时间。 Rev. 0 | Page 5 of 20 AD7356 绝对最大额定值 表4. 注意，超出上述绝对最大额定值可能会导致器件永久性损 参数 额定值 VDD至AGND、DGND、REFGND VDRIVE至AGND、DGND、REFGND VDD至VDRIVE AGND至DGND至REFGND 模拟输入电压1至AGND 数字输入电压2至DGND 数字输出电压3至DGND 除电源引脚外的任何引脚的输入电流4 工作温度范围 Y级 B级 存储温度范围 结温 TSSOP θJA热阻 θJC热阻 引脚温度，焊接 回流焊温度(10秒至30秒） ESD −0.3 V至+3 V −0.3 V至+5 V −5 V至+3 V −0.3 V至+0.3 V −0.3 V至VDD + 0.3 V −0.3 V至VDRIVE + 0.3 V −0.3 V至VDRIVE + 0.3 V ±10 mA 1 2 3 4 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 ESD警告 −40°C至+125°C −40°C至+85°C −65°C至+150°C 150°C 143°C/W 45°C/W 255°C 1.5 kV 模拟输入电压为VINA+、VINA−、VINB+、VINB−、REFA和REFB。 数字输入电压为CS和SCLK。 数字输出电压为SDATA和SDATAB。 100 mA以下的瞬态电流不会造成SCR闩锁。 Rev. 0 | Page 6 of 20 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 AD7356 VINA+ 1 16 VDRIVE VINA– 2 15 SCLK REFA 3 AD7356 14 SDATAA TOP VIEW (Not to Scale) 13 SDATAB AGND 5 12 DGND REFB 6 11 AGND VINB– 7 10 CS VINB+ 8 9 VDD REFGND 4 06505-002 引脚配置和功能描述 图2. 引脚配置 表5. 引脚功能描述 引脚编号 引脚名称 1, 2 VINA+, VINA− 3, 6 REFA, REFB 描述 ADC A的模拟输入。这些模拟输入形成一个全差分对。 基准电压去耦电容引脚。去耦电容连接在这些引脚与REFGND引脚之间，以便对相应ADC的基准电压源缓 冲进行去耦。建议通过一个10 μF电容对各基准电压引脚进行去耦。如果对输出进行缓冲，则片上基 准电压可以从这些引脚获得，并外加于系统的其余部分。这些引脚上的内部基准电压的标称值为2.048 V。 也可以在这些引脚上加载一个外部基准电压。外部基准电压的输入范围为2.048 V + 100 mV至VDD。 4 REFGND 基准电压地。这是AD7356上基准电压电路的接地基准点。任何外部基准电压信号都参考此REFGND电压。 必须在该引脚与REFA和REFB引脚之间放置去耦电容。REFGND引脚连到系统的AGND平面。 5, 11 AGND 模拟地。这是AD7356上所有模拟电路的接地基准点。所有模拟输入信号都应参考此AGND电压。 AGND和DGND电压在理想情况下应保持等电位，并且电位差（即使在瞬态情况下）不得超过0.3 V。 7, 8 9 VINB−, VINB+ ADC B的模拟输入。这些模拟输入形成一个全差分对。 VDD 电源输入。AD7356的VDD范围为2.5 V ± 10%。应通过并联0.1 μF电容与10 μF钽电容将该电源去耦到AGND。 10 CS 片选。低电平有效逻辑输入。此输入提供两个功能：启动AD7356的转换和同步串行数据帧。 12 DGND 数字地。这是AD7356上所有数字电路的接地基准点。将该引脚连接到系统的DGND平面。DGND 和AGND电压在理想情况下应保持等电位，并且电位差(即使在瞬态情况下)不得超过0.3 V。 13, 14 SDATAB, SDATAA 串行数据输出。数据输出以串行数据流形式提供给各引脚。各数据位在SCLK输入的下降沿输出。要 访问AD7356的12位数据，需要14个SCLK下降沿。两个ADC同步转换时，数据同时出现在两个数据输 出引脚上。数据流包括两个前导零，随后是12位转换数据。数据以MSB优先方式提供。如果AD7356 的CS低电平状态持续16个SCLK周期，而不是14个，则在12位数据后会出现两个尾随零。如果在 SDAT A 或SDATA B 上，CS的低电平状态再持续16个SCLK周期，则来自另一个ADC的数据会出现在 15 16 SCLK SDATA引脚上。这样可以将同步转换的两个ADC的数据输出以串行格式集中在SDATAA或SDATAB上。 串行时钟。逻辑输入。串行时钟输入提供用于访问AD7356中的数据的串行时钟。此时钟也用作转换 VDRIVE 过程的时钟源。 逻辑电源输入。此引脚的电源电压决定逻辑接口的工作电压。此引脚的电压可以与VDD电压不同。应 通过并联0.1 μF电容与10 μF钽电容将VDRIVE电源去耦到DGND。 Rev. 0 | Page 7 of 20 AD7356 典型工作特性 16,384 POINT FFT fSAMPLE = 5MSPS fIN = 1MHz SNR = 71.8dB SINAD = 71.6dB THD = –83.5dB dB –40 NUMBER OF OCCURRENCES –20 60,000 –60 –80 –100 0 250 500 750 40,000 30,000 20,000 10,000 06505-003 –120 50,000 93 HITS 0 1000 1250 1500 1750 2000 2249 2499 2044 2045 2046 06505-005 0 20 HITS 2047 2048 2049 FREQUENCY (kHz) CODE 图3. 典型FFT 图6. 65,000采样点的码字柱状图 1.0 2050 73 0.8 72 71 0.4 70 0.2 SNR (dB) DNL ERROR (LSB) 0.6 0 –0.2 69 68 –0.4 67 –0.6 0 500 1000 1500 2000 2500 3000 3500 65 4000 06505-037 –1.0 66 06505-027 –0.8 0 1000 2000 3000 4000 5000 ANALOG INPUT FREQUENCY (kHz) CODE 图7. SNR与模拟输入频率的关系 图4. 典型DNL误差 –60 1.0 0.8 –65 0.4 –70 PSRR (dB) 0.2 0 –0.2 –0.6 0 500 1000 1500 2000 2500 3000 3500 –90 4000 06505-035 –85 –0.8 –1.0 –75 –80 –0.4 06505-028 INL ERROR (LSB) 0.6 0 5 10 15 20 SUPPLY RIPPLE FREQUENCY (MHz) CODE 图8. PSRR与电源纹波频率的关系，无电源去耦 图5. 典型INL误差 Rev. 0 | Page 8 of 20 25 AD7356 11 2.0482 2.0480 ACCESS TIME (ns) 2.0476 2.0474 2.0472 2.0470 2.0468 9 8 7 2.0466 2.0464 2.0460 0 500 1000 1500 2000 2500 5 1.8 3000 2.0 2.2 2.4 图9. VREF 与基准输出电流驱动的关系 2.8 3.0 3.2 3.4 3.6 3.4 3.6 图12. 访问时间与VDRIVE 的关系 9 1.0 +125°C +85°C +25°C –40°C 0.8 8 0.6 INL MAX 0.4 0.2 HOLD TIME (ns) DNL MAX 0 INL MIN –0.2 7 6 –0.4 DNL MIN 5 06505-010 –0.6 –0.8 –1.0 0 10 20 30 40 50 60 70 4 1.8 80 2.4 2.6 2.8 3.0 3.2 图10. 线性误差与SCLK频率的关系 图13. 保持时间与VDRIVE 的关系 0.6 DNL MAX 0.2 INL MAX –0.2 INL MIN DNL MIN 06505-011 –0.6 2.15 2.2 VDRIVE (V) 1.0 –1.0 2.10 2.0 SCLK FREQUENCY (MHz) 2.20 2.25 2.30 2.35 2.40 2.45 2.50 EXTERNAL VREF (V) 图11. 线性误差与外部VREF 的关系 REF Rev. 0 | Page 9 of 20 06505-040 LINEARITY ERROR (LSB) 2.6 VDRIVE (V) CURRENT LOAD (µA) 06505-039 06505-038 6 2.0462 LINEARITY ERROR (LSB) VREF (V) +125°C +85°C +25°C –40°C 10 2.0478 AD7356 术语 积分非线性(INL) 电源抑制比(PSRR) INL指ADC传递函数与一条通过ADC传递函数端点的直线 电源抑制比定义为ADC输出中的满量程、频率f的功率与 的最大偏差。传递函数有两个端点，起点在低于第一个码 施加于ADC VDD电源的频率fS的100 mV p-p正弦波功率的比 跃迁1 LSB处的零电平，终点在高于最后一个码跃迁1 LSB处 值。输入信号的频率变化范围为5 kHz至25 MHz。 的满量程。 PSRR (dB) = 10 log(Pf/PfS) 微分非线性(DNL) 其中： DNL指ADC中任意两个相邻码之间所测得变化值与理想的 Pf为ADC的输出中频率f的功率。 1 LSB变化值之间的差异。 PfS为ADC的输出中频率fS的功率。 负满量程误差 共模抑制比(CMRR) 负满量程误差是指校正中间电平误差之后，第一个码跃迁 共模抑制比定义为ADC输出中的满量程、频率f的功率与 (00…000到00…001)与理想值(即−VREF + 0.5 LSB)的偏差。 施加于VIN+和V 负满量程误差匹配 负满量程误差匹配是指两个ADC的负满量程误差 之差。 率的比值。 IN− 共模电压的频率fS的100 mV p-p正弦波功 CMRR (dB) = 10 log(Pf/PfS) 其中： Pf为ADC的输出中频率f的功率。 中间电平误差 中间电平误差是指中间电平码跃迁(011 … 111到100 … 000) PfS为ADC的输出中频率fS的功率。 采样保持器采集时间 与理想值(即0 V)的偏差。 采样保持放大器在转换结束后恢复跟踪模式。采样保持器 中间电平误差匹配 采集时间是转换结束后，采样保持放大器输出达到最终值 中间电平误差匹配是指两个ADC的中间电平误差之差。 （在±0.5 LSB内）所需的时间。 正满量程误差 正满量程误差是指校正中间电平误差之后，最后一个码跃 迁(111 … 110到111 … 111)与理想值(即VREF − 1.5 LSB)的偏差。 正满量程误差匹配 信纳比(SINAD) 信纳比是指在ADC输出端测得的信号对噪声及失真的比 值。这里的“信号”是基波的均方根幅值。噪声为采样频率 一半（fS/2）以内的除直流信号外的非基波信号之和。这 正满量程误差匹配是指两个ADC的正满量程误差之差。 个比值的大小取决于在数字化过程中的量化级数，量化级 ADC间的隔离 数越多，量化噪声就越小。 ADC间的隔离用来衡量ADC A与ADC B之间的串扰水平。 对于一个正弦波输入的理想N位转换器，信纳比理论值计 测量方法是向其中一个ADC施加一个满量程1 MHz正弦波 算公式为： 信号，而向另一个ADC施加一个可变频率的满量程信号。 ADC间的隔离定义为出现在FFT中的被转换ADC上的1 MHz信号功率与另一个ADC上的噪声信号功率之比。未选 通道上的噪声频率变化范围为100 kHz至2.5 MHz。 SINAD = (6.02 N + 1.76) dB 因此，12位转换器的SINAD为74 dB，14位转换器的SINAD 为86 dB。 Rev. 0 | Page 10 of 20 AD7356 总谐波失真(THD) AD7356经过CCIF标准测试，此标准使用最大输入带宽附 THD指所有谐波均方根和与基波的比值。对于AD7356， 近的两个输入频率。在此情况下，二阶项频率通常远离原 其定义为 始正弦波，而三阶项频率通常靠近输入频率。因此，二阶 V2  V3  V4  V5  V6 2 THD (dB)  -20 log 2 2 2 和三阶项需分别指定技术规格。交调失真与THD指标的计 2 算相同，它是单个失真产物的均方根和与基波和的振幅均 V1 其中： 方根的比值，用分贝(dB)表示。 V1是基波振幅的均方根值。 热滞 V2、V3、V4、V5及V6是二次到六次谐波幅度的均方根值。 热滞定义为器件经历以下温度循环后，基准输出电压的绝 无杂散动态范围(SFDR) 对最大变化： SFDR指在ADC输出频谱(fS/2以下，直流信号除外)中，下 T_HYS+ = +25°C至TMAX 至+25°C 一个最大分量的均方根值与基波均方根值的比。通常情况 下，此参数值由频谱内的最大谐波决定，但对于谐波淹没 T_HYS– = +25°C至TMIN 至+25°C 于本底噪声内的ADC，它为噪声峰值。 热滞用ppm表示，计算公式如下： 交调失真(IMD) 当输入由两个频率分别为fa和fb的正弦波组成时，任何非 线性有源器件都会以和频与差频mfa ± nfb(其中m, n = 0, 1, V HYS (ppm)  其中： V REF (25°C) − V REF (T_HYS ) × 10 6 V REF (25°C) 2, 3…)的形式产生失真产物。交调失真项的m和n都不等于 VREF(25°C)为25°C时的VREF。 0。例如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括 VREF(T_HYS)为VREF在T_HYS+或T_HYS−下的最大变化。 (2fa + fb)、(2fa − fb)、(fa + 2fb)和(fa − 2fb)。 Rev. 0 | Page 11 of 20 AD7356 工作原理 电路信息 当ADC启动转换(见图15)时，SW3断开，而SW1和SW2移 AD7356是一款高速、双通道、12位、单电源、逐次逼近型 至位置B，使得比较器变得不平衡。一旦转换开始，两个 模数转换器(ADC)，采用2.5 V电源供电，吞吐速率可高 输入均会断开。控制逻辑和电荷再分配DAC可以从采样电 达5 MSPS。 容阵列中加上和减去的固定数量的电荷，使得比较器恢复 AD7356配有2个片上差分采样保持放大器、2个逐次逼近型 到平衡状态。当比较器重新平衡后，转换完成。控制逻辑 ADC、1个串行接口(带有2个独立数据输出引脚)。它采用 16引脚TSSOP封装，与其它解决方案相比，非常节省空间。 产生ADC的输出码字。注意这里驱动VIN+和VIN-引脚的源 输出阻抗一定要匹配，否则两个输入的建立时间不同会导 致错误。 串行时钟输入访问器件中的数据，也向各逐次逼近型ADC 提供时钟源。AD7356片上集成2.048 V基准电压源。如果需要外 CAPACITIVE DAC 部基准电压，也可以使用(2.048 V + 100 mV)至VDD范围内的基准 电压过驱内部基准电压源。如果系统其它地方需要使用内 部基准电压，则首先必须对基准电压输出进行缓冲。 VIN– AD7356的差分模拟输入范围为VCM ± VREF/2。 COMPARATOR CS B VIN+ A SW1 A SW2 CONTROL LOGIC SW3 CS VREF AD7356具备掉电选项，可在两次转换间隙进入掉电状态以 CAPACITIVE DAC 降低功耗。掉电特性通过标准串行接口实现，详见“工作 图15. ADC转换阶段 模式”部分。 模拟输入结构 转换器工作原理 AD7356具有2个逐次逼近型ADC，各ADC均基于2个电容 型DAC。图14和图15分别为这些ADC的采样阶段和转换阶 段简图。ADC由一个控制逻辑、一个SAR和两个电容型 DAC组成。在信号采样阶段，如图14所示，SW3闭合， SW1和SW2都置于A上，比较器保持在平衡状态，采样电 容阵列，采集输入端的差分信号。 CS B A 过供电轨300mV以上，否则会造成这些二极管正偏，并开 始向基板内导通电流。这些二极管在不会导致器件彻底损 坏的情况下可以导通的最大电流为10 mA。 图16中，电容C1典型值为8 pF，基本上为引脚寄生电容。R1电 左右；电容C2为ADC采样电容，典型值为32 pF。 VDD COMPARATOR CS SW3 CONTROL LOGIC VIN+ C1 R1 C2 D B VREF CAPACITIVE DAC 06505-012 VDD D 图14. ADC采样阶段 VIN– C1 R1 C2 D 06505-015 VIN– 管为模拟输入提供ESD保护。切记，模拟输入信号不得超 D A SW1 SW2 AD7356模拟输入结构等效电路如图16所示，图中4个二极 阻是由开关导通阻抗构成的集总元件。电阻典型值为30 Ω CAPACITIVE DAC VIN+ 06505-013 B 图16. 等效模拟输入电路：转换阶段—开关断开， 采样阶段—开关闭合 Rev. 0 | Page 12 of 20 AD7356 在交流应用中，建议在模拟输入引脚用一个RC低通滤波器 模拟输入 来滤除模拟输入信号的高频成份。在对谐波失真和信噪比 差分信号在某些方面优于单端信号，例如：基于器件共模 要求严格的应用中，模拟输入应采用一个低阻抗源进行驱 抑制的抗噪声能力更高，而且失真性能更佳。图19定义了 动。高源阻抗会明显影响该ADC的交流性能，因此，可能 AD7356的全差分输入。 需要使用一个输入缓冲放大器。通常根据具体应用来选择 VREF p-p 运算放大器。 在较低水平。最大的源阻抗取决于可容许的总谐波失真 (THD)。随着输入源阻抗的增加总谐波失真会增大，从而 图19. 差分输入定义 –65 VIN−的信号差值(即VIN+ − VIN−)。VIN+和VIN−应采用两个幅度 –67 均为VREF、相位相差180°的信号同时驱动。因此，差分信 号的幅度为−VREF至+VREF峰峰值，与共模电压(CM)无关。 –71 –73 THD (dB) VIN– 差分信号的幅度为各差分对中输入引脚VI N+ 和输入引脚 –69 CM是两个输入信号的平均值，同时也是两个输入电压的 100Ω –75 中点。 –77 CM = (VIN+ + VIN−)/2 50Ω –79 33Ω –81 这使得各输入端的范围为CM ± VREF/2。这一电压必须在外 –83 –87 100 200 1000 1500 06505-026 10Ω –85 2000 2500 部设定。设置CM时，应确保VIN+和VIN−始终在GND/VDD 范围内。转换发生时，CM受到抑制，所产生的信号几乎 无噪声，其幅度范围为−VREF至+VREF，与AD7356的数字码 FREQUENCY (kHz) 0至4095相对应。 图17. 不同源阻抗下THD与模拟输入信号频率的关系 图18为5 MSPS采样速率下THD与模拟输入频率的关系图。 其中，源阻抗为33 Ω。 –66 –70 –74 –78 –82 –86 –90 07044-029 THD (dB) VREF p-p *ADDITIONAL PINS OMITTED FOR CLARITY. 使ADC性能下降。图17为各种源阻抗下THD与模拟输入信 号频率的关系图。 AD7356* COMMON-MODE VOLTAGE 06505-034 当不用放大器来驱动模拟输入端时，应将源阻抗的值限制 VIN+ 0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 ANALOG INPUT FREQUENCY (kHz) 图18. THD与模拟输入频率的关系 Rev. 0 | Page 13 of 20 AD7356 驱动差分输入 施加于A点的电压可设置共模电压。在两个图中，它均以 差分工作要求用两个相位相差180°、幅度相等的信号同时 某种方式连接到基准电压。AD8022是一款合适的双通道运 驱动VIN+和VIN−。并非所有应用都会针对差分工作预先调理 算放大器，可以用在此配置中为AD7356提供差分驱动。 信号，因此经常需要执行单端转差分转换。 2 × VREF p-p 差分放大器 对AD7356进行差分驱动的理想方法是采用AD8138之类的 440Ω VREF 差分放大器。该器件可以用作单端转差分放大器或差分转 2.048V 1.024V 0V 220Ω V+ GND 27Ω VIN+ V– 220Ω 220Ω 差分放大器。AD8138还能提供共模电平转换。图20显示如 何将AD8138用作单端转差分放大器。AD8138的正负输出 2.048V 1.024V 0V V+ 端通过一对串联电阻分别与ADC的相应输入端相连，从而 A V– 使ADC前端的开关电容的影响最小。AD8138的这种架构 AD7356* 27Ω REFA/REFB VIN– 10kΩ 10µF 要严格匹配的外部元件。 *ADDITIONAL PINS OMITTED FOR CLARITY. C F1 2.048V 1.024V 0V RS* RG 1 +2.048V GND –2.048V 51Ω RG 2 AD8138 图21. 将一个单端单极性信号转换为一个差分信号的 双通道运算放大器电路 VIN+ 2 × VREF p-p AD7356 RS* VIN– 440Ω GND C F2 27 VIN+ V– 220Ω 220Ω 220Ω 10kΩ 2.048V 1.024V 0V V+ 10µF 10kΩ A 06505-031 *MOUNT AS CLOSE TO THE AD7356 AS POSSIBLE AND ENSURE THAT HIGH PRECISION RS RESISTORS ARE USED. RS – 33Ω; RG1 = RF1 = RF2 = 499Ω; C F1 = CF2 = 39pF; RG2 = 523Ω V+ REFA/REFB 2.048V 1.024V 0V RF2 2.048V 1.024V 0V 220Ω 图20. AD8138用作单端转差分放大器 27Ω V– AD7356* VIN– REFA/REFB 10kΩ 10µF 20kΩ 06505-033 R F1 VOCM 06505-032 使得输出可以在很宽的频率范围内保持高度平衡，而不需 *ADDITIONAL PINS OMITTED FOR CLARITY. 图22. 将一个单端双极性信号转换为一个差分单极性信号的 双通道运算放大器电路 如果所用的模拟输入源具有零阻抗，则所有四个电阻 (RG1、RG2、RF1和RF2)的值应当相等。例如，如果模拟输 入源具有50 Ω阻抗和50 Ω端接电阻，则RG2值应增大25 Ω 以平衡输入端的并联阻抗，从而确保正负模拟输入的增益 相同。放大器输出为完全匹配的平衡差分输出，幅度完全 相等，相位恰好相差180°。 ADC传递函数 AD7356的输出为直接二进制编码方式。所设计的码跃迁发 生在每个LSB值上(即1 LSB、2 LSB等等)。LSB大小为(2 × VREF)/4096。AD7356的理想传递特性如图23所示。 运算放大器对 111 ... 111 111 ... 110 111 ... 101 可以利用一对运算放大器，将差分信号直接耦合到AD7356 使用一对运算放大器，将双极性和单极性单端输入信号转 000 ... 010 000 ... 001 000 ... 000 –VREF + 1 LSB –VREF + 0.5 LSB +VREF – 1 LSB +VREF – 1.5 LSB ANALOG INPUT 图23. AD7356理想传递特性 Rev. 0 | Page 14 of 20 06505-014 换为差分信号。 ADC CODE 的模拟输入对。图21和图22所示的电路配置分别说明如何 AD7356 工作模式 在 转 换 期 间 通 过 控 制 CS信 号 的 逻 辑 状 态 ， 可 以 选 择 一旦数据传输完毕，并且SDATAAand SDATAB已返回三态，便 AD7356的工作模式。有三种可能的工作模式：正常模式、 可以在安静时间tQUIET逝去后再次将CS变为低电平，以启动 部分掉电模式和完全掉电模式。转换启动后，CS被拉高的 另一次转换(假设已满足所需的采集时间)。 时间点决定器件进入何种掉电模式(如有)。类似地，如果 部分掉电模式 已经处于掉电模式，则CS可以控制器件是返回正常工作模 式，还是继续保持掉电模式。 部分掉电模式旨在用于需要较低吞吐速率的应用。可以在 每次转换完成后关断ADC，或者以高吞吐速率执行一系列 这些工作模式旨在提供灵活的电源管理选项。针对不同的 转换，然后将ADC关断，直到迎来下一系列的转换。对于 应用要求，可以选择这些选项以优化功耗/吞吐速率比。 AD7356处于部分掉电模式的时间，建议不要超过100 μs。当 正常模式 AD7356处于部分掉电模式时，除片上基准电压源和缓冲以 正常模式旨在用于需要最快吞吐速率的应用，AD7356始终 外的所有模拟电路均被关断。 处于完全上电状态，用户不必担心上电时间问题。图24显 若要进入部分掉电模式，必须在SCLK的第2个下降沿之 示了AD7356在正常模式下的一般工作时序图。 后、第10个下降沿之前的任意时间将CS变为高电平，以中 断转换过程，如图25所示。当CS在SCLK的此时间窗口内 CS 变为高电平时，器件即进入部分掉电模式，CS下降沿所启 1 10 动的转换被终止，SDATAA和SDATAB返回三态。如果CS在 14 SCLK LEADING ZEROS + CONVERSION RESULT 06505-018 SDATAA SDATAB 第2个SCLK下降沿之前变为高电平，则器件仍将处于正常 模式，不会关断。这可以避免CS线上的毛刺引起意外关 断。 图24. 正常工作模式 CS 如“串行接口”部分所述，转换在CS的下降沿启动。为确保 CS下降沿之后至少过去了10个SCLK下降沿。如果在第10 个SCLK下降沿之后、第14个SCLK下降沿之前的任何时间 将CS变为高电平，则器件仍然保持上电状态，但转换终 1 2 10 14 SCLK THREE-STATE SDATAA SDATAB 06505-019 器件始终处于完全上电状态，CS必须保持低电平，直到在 图25. 进入部分掉电模式 止，SDATAA和SDATAB返回三态。完成转换并访问转换结 果需要14个串行时钟周期。14个SCLK周期过去之后， 若要退出这种工作模式并使AD7356再次上电，需要执行一 SDATA线不会返回三态，而是在CS再次变为高电平时才返 次哑转换。在CS的下降沿，器件开始上电，并且只要CS处 回三态。如果CS的低电平状态再持续2个SCLK周期，则数 于低电平直到第10个SCLK的下降沿之后，器件就继续上 据之后会输出2个尾随零。如果CS的低电平状态又再持续 电。大约经过200 ns(或一次完全转换)后，器件完全上电， 14个SCLK周期，则来自片上另一个ADC的转换结果也可 下一次转换将产生有效数据，如图26所示。如果CS在第2 以在同一SDATA线上进行访问(参见图31和“串行接口”部 个SCLK下降沿之前变为高电平，则AD7356再次进入部分 分)。 掉电模式。这可以避免线CS上的毛刺引起意外上电。虽然 32个SCLK周期过去之后，SDATA线在第32个SCLK下降沿 器件可以在CS的下降沿开始上电，但它又会在CS上升沿关 返回三态。如果CS在此之前变为高电平，SDATA线将同时 返回三态。因此，经过32个SCLK周期之后，CS可以处于 低电平空闲状态，直到在下一次转换前的某个时间再次变 断。如果AD7356已经处于部分掉电模式，并且CS在SCLK 的第2个下降沿与第10个下降沿之间变为高电平，则器件 将进入完全掉电模式。 为高电平，总线仍然会在两个结果读取完成后返回三态。 Rev. 0 | Page 15 of 20 AD7356 完全掉电模式 CS变为高电平。此时器件进入部分掉电模式。 某些应用所需的吞吐速率比部分掉电模式下的吞吐速率更 要达到完全掉电状态，必须以同样的方式中断下一个转换 低，此时可使用完全掉电模式，因为从完全掉电模式上电 周期，如图27所示。当CS在SCLK的此时间窗口内变为高 所需的时间比从部分掉电模式上电长得多。这种模式更适 电平时，器件即完全掉电。 合以相对较高的吞吐速率执行一系列转换，然后是一段长 请注意，一旦CS变为高电平以进入掉电模式，便不需要完 时间的无活动状态，因此关断器件的应用。当AD7356处于 成14或16个SCLK周期。 完全掉电模式时，包括片上基准电压源和缓冲的所有模拟 若要退出完全掉电模式并使AD7356上电，需要像从部分掉 电路均被关断。进入完全掉电模式的方法与进入部分掉电 电模式上电一样执行一次哑转换。在CS的下降沿，只要CS 模式相似，只不过图25所示的时序必须执行两次。转换过 处于低电平直到第10个SCLK的下降沿之后，器件开始上 程必须以类似方式中断，即在SCLK的第2个下降沿之后、 电。必须等到所需的上电时间逝去之后，才能启动转换， 第10个下降沿之前的任意时间将 如图28所示。 THE PART IS FULLY POWERED UP; SEE THE POWER-UP TIMES SECTION. THE PART BEGINS TO POWER UP. tPOWER-UP1 CS 1 10 SDATAA SDATAB 14 1 INVALID DATA 14 06505-020 SCLK VALID DATA 图26. 退出部分掉电模式 THE PART ENTERS PARTIAL POWER-DOWN MODE. THE PART BEGINS TO POWER UP. THE PART ENTERS FULL POWER-DOWN MODE. CS 1 2 SDATAA SDATAB 10 14 1 THREE-STATE INVALID DATA 2 10 INVALID DATA 14 THREE-STATE 06505-021 SCLK 图27. 进入完全掉电模式 THE PART BEGINS TO POWER UP. THE PART IS FULLY POWERED UP; SEE THE POWER-UP TIMES SECTION. tPOWER-UP2 CS SDATAA SDATAB 10 1 14 INVALID DATA 1 14 VALID DATA 图28. 退出完全掉电模式 06505-022 SCLK AD7356 上电时间 哑转换周期使器件进入完全掉电模式(见图27和“工作模式” AD7356有两种掉电模式：部分掉电模式和完全掉电模式， 部分)。 “正常模式”、“部分掉电模式”和“完全掉电模式”部分已对 功耗与吞吐速率 这些模式做了详细说明。本部分说明退出这些模式所需的 AD7356的功耗随吞吐速率而变化。当使用非常低的吞吐速 上电时间。应当注意，这些上电时间的适用前提条件是 率和尽可能高的SCLK频率时，可以利用各种掉电选项明显 REFA和REFB引脚上放置有推荐的去耦电容。 降低功耗。但是，AD7356的静态电流非常低，即使不使用 若要从部分掉电模式上电，需要执行一次哑转换。从CS下 掉电选项，其功耗也会随着采样速率的变化而发生明显变 降沿起，经过大约200 ns后，器件完全上电。部分上电时间过 化。无论使用固定的SCLK频率，还是使用与采样速率成比 去之后，ADC完全上电，可以正常采集输入信号。从哑转 例的SCLK频率，均是如此。图29显示了正常工作模式下功 换后总线回到三态起一直到下一个CS下降沿的这段期间， 耗与吞吐速率的关系，图中的两条曲线分别对应于一个固 仍必须留出一段安静时间tQUIET。 定最大SCLK频率和一个与采样速率成比例的SCLK频率。 图29所示的情形使用了内部基准电压。 的时间，如图28的tPOWER-UP2所示。 38 注意，在从部分掉电模式上电的期间，采样保持器(当器件 34 掉电时它处于保持模式)在CS下降沿后器件接收到的第一 当AD7356首次接通电源时，ADC可能上电至任一种掉电 模式或正常模式。因此，最好历经一个哑转换周期，以确 保器件完全上电后再执行有效转换。类似地，如果接通电 源后希望器件处于部分掉电模式，则必须启动两个哑转换 周期。在第一个哑转换周期中，CS必须保持低电平，直到 第10个SCLK下降沿之后；在第二个哑转换周期中，CS必 须 在 第 2个 与 第 10个 SCLK下 降 沿 之 间 变 为 高 电 平 ( 见 图 25)。 或者，如果接通电源后希望器件处于完全掉电模式，则必 须启动三个哑转换周期。在第一个哑转换周期中，CS必须 保持低电平，直到第10个SCLK下降沿之后；第二和第三个 Rev. 0 | Page 17 of 20 30 POWER (mW) 个SCLK沿之后会返回采样模式。 26 80MHz SCLK 22 VARIABLE SCLK 18 14 10 06505-030 要从完全掉电模式上电，从CS下降沿开始应留出大约6 ms 0 1000 2000 3000 4000 THROUGHPUT (kSPS) 图29. 功耗与吞吐速率的关系 5000 AD7356 串行接口 图30给出了AD7356串行接口的详细时序图。串行时钟提供 沿或CS上升沿(以最先出现者为准)返回三态。 转换时钟，并在转换期间控制来自AD7356的信息传输。 执行转换过程并在AD7356的任一数据线上获取一次转换的 CS信号启动数据传输和转换过程。CS下降沿将采样保持器 数据至少需要14个串行时钟周期。CS 变为低电平，以提供 置于保持模式，同时器件对模拟输入进行采样，总线脱离 微控制器或DSP需读取的前导零。在第二个前导零之后， 三态。转换也在此时启动，需要至少14个SCLK才能完成。 余下的数据则在随后的SCLK下降沿输出。因此，在串行时 13个SCLK下降沿过去之后，采样保持器在下一个SCLK上 钟的第一个下降沿不仅会提供前导零，而且会输出第二个 升沿返回跟踪模式，如图30的B点所示。如果AD7356使用 前导零。然后输出12位结果，数据传输中的最后一位在第 16位数据传输模式，则最后一个LSB之后会出现2个尾随 14个下降沿有效(已在前一个(第13个)下降沿输出)。在 零。在CS上升沿，转换终止，SDATAA和SDATAB返回三 SCLK较慢的应用中，可以在各SCLK上升沿读取数据，具 态。如果CS在接下来的14个SCLK周期未变为高电平，而 体视SCLK频率而定。对于较慢的SCLK，第二个前导零会 是保持低电平，则来自ADCB的转换数据将在SDATAA上输 出现在CS下降沿之后的第一个SCLK上升沿，DB0会出现在 出(参见图31)。类似地，来自ADCA的转换数据在SDATAB 第13个SCLK上升沿。 上输出。本例中，所使用的SDATA线在第32个SCLK下降 tACQUISITION CS t9 tCONVERT t6 SCLK 1 3 2 4 t3 SDATAA DB11 0 0 SDATAB THREESTATE 2 LEADING ZEROS t4 DB10 B 5 13 t5 t7 DB9 DB2 DB8 tQUIET t8 DB0 DB1 THREE-STATE 06505-024 t2 图30. 串行接口时序图 CS t6 1 2 3 t3 SDATAA DB11 0 0 A THREESTATE 2 LEADING ZEROS 5 4 t4 DB10 A DB9 A t5 15 14 16 17 32 t10 t7 ZERO ZERO ZERO ZERO DB11 B ZERO 2 TRAILING ZEROS 2 LEADING ZEROS 图31. 利用32个SCLK周期在一条SDATA线上读取来自两个ADC的数据 Rev. 0 | Page 18 of 20 ZERO 2 TRAILING ZEROS THREESTATE 06505-025 t2 SCLK AD7356 应用须知 接地和布局布线 避免数字信号与模拟信号串扰。为减小电路板内的馈通影 为将器件的模拟部分与数字部分之间的耦合降至最低， 响，电路板相反两层上的走线应彼此垂直。微带线技术是 AD7356的模拟电源和数字电源彼此独立，各有单独的引 最佳方法，但这种技术对于双面电路板未必总是可行。采 脚。AD7356所在的印刷电路板(PCB)应采用模拟部分与数 用这种技术时，电路板的元件层专用于地平面，信号走线 字部分分离设计，并分别限制在电路板的一定区域内。这 则布设在焊接层。 种设计便于地平面的分割。 良好的去耦很重要；应通过并联10 μF钽电容与0.1 μF电容， 为实现地平面的最佳屏蔽，一般应尽量少采用蚀刻技术。 将所有电源去耦到GND。为使这些去耦元件实现最佳效 AD7356的 两 个 AGND引 脚 都 应 下 沉 到 AGND平 面 。 果，必须使其尽可能靠近器件，最好是紧贴器件。0.1 μF电容 REFGND引脚也应下沉到AGND平面。数字地平面和模拟 应具有低有效串联电阻(ESR)和低有效串联电感(ESI)，例 地平面应单点连接。如果AD7356系统内有多个器件需要将 如普通陶瓷型或表贴型。这种低ESR和ESI电容可在高频时 AGND和DGND进行连接，仍应坚持单点接地，在尽可能 提供低阻抗接地路径，以便处理逻辑开关所引起的瞬态电 靠近AD7356接地引脚处使用一个星型接地点。 流。 应避免在器件下方布设数字线路，否则会将噪声耦合至管 AD7356性能评估 芯。应将模拟地平面布设在AD7356下方，以避免噪声耦 评估板文档描述了AD7356的推荐布局布线。评估板套件包 合。AD7356的电源线路应采用尽可能宽的走线，以提供低 括装配完善且经过测试的评估板、文档，以及用于从PC通 阻抗路径，并减小电源线路上的毛刺噪声影响。 过转换器评估与开发板(CED)控制评估板的软件。CED可 为避免向电路板上的其它部分辐射噪声，时钟等快速开关 信号应利用数字地屏蔽起来，并且时钟信号绝不应靠近模 拟输入。 以配合AD7356评估板(及带ED标志后缀的其它许多ADI评 估板)使用，以演示和评估AD7356的交流和直流性能。 用户可以利用软件对AD7356执行交流(快速傅里叶变换)和 直流(线性)测试。软件和文档位于随评估板提供的CD上。 Rev. 0 | Page 19 of 20 AD7356 外形尺寸 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.30 0.19 0.65 BSC COPLANARITY 0.10 0.20 0.09 SEATING PLANE 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AB 图32. 16引脚超薄紧缩小型封装[TSSOP] (RU-16) 图示尺寸单位：mm 订购指南 型号 AD7356BRUZ1 AD7356BRUZ-500RL71 AD7356BRUZ-RL1 AD7356YRUZ1 AD7356YRUZ-500RL71 AD7356YRUZ-RL1 EVAL-AD7356EDZ1, 2 EVAL-CED1Z1, 3 1 2 3 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 16引脚TSSOP 16引脚TSSOP 16引脚TSSOP 16引脚TSSOP 16引脚TSSOP 16引脚TSSOP 评估板 转换器评估与开发板 Z = 符合RoHS标准的器件 此评估板可单独用作评估板，或与EVAL-CED1Z板配合用于评估/演示。 此评估板是个完整单元，允许PC对所有带ED标志后缀的ADI评估板进行控制并与之通信。 ©2008 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D06505-0-10/08(0) Rev. 0 | Page 20 of 20 封装选项 RU-16 RU-16 RU-16 RU-16 RU-16 RU-16