8通道差分DAS，内置18位、
双极性、同步采样ADC
AD7609
产品特性
应用
8路同步采样输入
真差分输入
真双极性模拟输入范围：±10 V、±5 V
5 V单模拟电源，VDRIVE：2.3 V至5.25 V
完全集成的数据采集解决方案
模拟输入箝位保护
具有1 MΩ模拟输入阻抗的输入缓冲器
二阶抗混叠模拟滤波器
片内精密基准电压及缓冲
18位、200 kSPS ADC(所有通道)
通过数字滤波器提供过采样功能
灵活的并行/串行接口
SPI/QSPI™/MICROWIRE™/DSP兼容
性能
模拟输入通道提供7 kV ESD额定值
98 dB SNR，−107 dB THD
动态范围：最高105 dB(典型值)
低功耗：100 mW
待机模式：25 mW
64引脚LQFP封装
电力线监控和保护系统
多相电机控制
仪表和控制系统
多轴定位系统
数据采集系统(DAS)
配套产品
外部基准电压源：ADR421、ADR431
数字隔离器：ADuM1402、ADuM5000、ADuM5402
电源：ADIsimPower、电源监控器参数搜索
欲了解更多配套产品，请访问AD7609产品页面
表1. 高分辨率、双极性输入、同步采样DAS解决方案
分辨率
18位
16位
单端输入
AD7608
AD7606
AD7606-6
AD7606-4
AD7607
14位
1
真差分输入
AD7609 1
同步采样通道数
8
8
6
4
8
受美国专利8,072,360 B2号保护
功能框图
AVCC
CLAMP
V1–
CLAMP
V2+
CLAMP
V2–
CLAMP
V3+
CLAMP
V3–
CLAMP
V4+
V4–
V5+
CLAMP
CLAMP
CLAMP
V5–
CLAMP
V6+
CLAMP
V6–
CLAMP
V7+
CLAMP
V7–
CLAMP
V8+
CLAMP
V8–
CLAMP
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
1MΩ
RFB
SECONDORDER LPF
1MΩ
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
1MΩ
RFB
REGCAP
2.5V
LDO
2.5V
LDO
REFCAPB
REFCAPA
T/H
REFIN/REFOUT
SECONDORDER LPF
T/H
2.5V
REF
SECONDORDER LPF
T/H
REF SELECT
AGND
OS 2
OS 1
OS 0
SECONDORDER LPF
T/H
SERIAL
8:1
MUX
RFB
RFB
REGCAP
SECONDORDER LPF
T/H
18-BIT
SAR
DIGITAL
FILTER
PARALLEL/
SERIAL
INTERFACE
DOUTA
DOUTB
RD/SCLK
CS
PAR/SER SEL
VDRIVE
SECONDORDER LPF
T/H
PARALLEL
DB[15:0]
AD7609
SECONDORDER LPF
SECONDORDER LPF
T/H
CLK OSC
CONTROL
INPUTS
T/H
AGND
CONVST A CONVST B RESET RANGE
BUSY
FRSTDATA
09760-001
V1+
1MΩ
AVCC
图1.
Rev. B
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的最新英文版数据手册。
AD7609
目录
特性.................................................................................................. 1
应用.................................................................................................. 1
配套产品 ......................................................................................... 1
功能框图 ......................................................................................... 1
修订历史 ......................................................................................... 2
概述.................................................................................................. 3
规格.................................................................................................. 4
时序规格.................................................................................... 7
绝对最大额定值.......................................................................... 11
热阻 .......................................................................................... 11
ESD警告................................................................................... 11
引脚配置和功能描述 ................................................................. 12
典型工作特性 .............................................................................. 15
术语................................................................................................ 19
工作原理 ....................................................................................... 21
转换器详解 ............................................................................. 21
模拟输入.................................................................................. 21
ADC传递函数 ........................................................................ 22
内部/外部基准电压............................................................... 23
典型连接图 ............................................................................. 24
掉电模式.................................................................................. 24
转换控制.................................................................................. 25
数字接口 ....................................................................................... 26
并行接口(PAR/SER SEL = 0)................................................ 26
串行接口(PAR/SER SEL = 1)................................................ 26
转换期间读取 ......................................................................... 27
数字滤波器 ............................................................................. 28
布局指南.................................................................................. 32
外形尺寸 ....................................................................................... 34
订购指南.................................................................................. 34
修订历史
2014年5月 — 修订版A至修订版B
更改专利尾注 ................................................................................ 1
更改图37 ....................................................................................... 22
更改图39和图40 .......................................................................... 23
2012年2月—修订版0至修订版A
更改模拟输入范围部分............................................................. 21
2011年7月—修订版0：初始版
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AD7609
概述
AD7609是一款18位、8通道、真差分、同步采样模数数据
采集系统(DAS)，该器件内置模拟输入箝位保护、二阶抗
混叠滤波器、跟踪保持放大器、18位电荷再分配逐次逼近
型模数转换器(ADC)、灵活的数字滤波器、2.5 V基准电压
源、基准电压缓冲以及高速串行和并行接口。
AD7609采用5 V单电源供电，可以处理± 10 V和±5 V真双极
性差分输入信号，同时所有通道均能以高达200 kSPS的吞吐速
率采样。输入箝位保护电路可以耐受最高达±16.5 V的电压。
无论以何种采样频率工作，AD7609的模拟输入阻抗均为
1 MΩ。它采用单电源工作方式，具有片内滤波和高输入阻
抗，因此无需驱动运算放大器和外部双极性电源。AD7609
抗混叠滤波器的 − 3 dB截止频率为32 kHz；当采样速率为
200 kSPS时，它具有40 dB抗混叠抑制特性。灵活的数字滤
波器采用引脚驱动，可以改善信噪比(SNR)，并降低−3 dB
带宽。
Rev. B | Page 3 of 36
AD7609
技术规格
除非另有说明，VREF = 2.5 V外部/内部基准电压，AVCC = 4.75 V至5.25 V，VDRIVE = 2.3 V至5.25 V；fSAMPLE = 200 kSPS，TA = TMIN
至TMAX。1
表2.
参数
动态性能
信噪比(SNR)2, 3
信纳比(SINAD)2
动态范围
总谐波失真(THD)2, 3
峰值谐波或杂散噪声(SFDR)2
交调失真(IMD)2
二阶项
三阶项
通道间隔离2
模拟输入滤波器
全功率带宽
群延迟时间
直流精度
分辨率
微分非线性2
积分非线性2
总不可调整误差(TUE)
正满量程误差2, 5
正满量程误差漂移
正满量程误差匹配2
双极性零代码误差2, 6
双极性零代码误差漂移
双极性零代码误差匹配2
负满量程误差2, 5
负满量程误差漂移
负满量程误差匹配2
测试条件/注释
fIN = 1 kHz正弦波，除非另有说明
16倍过采样；±10 V范围；fIN= 160 Hz
16倍过采样；±5 V范围；fIN= 160 Hz
无过采样；±10 V范围
无过采样；±5 V范围
无过采样; ±10 V范围
无过采样; ±5 V范围
无过采样; ±10 V范围
无过采样; ±5 V范围
无过采样; ±10 V范围
无过采样; ±5 V范围
最小值
典型值
98
101
100
91
90.5
91
90
91.5
90.5
−107
−110
−108
90
89.5
89.5
89
最大值
−97
−96
单位
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
fa = 1 kHz，fb = 1.1 kHz
未选中通道的fIN高达160 kHz
−110
−106
−95
dB
dB
dB
−3 dB，±10 V范围
−3 dB， ±5 V范围
−0.1 dB， ±10 V范围
−0.1 dB， ±5 V范围
±10 V范围
±5 V范围
32
23
13
10
7.1
10.2
kHz
kHz
kHz
kHz
µs
µs
18
无失码
±10 V范围
±5 V范围
外部基准电压源
内部基准电压源
外部基准电压源
内部基准电压源
±10 V范围
±5 V范围
±10 V范围
± 5 V范围
±10 V范围
± 5 V范围
±10 V范围
±5 V范围
外部基准电压源
内部基准电压源
外部基准电压源
内部基准电压源
±10 V范围
±5 V范围
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±0.75
±3
±10
±90
±8
±40
±2
±7
12
40
±3
±3
10
5
2.7
13
±8
±40
±4
±8
12
40
−0.99/+2
±7.5
±140
80
100
±24
±48
30
65
±140
80
100
位
LSB 4
LSB
LSB
LSB
LSB
LSB
ppm/°C
ppm/°C
LSB
LSB
LSB
LSB
µV/°C
µV/°C
LSB
LSB
LSB
LSB
ppm/°C
ppm/°C
LSB
LSB
AD7609
参数
模拟输入
差分输入电压范围
绝对电压输入
共模输入范围
CMRR
模拟输入电流
输入电容7
输入阻抗
基准电压输入/输出
基准输入电压范围
直流漏电流
输入电容7
基准输出电压
基准源温度系数
逻辑输入
输入高电压(VINH)
输入低电压(VINL)
输入电流(IIN)
输入电容(CIN)7
逻辑输出
输出高电压(VOH)
输出低电压(VOL)
浮空态漏电流
浮空态输出电容7
输出编码
转换速率
转换时间
采样保持器采集时间
吞吐速率
电源要求
AVCC
VDRIVE
ITOTAL
正常模式(静态)
正常模式(工作状态)8
待机模式
关断模式
测试条件/注释
最小值
VIN = Vx+ − (Vx−)
RANGE = 1; ±10 V
RANGE = 0; ±5 V
±10 V范围，参见模拟输入箝位保护部分
±5 V范围，参见模拟输入箝位保护部分
−20
−10
−10
−5
−4
10 V，见图28
5 V，见图28
2.475
REF SELECT = 1
REFIN/REFOUT
典型值
±5
−70
5.4
2.5
5
1
2.5
最大值
单位
+20
+10
+10
+5
+4
V
V
V
V
V
dB
µA
µA
pF
MΩ
2.525
±1
V
µA
pF
V
7.5
2.49/
2.505
±10
ppm/°C
0.7 × VDRIVE
0.3 × VDRIVE
±2
V
V
µA
pF
0.2
±20
V
V
µA
pF
5
ISOURCE = 100 µA
ISINK = 100 µA
VDRIVE − 0.2
±1
5
二进制补码
4
1
包括所有8个通道
每个通道，包括所有8个通道
4.75
2.3
数字输入 = 0 V或VDRIVE
fSAMPLE = 200 kSPS
Rev. B | Page 5 of 36
16
20
5
2
200
µs
µs
kSPS
5.25
5.25
V
V
22
28.5
8
11
mA
mA
mA
µA
AD7609
参数
功耗
正常模式(静态)
正常模式(工作状态)8
待机模式
关断模式
1
2
3
4
5
6
7
8
测试条件/注释
最小值
fSAMPLE = 200 kSPS
典型值
最大值
单位
80
100
25
10
115.5
157
42
60.5
mW
mW
mW
µW
B级温度范围为−40°C至+85°C。
参见术语部分。
此特性适用于转换期间或转换之后读取时。如果在并行和串行模式下的转换期间读取且VDRIVE = 5 V，则SNR典型值降低1.5 dB，THD典型值降低3 dB。
LSB表示最低有效位。±5 V输入范围时，1 LSB = 76.29 μV。±10 V输入范围时，1 LSB = 152.58 μV。
这些特性包括全温度范围变化和内部基准电压缓冲的贡献，但不包括外部基准电压源的误差贡献。
双极性零代码误差相对于模拟输入电压而计算。参见模拟输入箝位保护部分。
样片在初次发布期间均经过测试，以确保符合标准要求。
工作功耗/电流数值包括以过采样模式运行时的贡献。
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AD7609
时序规格
除非另有说明，AVCC = 4.75 V至5.25 V，VDRIVE = 2.3 V至5.25 V，VREF = 2.5V外部/内部基准电压，TA = TMIN至TMAX。 1
表3.
参数
并行/串行/字节模式
tCYCLE
TMIN、TMAX的限值
最小值 典型值 最大值 单位
5
µs
10.1
11.5
µs
µs
µs
4.15
9.1
18.8
39
78
158
315
100
µs
µs
µs
µs
µs
µs
µs
µs
1/吞吐速率
并行模式，转换期间或之后读取，VDRIVE = 2.7 V至5.25 V；或者串行模式：
VDRIVE = 3.3 V至5.25 V，利用DOUTA和DOUTB线路在转换期间读取
并行模式，转换之后读取，VDRIVE = 2.3 V
串行模式，转换之后读取；VDRIVE = 2.7 V，DOUTA和DOUTB线路
串行模式，转换之后读取；VDRIVE = 2.3 V，DOUTA和DOUTB线路
转换时间
过采样关闭
2倍过采样
4倍过采样
8倍过采样
16倍过采样
32倍过采样
64倍过采样
STBY上升沿到CONVST x上升沿；从待机模式上电的时间
30
13
25
ms
ms
ns
ns
ns
ns
ns
ns
ns
ms
ns
ns
STBY上升沿到CONVST x上升沿；从待机模式上电的时间
STBY上升沿到CONVST x上升沿；从待机模式上电的时间
RESET高电平脉冲宽度
BUSY到OS x引脚设置时间
BUSY到OS x引脚保持时间
CONVST x高电平到BUSY高电平
最短CONVST x低电平脉冲
最短CONVST x高电平脉冲
BUSY下降沿到CS下降沿设置时间
CONVST A/CONVST B上升沿之间最大容许延迟时间
最后CS上升沿与BUSY下降沿之间的最长时间
RESET低电平到CONVST x高电平之间的最短延迟时间
0
0
ns
ns
19
24
30
37
15
22
ns
ns
ns
ns
ns
ns
CS到RD设置时间
CS到RD保持时间
RD低电平脉冲宽度
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
RD高电平脉冲宽度
CS高电平脉冲宽度(见图5)；CS与RD相连
5
tCONV
3.45 4
7.87
16.05
33
66
133
257
tWAKE-UP STANDBY
tWAKE-UP SHUTDOWN
内部基准电压源
外部基准电压源
tRESET
tOS_SETUP
tOS_HOLD
t1
t2
t3
t4
t5 2
t6
t7
并行读取操作
t8
t9
t10
t11
t12
说明
50
20
20
45
25
25
0
0.5
25
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AD7609
参数
t13
TMIN、TMAX的限值
最小值典型值 最大值 单位
19
24
30
37
ns
ns
ns
ns
19
24
30
37
22
ns
ns
ns
ns
ns
ns
ns
20
15
12.5
10
MHz
MHz
MHz
MHz
18
23
35
ns
ns
ns
20
26
32
39
ns
ns
ns
ns
ns
ns
22
ns
18
23
30
35
18
23
30
35
ns
ns
ns
ns
ns
ns
ns
ns
ns
19
23
30
35
ns
ns
ns
ns
t143
t15
t16
t17
6
6
串行读取操作
fSCLK
t18
t19 3
t20
t21
t22
t23
0.4 tSCLK
0.4 tSCLK
7
FRSTDATA操作
t24
t25
t26
说明
从CS直到DB[15:0]三态禁用的延迟时间
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
RD下降沿后的数据访问时间
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
RD下降沿后的数据保持时间
CS到DB[15:0]保持时间
从CS上升沿到DB[15:0]三态使能的延迟时间
串行读取时钟频率
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
从CS直到DOUTA/DOUTB三态禁用的延迟时间/从CS直到MSB有效的延迟
时间
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE = 2.3 V至2.7 V
SCLK上升沿之后的数据访问时间
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
SCLK低电平脉冲宽度
SCLK高电平脉冲宽度
SCLK上升沿到DOUTA/DOUTB有效的保持时间
CS上升沿到DOUTA/DOUTB三态使能
从CS下降沿直到FRSTDATA三态禁用的延迟时间
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
从CS下降沿直到FRSTDATA高电平的延迟时间，串行模式
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
从RD下降沿到FRSTDATA高电平的延迟时间
VDRIVE高于4.75 V
VDRIVE高于3.3 V
VDRIVE高于2.7 V
VDRIVE高于2.3 V
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AD7609
TMIN、TMAX的限值
最小值 典型值 最大值 单位
参数
t27
22
29
ns
ns
20
27
29
ns
ns
ns
t28
t29
1
2
3
说明
从RD下降沿到FRSTDATA低电平的延迟时间
VDRIVE = 3.3 V至5.25 V
VDRIVE = 2.3 V至2.7 V
从第18个SCLK下降沿到FRSTDATA低电平的延迟时间
VDRIVE = 3.3 V至5.25 V
VDRIVE = 2.3 V至2.7 V
从CS上升沿直到FRSTDATA三态使能的延迟时间
样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定tR = tF = 5 ns(30%到70%的VDD)并从1.6V电平起开始计时。
CONVST x信号之间的延迟用确保通道集之间的性能匹配小于40 LSB时的最大容许时间来衡量。
对于这些测量，数据输出引脚上使用了缓冲，它相当于输出引脚上有20 pF的负载。
时序图
t5
CONVST A/
CONVST B
tCYCLE
CONVST A/
CONVST B
t2
t3
tCONV
t1
BUSY
t4
CS
t7
09760-002
tRESET
RESET
图2. CONVST x时序—转换之后读取
t5
CONVST A/
CONVST B
tCYCLE
CONVST A/
CONVST B
t2
t3
tCONV
t1
BUSY
t6
CS
t7
09760-003
tRESET
RESET
图3. CONVST x时序—转换期间读取
CS
t8
t9
t11
t16
t13
t14
DATA:
DB[15:0]
FRSTDATA
V1
[17:2]
INVALID
t24
t26
V1
[1:0]
V2
[17:2]
t17
t15
V2
[1:0]
t27
图4. 并行模式，独立的CS和RD脉冲
Rev. B | Page 9 of 36
V8
[17:2]
V8
[1:0]
t29
09760-004
RD
t10
AD7609
t12
CS, RD
t16
t13
V1
[17:2]
V1
[1:0]
V2
[17:2]
V2
[1:0]
V7
[17:2]
V7
[1:0]
V8
[17:2]
t17
V8
[1:0]
09760-005
DATA:
DB[15:0]
FRSTDATA
图5. CS和RD相连的并行模式
CS
t21
SCLK
DOUTA,
DOUTB
t20
t19
t18
DB17
t22
DB14
DB13
t25
DB1
t23
DB0
t29
09760-006
t28
FRSTDATA
图6.串行读取操作
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AD7609
绝对最大额定值
除非另有说明，TA = 25°C。
表4.
参数
AVCC至AGND
VDRIVE至AGND
模拟输入电压至AGND1
数字输入电压至AGND
数字输出电压至AGND
REFIN至AGND
输入电流至除电源外的任何引脚1
B级温度范围
存储温度范围
结温
铅锡焊接温度，
回流焊(10秒至30秒)
无铅回流焊温度
ESD(除模拟输入外的所有引脚)
ESD(仅模拟输入引脚)
1
额定值
−0.3 V至+7 V
−0.3 V至AVCC + 0.3 V
±16.5 V
−0.3 V至VDRIVE + 0.3 V
−0.3 V至VDRIVE + 0.3 V
−0.3 V至AVCC + 0.3 V
±10 mA
−40°C至+85°C
−65°C至+150°C
150°C
240(+0)°C
260(+0)°C
2 kV
7 kV
注意，超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值，不表示在这些条件下或者在任何
其它超出本技术规范操作章节中所示规格的条件下，器件
能够正常工作。长期在绝对最大额定值条件下工作会影响
器件的可靠性。
热阻
θJA针对最差条件，即器件焊接在电路板上以实现表贴封
装。这些技术规格适用于4层电路板。
表5. 热阻
封装类型
64引脚 LQFP
θJA
45
θJC
11
单位
°C/W
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。尽
管本产品具有专利或专有保护电路，但在遇到高能量
ESD时，器件可能会损坏。因此，应当采取适当的ESD
防范措施，以避免器件性能下降或功能丧失。
100 mA以下的瞬态电流不会造成SCR闩锁。
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AD7609
AVCC 1
DECOUPLING CAPACITOR PIN
POWER SUPPLY
V1–
V1+
V2–
V2+
V3–
V3+
V4–
57 56 55 54 53 52 51 50 49
64 63 62 61 60 59 58
ANALOG INPUT
V4+
V5–
V5+
V6–
V6+
V7+
V7–
V8+
V8–
引脚配置和功能描述
48 AVCC
PIN 1
AGND 2
OS 0 3
47 AGND
46 REFGND
OS 1 4
GROUND PIN
45 REFCAPB
OS 2 5
DATA OUTPUT
44 REFCAPA
PAR/SER SEL 6
STBY 7
DIGITAL OUTPUT
REFERENCE INPUT/OUTPUT
42 REFIN/REFOUT
TOP VIEW
(Not to Scale)
RANGE 8
DIGITAL INPUT
43 REFGND
AD7609
41 AGND
CONVST A 9
40 AGND
CONVST B 10
39 REGCAP
RESET 11
38 AVCC
RD/SCLK 12
37 AVCC
36 REGCAP
CS 13
BUSY 14
35 AGND
FRSTDATA 15
DB0 16
34 REF SELECT
33 DB15
09760-007
DB14
DB13
DB12
DB11
DB9
DB10
AGND
DB8/DOUTB
VDRIVE
DB7/DOUTA
DB6
DB5
DB4
DB3
DB2
DB1
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
图7. 引脚配置
表6. 引脚功能描述
引脚编号
1, 37, 38, 48
类型1
P
引脚名称
AVCC
2, 26, 35,
40, 41, 47
23
P
AGND
P
VDRIVE
36, 39
P
REGCAP
49, 51, 53,
55, 57, 59,
61, 63
50, 52, 54,
56, 58, 60,
62, 64
42
AI+
V1+ to V8+
AI−
V1− to V8−
模拟输入V1−至模拟输入V8−。这些是真差分模拟输入的负端。这些通道的模拟输入范围由
RANGE引脚决定。此引脚上的信号应与对应Vx+引脚180°异相。
REF
REFIN/
REFOUT
34
DI
REF SELECT
44, 45
REF
43, 46
REF
REFCAPA,
REFCAPB
REFGND
基准电压输入/基准电压输出。如果REF SELECT引脚设置为逻辑高电平，此引脚将提供2.5 V片内
基准电压供外部使用。或者，可将REF SELECT引脚设置为逻辑低电平以禁用内部基准电压，并将
2.5 V外部基准电压施加到此输入端。参见内部/外部基准电压部分。无论使用内部还是外部基准
电压，都需要对此引脚去耦。应在此引脚与REFGND引脚附近的地之间连接一个10 μF电容。
内部/外部基准电压选择输入。逻辑输入。如果此引脚设为逻辑高电平，则选择并使能内部基准
电压模式。如果此引脚设为逻辑低电平，则内部基准电压禁用，必须将外部基准电压施加到
REFIN/REFOUT引脚。
基准电压缓冲输出强制/检测引脚。必须将这些引脚连在一起，并通过低ESR 10 μF陶瓷电容去耦
至AGND。
基准电压接地引脚。这些引脚应连接到AGND。
说明
模拟电源电压4.75 V至5.25 V，这是内部前端放大器和ADC内核的电源电压。应将这些电源引脚去耦
至AGND。
模拟地。此引脚是AD7609上所有模拟电路的接地基准点。所有模拟输入信号和外部基准信号都
应参考这些引脚。所有6个AGND引脚都应连到系统的AGND平面。
逻辑电源输入。此引脚的电源电压(2.3 V至5 V)决定逻辑接口的工作电压。此引脚的标称电源与主
机接口(即DSP和FPGA)电源相同。
内部稳压器电压输出的去耦电容引脚。应分别将这些输出引脚通过一个1 μF电容去耦至AGND。这
些输出引脚上的电压在2.5 V至2.7 V范围内。
内部稳压器电压输出的去耦电容引脚。应分别将这些输出引脚通过一个1 μF电容去耦至AGND。这
些输出引脚上的电压在2.5 V至2.7 V范围内。
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AD7609
引脚编号
8
类型1
DI
引脚名称
RANGE
6
DI
PAR/
SER SEL
9, 10
DI
CONVST A,
CONVST B
13
DI
CS
12
DI
RD/SCLK
14
DO
BUSY
11
DI
RESET
15
DO
FRSTDATA
7
DI
STBY
说明
模拟输入范围选择。逻辑输入。此引脚的极性决定模拟输入通道的输入范围。如果此引脚与逻
辑高电平相连，则所有通道的模拟输入范围为±10 V。如果此引脚与逻辑低电平相连，则所有通
道的模拟输入范围为±5 V。此引脚的逻辑状态改变会立即影响模拟输入范围。转换期间建议不要
更改此引脚的逻辑状态。详细信息请参见模拟输入部分。
并行/串行接口选择输入。逻辑输入。如果此引脚与逻辑低电平相连，则选择并行接口。如果此
引脚与逻辑高电平相连，则选择串行接口。
串行模式下，RD/SCLK引脚用作串行时钟输入。DB7/DOUTA引脚和DB8/DOUTB引脚用作串行数据
输出。
当选择串行接口时，应将DB[15:9]和DB[6:0]引脚连接到AGND。
转换开始输入A和转换开始输入B。逻辑输入。这些逻辑输入用来启动模拟输入通道转换。要对
所有输入通道同时采样，可以将CONVST A和CONVST B短路连在一起，并施加一个转换开始信号。
或者，可以利用CONVST A启动对V1、V2、V3和V4的同时采样，并利用CONVST B启动对其它模
拟输入(V5、V6、V7和V8)的同时采样。这只有在过采样未开启时才可行。当CONVST A或CONVST B
引脚从低电平变为高电平时，相应模拟输入的前端采样保持电路被设置为保持。利用此功能，
可以在模拟输入组之间内在地产生相位延迟。
片选。此低电平有效逻辑输入使能数据帧传输。在并行模式下，如果CS和RD均处于逻辑低电平，
则会使能输出总线(DB[15:0])，使转换结果输出在并行数据总线上。在串行模式下，利用CS使能
串行数据帧传输，并逐个输出串行输出数据的最高有效位(MSB)。
选择并行接口时为并行数据读取控制输入(RD)/选择串行接口时为串行时钟输入(SCLK)。在并行
模式下，如果CS和RD均处于逻辑低电平，则会启用输出总线。在并行模式下，需要两个RD脉冲
来读取每个通道的全部18位转换结果。首个RD脉冲输出DB[17:2]，第二个RD脉冲输出DB[1:0]。
在串行模式下，此引脚用作数据传输的串行时钟输入。CS下降沿使数据输出线路DOUTA和DOUTB
脱离三态，并逐个输出转换结果的MSB。SCLK上升沿将随后的所有数据位逐个送至串行数据输
出DOUTA和DOUTB。更多信息请参见转换控制部分。
输出繁忙。CONVST A和CONVST B均达到上升沿之后，此引脚变为逻辑高电平，表示转换过程已
开始。BUSY输出保持高电平，直到所有通道的转换过程完成为止。BUSY下降沿表示转换数据正
被锁存至输出数据寄存器，经过时间t4之后便可供读取。在BUSY为高电平时执行的数据读取操
作应当在BUSY下降沿之前完成。当BUSY信号为高电平时，CONVST A或CONVST B的上升沿不起
作用。
复位输入。当设置为逻辑高电平时，RESET上升沿复位AD7609。器件应该在上电后收到一个
RESET脉冲。为实现额定性能，在RESET信号后，上电和RESET脉冲之间应经过tWAKE_UP SHUTDOWN时
间。RESET高脉冲宽度典型值为100 ns。如果在转换期间施加RESET脉冲，转换将中断。如果在读
取期间施加RESET脉冲，输出寄存器的内容将复位至全0。
数字输出。FRSTDATA输出信号指示何时在并行或串行接口上回读第一通道V1。当CS输入为高电
平时，FRSTDATA输出引脚处于三态。CS下降沿使FRSTDATA脱离三态。在并行模式下，与V1结
果相对应的RD下降沿随后将FRSTDATA引脚设为高电平，表示输出数据总线可以提供V1的结果。
在RD的下一个下降沿之后，FRSTDATA输出恢复逻辑低电平。在串行模式下，FRSTDATA在CS下
降沿变为高电平，因为此时将在DOUTA上输出V1的MSB。在CS下降沿之后的第18个SCLK下降沿，
它恢复低电平。详情见转换控制部分。
待机模式输入。此引脚用来让AD7609进入两种掉电模式之一：待机模式或关断模式。进入何种
掉电模式，取决于RANGE引脚的状态，如表8所示。待机模式下，除片内基准电压、稳压器和稳
压器缓冲外的所有其它电路均关断。关断模式下，所有电路均关断。
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AD7609
引脚编号
5, 4, 3
类型1
DI
引脚名称
OS [2:0]
33
DO/DI
DB15
32
DO/DI
DB14
31 to 27
DO
DB[13:9]
24
DO
DB7/DOUTA
25
DO
DB8/DOUTB
22 to 16
DO
DB[6:0]
1
说明
过采样模式引脚。逻辑输入。这些输入用来选择过采样率。OS 2为MSB控制位，OS 0则为LSB控
制位。关于过采样工作模式的更多信息，见数字滤波器部分；关于过采样位解码，见表9。
并行输出数据位，数据位15。当PAR/SER SEL = 0时，此引脚充当三态并行数字输出引脚。此引脚
用来在首个RD脉冲期间输出转换结果的DB17，在第二个RD脉冲期间输出相同转换结果的DB1。
当PAR/SER SEL = 1时，此引脚应与AGND相连。
并行输出数据位，数据位14。当PAR/SER SEL = 0时，此引脚充当三态并行数字输出引脚。当CS和
RD均处于低电平时，此引脚用来在首个RD脉冲期间输出转换结果的DB16，在第二个和RD脉冲
期间输出相同转换结果的DB0。当PAR/SER SEL = 1时，此引脚应与AGND相连。
并行输出数据位，数据位13至数据位9。当PAR/SER SEL = 0时，这些引脚充当三态并行数字输入/
输出引脚。当CS和RD均处于低电平时，这些引脚用来在首个RD脉冲期间输出转换结果的DB15
至DB11，在第二个RD脉冲期间输出0。当PAR/SER SEL = 1时，这些引脚应与AGND相连。
并行输出数据位，数据位13至数据位9。当PAR/SER SEL = 0时，这些引脚充当三态并行数字输入/
输出引脚。当CS和RD均处于低电平时，这些引脚用来在首个RD脉冲期间输出转换结果的DB15
至DB11，在第二个RD脉冲期间输出0。当PAR/SER SEL = 1时，这些引脚应与AGND相连。
并行输出数据位8 (DB8)/串行接口数据输出引脚(DOUTB)。当PAR/SER SEL = 0时，此引脚充当三态并行
数字输入/输出引脚。当CS和RD均处于低电平时，此引脚用来输出转换结果的DB10。当PAR/SER
SEL = 1时，此引脚用作DOUTB，并输出串行转换数据。详情见转换控制部分。
并行输出数据位，数据位6至数据位0。当PAR/SER SEL = 0时，这些引脚充当三态并行数字输入/输
出引脚。当CS和RD均处于低电平时，这些引脚用来在首个RD脉冲期间输出转换结果的DB8至
DB2，在第二个RD脉冲期间输出0。当PAR/SER SEL = 1时，这些引脚应与AGND相连。
指引脚类型的分类：P表示电源，AI表示模拟输入，REF表示基准电压，DI表示数字输入，DO表示数字输出。
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AD7609
典型性能参数
3
0
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
±10V RANGE
fSAMPLE = 200 kSPS
fIN = 1kHz
16384 POINT FFT
SNR = 91.52dB
THD = –111.05dB
–40
–80
1
0
±10V RANGE
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200 kSPS
WCP INL = 1.69 LSB
WCN INL = –1.3 LSB
–1
–100
–2
–120
–140
图11. 典型INL，±10 V范围
1.0
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
±5V RANGE
fSAMPLE = 200kSPS
f IN = 1kHz
16,384 POINT FFT
SNR = 91.12dB
THD = –109.77dB
–60
–80
0.6
0.4
DNL (LSB)
0.2
0
–0.2
–0.4
–100
–0.6
–120
–0.8
–140
100k
CODE
图9. FFT曲线图，±5 V范围
09760-011
80k
229,376
60k
196,608
40k
INPUT FREQUENCY (Hz)
131,072
20k
98,304
0
65,536
–160
09760-009
0
–1.0
32,768
AMPLITUDE (dB)
±10V RANGE
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200 kSPS
WCP DNL = 0.33 LSB
WCN DNL = –0.32 LSB
0.8
0
–40
09760-010
CODE
图8. FFT曲线图，±10 V范围
–20
229,376
100k
196,608
80k
163,840
60k
131,072
40k
INPUT FREQUENCY (Hz)
98,304
20k
65,536
0
32,768
–160
09760-008
0
–3
163,840
SNR (dB)
–60
2
INL (LSB)
–20
图12. 典型DNL，±10 V范围
3
0
–1
2
3
4
INPUT FREQUENCY (kHz)
5
6
图10. FFT曲线图，±10 V范围
CODE
图13. 典型INL，±5 V范围
Rev. B | Page 15 of 36
09760-012
1
229,376
0
32,768
–160
09760-109
0
–3
196,608
–140
163,840
–2
–120
131,072
±5V RANGE
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200 kSPS
WCP INL = 1.56 LSB
WCN INL = –1.22 LSB
–100
98,304
–80
0
65,536
–60
1
INL (LSB)
–40
AMPLITUDE (dB)
2
AVCC , VDRIVE = 5V
INTERNAL REFERENCE
±10V RANGE
fSAMPLE = 12.5kSPS
fIN = 1Hz
8192 POINT FFT
SNR = 100.71dB
THD: –111.74 dB
–20
AD7609
±5V RANGE
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200 kSPS
WCP INL = 0.45 LSB
WCN INL = –0.38 LSB
0.6
0.2
0
–0.2
–0.4
–0.6
–0.8
CODE
PFS ERROR
24
16
8
NFS ERROR
0
–8
–16
–24
±10V RANGE
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–32
–40
–40
09760-013
229,376
196,608
163,840
131,072
98,304
65,536
32,768
–25
50
65
80
PFS/NFS ERROR (%FS)
8
40
NFS ERROR (LSB)
35
10
60
±10V RANGE
20
±5V RANGE
0
–20
–40
–10
5
20
35
50
65
80
TEMPERATURE (°C)
4
AVCC, VDRIVE = 5V
fSAMPLE = 200 kSPS
TA = 25°C
EXTERNAL REFERENCE
SOURCE RESISTANCE IS MATCHED ON
THE V– INPUT
±10V AND ±5V RANGE
2
–2
09760-117
–25
6
0
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–60
0
20k
40k
60k
80k
100k
120k
SOURCE RESISTANCE (Ω)
图18. PFS和NFS误差与信号源电阻的关系
图15. NFS误差与温度的关系
105
80
AVCC, VDRIVE = 5V
fSAMPLE CHANGES WITH OS RATE
60
TA = 25°C
INTERNAL REFERENCE
±10V RANGE
100
40
0
SNR (dBs)
20
±5V RANGE
–20
95
90
NO OS
OS × 2
OS × 4
OS × 8
OS × 16
OS × 32
OS × 64
±10V RANGE
–40
85
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–60
–25
–10
5
20
35
50
TEMPERATURE (°C)
65
80
09760-118
PFS ERROR (LSB)
20
图17. NFS和PFS误差匹配
80
–80
–40
5
TEMPERATURE (°C)
图14. 典型DNL，±5 V范围
–80
–40
–10
09760-219
0
–1.0
32
80
10
100
10k
10k
INPUT FREQUENCY (Hz)
图19. 信噪比与输入频率的关系，±10 V范围
图16. PFS误差与温度的关系
Rev. B | Page 16 of 36
100k
09760-017
DNL (LSB)
0.4
40
NFS/PFS CHANNEL MATCHING (LSB)
0.8
09760-218
1.0
AD7609
6
BIPOLAR ZERO ERROR (LSB)
100
95
90
NO OS
OS × 2
OS × 4
OS × 8
OS × 16
OS × 32
OS × 64
85
80
10
100
4
2
0
±5V RANGE
–2
±10V RANGE
200 kSPS
AV CC,VDRIVE = 5V
EXTERNAL REFERENCE
–4
10k
10k
100k
INPUT FREQUENCY (Hz)
–6
–40
09760-018
SNR (dBs)
8
AVCC, VDRIVE = 5V
fSAMPLE CHANGES WITH OS RATE
TA = 25°C
INTERNAL REFERENCE
±5V RANGE
图20. 信噪比与输入频率的关系，±5 V范围
0
–20
20
40
TEMPERATURE (°C)
60
80
09760-023
105
图23. 双极性零代码误差与温度的关系
THD (dB)
–80
–90
0Ω
10Ω
500Ω
1.2kΩ
5kΩ
10kΩ
–100
–120
1
10
FREQUENCY (kHz)
100
09760-020
–110
12
±5V RANGE
8
4
±10V RANGE
0
–4
–8
200kSPS
AVCC, VDRIVE = 5V
EXTERNAL REFERENCE
–12
–16
–40
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
图21. 各种源阻抗下THD与输入频率的关系，±10 V范围
图24. 通道间的双极性零代码误差匹配
–50
–40
–50
–60
–80
0Ω
10Ω
500Ω
1.2kΩ
5kΩ
10kΩ
–90
–100
–110
–120
1
10
FREQUENCY (kHz)
100
09760-019
THD (dB)
–70
CHANNEL-TO-CHANNEL ISOLATION (dB)
±5V RANGE
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200 kSPS
RSOURCE MATCHED
ON Vx+, Vx– INPUTS
图22. 各种源阻抗下THD与输入频率的关系，±5 V范围
AV CC, VDRIVE = 5V
INTERNAL REFERENCE
AD7609 RECOMMENDED DECOUPLING USED
fSAMPLE = 200kSPS
TA = 25°C
–60
–70
–80
±10V RANGE
–90
±5V RANGE
–100
–110
–120
–130
–140
0
20
40
60
80
100
NOISE FREQUENCY (kHz)
图25. 通道间隔离
Rev. B | Page 17 of 36
120
140
160
09760-225
–70
16
09760-224
±10V RANGE
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200 kSPS
RSOURCE MATCHED
ON Vx+, Vx– INPUTS
BIPOLAR ZERO CODE ERROR MATCHING (LSB)
–60
AD7609
22
110
20
AVCC SUPPLY CURRENT (mA)
105
90
85
80
AVCC = VDRIVE = 5V
TA = 25°C
INTERNAL REFERENCE
fSAMPLE SCALES WITH OS RATIO
NO OS
OS × 2
OS × 4 OS × 8 OS × 16 OS × 32 OS × 64
OVERSAMPLING RATIO
16
14
12
AVCC, VDRIVE = 5V
10 TA = 25°C
INTERNAL REFERENCE
fSAMPLE VARIES WITH OS RATE
8
NO OS
OS × 2
OS × 4
OS × 8
OS × 16
OS × 32
OS × 64
OVERSAMPLING RATIO
图26. 动态范围与过采样率的关系
09760-227
±5V RANGE
95
18
09760-023
DYNAMIC RANGE (dB)
±10V RANGE
100
图29. 电源电流与过采样倍率的关系
140
AVCC = 5.25V
AVCC = 5V
2.5000
2.4995
AVCC = 4.75V
2.4990
2.4985
120
–10
5
20
35
50
65
80
TEMPERATURE (°C)
±5V RANGE
100
90
80
AVCC, VDRIVE = 5V
INTERNAL REFERENCE
AD7609 RECOMMENDED DECOUPLING USED
fSAMPLE = 200kSPS
TA = 25°C
70
60
–25
±10V RANGE
110
09760-029
2.4980
–40
130
0
100
200
300
400
500
600
700
800
900 1000 1100
AVCC NOISE FREQUENCY (kHz)
图27. 不同电源电压下基准输出电压与温度的关系
09760-130
REFOUT VOLTAGE (V)
2.5005
POWER SUPPLY REJECTION RATIO (dB)
2.5010
图30. 电源抑制比(PSRR)
0
10
AVCC, VDRIVE = 5V
fSAMPLE = 200kSPS
–10
–20
5
AVCC, VDRIVE = 5V
TA = 25°C
fSAMPLE = 200kSPS
INTERNAL REFERENCE
CMRR (dB)
0
–5
–15
–20
–15
–10
–5
0
±5V RANGE
–50
–60
±10V RANGE
–80
–90
5
10
15
DIFFERENTIAL ANALOG INPUT VOLTAGE (Vx+ – (Vx–)) (V)
20
图28. 不同温度的模拟输入电流与输入电压的关系
–100
10
100
1k
10k
FREQUENCY (Hz)
图30. 电源抑制比(PSRR)
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100k
09760-028
–10
–40
–70
+25°C V+
+25°C V–
+85°C V–
+85°C V+
–40°C V–
–40°C V+
09760-025
CURRENT (µA)
–30
AD7609
术语
积分非线性
ADC传递函数与一条通过ADC传递函数端点的直线的最大
偏差。传递函数的两个端点，起点在低于第一个码转换的
½ LSB处的零电平，终点在高于最后一个码转换的½ LSB处
的满量程。
微分非线性
ADC中任意两个相邻码之间所测得变化值与理想的1 LSB变
化值之间的差异。
双极性零代码误差
半量程转换(全1到全0)与理想VIN电压，即AGND的偏差。
双极性零代码误差匹配
任何两个输入通道之间双极性零电平误差的差异。
信纳比(SINAD)
在ADC输出端测得的信号对噪声及失真比。这里的信号是
基波幅值的均方根值。噪声为所有达到采样频率一半(fS/2，
直流信号除外)的非基波信号之和。在数字化过程中，这个
比值的大小取决于量化级数，量化级数越多，量化噪声就
越小。对于一个正弦波输入的理想N位转换器，信纳比值
理论值计算公式为：
信纳比 = (6.02 N + 1.76) dB
因此，对于18位转换器，该值为110.12 dB。
总谐波失真(THD)
所有谐波均方根和与基波均方根之比。对于AD7609，其定
义为
THD (dB) =
正满量程误差
最后一个码转换(二进制补码编码是从011 . . . 10到011 . . . 11)
应对应于一个比标称满量程低1½ LSB的模拟电压(±10 V范围
为9.99977 V，±5 V范围为4.99988 V)。正满量程误差是指最
后一个码转换的实际电平与理想电平的偏差。
正满量程误差匹配
任何两个输入通道之间正满量程误差的差异。
负满量程误差
首个码转换(二进制补码编码是从100 . . . 00到100 . . . 01)应
对应于一个比负满量程高1½ LSB的模拟电压(±10 V范围为
−9.999923 V，±5 V范围为−4.9999618)。负满量程误差是指
首个码转换的实际电平与理想电平的偏差。
负满量程误差匹配
任何两个输入通道之间负满量程误差的差异。
采样保持器采集时间
采样保持放大器在转换结束后恢复跟踪模式。采样保持采
集时间是转换结束后，采样保持放大器输出达到最终值(在
±1 LSB内)所需的时间。更多详情参见采样保持放大器部分。
V2 + V3 + V4 + V5 + V6 + V7 + V8 + V9
2
20log
2
2
2
2
2
2
2
V1
其中：
V1是基波幅度的均方根值。
V2至V9是二次到九次谐波幅值的均方根值。
峰值谐波或杂散噪声
在ADC输出频谱(最高达fS/2，直流信号除外)中，下一个最
大分量的均方根值与基波均方根值的比。通常情况下，此
参数值由频谱内的最大谐波决定，但对于谐波淹没于噪底
内的ADC，则由噪声峰值决定。
交调失真(IMD)
当输入由两个频率分别为fa和fb的正弦波组成时，任何非
线性有源器件都会以和与差频率mfa ± nfb(其中m, n = 0, 1,
2, 3)的形式产生失真产物。交调失真项的m和n都不等于0。
例如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括(2fa + fb)、
(2fa − fb)、(fa + 2fb)和(fa − 2fb)。
交调失真根据THD参数来计算，它是个别失真积的均方根
和与基波和的幅值均方根的比值，用分贝(dB)表示。
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AD7609
电源抑制(PSR)
电源变化会影响转换器的满量程转换，但不会影响其线性。
电源抑制是由于电源电压偏离标称值所引起的最大满量程
转换点变化。电源抑制比定义为满量程频率f下ADC输出
功率与频率fS下施加于ADC VDD和VSS电源的200 mV p-p正弦
波功率的比值：
PSRR (dB) = 10 log (Pf/PfS)
其中：
Pf是在频率f下ADC的输出功率。
PfS是在频率fS下耦合到VDD和VSS电源的功率。
通道间隔离
通道间隔离衡量任意两个通道之间的串扰水平。通过向所
有未选定的输入通道施加一个满量程、10 kHz正弦波信号，
并决定该信号在选定通道内随1 kHz信号的衰减程度来测量。
共模抑制比(CMRR)
共模抑制比定义为满量程频率f下ADC共模输入功率与频
率fS下施加于共模电压VINX+和VINX−的满量程峰峰值正弦
波输出功率的比值。
CMRR (dB) = 20 log (Pf/PfS)
其中：
Pf是在频率f下ADC的输入功率。
PfS是在频率fS下ADC的输出功率。
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AD7609
工作原理
转换器详解
模拟输入箝位保护
AD7609是一款采用高速、低功耗、电荷再分配逐次逼近型
模数转换器(ADC)的数据采集系统，可以对8个真差分模拟
输入通道进行同步采样。其模拟输入可以接受真双极性输
入信号。使用RANGE引脚可以选择±10 V或±5 V的输入范围。
AD7609采用5 V单电源供电。
图32显示了AD7609的模拟输入结构。每个AD7609模拟输
入均包含箝位保护电路。虽然采用5 V单电源供电，但此模
拟输入箝位保护允许输入过压达到±16.5 V。
RFB
AD7609可处理真双极性输入电压。RANGE引脚的逻辑电
平决定所有模拟输入通道的模拟输入范围。如果此引脚与
逻辑高电平相连，则所有通道的模拟输入范围为±10 V。如
果此引脚与逻辑低电平相连，则所有通道的模拟输入范围
为±5 V。此引脚的逻辑状态改变会立即影响模拟输入范围；
但是，除正常采集时间要求外，还有典型值为80 µs的建立
时间要求。建议根据系统信号所需的输入范围，通过硬连
线设置RANGE引脚。
SECONDORDER
LPF
图32. 模拟输入电路
图33显示了箝位电路电流与电压的关系。当输入电压不超
过±16.5 V时，箝位电路中无电流。对于高于±16.5 V的输入
电压，AD7609箝位电路开启并将模拟输入箝位至±16.5 V。
模拟输入通道上应放置一个串联电阻，以将输入电压超过
±16.5 V时的电流限制在±10 mA以下。如果模拟输入通道
VINx+上有一个串联电阻，则VINx−通道上也需要一个与
之对应相等的电阻(见图34)。如果Vx−通道上没有对应的
电阻，该通道将出现失调误差。建议使用输入过压箝位保
护电路来保护AD7609免受瞬变过压事件的影响。不要将
AD7609置于箝位保护电路长期活动(正常或掉电情况)的条
件下，这可能降低AD7609的双极性零代码误差性能。
AV , VDRIVE = 5V
30 T CC
A = 25°C
INPUT CLAMP CURRENT (mA)
模拟输入阻抗
1MΩ
RFB
在正常操作期间，所施加的模拟输入电压应保持在通过
RANGE引脚选择的模拟输入范围内。必须给器件施加
RESET脉冲，以确保将模拟输入通道配置为所选范围。
在关断模式下，建议将模拟输入连在一起或将两个模拟输
入引脚(Vx+、Vx−)连到GND。依据模拟输入箝位保护部
分，过压箝位保护推荐用于瞬变过压条件，不应长期保持
活动状态。在上述条件以外对模拟输入施加应力可能降低
AD7609的双极性零代码误差和THD性能。
CLAMP
AD7609的模拟输入阻抗为1 MΩ。这是固定输入阻抗，不随
AD7609采样频率而变化。高模拟输入阻抗可免除AD7609
前端的驱动放大器，允许其与信号源或传感器直接相连。
由于无需驱动放大器，因此可去掉信号链中的双极性电源，
它通常是系统中的噪声源。
20
10
0
–10
–20
–30
–40
–50
–20
–15
–10
–5
0
5
10
15
SOURCE VOLTAGE (V)
图33. 输入箝位保护特性
RFB
AD7609
+10V
–10V
+10V
–10V
R
R
VINx+
C
VINx–
CLAMP
CLAMP
1MΩ
1MΩ
RFB
图34. 模拟输入端的输入电阻匹配
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20
09760-033
模拟输入范围
Vx–
1MΩ
09760-031
模拟输入
CLAMP
09760-129
该器件内置输入箝位保护、输入信号缩放放大器、二阶抗
混叠滤波器、采样保持放大器、片内基准电压源、基准电
压缓冲、高速ADC、数字滤波器以及高速并行和串行接
口。AD7609的采样通过CONVST x信号进行控制。
Vx+
AD7609
模拟输入抗混叠滤波器
AD7609还提供了模拟抗混叠滤波器。该滤波器为二阶巴特
沃兹滤波器。图35和图36分别显示了模拟抗混叠滤波器的频
率和相位响应。在±5 V范围内，−3 dB带宽典型值为23 kHz。
在±10 V范围内，−3dB带宽典型值为32 kHz。
0
10V DIFF
5V DIFF
–10
ADC传递函数
–15
AD7609的输出编码方式为二进制补码。所设计的码转换在
连续LSB整数值的中间(即1/2 LSB、3/2 LSB)进行。AD7609
的LSB大小为FSR/262,144。AD7609的FSR在±10 V范围内为
40 V，在±5 V范围内为20 V。其理想传递特性如图37所示。
–20
–25
10V
–35
0.1dB
13,354Hz
12,769Hz
12,427Hz
10,303Hz
9619Hz
9326Hz
–40
100
3dB
33,520Hz
32,397Hz
31,177Hz
24,365Hz
23,389Hz
22,607Hz
V+ ± (V–)
× 131,072 ×
20V
V+ ± (V–)
±5V CODE =
× 131,072 ×
10V
±10V CODE =
1k
10k
FREQUENCY (Hz)
100k
图35. 模拟抗混叠滤波器频率响应
011...111
011...110
ADC CODE
14
13
12
PHASE DELAY (µs)
11
10
±5V RANGE
±10V RANGE
7
000...001
000...000
111...111
–FS + 1/2LSB
+FSR – (–FSR)
218
0V – 1LSB +FS – 3/2LSB
ANALOG INPUT
6
图37. AD7609传递特性
5
4
LSB大小取决于所选的模拟输入范围(见表7)。
3
AVCC, VDRIVE = 5V
fSAMPLE = 200kSPS
TA = 25°C
1
10
1k
表7. 输出码和理想输入值
10k
INPUT FREQUENCY (Hz)
100k
09760-133
2
0
LSB =
100...010
100...001
100...000
9
8
REF
2.5V
REF
2.5V
09760-034
TEMP
–40°C
25°C
85°C
–40°C
5V
25°C
85°C
–30
09760-032
ATTENUATION (dB)
–5
转换采用内部时钟，所有通道的转换时间为4 µs。8个通道
均完成转换后，BUSY信号恢复低电平，表示转换过程结
束。在BUSY下降沿时，采样保持放大器返回跟踪模式。
BUSY变为低电平后，可以通过并行或串行接口从输出寄
存器中读取新数据。或者，当BUSY为高电平时，可以读
取前一次转换的数据。在转换期间从AD7609读取数据对性
能几乎没有影响，可以实现更快的吞吐速率。VDRIVE > 3.3 V
时，如果在转换期间读取，信噪比(SNR)将降低约1.5 dB。
图36. 模拟抗混叠滤波器相位响应
采样保持放大器
利用采样保持放大器，AD7609 ADC可以用18位分辨率精确
采集满量程幅度的输入正弦波。采样保持放大器在CONVST x
上升沿时对其各自输入进行同步采样。一个器件的所有八
个采样保持放大器以及不同器件的采样保持放大器的孔径
时间(即从外部CONVST x信号上升沿到采样保持器实际进
入保持模式的延迟时间)通过设计保证严格匹配。此匹配允
许对一个系统中的一个以上AD7609进行同步采样。
说明
FSR − 0.5 LSB
中间电平 + 1 LSB
中间电平
中间电平 – 1 LSB
−FSR + 1 LSB
−FSR
BUSY下降沿表示所有8个通道的转换过程均已结束，此时
采样保持器返回跟踪模式，下一批转换的采集时间开始
计时。
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模拟输入
(V+ − (V−)
10 V范围
+19.99992 V
+152.58 µV
0V
−152.58 µV
−19.99984 V
−20 V
模拟输入
V+ − (V−)
5 V范围
9.999961 V
76 µV
0V
−76 µV
−9.99992 V
−10 V
数字输出码
(十六进制)
0x1FFFF
0x00001
0x00000
0x3FFFF
0x20001
0x20000
AD7609
REFIN/REFOUT
内部/外部基准电压
SAR
AD7609内置一个2.5 V片内带隙基准电压源。REFIN/REFOUT
引脚既可使用该2.5V基准电压，以在内部产生4.5V片内基
准电压，也允许施加一个2.5 V外部基准电压。所施加的2.5 V
外部基准电压也会在内部缓冲的作用下放大至4.5 V。此4.5 V
缓冲的基准电压是SAR ADC所用的基准电压。
REFCAPA
09760-035
2.5V
REF
10µF
图38. 基准电压电路
AD7609
AD7609
AD7609
REF SELECT
REF SELECT
REF SELECT
REFIN/REFOUT
REFIN/REFOUT
REFIN/REFOUT
100nF
100nF
100nF
09760-037
ADR421
0.1µF
图39. 驱动多个AD7609 REFIN/REFOUT引脚的单个外部基准电压源
当AD7609配置为外部基准电压模式时，REFIN/REFOUT引
脚为高输入阻抗引脚。对于使用多个AD7609器件的应用，
建议根据应用要求采取下列配置。
外部基准电压模式
可以用一个外部基准电压源ADR421驱动所有AD7609器件
的 REFIN/REFOUT引 脚 (见 图 39)。 这 种 配 置 中 ， 每 个
AD7609 REFIN/REFOUT引脚都应该通过一个100 nF的去耦
电容去耦。
内部基准电压模式
配置为内部基准电压工作模式的一个AD7609器件，可以用
来驱动配置为外部基准电压工作模式的其余AD7609器件(见
图40)。配置为内部基准电压模式的AD7609应利用10 μF陶瓷
去耦电容对其REFIN/REFOUT引脚去耦。配置为外部基准
电压模式的其它AD7609器件应各利用一个100 nF的去耦电
容对其REFIN/REFOUT引脚去耦。
Rev. B | Page 23 of 36
VDRIVE
AD7609
AD7609
AD7609
REF SELECT
REF SELECT
REF SELECT
REFIN/REFOUT
REFIN/REFOUT
REFIN/REFOUT
+
10µF
100nF
100nF
图40. 驱动多个AD7609 REFIN引脚的内部基准电压源
09760-036
REF SELECT引脚是一个逻辑输入引脚，允许用户选择内部
基准电压和外部基准电压。如果此引脚设置为逻辑高电
平，则选择并使能内部基准电压；如果此引脚设置为逻辑
低电平，则禁用内部基准电压，并且必须将一个外部基准
电压施加于REFIN/REFOUT引脚。内部基准电压缓冲始终
使能。复位之后，AD7609工作在REF SELECT引脚所选择
的基准电压模式。无论使用内部还是外部基准电压，都需
要 对 REFIN/REFOUT引 脚 去 耦 。 REFIN/REFOUT与
REFGND引脚附近的地之间需要一个10 µF陶瓷电容。AD7609
内置一个基准电压缓冲，缓冲配置为将REF电压放大至约
4.5 V，如图38所示。REFCAPA和REFCAPB引脚必须在外部
短路连在一起，并通过一个10 μF陶瓷电容连接至REFGND，
以确保基准电压缓冲工作在闭环中。REFIN/REFOUT引脚
提供的基准电压为2.5 V。
REFCAPB
BUF
AD7609
典型连接图
掉电模式
图41显示了AD7609的典型连接图。该器件有四个AVCC电
源引脚，可以将其连在一起，并通过各电源引脚上的100 nF
电容和电源上的10 µF电容去耦。AD7609既可在内部基准电
压下工作，也可在外部施加的基准电压下工作。在此配置
中，AD7609被配置为在内部基准电压下工作。当电路板上
只有一个AD7609器件时，应利用一个10 µF电容对其REFIN/
REFOUT引脚去耦。当应用中使用多个AD7609器件时，请
参阅内部/外部基准电压部分。REFCAPA和REFCAPB引脚
短路连在一起，并通过一个10 µF陶瓷电容来去耦。
AD7609提供两种掉电模式。STBY引脚控制AD7609是处在
正常模式还是两种掉电模式之一。两种掉电模式分别为待
机模式和关断模式。当STBY引脚为低电平时，RANGE引
脚的状态决定选择何种掉电模式。表8显示了选择不同掉
电模式所需的配置。当AD7609处于待机模式时，最大功耗
为8 mA，上电时间约为100 µs，因为REFCAPA/REFCAPB引
脚上的电容必须充电。待机模式下，片内基准电压源和稳
压器仍然上电，放大器和ADC内核则关断。当AD7609处
于关断模式时，最大功耗为11 μA，上电时间约为13 ms。关
断模式下，所有电路均关断。当AD7609从关断模式上电时，
经过所需的上电时间后，必须对AD7609施加复位信号。
VDRIVE电源连接到为处理器供电的同一电源。VDRIVE的电压
控制输出逻辑信号的电压值。关于布局、去耦和接地提
示，请参考布局指南部分。
表8. 掉电模式选择
对AD7609施加电源后，应复位器件以确保将其配置为正确
的工作模式。
ANALOG SUPPLY
VOLTAGE 5V1
1µF
REFIN/REFOUT
100nF
100nF
REGCAP2
AVCC
VDRIVE
REFCAPA
10µF
+
DB0 TO DB15
REFCAPB
REFGND
EIGHT DIFFERENTIAL
ANALOG INPUT PAIRS
V1+
V1–
V2+
V2–
V3+
V3–
V4+
V4–
V5+
V5–
V6+
V6–
V7+
V7–
V8+
V8–
DIGITAL SUPPLY
VOLTAGE +2.3V TO +5V
AD7609
CONVST A, B
CS
RD
BUSY
RESET
OS 2
OS 1
OS 0
REF SELECT
PARALLEL
INTERFACE
OVERSAMPLING
VDRIVE
PAR/SER SEL
RANGE
STBY
VDRIVE
AGND
1DECOUPLING SHOWN ON THE AV
CC PIN APPLIES TO EACH AVCC PIN (PIN 1, PIN 37, PIN 38, PIN 48).
DECOUPLING CAPACITOR CAN BE SHARED BETWEEN AV CC PIN 37 AND PIN 38.
2DECOUPLING SHOWN ON THE REGCAP PIN APPLIES TO EACH REGCAP PIN (PIN 36, PIN 39).
图41. 典型连接图
Rev. B | Page 24 of 36
09760-038
+
0
0
MICROPROCESSOR/
MICROCONVERTER/
DSP
10µF
STBY
掉电模式
待机
关断
RANGE
1
0
AD7609
两组通道同步采样
转换控制
AD7609还允许模拟输入通道分两组进行同步采样。这可以
用在电力线保护和测量系统中，以补偿PT和CT变压器之间
的相位差。在50 Hz系统中，它可以提供最多9°的相位补偿；
在60 Hz系统中，它可以提供最多10°的相位补偿。
所有模拟输入通道同步采样
AD7609可以对所有模拟输入通道进行同步采样。当两个
CONVST x引脚(CONVST A和CONVST B)连在一起时，所
有通道同步采样。使用一个CONVST x信号便可控制两个
CONVST x输入。此公用CONVST x信号的上升沿启动对所
有模拟输入通道的同步采样。
通过脉冲独立激活两个CONVST x引脚，并且只有在不使用
过采样时，才可实现这种采样方式。CONVST A用来对第一
组通道启动同步采样(V1至V4)；CONVST B用来启动对第二
组模拟输入通道的同步采样(V5至V8)，如图42所示。在
CONVST A上升沿时，第一组通道的采样保持放大器进入保
持模式。在CONVST B上升沿时，第二组通道的采样保持放
大器进入保持模式。当两个CONVST x均已达到上升沿后，
转换过程开始，因此在后一CONVST x信号的上升沿时，
BUSY变为高电平。BUSY下降沿还表示，现在可以从并行
总线或DOUTA和DOUTB串行数据线路读取新数据。使用两个
独立的CONVST x信号时，数据读取过程不变。
AD7609内置一个片内振荡器用于转换。所有ADC通道的
转换时间为tCONV。BUSY信号告知用户正在进行转换，因
此当施加CONVST x上升沿时，BUSY变为逻辑高电平，在
整个转换过程结束时变为低电平。BUSY信号下降沿用来
使所有八个采样保持放大器返回跟踪模式。BUSY下降沿
还表示，现在可以从并行总线(DB[15:0])或DOUTA和DOUTB
串行数据线路读取新数据。
将所有不使用的模拟输入通道接AGND。不使用通道的结
果仍会包括在所读取的数据中，因为始终会转换所有通道。
V1 TO V4 TRACK-AND-HOLD
ENTER HOLD
V5 TO V8 TRACK-AND-HOLD
ENTER HOLD
CONVST A
t5
CONVST B
AD7609 CONVERTS
ON ALL 8 CHANNELS
BUSY
tCONV
CS, RD
V1
V2
V8
09760-039
DATA: DB[15:0]
FRSTDATA
图42. 分通道组进行同步采样，使用独立的CONVST A/CONVST B信号—并行模式
Rev. B | Page 25 of 36
AD7609
数字接口
AD7609提供两种接口选项：并行接口和高速串行接口。所
需接口模式可通过PAR/SER SEL引脚来选择。
AD7609
BUSY 14
INTERRUPT
RD 12
DB[15:0] 33:16
并行接口(PAR/SER SEL = 0)
可以用标准CS和RD信号通过并行数据总线从AD7609读取
数据。通过并行总线读取数据时，需将PAR/SER SEL引脚和
低电平相连。通过内部选通CS和RD输入信号，可以将转
换结果输出到数据总线。当CS和RD同时处于逻辑低电平
时，数据线DB15至DB0不再呈高阻态。
CS输入信号的上升沿使总线进入三态，其下降沿使总线脱
离高阻抗状态。CS是使能数据线的控制信号，利用该功能
可以让多个AD7609共享同一并行数据总线。CS信号可永
久性地接低电平，而RD信号可用来获取转换结果，如图4
所示。BUSY信号变为低电平后，可以读取新数据(图2)；
或者，在BUSY为高电平时，可以读取前一次转换的数据
(图3)。
RD引脚用来从输出转换结果寄存器读取数据。需要两个
RD脉冲以读取每个通道的全部18位转换结果。对AD7609
RD引脚施加16 RD脉冲序列，可使各通道的转换结果按升序
逐个输出到并行输出总线DB[15:0]。BUSY变为低电平后的
第一个RD下降沿输出V1结果DB[17:2]，下一个RD下降沿
则用V1结果DB[1:0]更新总线。需要16个RD脉冲以读取
AD7609的8个18位转换结果。RD的第16个下降沿输出通道
V8的DB[1:0]转换结果。当RD信号为逻辑低电平时，可将
各通道的数据转换结果传输到数字主机(DSP、FPGA)。
当系统/板上只有一个AD7609且它不共享并行总线时，可
以仅用数字主机的一个控制信号来读取数据。CS和RD信
号可以连在一起，如图5所示。这种情况下，数据总线在
CS/RD的下降沿时脱离三态。利用CS和RD合并信号，可以
从AD7609输出数据，并由数字主机读取。这种情况下，
CS用来使能各数据通道的数据帧传输，需要16个CS脉冲以
读取8个通道的数据。
DIGITAL
HOST
09760-040
CS 13
下面几节讨论这些接口模式的工作原理。
图43. AD7609接口图：一个AD7609使用并行总线；
CS和RD短路连在一起
串行接口(PAR/SER SEL = 1)
若要通过串行接口从AD7609回读数据，PAR/SER SEL引脚应
连接高电平。CS和SCLK信号用来传输AD7609的数据。
AD7609有两个串行数据输出引脚：DOUTA和DOUTB。可通
过单或双DOUT线路从AD7609回读数据。对于AD7609，通
道V1至V4的转换结果首先出现在DOUTA上，通道V5至V8
的转换结果则首先出现在DOUTB上。
CS下降沿使数据输出线路(DOUTA和DOUTB)脱离三态，并逐
个输出转换结果的MSB。SCLK上升沿将随后的所有数据位
逐个送至串行数据输出DOUTA和DOUTB。可以使CS输入在整
个串行读取过程中保持低电平，也可以通过脉冲激活它，
以使能各通道的18个SCLK周期帧读取。
图44显示采用双DOUT线路在AD7609上读取八个同步转换结
果。这种情况下，使用72个SCLK传输来访问AD7609的数
据，并且CS保持低电平，以使能全部72个SCLK周期帧。
也可以仅用一条DOUT线路逐个输出数据；这种情况下，建
议用D OUT A访问所有转换数据，因为通道数据以升序输
出。对于AD7609，通过一条DOUT线路访问所有8个转换结
果时，总共需要144个SCLK周期。可以通过一个CS信号使
能这144个SCLK周期帧，也可以通过CS信号独立使能各组
的18个SCLK周期帧。只用一条DOUT线路的缺点是：如果在
转换后读取，则吞吐速率会下降。串行模式下，不用的
DOUT线应保持不连接。对于AD7609，如果DOUTB用作一路
DOUT线，通道结果将以V5、V6、V7、V8、V1、V2、V3、
V4的顺序输出；不过，在DOUTB上读取V5后，FRSTDATA
指示就会恢复低电平。
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AD7609
图6显示串行模式下从AD7609读取一个通道的数据(由CS信
号使能帧传输)的时序图。SCLK输入信号为串行读取操作
提供时钟源。CS变为低电平，以从AD7609访问数据。CS
下降沿使总线脱离三态，并逐个输出18位转换结果的MSB。
此MSB在CS下降沿后的第一个SCLK下降沿有效。后续17
个数据位在SCLK的上升沿逐个输出。数据在SCLK下降沿
有效。要访问各转换结果，必须提供18个时钟周期。
FRSTDATA输出信号指示何时回读第一通道V1。当CS输入
为高电平时，FRSTDATA输出引脚处于三态。在串行模式
下，CS下降沿使FRSTDATA脱离三态，并将FRSTDATA引
脚设为高电平，表示D OUT A输出数据线可以提供V1的结
果。在第18个SCLK下降沿之后，FRSTDATA输出恢复逻辑
低电平。如果所有通道都在DOUTB上读取，则当V1输出到
此串行数据输出引脚时，FRSTDATA输出不会变为高电
平。只有当DOUTA提供V1结果时(此时DOUTB提供V5结果)，
它才会变为高电平。
转换期间读取
当BUSY为高电平，转换正在进行时，也可以从AD7609读
取数据。这几乎不会影响转换器的性能，而且可以实现更
快的吞吐速率。转换期间可以执行并行或串行读取，可以
使用或不用过采样。图3显示并行或串行模式下BUSY为高
电平时读取操作的时序图。使用串行接口及3.3 V至5.25 V的
VDRIVE时，转换期间执行读取可以实现最高吞吐速率。
在BUSY下降沿时，输出数据寄存器会被新转换数据更
新，除外之外的任何时候都可以从AD7609读取数据。这种
情况下应满足表3所示的t6要求。
CS
72
DOUTA
V1
V2
V3
V4
DOUTB
V5
V6
V7
V8
图44.采用双DOUT 线路的AD7609串行接口
Rev. B | Page 27 of 36
09760-041
SCLK
AD7609
开启过采样时，CONVST A和CONVST B引脚必须连在一起
驱动，转换过程中BUSY保持高电平的时间会延长。BUSY
保持高电平的实际时间取决于所选的过采样倍率；过采样
倍率越高，则BUSY保持高电平的时间或总转换时间越
长，参见表9。
数字滤波器
AD7609内置一个可选的数字一阶sinc滤波器，在使用较低
吞吐速率或需要更高信噪比或更宽动态范围的应用中，应
使用该滤波器。数字滤波器的过采样率由过采样引脚OS
[2:0]控制(见表9)。OS 2为MSB控制位，OS 0则为LSB控制位。
表9提供了用来选择不同过采样倍率的过采样位解码。OS
引脚在BUSY的下降沿锁存，从而设置下一个转换的过采
样倍率(见图45)。除过采样功能外，输出结果被抽取为18
位分辨率。
图46显示转换时间和BUSY信号宽度随着过采样倍率提高而
延长。例如，当采样速率为10 kSPS时，周期时间为100 µs。
图46显示了OS × 2和OS × 4的情况；对于10 kSPS采样速率，仍
有足够的周期时间来进一步提高过采样倍率，使SNR性能
得到更大的改善。例如，在初始采样或吞吐速率为200 kSPS
的应用中，如果开启过采样，则必须降低吞吐速率，以满
足较长的转换时间要求，并顾及到读取操作。当开启过采
样时，为实现最快吞吐速率，可以在BUSY高电平期间执
行读取操作。BUSY下降沿用于以新转换数据更新输出数
据寄存器，因此转换数据的读取不应发生在此边沿上。图
47至图53以直流统计直方图形式显示了过采样对输出码字
分布的影响。随着过采样倍率提高，码字分布缩小。(图47
至图53中，AVCC = VDRIVE = 5 V，采样倍率与过采样率呈比
例关系。)
如果OS引脚选择过采样率8，则下一个CONVST x上升沿采
集各通道的第一个样点，一个内部产生的采样信号采集所
有通道的其余7个样点。然后对这些样点求平均值，以改
进SNR性能。表9显示了±10 V范围和±5 V范围的典型SNR性
能。如表9所示，SNR性能随着过采样率提高而改善。随着
过采样率提高，3 dB带宽降低，容许的采样频率也降低。在
所需采样频率为10 kSPS的应用中，过采样率最高可以为16。
此时，应用的SNR性能会有改善，但输入−3 dB带宽在约6 kHz
以下。
CONVST A,
CONVST B
CONVERSION N
OVERSAMPLE RATE
LATCHED FOR CONVERSION N + 1
CONVERSION N + 1
BUSY
tOS_HOLD
09760-042
tOS_SETUP
OS x
图45. OS引脚时序
表9. 过采样位解码(100 Hz输入信号)
OS
[2:0]
000
001
010
011
100
101
110
111
过采
样率
无过采样
2
4
8
16
32
64
无效
±5 V范围SNR
(dB)
(dB)
93.3
95.5
98
100.6
101.8
102.7
±10 V范围SNR
(dB)
(dB)
93.9
96.4
98.9
101
102
102.9
5 V范围−3 dB带宽
(kHz)
(kHz)
22
18.5
11.9
6
3
1.5
Rev. B | Page 28 of 36
10 V范围−3 dB带宽
Range (kHz)
33
28.9
21.5
12
6
3
1.5
最大吞吐量CONVST x频率
(kHz)
200
100
50
25
12.5
6.25
3.125
AD7609
tCYCLE
CONVST A,
CONVST B
tCONV
19µs
9µs
4µs
OS = 0
BUSY
OS = 2
OS = 4
t4
t4
t4
CS
09760-043
RD
DATA:
DB[15:0]
图46. AD7609—无过采样、4倍过采样和8倍过采样，转换之后读取
3000
1600
1400
NUMBER OF OCCURRENCES
1062
1000
840
800
727
600
492
450
400
2 10 27
2000
1500
1340
1191
1000
500
219
210
200
100
83
–9 –8 –7 –6 –5 –4 –3 –2 –1 0 1
CODE
2
3
4
5
32 11
2
6
8 9
7
1
0
5
49
–5
–4
–2
–1
0
CODE
1
79
8
3
4
2
4000
2000
OVERSAMPLING BY 2
1785 1772
1800
OVERSAMPLING BY 8
NUMBER OF OCCURRENCES
1600
1389
1400
1200
1146
1000
788
800
599
600
400
317
214
200
1
12
0 1
CODE
2
3
3000
2397
2500
2000
1568
1500
1000
549
500
105
46
–7 –6 –5 –4 –3 –2 –1
3392
3500
4
15
2
1
5
6
7
09760-045
NUMBER OF OCCURRENCES
–3
图49. 码直方图：4倍过采样(10个码)
图47. 码直方图：无过采样(19个码)
0
422
341
0
1
41
–4
–3
229
–2
–1
0
1
CODE
图50. 码直方图：8倍过采样(8个码)
图48. 码直方图：2倍过采样(15个码)
Rev. B | Page 29 of 36
2
15
3
09760-047
0
2363 2394
2500
1167
1200
09760-044
NUMBER OF OCCURRENCES
OVERSAMPLING BY 4
1384 1373
09760-046
NO OVERSAMPLING
AD7609
当选择过采样模式时，其效果是在ADC之后增加数字滤波
器功能。不同的过采样倍率和CONVST x采样频率将产生不
同的数字滤波器频率曲线。
4500
OVERSAMPLING BY 16
3833
3500
3279
图54至图59显示了不同采样速率下的数字滤波器频率曲
线。模拟抗混叠滤波器和过采样数字滤波器组合可以简化
AD7609之前的滤波器设计。该数字滤波同时提供陡峭滚降
的幅频响应与线性的相频响应。
3000
2500
2000
1500
1000
0
657
385
406
500
0
14
3
–3
–2
–1
0
1
2
图51. 码直方图：16倍过采样(6个码)
6000
OVERSAMPLING BY 32
5090
–40
–50
–60
–70
4000
2716
–90
100
1k
10k
100k
1M
10M
FREQUENCY (Hz)
2000
09760-051
–80
3000
图54. 2倍过采样的数字滤波器响应
1000
0
341
45
–2
–1
0
1
图52. 码直方图：32倍过采样(4个码)
7000
OVERSAMPLING BY 64
5871
6000
–20
ATTENUATION (dB)
CODE
AVCC = 5V
VDRIVE = 5V
TA = 25°C
10V RANGE
OS BY 4
–10
09760-049
0
5000
–30
–40
–50
–60
–70
–80
4000
–90
–100
100
3000
2245
2000
10k
100k
1M
图55. 4倍过采样的数字滤波器响应
1000
0
1k
FREQUENCY (Hz)
75
1
–2
–1
0
CODE
1
09760-050
NUMBER OF OCCURENCES
–30
图53. 码直方图：64倍过采样(4个码)
Rev. B | Page 30 of 36
10M
09760-052
NUMBER OF OCCURENCES
5000
–20
ATTENUATION (dB)
CODE
AVCC = 5V
VDRIVE = 5V
TA = 25°C
10V RANGE
OS BY 2
–10
09760-048
NUMBER OF OCCURENCES
4000
AD7609
–20
–20
ATTENUATION (dB)
–30
–40
–50
–60
–70
–30
–40
–50
–60
–70
–80
–80
–90
–90
1k
10k
100k
1M
10M
FREQUENCY (Hz)
–100
100
09760-053
–100
100
ATTENUATION (dB)
–50
–60
–70
–30
–40
–50
–60
–70
–80
–80
–90
–90
10k
100k
1M
FREQUENCY (Hz)
10M
10M
AVCC = 5V
VDRIVE = 5V
TA = 25°C
10V RANGE
OS BY 64
–20
–40
1k
1M
–10
–30
–100
100
100k
0
09760-054
ATTENUATION (dB)
–20
10k
图58. 32倍过采样的数字滤波器响应
AVCC = 5V
VDRIVE = 5V
TA = 25°C
10V RANGE
OS BY 16
–10
1k
FREQUENCY (Hz)
图56. 8倍过采样的数字滤波器响应
0
AVCC = 5V
VDRIVE = 5V
TA = 25°C
10V RANGE
OS BY 32
–10
09760-055
–10
ATTENUATION (dB)
0
AVCC = 5V
VDRIVE = 5V
TA = 25°C
10V RANGE
OS BY 8
图57. 16倍过采样的数字滤波器响应
–100
100
1k
10k
100k
1M
FREQUENCY (Hz)
图59. 64倍过采样的数字滤波器响应
Rev. B | Page 31 of 36
10M
09760-056
0
AD7609
布局指南
安装AD7609所用的印刷电路板应采用模拟部分与数字部分
分离设计，并限制在电路板的不同区域内。
至少使用一个接地层。数字和模拟部分可以共用或分割使
用接地层。在使用分割的地层时，数字地和模拟地应单点
连接。单点接地点最好尽可能靠近AD7609。
应避免在器件下方布设数字线路，否则会将噪声耦合至芯
片。应允许模拟接地层布设在AD7609下方，以避免噪声耦
合。如CONVST A、CONVST B或时钟等快速切换信号要使
用数字地加以屏蔽，以免将噪声辐射到电路板的其他部
分，而且快速切换信号绝不能靠近模拟信号路径。避免数
字信号与模拟信号交叠。电路板邻近层上的走线应彼此垂
直，以减小电路板的馈通效应。
09760-057
如果AD7609系统内有多个器件要求模数接地，仍应坚持单
点接地，把接地点放置在尽可能靠近AD7609的一个星型接
地点。确保每个接地引脚与地层的良好连接。避免多个接
地引脚共用一个到地层的连接的情况。每个接地引脚应使
用单个过孔或多个过孔接入接地层。
图60. REFIN/REFOUT、REFCAPA、REFCAPB和
REGCAP引脚的顶层去耦
良好的去耦也很重要，以便降低AD7609的电源阻抗，并减
少电源尖峰幅度。去耦电容应靠近(理想情况是紧靠)这些
引 脚 及 其 对 应 接 地 引 脚 放 置 。 REFIN/REFOUT引 脚 和
REFCAPA、REFCAPB引脚的去耦电容应尽可能靠近相应
的AD7609引脚。可能的话，应将这些电容放在电路板上与
AD7609器件相同的一侧。图60显示AD7609电路板顶层的
建议去耦配置。图61显示底层去耦配置，它用于四个AVCC
引脚和VDRIVE引脚的去耦。
Rev. B | Page 32 of 36
09760-058
AVCC和VDRIVE引脚的电源线路应采用尽可能宽的走线，以
提供低阻抗路径，并减小电源线路上的毛刺噪声影响。可
能的话，应使用电源层。应在电源引脚和电路板的电源走
线之间建立良好连接；包括每个电源引脚使用单个过孔或
多个过孔连接至电源走线和电源层。
图61. 底层去耦
AD7609
09760-059
在内置多个AD7609器件的系统中，为确保器件之间的性能
匹配良好，这些器件必须采用对称布局。图62显示采用两
个AD7609器件的布局。AVCC电压平面沿两个器件的右侧
布设，VDRIVE电源走线沿两个AD7609器件的左侧布设。基
准电压芯片位于两个器件之间，基准电压走线向北布设到
U1的引脚42，向南布设到U2的引脚42。使用实心接地层。
这些对称布局原则适用于含有两个以上AD7609器件的系
统。AD7609器件可以沿南北方向放置，基准电压位于器
件的中间，基准电压走线则沿南北方向布设，类似于图62。
图62. 多个AD7609的布局，顶层和电源层
Rev. B | Page 33 of 36
AD7609
外形尺寸
0.75
0.60
0.45
12.20
12.00 SQ
11.80
1.60
MAX
64
49
1
48
PIN 1
10.20
10.00 SQ
9.80
TOP VIEW
(PINS DOWN)
0.15
0.05
SEATING
PLANE
VIEW A
ROTATED 90° CCW
0.20
0.09
7°
3.5°
0°
16
0.08
COPLANARITY
33
32
17
VIEW A
0.50
BSC
LEAD PITCH
0.27
0.22
0.17
COMPLIANT TO JEDEC STANDARDS MS-026-BCD
051706-A
1.45
1.40
1.35
图63. 64引脚薄型四方扁平封装[LQFP]
(ST-64-2)
尺寸单位：mm
订购指南
型号1
AD7609BSTZ
AD7609BSTZ-RL
EVAL-AD7609EDZ
CED1Z
1
温度范围
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
封装描述
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
AD7609评估板
转换器评估开发板
Z = 符合RoHS标准的器件。
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封装选项
ST-64-2
ST-64-2
AD7609
注释
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AD7609
注释
©2011–2014 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D09760sc-0-5/14(B)
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工商网监
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