250 kSPS、6通道、同步
采样双极性16位ADC
AD7656A
产品特性
功能框图
应用
电源线路监控系统
仪表和控制系统
多轴定位系统
CONVST A
VDD
CONVST B CONVST C AVCC
CLK
OSC
REF
DVCC
CS
SER/PAR/SEL
VDRIVE
CONTROL
LOGIC
STBY
BUF
V1
T/H
16-BIT SAR
V2
T/H
16-BIT SAR
OUTPUT
DRIVERS
DB8/DOUT A
SCLK
OUTPUT
DRIVERS
BUF
V3
T/H
V4
T/H
16-BIT SAR
OUTPUT
DRIVERS
DB10/DOUT C
OUTPUT
DRIVERS
DATA/
CONTROL
LINES
16-BIT SAR
BUF
V5
T/H
16-BIT SAR
V6
T/H
16-BIT SAR
DB9/DOUT B
RD
WR/REFEN/DIS
VSS
AD7656A
AGND
DGND
11127-001
6个独立的模数转换器(ADC)
真双极性模拟输入
引脚/软件可选范围：±10 V或±5 V
高吞吐速率：250 kSPS
iCMOS®工艺技术
低功耗：140 mW(250 kSPS，5 V电源)
宽输入带宽
信噪比(SNR)：86.5 dB(50 kHz输入频率)
片内基准电压源及缓冲器
并行、串行和菊花链接口模式
高速串行接口
串行外设接口(SPI)/QSPI™/MICROWIRE®/DSP兼容
关断模式：100 mW(最大值)
64引脚LQFP
改进电源时序(PSS)鲁棒性
图1.
概述
AD7656A1内置六个16位、快速、低功耗、逐次逼近型模数
转换器(ADC)，并集成到一个封装中，采用iCMOS®工艺(工业
级CMOS)设计。iCMOS是一种将高压硅与亚微米CMOS及
互补双极性技术相结合的工艺。通过这种工艺，可开发在
33 V高压下工作的高性能模拟IC，其体积性能比是以往的高
压器件所无法实现的。与采用传统CMOS工艺的模拟IC不
同，iCMOS元件不但可以输入双极性信号，同时还能提升
性能，大幅降低功耗并减小封装尺寸。
AD7656A的吞吐速率最高可达250 kSPS，并且内置宽带宽
(12 MHz)采样保持放大器，可处理最高12 MHz的输入频率。
转换过程与数据采集利用CONVST x信号和内部振荡器进
行控制。三个CONVST x引脚(CONVST A、CONVST B和
CONVST C)允许三对ADC独立地进行同步采样。AD7656A
同时具有一个高速并行接口和一个高速串行接口，为器件
与微处理器或数字信号处理器(DSP)进行接口创造了条
件。在串行接口模式下，AD7656A允许多个ADC以菊花链
形式连接至单个串行接口。AD7656A可在±4 x VREF和±2 x
VREF范围内支持真双极性输入信号。AD7656A还内置一个
2.5 V片内基准电压源。
多功能引脚名称可能仅通过相关功能来引用。
产品特色
1. 片内集成6个16位、250 kSPS ADC。
2. 6个真双极性、高阻抗模拟输入。
3. 并行和高速串行接口。
1
受美国专利第6,731,232号保护。
Rev. 0
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的最新英文版数据手册。
AD7656A
目录
产品特性 ......................................................................................... 1
应用.................................................................................................. 1
功能框图 ......................................................................................... 1
概述.................................................................................................. 1
产品特色 ......................................................................................... 1
修订历史 ......................................................................................... 2
技术规格 ......................................................................................... 3
时序规格.................................................................................... 5
绝对最大额定值............................................................................ 6
电源时序控制 ........................................................................... 6
热阻 ............................................................................................ 6
ESD警告..................................................................................... 6
引脚配置和功能描述 ................................................................... 7
典型性能参数 .............................................................................. 10
术语................................................................................................ 13
工作原理 ....................................................................................... 15
转换器详解 ............................................................................. 15
ADC传递函数 ........................................................................ 16
基准电压源部分..................................................................... 16
典型连接图 ............................................................................. 16
驱动模拟输入 ......................................................................... 17
接口部分.................................................................................. 17
ADC软件选择 ........................................................................ 19
串行读取操作 ......................................................................... 21
菊花链模式(DCEN = 1，SER/PAR/SEL = 1).................... 21
应用须知 ....................................................................................... 24
布局布线.................................................................................. 24
外形尺寸 ....................................................................................... 25
订购指南.................................................................................. 25
修订历史
2013年12月—修订版0：初始版
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AD7656A
技术规格
除非另有说明，VREF = 2.5 V内部/外部基准电压，AVCC = 4.75 V至5.25 V，DVCC = 4.75 V至5.25 V，VDRIVE = 2.7 V至5.25 V；对于
±4 x VREF范围，VDD = 11 V至16.5 V，VSS = −11 V至−16.5 V；对于±2 x VREF范围，VDD = 6 V至16.5 V，VSS = −6 V至−16.5 V；
fSAMPLE = 250 kSPS，TA = TMIN至TMAX。
表1.
参数
动态性能
信纳比(SINAD)1
信噪比(SNR)1
总谐波失真(THD)1
RANGE引脚 = 0
RANGE引脚 = 1
峰值谐波或杂散噪声(SFDR)1
交调失真(IMD)1
二阶项
三阶项
孔径延迟
孔径延迟匹配
孔径抖动
通道间隔离1
全功率带宽
直流精度
分辨度
无失码
最小值
典型值
84
85
85.5
86.5
−90
−92
−100
−100
10
4
35
−100
12
2
16
15
16
±3
±1
±0.22%
±0.004%
±0.22%
−4 × VREF
−2 × VREF
直流漏电流
输入电容2
基准电压输入/输出
基准输入电压范围
直流漏电流
输入电容2
基准输出电压
长期稳定性
基准电压源温度系数
单位
dB
dB
dB
dB
dB
dB
测试条件/注释
fIN = 50 kHz正弦波
VDD/VSS = ±6 V至±11 V
VDD/VSS = ±12 V至±16.5 V
fa = 50 kHz, fb = 49 kHz
−112
−107
积分非线性(INL)1
正满量程误差1
正满量程误差匹配1
双极性零电平误差1
双极性零电平误差匹配1
负满量程误差1
负满量程误差匹配1
模拟输入
输入电压范围
最大值
±0.75
±0.35
±0.023
±0.038
±0.75
±0.35
+4 × VREF
+2 × VREF
±1
10
14
2.5
3
±1
18.5
2.49
2.51
150
25
6
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dB
dB
ns
ns
ps
dB
MHz
MHz
位
位
位
LSB
LSB
% FSR
% FSR
% FSR
% FSR
% FSR
% FSR
V
V
µA
pF
pF
V
µA
pF
V
ppm
ppm/°C
ppm/°C
未选中通道的fIN最高可达100 kHz
−3 dB时
−0.1 dB时
25°C时
各范围的VDD/VSS最小值见表6
RANGE引脚 = 0
RANGE引脚 = 1
±4 x VREF范围(跟踪模式)
±2 x VREF范围(跟踪模式)
REFEN/DIS = 1 3
1000小时
AD7656A
参数
逻辑输入
输入高电压(VINH)
输入低电压(VINL)
输入电流(IIN)
输入电容(CIN)2
逻辑输出
输出高电压(VOH)
输出低电压(VOL)
悬空态漏电流
悬空态输出电容2
输出编码
转换速率
转换时间
采样保持器采集时间1, 2
吞吐速率
电源要求
VDD范围
VSS范围
AVCC
DVCC
VDRIVE
ITOTAL 4
正常模式(静态)
最小值
典型值
最大值
单位
0.3 × VDRIVE
±1
10
V
V
µA
pF
0.2
±1
10
V
V
µA
pF
3.1
550
250
µs
ns
kSPS
16.5
−16.5
5.25
5.25
5.25
V
V
V
V
V
28
mA
26
mA
0.25
0.25
7
mA
mA
mA
80
mA
143
140
35
100
mW
mW
mW
mW
0.7 × VDRIVE
VDRIVE − 0.2
6
−6
4.75
4.75
2.7
正常模式(工作状态)
ISS(工作状态)
IDD(工作状态)
部分关断模式
完全关断模式(STBY引脚)
功耗
正常模式(静态)
正常模式(工作状态)
部分关断模式
完全关断模式(STBY引脚)
1
2
3
4
参见术语部分。
样片在初次发布期间均经过测试，以确保符合标准要求。
多功能引脚名称可能仅通过相关功能来引用。
包括IAVCC、IVDD、IVSS、IVDRIVE和IDVCC。
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测试条件/注释
典型值10 nA，VIN = 0 V或VDRIVE
ISOURCE = 200 µA
ISINK = 200 µA
仅并行接口模式
对于4 x VREF范围，VDD = 11 V至16.5 V
对于4 x VREF范围，VSS = −11 V至−16.5 V
数字输入 = 0 V或VDRIVE
AVCC = DVCC = VDRIVE = 5.25 V,
VDD = 16.5 V, VSS = −16.5 V
fSAMPLE = 250 kSPS, AV CC = DVCC = VDRIVE =
5.25 V, VDD = 16.5 V, VSS = −16.5 V
VSS = −16.5 V, fSAMPLE = 250 kSPS
VDD = 16.5 V, fSAMPLE = 250 kSPS
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
SCLK on or off, AVCC = DVCC = VDRIVE =
5.25 V, VDD = 16.5 V, VSS = −16.5 V
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
fSAMPLE = 250 kSPS
AD7656A
时序规格
除非另有说明，AVCC和DVCC = 4.75 V至5.25 V，VDRIVE = 2.7 V至5.25 V，VREF = 2.5V外部/内部基准电压，TA = TMIN至TMAX。对
于±4 x VREF范围，VDD = 11 V至16.5 V，VSS = −11 V至−16.5 V；对于±2 x VREF范围，VDD = 6 V至16.5 V，VSS = −6 V至−16.5 V。
样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定tR = tF = 5 ns(10%到90%的VDD)并从1.6V电平起
开始计时。
表2.
在TMIN、TMAX的限值
参数
并行接口模式
tCONVERT
tQUIET
tACQ
t1
t10
tWAKE-UP
并行写入操作
t11
12
t13
t14
t15
并行读取操作
t2
t3
t4
t5
t6
t7
t8
t9
串行接口模式
fSCLK
t16
t17 2
t18
t19
t20
t21
2
VDRIVE = 4.75 V至5.25 V
单位
描述1
3
150
550
60
25
2
25
3
150
550
60
25
2
25
µs(典型值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ms(最大值)
µs(最大值)
转换时间，内部时钟
总线释放到下一次转换开始的最短安静时间
采集时间
CONVST x高电平到BUSY高电平
最短CONVST x低电平脉冲
STBY上升沿到CONVST x上升沿，图中未显示。
部分关断模式
15
0
5
5
5
15
0
5
5
5
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
WR脉冲宽度
CS到WR建立时间
CS到WR保持时间
WR上升沿前的数据建立时间
WR上升沿后的数据保持时间
0
0
0
45
45
10
12
6
0
0
0
36
36
10
12
6
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最大值)
ns(最小值)
ns(最大值)
ns(最小值)
BUSY到RD延迟时间
CS到RD建立时间
CS到RD保持时间
RD脉冲宽度
RD下降沿后的数据访问时间
RD上升沿后的数据保持时间
RD上升沿后的总线释放时间
两次读取之间的最短间隔时间
18
12
22
0.4 × tSCLK
0.4 × tSCLK
10
18
18
12
22
0.4 × tSCLK
0.4 × tSCLK
10
18
MHz(最大值)
ns(最大值)
ns(最大值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最大值)
串行读取时钟频率
从CS到SDATA三态禁用的延迟时间
SCLK上升沿/CS下降沿后的数据访问时间
SCLK低电平脉宽
SCLK高电平脉宽
在SCLK下降沿后SCLK到数据有效的保持时间
CS上升沿到SDATA高阻抗状态
多功能引脚名称可能仅通过相关功能来引用。
数据输出引脚上利用一个缓冲器进行此项测量。
200µA
TO OUTPUT
PIN
IOL
1.6V
CL
25pF
200µA
IOH
图2. 数字输出时序规格的负载电路
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11127-002
1
VDRIVE < 4.75 V
AD7656A
绝对最大额定值
除非另有说明，TA = 25°C。
电源时序控制
表3.
参数
VDD至AGND, DGND
VSS至AGND, DGND
VDD至AVCC
AVCC至 AGND, DGND
DVCC至AVCC
DVCC至DGND, AGND
AGND至DGND
VDRIVE至DGND
模拟输入电压至AGND
数字输入电压至DGND
数字输出电压至DGND
REFIN/REFOUT至AGND
输入电流至除电源外的任何引脚1
工作温度范围
存储温度范围
结温
铅锡焊接温度
回流焊(10秒至30秒)
无铅回流焊温度
1
额定值
0 V至+16.5 V
0 V至−16.5 V
AVCC + 0.7 V至16.5 V
−0.3 V至+7 V
−0.3 V至AV CC + 0.3 V
−0.3 V至+7 V
−0.3 V至+0.3 V
−0.3 V至DV CC + 0.3 V
VSS + 1 V至VDD − 1 V
−0.3 V至V DRIVE + 0.3 V
−0.3 V至V DRIVE + 0.3 V
−0.3 V至AVCC + 0.3 V
±10 mA
−40°C至+85°C
−65°C至 +150°C
150°C
240(0)°C
260(0)°C
为了保证器件的可靠性，需要同时施加VDD和VSS。如果无
法保证同时施加，必须先让V DD 上电，再是V SS 。如果在
VDD和VSS完全上电之前对模拟输入端施加一个负电压，则
必须在模拟输入端上放置一个560 Ω电阻。
多种时序组合会导致暂时高电流状态，但当所有电源都上
电时，器件会回到正常工作电流。模拟输入(AIN)在AVCC之
前进入芯片会引起模拟输入端出现暂时高电流。数字输入
在DVCC之前进入芯片，以及DVCC在其他电源之前上电，
也会导致暂时高电流状态。
热阻
θJA针对最差条件，即焊接在电路板上的器件为表贴封装。
这些技术规格适用于4层电路板。
表4. 热阻
封装类型
64引脚 LQFP
θJA
45
θJC
11
单位
°C/W
ESD警告
100 mA以下的瞬态电流不会造成SCR闩锁。
注意，超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值，并不能以这些条件或者在任何其
他超出本技术规范操作章节中所示规格的条件下，推断器
件能否正常工作。长期在绝对最大额定值条件下工作会影
响器件的可靠性。
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ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。尽
管本产品具有专利或专有保护电路，但在遇到高能量
ESD时，器件可能会损坏。因此，应当采取适当的ESD
防范措施，以避免器件性能下降或功能丧失。
AD7656A
1
DB13
2
DB12
3
AVCC
AGND
REFIN/REFOUT
AGND
AGND
REFCAPA
REFCAPB
AGND
REFCAPC
64 63 62 61 60 59 58
DB14/REFBUF EN/DIS
AGND
AVCC
AGND
SER/PAR/SEL
WR/REFEN/DIS
H/S SEL
DB15
引脚配置和功能描述
57 56 55 54 53 52 51 50 49
48 V6
PIN 1
47 AVCC
46 AVCC
DB11
4
45 V5
DB10/DOUT C
5
44 AGND
DB9/DOUT B
6
DB8/DOUT A
7
DGND
8
VDRIVE
9
43 AGND
AD7656A
42 V4
TOP VIEW
(Not to Scale)
41 AVCC
40 AVCC
DB7/HBEN/DCEN 10
39 V3
DB6/SCLK 11
38 AGND
DB5/DCIN A 12
37 AGND
DB4/DCIN B 13
36 V2
DB3/DCIN C 14
35 AVCC
DB2/SEL C 15
34 AVCC
DB1/SEL B 16
33 V1
11127-003
AGND
VDD
VSS
W/B
RESET
RANGE
DVCC
DGND
STBY
CONVST A
CONVST B
RD
CONVST C
CS
BUSY
DB0/SEL A
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
图3. 引脚配置
表5. 引脚功能描述1
引脚编号
1
引脚名称
DB14/REFBUFEN/DIS
2, 3, 64
DB13, DB12, DB15
4
DB11
5
DB10/DOUT C
6
DB9/DOUT B
7
DB8/DOUT A
8, 25
DGND
9
VDRIVE
说明
数据位14/使能和禁用基准电压缓冲器。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输入/
输出引脚
数据位13、数据位12和数据位15。当SER/PAR//SEL = 0时，这些引脚充当三态并行数字输入/输
出引脚。当CS和RD均处于低电平时，这些引脚用来输出转换结果。当CS和WR均处于低电平时，
这些引脚用来写入控制寄存器。当SER/PAR//SEL = 1时，将这些引脚和DGND相连。
数据位11/数字地。当SER/PAR//SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR//SEL
= 1时，将此引脚和DGND相连。
数据位10/串行数据输出C。当SER/PAR//SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/
PAR//SEL = 1且SEL C = 1时，此引脚用作DOUT C，输出串行转换数据。在此配置下，串行接口具
有三路DOUT x输出线。
数据位9/串行数据输出B。当SER/PAR//SEL = 0时，引脚6充当三态并行数字输出引脚。当SER/
PAR//SEL = 1且SEL B = 1时，引脚6用作DOUT B，输出串行转换数据。在此配置下，串行接口具
有两路DOUT x输出线。
数据位8/串行数据输出A。当SER/PAR//SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/
PAR//SEL = 1且SEL A = 1时，此引脚用作DOUT A，输出串行转换数据。
数字地。这些引脚是AD7656A上所有数字电路的接地基准点。两个DGND引脚都连接到系统的
DGND平面。理想情况下，DGND和AGND电压保持等电位，并且电位差(甚至在瞬态电压存在时)
不得超过0.3 V
逻辑电源输入。此引脚的电源电压决定逻辑接口的工作电压。此引脚的标称电源与主机接口电
源相同。应将此引脚去耦至DGND，并且将10 μF和100 nF去耦电容接在VDRIVE引脚上。
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AD7656A
引脚编号
10
引脚名称
DB7/HBEN/DCEN
11
DB6/SCLK
12
DB5/DCIN A
13
DB4/DCIN B
14
DB3/DCIN C
15
DB2/SEL C
16
DB1/SEL B
17
DB0/SEL A
18
BUSY
19
CS
20
RD
21, 22, 23
CONVST C,
CONVST B,
CONVST A
24
STBY
26
DVCC
说明
数据位7/高字节使能/菊花链使能。在并行字模式(SER/PAR/SEL = 0且W/B = 0)，引脚10用作数
据位7。在并行字节模式(SER/PAR/SEL= 0且W/B = 1)，引脚10用作HBEN。在此模式下且HBEN引脚
处于逻辑高电平时，数据以MSB字节优先方式在DB15至DB8上输出。当HBEN引脚处于逻辑低
电平时，数据以LSB字节优先方式在DB15至DB8上输出。在串行模式(SER/PAR/SEL = 1)，引脚10用
作DCEN。当DCEN引脚处于逻辑高电平时，AD7656A采用菊花链模式工作，DB5至DB3用作
DCIN A至DCIN C。处于串行模式但不采用菊花链模式时，应将DCEN连接至DGND。
数据位6/串行时钟。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR/SEL
= 1时，此引脚用作SCLK输入，并成为串行传输的读取串行时钟。
数据位5/菊花链输入A。当SER/PAR/SEL处于低电平时，此引脚充当三态并行数字输出引脚。
当SER/PAR/SEL = 1且DCEN = 1时，此引脚充当菊花链输入A。处于串行模式但不采用菊花链模
式时，应将此引脚连接至DGND。
数据位4/菊花链输入B。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR/
SEL = 1且DCEN = 1时，此引脚充当菊花链输入B。处于串行模式但不采用菊花链模式时，应将
此引脚连接至DGND。
数据位3/菊花链输入C。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR/
SEL = 1且DCEN = 1时，此引脚充当菊花链输入C。处于串行模式但不采用菊花链模式时，应将
此引脚连接至DGND。
数据位2/选择DOUT C。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR/SEL
= 1时，此引脚用作SEL C，并用来配置串行接口。如果此引脚为1，则串行接口使用3个DOUT输
出引脚工作，并使能DOUT C作为串行输出端。如果此引脚为0，则不使能DOUT C作为串行数
据输出引脚。不用的DOUT引脚应保持不连接。
数据位1/选择DOUT B。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR/SEL = 1
时，此引脚用作SEL B，并用来配置串行接口。如果此引脚为1，则串行接口使用2或3个DOUT
x输出引脚工作，并使能DOUT B作为串行输出端。如果此引脚为0，则不使能DOUT B作为串行
数据输出端引脚，而仅使用一个DOUT输出引脚DOUT A。不用的DOUT引脚应保持不连接。
数据位0/选择DOUT A。当SER/PAR/SEL = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR/SEL = 1
时，引脚17用作SEL A，并用来配置串行接口。如果此引脚为1，则串行接口使用1、2或3个DOUT x
输出引脚工作，并使能DOUT A作为串行输出端。在串行模式下，此引脚必须始终为1。
输出繁忙。开始转换时，此引脚变为高电平，并保持高电平直到转换完成，并且转换数据被
锁存到输出数据寄存器。当BUSY信号为高电平时，请勿在AD7656A上启动新转换。
片选。此低电平有效逻辑输入使能数据帧传输。在并行模式下，如果CS和RD均处于逻辑低电
平，则会使能输出总线，转换结果通过并行数据总线线路输出。在并行模式下，如果CS和
WR均处于逻辑低电平，则可利用DB15至DB8将数据写入片上控制寄存器。在串行模式下，可
利用CS使能串行数据帧传输，并输出串行输出数据的最高有效位(MSB)。
读取数据。在并行模式下，如果CS和RD均处于逻辑低电平，则使能输出总线。在串行模式下，
RD线路应保持低电平。
转换开始输入C、转换开始输入B和转换开始输入A。这些逻辑输入用来启动ADC对转换。
CONVST A、CONVST B、CONVST C分别用于对V1和V2、V3和V4、V5和V6启动同步转换。当
CONVST x引脚从低电平变为高电平时，所选ADC对的取样保持开关从采样切换到保持，然后
便启动转换。利用这些输入端，还可让ADC对进入部分关断模式。
待机模式输入。此引脚用来让全部六个片上ADC进入待机模式。STBY引脚处于高电平时表示
正常操作，处于低电平时表示待机操作。
数字电源4.75 V至5.25 V。理想情况下，DVCC和AVCC电压保持等电位，并且电位差(甚至在瞬态电
压存在时)不得超过0.3 V。应将此电源去耦至DGND，并且将10 μF和100 nF去耦电容接在DVCC引
脚上。
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AD7656A
引脚编号
27
引脚名称
RANGE
28
RESET
29
W/B
30
31
32, 37, 38, 43,
44, 49, 52, 53,
55, 57, 59
VSS
VDD
AGND
33, 36, 39,
42, 45, 48
34, 35, 40,
41, 46, 47,
50, 60
51
V1至V6
54, 56, 58
61
REFCAPA, REFCAPB,
REFCAPC
SER/PAR/SEL
62
H/S SEL
63
WR/REFEN/DIS
1
AVCC
REFIN/REFOUT
说明
模拟输入范围选择。逻辑输入。此引脚的逻辑电平决定模拟输入通道的输入范围。当此引脚
在BUSY下降沿为逻辑1时，下一次转换的范围为±2 × VREF。当此引脚在BUSY下降沿为逻辑0时，下
一次转换的范围为±4 × VREF。在硬件选择模式下，在BUSY下降沿检查RANGE引脚。在软件模式
(H/S SEL = 1)下，可将RANGE引脚和DGND相连，然后由控制寄存器内的RNGA、RNGB和RNGC位
决定输入范围。
复位输入。当设为逻辑高电平时，此引脚可复位AD7656A，当前转换(如有)将被中止。内部寄
存器设为全0。在硬件模式下，根据硬件选择引脚上的逻辑电平来配置AD7656A。所有模式下，
器件必须在上电后收到一个RESET脉冲。复位高电平脉冲宽度典型值为100 ns。在RESET脉冲之后，
AD7656A需由有效的CONVST脉冲启动转换；CONVST脉冲通常包括一个高至低的CONVST下降
沿，随后是一个低至高的CONVST上升沿。在RESET脉冲期间，CONVST x信号必须为高电平。
Word/字节输入。当此引脚处于逻辑低电平时，可利用并行数据线DB15至DB0来传输AD7656A
的输入输出数据。当此引脚处于逻辑高电平时，使能字节模式。在此模式下，利用数据线
DB15至DB8来传输数据，DB7用作HBEN。要获得16位转换结果，需进行双字节读取。在串行
模式下，此引脚应与DGND相连。
负电源电压。这是模拟输入部分的负电源电压。VSS引脚上应放置10 μF和100 nF去耦电容。
正电源电压。这是模拟输入部分的正电源电压。VDD引脚上应放置10 μF和100 nF去耦电容。
模拟地。AD7656A上所有模拟电路的接地基准点。所有模拟输入信号和外部基准信号都参照
AGND电压。所有AGND引脚都连到系统的AGND平面。理想情况下，AGND和DGND电压保持等
电位，并且电位差(甚至在瞬态电压存在时)不得超过0.3 V。
模拟输入1至模拟输入6。这些是单端模拟输入。在硬件模式下，这些通道上的模拟输入范围由
RANGE引脚决定。在软件模式下，由控制寄存器的位RNGC至位RNGA决定(参见表9)。
模拟电源电压，4.75 V至5.25 V。AVCC引脚是ADC内核的电源电压。理想情况下，AVCC和DVCC电
压保持等电位，并且电位差(甚至在瞬态电压存在时)不得超过0.3 V。应将这些电源去耦至AGND，并
且将10 μF和100 nF去耦电容接在AVCC引脚上。
基准电压输入/基准电压输出。引脚51提供片上基准电压，供AD7656A外部使用。或者，可禁用内部
基准电压源，并将外部基准电压源施加到此输入端。参见“基准电压源”部分。使能内部基准电压源
时，应利用至少一个10 μF去耦电容对引脚51去耦。
基准源去耦电容A、基准源去耦电容B及基准源去耦电容C。去耦电容连接到这些引脚，以便对
每对ADC的基准电压源缓冲进行去耦。每个REFCAPx引脚应通过10 μF和100 nF电容去耦至AGND。
串行/Parallel选择输入。当此引脚处于低电平时，选择并行接口。当此引脚处于高电平时，选
择串行接口模式。在串行模式下，DB10至DB8用作DOUTC至DOUTA，DB0至DB2用作DOUT选择，
DB7用作DCEN。在串行模式下，DB15和DB13至DB11应与DGND相连。
Hardware/软件选择输入。逻辑输入。当H/S SEL = 0时，AD7656A在硬件选择模式下工作，并通
过CONVST x引脚来选择需同步采样的ADC对。当H/S SEL = 1时，通过写入控制寄存器操作来选
择需同步采样的ADC对。在串行模式下，CONVST A用来启动对所选ADC对的转换。
写入数据/使能/Disbale基准电压源。当H/S SEL引脚处于高电平，且CS和WR均处于逻辑低电平时，利
用DB15至DB8将数据写入内部控制寄存器。当H/S SEL引脚处于低电平时，此引脚用来使能或禁用内
部基准电压。当H/S SEL = 0且REF EN/DIS = 0时，禁用内部基准电压，必须将外部基准电压施加到
REFIN/REFOUT引脚。当H/S SEL = 0且REF EN/DIS = 1时，使能内部基准电压源，且必须对REFIN/REFOUT
引脚进行去耦。参见“基准电压源”部分。
多功能引脚名称可能仅通过相关功能来引用。
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AD7656A
典型性能参数
–80
–100
11127-004
–160
0
25
50
75
100
0
–0.5
AVCC/DVCC/VDRIVE = +5V
–1.0 V /V = ±12V
DD SS
fSAMPLE = 250kSPS
2
× VREF RANGE
–1.5
DNL WCP = 0.81LSB
DNL WCN = –0.57LSB
–2.0
0
10k
20k
30k
–120
–140
0.5
125
FREQUENCY (kHz)
–60
(dB)
90
–80
80
–100
75
AVCC/DVCC/
VDRIVE = +5V
VDD/VSS = ±5.25V
±5V RANGE
70
65 f
SAMPLE = 250kSPS
INTERNAL REFERENCE
TA = 25°C
60
10
11127-005
–140
0
25
50
75
100
125
图5. FFT(±5 V范围)
图8. SINAD与模拟输入频率的关系
–60
–70
–80
THD (dB)
0.5
0
–0.5
–90
fSAMPLE = 250kSPS
INTERNAL REFERENCE
TA = 25°C
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±5.25V
±5V RANGE
AVCC/DVCC/
VDRIVE = +4.75V
VDD/VSS = ±10V
±10V RANGE
AVCC/DVCC/
VDRIVE = +5V
VDD/VSS = ±12V
±5V RANGE
–100
AVCC/DVCC/
VDRIVE = +5.25V
VDD/VSS = ±16.5V
±10V RANGE
–1.0
–110
11127-006
–1.5
0
10k
1000
ANALOG INPUT FREQUENCY (kHz)
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
1.5 fSAMPLE = 250kSPS
2 × VREF RANGE
1.0 INL WCP = 0.64LSB
INL WCN = –0.76LSB
INL (LSB)
100
FREQUENCY (kHz)
2.0
–2.0
AVCC/DVCC/
VDRIVE = +5V
VDD/VSS = ±12V
±5V RANGE
AVCC/DVCC/
VDRIVE = +4.75 V
VDD/VSS = ±10V
±10V RANGE
–120
–160
20k
30k
40k
60k 65535
AVCC/DVCC/VDRIVE = +5.25V
VDD/VSS = ±16.5V
±10V RANGE
85
SINAD (dB)
–40
50k
图7. 典型DNL
VDD/VSS = ±12V
AVCC/DVCC/VDRIVE = +5V
INTERNAL REFERENCE
±5V RANGE
TA = 25°C
fS = 250kSPS
fIN = 50kHz
SNR = +86.252dB
SINAD = +86.196dB
THD = –105.11dB
SFDR = –98.189dB
–20
40k
CODE
图4. FFT(±10 V范围)
0
11127-007
–60
1.0
11127-012
–40
1.5
DNL (LSB)
–20
(dB)
2.0
VDD/VSS = ±15V
AVCC/DVCC/VDRIVE = +5V
INTERNAL REFERENCE
±10V RANGE
TA = 25°C
fS = 250kSPS
fIN = 50kHz
SNR = +87.33dB
SINAD = +87.251dB
THD = –104.32dB
SFDR = –104.13dB
50k
60k 65535
–120
10
100
ANALOG INPUT FREQUENCY (kHz)
CODE
图9. THD与模拟输入频率的关系
图6. 典型INL
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11127-013
0
1000
AD7656A
–60
3.20
VDD/VSS = ±16.5V
AVCC/DVCC/VDRIVE = +5.25V
TA = 25°C
–70 INTERNAL
REFERENCE
±4 × VREF RANGE
CONVERSION TIME (µs)
3.10
RSOURCE = 1000Ω
–90
RSOURCE = 100Ω
RSOURCE = 220Ω
3.05
3.00
2.95
2.90
2.85
RSOURCE = 10Ω
RSOURCE = 50Ω
–120
10
11127-017
2.80
–110
11127-014
2.75
2.70
–55
100
–35
–15
5
ANALOG INPUT FREQUENCY (kHz)
图10. 不同源阻抗下及±4 x VREF范围内，
总谐波失真(THD)性能与模拟输入频率的关系
–40
3212
3000
–80
RSOURCE = 1000Ω
–90
RSOURCE = 100Ω
–110
RSOURCE = 220Ω
RSOURCE = 50Ω
RSOURCE = 10Ω
–120
10
2806
2500
VDD/VSS = ±15V
AVCC/DVCC/VDRIVE = +5V
INTERNAL REFERENCE
8192 SAMPLES
392
0
0
–5
100
168
57
–4
–3
–2
–1
0
1
25
0
2
3
CODE
图14. 码直方图
100
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
fSAMPLE = 250kSPS
±2 × VREF RANGE
INTERNAL REFERENCE
TA = 25°C
fIN = 10kHz
100nF ON VDD AND VSS
90
2.506
80
PSRR (dB)
2.504
2.502
2.500
70
VSS
60
2.498
VDD
2.496
2.492
–55
–35
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
40
30
11127-019
50
2.494
11127-016
REFERENCE VOLTAGE (V)
125
1000
图11. 不同源阻抗下及±2 x VREF范围内，
总谐波失真(THD)性能与模拟输入频率的关系
2.508
105
1532
1500
ANALOG INPUT FREQUENCY (kHz)
2.510
85
2000
500
11127-015
THD (dB)
–70
–100
65
3500
NUMBER OF OCCURRENCES
–60
45
图13. 转换时间与温度的关系
VDD/VSS = ±12V
AVCC/DVCC/VDRIVE = +5V
TA = 25°C
INTERNAL REFERENCE
±2 × VREF RANGE
–50
25
TEMPERATURE (°C)
11127-018
THD (dB)
–80
–100
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
3.15
80
130
180
230
280
330
380
430
SUPPLY RIPPLE FREQUENCY (kHz)
图15. PSRR与电源纹波频率的关系
图12. 基准电压与温度的关系
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480
530
AD7656A
120
86.5
86.0
SNR (dB)
85.5
±5V RANGE
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
±10V RANGE
AVCC/DVCC/VDRIVE = +5.25V
VDD/VSS = ±16.5V
85.0
84.5
83.5 fSAMPLE = 250kSPS
fIN = 50kHz
INTERNAL REFERENCE
83.0
–40
–20
0
20
40
11127-020
84.0
60
80
100
120
110
100
90
80
70
60
140
AVCC/DVCC/VDRIVE = 5V
VDD/VSS = ±12V
TA = 25°C
INTERNAL REFERENCE
±2 × VREF RANGE
30kHz ON SELECTED CHANNEL
0
20
40
图16. SNR与温度的关系
–101
80
100
120
140
FREQUENCY OF INPUT NOISE (kHz)
TEMPERATURE (°C)
–100
60
11127-022
CHANNEL-TO-CHANNEL ISOLATION (dB)
87.0
图18. 通道间隔离
30
fSAMPLE = 250kSPS
fIN = 50kHz
INTERNAL REFERENCE
25
–103
–104
±5V RANGE
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
–105
–107
–40
–20
0
20
40
60
80
20
±5V RANGE
15
10
AVCC/DVCC/VDRIVE = +5V
fSAMPLE = 250kSPS
FOR ±5V RANGE VDD/VSS = ±12V
FOR ±10V RANGE VDD/VSS = ±16.5V
5
–106
11127-021
THD (dB)
±10V RANGE
AVCC/DVCC/VDRIVE = +5.25V
VDD/VSS = ±16.5V
100
120
140
0
–40
–20
0
20
40
60
TEMPERATURE (°C)
TEMPERATURE (°C)
图17. THD与温度的关系
图19. 动态电流与温度的关系
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80
11127-023
DYNAMIC CURRENT (mA)
±10V RANGE
–102
100
AD7656A
术语
积分非线性(INL)
INL指ADC传递函数与一条通过ADC传递函数端点的直线
的最大偏差。传递函数的两个端点，起点在低于第一个码
转换的½ LSB处的零电平，终点在高于最后一个码转换的½
LSB处的满量程。
差分非线性(DNL)
DNL指ADC中任意两个相邻码之间所测得变化值与理想的
1 LSB变化值之间的差异。
双极性零电平误差
双极性零电平误差指中间电平转换(全1到全0)与理想VIN电
压，即AGND − 1 LSB的偏差。
信纳比(SINAD)
信纳比(SINAD)是指在ADC输出端测得的信号对噪声及失
真比。这里的信号是基波幅值的均方根值。噪声为所有达到
采样频率一半(fSAMPLE/2，直流信号除外)的非基波信号之和。
在数字化过程中，这个比值的大小取决于量化级数，量化
级数越多，量化噪声就越小。对于一个正弦波输入的理想
N位转换器，信纳比理论值计算公式为：
SINAD = (6.02 N + 1.76) dB
因此，16位转换器的信纳比理论值为98 dB。
总谐波失真(THD)
THD指所有谐波均方根和与基波的比值。对于AD7656A，
其定义为：
双极性零电平误差匹配
双极性零电平误差匹配指任何两个输入通道之间双极性零
电平误差的差异。
正满量程误差
正满量程误差指校正双极性零电平误差之后，最后一个码
转换(011 … 110至011 … 111)与理想值(4 x VREF − 1 LSB或2 x
VREF − 1 LSB)的偏差。
正满量程误差匹配
正满量程误差匹配指任何两个输入通道之间正满量程误差
的差异。
负满量程误差
负满量程误差指校正双极性零电平误差之后，第一个码转
换(10 … 000至10 … 001)与理想值(−4 x VREF + 1 LSB或−2 x
VREF + 1 LSB)的偏差。
负满量程误差匹配
负满量程误差匹配指任何两个输入通道之间负满量程误差
的差异。
采样保持器采集时间
采样保持放大器在转换结束后恢复跟踪模式。采样保持器
采集时间是转换结束后，采样保持放大器输出达到最终值(在
±1 LSB内)所需的时间。更多详情参见采样保持放大器部分。
信噪比(SNR)
SNR指输出信号测量结果的均方根值与奈奎斯特频率以下
除谐波和直流外的所有其它频谱成分的均方根和之比，用
分贝(dB)表示。
THD (dB) = 20 log
V2 2 + V3 2 + V 4 2 + V5 2 + V6 2
V1
其中：
V1是基波幅度的均方根值。
V2、V3、V4、V5及V6是二次到六次谐波幅度的均方根值。
峰值谐波或杂散噪声
峰值谐波或杂散噪声是指在ADC输出频谱(最高达fSAMPLE/2，
直流信号除外)中，下一个最大分量的均方根值与基波均方
根值的比。通常情况下，此参数值由频谱内的最大谐波决
定，但对于谐波淹没于噪底内的ADC，则由噪声峰值决定。
交调失真(IMD)
当输入由两个频率分别为fa和fb的正弦波组成时，任何非
线性有源器件都会以和与差频mfa ± nfb(其中m, n = 0, 1, 2, 3)
的形式产生失真产物。交调失真项的m和n都不等于0。例
如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括(2fa + fb)、
(2fa − fb)、(fa + 2fb)和(fa − 2fb)。
AD7656A经过CCIF标准测试，此标准使用最大输入带宽附
近的两个输入频率。在此情况下，二阶项频率通常远离最
初正弦波，而三阶项频率通常靠近输入频率。因此，二阶
和三阶项需分别指定。交调失真根据THD参数来计算，它
是个别失真积的均方根和与基波和的幅值均方根的比值，
用分贝(dB)表示。
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AD7656A
通道间隔离
通道间隔离衡量任意两个通道之间的串扰水平。通过向所有
未选定的输入通道施加一个满量程、100 kHz正弦波信号，
并决定该信号在选定通道内随30 kHz信号的衰减程度来测量。
电源抑制比(PSRR)
电源变化会影响转换器的满量程转换，但不会影响其线性。
电源抑制是由于电源电压偏离标称值所引起的最大满量程
转换点变化。参见典型工作特性部分。
图15显示AD7656A的电源抑制比与电源纹波频率的关系。
电源抑制比定义为满量程频率f下ADC输出功率与频率
fSAMPLE下施加于ADC VDD和VSS电源的200 mV p-p正弦波功率
的比值：
PSRR (dB) = 10 log (Pf/PfS)
其中：
Pf是在频率f下ADC的输出功率。
PfS是在频率fS下耦合到VDD和VSS电源的功率。
满量程百分比(% FSR)
%FSR采用ADC的完整理论范围而计算得出。
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AD7656A
工作原理
转换器详解
模拟输入
AD7656A是一款高速、低功耗转换器，允许对六个片上
ADC进行同步采样，其模拟输入可以接受真双极性输入信
号。通过RANGE引脚或RNGx位，可选择±4 x VREF或±2 x VREF作
为下一次转换的输入范围。
AD7656A可处理真双极性输入电压。RANGE引脚的逻辑
电平或控制寄存器中RNGx位的写入值决定下一次转换的
模拟输入范围。当RANGE引脚或RNGx位为1时，下一次转
换的模拟输入范围为±2 x VREF。当RANGE引脚或RNGx位为
0时，下一次转换的模拟输入范围为±4 x VREF。
通过脉冲激活CONVST x输入，可启动AD7656A的转换。在
CONVST x的上升沿，所选ADC对的采样保持放大器进入保
持模式，并开始转换。达到CONVST x上升沿后，BUSY信号
变为高电平，表示正在进行转换。AD7656A的转换时钟由
内部产生，转换时间为3 µs。BUSY信号恢复低电平表示转
换结束。在BUSY下降沿时，采样保持放大器返回跟踪模
式。数据可通过并行或串行接口从输出寄存器读取。
采样保持放大器
利用采样保持放大器，AD7656A ADC可以用16位分辨率精
确转换满量程幅度的输入正弦波。即使AD7656A以最大吞
吐速率工作，采样保持放大器的输入带宽也大于ADC的奈
奎斯特频率。该器件可支持高达12 MHz的输入频率。
采样保持放大器在CONVST x上升沿时对其各自输入进行同
步采样。采样保持放大器的孔径时间(即外部CONVST x信
号从采样到实际进入保持模式的延迟时间)为10 ns。无论是
单个器件还是器件之间，所有六个采样保持放大器的孔径
时间都完全匹配。因此允许对六个以上ADC进行同步采
样。BUSY下降沿表示转换结束，此时采样保持放大器返
回跟踪模式，采集时间开始计时。
VDD
D1
VDD_INTERNAL
R1
V1
C1
D2
C2
VSS_INTERNAL
11127-024
AD7656A内置六个SAR ADC、六个采样保持放大器、一个
2.5 V片上基准电压源、基准电压缓冲器和高速串行并行接
口。三个CONVST x(CONVST A、CONVST B和CONVST
C)引脚连在一起时，可以对所有六个ADC进行同步采样。
或 者 ， 六 个 ADC可 分 成 三 对 。 每 对 都 有 一 个 相 关 的
CONVST信号，用来对每对、四个或全部六个ADC启动同
步采样。CONVST A用来对V1和V2启动同步采样，CONVST B
用来对V3和V4启动同步采样，而CONVST C用来对V5和V6
启动同步采样。
VSS
图20. 等效模拟输入结构
图20显示了AD7656A模拟输入结构的等效电路。二极管D1
和D2提供模拟输入的ESD保护。切记，模拟输入信号决不
能比VDD和VSS供电轨限值大VSS + 1 V和VDD − 1 V。否则会造
成这些二极管正偏，并开始向基板内传导电流。这些二极
管可以传导但不会对器件造成彻底损坏的最大电流为10 mA。
图20中的电容C1通常约为4 pF，并且主要在引脚电容上。
电阻R1是一个集总元件，由开关(即采样保持开关)的导通
电阻组成，一般约为25 Ω。电容C2是ADC采样电容，一般
为10 pF。
AD7656A的高压模拟输入结构需要VDD和VSS双电源。这些
电源必须大于模拟输入范围(各模拟输入范围的电源要求见
表6)。AD7656A需要一个4.75 V至5.25 V的低压AVCC电源
给ADC内核供电，一个4.75 V至5.25 V的DVCC电源作为数字
电源，以及一个2.7 V至5.25 V的VDRIVE电源作为接口电源。
在选定模拟输入范围使用最小电源电压时，为了满足指定
性能要求，可能必须降低最大吞吐率。
表6. 最低VDD/VSS电源电压要求
模拟输入范围
(V)
±4 × VREF
±4 × VREF
±2 × VREF
±2 × VREF
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基准电压(V)
2.5
3.0
2.5
3.0
满量程输入
(V)
±10
±12
±5
±6
最小VDD/VSS
(V)
±11
±13
±6
±7
AD7656A
ADC传递函数
基准电压缓冲器。内部基准电压源既可在硬件模式下使
能，也可在软件模式下使能。若要在硬件模式下使能内部
基准电压源，需将H/S SEL引脚置于0并将REFEN/DIS引脚置于1。
若要在软件模式下使能内部基准电压源，需将H/S SEL引脚
置于1，并写入控制寄存器，将DB9置1。对于内部基准电
压源模式，使用一个10 μF和100 nF电容对REFIN/REFOUT
引脚进行去耦。
AD7656A的输出编码方式为二进制补码。所设计的码转换
在连续LSB整数值的中间(即1/2 LSB和3/2 LSB)进行。AD7656A
的LSB大小为FSR/65,536。理想的传递特性如图21所示。
011...111
011...110
表7. 各模拟输入范围的LSB大小
典型连接图
–FSR/2 + 1/2LSB
AGND – 1LSB
11127-025
100...010
100...001
100...000
+FSR/2 – 3/2LSB
ANALOG INPUT
图21. 传递特性
LSB大小(mV)
0.305
0.152
输入范围(V)
±10
±5
图22显示了AD7656A的典型连接图。该器件具有八个AVCC
电源引脚。AVCC电源用于AD7656A转换过程；因此，必须
对其进行良好去耦。每个AVCC电源引脚应通过一个10 μF钽
电容和一个100 nF陶瓷电容进行去耦。AD7656A既可在内部
基准电压下工作，也可在外部施加的基准电压下工作。在
图22所示配置中，器件被配置为在外部基准电压下工作。
REFIN/REFOUT引脚通过一个10 μF和100 nF电容对进行去
耦。三个内部基准电压缓冲器均已使能。REFCAPx引脚各
自通过10 μF和100 nF电容对进行去耦。
满量程范围
20 V/65,536
10 V/65,536
基准电压源部分
REFIN/REFOUT引脚既可使用AD7656A的2.5 V基准电压源，
也可连接外部基准电压源，以便为器件转换提供基准电
压源。
AD7656A可以接受2.5 V至3 V范围内的外部基准电压源。使
用外部基准电源时，必须禁用内部基准电压源。复位后，
AD7656A默认在外部基准电压源模式下工作，并使能内部
DVCC
A N A L OG SUPPLY
VOLTAGE 5V1
+
10µF
+11.0V TO +16.5V2
SUPPLY
10µF
+
100nF
100nF
AGND AVCC DVCC
VDD
DGND
DIGITAL SUPPLY
VOLTAGE +3V OR +5V
+
10µF
100nF
+
10µF
VDRIVE DGND
DB0 TO DB15
100nF
PARALLEL
INTERFACE
MICROPROCESSOR/
MICROCONTROLLER/
DSP
AGND
10µF
+
100nF
CONVST A, CONVST B, CONVST C
REFCAPA, REFCAPB, REFCAPC
CS
RD
AGND
BUSY
AD7656A
2.5V
REF
10µF
+
100nF
SER/PAR/SEL
H/S SEL
W/B
RANGE
AGND
SIX ANALOG
INPUTS
–11.0V TO –16.5V2
SUPPLY
10µF
+
RESET
REFIN/REFOUT
VS S
STBY
100nF
VDRIVE
AGND
1DECOUPLING SHOWN ON THE AV
CC PIN APPLIES TO EACH AVCC PIN.
2SEE THE POWER SUPPLY SEQUENCING SECTION.
图22. 典型连接图
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11127-122
ADC CODE
LSB大小取决于所选的模拟输入范围(见表7)。
AD7656A内置三个片内基准电压缓冲器。三对ADC各对应
一个基准电压缓冲器。这些基准电压缓冲器要求在
REFCAPA、REFCAPB和REFCAPC引脚上使用外部去耦电
容，应在这些REFCAPx引脚上放置10 μF和100 nF去耦电容。内
部基准电压缓冲器可在软件模式下禁用，通过向内部控制
寄存器写入DB8位来实现。如果选择串行接口，可在硬件
模式下，将DB14/REFBUFEN/DIS引脚设为高电平来禁用内部
基准电压缓冲器。如果内部基准电压源及其缓冲器均禁
用，可向REFCAPx引脚施加外部缓冲基准电压源。
000...001
000...000
111...111
AD7656A
其中六个AVCC电源引脚用于给AD7656A的六个ADC内核供
电，也就是用于转换过程。每个模拟输入引脚周围都有一
个AVCC电源引脚和一个AGND引脚。这些AVCC和AGND引
脚是各个ADC内核的电源和地。例如，引脚33为V1，引脚
34是 ADC内 核 1的 AV CC 电 源 ， 引 脚 32则 是 ADC内 核 1的
AGND。减少去耦的替代解决方案是将这六个AVCC电源引
脚合并为三对，即引脚34和引脚35一对，引脚40和引脚41
一对，引脚46和引脚47一对。
对于AD7656A，可在每个引脚对上连接一个100 μF去耦电容。
所有其它电源引脚和基准引脚均应通过10 μF去耦电容进行
去耦。
如果AVCC和DVCC采用相同的电源，则应在电源引脚之间放
置一个铁氧体磁珠或小型RC滤波器。
AGND引脚连到系统模拟接地平面。DGND引脚连到系统
内部的数字接地平面。在系统内将AGND和DGND层连在
某处。此连接应尽可能靠近系统内的AD7656A。
VDRIVE电源连接到为处理器供电的同一电源。VDRIVE的电压
控制输出逻辑信号的电压值。
VDD和VSS信号应通过一个至少10 μF的去耦电容进行去耦。
这些电源用于AD7656A模拟输入端的高压模拟输入结构。
驱动模拟输入
AD7656A的驱动器放大器和模拟输入电路必须在指定的
550 ns采集时间内，将满量程步进输入建立至16位水平
(0.0015%)。驱动器放大器所产生的噪声必须尽可能低，以
便保持AD7656A的SNR和转换噪声性能。此外，驱动器的
THD性能还需要适合AD7656A。
接口部分
AD7656A提供两种接口选项：并行接口和高速串行接口。
所需接口模式可通过SER/PAR SEL引脚来选择。并行接口模
式可采用字(W/B = 0)或字节(W/B = 1)工作模式。接口模式
将在以下章节中加以介绍。
并行接口(SER/PAR/SEL = 0)
AD7656A内置六个16位ADC。将所有三个CONVST x引脚
(CONVST A、CONVST B和CONVST C)连在一起，便可对
六个ADC进行同步采样。AD7656A需由CONVST x脉冲启
动转换；CONVST x脉冲通常包括一个CONVST x下降沿，
随后为一个CONVST x上升沿。CONVST x上升沿对所选的
ADC启动同步转换。AD7656A内置一个片内振荡器用于转
换。转换时间tCONVERT为3 µs。BUSY信号变为低电平表示转换
结束。BUSY信号下降沿用来让采样保持放大器进入跟踪模
式。分别向三个CONVST x引脚发出脉冲信号，AD7656A
还可以实现六个ADC的成对同步转换。CONVSTA、CONVSTB、
CONVST C分别用于对V1和V2、V3和V4、V5和V6启动同步
转换。同步采样ADC的转换结果储存在输出数据寄存器内。
数据可以通过并行数据总线，利用标准CS和RD信号(W/B = 0)
从AD7656A读取。通过并行总线读取数据时，需将SER/PAR
SEL和低电平相连。通过内部选通CS和RD输入信号，可以
将转换结果输出到数据总线。当CS和RD均为逻辑低电平
时，数据线DB0至DB15引脚不再呈高阻态。
AD8021满足所有这些要求。AD8021需要一个10 pF的外部补
偿电容。如果需要双通道版的AD8021，可使用AD8022。
AD8610和AD797也可用来驱动AD7656A。
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AD7656A
CONVST A,
CONVST B,
CONVST C
t10
tCONVERT
tACQ
BUSY
t4
CS
t3
t5
t9
t2
DATA
t7
t6
V1
V2
V3
V4
t8
V5
tQUIET
11127-027
RD
V6
图23. 并行接口时序图(W/B = 0)
CS
t4
t3
t5
DB15 TO DB8
t8
t7
t6
LOW BYTE
HIGH BYTE
11127-028
RD
t9
图24. 并行接口—字节工作模式的读取周期(W/B = 1，HBEN = 0)
CS信号可永久性地接低电平，而RD信号可用来获取转换
结果。BUSY信号变为低电平后即可开始读取操作。所需
读取操作次数取决于同步采样的ADC数目(见图23)。如果
CONVST A和CONVST B同时变低，需要四次读取操作从
V1、V2、V3及V4获得转换结果。如果CONVST A和CONVST C
同时变低，需要四次读取操作从V1、V2、V5及V6获得转
换结果。转换结果以升序输出。
使用三个CONVST x信号独立地启动三对ADC转换时，应
确保BUSY信号处于高电平时未在通道对上启动转换。此
外，建议不要在读取序列期间启动转换，因为那样会影响
转换性能。要获得指定性能，建议在转换后进行读取。对
于未使用的输入通道对，应将相应CONVST x引脚和VDRIVE
相连。
如果只能使用8位总线，则可将AD7656A接口配置成字节
工作模式(W/B = 1)。在此配置下，DB7/HBEN/DCEN引脚
具有HBEN功能。AD7656A的各通道转换结果可通过两次
读取操作来获取，每次读取操作在DB15至DB8上获得8位
数据(见图24)。HBEN引脚决定读取操作先获取16位转换结
果的高字节还是低字节。要始终先获取DB15至DB8上的低
字节，应将HBEN引脚接低电平。要始终先获取DB15至
DB8上的高字节，应将HBEN引脚接高电平。在字节模式
下，当所有三个CONVST x引脚一起发出脉冲来启动所有六
个ADC的同步转换时，需进行12次读取操作来读取六个16
位转换结果。字节模式下，DB6至DB0保持不连接状态。
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AD7656A
ADC软件选择
H/S SEL引脚决定需同步采样的ADC组合方式。当H/S SEL
引脚处于逻辑低电平时，需同步采样的通道组合由
CONVST A、CONVST B和CONVST C引脚决定。当 H/S
SEL引脚处于逻辑高电平时，需同步采样的通道组合由控
制寄存器中DB15至DB13的内容决定。在此模式下，必须
进行控制寄存器写入操作。
AD7656A控制寄存器可设置各ADC对的范围。控制器寄存
器中的DB12至DB10位用于设置各ADC对的范围。
AD7656A发生复位后，控制寄存器全部清0。
CONVST A信号用来对通过控制寄存器选择的通道组合启动
同步转换。在软件工作模式下(H/S SEL = 1)，CONVST B和
CONVST C信号可接低电平。所需读取脉冲数取决于控制寄
存器中设置的ADC数目，以及器件采用字还是字节工作模
式。转换结果以升序输出。
控制寄存器是8位只写寄存器。此寄存器的数据写入通过
CS和 WR引 脚 以 及 DB15至 DB8数 据 引 脚 来 完 成 (参 见 图
25)。控制寄存器如表8所示。要选择需同步采样的ADC
对，应在写入操作期间将对应的数据线设为高电平。
在写操作期间，当RD处于逻辑高电平且CS和WR处于逻辑
低电平时，数据总线位DB15至DB8为双向，成为控制寄存
器的输入。当WR变为逻辑高电平时，DB15至DB8的逻辑
状态锁存到控制寄存器内。
CS
WR
t13
t11
t15
t14
DB15 TO DB8
11127-029
t12
DATA
图25. 并行接口—字模式写入周期(W/B = 0)
表8. 控制寄存器的各位(默认全0)
DB15
VC
DB14
VB
DB13
VA
DB12
RNGC
DB11
RNGB
DB10
RNGA
DB9
REFEN
DB8
REFBUF
表9. 控制寄存器位功能描述(默认全0)
位
DB15
DB14
DB13
DB12
引脚名称
VC
VB
VA
RNGC
说明
此位选择V5和V6模拟输入进行下一次转换。当其设为1时，在下一个CONVST A上升沿可对V5和V6进行同步转换。
此位选择V3和V4模拟输入进行下一次转换。当其设为1时，在下一个CONVST B上升沿可对V3和V4进行同步转换。
此位选择V1和V2模拟输入进行下一次转换。当其设为1时，在下一个CONVST C上升沿可对V1和V2进行同步转换。
此位选择V5和V6的模拟输入范围。当其设为1时，下一次转换选择±2 x VREF范围。当其设为0时，下一次转换选
择±4 x VREF范围。
DB11
RNGB
此位选择V3和V4的模拟输入范围。当其设为1时，下一次转换选择±2 x VREF范围。当其设为0时，下一次转换选
择±4 x VREF范围。
DB10
RNGA
此位选择V1和V2的模拟输入范围。当其设为1时，下一次转换选择±2 x VREF范围。当其设为0时，下一次转换选
择±4 x VREF范围。
DB9
REFEN
DB8
REFBUF
此位选择内部基准电压源或外部基准电压源。当其设为0时，选择外部基准电压源模式。当其设为1时，则选择
内部基准电压源模式。
此位选择是使用内部基准电压缓冲器，还是绕过这些缓冲器。当其设为0时，使能内部基准电压缓冲器，同时需
要对REFCAPx引脚去耦。当其设为1时，禁用内部基准电压缓冲器，同时应将缓冲后的基准电压源施加于
REFCAPx引脚。
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AD7656A
更改模拟输入范围(H/S SEL = 0)
图26显示六个同步转换以及采用三条DOUT x线路的读取序
列。同样在图26中，通过32个SCLK传输获取AD7656A的数
据；不过，还可利用CS信号通过两个16 SCLK单独帧传输来
获取三条DOUT x线路上的数据。当选择串行接口，且在所
有三条DOUTx线路上逐个输出转换数据时，将DB0/SEL A、
DB1/SEL B及DB2/SEL C和VDRIVE相连。这些引脚分别用来
使能DOUT A至DOUT C线路。
利用AD7656A RANGE引脚，用户可以选择±2 x VREF或±4 x
VREF作为六路模拟输入的范围。当H/S SEL引脚处于低电平
时，在BUSY信号下降沿对RANGE引脚的逻辑状态进行采
样，以决定下一次同步转换的模拟输入范围。当RANGE引
脚在BUSY信号的下降沿处于逻辑高电平时，下一次转换
的模拟输入范围为±2 × VREF。当RANGE引脚在BUSY信号的
下降沿处于逻辑低电平时，下一次转换的模拟输入范围为
±4 × VREF。RESET脉冲之后，在其后的第一个BUSY下降沿会
更新模拟输入范围。
如果需要在两路数据输出线上逐个输出转换数据，则使用
DOUT A和DOUT B。要使能DOUT A和DOUT B，应将
DB0/SEL A及DB1/SEL B与VDRIVE相连，而DB2/SEL C应接低
电平。执行六个同步转换且仅用两条DOUT x线路时，可通
过一个48 SCLK传输来获取AD7656A的数据。利用两条DOUT x
线路实现所有六个ADC同步转换的读取序列如图27所示。
如果所有六个ADC进行同步转换，则只用两条DOUT x线路
来读取AD7656A的结果，DOUT A逐个输出V1、V2及V5的
结果，DOUT B逐个输出V3、V4及V6的结果。
更改模拟输入范围(H/S SEL = 1)
当H/S SEL引脚处于高电平时，可通过写入控制寄存器来更
改模拟输入范围。利用控制寄存器内的DB12至DB10位，
可以选择下一次转换的模拟输入范围。每对模拟输入都具
有一个相应的范围位，允许分别对每对ADC的模拟输入范围
进行编程。当RNGx位设为1时，下一次转换范围为±2 × VREF。
当RNGx位设为0时，下一次转换范围为±4 × VREF。
也可只用一条DOUT x线路逐个输出数据，此时利用DOUT
A来获取转换数据。要将AD7656A配置为这种工作模式，
应将DB0/SEL A与VDRIVE相连，而DB1/SEL B和DB2/SEL C应
接低电平。只用一条DOUT x线路的缺点是吞吐速率下降。
可利用一个96 SCLK传输、三个32 SCLK单独帧传输或六个
16 SCLK单独帧传输来获取AD7656A数据。在串行模式下，
RD信号应接低电平。串行模式下，不用的DOUT x线应保持
不连接。
串行接口(SER/PAR/SEL = 1)
通过脉冲发出1、2或全部3个CONVST x信号，AD7656A就
可利用其片上调整振荡器，在CONVST x上升沿对所选通道
对进行同步转换。达到CONVST x上升沿后，BUSY信号变为
高电平，表明已开始转换。完成转换后(3 μs后)，BUSY信号
恢复低电平。此时，输出寄存器载入新转换结果，可从
AD7656A读取数据。要通过串行接口从器件回读数据，
SER/PAR应接高电平。CS和SCLK信号用来传输AD7656A的
数据。该器件具有三个DOUT x引脚：DOUT A、DOUT B
及DOUT C。可通过一条、两条或所有三条DOUT x线路从
各器件回读数据。
CONVST A,
CONVST B,
CONVST C
tCONVERT
tACQ
BUSY
CS
32
16
SCLK
V1
V2
DOUT B
V3
V4
DOUT C
V5
V6
图26. 采用三条DOUT x线的串行接口
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11127-030
tQUIET
DOUT A
AD7656A
CS
48
DOUT A
V1
V2
V5
DOUT B
V3
V4
V6
11127-031
SCLK
图27. 采用两条DOUT x线的串行接口
t1
t2
BUSY
ACQUISITION
t10
tACQ
tCONVERT
CONVERSION
ACQUISITION
tQUIET
CS
SCLK
t19
t16
DB15
DOUT A,
DOUT B,
DOUT C
t18
t17
t20
DB14
DB13
DB1
t21
DB0
11127-032
CONVST A,
CONVST B,
CONVST C
图28. 串行读取操作
CONVERT
DIGITAL HOST
CONVST x
CONVST x
DOUT A
DCIN A
DOUT A
DATA IN1
DOUT B
DCIN B
DOUT B
DATA IN2
AD7656A
SCLK
AD7656A
SCLK
CS
CS
SCLK
DCEN = 0
DEVICE 2
DCEN = 1
DEVICE 1
11127-033
CS
图29. 菊花链配置
串行读取操作
菊花链模式(DCEN = 1，SER/PAR/SEL = 1)
图28显示串行模式下从AD7656A读取数据的时序图。SCLK
输入信号为串行接口提供时钟源。CS信号变为低电平时，
即可从AD7656A获取数据。CS下降沿使总线脱离三态状况
，并逐个输出16位转换结果的MSB。ADC输出16位转换结
果；AD7656A的数据流由16位转换数据组成，MSB优先。
利用3/2/1个DOUT x引脚从AD7656A回读转换数据时，可
利用DCEN引脚来配置器件以菊花链模式工作。菊花链功
能允许多个AD7656A器件级联在一起，有利于减少元件数
和接线。两个器件的菊花链连接示例如图29所示。此配置
显示采用两条DOUT x线。利用一个公共CONVST x信号，
可以对12路模拟输入进行同步采样。DB5、DB4及DB3引脚
用作菊花链模式的DCINA至DCIN C数据输入引脚。
转换结果的首个数据位在CS下降沿后的第一个SCLK下降
沿有效。随后15个数据位在SCLK信号的上升沿逐个输出。
数据在SCLK下降沿有效。要获取各转换结果，必须向
AD7656A提供16个时钟脉冲。图28显示如何利用16-SCLK
读取操作来获取转换结果。
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AD7656A
CONVST x上升沿启动AD7656A转换。BUSY信号变为低电
平，显示转换完成后，用户就可以开始从两个器件读取数
据。图30显示两个AD7656A器件在菊花链模式下工作时的
串行时序图。
在第一组48 SCLK期间，器件1将数据传输到数字主机内。
器件1上的DOUT A传输V1、V2及V5的转换数据；器件1上
的DOUT B传输V3、V4及V6的转换数据。在最后一组48 SCLK
期间，器件2逐个输出0，器件1将第一组48 SCLK期间从器
件2逐个输入的数据传输至数字主机内。如果DCEN在传输
期间保持高电平，则此示例还可利用六个16-SCLK单独的
帧传输来实现。
CS下降沿用来使能AD7656A的串行帧传输，使总线脱离三
态，并逐个输出第一个转换结果的MSB。在图30示例中，
全部12个ADC通道均进行同步采样。在此示例中，使用两
条DOUT x线路来读取转换结果。CS使能一个96 SCLK帧传
输。在第一组48 SCLK期间，转换数据从器件2传输到器件1。
器件2上的DOUT A将转换数据从V1、V2和V5传输到器件1
内的DCIN A；器件2上的DOUT B将转换结果从V3、V4及
V6传输到器件1内的DCIN B。
图31显示两个AD7656A器件以菊花链模式配置并采用三条
DOUT x线路工作的时序。假设对所有12路输入进行同步采
样，在读取操作期间CS使能一个64 SCLK帧传输。在此传
输的第一组32 SCLK期间，器件1的转换结果逐个输入数字
主机，器件2的转换结果则逐个输入器件1。在此传输的最
后一组32 SCLK期间，器件2的转换结果从器件1逐个输出，并
输入数字主机，同时器件2逐个输出0。
CONVST A,
CONVST B,
CONVST C
BUSY
CS
1
2
3
15
16
17
31
32
33
47
48
49
63
64
65
94
95
96
SCLK
MSB V1
LSB V1
MSB V2
LSB V2
MSB V5
LSB V5
MSB V1
LSB V1
MSB V2
LSB V5
DEVICE 1, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4
MSB V6
LSB V6
MSB V3
LSB V3
MSB V4
LSB V6
DEVICE 2, DOUT A
MSB V1
LSB V1
MSB V2
LSB V2
MSB V5
LSB V5
DEVICE 2, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4
MSB V6
LSB V6
11127-034
DEVICE 1, DOUT A
图30. 采用两条DOUT x线的菊花链串行接口时序
CONVST A,
CONVST B,
CONVST C
BUSY
CS
1
2
3
15
16
17
31
32
33
47
48
49
63
64
DEVICE 1, DOUT A
MSB V1
LSB V1
MSB V2
LSB V2
MSB V1
LSB V1
MSB V2
LSB V2
DEVICE 1, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4
MSB V3
LSB V3
MSB V4
LSB V4
DEVICE 1, DOUT C
MSB V5
LSB V5
MSB V6
LSB V6
MSB V5
LSB V5
MSB V6
LSB V6
DEVICE 2, DOUT A
MSB V1
LSB V1
MSB V2
LSB V2
DEVICE 2, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4
DEVICE 2, DOUT C
MSB V5
LSB V5
MSB V6
LSB V6
图31. 采用三条DOUT x线的菊花链串行接口时序
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11127-035
SCLK
AD7656A
待机/部分关断工作模式(SER/PAR/SEL = 0或SER/PAR/SEL = 1)
每对ADC都可分别通过在BUSY下降沿之前拉低CONVST x
信号来进入部分关断模式。CONVST x信号变为高电平时，
ADC对上电，采样保持放大器进入跟踪模式。经过从部分
关断模式到恢复正常工作的上电时间后，CONVST x信号通
常会收到一个上升沿以启动有效转换。在部分关断模式下，
基准电压缓冲器保持上电。当某个ADC对处于部分关断模
式时，其它ADC仍可进行转换。
AD7656A支持关断模式，器件可以进入低功耗模式，此时
最大功耗为100 mW。拉低逻辑输入STBY即可将AD7656A
置于待机模式，拉高STBY则再次上电，恢复正常操作。
AD7656A处于待机模式时，输出数据缓冲器仍会继续工
作，用户可继续获取器件的转换结果。利用此待机功能，
可 以 降 低 AD7656A以 低 吞 吐 速 率 工 作 时 的 平 均 功 耗 。
AD7656A可在BUSY变为低电平，各转换结束时进入待机
模式，并可在下一次转换前再次脱离待机模式。唤醒时间
指 AD7656A脱 离 待 机 模 式 所 需 的 时 间 。 唤 醒 时 间 限 制
AD7656A在转换之间关断时的最大吞吐速率。参见“技术
规格”部分。
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AD7656A
应用须知
布局布线
AD7656A的印刷电路板(PCB)应采用模拟部分与数字部分
分离设计，并限制在电路板的不同区域内。
至少使用一个接地层。数字和模拟部分可以共用或分割使
用接地层。使用分割的接地层时，数字地和模拟地应单点
连接。单点接地点最好在AD7656A正下方或尽可能靠近
器件。
如果AD7656A所在系统内有多个器件要求模数接地，仍应
坚持单点接地，把接地点放置在尽可能靠近AD7656A的一
个星型接地点。确保每个接地引脚与地层的良好连接。避
免多个接地引脚共用一个到地层的连接的情况。每个接地
引脚应使用单个过孔或多个过孔连接到电源层。
应避免在器件下方布设数字线路，否则会将噪声耦合至芯
片。应允许模拟接地层布设在AD7656A下方，以避免噪声
耦合。如CONVST x或时钟等快速切换信号要使用数字地加
以屏蔽，以免将噪声辐射到电路板的其他部分，而且快速
切换信号绝不能靠近模拟信号路径。避免数字信号与模拟
信号交叠。电路板上的邻近走线应彼此垂直，以减小电路
板的馈通效应。
良好的去耦也很重要，以便降低AD7656A的电源阻抗，并
减少电源尖峰幅度。所有电源引脚VDD、VSS、AVCC、DVCC
和VDRIVE上都应连接典型值为100 nF的去耦陶瓷电容。去耦
电容应靠近(理想情况是紧靠)这些引脚及其对应接地引脚
放置。此外，每个电源引脚上都应放置低ESR 10 μF电容。
应避免引脚共用这些电容。应使用大过孔将这些电容与电
源和接地层相连。过孔和电容焊盘之间应使用较宽、较短
的走线，或使过孔紧邻电容焊盘，以便最大程度地降低寄
生电感。对于AVCC去耦，推荐的去耦电容为100 nF、低ESR
陶瓷电容和10 μF、低ESR钽电容。应在AVCC电源进入电路板
处放置一个大型去耦钽电容。
减少去耦的替代配置如“典型连接图”部分所述。这种去耦
配置将AVCC电源引脚合并成对并允许电源对之间共享去耦
电容。六个AVCC内核电源引脚合并为三对，即引脚34和引
脚35一对，引脚40和引脚41一对，引脚46和引脚47一对。
将每对中的电源引脚连在一起；这些引脚在AD7656A引脚
配置上的位置可轻松做到这一点。对于AD7656A，应当用
100 µF电容对各对引脚进行去耦。对于这种最低去耦配置，
所有其它电源引脚和基准引脚均应通过10 μF去耦电容进行
去耦。
AVCC、DVCC、VDRIVE、VDD及VSS引脚的电源线路应采用尽
可能宽的走线，以提供低阻抗路径，并减小电源线路上的
毛刺噪声效应。应在AD7656A电源引脚和电路板的电源走
线之间建立良好连接，每个电源引脚使用单个过孔或多个
过孔连接至电源走线和电源层。
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AD7656A
外形尺寸
0.75
0.60
0.45
12.20
12.00 SQ
11.80
1.60
MAX
64
49
1
48
PIN 1
10.20
10.00 SQ
9.80
TOP VIEW
(PINS DOWN)
0.15
0.05
SEATING
PLANE
0.20
0.09
7°
3.5°
0°
16
0.08
COPLANARITY
VIEW A
ROTATED 90° CCW
33
32
17
VIEW A
0.50
BSC
LEAD PITCH
COMPLIANT TO JEDEC STANDARDS MS-026-BCD
0.27
0.22
0.17
051706-A
1.45
1.40
1.35
图32. 64引脚薄型四方扁平封装[LQFP]
(ST-64-2)
图示尺寸单位：mm
订购指南
型号1
AD7656ABSTZ
AD7656ABSTZ-RL
1
温度范围
−40°C至+85°C
−40°C至+85°C
封装描述
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
Z = 符合RoHS标准的器件。
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封装选项
ST-64-2
ST-64-2
AD7656A
注释
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AD7656A
注释
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AD7656A
注释
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registered trademarks are the property of their respective owners.
D11127sc-0-12/13(0)
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