AD7767BRUZ

24位、8.5 mW、109 dB、 128/64/32 kSPS ADC AD7767 特性 概述 过采样逐次逼近(SAR)型架构 高性能交流和直流精度、低功耗 动态范围：115.5 dB(32 kSPS，AD7767-2) 动态范围：112.5 dB(64 kSPS，AD7767-1) 动态范围：109.5 dB(128 kSPS，AD7767) 总谐波失真(THD)：−118 dB 超低功耗 8.5 mW，32 kSPS (AD7767-2) 10.5 mW，64 kSPS (AD7767-1) 15 mW，128 kSPS (AD7767) 高直流精度 24位、无失码(NMC) INL：±3 ppm(典型值)，±7.6 ppm(最大值) 低温漂 零电平误差漂移：15 nV/°C 增益误差漂移：0.4 ppm/°C 片内低通FIR滤波器 线性相位响应 通带纹波：±0.005 dB 阻带衰减：100 dB 2.5 V电源，1.8 V/2.5 V/3 V/3.6 V逻辑接口选项 灵活的接口选项 多器件同步 菊花链功能 关断功能 温度范围：−40°C至+105°C AD7767/AD7767-1/AD7767-2均为高性能24位过采样SAR型 ADC(模数转换器)，具有较宽的动态范围和输入带宽，功 耗分别为15 mW、10.5 mW和8.5 mW，采用16脚TSSOP封装。 AD7767/AD7767-1/AD7767-2适用于超低功耗数据采集应 用，例如基于PCI和USB的系统。这些器件具备24位分辨 率、出色的信噪比(SNR)、宽动态范围和高直流精度，非 常适合在较宽的动态范围测量小信号变化的应用。也特别 适用于大的交流或直流输入信号上的小变化应用。在这种 应用中，这些器件能够精确地采集交流和直流信息。 AD7767/AD7767-1/AD7767-2片内集成数字滤波器(包括线 性相位响应)，通过过采样输入来消除带外噪声。这种过采 样架构还减少了对前端抗混叠滤波的需求。AD7767还具有 一个SYND/PD(同步/关断)引脚，可用于多个AD7767器件 之间的同步。另外，通过SDI引脚还能够实现多个AD7767 器件的菊花链互连结构。 AD7767/AD7767-1/AD7767-2采用基于5 V基准电压的2.5 V 电源工作，温度范围是−40°C至+105°C。 相关器件 表1. 24位ADC 应用 低功耗PCI/USB数据采集系统 低功耗无线采集系统 振动分析 仪器仪表 高精度医学采集 功能框图 AVDD AGND MCLK DVDD VDRIVE DGND VREF+ VIN+ DIGITAL FIR FILTER SUCCESSIVE APPROXIMATION ADC 产品型号 AD7760 描述 2.5 MSPS、100 dB动态范围1、片内集成差分放大器 和基准电压缓冲、并行、可变抽取 AD7762/ AD7763 625 kSPS、109 dB动态范围1、片内集成差分放大器 和基准电压缓冲、并行/串行、可变抽取 AD7764 312 kSPS、109 dB动态范围1、片内集成差分放大器 和基准电压缓冲、可变抽取(引脚) AD7765 156 kSPS、112 dB动态范围1、片内集成差分放大器 和基准电压缓冲、可变抽取(引脚) AD7766 AD7766-1 AD7766-2 128 kSPS、109.5 dB 1、15 mW、16位INL、串行接口 64 kSPS、112.5 dB 1、10.5 mW、16位INL、串行接口 32 kSPS、115.5 dB 1、8.5 mW、16位INL、串行接口 SYNC/PD REFGND AD7767/ AD7767-1/ AD7767-2 SERIAL INTERFACE AND CONTROL LOGIC SCLK DRDY SDO SDI 1 CS 最大输出数据速率时的动态范围。 06859-001 VIN– 图1. Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2007–2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD7767 目录 特性....................................................................................................1 电源和基准电压 ..............................................................16 应用....................................................................................................1 AD7767接口 ................................................................................16 功能框图 ...........................................................................................1 初始上电 ...........................................................................16 概述....................................................................................................1 读取数据 ...........................................................................16 相关器件 ...........................................................................................1 关断、复位和同步 ..........................................................16 修订历史 ...........................................................................................2 菊花链连接..................................................................................16 技术规格 ...........................................................................................3 在菊花链模式下读取数据.............................................16 时序规格 ................................................................................5 选择SCLK频率 .................................................................16 时序图.....................................................................................6 菊花链模式配置和时序图.............................................16 绝对最大额定值..............................................................................8 驱动AD7767 ................................................................................16 ESD警告 .................................................................................8 差分信号源 .......................................................................16 引脚配置和功能描述 .....................................................................9 单端信号源 .......................................................................16 典型工作特性 ................................................................................10 抗混叠................................................................................16 术语..................................................................................................14 功耗 ....................................................................................16 工作原理 .........................................................................................15 VREF+输入信号 .................................................................16 AD7767/AD7767-1/AD7767-2传递函数 ........................15 模拟输入通道多路复用 .................................................16 转换器操作 ..........................................................................15 外形尺寸 ......................................................................................16 模拟输入结构......................................................................16 订购指南 ...........................................................................16 修订历史 2010年5月—修订版B至修订版C 更改引脚8描述 ................................................................................9 更改表8 ...........................................................................................20 2009年3月—修订版A至修订版B 更改表3的参数tSETTLING...........................................................5 更改表7 ...........................................................................................17 2009年1月—修订版0至修订版A 更改特性部分 ..................................................................................1 更改表2的交调失真(IMD)参数和积分非线性参数................3 更改电源和基准电压部分 ..........................................................16 更改选择SCLK频率部分 .............................................................18 更改图24 .........................................................................................12 更改驱动AD7767部分..................................................................20 更改单端信号源部分 ...................................................................20 增加图41；重新排序 ...................................................................20 更改图42 .........................................................................................21 增加表8；重新排序 .....................................................................20 更换VREF+输入信号部分 .............................................................22 更换图46 .........................................................................................22 2007年8月—修订版0：初始版 Rev. C | Page 2 of 24 AD7767 技术规格 除非另有说明，AVDD = DVDD = 2.5V ± 5%，VDRIVE = 1.8V至3.6V，VREF = 5V，MCLK = 1MHz，共模输入 = VREF/2，TA = −40°C 至+105°C。 表2 参数 输出数据速率(ODR) AD7767 AD7767-1 AD7767-2 模拟输入1 差分输入电压 绝对输入电压 测试条件/注释 最小值 1/8抽取 1/16抽取 1/32抽取 VIN+ − VIN− VIN+ −0.1 VIN− −0.1 VREF/2 − 5% 共模输入电压 输入电容 动态性能 AD7767 动态范围2 信噪比(SNR)2 无杂散动态范围(SFDR)2 总谐波失真(THD)2 交调失真(IMD)2 二阶项 三阶项 AD7767-1 动态范围2 信噪比(SNR)2 无杂散动态范围(SFDR)2 总谐波失真(THD)2 交调失真(IMD)2 二阶项 三阶项 AD7767-2 动态范围2 信噪比(SNR)2 无杂散动态范围(SFDR)2 总谐波失真(THD)2 交调失真(IMD)2 二阶项 三阶项 直流精度1 分辨率 微分非线性2 积分非线性2 零电平误差2 增益误差2 零电平误差漂移2 增益误差漂移2 共模抑制比2 典型值 1/8抽取，ODR = 128 kHz 输入短路 108 满量程输入幅度，1 kHz信号音 107 满量程输入幅度，1 kHz信号音 满量程输入幅度，1 kHz信号音 信号音A = 49.7 kHz，信号音B = 50.3 kHz 1/16，ODR = 64 kHz 输入短路 111 满量程输入幅度，1 kHz信号音 110 满量程输入幅度，1 kHz信号音 满量程输入幅度，1 kHz信号音 信号音A = 24.7 kHz，信号音B = 25.3 kHz 1/32，ODR = 32 kHz 114 输入短路 112 满量程输入幅度，1 kHz信号音 满量程输入幅度，1 kHz信号音 满量程输入幅度，1 kHz信号音 信号音A = 11.7 kHz，信号音B = 12.3 kHz 所有器件 无失码 保证24位单调性 18位线性度 50 Hz信号音 Rev. C | Page 3 of 24 VREF/2 22 109.5 108.5 −128 −118 最大值 单位 128 64 32 kHz kHz kHz ±VREF +VREF + 0.1 V p-p V +VREF + 0.1 VREF/2 + 5% V V pF −116 −105 dB dB dB dB −133 −109 dB dB 112.5 111.5 −128 −118 dB dB dB dB dB dB dB −116 −105 −133 −108 115.5 113.5 −128 −118 −116 −105 −137 −108 24 dB dB dB dB dB dB dB 位 ±3 20 0.0075 15 0.4 −110 ±7.6 ppm 0.075 % FS nV/°C ppm/°C dB AD7767 参数 测试条件/注释 最小值 典型值 最大值 单位 1 数字滤波器响应 群延迟 建立时间(延迟) 通带纹波 通带 ﹣3 dB带宽 阻带频率 阻带衰减 基准输入1 VREF+输入电压 数字输入（逻辑电平）1 VIL VIH 输入漏电流 输入电容 主时钟速率 串行时钟速率 数字输出1 数据格式 VOL VOH 电源要求1 AVDD DVDD VDRIVE 37/ODR 74/ODR 完全建立 ±0.005 0.453 × ODR 0.49 × ODR 0.547 × ODR 100 2.4 2 × AVDD V −0.3 0.7 × VDRIVE +0.3 × VDRIVE VDRIVE + 0.3 ±1 V V μA/引脚 pF MHz Hz 5 1.024 1/t8 串行24位、二进制补码(MSB优先) ISINK = +500 μA ISOURCE = −500 μA 0.4 VDRIVE – 0.3 ± 5% ± 5% 1.7 电流规格 AD7767工作电流 AIDD DIDD IREF AD7767-1工作电流 AIDD DIDD IREF AD7767-2工作电流 AIDD DIDD IREF 静态电流(MCLK停止) AIDD DIDD 关断模式电流 AIDD DIDD MCLK = 1.024 MHz 128 kHz输出数据速率 功耗 AD7767工作功耗 AD7767-1工作功耗 AD7767-2工作功耗 MCLK = 1.024 MHz 128 kHz输出数据速率 64 kHz输出数据速率 32 kHz输出数据速率 µs µs dB Hz Hz Hz dB V V 2.5 2.5 2.5 3.6 V V V 1.3 3.9 0.35 1.5 4.8 0.425 mA mA mA 1.3 2.2 0.35 1.5 2.85 0.425 mA mA mA 1.3 1.37 0.35 1.5 1.86 0.425 mA mA mA 0.9 1 1 93 mA 0.1 1 6 93 15 10.5 8.5 18 13 10.5 64 kHz输出数据速率 32 kHz输出数据速率 所有器件 所有器件 1 所有器件(AD7767、AD7767-1和AD7767-2)的规格。 2 参见术语部分。 Rev. C | Page 4 of 24 mW mW mW AD7767 时序规格 除非另有说明，AVDD = DVDD = 2.5 V ± 5%，VDRIVE = 1.7 V至3.6 V，VREF = 5 V，共模输入 = VREF/2，TA = −40°C (TMIN)至 +105°C (TMAX)。1 表3 tMIN、tMAX时的限值 单位 描述 tREAD 3 510 100 900 265 128 71 294 435 492 tDRDY − t5 ns typ ns min ns max ns typ ns typ ns typ ns typ ns typ ns typ ns typ MCLK上升沿到DRDY下降沿 MCLK高电平脉冲宽度 MCLK低电平脉冲宽度 MCLK上升沿到DRDY上升沿(AD7767) MCLK上升沿到 DRDY上升沿(AD7767-1) MCLK上升沿到DRDY上升沿(AD7767-2) DRDY 脉冲宽度 (AD7767) DRDY 脉冲宽度 (AD7767-1) DRDY 脉冲宽度 (AD7767-2) DRDY 低电平周期，在此期间读取数据 tDRDY3 n × 8 × tMCLK ns typ DRDY 周期 0 6 60 50 25 24 10 10 10 1/t8 6 0 ns min ns max ns max ns max ns max ns max ns min ns min ns min sec min ns max ns min DRDY下降沿到 CS 建立时间 CS 下降沿到 SDO 三态禁用 SCLK下降沿后的数据访问时间(VDRIVE = 1.7 V) SCLK下降沿后的数据访问时间(VDRIVE = 2.3 V) SCLK下降沿后的数据访问时间(VDRIVE = 2.7 V) SCLK下降沿后的数据访问时间(VDRIVE = 3.0 V) SCLK下降沿到数据有效的保持时间(VDRIVE = 3.6 V) SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 最短SCLK周期 CS上升沿后的总线释放时间 CS上升沿到DRDY上升沿 0 0 ns min ns max DRDY下降沿到数据有效的建立时间 DRDY上升沿到数据有效的保持时间 1 2 ns min ns max SDI有效到SCLK下降沿的建立时间 SCLK下降沿到SDI有效的保持时间 1 20 1 510 (592 × n) + 2 ns typ ns typ ns min ns typ tMCLK SYNC/PD 下降沿到 MCLK 上升沿 MCLK上升沿到进入SYNC/PD模式的DRDY上升沿 参数 DRDY操作 t1 t2 2 t32 t4 t5 读操作 t6 t7 t8 t9 t10 t11 tSCLK t12 t13 CS 低电平下的读操作 t14 t15 菊花链操作 t16 t17 SYNC/PD操作 t18 t19 t20 t21 tSETTLING3 1 2 3 SYNC/PD上升沿到MCLK上升沿 MCLK上升沿到离开SYNC/PD模式的DRDY下降沿 复位或关断后的滤波器建立时间 样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定tr = tf = 5 ns(10%到90%的DVDD)，并从1.7 V电平起开始计时。 t2和t3允许MCLK输入使用~90%到10%的占空比，时钟高电平时间对应的最小值为10%，MCLK低电平时间对应的最小值为90%。最大MCLK频率为 1.024 MHz。 AD7767：n = 1；AD7767-1：n = 2；AD7767-2：n = 4。 Rev. C | Page 5 of 24 AD7767 时序图 t2 8×n 1 MCLK t3 1 8×n t4 t5 t1 t5 06859-002 tREAD DRDY tDRDY 图2. DRDY与MCLK时序图，n = 1(AD7767，1/8抽取)，n = 2(AD7767-1，1/16抽取)，n = 4（AD7767-2，1/32抽取） tDRDY tREAD DRDY t13 t6 CS t10 1 t8 t7 SDO 23 t11 t9 t12 MSB D22 D21 D20 D1 06859-003 SCLK LSB 图3. 串行时序图(读取数据，使用CS ) CS = 0 tDRDY tREAD DRDY t14 t10 1 23 t8 SDO DATA INVALID MSB D22 t11 t9 D21 24 D20 t15 D1 图4. 串行时序图(读取数据，CS设为逻辑低电平) Rev. C | Page 6 of 24 LSB DATA INVALID 06859-004 SCLK AD7767 PART OUT OF POWER-DOWN FILTER RESET BEGINS SAMPLING PART IN POWER-DOWN MCLK (I) A B t18 C D t20 SYNC/PD (I) t21 t19 DOUT (O) VALID DATA INVALID DATA VALID DATA 图5. 复位、同步和关断时序(更多信息参见关断、复位和同步部分) 图2. 典型PCB布局 Rev. C | Page 7 of 24 06859-005 tSETTLING DRDY (O) AD7767 绝对最大额定值 除非另有说明，TA = 25°C。 表4 参数 AVDD 至 AGND DVDD 至 DGND AVDD 至 DVDD VREF+ 至 REFGND REFGND 至 AGND VDRIVE 至 DGND VIN+, VIN– 至 AGND 数字输入至DGND 数字输出至DGND AGND至DGND 输入电流至除电源外的任何引脚1 工作温度范围 存储温度范围 结温 TSSOP封装 θJA热阻 θJC热阻 引脚温度，焊接 气相(60秒) 红外(15秒) ESD 1 参数 −0.3 V 至 +3 V −0.3 V 至 +3 V −0.3 V 至 +0.3 V −0.3 V 至 +7 V −0.3 V 至 +0.3 V −0.3 V 至 +6 V −0.3 V 至 VREF+ + 0.3 V −0.3 V 至 VDRIVE + 0.3 V −0.3 V 至 VDRIVE + 0.3 V −0.3 V 至 +0.3 V ±10 mA 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。尽管 本产品具有专利或专有保护电路，但在遇到高能量ESD 时，器件可能会损坏。因此，应当采取适当的ESD防范措 施，以避免器件性能下降或功能丧失。 −40°C 至 +105°C −65°C 至 +150°C 150°C 150.4°C/W 27.6°C/W 215°C 220°C 1 kV 100 mA以下的瞬态电流不会造成SCR闩锁。 Rev. C | Page 8 of 24 AD7767 AVDD 1 16 CS VREF+ 2 15 SDI 14 MCLK 13 SCLK 12 DRDY AGND 6 11 DGND SYNC/PD 7 10 SDO DVDD 8 9 VDRIVE REFGND 3 VIN+ 4 VIN– 5 AD7767/ AD767-1/ AD7767-2 TOP VIEW (Not to Scale) 06859-006 引脚配置和功能描述 图6. 16引脚TSSOP引脚配置 表5. 引脚功能描述 引脚编号 引脚名称 1 AVDD 2 VREF+ 3 4 5 REFGND VIN+ VIN− 6 7 AGND SYNC/PD 8 DVDD 9 VDRIVE 10 SDO 11 12 13 14 15 16 DGND DRDY SCLK MCLK SDI CS 描述 +2.5 V模拟电源。 AD7767的基准电压输入。必须将一个外部基准电压施加于该输入引脚。V REF+输入范围是2.4 V至5 V。基准电压 输入与AVDD引脚上施加的电压幅度无关。 基准电压地。基准电压的接地连接。应将输入基准电压(V REF+)去耦到该引脚。 差分模拟输入的正输入。 差分模拟输入的负输入。 模拟电路的电源地。 同步和关断输入引脚。这是一个双功能引脚。它可以用于同步多个AD7767器件，以及/或者将AD7767器件置于 关断模式。详情参见关断、复位和同步部分。 2.5 V数字电源输入。如果接口使用2.5 V的逻辑电压（2.5 V施加于VDRIVE引脚），DVDD和VDRIVE引脚可以连接 到同一供电轨。 逻辑电源输入，1.8 V至3.6 V。该引脚的电源电压决定数字逻辑接口的工作电压。 串行数据输出。AD7767的转换结果以24位、二进制补码、MSB优先的串行数据流通过SDO引脚输出。 数字逻辑电源地。 数据就绪输出。DRDY信号的下降沿指示AD7767的输出寄存器内有新转换结果。详情参见AD7767接口部分。 串行时钟输入。SCLK输入为AD7767的所有串行数据传输提供串行时钟。详情参见AD7767接口部分。 主时钟输入。AD7767采样频率等于MCLK频率。 串行数据输入。这是AD7767的菊花链输入。详情参见菊花链连接部分。 片选输入引脚。CS输入选择AD7767器件，并充当SDO引脚的使能信号。使用CS时，转换结果的MSB在CS下降沿 输入到SDO线。 输入支持多个AD7767器件共用同一SDO线。这样，用户就可以选择合适的器件，只需向器件提 供一个逻辑低电平CS信号，以使能该器件的SDO引脚便可实现。详情参见AD7767接口部分。 Rev. C | Page 9 of 24 AD7767 典型工作特性 AVDD = DVDD = 2.5 V ± 5%，VDRIVE = 1.8 V至3.6 V，VREF = 5 V，MCLK = 1 MHz，共模输入 = VREF/2。除非另有说明，TA = 0 –20 –20 –40 –40 –60 –60 –80 –100 –120 –80 –100 –120 –140 –140 –160 –160 –180 0 8k 16k 24k 32k 40k 48k 56k 64k FREQUENCY (Hz) –180 0 8k 32k 40k 48k 56k 64k 图10. AD7767 FFT，1 kHz，−6 dB输入音 0 0 –20 –20 –40 AMPLITUDE (dB) –40 –60 –80 –100 –120 –60 –80 –100 –120 –140 –140 –160 –160 4k 8k 12k 16k 20k 24k 28k 32k FREQUENCY (Hz) 0 06859-102 0 –20 –20 –40 –40 –60 –60 AMPLITUDE (dB) 0 –80 –100 –120 –180 16k 06859-103 –160 图9. AD7767-2 FFT，1 kHz，−0.5 dB输入音 24k 28k 32k 16k –120 –160 FREQUENCY (Hz) 20k –100 –140 12k 16k –80 –140 8k 12k 图11. AD7767-1 FFT，1 kHz，−6 dB输入音 0 4k 8k FREQUENCY (Hz) 图8. AD7767-1 FFT，1 kHz，−0.5 dB输入音 0 4k 06859-105 –180 –180 06859-106 AMPLITUDE (dB) 24k FREQUENCY (Hz) 图7. AD7767 FFT，1 kHz，−0.5 dB输入音 AMPLITUDE (dB) 16k 06859-104 AMPLITUDE (dB) 0 06859-101 AMPLITUDE (dB) 25°C。所有FFT均利用8192个样本和4阶Blackman-Harris窗函数产生。 Rev. C | Page 10 of 24 –180 0 4k 8k 12k FREQUENCY (Hz) 图9. AD7767-2 FFT，1 kHz，−0.5 dB输入音 0 –20 –20 –40 –40 –60 –60 –80 –100 –120 –80 –100 –120 –140 –140 –160 –160 –180 16k 24k 32k 40k 48k 56k 64k FREQUENCY (Hz) –180 0 –20 –40 –40 –60 –60 AMPLITUDE (dB) –20 –80 –100 –120 –160 –180 20k 24k 28k 32k FREQUENCY (Hz) 56k 64k TONE A = 24.7kHz TONE B = 25.3kHz SECOND-ORDER IMD = –133.33dB THIRD-ORDER IMD = –108.15dB –180 0 4k 8k 12k 16k 20k 24k 28k 32k 16k FREQUENCY (Hz) 图14. AD7767-1 FFT，1 kHz，−60 dB输入音 图17. AD7767-1 IMD FFT，25 kHz中心频率 0 0 –40 TONE A = 11.7kHz TONE B = 12.3kHz –20 SECOND-ORDER IMD = –137.96dB THIRD-ORDER IMD = –108.1dB –40 –60 –60 AMPLITUDE (dB) –20 –80 –100 –120 –80 –100 –120 –140 –140 –160 –160 –180 0 4k 8k 12k FREQUENCY (Hz) 16k 06859-109 AMPLITUDE (dB) 48k –120 –160 16k 40k –100 –140 12k 32k –80 –140 06859-108 AMPLITUDE (dB) 0 8k 24k 图16. AD7767 IMD FFT，50 kHz中心频率 0 4k 16k FREQUENCY (Hz) 图13. AD7767 FFT，1 kHz，−60 dB输入音 0 8k 06859-111 8k 06859-112 0 TONE A = 49.7kHz TONE B = 50.3kHz SECOND-ORDER IMD = –133.71dB THIRD-ORDER IMD = –109.05dB 06859-110 AMPLITUDE (dB) 0 06859-107 AMPLITUDE (dB) AD7767 图15. AD7767-2 FFT，1 kHz，−60 dB输入音 –180 0 4k 8k 12k FREQUENCY (Hz) 图18. AD7767-2 IMD FFT，12 kHz中心频率 Rev. C | Page 11 of 24 AD7767 –110 120 –112 115 –114 DYNAMIC RANGE 110 AD7767-2 –118 CMRR (dB) –120 –122 AD7767-1 –124 105 OPEN INPUTS AD7767 100 –126 95 FULL-SCALE 921Hz –128 0 100k 200k 300k 400k 500k 600k 700k 800k 900k 90 06859-113 –130 1M MCLK FREQUENCY (Hz) 0 10k 20k 30k 40k 50k 60k fNOISE (Hz) 图19. AD7767/AD7767-1/AD7767-2 THD与MCLK频率的关系 06859-116 THD (dB) –116 图22. AD7767 CMRR与共模纹波频率(fNOISE )的关系 115 200 114 180 AD7767-2 MAX = 8388637 MIN = 8388493 SPREAD = 145 160 113 140 111 OCCURRENCE AD7767-1 110 120 100 80 图2. 典型PCB布局 60 109 AD7767 40 108 20 100k 200k 300k 400k 500k 600k 700k 800k 900k 1M MCLK FREQUENCY (Hz) 0 8388493 8388497 8388501 8388505 8388509 8388513 8388517 8388521 8388525 8388529 8388533 8388537 8388541 8388545 8388549 8388553 8388557 8388561 8388565 8388569 8388573 8388577 8388581 8388585 8388589 8388593 8388597 8388601 8388605 8388609 8388613 8388617 8388621 8388625 8388629 8388633 8388637 0 06859-114 107 CODES 图20. AD7767/AD7767-1/AD7767-2 SNR与MCLK频率的关系 06859-118 SNR (dB) 112 图23. AD7767 24位直方图 150 250 AVDD DVDD 200 OCCURRENCE 130 VDRIVE 120 110 150 100 0 10k 20k 30k fNOISE (Hz) 40k 50k 60k 图21. AD7767电源灵敏度与电源纹波频率(fNOISE )的关系(带去耦电容) Rev. C | Page 12 of 24 0 CODES 图24. AD7767-1 24位直方图 06859-119 100 06859-117 50 8388508 8388512 8388516 8388520 8388524 8388528 8388532 8388536 8388540 8388544 8388548 8388552 8388556 8388560 8388564 8388568 8388572 8388576 8388580 8388584 8388588 8388592 8388596 8388600 8388604 8388608 PSRR (dB) 140 MAX = 8388608 MIN = 8388507 SPREAD = 102 CODES AD7767 LOW TEMPERATURE NOMINAL TEMPERATURE HIGH TEMPERATURE 3.04 300 2.28 250 1.52 INL (ppm) OCCURRENCE 3.80 MAX = 8388593 MIN = 8388526 SPREAD = 69 CODES 350 200 150 0.76 0 –0.76 –1.52 100 –2.28 50 –3.04 0 图25. AD7767-2 24位直方图 图27. AD7767/AD7767-1/AD7767-2 24位INL 1.0 0.8 0.6 0.2 0 –0.2 –0.4 –0.6 –0.8 –1.0 4194304 8388608 12582912 16777216 2097152 6291456 10485760 14680064 24-BIT CODES 06859-121 DNL (LSBs) 0.4 0 4194304 8388608 12582912 16777216 2097152 6291456 10485760 14680064 24-BIT CODES 图26. AD7767/AD7767-1/AD7767-2 24位DNL Rev. C | Page 13 of 24 06859-122 8388592 –3.80 06859-120 CODES 8388589 8388586 8388583 8388580 8388577 8388574 8388571 8388568 8388565 8388562 8388559 8388556 8388553 8388550 8388547 8388544 8388541 8388538 8388535 8388532 8388529 8388526 0 AD7767 术语 信噪比(SNR) SNR指实际输入信号的均方根值与奈奎斯特频率以下除谐 波和直流以外所有其它频谱成分的均方根和之比，用分贝 (dB)表示。 总谐波失真(THD) THD指所有谐波均方根和与基波的比值。对于AD7767， 积分非线性(INL) INL指ADC传递函数与一条通过ADC传递函数端点的直线 的最大偏差。 微分非线性(DNL) DNL指ADC中任意两个相邻码之间所测得变化值与理想的 1 LSB变化值之间的差异。 其定义为 零电平误差 零电平误差指理想中间电平输入电压（当两个输入短路连 在一起时）与产生中间电平输出码的实际电压之差。 其中： 零电平误差漂移 零电平误差漂移指温度变化1°C所引起的实际零误差值的 变化，用室温时满量程的百分比表示。 V1是基波振幅的均方根值。 V2、V3、V4、V5及V6是二次到六次谐波幅度的均方根值。 非谐波无杂散动态范围(SFDR) SFDR指信号振幅均方根与除谐波外的峰值杂散频谱成分的 均方根值之比。 动态范围 动态范围指满量程的均方根值与输入短路连在一起时测得 的均方根噪声之比，用分贝(dB)表示。 交调失真(IMD) 当输入由两个频率分别为fa和fb的正弦波组成时，任何非 线性有源器件都会以和与差频mfa ± nfb（其中m, n = 0, 1, 2, 3…）的形式产生失真产物。交调失真项的m和n都不等于 0。例如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括 (2fa + fb)、(2fa − fb)、(fa + 2fb)和(fa − 2fb)。 AD7767经过CCIF标准测试，此标准使用最大输入带宽附 近的两个输入频率。 在此情况下，二阶项频率通常远离最初正弦波，而三阶项 频率通常靠近输入频率。因此，二阶和三阶项需分别指 定。交调失真根据THD参数来计算，它是个别失真产物的 均方根和与基波和的振幅均方根的比值，用分贝(dB)表示。 增益误差 当一个模拟电压高于标称负满量程½ LSB时，发生第一个 码跃迁（从100 … 000到100 … 001）。当一个模拟电压低 于标称正满量程½ LSB时，发生最后一个码跃迁（从011 … 110到010 … 111）。增益误差指最后一个跃迁的实际电平 与第一个跃迁的实际电平之差与二者的理想电平之差的偏 差。 增益误差漂移 增益误差漂移指温度变化1°C所引起的实际增益误差值的 变化，用室温时满量程的百分比表示。 共模抑制比(CMRR) 共模抑制比定义为满量程频率f下ADC输出功率与频率fS下 施加于共模输入电压VIN+和VIN−的100 mV正弦波功率的比 值。 CMRR (dB) = 10 log(Pf/PfS) 其中，Pf是频率f下的ADC输出功率，PfS是频率fS下的ADC 输出功率。 Rev. C | Page 14 of 24 AD7767 工作原理 AD7767/AD7767-1/AD7767-2将全差分模拟输入施加于一 个逐次逼近型(SAR)内核，过采样SAR的输出利用一个线性 转换器输出端之后的数字滤波用于消除带外量化噪声(见图 30)。它还具有将数据速率从滤波器输入端的fMCLK降低到数 相位数字FIR滤波器进行滤波。经过完全滤波的数据以 字输出端的fMCLK/8、fMCLK/16或fMCLK/32的作用，具体取决于 MSB优先的串行格式输出。 所用器件的型号。 AD7767/AD7767-1/AD7767-2传递函数 数字滤波器由三个分离的滤波器模块组成。图31显示了该 AD7767/AD7767-1/AD7767-2的转换结果以二进制补码、24 滤波器的三个组成模块。第一个滤波器模块的抽取系数设 位串行格式输出。全差分输入VIN+和VIN−由AD7767/AD7767- 置为2、4或8，其余部分的抽取系数均为2。 1/AD7767-2相对于基准电压输入(VREF+)进行调整，如图28 DIGITAL FILTER 24 BITS TWOS COMPLEMENT DATA STREAM 011 ... 111 STAGE 1 STAGE 2 STAGE 3 SINC FILTER FIR FILTER FIR FILTER DEC × (2 × n) DEC × 2 DEC × 2 SDO 24-BIT OUTPUT 011 ... 110 06859-019 所示。 图31. FIR滤波器级 (AD7767：n = 1；AD7767-1：n = 2；AD7767-2：n = 4) 000 ... 010 000 ... 001 表6给出了AD7767的三种型号，并列出了各自实现的抽取 000 ... 000 率和输出数据速率。此表突出反映了额外滤波与带宽降低 111 ... 111 之间的权衡关系：如果使用抽取率较大的滤波器选项，则 111 ... 110 噪声性能会提高，而可用输入带宽会降低。 表6. AD7767的型号 100 ... 001 100 ... 000 VREF 2 VREF VIN– = 2 VIN+ = VIN+ = VREF – 1LSB VIN– = 0V 06859-012 VIN+ = 0V VIN– = VREF – 1LSB 图28. AD7767/AD7767-1/AD7767-2传递函数 型号 AD7767 AD7767-1 AD7767-2 抽取率 8 16 32 输出数据速率(ODR) 128 kHz 64 kHz 32 kHz 注意，最大MCLK输入频率为1.024 MHz时才能实现表6所示 转换器操作 的输出数据速率。输出数据速率与MCLK频率成线性比例 转换器在内部对施加于SAR内核的输入波形进行转换，等 关系，器件的数字功耗也是如此。 效数字字以与MCLK相等的速率输出到数字滤波器。利用 AD7767、AD7767-1和AD7767-2上实现的滤波器建立时间 过采样技术，转换器的量化噪声扩散在从0到fMCLK的宽带 与所用滤波器的长度有关。滤波器在时域中的响应设置滤 宽范围内。这样，目标信号频带中所含的噪声能量就会减 波器建立时间。表7给出了AD7767/AD7767-1/AD7767-2的 小(见图29)。 滤波器建立时间。 AD7767、AD7767-1和AD7767-2的数字滤波器频率响应分 别如图32、图33和图34所示。在奈奎斯特频率(输出数据速 fMCLK/2 BAND OF INTEREST 06859-213 QUANTIZATION NOISE 率/2)，数字滤波器提供6 dB的衰减。每种情况下，滤波器 均提供100 dB的阻带衰减和±0.005 dB的通带纹波。 图29. 量化噪声 BAND OF INTEREST fMCLK/2 06859-214 DIGITAL FILTER CUTOFF FREQUENCY 图30. 数字滤波器截止频率 Rev. C | Page 15 of 24 AD7767 模拟输入结构 AMPLITUDE (dB) 0 –20 AD7767/AD7767-1/AD7767-2配置为差分输入结构。真差 –40 分信号在模拟输入VIN+与VIN−之间，即引脚4与引脚5之间 –60 进行采样。使用差分输入可以抑制VIN+和VIN−引脚共有的 信号。 –80 图35显示了AD7767/AD7767-1/AD7767-2的等效模拟输入电 –100 路。各差分输入端的两个二极管提供模拟输入的ESD保护。 –120 VREF+ –140 0 16k 32k 48k 64k 80k 96k 112k 128k FREQUENCY (Hz) D 06859-216 –160 VIN+ C1 图32. AD7767数字滤波器频率响应 GND RIN C2 RIN C2 D AGND VREF+ D VIN– –20 C1 D AMPLITUDE (dB) –40 GND –60 图35. 等效模拟输入结构 –80 注意，按照绝对最大额定值部分的规定，应确保模拟输入 –100 信号不得超过基准电压(VREF+) 0.3 V以上。如果输入电压超 –120 过此限值，二极管就会变成正偏，开始传导电流。这些二 –140 0 8k 16k 24k 32k 40k 48k 56k 64k FREQUENCY (Hz) 06859-217 极管能处理最高130 mA的电流。 –160 图33. AD7767-1数字滤波器频率响应 模拟输入的阻抗可以看成是C1与由RIN、C1和C2串联构成 的网络的并联组合。C1的值主要由引脚电容决定。RIN典 型值为1.4 kΩ，是由串联电阻与开关的导通电阻RON构成的 集总元件。C2典型值为22 pF，主要由采样电容决定。 0 电源和基准电压 –20 AD7767/AD7767-1/AD7767-2采用2.5V电源供电，电源电压 –40 施加于DVDD和AVDD引脚。接口的额定工作电压范围是1.7 –60 V至3.6 V。基准电压输入范围是2.2 V至2 × AVDD，施加于 –80 VREF+引脚。标称基准电压是5V，但也可以使用2.5 V电源。 –100 使用5V基准电压时，推荐使用的基准电压源是ADR445、 –120 ADR435或 ADR425。 使 用 2.5V基 准 电 压 时 ， 推 荐 使 用 –140 ADR441、ADR431或ADR421。施加于基准输入(VREF+)的 电压同时用作基准电压源和AD7767/AD7767-1/AD7767-2 –160 0 4k 8k 12k 16k 20k 24k 28k FREQUENCY (Hz) 图34. AD7767-2数字滤波器频率响应 32k 06859-218 AMPLITUDE (dB) AGND 06859-219 0 的电源。因此，当使用5 V基准输入时，AD7767/AD77671/AD7767-2的满量程差分输入范围是10V。有关最大输入 电压的详细信息，参见驱动AD7767部分。 Rev. C | Page 16 of 24 AD7767 AD7767接口 AD7767为用户提供了一个灵活的串行接口，允许用户针对 AD7767允许在数据读取周期中使用片选输入信号(CS)。CS 其应用实现最理想的接口方案。AD7767接口包括7个不同 信号是SDO引脚的选通信号，允许多个AD7767器件共用同 信号，其中5个信号是输入：MCLK、CS、SYNC/PD、 一串行总线。它充当各器件的指令信号，指示相应的器件 SCLK和SDI；另外2个信号是输出：DRDY和SDO。 可以使用总线。当CS处于逻辑高电平时，AD7767的SDO 初始上电 引脚变为三态。 初始上电时，需施加一个连续的MCLK信号。建议用户复 从AD7767读取数据时，可以启动两种不同的模式：一种模 位AD7767以清除滤波器，确保正常工作。复位完成时，所 式针对CS下降沿出现在DRDY下降沿之后的情况，另一种 有事件都相对于 MCLK的上升沿而发生，如图 5所示。 模式针对CS下降沿出现在DRDY下降沿之前的情况（当CS SYNC/PD输入的负脉冲启动复位，DRDY输出切换到逻辑 设为逻辑低电平时）。 高电平，并且保持高电平直到有效数据可用。AD7767上电 完成后，SYNC/PD引脚变为逻辑高电平，在器件输出有效 数据之前，需要一定的建立时间。该建立时间tSETTLING 是MCLK频率和抽取率的函数。表7列出了AD7767各型号 的建立时间，查看图5时应参照使用。 1 抽取率 8 16 32 在CS下降沿送至SDO线。转换结果的其余位(MSB − 1、 MSB − 2等)在CS下降沿后的SCLK下降沿逐个送至SDO线。 图3详细显示了这种接口方案。 当CS连接低电平时，AD7767串行接口可以工作在3线模 表7. SYNC/PD后的滤波器建立时间 型号 AD7767 AD7767-1 AD7767-2 当CS下降沿出现在DRDY下降沿之后时，转换结果的MSB 式，如图4所示。这种情况下，转换结果的MSB在DRDY下 tSETTLING1 (594 × tMCLK) + t21 (1186 × tMCLK) + t21 (2370 × tMCLK) + t21 降沿送上SDO线。转换结果的其余位(MSB − 1、MSB − 2等) 在随后的SCLK下降沿逐个送至SDO线。 关断、复位和同步 tSETTLING的测量范围是从SYNC/PD上升沿后的第一个MCLK上升 沿到DRDY的下降沿。 AD7767 SYNC/PD引脚支持用户同步多个AD7767器件。该 引脚还支持用户复位和关断AD7767。这些特性是相对于 读取数据 AD7767以MSB优先、二进制补码、24位格式，通过串行数 据输出引脚(SDO)输出其数据转换结果。MCLK是主时 MCLK上升沿实现的，如图5所示，分别标示为A、B、C和 D。 钟，控制AD7767的所有转换。SCLK是该器件的串行时钟 要关断、复位或同步一个器件，应将AD7767 SYNC/PD引 输入。所有数据传输都相对于SCLK信号而发生。 脚拉低。在MCLK的第一个上升沿，AD7767关断。DRDY DRDY线用作状态信号，指示何时有效数据可从转换器读 取。DRDY的下降沿指示器件的输出寄存器内有新数据字 可用。在允许从SDO引脚读取输出数据期间，DRDY保持 低电平。不从器件读取数据时，DRDY信号变为逻辑高电 平。输出寄存器正在进行更新时，在此期间切勿尝试读取 数据。 引脚变为逻辑高电平，指示输出寄存器中的数据不再有 效。在随后的各MCLK上升沿，都会检查SYNC/PD引脚的 状态。在SYNC/PD引脚变为高电平后的第一个MCLK上升 沿，AD7767离开关断状态。在下一个上升沿，AD7767的 滤波器复位。第一个新采样点在第三个上升沿获得。 从滤波器复位算起，必须经过建立时间tSETTLING后，器件才 会输出有效数据(见表7)。经过tSETTLING后，DRDY输出变为 逻辑低电平，指示SDO上存在有效数据可供回读。 Rev. C | Page 17 of 24 AD7767 菊花链连接 菊花链连接是将多个ADC的输出端级联到一条数据线上， 图37和图38的示例显示了这一过程，器件A、B、C、D的 这样多个器件就可以使用同一数字接口线。这一特性特别 转换结果在DRDY(A)下降沿与DRDY(A)上升沿之间的时间 有助于减少器件数量和线路连接；例如在隔离式多转换器 内送至SDO (A)。 应用或接口能力有限的系统中，希望器件和连接越少越 选择SCLK频率 好。数据回读与读取移位寄存器相似，即数据在SCLK的下 如图37所示，在 DRDY(A)处于低电平有效状态期间出现的 降沿输出。 SCLK下降沿数量，必须等于链中的器件数量乘以24(各器 图36中的框图显示了必须如何连接器件才能实现菊花链功 件送至SDO (A)的数据位数)。 能。所示方案的工作原理是：AD7767器件的SDO引脚的输 因此，当菊花链长度和MCLK频率已知时，必须预先确定 出数据传送至链中下一个AD7767器件的SDI输入；数据以 所需的SCLK周期(tSCLK)。注意，最大SCLK频率受t8控制， 这种方式穿过菊花链，直到它被送至链中第一个器件的 SDO引脚上。 时序规格表中规定了不同VDRIVE电压下的最大SCLK频 率。 在菊花链模式下读取数据 当CS连接逻辑低电平时， 图36和图37给出了一个由四个AD7767器件组成的菊花链示 例。在图36所示的例子中，标示为A的AD7767的输出是整 (1) 个 菊 花 链 的 输 出 。 菊 花 链 最 后 一 个 器 件 ( 标 示 为 D的 AD7767)的串行数据输入(SDI)引脚接地。链中的所有器件 必须使用同样的MCLK、SCLK、CS和 SYNC/PD信号。 要使能菊花链转换过程，应将同一SYNC/PD脉冲施加给所 有器件，以同步链中的所有器件(参见关断、复位和同步部 分)。 其中： K是菊花链中的AD7767器件数量。 tSCLK是SCLK的周期。 tREAD等于tDRDY− t5。 当CS用于菊花链接口时， 给所有器件施加SYNC/PD脉冲后，会有一个延迟(如表7所 (2) 示)；之后，有效转换数据出现在器件链的输出端。如图37 所示，第一个转换结果从标示为A的AD7767输出，这个24 位转换结果之后依次输出标示为B、C、D的器件转换结 果，所有转换结果都以MSB优先顺序输出。转换结果数据 流通过链中的各器件输出，最终送至标示为A的AD7767的 SDO引脚。链中所有器件的转换结果都必须在DRDY信号 处于低电平有效状态时送至最后一个器件的SDO引脚。 其中： K是菊花链中的AD7767器件数量。 tSCLK是SCLK的周期。 tREAD等于tDRDY − t5。 注意，SCLK最大值受t8控制，时序规格表中规定了不同 VDRIVE电压下的SCLK最大值。 Rev. C | Page 18 of 24 AD7767 菊花链模式配置和时序图 SYNC/PD CS SYNC/PD CS SDI SYNC/PD CS AD7767 (D) SDO SDI SCLK AD7767 (C) SDO SDI SCLK MCLK SYNC/PD CS SYNC/PD CS AD7767 (B) SDO SDI (A) SDO SDI SCLK MCLK DRDY AD7767 SCLK MCLK MCLK 06859-013 SCLK MCLK 图36. 具有四个AD7767器件的菊花链配置 MCLK 1 8×n DRDY (A) CS 24 × tSCLK 24 × tSCLK 24 × tSCLK 24 × tSCLK SCLK SDO (A) AD7767 (A) AD7767 (B) AD7767 (C) SDI (A) = SDO (B) AD7767 (B) AD7767 (C) AD7767 (D) SDI (B) = SDO (C) AD7767 (C) AD7767 (D) SDI (C) = SDO (D) AD7767 (D) AD7767 (D) AD7767 (A) AD7767 (B) AD7767 (D) 06859-014 AD7767 (C) 图37. 驱动AD7767时的菊花链时序图(AD7767：n = 1；AD7767-1：n = 2；AD7767-2：n = 4) 1 MCLK DRDY (A) CS SDO (A) MSB (A) LSB (A) MSB (B) LSB (B) MSB (C) LSB (C) LSB (B) MSB (C) LSB (C) MSB (D) LSB (D) t16 SDI (A) = SDO (B) MSB (B) t17 图38. 菊花链SDI建立和保持时序 Rev. C | Page 19 of 24 06859-015 SCLK AD7767 驱动AD7767 AD7767必须采用全差分输入驱动。AD7767的差分输入共 R1和R2设置输入范围与ADC范围(V REF )之间的衰减比。 模电压以及对差分输入的限制由施加于器件的基准电压 R1、R2和CF根据所需的输入电阻、信号带宽、抗混叠和 (VREF)设置。AD7767的共模电压为VREF/2。当AD7767 VREF+ 噪声贡献进行选择。R2与R1之比应等于REF与峰峰输入电 引脚使用5V电源(ADR445、ADR435或ADR425)时，共模电 压之比。例如，对于±10 V范围和4 kΩ阻抗， R2 = 1 kΩ， 压为2.5V，意味着AD7767差分输入端能够施加的最大输入 R1 = 4 kΩ。 为基于2.5 V的5 V p-p输入。 R3和R4设置IN−输入的共模电压，R5和R6设置IN+输入的 VREF 共模电压。共模电压等于VOFFSET1电压，应接近VREF/2。该 VREF 2 电压应大致设置为VOFFSET1与1 + R2/R1的比值。 VIN+ 1kΩ 3.3nF 0V VREF ADP3330-2.5 1kΩ AIN+ ADA4841-1 VIN– 2.5V 15Ω VREF 2 2.2nF 06859-016 1kΩ 0V 1 4 V IN+ AD7767 3.3nF 图39. AD7767的最大差分输入 REFERENCE VOLTAGE AD7767 AVDD引脚使用2.5 V的模拟电压。不过，AD7767允 5 VIN– 1kΩ AIN– ADA4841-1 1kΩ AVDD VREF+ 2 2.2nF 15Ω * 2.5V TO 5V ADR4xx 1kΩ 范围，提供用户一个可以使用AD7767更大LSB电压的选 06859-020 许用户施加最高5V的基准电压。这可以提供更大的满量程 *SEE VREF+ INPUT SIGNAL SECTION FOR DETAILS. 项。图39显示了AD7767的最大输入。 图40. 从全差分信号源驱动AD7767 差分信号源 VIN VOUT = 5V REF ADR445 ADR425 0.1µF 图40给出了一个可以配合AD7767/AD7767-1/AD7767-2使用 R5 的推荐驱动电路示例。图中显示ADA4841-1如何利用一个 R3 Voffset1 R6 Voffset2 2.5V LDO 100µF 5.2V 每个差分路径都由一个ADA4841-1器件驱动。 REF 15Ω OUTN 2.2nF 单端信号源 2.2nF OUTP 100nF 对于使用单端模拟信号(双极性或单极性)的应用，单端转 差 分 驱 动 器 ADA4941-1可 以 为 AD7767/AD7767-1/ ADP3330-2.5 R4 差分信号源驱动AD7767/AD7767-1/AD7767-2的输入端。 100nF 0.1µF 15Ω IN VREF+ VIN+ AVDD AD7767 VIN– AGND DGND FB ADA4941 Vin R1 –0.2V R2 06859-018 AD7767-2产生一个全差分输入，原理图见图41。 CF 图41. 从单端信号源驱动AD7767 表8. 使用具有ADA4941的差分转单端电路(见图41)时需要的电阻值 VIN (V) +20, −20 +10, −10 +5, −5 VOFFSET1 (V) 2.5 2.5 2.5 VOFFSET2 (V) 2.203 2.000 1.667 OUT+ (V) −0.01, +4.96 0.01, 4.99 0.00, 5.00 OUT− (V) 5.01, 0.04 4.99, 0.01 5.00, 0.00 Rev. C | Page 20 of 24 R1 (kΩ) 8.06 4.02 2 R2 (kΩ) 1 1 1 R4 (kΩ) 12.7 15 20 R3 = R5 = R6 (kΩ) 10 10 10 AD7767 抗混叠 4.5 AD7767/AD7767-1/AD7767-2以1.024 MHz的最大速率对模 4.0 拟输入进行采样。对于从滤波器阻带(0.547 × ODR)起始处 3.5 MCLK减去滤波器阻带处(MCLK − 0.547 × ODR)，如图42所 示。 fMCLK DIDD 3.0 2.5 2.0 1.5 AIDD 1.0 IREF 0.5 BAND OF INTEREST fMCLK – (0.547 × ODR) FIRST IMAGE POINT 0 0 100k 200k 300k 400k 500k 600k 700k 800k 900k 1000k FREQUENCY (Hz) 06859-231 DIGITAL FILTER 100dB ANTIALIAS PROTECTION DIGITAL FILTER IMAGE AT fMCLK 06859-226 率，片内数字滤波器提供最高100 dB的衰减。镜像出现在 CURRENT (mA) 到出现数字滤波器通带镜像处之间的任何可能的混叠频 图43. AD7767电流与MCLK频率的关系 图42. AD7767/AD7767-1/AD7767-2频谱 2.5 表9显示在信号进入AD7767/AD7767-1/AD7767-2之前，各 2.0 阶前端抗混叠滤波器在数字滤波器阻带镜像频率(1.024 表9. 抗混叠滤波器阶数与在第一镜像点的衰减 AD7767-2 衰减 1.024 MHz – 0.547 × ODR 27 dB 50 dB 70 dB 33 dB 62 dB 89 dB 38 dB 74 dB 110 dB 1.0 AIDD 0.5 IREF 0 0 100k 200k 300k 400k 500k 600k 700k 800k 900k 1000k FREQUENCY (Hz) 06859-227 AD7767-1 滤波器阶数 第一 第二 第三 第一 第二 第三 第一 第二 第三 1.5 图44. AD7767-1电流与MCLK频率的关系 1.4 DIDD 1.2 Σ-Δ型器件。这些器件以20MHz的速率在内部对信号采 样，可实现最高156 kHz或312 kHz的输出数据速率。这意 味着，以最大速度工作时，这些器件的第一混叠点分别在 19.921 MHz和19.843 MHz。 CURRENT (mA) 如果需要额外的抗混叠保护，可以选用AD7764和AD7765 1.0 AIDD 0.8 0.6 0.4 功耗 AD7767/AD7767-1/AD7767-2能够以极低的功耗提供出色的 0.2 性 能 。 图 43、 图 44和 图 45显 示 了 AD7767/AD7767-1/ 0 AD7767-2的功耗与施加于器件的MCLK频率的比例关系。 数字电流和模拟电流均随着MCLK频率的降低而减小。实 际吞吐速率等于MCLK频率除以器件使用的抽取率。例 如，当AD7767采用800 KHz的MCLK工作时，由于滤波抽取 率为8，因此输出数据速率为100 kHz。 Rev. C | Page 21 of 24 IREF 0 100k 200k 300k 400k 500k 600k 700k 800k 900k 1000k FREQUENCY (Hz) 图45. AD7767-2电流与MCLK频率的关系 06859-228 型号 AD7767 DIDD CURRENT (mA) MHz − 0.547 × ODR)实现的衰减。 AD7767 VREF+输入信号 模拟输入通道多路复用 AD7767/AD7767-1/AD7767-2 VREF +引脚使用2.4 V至2 × AD7767/AD7767-1/AD7767-2可以用在多路复用器配置 AVDD范围内的电压(标称值5 V)。建议采用低噪声基准电压 中。对于任何采用数字滤波模块的转换器，每通道的最大 源来产生VREF+输入，例如ADR445、ADR435、ADR425(5V 开关速率或输出数据速率都是数字滤波建立时间的函数。 输出)和ADR421(2.5V输出)。典型基准电压源电路如图46 所示。 对采用数字滤波器的转换器模拟输入进行多路复用时，必 须等到数字滤波器完全建立后才能获得有效转换结果；经 基 准 电 压 输 入 引 脚 (V R E F + )还 充 当 AD7767/AD7767-1/ 过该建立时间后，方可切换通道。然后又需要等待建立时 AD7767-2的电源。对于5V VREF+输入，可以在VIN+和VIN−上 间结束后才能获得有效转换结果，并再次切换输入。 施加5V的满量程输入，而引脚AVDD的电压仍然保持2.5 V。 AD7767的滤波器建立时间等于74除以所用的输出数据速 这种配置可以减少所需的不同电源数量。 率 。 因 此 ， 多 路 复 用 应 用 中 的 最 大 开 关 频 率 为 1/ 低噪声基准电压源的输出不需要缓冲，但是必须进行去 (74/ODR)，其中输出数据速率(ODR)是所施加的MCLK频 耦 。 应 在 基 准 电 压 源 的 输 出 端 (ADR445、 ADR435、 率和所讨论器件采用的抽取率的函数。例如，给AD7767施 ADR425或ADR421)放置一个0.1μF电容，并遵从针对所用 加1.024 基准电压源的去耦建议。 kHz，进而可以得出1.729 kHz的多路复用开关速率。 如上文所述，为了实现全部可用的动态范围，VREF+引脚的 AD7767-1和AD7767-2采用建立时间更长的数字滤波器以 标称电源电压为5 V。当使用2.5 V VREF+输入时(即在低功耗 实现更高的精度，因此，它们的最大开关频率分别为864 应用中)，技术规格中列出的信噪比和动态范围数值(采用5 Hz和432 Hz。 V VREF+输入所产生)降低6 dB，这是可用输入范围减半的直 接后果。 AD7767/AD7767-1/AD7767-2需要一个100 μF接地电容，充 当去耦电容以及VREF+引脚电荷的储存库。应将此电容尽可 能靠近AD7767/AD7767-1/AD7767-2放置。将此电容(图46 中的C40)的值降至10μF时，噪声性能通常会降低1 dB。C40 可以是电解质电容或钽电容。 C34 10µF C35 0.1µF VIN VOUT ADR4xx C39 0.1µF VREF+ C40 100µF AD7767/ AD7767-1/ AD7767-2 06859-021 REFERENCE SUPPLY V+ 图46. AD7767/AD7767-1/AD7767-2 24基准电压输入配置 Rev. C | Page 22 of 24 MHz的MCLK频率时，最大输出数据速率为128 AD7767 外形尺寸 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.65 BSC 0.30 0.19 COPLANARITY 0.10 0.20 0.09 SEATING PLANE 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AB 图47. 16引脚超薄紧缩小型封装[TSSOP] (RU-16) 图示尺寸单位：mm 订购指南 型号 1 AD7767BRUZ AD7767BRUZ-RL7 AD7767BRUZ-1 AD7767BRUZ-1-RL7 AD7767BRUZ-2 AD7767BRUZ-2-RL7 EVAL-AD7767EDZ EVAL-AD7767-1EDZ EVAL-AD7767-2EDZ EVAL-CED1Z 1 温度范围 −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C 封装描述 16引脚超薄紧缩小型封装[TSSOP] 16引脚超薄紧缩小型封装[TSSOP] 16引脚超薄紧缩小型封装[TSSOP] 16引脚超薄紧缩小型封装[TSSOP] 16引脚超薄紧缩小型封装[TSSOP] 16引脚超薄紧缩小型封装[TSSOP] 评估板 评估板 评估板 转换器评估与开发板 Z = 符合RoHS标准的器件。 Rev. C | Page 23 of 24 封装选项 RU-16 RU-16 RU-16 RU-16 RU-16 RU-16 AD7767 注释 ©2007–2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D06859-0-5/10(C) Rev. C | Page 24 of 24