AD8284WCSVZ-RL

雷达接收路径AFE：4通道多路复用器、 LNA、PGA、AAF和ADC AD8284 产品特性 RBIAS VREF DVDD33x DVDD18 SFLAG PDWN AVDD33 ZSEL 1个直接至ADC通道 MUX[1] TO MUX[0] AVDD18 功能框图 4通道多路复用器连接LNA、PGA、AAF 可编程增益放大器(PGA) 包含低噪声前置放大器(LNA) REFERENCE SPI可编程增益：17 dB至35 dB(6 dB步进) INA+ 抗混叠滤波器(AAF) INA– 可编程三阶低通椭圆滤波器(LPF)：9 MHz至15 MHz INB+ INB– 模数转换器(ADC) MUX 12位精度，最高80 MSPS AD8284 SATURATION DETECTION LNA INC+ PGA AAF SFDR = 68 dBc MUX 12-BIT ADC CLK+ CLK– IND+ AUX INC– SNR = 67 dB D0 TO D11 IND– 低功耗：345 mW(12位、80 MSPS时) INADC+ 低噪声：折合到输入端的电压噪声最大值为3.5 nV/√Hz INADC– 关断模式 64引脚、10 mm × 10 mm TQFP封装 SPI 应用 图1. 汽车雷达 自适应巡航控制 防撞系统 盲点检测 自动泊车 电子保险杠 概述 AD8284是一款低成本、小尺寸、灵活易用的集成模拟前端。 它内置4通道差分多路复用器(mux)、带可编程增益放大器 (PGA)和抗混叠滤波器(AAF)的单通道低噪声放大器(LNA)， 外加一个直接连接ADC的通道，所有通道都连接到单通道 12位模数转换器(ADC)。AD8284还包含一个针对高频过压 状况的饱和检测电路；若无该电路，此类状况将被AAF 滤除。 Rev. C 模拟通道具有17 dB至35 dB的增益范围，步进为6 dB，ADC 转换速率最高可达60 MSPS。在最大增益下，所有通道折合 到输入端电压噪声为3.5 nV/√Hz。通道专门针对动态性能与 低功耗而优化，适合要求小封装尺寸的应用。 AD8284采用先进的CMOS工艺制造，提供10 mm × 10 mm、 符合RoHS标准的64引脚TQFP封装。额定温度范围为−40°C 至+105°C汽车应用温度范围。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2012–2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提 供的最新英文版数据手册。 10992-001 SDI SDO CS 通过汽车应用认证 SCLK 额定温度范围：−40°C至+105°C AD8284 目录 产品特性 ......................................................................................... 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 概述.................................................................................................. 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 交流规格.................................................................................... 3 数字规格.................................................................................... 5 时钟规格.................................................................................... 6 绝对最大额定值....................................................................... 7 ESD警告..................................................................................... 7 引脚配置和功能描述 ................................................................... 8 典型性能参数 .............................................................................. 10 工作原理 ....................................................................................... 12 雷达接收路径AFE ................................................................. 12 通道概述.................................................................................. 13 模数转换器 ............................................................................. 15 AUX通道.................................................................................. 15 时钟输入考虑 ......................................................................... 15 时钟占空比考虑..................................................................... 16 时钟抖动考虑 ......................................................................... 16 SDI和SDO引脚....................................................................... 16 SCLK引脚 ................................................................................ 16 CS引脚 ..................................................................................... 16 RBIAS引脚............................................................................... 16 基准电压源 ............................................................................. 16 电源和接地建议..................................................................... 16 裸露焊盘散热块建议............................................................ 17 串行端口接口(SPI) ..................................................................... 18 硬件接口.................................................................................. 18 存储器映射................................................................................... 20 读取存储器映射表 ................................................................ 20 逻辑电平.................................................................................. 20 保留位置.................................................................................. 20 默认值 ...................................................................................... 20 应用电路 ....................................................................................... 24 封装和订购信息.......................................................................... 26 外形尺寸.................................................................................. 26 订购指南.................................................................................. 26 汽车应用产品 ......................................................................... 26 修订历史 2014年6月 — 修订版B至修订版C 80 MSPS更改为60 MSPS ........................................................通篇 更改表1 .......................................................................................... 3 更改表3中的时钟脉冲宽度高电平参数、 时钟脉冲宽度低电平参数和数据建立时间参数， 将6.25更改为8.33 .......................................................................... 6 2013年7月—修订版A至修订版B 更改表1的输入电阻和关断功耗参数....................................... 3 更新“外形尺寸”部分.................................................................. 26 更改“订购指南”部分.................................................................. 26 2013年1月—修订版0至修订版A 更改图16 ....................................................................................... 14 2012年10月—修订版0：初始版 Rev. C | Page 2 of 28 AD8284 技术规格 交流规格 除非另有说明，AVDD18x = 1.8 V，AVDD33x = 3.3 V，DVDD18x = 1.8 V，DVDD33x = 3.3 V，1.0 V内部ADC基准源，fIN = 2.5 MHz， fS = 60 MSPS，RS = 50 Ω，LNA + PGA增益 = 35 dB，LPF截止频率 = fSAMPLECH/4，12位操作，温度 = −40°C至+105°C，所有规格均 通过测试保证。 表1. 参数1 模拟通道特性 增益 增益范围 增益误差 输入电压范围2 输入电阻 输入电容2 折合到输入端电压噪声2 噪声系数2 输出失调 AAF低通滤波器截止频率 容差 AAF阻带衰减2 群延迟偏差2 1 dB压缩2 饱和标志响应时间 饱和标志精度 关 开 多路复用器2 导通电阻 开关时间 电源 AVDD18x2 AVDD33x2 DVDD18x2 DVDD33x2 IAVDD18 IAVDD33 IDVDD18 IDVDD33 总功耗 测试条件/注释 LNA、PGA和AAF通道 可编程 最小值 典型值 17/23/29/35 18 −1.25 通道增益 =17 dB 通道增益 =23 dB 通道增益 = 29 dB 通道增益 = 35 dB 200 Ω输入阻抗 200 kΩ输入阻抗 0.200 160 最大增益、1 MHz时 最小增益、1 MHz时 最大增益，RS = 50 Ω，未端接 最大增益，RS = RIN = 50 Ω 增益为17 dB 增益为35 dB −3 dB，可编程 滤波器自动调谐后 三阶椭圆滤波器 2× 截止频率 3× 截止频率 滤波器设置为9 MHz 相对于输出 饱和事件与饱和标志变为高电平之间的时间 (1 dB过驱) 饱和事件与饱和标志变为低电平之间的时间 增益为29 dB PGA电压低于2 V p-p PGA电压高于2.25 V p-p Rev. C | Page 3 of 28 +10 100 dB dB ns dBm ns +1.25 0.283 0.142 0.071 0.036 0.265 200 7 0.300 240 7.1 12.7 −60 −250 −10 +60 +250 9.0至15.0 ±5 30 40 400 11.9 30 25 单位 dB dB dB V p-p V p-p V p-p V p-p kΩ kΩ pF nV/√Hz nV/√Hz dB dB LSB LSB MHz % 1.85 6.03 1.7 3.1 1.7 3.1 fS = 60 MSPS fS = 60 MSPS fS = 60 MSPS fS = 60 MSPS 无信号，典型电源电压 × 最大电源电流， 不包括输出电流 最大值 40 ns 2 2.25 V p-p V p-p 50 200 Ω ns 1.8 3.3 1.8 3.3 1.9 3.5 1.9 3.5 54 65 15 2 345 V V V V mA mA mA mA mW AD8284 参数1 关断功耗 电源抑制比(PSRR)2 模数转换器 分辨率2 最大采样速率 信噪比(SNR) 信纳比(SINAD)2 SNRFS2 差分非线性(DNL) 积分非线性(INL) 有效位数(ENOB)2 ADC输出特性2 最大容性负载 容性负载下IDVDD33峰值电流2 ADC基准电压 输出电压误差 负载调整率 电流输出 输入电阻 全通道特性 SNRFS SINAD2 无杂散动态范围(SFDR) 谐波失真2 二次谐波 三次谐波 IM3失真 增益响应时间 过驱恢复时间 1 2 测试条件/注释 TA = −25°C至+105°C TA = −40°C至+25°C 相对于输入 最小值 典型值 2.5 2.5 1.6 最大值 4.0 8.0 12 60 67 66 68 fIN = 1 MHz 保证无失码 fS = 60 MSPS 4 10.67 20 每位 驱动20 pF负载时的每位峰值电流； 需要时可通过SPI端口编程 40 VREF = 1.000 V 1.0 mA时VREF = 1.000 V ±20 如需了解完整的定义和测试方法，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅通过设计保证。 Rev. C | Page 4 of 28 60 60 60 60 62 62 62 62 位 MSPS dB dB dB LSB LSB LSB pF mA 6 mV mV mA kΩ 64 64 64 64 dBFS dBFS dBFS dBFS 62 63 64 63 dB dB dB dB 68 68 68 71 dBc dBc dBc dBc −70 −70 −66 −75 −69 600 200 dBc dBc dBc dBc dBc ns ns 2 −1 LNA、PGA、AAF和ADC fIN = 1 MHz，−10 dBFS输出 增益 = 17 dB，fS = 60 MSPS 增益 = 23 dB，fS = 60 MSPS 增益 = 29 dB，fS = 60 MSPS 增益 = 35 dB，fS = 60 MSPS fIN = 1 MHz 增益为17 dB 增益为23 dB 增益为29 dB 增益为35 dB fIN = 1 MHz，−10 dBFS输出 增益 = 17 dB，fS = 60 MSPS 增益 = 23 dB，fS = 60 MSPS 增益 = 29 dB，fS = 60 MSPS 增益 = 35 dB，fS = 60 MSPS fIN = 1 MHz，−10 dBFS输出 增益为17 dB 增益为35 dB 增益为17 dB 增益为35 dB fIN1 = 1 MHz，fIN2 = 1.1 MHz，−1 dBFS，增益 = 35 dB 1 10 单位 mW mW mV/V +1 AD8284 数字规格 除非另有说明，AVDD18x = 1.8 V，AVDD33x = 3.3 V，DVDD18x = 1.8 V，DVDD33x = 3.3 V，1.00 V内部ADC基准源，fIN = 2.5 MHz， fS = 60 MSPS，RS = 50 Ω，LNA + PGA增益 = 35 dB，LPF截止频率 = fSAMPLECH/4，12位操作，温度 = −40°C至+105°C，所有规格均 通过测试保证。 表2. 参数1 时钟输入(CLK+、CLK−)2 逻辑兼容 差分输入电压3 输入共模电压 输入电阻(差分) 输入电容 逻辑输入(PDWN、SCLK、AUX、MUX[0]、MUX[1]、ZSEL)2 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CS逻辑输入)2 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(SDI)2 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDO) 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 逻辑输出(D11至D0、SFLAG) 逻辑1电压(IOH = 2 mA) 逻辑0电压(IOL = 2 mA) 1 2 3 温度 最小值 典型值 最大值 全 全 25°C 25°C 250 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 0 全 全 3.0 全 全 3.0 单位 CMOS/LVDS/LVPECL 如需了解完整的定义和测试方法，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅通过设计保证。 仅针对LVDS和LVPECL。 Rev. C | Page 5 of 28 mV p-p V kΩ pF 1.2 20 1.5 3.6 0.3 V V kΩ pF 3.6 0.3 V V kΩ pF DVDD33x + 0.3 0.3 V V kΩ pF 30 0.5 70 0.5 30 2 0.3 V V 0.3 V V AD8284 时钟规格 除非另有说明，AVDD18x = 1.8 V，AVDD33x = 3.3 V，DVDD18x = 1.8 V，DVDD33x = 3.3 V，1.00 V内部ADC基准源，fIN = 2.5 MHz， fS = 60 MSPS，RS = 50 Ω，LNA + PGA增益 = 35 dB，LPF截止频率 = fSAMPLECH/4，12位操作，温度 = −40°C至+105°C。所有规格仅通 过设计保证。 表3. 参数1 时钟 时钟速率 60 MSPS时高电平时钟脉冲宽度 60 MSPS时低电平时钟脉冲宽度 40 MSPS时高电平时钟脉冲宽度 40 MSPS时低电平时钟脉冲宽度 输出参数 60 MSPS传播延迟 上升时间 下降时间 60 MSPS数据建立时间 60 MSPS数据保持时间 40 MSPS数据建立时间 40 MSPS数据保持时间 流水线延迟时间 1 符号 温度 最小值 典型值 最大值 单位 全 全 全 全 全 10 tEH tEL tEH tEL tPD tR tF tDS tDH tDS tDH 全 全 全 全 全 全 全 全 8.33 8.33 12.5 12.5 60 MSPS ns ns ns ns 6 1.9 1.2 8.33 6.0 18 6 7 ns ns ns ns ns ns ns 时钟周期 如需了解完整的定义和测试方法，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 时序和开关图 N N –1 INAx CLK– tEL tEH CLK+ D11 to D0 N–7 N–6 tDH N–5 N–4 图2. 时钟规格时序图 Rev. C | Page 6 of 28 N–3 N–2 N–1 N 10992-002 tDS tPD AD8284 绝对最大额定值 注意，超出上述绝对最大额定值可能会导致器件永久性 表4. 参数 电气 AVDD18、AVDD18ADC至AGND AVDD33、AVDD33REF至AGND DVDD18、DVDD18CLK至AGND DVDD33CLK、DVDD33DRV和 DVDD33SPI至AGND 模拟输入 INx+、INx−至AGND 辅助输入 INADC+、INADC−至AGND 数字输出(D11至D0、SDO) 和SDI至AGND CLK+、CLK−至AGND PDWN、SCLK、CS、AUX、ZSEL至AGND RBIAS、VREF至AGND 环境 工作温度范围(环境) 存储温度范围(环境) 最高结温 引脚温度(焊接，10秒) 损坏。这只是额定最值，并不能以这些条件或者在任何其 额定值 他超出本技术规范操作章节中所示规格的条件下，推断器 −0.3 V至+2.0 V −0.3 V至+3.9 V −0.3 V至+2.0 V −0.3 V至+3.9 V 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 ESD警告 ESD(静电放电)敏感器件。 −0.3 V至 +3.9 V 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 −0.3 V至+2.0 V −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至+2.0 V −40°C至 +105°C −65°C至+150°C 150°C 300°C Rev. C | Page 7 of 28 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 AD8284 NC DVDD33DRV D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 DVDD33DRV NC 引脚配置和功能描述 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 NC 1 SFLAG 2 48 NC PIN 1 47 TEST4 46 DVDD18CLK PDWN 3 DVDD18 4 45 CLK+ SCLK 5 44 CLK– CS 6 AD8284 SDI 7 SDO 8 TOP VIEW (Not to Scale) AUX 9 43 DVDD33CLK 42 AVDD33REF 41 BAND 40 VREF MUX[0] 10 39 RBIAS MUX[1] 11 38 APOUT ZSEL 12 37 ANOUT TEST1 13 36 TEST3 TEST2 14 35 AVDD18ADC DVDD33SPI 15 34 AGND NC 16 33 NC NOTES 1. TIE THE EXPOSED PAD ON THE BOTTOM SIDE TO THE ANALOG GROUND PLANE. 2. NC = NO CONNECTION. TIE NC TO ANY POTENTIAL. 10992-003 NC AVDD18 INADC– INADC+ AVDD33 IND– IND+ INC– INC+ INB– INB+ INA– INA+ AVDD33 NC AVDD18 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 图3. 引脚配置 表5. 引脚功能描述 引脚编号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 引脚名称 NC SFLAG PDWN DVDD18 SCLK CS SDI SDO AUX MUX[0] MUX[1] ZSEL TEST1 TEST2 DVDD33SPI NC NC AVDD18 AVDD33 INA+ INA− INB+ INB− 说明 不连接。NC可连接至任何电位。 饱和标志。 完全关断。PDWN为逻辑高电平时，禁止SPI并关断器件；逻辑低电平时允许通过SPI选择。 1.8 V数字电源。 串行时钟。 片选。 串行数据输入。 串行数据输出。 辅助通道。AUX为逻辑高电平时，AUX通道切换至ADC (INADC+/INADC−)。 复用通道选择的数字控制。 复用通道选择的数字控制。 输入阻抗选择。ZSEL为逻辑高电平时，禁止SPI并将输入阻抗设置为200 kΩ；逻辑低电平时允许通过SPI选择。 测试。勿使用TEST1引脚；应将TEST1接地。 测试。勿使用TEST2引脚；应将TEST2接地。 3.3 V数字电源，SPI端口。 不连接。NC可连接至任何电位。 不连接。NC可连接至任何电位。 1.8 V模拟电源。 3.3 V模拟电源。 通道A的正复用模拟输入。 通道A的负复用模拟输入。 通道B的正复用模拟输入。 通道B的负复用模拟输入。 Rev. C | Page 8 of 28 AD8284 引脚编号 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 引脚名称 INC+ INC− IND+ IND− AVDD33 INADC+ INADC− AVDD18 NC NC AGND AVDD18ADC TEST3 ANOUT APOUT RBIAS VREF 带 AVDD33REF DVDD33CLK CLK− CLK+ DVDD18CLK TEST4 NC NC DVDD33DRV D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 DVDD33DRV NC EP 说明 通道C的正复用模拟输入。 通道C的负复用模拟输入。 通道D的正复用模拟输入。 通道D的负复用模拟输入。 3.3 V模拟电源。 备选通道的正模拟输入(仅限ADC)。 备选通道的负模拟输入(仅限ADC)。 1.8 V模拟电源。 不连接。NC可连接至任何电位。 不连接。NC可连接至任何电位。 地。 1.8 V模拟电源。 测试。勿使用TEST3引脚；应将TEST3接地。 模拟输出。ANOUT仅用于调试目的。ANOUT应保持浮空。 模拟输出。APOUT仅用于调试目的。APOUT应保持浮空。 外部电阻。RBIAS引脚设置ADC内核偏置电流。 基准电压输入/输出。 带隙电压。BAND仅用于调试目的。BAND应保持浮空。 3.3 V模拟电源。 3.3 V数字电源。 时钟输入(−)。 时钟输入(+)。 1.8 V数字电源。 测试。勿使用TEST4引脚；应将TEST4接地。 不连接。NC可连接至任何电位。 不连接。NC可连接至任何电位。 3.3 V数字电源。 ADC数据输出(MSB)。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出(LSB)。 3.3 V数字电源。 不连接。NC可连接至任何电位。 裸露焊盘。将底部裸露焊盘接到模拟接地层。 Rev. C | Page 9 of 28 AD8284 典型性能参数 AVDD18x = 1.8 V，AVDD33x = 3.3 V，TA = 25°C，fS = 60 MSPS，RIN = 200 kΩ，VREF = 1.0 V。 60 35dB 40 29dB GAIN (dB) 20 23dB 17dB 0 –20 –60 0.1 1 10 100 FREQUENCY (MHz) 10992-004 –40 图4. 通道增益与频率的关系 图7. 短路时折合到输入端的噪声与频率的关系 30 210 20 10 120 90 0 –10 60 –20 30 –30 0 16.8 17.0 17.2 17.4 17.6 CODE 图5. 增益直方图(增益 = 17 dB) –40 00 80 1 08 88 10 90 18 98 20 A0 28 A8 30 B0 38 B8 40 C0 10 FREQUENCY (MHz) 图8. 滤波器频率响应 350 250 200 150 100 50 0 28.5 28.8 29.1 29.4 CODE 29.7 30.0 10992-006 NUMBER OF HITS 300 图6. 增益直方图(增益 = 29 dB) 图9. 短路时折合到输出端的噪声与频率的关系 Rev. C | Page 10 of 28 50 10992-008 GAIN (dB) 150 10992-005 NUMBER OF HITS 180 AD8284 NUMBER OF HITS 80 60 40 0 –60 –40 –20 0 20 40 60 CODE 图12. 通道失调分布(增益 = 17 dB) 图10. RIN 与频率的关系 30 80 17dB NUMBER OF HITS 20 23dB 15 10 29dB 35dB 60 40 20 0 0.1 1 FREQUENCY (MHz) 10 0 –200 –100 0 100 CODE 图13. 通道失调分布(增益 = 35 dB) 图11. 噪声系数与频率的关系 Rev. C | Page 11 of 28 200 10992-013 5 10992-011 NOISE FIGURE (dB) 25 10992-012 20 AD8284 工作原理 雷达接收路径AFE 各元件的性能根据HSR-FMCW雷达系统的要求而设计。举 AD8284的主要应用是基带信号带宽要求最高达15 MHz的 例来说，LNA噪声、PGA增益范围、AAF截止特性、ADC 高速斜坡、调频、连续波(HSR-FMCW)雷达。图14所示为 采样速率和分辨率就是其中的一些性能指标。 HSR-FMCW雷达系统的简化功能框图。 AD8284的模拟信号链前方有一个多路复用器(mux)，这样 信号链需要多个通道，每个通道路由至低噪声放大器 就不必为每个通道配置一个AFE，从而节省成本。多路复 (LNA)、可编程增益放大器(PGA)、抗混叠滤波器(AAF)和 用器可通过mux引脚或SPI端口在活动输入之间切换。 模数转换器(ADC)。AD8284在单个10mm × 10mm TQFP封 AD8284还内置一个饱和检测电路，用于指示LNA或PGA信 装中提供所有这些关键元件。 号不再位于线性区间的情况。该特性有助于检测故障状 况，否则故障状况可能会被AAF滤除。 REF. OSCILLATOR PA VCO CHIRP RAMP GENERATOR AD8284 SATURATION DETECTION DSP LNA PGA AAF 12-BIT ADC 10992-014 MUX ANTENNA 图14. HSR-FMCW雷达系统简化功能框图 Rev. C | Page 12 of 28 RBIAS VREF DVDD33x DVDD18 SFLAG PDWN AVDD33 MUX[1] TO MUX[0] AVDD18 ZSEL AD8284 REFERENCE INA+ INA– AD8284 SATURATION DETECTION INB+ INB– INC+ MUX LNA PGA AAF MUX 12-BIT ADC CLK+ CLK– IND+ AUX INC– IND– D0 TO D11 INADC+ INADC– 10992-015 SDI SDO SCLK CS SPI 图15. 简化功能框图 通道概述 外部引脚是选择活动复用通道的默认方法，但SPI寄存器 AD8284的信号路径中包括一个四路输入多路复用器、一个 0x0C也可控制多路复用器。寄存器0x0C的位3指定多路复 LNA、一个PGA和一个AAF，如图15所示。信号链输入阻 用器是通过SPI还是外部引脚控制。 抗可以是200 Ω或200 kΩ。PGA具有可选增益，导致通道增 低噪声放大器 益范围为17 dB至35 dB。AAF具有三极点椭圆响应和9 MHz 至15 MHz的可选截止频率。信号路径为全差分路径，能够 实现最大信号摆幅，并减少偶数阶失真。LNA设计采用差 分或单端信号源驱动。 良好的噪声性能依赖于信号链始端的专有超低噪声LNA。 LNA可将信号链中随后的PGA和AAF的噪声贡献降至最 低。输入阻抗可以是200 Ω或200 kΩ，其值可通过SPI端口或 ZSEL引脚选择。 多路复用器 LNA支持高达5.0 V p-p的差分输出电压，相对于1.5 V共模电 AD8284输入端有一个多路复用器(mux)，可将最多4个不同 压的正负偏移为±1.25 V。输出饱和电平是固定的，因此通 通道切换到信号链。活动复用通道由SPI端口或利用外部引 道增益可设定饱和前的最大输入信号。 脚(MUX[0]和MUX[1])控制。输入代码与所选复用通道之 间的关系如表6所示。 为35 dB时，LNA可以实现3.5 nV/√Hz的低折合到输入端噪声 表6. 选择活动ADC通道的数字输入值 AUX 1 0 0 0 0 MUX[1] X 0 0 1 1 借助低值反馈电阻和输出级的电流驱动能力，在通道增益 MUX[0] X 0 1 0 1 活动通道 AUX A B C D 电压。由于采用全差动拓扑和负反馈，二阶失真减至最 低。差分信号使得每个输出端的摆幅变小，从而进一步降 低三阶失真。 建议 为实现尽可能最佳的噪声性能，必须让正负输入端的阻抗 匹配。阻抗匹配可确保信号路径抑制任何共模噪声。 Rev. C | Page 13 of 28 AD8284 抗混叠滤波器 新设置滤波器截止频率比例或更改ADC采样速率之后调谐 抗混叠滤波器(AAF)使用极点和零点的组合来形成一个三 滤波器。建议在空闲时间偶尔重新调整，以补偿温度漂移。 阶椭圆滤波器。椭圆滤波器用来在截止频率之后提供陡峭 截止频率范围可以是9 MHz到15 MHz，举例如下： 的滚降。在截止频率之后的第一个倍频程，这种架构可实 现每倍频程−30 dB的滚降。 该滤波器采用片内调谐来调整内部电阻和电容，进而设置 所需的截止频率。这种调谐方法可降低电阻和电容的标准 • ADC时钟：40 MHz • 默认调谐截止频率 = (40 MHz ÷ 3) × 1.125 = 15 MHz 完成自动调谐周期需要数个时钟周期。在此期间，复用通 IC工艺容差所引起的截止频率差异。 道A至D不工作，但可使用AUX输入。 −3 dB低通滤波器的默认截止频率为1/3 × 1.125 × ADC采样 饱和标志 时钟频率。该设置可更改为ADC采样时钟频率的1/4。通 过SPI，也可在这些频率的0.75至1.25倍(增量为0.0625倍)范 围内调整截止频率。 饱和标志功能检测可能会把LNA或PGA推到线性区间之外 的过压状况。当PGA输出电压超过2.0 V p-p或LNA输出电压 超过4.0 V p-p时，该标志置位。此功能对检测可能被AAF 滤除(因而无法通过监控ADC输出来检测)的饱和事件特别 调谐通常处于关闭状态，需由用户通过SPI端口启动。滤波 有用。 器调谐至特定频率后，将保持该频率，直至再次启动调谐 饱和标志置位时，在饱和事件结束后，它还会保持置位至 过程。调谐过程最多需要2048个时钟周期。 调谐之前，滤波器默认使用最高频率设置。为使时钟频率 少25 ns。 与截止频率的比值保持预期值，应在初始上电、通过SPI重 图16. 模拟通道简化功能框图 Rev. C | Page 14 of 28 AD8284 模数转换器 AD8284采用流水线式ADC架构。各级的量化输出组合在 一起，在数字校正逻辑中形成一个12位转换结果。流水线 结构允许第一级处理新的输入采样点，而其它级继续处理 之前的采样点。采样在时钟的上升沿进行。输出级模块能 够实现数据对准，并且能将数据传输到输出缓冲器。 AUX通道 图18. 差分PECL采样时钟 利用复用设置选择AUX通道时，AD8284允许直接访问 ADC。 选 择 该 通 道 时 ， ADC的 输 入 可 通 过 INADC+和 INADC−引脚访问。为确保满量程差分2.0 V p-p输入信号具 有足够的余量，应利用0.9 V共模电压偏置INADC±引脚。 时钟输入考虑 为了充分发挥芯片性能，应利用一个差分信号作为AD8284 采样时钟输入端(CLK+和CLK−)的时钟信号。该信号通常 使用变压器或电容器交流耦合到CLK+和CLK−引脚内。这 两个引脚有内部偏置，无需其它偏置。 图17显示了为AD8284提供时钟信号的首选方法。使用RF 变压器，可以将低抖动时钟源，如VFAC3-BHL (50 MHz) Valpey Fisher振荡器从单端转换成差分。跨接在次级变压器上的 背对背肖特基二极管可以将输入到AD8284中的时钟幅度限 制为约0.8 V p-p差分信号。这样，既可以防止时钟的大电压 摆幅馈通至AD8284的其它部分，还可以保留信号的快速上 升和下降时间，这一点对低抖动性能来说非常重要。 图19. 差分LVDS采样时钟 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 动，CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接 地 (见 图 20)。 虽 然 CLK+输 入 电 路 电 源 通 过 引 脚 46 (DVDD18CLK)提供，但该输入电路可支持高达3.3 V的输入 电压，因此，驱动逻辑的电压选择非常灵活。AD951x/ AD952x系列器件可用来提供3.3 V输入(见图21)。这种情况下 无需39 kΩ电阻。 图17. 变压器耦合的差分时钟 如果有低抖动的时钟源，那么，另一种方法是将差分PECL 或LVDS信号交流耦合到采样时钟输入引脚，如图18和图19 所示。AD951x/AD952x时钟驱动器系列具有出色的抖动 性能。 图20. 单端1.8 V CMOS采样时钟 图21. 单端3.3 V CMOS采样时钟 Rev. C | Page 15 of 28 AD8284 时钟占空比考虑 CS引脚 典型的高速ADC利用时钟的两个边沿来产生各种内部时序 CS引脚用于运行SPI。它内置70 kΩ上拉电阻，可拉高该引脚。 信号。因此，这些ADC可能对时钟占空比很敏感。通常， 此引脚兼容1.8 V和3.3 V电压。 为 保 持 ADC的 动 态 性 能 ， 时 钟 占 空 比 容 差 应 为 5%。 AD8284内置一个占空比稳定器(DCS)，可对非采样边沿进 行重新定时，并提供标称占空比为50%的内部时钟信号。 因此，时钟输入占空比范围非常广，且不会影响AD8284的 性能。 RBIAS引脚 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 个接地电阻(标称值10.0 kΩ)。建议使用10.0 kΩ电阻，若使 用其它电阻作为RBIAS会降低器件的性能。因此，要实现 稳定的性能，至少应使用1.0%容差的电阻。 当DCS处于开启状态时，在很宽的占空比范围内，噪声和 失真性能几乎是平坦的。但是，有些应用可能要求关闭 基准电压源 DCS功能。如果是这样，则在这种模式下工作时，应注意 AD8284内置稳定、精确的0.5 V基准电压源。基准电压在内部 动态范围性能可能会受影响。有关使用此功能的更多详细 放大2倍，将VREF设置为1.0 V，因此ADC的满量程差分输入范 信息，请参阅表9。 围为2.0 V p-p。VREF默认为内部设置，但也可以用一个1.0 V外 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 部基准电压源驱动VREF引脚，以便提高精度。不过， AD8284不支持低于2.0 V p-p的ADC满量程范围。 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 来获取并锁定新的速率。 些电容应靠近基准引脚，并与AD8284处于同一层PCB。 时钟抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 (SNR)下降计算公式如下： VREF引脚应该有一个0.1 μF电容和一个1 μF电容并联至模拟 地。建议ADC采用这些电容值以使信号正确建立并获得下 一个有效采样。 电源和接地建议 SNR下降幅度 = 20 × log 10[1/2 × π × fA × tJ] 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 当连接电源至AD8284时，建议使用两个独立的1.8 V电源和两 号、模拟输入信号和ADC孔径抖动)的均方根。中频欠采 个独立的3.3 V电源：一个用于模拟1.8 V (AVDD18x)，一个 样应用对抖动尤其敏感。 用于数字1.8 V (DVDD18x)，一个用于模拟3.3 V (AVDD33x)， 当孔径抖动可能影响AD8284的动态范围时，应将时钟输入 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 电源分离，以免在时钟信号内混入数字噪声。低抖动、晶 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如果 时钟信号来自其它类型的时钟源(通过门控、分频或其它方 法的有序步骤)，则需要在最后对原始时钟按上述步骤进行 重定时。 如需深入了解与ADC相关的抖动性能信息，请参阅应用笔 记AN-501和AN-756。 一个用于数字3.3 V (DVDD33x)。如果仅为模拟和数字部分 (例如AVDD18x和DVDD18x)提供一个电源，则应先连接到 AVDD18x，然后分接出来，并用铁氧体磁珠或滤波扼流圈 及去耦电容隔离，再连接到DVDD18x。模拟和数字3.3 V电源 同样如此。用户应针对所有电源使用多个去耦电容以适用 于高频和低频。去耦电容应放置在接近印刷电路板(PCB) 入口点和接近AD8284的位置，并尽可能缩短走线长度。 12个电源引脚分为四个电源域：AVDD18、AVDD33、 DVDD18和DVDD33。同一域内的各引脚应同时上电，但 不同域可以独立上电。 SDI和SDO引脚 SDI和SDO引脚用于运行SPI。SDI引脚内置30 kΩ下拉电阻， 可拉低该引脚。此引脚兼容1.8 V和3.3 V电压。SDO输出引 AD8284仅需要一个PCB接地层。只要对PCB的模拟、数字 和时钟部分进行适当的去耦和巧妙的分隔，就能轻松实现 最佳性能。 脚为3.3 V逻辑。 SCLK引脚 SCLK引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该 引脚。此引脚兼容1.8 V和3.3 V电压。 Rev. C | Page 16 of 28 AD8284 裸露焊盘散热块建议 为获得最佳的AD8284电气性能和热性能，必须将器件底部 的裸露焊盘连接至低噪声模拟地。PCB上裸露的连续铜层 应与AD8284的裸露焊盘(引脚0)匹配。铜层上应有多个过 孔，获得尽可能低的热阻路径以通过PCB底部进行散热。 为了最大程度地实现器件与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层或阻焊膜，以便将连续铜层划分为 多个均等的部分。这样，在回流焊过程中，可在PCB与器 件之间提供多个连接点。而一个连续的、无分割的平面则 仅可保证在AD8284与PCB之间有一个连接点。有关封装的 更多信息和更多PCB布局示例，请参考应用笔记AN-772。 Rev. C | Page 17 of 28 AD8284 串行端口接口(SPI) AD8284串行端口接口允许用户利用芯片内部的一个结构化 当W0和W1设置为11时，器件进入流模式并继续处理数据 寄存器空间来配置信号链，以满足特定功能和操作的需 (读出或写入)，直到CS被拉高以结束通信周期。这样就可 要。SPI具有灵活性，可根据具体的应用进行定制。通过串 以传输整个存储器而无需额外的指令。无论何种模式，如 行端口，可访问地址空间，以及对地址空间进行读写。存 果CS在字节传输期间被拉高，则SPI状态机复位，器件等 储空间以字节为单位进行组织，并且可以进一步细分成多 待新的指令。 个区域，如“存储器映射”部分所述。如需了解详细操作信 除了操作模式之外，可配置SPI端口以不同的方式操作。对 息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 于不需要控制端口的应用，CS线可以连接并保持高电平。 定义串行端口接口(SPI)的是以下四个引脚：SCLK、SDI、 这 将 把 其 余 SPI引 脚 置 于 其 第 二 模 式 ， 参 见 应 用 笔 记 SDO、CS引脚。串行时钟引脚(SCLK)用于同步提供给器件 AN-877：“通过SPI与高速ADC接口”。CS也可以接低电 的读取和写入数据。串行数据输入和输出引脚(SDI和SDO) 平 ， 以 使 能 三 线 模 式 。 当 CS接 低 电 平 时 ， 通 信 只 需 要 允许将数据发送至器件的内部存储器映射寄存器，以及从 SCLK、SDO和SDI引脚。虽然器件在上电期间已同步，但 寄存器中读取数据。片选引脚(CS)是低电平有效控制引 在使用此模式时，应注意确保串行端口仍然与CS线路保持 脚，能够使能或者禁用读写周期(见表7)。 同步。在三线模式下，建议仅使用1、2或3字节传输。无 有效CS线的情况下，可以进入但无法退出流模式。 表7. 串行端口接口引脚 引脚 SCLK SDI SDO CS 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 功能 串行时钟。串行移位时钟输入。 SCLK用来使串行接口的读写操作同步。 串行数据输入。 串行数据输出。 片选(低电平有效)。用来控制读写周期的选通。 后，默认模式为MSB优先，可以通过调整配置寄存器来更 改数据发送方式。如需了解更多关于该特性及其它特性的 信息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 硬件接口 CS的下降沿与SCLK的上升沿共同决定帧序列的开始。在 表7中所描述的引脚构成用户编程设备与AD8284的串行端 指令周期传输一条16位指令，然后是一个或多个数据字 口之间的物理接口。当使用SPI接口时，SCLK、SDI和CS 节，由位域W0和W1决定。串行时序示例及其定义参见图22 引脚用作输入引脚。SDO引脚为回读期间的输出引脚。 和表8。 该接口非常灵活，串行可编程只读存储器(PROM)或PIC微 正常工作时，CS用来告知器件准备接收和处理SPI命令。 控制器均可控制该接口，因而除了完整SPI控制器之外，用 当CS被拉低时，器件通过SCLK和SDI处理指令。一般而 户还可以使用其它方法对器件编程(参见应用笔记AN-812)。 言，CS将一直保持低电平，直到通信周期结束。然而，如 果AD8284与慢速器件相连，可以在两个字节之间拉高 CS，使老式微控制器有足够的时间将数据传输至移位寄存 器。当传输一个、两个或三个字节的数据时，CS可以保持 不变。 Rev. C | Page 18 of 28 AD8284 tDS tS tHI CS tH tCLK tDH tLO SCLK DON’T CARE SDI DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D5 SDO DON’T CARE D4 D4 D3 D3 D2 D2 D1 D1 D0 DON’T CARE D0 DON’T CARE SCLK OUTPUT DRIVER OFF tDIS_SDO 图22. 串行时序详图 表8. 串行时序定义 参数 tDS tDH tCLK tS tH tHI tLO tDIS_SDO 最短时间(ns) 5 2 40 5 2 16 16 10 说明 数据与SCLK上升沿之间的建立时间。 数据与SCLK上升沿之间的保持时间。 时钟周期。 CS与SCLK之间的建立时间。 CS与SCLK之间的保持时间。 SCLK应处于逻辑高电平状态的最短时间。 SCLK应处于逻辑低电平状态的最短时间。 SDO引脚在输出与高阻抗节点之间切换所需的最短时间，相对于SCLK上升沿。 Rev. C | Page 19 of 28 10992-022 OUTPUT DRIVER ON AD8284 存储器映射 读取存储器映射表 注意 存储器映射表的每一行都有8个地址位。存储器映射大致 除了寄存器0x00和0xFF之外的所有寄存器都利用主从锁存 分为三个部分：芯片配置寄存器映射(地址0x00和地址 器进行缓冲，并要求对传送位写入1。如需了解更多关于 0x01)、器件索引和传送寄存器映射(地址0x04至地址0xFF) 该功能及其它功能的信息，请参阅应用笔记AN-877：“通 以及ADC通道功能寄存器映射(地址0x08至地址0x2C)。 过SPI与高速ADC接口”。 存储器映射的第一栏显示寄存器地址编号，倒数第二栏显 逻辑电平 示默认值。 以下是各寄存器的说明：“置位”是指将某位设置为逻辑1或 位7 (MSB)栏为给定十六进制默认值的起始位。例如，地址 向某位写入逻辑1。类似地，“清除位”是指将某位设置为逻 0x09(GLOBAL_CLOCK寄存器)的默认值为0x01，表示位7 = 0、 辑0或向某位写入逻辑0。 位6 = 0、位5 = 0、位4 = 0、位3 = 0、位2 = 0、位1 = 0、位0 保留位置 = 1，或者0000 0001(二进制)。此设置是占空比稳定器在开 启状态下的默认值。通过向该地址的位0写入0，然后在寄 存器0xFF中的SW传送位写入0x01之后，关闭占空比稳定 请勿写入未定义的存储器位置，除非写入本数据手册建议 的默认值。值标示为0的地址应被视为保留地址，上电期 间应将0写入其寄存器。 器。在每个写入序列后对SW传送位写入1以更新SPI寄存 器，这点很重要。 默认值 复位后，关键寄存器自动加载默认值。表9显示了这些值， 其中X表示未定义的特性。 Rev. C | Page 20 of 28 AD8284 表9. 存储器映射寄存器1 地址 十六 进制) 寄存器名称 芯片配置寄存器 0x00 CHIP_PORT_C开FIG 0x01 位7 (MSB) 0 位6 位5 位4 位3 位2 位1 LSB优先 1=开 0=关 (默认) 软复位 1=开 0=关 (默认) 1 1 软复位 1=开 0=关 (默认) LSB优先 1=开 0=关 (默认) CHIP_ID 器件索引和传送寄存器 0xFF DEVICE_UPDATE 通道功能寄存器 0x08 GLOBAL_MODES 位0 (LSB) 默认值 默认值/注释 0 0x18 半字节之间是 镜像关系，使 得无论在何种 移位模式下， LSB优先或MSB 优先模式寄存 器均能正确记 录数据。 默 认 值 是 AD8284特定的 唯 一 芯 片 ID。 这是一个只读 寄存器。 芯片ID位[7:0] (AD8284 = 0xAA，默认值) 0x00 从主移位寄存 器向从移位寄 存器同步传输 数据。 内部关断模式 00 = 芯片运行 (默认) 01 = 完全关断 11 = 复位 0xF0 决定关断模式 (全局)。 占空比 稳定器 1=开 (默认) 0=关 00 = 通道A(默认) 01 = 通道B 10 = 通道C 11 = 通道D 0x01 打开和关闭内 部占空比稳定 器(全局)。 0x04 设置哪个复用 输入通道在使 用，以及是否 关断未使用的 通道。 0x00 设置此寄存器 后，测试数据 将取代正常数 据被置于输出 引 脚 上 。 (局 部 ，PN序列除 外。) X X X X 通道A 缓冲器 电源 0 = 关断 1 = 上电 (默认) 通道B 缓冲器 电源 0 = 关断 1 = 上电 (默认) 通道C 缓冲器 电源 0 = 关断 1 = 上电 (默认) 通道D 缓冲器 电源 0 = 关断 1 = 上电 (默认) 通道关断 X 0 = 上电 (默认) 1 = 关断 X X X X X 0 = 使用 0 = 所有 0 = 信号 通道(A、B、外部引脚 通道均 关闭 C、D)开启 (默认) 1 = 使用 1= 选定 (默认) 通道开启 内部 1 = AUX (默认) 通道开启 寄存器 产生复位 输出测试模式——见表10 PN短序列 0000 = 关(默认) 1=开 0001 = 中间电平短码 0=关 0010 = +FS短码 (默认) 0011 =−FS短码 0100 = 棋盘形式输出 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由OUTPUT_MODE寄存器决定) GLOBAL_CLOCK X 0x0C FLEX_MUX_C开TROL X 0x0D FLEX_TEST_IO 未使用 通道关断 0 = PD (关断， 默认值) 1 = 上电 用户测试模式 00 = 关(默认) 01 = 开，单一交替 10 = 开，单一一次 11 = 开，交替一次 产生复位 PN长序列 1=开 0=关 (默认) Rev. C | Page 21 of 28 X X 软件 传输 1=开 0=关 (默认) X 0x09 X 只读 X AD8284 地址 (十六 进制) 0x0E 寄存器名称 TEST_REGISTER 0x0F FLEX_CHANNEL_INPUT 位7 (MSB) 位6 位5 位4 位3 位2 使能模拟输出(APOUT、ANOUT) 0x01 = 模拟输出使能 位0 (LSB) X X 默认值 0x00 默认值注释 将AAF的差分输 出路由至APOUT 和ANOUT。 0x90 低通滤波器截 止频率(全局)。 fSAMPLECH = ADC 采样速率。 注意，绝对范 围以9 MHz到 15 MHz为限。 0x20 LNA强 制 失 调 校正。 0x04 LNA和PGA总增 益调整(局部)。 0x00 LNA偏 置 电 流 调整(全局)。 0x01 配置输出和数 据格式。 输出驱动电流 0000 = 低 … 1111 = 高(默认) 0x0F 选择输出驱动 强度，以限制 输出切换给通 道增加的噪声。 0x03 选择内部基准 电压源(推荐的 默认值)或外部 基准电压源(全 局)；调整内部 基准电压源。 0x00 0x00 用户定义的测 试码1，LSB。 用户定义的测 试码1，MSB。 X 滤波器截止频率控制 00000 = 1.25 × 1/4 × fSAMPLECH 00001 = 1.1875 × 1/4 × fSAMPLECH 00010 = 1.125 × 1/4 × fSAMPLECH 00011 = 1.0625 × 1/4 × fSAMPLECH 00100 = 1.0 × 1/4 × fSAMPLECH 00101 = 0.9375 × 1/4 × fSAMPLECH 00110 = 0.875 × 1/4 × fSAMPLECH 00111 = 0.8125 × 1/4 × fSAMPLECH 01000 = 0.75 × 1/4 × fSAMPLECH 01001至01111 = 保留 位1 10000 = 1.25 × 1/3 × fSAMPLECH 10001 = 1.1875 × 1/3 × fSAMPLECH 10010 = 1.125 × 1/3 × fSAMPLECH (默认) 10011 = 1.0625 × 1/3 × fSAMPLECH 10100 = 1.0 × 1/3 × fSAMPLECH 10101 = 0.9375 × 1/3 × fSAMPLECH 10110 = 0.875 × 1/3 × fSAMPLECH 10111 = 0.8125 × 1/3 × fSAMPLECH 11000 = 0.75 × 1/3 × fSAMPLECH 11001至11111 = 保留 X 6位LNA失调调节 00 0000用于LNA失调低 10 0000用于LNA失调中(默认) 11 1111用于LNA失调高 0x10 FLEX_OFFSET X 0x11 FLEX_GAIN_1 X X X X X 0x12 FLEX_BIAS_CURRENT X X X X X 0x14 FLEX_OUTPUT_MODE X X X X X 0x15 FLEX_OUTPUT_ADJUST X X X 0x18 FLEX_VREF 0 = 使能 数据位 [11:0] 1 = 禁用 数据位 [11:0] X X X X X 0x19 FLEX_USER_PATT1_LSB B7 0 = 内部 基准 电压源 (默认) 1 = 外部 基准 电压源 B6 B5 B4 B3 B2 内部基准电压源 调整 00 = 0.625 V 01 = 0.750 V 10 = 0.875 V 11 = 1.000 V (默认) B1 B0 0x1A FLEX_USER_PATT1_ MSB B15 B14 B13 B12 B11 B10 B9 Rev. C | Page 22 of 28 000 = 17 dB 001 = 17 dB 010 = 17 dB 011 = 23 dB 100 = 29 dB (默认) 101 = 35 dB LNA偏置 X 00 = 高(默认) 01 = 中高 10 = 中低 11 = 低 0 = 偏移二进制 1 = 输出 1 = 二进制补码 反转 (默认) (局部) B8 AD8284 地址 (十六 进制) 0x1B 寄存器名称 FLEX_USER_PATT2_LSB 0x2B FLEX_USER_PATT2_ MSB FLEX_FILTER 0x2C CH_IN_IMP 0x1C 1 位7 (MSB) B7 位6 B6 位5 B5 位4 B4 位3 B3 位2 B2 位1 B1 位0 (LSB) B0 默认值 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 X X X X X 0x00 饱和检测 X 迟滞 0 = 低迟滞 (PGA输出 端25 mV 标称值) (默认) 1 = 高迟滞 (PGA输出 端60 mV 标称值) X X 输入阻抗 0x61 0 = 200 Ω 1 = 200 kΩ (默认) X 使能自动 X 低通调谐 1=开 (自清零) 饱和检测器限值调整 000 = PGA输出端1.90 V p-p 011 = PGA输出端2.00 V p-p (默认) 111 = PGA输出端2.15 V p-p 其它值保留(001、010、100、 101、110) 默认值/注释 用户定义的测 试码2，LSB。 用户定义的测 试码2，MSB。 使能低通滤波 器调谐。 饱和检测器调 整和输入阻抗 调整(全局)。 X = 未定义特性。 表10. 灵活的输出测试模式1 输出测试模式位 序列 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1 测试码名称 关闭(默认) 中间电平短码 +满量程短码 −满量程短码 棋盘形式输出 PN长序列 PN短序列 1/0字反转 用户输入 1/0位反转 1×同步 1位高电平 混合位频率 数字输出字1 不适用 1000 0000 0000 1111 1111 1111 0000 0000 0000 1010 1010 1010 不适用 不适用 1111 1111 1111 寄存器0x19和寄存器0x1A 1010 1010 1010 0000 0011 1111 1000 0000 0000 1010 0011 0011 不适用表示不适用。 Rev. C | Page 23 of 28 数字输出字2 不适用 相同 相同 相同 0101 0101 0101 不适用 不适用 0000 0000 0000 寄存器0x1B和寄存器0x1C 不适用 不适用 不适用 不适用 接受数据格式 选择 不适用 是 是 是 否 是 是 否 否 否 否 否 否 AD8284 应用电路 图23. 差分输入 Rev. C | Page 24 of 28 AD8284 图24. 单端输入 Rev. C | Page 25 of 28 AD8284 封装和订购信息 外形尺寸 12.20 12.00 SQ 11.80 1.20 MAX 1.00 REF 64 1 PIN 1 10.20 10.00 SQ 9.80 EXPOSED PAD 0.20 0.09 7° 3.5° 0° 0.08 COPLANARITY (PINS DOWN) 16 17 VIEW A 33 32 (PINS UP) 33 0.50 BSC LEAD PITCH 16 17 32 0.27 0.22 0.17 VIEW A ROTATED 90° CCW 6.64 BSC SQ BOTTOM VIEW TOP VIEW 1.05 1.00 0.95 64 48 48 SEATING PLANE 0.15 0.05 49 49 1 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MS-026-ACD-HD 02-28-2013-A 0.75 0.60 0.45 图25. 64引脚裸露焊盘、超薄四方扁平封装[TQFP_EP] (SV-64-5) 图示尺寸单位：mm 订购指南 型号1、2、3 AD8284WCSVZ AD8284WCSVZ-RL 1 2 3 温度范围 −40°C至+105°C −40°C至+105°C 封装描述 64引脚 TQFP_EP，窝伏尔组件 64引脚 TQFP_EP，13"卷带和卷盘 封装选项 SV-64-5 SV-64-5 Z = 符合RoHS标准的器件。 W = 通过汽车应用认证。 符合JEDEC标准MS-026-ACD-HD。 汽车应用产品 AD8284WCSVZ生产工艺受到严格控制，以提供满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不同 于商用型号；因此，设计人员应仔细阅读本数据手册的技术规格部分。只有显示为汽车应用级的产品才能用于汽车应用。欲 了解特定产品的订购信息并获得这些型号的汽车可靠性报告，请联系当地ADI客户代表。 Rev. C | Page 26 of 28 AD8284 注释 Rev. C | Page 27 of 28 AD8284 注释 ©2012–2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10992sc-0-6/14(C) Rev. C | Page 28 of 28