AD8285CP-EBZ

雷达接收路径AFE： 4通道LNA/PGA/AAF，集成ADC AD8285 产品特性 可编程增益放大器(PGA) INA+ 包含低噪声前置放大器(LNA) INA– 串行外设接口(SPI)可编程增益：16 dB至34 dB，步进为6 dB INB+ 抗混叠滤波器(AAF) INB– INC+ 可编程三阶低通椭圆滤波器(LPF)：1.0 MHz至12.0 MHz INC– IND+ 模数转换器(ADC) IND– 12位精度，最高72 MSPS AAF LNA PGA AAF LNA PGA AAF RBIAS PGA VREF LNA DVDD33x AAF DVDD18x PGA MUXA AVDD33x LNA PDWN AVDD18x 1个直接至ADC通道 ZSEL 功能框图 4通道LNA、PGA和AAF REFERENCE DSYNC MUX 12-BIT ADC DRV D[0:11] INADC+ INADC– 信噪比(SNR)：68.5 dB SPI 无杂散动态范围(SFDR)：68 dB(增益为16 dB时) 72引脚、10 mm × 10 mm LFCSP封装 CLK+ CLK– AUX CS NOTES 1. AVDD18x = AVDD18, AVDD18ADC. AVDD33x = AVDD33, AVDD33A, AVDD33B, AVDD33C, AVDD33D, AVDD33REF. DVDD18x = DVDD18, DVDD18CLK. DVDD33x = DVDD33, DVDD33SPI, DVDD33CLK, DVDD33DRV. 11952-001 关断模式 SDIO 低噪声：折合到输入端的电压噪声最大值为3.5 nV/√Hz SCLK 低功耗：每个通道185 mW(12位和72 MSPS时) AD8285 图1. 额定温度范围：−40°C至+105°C 通过汽车应用认证 应用 汽车雷达 自适应巡航控制 防撞系统 盲点检测 自动泊车 电子保险杠 概述 AD8285针对低成本、低功耗、小尺寸及灵活易用的应用而 输入端噪声电压为3.5 nV/√Hz。通道专门针对动态性能与低 设计。它内置4个通道的低噪声前置放大器(LNA)、可编程 功耗而优化，适合要求小封装尺寸的应用。 增益放大器(PGA)和抗混叠滤波器(AAF)，外加一个直接连 AD8285采用先进的互补金属氧化物(CMOS)工艺制造，提 接 ADC的 通 道 ， 所 有 通 道 连 接 到 一 个 12位 模 数 转 换 器 (ADC)。 供10 mm × 10 mm、符合RoHS标准的72引脚LFCSP封装， 额定温度范围为−40°C至+105°C汽车应用温度范围。 各通道具有16 dB至34 dB的增益范围，步进为6 dB，ADC转 换速率最高可达72 MSPS。在最大增益下，所有通道折合到 Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. 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Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提 供的最新英文版数据手册。 AD8285 目录 产品特性 ......................................................................................... 1 SDIO引脚................................................................................. 17 应用.................................................................................................. 1 SCLK引脚 ................................................................................ 17 功能框图 ......................................................................................... 1 CS引脚 ..................................................................................... 17 概述.................................................................................................. 1 RBIAS引脚............................................................................... 17 修订历史 ......................................................................................... 2 基准电压源 ............................................................................. 18 技术规格 ......................................................................................... 3 电源和接地建议..................................................................... 18 交流规格.................................................................................... 3 裸露焊盘散热块建议............................................................ 18 数字规格.................................................................................... 5 串行外设接口(SPI) ..................................................................... 19 时钟规格.................................................................................... 6 硬件接口.................................................................................. 19 绝对最大额定值............................................................................ 7 存储器映射................................................................................... 21 ESD警告..................................................................................... 7 读取存储器映射表 ................................................................ 21 引脚配置和功能描述 ................................................................... 8 逻辑电平.................................................................................. 21 典型性能参数 .............................................................................. 10 保留位置.................................................................................. 21 工作原理 ....................................................................................... 14 默认值 ...................................................................................... 21 雷达接收路径AFE ................................................................. 14 应用原理图................................................................................... 25 通道概述.................................................................................. 15 外形尺寸 ....................................................................................... 27 模数转换器 ............................................................................. 16 订购指南.................................................................................. 27 时钟输入考虑 ......................................................................... 16 汽车应用产品 ......................................................................... 27 时钟占空比考虑..................................................................... 17 时钟抖动考虑 ......................................................................... 17 修订历史 2014年10月—修订版0至修订版A 更改表8中的地址(十六进制)0x15........................................... 23 更改“订购指南”部分.................................................................. 27 2014年5月—修订版0：初始版 Rev. A | Page 2 of 27 AD8285 技术规格 交流规格 除非另有说明，AVDD18 = AVDD18ADC = 1.8 V，AVDD33 = AVDD33x1 = AVDD33REF = 3.3 V，DVDD18 = DVDD18CLK = 1.8 V， DVDD33SPI = DVDD33CLK = DVDD33DRV = 3.3 V，1.024 V内部ADC基准源，fIN = 2.5 MHz，fSAMPLE = 72 MSPS，RS = 50 Ω， LNA + PGA增益 = 34 dB，LPF截止频率 = fSAMPLECH/4，全通道模式，12位操作，温度 = −40°C至+105°C。 表1. 参数2 模拟通道特性 增益 增益范围 增益误差 输入电压范围 输入电阻 输入电容 折合到输入端电压噪声 噪声系数 输出失调 AAF低通滤波器截止频率 容差 AAF阻带衰减 群延迟偏差 通道间相位偏差 通道间增益匹配 测试条件/注释 LNA、PGA和AAF通道 最小值 典型值 最大值 16/22/28/34 18 −1.25 通道增益 =16 dB 通道增益 =22 dB 通道增益 =28 dB 通道增益 =34 dB 选择200 Ω输入阻抗 选择200 kΩ输入阻抗 最大增益、1 MHz时 最小增益、1 MHz时 最大增益，RS = 50 Ω，未端接 最大增益，RS = RIN = 50 Ω 增益为16 dB 增益为34 dB −3 dB，可编程 滤波器自动调谐后 三阶椭圆滤波器 2× 截止频率 3× 截止频率 滤波器设置为2 MHz 频率最高达−3 dB −3 dB频率的¼ 频率最高达−3 dB −3 dB频率的¼ 相对于输出 1 dB压缩 串扰 电源 AVDD18、AVDD18ADC AVDD33、AVDD33x1、AVDD33REF DVDD18、DVDD18CLK DVDD33SPI、DVDD33CLK、DVDD33DRV IAVDD18 全通道模式 IAVDD33 全通道模式 IDVDD18 IDVDD33 每通道总功耗 全通道模式，无信号，典型电源电压 × 最大电源电流，不包括输出电流 关断功耗 电源抑制比(PSRR) Rev. A | Page 3 of 27 0.180 160 +1.25 0.25 0.125 0.0625 0.03125 0.230 200 22 1.85 6.03 7.1 12.7 −60 −250 −10 −5 −1 −0.5 −0.25 +60 +250 1.0至12.0 ±5 30 40 400 ±0.5 ±0.1 9.8 −70 1.7 3.1 1.7 3.1 0.280 240 1.8 3.3 1.8 3.3 5 1.6 +10 单位 dB dB dB V p-p V p-p V p-p V p-p kΩ kΩ pF nV/√Hz nV/√Hz dB dB LSB LSB MHz % −55 dB dB ns 度 度 dB dB dBm dBc 1.9 3.5 1.9 3.5 130 130 22 2 185 V V V V mA mA mA mA mW +5 +1 +0.5 +0.25 mW mV/V AD8285 参数2 模数转换器 分辨率 最大采样速率 信噪比(SNR) 信纳比(SINAD) 以满量程为参照的信噪比(SNRFS) 差分非线性(DNL) 积分非线性(INL) 有效位数(ENOB) ADC输出特性 最大容性负载 容性负载下IDVDD33峰值电流 ADC基准电压 输出电压误差 负载调整率 输入电阻 全通道特性 SNRFS SINAD 无杂散动态范围(SFDR) 谐波失真 二次谐波 三次谐波 IM3失真 测试条件/注释 最小值 2 最大值 12 72 68.5 66 68 fIN = 1 MHz 1 10 保证无失码 10.67 每位 驱动20 pF负载时的每位峰值电流； 需要时可通过SPI端口编程 VREF = 1.024 V 1.0 mA时VREF = 1.024 V LNA、PGA、AAF和ADC通道 fIN = 1 MHz 增益为16 dB 增益为 = 22 dB 增益为 = 28 dB 增益为 = 34 dB fIN = 1 MHz 增益为16 dB 增益为 = 22 dB 增益为 = 28 dB 增益为 = 34 dB fIN = 1 MHz 增益为16 dB 增益为 = 22 dB 增益为 = 28 dB 增益为 = 34 dB fIN =1 MHz，−10 dBFS，增益 = 16 dB fIN =1 MHz，−10 dBFS，增益 = 34 dB fIN =1 MHz，−10 dBFS，增益 = 16 dB fIN =1 MHz，−10 dBFS，增益 = 34 dB fIN1 = 1 MHz，fIN2 = 1.1 MHz，−1 dBFS， 增益 = 34 dB 增益响应时间 过驱恢复时间 1 典型值 x代表A、B、C或D。 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 Rev. A | Page 4 of 27 20 40 ±25 单位 位 MSPS dB dB dB LSB LSB LSB pF mA 2 6 mV mV kΩ 68 68 68 66 dB dB dB dB 67 68 67 66 dB dB dB dB 68 74 74 73 dB dB dB dB −70 −70 −66 −75 −69 dBc dBc dBc dBc dBc 600 200 ns ns AD8285 数字规格 除非另有说明，AVDD18 = AVDD18ADC = 1.8 V，AVDD33 = AVDD33x1 = AVDD33REF = 3.3 V，DVDD18 = DVDD18CLK = 1.8 V， DVDD33SPI = DVDD33CLK = DVDD33DRV = 3.3 V，1.024 V内部ADC基准源，fIN = 2.5 MHz，fSAMPLE = 72 MSPS，RS = 50 Ω， LNA + PGA增益 = 34 dB，LPF截止频率 = fSAMPLECH/4，全通道模式，12位操作，温度 = −40°C至+105°C。 表2. 参数2 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压3 输入共模电压 差分输入电阻 输入电容 逻辑输入(PDWN、SCLK、AUX、MUXA、ZSEL) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CS) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(SDIO) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDIO)4 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 逻辑输出(Dx、DSYNC) 逻辑1电压(IOH = 2 mA) 逻辑0电压(IOL = 2 mA) 1 2 3 4 温度 最小值 全 全 25°C 25°C 250 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 0 全 全 3.0 全 全 3.0 典型值 最大值 单位 CMOS/LVDS/LVPECL mV p-p V kΩ pF 1.2 20 1.5 3.6 0.3 V V kΩ pF 3.6 0.3 V V kΩ pF DVDD33x + 0.3 0.3 V V kΩ pF 30 0.5 70 0.5 30 2 x代表A、B、C或D。 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅针对LVDS和LVPECL。 针对共用同一连接的13个SDIO引脚。 Rev. A | Page 5 of 27 0.3 V V 0.05 V V AD8285 时钟规格 除非另有说明，AVDD18 = AVDD18ADC = 1.8 V，AVDD33 = AVDD33x1 = AVDD33REF = 3.3 V，DVDD18 = DVDD18CLK = 1.8 V，DVDD33SPI = DVDD33CLK = DVDD33DRV = 3.3 V，1.024 V内部ADC基准源，fIN = 2.5 MHz，fSAMPLE = 72 MSPS，RS = 50 Ω，LNA + PGA增益 = 34 dB，LPF截止频率 = fSAMPLECH/4，全通道模式，12位操作，温度 = −40°C至+105°C。 表3. 参数2 时钟 时钟速率 72 MSPS时高电平时钟脉冲宽度(tEH) 72 MSPS时低电平时钟脉冲宽度(tEL) 40 MSPS时高电平时钟脉冲宽度(tEH) 40 MSPS时低电平时钟脉冲宽度(tEL) 输出参数 72 MSPS传播延迟(tPD) 上升时间(tR)3 下降时间(tF)3 72 MSPS时数据建立时间(tDS) 72 MSPS时数据保持时间(tDH) 40 MSPS时数据建立时间(tDS) 40 MSPS时数据保持时间(tDH) 流水线延迟时间 2 3 最小值 全 全 全 全 全 10 全 全 全 全 全 全 全 全 1.5 典型值 最大值 单位 72 MSPS ns ns ns ns 5.0 ns ns ns ns ns ns ns 时钟周期 6.94 6.94 12.5 12.5 2.5 1.9 1.2 10.0 4.0 22.5 4.0 7 9.0 1.5 21.5 1.5 11.0 5.0 23.5 5.0 x代表A、B、C或D。 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 图2未显示。 N N –1 INAx CLK– tEL tEH CLK+ tDS tPD D[11:0] N–7 N–6 tDH N–5 N–4 图2. 时钟规格时序图 Rev. A | Page 6 of 27 N–3 N–2 N–1 N 11952-002 1 温度 AD8285 绝对最大额定值 注意，等于或超出上述绝对最大额定值可能会导致产品永 表4. 参数 电气 AVDD18x1至GND AVDD33x2至GND DVDD18x3至GND DVDD33x4至GND 模拟输入 INx+、INx−至GND 辅助输入 INADC+、INADC−至GND 数字输出 D[11:0]、DSYNC、SDIO至GND CLK+、CLK−至GND PDWN、SCLK、CS、AUX、 MUXA、ZSEL至GND RBIAS、VREF至GND 环境 工作温度范围(环境) 存储温度范围(环境) 最高结温 引脚温度(焊接，10秒) 额定值 久性损坏。这只是额定最值，并不能以这些条件或者在任 何其它超出本技术规范操作章节中所示规格的条件下，推 −0.3 V至+2.0 V −0.3 V至+3.5 V −0.3 V至+2.0 V −0.3 V至+3.5 V −0.3 V至+3.5 V 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 ESD警告 −0.3 V至+2.0 V ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 −0.3 V至+ 3.5 V 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 −0.3 V至+3.9 V −0.3 V至+3.9 V 的ESD防范措施，以避免器件性能下降或功能丧失。 −0.3 V至+2.0 V −40°C至 +105°C −65°C至+150°C 150°C 300°C AVDD18x = AVDD18和AVDD18ADC. AVDD33x = AVDD33A, AVDD33B, AVDD33C, AVDD33D, and AVDD33REF. DVDD18x = DVDD18, DVDD18CLK. 4 DVDD33x = DVDD33, DVDD33SPI, DVDD33CLK, DVDD33DRV. 1 2 3 Rev. A | Page 7 of 27 AD8285 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 NC DVDD33DRV NC NC D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 DVDD33DRV NC 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 PIN 1 INDICATOR AD8285 TOP VIEW (Not to Scale) 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 NC TEST4 DVDD18CLK CLK+ CLK– DVDD33CLK AVDD33REF VREF RBIAS BAND APOUT ANOUT TEST3 AVDD18ADC AVDD18 INADC+ INADC– NC NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. TIE THE EXPOSED PAD ON THE BOTTOM OF THE PACKAGE TO THE ANALOG/DIGITAL GROUND PLANE. 11952-003 NC NC AVDD33B INB– INB+ AVDD33C INC– INC+ AVDD33D IND– IND+ AVDD33 NC NC AVDD33 NC NC NC 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA– INA+ NC 图3. 引脚配置 表5. 引脚功能描述 引脚编号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 引脚名称 EPAD NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA− INA+ NC NC NC AVDD33B INB− INB+ 说明 裸露焊盘。将封装底部的裸露焊盘接到模拟/数字接地层。 不连接。请勿连接该引脚。 数据输出同步。 完全关断。逻辑高电平时禁止SPI并关断器件；逻辑低电平时允许通过SPI选择关断选项。 1.8 V数字电源。 串行时钟。 串行数据输入/输出。 片选信号。 辅助。AUX为逻辑高电平时，AUX通道(INADC+/INADC−)切换至ADC。AUX引脚的优先级高于MUXA引脚。 通道A选择。逻辑高电平时连接通道A，除非AUX置位。 输入阻抗选择。逻辑高电平时禁止SPI并将输入阻抗设置为200 kΩ；逻辑低电平时允许通过SPI选择输入阻抗。 测试。勿使用TEST1引脚；应将其接地。 测试。勿使用TEST2引脚；应将其接地。 3.3 V数字电源，用于SPI端口。 1.8 V模拟电源。 3.3 V模拟电源，用于通道A。 通道A的负LNA模拟输入。 通道A的正LNA模拟输入。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 3.3 V模拟电源，用于通道B。 通道B的负LNA模拟输入。 通道B的正LNA模拟输入。 Rev. A | Page 8 of 27 AD8285 引脚编号 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 引脚名称 AVDD33C INC− INC+ AVDD33D IND− IND+ AVDD33 NC NC AVDD33 NC NC NC NC INADC− INADC+ AVDD18 AVDD18ADC TEST3 ANOUT APOUT 带 RBIAS VREF AVDD33REF DVDD33CLK CLK− CLK+ DVDD18CLK TEST4 NC NC DVDD33DRV D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 NC NC DVDD33DRV NC 说明 3.3 V模拟电源，用于通道C。 通道C的负LNA模拟输入。 通道C的正LNA模拟输入。 3.3 V模拟电源，用于通道D。 通道D的负LNA模拟输入。 通道D的正LNA模拟输入。 3.3 V模拟电源。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 3.3 V模拟电源。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 备选通道D的负模拟输入(仅限ADC)。 备选通道D的正模拟输入(仅限ADC)。 1.8 V模拟电源。 ADC的1.8 V模拟电源。 测试。勿使用TEST3引脚；应将其接地。 模拟输出。ANOUT引脚仅用于调试目的。此引脚应保持浮空。 模拟输出。APOUT引脚仅用于调试目的。此引脚应保持浮空。 带隙电压。BAND引脚仅用于调试目的。此引脚应保持浮空。 外部电阻。RBIAS引脚设置ADC内核偏置电流。 基准电压输入/输出。 3.3 V模拟电源，用于基准电压源。 3.3 V数字电源，用于时钟。 时钟输入(−)。 时钟输入(+)。 1.8 V数字电源，用于时钟。 测试。勿使用TEST4引脚；应将其接地。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 3.3 V数字电源，用于输出驱动器。 ADC数据输出11 (MSB)。 ADC数据输出10。 ADC数据输出9。 ADC数据输出8。 ADC数据输出7。 ADC数据输出6。 ADC数据输出5。 ADC数据输出4。 ADC数据输出3。 ADC数据输出2。 ADC数据输出1。 ADC数据输出0 (LSB)。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 输出驱动器的3.3 V电源。 不连接。请勿连接该引脚。 Rev. A | Page 9 of 27 AD8285 典型性能参数 AVDD18 = AVDD18ADC = 1.8 V，AVDD33A = AVDD33B = AVDD33C = AVDD33D = AVDD33 = AVDD33REF = AVDD33CLK = 50 22dB 20 16dB 10 0 –10 –20 –40 0.1 1 10 100 FREQUENCY (MHz) 11952-014 –30 33.50 GAIN ERROR (dB) 0.6 34dB 28dB 22dB 16dB PERCENTAGE OF DEVICES (%) 0.8 0.4 0.2 0 –0.2 –0.4 –0.6 –15 10 35 60 85 TEMPERATURE (°C) 11952-038 –0.8 –1.0 –40 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 33.90 33.98 34.06 34.14 GAIN ERROR (dB) 34.22 34.30 34.38 34.46 0.02 0.04 0.06 0.08 0.10 0.12 0.14 0.16 0.18 0.20 0.22 0.24 0.01 0.03 0.05 0.07 0.09 0.11 0.13 0.15 0.17 0.19 0.21 0.23 0.25 10 9 PERCENTAGE OF DEVICES (%) PERCENTAGE OF DEVICES (%) 33.82 图8. 通道间增益匹配(增益 = 16 dB) 8 7 6 5 4 3 2 1 16.08 16.16 16.24 16.32 16.4 16.48 16.56 16.64 16.72 16.8 GAIN ERROR (dB) 16.88 16.96 0 11952-032 16.00 33.74 GAIN MATCHING (dB) 图5. 所有增益下增益误差与温度的关系 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 0 33.66 图7. 增益误差直方图(增益 = 34 dB) 图4. 通道增益与频率的关系 1.0 33.58 11952-034 CHANNEL GAIN (dB) PERCENTAGE OF DEVICES (%) 34dB 28dB 30 0 0.02 0.04 0.06 0.08 0.10 0.12 0.14 0.16 0.18 0.20 0.22 0.24 0.01 0.03 0.05 0.07 0.09 0.11 0.13 0.15 0.17 0.19 0.21 0.23 0.25 GAIN MATCHING (dB) 图6. 增益误差直方图(增益 = 16 dB) 图9. 通道间增益匹配(增益 = 34 dB) Rev. A | Page 10 of 27 11952-035 40 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 0 11952-033 3.3 V，TA = 25°C，fS = 72 MSPS，RIN = 200 kΩ，VREF = 1.024 V。 AD8285 12000 70 10000 65 8000 60 SNR SNR/SINAD (dBFS) 6000 4000 2000 50 –7 –6 –5 –4 –3 –2 –1 0 1 2 3 4 5 6 7 CODE 40 16 22 20 6000 10 5000 0 GAIN (dB) 7000 4000 3000 –10 –20 2000 –30 1000 –40 –7 –6 –5 –4 –3 –2 –1 0 1 2 3 4 5 6 CODE 34 图13. SNR/SINAD与增益的关系 7 12MHz 8MHz 4MHz 2MHz 1MHz –50 0.1 11952-016 NUMBER OF HITS 图10. 折合到输出端的噪声直方图(增益 = 16 dB) 0 28 GAIN (dB) 11952-017 45 11952-015 0 55 1 10 100 FREQUENCY (Hz) 图11. 折合到输出端的噪声直方图(增益 = 34 dB) 11952-022 NUMBER OF HITS SINAD 图14. 滤波器响应 15 200 180 NOISE (nV/√Hz) 16dB 5 120 100 22dB 40 34dB 20 10 FREQUENCY (MHz) 16dB 0 0.1 图12. 短路时折合到输入端的噪声与频率的关系 1 FREQUENCY (MHz) 10 图15. 短路时折合到输出端的噪声与频率的关系 Rev. A | Page 11 of 27 11952-031 28dB 1 28dB 80 60 22dB 0 0.1 34dB 140 10 11952-030 NOISE (nV/√Hz) 160 AD8285 1000 900 800 1.0 700 AMPLITUDE (V) GROUP DELAY (ns) 1.5 1MHz 2MHz 4MHz 8MHz 12MHz 600 500 400 300 200 0.5 0 –0.5 –1.0 1 10 100 FREQUENCY (MHz) –1.5 11952-019 0 0.1 0 0.5 1.0 2.5 3.0 3.5 4.0 图19. 过驱恢复 LEVEL 560mV SECOND HARMONIC, –1dBFS SECOND HARMONIC, –10dBFS THIRD HARMONIC, –1dBFS THIRD HARMONIC, –10dBFS –45 HARMONIC DISTORTION (dBc) 2.0 TIME (µs) 图16. 群延迟与频率的关系 –40 1.5 11952-041 100 TRIG HOLDOFF 1.5µs –50 –55 MEAN(C2) 7.177mV µ: 7.1773964m m: 7177m M: 7.177m σ: 0 SDO MEAN(C2) 220mV µ: 220m m: 220m M: 220m σ: 0 3 –60 ANALOG OUTPUT –65 FREQ(C2) 997.8kHz µ: 997.75504k m: 997.8k M: 997.8k σ: 0 2 –70 1 2 3 4 5 6 7 INPUT FREQUENCY (MHz) CH2 500mV Ω CH3 1V 400 160k 350 140k 120k 250 100k 200 80k 150 60k 100 IMPEDANCE = 200kΩ 50 0 0.01 30 25 NOISE FIGURE (dB) 180k IMPEDANCE (Ω) 200k 450 40k 20 34dB, 50Ω TERMINATED 15 10 34dB, UNTERMINATED 5 20k 0.1 1 FREQUENCY (MHz) 10 0 100 11952-040 IMPEDANCE (�) 500 IMPEDANCE = 200Ω 800ps/pt 图20. 增益步进响应 图17. 谐波失真与输入频率的关系 300 M1µs 1.25GS/s A CH2 560mV 图18. RIN 与频率的关系 0 0.1 1 FREQUENCY (MHz) 图21. 噪声系数与频率的关系 Rev. A | Page 12 of 27 10 11952-042 0 11952-039 –80 11952-024 –75 AD8285 12 10 11 PERCENTAGE OF DEVICES (%) 8 7 6 5 4 3 2 1 10 9 8 7 6 5 4 3 2 1 –44 –28 –12 4 20 36 OUTPUT OFFSET (LSB) 52 60 0 –200 图22. 通道失调分布(增益 = 16 dB) –150 –100 –50 0 50 100 OUTPUT OFFSET (LSB) 图23. 通道失调分布(增益 = 34 dB) Rev. A | Page 13 of 27 150 200 11952-037 0 –60 11952-036 PERCENTAGE OF DEVICES (%) 9 AD8285 工作原理 雷达接收路径AFE AD8285的ADC前方有一个多路复用器(mux)，这样就不必 AD8285的 主 要 应 用 是 高 速 斜 坡 、 调 频 、 连 续 波 雷 达 为每个通道配置一个ADC，从而节省成本。每次ADC采样 (HSR-FMCW雷达)。图24所示为HSR-FMCW雷达系统的简 之后，多路复用器在各活动通道之间自动切换。当ADC输 化功能框图。信号链需要多个通道，每个通道包括低噪声 出端提供通道A数据时，DSYNC输出会给出指示；各活动 放大器(LNA)、可编程增益放大器(PGA)、抗混叠滤波器 通道的数据依序在各时钟周期输出。 (AAF)和12位并行输出模数转换器(ADC)。AD8285在单个 各通道的有效采样速率根据活动通道的数量而降低。12位 10 × 10 LFCSP封装中提供所有这些关键元件。 ADC采样速率最高达72 MSPS，可满足大多数HSR-FMCW 系统的要求。 各元件的性能根据HSR-FMCW雷达系统的要求而设计。举 例来说，LNA噪声、PGA增益范围、AAF截止特性、ADC 采样速率和分辨率就是其中的一些性能指标。 SDIO SCLK AD8285 SPI INTERFACE MUX CONTROLLER DSYNC 200Ω/ 200kΩ LNA PGA 22dB –6dB, 0dB, 6dB, 12dB PIPELINE ADC MUX AAF THIRD-ORDER ELLIPTICAL FILTER PARALLEL 3.3V CMOS D11 TO D0 12-BIT 72MSPS 11952-005 INx– 图24. 单通道的简化功能框图 REF. OSCILLATOR PA VCO CHIRP RAMP GENERATOR LNA PGA AAF LNA PGA AAF MUX LNA PGA 12-BIT ADC DSP AAF AD8285 ANTENNA 图25. 雷达系统概览 Rev. A | Page 14 of 27 11952-004 INx+ AD8285 通道概述 抗混叠滤波器(AAF) 每个通道的信号路径中都有LNA、PGA和AAF。LNA输入 信号到达ADC之前，利用该滤波器来限制信号的带宽以达 阻抗可以是200 Ω或200 kΩ。PGA具有可选增益，使得通道 到抗混叠的目的。 增益范围为16 dB至34 dB。AAF具有三极点椭圆响应和可选 抗混叠滤波器使用极点和零点的组合来形成一个三阶椭圆 截止频率。多路复用器与ADC同步，在ADC采集一个样本 滤波器。椭圆滤波器用来在截止频率之后提供陡峭的滚 后，自动选择下一活动通道。 降。该滤波器采用片内调谐来调整电容，进而设置所需的 信号路径为全差分路径，能够实现最大信号摆幅，并减少 截止频率。这种调谐方法可降低电阻和电容的标准IC工艺 偶数阶失真；LNA同样是由差分信号源驱动。 容差所引起的截止频率差异。−3 dB低通滤波器的默认截止 频率为ADC采样时钟速率的1/3或1/4。截止频率可通过SPI 低噪声放大器(LNA) 良好的噪声性能依赖于信号链始端的专有超低噪声LNA， 调整至该频率的0.7、0.8、0.9、1、1.1、1.2或1.3倍。 它可将随后的PGA和AAF的噪声贡献降至最低。输入阻抗 调谐通常关闭以免在关键时刻改变电容设置。调谐电路通 可以是200 Ω或200 kΩ，可通过SPI端口或ZSEL引脚选择。 过SPI使能和禁用。初始上电后，以及滤波器截止频率缩放 LNA支持高达4.0 V p-p的差分输出电压，相对于1.5 V共模电 压的正负偏移为±1.0 V。输出饱和电平是固定的，通道增益 可设定饱和前的最大输入信号。 借助低值反馈电阻和输出级的电流驱动能力，在通道增益 为34 dB时，LNA可以实现3.5 nV/√Hz的低折合到输入端噪 声电压。由于采用全差动拓扑和负反馈，二阶失真减至最 低。差分信号使得每个输出端的摆幅变小，从而进一步降 比例或ADC采样率重新编程后，必须对滤波器调谐执行初 始化。建议在空闲时间偶尔重新调整，以补偿温度漂移。 截止频率范围可以是1.0 MHz至12.0 MHz。举例如下： • 选择四个通道：A、B、C和AUX • ADC时钟：30 MHz • 每通道采样速率： 30/4 = 7.5 MSPS • 默认调谐截止频率 = 7.5/4 = 1.88 MHz 低三阶失真。 多路复用器和多路复用器控制器 建议 多路复用器设计为自动扫描各活动通道。它在每个通道上 为实现尽可能最佳的噪声性能，必须让正负输入端的阻抗 停留一个时钟周期，然后切换到下一活动通道。多路复用 匹配。阻抗匹配可确保信号路径抑制任何共模噪声。 器切换与ADC采样同步进行，因此多路复用器切换和通道 建立时间不会干扰ADC采样。 如表8所示，地址0x0C (FLEX_MUX_CONTROL)、通道A通 常是第一个转换的输入；例外情况是当通道AUX为唯一输 入时(时序参见图26)。通道AUX总是最后转换的输入。未 选择的代码将相应的通道(LNA、PGA和滤波器)置于关断 Rev. A | Page 15 of 27 AD8285 N N+1 INAx CLK– CLK+ D[11:0] XXXX OUTAN – 1 OUTB OUTC OUTD OUTB OUTAN OUTC OUTD tPD DSYNC tDH NOTES 1. FOR THIS CONFIGURATION, ADDRESS 0x0C, BITS [3:0] IS SET TO 0110 (CHANNEL A, B, C, AND D ENABLED). 2. DSYNC IS ALWAYS ALIGNED WITH CHANNEL A UNLESS CHANNEL A OR CHANNEL AUX IS THE ONLY CHANNEL SELECTED, IN WHICH CASE DSYNC IS NOT ACTIVE. 3. THERE IS A SEVEN-CLOCK CYCLE LATENCY FROM SAMPLING A CHANNEL TO ITS DIGITAL DATA BEING PRESENT ON THE PARALLEL BUS PINS. 11952-006 tDS 图26. 数据和DSYNC时序 模数转换器 如果有低抖动的时钟源，那么，另一种方法是将差分PECL AD8285采用流水线式ADC架构。各级的量化输出组合在 或LVDS信号交流耦合到采样时钟输入引脚，如图28和图29所 一起，在数字校正逻辑中形成一个12位转换结果。流水线 示。AD951x/AD952x时钟驱动器系列具有出色的抖动性能。 结构允许第一级处理新的输入采样点，而其它级继续处理 3.3V 50Ω* VFAC3 OUT 之前的采样点。采样在时钟的上升沿进行。输出级模块能够 实现数据对准、错误校正，且能将数据传输到输出缓冲器。 时钟输入考虑 AD951x/AD952x FAMILY 0.1µF 0.1µF CLK+ CLK 0.1µF 100Ω PECL DRIVER 0.1µF CLK 为了充分发挥芯片性能，应利用一个差分信号作为AD8285 240Ω ADC AD8285 CLK– 240Ω 使用变压器或电容器交流耦合到CLK+和CLK−引脚内。这 *50Ω RESISTOR IS OPTIONAL. 图28. 差分PECL采样时钟 3.3V 图27显示了为AD8285提供时钟信号的首选方法。使用RF 50Ω* VFAC3 变压器，可以将低抖动时钟源，如VFAC3-BHL-50MHz AD951x/AD952x FAMILY 0.1µF OUT Valpey Fisher振荡器从单端转换成差分。跨接在次级变压 0.1µF 器上的背对背肖特基二极管可以将输入到AD8285中的时钟 50Ω 100Ω ADC AD8285 CLK– 图29. 差分LVDS采样时钟 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 动，CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接 CLK+ ADC AD8285 0.1µF 地(见图30)。虽然CLK+输入电路电源为AVDD18，但该输入 CLK– 0.1µF 100Ω 0.1µF 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 MINI-CIRCUITS® ADT1-1WT, 1:1Z 0.1µF XFMR SCHOTTKY DIODES: HSM2812 图27. 变压器耦合的差分时钟 11952-007 OUT VFAC3 LVDS DRIVER *50Ω RESISTOR IS OPTIONAL. 快速上升和下降时间，这一点对低抖动性能来说非常重要。 3.3V CLK+ CLK 幅度限制为约0.8 V p-p差分信号。这样，既可以防止时钟的 大电压摆幅馈通至AD8285的其它部分，还可以保留信号的 0.1µF CLK 电路可支持高达3.3 V的输入电压，因此，驱动逻辑的电压 选择非常灵活。AD951x/AD952x系列器件可用来提供3.3 V 输入(见图31)。这种情况下无需39 kΩ电阻。 Rev. A | Page 16 of 27 11952-009 两个引脚有内部偏置，无需其它偏置。 0.1µF 11952-008 采样时钟输入端(CLK+和CLK−)的时钟信号。该信号通常 AD8285 3.3V CLK 1.8V CMOS DRIVER 50Ω* 当孔径抖动可能影响AD8285的动态范围时，应将时钟输入 AD951x/AD952x FAMILY 0.1µF 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 OPTIONAL 0.1µF 100Ω 电源分离，以免在时钟信号内混入数字噪声。低抖动、晶 CLK+ 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如果 ADC AD8285 CLK 0.1µF 时钟信号来自其它类型的时钟源(通过门控、分频或其它方 CLK– 0.1µF 39kΩ 11952-010 VFAC3 OUT *50Ω RESISTOR IS OPTIONAL. 图30. 单端1.8 V CMOS采样时钟 3.3V 0.1µF CLK 3.3V CMOS DRIVER 50Ω* SDIO引脚 OPTIONAL 0.1µF 100Ω CLK 0.1µF 0.1µF 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 笔记AN-501和AN-756。 AD951x/AD952x FAMILY SDIO引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该 引脚。此引脚仅兼容1.8 V电压。如果应用要求以3.3 V逻辑 CLK+ ADC AD8285 电平驱动此引脚，则应在此引脚上串联一个1 kΩ电阻以限制 电流。 CLK– *50Ω RESISTOR IS OPTIONAL. 11952-011 VFAC3 OUT 法)，则需要在最后一步中利用原始时钟进行重定时。 SCLK引脚 SCLK引脚用于运行SPI端口接口。它内置30 kΩ下拉电阻， 图31. 单端3.3 V CMOS采样时钟 时钟占空比考虑 可拉低该引脚。此引脚兼容1.8 V和3.3 V电压。 典型的高速ADC利用时钟的两个边沿来产生各种内部时序 CS引脚 信号。因此，这些ADC可能对时钟占空比很敏感。通常， CS引脚用于运行SPI端口接口。它内置70 kΩ上拉电阻，可拉 为 保 持 ADC的 动 态 性 能 ， 时 钟 占 空 比 容 差 应 为 5%。 AD8285内置一个占空比稳定器(DCS)，可对非采样边沿进 高该引脚。此引脚兼容1.8 V和3.3 V电压。 行重新定时，并提供标称占空比为50%的内部时钟信号。 RBIAS引脚 DCS支 持 非 常 宽 的 时 钟 输 入 占 空 比 范 围 ， 且 不 会 影 响 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 AD8285的性能。 当DCS处于开启状态时，在很宽的占空比范围内，噪声和 失真性能几乎是平坦的。但是，有些应用可能要求关闭 个接地电阻(标称值10.0 kΩ)。建议使用10.0 kΩ电阻，若使用 其他电阻作为RBIAS，则器件性能会下降。因此，要实现 稳定的性能，至少应使用1.0%容差的电阻。 DCS功能。如果是这样，则在这种模式下工作时，应注意 动态范围性能可能会受影响。有关使用此功能的更多信 息，请参阅表8。 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 来获取并锁定新的速率。 时钟抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 (SNR)下降计算公式如下： SNR下降幅度 = 20 × log 10[1/2 × π × fA × tJ] 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号、模拟输入信号和ADC孔径抖动)的均方根。中频欠采 样应用对抖动尤其敏感。 Rev. A | Page 17 of 27 AD8285 基准电压源 AD8285仅需要一个PCB接地层。只要对PCB的模拟、数字 AD8285内置稳定、精确的0.5 V基准电压源。基准电压在内 和时钟部分进行适当的去耦和巧妙的分隔，就能轻松实现 部放大2倍，将VREF设置为1.024 V，因此ADC的满量程差分 最佳性能。 输入范围为2.0 V p-p。VREF默认为内部设置，但也可以用一 个1.0 V外部基准电压源驱动VREF引脚，以便提高精度。不 过，注意该器件不支持低于2.0 V p-p的ADC满量程范围。 裸露焊盘散热块建议 为获得最佳的AD8285电气性能和热性能，必须将器件底部 的裸露焊盘连接至低噪声模拟地。PCB上裸露的连续铜层 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 应与AD8285的裸露焊盘(引脚0)匹配。铜层上必须有多个 些电容必须靠近基准引脚，并与AD8285处于印刷电路板 过孔，获得尽可能低的热阻路径以通过PCB底部进行散热。 (PCB)的同一层。VREF引脚必须有一个0.1 μF电容和一个1 μF 应采用绝缘环氧化物来填充或堵塞这些过孔。 电容并联至模拟地。建议ADC采用这些电容值以使信号正 确建立并获得下一个有效采样。 为了最大程度地实现器件与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层或阻焊膜，以便将连续铜层划分为 电源和接地建议 多个均等的部分。这样，在回流焊过程中，可在PCB与 当连接电源至AD8285时，建议使用两个独立的1.8 V电源和 EPAD之间提供多个连接点。而一个连续的、无分割的平 两个独立的3.3 V电源：一个用于模拟1.8 V (AVDD18x)，一个 面则仅可保证在AD8285与PCB之间有一个连接点。有关封 用于数字1.8 V (DVDD18x)，一个用于模拟3.3 V (AVDD33x)，一 装 的 更 多 信 息 和 更 多 PCB布 局 示 例 ， 请 参 考 应 用 笔 记 个用于数字3.3 V (DVDD33x)。如果仅为模拟和数字部分(例 AN-772。 如AVDD18x和DVDD18x)提供一个电源，则应先连接到 AVDD18x，然后分接出来，并用铁氧体磁珠或滤波扼流圈 及去耦电容隔离，再连接到DVDD18x。模拟和数字3.3 V电 源同样如此。用户应针对所有电源使用多个去耦电容以适 用于高频和低频。去耦电容应放置在接近PCB入口点和接 近器件的位置，并尽可能缩短走线长度。 Rev. A | Page 18 of 27 AD8285 串行外设接口(SPI) AD8285串行外设接口允许用户利用芯片内部的一个结构化 除了操作模式之外，可配置SPI端口以不同的模式操作。对 寄存器空间来配置信号链，以满足特定功能和操作的需要。 于不需要控制端口的应用，CS线可以连接并保持高电平。 SPI使得用户能够更加灵活地运用器件，并根据具体的应用 这将把其余SPI引脚置于第二功能模式，如“SDIO引脚”和 进行定制。通过串行端口，可访问地址空间，以及对地址 “SCLK引脚”部分所述。CS引脚也可以接低电平，以使能双 空间进行读写。存储空间以字节为单位进行组织，并且可 线模式。当CS接低电平时，通信只需要SCLK和SDIO引 以进一步细分成多个区域，如“存储器映射”部分所述。如 脚。虽然器件在上电期间已同步，但在使用此模式时，应 需了解详细操作信息，请参阅应用笔记AN-877：“通过SPI 注意确保串行端口仍然与CS线路保持同步。在双线模式 与高速ADC接口”。 下，建议仅使用1、2或3字节传输。无有效CS线的情况 定义串行外设接口(SPI)的是以下三个引脚：SCLK、SDIO 下，可以进入但无法退出流模式。 和CS。SCLK(串行时钟)引脚用于同步提供给器件的读出和 除了字长，指令阶段还决定串行帧是读操作还是写操作， 写入数据。SDIO(串行数据输入/输出)双功能引脚允许将数 从而通过串行端口对芯片编程或读取片内存储器的数据。 据发送至内部器件存储器映射寄存器或从寄存器中读出数 如果指令是回读操作，则执行回读操作会使串行数据输入/ 据。CS(片选信号)引脚是低电平有效控制引脚，能够使能 输出(SDIO)引脚的数据传输方向，在串行帧的一定位置由 或者禁用读写周期(见表6)。 输入改为输出。 表6. 串行端口引脚 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 引脚 SCLK 后，默认模式为MSB优先，可以通过调整配置寄存器来更 SDIO CS 功能 串行时钟。串行移位时钟输入。SCLK用来使串行接口 的读写操作同步。 串行数据输入/输出。双功能引脚。通常用作输入或 输出，取决于发送的指令和时序帧中的相对位置。 片选信号(低电平有效)。用来控制读写周期的选通。 改数据发送方式。如需了解更多关于该特性及其它特性的 信息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 硬件接口 表6中所描述的引脚构成用户编程器件与AD8285串行端口 CS的下降沿与SCLK的上升沿共同决定帧序列的开始。在 之间的物理接口。当使用SPI接口时，SCLK引脚和CS引脚 指令周期传输一条16位指令，然后是一个或多个数据字 用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用作 节，由位域W0和W1决定。图32为串行时序图示例，相应 输入引脚；在回读阶段，用作输出引脚。 的定义见表7。 该接口非常灵活，串行PROM或PIC微控制器均可控制该接 正常工作时，CS用来告知器件准备接收和处理SPI命令。 口，因而除了完整SPI控制器之外，用户还可以使用其它方 当CS被拉低时，器件通过SCLK和SDIO处理指令。一般而 法对器件编程(参见应用笔记AN-812)。 言，CS将一直保持低电平，直到通信周期结束。然而，如 如果用户选择不使用SPI接口，那么在器件上电期间将CS 果与慢速器件相连，可以在两个字节之间拉高CS，使老式 与AVDD33相连后，这些双功能引脚就可以发挥其第二功 微控制器有足够的时间将数据传输至移位寄存器。当传输 能。有关SPI引脚支持哪些引脚绑定功能的详细信息，请参 一个、两个或三个字节的数据时，CS可以保持不变。当 见“SDIO引脚”和“SCLK引脚”部分。 W0和W1设置为11时，器件进入流模式并继续处理数据(读 出或写入)，直到CS被拉高以结束通信周期。这样就可以 传输整个存储器而无需额外的指令。无论何种模式，如果 CS在字节传输期间被拉高，则SPI状态机复位，器件等待 新的指令。 Rev. A | Page 19 of 27 AD8285 tDS tS tHI CS tH tCLK tDH tLO SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 图32. 串行时序详图 表7. 串行时序定义 参数 tDS tDH tCLK tS tH tHI tLO tEN_SDIO 最短时间(ns) 5 2 40 5 2 16 16 10 tDIS_SDIO 10 说明 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CS与SCLK之间的建立时间 CS与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的最短时间 (图32未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的最短时间 (图32未显示) Rev. A | Page 20 of 27 11952-012 SCLK DON’T CARE AD8285 存储器映射 读取存储器映射表 注意，除了寄存器0x00、0x04、0x05和0xFF之外的所有寄 存储器映射表的每一行都有8个地址位。存储器映射大致 存器都利用主从锁存器进行缓冲，并要求向传送位写入1。 分为三个部分：芯片配置寄存器映射(地址0x00和地址 如需了解更多关于该功能及其它功能的信息，请参阅应用 0x01)、器件索引和传送寄存器映射(地址0x05和地址0xFF) 笔记AN-877：“通过SPI与高速ADC接口”。 以及ADC通道功能寄存器映射(地址0x04和地址0x08至地址 0x2C)。 逻辑电平 以下是各寄存器的说明：“置位”是指将某位设置为逻辑1或 存储器映射的第一栏显示寄存器地址(十六进制)编号，倒 向某位写入逻辑1。类似地，“清除位”指将某位设置为逻辑0 数第二栏显示默认值。位7 (MSB)栏为给定十六进制默认值 或向某位写入逻辑0。 的起始位。例如，地址0x09(GLOBAL_CLOCK寄存器)的默 认值为0x01，表示位7 = 0、位6 = 0、位5 = 0、位4 = 0、位3 = 0、 位2 = 0、位1 = 0、位0 = 1，或者0000 0001(二进制)。此设 置是占空比稳定器在开启状态下的默认值。通过向该地址 的位0写入0，然后在寄存器0xFF中的SW传送位写入0x01之 保留位置 请勿写入未定义的存储器位置，除非写入本数据手册建议 的默认值。值标示为0的地址应被视为保留地址，上电期 间应将0写入其寄存器。 后，关闭占空比稳定器。在每个写入序列后对SW传送位 默认值 写入1以更新SPI寄存器，这点很重要。 复位后，关键寄存器自动加载默认值。表8显示了这些值， 其中X表示未定义的特性。 Rev. A | Page 21 of 27 AD8285 表8. 存储器映射寄存器 地址 (十六 进制) 寄存器名称 芯片配置寄存器 0x00 CHIP_PORT_CONFIG 0x01 位7 (MSB) 0 位6 位5 位4 位3 位2 位1 LSB优先 1=开 0=关 (默认) 软复位 1=开 0=关 (默认) 1 1 软复位 1=开 0=关 (默认) LSB优先 1=开 0=关 (默认) CHIP_ID 0 芯片ID，位[7:0] (AD8285 = 0xA2，默认值) 器件索引和传送寄存器 0x05 DEVICE_INDEX X X X X 0xFF X X X 通道功能寄存器 0x04 FLEX_RES X X 0x08 GLOBAL_MODES X 0x09 GLOBAL_CLOCK 0x0C FLEX_MUX_CONTROL DEVICE_UPDATE 位0 (LSB) 默认值 默认值注释 0x18 半字节之间应建 立镜像关系，使 得无论在何种移 位模式下，均能 正 确 设 置 LSB优 先或MSB优先模 式。 只读 默认值是AD8285 特定的唯一芯片 ID。这是一个只 读寄存器。 数据 通道C 1=开 (默认) 0=关 X 数据 通道B 1=开 (默认) 0=关 X 数据 通道A 1=开 (默认) 0=关 软件传输 1=开 0=关 (默认) 0x0F 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 X 数据 通道D 1=开 (默认) 0=关 X 0x00 从主移位寄存器 向从移位寄存器 同步传输数据。 X X X X 保留 保留 0x0F 保留。这些位必 须设置为0x00。 X X X X X 0x00 决定关断模式 (全局)。 X X X X X 0x01 打开和关闭内部 占空比稳定器 (全局)。 X 未使用 通道关断 0 = PD (关断， 默认值) 1 = 上电 X X 0x00 设置要使用的复 用输入通道，并 指定是否关断未 使用的通道。 Rev. A | Page 22 of 27 内部关断模式 00 = 芯片运行(默认) 01 = 完全关断 11 = 复位 X X 占空比 稳定器 1=开 (默认) 0=关 多路复用器输入活动通道 0000 = A 0001 = AUX 0010 = A和B 0011 = A和AUX 0100 = A、B和C 0101 = A、B和AUX 0110 = A、B、C和D 0111 = A、B、C和AUX AD8285 地址 (十六 进制) 0x0D 寄存器名称 FLEX_TEST_IO 0x0F FLEX_CHANNEL_INPUT 0x10 FLEX_OFFSET X X 0x11 FLEX_GAIN_1 X X X X X 0x12 FLEX_BIAS_CURRENT X X X X X X 0x14 FLEX_OUTPUT_MODE X X X X X 1 = 输出 反转 (局部) 0x15 FLEX_OUTPUT_ ADJUST 0 = 使能 数据位 [11:0] 1 = 禁用 数据位 [11:0] X X X 位7 (MSB) 位6 用户测试模式 00 = 关(默认) 01 = 开，单一交替 10 = 开，单一一次 11 = 开，交替一次 位5 产生复位 PN长序列 1=开 0=关 (默认) 位0 位2 位1 (LSB) 输出测试模式——见表9 0000 = 关(默认) 0001 = 中间电平短码 0010 = +满量程短码 0011 = −满量程短码 0100 = 棋盘形式输出 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由OUTPUT_MODE寄存器决定) 位4 位3 产生复位 PN短序列 1=开 0=关 (默认) 滤波器截止频率控制 0000 = 1.3 × 1/4 × fSAMPLECH 0001 = 1.2 × 1/4 × fSAMPLECH 0010 = 1.1 × 1/4 × fSAMPLECH 0011 = 1.0 × 1/4 × fSAMPLECH(默认) 0100 = 0.9 × 1/4 × fSAMPLECH 0101 = 0.8 × 1/4 × fSAMPLECH 0110 = 0.7 × 1/4 × fSAMPLECH 0111 = 不适用 1000 = 1.3 × 1/3 × fSAMPLECH 1001 = 1.2 × 1/3 × fSAMPLECH 1010 = 1.1 × 1/3 × fSAMPLECH 1011 = 1.0 × 1/3 × fSAMPLECH 1100 = 0.9 × 1/3 × fSAMPLECH 1101 = 0.8 × 1/3 × fSAMPLECH 1110 = 0.7 × 1/3 × fSAMPLECH 1111 = 不适用 X X X X 6位LNA失调调节 00 0000用于LNA偏置高 01 1111用于LNA中高 10 0000用于LNA中低(默认) 10 0001用于LNA偏置低 010 = 16 dB(默认) 011 = 22 dB 100 = 28 dB 101 = 34 dB LNA偏置 00 = 高 01 = 中高(默认) 10 = 中低 11 = 低 0 = 偏移二进制 (默认) 1 = 二进制补码 (全局) 分别为典型输出上升 典型输出驱动强度 00 = 45 mA 时间和下降时间 01 = 30 mA 00 = 2.6 ns、3.4 ns 10 = 60 mA 01 = 1.1 ns、1.6 ns 11 = 60 mA(默认) 10 = 0.7 ns、0.9 ns 11 = 0.7 ns、0.7 ns (默认) Rev. A | Page 23 of 27 默认值 默认值注释 设置此寄存器 0x00 后 ， 测试数据 将取代正常数据 被置于输出引脚 上 。 (局 部 ， PN 序列除外。) 0x30 低通滤波器截止 频 率 (全 局 )。 f SAMPLECH = ADC 采 样 速 率 /活 动 通道数。注意， 绝对范围以 1.0 MHz到 12.0 MHz为限。 0x20 LNA强制失调校 正(局部)。 0x02 LNA和 PGA总 增 益调整(局部) 0x09 LNA偏置电流调 整(全局)。 0x00 配置输出和数据 格式。 0x0F 用于调整输出上 升和下降时间， 以及选择输出驱 动强度，限制输 出切换给通道增 加的噪声。 AD8285 地址 (十六 进制) 0x18 0x19 位7 (MSB) X 寄存器名称 FLEX_VREF 位0 (LSB) 00 = 0.625 V 01 = 0.750 V 10 = 0.875 V 11 = 1.024 V(默认) 默认值 0x03 位5 X 位4 X 位3 X 位2 X 位1 B7 位6 0 = 内部 基准 电压源 1 = 外部 基准 电压源 B6 B5 B4 B3 B2 B1 B0 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 B7 B6 B5 B4 B3 B2 B1 B0 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 0x2B FLEX_USER_PATT1_ LSB FLEX_USER_PATT1_ MSB FLEX_USER_PATT2_ LSB FLEX_USER_PATT2_ MSB FLEX_FILTER X X X X X X X 0x00 0x2C CH_IN_IMP X 使能自动 低通调谐 1=开 (自清零) X X X X X X 0 = 200 Ω 0x00 (默认) 1 = 200 kΩ 0x1A 0x1B 0x1C 默认值注释 选择内部基准电 压 源 (推 荐 的 默 认 值 )或 外 部 基 准 电 压 源 (全 局 ) ； 调整内部 基准电压源。 用户定义的测试 码1，LSB 用户定义的测试 码1，MSB 用户定义的测试 码2，LSB 用户定义的测试 码2，MSB 参 见 “抗 混 叠 滤 波 器 (A A F )” 部 分。 输入阻抗调整 (全局)。 表9. 灵活的输出测试模式 输出测试模式位 序列 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 测试码名称 关闭(默认) 中间电平短码 +满量程短码 −满量程短码 棋盘形式输出 PN长序列 PN短序列 1/0字反转 用户输入 1/0位反转 1×同步 1位高电平 混合位频率 数字输出字1 不适用 1000 0000 0000 1111 1111 1111 0000 0000 0000 1010 1010 1010 不适用 不适用 1111 1111 1111 寄存器0x19至寄存器0x1A 1010 1010 1010 0000 0011 1111 1000 0000 0000 1010 0011 0011 Rev. A | Page 24 of 27 数字输出字2 不适用 相同 相同 相同 0101 0101 0101 不适用 不适用 0000 0000 0000 寄存器0x1B至寄存器0x1C 不适用 不适用 不适用 不适用 接受数据格式选择 不适用 是 是 是 否 是 是 否 否 否 否 否 否 AD8285 应用原理图 图33和图34为AD8285的典型应用原理图。如“通道概述”部分所述，当AD8285采用全差分源驱动时，可以实现最大信号摆幅 和最小三阶失真。图33给出了这种配置的典型连接图。 AVDD33REF 0.1µF 3.3V DVDD33SPI 0.1µF 3.3V AVDD33A 0.1µF DVDD33CLK 0.1µF AVDD33B 0.1µF DVDD33DRV 0.1µF AVDD33C 0.1µF DVDD33DRV 0.1µF DVDD18 0.1µF 1.8V 1.8V AVDD18 0.1µF AVDD18 0.1µF DVDD18CLK 0.1µF AVDD18ADC 0.1µF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 AVDD33D 0.1µF SDIO CS AUX MUXA ZSEL INA– 0.1µF NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA– INA+ NC NC TEST4 DVDD18CLK CLK+ CLK– DVDD33CLK AVDD33REF VREF RBIAS BAND APOUT ANOUT TEST3 AVDD18ADC AVDD18 INADC+ INADC– NC AD8285 TOP VIEW (Not to Scale) 0.1µF 54 53 52 51 50 49 48 47 46 10kΩ 45 44 1% 43 42 41 40 39 38 37 CLK+ CLK– 0.1µF 0.1µF 0.1µF INADC+ 0.1µF INADC– 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 INA+ 10kΩ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 NC NC AVDD33B INB– INB+ AVDD33C INC– INC+ AVDD33D IND– IND+ AVDD33 NC NC AVDD33 NC NC NC NC DSYNC PDWN SCLK NC DVDD33DRV NC NC D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 DVDD33DRV NC 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 AVDD33 0.1µF 0.1µF 0.1µF INC– INB+ 0.1µF INC+ 0.1µF IND+ 0.1µF 0.1µF IND– NOTES 1. ALL CAPACITORS FOR SUPPLIES AND REFERENCES MUST BE PLACED CLOSE TO THE DEVICE. 图33. 差分输入应用原理图 Rev. A | Page 25 of 27 11952-029 INB– AD8285 AD8285也可采用单端信号源驱动，如图34所示。这种配置中，各通道的负模拟输入通过一个电阻和一个0.1 µF电容接地。为使 性能最佳，此电阻必须与输入驱动器的输出阻抗匹配。 AVDD33REF 0.1µF 3.3V DVDD33SPI 0.1µF 3.3V AVDD33A 0.1µF DVDD33CLK 0.1µF AVDD33B 0.1µF DVDD33DRV 0.1µF AVDD33C 0.1µF DVDD33DRV 0.1µF 1.8V DVDD18 0.1µF AVDD18 0.1µF 1.8V AVDD18 0.1µF DVDD18CLK 0.1µF AVDD18ADC 0.1µF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 AVDD33D 0.1µF SDIO CS AUX MUXA ZSEL 10kΩ R 0.1µF NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA– INA+ NC AD8285 TOP VIEW (Not to Scale) NC TEST4 DVDD18CLK CLK+ CLK– DVDD33CLK AVDD33REF VREF RBIAS BAND APOUT ANOUT TEST3 AVDD18ADC AVDD18 INADC+ INADC– NC 0.1µF 54 53 52 51 50 49 48 47 46 10kΩ 45 44 1% 43 42 41 40 39 38 37 CLK+ CLK– 0.1µF 0.1µF 0.1µF INADC+ 0.1µF INADC– 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 INA 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 NC NC AVDD33B INB– INB+ AVDD33C INC– INC+ AVDD33D IND– IND+ AVDD33 NC NC AVDD33 NC NC NC NC DSYNC PDWN SCLK NC DVDD33DRV NC NC D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 DVDD33DRV NC 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 AVDD33 0.1µF INB 0.1µF INC 0.1µF IND NOTES 1. RESISTOR R (INx– INPUTS) MUST MATCH THE OUTPUT IMPEDANCE OF THE INPUT DRIVER. 2. ALL CAPACITORS FOR SUPPLIES AND REFERENCES SHOULD BE PLACED CLOSE TO THE DEVICE. 图34. 单端输入应用原理图 Rev. A | Page 26 of 27 11952-100 0.1µF AD8285 外形尺寸 10.10 10.00 SQ 9.90 0.60 0.42 0.24 9.85 9.75 SQ 9.65 55 54 PIN 1 INDICATOR 18 37 19 36 BOTTOM VIEW 0.25 MIN 8.50 REF 0.70 0.65 0.60 0.05 MAX 0.01 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 1 8.60 8.50 SQ 8.40 EXPOSED PAD TOP VIEW 12° MAX 72 0.50 BSC 0.50 0.40 0.30 0.90 0.85 0.80 0.30 0.23 0.18 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4 11-06-2013-C PIN 1 INDICATOR 0.60 0.42 0.24 图35. 72引脚引线框芯片级封装[LFCSP_VQ] 10 mm × 10 mm，超薄体 (CP-72-5) 图示尺寸单位：mm 订购指南 型号1、2 AD8285WBCPZ-RL AD8285WBCPZ AD8285CP-EBZ 1 2 温度范围 −40°C至+105°C −40°C至+105°C 封装描述 72引脚 LFCSP_VQ，13"卷带和卷盘 72引脚 LFCSP_VQ 评估板 封装选项 CP-72-5 CP-72-5 Z = 符合RoHS标准的器件。 W = 通过汽车应用认证。 汽车应用产品 AD8285WBCPZ生产工艺受到严格控制，以满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不同于 商用型号；因此，设计人员应仔细阅读本数据手册的技术规格部分。只有显示为汽车应用级的产品才能用于汽车应用。欲 了解特定产品的订购信息并获得该型号的汽车可靠性报告，请联系当地ADI客户代表。 ©2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11952sc-0-10/14(A) Rev. A | Page 27 of 27