AD9102-EBZ

低功耗、14位、180 MSPS数模 转换器和波形发生器 AD9102 该DDS是一个14位输出、最高180 MSPS的主时钟正弦波发生 器，带24位调谐字，支持10.8 Hz/LSB的频率分辨率。 特性 片内4096 x 14位模式存储器 片内DDS 功耗(3.3 V、4 mA输出) 96.54 mW(180 MSPS) 休眠模式：< 5 mW (3.3 V) 电源电压：1.8 V至3.3 V SFDR(至奈奎斯特频率) 87 dBc(10 MHz输出) 相位噪声(1 kHz偏移、180 MSPS、8 mA)：−150 dBc/Hz 差分电流输出：8 mA(最大值，3.3 V) 小尺寸、32引脚、5 mm × 5 mm LFCSP无铅封装，3.6 mm × 3.6 mm裸露焊盘 SRAM数据可包含直接生成的存储波形、施加于DDS输出 或DDS频率调谐字的幅度调制模式。 内部模式控制状态机允许用户对DAC的模式周期以及DAC 信号输出的周期内起始延迟进行编程。 SPI接口用于配置数字波形发生器，并将模式载入SRAM。 在数字信号传送至DAC的过程中对信号进行增益调节和失 调调节。 AD9102提供出色的交流和直流性能，并支持高达180 MSPS的 DAC采样率。 应用 AD9102具有灵活的工作电源范围(1.8 V至3.3 V)和低功耗，非 常适合便携式和低功耗应用。 医疗仪器 便携式仪器仪表 信号发生器、任意波形发生器 汽车雷达 产品特色 1. 高集成度。 片内DDS和4096 × 14模式存储器。 2. 低功耗。 为低功耗空闲期提供省电模式。 概述 AD9102 TxDAC®和波形发生器是高性能数模转换器(DAC)， 集成片上模式存储器，用于复杂波形生成，具有直接数字 频率合成器(DDS)。 FSADJ CAL_SENSE REFIO RESET SPI INTERFACE 10kΩ AGND BAND GAP RSET1 16kΩ IREF 100µA DDS DAC TIMERS + STATE MACHINE SAWTOOTH START DELAY CONSTANT RANDOM STOP ADDR START ADDR DAC CLOCK SCLK 1V AD9102 TRIGGER SDO/SDI2/DOUT CS SDIO 功能框图 IOUTP DAC IOUTN GAIN ADDRESS OFFSET AVDD1 AVDD2 SRAM PHASE TUNING WORD DAC CLOCK DDS DDS 1.8V LDO CLOCK DIST Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. 11220-001 CLKN CLKP CLDO CLKGND CLKVDD DGND DLDO2 DLDO1 DVDD 1.8V LDOs 图1. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2013 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9102 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 概述.................................................................................................. 1 产品特色 ......................................................................................... 1 功能框图 ......................................................................................... 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 直流规格(3.3 V) ....................................................................... 3 直流规格(1.8 V) ....................................................................... 4 数字时序规格(3.3 V)............................................................... 4 数字时序规格(1.8 V)............................................................... 5 输入/输出信号规格................................................................. 5 交流规格(3.3 V) ....................................................................... 6 交流规格(1.8 V) ....................................................................... 6 电源电压输入和功耗.............................................................. 7 绝对最大额定值............................................................................ 8 热阻 ............................................................................................ 8 ESD警告..................................................................................... 8 引脚配置和功能描述 ................................................................... 9 典型性能参数 .............................................................................. 11 术语................................................................................................ 16 工作原理 ....................................................................................... 17 SPI端口 .................................................................................... 18 DAC传递函数......................................................................... 19 模拟电流输出 ......................................................................... 19 设置IOUTFS DAC增益 .............................................................. 19 IOUTFS自动校准 ........................................................................ 19 时钟输入.................................................................................. 20 DAC输出时钟沿 .................................................................... 21 产生信号模式 ......................................................................... 21 模式发生器编程..................................................................... 21 DAC输入数据路径................................................................ 22 DOUT功能 .............................................................................. 22 直接数字频率合成器(DDS) ............................................... 23 SRAM........................................................................................ 23 锯齿发生器 ............................................................................. 23 伪随机信号发生器 ................................................................ 24 直流常数.................................................................................. 24 电源须知.................................................................................. 24 省电功能.................................................................................. 24 应用................................................................................................ 25 信号产生示例 ......................................................................... 25 寄存器映射................................................................................... 26 寄存器描述................................................................................... 28 外形尺寸 ....................................................................................... 36 订购指南 ....................................................................................... 36 修订历史 2013年1月—修订版0：初始版 Rev. 0 | Page 2 of 36 AD9102 技术规格 直流规格(3.3 V) 除非另有说明，TMIN至TMAX；AVDD = 3.3 V；DVDD = 3.3 V；CLKVDD = 3.3 V；内部CLDO、DLDO1和DLDO2；IOUTFS = 8 mA；最大 采样速率。 表1. 参数 分辨率 精度(3.3 V) 差分非线性(DNL) 积分非线性(INL) DAC输出 失调误差 增益误差(内部基准电压源—无IOUTFS自动校准) 满量程输出电流 3.3 V 输出电阻 输出顺从电压 DAC温度漂移 增益(使用内部基准电压源) 内部基准电压 基准输出 内部基准电压(AVDD = 3.3 V) 输出电阻 基准输入 顺从电压 输入电阻(外部基准电压源模式) 最小值 典型值 14 最大值 ±1.4 ±2.0 LSB LSB ±0.00025 −1.0 2 +1.0 4 200 −0.5 8 +1.0 ±251 ±119 0.8 1.0 10 0.1 1 Rev. 0 | Page 3 of 36 单位 Bits % FSR % FSR mA MΩ V ppm/°C ppm/°C 1.2 V kΩ 1.25 V MΩ AD9102 直流规格(1.8 V) 除非另有说明，TMIN至TMAX；AVDD = 1.8 V；DVDD = DLDO1 = DLDO2 = 1.8 V；CLKVDD = CLDO = 1.8 V；IOUTFS = 4 mA； 最大采样速率。 表2. 参数 分辨率 精度(1.8 V) 差分非线性(DNL) 积分非线性(INL) DAC输出 失调误差 增益误差(内部基准电压源—无IOUTFS自动校准) 满量程输出电流 VCC = 1.8 V 输出电阻 输出顺从电压 DAC温度漂移 增益 基准电压 基准输出 内部基准电压(AVDD = 1.8 V) 输出电阻 基准输入 顺从电压 输入电阻(外部基准电压源模式) 最小值 典型值 14 LSB LSB ±0.00025 % of FSR % of FSR +1.0 4 200 −0.5 4 +1.0 ±228 ±131 0.8 单位 Bits ±1.5 ±1.4 −1.0 2 最大值 1.0 10 0.1 mA MΩ V ppm/°C ppm/°C 1.2 V kΩ 1.25 V MΩ 1 数字时序规格(3.3 V) 除非另有说明，TMIN至TMAX；AVDD = 3.3 V；DVDD = 3.3 V；CLKVDD = 3.3 V；内部CLDO、DLDO1和DLDO2；IOUTFS = 8 mA； 最大采样速率。 表3. 参数 DAC时钟输入(CLKIN) 最大时钟速率 串行外设接口 最大时钟速率(SCLK) 高电平最小脉冲宽度 低电平最小脉冲宽度 SDIO到SCLK建立时间 SDIO到SCLK保持时间 输出数据有效SCLK到SDO/SDI2/DOUT或SDIO CS到SCLK建立时间 最小值 典型值 180 6.25 6.25 4.0 5.0 6.2 Rev. 0 | Page 4 of 36 单位 MSPS 80 4.0 最大值 MHz ns ns ns ns ns ns AD7790 数字时序规格(1.8 V) 除非另有说明，TMIN至TMAX；AVDD = 1.8 V；DVDD = DLDO1 = DLDO2 = 1.8 V；CLKVDD = CLDO = 1.8 V；IOUTFS = 4 mA； 最大采样速率。 表4. 参数 DAC时钟输入(CLKIN) 最大时钟速率 串行外设接口 最大时钟速率(SCLK) 高电平最小脉冲宽度 低电平最小脉冲宽度 SDIO到SCLK建立时间 SDIO到SCLK保持时间 输出数据有效SCLK到SDO/SDI2/DOUT或SDIO CS到SCLK建立时间 最小值 典型值 最大值 180 单位 MSPS 80 MHz ns ns ns ns ns ns 6.25 6.25 4.0 5.0 8.8 4.0 输入/输出信号规格 表5. 参数 CMOS输入逻辑电平(SCLK、CS、SDIO、 SDO/SDI2/DOUT、RESET、TRIGGER) 输入VIN逻辑高电平 输入VIN逻辑低电平 CMOS输出逻辑电平(SDIO、SDO/SDI2/DOUT) 输出VOUT逻辑高电平 输出VOUT逻辑低电平 DAC时钟输入(CLKP、CLKN) 最小峰峰值差分输入电压，VCLKP/VCLKN VCLKP或VCLKN的最大电压 VCLKP或VCLKN的最小电压 共模电压 测试条件/注释 最小值 DVDD = 1.8 V DVDD = 3.3 V DVDD = 1.8 V DVDD = 3.3 V 1.53 2.475 DVDD = 1.8 V DVDD = 3.3 V DVDD = 1.8 V DVDD = 3.3 V 1.79 3.28 片内产生 Rev. 0 | Page 5 of 36 典型值 150 VDVDD VDGND 0.9 最大值 单位 0.27 0.825 V V V V 0.25 0.625 V V V V mV V V V AD9102 交流规格(3.3 V) 除非另有说明，TMIN至TMAX；AVDD = 3.3 V；DVDD = 3.3 V；CLKVDD = 3.3 V；内部CLDO、DLDO1和DLDO2；IOUTFS = 8 mA； 最大采样速率。 表6. 参数 无杂散动态范围 fDAC = 180 MSPS, fOUT = 10 MHz fDAC = 180 MSPS, fOUT = 50 MHz 最小值 典型值 最大值 单位 87 67 dBc dBc 双音交调失真(IMD) fDAC = 180 MSPS, fOUT = 10 MHz fDAC = 180 MSPS, fOUT = 50 MHz 88 68 dBc dBc NSD fDAC = 180 MSPS, fOUT = 50 MHz −163 dBm/Hz 相位噪声(1 kHz时，来自载波) fDAC = 180 MSPS, fOUT = 10 MHz −150 dBc/Hz 动态性能 输出建立时间，满量程输出步进(至0.1%)1 触发至输出延迟，fDAC = 180 MSPS2 上升时间，满量程摆幅1 下降时间，满量程摆幅1 31.2 96 3.25 3.26 ns ns ns ns 1 2 基于85 Ω电阻(从DAC输出端到地)。 起始延迟 = 0 fDAC时钟周期。 交流规格(1.8 V) 除非另有说明，TMIN至TMAX；AVDD = 1.8 V；DVDD = DLDO1 = DLDO2 = 1.8 V；CLKVDD = CLDO = 1.8 V；IOUTFS = 4 mA； 最大采样速率。 表7. 参数 无杂散动态范围(SFDR) fDAC = 180 MSPS, fOUT = 10 MHz fDAC = 180 MSPS, fOUT = 50 MHz 最小值 典型值 最大值 单位 84 73 dBc dBc 双音交调失真(IMD) fDAC = 180 MSPS, fOUT = 10 MHz fDAC = 180 MSPS, fOUT = 50 MHz 91 86 dBc dBc NSD fDAC = 180 MSPS, fOUT = 50 MHz −163 dBm/Hz 相位噪声(1kHz时，来自载波) fDAC = 180 MSPS, fOUT = 10 MHz −150 dBc/Hz 动态性能 输出建立时间(至0.1%)1 触发至输出延迟，fDAC = 180 MSPS22 上升时间1 下降时间1 31.2 96 3.25 3.26 ns ns ns ns 1 2 基于85 Ω电阻(从DAC输出端到地)。 起始延迟 = 0 fDAC时钟周期。 Rev. 0 | Page 6 of 36 AD9102 电源电压输入和功耗 表8. 参数 模拟电源电压 AVDD1, AVDD2 CLKVDD CLDO 数字电源电压 DVDD DLDO1, DLDO2 功耗 fDAC = 180 MSPS，纯CW正弦波 IAVDD IDVDD 仅DDS 仅RAM 仅DDS和RAM ICLKVDD 掉电模式 功耗 fDAC = 180 MSPS，纯CW正弦波 IAVDD IDVDD IDLDO2 仅DDS 仅RAM 仅DDS和RAM IDLDO1 ICLKVDD ICLDO 掉电模式 测试条件/注释 最小值 未使用片内LDO 未使用片内LDO AVDD = 3.3 V，DVDD = 3.3 V，CLKVDD = 3.3 V， 内部CLDO、DLDO1和DLDO2 12.5 MHz(仅DDS) CW正弦波输出 50%占空比FS脉冲输出 50%占空比正弦波输出 REF开启，DAC休眠，CLK掉电，外部CLK和 电源开启 AVDD = 1.8 V, DVDD = DLDO1 = DLDO2 = 1.8 V, CLKVDD = CLDO = 1.8 V 12.5 MHz(仅DDS) CW正弦波输出 50%占空比FS脉冲输出 50%占空比正弦波输出 REF开启，DAC休眠，CLK掉电，外部CLK和 电源开启 Rev. 0 | Page 7 of 36 典型值 最大值 单位 1.7 1.7 1.7 3.6 3.6 1.9 V V V 1.7 1.7 3.6 1.9 V V 96.54 7.67 mW mA 17.73 11.31 14.6 3.85 4.73 mA mA mA mA mW 51.33 7.54 0.15 mW mA mA 16.03 10.07 13.26 1.129 0.0096 3.65 1.49 mA mA mA mA mA mA mW AD9102 绝对最大额定值 热阻 表9. 参数 AVDD1、AVDD2、DVDD至AGND、 DGND、CLKGND CLKVDD至AGND、DGND、CLKGND CLDO、DLDO1、DLDO2至AGND、 DGND、CLKGND AGND至DGND、CLKGND DGND至AGND、CLKGND CLKGND至AGND、DGND CS、SDIO、SCLK、SDO/ SDI2/DOUT、 RESET、TRIGGER至DGND CLKP、CLKN至CLKGND REFIO至AGND IOUTP、IOUTN至AGND FSADJ、CAL_SENSE至AGND 结温 存储温度范围 θJA针对最差条件，即器件焊接在标准电路板上以实现表贴 封装。θJC是从封装的焊接侧(底部)测量。 额定值 −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至2.2 V 表10. 热阻 −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至DVDD + 0.3 V ESD警告 封装类型 32引脚LFCSP(带裸露焊盘) θJA 30.18 θJB 6.59 θJC 3.84 单位 °C/W ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 −0.3 V至CLKVDD + 0.3 V −1.0 V至AVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至AVDD + 0.3 V 125°C −65°C至+150°C 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. 0 | Page 8 of 36 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 AD9102 32 31 30 29 28 27 26 25 TRIGGER NC NC AVDD1 IOUTN IOUTP AGND FSADJ 引脚配置和功能描述 1 2 3 4 5 6 7 8 AD9102 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 CAL_SENSE CLKVDD CLDO CLKP CLKN CLKGND REFIO NC NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER GROUND PLANE FOR ENHANCED ELECTRICAL AND THERMAL PERFORMANCE. 11220-002 RESET NC NC AVDD2 NC NC AGND NC 9 10 11 12 13 14 15 16 SCLK SDIO DGND DLDO2 DVDD DLDO1 SDO/SDI2/DOUT CS 图2. 引脚配置 表11. 引脚功能描述 引脚编号 1 2 3 4 5 6 7 引脚名称 SCLK SDIO DGND DLDO2 DVDD DLDO1 SDO/SDI2/DOUT 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 CS RESET NC NC AVDD2 NC NC AGND NC NC REFIO CLKGND CLKN CLKP CLDO CLKVDD CAL_SENSE FSADJ AGND IOUTP IOUTN 描述 SPI时钟输入。 SPI数据输入/输出。SPI端口的主要双向数据线。 数字地。 1.8 V内部数字LDO1输出。当内部数字LDO1使能时，应通过0.1 μF电容旁路此引脚。 3.3 V外部数字电源。DVDD定义AD9102数字接口(SPI接口)的电平。 1.8 V内部数字LDO2输出。当内部数字LDO2使能时，应通过0.1 μF电容旁路此引脚。 数字I/O引脚。 4线SPI模式(SDO)下，此引脚用于从SPI输出数据。 双SPI模式(SDI2)下，此引脚是SPI端口的第二数据输入线，用于写入SRAM。 数据输出模式(DOUT)下，此引脚是可编程脉冲输出。 SPI端口片选，低电平有效。 低电平有效复位引脚。将寄存器复位至默认值。 未连接。请勿连接该引脚。 未连接。请勿连接该引脚。 1.8 V至3.3 V电源输入。 未连接。请勿连接该引脚。 未连接。请勿连接该引脚。 模拟地。 未连接。请勿连接该引脚。 未连接。请勿连接该引脚。 DAC基准电压输入/输出。 时钟地。 时钟输入，负极。 时钟输入，正极。 时钟电源输出(使用内部稳压器)，时钟电源输入(旁路内部稳压器) 时钟电源输入引脚。 IOUTFS自动校准的检测输入引脚。 用于DAC的外部满量程电流输出调整，或用于IOUTFS自动校准的满量程电流输出调整基准。 模拟地。 DAC输出电流，正极。 DAC输出电流，负极。 Rev. 0 | Page 9 of 36 AD9102 引脚编号 29 30 31 32 引脚名称 AVDD1 NC NC TRIGGER EPAD 描述 DAC的1.8 V至3.3 V电源输入。 未连接。请勿连接该引脚。 未连接。请勿连接该引脚。 模式触发器输入。 裸露焊盘。建议将裸露焊盘与一个铜接地片形成散热连接，以增强电气和散热性能。 Rev. 0 | Page 10 of 36 AD9102 典型性能参数 AVDD = 3.3 V，DVDD = 3.3 V，CLKVDD = 3.3 V，内部CLDO、DLDO1和DLDO2。 –50 –50 –55 –55 –65 –70 –70 –80 –75 –80 –85 –85 –90 –90 –95 –95 –100 –100 10 20 30 40 50 60 70 fOUT (MHz) 0 30 40 50 60 70 70 70 图6. 三个IOUTFS 值下的SFDR与fOUT 的关系 –50 –50 –55 –55 SFDR SECOND HARMONIC THIRD HARMONIC –60 –65 –70 –70 SFDR (dBc) –65 –75 –80 –75 –80 –85 –85 –90 –90 –95 –95 –100 –100 0 10 20 30 +85°C +25°C –40°C –60 40 50 60 70 fOUT (MHz) 11220-004 LEVEL (dBc) 20 fOUT (MHz) 图3. SFDR、二次和三次谐波(IOUTFS = 8 mA)与fOUT 的关系 0 10 20 30 40 50 60 fOUT (MHz) 图4. SFDR、二次和三次谐波(IOUTFS = 4 mA)与fOUT 的关系 图7. 三种温度下的SFDR与fOUT 的关系 –50 –50 –55 –55 SFDR SECOND HARMONIC THIRD HARMONIC –60 –65 –70 –70 SFDR (dBc) –65 –75 –80 –75 –80 –85 –85 –90 –90 –95 –95 –100 –100 0 10 20 30 180MHz 100MHz 50MHz –60 40 50 60 70 fOUT (MHz) 11220-005 LEVEL (dBc) 10 11220-006 –75 11220-007 SFDR (dBc) –65 0 8mA 4mA 2mA –60 11220-003 LEVEL (dBc) –60 11220-008 SFDR SECOND HARMONIC THIRD HARMONIC 图5. SFDR、二次和三次谐波(IOUTFS = 2 mA)与fOUT 的关系 0 10 20 30 40 50 60 fOUT (MHz) 图8. 三个fDAC 值下的SFDR与fOUT 的关系 Rev. 0 | Page 11 of 36 AD9102 REF –5dBm MKR3 41.73MHz –90.031dBm ATTEN 18dB –130 –135 1 NSD (dBm/Hz) –140 2mA 4mA 8mA –145 –150 –155 –160 –170 0 10 20 30 40 50 60 70 80 90 11220-012 –165 3 80 90 11220-013 2 fOUT (MHz) MARKER 1 2 3 VBW 5.6kHz TRACE (1) (1) (1) TYPE FREQ FREQ FREQ X-AXIS 13.87MHz 27.87MHz 41.73MHz STOP 80MHz SWEEP 3.076s (601pts) AMPLITUDE –11.13dBm –88.70dBm –90.03dBm 11220-009 START 0Hz 图9. 输出频谱，fOUT = 13.87 MHz 图12. 三个IOUTFS 值下的NSD与fOUT 的关系 –130 –60 –135 –65 50MHz 100MHz 180MHz –70 NSD (dBm/Hz) –80 –85 –145 –150 –155 –90 –160 –95 –165 10 20 30 40 50 60 70 80 fOUT (MHz) –170 11220-010 0 0 20 30 40 50 60 70 fOUT (MHz) 图10. 三个fDAC 值下的IMD与fOUT 的关系 图12. 三个IOUTFS 值下的NSD与fOUT 的关系 1.6 –60 1.4 –65 2mA 4mA 8mA 1.2 2mA 4mA 8mA –70 1.0 0.8 DNL (LSB) –75 –80 –85 0.6 0.4 0.2 0 –90 –0.2 –95 –100 –0.4 0 10 20 30 40 50 60 fOUT (MHz) 70 80 –0.6 11220-011 IMD (dBc) 10 图11. 三个IOUTFS 值下的IMD与fOUT 的关系 0 2000 4000 6000 8000 10000 12000 14000 16000 18000 CODE 图14. 三个IOUTFS 值下的DNL Rev. 0 | Page 12 of 36 11220-014 IMD (dBc) –75 –100 +85°C +25°C –40°C –140 AD9102 1.5 80 90 1.0 100 PHASE NOISE (dBc/Hz) 0.5 0 –0.5 –1.0 2mA 4mA 8mA –1.5 110 120 130 140 150 160 –2.0 0 2000 4000 6000 8000 10000 12000 14000 16000 18000 CODE 图15. 三个IOUTFS 值下的INL 180 100 1k 10k 100k OFFSET (Hz) 图16. 相位噪声与偏移的关系 Rev. 0 | Page 13 of 36 1M 10M 11220-016 170 –2.5 11220-015 INL (LSB) fS = 160MHz, 10MHz fS = 160MHz, 12MHz AD9102 AVDD = 1.8 V，DVDD = DLDO1 = DLDO2 = 1.8 V，CLKVDD = CLDO = 1.8 V。 –50 –50 –55 –65 –70 –70 SFDR (dBc) –65 –75 –80 –75 –80 –85 –85 –90 –90 –95 –95 –100 –100 0 10 20 30 +85°C +25°C –40°C –60 40 50 60 70 fOUT (MHz) 11220-017 LEVEL (dBc) –60 0 10 40 30 50 60 70 70 fOUT (MHz) 图17. SFDR、二次和三次谐波(IOUTFS = 4 mA)与fOUT 的关系 图20. 三种温度下的SFDR与fOUT 的关系 –50 –50 –55 –55 SFDR SECOND HARMONIC THIRD HARMONIC –60 –65 –70 –70 SFDR (dBc) –65 –75 –80 –75 –80 –85 –85 –90 –90 –95 –95 –100 –100 0 10 20 30 180MHz 100MHz 50MHz –60 40 50 60 70 fOUT (MHz) 11220-018 LEVEL (dBc) 20 11220-020 SFDR SECOND HARMONIC THIRD HARMONIC 11220-021 –55 0 10 20 30 40 50 60 fOUT (MHz) 图18. SFDR、二次和三次谐波(IOUTFS = 2 mA)与fOUT 的关系 图21. 三个fDAC 值下的SFDR与fOUT 的关系 –50 REF –5dBm MKR3 41.73MHz –90.563dBm ATTEN 18dB –55 1 –60 –70 4mA 2mA –75 –80 –85 –90 –95 0 10 20 30 40 50 fOUT (MHz) 60 70 3 TYPE FREQ FREQ FREQ X-AXIS 13.87MHz 27.87MHz 41.73MHz START 0Hz MARKER 1 2 3 VBW 5.6kHz TRACE (1) (1) (1) STOP 80MHz SWEEP 3.076s (601pts) AMPLITUDE –11.23dBm –88.79dBm –90.56dBm 图22. 输出频谱，fOUT = 13.87 MHz 图19. 两个IOUTFS 值下的SFDR与fOUT 的关系 Rev. 0 | Page 14 of 36 11220-022 –100 2 11220-019 SFDR (dBc) –65 AD9102 –130 –60 –135 50MHz 100MHz 180MHz –70 NSD (dBm/Hz) IMD (dBc) –75 –80 –85 –145 –150 –155 –90 –160 –95 –165 0 10 20 30 40 50 60 70 80 fOUT (MHz) –170 11220-023 –100 +85°C +25°C –40°C –140 0 10 20 30 40 50 60 70 80 90 4000 4500 4000 4500 fOUT (MHz) 图23. 三个fOUT 值下的IMD与fOUT 的关系 11220-026 –65 图26. 三种温度下的NSD与fOUT 的关系 2.0 –60 2mA 4mA 4mA 2mA –65 1.5 –70 1.0 DNL (LSB) IMD (dBc) –75 –80 –85 0.5 0 –90 0 10 20 30 40 50 60 70 80 fOUT (MHz) –1.0 11220-024 0 500 图24. 两个IOUTFS 值下的IMD与fOUT 的关系 2.0 –135 1.5 2000 2500 CODE 3000 3500 4mA 2mA 1.0 –140 0.5 INL (LSB) –145 –150 4mA 2mA –155 0 –0.5 –1.0 –160 –1.5 –165 –2.0 0 10 20 30 40 50 60 70 fOUT (MHz) 80 90 11220-025 NSD (dBm/Hz) 1500 图27. 两个IOUTFS 值下的DNL –130 –170 1000 图25. 两个IOUTFS 值下的NSD与fOUT 的关系 –2.5 0 500 1000 1500 2000 2500 3000 3500 CODE 图28. 两个IOUTFS 值下的INL Rev. 0 | Page 15 of 36 11220-028 –100 11220-027 –0.5 –95 AD9102 术语 线性误差(积分非线性或INL) INL指实际模拟输出与理想输出的最大偏差，理想输出由 从零电平到满量程所画的直线确定。 差分非线性(DNL) DNL用于衡量数字输入代码改变1 LSB时模拟值(用满量程归 一化)的变化。 单调性 如果一个数模转换器(DAC)的输出随着数字输入的增加而 增加，或者保持不变，则认为该DAC是单调的。 失调误差 失调误差指输出电流与理想0值的偏差。对于IOUTP，当 所有输入均置0时，预期输出为0 mA。对于IOUTN，当所有 输入均置1时，预期输出为0 mA。 增益误差 增益误差指实际输出范围与理想输出范围的差异。所有输 入均置1时的输出减去所有输入均置0时的输出便得到实际 范围。理想增益利用实测VREF计算。因此，增益误差不包 括基准源的影响。 电源抑制 电源抑制衡量电源从最小额定电压变为最大额定电压时， 满量程输出的最大变化。 建立时间 建立时间指输出达到并保持在以最终值为中心的规定误差 范围内所需的时间，从输出跃迁开始时测量。 毛刺脉冲 DAC的非对称开关时间会产生不良输出瞬变，该瞬变用毛 刺脉冲予以量化，定义为毛刺的面积，用pV-s表示。 无杂散动态范围(SFDR) SFDR表示指定带宽内输出信号与峰值杂散信号的均方根幅 值之差，用分贝(dB)表示。 噪声谱密度(NSD) 噪声谱密度是指DAC执行转换并产生输出信号音时，归一 化到1 Hz带宽的平均噪声功率。 输出顺从电压 输出顺从电压范围指电流输出DAC输出端的容许电压范 围。超出最大限值工作可能会引起输出级饱和或击穿，导 致非线性性能。 温度漂移 温度漂移衡量环境温度(25°C)值与TMIN或TMAX值之间的最大 变化范围。失调和增益漂移用每摄氏度(°C)满量程范围 (FSR)的 ppm表 示 。 基 准 电 压 漂 移 用 每 摄 氏 度 ppm表 示 (ppm/°C)。 Rev. 0 | Page 16 of 36 AD9102 FSADJ CAL_SENSE REFIO RESET SCLK SPI INTERFACE 10kΩ AGND BAND GAP RSET1 16kΩ IREF 100µA DDS CONSTANT DAC TIMERS + STATE MACHINE RANDOM START DELAY SAWTOOTH STOP ADDR START ADDR DAC CLOCK SDO/SDI2/DOUT 1V AD9102 TRIGGER SDIO CS 工作原理 DAC GAIN ADDRESS OFFSET IOUTP IOUTN AVDD1 AVDD2 SRAM PHASE TUNING WORD DDS DAC CLOCK DDS 1.8V LDO CLOCK DIST 11220-029 CLKN CLKP CLKGND CLDO CLKVDD DGND DLDO2 DLDO1 DVDD 1.8V LDOs 图29. AD9102功能框图 图29为AD9102的功能框图。AD9102有一个14位电流输出 DAC。 内置一个片内带隙基准电压源。当然，也可以使用片外基 准电压源。满量程DAC输出电流(也称为增益)受电流IREF控 制。IREF是流经IREF电阻的电流。IREF设置电阻可以在片内 或片外，由用户酌情决定。使用片内RSET电阻时，可以利 用内置自动增益校准功能来提高DAC增益精度。自动校准 可以采用片内基准电压源或外部REFIO电压工作。自动增 益校准的程序见下文。 AD9102有如下电源轨：AVDD用于模拟电路，CLKVDD/ CLKLDO用于时钟输入接收器，DVDD/DLDO1/DLDO2用 于 数 字 I/O和 片 内 数 字 数 据 速 率 。 AVDD、 DVDD和 CLKVDD的标称值可以介于1.8 V到3.3 V。DLDO1、DLDO2和 CLDO以1.8 V工作。如果DVDD = 1.8 V，应将DLDO1和 DLDO2连接到DVDD，并禁用片内LDO。这种情况下，所 有三个电源均由外部提供。如果CLKVDD = 1.8 V，应将 CLKVDD连接到CLDO，并使能片内LDO。 14位DAC的数字信号输入由片内数字波形发生源产生。14位 样本以CLKP/CLKN采样速率从数字数据路径输入DAC。 该数据路径包括增益和失调校正以及数字波形源选择复用 器。波形源包括：SRAM、直接数字频率合成器(DDS)、由 SRAM数据调制的DDS输出幅度、锯齿发生器、直流常数 和伪随机序列发生器。源选择复用器输出的波形具有可编 程模式特性。波形可以设置为连续式、连续脉冲式(固定模 式周期，每个模式周期具有固定的起始延迟)或有限脉冲式 (输出指定数量的模式周期，然后模式停止)。 脉冲式波形(有限或连续)具有编程设定的模式周期和起始 延迟。波形在各脉冲周期的模式周期开始和起始延迟之后 提供。 通过SPI端口将数据载入SRAM，以及对器件内部的所有控 制寄存器进行编程。 Rev. 0 | Page 17 of 36 AD9102 SPI端口 写入片内SRAM AD9102提供一个灵活的同步串行通信(SPI)端口，可以很 方便地与ASIC、FPGA、工业标准微控制器接口。此接口 可进行读/写操作，访问所有AD9102配置寄存器和片内 SRAM。其数据速率可以达到表3和表4列出的SCLK时钟 速度。 AD9102内置一个4096 × 12 SRAM。SRAM地址空间是AD9102 SPI地址映射的0x6000至0x6FFF。 双SPI写入SRAM 利用图32所示的SPI访问模式，写入数据到整个SRAM的时 间可以减半。SDO/SDI2/DOUT线变成第二串行数据输入 线，使得片内SRAM的更新速率可以加倍。这种模式下， SDO/SDI2/DOUT是只读线。写入整个SRAM所需的时间为 (2 + 2 × 4096) × 8/(2 × fSLCK)秒。 SPI接口用作标准同步串行通信端口。CS是低电平有效片 选信号。当CS变为有效时，SPI地址和数据传输即开始。 SPI主器件通过SDIO提供的第一位是读写指示位(高电平表 示读操作，低电平表示写操作)。随后15位是初始寄存器地 址。如果CS在第一个数据字之后仍然保持低电平，SPI端 口将自动递增寄存器地址，写入或读取一组连续地址。 COMMAND CYCLE DATA TRANSFER CYCLE D10 D00 D0N + 1 D0M – 1 D15M – 2 配置寄存器更新程序 大部分SPI可访问寄存器是双缓冲型。在模式产生期间， 一个有效寄存器集控制AD9102的操作。一组阴影寄存器存 储更新的寄存器值。寄存器更新值可以随时写入。配置更 新完成时，用户写入1到RAMUPDATE寄存器的UPDATE 位。UPDATE位指示该寄存器集准备好将阴影寄存器内容 传输到有效寄存器。AD9102在下次模式发生器关闭时自动 执行此传输。该程序不适用于4k × 14 SRAM。关于SRAM 更新程序，请参阅SRAM部分。 11220-030 D00 D10 D20 D30 D13N D14N A0 D15N A1 A2 A13 A14 R/W SCLK 图30. 串行寄存器接口时序(MSB优先写操作，3线SPI) 当此命令字节的第一位是逻辑高电平(R/W位 = 1)时，SPI命 令为读操作。这种情况下，数据从SPI端口输出，如图31和 图33所示。CS引脚变为高电平后，SPI通信结束。 COMMAND CYCLE CS DATA TRANSFER CYCLE 11220-031 D00 D10 D20 D30 D13 N D14 N D15 N A0 A1 A2 A13 A14 R/W SCLK 图31. 串行寄存器接口时序(MSB优先读操作，3线SPI) WRITE READ CS 图33. 串行寄存器接口时序(MSB优先读操作，4线SPI) Rev. 0 | Page 18 of 36 11220-032 D00 D10 D15N – 2 D0N – 1 D0N D15N – 1 A0 A1 D15N SDO/ SDI2/ DOUT A2 A13 A14 R/W D0 D1 D15 A0 A1 A2 A13 SDIO A14 SCLK R/W SDIO D1N + 1 D0N – 1 D15N – 2 D0N D0M 图32. 双SPI写入SRAM CS SDIO WAVEFORM PATTERN DATA 11220-033 WAVEFORM PATTERN ADDRESS2 = M D15M – 1 WAVEFORM PATTERN DATA D15M SDO/ SDI2/ DOUT 当此命令字节的第一位是逻辑低电平(R/W位 = 0)时，SPI命 令为写操作。这种情况下，SDIO仍为输入，参见图30。 D15N – 1 A0 D15N A1 A2 A13 A14 R/W WAVEFORM PATTERN ADDRESS1 = N A0 DB1 A1 A1 DB2 A2 A2 … … A13 DB12 A12 A14 DB13 A13 SDIO LSB DB0 A0 R/W = 0 ALWAYS DB14 A14 WAVEFORM DATA TO BE WRITTEN SCLK 表12. 命令字 MSB DB15 R/W SET WAVEFORM ADDRESS TO BE READ/WRITTEN CS AD9102 DAC传递函数 表13总结了基准电压源连接和编程。 AD9102 DAC提供差分电流输出IOUTP/IOUTN。 表13. 基准电压源操作 DAC输出电流通过下式计算： 基准电压源模式 内部 外部 14 IOUTP = IOUTFS × DAC INPUT CODE/2 (1) IOUTN = IOUTFS × ((214 − 1) − DAC INPUT CODE)/214 (2) 其中，DAC INPUT CODE = 0至214 − 1。满量程电流或DAC 增益IOUTFS是IREF的32倍。 IOUTFS = 32 × IREF (3) 其中，IREF = VREFIO/RSET。 IREF是流经IREF电阻的电流。IREF电阻可以在片内或片外，由 用户酌情决定。使用片内RSET电阻时，可以利用内置自动 增益校准功能来提高DAC增益精度。 模拟电流输出 使用外部基准电压源时，建议将外部基准电压源施加于 REFIO引脚。 内部VREFIO编程 内部REFIO电平可编程。 使用内部基准电压源时，寄存器0x03的低6位BGDR域用于 调整VREFIO电平，将REFIO上的标称带隙电压增加或减少 20%。FSADJ电阻上的电压会跟踪此变化。因此，IREF也会 产生同样的变化。图35显示VREFIO与BGDR码之间的关系， 片内基准电压源的默认电压(BGDR = 0x00)为1.04 V。 DAC输出以差分方式连接到放大器或变压器时，可实现最 佳线性度和噪声性能。这种配置可抑制DAC输出端的共模 信号。 设置IOUTFS DAC增益 1.30 1.25 1.20 1.15 VREF (V) 要达到表1和表2给出的性能标准，必须遵守这些表格中列 出的输出顺从电压要求。 如公式3所示，DAC增益(IOUTFS)是REFIO端基准电压和RSET 的函数。 1.05 1.00 0.90 默认情况下，片内基准电压源上电且可用。使用片内基准 电压源时，REFIO端需要利用0.1 μF电容去耦到AGND，如 图34所示。 AD9102 VBG 1.0V REFIO RSET CURRENT SCALING x32 16 24 32 CODE 40 48 56 RSET电阻 公式3“其中”语句中的RSET既可以是内部电阻，也可以是用 户选择的板级电阻，连接到FSADJ引脚。 要使用片内RSET电阻，应将FSADJ寄存器的位15设为逻辑1。 FSADJ寄存器的位[4:0]用于手动设置片内RSET值。 许多应用要求严格的DAC增益控制。AD9102提供一个 IOUTFS自动校准程序，它只能与片内RSET电阻一起使用。基 准电压VREFIO可以是片内或片外基准电压。自动校准程序对 内部RSET值和电流IREF进行精密调整。 IOUTFS IREF 8 图35. VREFIO 电压典型值与BGDR的关系 11220-034 – 0 IOUTFS自动校准 DAC + FSADJ 0.80 11220-035 0.85 AD9102内置一个标称值1.0 V带隙基准电压源。既可以使用 该内部基准电压源，也可以用更精确的片外基准电压源取 而代之。外部基准电压源可以提供比片内带隙基准电压源 更严格的基准电压误差和/或更低的温漂。 AVSS 1.10 0.95 基准电压源 0.1µF REFIO引脚 连接0.1 μF电容 连接片外基准电压源 图34. 片内基准电压源和外部RSET 电阻 Rev. 0 | Page 19 of 36 AD9102 使用自动校准时，需要下列板级连接： 时钟输入 1. 将FSADJ引脚和CAL_SENSE引脚连接在一起。 2. 在CAL_SENSE引脚与AGND之间安装一个电阻。此 电阻的值通过下式计算： 为实现最佳DAC性能，AD9102时钟输入信号对(CLKP/ CLKN)应是极低抖动、快速上升时间的差分信号。时钟接 收器产生自己的共模电压，要求这两个输入交流耦合。 RCAL_SENSE = 32 × VREFIO/IOUTFS 图36显示了能够很好地与AD9102协作的多种ADI LVDS时钟 驱动器的建议接口。使用一个100 Ω终端电阻和两个0.1 μF 耦合电容。图38显示了与ADI差分PECL驱动器的接口。图39 显示了使用巴伦驱动CLKP/CLKN的单端转差分转换器。 0.1µF CLK+ 1. 将寄存器0x008[7:0]和寄存器0x0D[5:4]中的校准范围设置 为最小值，以便获得最佳校准。 2. 使能寄存器0x0D中的校准时钟位CAL_CLK_EN。 3. 设置寄存器0x0D中的校准时钟分频比位CAL_CLK_DIV [2:0]。默认值为512。 4. 将寄存器0x0D的CAL_MODE_EN位设置为逻辑1。 5. 将寄存器0x0E的START_CAL位设置为逻辑1。随机开始 校准比较器、RSET和增益。 6. 器件校准时，寄存器0x0D中的CAL_MODE标志位变为 逻辑1。校准完成时，寄存器0x0E中的CAL_FIN标志位 变为逻辑1。 7. 将寄存器0x0E的START_CAL位设置为逻辑0。 8. 校准完成后，验证寄存器0x0D中的上溢和下溢标志位未 置1(位[14:8])。如果有标志位置1，应将相应的校准范围 更改为下一个较大的范围，并从步骤5重新开始。 9. 如果无标志位置1，则分别读取DACRSET和DACAGAIN 寄存器中的DAC_RSET_CAL和DAC_GAIN_CAL值，并 将其写入对应的DAC_RSET和DAC_GAIN寄存器域。 10.将 寄 存 器 0x0D的 CAL_MODE_EN位 和 校 准 时 钟 位 CAL_CLK_EN复位至逻辑0，禁用校准时钟。 11. 将寄存器0x0D的CAL_MODE_EN位设置为逻辑0。这将 把RSET和增益控制复用器指向常规寄存器。 12. 禁用寄存器0x0D中的校准时钟位CAL_CLK_EN。 要复位校准，可发送脉冲使寄存器0x0D的CAL_RESET位 先变为逻辑1再变为逻辑0，发送脉冲至RESET引脚，或发 送脉冲至SPICONFIG寄存器的RESET位。 0.1µF CLKP CLK 0.1µF CLK– 100Ω LVDS DRIVER CLKN CLK 50Ω* AD9102 0.1µF 50Ω* 11220-036 要执行自动校准，必须执行下列步骤： AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515/ AD9516/AD9518 *50Ω RESISTORS ARE OPTIONAL. 图36. 差分LVDS时钟输入 在模拟输出信号频率较低的应用中，AD9102时钟输入可以 利用单端CMOS信号驱动。图37显示了这种接口。CLKP引 脚直接由CMOS门电路驱动，CLKN引脚则通过与39 kΩ电阻 并联的0.1 μF电容旁路至地。可选电阻为串联端接电阻。 0.1µF CLK+ CLK 50Ω AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515/ AD9516/AD9518 CMOS DRIVER CLKP OPTIONAL 100Ω CLK 0.1µF AD9102 CLKN 39kΩ 0.1µF 11220-037 自动校准使用内部时钟。此校准时钟等于DAC时钟除以寄 存器0x0D的CAL_CLK_DIV位所选择的分频系数。每个校 准 周 期 介 于 4到 512个 DAC时 钟 周 期 之 间 ， 具 体 取 决 于 CAL_CLK_DIV[2:0]的值。校准时钟的频率应小于500 kHz。 图37. 单端1.8 V CMOS采样时钟 AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515/ AD9516/AD9518 0.1µF CLK+ 0.1µF CLK– 50Ω* 0.1µF CLKP CLK 100Ω PECL DRIVER CLKN CLK 50Ω* 240Ω 240Ω *50Ω RESISTORS ARE OPTIONAL. 图38. 差分PECL采样时钟 Rev. 0 | Page 20 of 36 AD9102 0.1µF 11220-038 其中，IOUTFS为目标满量程电流。 AD9102 Mini-Circuits® ADT1-1WT, 1:1Z 0.1µF 0.1µF XFMR CLK+ • 重复有限次数的周期性脉冲串与无限重复的脉冲串大致 相同，区别在于波形是在有限数量的连续模式周期中 输出。 CLKP 50Ω AD9102 0.1µF TRIGGER 11220-039 CLKN SCHOTTKY DIODES: HSM2812 PATTERN EXECUTED PATTERN EXECUTED PATTERN EXECUTED 图39. 变压器耦合时钟 PATTERN_PERIOD DAC输出时钟沿 START_DLY 通过配置CLOCKCONFIG寄存器(0x02)的DAC_INV_CLK位， DAC可以在CLKP/CLKN时钟输入的上升沿或下降沿输出 样本。此功能将DAC输出时序分辨率设置为1/(2 × fCLKP/CLKN)。 11220-040 DAC DATA @ STOP_ADDR DATA @ START_ADDR 图40. 所有DAC的周期性脉冲串输出 产生信号模式 在可编程模式发生器的控制下，AD9102可以产生三类信号 模式。 模式发生器编程 • 连续波形 • 无限重复的周期性脉冲串波形 • 重复有限次数的周期性脉冲串波形 图40显示各DAC输出端观察到的周期性脉冲串波形。波形 在各模式周期中产生。起始延迟(START_DLY)是指各模式 周期的开始与波形的开始之间的延迟时间。DAC波形是一 个数字信号，存储在SRAM中，并乘以DAC数字增益系 数。SRAM数据利用DAC地址计数器读取。 RUN位 设置模式周期 将PAT_STATUS寄存器(0x1E)的RUN位置1，AD9102即准 备产生模式。此位清0将关断模式发生器，如图43所示。 TRIGGER 引脚 TRIGGER引脚上的下降沿启动模式产生。如果RUN位置1， 则TRIGGER引脚的下降沿启动模式产生。如图41所示，在 TRIGGER引脚下降沿之后的若干CLKP/CLKN时钟周期， 模式发生器进入模式开启状态。此延迟通过PATTERN_ DELAY位域设置。 TRIGGER引脚的上升沿请求终止模式产生，参见图42。 使用两个寄存器位域来设置模式周期。PAT_TIMEBASE寄 存器的PAT_PERIOD_BASE域设置每个PATTERN_PERIOD LSB的CLKP/CLKN时钟数。PATTERN_PERIOD通过PAT_ PERIOD寄存器设置。最长模式周期为65,535 × 16/fCLKP/N。 设置波形起始延迟基数 波形起始延迟基数通过PAT_TIMEBASE寄存器的START_ DELAY_BASE位(寄存器0x28[3:0])设置。START_ DELAY寄 存器(0x5C)详见“DAC输入数据路径”部分。起始延迟基数 决定每个START_DELAY LSB有多少CLKP/CLKN时钟周期。 PATTERN位(只读) RUN BIT 当PAT_STATUS寄存器的只读位PATTERN置1时，表示模 式发生器处于模式开启状态。0表示模式发生器处于模式 关闭状态。 tDLY = PATTERN_DELAY VALUE + 1 tSU PATTERN STARTS TRIGGER 模式类型 CLKP/ CLKN PATTERN GENERATOR STATE Rev. 0 | Page 21 of 36 PATTERN GENERTAOR OFF PATTERN GENERTAOR ON 图41. TRIGGER引脚驱动的模式开始和模式延迟 11220-041 • 在模式发生器的模式开启状态期间，DAC输出连续波 形。连续波形忽略模式周期。 • 无限重复的周期性脉冲串是在各模式周期期间输出的一 次性波形。只要模式发生器处于模式开启状态，模式周 期就会一个接一个出现。 AD9102 模式周期重复控制器 tSU PAT_TYPE寄存器的PATTERN_RPT位(寄存器0x1F[0])控制 模式输出是自动重复(无限周期性脉冲串重复)，还是连续 重复一定的次数(由寄存器0x2B的DAC_REPEAT_CYCLE位 指定)。后者是重复有限次数的周期性脉冲串。 TRIGGER CLKP/ CLKN PATTERN GENERATOR STATE PATTERN ON DDS周期数 PATTERN OFF DAC输入数据路径用正弦波周期数确定DDS输出正弦波的 脉冲宽度。该周期数通过DDS_CYC寄存器设置。 11220-042 PATTERN STOPS DDS相移 DAC输入数据路径可以使单个公共DDS的输出发生相移。 该相移通过DDS_PHASE域设置。 图42. 触发上升沿驱动的模式停止 RUN BIT DOUT功能 在AD9102 DAC驱动高压放大器(例如超声传感器阵列元件 驱动器信号链)的应用中，可能需要在相对于AD9102 DAC 输出波形的精确时间点开启和关闭各放大器。SDO/SDI2/ DOUT引脚可用来实现此功能。 CLKP/ CLKN PATTERN ON PATTERN OFF PATTERN STOPS 11220-043 PATTERN GENERATOR STATE 图43. RUN位驱动的模式停止 DAC输入数据路径 DAC数据路径的时序由模式发生器控制。数据路径包括波 形选择器、波形重复控制器、RAM输出和DDS输出乘法器 (RAM输出可以对DDS输出进行幅度调制)、DDS周期计数 器、DAC数字增益乘法器和DAC数字偏移加法器。 DAC数字增益乘法器 样本在前往DAC的路上，会乘以一个范围为±2.0的12位增 益系数。这些增益值通过DAC_DGAIN寄存器(0x35)设置。 DAC数字偏移加法器 DAC输入样本与一个12位直流偏移值相加。该直流偏移值 通过DACDOF寄存器(0x25)设置。 手动控制DOUT 如果DOUT_CONFIG寄存器(0x2D)的DOUT_MODE位为0， 就可以使用该寄存器的DOUT_VAL位开启或关闭DOUT。 模式发生器控制DOUT 图44显示模式发生器控制的DOUT脉冲的上升沿。图45显 示下降沿。模式发生器控制DOUT通过设置DOUT_MODE 位 = 1来设置。然后，通过DOUT_START寄存器(0x2C)设置 起始延迟，并通过DOUT_CONFIG寄存器的DOUT_ STOP 位设置停止延迟。 当DOUT_START[15:0] CLKP/CLKN在输入TRIGGER引脚的 信号下降沿之后循环时，DOUT变为高电平。只要模式一 直产生，DOUT就会保持高电平。当DOUT_STOP[3:0] CLKP/CLKN在导致模式产生停止的时钟沿之后循环时， DOUT变为低电平。 DAC波形选择器 波形选择器输入包括： • • • • • • SPI接口需要配置为3线模式(图30和图31)，这可通过设置 SPICONFIG寄存器(0x00)的SPI3WIRE或SPI3WIREM位来实 现。当SPICONFIG寄存器的SPI_DRV或SPI_DRVM位设为 逻辑1时，SDO/SDI2/DOUT引脚提供DOUT功能。 锯齿发生器输出 伪随机序列发生器输出 直流常数发生器输出 脉冲式相移DDS正弦波输出 RAM输出 脉冲式相移DDS正弦波输出幅度，由RAM输出调制 DAC的波形选择通过设置WAV_CONFIG寄存器(0x27)实现。 Rev. 0 | Page 22 of 36 AD9102 当SRAM积极参与模式产生时(RUN = 1)，AD9102允许对 SRAM进行SPI读写访问，但有一些限制。 DOUT DELAY = DOUT_START[15:0] CLKP/CLKN CYCLES tSU 用于SRAM的SPI端口地址空间为0x6000至0x6FFF。 TRIGGER 可 以 利 用 图 30至 图 32所 示 的 任 意 SPI工 作 模 式 访 问 SRAM。使用图31和图33所示的SPI工作模式，可以在(2 + 2 × 4096) ×8/fSLCK秒内写入整个SRAM。 CLKP/ CLKN 当PAT_STATUS寄存器RUN位 =1(模式产生使能)时，利用 SRAM地 址 计 数 器 读 取 数 据 。 地 址 计 数 器 具 有 START_ ADDR(起始地址)和STOP_ADDR(停止地址)。在各模式周 期，数据在START_DELAY时间之后从SRAM读出，同时 各地址计数器递增。 11220-044 图44. DOUT启动序列 PATTERN STOPS PATTERN GENERATOR STATE PATTERN ON 当PAT_STATUS寄存器RUN位 = 1(模式产生使能)时，可以 通过SPI端口写入或读出START_ADDR和STOP_ADDR定义 的地址范围以外的SRAM数据。 PATTERN OFF CLKP/CLKN DOUT DELAY = DOUT_STOP[3:0] CLKP/CLKN CYCLES 11220-045 递增模式产生模式SRAM地址计数器 DOUT 图45. DOUT停止序列 直接数字频率合成器(DDS) DDS以其调谐字输入决定的频率产生正弦波。该调谐字为 24位宽。DDS调谐分辨率为f CLKP/N /2 24 。DDS输出频率为 DDS_TW × fCLKP/N/224。 DDS调 谐 字 可 通 过 两 种 方 法 设 置 。 对 于 固 定 频 率 ， DDSTW_MSB和DDSTW_LSB位域设置为常数。如果DDS 的频率需要在各模式周期内改变，则SRAM中存储的一系 列值与选择的DDSTW_MSB位组合成调谐字。 SRAM AD9102 4k × 14 SRAM可以包含信号样本、幅度调制模式、 DDS调谐字列表或DDS输出相位偏移字列表。只要SRAM 未积极参与模式产生(RUN位 = 0)，就可以通过SPI端口写入 和读出任何SRAM数据地址。要写入任意SRAM地址，请按 如下方式设置PAT_STATUS寄存器(0x1E)： • BUF_READ = 0 • MEM_ACCESS = 1 • RUN = 0 SRAM地址计数器可以设置为由CLKP/CLKN(默认)或DDS MSB上 升 沿 递 增 。 具 体 选 择 由 DDS_CONFIG寄 存 器 的 DDS_MSB_EN位决定。例如，当利用SRAM中的一组调谐 字从DDS产生线性跳频(chirp)波形时，可以利用DDS MSB 为地址计数器提供时钟。每个频率设置驻留一个DDS输出 正弦波周期。 锯齿发生器 通过WAV_CONFIG寄存器的PRESTORE_SEL位选择锯齿 时，锯齿发生器连接到DAC数字数据路径。 锯 齿 类 型 如 图 46所 示 ， 通 过 SAW_CONFIG寄 存 器 的 SAW_TYPE位 选 择 。 锯 齿 波 形 每 一 步 的 样 本 数 通 过 SAW_STEP位设置。 POSITIVE SAWTOOTH NEGATIVE SAWTOOTH 11220-046 DOUT TRIANGLE WAVE 要 从 任 意 SRAM地 址 读 取 数 据 ， 请 按 如 下 方 式 设 置 PAT_STATUS： • BUF_READ = 1 • MEM_ACCESS = 1 • RUN = 0 Rev. 0 | Page 23 of 36 图46. 锯齿模式 AD9102 伪随机信号发生器 当WAV_CONFIG寄存器的PRESTORE_SEL域选择伪随机 序列时，伪随机噪声发生器在各DAC输出产生一个噪声信 号。伪随机噪声信号只能以连续波形形式产生。 直流常数 当WAV_CONFIG寄存器的PRESTORE_SEL位选择常数值 时，DAC产生0.0到IOUTFS的可编程直流值。直流常数电流 只能以连续波形形式产生。 直流电流值通过写入相应DAC_CST寄存器的DAC_CONST 域来设置。 电源须知 • 当DVDD为2.5 V或更高时，可以使用1.8 V片内DLDO1和 DLDO2稳压器。如果DVDD = 1.8 V，必须将POWERCONFIG寄 存 器 的 PDN_LDO_DIG1位 和 PDN_LDO_ DIG2位置1以禁用DLDO1和DLDO2稳压器。DVDD、 DLDO1和DLDO2连接在一起。 省电功能 利用POWERCONFIG寄存器，用户可以在CLKP/CLKN输 入运行且电源开启的同时，将AD9102置于低功耗状态。通 过将POWERCONFIG寄存器的DAC_SLEEP位置1，可以将 DAC置于休眠状态。通过设置CLOCKCONFIG寄存器的 CLK_PDN位，可以开启和关闭波形发生器及DAC的时钟。 采取这些措施将使AD9102进入省电模式，详见表8。 AD9102电源轨要求参见表9。AD9102包括三个片内线性稳 压器。这些稳压器驱动的电源轨以1.8 V工作。这些稳压器 有如下使用规则需要注意： • 当CLKVDD为2.5 V或更高时，可以使用1.8 V片内CLDO 稳压器。如果CLKVDD = 1.8 V，必须将POWERCONFIG寄 存 器 的 PDN_LDO_CLK位 置 1以 禁 用 CLDO稳 压 器 。 CLKVDD和CLDO连接在一起。 Rev. 0 | Page 24 of 36 AD9102 应用 PATTERN_PERIOD 信号产生示例 START_DLY DAC DATA @ STOP_ADDR DATA @ START_ADDR 11220-050 图47显示4k × 14 SRAM中START_ADDR和STOP_ADDR所 定义地址段中存储的波形由DAC输出。该波形在各模式周 期中重复一次。在每个模式周期中，经过起始延迟后，从 SRAM读出模式。 TRIGGER 图50. 由SRAM包络调制的DDS输出幅度 PATTERN EXECUTED PATTERN EXECUTED PATTERN EXECUTED 图51和图52显示DAC产生连续波形，一个有起始延迟，另 一个没有。 PATTERN_PERIOD START_DLY START_DLY DAC 11220-051 图47. SRAM中的模式 图51. 具有起始延迟的波形 图48显示DAC产生的正弦波。DDS以设定的频率产生正弦 波。DAC输入数据路径的起始延迟和要输出的正弦波周期 数通过编程设置。 DAC 图52. 无起始延迟的波形 PATTERN_PERIOD START_DLY 图53显示一个利用SRAM中存储的一组DDS调谐字产生的 FSK调制信号。SRAM地址计数器由DDS输出MSB的上升沿 递增。 #CYCLES 11220-048 DAC 11220-052 DATA @ STOP_ADDR 11220-047 DAC DATA @ START_ADDR 图48. 模式周期中的脉冲式正弦波 图49显示DAC在连续模式周期(具有一定起始延迟)中产生 的锯齿波形。 SYMBOL0 SYMBOL1 SYMBOL2 SYMBOL3 SYMBOL4 SYMBOL5 RAM WORD 0 1 RAM WORD 2 3 RAM WORD 4 5 RAM WORD 6 7 RAM WORD 8 9 RAM WORD 10 11 DAC 11220-053 PATTERN_PERIOD START_DLY 图 53. FSK调制信号 11220-049 DAC 图49. 模式周期中的脉冲式锯齿波形 图50显示DAC输出一个由幅度包络调制的正弦波。正弦波 由DDS产生，幅度包络存储在SRAM中。起始延迟和数字 增益系数应用于DAC输入数据路径。 Rev. 0 | Page 25 of 36 AD9102 寄存器映射 表14. 寄存器小结 Bits Bit 7 Bit 6 Bit 5 [15:8] LSBFIRST SPI3WIRE RESET [7:0] RESERVED[7:6] DOUT_ENM POWERCONFIG [15:8] RESERVED Bit 4 DOUBLESPI SPI_DRVM 寄存器 名称 0x00 SPICONFIG 0x01 [7:0] 0x02 0x0C CLOCKCONFIG [15:8] [7:0] REFADJ [15:8] [7:0] DACAGAIN [15:8] [7:0] DACRANGE [15:8] [7:0] DACRSET [15:8] 0x0D CALCONFIG 0x03 0x07 0x08 0x1D 0x1E 0x1F 0x20 0x25 0x27 0x28 0x29 0x2B 0x2C 0x2D 0x31 0x35 0x37 COMPOFFSET RAMUPDATE PAT_STATUS DIS_DCLK REF_EXT RESERVED CLK_PDN EPS DAC_DGAIN SAW_CONFIG 0x38 to RESERVED 0x3D 0x3E DDS_TW32 [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] Bit 0 RESERVED[9:8] SPI3WIREM LSBFIRSTM DIG2_LDO_ PDN_LDO_ STAT CLK RESERVED DIS_CLK DAC_INV_CLK RESERVED[15:8] RESERVED RESERVED 0x0000 RW 0x0000 RW 0x0000 RW DAC_RSET_CAL RESERVED COMP_ COMP_ RSET_CAL_ OFFSET_OF OFFSET_UF OF COMP_CAL_RNG CAL_MODE_ EN RSET_CAL_UF CAL_CLK_EN 0x000A RW DAC_RSET CAL_RESET GAIN_CAL_ GAIN_CAL_UF OF CAL_CLK_DIV COMP_OFFSET_CAL CAL_FIN RESERVED[15:8] RESERVED[7:1] RESERVED[15:8] BUF_READ TART_CAL 0x0000 UPDATE 0x0000 RW MEM_ ACCESS PATTERN RESERVED[15:8] RESERVED[7:1] PATTERN_DELAY[15:8] PATTERN_DELAY[7:0] DAC_DIG_OFFSET[15:8] RUN 0x0000 RW PATTERN_RPT 0x000E RW 0x0000 RW DAC_DIG_OFFSET[7:5] RESERVED RESERVED PRESTORE_SEL RESERVED RESERVED RESERVED PAT_PERIOD_BASE 0x0000 RW CH_ADD WAVE_SEL HOLD START_DELAY_BASE 0x0111 RW PATTERN_PERIOD[15:8] PATTERN_PERIOD[7:0] RESERVED DAC_REPEAT_CYCLE DOUT_START[15:8] DOUT_START[7:0] RESERVED[15:8] RESERVED[7:6] DOUT_VAL 0x0000 RW 0x0000 RW RESERVED RESERVED[7:4] 0x0000 RW DAC_GAIN_RNG RESERVED DAC_ RSET_EN 复位值 RW 0x0000 RW 0x0000 RW BGDR DAC_GAIN_CAL DAC_GAIN RESERVED PAT_TYPE DAC_CST Bit 1 RESERVED CAL_ MODE [15:8] RESERVED [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] PATTERN_DLY [15:8] [7:0] DACDOF [15:8] [7:0] WAV_CONFIG [15:8] [7:0] [15:8] PAT_ TIMEBASE [7:0] PAT_PERIOD [15:8] [7:0] DAC_PAT [15:8] [7:0] DOUT_START [15:8] [7:0] [15:8] DOUT_ CONFIG [7:0] CLK_SLEEP REF_PDN RESERVED[7:6] RESERVED RESERVED [7:0] [15:8] RESERVED [7:0] 0x0E PDN_LDO_ PDN_LDO_ DIG1 DIG2 Bit 3 Bit 2 SPI_DRV DOUT_EN DOUBLESPIM RESETM CLK_LDO_STAT DIG1_LDO_ STAT DAC_SLEEP 0x8000 RW 0x0101 RW 0x0003 RW 0x0000 RW DOUT_STOP DOUT_ MODE DAC_CONST[15:8] DAC_CONST[7:5] 0x0000 RW RESERVED DAC_DIG_GAIN[15:8] DAC_DIG_GAIN[7:5] 0x0000 RW RESERVED RESERVED SAW_STEP RESERVED SAW_TYPE 0x0000 RW RESERVED [15:8] [7:0] DDSTW_MSB[15:8] DDSTW_MSB[7:0] Rev. 0 | Page 26 of 36 0x0000 RW AD9102 0x3F DDS_TW1 0x43 DDS_PW 0x44 TRIG_TW_SEL 0x45 0x47 0x5C 0x5D 0x5E 0x5F 0x60 DDS_CONFIG [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] DDSTW_LSB RESERVED DDS_PHASE[15:8] DDS_PHASE[7:0] RESERVED[15:8] RESERVED[7:2] [15:8] [7:0] RESERVED [15:8] RESERVED [7:0] START_DELAY [15:8] [7:0] START_ADDR [15:8] [7:0] STOP_ADDR [15:8] [7:0] DDS_CYC [15:8] [7:0] CFG_ERROR [15:8] [7:0] RESERVED TW_RAM_ CONFIG 0x6000 SRAM_DATA 至 0x6FFF [15:8] [7:0] 0x0000 RW 0x0000 RW 0x0000 RW TRIG_DELAY_ EN RESERVED DDS_COS_EN RESERVED 0x0000 RW DDS_MSB_ PHASE_MEM_ EN EN RESERVED TW_MEM_EN 0x0000 RW TW_MEM_SHIFT START_DELAY[15:8] START_DELAY[7:0] START_ADDR[15:8] START_ADDR[7:5] 0x0000 RW 0x0000 RW RESERVED STOP_ADDR[15:8] STOP_ADDR[7:5] 0x0000 RW RESERVED DDS_CYC[15:8] DDS_CYC[7:0] ERROR_CLEAR RESERVED RESERVED DOUT_START_ PAT_DLY_ DOUT_START_ PERIOD_ ODD_ADDR_ LG_ERR SHORT_ERR SHORT_ERR SHORT_ERR ERR RESERVED SRAM_DATA[11:8] SRAM_DATA[7:0] Rev. 0 | Page 27 of 36 0x0001 RW 0x0000 R MEM_READ_ ERR N/A RW AD9102 寄存器描述 SPI控制寄存器(SPICONFIG，地址0x00) 表15. SPICONFIG的位功能描述 位 15 位的名称 LSBFIRST 设置 0 1 14 SPI3WIRE 0 1 13 RESET 0 1 12 DOUBLESPI 0 1 11 SPI_DRV 0 1 10 DOUT_EN 0 1 [9:6] 5 4 2 1 0 1 保留 DOUT_ENM1 SPI_DRVM1 DOUBLESPIM1 RESETM1 SPI3WIREM1 LSBFIRSTM1 描述 选择LSB优先。 符合SPI标准的MSB优先(默认)。 符合SPI标准的LSB优先。 选择SPI使用3线还是4线接口。 4线SPI。 3线SPI。 执行SPI和控制器的软件复位，重新加载默认寄存器值，寄存器0x00除外。 正常状态。 复位0x0000之外的寄存器映射。 双SPI数据线。 SPI端口只有1条数据线，可用作3线或4线接口。 SPI端口有2条双向数据线，定义一个伪双3线接口，其中CS和SCLK由两个端口 共享。此模式仅用于RAM数据读取或写入。 SPI输出的驱动能力加倍。 单倍SPI输出驱动能力。 双倍SPI输出驱动能力。 使能SDO/SDI2/DOUT引脚的DOUT信号。SDO/SDI2功能输入/输出。 DOUT功能输出。 使能SDO/SDI2/DOUT引脚的DOUT信号。 SPI输出的驱动能力加倍。 双SPI数据线。 执行SPI和控制器的软件复位，重新加载默认寄存器值，寄存器0x00除外。 选择SPI使用3线还是4线接口。 选择LSB优先。 复位值 访问类型 0x0 RW 0x0 RW 0x0 RW 0x0 RW 0x0 RW 0x0 RW 0x0 0x0 0x0 0x0 0x0 RW RW RW RW RW RW RW SPICONFIG[10:15]必须设置为SPICONFIG[5:0]的镜像，以便在LSBFIRST位设置错误时能够轻松恢复SPI操作。(Bit 15 = Bit 0，Bit 14 = Bit 1，Bit 13 = Bit 2，Bit 12 = Bit 3， Bit 11 = Bit 4，Bit 10 = Bit 5) 电源状态寄存器(POWERCONFIG，地址0x01) 表16. POWERCONFIG的位功能描述 位 [15:12] 11 10 9 8 7 6 5 4 3 2 1 0 位的名称 保留 CLK_LDO_STAT DIG1_LDO_STAT DIG2_LDO_STAT PDN_LDO_CLK PDN_LDO_DIG1 PDN_LDO_DIG2 REF_PDN REF_EXT DAC_SLEEP 保留 保留 保留 设置 描述 表示CLKVDD LDO开启的只读标志。 表示DVDD1 LDO开启的只读标志。 表示DVDD2 LDO开启的只读标志。 禁用CLKVDD LDO。需要外部电源。 禁用DVDD1 LDO。需要外部电源。 禁用DVDD2 LDO。需要外部电源。 关断片内REFIO。 始终置为0。 禁用DAC输出电流。 禁用DAC2输出电流。 禁用DAC3输出电流。 禁用DAC4输出电流。 Rev. 0 | Page 28 of 36 复位值 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 访问类型 RW R R R RW RW RW RW RW RW RW RW RW AD9102 时钟控制寄存器(CLOCKCONFIG，地址0x02) 表17. CLOCKCONFIG的位功能描述 位 [15:12] 11 10 9 8 7 6 5 位的名称 保留 DIS_CLK 保留 保留 RESERVED DIS_DCLK CLK_SLEEP CLK_PDN 4 EPS 3 DAC_INV_CLK [2:0] 保留 设置 描述 禁用时钟分配模块的DAC输出的模拟时钟。 禁用时钟分配模块的DAC3输出的模拟时钟。 禁用时钟分配模块的DAC4输出的模拟时钟。 禁用内核数字模块的时钟。 使能极低功耗时钟模式。 禁用并关断主时钟接收器。器件中无任何时钟有效。 使能省电模式。启用时钟接收器的低功耗选项，但DAC时钟上升沿仍 保持低抖动性能。DAC时钟下降沿的性能明显降低。 使用此位时无法使用EPS。反转DAC内核1中的时钟时，DAC更新时序 发生180°相移。 复位值 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 访问类型 RW RW RW RW RW RW RW RW 0x0 RW 0x0 RW 0x0 RW 复位值 0x000 0x00 访问类型 RW RW 复位值 0x0 0x00 0x0 0x00 访问类型 RW R RW RW 复位值 0x00 0x0 访问类型 RW RW 基准电阻寄存器(REFADJ，地址0x03) 表18. REFADJ的位功能描述 位 [15:6] [5:0] 位的名称 保留 BGDR 设置 描述 调整片内REFIO电平(参见图35)。 DAC模拟增益寄存器(DACAGAIN，地址0x07) 表19. DACAGAIN的位功能描述 位 15 [14:8] 7 [6:0] 位的名称 保留 DAC_GAIN_CAL 保留 DAC_GAIN 设置 描述 DAC模拟增益校准输出；只读 非校准模式下的DAC模拟增益控制，二进制补码 DAC模拟增益范围寄存器(DACRANGE，地址0x08) 表20. DACRANGE的位功能描述 位 [15:2] [1:0] 位的名称 保留 DAC_GAIN_RNG 设置 描述 DAC增益范围控制。 Rev. 0 | Page 29 of 36 AD9102 FSADJ寄存器(DACRSET，地址0x0C) 表21. DACRSET的位功能描述 位 15 位的名称 DAC_RSET_EN [14:13] [12:8] [7:5] [4:0] 保留 DAC_RSET_CAL 保留 DAC_RSET 设置 描述 要写入，使能DAC的内部RSET电阻。要读取，在校准模式期间 使能DAC 1的RSET。 复位值 0x0 访问类型 RW 0x0 0x00 0x0 0x0A RW R RW RW 复位值 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 0x0 访问类型 RW R R R R R R RW R RW RW RW RW 比较器的失调校准结果。 复位值 0x0 0x00 访问类型 RW R 表示校准已完成的只读标志。 启动校准周期。 0x00 0x0 0x0 RW R RW 复位值 0x0000 0x0 访问类型 RW RW 校准后DAC的RSET电阻值的数字控制；只读。 设置DAC中RSET电阻值的数字控制。 校准寄存器(CALCONFIG，地址0x0D) 表22. CALCONFIG的位功能描述 位 15 14 13 12 11 10 9 8 7 6 [5:4] 3 [2:0] 位的名称 设置 保留 COMP_OFFSET_OF COMP_OFFSET_UF RSET_CAL_OF RSET_CAL_UF GAIN_CAL_OF GAIN_CAL_UF CAL_RESET CAL_MODE CAL_MODE_EN COMP_CAL_RNG CAL_CLK_EN CAL_CLK_DIV 描述 补偿失调校准值上溢。 补偿失调校准值下溢。 RSET校准值上溢。 RSET校准值下溢。 增益校准值上溢。 增益校准值下溢。 发送脉冲使此位先变为高电平再变为低电平，将复位校准结果。 表示正在使用校准的只读标志。 使能增益校准电路。 失调校准范围。 使能校准电路的校准时钟。 设置从DAC时钟到校准时钟的分频器。 补偿失调寄存器(COMPOFFSET，地址0x0E) 表23. COMPOFFSET的位功能描述 位 15 [14:8] [7:2] 1 0 位的名称 保留 COMP_OFFSET_CA L RESERVED CAL_FIN START_CAL 设置 描述 更新模式寄存器(RAMUPDATE，地址0x1D) 表24. RAMUPDATE的位功能描述 位 [15:1] 0 位的名称 保留 UPDATE 设置 描述 用新配置更新所有SPI设置(自清零)。 Rev. 0 | Page 30 of 36 AD9102 命令/状态寄存器(PAT_STATUS，地址0x1E) 表25. PAT_STATUS的位功能描述 位 [15:3] 3 2 1 0 位的名称 保留 BUF_READ MEM_ACCESS PATTERN RUN 设置 描述 回读更新缓冲器。 使能存储器SPI访问。 正在播放的模式的状态，只读。 允许产生模式，触发后停止模式。 复位值 0x000 0x0 0x0 0x0 0x0 访问类型 RW RW RW R RW 复位值 0x0000 0x0 访问类型 RW RW 复位值 0x000E 访问类型 RW 复位值 0x0000 0x0 访问类型 RW RW 复位值 0x0 0x1 0x0 0x0 访问类型 RW RW RW RW 0x0 0x0 0x1 RW RW RW 命令/状态寄存器(PAT_TYPE，地址0x1F) 表26. PAT_TYPE的位功能描述 位 [15:1] 0 位的名称 保留 PATTERN_RPT 设置 描述 0 1 此位置1时，模式重复寄存器0x002A和0x002B所定义的次数。 模式连续运行。 模式重复寄存器0x002A和0x002B所定义的次数。 触发开始至真正模式延迟寄存器(PATTERN_DLY，地址0x20) 表27. PATTERN_DLY的位功能描述 位 [15:0] 位的名称 PATTERN_DELAY 设置 描述 TRIGGER引脚为低电平到模式启动的时间，表示为DAC时钟周期数 + 1。 DAC数字偏移寄存器(DACDOF，地址0x25) 表28. DACDOF的位功能描述 位 [15:4] [3:0] 位的名称 DAC_DIG_OFFSET 保留 设置 描述 DAC数字偏移。 波形选择寄存器(WAV_CONFIG，地址0x27) 表29. WAV_CONFIG的位功能描述 位的名称 位 [15:10] 保留 [9:8] 保留 [17:6] 保留 [5:4] PRESTORE_SEL 3 2 [1:0] 保留 CH_ADD WAVE_SEL 设置 描述 0 1 2 3 DAC常数值MSB/LSB寄存器中保存的常数值。 锯齿波，其频率由DAC锯齿配置寄存器定义。伪随机序列。 DDS输出。 0 DAC正常工作。 0 1 2 3 从RAM的START_ADDR到STOP_ADDR部分读取的波形。预存波形。 预存波形，使用START_DELAY和PATTERN_PERIOD。 预存波形，由来自RAM的波形调制。 Rev. 0 | Page 31 of 36 AD9559 DAC时间控制寄存器(PAT_TIMEBASE，地址0x28) 表30. PAT_TIMEBASE的位功能描述 位 [15:12] [11:8] 位的名称 保留 HOLD [7:4] PAT_PERIOD_BASE [3:0] START_DELAY_BASE 设置 描述 DAC值保持样本的次数(0 = DAC保持1个样本)。 每个PATTERN_PERIOD LSB的DAC时钟周期数(0 = PATTERN_PERIOD LSB = 1 DAC时钟周期)。 每个START_DELAY × LSB的DAC时钟周期数(0 = START_DELAY × LSB = 1 DAC时钟周期)。 复位值 0x0 0x1 访问类型 RW RW 0x1 RW 0x1 RW 复位值 0x8000 访问类型 RW 模式周期寄存器(PAT_PERIOD，地址0x29) 表31. PAT_PERIOD的位功能描述 位 [15:0] 位的名称 PATTERN_PERIOD 设置 描述 模式周期寄存器。 DAC模式重复周期寄存器(DAC_PAT，地址0x2B) 表32. DAC_PAT的位功能描述 位 [15:8] [7:0] 位的名称 保留 DAC_REPEAT_CYCLE 设置 描述 DAC模式重复周期数 + 1 复位值 0x01 0x01 访问类型 RW RW TRIGGER 开始至DOUT信号寄存器(DOUT_START，地址0x2C) 表33. DOUT_START的位功能描述 位 [15:0] 位的名称 DOUT_START 设置 描述 TRIGGER引脚为低电平到DOUT信号为高电平的时间，表示为DAC 时钟周期数。 复位值 0x0003 访问类型 RW 复位值 0x000 0x0 访问类型 RW RW 0x0 RW 0x0 RW 复位值 0x0000 0x0 访问类型 RW RW DOUT配置寄存器(DOUT_CONFIG，地址0x2D) 表34. DOUT_CONFIG的位功能描述 位 [15:6] 5 位的名称 保留 DOUT_VAL 4 DOUT_MODE 设置 0x0 0x1 [3:0] DOUT_STOP 描述 手动设置DOUT信号值；仅当DOUT_MODE = 0(手动模式)时有效。 设置不同的使能信号模式。 DOUT引脚是SDO/SDI2/DOUT引脚的输出，由位5手动控制；要使用 此功能，必须将寄存器0x00的DOUT_EN置1。 DOUT引脚是SDO/SDI2/DOUT的输出。此引脚由DOUT_START和 DOUT_STOP控制。要使用此功能，必须将寄存器0x00的DOUT_EN 置1。 模式结束到DOUT信号变为低电平的时间，表示为DAC时钟周期数。 DAC常数值寄存器(DAC_CST，地址0x31) 表35. DAC_CST的位功能描述 位 [15:4] [3:0] 位的名称 DAC_CONST 保留 设置 描述 DAC常数值的最高有效位。 Rev. 0 | Page 32 of 36 AD9102 DAC数字增益寄存器(DAC_DGAIN，地址0x35) 表36. DAC_DGAIN的位功能描述 位 [15:4] [3:0] 位的名称 DAC_DIG_GAIN 保留 设置 描述 DAC数字增益。范围是+2到−2。 复位值 0x000 0x0 访问类型 RW RW 复位值 0x01 0x01 0x0 访问类型 RW RW RW 复位值 0x0000 访问类型 RW 复位值 0x00 0x00 访问类型 RW RW 复位值 0x0000 访问类型 RW 复位值 0x0000 0x0 访问类型 RW RW 0x0 RW DAC锯齿配置寄存器(SAW_CONFIG，地址0x37) 表37. SAV_CONFIG的位功能描述 位 [15:8] [7:2] [1:0] 位的名称 保留 SAW_STEP SAW_TYPE 设置 描述 0 1 2 3 DAC每一步的样本数。 DAC的锯齿类型(正、负或三角)。 上斜坡锯齿波。 下斜坡锯齿波。 三角锯齿波。 无波，零。 DDS调谐字MSB寄存器(DDS_TW32，地址0x3E) 表38. DDS_TW32的位功能描述 位 [15:0] 位的名称 DDSTW_MSB 设置 描述 DDS调谐字MSB。 DDS调谐字LSB寄存器(DDS_TW1，地址0x3F) 表39. DDS_TW1的位功能描述 位 [15:8] [7:0] 位的名称 DDSTW_LSB 保留 设置 描述 DDS调谐字LSB。 DDS相位偏移寄存器(DDS_PW，地址0x43) 表40. DDS1_PW的位功能描述 位 [15:0] 位的名称 DDS_PHASE 设置 描述 DDS相位偏移。 模式控制1寄存器(TRIG_TW_SEL，地址0x44) 表41. TRIG_TW_SEL的位功能描述 位 [15:2] 1 0 位的名称 保留 TRIG_DELAY_EN 设置 描述 0 1 使能起始延迟作为所有4个通道的触发延迟。 对所有模式重复延迟。 延迟仅应用于第一个模式的开始。 保留 Rev. 0 | Page 33 of 36 AD9559 模式控制2寄存器(DDS_CONFIG，地址0x45) 表42. DDS_CONFIG的位功能描述 位 [15:4] 3 2 位的名称 保留 DDS_COS_EN DDS_MSB_EN 设置 1 PHASE_MEM_EN 0 TW_MEM_EN 0x1 0x0 0x1 0x0 描述 使能DDS余弦输出，而非正弦波。 设置为0x0时，选择SRAM地址计数器时钟作为CLKP/CLKN； 设置为0x1时，选择DDS MSB。 选择SRAM作为DDS相位偏移输入的来源。 选择DDS_PW作为DDS相位偏移的来源。 选择TW_RAM_CONFIG寄存器中配置的SRAM和DDS_TW寄存器作为 DDS调谐字输入的来源。 选择DDS_TW寄存器作为DS调谐字的来源。 复位值 0x0 0x0 0x0 访问类型 RW RW RW 0x0 RW 0x0 RW 复位值 0x000 0x00 访问类型 RW RW 复位值 0x0000 访问类型 RW 复位值 0x000 0x0 访问类型 RW RW TW_RAM_CONFIG寄存器(TW_RAM_CONFIG，地址0x47) 表43. TW_RAM_CONFIG的位功能描述 位 [15:5] [4:0] 位的名称 保留 TW_MEM_SHIFT 设置 描述 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B 0x0C 0x0D 0x0E 0x0F 0x10 x TW_MEM_EN1置1。此寄存器控制存储器数据合并到DDS1TW时的 右移位。 DDSTW = {RAM[13:0],10'b0} DDSTW = {DDSTW[23],RAM[13:0],9'b0} DDSTW = {DDSTW[23:22],RAM[13:0],8'b0} DDSTW = {DDSTW[23:21],RAM[13:0],7'b0} DDSTW = {DDSTW[23:20],RAM[13:0],6'b0} DDSTW = {DDSTW[23:19],RAM[13:0],5'b0} DDSTW = {DDSTW[23:18],RAM[13:0],4'b0} DDSTW = {DDSTW[23:17],RAM[13:0],3'b0} DDSTW = {DDSTW[23:16],RAM[13:0],2'b0} DDSTW = {DDSTW[23:15],RAM[13:0],1'b0} DDSTW = {DDSTW[23:14],RAM[13:0]} DDSTW = {DDSTW[23:13],RAM[13:1]} DDSTW = {DDSTW[23:12],RAM[13:2]} DDSTW = {DDSTW[23:11],RAM[13:3]} DDSTW = {DDSTW[23:10],RAM[13:4]} DDSTW = {DDSTW[23:9],RAM[13:5]} DDSTW = {DDSTW[23:8],RAM[13:6]} 保留 起始延迟寄存器(START_DLY，地址0x5C) 表44. START_DLY的位功能描述 位 [15:0] 位的名称 START_DELAY 设置 描述 DAC的起始延迟。 起始地址寄存器(START_ADDR，地址0x5D) 表45. START_ADDR的位功能描述 位 [15:4] [3:0] 位的名称 START_ADDR 保留 设置 描述 DAC开始读取波形的RAM地址。 Rev. 0 | Page 34 of 36 AD9102 停止地址寄存器(STOP_ADDR，地址0x5E) 表46. STOP_ADDR的位功能描述 位 [15:4] [3:0] 位的名称 STOP_ADDR 保留 设置 描述 DAC停止读取波形的RAM地址。 复位值 0x000 0x0 访问类型 RW RW 复位值 0x0001 访问类型 RW 复位值 0x0 0x000 0x0 访问类型 R R R 0x0 0x0 0x0 0x0 R R R R 0x0 R DDS周期数寄存器(DDS_ CYC，地址0x5F) 表47. DDS_CYC的位功能描述 位 [15:0] 位的名称 DDS_CYC 设置 描述 DAC输出选择DDS预存的具有起始和停止延迟的波形时的正弦波周期数。 配置错误寄存器(CFG_ERROR，地址0x60) 表48. CFG_ERROR的位功能描述 位 15 [14:6] 5 位的名称 ERROR_CLEAR 保留 DOUT_START_LG_ERR 4 2 2 1 PAT_DLY_SHORT_ERR DOUT_START_SHORT_ERR PERIOD_SHORT_ERR ODD_ADDR_ERR 0 MEM_READ_ERR 设置 描述 写入此位将清除所有错误。 当DOUT_START值大于模式延迟时，此错误置位。 当模式延迟值小于默认值时，此错误置位。 当DOUT_START值小于默认值时，此错误置位。 当周期寄存器设置值小于模式播放周期时，此错误置位。 在触发延迟模式下，当存储器模式播放长度不均时， 此错误标志置位。 存在存储器读取冲突时，此错误标志置位。 Rev. 0 | Page 35 of 36 AD9559 外形尺寸 0.30 0.25 0.18 32 25 1 24 0.50 BSC *3.75 EXPOSED PAD 3.60 SQ 3.55 17 TOP VIEW 0.80 0.75 0.70 0.50 0.40 0.30 8 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE PIN 1 INDICATOR 9 BOTTOM VIEW 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 08-16-2010-B PIN 1 INDICATOR 5.10 5.00 SQ 4.90 图54. 32引脚引脚架构芯片级封装[LFCSP_WQ] 5 mm x 5 mm，超薄体 (CP-32-12) 尺寸单位：mm 订购指南 型号1 AD9102BCPZ AD9102BCPZRL7 AD9102-EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 32引脚 LFCSP_WQ 32引脚 LFCSP_WQ 评估板 Z = 符合RoHS标准的器件。 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11220sc -0-1/13(0) Rev. 0 | Page 36 of 36 封装选项 CP-32-12 CP-32-12