AD9129-CBLTX-EBZ

11/14位、5.7GSPS、 RF数模转换器 AD9119/AD9129 特性 功能框图 RESET I250U VREF IRQ AD9129 1.2V SPI DCO_x Tx DAC CORE IOUTP IOUTN 2× PLL CLOCK DISTRIBUTION DCR DACCLK_x 11149-001 DCI_x BASEBAND MODE DATA LATCH DLL DATA ASSEMBLER P0_D[13:0]P, P0_D[13:0]N P1_D[13:0]P, P1_D[13:0]N MIXNORMAL MODE LVDS DDR RECEIVER FRM_x (FRAME/ PARITY) 4× FIFO SDIO SDO CS SCLK LVDS DDR RECEIVER DAC更新速率：最高达5.7 GSPS 直接RF频率合成(2.85 GSPS数据速率) 直流至1.425 GHz(基带模式) 直流至1.0 GHz(2倍插值模式) 1.425 GHz至4.2 GHz(混合模式) 可旁路的2倍插值 出色的动态性能 支持DOCSIS 3.0宽带ACLR/谐波性能 8个QAM载波：ACLR > 65 dBc 业界先进的单/多载波IF或RF频率合成 4载波W-CDMA ACLR (2457.6 MSPS) fOUT = 900 MHz，ACLR = 71 dBc(基带模式) fOUT = 2100 MHz，ACLR = 68 dBc(混合模式) fOUT = 2700 MHz，ACLR = 67 dBc(混合模式) 双端口LVDS和DHSTL数据接口 工作速率最高达1.425 GSPS 源同步DDR时钟，带奇偶校验位 低功耗：1.0 W(2.85 GSPS)；1.3 W(5.7 GSPS) 图1. 应用 宽带通信系统 CMTS/VOD 无线基础设施：W-CDMA、LTE、点对点 仪器仪表、自动测试设备(ATE) 雷达、干扰发射器 概述 AD9119/AD9129是高性能11位/14位RF数模转换器(DAC)， 支持最高达2.85 GSPS的数据速率。DAC内核基于一个四通道 开关结构，使双边沿时钟能够有效运行，配置为混频模式 (Mix-Mode™)或2倍插值时，能将DAC更新速率提高至5.7 GSPS。 它的高动态范围和宽带宽特性可产生高达4.2 GHz的多载波。 在基带模式下，元件的宽带宽能力和高动态范围相结合， 在CATV基础设施应用中可支持1至158个连续载波。还可 以选择两个可选2倍插值滤波器，通过将DAC更新速率提 高两倍来简化后重建构滤波器。在混频模式中，AD9119/ AD9129可在二阶和三阶奈奎斯特区内重构RF载波，同时 仍保持高达4.2 GHz的出色动态范围。其高性能NMOS DAC 内核具有四通道开关结构，能以最小输出功耗实现业界先 进的直接RF频率合成性能。输出电流可以在9.5 mA至 34.4 mA范围内进行编程。 Rev. A AD9119/AD9129包含数项功能，能进一步简化系统集成。 双端口源同步LVDS接口简化了与主机FPGA/ASIC的数据接 口。它还包含了差分帧/奇偶校验位来监控接口的完整性。 片内延迟锁环(DLL)用于优化不同时钟域之间的时序。 串行外设接口(SPI)用于配置AD9119/AD9129和监控回读寄 存器的状态。AD9119/AD9129采用0.18 μm CMOS工艺制造， 以+1.8 V和-1.5 V电源供电。该器件提供160引脚芯片级球栅 阵列封装。 产品特色 1. 高动态范围和信号重建带宽支持高达4.2 GHz的RF信号 频率合成。 2. 具有双端口接口和双倍数据速率(DDR) LVDS数据接收机， 支持2850 MSPS的最大转换速率。 3. 采用CMOS工艺制造，并利用专有开关技术来增强动态 性能。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9119/AD9129 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 概述.................................................................................................. 1 产品特色 ......................................................................................... 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 直流规格.................................................................................... 3 LVDS数字规格 ......................................................................... 4 HSTL数字规格 ......................................................................... 4 串行端口和CMOS引脚规格.................................................. 5 交流规格.................................................................................... 6 绝对最大额定值............................................................................ 7 热阻 ............................................................................................ 7 ESD警告..................................................................................... 7 引脚配置和功能描述 ................................................................... 8 典型性能参数 .............................................................................. 12 AD9119..................................................................................... 12 AD9129..................................................................................... 22 术语................................................................................................ 35 串行通信端口概述 ..................................................................... 36 串行外设接口(SPI) ................................................................ 36 SPI通用操作............................................................................ 36 指令模式(8位指令) ............................................................... 36 串行外设接口引脚描述 ....................................................... 36 MSB/LSB传输.......................................................................... 37 串行端口配置 ......................................................................... 37 工作原理 ....................................................................................... 38 LVDS数据端口接口............................................................... 39 数字数据路径描述 ................................................................ 42 中断请求.................................................................................. 47 接口时序验证 .............................................................................. 48 采样错误检测(SED)操作 ..................................................... 48 SED示例................................................................................... 48 模拟接口考虑 .............................................................................. 49 模拟工作模式 ......................................................................... 49 时钟输入.................................................................................. 50 PLL ............................................................................................ 50 基准电压源 ............................................................................. 51 模拟输出.................................................................................. 51 启动序列.................................................................................. 54 器件配置寄存器.......................................................................... 55 器件配置寄存器映射............................................................ 55 器件配置寄存器描述............................................................ 56 外形尺寸 ....................................................................................... 66 订购指南.................................................................................. 66 修订历史 2013年9月—修订版0至修订版A 更改产品名称 ................................................................................ 1 更改特性和概述部分 ................................................................... 1 更改表1 ........................................................................................... 3 更改表2和表3 ................................................................................ 4 更改表5的动态性能参数............................................................. 6 更改图10和图13 .......................................................................... 13 更改图21和图23 .......................................................................... 15 更改图24和图27 .......................................................................... 16 更改图35和图37 .......................................................................... 18 更改图62、图65和图67 ............................................................. 23 更改图76和图79 .......................................................................... 25 更改图84、图85和图87 ............................................................. 27 更改图90和图92 .......................................................................... 28 更改图95和图97 .......................................................................... 29 更改图118 ..................................................................................... 33 更改串行通信端口概述部分.................................................... 36 更改工作原理部分 ..................................................................... 38 更改LVDS数据端口接口部分 .................................................. 39 更改多DAC同步部分................................................................. 44 更改PLL部分................................................................................ 50 更改基准电压源部分 ................................................................. 51 更改表16的寄存器0x01 ............................................................. 54 更改表17 ....................................................................................... 55 更改表37的位6 ............................................................................ 61 更改表49、表50、表51和表52 ................................................ 63 更改表53、表54、表55、表56 和表57............................................................................................ 64 2013年1月—修订版0：初始版 Rev. A | Page 2 of 68 AD9119/AD9129 技术规格 直流规格 VDDA = VDD = 1.8 V，VSSA = −1.5 V，IOUTFS = 33 mA，TA = −40°C至+85°C。 表1. 参数 分辨率 精度 积分非线性(INL) 差分非线性(DNL) 模拟输出 增益误差(使用内部基准电压源) 满量程输出电流最大值 满量程输出电流最小值 输出顺从电压范围 输出阻抗1 DAC时钟输入(DACCLK_P、DACCLK_N) 差分峰峰值电压 共模电压 温度漂移 增益 基准电压 基准电压源 内部基准电压 输出电阻 模拟电源电压 VDDA FIR40使能，DACCLK > 2600 MSPS VSSA 数字电源电压 VDD FIR40使能，DACCLK > 2600 MSPS 电源电流和功耗，2.3 GSPS(正常模式) IVDDA IVSSA IDVDD 功耗 正常模式 FIR25使能 FIR40使能 低功耗模式，掉电使能(寄存器0x01 = 0xEF) IVDDA IVSSA IVDD 电源电流和功耗，2.8 GSPS(正常模式) IVDDA IVSSA IDVDD 功耗(正常模式) 1 最小值 AD9119 典型值 11 最大值 最小值 0.2 0.15 33.4 9.1 1.5 0.4 +2.5 34.2 9.4 1 1.2 AD9129 典型值 14 最大值 1.4 1.1 34.9 9.6 2.5 33.4 9.1 1.5 2 0.4 +2.5 34.2 9.4 1 1.2 单位 位 LSB LSB 34.9 9.6 2.5 2 % mA mA V V V 60 20 60 20 ppm/°C ppm/°C 1.0 5 1.0 5 V kΩ 1.70 1.8 −1.4 1.80 1.9 −1.5 1.90 2.0 −1.6 1.70 1.8 −1.4 1.80 1.9 −1.5 1.90 2.0 −1.6 V V V 1.70 1.8 1.8 1.9 1.90 2.0 1.70 1.8 1.8 1.9 1.90 2.0 V V 202 53 307 209 54 327 202 53 307 209 54 327 mA mA mA 1.0 1.17 1.3 1.05 1.24 1.4 1.0 1.17 1.3 1.05 1.24 1.4 W W W 7.6 6 0.4 7.6 6 0.4 mA µA mA 230 53 336 1.1 230 53 336 1.1 mA mA mA W 有关输出阻抗的更多信息，参见“输出级配置”部分。 Rev. A | Page 3 of 68 AD9119/AD9129 LVDS数字规格 VDDA = VDD = 1.8 V，VSSA = −1.5 V，IOUTFS = 33 mA，TA = −40°C至+85°C。除非另有说明，LVDS驱动器和接收机兼容IEEE标 准1596.3-1996。 表2. 参数 LVDS数据输入(P1_D[13:0]P、P1_D[13:0]N、 P0_D[13:0]P、P0_D[13:0]N、FRM_P、FRM_N) 输入电压范围 输入差分阈值 输入差分迟滞 接收机差分输入阻抗 LVDS输入速率 输入电容 LVDS时钟输入(DCI_P、DCI_N) 输入电压范围 输入差分阈值 输入差分迟滞 接收机差分输入阻抗 最大时钟速率 LVDS时钟输出(DCO_P、DCO_N) 符号 测试条件/注释 Px_DxP = VIA, Px_DxN = VIB VIA, VIB VIDTH VIDTHH − VIDTHL RIN 最小值 典型值 最大值 单位 825 −100 1575 +100 20 80 1425 120 1.2 mV mV mV Ω MSPS pF DCI_P = VIA, DCI_N = VIB VIA, VIB VIDTH VIDTHH − VIDTHL RIN 825 −225 1575 +225 20 80 712.5 120 mV mV mV Ω MHz DCO_P = VOA，DCO_N = VOB， 100 Ω端接电阻 VOA, VOB VOA, VOB |VOA|, |VOB| VOS RO ∆RO |∆VOD| ∆VOS 高输出电压 低输出电压 输出差分电压 输出失调电压 输出阻抗(单端) A与B间RO失配 设置0与设置1之间的|VOD|变化 设置0与设置1之间的VOS变化 输出电流 驱动器短路至地 驱动器短接在一起 断电输出漏电流 最大时钟速率 1375 寄存器0x7C[7:6] = 01b(默认值) 1025 200 1150 80 225 100 ISA, ISB ISAB |IXA|, |IXB| 250 1250 120 10 25 25 20 4 10 712.5 mV mV mV mV Ω % mV mV mA mA µA MHz HSTL数字规格 VDDA = VDD = 1.8 V，VSSA = −1.5 V，IOUTFS = 33 mA，TA = −40°C至+85°C。除非另有说明，HSTL接收机电平兼容EIA/JEDEC JESD8-6标准。 表3. 参数 HSTL数据输入(P1_D[13:0]P、P1_D[13:0]N、 P0_D[13:0]P、P0_D[13:0]N、FRM_P、FRM_N) 共模输入电压范围 差分输入电压 接收机差分输入阻抗 HSTL输入速率 输入电容 HSTL时钟输入(DCI_P、DCI_N) 共模输入电压范围 差分输入电压 接收机差分输入阻抗 最大时钟速率 符号 测试条件/注释 Px_DxP = VIA, Px_DxN = VIB VIA, VIB 最小值 典型值 最大值 单位 0.68 200 80 1425 RIN 0.9 120 1.2 V mV Ω MSPS pF DCI_P = VIA, DCI_N = VIB VIA, VIB 0.68 450 80 712.5 RIN Rev. A | Page 4 of 68 0.9 120 mV mV Ω MHz AD9119/AD9129 串行端口和CMOS引脚规格 VDDA = VDD = 1.8 V，VSSA = −1.5 V，IOUTFS = 33 mA，TA = −40°C至+85°C。 表4. 参数 写操作 SCLK时钟速率 SCLK时钟高电平 SCLK时钟低电平 SDIO到SCLK建立时间 SCLK至SDIO保持时间 CS 到SCLK建立时间 SCLK到CS保持时间 fSCLK, 1/tSCLK tHIGH tLOW tDS tDH tS tH 读操作 SCLK时钟速率 SCLK时钟高电平 SCLK时钟低电平 SDIO到SCLK建立时间 SCLK至SDIO保持时间 CS 到SCLK建立时间 SCLK到SDIO(或SDO)数据有效时间 CS 到SDIO(或SDO)输出有效到高阻抗 fSCLK, 1/tSCLK tHIGH tLOW tDS tDH tS tDV tEZ 输入(SDI、SDIO、SCLK、CS) 高电压输入 低电压输入 高电流输入 低电流输入 输出(SDIO、SYNC) 高电压输出 低电压输出 高电流输出 低电流输出 符号 测试条件/注释 见图126 最小值 典型值 最大值 单位 20 MHz ns ns ns ns ns ns 20 MHz ns ns ns ns ns ns 20 20 10 5 10 5 见图127 20 20 10 5 10 10 2 VIH VIL IIH IIL 1.2 VOH VOL IOH IOL 1.3 0 1.8 0 0.4 +75 −150 2.0 0.3 4 4 Rev. A | Page 5 of 68 V V µA µA V V mA mA AD9119/AD9129 交流规格 除非另有说明，VDDA = VDD = 1.8 V，VSSA = −1.5 V，IOUTFS = 33 mA，TA = −40°C至+85°C。 表5. 参数 动态性能 DAC更新速率(DACCLK_x输入) 正常模式，FIR25使能，或FIR40使能且VDD = 1.9 V FIR40滤波器使能，VDD = 1.8 V 调整后的DAC更新速率1 0.1%输出建立时间 无杂散动态范围(SFDR) fDAC = 2600 MSPS fOUT = 100 MHz fOUT = 350 MHz fOUT = 550 MHz fOUT = 950 MHz 双音交调失真(IMD) fDAC = 2600 MSPS, fOUT2 = fOUT1 + 1.4 MHz fOUT = 100 MHz fOUT = 350 MHz fOUT = 550 MHz fOUT = 950 MHz 噪声谱密度(NSD) 单音，fDAC = 2800 MSPS fOUT = 100 MHz fOUT = 350MHz fOUT = 550 MHz fOUT = 850 MHz DOCSIS ACLR性能(50 MHz至1000 MHz，≥6 MHz偏移) fDAC = 2782 MSPS 8个连续载波 16个连续载波 32个连续载波 W-CDMA ACLR(单载波) 邻道 fDAC = 2605.056 MSPS, fOUT = 750 MHz fDAC= 2605.056 MSPS, fOUT = 950 MHz fDAC = 2605.056 MSPS, fOUT = 1700 MHz(混合模式) fDAC = 2605.056 MSPS, fOUT = 2100 MHz(混合模式) 其它邻道 fDAC = 2605.056 MSPS, fOUT = 750 MHz fDAC = 2605.056 MSPS, fOUT = 950 MHz fDAC = 2605.056 MSPS, fOUT = 1700 MHz(混合模式) fDAC = 2605.056 MSPS, fOUT = 2100 MHz(混合模式) 1 最小值 AD9119 典型值 最大值 1400 1400 1400 2850 2600 2850 AD9129 最小值 典型值 最大值 1400 1400 1400 2850 2600 2850 单位 13 13 MSPS MSPS MSPS ns −76 −65 −63 −55 −76 −65 −64 −55 dBc dBc dBc dBc −82 −78 −73 −67 −86 −85 −83 −76 dBc dBc dBc dBc −157 −157 −155 −154 −166 −162 −158 −157 dBm/Hz dBm/Hz dBm/Hz dBm/Hz 64 62 60 64 63 61 dBc dBc dBc 75 74 73.5 69 75 74 73.5 69 dBc dBc dBc dBc 80 78 74 72 80 78 74 72 dBc dBc dBc dBc 调整后的DAC更新速率是指将fDAC除以所需的最小插值系数。对于AD9119/AD9129，最小插值系数为1。因此，fDAC = 2850 MSPS时，调整的fDAC = 2850 MSPS。 Rev. A | Page 6 of 68 AD9119/AD9129 绝对最大额定值 热阻 表6. 参数 DCI、DCO至VSS LVDS数据输入至VSS IOUTP、IOUTN至VSSA I250U、VREF至VSSA IRQ、CS、SCLK、SDO、SDIO、 RESET、SYNC至VSS 结温 工作温度范围 存储温度范围 额定值 −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V VSSA − 0.3V至+2.5V VSSA − 0.3 V至VDDA + 0.3 V −0.3 V至VDD + 0.3 V 150°C −40°C至+85°C −65°C至+150°C θJA针对最差条件，即器件焊接在电路板上以实现表贴封装。 表7. 热阻 封装类型 160引脚 CSP_BGA 1 θJA 31.2 θJC 7.0 单位 °C/W1 无气流运动。 ESD警告 ESD(静电放电)敏感器件。 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. A | Page 7 of 68 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 AD9119/AD9129 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 A I250U VREF VSSA VSSA VDDA SH IOUTP IOUTN VDDA SH VDDA VDDA VDDA VSSC VSSC VSSC B VDDA VDDA VSSA VSSA VSSA VDDA SH VDDA SH VDDA VDDA VDDA VDDA VSSC VSSC SYNC C DACCLK_N VDDA VDDA VSSA VSSA VSSA VDDA VDDA VDDA VDDA VSSC VSSC VSS VSS D DACCLK_P VDDA VDDA VDDA VSSC VSSC VDDA VSSC VSSC VSSC VSSC VSS VSS VSS E VDDA VDDA VSSC VSSC VSS VSS VSS VSS F VSSC VSSC VSSC VSSC VSS VSS VSS VSS G VSS VSS VSS VSSC VSS VDD VDD VDD AD9119 RESET IRQ VSS VSS VDD VDD VDD VDD J SDIO SDO VDD VDD VDD VDD VDD VDD K SCLK CS DCI_P DCI_N DCO_P DCO_N FRM_P FRM_N L NC NC NC P1_D0P P1_D1P P1_D2P P1_D3P P1_D4P P1_D5P P1_D6P P1_D7P P1_D8P P1_D9P P1_D10P M NC NC NC P1_D0N P1_D1N P1_D2N P1_D3N P1_D4N P1_D5N P1_D6N P1_D7N P1_D8N P1_D9N P1_D10N N NC NC NC P0_D0P P0_D1P P0_D2P P0_D3P P0_D4P P0_D5P P0_D6P P0_D7P P0_D8P P0_D9P P0_D10P P NC NC NC P0_D0N P0_D1N P0_D2N P0_D3N P0_D4N P0_D5N P0_D6N P0_D7N P0_D8N P0_D9N P0_D10N 11149-002 H NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 图2. AD9119引脚配置 表8. AD9119引脚功能描述 引脚编号 A1 引脚名称 I250U A2 A3, A4, B3, B4, B5, C4, C5, C6 A5, A8, B6, B7 A9, A10, A11, B1, B2, B8, B9, B10, B11, C2, C3, C7, C8, C9, C10, D2, D3, D4, D7, E1, E2 VREF VSSA VDDA SH VDDA 描述 标称1.0 V基准电压源。将此引脚通过一个4.0 kΩ电阻接VSSA，以产生 250 µA基准电流。 基准电压输入/输出。利用一个1 nF电容去耦至VSSA。 −1.5 V模拟电源电压输入。 +1.8 V模拟电源屏蔽。将这些引脚连接至DAC的VDDA。 +1.8 V模拟电源电压输入。 Rev. A | Page 8 of 68 AD9119/AD9129 引脚编号 G12、G13、G14、H11、H12、 H13、H14、J3、J4、J11、J12、 J13、J14 C13、C14、D12、D13、D14、 E11、E12、E13、E14、F11、 F12、F13、F14、G1、G2、G3、 G11、H3、H4 A12、A13、A14、B12、B13、 C11、C12、D5、D6、D8、D9、 D10、D11、E3、E4、F1、F2、 F3、F4、G4 A6 A7 B14 C1, D1 H1 H2 J1 J2 K1 K2 K3、K4 K11、K12 K13、K14 L1、M1 L2、M2 L3、M3 L4、M4 L5、M5 L6、M6 L7、M7 L8、M8 L9、M9 L10、M10 L11、M11 L12、M12 L13、M13 L14、M14 N1、P1 N2、P2 N3、P3 N4、P4 N5、P5 N6、P6 N7、P7 N8、P8 N9、P9 N10、P10 N11、P11 N12、P12 N13、P13 N14、P14 引脚名称 VDD 描述 +1.8 V数字电源电压输入。 VSS +1.8 V数字电源回路。 VSSC 模拟电源回路。 IOUTP IOUTN SYNC DACCLK_N、DACCLK_P RESET IRQ SDIO SDO SCLK CS DCI_P、DCI_N DCO_P、DCO_N FRM_P、FRM_N NC、NC NC、NC NC、NC P1_D0P、P1_D0N P1_D1P、P1_D1N P1_D2P、P1_D2N P1_D3P、P1_D3N P1_D4P、P1_D4N P1_D5P、P1_D5N P1_D6P、P1_D6N P1_D7P、P1_D7N P1_D8P、P1_D8N P1_D9P、P1_D9N P1_D10P、P1_D10N NC、NC NC、NC NC、NC P0_D0P、P0_D0N P0_D1P、P0_D1N P0_D2P、P0_D2N P0_D3P、P0_D3N P0_D4P、P0_D4N P0_D5P、P0_D5N P0_D6P、P0_D6N P0_D7P、P0_D7N P0_D8P、P0_D8N P0_D9P、P0_D9N P0_D10P、P0_D10N DAC正电流输出源。 DAC负电流输出源。 同步信号输出。 负/正DAC时钟输入。 复位输入。高电平有效。如未使用，应将此引脚接VSS。 中断请求开漏输出。高电平有效。此引脚由一个1 kΩ电阻上拉至VDD。 串行端口数据输入/输出。 串行端口数据输出。 串行端口时钟输入。 串行端口使能输入。 正、负数据时钟输入(DCI)。 正、负数据时钟输出(DCO)。 正、负数据帧/奇偶校验信号(FRAME/PARITY)。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 数据端口1正/负数据输入位0。 数据端口1正/负数据输入位1。 数据端口1正/负数据输入位2。 数据端口1正/负数据输入位3。 数据端口1正/负数据输入位4。 数据端口1正/负数据输入位5。 数据端口1正/负数据输入位6。 数据端口1正/负数据输入位7。 数据端口1正/负数据输入位8。 数据端口1正/负数据输入位9。 数据端口1正/负数据输入位10。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 不连接。请勿连接该引脚。 数据端口0正/负数据输入位0。 数据端口0正/负数据输入位1。 数据端口0正/负数据输入位2。 数据端口0正/负数据输入位3。 数据端口0正/负数据输入位4。 数据端口0正/负数据输入位5。 数据端口0正/负数据输入位6。 数据端口0正/负数据输入位7。 数据端口0正/负数据输入位8。 数据端口0正/负数据输入位9。 数据端口0正/负数据输入位10。 Rev. A | Page 9 of 68 AD9119/AD9129 1 2 3 4 5 6 7 8 9 10 11 12 13 14 A I250U VREF VSSA VSSA VDDA SH IOUTP IOUTN VDDA SH VDDA VDDA VDDA VSSC VSSC VSSC B VDDA VDDA VSSA VSSA VSSA VDDA SH VDDA SH VDDA VDDA VDDA VDDA VSSC VSSC SYNC C DACCLK_N VDDA VDDA VSSA VSSA VSSA VDDA VDDA VDDA VDDA VSSC VSSC VSS VSS D DACCLK_P VDDA VDDA VDDA VSSC VSSC VDDA VSSC VSSC VSSC VSSC VSS VSS VSS E VDDA VDDA VSSC VSSC VSS VSS VSS VSS F VSSC VSSC VSSC VSSC VSS VSS VSS VSS G VSS VSS VSS VSSC VSS VDD VDD VDD AD9129 RESET IRQ VSS VSS VDD VDD VDD VDD J SDIO SDO VDD VDD VDD VDD VDD VDD K SCLK CS DCI_P DCI_N DCO_P DCO_N FRM_P FRM_N L P1_D0P P1_D1P P1_D2P P1_D3P P1_D4P P1_D5P P1_D6P P1_D7P P1_D8P P1_D9P P1_D10P P1_D11P P1_D12P P1_D13P M P1_D0N P1_D1N P1_D2N P1_D3N P1_D4N P1_D5N P1_D6N P1_D7N P1_D8N P1_D9N P1_D10N P1_D11N P1_D12N P1_D13N N P0_D0P P0_D1P P0_D2P P0_D3P P0_D4P P0_D5P P0_D6P P0_D7P P0_D8P P0_D9P P0_D10P P0_D11P P0_D12P P0_D13P P P0_D0N P0_D1N P0_D2N P0_D3N P0_D4N P0_D5N P0_D6N P0_D7N P0_D8N P0_D9N P0_D10N P0_D11N P0_D12N P0_D13N 11149-003 H 图3. AD9129引脚配置 表9. AD9129引脚功能描述 引脚编号 A1 引脚名称 I250U A2 A3, A4, B3, B4, B5, C4, C5, C6 A5, A8, B6, B7 A9, A10, A11, B1, B2, B8, B9, B10, B11, C2, C3, C7, C8, C9, C10, D2, D3, D4, D7, E1, E2 G12, G13, G14, H11, H12, H13, H14, J3, J4, J11, J12, J13, J14 C13, C14, D12, D13, D14, E11, E12, E13, E14, F11, F12, F13, F14, G1, G2, G3, G11, H3, H4 VREF VSSA VDDA SH VDDA 描述 标称1.0 V基准电压源。将此引脚通过一个4.0 kΩ电阻接VSSA，以产生 250 µA基准电流。 基准电压输入/输出。利用一个1 nF电容去耦至VSSA。 −1.5 V模拟电源电压输入。 +1.8 V模拟电源屏蔽。将这些引脚连接至DAC的VDDA。 +1.8 V模拟电源电压输入。 VDD +1.8 V数字电源电压输入。 VSS +1.8 V数字电源回路。 Rev. A | Page 10 of 68 AD9119/AD9129 引脚编号 A12、A13、A14、B12、B13、 C11、C12、D5、D6、D8、D9、 D10、D11、E3、E4、F1、F2、 F3、F4、G4 A6 A7 B14 C1、D1 H1 H2 J1 J2 K1 K2 K3、K4 K11、K12 K13、K14 L1、M1 L2、M2 L3、M3 L4、M4 L5、M5 L6、M6 L7、M7 L8、M8 L9、M9 L10、M10 L11、M11 L12、M12 L13、M13 L14、M14 N1、P1 N2、P2 N3、P3 N4、P4 N5、P5 N6、P6 N7、P7 N8、P8 N9、P9 N10、P10 N11、P11 N12、P12 N13、P13 N14、P14 引脚名称 VSSC 描述 模拟电源回路。 IOUTP IOUTN SYNC DACCLK_N、DACCLK_P RESET IRQ SDIO SDO SCLK CS DCI_P、DCI_N DCO_P、DCO_N FRM_P、FRM_N P1_D0P、P1_D0N P1_D1P、P1_D1N P1_D2P、P1_D2N P1_D3P、P1_D3N P1_D4P、P1_D4N P1_D5P、P1_D5N P1_D6P、P1_D6N P1_D7P、P1_D7N P1_D8P、P1_D8N P1_D9P、P1_D9N P1_D10P、P1_D10N P1_D11P、P1_D11N P1_D12P、P1_D12N P1_D13P、P1_D13N P0_D0P、P0_D0N P0_D1P、P0_D1N P0_D2P、P0_D2N P0_D3P、P0_D3N P0_D4P、P0_D4N P0_D5P、P0_D5N P0_D6P、P0_D6N P0_D7P、P0_D7N P0_D8P、P0_D8N P0_D9P、P0_D9N P0_D10P、P0_D10N P0_D11P、P0_D11N P0_D12P、P0_D12N P0_D13P、P0_D13N DAC正电流输出源。 DAC负电流输出源。 同步信号输出。 负/正DAC时钟输入。 复位输入。高电平有效。如未使用，应将此引脚接VSS。 中断请求开漏输出。高电平有效。此引脚由一个1 kΩ电阻上拉至VDD。 串行端口数据输入/输出。 串行端口数据输出。 串行端口时钟输入。 串行端口使能输入。 正、负数据时钟输入(DCI)。 正、负数据时钟输出(DCO)。 正、负数据帧/奇偶校验信号(FRAME/PARITY)。 数据端口1正/负数据输入位0。 数据端口1正/负数据输入位1。 数据端口1正/负数据输入位2。 数据端口1正/负数据输入位3。 数据端口1正/负数据输入位4。 数据端口1正/负数据输入位5。 数据端口1正/负数据输入位6。 数据端口1正/负数据输入位7。 数据端口1正/负数据输入位8。 数据端口1正/负数据输入位9。 数据端口1正/负数据输入位10。 数据端口1正/负数据输入位11。 数据端口1正/负数据输入位12。 数据端口1正/负数据输入位13。 数据端口0正/负数据输入位0。 数据端口0正/负数据输入位1。 数据端口0正/负数据输入位2。 数据端口0正/负数据输入位3。 数据端口0正/负数据输入位4。 数据端口0正/负数据输入位5。 数据端口0正/负数据输入位6。 数据端口0正/负数据输入位7。 数据端口0正/负数据输入位8。 数据端口0正/负数据输入位9。 数据端口0正/负数据输入位10。 数据端口0正/负数据输入位11。 数据端口0正/负数据输入位12。 数据端口0正/负数据输入位13。 Rev. A | Page 11 of 68 AD9119/AD9129 典型性能参数 AD9119 静态线性度 除非另有说明，IOUTFS = 28 mA，标称电源，TA = 25°C。 0.3 0.10 0.08 0.2 0.06 0.1 DNL (LSB) INL (LSB) 0.04 0 0.02 0 –0.02 –0.04 –0.06 –0.1 200 400 600 800 1000 1200 1400 1600 1800 2000 CODE –0.10 11149-004 0 0 200 400 600 800 1000 1200 1400 1600 1800 2000 CODE 图4. 典型INL(11 mA，25°C) 11149-007 –0.08 –0.2 图7. 典型DNL(11 mA，25°C) 0.10 0.3 0.08 0.06 0.2 DNL (LSB) INL (LSB) 0.04 0.1 0 0.02 0 –0.02 –0.04 –0.06 –0.1 0 200 400 600 800 1000 1200 1400 1600 1800 2000 CODE –0.10 11149-005 –0.2 0 200 400 600 800 1000 1200 1400 1600 1800 2000 CODE 11149-008 –0.08 图8. 典型DNL(22 mA，25°C) 图5. 典型INL(22 mA，25°C) 0.10 0.3 0.08 0.06 0.2 DNL (LSB) 0.1 0 0.02 0 –0.02 –0.04 –0.06 –0.1 –0.2 0 200 400 600 800 1000 1200 1400 1600 1800 2000 CODE –0.10 0 200 400 600 800 1000 1200 1400 1600 1800 2000 CODE 图9. 典型DNL(33 mA，25°C) 图6. 典型INL(33 mA，25°C) Rev. A | Page 12 of 68 11149-009 –0.08 11149-006 INL (LSB) 0.04 AD9119/AD9129 交流(正常模式) 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –5 –15 –15 –25 –25 –35 –35 10dB/DIV –5 –45 –55 –45 –55 –65 –65 –75 –75 –85 –85 –95 –95 START 20MHz RES BW 20kHz REF 5dBm ATTEN: 20dB 5 VBW 20kHz STOP 2.6GHz SWEEP 7.78s (1001 pts) START 20MHz RES BW 20kHz 图10. 单音频谱(fOUT = 70 MHz) 0 –20 STOP 2.6GHz SWEEP 7.78s (1001 pts) 图13. 单音频谱(fOUT = 1000 MHz) –55 1400MSPS 1600MSPS 2200MSPS 2600MSPS 2800MSPS –10 VBW 20kHz 11149-012 REF 5dBm ATTEN: 24dB 11149-011 10dB/DIV 5 1600MSPS 2200MSPS 2600MSPS 2800MSPS –60 –65 IMD (dBc) SFDR (dBc) –30 –40 –50 –60 –70 –75 –80 –70 0 200 400 600 800 1000 1200 1400 fOUT (MHz) –90 11149-013 –90 0 200 400 600 800 1000 1200 1400 fOUT (MHz) 图11. 不同fDAC 下SFDR与fOUT 的关系 11149-014 –85 –80 图14. 不同fDAC 下IMD与fOUT 的关系 –145 –150 1600MSPS 2200MSPS 2800MSPS 1600MSPS 2200MSPS 2800MSPS –150 NSD (dBm/Hz) –155 –160 0 200 400 600 800 1000 fOUT (MHz) 1200 1400 –170 0 200 400 600 800 1000 fOUT (MHz) 图15. W-CDMA NSD与fOUT 的关系 图12. 单音NSD与fOUT 的关系 Rev. A | Page 13 of 68 1200 11149-016 –170 –160 –165 –165 11149-015 NSD (dBm/Hz) –155 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –30 –45 –16dBFS –12dBFS –6dBFS 0dBFS –50 –40 –55 –50 SFDR (dBc) SFDR (dBc) 11mA 22mA 33mA –60 –65 –60 –70 –70 200 400 600 800 1000 1200 1400 fOUT (MHz) –90 0 –55 1000 1200 1400 1400 –65 IMD (dBc) –70 –80 –70 –75 –80 –90 –85 0 200 400 600 800 1000 1200 fOUT (MHz) 1400 11149-020 IMD (dBc) 800 11mA 22mA 33mA –60 –60 –100 600 图18. 不同DAC IOUTFS 下SFDR与fOUT 的关系 –16dBFS –12dBFS –6dBFS 0dBFS –50 400 fOUT (MHz) 图16. 不同数字满量程下SFDR与fOUT 的关系 –40 200 11149-021 0 11149-017 –80 11149-022 –80 –75 –90 0 200 400 600 800 1000 1200 fOUT (MHz) 图19. 不同DAC IOUTFS 下IMD与fOUT 的关系 图17. 不同数字满量程下IMD与fOUT 的关系 Rev. A | Page 14 of 68 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –145 –150 –40°C +25°C +85°C –155 NSD (dBm/Hz) NSD (dBm/Hz) –150 –40°C +25°C +85°C –155 –160 –160 –165 –170 200 400 600 800 1000 1200 1400 fOUT (MHz) –40 –40 –50 –50 –60 –60 10dB/DIV –30 –70 –80 800 1000 1200 –80 –90 –100 –100 –110 –110 –120 SPAN 53.84MHz SWEEP 1.485s TOTAL CARRIER POWER –10.705dBm/3.84MHz LOWER UPPER OFFSET FREQ INTEG BW dBc dBm dBc dBm 5MHz 3.84MHz –74.97 –85.68 –75.24 –85.95 10MHz 3.84MHz –77.99 –88.69 –78.44 –89.14 15MHz 3.84MHz –78.68 –89.38 –78.94 –89.65 20MHz 3.84MHz –78.79 –89.50 –78.58 –89.29 25MHz 3.84MHz –76.81 –87.52 –77.20 –87.91 600 –70 –90 CENTER 877.5MHz SPAN 58.84MHz SWEEP 1.623s VBW 3kHz TOTAL CARRIER POWER –10.646dBm/7.68MHz FILTER OFF OFF OFF OFF OFF 11149-027 10dB/DIV –20 –30 VBW 3kHz 400 图22. 不同温度下W-CDMA NSD与fOUT 的关系 –20 CENTER 877.5MHz 200 fOUT (MHz) 图20. 不同温度下单音NSD与fOUT 的关系 –120 0 图21. 单载波W-CDMA(877.5 MHz) OFFSET FREQ 5MHz 10MHz 15MHz 20MHz 25MHz INTEG BW 3.84MHz 3.84MHz 3.84MHz 3.84MHz 3.84MHz LOWER dBc dBm –71.62 –85.23 –74.36 –87.96 –74.35 –87.95 –72.89 –86.50 –67.34 –80.95 UPPER dBc dBm –71.61 –85.22 –74.94 –88.55 –74.91 –88.52 –74.53 –88.14 –73.68 –87.29 图23. 双载波W-CDMA(877.5 MHz) Rev. A | Page 15 of 68 FILTER OFF OFF OFF OFF OFF 11149-028 0 11149-025 –170 11149-026 –165 AD9119/AD9129 交流(混合模式) 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 5 –10 –5 –20 –15 –30 –25 –40 –50 –35 –45 –60 –55 –70 –65 –80 –75 –85 –95 STOP 2.6GHz SWEEP 7.78s (1001 pts) VBW 20kHz 11149-029 –90 –100 START 20MHz RES BW 20kHz REF 5dBm ATTEN: 20dB START 20MHz RES BW 20kHz 图24. 单音频谱(fOUT = 2350 MHz) –40 STOP 2.6GHz SWEEP 7.78s (1001 pts) VBW 20kHz 11149-030 REF 0dBm ATTEN: 20dB 10dB/DIV 10dB/DIV 0 图27. 单音频谱(fOUT = 1600 MHz) –50 1600MSPS 2200MSPS 2800MSPS 1600MSPS 2200MSPS 2800MSPS –55 –50 –60 IMD (dBc) SFDR (dBc) –60 –70 –65 –70 –75 –80 1500 2000 2500 3000 fOUT (MHz) –85 500 2000 2500 3000 4000 图28. 不同fDAC 下IMD与fOUT 的关系 –145 –150 –150 NSD (dBm/Hz) –145 –155 –160 –155 –160 –165 –165 1500 2000 2500 3500 3500 fOUT (MHz) 4000 4500 11149-033 NSD (dBm/Hz) 1500 fOUT (MHz) 图25. 不同fDAC 下SFDR与fOUT 的关系 –170 1000 1000 11149-032 1000 11149-031 –90 500 11149-034 –80 –170 1500 2000 2500 3000 3500 fOUT (MHz) 图29. W-CDMA NSD与fOUT 的关系 图26. 单音NSD与fOUT 的关系 Rev. A | Page 16 of 68 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –25 –35 –40 –45 –50 –50 –55 –60 –60 –65 –65 –70 1000 1500 2000 2500 3000 3500 4000 fOUT (MHz) –70 1000 3500 4000 4000 –55 –65 –60 –65 –70 –70 –75 –75 1500 3500 –50 –16dBFS –12dBFS –6dBFS 0dBFS –60 –80 1000 2500 –45 SECOND NYQUIST ZONE THIRD NYQUIST ZONE 2000 2500 3000 3500 fOUT (MHz) 4000 11149-036 IMD (dBc) –55 2000 图32. 不同DAC IOUTFS 下SFDR与fOUT 的关系 IMD (dBc) –50 1500 fOUT (MHz) 图30. 不同数字满量程下SFDR与fOUT 的关系 –45 11mA 22mA 33mA –45 –55 11149-035 SFDR (dBc) –40 –16dBFS –12dBFS –6dBFS 0dBFS SECOND NYQUIST ZONE THIRD NYQUIST ZONE 11149-039 –35 –30 SFDR (dBc) –30 SECOND NYQUIST ZONE THIRD NYQUIST ZONE 11149-040 –25 –80 1000 SECOND NYQUIST ZONE THIRD NYQUIST ZONE 1500 2000 11mA 22mA 33mA 2500 3000 3500 fOUT (MHz) 图33. 不同DAC IOUTFS 下IMD与fOUT 的关系 图31. 不同数字满量程下IMD与fOUT 的关系 Rev. A | Page 17 of 68 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –145 –145 –40°C +25°C +85°C –150 NSD (dBm/Hz) NSD (dBm/Hz) –150 –40°C +25°C +85°C –155 –160 –155 –160 2000 2500 3500 3500 4000 fOUT (MHz) –165 –30 –40 –40 –50 –50 –60 –60 10dB/DIV –30 –70 –80 –90 –100 –110 –110 –120 SPAN 53.84MHz SWEEP 1.485s FILTER OFF OFF OFF OFF OFF 3500 3500 –80 –100 TOTAL CARRIER POWER –10.125dBm/3.84MHz LOWER UPPER OFFSET FREQ INTEG BW dBc dBm dBc dBm 5MHz 3.84MHz –70.25 –80.37 –70.38 –80.50 10MHz 3.84MHz –74.47 –84.60 –74.54 –84.66 15MHz 3.84MHz –75.55 –85.68 –75.72 –85.85 20MHz 3.84MHz –76.03 –86.15 –76.25 –86.37 25MHz 3.84MHz –76.62 –86.75 –76.70 –86.83 3000 –70 –90 CENTER 1.98GHz VBW 3kHz SPAN 58.84MHz SWEEP 1.623s TOTAL CARRIER POWER –10.251dBm/15.36MHz 11149-045 10dB/DIV –20 VBW 3kHz 2500 图36. 不同温度下W-CDMA NSD与fOUT 的关系 –20 CENTER 1.888GHz 2000 fOUT (MHz) 图34. 不同温度下单音NSD与fOUT 的关系 –120 1500 图35. 单载波W-CDMA(1887.5 MHz) OFFSET FREQ 5MHz 10MHz 15MHz 20MHz INTEG BW 3.84MHz 3.84MHz 3.84MHz 3.84MHz LOWER dBc dBm –65.84 –82.06 –67.02 –83.23 –68.05 –84.27 –69.07 –85.29 UPPER dBc dBm –65.79 –82.01 –66.75 –82.97 –67.99 –84.21 –69.03 –85.25 FILTER OFF OFF OFF OFF 图37. 四载波W-CDMA(1980 MHz) Rev. A | Page 18 of 68 11149-046 1500 11149-043 –170 1000 11149-044 –165 AD9119/AD9129 DOCSIS性能(正常模式） 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 REF –20dBm –20 REF –20dBm 1 –30 –30 –40 –40 –50 –50 –60 –60 10dB/DIV 10dB/DIV 1 –70 –80 –90 –70 –80 –90 2Δ1 –100 3Δ1 –100 –110 –110 –120 –120 TRC 1 1 1 SCL f f f X 70MHz (Δ) 70MHz (Δ) 140MHz VBW 2kHz Y –3.819dBm (Δ) –74.107dB (Δ) –74.148dB STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –3.819dBm (Δ) –74.24dB (Δ) –74.17dB 11149-049 MODE N Δ1 Δ1 START 0Hz RES BW 20kHz 2Δ1 3Δ1 MODE N Δ1 Δ1 START 0Hz RES BW 20kHz TRC 1 1 1 SCL f f f 图38. 单载波(70 MHz输出) –20 –20 FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –6.349dBm (Δ) –66.696dB (Δ) –70.598dB REF –20dBm –30 1 –40 –40 –50 –50 –60 –60 10dB/DIV 10dB/DIV Y –6.351dBm (Δ) –66.696dB (Δ) –70.598dB STOP 1.1GHz SWEEP 27.9s (1001 pts) 图41. 单载波(950 MHz输出) REF –20dBm –30 X 950MHz (Δ) –68MHz (Δ) –882MHz VBW 2kHz 11149-052 –20 –70 –80 1 –70 –80 –90 –90 2Δ1 –100 2Δ1 –100 3Δ1 –110 TRC 1 1 1 SCL f f f X 79MHz (Δ) 61MHz (Δ) 131MHz VBW 2kHz Y –12.143dBm (Δ) –70.38dB (Δ) –67.78dB –120 STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –12.142dBm (Δ) –70.351dB (Δ) –67.775dB MODE N Δ1 Δ1 11149-050 MODE N Δ1 Δ1 START 0Hz RES BW 20kHz START 0Hz RES BW 20kHz TRC 1 1 1 SCL X f 959MHz f (Δ) –77MHz f (Δ) –891MHz 图39. 四载波(70 MHz输出) –20 VBW 2kHz Y –14.282dBm (Δ) –64.535dB (Δ) –68.529dB STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –14.264dBm (Δ) –64.535dB (Δ) –68.597dB 11149-053 –110 –120 3Δ1 图42. 四载波(950 MHz输出) REF –20dBm –20 REF –20dBm –30 –40 –40 –50 –50 –60 –60 10dB/DIV –30 –70 –80 –90 3Δ1 –80 2Δ1 3Δ1 –110 START 0Hz RES BW 20kHz TRC 1 1 1 SCL X f 91MHz f (Δ) 49MHz f (Δ) 117.9MHz VBW 20kHz Y –15.295dBm (Δ) –66.768dB (Δ) –66.821dB –120 STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –15.294dBm (Δ) –66.669dB (Δ) –66.833dB MODE N Δ1 Δ1 图40. 八载波(70 MHz输出) START 0Hz RES BW 20kHz TRC 1 1 1 SCL f f f X 971MHz (Δ) –89MHz (Δ) –903MHz VBW 2kHz Y –14.632dBm (Δ) –62.657dB (Δ) –66.131dB STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz 图43. 八载波(950 MHz输出) Rev. A | Page 19 of 68 FUNCTION VALUE –18.397dBm (Δ) –62.657dB (Δ) –66.195dB 11149-054 MODE N Δ1 Δ1 –70 –100 –110 –120 1 –90 2Δ1 –100 11149-051 10dB/DIV 1 AD9119/AD9129 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 –70 –80 –90 0 0.2 0.4 0.6 0.8 1.0 fOUT (GHz) 0.2 0.4 0.6 0.8 1.0 1.0 1.0 IN-BAND THIRD HARMONIC (dBc) –40 –50 –60 –70 –80 0 0.2 0.4 0.6 0.8 1.0 –50 –60 –70 –80 –90 11149-056 IN-BAND SECOND HARMONIC (dBc) 0 图47. 三次谐波与fOUT 性能的关系(一个DOCSIS载波) fOUT (GHz) 0 0.2 0.4 0.6 0.8 fOUT (GHz) 图48. 三次谐波与fOUT 性能的关系(四个DOCSIS载波) 图45. 二次谐波与fOUT 性能的关系(四个DOCSIS载波) –40 IN-BAND THIRD HARMONIC (dBc) –40 –50 –60 –70 –80 0 0.2 0.4 0.6 0.8 fOUT (GHz) 1.0 –50 –60 –70 –80 –90 11149-057 IN-BAND SECOND HARMONIC (dBc) –80 fOUT (GHz) –40 –90 –70 –90 图44. 二次谐波与fOUT 性能的关系(一个DOCSIS载波) –90 –60 11149-058 –60 –50 11149-059 –50 11149-060 IN-BAND THIRD HARMONIC (dBc) –40 11149-055 IN-BAND SECOND HARMONIC (dBc) –40 0 0.2 0.4 0.6 0.8 fOUT (GHz) 图49. 三次谐波与fOUT 性能的关系(八个DOCSIS载波) 图46. 二次谐波与fOUT 性能的关系(八个DOCSIS载波) Rev. A | Page 20 of 68 AD9119/AD9129 –50 –50 –55 –55 –60 –60 –65 –65 ACPR (dBc) –70 –75 –70 –75 –80 –80 ACP1 ACP2 ACP3 ACP4 ACP5 0.4 0.6 0.8 1.0 fOUT (GHz) –90 0 0.2 –65 ACPR (dBc) –65 –70 –75 –70 –75 –80 –80 –85 –85 0.2 0.4 0.6 0.8 1.0 fOUT (GHz) –90 0.1 11149-168 ACPR (dBc) –55 –60 0 –20 0.3 0.4 0.5 0.6 0.7 0.8 0.9 REF –20dBm –30 –40 –60 –50 10dB/DIV –65 –70 –75 –60 –70 –80 –90 –80 –100 –85 –110 –90 0 0.2 0.4 0.6 0.8 fOUT (GHz) 1.0 11149-169 ACPR (dBc) 0.2 图54. 32载波ACPR与fOUT 的关系 ACP1 ACP2 ACP3 ACP4 ACP5 –55 ACP1 ACP2 ACP3 ACP4 ACP5 fOUT (MHz) 图51. 4载波ACPR与fOUT 的关系 –50 1.0 –50 –60 –90 0.8 图53. 16载波ACPR与fOUT 的关系 ACP1 ACP2 ACP3 ACP4 ACP5 –55 0.6 fOUT (GHz) 图50. 单载波ACPR与fOUT 的关系 –50 0.4 11149-170 0.2 11149-171 0 –85 11149-167 –85 –90 ACP1 ACP2 ACP3 ACP4 ACP5 图52. 8载波ACPR与fOUT 的关系 –120 CENTER 77MHz RES BW 10kHz VBW 1kHz SPAN 60MHz SWEEP 6.08s (1001 pts) 图55. 间隙通道ACPR(77 MHz) Rev. A | Page 21 of 68 11149-172 ACPR (dBc) 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 AD9119/AD9129 AD9129 静态线性度 除非另有说明，IOUTFS = 28 mA，标称电源，TA = 25°C。 1.0 2.0 1.5 0.5 DNL (LSB) INL (LSB) 1.0 0.5 0 0 –0.5 –0.5 –1.0 0 2000 4000 6000 8000 10000 12000 14000 16000 CODE –1.5 11149-065 –1.5 0 2000 4000 6000 8000 10000 12000 14000 16000 CODE 图56. 典型INL(11 mA，25°C) 11149-068 –1.0 图59. 典型DNL(11 mA，25°C) 2.0 1.0 1.5 0.5 DNL (LSB) INL (LSB) 1.0 0.5 0 0 –0.5 –0.5 –1.0 0 2000 4000 6000 8000 10000 12000 14000 16000 CODE –1.5 11149-066 –1.5 0 2000 4000 6000 8000 10000 12000 14000 16000 CODE 图57. 典型INL(22 mA，25°C) 11149-069 –1.0 图60. 典型DNL(22 mA，25°C) 2.0 1.0 1.5 0.5 DNL (LSB) 0.5 0 0 –0.5 –0.5 –1.0 –1.5 0 2000 4000 6000 8000 10000 12000 14000 16000 CODE –1.5 0 2000 4000 6000 8000 10000 12000 14000 16000 CODE 图58. 典型INL(33 mA，25°C) 图61. 典型DNL(33 mA，25°C) Rev. A | Page 22 of 68 11149-070 –1.0 11149-067 INL (LSB) 1.0 AD9119/AD9129 交流(正常模式) 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 ATTEN: 24dB 5 –5 –15 –15 –25 –25 –35 –35 10dB/DIV –5 –45 –55 –55 –65 –75 –75 –85 –85 START 20MHz RES BW 20kHz VBW 20kHz STOP 2.6GHz SWEEP 7.78s (1001 pts) –95 START 20MHz RES BW 20kHz 图62. 单音频谱(fOUT = 70 MHz) 0 –20 STOP 2.6GHz SWEEP 7.78s (1001 pts) –40 1600MSPS 2200MSPS 2600MSPS 2800MSPS –50 –60 IMD (dBc) –30 SFDR (dBc) VBW 20kHz 图65. 单音频谱(fOUT = 1000 MHz) 1400MSPS 1600MSPS 2200MSPS 2600MSPS 2800MSPS –10 ATTEN: 24dB –45 –65 –95 REF 5dBm 11149-072 REF 5dBm 11149-071 10dB/DIV 5 –40 –50 –70 –80 –60 –70 –90 0 200 400 600 800 1000 1200 1400 fOUT (MHz) –100 11149-073 –90 0 400 600 800 1000 1200 1400 fOUT (MHz) 图63. 不同fDAC 下SFDR与fOUT 的关系 –145 200 11149-074 –80 图66. 不同fDAC 下IMD与fOUT 的关系 –150 1600MSPS 2200MSPS 2800MSPS 1600MSPS 2200MSPS 2800MSPS –150 NSD (dBm/Hz) –155 –160 0 200 400 600 800 1000 fOUT (MHz) 1200 1400 图64. 单音NSD与fOUT 的关系 –170 0 200 400 600 800 1000 fOUT (MHz) 图67. W-CDMA NSD与fOUT 的关系 Rev. A | Page 23 of 68 1200 11149-076 –170 –160 –165 –165 11149-075 NSD (dBm/Hz) –155 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –45 –40 –16dBFS –12dBFS –6dBFS 0dBFS –50 –50 –55 –60 IMD (dBc) SFDR (dBc) –16dBFS –12dBFS –6dBFS 0dBFS –60 –65 –70 –80 –70 –100 0 200 400 600 800 1000 1200 1400 fOUT (MHz) 11149-077 0 1200 1400 11mA 22mA 33mA –50 –60 –80 –70 –90 –80 0 200 400 600 800 1000 1200 1400 –90 0 600 800 1000 1200 1400 1400 图72. 不同DAC IOUTFS 下SFDR与fOUT 的关系 –55 –16dBFS –12dBFS –6dBFS 0dBFS –50 400 fOUT (MHz) 图69. 不同数字满量程下二次谐波SFDR与fOUT 的关系 –40 200 11149-081 SFDR (dBc) –70 11149-078 IN-BAND SECOND HARMONIC (dBc) 1000 –40 fOUT (MHz) 11mA 22mA 33mA –60 –65 IMD (dBc) –60 –70 –80 –90 –100 –70 –75 –80 –85 –90 0 200 400 600 800 1000 1200 fOUT (MHz) 1400 11149-079 IN-BAND THIRD HARMONIC (dBc) 800 –30 –60 –100 600 图71. 不同数字满量程下IMD与fOUT 的关系 –16dBFS –12dBFS –6dBFS 0dBFS –50 400 fOUT (MHz) 图68. 不同数字满量程下SFDR与fOUT 的关系 –40 200 11149-082 –80 11149-080 –90 –75 图70. 不同数字满量程下三次谐波SFDR与fOUT 的关系 Rev. A | Page 24 of 68 0 200 400 600 800 1000 1200 fOUT (MHz) 图73. 不同DAC IOUTFS 下IMD与fOUT 的关系 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –50 –150 –40°C +25°C +85°C –55 –40°C +25°C +85°C –155 NSD (dBm/Hz) SFDR (dBc) –60 –65 –160 –70 –165 0 200 400 600 800 1000 1200 1400 fOUT (MHz) –170 11149-083 0 1000 1200 –40°C +25°C +85°C –150 NSD (dBm/Hz) –70 –75 –155 –160 –165 200 400 600 800 1000 1200 1400 fOUT (MHz) –170 11149-084 0 0 –30 –30 –40 –40 –50 –50 –60 –60 10dB/DIV –20 –70 –80 –100 –100 –110 –110 –120 SPAN 53.84MHz SWEEP 1.485s dBm –87.08 –91.39 –92.16 –92.56 –90.08 dBc –75.85 –79.88 –81.09 –81.89 –80.89 dBm –86.64 –90.68 –91.89 –92.68 –91.69 FILTER OFF OFF OFF OFF OFF 11149-087 dBc –76.29 –80.60 –81.37 –81.76 –79.29 1200 1400 CENTER 877.5MHz SPAN 58.84MHz SWEEP 1.623s VBW 3kHz TOTAL CARRIER POWER –10.599dBm/7.68MHz TOTAL CARRIER POWER –10.794dBm/3.84MHz INTEG BW 3.84MHz 3.84MHz 3.84MHz 3.84MHz 3.84MHz 1000 –80 –90 OFFSET FREQ 5MHz 10MHz 15MHz 20MHz 25MHz 800 –70 –90 VBW 3kHz 600 图78. 不同温度下单音NSD与fOUT 的关系 –20 CENTER 877.5MHz 400 fOUT (MHz) 图75. 不同温度下IMD与fOUT 的关系 –120 200 11149-085 IMD (dBc) 800 –145 –40°C +25°C +85°C –80 10dB/DIV 600 图77. 不同温度下W-CDMA NSD与fOUT 的关系 –65 –85 400 fOUT (MHz) 图74. 不同温度下SFDR与fOUT 的关系 –60 200 图76. 单载波W-CDMA(877.5 MHz) OFFSET FREQ 5MHz 10MHz 15MHz 20MHz 25MHz INTEG BW 3.84MHz 3.84MHz 3.84MHz 3.84MHz 3.84MHz dBc –72.33 –75.18 –74.76 –72.69 –65.42 dBm –85.89 –88.74 –88.32 –86.25 –78.99 dBc –72.37 –75.19 –74.92 –74.60 –73.53 dBm –85.93 –88.75 –88.48 –88.16 –87.09 图79. 双载波W-CDMA(875 MHz) Rev. A | Page 25 of 68 FILTER OFF OFF OFF OFF OFF 11149-088 –80 11149-086 –75 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –60 –65 –70 –70 ACLR (dBc) –65 –75 –80 –85 –85 750 800 850 900 950 1000 fOUT (MHz) 图80.单载波W-CDMA ACLR与fOUT 的关系(第一ACLR、第二ACLR) –65 –90 700 800 850 900 950 fOUT (MHz) 图82. 双载波W-CDMA ACLR与fOUT 的关系(第一ACLR、第二ACLR) –60 THIRD ACLR (dBc) FOURTH ACLR (dBc) FIFTH ACLR (dBc) –65 THIRD ACLR (dBc) FOURTH ACLR (dBc) FIFTH ACLR (dBc) –70 ACLR (dBc) –70 –75 –75 –80 –85 –85 750 800 850 900 950 fOUT (MHz) 1000 11149-090 –80 –90 700 750 –90 700 750 800 850 900 fOUT (MHz) 图83. 双载波W-CDMA ACLR与fOUT 的关系 (第三ACLR、第四ACLR、第五ACLR) 图81.单载波W-CDMA ACLR与fOUT 的关系 (第三ACLR、第四ACLR、第五ACLR) Rev. A | Page 26 of 68 950 11149-092 –60 ACLR (dBc) –75 –80 –90 700 FIRST ACLR (dBc) SECOND ACLR (dBc) 11149-091 FIRST ACLR (dBc) SECOND ACLR (dBc) 11149-089 ACLR (dBc) –60 AD9119/AD9129 交流(混合模式) 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 REF 0dBm ATTEN: 20dB –5 –20 –15 –30 –25 –40 –35 –50 –60 –45 –55 –70 –65 –80 –75 –90 –85 START 20MHz RES BW 20kHz VBW 20kHz STOP 2.6GHz SWEEP 7.78s (1001 pts) ATTEN: 20dB –95 START 20MHz RES BW 20kHz 图84. 单音频谱(fOUT = 2350 MHz) STOP 2.6GHz SWEEP 7.78s (1001 pts) VBW 20kHz 11149-094 10dB/DIV –10 –100 REF 5dBm 5 11149-093 10dB/DIV 0 图87. 单音频谱(fOUT = 1600 MHz) –50 –40 –55 –50 –60 IMD (dBc) SFDR (dBc) –60 –70 –65 –70 –75 1000 1500 2000 fOUT (MHz) 2500 3000 –85 500 11149-095 –145 –150 –150 –155 –155 NSD (dBm/Hz) –145 –160 –165 1500 2000 fOUT (MHz) 2500 3000 –160 –165 1500 2000 2500 3000 fOUT (MHz) 3500 4000 4500 11149-097 NSD (dBm/Hz) 1000 图88. 不同fDAC 下IMD与fOUT 的关系 图85. 不同fDAC 下SFDR与fOUT 的关系 –170 1000 1600MSPS 2200MSPS 2800MSPS –170 1500 2000 2500 3000 fOUT (MHz) 3500 图89. W-CDMA NSD与fOUT 的关系 图86. 单音NSD与fOUT 的关系 Rev. A | Page 27 of 68 4000 11149-098 –90 500 –80 1600MSPS 2200MSPS 2800MSPS 11149-096 –80 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –25 –20 –50 –40 –50 –55 –60 –60 –70 –65 –80 1500 2000 2500 fOUT (MHz) 3000 3500 4000 –90 1000 –50 –30 SECOND NYQUIST ZONE THIRD NYQUIST ZONE –40 –16dBFS –12dBFS –6dBFS 0dBFS IMD (dBc) –65 3000 3500 4000 SECOND NYQUIST ZONE THIRD NYQUIST ZONE 11mA 22mA 33mA –60 –70 –70 –80 –75 –80 1000 2500 fOUT (MHz) –50 –60 1500 2000 2500 fOUT (MHz) 3000 3500 4000 11149-100 IMD (dBc) –55 2000 图92. 不同DAC IOUTFS 下SFDR与fOUT 的关系 图90. 不同数字满量程下SFDR与fOUT 的关系 –45 1500 11149-101 –45 –70 1000 11mA 22mA 33mA –30 11149-099 SFDR (dBc) –40 –16dBFS –12dBFS –6dBFS 0dBFS SECOND NYQUIST ZONE THIRD NYQUIST ZONE –90 1000 1500 2000 2500 3000 3500 fOUT (MHz) 图93. 不同DAC IOUTFS 下IMD与fOUT 的关系 图91. 不同数字满量程下IMD与fOUT 的关系 Rev. A | Page 28 of 68 4000 11149-193 –35 –10 SFDR (dBc) –30 0 SECOND NYQUIST ZONE THIRD NYQUIST ZONE AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –145 –145 –40°C +25°C +85°C –40°C +25°C +85°C –150 –155 NSD (dBm/Hz) –155 –160 1500 2000 2500 fOUT (MHz) 3000 3500 4000 –165 1500 11149-105 –170 1000 –30 –30 –40 –40 –50 –50 –60 –60 10dB/DIV –20 –70 –80 –100 –100 –110 –110 –120 SPAN 53.84MHz SWEEP 1.485s TOTAL CARRIER POWER –9.445dBm/3.84MHz LOWER UPPER OFFSET FREQ INTEG BW dBc dBm dBc dBm 5MHz 3.84MHz –73.71 –83.15 –74.00 –83.45 10MHz 3.84MHz –77.40 –86.84 –77.31 –86.75 15MHz 3.84MHz –78.04 –87.48 –77.85 –87.30 20MHz 3.84MHz –78.13 –87.57 –78.51 –87.96 25MHz 3.84MHz –78.01 –87.46 –78.43 –87.87 3500 –80 –90 VBW 3kHz 3000 –70 –90 CENTER 1.98GHz SPAN 58.84MHz SWEEP 1.623s VBW 3kHz TOTAL CARRIER POWER –10.211dBm/15.36MHz FILTER OFF OFF OFF OFF OFF OFFSET FREQ 5MHz 10MHz 15MHz 20MHz 11149-107 10dB/DIV –20 CENTER 1.888GHz 2500 fOUT (MHz) 图96. 不同温度下W-CDMA NSD与fOUT 的关系 图94. 不同温度下单音NSD与fOUT 的关系 –120 2000 11149-106 –160 –165 INTEG BW 3.84MHz 3.84MHz 3.84MHz 3.84MHz LOWER dBc dBm –69.05 –85.24 –69.86 –86.05 –70.81 –87.00 –71.03 –87.22 UPPER dBc dBm –69.03 –85.22 –69.71 –85.90 –70.52 –86.71 –70.91 –87.10 图97. 4载波W-CDMA(1980 MHz) 图95. 单载波W-CDMA(1887.5 MHz) Rev. A | Page 29 of 68 FILTER OFF OFF OFF OFF 11149-108 NSD (dBm/Hz) –150 AD9119/AD9129 除非另有说明，IOUTFS = 28 mA，fDAC = 2.6 GSPS，标称电源，TA = 25°C。 –55 –60 –65 –65 –70 –75 –75 –80 –85 –85 1.6 1.8 2.0 2.2 2.4 2.6 fOUT (GHz) 图98.单载波W-CDMA ACLR与fOUT 的关系(第一ACLR、第二ACLR) –50 –55 –90 1.4 –50 –55 –60 –65 –65 ACLR (dBc) –60 –75 –85 –85 1.8 2.0 2.2 2.4 fOUT (GHz) 2.6 2.2 2.4 2.6 图99.单载波W-CDMA ACLR与fOUT 的关系 (第三ACLR、第四ACLR、第五ACLR) THIRD ACLR (dBc) FOURTH ACLR (dBc) FIFTH ACLR (dBc) –75 –80 1.6 2.0 –70 –80 –90 1.4 1.8 图100. 4载波W-CDMA ACLR与fOUT 的关系(第一ACLR、第二ACLR) THIRD ACLR (dBc) FOURTH ACLR (dBc) FIFTH ACLR (dBc) –70 1.6 fOUT (GHz) 11149-110 ACLR (dBc) –70 –80 –90 1.4 FIRST ACLR (dBc) SECOND ACLR (dBc) 11149-111 ACLR (dBc) –60 11149-109 ACLR (dBc) –55 –50 FIRST ACLR (dBc) SECOND ACLR (dBc) –90 1.4 1.6 1.8 2.0 2.2 2.4 fOUT (GHz) 图101. 4载波W-CDMA ACLR与fOUT 的关系 (第三ACLR、第四ACLR、第五ACLR) Rev. A | Page 30 of 68 2.6 11149-112 –50 AD9119/AD9129 DOCSIS性能(正常模式) 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 REF –20dBm –20 1 –30 –40 –40 –50 –50 –60 –60 –80 –70 –80 –90 –90 2Δ1 3Δ1 –100 –110 –110 TRC 1 1 1 SCL f f (Δ) f (Δ) X 70MHz (Δ) 70MHz (Δ) 140MHz VBW 20kHz Y –3.611dBm (Δ) –72.929dB (Δ) –74.629dB –120 STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –3.612dBm (Δ) –72.903dB (Δ) –74.583dB MODE N Δ1 Δ1 11149-113 START 0Hz RES BW 20kHz TRC 1 1 1 SCL X f 950MHz f (Δ) –68MHz f (Δ) –882MHz Y –6.221dBm (Δ) –68.115dB (Δ) –71.783dB STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –6.223dBm (Δ) –68.115dB (Δ) –71.783dB 图105. 单载波(950 MHz输出) 图102. 单载波(70 MHz输出) –20 VBW 2kHz REF –20dBm –20 –30 REF –20dBm –30 1 –40 –50 –50 –60 –60 10dB/DIV 10dB/DIV 1 –40 –70 –80 –90 3Δ1 2Δ1 –100 –110 3Δ1 –110 START 0Hz RES BW 20kHz TRC 1 1 1 SCL f f (Δ) f (Δ) X 79MHz (Δ) 61MHz (Δ) 131MHz VBW 20kHz Y –11.506dBm (Δ) –71.473dB (Δ) –69.109dB –120 STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION FUNCTION WIDTH BAND POWER 6MHz BAND POWER 6MHz BAND POWER 6MHz FUNCTION VALUE –11.506dBm (Δ) –71.606dB (Δ) –69.155dB 11149-114 MODE N Δ1 Δ1 –80 –90 2Δ1 –100 –120 –70 MODE N Δ1 Δ1 START 0Hz RES BW 20kHz TRC 1 1 1 SCL X f 959MHz f (Δ) –77MHz f (Δ) –891MHz 图103. 4载波(70 MHz输出) –20 –20 FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –14.584dBm (Δ) –65.064dB (Δ) –71.759dB REF –20dBm –30 1 –40 –50 –50 –60 –60 10dB/DIV –40 –70 –80 –90 1 –70 –80 –90 –100 2Δ1 –100 3Δ1 2Δ1 3Δ1 –110 –120 MODE N Δ1 Δ1 START 0Hz RES BW 20kHz TRC 1 1 1 SCL X f 91MHz f (Δ) (Δ) 49MHz f (Δ) (Δ) 117.9MHz VBW 20kHz Y –15.917dBm (Δ) –66.430dB (Δ) –67.401dB STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz FUNCTION VALUE –15.919dBm (Δ) –66.658dB (Δ) –67.436dB MODE N Δ1 Δ1 图104. 8载波(70 MHz输出) START 0Hz RES BW 20kHz TRC 1 1 1 SCL X f 971MHz f (Δ) –89MHz f (Δ) –903.0MHz VBW 2kHz Y –18.364dBm (Δ) –63.858dB (Δ) –70.065dB STOP 1.1GHz SWEEP 27.9s (1001 pts) FUNCTION BAND POWER BAND POWER BAND POWER FUNCTION WIDTH 6MHz 6MHz 6MHz 图107. 8载波(950 MHz输出) Rev. A | Page 31 of 68 FUNCTION VALUE –18.364dBm (Δ) –63.858dB (Δ) –70.065dB 11149-118 –110 –120 11149-115 10dB/DIV Y –14.583dBm (Δ) –65.064dB (Δ) –71.759dB STOP 1.1GHz SWEEP 27.9s (1001 pts) 图106. 四载波(950 MHz输出) REF –20dBm –30 VBW 2kHz 11149-117 MODE N Δ1 Δ1 START 0Hz RES BW 20kHz 2Δ1 3Δ1 –100 11149-211 –70 –120 REF –20dBm 1 –30 10dB/DIV 10dB/DIV –20 AD9119/AD9129 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 –70 –80 –90 0 0.2 0.4 0.6 0.8 1.0 fOUT (GHz) 0.2 0.4 0.6 0.8 1.0 1.0 1.0 IN-BAND THIRD HARMONIC (dBc) –40 –50 –60 –70 –80 0 0.2 0.4 0.6 0.8 1.0 –50 –60 –70 –80 –90 11149-120 IN-BAND SECOND HARMONIC (dBc) 0 图111. 三次谐波与fOUT 性能的关系(一个DOCSIS载波) fOUT (GHz) 0 0.2 0.4 0.6 0.8 fOUT (GHz) 图109. 二次谐波与fOUT 性能的关系(四个DOCSIS载波) 图112. 三次谐波与fOUT 性能的关系(四个DOCSIS载波) –40 IN-BAND THIRD HARMONIC (dBc) –40 –50 –60 –70 –80 0 0.2 0.4 0.6 0.8 fOUT (GHz) 1.0 –50 –60 –70 –80 –90 11149-121 IN-BAND SECOND HARMONIC (dBc) –80 fOUT (GHz) –40 –90 –70 –90 图108. 二次谐波与fOUT 性能的关系(一个DOCSIS载波) –90 –60 11149-122 –60 –50 11149-123 –50 11149-124 IN-BAND THIRD HARMONIC (dBc) –40 11149-119 IN-BAND SECOND HARMONIC (dBc) –40 图110. 二次谐波与fOUT 性能的关系(八个DOCSIS载波) 0 0.2 0.4 0.6 0.8 fOUT (GHz) 图113. 三次谐波与fOUT 性能的关系(八个DOCSIS载波) Rev. A | Page 32 of 68 AD9119/AD9129 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 –55 –60 –55 –60 ACPR (dBc) –65 –70 –75 –65 –70 –75 –80 –80 –85 –85 0 0.2 0.4 0.6 0.8 1.0 fOUT (GHz) –90 ACP1 ACP2 ACP3 ACP4 ACP5 0 0.2 –55 –60 ACPR (dBc) –65 –70 –75 –70 –75 –80 –85 –85 0 0.2 0.4 0.6 0.8 1.0 fOUT (GHz) 图115. 4载波ACPR与fOUT 的关系 –55 –60 –65 –70 –75 –80 –90 0 0.2 0.4 0.6 0.8 fOUT (GHz) 1.0 11149-221 ACP1 ACP2 ACP3 ACP4 ACP5 –85 –90 0.1 ACP1 ACP2 ACP3 ACP4 ACP5 0.2 0.3 0.4 0.5 0.6 0.7 fOUT (GHz) 图118. 32载波ACPR与fOUT 的关系 –50 ACPR (dBc) –65 –80 –90 1.0 –50 11149-220 ACPR (dBc) –60 0.8 图117. 16载波ACPR与fOUT 的关系 ACP1 ACP2 ACP3 ACP4 ACP5 –55 0.6 fOUT (GHz) 图114. 单载波ACPR与fOUT 的关系 –50 0.4 图116. 8载波ACPR与fOUT 的关系 Rev. A | Page 33 of 68 0.8 0.9 11149-223 –90 11149-219 ACPR (dBc) –50 ACP1 ACP2 ACP3 ACP4 ACP5 11149-222 –50 AD9119/AD9129 除非另有说明，IOUTFS = 33 mA，fDAC = 2.782 GSPS，标称电源，TA = 25°C。 –20 –40 REF –20dBm ACLR IN GAP CHANNEL (dBc) –30 –40 –60 –70 –80 –90 –100 –60 –70 –80 –120 CENTER 77MHz RES BW 10kHz VBW 1kHz SPAN 60MHz SWEEP 6.08s (1001 pts) –90 0 0.2 0.4 0.6 0.8 fOUT (GHz) 图119. 间隙通道ACLR(77 MHz) 图120. 间隙通道ACLR与fOUT 的关系 Rev. A | Page 34 of 68 1.0 11149-225 –110 11149-125 10dB/DIV –50 –50 AD9119/AD9129 术语 线性误差(积分非线性或INL) 实际模拟输出与理想输出的最大偏差，理想输出由从零电 平到满量程所画的直线确定。 无杂散动态范围 指定带宽内输出信号与峰值杂散信号的均方根幅值之差， 用分贝(dB)表示。 差分非线性(DNL) 衡量数字输入代码改变1 LSB时模拟值(用满量程归一化)的 变化。 总谐波失真(THD) 前6次谐波成分的均方根和与实测输入信号的均方根值之 比。表示为百分比或分贝(dB)。 单调性 如果一个DAC的输出随着数字输入的增加而增加，或者保 持不变，则该DAC是单调的。 噪声谱密度(NSD) 转换器单位带宽的噪声功率。通常用dBm/Hz表示，满量 程信号规定为0 dBm。 失调误差 输出电流与理想0值的偏差。对于IOUTP，当所有输入均 置0时，预期输出为0 mA。对于IOUTN，当所有输入均置1时， 预期输出为0 mA。 邻道泄漏比(ACLR) 一个通道相对于其相邻通道的测量功率之比，用dBc表示。 增益误差 增益误差指实际输出范围与理想输出范围的差异。所有输 入均置1时的输出减去所有输入均置0时的输出便得到实际 范围。 输出顺从电压范围 输出顺从电压范围指电流输出DAC输出端的容许电压范围。 超出最大限值工作可能会引起输出级饱和或击穿，导致非 线性性能。 邻道功率比(ACPR) 邻道总功率(交调信号)与主通道功率(有用信号)之比，用 dBc表示。 调制误差比(MER) 衡量输出符号平均幅度与个别符号的均方根误差幅度之间 的差异。调制信号产生一组离散的输出值，称为“星座”； 每个符号产生一个对应于星座上一点的输出信号。 交调失真(IMD) 频率不同的两个或更多信号频率混合的结果。混频会产生 许多产物，用公式aF1 ± bF2表示，其中a和b均为整数值。 温度漂移 衡量环境温度(25°C)值与TMIN或TMAX值之间的最大变化范围。 失调和增益漂移用每摄氏度(°C)满量程范围(FSR)的ppm表 示；基准电压漂移用每摄氏度ppm表示(ppm/°C)。 电源抑制 衡量电源从标称额定电压变为最小和最大额定电压时满量 程输出的最大变化。 Rev. A | Page 35 of 68 AD9119/AD9129 串行通信端口概述 AD9119/AD9129是11位/14位DAC，以最高达2.85 GSPS的更 新速率工作。由于内部时序要求，允许的最小采样速率为 1400 MSPS。输入数据通过两个内部复用的11/14位LVDS端 口采样。每个端口具有自己的数据输入，但两个端口共用 一个数据时钟输入(DCI)。LVDS输入符合IEEE-1596规范， 但输入迟滞是例外，不是所有过程转折都能保证这一 要求。在双倍数据速率(DDR)格式下，每个DCI输入以1/4 的输入数据速率工作。DCI的每个边沿用于将数据传输到 AD9119/AD9129。 DACCLK_N和DACCLK_P输入直接驱动DAC内核，以使时 钟抖动最小。DACCLK信号经过4分频后，输出为每个端 口的DCO。DCO信号可用于为数据源提供时钟。DAC期 待DDR LVDS数据(P0_D[13:0]x, P1_D[13:0]x)，各通道与单 个DDR DCI信号对齐。 段。通信周期第二阶段仅能传输一个字节。当寄存器访问 仅需要一个字节时，单字节数据传输可降低CPU开销。写 入每个传输字节的最后一位后，寄存器立即改变。每传输 8位后(最后一个字节除外)，可以拉高CS(片选)，使总线停 止。当CS变为低电平时，串行传输继续。停止在非字节边 界会复位SPI。 指令模式(8位指令) 指令字节如下表所示。 MSB I7 读/写 I6 A6 I5 A5 I4 A4 I3 A3 I2 A2 I1 A1 LSB I0 A0 AD9119/AD9129的功能通过SPI进行控制。 读/写(指令字节位7)决定指令字节写周期结束后是进行读 操作还是写操作。逻辑1表示读操作。逻辑0表示写操作， 即数据传输周期。A6至A0(指令字节的位6至位0)决定通信 周期数据传输阶段要访问的寄存器。 串行外设接口(SPI) 串行外设接口引脚描述 AD9119/AD9129 SPI是一种灵活的同步串行通讯端口，可 以很方便地与多种工业用微控制器和微处理器接口。该串 行I/O兼容大多数同步传输格式，包括Motorola® SPI和Intel® SSR协议。通过此接口可读/写所有AD9119/AD9129配置寄 存器。支持MSB(最高有效位)优先和LSB(最低有效位)优先 传输格式。AD9119/AD9129串行接口端口可以配置为单 I/O引脚(SDIO)，或者配置为两个单向输入/输出引脚(SDIO 和SDO)。 SDO (PIN J2) SCLK (PIN K1) AD9119/ AD9129 串行时钟引脚用于同步输入/输出AD9119/AD9129的数据， 并运行内部状态机。SCLK的最大频率为20 MHz。AD9119/ AD9129的所有数据输入记录在SCLK的上升沿。所有数据 在SCLK的上升沿从AD9119/AD9129输出。 CS—片选 它是一个低电平有效输入，用于启动并选通一个通信周期。 它支持多个器件使用相同的串行通信线路。当此输入高电 平时，SDO和SDIO引脚会进入高阻抗状态。在整个通信周 期，片选引脚应保持低电平。 SDIO—串行数据I/O SPI PORT CS (PIN K2) 11149-126 SDIO (PIN J1) SCLK—串行时钟 图121. AD9119/AD9129 SPI端口 SPI通用操作 AD9119/AD9129的通信周期分为两个阶段。第一阶段是指 令周期，将指令字节写入AD9119/AD9129，与前八个SCLK 上升沿重合。指令字节向AD9119/AD9129串行端口控制器 提供有关数据传输周期(即通信周期第二阶段)的信息，明 确即将发生的数据传输是读操作还是写操作，以及数据传 输中第一个字节的起始寄存器地址。各通信周期的前八个 SCLK上升沿用于将指令字节写入AD9119/AD9129。 向AD9119/AD9129写入数据必须通过此引脚进行。不过， 该引脚也能作为双向数据线使用。此引脚的配置由寄存器 0x00的位7 (SDIO_DIR)控制。默认为逻辑1，将SDIO引脚配 置为双向数据线。 SDO—串行数据输出 如果协议选择用不同的通信线来发送和接收数据，那么数 据是从该引脚读出的。当AD9119/AD9129以单独的双向I/O 模式运行时，此引脚不会输出数据，并置为高阻抗状态。 其余SCLK边沿用于通信周期的第二阶段。第二阶段是 AD9119/AD9129与系统控制器之间发生实际数据传输的阶 Rev. A | Page 36 of 68 AD9119/AD9129 MSB/LSB传输 INSTRUCTION CYCLE SDIO R/W A0 A1 A2 A3 图124. 串行寄存器接口时序(LSB优先写入) INSTRUCTION CYCLE 串行端口配置 AD9119/AD9129串行端口配置由寄存器0x00的位[7:5]控制。 注意，写入寄存器的最后一位后，配置立即改变。软件复 位位(寄存器0x00的位5—SoftReset)置1时，除寄存器0x00保 持不变外，所有其它寄存器设为默认值。 如果出现意料之外的编程序列，AD9119/AD9129 SPI可能变 得无法访问。例如，如果用户代码意外更改LSB/MSB位， 随后的位将产生无法预料的结果。写入一个全0的不完整 字节(1到7位)，然后写入三个字节的0x00，可使SPI回到已 知状态。这将回到MSB优先指令(寄存器0x00 = 0x00)，因而 可以重新初始化器件。 DATA TRANSFER CYCLE SCLK SDIO R/W A0 A1 A6 D10 D20 D40 D5N D6N D7N D10 D20 D40 D5N D6N D7N 图125. 串行寄存器接口时序(LSB优先读取) tDS tSCLK CS INSTRUCTION BIT 6 图126. SPI寄存器写操作时序图 CS DATA TRANSFER CYCLE SCLK CS tDNV SCLK SDIO I1 R/W A6 A5 A4 A3 A2 A1 A0 D6N D5N D30 D20 D10 D00 D6N D5N D30 D20 D10 D00 11149-128 D7 图123. 串行寄存器接口时序(MSB优先读取) I0 D7 tDV D6 D5 图127. SPI寄存器读操作时序图 D7 SDO 11149-131 tDH INSTRUCTION BIT 7 11149-127 图122. 串行寄存器接口时序(MSB优先写入) SDIO A5 SCLK SCLK INSTRUCTION CYCLE A4 D0 SDIO D30 D20 D10 D00 A3 SDO tDS A2 A1 A0 D7N D6N D5N A2 D0 CS R/W A6 A5 A4 A3 DATA TRANSFER CYCLE CS 11149-132 INSTRUCTION CYCLE D40 D5N D6N D7N A5 A6 D00 D10 D20 A4 11149-129 SCLK 当LSB/MSB = 1(LSB优先)时，指令和数据字节必须按照从 LSB到MSB的顺序写入。 SDIO DATA TRANSFER CYCLE CS 11149-130 AD9119/AD9129串行端口支持MSB优先和LSB优先两种数 据格式。此功能由寄存器0x00中的LSB/MSB位(位6)控制。 默认是MSB优先(LSB/MSB = 0)。选择MSB优先数据格式时， 指令和数据字节必须按照从MSB到LSB的顺序写入。 最后一个指令位写入SDIO引脚之后，必须及时将驱动信号 设为高阻态，以便总线回转。AD9119/AD9129的串行输出 数据由SCLK的下降沿使能，这导致第一个输出数据位短于 其余的数据位，如图127所示。为确保正确读取数据，将 SCLK从低电平变为高电平之前，应读取SDIO引脚或SDO 引脚。由于多字节协议更为复杂，多个AD9119/AD9129器 件不能以菊花链形式连接在SPI总线上。多个DAC需利用 独立的CS信号控制。 Rev. A | Page 37 of 68 AD9119/AD9129 工作原理 AD9119/AD9129是11位/14位DAC，以最高达2.85 GSPS的输 入数据速率工作，同时能够重构带宽高达1.425 GHz的信号。 图128显示了AD9119/AD9129的顶层功能框图。一个高性 能NMOS DAC向一个平衡的外部负载提供一个信号相关的 差分电流，该负载参考一个标称1.8 V模拟电源。DAC的电 流源阵列参考外部−1.5 V电源，其满量程电流IOUTFS可在9.5 mA 至34.4 mA范围内调整。 RESET I250U VREF IRQ AD9129 1.2V DLL P1_D[13:0]P, P1_D[13:0]N DCO_x LVDS DDR RECEIVER DCI_x BASEBAND MODE MIXNORMAL MODE Tx DAC CORE IOUTP IOUTN 2× PLL CLOCK DISTRIBUTION 也可以将可选的奇偶校验位与数据一起发送，以增强接口 的可靠性。这种情况下，可以使用一个计数器来计数奇偶 校验错误，并在超过可编程阈值时，产生一个中断请求 (IRQ)。 AD9119/AD9129为主机提供一个DCO时钟，它与DCI时钟 频率相同，以建立同步操作。一个具有可编程相位偏移的 延迟锁定环(DLL)用于产生一个具有最佳边沿位置的内部 采样时钟，以便LVDS DDR接收器正确锁存输入数据。数据 锁存到AD9119/AD9129中时，一个8样本深FIFO用于交接 主机与AD9119/AD9129时钟域之间的数据。FIFO可以利用 外部同步信号fSYNC复位，确保流水线延迟一致。流水线延 迟是指从样本锁存到数据端口至它出现在DAC输出端的时 间，取决于所选的配置(参见“流水线延迟”部分)。 解交错数据传入AD9119/AD9129的内部时钟域后，重新组 装为原数据流。由于DAC的四开关架构在DACCLK信号的 上升沿和下降沿均可更新输出，因此还有以下两种工作模 式可用： DCR DACCLK_x 11149-133 P0_D[13:0]P, P0_D[13:0]N DATA LATCH LVDS DDR RECEIVER FRM_x (FRAME/ PARITY) DATA ASSEMBLER SPI 4× FIFO SDIO SDO CS SCLK 因此，总线接口速度降至数据速率的½(例如fDATA/2)，DCI 时钟工作速率为fDATA/4。 图128. AD9119/AD9129功能框图 一个低抖动差分时钟接收器用于处理DACCLK_x输入端出现 的信号，该信号用于设置DAC的更新速率。差分时钟接收器 可以接受正弦信号；如果输入信号电平保持在0 dBm以上， 则NSD(噪声谱密度)性能降低可忽略不计。−5 dBm输入时， 性能降低+1 dB；当信号接近−10 dBm时，性能进一步降低， 达到+2 dB。时钟接收器之后有一个占空比恢复器(DCR)，用 于确保后续电路的占空比接近50%。DCR的输出用作主时 钟，直接路由至DAC，此外还路由至时钟分配模块以产生 所有关键的内部和外部时钟。时钟源的质量是保持最佳交 流性能的重要考虑因素，可从三方面来定义：相位噪声特 性、抖动和驱动能力。 • 可以选择2倍插值滤波器，以将有效DAC更新速率(fDAC) 提高到输入数据速率的2倍，从而简化模拟后置滤波要 求，并降低目标基带区域中混叠谐波的影响。 • 混合模式选项实质上是在下降沿产生互补样本，使得原 奈奎斯特频谱移至fDACCLK，DAC的sinc零点落在2 × fDACCLK。 高速DAC的数字域与混合信号域之间的数字交接对于保护 其输出动态范围至关重要。一个具有可编程相位偏移的锁 相环(PLL)用于优化这两个时钟域之间的时序交接。接收到 稳定的DACCLK信号之后，在初始启动序列期间，状态机 用于初始化DLL和PLL。完成这两个环路的初始化之后， 它们保持最佳时序对齐，不随温度、时间和电源变化而改 变。AD9119/AD9129还提供IRQ功能，用于监控DLL、PLL 和其它内部电路。 AD9119/AD9129支持通过一个源同步、LVDS双倍数据速 率(DDR)数据接口连接主机处理器。两个11位/14位LVDS 数据端口(P0_DxP、P0_DxN和P1_DxP、P1_DxN)用于采样 主机在DCI时钟的上升沿和下降沿输出的解交错数据。 Rev. A | Page 38 of 68 AD9119/AD9129 LVDS数据端口接口 数据时序要求由最小数据有效裕量定义，取决于数据时钟 输入偏斜、输入数据抖动和DLL延迟线在不同延迟设置下 的变化。此裕量是将数据周期减去所有数据偏斜、数据抖 动和阻挡窗口(KOW，等于建立和保持时间之和)而得到， 如下式所示： AD9119/AD9129能以最高达2.85 GSPS的输入数据速率工作。 主机与AD9119/AD9129之间使用一个源同步LVDS接口， 用以支持如此高的数据速率并简化接口。如图129所示， 主机以½的DAC时钟速率(即fDACCLK/2)将解交过输入数据提 供给AD9119/AD9129的两个11/14位LVDS数据端口(P0_DxP、 P0_DxN和P1_DxP、P1_DxN)。除输入数据外，主机还以 fDACCLK/4的速率提供一个嵌入式DDR数据时钟输入(DCI_x)。 tDATA VALID MARGIN = tDATA PERIOD − tDATA SKEW − tDATA JITTER − (tH + tS) 阻挡窗口(建立和保持时间之和)是指不得发生数据跃迁的 区域。时序裕量允许自动或手动调整DLL延迟设置(参见图 130)。 一个DLL电路(设计采用350 MHz到712.5 MHz的DCI时钟速 率 工 作 )用 于 产 生 DCI的 相 移 版 本 ， 称 为 数 据 采 样 时 钟 (DSC)，用以记录上升沿和下降沿上的输入数据。 图130显示DSC信号的理想位置与DCI输入相差90°。然 而，由于DCI相对于数据的偏斜，可能需要改变DSC相位 偏移，使得数据采样发生在其眼图的中心。采样时刻可以 通过调整标称90° DLL相移值(寄存器0x0A的位[3:0])，以离散 增量形式改变。以下公式定义相位偏移关系： 如图130所示，DCI时钟沿必须与数据位跃迁重合，偏斜和 抖动应保持最小。输入数据的标称采样点是DCI时钟沿的 中点，因为此点对应于数据眼的中心。这还相当于DCI时 钟标称相移90°。 LVDS DDR RECEIVER P0_D[13:0]x DELAY LOCK LOOP fDATA = fDACCLK /2 1×2 fDCI = fDACCLK /4 DCI 1×2 DCO fDCO = fDACCLK /4 CLOCK DISTRIBUTION fDACCLK 11149-134 ODD DATA SAMPLES 14 × 2 LVDS DDR RECEIVER LVDS DDR DRIVER EVEN DATA SAMPLES 14 × 2 DATA DE-INTERLEAVER AD9129 OPTIONAL PARITY P1_D[13:0]x HOST PROCESSOR COMBINED ODD/EVEN PARITY BIT 相位偏移 = 90° ± n × 11.25°, |n| < 8 图129. AD9119/AD9129与主机处理器之间的建议数字接口 tDATA SKEW INPUT DATA[13:0] DLL PHASE DELAY tDSC SETUP AND HOLD tDATA JITTER DATA EYE tDATA PERIOD 11149-135 DCI DATA SAMPLE CLOCK 图130. LVDS数据端口时序要求 Rev. A | Page 39 of 68 AD9119/AD9129 图131显示了DSC相对于DCI信号和数据信号的建立和保持 时间。 DATA 表10列出了所有工作条件下均保证的值。这些值的测量条 件为50%占空比和450 mV p-p的DCI摆幅。为实现最佳性能， 占空比变化应小于±5%，DCI输入应尽可能高，最高可达 800 mV p-p。 DCI 图10. 数据端口建立和保持时间窗口(保证值) 11149-238 DSC tS tH 图131. LVDS数据端口建立和保持时间 表11显示了计算数据有效裕量所需的各种DAC时钟频率的 典型时间。可供用于调整DSC采样点的裕量可通过表11 确定。 频率， fDAC (MHz) 1600 2300 2800 时间(ps) −3 tS tH tS tH tS tH −272 682 −168 564 −88 457 DLL相位下的数据端口建立和 保持时间(ps) 0 +3 −489 911 −292 705 −185 559 −683 1120 −420 839 −285 652 图11. 数据端口建立和保持时间窗口(典型值) 频率， fDAC1 (MHz) 1400 1500 1600 1700 1800 1900 2000 2100 2200 2300 2400 2500 2600 2700 2800 1 时间 (ps) tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH tS tH −6 −106 426 −124 427 −120 421 −111 382 −93 400 −90 398 −82 389 −87 370 −94 415 −93 390 −130 426 −73 370 −43 338 −54 316 −36 335 −5 −205 499 −197 490 −191 485 −184 429 −133 442 −139 443 −122 423 −133 409 −143 453 −131 422 −156 459 −106 407 −76 369 −77 340 −72 355 −4 −274 571 −291 556 −252 550 −226 489 −209 492 −182 488 −170 468 −161 451 −182 487 −182 456 −196 494 −142 433 −115 396 −108 372 −101 379 −3 −353 651 −351 637 −335 619 −301 549 −265 555 −254 535 −220 522 −206 491 −245 523 −227 500 −244 529 −177 467 −145 430 −144 406 −143 404 DLL相位下的数据端口建立和保持时间(ps) −2 −1 0 +1 +2 −436 −523 −604 −680 −798 730 813 900 977 1069 −453 −524 −600 −670 −732 713 795 870 942 1025 −402 −495 −552 −626 −704 689 760 836 910 989 −370 −442 −528 −580 −641 619 700 762 825 907 −326 −401 −475 −524 −596 617 677 754 816 883 −298 −359 −430 −496 −547 593 664 717 778 849 −272 −346 −399 −452 −517 571 625 683 733 789 −274 −331 −384 −443 −488 536 592 636 696 751 −283 −334 −378 −427 −487 571 622 673 722 778 −270 −312 −357 −388 −439 542 595 644 686 731 −277 −313 −366 −404 −457 567 607 653 698 731 −216 −258 −308 −348 −394 502 546 582 619 662 −184 −228 −275 −306 −351 466 503 535 567 614 −179 −228 −277 −305 −336 441 475 499 539 580 −175 −208 −243 −287 −320 442 480 511 545 575 表11给出了选定fDAC频率的特征数据。其它频率也是可行的，表11可用来估计相应的性能。 Rev. A | Page 40 of 68 +3 −906 1152 −815 1100 −776 1049 −719 970 −646 950 −593 900 −565 854 −540 794 −521 818 −485 778 −496 769 −430 702 −375 652 −354 622 −347 607 +4 −993 1235 −908 1181 −847 1128 −784 1032 −709 1003 −663 963 −607 908 −586 855 −565 859 −531 821 −534 815 −458 740 −402 690 −400 654 −382 638 +5 −1064 1303 −982 1241 −902 1195 −822 1095 −765 1061 −700 1021 −660 958 −623 911 −604 908 −570 858 −560 862 −486 780 −443 725 −424 685 −408 676 +6 −1131 1387 −1071 1320 −978 1250 −895 1151 −823 1122 −765 1070 −713 1015 −675 954 −659 956 −623 902 −615 911 −535 828 −491 766 −471 729 −463 717 AD9119/AD9129 失锁前，DLL控制器将寄存器0x0E的位6设为1b，并将位5 或位4设为1b，发出一个DLL警告。这一设置表示DLL接近 失锁。如果DLL就要达到延迟线的起点，控制器将把寄存 器0x0E的位5和位6设为1b，发出一个起点警告。这一设置 表示DLL处于延迟线的起点，即将失锁。 为使主机与AD9119/AD9129同步工作，AD9119/AD9129以 与DCI相同的速率(即f DACCLK/4)向主机提供数据时钟输出 DCO。注意，相对于DCO，DCI信号可以具有任意相位对 齐，因为AD9119/AD9129的DLL可确保这两个时钟域(即主 机处理器和AD9119/AD9129的数字内核)正确交接数据。 AD9119/AD9129的默认复位状态是禁用DCO信号。要将其 使能，应将1b写入寄存器0x0C的位6。DCO输出电平由寄 存器0x7C的位[7:6]控制。默认设置为01b或2.8 mA，但若需 要更高的摆幅，可以将其提高到最大4 mA (11b)。 DCI信号内部交流耦合；因此，移除DCI信号时，由于DCI 输入的随机性，DAC输出可能会震颤。为了避免震颤，当 DCI信号不存在时，建议禁用DAC输出，也就是将1b写入 寄存器0x01的DAC输出电流掉电位(位6)。当DCI信号重新 出现时，可将0b写入寄存器0x01的位6以使能DAC输出。 DAC输出上电时间约为2 µs。 读取地址0x0E处的数据状态寄存器，可以轮询DLL的状 态。位0表示DLL正在运行并尝试锁定；当DLL锁定时，位 7置1b。检测到有效数据时钟时，位2置1b。地址0x0E中的 警告位(位[6:4])可用来指示DAC可能工作在延迟线中的非 理想位置。注意，这些位以SPI端口速度读取，远远低于 DLL的实际速度。这意味着，这些位只能显示所发生事情 的快照，而不能提供实时反馈。 温度效应 在工作温度范围内，延迟线的长度会略有变化，延迟单元 造成的延迟量也会因为温度变化而略有扩大或缩小。这可 能导致以下情况：在某一极端温度时，DLL锁定，但随着 温度变化，DLL可能处于失锁状态(参见图132)。 在图132所示的例子中，DLL在低温下锁定90°的相位设置0。 随着温度升高，延迟线长度改变，控制器调整DLL控制电 压以保持90°偏移。这种情况下，需要一个超出可接受控制 电压范围的电压来保持90°相位偏移。 USER DCI USER DATA D0 D1 DATA SAMPLE CLK 90° DELAY LINE – COLD DELAY LINE – HOT 11149-236 最大程度地扩大DCI和数据信号中眼的开口，可以提高数 据端口接口的稳定性。主机处理器与AD9119/AD9129输入 之间应使用等长的差分控制阻抗走线。为确保跃迁与数据 位重合，应将DCI实现为额外的数据线，由用于数据的输 出驱动器为其提供交替(010101…)位序。 图132. DLL长度随温度变化的示例 在延迟线的终点也会发生类似情况，此时发出的是DLL警 告和DLL终点警告。当寄存器0x0E的位4和位6设为1b时， 表示DLL终点。 出现DLL警告时，必须采取行动来防止失锁。对于起点警 告，应通过移除一个或多个延迟单元来降低延迟线的最小 延迟。这可通过将寄存器0x70和0x71的一些位设为0b来实 现。首先将寄存器0x70的位0设为0b，然后设置位1，以此 类推。某些情况下，可能需要禁用三个延迟单元。最多可 以禁用六个延迟单元。但在大多数情况下，一个单元也不 需要禁用。具体情况随着所需的温度范围和所用的 DACCLK信号速率而有所不同。终点警告是一种理论上的 可能性，但在实际应用中，一般无法达到终点。如果发出 终点警告，DLL必须立即重新锁定。DLL初始锁定(或重新 锁定)时，所有延迟单元都必须有效，寄存器0x70和0x71中 的所有延迟单元位都设置为1b。 奇偶校验 通过使能寄存器0x5C的奇偶校验位特性(位7)，并将寄存器 0x07的位[1:0]设为1(十进制)以将FRM_P、FRM_N引脚(引 脚K13和K14)配置为奇偶校验引脚，可以连续监控数据接 口。采用这种引脚配置时，主机在发送各数据样本的同时， 还会发送一个奇偶校验位。此位根据以下公式进行设置， 其中n是所检查的数据样本。 对于AD9129的偶校验， XOR[FRM(n), P0_D0(n), P0_D1(n), P0_D2(n), ..., P0_D13(n), P1_D0(n), P1_D1(n), P1_D2(n), …, P1_D13(n)] = 0. 对于AD9129的奇校验， XOR[FRM(n), P0_D0(n), P0_D1(n), P0_D2(n), ..., P0_D13(n), P1_D0(n), P1_D1(n), P1_D2(n), …, P1_D13(n)] = 1. Rev. A | Page 41 of 68 AD9119/AD9129 IRQ的状态可以通过寄存器0x06的位2、寄存器0x06的位3 或IRQ引脚测得。如果使用IRQ引脚，并且使能多个IRQ， 则发生IRQ事件时，应检查寄存器0x06的位[3:2]，确定IRQ 是否由奇偶校验错误引起。将1b写入寄存器0x06的位2或 位3，也可以使IRQ清0。 对于AD9119，数据端口是11位而不是14位，因此在计算奇 偶校验位时，不使用P0_D11、P0_D12、P0_D13、P1_D11、 P1_D12和P1_D13。所以，AD9129的奇偶校验位计算使用 29位(包括帧/奇偶校验位)，AD9119则使用23位。 如果发生奇偶校验错误，奇偶校验错误计数器(寄存器 0x5D或0x5E)就会递增。由DCI上升沿采样的数据位发生奇 偶校验错误时，奇偶校验上升沿错误计数器(寄存器0x5D) 递增，奇偶校验错误上升沿位(寄存器0x5C的位0)置1。由 DCI下降沿采样的数据位发生奇偶校验错误时，奇偶校验 下降沿错误计数器(寄存器0x5E)递增，奇偶校验错误下降 沿位(寄存器0x5C的位1)置1。奇偶校验计数器不断累积， 直到被清0或达到最大值255。将1b写入寄存器0x5C的位5 可以使计数器清0。 奇偶校验位特性也可用于验证接口时序。如上所述，主机 提供奇偶校验位和数据样本，并且配置AD9119/AD9129产 生IRQ。然后，用户可以扫描AD9119/AD9129输入寄存器 的采样时刻，确定在哪一点发生采样错误。 数字数据路径描述 图133详细显示了AD9119/AD9129的数字数据路径。内置 DDR时钟的22/28位数据路径与两个11/14位输入数据端口 接口。DCI的每个时钟沿捕捉两个11/14位样本，因此每个 DCI时钟周期捕捉四个连续样本。在DCI上升沿捕捉的样 本以DACCLK/2 (DDR)的速率通过上半部分传输，在下降沿 捕捉的样本则通过下半部分传输。 将1b写入寄存器0x04的位2(针对基于上升沿的奇偶校验检 测 )或 写 入 寄 存 器 0x04的 位 3(针 对 基 于 下 降 沿 的 奇 偶 校 验)，可以使能一个IRQ在发生奇偶校验错误时触发。 14 BITS FIFO PH0 REG 0 FIFO PH1 FRAME DATA TO DAC DECODE REG 3 INPUT LATCH 28 14 REG 2 PARITY/ SED LOGIC 28 REG 4 14 REG 5 14 FIFO PH2 FIFO PH3 14 DATA ASSEMBLER RD PTR RESET DLL DACCLK/4 REG 0 14 REG 1 INPUT LATCH PARITY/ SED LOGIC 28 14 REG 2 REG 3 14 REG 4 REG 5 REG 6 FRAME SPI FIFO ALIGN REQUEST REG 0x11[7] RD PTR RESET REG 7 WR PTR RESET 1 WR PTR RESET REG 7 DCI MIX-MODE 2× REG 6 RESET LOGIC DACCLK/4 DIST. SPI FIFO ALIGN ACKNOWLEDGE REG 0x11[6] FIFO WRITE POINTER OFFSET REG 0x12[2:0] 图133. AD9119/AD9129的数字数据路径 Rev. A | Page 42 of 68 DACCLK/4 11149-136 FRAME/ 1 PARITY REG 1 14 AD9119/AD9129 FIFO描述 数据路径的下一个功能模块包括4个8寄存器深的FIFO。双 端口数据在DCI信号的上升沿和下降沿输入FIFO。FIFO充 当一个缓冲器，能够吸收数据源与DAC之间的时序偏差， 例如FPGA或ASIC的时钟与数据偏差。为获得最大时序裕 量，FIFO水平应保持接近半满状态(即写指针与读指针值 相差4)。写指针的值决定输入数据写入哪一个FIFO寄存器， 读指针的值决定从哪一个寄存器读取数据并送入数据组装 器。每次加载新数据以及从FIFO读取数据时，写指针和读 指针就会相应地更新。 只要FIFO没有溢出或者变空，就会通过FIFO传输有效数 据。注意，FIFO溢出或变空相当于写指针与读指针相等。 当两个指针相等时，就会尝试同时读取和写入一个FIFO寄 存器。这种寄存器同时访问会导致通过FIFO的数据传输不 可靠，必须避免，方法是确保数据写入FIFO的速率与从 FIFO读取数据的速率相同，使得FIFO中的数据水平保持恒 定。必须确保DCI等于DACCLK/4(或DCO)以满足此条件。 复位FIFO数据水平 为了确保实现4样本间隔并提供确定的流水线延迟，FIFO 需要初始化。如果上电时时钟运行，FIFO将初始化到半满 状态。AD9119/AD9129的内部延迟可使FIFO指针偏移2， 因此从寄存器0x13到0x16回读的最佳FIFO数据水平(4，中 间)为2(0000011b)。为此，复位FIFO之前应将寄存器0x12 设置为0x20(十六进制)，从而将读指针设为2级，将写指针 设为0级。 为了最大程度地提高DCI输入与内部DAC数据速率时钟之 间的时序裕量，应在数据传输开始之前初始化FIFO数据水 平。FIFO数据水平的值可通过三种方式初始化：复位器 件、选通FRM_x输入以及对串行端口执行一个写序列。 首选的两种方法是使用FRAME信号和对串行端口执行一个 写序列。初始化FIFO数据水平之前，LVDS DLL和DAC时 钟PLL必须锁定。 FRM_x输入可用来初始化FIFO数据水平值。首先，设置帧 模式的FRM_N和FRM_P引脚(寄存器0x07的位[1:0] = 2)。然 后，将FRAME信号置位高电平并持续至少一个DCI时钟周 期。以这种方式置位FRAME信号时，写指针将在下次读指 针变为0时设置为4(默认值，或者设置为FIFO起始水平， 寄存器0x12的位[2:0])，参见图134。 READ POINTER 0 1 2 3 5 6 7 0 1 2 3 4 5 6 7 FIFO WRITE RESETS FRAME WRITE POINTER 4 3 4 5 6 7 0 1 2 11149-137 捕捉到输入数据后，数据通过一个逻辑模块，由该模块监 控和/或确定高速数字数据接口的信号完整性。可选的奇偶 校验用于逐样本地监控数字接口，采样错误检测(SED)可 用于验证输入数据接口，以便进行系统调试/测试。注意， FRAME和PARITY信号使用相同的引脚分配，因为FRAME 信号通常用在系统初始化期间(用于FIFO同步)，PARITY则 用于正常工作。 图134. 帧输入的时序与写指针值的关系 要通过串行端口初始化FIFO数据水平，寄存器0x11的位7 必须从0b变为1b。当对该寄存器的写操作完成时，FIFO数 据水平完成初始化。 串行端口FIFO数据水平初始化的推荐步骤如下： 1. 将寄存器0x11的位7置1b，以请求复位FIFO水平。 2. 通过确保寄存器0x11的位6设为1b，验证器件已对该请 求做出应答。 3. 将寄存器0x11的位7设为0b，以撤除该请求。 4. 通过确保寄存器0x11的位6设为0b，验证器件已撤销应 答信号。 FIFO状态监控 FIFO相对数据水平可以随时从寄存器0x13至0x16读取。串 行端口报告的FIFO数据水平表示为在绝对读计数器为0时 写计数器状态的7位温度计编码。 例 如 ， FIFO数 据 水 平 2在 状 态 寄 存 器 中 报 告 的 值 为 0000011b。此值加上内部延迟2，报告的FIFO水平便等于4。应 当注意，根据DCI与主DACCLK信号之间的时序关系不 同，FIFO水平值可能有±1的出入。因此，读写指针的差值 至少必须为2。 多DAC同步 多个AD9119/AD9129同步意味着：在同一时刻将相同数据 码(连同DCI)送入所有器件时，所有DAC输出的时序都与 同一相位对齐。FIFO初始化确保FIFO的初始流水线延迟设 置为四个样本并保持此水平，假设主机与AD9119/AD9129 时钟域之间不存在工艺、电压或温度偏差。 Rev. A | Page 43 of 68 AD9119/AD9129 图136显示了一个例子，两个AD9119/AD9129器件与相同 主机(即FPGA和ASIC)同步。注意，使用相同的资源产生这 些输出信号时，与单一主机IC同步可确保器件间的数据和 DCI时间偏斜最小。 数据样本内的同步要求知道主从器件的读指针之差，并且 能够改变主机内从器件的延迟，以补偿器件间的初始偏 差。从器件相对于主器件偏移多少数据样本是可以计算 的，原因如下： • FIFO初始化之后，各器件的流水线延迟相同。(FIFO复 位) • 各器件的读指针是从相同的相位对齐DACCLK源获得。 • 各器件读指针的状态是通过FRAME信号在相同的时刻 进行采样。 • 回读值(寄存器0x12 [6:4])归一化到一个数据样本(即一个 DACCLK周期)。 通过计算主从器件的读指针设置之差，用户可以加快或延 迟FPGA内从器件的数据流。由于此差值最大为±4个数据 样本，因此FPGA为DAC同步单独提供这一调整范围。注 意，为了补偿其它系统延迟差异，还必须进一步扩大此范 围。 除了与数据样本水平同步以外，AD9119/AD9129还能与 DACCLK水平同步(参见图135)。1.8 V CMOS输出引脚SYNC 可用来提供DACCLK/8信号。利用各DAC的SYNC输出(通 过设置寄存器0x1A的位4 = 1使能)，用户可以创建一个采用 外部XOR门的简单鉴相器。 从寄存器0x1A的位[2:0]读取。DAC同步后，寄存器0x1A位 [2:0]中的每个DAC数值可以各不相同。先对齐SYNC输 出，然后复位各DAC的FIFO，确保实现正确同步。 每次上电都必须执行此校准，因为根据时钟分配模块的4 分频输出，FIFO可以复位到四个水平中的任何水平(参见 图133)。例如，复位到2级的FIFO，根据4分频时钟沿的位 置不同，其实际FIFO水平可以是1.5、1.75、2或2.25。调整 SYNC信号以彼此对齐可消除这种不确定性。根据Sync寄 存器(寄存器0x1A，位[2:0])中的设置，当DAC同步时，每 个DAC上的FIFO水平不必匹配(即可以各不相同)。 FIFO的置位或复位水平始终为整数(建议值为2)。由于这个 原因，FIFO可能在小数水平翻转到整数水平(比如1.75到 2.0)的边界处复位。本例中，可能产生一种效应，导致 FIFO读取水平在最后一次读取之前增加，将水平从1.75转 换到2.75，从而有效地将水平设为3而非2。通过输出端的 似乎4个DAC样本失调可观察到该效应。为了避免这个问 题(在清空上一次读取的数据之前置位FIFO)，必须复位 FIFO，然后进行回读，以了解其水平。如果这是一个整 数，建议将DCI提前或延后1个与FIFO有关的DACCLK周 期。如果DCO用作DCI的时序参考，那么该操作必须在 FPGA中完成。如果无法在FPGA中完成该操作，则不建议 使用DCO产生DCI，以便对两个时钟去耦并使能这一必要 的相移操作。如果从DCO单独生成DCI，则1 DACCLK的延 后或提前可通过两个DAC的SYNC输出以同方向各增加或 减少1来实现。 两个DAC对齐后，一个DAC的SYNC信号随温度和电源电 压的漂移相对于另一个DAC预期不超过450 ps。 DCO信号源自SYNC信号，如果SYNC信号调整一个DACCLK 周期，DCO信号也将调整相同的量。 DAC 1 SYNC XOR 11149-139 DAC 2 SYNC 完成SYNC信号的所有调整后，建议设置寄存器0x1A的位4 = 0以禁用SYNC输出，从而消除可能的时钟杂散信号源。 图135. 两个DAC的同步示例，精度达±1 DACCLK 通过调整内部延迟(每次写入寄存器0x1A的位7或位6，便 递增或递减一个DACCLK周期)，考虑到外部鉴相器、低通 滤 波 器 和 延 迟 差 的 误 差 ， 用 户 可 以 将 两 个 DAC内 的 DACCLK对齐到±1 DACCLK周期范围内。现有相位位置可 Rev. A | Page 44 of 68 AD9119/AD9129 MATCHED DELAYS COMMON CLOCK SOURCE 1.4GHz TO 2.8GHz 0+ dBm ADCLK925 DCI DCO_x DACCLK AD9129 MASTER DCI_x FRM_x 0+ dBm FPGA DCI_x DACCLK FRM_x AD9129 11149-138 SLAVE DCO_x 图136. 两个DAC与一个FPGA同步的示例 数据组装器和信号处理模式 数据组装器用于重构原样本序列。它包括一个4:1多路复用 器，工作频率为fDACCLK。各FIFO提供一个样本，现在参考 的是AD9119/AD9129的内部时钟域fDACCLK。重构的样本序 列可以送入DAC解码逻辑或接受其它信号处理。在2倍插 值模式下，使用一个FIR滤波器产生一个新的数据样本并 将其插入各样本之间，使得它可在DACCLK的下降沿更新 DAC解码逻辑。在混频模式下，产生各数据样本的互补样 本并插入其后，使得它也能以相似方式更新DAC。2倍插 值器可以在混频模式使能的情况下使用。 降低通带纹波和提高带外抑制性能。因此，频率响应具有 更平坦的带内响应和更陡的跃迁区，缺点是相位数更高， 导致流水线延迟和功耗也更高。这两个滤波器的特性比较 参见表12。 表12. 两个2倍插值滤波器的特性 滤波器 FIR25 FIR40 纹波(dB) ±0.5 ±0.1 衰减(dB) 25 40 功耗(mW) 150 450 DACCLK时钟接收器之后有一个占空比恢复电路，用来将 占空比误差对镜像抑制的影响降至最低。 2倍数字滤波器 5 FIR25半带滤波器提供25 dB的阻带抑制，其响应如图137所 示。系数已针对实际应用进行优化；对于一个多载波应用 (例如DOCSIS)，数字主机通过调整各通道功率，可以补偿 ±0.5 dB通带纹波效应。注意，任意6 MHz通道上的最差情况 倾斜小于−0.05 dB。 –5 –10 –15 –20 –25 –30 –35 –40 –45 –50 0 500 1000 1500 FREQUENCY (MHz) 2000 2500 11149-140 通过寄存器0x18的位7使能2倍插值器时，有两个不同的滤 波器(FIR25和FIR40)可供使用，利用寄存器0x18的位5可以 选择使用哪一个滤波器。 0 MAGNITUDE (Normalized to 0dB) AD9119/AD9129内置一个可旁路的2倍半带插值滤波器， 有助于简化模拟重构滤波器。该滤波器的潜在好处是可以 降低目标基带区域中折回谐波的影响。该滤波器以双沿时 钟模式工作，在每个交替DACCLK边沿产生一个新的插值 样本值。这就将DAC更新速率提高到2 × fDACCLK，DAC的sinc 响应零点从fDACCLK变为2 × fDACCLK。 图137. FIR25 2倍插值滤波器曲线，完整的频率响应；fDAC = 2.5 GHz FIR40半带滤波器提供40 dB的阻带抑制，其响应如图139所 示。系数针对多载波应用(例如DOCSIS)进行选择，目的是 Rev. A | Page 45 of 68 1.0 根据所选的工作模式，可以使用表13所列的值。 0.5 表13. 各模块的流水线延迟值 模式 流水线延迟 群延迟 (fDAC周期) (fDAC周期) 总流水线 (fDAC周期) 总延迟 (fDAC周期) –0.5 无2倍滤波器 使用FIR25 使用FIR40 74 43 67 74 117 141 74 119 150 –1.0 表13中的各项定义如下： 0 –1.5 –2.0 0 200 400 600 800 1000 1200 FREQUENCY (MHz) 11149-141 MAGNITUDE (Normalized to 0dB) AD9119/AD9129 图138. FIR25 2倍插值滤波器曲线，通带纹波；fDAC = 2.5 GHz 5 0 –5 • 流水线延迟是从DAC代码锁存到DAC输出开始移动的 时间。 • 群延迟是最大幅度脉冲到达DAC输出的时间，比较对象 是输出首次移动。 • 无2倍滤波器是基本流水线延迟，包括数据接口、模拟 电路(6周期)和处于半满/位置3的数据FIFO。 • FIR25是提供25 dB带外抑制的2倍插值器。 • FIR40是提供40 dB带外抑制的2倍插值器。 注意，这些流水线延迟值既适用于正常模式，也适用于混 频模式。计算出数字模块的总延迟后，加上FIFO水平便可 得到总流水线延迟。注意，流水线延迟可以被视为固定 值，唯一不确定的因素是FIFO状态。FIFO状态可以作为启 动序列的一部分进行初始化，确保4样本间隔，因而流水 线延迟是确定的值(更多信息参见“复位FIFO数据水平”部分)。 –10 MAGNITUDE (dB) N/A 2 9 –15 –20 –25 –30 –35 –40 –45 –50 –60 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 NORMALIZED FREQUENCY (×π RAD/Sample) 11149-142 –55 图139. FIR40 2倍插值滤波器曲线，完整的频率响应 上电时间 AD9119/AD9129有一个掉电寄存器(寄存器0x01)，用户可 以利用它关断DAC的各个部分。表14给出了多种使用情形 的上电时间。 1.0 0.5 MAGNITUDE (dB) 0 AD9119/AD9129的推荐上电方式是让电路的所有部分上 电，IREF禁用(设置寄存器0x01的位6 = 1b)，然后设置寄存器 0x01的位6 = 0b以启用IREF。 –0.5 –1.0 –1.5 表14. 多种使用情形的上电时间 –2.0 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 NORMALIZED FREQUENCY (×π RAD/Sample) 0.50 11149-143 –2.5 –3.0 为使多个上电周期的流水线延迟保持一致，DAC的SYNC 输出必须与一个已知系统同步参考对齐。每次上电后，应 执行与DAC同步过程(更多信息参见“多DAC同步”部分)相 似的校准程序，使DAC与系统同步参考对齐。 状态 上电 时钟路径上电 唤醒 图140. FIR40 2倍插值滤波器曲线，通带纹波 流水线延迟 AD9129的流水线延迟取决于所选的配置，可利用下式计算： 总流水线 = 流水线延迟 + 2倍延迟 + 群延迟 + FIFO水平 Rev. A | Page 46 of 68 寄存器状态 从0x01 = 0xEF到0x01 = 0x08 从0x01 = 0x0C到0x01 = 0x08 从0x01 = 0x48到0x01 = 0x08 时间(μs) 250 220 2 AD9119/AD9129 定中断使能状态位(寄存器0x03[1:0])可能置1。这种情况 下，主机应回读当前状态位，验证可疑模块的当前状态。 根据这些位的状态，主机可以视需要采取适当的行动。 中断请求 AD9119/AD9129可以向主机处理器提供一个中断请求信号 (IRQ)，表示发生以下一个或多个事件： IRQ引 脚 仅 对 已 使 能 的 中 断 做 出 响 应 。 若 要 清 除 一 个 IRQ，必须将1b写入寄存器0x05或0x06中引起该中断的 位。图141显示了中断电路的详图。 一个时钟控制器已锁定或失锁。 发生奇偶校验错误。 采样错误检测状态或结果为就绪。 FIFO接近覆盖状态。 IRQ也可以在AD9119/AD9129上电后的初始化期间使用， 以确定重定时器PLL和数据接收控制器何时实现锁定。例 如，使能重定时器PLL之前，可以将重定时器中断使能位 (寄存器0x03[0])置1，并监控IRQ输出信号以确定何时锁 定，然后以类似方式处理数据接收控制器。锁定后，清除 相关的锁定位，然后继续处理下一控制器。所有控制器均 锁定后，设置寄存器0x03中的适当失锁使能位以连续监控 控制器有无失锁。 IRQ输出信号是一个低电平有效输出信号，通过IRQ引脚 (引脚H2)提供。若使用，应通过一个10 kΩ上拉电阻将该输 出连接到VDD。 各IRQ通过设置寄存器0x03和0x04中的使能位来使能，这 两个寄存器中的位映射与寄存器0x05和0x06中的IRQ状态 位映射相同。如果某个中断位未使能，则读取该位的请求 将是直接回读中断源的当前状态。因此，读取任一寄存器 的请求都会显示该寄存器中所有八个中断的当前状态，无 论各位实际上是否使能中断产生。某个中断位使能时，它 会捕捉中断源的上升沿并保持住，即使中断源随后回到零 状态。例如，当一个控制器暂时失锁，但在主机处理IRQ 之前便重新锁定，则重定时器失锁中断使能和重定时器锁 WRITE 1b TO REQUEST BIT SINGLE IRQ BIT R SOURCE IRQ ENABLE Q IRQ PIN D IRQ REQUEST IRQ ENABLE 11149-144 IRQ ENABLE OTHER IRQ BITS • • • • 图141. 中断请求电路 表15. 中断请求寄存器 地址(十六 进制) 0x05 0x06 位 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 位的名称 FIFO_Warn2中断状态 FIFO_Warn1中断状态 SPIFrmAck中断状态 保留 DLL警告中断状态 DLL锁定中断状态 重定时器丢失中断状态 重定时器锁定中断状态 保留 AED通过中断状态 AED失败中断状态 SED失败中断状态 奇偶校验错误下降沿状态 奇偶校验错误上升沿状态 保留 保留 描述 表示FIFO在覆盖的两个时隙内 表示FIFO在覆盖的一个时隙内 表示确认SFrmReq位已从0b变为1b 保留 表示DLL接近解锁，需要采取行动 表示DLL现已锁定 表示重定时器PLL不再锁定 表示重定时器PLL现已锁定 保留 表示AED逻辑已捕捉到8个有效样本 表示AED逻辑已检测到比较错误 表示SED逻辑已检测到比较错误 表示奇偶校验故障，原因是下降沿上捕捉到的数据 表示奇偶校验故障，原因是上升沿上捕捉到的数据 保留 保留 Rev. A | Page 47 of 68 AD9119/AD9129 接口时序验证 AD9119/AD9129片内集成采样错误检测(SED)电路，可以 简化输入数据接口的验证。SED将数字输入引脚上采集的 输入数据样本与一组比较值进行比较。比较值通过SPI端口 载入寄存器。SED会检测并存储采集值与比较值之间的 差异。 如果最后一次比较显示采样无误，则比较通过位置1。如 果检测到错误，则比较失败位置1。当连续接收到八个无 误比较时，比较失败位自动清零。当自动清零模式使能 时，寄存器0x51至寄存器0x58像前文所述一样累计错误， 但连续八次采样比较无误后会复位至全0状态。 采样错误检测(SED)的工作原理 如果需要，可以将采样错误、比较通过和比较失败标志位 配置为激活时触发IRQ。这可以通过使能事件标志寄存器 中的相应位(寄存器0x06的位4、位5和位6)来实现。 SED电路采用一个数据集工作，该数据集由八个11/14位输 入字组成，分别表示为R0L、R1L、R0H、R1H、F0L、F1L、 F0H和F1H。它们代表数据端口0和数据端口1的上升沿与 下降沿数据(AD9119/AD9129同时利用DCI时钟的两个边沿 来对各输入端口上的数据进行采样)。为使输入样本正确对 齐 ， 数 据 端 口 的 上 升 沿 数 据 字 (即 RxL和RxH)通 过 置 位 FRAME信号并保持至少两个完整的输入采样本来表示。 图142显示了字模式下接口的输入时序。FRAME信号可以 在数据传输一开始就发出，或者在与RxL和RxH数据字重 合的时间间隔内重复置位。 DCI P0[7:0] R0L F0L P0[13:8] R0H F0H P1[7:0] R1L F1L P1[13:8] R1H F1H 11149-249 FRAME 图142. SED对齐输入数据所需的FRAME信号时序图 SED有三个标志位(寄存器0x50的位0、位1和位2)，用以表 示输入样本比较的结果。检测到错误时，SED失败位(寄存 器0x50的位0)即会置位，并且在清零之前一直保持置位状 态。SED还提供寄存器来指示出现错误的具体输入数据位 (寄存器0x51至寄存器0x58)。在清除之前，这些位会被锁 存，并指示累计检测到的错误数。要清除SED寄存器，应 将1b写入寄存器0x50的位6。 自动采样错误检测(AED)模式是一种自清零模式，具有以 下两个作用： SED示例 正常工作 下例显示了用于连续监控输入数据并在检测到一个错误时 就置位IRQ的SED配置。 1. 写入下列寄存器以加载比较值： a) 寄存器0x51：SED Patt/Err R0L，位[7:0]。 b) 寄存器0x52：SED Patt/Err R0H，位[13:8]。 c) 寄存器0x53：SED Patt/Err R1L，位[7:0]。 d) 寄存器0x54：SED Patt/Err R1H，位[13:8]。 e) 寄存器0x55：SED Patt/Err F0L，位[7:0]。 f) 寄存器0x56：SED Patt/Err F0H，位[13:8]。 g) 寄存器0x57：SED Patt/Err F1L，位[7:0]。 h) 寄存器0x58：SED Patt/Err F1H，位[13:8]。 i) 比较值可以任意选择；不过，如果所选值需要频繁 进行位跳变，测试稳健性最佳。 2. 使能SED错误检测标志以置位IRQ引脚。 a) 寄存器0x04：设置为0x10。 3. 开始发送输入数据码。 4. 三次写入寄存器0x50以使能SED。 a) 寄存器0x50：设置为0x80。 b) 寄存器0x50：设置为0xC0。 c) 寄存器0x50：设置为0x80。 如果IRQ置位，应读取寄存器0x50和寄存器0x51至寄存器 0x58，以确认检测到SED错误，并确定哪些输入位出错。 寄存器0x51至寄存器0x58中的位被锁存；因此，这些位指 示的是整个测试期间发生在这些位上的所有错误，而不只 是导致检测到错误标志位置1的错误。 • AED模式激活AED失败位和AED通过位(寄存器0x50的 位1和位2)。 • AED模式改变寄存器0x51至0x58的行为。 Rev. A | Page 48 of 68 AD9119/AD9129 模拟接口考虑 模拟工作模式 AD9119/AD9129采用图143所示的四开关架构。在半时钟 周期，仅有一对开关使能，因此需要在交替的时钟沿上使 用各对开关。四开关架构的主要优势是可屏蔽传统双开关 DAC架构中出现的码相关毛刺。 使用混频模式时，器件以DAC采样速率对输出进行有效削 波。其作用是降低基频信号的功率，同时提高以DAC采样 速率为中心的镜像的功率，从而提高这些镜像的动态范围。 INPUT DATA D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 DACCLK_x IOUTP V G1 IOUTN VG2 LATCHES V 3 G Px_D[13:0]x –D8 D3 D2 VG1 VG2 VG3 FOUR-SWITCH DAC OUTPUT (fS MIX-MODE) VG4 V G4 –D7 D4 D1 D5 t D10 11149-146 在双开关架构中，当开关转换发生且D1和D2处于不同状态 时，就会产生毛刺。然而，如果D1和D2处于相同状态，则 开关转换不会引起毛刺。这种码相关毛刺会增加DAC的失 真量。在四开关架构中(无论是什么码)，总有两个开关在 半时钟周期处转换，因此不会产生码相关毛刺，而是产生 2 × DACCLK的恒定毛刺。由于这个原因，DAC输出频谱中 存在2 × fDACCLK的明显时钟杂散。 INPUT DATA D1 D2 D3 D4 D5 D6 D7 D8 D9 D9 D7 –D4 –D3 图143. 四开关架构 –D10 –D5 D6 –D1 –D2 VSSA –D9 –D6 11149-148 CLK D8 图145. 混频模式的波形 用户可以利用这种模式变换功能，根据所选的工作模式， 灵活地将一个载波置于前三个奈奎斯特区中的任意位置。 在基带与混频模式之间进行切换会重整DAC输出端固有的 sinc滚降。在基带模式下，sinc零点出现在fDACCLK，因为上 升时钟沿锁存的样本也会在下降时钟沿再次锁存，产生与 传统DAC相同的普遍sinc响应。在混频模式下，下降沿锁 存的是上升沿的互补样本，因此将sinc零点推至2 × fDACCLK。 图146显示了两种模式的理想频率响应和sinc滚降。 FIRST NYQUIST ZONE D10 SECOND NYQUIST ZONE 0 DACCLK_x THIRD NYQUIST ZONE MIX-MODE –5 D1 D2 D3 D4 D5 –10 t D6 D7 D8 D9 D10 dBFS TWO-SWITCH DAC OUTPUT D6 D2 D3 D4 D7 D8 D5 D9 D10 t BASEBAND MODE –20 –25 11149-147 FOUR-SWITCH DAC OUTPUT (NORMAL MODE) D1 –15 –30 图144. 双开关和四开关DAC波形 –35 因为四通道架构支持在每个半时钟周期进行更新，所以 DAC内核可以用2倍的DACCLK速率工作，在DACCLK的上 升沿和下降沿，均可将新数据样本锁存至DAC内核中。这 一观念是在混频模式下或使能2倍插值滤波器的情况下使 用AD9119/AD9129的基础。任一情况下，每个时钟沿均会 向DAC内核提供新数据样本，不过在混频模式下，下降沿 样本是上升沿样本值的互补值。 0 0.25 0.50 0.75 1.00 1.25 NORMALIZED FREQUENCY RELATIVE TO fDACCLK (Hz) 1.50 11149-149 DACCLK_x 图146. 基带模式和混频模式的Sinc滚降 四开关可通过SPI(寄存器0x19的位0)配置为基带工作模式 (0b)或混频工作模式(1b)。 Rev. A | Page 49 of 68 AD9119/AD9129 时钟输入 AD9119/AD9129内置一个低抖动差分时钟接收器，能够与 差分或单端时钟源直接接口。输入通过10 kΩ//2 pF的标称 阻抗自偏置到1.25 V的标称中间电源电压，因此建议利用一 个100 Ω的外部差分负载将时钟源交流耦合到DACCLK_x输 入引脚。标称差分输入范围是1 V p-p时，时钟接收器可以在 250 mV p-p到2.0 V p-p的范围内工作。 TO DAC AND DLL DACCLK_P DUTY CYCLE RESTORER DACCLK_N 1.25V 25µA 50kΩ 图147. 时钟输入 时钟源的质量以及它与AD9119/AD9129时钟输入端的接口， 会直接影响交流性能。所选时钟源的相位噪声和杂散特性 应满足目标应用的要求。时钟源指定频率偏移处的相位噪 声和杂散会被直接转换为输出信号。可以证明，当DAC时 钟路径贡献可忽略不计时，重构输出正弦波的相位噪声特 性与时钟源的关系是20 × log10 (fOUT/fCLK)。(宽带噪声不是以 DAC的热噪声和量化噪声为主。) 图148显示了一个基于ADF4350低相位噪声/抖动PLL的时钟 源。ADF4350可提供140 MHz至4.4 GHz的输出频率，抖动低 至0.5 ps rms。其经过处理的输出电平可以在−4 dBm到+5 dBm 范围内变化，允许对时钟驱动电平进行进一步的优化。 PLL DACCLK_x输入连接到一个高频PLL以确保DAC采样时钟 可靠地锁定输入时钟。PLL默认使能，上电后即锁定。 PLL(或DAC时钟重定时器)控制寄存器位于寄存器0x33和 0x34。通过寄存器0x33，用户可以设置鉴相器相位偏移水 平(位[7:4])，将PLL失锁状态位(位3)清0，选择PLL分频器 以实现最佳性能(位2)，以及选择鉴相器模式(位[1:0])。这 些设置是在产品特性测试期间确定，已在建议启动序列部 分中给出(参见“启动序列”部分)。一般不需要更改这些值， 产品特性数据也不是对推荐值以外的任何设置都有效。寄 存器0x34用于在必要时复位PLL。 DACCLK = 2.85 GSPS时，锁定时间约为10 µs。多数情况下，无 需对PLL进行任何操作。如果DACCLK改变，特别是多次 改变时(例如在跳频应用中)，频率改变可能引起相跳或毛 刺，这时可能需要复位PLL。这可以通过读取PLL重定时器 失锁位(寄存器0x35的位6)来检查。若如此，应将寄存器 0x34的位3先设为高电平，再设为低电平，从而触发PLL复 位位。此外，将0b写入寄存器0x35的位6可清除PLL重定时 器失锁位。PLL锁定与否可通过读取PLL锁定位(寄存器 0x35的位7)来验证。可以利用IRQ寄存器设置这些事件的 中断。更多信息请参见“中断请求”部分。 AD9129 ADF4350 2.4nF DACCLK_P PLL fREF VCO DIV-BY-2N 2.4nF N=0–4 100Ω DACCLK_N 0.8GHz TO 2.8GHz 1V p-p 图148. DACCLK_x输入的可能信号链 Rev. A | Page 50 of 68 11149-151 5kΩ 11149-150 5kΩ 时钟控制寄存器位于地址0x30。此寄存器可用来使能占空 比 自 动 校 正 (位 1)、 过 零 控 制 (位 6)以 及 设 置 过 零 点 (位 [5:2])。此寄存器的推荐设置已在建议启动序列部分中列出 (参见“启动序列”部分)。 AD9119/AD9129 基准电压源 IOUTFS = 9.5mA – 34mA AD9119/AD9129输出电流由数字控制位和I250U基准电流 共同设置，如图149所示。 (9/17) × IOUTFS IPEAK = (8/17) × IOUTFS VBG 1.0V VREF – I250U + CURRENT SCALING 4kΩ VSSA (9/17) × IOUTFS DAC 图150. DAC等效输出电流 IFULLSCALE I250 11149-153 1nF FSC[9:0] AC 11149-154 AD9129 图149. 基准电压源电路 将带隙电压施加于I250U(引脚A1)与VSSA之间的4.0 kΩ外部 电阻，便可获得基准电流。1.0 V标称带隙电压(VREF)在4.0 kΩ 电阻中产生250 µA基准电流。配置基准电压电路应注意以下 几点限制： 图150所示的例子可以建模为一对直流电流源，它们为各 输出提供9/17 × IOUTFS的电流。一个差分交流电流源IPEAK用 于模拟DAC输出的信号(即数字码)相关性质。此交流电流 源的极性和信号相关性与数字码(F)的关系如下式所示： F (code) = (DACCODE − 8192)/8192 (2) −1 < F (code) < +1 (3) 其中，DACCODE = 0至16,383(十进制)。 • 为使器件正常工作，4.0 kΩ电阻和1 nF旁路电容均是必 需的。 • 将DAC输出满量程电流IOUTFS调整为默认设置20 mA以 外的值时，应以数字方式执行。 • AD9119/AD9129不是乘法DAC，不支持用交流信号对基 准电流I250U进行调制。 • VREF引脚上的带隙电压必须缓冲才能用于外部电路， 因为其输出阻抗约为7.5 kΩ。 • 可以将一个外部基准源连接到VREF引脚，以过载内部 基准源。 由于IPEAK的摆幅为±(8/17) × IOUTFS，因此IOUTP和IOUTN上测得 的输出电流可在IOUTFS/17到IOUTFS范围内变化。然而，由于 交流信号相关电流成分互补，因此两个输出之和始终为常 数(即IOUTP + IOUTN = (18/17) × IOUTFS)。 如上所述，IOUTFS可以通过FSC_x[9:0]位(寄存器0x20的位 [7:0]和寄存器0x21的位[1:0])，在9.4 mA到34.2 mA范围内进 行数字调整。下式反映了IOUTFS与FSC_x[9:0]位(其设置范围 是0到1023)的关系。 图151显示了IOUTFS设置为19.65 mA时IOUTP与DACCODE的传 OUTFS 递函数。 注意，默认值0x200产生21.937 mA满量程电流，但本数据手 册说明的大部分特性测试使用33 mA，除非另有说明。 模拟输出 等效DAC输出和传递函数 (4) IOUTN = (9/17) × IOUTFS (mA) − (8/17) × IOUTFS (mA) × F (code) 20 18 16 AD9119/AD9129提供互补电流输出IOUTP和IOUTN，吸收 外部负载的电流，外部负载由1.8 V VDDA电源供电。图150 显示了DAC的等效输出电路。与这种类型的大多数电流输 出DAC相比，AD9119/AD9129存在微小的偏移电流(即 IOUTFS/17)，峰值差分交流电流略低于IOUTFS/2(即8/17 × IOUTFS)。 Rev. A | Page 51 of 68 14 12 10 8 6 4 2 0 0 4096 8192 12,288 16,384 DAC CODE 图151. 增益曲线：FSC_x[9:0] = 512，DAC偏移 = 1.228 mA 11149-155 (1) IOUTP = (9/17) × IOUTFS (mA) + (8/17) × IOUTFS (mA) × F (code) OUTPUT CURRENT (mA) IOUTFS = 24.21875 mA × FSC_x[9:0]/1000 + 9.4 mA IOUTP(和IOUTN)输出端测得的码相关电流表示为： AD9119/AD9129 峰值DAC输出功率能力 差分电流输出DAC的最大峰值功率能力取决于峰值差分交 流电流IPEAK和等效负载电阻。对于具有50 Ω源端接电阻的 1:1巴伦，DAC交流电流源的等效负载为25 Ω。如果AD9119/ AD9129设置IOUTFS = 20 mA，则其峰值交流电流为9.375 mA， 提供给等效负载的峰值功率为2.2 mW(即P = I2R)。由于1:1 巴伦的源电阻和负载电阻相等，因而此功率由二者均分。 所以，输出负载获得1.1 mW或0.4 dBm的峰值功率。 图152显示AD9119/AD9129与JTX-2-10T变压器接口。此变 压器可提供出色的幅度/相位平衡(