AD9272BSVZRL-80

8通道LNA/VGA/AAF/ADC 集成交叉点开关 AD9272 产品特性 概述 AD9272针对低成本、低功耗、小尺寸及易用性而设计。它 具有8个通道，每个通道均包含一个低噪声放大器(LNA)、 一个可变增益放大器(VGA)、一个抗混叠滤波器(AAF)和 一个12位、10 MSPS至80 MSPS模数转换器(ADC)。 每个通道均具有42 dB的可变增益范围、完全差分信号路径、 有源输入前置放大器终端、最大52 dB的增益以及转换速率 高达80 MSPS的ADC。通道专门针对动态性能与低功耗而优 化，适合要求小封装尺寸的应用。 LNA VGA AAF LNA VGA AAF LNA VGA AAF LNA VGA AAF LNA VGA AAF LNA VGA AAF DRVDD DOUTA+ DOUTA– 12-BIT ADC SERIAL LVDS DOUTB+ DOUTB– 12-BIT ADC SERIAL LVDS DOUTC+ DOUTC– 12-BIT ADC SERIAL LVDS DOUTD+ DOUTD– 12-BIT ADC SERIAL LVDS DOUTE+ DOUTE– 12-BIT ADC SERIAL LVDS DOUTF+ DOUTF– 12-BIT ADC SERIAL LVDS DOUTG+ DOUTG– 12-BIT ADC SERIAL LVDS DOUTH+ DOUTH– REFERENCE VREF RBIAS SWITCH ARRAY FCO+ FCO– DCO+ DCO– 07029-001 AAF LOSW-H LO-H LI-H LG-H PDWN STBY VGA SERIAL LVDS DATA RATE MULTIPLIER LOSW-G LO-G LI-G LG-G LNA 12-BIT ADC SDIO LOSW-F LO-F LI-F LG-F AAF CLK+ CLK– LOSW-E LO-E LI-E LG-E VGA SERIAL PORT INTERFACE LOSW-D LO-D LI-D LG-D LNA CSB SCLK LOSW-C LO-C LI-C LG-C AVDD2 AVDD1 LOSW-B LO-B LI-B LG-B AD9272 GAIN– 医疗成像/超声 汽车雷达 LOSW-A LO-A LI-A LG-A GAIN+ 应用 功能框图 CWD[7:0]+ AND CWD[7:0]– 8个通道的LNA、VGA、AAF和ADC 低噪声前置放大器(LNA) 折合到输入端的噪声电压 = 0.75 nV/√Hz(增益 = 21.3 dB， 5 MHz，典型值) SPI可编程增益 = 15.6 dB/17.9 dB/21.3 dB 单端输入；VIN最大值 = 733 mV p-p/ 550 mV p-p/367 mV p-p 双模式有源输入阻抗匹配 带宽(BW)：>100 MHz 满量程(FS)输出= 4.4 V p-p差分电压 可变增益放大器(VGA) 衰减器范围 = −42 dB至0 dB SPI可编程PGA增益 = 21 dB/24 dB/27 dB/30 dB 线性dB增益控制 抗混叠滤波器(AAF) 可编程二阶低通滤波器(LPF)：8 MHz至18 MHz 可编程高通滤波器(HPF) 模数转换器(ADC) 10 MSPS至80 MSPS时为12位 SNR = 70 dB SFDR = 75 dB 串行LVDS(ANSI-644，IEEE 1596.3缩小范围链路) 数据时钟输出和帧时钟输出 包括一个8 × 8差分交叉点开关，以支持连续波(CW)多普勒模式 低功耗，在12位/40 MSPS (TGC)时，每通道功耗为195 mW 连续波多普勒模式下，每通道功耗为120 mW 灵活的省电模式 过载恢复时间： 48dB 图46. 12位40 MSPS ADC的TGC运行增益要求 07029-097 MAXIMUM GAIN LNA INPUT-REFERRED NOISE FLOOR (3.9µV rms) @ AAF BW = 15MHz LNA + VGA NOISE = 1.0nV/ Hz (ADC输入FS/VGA输入FS) + 裕量 = 20 log(2/0.55) − 10 dB = 3 dB 因此，12位40 MSPS ADC(带宽15 MHz，增益42 dB)应能满 足如今大多数超声系统所需的动态范围。 系统增益分配如表8所列。 表8. 通道增益分配 部分 LNA 衰减器 VGA放大器 滤波器 模数转换器 标称增益(dB) 15.6/17.9/21.3 0至−42 21/24/27/30 0 0 TGC路径的线性dB增益(法则一致性)范围为42 dB。增益控制 接口的斜度为28 dB/V，增益控制范围为−0.8 V至+0.8 V。 公式3是差分电压VGAIN的表达式，公式4是通道增益的表 达式。 其中，ICPT是TGC增益截点。 ADC 94dB LNA 所需最低增益由下式确定： ADC FS (2V p-p) ~10dB MARGIN MINIMUM GAIN LNA FS (0.55V p-p SE) (ADC噪底/VGA输入噪底) + 裕量 = 20 log(224/3.9) + 11 dB = 46 dB 默认状态下，LNA的增益为21.3 dB (12×)；如果GAIN+引脚 电压为0 V且GAIN−引脚电压为0.8 V，则VGA后置放大器的 增益为24 dB(42 dB衰减)。因此，如果LNA输入不匹配时， 通过TGC路径的总增益(或ICPT)达到3.6 dB，或如果LNA匹 配至50 Ω (RFB = 350 Ω)，则总增益为−2.4 dB。但是，如果 GAIN+引脚的电压为1.6 V且GAIN−引脚的电压为0.8 V(0 dB 衰减)，则VGA增益为24 dB。此时，若LNA输入不匹配，通 过TGC路径的总增益达到45 dB；或者如果LNA输入匹配， 则总增益为39 dB。 每个LNA输出端都直流耦合至VGA输入端。VGA内置增益 范围为−42 dB至0 dB的衰减器，后接增益为21 dB、24 dB、 27 dB或30 dB的放大器。X-AMP增益内插法会形成低增益误 差和均衡带宽，且差分信号路径将失真降至最低。 Rev. C | Page 27 of 44 AD9272 表9. 敏感度和动态范围间的权衡考量1, 2, 3 LNA 增益 (单位： (dB) V/V) 6 15.6 满量程输入 (V p-p) 0.733 8 17.9 0.550 12 21.3 0.367 3 4 5 6 折合到输入端的 噪声电压 后置放大器增益(dB) GAIN+ = 0 V 5 (nV/√Hz) 0.98 21 67.5 24 66.4 27 64.6 30 62.5 0.86 21 67.5 24 66.4 27 64.5 30 62.5 0.75 21 67.5 24 66.4 27 64.6 30 62.5 GAIN+ = 1.6 V (nV/√Hz) 时折合到输入端的噪声4 1.395 1.286 1.227 1.197 1.149 1.071 1.030 1.009 0.910 0.865 0.842 0.830 GAIN+ = 1.6 V 6 65.1 63.0 60.6 57.9 64.5 62.3 59.8 57.1 63.3 60.9 58.2 55.4 LNA：输出满量程 = 差分4.4 V p-p。 滤波器：损耗 ~ 1 dB，NBW = 13.3 MHz，GAIN− = 0.8 V。 ADC：40 MSPS，70 dB SNR，2 V p-p满量程输入。 最大VGA增益时的通道噪声。 最小VGA增益(VGA为主的)时的输出动态范围。 最大VGA增益(LNA为主的)时的输出动态范围。 图9显示了相对于各种LNA和VGA增益设置，能实现的敏 感度和动态范围间的权衡考量。 例如，当VGA设定为最小增益电压时，TGC路径主要是 VGA噪声，可实现最大输出信噪比。但随着后置放大器增 益选项的增加，折合到输入端的噪声随之降低，信噪比性 能也下降。 TGC路径的每个部分中，LNA和VGA的满量程范围不同。 范围值取决于每个功能框的增益设置，以及GAIN±引脚电 压。LNA有三个范围值，即，通过SPI实现的满量程设置 值。同样，VGA也有四个后置放大器增益设置可通过SPI 实现。GAIN±引脚电压确定放大器(LNA或VGA)饱和的先 后顺序。最大信号输入电平与GAIN±引脚电压成函数关 系，为SPI可选增益选项，如图47至49所示。 如果VGA设定为最大增益电压时，TGC路径主要是LNA噪 声，折合到输入端的噪声达到最低，但输出信噪比性能也 下降。TGC (LNA + VGC)增益越高，输出信噪比就越低。 随着后置放大器增益增加，折合到输入端的噪声也降低。 低增益时，VGA应限制系统噪声性能(信噪比)；高增益 时，噪声取决于噪声源和LNA。最大电压摆幅则受ADC满 量程输入电压峰峰值(2 V p-p)的限制。 0.9 0.8 0.7 0.6 PGA GAIN = 21dB 0.5 0.4 PGA GAIN = 24dB 0.3 0.2 0.1 0 0 PGA GAIN = 27dB PGA GAIN = 30dB 07029-177 2 通道 典型输出动态范围 INPUT FULL SCALE (V p-p) 1 VGA 0.2 0.4 0.6 0.8 1.0 1.2 1.4 GAIN+ (V) 图47. LNA(15.6dB增益设置)/VGA满量程范围 Rev. C | Page 28 of 44 1.6 AD9272 入电阻标称值为180 Ω，总差分电阻为360 Ω。电阻梯由LNA 的全差分输入信号驱动。LNA输出采用直流耦合，以避免 使用外部去耦电容。衰减器和VGA的共模电压受控于放大 器，该放大器采用从LNA中获得的相同中间电源，允许 LNA直流耦合至VGA，而不会因共模差异而产生较大的失 调。但是，随着增益的增加，LNA的任何失调都会被放 大，使VGA输出失调以指数规律增加。 0.6 INPUT FULL SCALE (V p-p) 0.5 0.4 PGA GAIN = 21dB 0.3 0.2 PGA GAIN = 24dB PGA GAIN = 27dB X-AMP的输入级沿电阻梯分布，一个由增益接口控制的偏 置插值器决定输入抽头点。偏置电流存在重叠，相继抽头 的信号会合并以提供从−42 dB到0 dB的平滑衰减。这种电路 技术可产生出色的线性dB增益法则一致性和低失真水平， 仅偏离理想值±0.5 dB或更少。增益斜率相对于控制电压单调 无变化，在过程、温度和电源供应发生变化时相对稳定。 PGA GAIN = 30dB 0 0 07029-178 0.1 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 GAIN+ (V) 图48. LNA(17.9dB增益设置)/VGA满量程范围 0.9 X-AMP输入端为可编程增益反馈放大器的一部分，使得 VGA成为一个完整的器件。其带宽约为100 MHz。输入级设 计用于降低输出馈通，并确保整个增益设置范围具有出色 的频率响应一致性。 0.7 PGA GAIN = 21dB 0.6 0.5 增益控制 PGA GAIN = 24dB 0.4 0.3 增益控制接口GAIN±为差分输入端。通过插值器选择连接 到输入衰减器的适当输入级，VGAIN可以改变所有VGA的 增益。对于0.8 V GAIN−，28.5 dB/V标称GAIN+范围为0 V至 1.6 V，最佳增益线性度约为0.16 V至1.44 V，误差通常小于 ±0.5 dB。GAIN+电压大于1.44 V和小于0.16 V时，误差增大。 无增益叠影时，GAIN+值可超过电源电压1 V。 PGA GAIN = 27dB 0.2 0.1 0 0 PGA GAIN = 30dB 0.2 0.4 07029-179 INPUT FULL SCALE (V p-p) 0.8 0.6 0.8 1.0 1.2 1.4 1.6 GAIN+ (V) 图49. LNA(21.3dB增益设置)/VGA满量程范围 增益控制响应时间小于750 ns，是最小到最大增益变化最终 值的10%。 可变增益放大器 X-AMP差分VGA提供精确输入衰减和插值，具有3.8 nV/√Hz 低折合到输入端噪声和出色的增益线性。简化框图如图50 所示。 GAIN± GAIN INTERPOLATOR + POSTAMP GAIN+和GAIN−引脚有两种接口方式。可以使用单端法， 即开尔文连接至地，如图51所示。用于驱动多个设备时， 最好是使用差分法，如图52所示。对于任何一种方法， GAIN+和GAIN−引脚都应采取直流耦合，并驱动以适合1.6 V 满量程输入。 gm AD9272 3dB 100Ω GAIN+ GAIN– VIN 0.01µF KELVIN CONNECTION POSTAMP 07029-078 图51. 单端GAIN±引脚配置 – 图50. VGA原理示意图 VGA的输入为14级差分电阻梯，每抽头3.5 dB。由此产生的 总增益范围是42 dB，在端点损失范围之内。每侧的有效输 Rev. C | Page 29 of 44 0V TO 1.6V DC 50Ω 0.01µF 07029-109 VIP AD9272 GAIN+ 100Ω 0.01µF GAIN– ±0.4DC AT 0.8V CM 499Ω AD8138 ±0.8V DC 0.8V CM 523Ω 100Ω 31.3kΩ ±0.4DC AT 0.01µF 0.8V CM 499Ω 50Ω 10kΩ 07029-098 AD9272 抗混叠滤波器由单极点高通滤波器和二阶低通滤波器组合 而成。高通滤波器可配置为与低通滤波器截止频率成一定 比例关系。可通过SPI进行选择。 AVDD2 图52. 差分GAIN±引脚配置 VGA噪声 该滤波器采用片上调谐来调整电容，进而设置所需的截止 频率并减少变化。−3 dB低通滤波器的默认截止频率为ADC 采样时钟速率的1/3或1/4.5。截止频率可通过SPI调整至该 频率的0.7、0.8、0.9、1、1.1、1.2或1.3倍。截止频率范围 可保持在8 MHz至18 MHz范围。 典型应用中，VGA将宽动态范围输入信号调整至ADC输入 范围内。LNA折合到输入端的噪声限制了最小可分辨输入 信号；而折合到输出端的噪声(主要取决于VGA)限制了最 大瞬时动态范围，该范围可以在任何一个特定的增益控制 电压下处理。折合到输出端的噪声范围根据ADC的总噪底 设置。 4kΩ C 30C 2kΩ 10kΩ/n 4C 2kΩ 4kΩ 30C 短路输入条件下，折合到输出端的噪声与GAIN+成函数关 系，如图14所示。输入噪声电压就等于输出噪声除以控制 范围内每一点的测量增益。 4kΩ C = 0.8pF TO 5.1pF n = 0 TO 7 C 4kΩ 07029-110 499Ω 图53. 滤波器原理示意图 在大部分增益范围内，因为以VGA折合到输出端的固定噪 声为主，所以折合到输出端的噪声均为60 nV/√Hz(后置放大 器增益 = 24 dB)。在增益控制范围高端部分，则主要是LNA 噪声和源噪声。在最大增益控制电压附近，折合到输入端的 噪声为最低值，而VGA折合到输入端的噪声贡献微乎其微。 调谐通常关闭以免在关键时刻改变电容设置。调谐电路通 过SPI使能和禁用。初始上电后，以及滤波器截止频率缩放 比例或ADC采样率重新编程后，必须对滤波器调谐执行初 始化。建议在空闲时间偶尔重新调整，以补偿温度漂移。 较低增益时，折合到输入端的噪声，以及噪声系数随着增 益的下降而增加。系统的瞬时动态范围不会丢失，但是， 因为折合到输入端的噪声增加，输入容量也随之增加。 ADC噪底分布具有同样的相关性。重要的是，VGA输出噪 底的幅度是相对于ADC的噪底的幅度而言的。 共有8个SPI可编程设置值，用户可以更改高通滤波器截止 频率与低通截止频率的函数关系。表10所示为两个示例： 一个是8 MHz低通截止频率，另一个是18 MHz低通截止频 率。这两种情况下，低端频率的抑制量随比例下降而逐步 增加。因此，使整个AAF频率通带变窄可以减少低频噪 声，或者使谐波处理的动态范围最大。 增益控制噪声在极低噪声应用中值得注意。增益控制接口 的热噪声可以调制通道增益。由此产生的噪声与输出信号 电平成正比，通常只有出现大信号时会很明显。增益接口 包括片上噪声滤波器，该滤波器能显著降低5 MHz以上频率 噪声的影响。应注意尽量减少GAIN±输入端的噪声冲击。 外部RC滤波器可用于去除VGAIN源噪声。滤波器带宽应 足以满足所需的控制带宽。 抗混叠滤波器 信号到达ADC之前，抗混叠滤波器用来抑制直流信号，并 限制信号的带宽达到抗混叠的目的。图53表示滤波器的 结构。 表10. SPI可选的高通滤波器截止频率选项 SPI设置 0 1 2 3 4 5 6 7 1 比例1 20.65 11.45 7.92 6.04 4.88 4.10 3.52 3.09 高通滤波器截止频率 低通滤波器截止 低通滤波器截止 频率 = 8 MHz 频率 = 18 MHz 387 kHz 872 kHz 698 kHz 1.571 MHz 1.010 MHz 2.273 MHz 1.323 MHz 2.978 MHz 1.638 MHz 3.685 MHz 1.953 MHz 4.394 MHz 2.270 MHz 5.107 MHz 2.587 MHz 5.822 MHz 比率 = 低通滤波器的截止频率/高通滤波器的截止频率。 Rev. C | Page 30 of 44 AD9272 模数转换器 AD9272采用流水线式ADC架构。各级的量化输出组合在 一起，在数字校正逻辑中形成一个12位转换结果。流水线 结构允许第一级处理新的输入采样点，而其它级继续处理 之前的采样点。采样在时钟的上升沿进行。 输出级模块能够实现数据对准、错误校正，且能将数据传 输到输出缓冲器。然后将数据串行化，并使其与帧和输出 时钟对齐。 时钟输入考虑 为了充分发挥芯片的性能，应利用一个差分信号作为 AD9272采样时钟输入端(CLK+和CLK−)的时钟信号。该信 号通常经由变压器或电容器交流耦合到CLK+和CLK−引脚 内。这两个引脚有内部偏置，无需其它偏置。 图56. 差分LVDS采样时钟 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱动， CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接地(见 图57)。虽然CLK+输入电路电源为AVDDx (1.8 V)，但该输 入电路可支持高达3.3 V的输入电压，因此，驱动逻辑的电 压选择非常灵活。 图54显示了为AD9272提供时钟信号的首选方法。使用RF 变压器可以将低抖动时钟源(如VFAC3-BHL-50 MHz Valpey Fisher振荡器)从单端转换成差分。跨接在次级变压器上的 背对背肖特基二极管可以将输入到AD9272中的时钟幅度限 制为约0.8 V p-p差分信号。这样，既可以防止时钟的大电压 摆幅馈通至AD9272的其它部分，还可以保留信号的快速上 升和下降时间，这一点对低抖动性能来说非常重要。 图57. 单端1.8 V CMOS采样时钟 图54. 变压器耦合的差分时钟 如果没有低抖动的时钟源，那么，另一种方法是对差分 PECL信号进行交流耦合，并传输至采样时钟输入引脚(如 图55所示)。AD951x时钟驱动器系列具有出色的抖动性能。 图55. 差分PECL采样时钟 图58. 单端3.3 V CMOS采样时钟 时钟占空比考虑 典型的高速ADC利用两个时钟沿产生不同的内部定时信号。 因此，这些ADC可能对时钟占空比很敏感。通常，为保持 ADC的动态性能，时钟占空比容差应为5%。AD9272内置 一个占空比稳定器(DCS)，可对非采样边沿进行重新定时， 并提供标称占空比为50%的内部时钟信号。因此，时钟输 入占空比范围非常广，且不会影响AD9272的性能。当DCS 处于开启状态时，在很宽的占空比范围内，噪声和失真性 能几乎是平坦的。但是，有些应用可能要求关闭DCS功能。 如果是这样，则在这种模式下工作时，应注意动态范围性 能可能会受影响。有关使用此功能的更多详细信息，请参 见表17。 Rev. C | Page 31 of 44 AD9272 400 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 来获取并锁定新的速率。 350 300 CURRENT (mA) 时钟抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 (SNR)下降计算公式如下： IAVDD1 , 65MSPS SPEED GRADE 200 IAVDD1 , 40MSPS SPEED GRADE 150 0 0 10 20 30 40 07029-032 IDRVDD 50 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号、模拟输入信号和ADC孔径抖动)的均方根。中频欠采 样应用对抖动尤其敏感(见图59)。 50 60 70 80 SAMPLING FREQUENCY (MSPS) 图60. 电源电流与fSAMPLE 的关系(fIN = 5 MHz) 当孔径抖动可能影响AD9272的动态范围时，应将时钟输入 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 电源隔离，以免在时钟信号内混入数字噪声。低抖动、晶 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如 果时钟信号来自其它类型的时钟源(通过门控、分频或其它 方法)，则需要在最后对原始时钟进行重定时。 220 215 POWER/CHANNEL (mW) 210 欲更深入地了解与ADC相关的抖动性能信息，请参阅应用 笔记AN-501和AN-756(访问www.analog.com)。 80MSPS SPEED GRADE 205 200 195 65MSPS SPEED GRADE 190 185 180 40MSPS SPEED GRADE 07029-031 RMS CLOCK JITTER REQUIREMENT 120 175 110 170 0 10 20 30 40 50 60 70 80 100 16 BITS 90 14 BITS 图61. 各通道电源与fSAMPLE 的关系(fIN = 5 MHz) 12 BITS AD9272具有可调整LNA偏置电流特性(见表17中的寄存器 0x12)。默认LNA偏置电流设置为高。图62显示每个偏置设 置值时AVDD2电流减少的典型值。此外，LNA偏置设置为 低时，建议使用寄存器0x10(见表17)调整LNA偏移。 SAMPLING FREQUENCY (MSPS) 80 70 60 50 10 BITS 8 BITS 40 30 1 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 1000 07029-038 SNR (dB) 250 100 SNR下降幅度 = 20 × log 10[1/2 × π × fA × tJ] 130 IAVDD1 , 80MSPS SPEED GRADE HIGH 功耗和省电模式 如图61所示，AD9272的功耗与其采样速率成比例关系。数 字功耗变化不大，因为它主要由DRVDD电源和LVDS输出 驱动器的偏置电流决定。 LNA BIAS SETTING 图59. 理想信噪比与模拟输入频率和抖动的关系 MID-HIGH MID-LOW 07029-119 LOW 0 50 100 150 200 250 300 TOTAL AVDD2 CURRENT (mA) 350 图62. 差分LNA偏置设置时的AVDD2电流，AD9272-40 Rev. C | Page 32 of 44 400 AD9272 将PDWN引脚置位高电平，可使AD9272进入省电模式。在 这种状态下，器件的典型功耗为2 mW。在省电模式下，LVDS 输 出 驱 动 器 处 于 高 阻 抗 状 态 。 将 PDWN引 脚 拉 低 时 ， AD9272返回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 将STBY引脚置位高电平，可使AD9272进入待机模式。在 这种状态下，器件的典型功耗为150 mW。待机状态下，除 了内部基准电压外，整个器件都断电。LVDS输出驱动器 处于高阻抗状态。这种模式非常适合需要省电的应用，因 为器件能够在不使用时关断，使用时迅速上电。器件再次 上电的时间也大大缩短。将STBY引脚拉低时，AD9272返 回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 AD9272 LVDS输出便于与具有LVDS能力的定制ASIC和FPGA 中的LVDS接收器连接，从而在高噪声环境中实现出色的 开关性能。推荐使用单一点到点网络拓扑结构，并将100 Ω端接电阻尽可能靠近接收器放置。如果没有远端接收器 端接电阻，或者差分线布线不佳，可能会导致时序错误。 建议走线长度不要超过24英寸，差分输出走线应尽可能彼 此靠近且长度相等。图63显示了一个走线长度和位置适当 的FCO、DCO和数据流示例。 使用SPI端口接口时，可以使用一些其他的省电选项。用户 可以分别关断各通道，或者将整个器件置于待机模式。如 需较短的唤醒时间，待机模式下，内部PLL处于通电状 态。唤醒时间跟增益有一定的关系。当器件处于待机模式 时，要达到1 μs的唤醒时间，GAIN±引脚必须施加0.8 V的电 平。有关使用这些功能的更多详细信息，请参见表17。 数字输出和时序 采用默认设置上电时，AD9272差分输出符合ANSI-644 LVDS标准。通过寄存器14位6或SPI接口，可以将它更改为 低功耗、减少信号选项(类似于IEEE 1596.3标准)。这种LVDS 标准可以将器件的总功耗进一步降低约36 mW。 LVDS驱动器电流来自芯片，并将各输出端的输出电流设 置为标称值3.5 mA。LVDS接收器输入端有一个100 Ω差分端接 电阻，因此接收器摆幅标称值为350 mV。 07029-034 在省电模式下，通过关闭基准电压缓冲器、PLL和偏置网 络，可实现低功耗。进入省电模式时，VREF上的去耦电 容放电；返回正常工作模式时，去耦电容必须重新充电。 因此，唤醒时间跟省电模式时间有关：周期越短，唤醒时 间相应地更短。器件全面恢复运作需要约0.5 ms，建议在VREF 引脚使用1 μF和0.1 μF的去耦电容，在GAIN±引脚使用0.01 μF 的电容。时间大多取决于增益去耦：GAIN±引脚上的去耦 电容值越高，唤醒时间越长。 CH1 500mV/DIV = DCO CH2 500mV/DIV = DATA CH3 500mV/DIV = FCO 5.0ns/DIV 图63. LVDS输出时序示例(默认ANSI-644模式下) 图64显示了使用ANSI-644标准(默认)数据眼图的LVDS输出 示例和时间间隔误差(TIE)抖动直方图，其中走线长度小于 24英寸，并采用标准FR-4材料。图65显示走线长度超过24 英寸、采用标准FR-4材料的示例。请注意，从TIE抖动直 方图可看出，数据眼图开口随着边沿偏离理想位置而减 小；因此，走线长度超过24英寸时，用户必须确定波形是 否满足设计的时序预算要求。 附加SPI选项允许用户进一步提高所有8路输出的内部端接 电阻(因而提高电流)，从而驱动更长的走线(见图66)。虽然 这会在数据边沿上产生更陡的上升和下降时间，更不容易 发生比特错误，并且改善了频率分布(见图66)，但使用此 选项会提高DRVDD电源的功耗。 如果因为负载不匹配而要求提高DCO±和FCO±输出的驱动 强度，用户可以通过寄存器0x15将驱动强度提高一倍。为 此，必须设置寄存器0x05中适当的位。注意，此功能不能 使用寄存器0x15的位4和位5，因为这些位优先于此功能。 详情参见表17。 Rev. C | Page 33 of 44 AD9272 600 400 EYE: ALL BITS 200 100 0 –100 –200 –400 ULS: 2399/2399 200 100 0 –100 –200 –300 –1.0ns –0.5ns 0ns 0.5ns 1.0ns –400 1.5ns 25 20 20 TIE JITTER HISTOGRAM (Hits) 25 15 10 5 0 –200ps –100ps 0ps 100ps 200ps 图64. LVDS输出的数据眼 (ANSI-644模式，走线长度小于24英寸，标准FR-4) –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns 15 10 5 0 –200ps 07029-036 –1.5ns 07029-035 TIE JITTER HISTOGRAM (Hits) –600 EYE: ALL BITS 300 EYE DIAGRAM VOLTAGE (V) EYE DIAGRAM VOLTAGE (V) 400 ULS: 2398/2398 –100ps 0ps 100ps 图65. LVDS输出的数据眼 (ANSI-644模式，走线长度大于24英寸，标准FR-4) Rev. C | Page 34 of 44 200ps AD9272 600 EYE: ALL BITS ULS: 2396/2396 输出数据格式默认为偏移二进制。表11给出了一个输出编 码格式示例。若要将输出数据格式变为二进制补码，请参 阅“存储器映射”部分。 EYE DIAGRAM VOLTAGE (V) 400 200 表11. 数字输出编码 0 代码 4095 2048 2047 0 –200 –400 –600 –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns 15 为了帮助从AD9272捕捉数据，器件提供了2个输出时钟。 DCO±用来为输出数据提供时钟信息，它等于采样时钟速 率的6倍。数据逐个从AD9272输出，必须在DCO±的上升 沿和下降沿进行捕捉；DCO±支持双倍数据速率(DDR)捕 捉。帧时钟输出(FCO±)用于指示新输出字节的开始，它与 采样时钟速率相等。更多信息参见图2所示的时序图。 10 5 07029-037 TIE JITTER HISTOGRAM (Hits) 20 –100ps 0ps 100ps 数字输出偏移二进制 (D11...D0) 1111 1111 1111 1000 0000 0000 0111 1111 1111 0000 0000 0000 来自各ADC的数据经过串行化后，通过不同的通道产生。 每个串行流的数据速率等于12位乘以采样时钟速率，最大 值为960 Mbps(12位 × 80 MSPS = 960 Mbps)。最低典型转换 速率为10 MSPS，但如果特定应用需较低的采样速率，PLL 可以通过SPI设置低至5 MSPS的编码速率。有关启用此功能 的详细信息，请参见表17。 25 0 –200ps (VIN+) − (VIN−)， 输入范围 = 2 V p-p (V) +1.00 0.00 −0.000488 −1.00 200ps 图66. LVDS输出的数据眼(ANSI-644模式，100 Ω端接电阻， 走线长度大于24英寸，标准FR-4) 表12. 灵活的输出测试模式 输出测试模式位 序列 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 测试码名称 关闭(默认) 中间电平短码 +满量程短码 −满量程短码 棋盘形式输出 PN长序列 PN短序列 1/0字反转 用户输入 1/0位反转 1×同步 1位高电平 混合位频率 数字输出字1 N/A 1000 0000 0000 1111 1111 1111 0000 0000 0000 1010 1010 1010 N/A N/A 1111 1111 1111 寄存器0x19至寄存器0x1A 1010 1010 1010 0000 0011 1111 1000 0000 0000 1010 0011 0011 Rev. C | Page 35 of 44 数字输出字2 N/A 1000 0000 0000 1111 1111 1111 0000 0000 0000 0101 0101 0101 N/A N/A 0000 0000 0000 寄存器0x1B至寄存器0x1C N/A N/A N/A N/A 接受数据格式 选择 N/A 是 是 是 否 是 是 否 否 否 否 否 否 AD9272 使用窗户端口接口(SPI)时，DCO±相位可以相对于数据边 沿以60°增量进行调整。这样，用户可以根据需要优化系统 时序裕量。DCO±默认时序相对于输出数据边沿为90°，如 图2所示。 SDIO引脚 还可以从SPI启动8、10和14位串行流。这样，用户就可以 实现不同串行流并测试与更低和更高分辨率系统的兼容 性。当分辨率变为8位或10位串行流时，数据流缩短。当 使用14位选项时，数据流会在正常14位串行数据的末尾填 充两个0。 SCLK引脚 使用SPI时，所有数据输出还可以从其标准状态反转。这种 方式不要与串行流反转到LSB优先模式相混淆。在默认模 式下，如图2所示，数据输出串行流首先输出MSB。但 是，可以将其反转，使数据输出串行流首先输出LSB(见图3)。 通过SPI可以启动的数字输出测试码选项有12个。当验证接 收器捕捉和时序时，这个功能很有用。可用的输出位序列 选项参见表12。一些测试码有两个串行序列字，可以通过 各种方式进行交替，具体取决于所选的测试码。注意有些 测试码可能并不遵守数据格式选择选项。此外，可以在 0x19、0x1A、0x1B和0x1C寄存器地址中指定用户定义的测 试码。除PN短序列和PN长序列以外，其它测试模式都支 持8到14位字长，以便验证接收器的数据捕捉是否成功。 PN短序列测试码产生一个伪随机位序列，每隔29 – 1位或511 位重复一次。有关PN序列的说明以及如何产生，请参见 ITU-T 0.150 (05/96)标准的第5.1部分。唯一的不同在于起始 值是一个特定值，而不是全1(初始值见表13)。 PN长序列测试码产生一个伪随机位序列，每隔223 – 1位或 8,388,607位重复一次。有关PN序列的说明以及如何产生， 请参见ITU-T 0.150 (05/96)标准的第5.6部分。不同之处在于 起始值是一个特定值，而不是全1，并且AD9272会根据 ITU标准反转位流(初始值见表13)。 此引脚用于运行SPI端口接口。它内置30 kΩ下拉电阻，可拉 低该引脚。引脚兼容1.8 V和3.3 V电压。 CSB引脚 此引脚用于运行SPI端口接口。它内置70 kΩ上拉电阻，可拉 高该引脚。引脚兼容1.8 V和3.3 V电压。 RBIAS引脚 为设置ADC的内核偏置电流，应在RBIAS引脚上串联一个 接地电阻(标称值10 kΩ)。建议使用10 kΩ电阻，若使用其他 电阻作为RBIAS，则器件性能会下降。因此，要实现稳定 的性能，至少应使用1%容差的电阻。 基准电压源 AD9272内置稳定、精确的0.5 V基准电压源。基准电压在内 部放大2倍，将VREF设置为1 V，因此ADC的满量程差分输 入范围为2 V p-p。VREF默认为内部设置，但也可以用一个 1.0 V外部基准电压源驱动VREF引脚，以便提高精度。不过， 该器件不支持低于2 V p-p的ADC满量程范围。 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 些电容应靠近基准引脚，并与AD9272处于同一层PCB。 VREF引脚应该有一个0.1 μF的电容和一个1 μF的电容并联至 模拟地。建议ADC采用这些电容值以妥善建立和获得下一 个有效采样。 基准电压源设置可以使用SPI来选择。设置允许两种选择： 使用内部基准电压源或外部基准电压源。内部基准电压选 源项为默认设置，相应的差分范围为2 V p-p。 表14. SPI可选择的基准电压源设置 表13. PN序列 时序 PN短序列 PN长序列 此引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该引脚。 引脚仅兼容1.8 V电压。如果应用要求以3.3 V逻辑电平驱动 此引脚，则应在此引脚上串联一个1 kΩ电阻以限制电流。 初始值 0x0DF 0x29B80A 前三个采样输出(MSB优先) 0xDF9, 0x353, 0x301 0x591, 0xFD7, 0x0A3 SPI选择模式 外部基准电压源 内部基准电压源(默认) 有关如何通过SPI更改这些附加数字输出时序特性的信息， 请参见“存储器映射”部分。 Rev. C | Page 36 of 44 相应的 VREF (V) N/A 1 相应的差分范围 (V p-p) 2 × 外部基准电压 2 AD9272 电源和接地建议 当连接电源至AD9272时，建议使用两个独立的1.8 V电源： 一个用于模拟(AVDD)，一个用于数字(DRVDD)。如果仅 提供一个1.8 V电源，则应先连接到AVDD1，然后分接出来， 并用铁氧体磁珠或滤波扼流圈及去耦电容隔离，再连接到 DRVDD。用户应针对所有电源使用多个去耦电容以适用 于高频和低频。去耦电容应放置在接近PCB入口点和接近 器件的位置处，尽可能地缩短走线长度。 AD9272仅需要一个PCB接地层。只要对PCB的模拟、数字 和时钟部分进行适当的去耦和巧妙的分隔，就能轻松实现 最佳性能。 有多个过孔，获得尽可能低的热阻路径以通过PCB底部进 行散热。应采用绝缘环氧化物来填充或堵塞这些通孔。 为了最大程度地实现器件与PCB之间的覆盖与连接，应再 覆盖一个丝印层或阻焊膜，以便将PCB上的连续铜层划分 为多个均等的部分。这样，在回流焊过程中，可在二者之 间确保多个连接点。而一个连续的、无分割的平面则仅可 以保证在AD9272与PCB之间有一个连接点。可以参考图67 所示的PCB布局布线范例。有关封装的更多信息和更多 PCB布局示例，请参考应用笔记AN-772。 SILKSCREEN PARTITION PIN 1 INDICATOR 裸露焊盘散热块建议 07029-069 为获得最佳的AD9272电气性能和热性能，必须将器件底部 的裸露焊盘连接至低噪声模拟地(AGND)。PCB上裸露的 连续铜层应与AD9272的裸露焊盘(引脚0)匹配。铜层上应 图67. 典型PCB布局布线 Rev. C | Page 37 of 44 AD9272 串行端口接口(SPI) AD9272串行端口接口允许用户利用芯片内部的一个结构化 寄存器空间来配置信号链，以满足特定功能和操作的需要。 这使得用户能够更加灵活地运用器件，使其可以根据具体 的应用进行定制。通过串行端口，可访问地址空间，以及 对地址空间进行读写。存储空间以字节为单位进行组织， 并且可以进一步细分成多个区域，如“存储器映射”部分所 述 。 如 需 了 解 详 细 操 作 信 息 ， 请 参 阅 ADI应 用 笔 记 AN-877“通过SPI与高速ADC接口”。 定义串行端口接口(SPI)的是三个引脚：SCLK、SDIO和 CSB引脚。SCLK(串行时钟)用于同步提供给器件的读取和 写入数据。SDIO(串行数据输入/输出)引脚具有双重用途， 既允许将数据发送至器件的内部存储器映射寄存器，又可 从寄存器中读取数据。CSB(片选信号)引脚是低电平有效 控制引脚，能够使能或者禁用读写周期(见表15)。 表15. 串行端口引脚 引脚 SCLK SDIO CSB 功能 串行时钟。串行移位时钟输入。SCLK用来使串行接口 的读写操作同步。 串行数据输入/输出。双功能引脚。通常用作输入或 输出，取决于发送的指令和时序帧中的相对位置。 片选信号(低电平有效)。用来控制读写周期的选通。 CSB引脚的下降沿与SCLK的上升沿共同决定帧序列的开始。 在指令周期内传输一条16位指令，然后是一个或多个数据 字节，具体由位域W0和W1决定。图69为串行时序图示例， 相应的定义见表16。 正常工作时，CSB用来告知器件准备接收和处理SPI命令。 当CSB被拉低时，器件通过SCLK和SDIO处理指令。一般而 言，CSB将保持低电平，直到通信周期结束。然而，如果 与慢速器件相连，可以在两个字节之间拉高CSB，使老式 微控制器有足够的时间将数据传输至移位寄存器。当传输 一个、两个或三个字节的数据时，CSB可以保持不变。当 W0和W1设置为11时，器件进入流模式并继续处理数据(读 取或写入)，直到CSB被拉高以结束通信周期。这样就可以 实现完整的存储器传输而无需额外的指令。无论何种模 式，如果CSB在字节传输期间被拉高，则SPI状态机复位， 器件等待新的指令。 除了各种工作模式之外，可配置SPI端口以不同的方式工 作。对于不需要控制端口的应用，CSB线路可以连接并保 持高电平。这将把其余SPI引脚置于第二功能模式，如 “SDIO引脚和SCLK引脚”部分所述。CSB也可以接低电平， 以使能双线模式。当CSB接低电平时，通信只需要SCLK和 SDIO引脚。虽然器件在上电期间已同步，但在使用此模式 时，应注意确保串行端口仍然与CSB线路保持同步。在双 线模式下，建议仅使用1、2或3字节传输。若CSB线路不处 于有效状态，则可以进入但无法退出流模式。 除了字长，指令阶段还决定串行帧是读操作还是写操作， 从而通过串行端口对芯片编程或读取片内存储器的数据。 如果指令是回读操作，则执行回读操作会使串行数据输入/ 输出(SDIO)引脚的数据传输方向在串行帧的适当位置由输 入改为输出。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 后，默认模式为MSB优先，可以通过调整配置寄存器来更 改数据发送方式。欲了解有关该特性及其它特性的更多信 息，请参阅应用笔记AN-877“通过SPI与高速ADC接口”。 硬件接口 表15中所描述的引脚构成用户编程器件与AD9272串行端口 之间的物理接口。当使用SPI接口时，SCLK引脚和CSB引 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 作输入引脚；在回读阶段，用作输出引脚。 如果多个SDIO引脚共用一个连接，应注意确保其达到正确 的VOH电平。图68显示了可以连在一起的SDIO引脚数量(假 定负载与AD9272相同)以及相应的VOH电平。 Rev. C | Page 38 of 44 1.800 1.795 1.790 1.785 1.780 1.775 1.770 1.765 1.760 1.755 1.750 1.745 1.740 1.735 1.730 1.725 1.720 1.715 该接口非常灵活，串行PROM或PIC微控制器均可控制该接 口，因而除了完整SPI控制器之外，用户还可以使用其它方 法对器件编程(参见应用笔记AN-812)。 0 10 20 30 40 50 60 70 80 90 100 NUMBER OF SDIO PINS CONNECTED TOGETHER 07029-113 VOH (V) AD9272 图68. SDIO引脚负载 tDS tS tHI tCLK tDH tH tLO CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 07029-068 SDIO DON’T CARE DON’T CARE 图69. 串行时序详图 表16. 串行时序定义 参数 tDS tDH tCLK tS tH tHI tLO tEN_SDIO 最小时间(ns) 5 2 40 5 2 16 16 10 tDIS_SDIO 10 说明 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的最短时间 (图69未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的最短时间 (图69未显示) Rev. C | Page 39 of 44 AD9272 存储器映射 读取存储器映射表 注意 存储器映射表的每一行都有8个地址位。存储器映射大致 分为三个部分：芯片配置寄存器映射(地址0x00至地址 0x02)、器件索引和传送寄存器映射(地址0x04至0xFF)以及 ADC功能寄存器映射(地址0x08至地址0x2D)。 除了寄存器0x00、0x02、0x04、0x05和0xFF之外，所有寄 存器都利用主从锁存器进行缓冲，并要求对传送位写入1。 如需了解更多关于该功能及其它功能的信息，请参阅应用 笔记AN-877“通过SPI与高速ADC接口”。 存储器映射的第一栏显示寄存器地址编号，倒数第二栏显 示默认值。位7 (MSB)栏为给定十六进制默认值的起始位。 例如，地址0x09(时钟寄存器)的默认值为0x01，即位7 = 0、 位6 = 0、位5 = 0、位4 = 0、位3 = 0、位2 = 0、位1 = 0、位0 = 1， 或者0000 0001(二进制)。此设置是占空比稳定器在开启状 态下的默认值。通过向该地址的位0写入0并向寄存器0xFF 中的SW传送位写入0x01，可以关闭占空比稳定器。在每个写 入序列后对SW传送位写入1以更新SPI寄存器，这点很重要。 保留位置 不得写入未定义的存储器位置，除非写入本数据手册建议 的默认值。值标示为0的地址应被视为保留地址，上电期 间应将0写入其寄存器。 默认值 复位后，关键寄存器自动加载默认值。表17显示了这些值， 其中X表示未定义的特性。 逻辑电平 以下是逻辑电平的说明：“置位”是指将某位设置为逻辑1或 向某位写入逻辑1。类似地，“清除位”指将某位设置为逻辑 0或向某位写入逻辑0。 Rev. C | Page 40 of 44 AD9272 表17. AD9272存储器映射寄存器 地址 (十六 进制) 寄存器名称 芯片配置寄存器 00 Chip_port_config 01 Chip_id 02 Chip_grade 位7 (MSB) 0 位6 位5 位4 位3 位2 位1 LSB优先 1=开 0=关 (默认) 软复位 1=开 0=关 (默认) 1 1 软复位 1=开 0=关 (默认) LSB优先 1=开 0=关 (默认) 位0 (LSB) 默认值 默认值注释 0 0x18 半字节之间应建 立镜像关系，使 得无论在何种移 位模式下，均能正 确设置LSB优先或 MSB优先模式。 只读 默认值为唯一芯 片 ID， 各 器 件 均 不相同。这是一 个只读寄存器。 子 ID用 来 区 分 器 件等级。 芯片ID位 [7:0] (AD9272 = 0x2E，默认) X X X 0x00 数据 通道G 1=开 (默认) 0=关 数据 通道C 1=开 (默认) 0=关 X 数据 通道F 1=开 (默认) 0=关 数据 通道B 1=开 (默认) 0=关 X 数据 通道E 1=开 (默认) 0=关 数据 通道A 1=开 (默认) 0=关 SW 传输 1=开 0=关 (默认) 0x0F 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 0x0F 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 X 数据 通道H 1=开 (默认) 0=关 时钟通道 时钟通道 数据 通道D DCO± FCO± 1=开 1=开 1=开 (默认) 0=关 0=关 0=关 (默认) (默认) X X X 0x00 从主移位寄存器 向从移位寄存器 同步传输数据。 X X X X 0 0x00 决定芯片运行的 各种一般工作模 式(全局)。 时钟 X X X X X 内部省电模式 000 = 芯片运行(默认) 001 = 完全关断 010 = 待机 011 = 复位 100 = CW模式 (TGC PDWN) 占空比 X X 稳定器 1=开 (默认) 0=关 0x01 打开和关闭内部 占空比稳定器(全 局)。 Test_io 用户测试模式 00 = 关(默认) 01 = 开，单一交替 10 = 开，单一一次 11 = 开，交替一次 产生复位 PN长序列 1=开 0=关 (默认) 产生复位 PN短序列 1=开 0=关 (默认) 输出测试模式——见表12 0000 = 关(默认) 0001 = 中间电平短序列 0010 = +FS短路 0011 = −FS短路 0100 = 棋盘形式输出 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由output_mode寄存器决定) 0x00 设置此寄存器后 ，测试数据将取 代正常数据被置 于输出引脚上。( 局部，为PN序列 时除外) X X 子ID[5:4](在芯片ID下 确定器件等级) 00 = 40 MSPS(默认) 01 = 65 MSPS 10 = 80 MSPS 器件索引和传送寄存器 04 Device_index_2 X X X 05 Device_index_1 X X FF device_update X ADC功能 模式 08 09 0D X X Rev. C | Page 41 of 44 AD9272 地址 (十六 进制) 0F 寄存器名称 Flex_channel_input 10 Flex_offset 11 Flex_gain 12 Bias_current 位7 位6 位5 位4 位3 位2 (MSB) X X 滤波器截止频率控制 0000 = 1.3 × 1/3 × fSAMPLE 0001 = 1.2 × 1/3 × fSAMPLE 0010 = 1.1 × 1/3 × fSAMPLE 0011 = 1.0 × 1/3 × fSAMPLE(默认) 0100 = 0.9 × 1/3 × fSAMPLE 0101 = 0.8 × 1/3 × fSAMPLE 0110 = 0.7 × 1/3 × fSAMPLE 1000 = 1.3 × 1/4.5 × fSAMPLE 1001 = 1.2 × 1/4.5 × fSAMPLE 1010 = 1.1 × 1/4.5 × fSAMPLE 1011 = 1.0 × 1/4.5 × fSAMPLE 1100 = 0.9 × 1/4.5 × fSAMPLE 1101 = 0.8 × 1/4.5 × fSAMPLE 1110 = 0.7 × 1/4.5 × fSAMPLE X X 6位LNA失调调节 10 0000 = LNA偏置高、中高、中低(默认) 10 0001 = LNA偏置低 X X X X PGA增益 00 = 21 dB 01 = 24 dB (默认) 10 = 27 dB 11 = 30 dB X X X X 1 X 14 Output_mode X 15 Output_adjust 16 18 X X 0 = LVDS ANSI-644 (默认) 1 = LVDS 低功耗(类 似于IEEE 1596.3) X X Output_phase X X X X Flex_vref X 0 = 内部基 准电压源 1 = 外部基 准电压源 X X 输出驱动器端接 00 = 无(默认) 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω X X 位1 X 位0 (LSB) X 默认值 0x30 默认值注释 抗混叠滤波器截止 频率(全局)。 0x20 LNA强制失调校正 (局部)。 LNA增益 00 = 15.6 dB 01 = 17.9 dB 10 = 21.3 dB (默认) LNA偏置 00 = 高(默认) 01 = 中高 10 = 中低 11 = 低 输出反向 00 = 偏移二进制 (默认) 1=开 01 = 二进制补码 0=关 (默认) 0x06 LNA和PGA增益调 整(全局)。 0x08 LNA偏置电流调整 (全局)。 0x00 配置输出和数据 的格式(位[7:3] 和 位 [1:0]为 全 局 ； 位2为局部)。 X 0x00 决定LVDS或其它 输出属性。主要 功能是设置LVDS 范围和共模电平， 代替外部电阻(位 [7:1]为全局；位0 为局部)。 0x03 在利用全局时钟 分频的器件上， 决定使用分频器 输出的哪个相位 来提供输出时钟。 内部锁存不受影 响。 0x00 选择内部基准电 压源(推荐的默认 值)或外部基准电 压源(全局)。 DCO±和 FCO± 2倍驱动 强度 1=开 0=关 (默认) 0011 = 输出时钟相位调整(0000至1010) (默认值：相对于数据边沿为180°) 0000 = 相对于数据边沿为0° 0001 = 相对于数据边沿为60° 0010 = 相对于数据边沿为120° 0011 = 相对于数据边沿为180° 0100 = 相对于数据边沿为240° 0101 = 相对于数据边沿为300° 0110 = 相对于数据边沿为360° 0111 = 相对于数据边沿为420° 1000 = 相对于数据边沿为480° 1001 = 相对于数据边沿为540° 1010 = 相对于数据边沿为600° 1011至1111 = 相对于数据边沿为660° X X X X Rev. C | Page 42 of 44 X AD9272 地址 (十六 进制) 19 寄存器名称 User_patt1_lsb 位7 (MSB) B7 位6 B6 位5 B5 位4 B4 位3 B3 位2 B2 位1 B1 位0 (LSB) 默认值 B0 0x00 1A User_patt1_msb B15 B14 B13 B12 B11 B10 B9 B8 0x00 1B User_patt2_lsb B7 B6 B5 B4 B3 B2 B1 B0 0x00 1C User_patt2_msb B15 B14 B13 B12 B11 B10 B9 B8 0x00 21 Serial_control LSB优先 1=开 0=关 (默认) X X X