AD9278-50EBZ

八通道LNA/VGA/AAF/ADC 与CW I/Q解调器 AD9278 产品特性 概述 八通道LNA、VGA、AAF、ADC与I/Q解调器 　低功耗：TGC模式：每通道88 mW，40 MSPS; 　　CW模式: 每通道32 mW 　10 mm × 10 mm、144引脚CSP-BGA封装 　TGC 通道折合到输入端噪声：1.3 nV/√Hz, 最大增益 　灵活的省电模式 　可从低功耗待机模式快速恢复：158 dBc/√Hz 　折合到输出端信噪比：153 dBc/√Hz, 1 kHz 偏移, −3 dBFS AD9278支持医疗超声和汽车雷达应用，专门针对低成本、 低功耗、小尺寸及易用性而设计。它内置八通道的可变增 益放大器(VGA)、低噪声前置放大器(LNA)、抗混叠滤波 器(AAF)、模数转换器(ADC)以及具有可编程相位旋转的 I/Q解调器。 每个通道均具有45 dB的可变增益范围、完全差分信号路 径、有源输入前置放大器终端和最大51 dB的增益。通道专 门针对高动态范围与低功耗而优化，适合要求小封装尺寸 的应用。 LNA具有单端转差分增益，可以通过SPI进行选择。假设噪 声带宽(NBW)为15 MHz且LNA增益为21.3 dB，则LNA输 入信噪比(SNR)约为88 dB。CW多普勒模式下，各LNA输 出端驱动一个I/Q解调器。各解调器具有独立可编程的相 位旋转和16种相位设置。 各通道可单独进入省电模式，从而延长便携式应用的电池 使用时间。利用待机模式可以快速上电，以便开机重启。 以CW多普勒模式工作时，VGA、AAF和ADC均进入省电 模式。ADC内置多种功能特性，例如可编程时钟、数据对 准、生成可编程数字测试码等，可使器件的灵活性达到最 佳、系统成本降至最低。数字测试码包括内置的固定码和 伪随机码，以及通过串行端口接口输入的用户自定义测试 码。 功能框图 AVDD1 AVDD2 LO-A TO LO-H PDWN STBY I/Q DEMODULATOR DRVDD 8 CHANNELS LOSW-A TO LOSW-H Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. DOUTA+ TO DOUTH+ SERIAL LVDS DOUTA– TO DOUTH– FCO+ FCO– DCO+ DCO– 09424-001 CLK– DATA RATE MULTIPLIER CLK+ SDIO CSB SERIAL PORT INTERFACE GPO[0:3] CWI– CWI+ CWQ– CWQ+ GAIN– REFERENCE GAIN+ 4LO– 4LO+ RESET LO GENERATION Rev. 0 12-BIT ADC AAF SCLK VGA VREF LNA RBIAS LI-A TO LI-H LG-A TO LG-H 图1 One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9278 目录 特性..................................................................................................... 1 等效电路 .......................................................................................... 17 概述..................................................................................................... 1 超声工作原理 ................................................................................. 19 功能框图 ............................................................................................ 1 通道概述 .......................................................................................... 20 修订历史 ............................................................................................ 2 TGC运行...................................................................................... 20 技术规格........................................................................................ 3 CW多普勒运行 .......................................................................... 33 交流规格........................................................................................ 3 串行端口接口(SPI) ................................................................... 37 数字规格........................................................................................ 6 硬件接口...................................................................................... 37 转换规格........................................................................................ 7 存储器映射...................................................................................... 39 ADC时序图................................................................................... 8 读取存储器映射表 .................................................................... 39 绝对最大额定值............................................................................... 9 预留位 .......................................................................................... 39 热阻 ................................................................................................ 9 默认值 .......................................................................................... 39 ESD警告......................................................................................... 9 逻辑电平...................................................................................... 39 引脚配置和功能描述 .................................................................... 10 外形尺寸 .......................................................................................... 43 典型工作特性 ................................................................................. 13 订购指南...................................................................................... 43 TGC模式...................................................................................... 13 CW多普勒模式 .......................................................................... 16 修订历史 2010年10月—修订版0：初始版 Rev. 0 | Page 2 of 44 AD9278 技术规格 交流规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V， DRVDD = 1.8 V，1.0 V内部ADC基准电压，全温度范围 (−40°C至+85°C)， fIN = 5 MHz，RS = 50 Ω，RFB = ∞ (无端接)， LNA 增益= 21.3 dB，LNA偏置 = 默认值，PGA增益 = 24 dB，GAIN− = 0.8 V，GAIN+ = 0 V， AAF LPF截止频率 = fSAMPLE/3 (模式 I/II/III)，HPF截止频率= LPF截止频率/12，模式I = fSAMPLE = 40 MSPS，模式II = fSAMPLE = 25 MSPS，模式III = fSAMPLE = 50 MSPS，低功率LVDS模式。 表1 参数 1 低噪声放大器参数 增益 测试条件/注释 最小值 典型值 最大值 单位 单端输入至差分输出 15.6/17.9/21.3 dB 单端输入至单端输出 9.6/11.9/15.3 dB LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB 1.00 0.75 0.45 V p-p V p-p V p-p LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB 1.20 0.90 0.60 2.2 V p-p V p-p V p-p V V 开关断开 开关闭合 RFB = 350 Ω, LNA增益 = 21.3 dB RFB = 1400 Ω, LNA增益 = 21.3 dB RFB = ∞, LNA增益 = 21.3 dB 高阻态 1.5 50 200 15 22 100 80 50 Ω V Ω Ω kΩ pF MHz MHz MHz 1.60 1.42 1.27 1.5 nV/√Hz nV/√Hz nV/√Hz pA/√Hz 7.8 6.7 5.6 6.1 5.3 4.7 dB dB dB dB dB dB 0.1 dB输入压缩点 1 dB输入压缩点 输入共模(LI-x, LG-x) 输出共模(LO-x) 输出共模(LOSW-x) 输入电阻(LI-x) 输入电容(LI-x) -3 dB带宽 输入电压噪声 输入电流噪声 噪声系数 匹配有源终端 无端接 LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RS = 0 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益= 17.9 dB LNA增益 = 21.3 dB RFB = ∞ RS = 50 Ω LNA增益= 15.6 dB, R FB = 200 Ω LNA增益 = 17.9 dB, R FB = 250 Ω LNA增益 = 21.3 dB, R FB = 350 Ω LNA增益 = 15.6 dB, R FB = ∞ LNA增益 = 17.9 dB, R FB = ∞ LNA增益 = 21.3 dB, R FB = ∞ 全通道(TGC)特征 AAF低通截止频率 −3 dB, 可编程 8 范围内AAF带宽容差 群延时变化 f = 1 MHz至8 MHz, GAIN+ = 0 V至1.6 V Rev. 0 | Page 3 of 44 ±10 18 MHz % ±0.3 ns AD9278 参数 1 折合到输入端电压噪声： 噪声系数 匹配有源终端 无端接 相关噪声比 输出偏移 信噪比(SNR) 谐波失真 二次谐波 三次谐波 双音交调(IMD3) 通道间串扰 通道间延迟变化 PGA增益 增益精度 增益法则一致性误差 线性增益误差 通道间匹配 增益控制接口 控制范围 增益范围 比例因子 响应时间 Gain+阻抗 Gain−阻抗 CW多普勒模式 LO频率 相位分辨率 输出直流偏置(单端) 输出交流电流范围 跨导(差分) 测试条件/注释 GAIN+ = 1.6 V, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB GAIN+ = 1.6 V, RS = 50 Ω LNA增益 = 15.6 dB, R FB = 200 Ω LNA增益 = 17.9 dB, R FB = 250 Ω LNA增益 = 21.3 dB, R FB = 350 Ω LNA增益 = 15.6 dB, R FB = ∞ LNA增益 = 17.9 dB, R FB = ∞ LNA增益 = 21.3 dB, R FB = ∞ 无信号，相关/非相关 最小值 典型值 最大值 单位 1.7 1.5 1.3 nV/√Hz nV/√Hz nV/√Hz 9.2 7.7 6.3 6.7 5.7 4.9 −30 fIN = 5 MHz (−10 dBFS, GAIN+ = 0 V) fIN = 5 MHz (-1 dBFS, GAIN+ = 1.6 V) 65 57 dB dB dB dB dB dB dB LSB dBFS dBFS fIN = 5 MHz (-10 dBFS, GAIN+ = 0 V) fIN = 5 MHz (-1 dBFS, GAIN+ = 1.6 V) fIN = 5 MHz (-10 dBFS, GAIN+ = 0 V) fIN = 5 MHz (-1 dBFS, GAIN+ = 1.6 V) fRF1 = 5.015 MHz, fRF2 = 5.020 MHz, ARF1 = 0 dB, ARF2 = −20 dB, GAIN+ = 1.6 VIMD3相对于A RF2 fIN1 = 5.0 MHz (−1 dBFS) 超量程条件 2 TGC完整路径, fIN = 5 MHz, GAIN+ = 0 V 至 1.6 V 差分输入至差分输出 25°C 0 < GAIN+ < 0.16 V 0.16 V < GAIN+ < 1.44 V 1.44 V < GAIN+ < 1.6 V GAIN+ = 0.8 V, 针对理想AAF损耗进行 规格化处理 0.16 V < GAIN+ < 1.44 V −70 −70 −70 −70 −70 dBc dBc dBc dBc dBc −60 −55 0.3 dB dB 度 21/24/27/30 dB −35 差分 单端 GAIN+ = 0 V 至 1.6 V +35 0.5 −1.6 +1.6 0.5 −1.6 +1.6 0.1 −0.8 0 dB +0.8 1.6 V V dB dB/V ns MΩ kΩ 10 MHz Degrees V mA 45 28 750 10 70 45 dB变化 单端 单端 fLO = f4LO/4 每通道 CWI+, CWI−, CWQ+, CWQ− 每个CWI+, CWI−, CWQ+, CWQ−, 启用每个通道 经过解调的I OUT/VIN,每个CWI+, CWI−, CWQ+, CWQ− LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB Rev. 0 | Page 4 of 44 1 22.5 1.5 ±1.25 1.8 2.4 3.5 dB dB dB dB mA/V mA/V mA/V AD9278 参数 1 折合到输入端电压噪声： 噪声系数 折合到输入端动态范围 折合到输出端信噪比 双音交调(IMD3) 正交相位误差 I/Q幅度不平衡 通道间匹配 电源，模式I/II/III AVDD1 AVDD23 DRVDD IAVDD1 IAVDD2 IDRVDD 总功耗 （包括输出驱动器） 省电功耗 待机功耗 电源抑制比 (PSRR) ADC分辨率 ADC基准电压 输出电压误差 负载调整@1.0 mA 输入电阻 测试条件/注释 RS = 0 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RS = 50 Ω, RFB = ∞ LNA增益= 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RS = 0 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB −3 dBFS输入, f RF = 2.5 MHz, f4LO = 10 MHz, 1 kHz偏移 fRF1 = 5.015 MHz, fRF2 = 5.020 MHz, f4LO = 20 MHz, ARF1 = −1 dBFS, ARF2 = −21 dBFS, IMD3相对于A RF2 I至Q，所有相位，1 σ I至Q，所有相位，1 σ I至I，Q至Q相位，1 σ I至I，Q至Q幅度，1 σ 最小值 1.7 2.7 1.7 典型值 最大值 2.0 1.9 1.8 nV/√Hz nV/√Hz nV/√Hz 7.8 7.3 6.9 dB dB dB 162 160 157 153 dBFS/√Hz dBFS/√Hz dBFS/√Hz dBc/√Hz −58 dB 0.15 0.015 0.5 0.25 度 dB 度 dB TGC 模式 CW多普勒模式 TGC模式，无信号 CW多普勒模式 ANSI-644 模式 低功耗(类似于IEEE 1596.3) 模式 TGC模式，无信号 1.8 3.0 1.8 178/145/215 32 108 63 47/44/48 33/31/34 704/640/772 CW多普勒模式 252 1.9 3.6 1.9 V V V mA mA mA mA mA 815/755/908 mW 285 1.6 mW mW mW mV/V 12 Bits 5 VREF = 1 V VREF = 1 V ±50 2 6 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 超量程条件规定为超出满量程输入范围6 dB。 3 LNA增益设置为15.6 dB时，AVDD2 >3.0 V。 2 Rev. 0 | Page 5 of 44 单位 mV mV kΩ AD9278 数字规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，ADC内部1.0 V基准电压、整个温度范围。 表2 参数 1 时钟输入 (CLK+, CLK−) 逻辑兼容 差分输入电压 2 输入共模电压 输入电阻（差分） 输入电容 CW 4LO输入 (4LO+, 4LO−) 逻辑兼容 差分输入电压 2 输入共模电压 输入电阻（差分） 输入电容 逻辑输入 (PDWN, STBY, SCLK, RESET) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入 (CSB) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出 (SDIO) 3 逻辑1电压 (I OH 逻辑0电压 (I OL 输入电阻 输入电容 数字输出 (DOUTx+, DOUTx−), (ANSI-644) 逻辑兼容 差分输出电压(V OD) 输出失调电压 (V OS) 输出编码 (默认) 数字输出 (DOUTx+, DOUTx−), (低功耗、简化信号选项) 逻辑兼容 差分输出电压 (VOD) 输出失调电压 (V OS) 输出编码 (默认) 逻辑输出 (GPO0/GPO1/GPO2/GPO3) 逻辑0电压 (I OL 温度 最小值 全 全 25°C 25°C 250 全 全 25°C 25°C 250 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 0 全 全 247 1.125 典型值 最大值 单位 CMOS/LVDS/LVPECL mV p-p V kΩ pF 1.2 20 1.5 CMOS/LVDS/LVPECL mV p-p V kΩ pF 1.2 20 1.5 3.6 0.3 V V kΩ pF 3.6 0.3 V V kΩ pF DRVDD + 0.3 0.3 V V 454 1.375 mV V 250 1.30 mV V 0.05 V 30 0.5 70 0.5 30 2 LVDS 偏移二进制 LVDS 全 全 150 1.10 偏移二进制 全 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅针对LVDS和LVPECL。 3 针对共用同一连接的13个SDIO引脚。 2 Rev. 0 | Page 6 of 44 AD9278 开关规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，整个温度范围。 表3 参数 1 时钟 2 时钟速率 25 MSPS (模式II) 40 MSPS (模式I) 50 MSPS (模式III) 时钟脉宽高电平 (t EH) 时钟脉宽低电平 (t EL) 输出参数 2, 3 传播延迟 (t PD) 上升时间 (tR) (20% 至 80%) 下降时间 (t F) (20% 至 80%) FCO传播延迟 (t FCO) DCO传播延迟 (t CPD) 4 DCO至数据延迟 (t DATA)4 DCO至FCO延迟 (t FRAME)4 数据至数据偏斜 (t DATA-MAX − tDATA-MIN) 唤醒时间 (待机模式)，GAIN+ = 0.5 V 唤醒时间 (省电模式) 流水线延迟 孔径 孔径不确定（抖动） LO发生器 4LO频率 LO分频器RESET建立时间 5 LO分频器RESET保持时间5 LO分频器RESET高脉冲宽度 温度 最小值 全 全 全 全 全 18.5 18.5 18.5 全 全 全 全 全 全 全 全 25°C 25°C 全 (tSAMPLE/2) + 1.5 最大值 单位 25 40 50 MHz MHz MHz ns ns (tSAMPLE/2) + 3.1 ns ps ps ns ns ps ps ps µs ms 时钟 周期 6.25 6.25 (tSAMPLE/2) + 1.5 (tSAMPLE/24) − 300 (tSAMPLE/24) − 300 25°C 全 全 全 全 典型值 (tSAMPLE/2) + 2.3 300 300 (tSAMPLE/2) + 2.3 tFCO + (tSAMPLE/24) (tSAMPLE/24) (tSAMPLE/24) ±100 2 1 8 (tSAMPLE/2) + 3.1 (tSAMPLE/24) + 300 (tSAMPLE/24) + 300 ±350 11dB MARGIN ADC NOISE FLOOR (224µV rms) LNA VGA GAIN RANGE > 45dB MAX CHANNEL GAIN > 48dB 图39. 12位40 MSPS ADC的TGC运行增益要求 Rev. 0 | Page 21 of 44 09424-047 MAXIMUM GAIN LNA INPUT-REFERRED NOISE FLOOR (5.8µV rms) AT AAF BW = 15MHz LNA + VGA NOISE = 1.5nV/ Hz AD9278 表8. 敏感度和动态范围间的权衡考量 1, 2, 3 LNA 可变增益放大器 通道 典型输出动态范围 (dB) 增益 单位： (V/V) (dB) 6 15.6 满量程输入 (V 峰峰值) 0.733 输入噪声 (nV/√Hz) 1.60 7.8 17.9 0.550 1.42 11.6 21.3 0.367 1.27 后置放大器增益 (dB) 21 24 27 30 21 24 27 30 21 24 27 30 GAIN+ = 0 V 4 68.6 67.8 66.5 64.7 68.6 67.8 66.5 64.7 68.6 67.8 66.5 64.7 GAIN+ = 1.6 V 5 63.6 61.2 58.5 55.7 62.6 60.0 57.3 54.4 60.6 57.9 55.0 52.1 时折合到输入端的噪声 6 GAIN+ = 1.6 V (nV/√Hz) 1.863 1.773 1.725 1.701 1.590 1.531 1.500 1.485 1.347 1.316 1.301 1.293 LNA:输出满量程 = 差分4.4 V峰峰值。 滤波器：损耗 ~ 1 dB，NBW = 13.3 MHz，GAIN− = 0.8 V。 ADC:40 MSPS，70 dB SNR，2 V p-p满量程输入。 4 最小VGA增益 (VGA为主的)时的输出动态范围。 5 最大VGA增益 (LNA为主的)时的输出动态范围。 6 最大VGA增益时的通道噪声。 1 2 3 图8显示相对于各种LNA和VGA增益设置，能实现的敏感 TGC路径的每个部分中，LNA和VGA的满量程范围不同。 度和动态范围间的权衡考量。 范 围 值 取 决 于 每 个 功 能 框 的 增 益 设 置 ， 以 及 GAIN+与 例如，当VGA设定为最小增益电压时，TGC路径主要是 GAIN−引脚电压。LNA有三个范围值，即，通过SPI实现 VGA噪声，可实现最大输出信噪比。但随着后置放大器增 益选项的增加，折合到输入端的噪声随之降低，信噪比性 能也下降。 的满量程设置值。同样，VGA也有四个后置放大器增益设 置可通过SPI实现。GAIN±引脚电压确定放大器(LNA或 VGA)饱和的先后顺序。0.1 dB压缩之前，LNA输出端的最 大信号输入电平与GAIN±引脚电压成函数关系，为SPI可 如果VGA设定为最大增益电压时，TGC路径主要是LNA噪 选增益选项，如图40至42所示。 声，折合到输入端的噪声达到最低，但输出信噪比性能也 1.2 下降。TGC (LNA + VGC)增益越高，输出信噪比就越低。 随着后置放大器增益增加，折合到输入端的噪声也降低。 时，噪声取决于噪声源和LNA。最大电压摆幅则受ADC满 量程输入电压峰峰值(2 V p-p)的限制。 INPUT FULL SCALE (V p-p) 低增益时，VGA应限制系统噪声性能(信噪比)；高增益 1.0 PGA GAIN = 21dB 0.8 PGA GAIN = 24dB 0.6 0.4 PGA GAIN = 27dB 0.2 0 0.2 0.4 0.6 0.8 1.0 GAIN+ (V) 1.2 1.4 图40. LNA(15.6 dB增益设置)/VGA满量程范围 Rev. 0 | Page 22 of 44 1.6 09424-048 PGA GAIN = 30dB 0 INPUT FULL SCALE (V p-p) AD9278 0.8 耦合至电源电压一半左右的偏置电压，所以无需与ESD保 0.7 护交互，便可处理大的输入电压。 0.6 借助低值反馈电阻和输出级的电流驱动能力，LNA可以实 PGA GAIN = 21dB 现1.3 nV/√Hz的低折合到输入端噪声电压(增益为21.3 dB)。 0.5 片上电阻匹配产生精确的单端增益，这对准确阻抗控制很 0.4 PGA GAIN = 24dB 关键。由于采用全差动拓扑和负反馈，使失真减至最低。 0.3 低二阶谐波失真在二次谐波超声成像应用中尤其重要。差 0.2 PGA GAIN = 27dB 分信号使得每个输出端的摆幅变小，从而进一步降低三阶 0.1 谐波失真。 PGA GAIN = 30dB 0 0.2 0.4 0.6 0.8 1.0 GAIN+ (V) 1.2 1.4 1.6 09424-049 0 有源阻抗匹配 LNA内置单端电压增益放大器，具有差分输出端，外部可 INPUT FULL SCALE (V p-p) 图41. LNA(17.9 dB增益设置)/VGA满量程范围 0.55 提供负输出端。例如，固定增益为8× (17.9 dB)时，在负输 0.50 出引脚LO-x和正输入引脚LI-x间连接反馈电阻，形成有源 0.45 输入端。通过这种众所周知技术可以在单一系统中连接多 0.40 个探头阻抗。输入阻抗如式1所示。 0.35 PGA GAIN = 21dB 0.30 0.25 RIN = PGA GAIN = 24dB 0.20 0.15 A/2为单端增益或LI-x输入端至LO-x输出端的增益。 0.2 0.4 0.6 0.8 1.0 1.2 1.4 GAIN+ (V) 1.6 09424-050 PGA GAIN = 30dB 0 0 (1) 其中： PGA GAIN = 27dB 0.10 0.05 RFB 1 + (A ) 2 图42. LNA(21.3dB增益设置)/VGA满量程范围 RFB是RFB1和RFB2的组合阻抗(参见图38)。 因为放大器的输入端至差分输出端具有8×增益，所以必须 注意，A/2是LI-x引脚至LO-x引脚的增益，比放大器的增益 低噪声放大器(LNA) 良好的系统灵敏度依赖于信号链始端LNA专有超声噪声， 可将随后的VGA噪声分配降至最低。在输入阻抗匹配有利 的应用中，有源阻抗控制使噪声性能最佳。 LNA输入LI-x容性耦合至源。片上偏置电压发生器产生约 小6 dB，即12.1 dB (4倍)。一个15 kΩ的内部偏置电阻与Pin LI-x相连的源电阻并联减小了输入电阻值，LG-x引脚交流 接地。式2用来计算得出特定RIN所需要的RFB，即便是较 大RIN值。 R IN = 2.2 V的直流输入偏置电压，将输出共模电平集中在1.5 V(2 分之一AVDD2)。电容CLG的值与输入耦合电容CS的值相 R FB (1 + 4) || 15 k Ω (2) 同，与LG-x引脚相连并接地。 例如，要设置RIN 为200 Ω，则RFB 值必须为1000 Ω。如果 强烈建议通过LG-x引脚构成开尔文连接，连接至输入端或 用简化式(式2)计算RIN，则该值为194 Ω，增益误差要小于 探头接地。简单地将LG-x引脚在器件附近接地，会导致不 0.27 dB。一些因素，诸如存在动态源电阻，可能会更明显 同地的电位差通过LNA放大。通常会产生一个直流偏移电 地影响绝对增益精度。高频率下，必须考虑LNA的输入电 压，该电压值随不同通道和器件而异，具体取决于应用和 容。用户必须确定匹配精度水平并相应调整RFB。 PCB的布局。 LNA支持4.4 V p-p标称差分输出电压，与1.5 V的共模电压正 负偏移了±1.1 V。LNA差分增益可设定饱和前的最大输入 信号。三个增益中的其中之一可通过SPI设置。过载保护 可确保从大输入电压状态下快速恢复。因为输入端都容性 Rev. 0 | Page 23 of 44 AD9278 LNA带宽(BW)大于100 MHz。最终，LNA的带宽会限制合 LNA噪声 成RIN的精度。若RIN = RS最高约200 Ω，那么最佳匹配介于 短路噪声电压(折合到输入端噪声)是系统性能的一个重要 100 kHz与10 MHz之间，此时，较低频率限制由交流耦合 限制因素。增益为21.3 dB时，LNA的短路噪声电压为1.3 电容的大小确定，上限由LNA BW确定。此外，输入电容 nV/√Hz，包括VGA后置放大器增益27 dB时的VGA噪声。 和RS限制了更高频的BW。图43显示了各种RFB值时RIN与频 这些测量值在无反馈电阻情况下测定，为计算不同配置的 率的关系。 输入噪声和噪声系数性能提供了基础。如图44所示。 1k INPUT RESISTANCE (Ω) RS = 500Ω, RFB = 2kΩ RS LI-x RS = 200Ω, RFB = 800Ω 100 UNTERMINATED RIN + VOUT – RS = 100Ω, RFB = 400Ω, CSH = 20pF SHUNT TERMINATION RS RS = 50Ω, RFB = 200Ω, CSH = 70pF LI-x RIN + RS VOUT – 10M FREQUENCY (Hz) 100M ACTIVE TERMINATION RFB R IN RS 图43. 各种RFB 值时与RIN 与频率的关系 (同时显示RSH 和 CSH 的影响) LI-x + VOUT – 应当注意，在RIN最低值(50 Ω)时、RIN峰值会出现在频率大 RIN = 于10 MHz时，这是因为LNA BW滚降的关系。 RFB 1 + A/2 09424-041 1M 09424-040 10 100k 图44. 输入配置 但RIN值较大时，在LNA到达峰值前，寄生电容开始滚降信 号BW。CSH进一步降低了匹配度；因此，CSH不应用于RIN 值大于100 Ω的情形中。 图45和46显示噪声系数与RS关系的仿真结果。其中使用上 述配置，VGA折合到输入端的噪声电压为3.5 nV/√Hz。无 端接 (RFB = ∞) 运行达到了最低等效输入噪声和噪声系数。 表9列出了根据RIN的情况RFB 和CSH的推荐值。 图46显示噪声系数与源电阻上升的关系，RS较低时，LNA CFB需要与RFB串联，因为LO-x引脚和LI-x引脚的直流电平 电压噪声比源噪声大；RS较高时，是因为噪声源于RFB。当 不相等。 RS与RIN匹配时，噪声系数最低。 表9. 有源匹配外部元件值 输入阻抗匹配主要是为了提高系统的瞬态响应。采用分流 LNA增益 (dB) 15.6 17.9 21.3 15.6 17.9 21.3 15.6 17.9 21.3 RIN (Ω) 50 50 50 100 100 100 200 200 200 RFB (Ω) 200 250 350 400 500 700 800 1000 1400 最小值 CSH (pF) 90 70 50 30 20 10 不适用 不适用 不适用 器端接时，因为匹配电阻的热噪声，以及LNA输入电压噪 带宽 (MHz) 57 69 88 57 69 88 72 72 72 声发生器的贡献增加，输入噪声增大。不过，采用有源端 接时，两者的贡献比分流器端接时小(系数为1/(1 + LNA 增 益))。 图45显示相应的噪声系数性能。LNA增益为21.3 dB时，输 入阻抗被RS扫描以保持每个点的匹配。50 Ω源阻抗在端接 分流器、有源端接和无端接配置时的噪声系数分别为7.3 dB、4.2 dB和2.8 dB。200 Ω源阻抗的噪声系数分别为4.5 dB、1.7 dB和1.0 dB。 图46显示各种RIN值时RS相关噪声系数，有助于顺利完成设 计。 Rev. 0 | Page 24 of 44 AD9278 12.0 图47显示简化的超声传感器接口。普通的传感器元件具有 10.5 发射与接收超声能量双重功能。在发射阶段，将向陶瓷基 SHUNT TERMINATION 元施加高压脉冲。典型发射/接收(T/R)开关由四个采用桥 式配置的高压二极管组成。尽管理想状态下，二极管会阻 7.5 止来自灵敏接收机输入端的发射脉冲，但二极管特性并不 6.0 完美，所以LI-x输入端的泄漏瞬态可能会有问题。 4.5 外部输入过载保护方案也包括一对钳位二极管，此二极管 3.0 ACTIVE TERMINATION 0 应位于交流耦合电容前。注意，所有二极管都容易出现一 UNTERMINATED 1.5 10 定量的散粒噪声。许多类型的二极管可用于实现所需的噪 100 RS (Ω) 1k 09424-042 NOISE FIGURE (dB) 9.0 图45.分流器端接、有源端接匹配和无端接输入时的噪声系数 和RS 的关系，VGAIN = 1.6 V NOISE FIGURE (dB) 增加了二极管 后，±0.5 V或更低的钳位电平显著提高了系统的过载性能。 RIN = 50Ω RIN = 75Ω RIN = 100Ω RIN = 200Ω UNTERMINATED 6 入端噪声。根据不同的应用，降低5 kΩ的电阻和增加2 kΩ 的电阻可能会改善噪声分布。如图47所示, 8 7 声性能。图47所示的配置中往往会增加2 NV /√Hz折合到输 由于超声系统是一种脉冲系统，传播时间用于确定深度， 因此从输入过载中快速恢复的功能是至关重要的。前置放 大器和VGA会出现过载情况。紧接着发射脉冲后，典型 5 VGA增益较低，LNA受到T/R开关泄漏过载的影响。随着 4 增益的增加，因为近场和声学高密度材料(如骨)造成的强 3 回波可能会引起VGA发生过载。 2 +5V 1 100 RS (Ω) 1k Tx DRIVER 5kΩ HV 10nF AD9278 LNA 图46.各种RIN 固定值，有源端接匹配输入， VGAIN = 1.6 V时噪声系数和RS 的关系 2kΩ 5kΩ 输入过驱 TRANSDUCER 在超声系统中，最重要的是出色的过载表现。LNA和VGA 都内置过驱保护，能在过载事件后快速恢复。 跟任何放大器一样，如果应用易受到高瞬态电压的影响， 强烈推荐在输入端前进行电压钳位。 Rev. 0 | Page 25 of 44 –5V 图47. 输入过载保护 10nF 09424-044 10 09424-043 0 AD9278 可变增益放大器(VGA) VGA 噪声 X-AMP差分VGA提供精确输入衰减和插值。具有3.5 NV /√ 典型应用中，VGA压缩宽动态范围输入信号至ADC输入范 Hz低折合到输入端噪声和出色的增益线性。VGA由LNA的 围内。LNA折合到输入端噪声限制了最小可分辨输入信 全差分输入信号驱动。X-AMP架构具有线性dB增益法则一 号；而折合到输出端噪声(主要取决于VGA)限制了最大瞬 致性和低失真水平，仅偏离理想值± 0.5 dB或更少。增益斜 时动态范围，该范围可以在任何一个特定的增益控制电压 率相对于控制电压单调无变化，在过程、温度和电源供应 下处理。折合到输出端噪声范围根据ADC的总噪底设置。 发生变化时相对稳定。由此产生的总增益范围是45dB，在 端点损失范围之内。 短路输入条件下，折合到输出端噪声与GAIN+成函数关 系，如图7、图8和图10所示。输入噪声电压等于输出噪声 X-AMP输入端为可编程增益反馈放大器(PGA)的一部分, 使 得VGA成为一个完整的器件。VGA的PGA增益可编程设置 为21 dB、24 dB、27 dB或30dB。这样，使超声系统不同成 像模式的通道增益得到优化。VGA带宽约为100 MHz。输 入级设计用于确保整个增益设置范围内出色的频率响应一 致性。TGC模式下，能在整个增益范围内最大限度地减少 除以控制范围内每一点的测量增益。 在大部分增益范围内，因为以VGA折合到输出端固定噪声 为主，所以折合到输出端噪声均为50 NV /√Hz(后置放大器 增益= 24 dB)。在增益控制范围高端部分，则主要是LNA噪 声和源噪声。在最大增益控制电压附近，折合到输入端噪 声为最低值，而VGA折合到输入端的噪声贡献微乎其微。 时间延迟变化。 较低增益时，折合到输入端噪声，以及噪声系数随着增益 增益控制 的下降而增加。系统的瞬时动态范围不会丢失，但是，因 增益控制接口GAIN±为差分输入端。通过插值器选择连接 到输入衰减器的适当输入级，VGAIN可以改变所有VGA的 增益。对于0.8 V GAIN−，28 dB / V标称GAIN+范围为0 V 至1.6 V，最佳增益线性度约为0.16 V至1.44 V，误差通常小 于± 0.5 dB。GAIN+电压大于1.44 V和低于0.16 V时，误差 为折合到输入端噪声增加，输入容量也随之增加。ADC噪 底分布具有同样的相关性。重要的是，VGA输出噪底的幅 度是相对于ADC的噪底的幅度而言的。 增益控制噪声在极低噪声应用中值得注意。增益控制接口 增大。无增益叠影(foldover)时，GAIN+ 值可超过电源电压 的热噪声可以调制进通道增益。 由此产生的噪声与输出信 1 V。 号电平成正比，通常只有出现大信号时会很明显。增益接 增益控制响应时间小于750ns, 是最小到最大增益变化最终 值的10％。 口包括片上噪声滤波器，该滤波器能显著降低5 MHz以上 频率噪声的影响。 应注意尽量减少GAIN±输入端的噪声冲 击。外部RC滤波器可用于去除VGAIN源噪声。滤波器带 GAIN+和GAIN−引脚有两种连接方式。可以使用单端法， 即开尔文连接至地，如图48所示。用于驱动多个设备时， 最好是使用差分法，如图49所示。对于任何一种方法， GAIN+和GAIN−引脚都应采取直流耦合，并驱动以适合 1.6 V满量程输入。 宽应足以满足所需的控制带宽。 抗混叠滤波器(AAF) 信号到达ADC之前，抗混叠滤波器用来抑制直流信号，并 限制信号的带宽达到抗混叠的目的。抗混叠滤波器由单极 点高通滤波器和二阶低通滤波器组合而成。高通滤波器可 配置为与低通滤波器截止频率成一定比例关系。可通过 AD9278 SPI进行选择。 100 Ω GAIN+ 0V TO 1.6V DC 该滤波器采用片上调谐来调整电容，进而设置所需的截止 0.01µF KELVIN CONNECTION 0.01µF 频率并减少变化。-3 dB低通滤波器的默认截止频率为ADC 09424-052 GAIN– 采样时钟速率的1/3或1/4.5。截止频率可通过SPI调整至该 图48. 单端GAIN±引脚配置 频率的0.7、0.8、0.9、1、1.1、1.2或1.3倍。截止频率范围 AVDD2 499Ω GAIN+ ±0.4V DC 100Ω AT 0.8V CM 0.01µF GAIN– 100Ω 0.01µF 499Ω AD8138 可保持在8 MHz至18 MHz范围。 31.3kΩ ±0.8V DC 0.8V CM 523Ω ±0.4V DC AT 0.8V CM 499Ω 10kΩ 09424-053 AD9278 图49. 差分GAIN±引脚配置 Rev. 0 | Page 26 of 44 AD9278 调谐通常关闭以免在关键时刻改变电容设置。调谐电路通 幅馈通至AD9278的其它部分，还可以保留信号的快速上升 过SPI启用和禁用。初始上电后，以及滤波器截止频率缩 和下降时间，这一点对低抖动性能来说非常重要。 放比例或ADC采样率重新编程后，必须对滤波器调谐执行 3.3V MINI-CIRCUITS® ADT1-1WT, 1:1Z 0.1µF XFMR 初始化。建议在空闲时间偶尔重新调整，以补偿温度漂 0.1µF 移。 OUT 共有8个SPI可编程设置值，用户可以更改高通滤波器截止 CLK+ 100 50 AD9278 0.1µF VFAC3 CLK– SCHOTTKY DIODES: HSM2812 0.1µF 一个是8 MHz低通截止频率，另一个是18 MHz低通截止频 09424-055 频率与低通截止频率的函数关系。表10所示为两个示例： 率。这两种情况下，低端频率的抑制量随比例下降而逐步 图50. 变压器耦合的差分时钟 增加。因此，使整个AAF频率通带变窄可以减少低频噪 如果没有低抖动的时钟源，那么，另一种方法是对差分 声，或者使谐波处理的动态范围最大。 PECL信号进行交流耦合，并传输至采样时钟输入引脚(如图 51所示)。AD951x时钟驱动器系列具有出色的抖动性能。 比例 12.00 8.57 6.67 5.46 4.62 4.00 3.53 3.16 3.3V AD951x FAMILY VFAC3 0.1µF CLK+ 50Ω* 100Ω PECL DRIVER 0.1µF AD9278 0.1µF CLK– CLK 240Ω 240Ω *50Ω RESISTOR IS OPTIONAL. 图51. 差分PECL采样时钟 3.3V AD951x FAMILY VFAC3 1 0.1µF CLK OUT 比例=低通滤波器的截止频率/高通滤波器的截止频率。 0.1µF 0.1µF CLK+ CLK OUT 50Ω* ADC 0.1µF AD9278采用流水线式ADC架构。各级的量化输出组合在 100Ω LVDS DRIVER 0.1µF CLK AD9278 CLK– 结构允许第一级处理新的输入采样点，而其它级继续处理 09424-057 一起，在数字校正逻辑中形成一个12位转换结果。流水线 *50Ω RESISTOR IS OPTIONAL. 图52. 差分LVDS采样时钟 之前的采样点。采样在时钟的上升沿进行。 输出级模块能够实现数据对准、错误校正，且能将数据传 输到输出缓冲器。然后将数据串行化，并使其与帧和输出 时钟对齐。 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 动，CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接 地(见图53)。虽然CLK+输入电路电源为AVDD1(1.8 V)，但 时钟输入考虑 为了充分发挥芯片的性能，应利用一个差分信号作为 AD9278采样时钟输入端(CLK+和CLK−)的时钟信号。该信 该输入电路可支持高达3.3 V的输入电压，因此，驱动逻辑 的电压选择非常灵活。 3.3V 号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚 内。CLK+和CLK−引脚有内部偏置，无需其它偏置。 VFAC3 OUT CLK 50Ω* 图50显示了为AD9278提供时钟信号的首选方法。使用RF变 AD951x FAMILY 0.1µF 压器，可以将低抖动时钟源，如VFAC3-BHL-50 MHz Valpey CMOS DRIVER 0.1µF CLK– 0.1µF 位肖特基二极管可以将输入到AD9278中的时钟幅度限制为 39kΩ *50Ω RESISTOR IS OPTIONAL. 图53. 单端1.8 V CMOS采样时钟 Rev. 0 | Page 27 of 44 CLK+ AD9278 CLK Fisher振荡器从单端转换成差分。跨接在次级变压器上的钳 约0.8 V p-p差分信号。这样，既可以防止时钟的大电压摆 OPTIONAL 0.1µF 100Ω 09424-058 SPI设置 0 1 2 3 4 5 6 7 1 高通滤波器截止频率 低通滤波器截止 低通滤波器截止 频率 = 8 MHz 频率 = 18 MHz 670 kHz 1.5 MHz 930 kHz 2.1 MHz 1.2 MHz 2.7 MHz 1.47 MHz 3.3 MHz 1.73 MHz 3.9 MHz 2.0 MHz 4.5 MHz 2.27 MHz 5.1 MHz 2.53 MHz 5.7 MHz 09424-056 表10. SPI可选的高通滤波器的截止频率选项 AD9278 130 3.3V CMOS DRIVER OPTIONAL 0.1µF 100Ω CLK 0.1µF 0.1µF 110 CLK+ AD9278 CLK– *50Ω RESISTOR IS OPTIONAL. 100 16 BITS 90 14 BITS 80 12 BITS 70 10 BITS 60 图54. 单端3.3 V CMOS采样时钟 时钟占空比考虑 40 典型的高速ADC利用两个时钟沿产生不同的内部定时信 30 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 8 BITS 50 1 号。因此，这些ADC可能对时钟占空比很敏感。通常，为 保持ADC的动态性能，时钟占空比容差应为5%。AD9278 10 100 ANALOG INPUT FREQUENCY (MHz) 1000 09424-060 CLK 50Ω* RMS CLOCK JITTER REQUIREMENT 120 SNR (dB) 0.1µF 09424-059 VFAC3 OUT AD951x FAMILY 图55. 理想信噪比与输入频率和抖动的关系 内置一个占空比稳定器(DCS)，可对非采样边沿进行重新 功耗和省电模式 定时，并提供标称占空比为50%的内部时钟信号。因此， 如图56和图57所示，AD9278的功耗与其采样速率成比例关 时钟输入占空比范围非常广，且不会影响AD9278的性能。 系。数字功耗变化不大，因为它主要由DRVDD电源和 当DCS处于开启状态时，在很宽的占空比范围内，噪声和 LVDS输出驱动器的偏置电流决定。 失真性能几乎是平坦的。但是，有些应用可能要求关闭 250 DCS功能。如果是这样，则在这种模式下工作时，应注意 MODE III, fSAMPLE = 50MSPS 动态范围性能可能会受影响。有关使用此功能的更多详细 200 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 来获取并锁定新的速率。 时钟抖动考虑 MODE I, fSAMPLE = 40MSPS 150 MODE II, fSAMPLE = 25MSPS 100 50 IDRVDD 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，由于孔径抖动(t J )造成的信噪比 0 (SNR)下降计算公式如下： 0 10 20 30 40 SAMPLING FREQUENCY (MSPS) 50 09424-061 CURRENTS (mA) 信息，请参阅表18。 图56. 电源电流与fSAMPLE 的关系(fIN = 5 MHz) SNR下降幅度 = 20 × log 10(1/2 × π × fA × tJ) 110 105 号、模拟输入信号和ADC孔径抖动)的均方根。中频欠采 100 POWER/CHANNEL (mW/CH) 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 样应用对抖动尤其敏感(如图55所示)。 当孔径抖动可能影响AD9278的动态范围时，应将时钟输入 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 电源分离，以免在时钟信号内混入数字噪声。低抖动、晶 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如 果时钟信号来自其它类型的时钟源(通过门控、分频或其它 MODE III, fSAMPLE = 50MSPS 95 90 MODE I, fSAMPLE = 40MSPS 85 80 MODE II, fSAMPLE = 25MSPS 75 70 60 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 笔记AN-501和AN-756(访问www.analog.com)。 0 10 20 30 40 SAMPLING FREQUENCY (MSPS) 50 09424-062 65 方法)，则需要在最后对原始时钟进行重定时。 图57. 各通道电源与fSAMPLE 的关系(fIN = 5 MHz) AD9278具有可调整LNA偏置电流特性(见表18，寄存器 0x12)。默认LNA偏置电流设置为高。 Rev. 0 | Page 28 of 44 AD9278 图58显示每个偏置设置值时AVDD2电流减少的典型值。此 电源和接地建议 外，LNA偏置设置为低时，建议使用寄存器0x10(见表18) 当连接电源至AD9278时，建议使用两个独立的1.8 V电源： 调整LNA偏移。 一个用于模拟(AVDD)，一个用于数字(DRVDD)。如果仅 提供一个1.8 V电源，则应先连接到AVDD1引脚，然后分 接出来，并用铁氧体磁珠或滤波扼流圈及去耦电容隔离， HIGH LNA BIAS SETTING 再连接到DRVDD。用户应针对所有电源使用多个去耦电 容以适用于高频和低频。去耦电容应放置在接近PCB入口 MID-HIGH 点和接近器件的位置，并尽可能缩短走线长度。 AD9278仅需要一个PCB接地层。只要对PCB的模拟、数字 MID-LOW 和时钟部分进行适当的去耦和巧妙的分隔，就能轻松实现 最佳性能。 LOW 104 106 108 110 112 114 TOTAL AVDD2 CURRENT (mA) 116 118 09424-063 102 数字输出和时序 图58.差分LNA偏置设置时的AVDD2电流, fSAMPLE = 40 MSPS 采用默认设置上电时，AD9278差分输出符合ANSI-644 LVDS标准。通过SPI接口，使用寄存器0x14的第6位，可使 其更改为低功耗、减少信号选项(类似于IEEE 1596.3标准)。 将PDWN引脚置位高电平，可使AD9278进入省电模式。在 这种状态下，器件的典型功耗为5 mW。在省电模式下， LVDS输出驱动器处于高阻抗状态。将PDWN引脚拉低 时，AD9278返回正常工作模式。此引脚兼容1.8 V和3.3 V 电压。 将STBY引脚置位高电平，可使AD9278进入待机模式。在 这种状态下，器件的典型功耗为285 mW。待机状态下， 除了内部基准电压外，整个器件都断电。LVDS输出驱动 器处于高阻抗状态。这种模式非常适合需要省电的应用， 因为器件能够在不使用时关断，使用时迅速上电。器件再 次上电的时间也大大缩短。将STBY引脚拉低时，AD9278 返回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 这种LVDS标准可将器件的总体功耗进一步降低约36mW。 LVDS驱动器电流来自芯片，并将各输出端的输出电流设 置为标称值3.5 mA。LVDS接收器输入端有一个100 Ω差分 端接电阻，因此接收器摆幅标称值为350 mV。 AD9278 LVDS输出便于与具有LVDS能力的定制ASIC和 FPGA中的LVDS接收器连接，从而在高噪声环境中实现出 色的开关性能。推荐使用单一点到点网络拓扑结构，并将 100 Ω端接电阻尽可能靠近接收器放置。如果没有远端接 收器端接电阻，或者差分线布线不佳，可能会导致时序错 误。建议走线长度不要超过24英寸，差分输出走线应尽可 能彼此靠近且长度相等。图59显示了一个走线长度和位置 适当的FCO (CH2)、DCO (CH1)和数据(CH3)流示例。 在省电模式下，通过关闭基准电压、基准电压缓冲器、 PLL和偏置网络，可实现低功耗。进入省电模式时，VREF 上的去耦电容放电；返回正常工作模式时，去耦电容必须 重新充电。因此，唤醒时间跟省电模式时间有关：周期越 短，唤醒时间相应地更短。器件全面恢复运作需要约0.5毫 秒的时间，建议在VREF引脚使用1μF和0.1μF的去耦电容， 在GAIN±引脚使用0.01μF的去耦电容。时间大多取决于增 益去耦：GAIN±引脚上的去耦电容值越高，唤醒时间越 长。 使用SPI端口接口时，可以使用一些其他的省电选项。用 户可以分别关断各通道，或者将整个器件置于待机模式。 如需较短的唤醒时间，待机模式下，内部PLL处于通电状 态。唤醒时间跟增益有一定的关系。当器件处于待机模式 时，要达到1μs的唤醒时间，GAIN±引脚必须施加0.8 V的 电平。有关使用这些功能的更多详细信息，请参阅表18。 Rev. 0 | Page 29 of 44 AD9278 表11. 数字输出编码 代码 4095 2048 2047 0 (VIN+) − (VIN−), 输入范围 = 2 V p-p (V) +1.00 0.00 −0.000488 −1.00 数字输出偏移二进制 (D11 to D0) 1111 1111 1111 1000 0000 0000 0111 1111 1111 0000 0000 0000 来自各ADC的数据经过串行化后，通过不同的通道产生。 每个串行流的数据速率等于12位乘以采样时钟速率，最大 值为600 Mbps(12位 × 50 MSPS = 600 Mbps)。最低典型转换 5.0ns/DIV 速率为10 MSPS，但如果特定应用需较低的采样速率，PLL 09424-064 CH1 500mV/DIV = DCO CH2 500mV/DIV = DATA CH3 500mV/DIV = FCO MSPS的编码速率。有关启用此功 可以通过SPI设置低至5 能的详细信息，请参阅表18。 图59. LVDS输出时序示例(默认ANSI-644模式下) 图60显示使用ANSI-644标准(默认)数据眼图的LVDS输出示 600 例和时间间隔误差(TIE)抖动直方图，其中走线长度小于24 图可看出，数据眼图开口随着边沿偏离理想位置而减小； 因此，走线长度超过24英寸时，用户必须确定波形是否满 足设计的时序预算要求。 附加SPI选项允许用户进一步提高所有8路输出的内部端接 EYE DIAGRAM VOLTAGE (V) 寸、采用标准FR-4材料的示例。请注意，从TIE抖动直方 EYE: ALL BITS 400 英寸，并采用标准FR-4材料。图61显示走线长度超过24英 电阻(因而提高电流)，从而驱动更长的走线(见图62)。虽然 ULS: 2398/2398 200 100 0 –100 –200 –400 这会在数据边沿上产生更陡的上升和下降时间，更不容易 –600 发生比特错误，并且改善了频率分布(见图62)，但使用此 –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns 选项会提高DRVDD电源的功耗。 25 此须设置寄存器0x05中适当的位。注意，此功能不能使用 寄存器0x15的位[5:4]，因为这些位优先于此功能。详情参 见表18。 输出数据格式默认为偏移二进制。表11提供了输出编码格 式的示例。若要将输出数据格式变为二进制补码，请参阅 存储器映射部分。 20 15 10 5 0 –200ps –100ps 0ps 100ps 200ps 09424-065 强度，用户可以通过寄存器0x15将驱动强度提高一倍。为 TIE JITTER HISTOGRAM (Hits) 如果因为负载不匹配而要求提高DCO±和FCO±输出的驱动 图60. LVDS输出的数据眼(ANSI-644模式，走线长度小于24英寸，标准FR-4) Rev. 0 | Page 30 of 44 AD9278 400 600 EYE: ALL BITS EYE: ALL BITS 200 100 0 –100 –200 0 –200 –1.0ns –0.5ns 0ns 0.5ns 1.0ns –600 1.5ns 25 20 20 TIE JITTER HISTOGRAM (Hits) 25 15 10 5 0 –200ps –100ps 0ps 100ps 200ps 图61. LVDS输出的数据眼(ANSI-644模式，走线长度大于24英寸，标准FR-4) Rev. 0 | Page 31 of 44 –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns 15 10 5 0 –200ps –100ps 0ps 100ps 200ps 09424-067 –1.5ns 09424-066 TIE JITTER HISTOGRAM (Hits) 200 –400 –300 –400 ULS: 2396/2396 400 EYE DIAGRAM VOLTAGE (V) EYE DIAGRAM VOLTAGE (V) 300 ULS: 2399/2399 图62. LVDS输出的数据眼(ANSI-644模式，100 Ω端接电阻， 走线长度大于24英寸，标准FR-4) AD9278 为了帮助从AD9278捕捉数据，器件提供了两个输出时钟。 式下，如图2所示，数据输出串行流首先输出MSB。但 DCO±用来为输出数据定时，它等于采样时钟速率的6倍。 是，可以将其反转，使数据输出串行流首先输出LSB(见图 数据逐个从AD9278输出，必须在DCO±的上升沿和下降沿 3)。 进行捕捉；DCO±支持双倍数据速率(DDR)捕捉。帧时钟 输出(FCO±)用于指示新输出字节的开始，它与采样时钟速 率相等。更多信息参见图2所示的时序图。 通过SPI可以启动的数字输出测试码选项有12个。当验证接 收器捕捉和时序功能时，这个功能很有用。可用的输出位 序列选项参见表12。一些测试码有两个串行序列字，可以 使用SPI时，DCO±相位可以相对于数据边沿以60°增量进 通过各种方式进行交替，具体取决于所选的测试码。注意 行调整。这样，必要时用户可以优化系统时序余量。 有些测试码可能并不遵守数据格式选择选项。此外，可以 DCO+默认时序相对于输出数据边沿为90°，如图2所示。 在0x19至0x1C寄存器地址中指定用户定义的测试码。除PN 还可以从SPI启动8、10或14位串行流。这样，用户就可以 实现不同串行流并测试与更低和更高分辨率系统的兼容 短序列和PN长序列以外，其它测试模式都支持8到14位字 长，以便验证接收器的数据捕捉是否成功。 性。当分辨率变为8位或10位串行流时，数据流缩短。当 PN短序列测试码产生一个伪随机位序列，每隔29 − 1 或511 使用14位选项时，数据流会在正常12位串行数据的末尾填 位重复一次。关于PN短序列的说明以及如何产生，请参阅 充两个0。 ITU-T 0.150 (05/96)标准的第5.1部分。唯一的不同在于起始 使用SPI时，通过设置OUTPUT_MODE寄存器(地址0x14) 值是一个特定值，而不是全1(初始值见表13)。 的位2，所有的数据输出也可以从其标准状态反转。这种 方式不要与串行流反转到LSB优先模式相混淆。在默认模 表12. 灵活的输出测试模式 1 输出测试模式位 序列 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1 测试码名称 关闭(默认) 中间电平短码 +满量程短码 −满量程短码 棋盘形式 PN长序列 PN短序列 1/0字反转 用户输入 1/0位反转 1×同步 1位高电平 混合位频率 数字输出字1 不适用 1000 0000 0000 1111 1111 1111 0000 0000 0000 1010 1010 1010 不适用 不适用 1111 1111 1111 寄存器0x19至寄存器0x1A 1010 1010 1010 0000 0011 1111 1000 0000 0000 1010 0011 0011 N/A is not applicable. Rev. 0 | Page 32 of 44 数字输出字2 不适用 相同 相同 相同 0101 0101 0101 不适用 不适用 0000 0000 0000 寄存器0x1B至寄存器0x1C 不适用 不适用 不适用 不适用 接受数据格式选择 不适用 是 是 是 否 是 是 否 否 否 否 否 否 AD9278 PN长序列测试码产生一个伪随机位序列，每隔223 − 1或 基准设置可以使用SPI来选择。设置允许两种选择：使用 8,388,607位重复一次。关于PN长序列的说明以及如何产 内部基准电压或外部基准电压。内部基准电压选项为默认 生，请参阅ITU-T 0.150 (05/96)标准的第5.6部分。不同之处 设置，相应的差分范围为2 V pp。 在于起始值是一个特定值，而不是全1，并且AD9278会根 据 ITU-T标准反转位流(初始值见表13)。 SPI选择模式 外部基准电压 内部基准电压(默认) 表13. PN序列 序列 PN短序列 PN长序列 表14.SPI可选择的基准电压设置 前三个采样输出 (MSB优先) 初始值 0x0DF 0xDF9, 0x353, 0x301 0x29B80A 0x591, 0xFD7, 0x0A3 相应的 VREF (V) 不适用 1.0 相应的差分范围 (V p-p) 2 × 外部基准电压 2.0 CW多普勒操作 有关如何通过SPI更改这些附加数字输出时序特性的信 AD9278每个通道都有一个I/Q解调器。每个解调器具有一 息，请参阅“存储器映射”部分。 个单独的可编程移相器。I/Q解调器是医疗超声领域相控 阵波束形成应用的理想选择。每个通道都可以通过SPI端 SDIO引脚 此引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该引 脚。引脚仅兼容1.8 V电压。如果应用要求以3.3 V逻辑电平 驱动此引脚，则应在此引脚上串联一个1 kΩ电阻以限制电 流。 口选择16延迟状态/360°(或22.5°/步进)。该器件的RESET输 入 端 用 来 同 步 每 个 通 道 的 LO分 频 器 。 如 果 使 用 多 个 AD9278，共有跨阵列RESET可确保所有通道相位同步。 AD9278的内部通道I和Q的输出电流进行求和。如果使用 多个AD9278，每个AD9278都能进行I和Q输出电流求和， SCLK引脚 并使用外部跨导放大器转换为电压。 此引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该引 脚。引脚兼容1.8 V和3.3 V电压。 正交产生 内部0°和90°的LO数字相位都由4分频逻辑电路产生。分频 CSB引脚 此引脚用于运行SPI。它内置70 kΩ上拉电阻，可拉高该引 脚。引脚兼容1.8 V和3.3 V电压。 器支持直流耦合输入，本身为宽带；最高LO频率只能通过 开关速度来限制。正交LO信号的占空比本身为50％，不受 外部连接4LO输入不对称的影响。此外，利用分频器以满 RBIAS引脚 足 4LO信号对产生内部LO信号的最终触发器重新计时，从 为设置ADC的内核偏置电流，应在RBIAS引脚上串联一个 而最大限度地减少分频电路引入的噪声。 接地电阻(标称值10.0 kΩ)。建议使用10.0 kΩ电阻，若使用 其他电阻作为RBIAS会降低器件的性能。因此，要实现稳 定的性能，至少应使用1%容差的电阻。 为了获得最佳性能，4LO输入为差分驱动，同AD9278评估 板(见“订购指南”)。每个引脚上的共模电压约为1.2 V，标称 电源电压3 V。重要的是，要获得CW信号链的最佳性能， 基准电压源 须确保LO源有非常低的相位噪声(抖动)、快速压摆率以及 AD9278内置稳定、精确的0.5 V基准电压源。基准电压在 充足的输入电平。 内部放大2倍，将VREF设置为1.0 V，因此ADC的满量程差 分输入范围为2.0 V p-p。VREF默认为内部设置，但也可以 用一个1.0 V外部基准电压源驱动VREF引脚，以便提高精 度。不过，AD9278不支持低于2.0 Vpp的ADC满量程范围。 波束形成应用需要精确的通道间相位关系，实现多通道之 间的一致性。不同AD9278在数个阵列使用时，采用RESET 引脚同步LO分频电路。多个AD9278通电后，RESET引脚 将分频器复位到已知状态。使用一个以上AD9278时，只能 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 通过RESET引脚上的同一脉冲实现精确的通道间相位匹 些电容应靠近基准引脚，并与AD9278处于同一层PCB。 配。 VREF引脚应该有一个0.1 μF的电容和一个1 μF的电容并联 至模拟地。 建议ADC采用这些电容值以妥善建立和获得下一个有效采 样。 Rev. 0 | Page 33 of 44 AD9278 I/Q解调器和移相器 动态范围和噪声 I/Q解调器由多个双平衡无源混频器组成。RF输入信号通 图63为AD9278所有八个通道的互连框图。如图所示，通过 过跨导级转换成电流，跨导级具有最大差分输入信号处理 线 “或 ”技 术 连 接 输 出 端 ， 可 轻 松 添 加 求 和 更 多 通 道 能力，与LNA输出满量程相匹配。这些电流然后注入混频 (ADA4841用作求和放大器时最多达32个)。在波束形成应 器，混频器将其转换为基带电流 (RF − LO)和两倍射频电流 用中，多个接收通道的I和Q输出端被求和。该系统的动态 (RF + LO)。根据SPI锁存器中的编程设置码(见表15)，信号 范围增加比例为10 发生相移。整体电路具有相移功能。表15第1栏所列的相 无关噪声)。图63的8通道示例中，噪声增加了9 dB，而信 移 定 义 为 基 带 I或 Q输 出 通 道 之 间 的 相 移 。 例 如 ， 对 于 号变为四倍(18 dB)，总的信噪比改善值为(18 - 9) = 9 dB。 AD9278两个RF输入端的同一信号，对于匹配的相位编 码，基带输出端同相。但是，如果通道1的相位编码是 0000，通道2的是0001，那么通道2的输出领先通道1的输出 22.5°。 CW信号路径的折合到输出端噪声取决于LNA增益、外部 求和放大器的选择、和R FILT 值。要确定折合到输出端噪 声，重要的是要知道有源低通滤波器(LPF)的R FILT和CFILT 值，如图63所示。单一通道典型滤波器RFILT值为2kΩ，CFILT 表15.通道间相移的相位选择码 Φ 移位 0° 22.5° 45° 67.5° 90° 112.5° 135° 157.5° 180° 202.5° 225° 247.5° 270° 292.5° 315° 337.5° log10(N)，其中N指通道数(假设为随机 I/Q解调相位 (SPI寄存器0x2D [3:0]) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 为0.8 nF；此时可实现100 kHz的单极低通滤波器。在八个 通道合成的情况下，RFILT和CFILT为250Ω和6.4nF。 如果RF和LO偏移10 kHz，那么解调信号为10kHz并通过LPF。 从RF输入端至ADA4841输出端的单通道混合增益(例如 I1´，Q1´)近似为LNA增益，其RFILT为2 kΩ，CFILT为0.8 nF。 增加滤波器电阻，同时保持截止频率，即可提高该增益。 限制增益幅度的因素是输出摆幅，以及根据I-V转换器而 选定的运算放大器(在此例中是ADA4841)的驱动能力。任 何放大器的驱动能力都有限，所以可以将有限多个通道进 行求和。通道求和范围与放大器的电流驱动能力直接相 关，该放大器用来实现有源低通滤波器和电流-电压转换 器。使用ADA4841时，最多支持AD9278的32个通道。也就 是说，四个AD9278 (4 × 8 = 32个通道)可使用ADA4841求 和。 Rev. 0 | Page 34 of 44 AD9278 RFILT CFILT CWI+ Φ CHANNEL A 1.5V LNA ADA4841 1.5V 10nF AD7982 50Ω 10nF 2.5V ADA4841 2.5V 18-BIT ADC I 50Ω CWI– Φ 4nF CFILT RFILT RFILT CFILT CWQ+ Φ CHANNEL H 1.5V ADA4841 1.5V LNA AD7982 50Ω 2.5V 2.5V ADA4841 18-BIT ADC Q 50Ω CWQ– CFILT Φ 4nF RFILT 4 LO GENERATION 09424-045 4LO– 4LO+ RESET AD9278 图63. CW模式下I/Q输出端的典型连接接口 相位补偿和模拟波束形成 相移器和求和电路。系统通过延时线以载波频率(RF)运 波束形成在医疗超声中定义为对多基元超声传感器在不同 行，各个通道的信号通过延时线求和，然后合并信号由 时间接收的同源信号进行相位对准并求和。波束形成有两 I/Q解调器下变频。解调器的动态范围会限制可实现的动 个功能：指定传感器发射方向，提高其增益；确定人体内 态范围。 的焦点，即产生回波的位置。AD9278 I/Q解调器的主要应 由此产生的I和Q信号经过滤波，然后通过两个高分辨率模 用在超声CW多普勒模拟波束形成电路中。 数转换器采样。 采样信号经过处理，可提取多普勒相关信 现代医学应用超声设备采用多通道接收器实现波束形成。 典型CW多普勒阵列最多达64个接收通道，这些通道经相 移并求和用于提取相干信息。使用多个接收器时，可对来 自每个通道的所需信号求和而产生一个大信号(增加N倍， N为通道数)，噪声以通道数的平方根数增加。这种技术提 高了设备的信噪比性能。波束形成器设计的关键要素是时 域输入信号的对齐方法以及将个别信号求和为复合整体的 息。 或者，射频信号在每个通道上分别进行下变频处理，并对 下变频信号进行相移，然后合并所有通道。因为波束形成 在解调之后使动态范围扩展，所以解调器的动态范围对输 出动态范围的影响不大。 AD9278就是采用这种架构。 每 个通道上的I/Q解调器进行下变频，求和的电流输出与延 迟线方法相同。经I-V转换后的滤波器和ADC也类似。 方法。 在集成多普勒功能的传统模拟波束形成器中，每通道有一 个V-I转换器和交叉点开关，然后接无源延时线作为组合 Rev. 0 | Page 35 of 44 AD9278 在CW多普勒操作中，AD9278集LNA、相移器、变频器和 量。高电平有效RESET脉冲的上升沿任何时间都可能发 I/Q解调器于一体，并直接产生基带信号。图64是简化 生；然而，其持续时间最少应≥20 ns。当RESET脉冲由高 图，显示的是四个通道的情况。超声波由超声探头里的4 向低转变，LO分频器在4LO时钟的下一个上升沿重新激 个传感器元件(TE1-TE4)接收，并产生信号E1-E4。此例 活。为了保证多个AD9278同步运行，在4LO时钟下一个上 中，TE1的相位以45°领先TE2的相位。 升沿之前，RESET脉冲必须在所有器件上拉低。 实际应用中，相位差取决于基元间距、波长(λ)、波速、入 因此，在4LO时钟的下降沿，最好是拉低RESET脉冲；最 射角以及其他因素。图64中，信号E1-E4由低噪声放大器 起码，tSETUP应该≥5纳秒。RESET脉冲的最佳时序设置 放大。为达到最佳信噪比性能，LNA输出直接应用于解调 是：在4LO下降沿拉高，然后在4LO下降沿拉低；这样即 器输入。要对E1-E4信号求和，将通道2的相位编码设置为 使4LO频率为32 MHz (内部LO：8 MHz)时，建立时间也有 0010， 使 E2相 对 于 E1移 相 45°； E3移 相 90°( 相 位 编 码 为 15 ns。使用下列程序来检查多个AD9278的同步情况： 0100)；以及E4移相135°(相位编码为0110)。AD9278输出端 1. 通过在串行接口设置适当的通道使能位，每个AD9278 的相位对准电流信号在I - V转换器中求和，为合并的输出 至少激活一个通道。 信号提供四个通道的动态范围改善(理论值6 dB)。 2. 以相同的逻辑状态设置所有AD9278通道的相位编码， CW应用信息 例如，0000 。 RESET引脚用来同步AD9278阵列的LO分频器。因为由同 3. 所有设备应用相同的测试信号，以便在基带输出端产生 一内部LO驱动，任何AD9278的四个通道本质上是同步 正弦波，用来测量每个器件的每个通道输出。 的。然而，使用多个AD9278时，其分频器可能在不同相位 状态唤醒。RESET引脚的功能是对多个AD9278的所有LO 4. 向所有AD9278施加RESET脉冲。 信号进行相位对准。 5. 由于所有AD9278的相位编码都应相同，多台器件的合 相对于其他AD9278，每个AD9278的4LO分频器开始可以 并信号应比单个通道大N倍。如果合并后的信号比单个 为四种状态之一：0°、90°、180°和270 °。每个AD9278 LO 通道信号的N倍小，那么单个AD9278的一个或更多LO 分频器内部产生的I/Q信号始终彼此呈90°角，但上电时， 相位出错。 同一阵列使用的多个AD9278的分频器之间可能发生相移。 RESET机制也可以进行RF输入至输出的非混合增益的测 PHASE BIT SETTINGS E1 LNA CHANNEL 1 PHASE SET FOR 135° LAG LNA CHANNEL 2 PHASE SET FOR 90° LAG LNA CHANNEL 3 PHASE SET FOR 45° LAG LNA CHANNEL 4 PHASE SET FOR 0° LAG 0° E2 4 US WAVES ARE DELAYED 45° EACH WITH RESPECT TO EACH OTHER 45° 90° E3 135° E4 图64.简化的AD9278移相器示例 Rev. 0 | Page 36 of 44 S1 THROUGH S4 ARE NOW IN PHASE S1 S2 SUMMED OUTPUT S1 + S2 + S3 + S4 S3 S4 09424-046 TRANSDUCER ELEMENT TE1 THROUGH ELEMENT TE4 CONVERT US WAVES TO ELECTRICAL SIGNALS AD9278 串行端口接口(SPI) AD9278串行端口接口允许用户利用芯片内部的一个结构化 和SCLK引脚部分所述。CSB也可以接低电平，以使能双线 寄存器空间来配置信号链，以满足特定功能和操作的需 模式。当CSB接低电平时，通信只需要SCLK和SDIO引 要。SPI具有灵活性，可根据具体的应用进行定制。通过 脚。虽然器件在上电期间已同步，但在使用此模式时，应 串行端口，可访问地址空间、对地址空间进行读写。存储 注意确保串行端口仍然与CSB线同步。在双线模式下，建 空间以字节为单位进行组织，并且可以进一步细分成多个 议仅使用1、2或3字节传输。无有效CSB线的情况下，可以 区域，如存储器映射部分所述。如需了解详细操作信息， 进入但无法退出流模式。 请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 除了字长，指令阶段还决定串行帧是读操作指令还是写操 定义串行端口接口(SPI)的是三个引脚：SCLK、SDIO和 作指令，从而通过串行端口对芯片编程或读取片上存储器 CSB(见表16)。SCLK(串行时钟)引脚用于同步提供给器件 内的数据。如果指令是回读操作，则执行回读操作会使串 的读出和写入数据。SDIO(串行数据输入/输出)双功能引脚 行数据输入/输出(SPIO)引脚的数据传输方向，在串行帧的 允许将数据发送至内部器件存储器映射寄存器或从寄存器 一定位置由输入改为输出。 中读出数据。CSB(片选信号)引脚是低电平有效控制引 脚，它能够使能或者禁用读写周期。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 后，默认采用MSB优先的方式，可以通过调整配置寄存器 表16. 串行端口引脚 来更改数据发送方式。如需了解更多关于该特性及其它特 引脚 SCLK 性的信息，请参阅应用笔记AN-877：“通过SPI与高速ADC SDIO CSB 功能 串行时钟。串行移位时钟输入。SCLK用来使串行接 口的读写操作同步。 串行数据输入/输出。双功能引脚；通常用作输入 或输出，取决于发送的指令和时序帧中的相对位置。 片选信号(低电平有效)。用来控制读写周期的 选通。 接口”。 硬件接口 表16中所描述的引脚构成用户编程器件与AD9278的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB 引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段， CSB的下降沿与SCLK的上升沿共同决定帧序列的开始。在 用作输入引脚；在回读阶段，用作输出引脚。 指令周期传输一条16位指令，然后是一个或多个数据字 如果多个SDIO引脚共用一个连接，应注意确保其达到正确 节，由位域W0和W1决定。图66为串行时序图范例，相应 的VOH电平。假设每个AD9278的负载相同，图65显示了可 的定义见表17。 以连在一起的SDIO引脚数量以及相应的VOH电平。 当CSB被拉低时，器件通过SCLK和SDIO来执行指令。一 般而言，CSB将保持低电平到通信周期结束。然而，如果 与慢速器件相连，可以在两个字节之间拉高CSB，使老式 微控制器有足够的时间将数据传输至移位寄存器。当传输 W0和W1设置为11时，器件进入流模式并继续处理数据(读 出或写入)，直到CSB被拉高以结束通信周期。这样就可以 VOH (V) 一个、两个或三个字节的数据时，CSB可以保持不变。当 传输整个存储器而无需额外的指令。无论何种模式，如果 CSB在字节传输期间被拉高，则SPI状态机复位，器件等待 新的指令。 除了操作模式之外，可配置SPI端口以不同的方式操作。 对于不需要控制端口的应用，CSB线可以连接并保持高电 平。这将把其余SPI引脚置于第二功能模式，如SDIO引脚 Rev. 0 | Page 37 of 44 1.800 1.795 1.790 1.785 1.780 1.775 1.770 1.765 1.760 1.755 1.750 1.745 1.740 1.735 1.730 1.725 1.720 1.715 0 10 20 30 40 50 60 70 80 90 NUMBER OF SDIO PINS CONNECTED TOGETHER 图65. SDIO引脚负载 100 09424-068 正常工作时，CSB用来告知器件准备接收和处理SPI命令。 AD9278 SPI接口非常灵活，串行PROM或PIC微控制器均可控制该 它方法对器件编程(参阅应用笔记AN-812)。 接口，因而除了完整SPI控制器之外，用户还可以使用其 tDS tS tHIGH tCLK tH tDH tLOW CSB DON’T CARE SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 图66. 串行时序详图 表17. 串行时序定义 参数 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO 时间(最小值，ns) 5 2 40 5 2 16 16 10 tDIS_SDIO 10 描述 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的最短时间 (图66未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的最短时间(图66未显示) Rev. 0 | Page 38 of 44 09424-069 SCLK AD9278 存储器映射 除了寄存器0x00、0x04、0x05和0xFF之外的所有寄存器都 读取存储器映射表 存储器映射寄存器表的每一行有8位。存储器映射大致分 为 三 个 部 分 ： 芯 片 配 置 寄 存 器 映 射 ( 地 址 0x00至 地 址 0x02)、器件索引和传送寄存器映射(地址0x04至0xFF)以及 利用主从锁存器进行缓冲，并要求对传送位写入1。如需 了解更多关于该功能及其它功能的信息，请参阅应用笔记 AN-877：“通过SPI与高速ADC接口”。 保留位置 程序寄存器映射(地址0x08至地址0x2D)。 存储器映射的第一栏显示寄存器地址号码，倒数第二栏显 示默认值。位7 (MSB)栏为给定十六进制默认值的起始位。 不得写入未定义的存储器位置，除非写入本数据手册建议 的默认值。值标示为0的地址应被视为保留地址，上电期 例如，地址0x09(时钟寄存器)的默认值为0x01，表示位7 = 间应将0写入其寄存器。 0、位6 = 0、位5 = 0、位4 = 0、位3 = 0、位2 = 0、位1 = 0、 默认值 位0 = 1，或者0000 0001(二进制)。此设置是占空比稳定器 复位后，关键寄存器自动加载默认值。表18显示了这些 在开启状态下的默认值。通过向该地址的位0写入0，然后 值，其中X表示未定义的特性。 在寄存器0xFF(传送位)写入0x01之后至，关闭占空比稳定 逻辑电平 器。在每个写入序列后对传送位写入1以更新SPI寄存器， 以下是逻辑电平的说明：“置位”是指将某位设置为逻辑1或 这点很重要。 向某位写入逻辑1。类似地，“清除位”是指将某位设置为逻 辑0或向某位写入逻辑0。 Rev. 0 | Page 39 of 44 AD9278 表18. AD9278存储器映射寄存器 地址 (十六进制) 寄存器名称 芯片配置寄存器 0x00 CHIP_PORT_CONFIG 0x01 CHIP_ID 0x02 CHIP_GRADE 位7 (MSB) 0 位6 位5 位 4 位3 位2 位1 LSB优先 1=开 0=关 (默认) 软复位 1=开 0=关 (默认) 1 1 软复位 1=开 0=关 (默认) LSB优先 1=开 0=关 (默认) 位0 (LSB) 默认值 备注 0 0x18 半字节之间应建立 镜像关系，使得无 论在何种移位模式 下，均能正确设置 LSB优 先 或 MSB优 先模式。 默认值为唯一芯片 ID，各器件均不相 同。只读寄存器。 0x7D 芯片ID位[7:0] (AD9278 = 0x7D), (默认值) X X 高速模式[5:4] (在芯片ID下确定 器件等级) 00: 模式I (40 MSPS) (默认) 01: 模式II (25 MSPS) 10: 模式III (50 MSPS) X X X X 0x00 子ID用来区分ADC 速度功耗模。 器件索引和传送寄存器 0x04 DEVICE_INDEX_2 X X X X X X 设置这些位以决定 哪一个片内器件接 收下一个写命令。 DEVICE_UPDATE X X 时钟 通道 FCO± 1=开 0=关 (默认) X 数据 通道 E 1=开 (默认) 0=关 数据 通道 A 1=开 (默认) 0=关 SW 传输 1=开 0=关 (默认) 0x0F 0xFF 时钟 通道 DCO± 1=开 0=关 (默认) X 数据 通道 F 1=开 (默认) 0=关 数据 通道 B 1=开 (默认) 0=关 X 设置这些位以决定 哪一个片内器件接 收下一个写命令。 DEVICE_INDEX_1 数据 通道 G 1=开 (默认) 0=关 数据 通道 C 1=开 (默认) 0=关 X 0x0F 0x05 数据 通道 H 1=开 (默认) 0=关 数据 通道 D 1=开 (默认) 0=关 X 0x00 从主移位寄存器向 从移位寄存器同步 传输数据。 程序功能寄存器 0x08 模式 X X X 0 0 0x00 决定芯片运行的一 般工作模式。(全 局) 0x09 时钟 X X X X X I内部省电模式 000 = 芯片运行(默认) 001 = 完全关断 010 = 待机 011 = 复位 100 = CW模式 (TGC PDWN) X X DCS 1=开 (默认) 0=关 0x01 打开和关闭内部占 空比稳定器(DCS) (全局) 0x0D TEST_IO 用户测试模式 00 = 关(默认) 01 = 开，单一交替 10 = 开，单一一次 11 = 开，交替一次 产生 复位PN 长序列 1=开 0=关 (默认) Reset PN short gen 1=开 0=关 (默认) 0x00 设置此寄存器后， 测试数据将取代正 常数据被置于输出 引脚上。(局部， 为PN序列) 0x0E GPO输出 X X X 输出测试模式-见表12 0000 = 关(默认) 0001 = 中间电平短路 0010 = +FS短路 0011 = −FS短路 0100 = 棋盘形式输出 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由output_mode决定) 通用数字/输出 0x00 各值置于GPO[0:3] 引脚上(全局) X Rev. 0 | Page 40 of 44 AD9278 地址 (十六进制) 寄存器名称 0x0F FLEX_CHANNEL_ INPUT 位7 (MSB) 位6 位5 位 4 位3 位2 位1 位0 (LSB) 默认值 X X X X 0x30 0x10 0x11 FLEX_OFFSET FLEX_GAIN 滤波器截止频率控制 0000 = 1.3 × 1/3 × fSAMPLE 0001 = 1.2 × 1/3 × fSAMPLE 0010 = 1.1 × 1/3 × fSAMPLE 0011 = 1.0 × 1/3 × fSAMPLE (默认) 0100 = 0.9 × 1/3 × fSAMPLE 0101 = 0.8 × 1/3 × fSAMPLE 0110 = 0.7 × 1/3 × fSAMPLE 1000 = 1.3 × 1/4.5 × fSAMPLE 1001 = 1.2 × 1/4.5 × fSAMPLE 1010 = 1.1 × 1/4.5 × fSAMPLE 1011 = 1.0 × 1/4.5 × fSAMPLE 1100 = 0.9 × 1/4.5 × fSAMPLE 1101 = 0.8 × 1/4.5 × fSAMPLE 1110 = 0.7 × 1/4.5 × fSAMPLE X X 1 X X X 0x12 BIAS_CURRENT X X X X 0 0 PGA增益 00 = 21 dB 01 = 24 dB (默认) 10 = 27 dB 11 = 30 dB 1 X 0x14 OUTPUT_MODE X X X X 输出反 相使能 1=开 0=关 (默认) 0x15 OUTPUT_ADJUST X 0 = LVDS ANSI-644 (默认) 1 = LVDS 低功耗, (类似于 IEEE 1596.3) X 输出驱动器端接 00 = v (默认) 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω X X 0x16 OUTPUT_PHASE X X X X 0x18 FLEX_VREF X X 0x19 USER_PATT1_LSB B7 0= 内部基准 电压 1= 外部基准 电压 B6 B5 0 X 0x20 0x06 保留。 LNA和 PGA增 益 调 整(全局) 0x09 LNA偏置电流调整( 全局) 0x00 配置输出和数据的 格式(位[7:3] 和位 [1:0]为 全 局 ； 位 2 为局部) 0x00 DCO± 和 FCO± 2倍 驱动强度 1=开 0=关 (默认) 决 定 LVDS或 其 它 输出属性。主要功 能 是 设 置 LVDS范 围和共模电平，代 替外部电阻(位 [7:1]为 全 局 ； 位 0 为局部) 输出时钟相位调整 0000 = 相对于数据边沿为0° 0001 = 相对于数据边沿为60° 0010 = 相对于数据边沿为120° 0011 = 相对于数据边沿为180°(默认) 0100 =保留 0101 = 相对于数据边沿为300° 0110 = 相对于数据边沿为360° 0111 = 保留 1000 = 相对于数据边沿为480° 1001 = 相对于数据边沿为540° 1010 = 相对于数据边沿为600° 1011至1111 = 相对于数据边沿为660° 0x03 用于利用全局时钟 分频的器件上，决 定使用分频器输出 的哪一个相位来提 供输出时钟。内部 锁存不受影响。( 全局) X X X 1 1 0x03 选择内部基准电压 (推荐的默认值)或 外部基准电压(全 局) B4 B3 B2 B1 B0 0x00 用户定义的测试码 1，LSB(全局) Rev. 0 | Page 41 of 44 0 0 LNA增益 00 = 15.6 dB 01 = 17.9 dB 10 = 21.3 dB (默认) LNA偏置 00 = 高 01 = 中高 (默认) 10 = 中-低 11 = 低 数据格式选择 00 = 偏移二进制 (默认) 01 = 二进制补码 备注 抗混叠滤波器截止 频率(全局) X AD9278 地址 (十六进制) 寄存器名称 0x1A USER_PATT1_MSB 位7 (MSB) B15 位6 B14 位5 B13 位 4 B12 位3 B11 位2 B10 位1 B9 位0 (LSB) B8 默认值 0x00 备注 用户定义的测试码 1，MSB(全局) 0x1B USER_PATT2_LSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 用户定义的测试码 2，LSB(全局) 0x1C USER_PATT2_MSB B15 B14 B13 B12 B11 B10 B9 B8 0x00 用户定义的测试码 2，MSB(全局) 0x21 SERIAL_CONTROL LSB优先 1=开 0=关 (默认) X X X 000 = 12位(默认，正常位流) 001 = 8位 010 = 10位 011 = 12位 100 = 14位 0x00 串行流控制(全局) 0x22 SERIAL_CH_STAT X X X X