AD9508BCPZ-REEL7

1.65 GHz时钟扇出缓冲器， 集成输出分频器和延迟调整 AD9508 产品特性 功能框图 AD9508 10位可编程分频器，1至1024整数分频比 DIV/Φ CLK 高达4个差分输出或8个CMOS输出 DIV/Φ CLK 用于上电时进行硬连线编程的引脚绑定功能 DIV/Φ 宽带随机抖动： 1 V/ns。 电源电流和温度条件 表1. 参数 电源电压 最小值 典型值 2.375 2.5 功耗 LVDS配置 HSTL配置 CMOS配置 完全关断 温度 环境温度范围(TA) 结温(TJ) −40 最大值 3.465 单位 V 测试条件/注释 使用电源电压设置(2.5 V或3.3 V)和适当的电 流消耗配置(参见表1中的电流消耗参数)来计 算总功耗 152 168 mA 122 134 mA 182 200 mA 118 131 mA 92 101 mA 141 185 mA 122 134 mA 85 94 mA 输入时钟：1500 MHz(差分模式)，所有LVDS 输出驱动器均为1500 MHz 输入时钟：800 MHz(差分模式)，所有LVDS 输出驱动器均为200 MHz 输入时钟：1500 MHz(差分模式)，所有HSTL 输出驱动器均为1500 MHz 输入时钟：491.52 MHz(差分模式)，所有输 出驱动器均为491.52 MHz 输入时钟：122.88 MHz(差分模式)，所有输 出驱动器均为122.88 MHz 输入时钟：1500 MHz(差分模式)，所有CMOS 输出驱动器均为250 MHz，10 pF负载 输入时钟：800 MHz(差分模式)，所有CMOS 输出驱动器均为200 MHz，10 pF负载 输入时钟：100 MHz(差分模式)，所有CMOS 输出驱动器均为100 MHz，10 pF负载 6 10 mA +25 +85 115 °C °C Rev. B | Page 3 of 40 结温高于115°C会降低性能，但只要不超过 绝对温度，器件就不会受损。 AD9508 时钟输入和输出直流规格 表2. 参数 时钟输入 差分模式 输入频率 输入灵敏度 输入共模电压 输入电压失调 直流耦合输入共模范围 脉冲宽度 低电平 低电平 输入电阻(差分) 输入电容 输入偏置电流(各引脚) CMOS时钟模式(单端) 输入频率 输入电压 高电平 低电平 输入电流 高电平 低电平 输入电容 LVDS时钟输出 输出频率 差分输出电压 VOD变化 符号 最小值 典型值 0 360 VICM 0.95 VCMR 0.58 1.05 最大值 单位 测试条件/注释 1650 2200 MHz mV p-p 差分输入 用差分探头测量，提高压摆率(更大电压 摆幅)可改善抖动性能 1.15 V 输入引脚内部自偏置，以便支持交流耦合 1.67 mV V 这是直流耦合时允许的共模电压范围 400 ps ps kΩ pF µA 输入满摆幅 250 MHz VDD/2 + 0.15 V V 30 303 303 5.0 7 2 CIN 100 VIH VIL 9 VDD/2 − 0.15 IINH IINL CIN 1 µA µA pF −142 2 端接电阻为100 Ω差分(OUTx, OUTx) VOD 247 375 ∆V OD 1650 454 MHz mV 50 mV VOH − VOL在一个差分对上测量，默认幅度 设置，输出驱动器不切换；随频率的变化 参见图6 这是正常输出为高电平时的VOD与互补输 出为高电平时的VOD之差的绝对值 失调电压 VOS变化 VOS ∆V OS 1.125 1.18 1.375 50 V mV 一个差分对上的(VOH + VOL)/2 这是正常输出为高电平时的VOS与互补输 出为高电平时的VOS之差的绝对值 短路电流 LVDS占空比 ISA, ISB 13.6 45 39 24 55 61 mA % % % 1650 978 971 55 60 MHz mV mV % % % 50.1 HSTL时钟输出 HSTL时钟输出 差分输出电压 共模输出电压 HSTL占空比 VO VOCM 859 905 45 40 925 940 50.9 Rev. B | Page 4 of 40 各引脚(输出短接至GND) 最高750 MHz输入 750 MHz至1500 MHz输入 1650 MHz输入 差分对上有100 Ω电阻；默认幅度设置 VOH − VOL，输出驱动器为静态 (VOH + VOL)/2，输出驱动器为静态 最高750 MHz输入 750 MHz至1500 MHz输入 1650 MHz输入 AD9508 参数 CMOS时钟输出 符号 最小值 典型值 输出频率 输出电压 1 mA负载 高电平 低电平 10 mA负载 高电平 低电平 10 mA负载(2 × CMOS模式) 高电平 低电平 CMOS占空比 VOH VOL 1.7 VOH VOL 1.2 VOH VOL 1.45 45 最大值 单位 测试条件/注释 单端，终端 = 开路；OUTx和OUTx同相 250 MHz 各输出端负载为10 pF；摆幅与频率的 关系见图14 0.1 V V 0.6 V V 0.35 55 V V % 最高250 MHz 输出驱动器时序特性 表3. 参数 LVDS输出 输出上升/下降时间 传播延迟(CLK至LVDS输出) 温度系数 输出偏斜1 所有LVDS输出 同一器件上 多个器件上 HSTL输出 输出上升/下降时间 传播延迟(CLK至HSTL输出) 温度系数 输出偏斜1 所有HSTL输出 同一器件上 多个器件上 CMOS输出 输出上升/下降时间 传播延迟(CLK至CMOS输出) 温度系数 输出偏斜1 所有CMOS输出 同一器件上 多个器件上 符号 最小值 典型值 最大值 tR, tF tPD 1.56 tR, tF tPD tR, tF tPD 1.59 2.04 152 2.01 2.8 118 2.05 2.9 1.18 2.56 3.3 Rev. B | Page 5 of 40 单位 177 2.43 ps ns ps/°C 48 781 ps ps 143 2.5 ps ns ps/°C 59 825 ps ps 1.45 3.07 ns ns ps/°C 112 965 ps ps 测试条件/注释 端接电阻为100 Ω差分，1 × LVDS 20%至80%差分测量 假设温度和电源相同；考虑最差工艺 偏差引起的最差传播延迟变化 端接电阻为100 Ω差分，1 × HSTL 20%至80%差分测量 假设温度和电源相同；考虑最差工艺 偏差引起的最差传播延迟变化 20%至80%；CLOAD = 10 pF 10 pF负载 假设温度和电源相同；考虑最差工艺 偏差引起的最差传播延迟变化 AD9508 参数 输出逻辑偏斜1 LVDS输出和HSTL输出 符号 最小值 典型值 LVDS输出和CMOS输出 HSTL输出和CMOS输出 1 最大值 单位 77 119 ps 测试条件/注释 CMOS负载 = 10 pF，LVDS负载 = 100 Ω 同一器件的输出；假设最差输出组合 497 424 700 622 ps ps 同一器件的输出；假设最差输出组合 同一器件的输出；假设最差输出组合 同一器件的输出；假设最差输出组合 逻辑输入 表4. 参数 符号 最小值 典型值 最大值 单位 测试条件/注释 逻辑输入RESET、SYNC、IN_SEL 输入电压 高电平 VIH 1.7 2.0 2.5 V电源电压 3.3 V电源电压 2.5 V电源电压 3.3 V电源电压 低电平 输入电流 输入电容 VIL IINH, IINL CIN V V V V µA pF 0.7 0.8 +100 −300 2 串行端口规格—SPI模式 表5. 参数 CS 输入电压 逻辑1 逻辑0 输入电流 逻辑1 逻辑0 输入电容 SCLK 输入电压 逻辑1 逻辑0 输入电流 逻辑1 逻辑0 输入电容 SDIO 用作输入 输入电压 逻辑1 逻辑0 输入电流 逻辑1 逻辑0 输入电容 最小值 典型值 最大值 VDD − 0.4 0.4 −4 −85 2 V V µA µA µA VDD − 0.4 0.4 70 13 2 V V µA µA pF VDD − 0.4 0.4 −1 −1 2 单位 V V µA µA pF Rev. B | Page 6 of 40 测试条件/注释 SCLK内置一个200 kΩ下拉电阻 AD9508 参数 用作输出 输出电压 逻辑1 逻辑0 SDO 输出电压 逻辑1 逻辑0 时序 SCLK 时钟速率，1/tCLK 高电平脉冲宽度，tHIGH 低电平脉冲宽度，tLOW SDIO至SCLK建立时间，tDS SCLK至SDIO保持时间，tDH CLK至有效SDIO和SDO时间，tDV CS 至SCLK建立时间，tS CS 至SCLK保持时间，tC CS 高电平最小脉冲宽度 A A A 最小值 典型值 典型值 单位 测试条件/注释 0.4 V V 1 mA负载电流 1 mA负载电流 0.4 V V 1 mA负载电流 1 mA负载电流 VDD − 0.4 VDD − 0.4 30 4.6 3.5 2.9 0 15 3.4 0 3.4 MHz ns ns ns ns ns ns ns ns 串行端口规格—I2C模式 表6. 参数 SDA、SCL(用作输入) 输入电压 逻辑1 逻辑1 输入电流 施密特触发器输入的迟滞 SDA(用作输出) 输出逻辑0电压 输出下降时间(VIH (MIN)至VIL (MAX)) 时序 SCL时钟速率 停止条件和起始条件之间的总线空闲 时间，tBUF 重复起始条件建立时间，tSU；STA 重复起始条件保持时间，tHD；STA 停止条件建立时间，tSU；STO SCL时钟的低电平周期，tLOW SCL时钟的高电平周期，tHIGH 数据建立时间，tSU；DAT 数据保持时间，tHD；DAT 最小值 典型值 最大值 单位 0.4 0 V V µA mV 0.4 250 V ns 400 kHz µs 0.6 µs µs µs µs µs ns µs VDD − 0.4 −40 150 1.3 0.6 0.6 1.3 0.6 100 0 0.9 Rev. B | Page 7 of 40 测试条件/注释 VIN = 10%至90% DVDD3 IO = 3 mA 10 pF ≤ Cb ≤ 400 pF 此周期结束后，产生第一个时钟脉冲 AD9508 时钟输出附加的相位噪声 表7. 参数 外部电阻 电压电平0 电压电平1 电压电平2 电压电平3 电压电平4 电压电平5 电压电平6 电压电平7 电阻极性 下拉至地 下拉至地 下拉至地 下拉至地 上拉至VDD 上拉至VDD 上拉至VDD 上拉至VDD 最小值 典型值 最大值 820 1.8 3.9 8.2 820 1.8 3.9 8.2 单位 测试条件/注释 使用10%容差电阻 Ω kΩ kΩ kΩ Ω kΩ kΩ kΩ 时钟输出附加的相位噪声 表8. 参数 CLK至HSTL或LVDS附加的相位噪声 CLK = 1474.56 MHz，OUTx = 1474.56 MHz 分频比 = 1 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 1 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 10 MHz偏移 CLK至HSTL或LVDS或CMOS附加的相位噪声 CLK = 625 MHz，OUTx = 125 MHz 分频比 = 5 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 20 MHz偏移 CLK至HSTL或LVDS附加的相位噪声 CLK = 491.52 MHz，OUTx = 491.52 MHz 分频比 = 1 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 20 MHz偏移 最小值 典型值 最大值 单位 测试条件/注释 输入压摆率 > 1 V/ns −88 −100 −109 −116 −135 −144 −148 −149 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 输入压摆率 > 1 V/ns −114 −125 −133 −141 −159 −162 −163 −163 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 输入压摆率 > 1 V/ns −100 −111 −120 −127 −146 −153 −153 −153 Rev. B | Page 8 of 40 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz AD9508 时钟输出附加的时间抖动 表9. 参数 LVDS输出附加的时间抖动 CLK = 622.08 MHz，输出 = 622.08 MHz CLK = 622.08 MHz，输出 = 155.52 MHz CLK = 125 MHz，输出 = 125 MHz CLK = 400 MHz，输出 = 50 MHz HSTL输出附加的时间抖动 CLK = 622.08 MHz 输出 = 622.08 MHz CLK = 622.08 MHz, 输出 = 155.52 MHz CMOS输出附加的时间抖动 CLK = 100 MHz, 输出 = 100 MHz 最小值 典型值 最大值 单位 测试条件/注释 41 70 69 93 144 142 105 209 206 184 fs rms fs rms fs rms fs rms fs rms fs rms fs rms fs rms fs rms fs rms BW = 12 kHz至 20 MHz BW = 20 kHz至 80 MHz BW = 50 kHz至 80 MHz BW = 12 kHz至20 MHz BW = 20 kHz至 80 MHz BW = 50 kHz至 80 MHz BW = 12 kHz至 20 MHz BW = 20 kHz至 80 MHz BW = 50 kHz至 80 MHz BW = 12 kHz至20 MHz 41 56 72 70 76 87 158 156 fs rms fs rms fs rms fs rms fs rms fs rms fs rms fs rms BW = 12 kHz至20 MHz BW = 100 Hz至20 MHz BW = 20 kHz至80 MHz BW = 50 kHz至80 MHz BW = 12 kHz至20 MHz BW = 100 Hz至20 MHz BW = 20 kHz至80 MHz BW = 50 kHz至80 MHz 91 fs rms BW = 12 kHz至20 MHz Rev. B | Page 9 of 40 AD9508 绝对最大额定值 θJC值是在需要外部散热器时，供封装比较和PCB设计考虑 表10. 参数 电源电压(VDD) 最大数字输入电压 CLK和CLK 最大数字输出电压 存储温度范围 工作温度范围 引脚温度(焊接10秒) 结温 额定值 3.6 V −0.5 V至VDD + 0.5 V −0.5 V至 VDD + 0.5 V −0.5 V至VDD + 0.5 V −65°C至+150°C −40°C至+85°C 300°C 150°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，并不能以这些条件或者在任何其它 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 通过下式可确定应用PCB上的结温： TJ = TCASE + (ΨJT × PD) 时使用。 θJB值供封装比较和PCB设计考虑时使用。 热特性 热特性使用JEDEC51-7和JEDEC51-5 2S2P测试板测得。 表11. 24引脚LFCSP的热特性 符号 θJA TJ为结温(°C)。 ΨJT的值见表11。 PD为功耗。 θJA值供封装比较和PCB设计考虑时使用。θJA可用于计算TJ 的一阶近似值，计算公式如下： TJ = TA + (θJA × PD) 其中，TA为环境温度(°C)。 单位 °C/W θJMA 结至环境热阻，1.0 m/s气流，依据 JEDEC JESD51-6(运动空气) 40 °C/W θJMA 结至环境热阻，2.5 m/s气流，依据 JEDEC JESD51-6(运动空气) 38.5 °C/W θJB 结至板热阻，依据JEDEC JESD51-8 (静止空气) 16.2 °C/W θJC 结至壳热阻(芯片至散热器)，依 据MIL-STD-883的方法1012.1 7.1 °C/W ΨJT 结至封装顶部特征参数，依据JEDEC 0.33 JESD51-2(静止空气) 其中： TCASE为壳温(°C)，由客户在封装的顶部中央测得。 热特性 (JEDEC51-7和JEDEC51-5 值2 2S2P测试板1) 结至环境热阻，依据JEDEC JESD51-2 43.5 (静止空气) 1 2 °C/W 要实现额定热性能，必须将封装底部的裸露焊盘焊接到地(VSS)。 结果源于仿真。采用JEDEC多层PCB。在确定实际应用的热性能时，要求仔 细检查应用的条件，以确定这些条件是否与计算的假设条件相符。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 Rev. B | Page 10 of 40 AD9508 20 SYNC 19 SCLK/SCL/S0 22 CLK 21 CLK 24 SDIO/SDA/S1 23 IN_SEL 引脚配置和功能描述 CS/S2 1 18 RESET OUT0 2 17 OUT3 AD9508 OUT0 3 16 OUT3 TOP VIEW SDO/S3 4 15 PROG_SEL EXT_CAP0 5 14 EXT_CAP1 VDD 6 NOTES 1. THE EXPOSED DIE PAD MUST BE CONNECTED TO GROUND (VSS). 11161-002 OUT2 12 OUT2 11 S4 9 S5 10 OUT1 7 OUT1 8 13 VDD 图2. 引脚配置 表12. 引脚功能描述 引脚编号 1 引脚编号 CS/S2 2 3 4 OUT0 OUT0 SDO/S3 5 6 7 8 9 EXT_CAP0 VDD OUT1 OUT1 S4 10 S5 11 12 13 14 15 OUT2 OUT2 VDD EXT_CAP1 PROG_SEL LVDS/HSTL差分输出或单端CMOS输出。 互补LVDS/HSTL差分输出或单端CMOS输出。 电源(2.5 V或3.3 V)。 LDO的外部去耦电容节点。通过一个0.47 μF电容将该引脚连接至地。 态CMOS输入。引脚15选择要使用的器件编程接口的类型(SPI、I2C或引脚编程)。 16 17 OUT3 OUT3 LVDS/HSTL差分输出或单端CMOS输出。 互补LVDS/HSTL差分输出或单端CMOS输出。 E A A E A E A E A E A 说明 片选/引脚编程。多用途引脚。此引脚由PROG_SEL引脚控制。片选(CS)是逻辑低电平有效CMOS输 入，用于SPI工作模式。通过SPI模式对器件进行编程时，CS必须保持低电平。在含有多个AD9508 的系统中，利用此引脚可以对各AD9508进行编程。在引脚编程模式下，此引脚变为S2。这种模式 下，S2通过一个电阻硬连线至VDD或地。电阻值和电阻偏置决定引脚11和引脚12上的输出的通道 分频器值。详情参见“引脚绑定至上电编程”部分。 LVDS/HSTL差分输出或单端CMOS输出。 互补LVDS/HSTL差分输出或单端CMOS输出。 串行数据输出/引脚编程。多用途引脚。此引脚由PROG_SEL引脚控制。SDO 配置为输出，可在SPI 工作模式下回读内部寄存器设置。在引脚编程模式下，此引脚变为S3，通过一个电阻硬连线至 VDD或地。电阻值和电阻偏置决定引脚16和引脚17上的输出的通道分频器值。详情参见“引脚绑 定至上电编程”部分。 LDO的外部去耦电容节点。通过一个0.47 μF电容将该引脚连接至地。 电源(2.5 V或3.3 V)。 LVDS/HSTL差分输出或单端CMOS输出。 互补LVDS/HSTL差分输出或单端CMOS输出。 引脚编程。只能在引脚编程模式下使用此引脚。PROG_SEL引脚决定使用何种编程模式。在引脚编 程模式下，S4通过一个电阻硬连线至VDD或地。电阻值和电阻偏置决定引脚2、引脚3、引脚7和引 脚8上的输出所用的输出逻辑电平。详情参见“引脚绑定至上电编程”部分。 引脚编程。只能在引脚编程模式下使用此引脚。PROG_SEL引脚决定使用何种编程模式。在引脚编 程模式下，S5通过一个电阻硬连线至VDD或地。电阻值和电阻偏置决定引脚11、引脚12、引脚16 和引脚17上的输出所用的输出逻辑电平。详情参见“引脚绑定至上电编程”部分。 Rev. B | Page 11 of 40 AD9508 引脚编号 18 引脚名称 RESET 19 SCLK/SCL/S0 E 20 A SYNC E 21 A 22 23 24 CLK CLK IN_SEL E A SDIO/SDA/S1 EP 说明 CMOS输入。器件复位。此低电平有效引脚置位时，内部寄存器设置在RESET释放后进入默认 状态。注意，对RESET施加一个低电平有效信号时，该引脚也用作器件的关断引脚。RESET引 脚内置一个24 kΩ上拉电阻。 串行编程时钟/数据时钟/编程引脚。多功能引脚，由PROG_SEL引脚控制，在SPI模式下用于 串行编程时钟(SCLK)，在I2C模式下用于串行编程的数据时钟(SCL)。PROG_SEL引脚决定使用 何种编程模式。在引脚编程模式下，此引脚变为S0。这种模式下，S0通过一个电阻硬连线至 VDD或地。电阻值和电阻偏置决定引脚2和引脚3上的输出的通道分频器值。详情参见“引脚绑 定至上电编程”部分。 时钟同步。此引脚为低电平有效时，输出驱动器保持静态，然后在此引脚发生低电平到高电 平转换时同步。SYNC引脚内置一个24 kΩ上拉电阻。 差分时钟输入或单端CMOS输入。此引脚用作差分时钟输入还是单端CMOS输入，取决于IN_SEL 引脚的逻辑状态。 互补差分时钟输入。 CMOS输入。逻辑高电平配置差分输入信号的CLK和CLK输入。逻辑低电平配置施加于CLK引脚 的单端CMOS输入。应通过一个0.1 μF电容将不使用的CLK交流耦合至地。 串行数据输入和输出(SPI)/串行数据(I2C)/引脚编程。Pin 24是一个多功能输入，由PROG_SEL引 脚控制，用于SPI (SDIO)、I2C (SDA)和引脚绑定模式(S1)。4线SPI模式下，数据通过SDIO写入。 3线模式下，数据读取和写入均通过此引脚进行。此引脚没有内置上拉/下拉电阻。I2C模式下， SDA用作串行数据引脚。PROG_SEL引脚决定使用何种编程模式。在引脚编程模式下，此引脚 变为S1。这种模式下，S1通过一个电阻硬连线至VDD或地。电阻值和电阻偏置决定引脚7和引 脚8上的输出的通道分频器值。详情参见“引脚绑定至上电编程”部分。 裸露焊盘。裸露焊盘必须连接到地(VSS)。 Rev. B | Page 12 of 40 AD9508 典型工作特性 TIME (250ps/DIV) 700 600 500 400 100 300 500 700 900 1100 1300 1500 FREQUENCY (MHz) 11161-006 11161-003 VOLTAGE (100mV/DIV) DIFFERENTIAL OUTPUT SWING (mV p-p) 800 图6. LVDS差分输出摆幅与频率的关系 图3. 800 MHz时的LVDS差分输出波形 TIME (1.5ns/DIV) 780 760 740 720 700 2.3 2.5 2.7 2.9 3.1 3.3 3.5 POWER SUPPLY (V) 图7. LVDS差分输出摆幅与电源电压的关系 图4. 156.25 MHz时的LVDS差分输出波形 200 2.4 ONE OUTPUT (mA) TWO OUTPUTS (mA) THREE OUTPUTS (mA) FOUR OUTPUTS (mA) 2.3 PROPAGATION DELAY (ns) 150 100 50 2.2 2.1 2.0 1.9 0 0 400 800 1200 1600 FREQUENCY (MHz) 1.7 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 INPUT DIFFERENTIAL (V p-p) 图8. LVDS传播延迟与输入差分电压的关系 图5. 电源电流与输入频率和所用输出数量的关系，LVDS Rev. B | Page 13 of 40 2.0 11161-009 1.8 11161-005 CURRENT (mA) 11161-008 11161-004 VOLTAGE (100mV/DIV) DIFFERENTIAL OUTPUT SWING (mV p-p) 800 AD9508 2.6 VOLTAGE (300mV/DIV) PROPAGATION DELAY (ns) 2.4 2.2 2.0 1.8 500 700 900 1100 1300 1500 COMMON-MODE VOLTAGE (mV) 图12.工作频率为50 MHz、负载为10 pF时的CMOS输出波形 图9. LVDS传播延迟与输入共模电压的关系 60 TIME (5ns/DIV) 11161-010 1.4 300 125 DIVIDER 1 DIVIDER 2 (FREQUENCY RANGE NORMALIZED FROM 0Hz TO 800MHz) DIVIDER 3 (FREQUENCY RANGE NORMALIZED FROM 0Hz TO 500MHz) CURRENT (mA) 50 75 50 45 200 400 600 800 1000 1200 1400 1600 FREQUENCY (MHz) 图10. LVDS输出占空比与输出频率的关系 25 25 11161-011 0 50 75 100 125 150 175 200 225 250 FREQUENCY (MHz) 11161-014 DUTY CYCLE (%) ONE OUTPUT (mA) TWO OUTPUTS (mA) THREE OUTPUTS (mA) FOUR OUTPUTS (mA) FIVE OUTPUTS (mA) SIX OUTPUTS (mA) SEVEN OUTPUTS (mA) EIGHT OUTPUTS (mA) 100 55 40 11161-013 1.6 图13. 电源电流与输入频率和所用输出数量的关系，CMOS 1.9 300Ω LOAD 500Ω LOAD 750Ω LOAD 1kΩ LOAD OUTPUT SWING (V p-p) VOLTAGE (300mV/DIV) 1.8 1.7 1.6 1.4 0 50 100 150 200 FREQUENCY (MHz) 图14. CMOS输出摆幅与频率和阻性负载的关系 图11.工作频率为200 MHz、负载为10 pF时的CMOS输出波形 Rev. B | Page 14 of 40 250 11161-015 TIME (1.25ns/DIV) 11161-012 1.5 AD9508 2.0 VOLTAGE (300mV/DIV) OUTPUT SWING (V p-p) 1.8 1.6 1.4 1.2 50 100 150 200 250 FREQUENCY (MHz) TIME (1.5ns/DIV) 图18. 156.25 MHz时的HSTL差分输出波形 200 1.7 150 CURRENT (mA) 1.9 1.5 1.3 ONE OUTPUT (mA) TWO OUTPUTS (mA) THREE OUTPUTS (mA) FOUR OUTPUTS (mA) 100 50 100 150 200 250 FREQUENCY (MHz) 0 11161-017 0 0 400 800 1200 1600 FREQUENCY (MHz) 图16. CMOS输出摆幅与频率和容性负载的关系 (2 pF、5pF、10 pF、20 pF) 11161-020 50 2pF LOAD 5pF LOAD 10pF LOAD 20pF LOAD 图19. 电源电流与输入频率和所用输出数量的关系，HSTL 1.9 1.8 1.7 1.6 1.5 1.4 1.3 1.2 100 300 500 700 900 1100 1300 FREQUENCY (MHz) 图20. HSTL差分输出摆幅与频率的关系 图17. 800 MHz时的HSTL差分输出波形 Rev. B | Page 15 of 40 1500 11161-007 11161-018 TIME (250ps/DIV) DIFFERENTIAL OUTPUT SWING (mV p-p) 2.0 VOLTAGE (300mV/DIV) OUTPUT SWING (V p-p) 图15. CMOS输出摆幅与频率和温度的关系(负载为10 pF) 1.1 11161-019 0 11161-016 1.0 –40°C +25°C +85°C AD9508 60 1.9 DIVIDER 1 DIVIDER 2 (FREQUENCY RANGE NORMALIZED FROM 0Hz TO 800MHz) DIVIDER 3 (FREQUENCY RANGE NORMALIZED FROM 0Hz TO 500MHz) DUTY CYCLE (%) 55 1.8 1.7 50 45 2.7 2.9 3.1 3.3 3.5 POWER SUPPLY (V) 40 0 140 2.2 130 JITTER (fs rms) 2.3 2.1 2.0 100 1.8 90 1.0 1.2 1.4 1.6 1.8 1000 2.0 INPUT DIFFERENTIAL (V p-p) 80 0 1400 1600 2 4 6 10 100M 8 SLEW RATE (V/ns) 图22. HSTL传播延迟与输入差分电压的关系 图25. 附加的宽带抖动与输入压摆率的关系 (LVDS、HSTL，利用ADC的SNR方法计算) –80 2.6 HSTL 155.52MHz HSTL 311.04MHz HSTL 622.08MHz –90 2.4 PHASE NOISE (dBc/Hz) –100 2.2 2.0 1.8 –110 –120 –130 –140 –150 1.6 –160 1.4 300 500 700 900 1100 1300 COMMON-MODE VOLTAGE (mV) 1500 11161-023 PROPAGATION DELAY (ns) 1200 110 1.9 0.8 800 120 11161-022 PROPAGATION DELAY (ns) 150 0.6 600 图24. HSTL输出占空比与输出频率的关系 2.4 0.4 400 FREQUENCY (MHz) 图21. HSTL差分输出摆幅与电源电压的关系 1.7 0.2 200 11161-227 2.5 11161-228 1.5 2.3 11161-024 1.6 11161-021 DIFFERENTIAL OUTPUT SWING (mV p-p) 2.0 –170 10 100 1k 10k 100k 1M 10M FREQUENCY OFFSET (Hz) 图26. 绝对相位噪声(HSTL模式，时钟输入为622.08 MHz， 输出 = 622.08 MHz、311.04 MHz、155.52 MHz) 图23. HSTL传播延迟与输入共模电压的关系 Rev. B | Page 16 of 40 AD9508 –80 –90 –90 –100 –100 PHASE NOISE (dBc/Hz) –110 –120 –130 –140 –110 1 –120 2 –130 3 4 –140 6 10k 100k 1M 10M 100M –170 10 –90 –90 –100 –100 PHASE NOISE (dBc/Hz) –80 –130 –140 1 2 –120 –160 FREQUENCY OFFSET (MHz) –90 2 –100 3 –110 4 –120 –130 6 1. 2. 3. 4. 5. 6. 7. 8. –89.57dBc/Hz –100.45dBc/Hz –109.97dBc/Hz –116.93dBc/Hz –135.33dBc/Hz –144.39dBc/Hz –148.66dBc/Hz –149.78dBc/Hz 7 2 –110 10M 100M FREQUENCY (Hz) 11161-329 1M 4 –140 –160 100k 1M 8 7 10M 100M MARKER FREQUENCY AMPLITUDE 1. 2. 3. 4. 5. 6. 7. 8. –100.17dBc/Hz –109.18dBc/Hz –117.67dBc/Hz –124.94dBc/Hz –143.83dBc/Hz –151.64dBc/Hz –153.81dBc/Hz –152.87dBc/Hz 10Hz 100Hz 1kHz 10kHz 100.5kHz 1MHz 10MHz 20MHz –130 –160 10k 3 –120 –150 1k 100k –100 –150 100 10k 1 8 –170 10 1k –90 5 6 100 –80 AMPLITUDE –140 –112.35dBc/Hz –118.81dBc/Hz –127.84dBc/Hz –135.97dBc/Hz –151.91dBc/Hz –157.87dBc/Hz –159.78dBc/Hz –157.88dBc/Hz 10Hz 100Hz 1kHz 10kHz 100.5kHz 1MHz 10MHz 20MHz 图31. 附加的相位噪声(时钟输入 = 622.08 MHz， HSTL输出 = 155.52 MHz) MARKER FREQUENCY 10Hz 100Hz 1kHz 10kHz 100kHz 1MHz 10MHz 100MHz AMPLITUDE 1. 2. 3. 4. 5. 6. 7. 8. FREQUENCY (Hz) PHASE NOISE (dBc/Hz) 1 MARKER FREQUENCY 5 图28. 622.08 MHz时时钟源的绝对相位噪声 –80 100M 4 –170 10 11161-230 10000000 10M –140 –160 100000 1M 3 –130 –150 1000 100k –110 –150 1 10k 图30. 附加的相位噪声(时钟输入 = 1500 MHz， HSTL输出 = 100 MHz) –80 –120 1k FREQUENCY (Hz) 图27. 绝对相位噪声(LVDS模式，时钟输入为622.08 MHz， 输出 = 622.08 MHz、311.04 MHz、155.52 MHz) –110 100 11161-129 1k 11161-229 100 7 11161-330 5 FREQUENCY OFFSET (Hz) PHASE NOISE (dBc/Hz) –116.04dBc/Hz –126.68dBc/Hz –135.27dBc/Hz –142.56dBc/Hz –159.42dBc/Hz –161.97dBc/Hz –164.55dBc/Hz 10Hz 100Hz 1kHz 10kHz 100.5kHz 1MHz 10MHz –160 –160 10 PHASE NOISE (dBc/Hz) AMPLITUDE 1. 2. 3. 4. 5. 6. 7. –150 –150 –170 MARKER FREQUENCY –170 10 5 100 1k 10k 100k 6 7 1M 10M 8 100M FREQUENCY (Hz) 图32. 附加的相位噪声(时钟输入 = 622.08 MHz， LVDS输出 = 622.08 MHz) 29. 附加的相位噪声(时钟输入 = 1474.56 MHz， HSTL输出 = 1474.76 MHz) Rev. B | Page 17 of 40 11161-130 PHASE NOISE (dBc/Hz) –80 LVDS 155.52MHz LVDS 311.04MHz LVDS 622.08MHz AD9508 –80 –90 –110 1 –120 AMPLITUDE 1. 2. 3. 4. 5. 6. 7. 8. –114.15dBc/Hz –127.18dBc/Hz –134.13dBc/Hz –141.63dBc/Hz –154.66dBc/Hz –155.37dBc/Hz –152.86dBc/Hz –153.09dBc/Hz 10Hz 100Hz 1kHz 10kHz 100.5kHz 1MHz 10MHz 20MHz 2 –130 3 4 –140 –150 5 6 100k 1M 7 8 –160 –170 10 100 1k 10k 10M FREQUENCY (Hz) 100M 11161-131 PHASE NOISE (dBc/Hz) –100 MARKER FREQUENCY 图33. 附加的相位噪声(时钟输入 = 100 MHz， CMOS输出 = 100 MHz) Rev. B | Page 18 of 40 AD9508 测试电路 输入/输出端接建议 图34. 典型的交流耦合或直流耦合LVDS或HSTL配置 图38. 交流耦合LVDS或HSTL输出驱动器(100 Ω电阻可以 位于去耦电容的任一端，应尽可能靠近目标接收器) 图35. 典型的交流耦合或直流耦合CML配置 图39. 直流耦合LVDS或HSTL输出驱动器 图36. 典型的交流耦合或直流耦合LVPECL配置 图40. HSTL驱动器与3.3 V LVPECL输入的接口(这种方法整合 了针对双极性LVPECL接收器的阻抗匹配和直流偏置。如果 接收器为自偏置，建议使用图38所示的端接方案。) 图37. 用于短走线的典型1.8 V CMOS配置 Rev. B | Page 19 of 40 AD9508 术语 相位抖动和相位噪声 这两种情况下，实际时序与理想时序的偏差即为时间抖 理想情况下，在正弦波的每个周期，相位都会随着时间从 动。这些偏差是随机的，因此用均方根(rms)秒或高斯分布 0度连续均匀地变化到360度。不过，实际信号的相位随时 的1 Σ来规定时间抖动。 间的变化与理想情况会有一定的偏差，这种现象就是相位 出现在DAC或ADC采样时钟上的时间抖动会降低转换器的 抖动。导致相位抖动的原因有许多，其中一个主要原因是 信噪比(SNR)和动态范围。抖动最低的采样时钟可使给定 随机噪声，其统计特征为高斯(正态)分布。 转换器发挥最高性能。 相位抖动导致正弦波能量在频域中扩散，产生连续的功率 频谱。通常将该功率频谱报告为相对于正弦波(载波)的给 定频率偏移下的一系列值，其单位为dBc/Hz。该值是1 Hz带 宽内包含的功率与载波频率时的功率之比(用dB表示)。对 于每次测量，还会给出相对于载波频率的偏移。 附加的相位噪声 附加的相位噪声指仅能归因于受测设备或子系统的相位噪 声量。残余相位噪声系统用到两个完全正交的器件。两个 器件共有的任何外部器件(如时钟源)的相关噪声不存在。 这样，当器件结合不同的振荡器和时钟源使用时，就可以 对一定偏移频率区间(例如10 kHz到10 MHz)内所含的总功率 预测器件对系统总相位噪声的影响程度。各元件都会贡献 进行积分很有意义。这称为该频率偏移区间内的积分相位 一定的相位噪声，但在许多情况下，某个元件的相位噪声 噪声，它与该偏移频率区间内的相位噪声所引起的时间抖 占居系统总相位噪声的主要部分。 动直接相关。 附加的时间抖动 相位噪声对ADC、DAC和RF混频器的性能有不利影响。虽 然影响方式不同，但它会降低转换器和混频器可实现的动 态范围。 附加的时间抖动指可归因于受测设备或子系统的时间抖动 量。计算方法是对特定范围内的附加的相位噪声进行积 分。这样，当器件结合不同的振荡器和时钟源使用时，就 时间抖动 可以预测器件对系统总时间抖动的影响程度。各元件都会 相位噪声是一种频域现象。在时域内，该效应表现为时间 贡献一定的时间抖动，但在许多情况下，外部振荡器和时 抖动。观察正弦波时，连续过零的时间并不固定。方波 钟源的时间抖动占居系统时间抖动的主要部分。 中，时间抖动表现为边沿偏离其理想(规则)的出现时间。 Rev. B | Page 20 of 40 AD9508 工作原理 详细框图 VDD LDO EXT_CAP0 LVDS/HSTL/CMOS OUTPUTS SUB LDO CLK CLK IN_SEL SPI/I2C/PIN_ PROG PROG_SEL SPI INTERFACE SDIO/SDA/S1 SDO/S3 11-BIT ΔΦ OUT0 10-BIT DIVIDER 11-BIT ΔΦ OUT1 10-BIT DIVIDER 11-BIT ΔΦ OUT2 10-BIT DIVIDER 11-BIT ΔΦ OUT3 OUT0 OUT1 REVISION ID CS/S2 SCLK/SCL/S0 10-BIT DIVIDER DIGITAL LOGIC AND REGISTERS SUB LDO OUT2 OUT3 S4 S5 SCL SDA EXT_CAP1 I2C INTERFACE LDO VDD 6 COARSE A/D PIN PROGRAM READ CONTROL SYNC 11161-139 RESET 图41. 详细框图 AD9508既可接受施加于CLK和CLK引脚的差分输入时钟， 编程模式选择 也可接受施加于CLK引脚的1.8 V CMOS时钟。输入时钟信 AD9508支持SPI和I2C两种协议，并可通过引脚绑定选择对 号送至时钟分配部分，后者具有可编程分频器和相位偏移 器件进行编程。何种接口有效取决于PROG_SEL引脚的逻 调整功能。时钟分配部分的工作速率最高可达1650 MHz。 辑状态。编程模式选择参见表13。详情参见“串行控制端 SPI或I2C控制下的分频范围是1到1024分频，相位偏移调整 口”和“引脚绑定至上电编程”部分。 功能具有11位分辨率。然而，在引脚编程模式下，分频范 表13. SPI/I2C/引脚串行端口设置 围以16分频为限，无法使用相位偏移调整。 CMOS单端输出。此外，不同输出的输出电流可以调整以 PROG_SEL 悬空 逻辑0 逻辑1 提供不同的输出驱动强度。 时钟输入 输出最多可以配置为4路LVDS/HSTL差分输出或8路1.8 V 该器件可以采用3.3 V或2.5 V外部电源供电，但片上内部电 源采用内部1.8 V LDO供电，以最低的功耗实现高性能。 SPI/I2C/引脚 SPI I²C 引脚编程控制 IN_SEL引脚控制所需的输入时钟配置。IN_SEL引脚设置为 单端操作时，器件CLK输入引脚提供1.8 V、2.5 V或3.3 V CMOS兼容逻辑电平。不使用的CLK引脚应通过一个0.1 μF 电容旁路至地。 IN_SEL引脚设置为差分输入时钟模式时，AD9508的输入 内部自偏置。 Rev. B | Page 21 of 40 AD9508 VDD 内部输入带有电阻分压器，用于设置共模电平。互补输入 经过偏置，比真实输入低大约30 mV；当止输入信号停止 时，可避免振荡。等效差分输入电路见图42。 VDD OUTxB 11161-142 OUTxA VDD 12.5kΩ 13kΩ CLK 图44. CMOS等效输出电路 CLK 16kΩ GND LVDS或HSTL模式下存在控制输出逻辑类型和电流驱动强度 11161-140 16.5kΩ 的寄存器设置。LVDS输出电流可以设置为标称值3.5 mA， 附加设置包括0.5、0.75、1.0(默认)和1.25乘以3.5 mA。HSTL 图42. AD9508差分输入级 在差分模式下，输入可以交流耦合或直流耦合。输入逻辑 输出电流可以设置为8 mA(标称值)或16 mA(双倍幅度)。关 兼容性参见表14。在差分输入模式下，用户可以提供单端 于引脚编程模式的详情和器件的局限，参见“引脚绑定至 输入，方法是交流或直流耦合到差分输入的一端，而将另 上电编程”部分。在引脚编程模式下，标称电流为默认设 一输入通过一个电容旁路至地。 置且不可调整。 注意，输入压摆率较低时，抖动性能会降低，如图25所 路由单端CMOS信号时，避免用一路输出驱动多个输入接 示。不同输入时钟端接方案参见图34至图37。 收器。通常需要源端的串联端接电阻提供传输线匹配和/或 降低驱动器的瞬态电流。串联电阻值由电路板设计及时序 各通道输出驱动器可以配置为一路差分LVDS/HSTL输出或 两路单端CMOS输出。使能LVDS/HSTL驱动器后，相应的 CMOS驱动器变为三态。使能CMOS驱动器后，相应的 LVDS/HSTL驱动器关断并变为三态。等效输出级见图43 要求决定，典型值为10 Ω至100 Ω。另外，CMOS输出还会 受能驱动的容性负载或走线长度的限制。通常，建议将走 线长度控制在3英寸以内，以保持信号上升/下降时间和信 号完整性。 和图44。 AD9508 VDD 10Ω 60.4Ω (1.0 INCH) CMOS MICROSTRIP 11161-143 时钟输出 图45. CMOS输出的串行端接 OUTx 11161-141 OUTx 图43. 简化的LVDS/HSTL输出等效电路 表14. CLK和CLK差分输入逻辑兼容性 电源电压(V) 3.3 2.5 1.8 3.31 2.51 1.81 1.5 N/A2 3.3 2.5 1.8 1 2 逻辑 CML CML CML CMOS CMOS CMOS HSTL LVDS LVPECL LVPECL LVPECL 共模 (V) 2.9 2.1 1.4 1.65 1.25 0.9 0.75 1.25 2.0 1.2 0.5 输出摆幅(V) 0.8 0.8 0.8 3.3 2.5 1.8 0.75 0.4 0.8 0.8 0.8 IN_SEL设置为单端CMOS模式。 N/A表示不适用。 Rev. B | Page 22 of 40 交流耦合 是 是 是 不允许 不允许 不允许 是 是 是 是 是 直流耦合 不允许 不允许 是 是 是 是 是 是 不允许 是 是 AD9508 时钟分频器 复位模式 4个独立通道分频器为10位整数分频器，SPI和I2C模式下的 AD9508可以通过上电复位(POR)和其它方式使芯片复位。 分频范围为1至1024。通道分频器模块包含占空比校正功 能，可保证偶数和奇数分频比下器件均能实现50%的占空 比。在引脚编程模式下，支持的分频值是1到8和16。 上电复位 芯片上电期间，当VDD达到约1.15 V时，会发出一个内部上 电复位脉冲，芯片恢复到默认片内设置。内部产生上电复 位脉冲信号后，大约需要20 ms输出才会开始切换。 相位延迟控制 AD9508提供输出间的输出相位延迟粗调，但该粗调的延迟 范围很宽，对某些应用有利。最小延迟步进等于输入时钟 速率周期的一半。此最小延迟步进可以乘以1到2047倍， 从而提供非常宽的延迟范围。每个通道输出均可通过相应 在SPI或I2C模式下，AD9508的默认上电状态配置为缓冲 器，分频器设置为1分频。在引脚编程模式下，器件根据 S0至S5引脚的硬连线配置。 的内部编程寄存器实现最小延迟步进的倍乘。引脚编程模 通过RESET引脚进行硬件复位 式不支持相位延迟。 短暂拉低RESET可执行硬同步复位，芯片恢复到片内默认 注意，相位延迟调整需要使用SYNC功能引脚。相位调整 和输出同步发生在SYNC引脚的上升沿。因此，必须拉低 寄存器设置。释放RESET后，大约需要20 ms输出才会开始 切换。 并释放SYNC引脚，以便产生所需的输出间相位关系。如 通过串行端口进行软复位 果SYNC未在相位延迟改变之前变为低电平有效，则不保 将寄存器0x000的位2和位5置1，可启动软复位。当位5和位 证会发生所需的输出间相位延迟，相反，输出间的相位延 2置1时，芯片进入软复位模式，恢复到片内设置，寄存器 迟可能是随机的。然而，未来的SYNC脉冲(如有)会校正到 0x000除外。这些位自动清0。然而，自清零操作直到再出 所需的相位关系。在低电平有效SYNC期间，输出强制变 现一个串行端口SCLK周期后才完成，在此之前，AD9508 为静态。 保持复位状态。 图46显示了三路独立输出，各输出的分频系数DIV均设置 省电模式 为4。通过将编程寄存器中的相位偏移值从0提高到2，各 各时钟通道独立关断 输出从初始边沿偏移½ tCLK的倍数。注意，此时序图中未显 示SYNC信号。 在SPI或I2C编程模式下，通过写入相应的寄存器，可以关 断时钟分配通道。关断一个时钟通道与关断一个驱动器相 似，但前者更省电，因为有其它电路也被关断。寄存器映 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 射详细说明了各输出通道的关断设置，各独立通道的关断 CLOCK INPUT CLK 位为寄存器0x19的位7、寄存器0x1F的位7、寄存器0x25的 DIVIDER OUTPUTS DIV = 4, DUTY = 50% 位7和寄存器0x2B的位7。 START = 0, PHASE = 0 注意，在所有三种编程模式下，RESET引脚上的逻辑低电 START = 0, PHASE = 1 tCLK 11161-144 平可用来关断器件。 START = 0, PHASE = 2 图46. 相位偏移(所有分频器的DIV = 4，相位设置从0提高到2) Rev. B | Page 23 of 40 AD9508 输出时钟同步 散热增强型封装安装指南 上电时，如果使用SPI和I2C编程模式，则默认输出通道分- 裸露金属焊盘 频器值为1分频。因此，对上电后同步没有实际要求，除 AD9508封装上的裸露金属焊盘不仅是一个散热器，而且是 非希望改变分频器值或相位偏移值。短暂拉低SYNC可执 一个电气连接。为使器件正常工作，该焊盘必须妥善接地 行硬同步输出同步。SYNC引脚释放后，输出被迫边沿对 (VSS)。AD9508通过其裸露焊盘散热。PCB充当AD9508的 齐，无论其分频比是多少。 散热器。PCB连接必须提供良好的散热路径以通往更大的 如果任何输出通道的同步屏蔽位设为逻辑1，则该通道将 继续工作而不中断，其它通道执行同步操作。当SYNC为 散热区域，如PCB上的接地层。这要求从顶层到接地层有 一个过孔网络。示例参见图47。 低电平时，未被同步屏蔽位屏蔽的输出也是低电平。其适 用条件是：输出工作在正常模式下，逻辑电平设置为11或 切换模式。 VIAS TO GND PLANE 电源 AD9508设计采用3.3 V + 5%至2.5 V − 5%电源供电。为充分 11161-145 发挥器件的性能，建议用户利用一个电容值足够大(>10 µF) 的电容将PCB上的电源旁路，再用一个电容值足够大(0.1 µF)的电容将所有电源引脚旁路；电容应尽可能地靠近器 ) 件 。 AD9508评 估 板 (AD9508/PCBZ) 的 布 局 ( 请 访 问 www.analog.com)为此器件提供了一个很好的布局示例。 图47. 连接裸露焊盘的PCB焊盘示例 欲了解有关安装带裸露焊盘器件的更多信息，请参阅应用 笔记AN-772：“引脚架构芯片级封装(LFCSP)设计与制造 指南”。 Rev. B | Page 24 of 40 AD9508 上电时引脚绑定编程 PROG_SEL输入设置为逻辑1时，AD9508进入引脚绑定控 于所需的设置。内部ADC扫描S0至S5各引脚后，应用实际 制模式，无需SPI或I C。这种模式下，引脚S0至S5设置各 设置。ADC扫描可通过两种方式启动：一是器件上电时的 2 输出的期望内部分频器值和输出逻辑类型，或将输出设置 内部上电复位，一是切换SYNC引脚。如果内部上电复位 为高阻态。 后发生变化，必须切换SYNC引脚才能接受新变化。 最大分频值为16分频，这种模式不支持相位偏移延迟控 表15列出了各输出通道分频值和逻辑类型可用的所有引脚 制。此模式支持LVDS和HSTL逻辑类型。然而，如果设置 绑定选择。表15中给出的电阻必须具有10%或更好的容差。 HSTL模式且移除100 Ω输出端接电阻，则输出摆动至1.8 V 注意：如果所有输出使用的输出分频器值为1，并且使用 CMOS逻辑电平。这种配置下，所选通道的差分输出便为 两个CMOS单端信号。这些输出保持180°相位关系，并且 使用同一通道分频值。 HSTL输出或1.8 V CMOS输出电平，则S0至S5引脚可以接地 以实现特定配置，而不必使用820 Ω电阻。 将特定电阻值硬连线到S0至S5各引脚，可以设置各输出和 输出逻辑类型。电阻的另一端偏置到地或VDD，具体取决 表15. 引脚绑定控制选择表 ADC电压电平(0至7)、电阻值、分频值和逻辑类型的关系 编程引脚 S0 0 = 820 Ω 拉至GND ÷1 1 = 1.8 kΩ 拉至GND ÷2 2 = 3.9 kΩ 拉至GND ÷3 3 = 8.2 kΩ 拉至GND ÷4 4 = 820 Ω 拉至VDD ÷5 5 = 1.8 kΩ 拉至VDD ÷6 6 = 3.9 kΩ 拉至VDD ÷8 7 = 8.2 kΩ 拉至VDD ÷16 说明 S0仅分配给通道0分频比 S1 ÷1 ÷2 ÷3 ÷4 ÷5 ÷6 ÷8 ÷16 S1仅分配给通道1分频比 S2 ÷1 ÷2 ÷3 ÷4 ÷5 ÷6 ÷8 ÷16 S2仅分配给通道2分频比 S3 ÷1 ÷2 ÷3 ÷4 ÷5 ÷6 ÷8 ÷16 S3仅分配给通道3分频比 S4 HSTL/ HSTL HSTL/ LVDS HSTL/ high-Z LVDS/ HSTL LVDS/ LVDS LVDS/ high-Z High-Z/ HSTL High Z/ high-Z S5 HSTL/ HSTL HSTL/ LVDS HSTL/ high-Z LVDS/ HSTL LVDS/ LVDS LVDS/ high-Z High-Z/ HSTL High-Z/ high-Z S4分配给通道0和通道1以 选择其输出逻辑类型 S5分配给通道2和通道3以 选择其输出逻辑类型 Rev. B | Page 25 of 40 AD9508 串行控制端口 AD9508串行控制端口是一种灵活的同步串行通信端口，可 SPI工作模式 以很方便地与多种工业标准微控制器和微处理器接口。该 SPI端口支持3线(双向)和4线(单向)两种硬件配置以及MSB 端口兼容大多数同步传输格式，包括I C、Motorola SPI和 优先和LSB优先两种数据格式。硬件配置和数据格式均可 Intel SSR协议。通过此串行控制端口，可以对AD9508的寄 编程。AD9508默认采用双向MSB优先模式。之所以将双向 存器映射进行读/写操作。 模式确定为默认模式，是因为在这种模式下，如果器件连 SPI模式支持单字节和多字节传输。SPI端口配置可通过寄 线为单向操作，用户可以继续写入器件以切换到单向模式。 存器0x00进行编程，此寄存器集成于SPI控制逻辑中，而不 CS引脚置位(低电平有效)启动对AD9508 SPI端口的读或写 是寄存器映射中，不同于I C寄存器0x00。 操作。对于三字节或更少的数据传输(不包括指令字)，器 2 2 件支持CS空闲高电平模式。在此模式中，CS引脚可以在任 SPI/I2C端口选择 AD9508有两个串行接口：SPI和I2C。根据PROG_SEL引脚 的状态，用户可以选择SPI或I2C。在I2C工作模式下，有4 个不同的I2C从机地址(7位宽)设置可用，如表16所示。从 何字节边界上暂时解除置位，使系统控制器有时间处理下 一个字节。然而，CS只能在字节边界上解除置位，传输的 指令部分和数据部分均适用这一规则。 机地址的5个MSB是硬件编码11011，2个LSB由S4和S5引脚 在空闲高电平期间，串行控制端口状态机进入等待状态， 编程。 直到所有数据发送完毕。如果系统控制器中途决定停止传 输，必须完成剩余传输，或者将CS引脚置位并至少保持一 表16. 串行端口模式选择 S4 低电平 低电平 高电平 高电平 S5 低电平 高电平 低电平 高电平 个完整的SCLK周期(但少于8个SCLK周期)，使状态机复 地址 I²C, 1101100 I²C, 1101101 I²C, 1101110 I²C, 1101111 位。在非字节边界上解除CS引脚置位将终止串行传输并刷 新缓冲器。 在流模式中(见表17)，可以连续流形式传输任意数量的数 据字节，寄存器地址自动递增或递减。在最后一个字节传 SPI串行端口操作 输完毕时，CS必须解除置位，从而结束流模式。 引脚描述 表17. 字节传输计数 SCLK(串行时钟)引脚用作串行移位时钟，此引脚为输入。 高40 MHz的时钟速率。 W1 0 0 1 1 SCLK同步串行控制端口的读写操作。上升沿SCLK寄存器 写入数据位，下降沿寄存器读取数据位。SCLK引脚支持最 W0 0 1 0 1 传输字节数 1 2 3 流模式 SDIO(串行数据输入/输出)是一个两用引脚，既可以仅用作 通信周期—指令加数据 输 入 (单 向 模 式 )， 也 可 以 同 时 用 作 输 入 和 输 出 (双 向 模 SPI协议由一个可分为两部分的通信周期组成。第一部分是 式)。AD9508默认SPI模式为双向。 一个16位指令字，它与前16个SCLK上升沿重合；第二部分 SDO(串行数据输出)引脚仅在单向I/O模式下有用，它用作 是有效载荷。指令字向AD9508串行控制端口提供有关有效 读操作的数据输出引脚。 载荷的信息。指令字包括R/W位，用以表示有效载荷传输 CS(片选)引脚是低电平有效控制，用来选通读写操作。此 引脚内部连接一个30 kΩ上拉电阻。当CS为高电平时，SDO 的方向(即是读操作还是写操作)。指令字还会指示有效载 荷的字节数，以及有效载荷第一个字节的起始寄存器地址。 和SDIO引脚处于高阻态。 Rev. B | Page 26 of 40 AD9508 写入 SPI MSB优先和LSB优先传输 如果指令字指示一个写操作，则有效载荷将被写入AD9508 AD9508指令字和有效载荷可以是MSB优先或LSB优先，默 的串行控制端口缓冲器。数据位在SCLK的上升沿记录。传 认MSB优先。将1写入寄存器0x00的位6可以设置LSB优先 输长度(1/2/3字节或流模式)取决于指令字节中的W0和W1 模式。LSB优先位置1后，后续串行控制端口操作立即变为 两位。当不是流模式时，在每个8位序列之后可以解除CS LSB优先。 置位，以使总线空闲，但最后一个字节之后除外，此时会 s 结束通信周期。当总线空闲时，如果CS置位，就会恢复串 当MSB优先模式有效时，指令和数据字节必须按照从MSB 到LSB的顺序写入。采用MSB优先格式的多字节数据传输 行传输。在非字节边界上解除CS引脚置位将复位串行控制 由一个包括有效载荷最高有效字节的寄存器地址的指令字 端口。写序列期间不会自动跳过保留或空白寄存器；因 节开始。后续数据字节必须按照从高地址到低地址的顺序 此，用户必须知道要向保留寄存器写入何种位模式，以确 传输。在MSB优先模式下，多字节传输周期每传输一个数 保器件正常工作。对于空白寄存器，写入何种数据一般无 据字节，串行控制端口的内部地址产生器便递减1。 关紧要，但通常上写入0。 当寄存器0x00的位6 = 1(LSB优先)时，指令和数据字节必须 读取 按照从LSB到MSB的顺序写入。采用LSB优先格式的多字节 AD9508仅支持长指令模式。如果指令字指示一个读操作， 数据传输由一个包括有效载荷最低有效字节的寄存器地址 在接下来的N x 8个SCLK周期，数据从指令字所规定的地址 的指令字节开始，其后是多个数据字节。多字节传输周期 逐个输出。N为要读取的数据字节数，由指令字的W0和 每传输一个字节，串行控制端口的内部字节地址产生器便 W1位确定。回读数据在SCLK的下降沿有效。回读期间不 递增1。 会跳过空白寄存器。 对于多字节MSB优先(默认)I/O操作，串行控制端口寄存器 回读操作从串行控制端口缓冲寄存器或有效寄存器获得 地址从指定的起始地址向地址0x00递减。对于多字节LSB 数据。 优先I/O操作，串行控制端口寄存器地址从起始地址向地 SPI指令字(16位) 址0x2C递增。多字节I/O操作期间不会跳过保留的地址； 因此，用户应向保留寄存器写入默认值，向未映射的寄存 16位指令字的MSB为R/W，表示该指令是读操作还是写操 器写入0。注意，发出新的写命令比向两个以上的连续保 作。接下来的两位(W1和W0)表示传输字节数。最后13位 留(或未映射)寄存器写入默认值更有效率。 是寄存器地址(A12至A0)，表示读或写操作的起始寄存器 表18. 流模式(不跳过任何地址) 地址(见表19)。 写入模式 LSB优先 MSB优先 地址方向 递增 递减 停止序列 0x00 … 0x2C 0x2C … 0x00 表19. 串行控制端口，16位指令字，MSB优先位映射 MSB I15 I14 I13 I12 I11 I10 I9 I8 I7 I6 I5 I4 I3 I2 I1 LSB I0 R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 E A CS SCLK DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 16-BIT INSTRUCTION HEADER A1 A0 D7 D6 D5 D4 D3 D2 D1 REGISTER (N) DATA D0 D7 D6 D5 图48. 串行控制端口写入：MSB优先，16位指令，双字节数据 Rev. B | Page 27 of 40 D4 D3 D2 D1 D0 REGISTER (N – 1) DATA DON'T CARE 11161-028 SDIO DON'T CARE DON'T CARE AD9508 CS SCLK DON'T CARE DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 SDO DON'T CARE D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16-BIT INSTRUCTION HEADER REGISTER (N) DATA REGISTER (N – 1) DATA REGISTER (N – 2) DATA REGISTER (N – 3) DATA DON'T CARE 11161-029 SDIO 图49. 串行控制端口读取：MSB优先，16位指令，4字节数据 tDS tS tHIGH tDH CS DON'T CARE SDIO DON'T CARE DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 D4 D3 D2 D1 D0 DON'T CARE 11161-030 SCLK tC tCLK tLOW 图50. 串行控制端口写入：MSB优先，16位指令，时序测量 CS SCLK DATA BIT N 11161-031 tDV SDIO SDO DATA BIT N – 1 图51. 串行控制端口寄存器读取时序图 CS SDIO DON'T CARE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4 16-BIT INSTRUCTION HEADER D5 D6 REGISTER (N) DATA D7 D0 D1 D2 D3 D4 D5 D6 D7 DON'T CARE REGISTER (N + 1) DATA 图51. 串行控制端口寄存器读取时序图 CS tS tC tCLK tHIGH tLOW tDS SCLK SDIO BIT N BIT N + 1 图53. 串行控制端口写操作时序 Rev. B | Page 28 of 40 11161-033 tDH 11161-032 DON'T CARE SCLK DON'T CARE AD9508 表20. 串行控制端口时序 参数 tDS tDH tCLK tS tC tHIGH tLOW tDV 说明 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CS下降沿与SCLK上升沿之间的建立时间(通信周期开始) SCLK上升沿与CS上升沿与之间的建立时间(通信周期结束) SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 SCLK至有效SDIO和SDO(见图51) I2C串行端口操作 数据传输如图54所示。对于所传输的每个数据位，都会产 I2C接口的优势是仅需要两个控制引脚，而且是整个I2C行 生一个时钟脉冲。SDA线上的数据在时钟的高电平期间必 业事实上的标准。不过，缺点是编程速度有限，最高为 须保持不变。只有当SCL线上的时钟信号为低电平时，数 400 kbps。AD9508 I2C端口设计基于I2C快速模式标准，因 据线的高低电平状态才能改变。 此支持100 kHz标准模式和400 kHz快速模式。快速模式对 控制信号有毛刺容差要求，也就是说，输入接收器会忽略 SDA 持续时间短于50 ns的脉冲。 AD9508 I2C端口由一条串行数据线(SDA)和一条串行时钟线 SCL (SCL)构成。在I C总线系统中，AD9508作为从机连接到串 DATA LINE STABLE; DATA VALID 行总线(数据总线SDA和时钟总线SCL)，这意味着AD9508 不产生时钟。AD9508采用16位直接存储器寻址，而不是传 统的8位存储器寻址。 CHANGE OF DATA ALLOWED 图54. 有效位传输 起始/停止功能如图55所示。起始条件是SCL处于高电平 AD9508最多支持4个不同的从机占用I C总线，这些从机可 时，SDA线上发生从高电平至低电平转换。起始条件始终 以通过一个7位从机地址(作为I2C数据包的一部分传输)访 由主机产生，用于启动数据传输。停止条件是SCL处于高 问，只有从机地址匹配的器件才会响应随后的I C命令。表 电平时，SDA线上发生低-高跃迁。停止条件始终由主机 16列出了支持的器件从机地址。 产生，用于终止数据传输。SDA线上的每个字节必须为8 2 2 位长。每个字节之后必须跟随一个应答位。字节以MSB优 I2C总线特性 表21总结了该协议使用的各种I2C缩略语。 应答位(ACK)是附加到任何8位数据字节的第九个位。应 表21. I2C总线缩略语定义 缩写 S Sr P ACK NACK W R E 先方式发送。 定义 起始 重复起始 停止 应答 不应答 写入 读取 答位始终由接收器件(接收方)产生，用于通知发送方已收 到该字节。应答位的传送方法是在每8位数据字节后的第9 个时钟脉冲期间拉低SDA线(见图56)。 不应答位是附加到任何8位数据字节的第九个位(NACK)。 不应答位始终由接收器件(接收方)产生，用于通知发送方 未收到该字节。不应答位的传送方法是在每8位数据字节 后的第9个时钟脉冲期间保持SDA线为高电平状态不变。 Rev. B | Page 29 of 40 11161-034 2 AD9508 SDA S P START CONDITION STOP CONDITION 11161-035 SCL 图55. 起始条件和停止条件 MSB ACK FROM SLAVE RECEIVER 1 SCL 2 3 TO 7 8 9 ACK FROM SLAVE RECEIVER 1 2 3 TO 7 8 9 S 10 P 11161-036 SDA 图56. 应答位 数据传输过程 用作内部存储器(控制寄存器)地址字节，高位地址字节优 主机通过置位起始条件来发起数据传输，指示随后将有数 , 先。这种寻址方案的存储器地址数量最多为216 − 1 = 65,535。 据流。连接到串行总线的所有I2C从机都会响应起始条件。 两个存储器地址字节之后的数据字节是写入或读出控制寄 存器的寄存器数据。在读取模式下，从机地址字节之后的 然后，主机通过SDA线发送一个8位地址字节，该字节由7 数据字节是写入或读出控制寄存器的寄存器数据。 位从机地址(MSB优先)和一个读写(R/W)位组成。读写位 决定数据传输的方向，即数据写入还是读取从机(0 = 写， 读取或写入所有数据字节之后，停止条件随即建立。在写 1 = 读)。 入模式下，主机(发送方)在从机(接收方)最后一个数据字 节的应答位之后的第10个时钟脉冲期间置位停止条件以结 地址与所发送地址对应的外设以一个应答位响应。在选定 束数据传输。在读取模式下，主机(接收方)接收从机(发送 器件等待读写数据期间，总线上的所有其它器件保持空闲 方)最后一个数据字节，但在第9个时钟脉冲期间不拉低 状态。如果R/W位为0，则主机(发送方)写入从机(接收 SDA，这称为不应答位。接收到不应答位时，从机得知数 方)。如果R/W位为1，则主机(接收方)读取从机(发送方)。 据传输已结束，因而进入空闲模式。主机随后在第10个时 这些命令的格式如“数据传输格式”部分所述。 钟脉冲前的低电平期间拉低数据线，然后在第10个时钟脉 然后，主机(写入模式)或从机(读取模式)以9个时钟脉冲(8 冲期间拉高数据线，以置位停止条件。 位数据字节后跟1个来自接收器件的应答位)的格式通过串 起始条件可以代替停止条件。此外，起始或停止条件可以 行总线发送数据。每次传输能够发送的字节数不受限制。 随时发生，未完整传输的字节会被丢弃。 在写入模式下，紧随从机地址字节之后的前两个数据字节 MSB ACK FROM SLAVE RECEIVER SCL 1 2 3 TO 7 8 9 ACK FROM SLAVE RECEIVER 1 2 S 3 TO 7 8 9 10 P 图57. 数据传输过程(主机写模式，2字节传输) Rev. B | Page 30 of 40 11161-037 SDA AD9508 SDA ACK FROM MASTER RECEIVER 1 S 3 TO 7 2 8 9 1 3 TO 7 2 8 9 11161-039 SCL NACK FROM MASTER RECEIVER 10 P 图58. 数据传输过程（主机读模式，2字节传输） 数据传输格式 写入字节格式：写入字节协议将寄存器地址写入RAM，从指定RAM地址开始。 S A W 从机地址 E A RAM地址高位 字节 A RAM地址低位 字节 A RAM 数据0 A RAM 数据1 A RAM 数据2 A P 发送字节格式：发送字节协议设置后续读操作的寄存器地址。 S A W 从机地址 E A RAM地址高位字节 A RAM地址低位字节 A P 接收字节格式：接收字节协议从RAM读取数据字节，从当前地址开始。 S R 从机地址 A RAM数据0 A RAM数据1 A RAM数据2 P A A E 读取字节格式：这是发送字节和接收字节的合并格式。 S W 从机地址 E A A RAM地址 高位字节 A RAM地址 低位字节 A Sr 从机地址 R A RAM 数据0 A RAM 数据1 A RAM 数据2 A A I2C串行端口时序 SDA tLOW tF tSU; DAT tR tHD; STA tF tSP tBUF tR S tHD; STA tHD; DAT tHIGH tSU; STA Sr 图59. I 2C串行端口时序 I2C串行端口时序 参数 fSCL tBUF tHD; STA tSU; STA tSU; STO tHD; DAT tSU; DAT tLOW tHIGH tR tF tSP 说明 串行时钟 停止与起始条件之间的总线空闲时间 重复起始条件的保持时间 重复起始条件的建立时间 停止条件的建立时间 数据保持时间 数据建立时间 SCL时钟低电平周期 SCL时钟高电平周期 最短/最长接收SCL和SDA上升时间 最短/最长接收SCL和SDA下降时间 输入滤波器必须抑制的电压尖峰脉冲宽度 Rev. B | Page 31 of 40 tSU; STO P S 11161-038 SCL E P AD9508 寄存器映射 不能使用表23中未列出的寄存器地址，写入这些寄存器不起作用。对于标示为“保留”的寄存器，用户应写入默认值。 表23选项栏中的缩写R表示只读，NS表示值在软复位期间不改变。注意，默认值栏用“定义”代表。 表23. 寄存器存储区分配 寄存器地 址(十六 选项 名称 进制) 串行控制端口配置和器件标识 0x00 NS SPI控制 0x00 NS 0x0A R, NS 0x0B R, NS 0x0C R, NS 0x0D R,NS 芯片级功能 0x12 0x13 I2C控制 芯片版本 保留 器件ID 器件ID 0x14 NS OUT0功能 0x15 0x16 SYNC_BAR 0x17 0x18 0x19 0x1A OUT1功能 0x1B 0x1C 0x1D 0x1E 0x1F 0x20 OUT2功能 0x21 0x22 0x23 0x24 0x25 0x26 OUT3功能 0x27 0x28 0x29 0x2A 0x2B 0x2C D7 D6 D5 SDO使能 LSB优先/ 地址递增 软复位 保留 保留 休眠 休眠 D0 软复位 LSB优先/ 地址递增 SDO使能 00 软复位 00 00 00 05 00 保留 02 00 保留 SYNC_BAR OUT0分频比[7:0] PD_0 EN_CMOS_0P 00 00 OUT0相位[7:0] 保留 OUT0相位[10:8] SYNCMASK0 OUT0驱动器相位[1:0] OUT0驱动器相位[1:0] 保留 CMOS_0P_PHASE[1:0] EN_CMOS_0N CMOS_0N_PHASE[1:0] 保留 00 00 14 00 OUT1分频比[7:0] OUT1分频比[9:8] 保留 PD_1 EN_CMOS_1P OUT1相位[7:0] 保留 OUT1相位[10:8] SYNCMASK1 OUT1驱动器相位[1:0] OUT1模式[2:0] CMOS_1P_PHASE[1:0] EN_CMOS_1N CMOS_1N_PHASE[1:0] 保留 保留 OUT2分频比[7:0] 00 00 14 00 00 00 OUT2相位[7:0] 保留 OUT2相位[10:8] SYNCMASK2 OUT2驱动器相位[1:0] OUT2模式[2:0] 保留 CMOS_2P_PHASE[1:0] EN_CMOS_2N CMOS_2N_PHASE[1:0] 保留 00 00 14 00 OUT3分频比[7:0] OUT3分频比[9:8] 00 00 OUT3分频比[7:0] 保留 UT3相位[10:8] SYNCMASK3 OUT3驱动器相位[1:0] OUT3模式[2:0] 保留 CMOS_3P_PHASE[1:0] EN_CMOS_3N CMOS_3N_PHASE[1:0] 保留 00 00 14 00 保留 PD_3 EN_CMOS_3P 00 00 OUT2分频比[9:8] 保留 PD_2 EN_CMOS_2P 01 OUT0分频比[9:8] 保留 OUT3 分频比 [9:0] OUT3 相位[9:0] OUT3驱动器 OUT3 CMOS 保留 芯片版本[7:0] 保留 时钟器件系列ID[7:0] 时钟器件系列ID[15:8] D1 保留 OUT2 分频比 [9:0] OUT2 相位[9:0] OUT2驱动器 OUT2 CMOS 软复位 D2 保留 OUT1 分频比 [9:0] OUT1 相位[9:0] OUT1驱动器 OUT1 CMOS D3 保留 保留 OUT0 分频比 [9:0] OUT0 相位[9:0] OUT0驱动器 OUT0 CMOS D4 默 认 值 Rev. B | Page 32 of 40 AD9508 寄存器映射位功能描述 串行端口配置(寄存器0x00) 表24. 串行配置 地址 0x00 位 7 位的名称 SDO使能 6 LSB优先/地址递增 5 [4:3] 2 1 0 软复位 保留 软复位 LSB优先/地址递增 SDO使能 说明 使能SPI端口SDO引脚。I2C模式下此位无作用。 1 = 4线(SDO引脚使能)。 0 = 3线(默认)。 SPI端口的位序。I2C模式下此位无作用。 1 = LSB和字节优先。多字节传输中，寄存器地址自动递增。 0 = MSB和字节优先(默认)。多字节传输中，寄存器地址自动递减。 器件复位。 保留。 功能与此寄存器的位5相同，位2和位5设置为相同的值。 功能与此寄存器的位6相同，位1和位6设置为相同的值。 功能与此寄存器的位7相同，位7和位0设置为相同的值。 功能与此寄存器的位7相同，位7和位0设置为相同的值。 表25. 芯片版本 地址 0x0A 0x0B 0x0C 位 [7:0] [7:0] [7:0] 位的名称 芯片版本[7:0] 保留 时钟器件系列ID[7:0] 0x0D [7:0] 时钟器件系列ID[15:8] 说明 只读寄存器。识别AD9508的版本。 0x00 = 默认值。 只读寄存器。此寄存器与寄存器0x000D一起唯一地识别AD9508。ADI AD95xx 系列中任何其它器件的这两个寄存器中的值均非0x0005。 0x05 = 默认值。 此寄存器是寄存器0x000C的接续。 0x00 = 默认值。 芯片级功能(寄存器0x12至寄存器0x14) 表26. 休眠和同步 地址 0x12 0x13 0x14 位 [7:0] [7:5] 4 位的名称 保留 保留 休眠 [3:0] [7:1] 0 保留 保留 SYNC_BAR 说明 0x00000010 = 默认值 0x000 = 默认值 0 = 禁用休眠模式(默认) 1 = 使能休眠模式 0x0000 = 默认值 0x0000000 = 默认值 0 = 使能软件输出同步程序 1 = 禁用软件输出同步(默认)。 Rev. B | Page 33 of 40 AD9508 OUT0功能(寄存器0x15至寄存器0x1A) 表27. 分频比和相位 地址 0x15 位 [7:0] 位的名称 OUT0分频比[7:0] 0x16 [7:2] [1:0] 保留 OUT0分频比[9:8] 0x17 [7:0] OUT0相位[7:0] 0x18 [7:3] [2:0] 保留 OUT0相位[10:8] 说明 通道0 10位分频器值，位[7:0] (LSB)。位[9:8] (MSB)位于如下寄存器0x16。 分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023为1024分频。 0x00 = 默认值 通道0 10位分频器值，位[9:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x15中。 分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023为1024分频。 通道0 11位相位失调值，位[7:0] (LSB)。位[10:8] (MSB)位于如下寄存器0x18。 相位失调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最 小相位失调，[10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047 乘以½输入时钟周期的相位失调。 0x00 = 默认值 通道0 11位相位失调值，位[10:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x17中。 相位失调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最小 相位失调，[10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047乘 以½输入时钟周期的相位失调。 表28. 输出驱动器、关断和同步 地址 0x19 0x1A 位 7 6 位的名称 PD_0 SYNCMASK0 [5:4] OUT0驱动器相位[1:0] [3:1] OUT0模式[2:0] 0 7 保留 EN_CMOS_0P [6:5] CMOS_0P_PHASE[1:0] 4 EN_CMOS_0N 说明 通道0关断 此位置1时，通道0被排除在输出同步功能之外 0 = 通道0在输出同步期间同步(默认) 1 = 通道0被排除在输出同步之外 这些位决定OUT0驱动器的相位。 00 = 强制高电平 01 = 同相(默认) 10 = 反相 11 = 强制低电平 这些位决定OUT0驱动器模式。 000 = LVDS 0.5 x 3.5 mA(1/2幅度) 001 = LVDS 0.75 x 3.5 mA(3/4幅度) 010 = LVDS 1 x 3.5 mA(默认) 011 = LVDS 1.25 x 3.5 mA(1.25幅度) 100 = HSTL 1 x 3.5 mA(正常幅度) 101 = HSTL 2 x 3.5 mA(双倍幅度) 110 = 高阻态/CMOS 111 = 高阻态/CMOS 0b = 默认值 此位设为1将使能OUT0P CMOS驱动器。 0 = 禁用OUT0P CMOS驱动器(默认) 1 = 使能OUT0P CMOS驱动器 这些位决定OUT0P CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 此位设为1将使能OUT0N CMOS驱动器。 0 = 禁用OUT0N CMOS驱动器(默认) 1 = 使能OUT0N CMOS驱动器 Rev. B | Page 34 of 40 AD9508 地址 位 [3:2] 位的名称 CMOS_0N_PHASE[1:0] [1:0] 保留 说明 这些位决定OUT0N CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 00b = 默认值 OUT1功能(寄存器0x1B至寄存器0x20) 表29. 分频比和相位 地址 0x1B 位 [7:0] 位的名称 OUT1分频比[7:0] 0x1C [7:2] [1:0] 保留 OUT1分频比[9:8] 0x1D [7:0] OUT1分频比[7:0] 0x1E [7:3] [2:0] 保留 OUT1相位[10:8] 说明 通道1 10位分频器值，位[7:0] (LSB)。位[9:8] (MSB)位于如下寄存器0x1C。 分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023为1024分频。 0x00 = 默认值 通道1 10位分频器值，位[9:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x1B中。 分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023为1024分频。 通道1 11位相位失调值，位[7:0] (LSB)。位[10:8] (MSB)位于如下寄存器0x1E。 相位失调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最 小相位失调，[10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047 乘以½输入时钟周期的相位失调。 0x00 = 默认值 通道1 11位相位失调值，位[10:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x1D中。 相位失调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最小相 位失调，[10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047乘以½ 输入时钟周期的相位失调。 表30. 输出驱动器、关断和同步 地址 0x1F 位 7 6 位的名称 PD_1 SYNCMASK1 [5:4] OUT1驱动器相位[1:0] [3:1] OUT1模式[2:0] 0 保留 说明 通道1关断 此位置1时，通道1被排除在输出同步功能之外 0 = 通道1在输出同步期间同步(默认) 1 = 通道1被排除在输出同步之外 这些位决定OUT1驱动器的相位。 00 = 强制高电平 01 = 同相(默认) 10 = 反相 11 = 强制低电平 这些位决定OUT1驱动器模式。 000 = LVDS 0.5 x 3.5 mA(1/2幅度) 001 = LVDS 0.75 x 3.5 mA(3/4幅度) 010 = LVDS 1 x 3.5 mA(默认) 011 = LVDS 1.25 x 3.5 mA(1.25幅度) 100 = HSTL 1 x 3.5 mA(正常幅度) 101 = HSTL 2 x 3.5 mA(双倍幅度) 110 = 高阻态/CMOS 111 = 高阻态/CMOS 0b = 默认值 Rev. B | Page 35 of 40 AD9508 地址 0x20 位 7 位的名称 EN_CMOS_1P [6:5] CMOS_1P_PHASE[1:0] [4] EN_CMOS_1N [3:2] CMOS_1N_PHASE[1:0] [1:0] 保留 说明 此位设为1将使能OUT1P CMOS驱动器。 0 = 禁用OUT1P CMOS驱动器(默认) 1 = 使能OUT1P CMOS驱动器 这些位决定OUT1P CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 此位设为1将使能OUT1N CMOS驱动器。 0 = 禁用OUT1N CMOS驱动器(默认) 1 = 使能OUT1N CMOS驱动器 这些位决定OUT1N CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 00b = 默认值 OUT2功能(寄存器0x21至寄存器0x26) 表31. 分频比和相位 地址 0x21 位 [7:0] 位的名称 OUT2分频比[7:0] 0x22 [7:2] [1:0] 保留 OUT2分频比[9:8] 0x23 [7:0] OUT2相位[7:0] 0x24 [7:3] [2:0] 保留 OUT2相位[10:8] 说明 通道2 10位分频器值，位[7:0] (LSB)。位[9:8] (MSB)位于如下寄存器0x22。分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023 为1024分频。 0x00 = 默认值 通道2 10位分频器值，位[9:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x21中。分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023 为1024分频。 通道2 11位相位失调值，位[7:0] (LSB)。位[10:8] (MSB)位于如下寄存器0x24。相位失 调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最小相位失调， [10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047乘以½输入时钟周期 的相位失调。 0x00 = 默认值 通道2 11位相位失调值，位[10:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x23中。相位失 调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最小相位失调， [10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047乘以½输入时钟周期 的相位失调。 表32. 输出驱动器、关断和同步 地址 0x25 位 7 6 位的名称 PD_2 SYNCMASK2 [5:4] OUT2驱动器相位[1:0] 说明 通道2关断 此位置1时，OUT2被排除在输出同步功能之外 0 = 通道2在输出同步期间同步(默认) 1 = 通道2被排除在输出同步之外 这些位决定OUT2驱动器的相位。 00 = 强制高电平 01 = 同相(默认) 10 = 反相 11 = 强制低电平 Rev. B | Page 36 of 40 AD9508 地址 0x26 位 [3:1] 位的名称 OUT2模式[2:0] 0 7 保留 EN_CMOS_2P [6:5] CMOS_2P_PHASE[1:0] 4 EN_CMOS_2N [3:2] CMOS_2N_PHASE[1:0] [1:0] 保留 说明 这些位决定OUT2驱动器模式。 000 = LVDS 0.5 x 3.5 mA(1/2幅度) 001 = LVDS 0.75 x 3.5 mA(3/4幅度) 010 = LVDS 1 x 3.5 mA(默认) 011 = LVDS 1.25 x 3.5 mA(1.25幅度) 100 = HSTL 1 x 3.5 mA(正常幅度) 101 = HSTL 2 x 3.5 mA(双倍幅度) 110 = 高阻态/CMOS 111 = 高阻态/CMOS 0b = 默认值 此位设为1将使能OUT2P CMOS驱动器。 0 = 禁用OUT2P CMOS驱动器(默认) 1 = 使能OUT2P CMOS驱动器 这些位决定OUT2P CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 此位设为1将使能OUT2N CMOS驱动器。 0 = 禁用OUT2N CMOS驱动器(默认) 1 = 使能OUT2N CMOS驱动器 这些位决定OUT2N CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 00b = 默认值 OUT3功能(寄存器0x27至寄存器0x2C) 表33. 分频比和相位 地址 0x27 位 [7:0] 位的名称 OUT3分频比[7:0] 0x28 [7:2] [1:0] 保留 OUT3分频比[9:8] 0x29 [7:0] OUT3相位[7:0] 0x2A [7:3] [2:0] 保留 OUT3相位[10:8] 说明 通道3 10位分频器值，位[7:0] (LSB)。位[9:8] (MSB)位于如下寄存器0x28。分频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023 为1024分频。 0x00 = 默认值 通道3 10位分频器值，位[9:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x27中。分 频 = 通道分频器位[9:0] + 1。例如，[9:0] = 0为1分频，[9:0] = 1为2分频 … [9:0] = 1023为1024分频。 通道3 11位相位失调值，位[7:0] (LSB)。位[10:8] (MSB)位于如下寄存器0x2A。相位 失调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最小相位失调， [10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047乘以½输入时钟周 期的相位失调。 0x00 = 默认值 通道3 11位相位失调值，位[10:8] (MSB)。位[7:0] (LSB)位于以上寄存器0x29中。相位 失调 = 通道相位失调位[10:0]。例如，[10:0] = 1是½输入时钟周期的最小相位失调， [10:0] = 2是一个输入时钟周期的相位失调… [10:0] = 2047是2047乘以½输入时钟周期 的相位失调。 Rev. B | Page 37 of 40 AD9508 表34. 输出驱动器、关断和同步 地址 0x2B 0x2C 位 7 6 位的名称 PD_3 SYNCMASK3 [5:4] OUT3驱动器相位[1:0] [3:1] OUT3模式[2:0] 0 7 保留 EN_CMOS_3P [6:5] CMOS_3P_PHASE[1:0] 4 EN_CMOS_3N [3:2] CMOS_3N_PHASE[1:0] [1:0] 保留 说明 通道3关断 此位置1时，OUT3被排除在输出同步功能之外 0 = 通道3在输出同步期间同步(默认) 1 = 通道3被排除在输出同步之外 这些位决定OUT3驱动器的相位。 00 = 强制高电平 01 = 同相 10 = 反相 11 = 强制低电平 这些位决定OUT3驱动器模式。 000 = LVDS 0.5 x 3.5 mA(1/2幅度) 001 = LVDS 0.75 x 3.5 mA(3/4幅度) 010 = LVDS 1 x 3.5 mA(默认) 011 = LVDS 1.25 x 3.5 mA(1.25幅度) 100 = HSTL 1 x 3.5 mA(正常幅度) 101 = HSTL 2 x 3.5 mA(双倍幅度) 110 = 高阻态/CMOS 111 = 高阻态/CMOS 0b = 默认值 此位设为1将使能OUT3P CMOS驱动器。 0 = 禁用OUT3P CMOS驱动器(默认) 1 = 使能OUT3P CMOS驱动器 这些位决定OUT3P CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 此位设为1将使能OUT3N CMOS驱动器。 0 = 禁用OUT3N CMOS驱动器(默认) 1 = 使能OUT3N CMOS驱动器 这些位决定OUT3N CMOS驱动器的相位。 00 = 强制高电平(默认) 01 = 同相 10 = 反相 11 = 强制低电平 00b = 默认值 Rev. B | Page 38 of 40 AD9508 封装和订购信息 外形尺寸 0.30 0.25 0.18 0.50 BSC PIN 1 INDICATOR 24 19 18 1 EXPOSED PAD TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.50 0.40 0.30 13 12 2.65 2.50 SQ 2.45 6 7 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-WGGD. 04-12-2012-A PIN 1 INDICATOR 4.10 4.00 SQ 3.90 图60. 24引脚引脚架构芯片级封装[LFCSP_WQ] 4 mm x 4 mm，超薄体 (CP-24-7) 尺寸单位：mm 订购指南 型号1 AD9508BCPZ AD9508BCPZ-REEL7 AD9508/PCBZ 3F 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 24引脚引脚架构芯片级封装(LFCSP_WQ) 24引脚引脚架构芯片级封装(LFCSP_WQ) 评估板 Z = 符合RoHS标准的器件。 Rev. B | Page 39 of 40 封装选项 CP-24-7 CP-24-7 AD9508 注释 I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11161sc -0-10/13(B) www.analog.com/AD9508 Rev. B | Page 40 of 40