AD9510BCPZ-REEL7

1.2 GHz时钟分配IC，PLL内核， 分频器，延迟调整，8路输出 AD9510 产品特性 功能框图 VS GND RSET DISTRIBUTION REF REFIN R DIVIDER REFINB N DIVIDER FUNCTION CPRSET VCP AD9510 PHASE FREQUENCY DETECTOR SYNCB, RESETB PDB PLL REF CHARGE PUMP PLL SETTINGS CLK1 低抖动、低相位噪声时钟分配 为 高 速 ADC、 DAC、 DDS、 DDC、 DUC、 混 合 信 号 前 端 (MxFE)提供时钟 高性能无线收发器 高性能仪器仪表 宽带基础设施 STATUS CLK2 CLK1B CLK2B PROGRAMMABLE DIVIDERS AND PHASE ADJUST LVPECL OUT0 /1, /2, /3... /31, /32 OUT0B LVPECL OUT1 /1, /2, /3... /31, /32 OUT1B LVPECL OUT2 /1, /2, /3... /31, /32 OUT2B SCLK SDIO SDO LVPECL SERIAL CONTROL PORT OUT3 /1, /2, /3... /31, /32 OUT3B CSB LVDS/CMOS OUT4 /1, /2, /3... /31, /32 应用 CP OUT4B LVDS/CMOS /1, /2, /3... /31, /32 OUT5 ∆T OUT5B LVDS/CMOS /1, /2, /3... /31, /32 OUT6 ∆T OUT6B LVDS/CMOS /1, /2, /3... /31, /32 OUT7 OUT7B 05046-001 低相位噪声锁相环内核 最高250 MHz的参考输入频率 可编程双模预分频器 可编程电荷泵(CP)电流 独立的CP电源(VCPS)可扩展调谐范围 两路1.6 GHz差分时钟输入 8个可编程分频器，1至32整数分频比 用于输出到输出延迟粗调的相位选择 4路独立的1.2 GHz LVPECL输出 附加的输出抖动：225 fs rms 4路独立的800 MHz低压差分信号(LVDS)或250 MHz互补金属 氧化物导体(CMOS)时钟输出 附加的输出抖动：275 fs rms 2路LVDS/CMOS输出提供精密延迟调整功能 串行控制端口 节省空间的64引脚LFCSP封装 图1. 概述 AD9510提供多路输出时钟分配功能，并集成一个片内锁相 每路输出都有一个可编程分频器，可以旁路该分频器或者 环(PLL)内核。它具有低抖动和低相位噪声特性，能够极大 设置最高32的整数分频比。一路时钟输出相对于另一路时 地提升数据转换器的性能。这款器件也适合对相位噪声和 钟输出的相位可通过分频器相位选择功能改变，用作时序 抖动要求严格的其他应用。 粗调。2路LVDS/CMOS输出具有可编程延迟元件，其满量 PLL部 分 由 可 编 程 参 考 分 频 器 (R)、 低 噪 声 鉴 频 鉴 相 器 (PFD)、精密电荷泵(CP)和可编程反馈分频器(N)组成。将 程范围最高为8 ns延迟。该精密调谐延迟模块具有5位分辨 率，提供25种可能的延迟以供各满量程设置选择(寄存器 外部压控晶体振荡器(VCXO)或压控振荡器(VCO)连接到 0x36和寄存器0x3A = 00000b至11000b)。 CLK2和CLK2B引脚时，最高达1.6 GHz的频率可以与输入 AD9510非常适合数据转换器时钟应用，利用亚皮秒抖动编 参考同步。 码信号，可实现最佳的转换器性能。 它提供8路独立的时钟输出，其中4路输出是1.2 GHz的低压 AD9510提供64引脚LFCSP封装，可以采用3.3 V单电源供电。 正发射极耦合逻辑(LVPECL)，另外4路输出可选择为LVDS 将电荷泵电源(VCP)与5.5 V电压相连时，可以使用外部VCO， (800 MHz)或CMOS (250 MHz)。 它需要更宽的电压范围。温度范围为−40°C至+85°C。 Rev. B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2005–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9510 目录 产品特性 ............................................................................................ 1 概述 ............................................................................................. 28 应用..................................................................................................... 1 PLL部分 ...................................................................................... 28 功能框图 ............................................................................................ 1 FUNCTION引脚 ....................................................................... 32 概述..................................................................................................... 1 分配部分..................................................................................... 32 修订历史 ............................................................................................ 2 CLK1和CLK2时钟输入............................................................ 32 技术规格 ............................................................................................ 4 分频器 ......................................................................................... 32 PLL特性 ........................................................................................ 4 延迟模块..................................................................................... 37 时钟输入....................................................................................... 5 输出 ............................................................................................. 37 时钟输出....................................................................................... 6 关断模式..................................................................................... 38 时序特性....................................................................................... 6 复位模式..................................................................................... 38 时钟输出相位噪声 ..................................................................... 8 单芯片同步 ................................................................................ 39 时钟输出附加的时间抖动 ...................................................... 11 多芯片同步 ................................................................................ 39 PLL和相位噪声与杂散分布 ................................................... 13 串行控制端口 ................................................................................. 40 串行控制端口 ............................................................................ 13 串行控制端口引脚功能描述.................................................. 40 FUNCTION引脚 ....................................................................... 14 串行控制端口通用操作 .......................................................... 40 STATUS引脚.............................................................................. 14 指令字(16位) ............................................................................. 41 电源 ............................................................................................. 15 MSB/LSB优先传输.................................................................... 41 时序图 .............................................................................................. 16 寄存器映射和描述 ........................................................................ 44 绝对最大额定值............................................................................. 17 汇总表 ......................................................................................... 44 热特性 ......................................................................................... 17 寄存器映射描述........................................................................ 46 ESD警告...................................................................................... 17 电源................................................................................................... 53 引脚配置和功能描述 .................................................................... 18 电源管理..................................................................................... 53 典型性能参数 ................................................................................. 20 应用信息 .......................................................................................... 54 术语................................................................................................... 24 在ADC时钟应用中使用AD9510输出................................... 54 典型工作模式 ................................................................................. 25 CMOS时钟分配......................................................................... 54 PLL采用外部VCXO/VCO，后接时钟分配 ........................ 25 LVPECL时钟分配 ..................................................................... 55 仅时钟分配 ................................................................................ 25 LVDS时钟分配 .......................................................................... 55 PLL采用外部VCO和带通滤波器，后接时钟分配 ........... 26 电源和接地考虑以及电源抑制 ............................................. 55 功能描述 .......................................................................................... 28 外形尺寸 .......................................................................................... 56 订购指南..................................................................................... 56 修订历史 2013年9月—修订版A至修订版B 更改“概述”部分................................................................................ 1 更改表4 .............................................................................................. 6 更改表6 ............................................................................................ 11 增加表13；重新排序 .................................................................... 17 更改图6 ............................................................................................ 18 更改“延迟模块”部分、图40和“计算延迟”部分...................... 37 更改表24中的地址0x36[5:1]和地址0x3A[5:1] ......................... 44 更改表25中的地址0x36和地址0x3A.......................................... 49 更新“外形尺寸”部分..................................................................... 56 更改“订购指南”部分..................................................................... 56 表14增加EPAD行........................................................................... 19 更改图21 .......................................................................................... 22 Rev. B | Page 2 of 56 AD9510 2005年5月—修订版0至修订版A 更改“计算延迟”部分......................................................................38 更改“产品特性”部分........................................................................1 更改“通过串行端口进行软复位”部分 .......................................41 更改表1和表2 ....................................................................................5 更改“多芯片同步”部分..................................................................41 更改表4 ...............................................................................................8 更改“串行控制端口”部分 .............................................................42 更改表5 ...............................................................................................9 更改“串行控制端口引脚描述”部分............................................42 更改表6 .............................................................................................14 更改“串行控制端口通用操作”部分............................................42 更改表8和表9 ..................................................................................15 增加“用CSB构造通信周期帧”部分.............................................42 更改表11 ...........................................................................................16 增加“通信周期—指令加数据”部分............................................42 更改表13 ...........................................................................................20 更改“写操作”部分 ..........................................................................42 更改图7和图10 ................................................................................22 更改“读操作”部分 ..........................................................................42 更改图19至图23 ..............................................................................24 更改“指令字(16位)”部分...............................................................43 更改图30和图31 ..............................................................................26 更改表20 ...........................................................................................43 更改图32 ...........................................................................................27 更改“MSB/LSB优先传输”部分.....................................................43 更改图33 ...........................................................................................28 更改表21 ...........................................................................................44 更改“VCO/VCXO时钟输入—CLK2”部分.................................29 增加图52；重新排序 .....................................................................45 更改“A和B计数器”部分 ................................................................30 更改表23 ...........................................................................................46 更改“PLL数字锁定检测”部分 ......................................................31 更改表24 ...........................................................................................49 更改“PLL模拟锁定检测”部分 ......................................................32 更改“在ADC时钟应用中使用AD9510输出”部分....................57 更改“参考丢失”部分......................................................................32 2005年4月—修订版0：初始版 更改“FUNCTION引脚”部分 ........................................................33 更改“RESETB: 58h = 00b(默认值)”部分...........................33 更改“SYNCB: 58h = 01b”部分 ............................................33 更改“CLK1和CLK2时钟输入”部分.............................................33 Rev. B | Page 3 of 56 AD9510 技术规格 除非另有说明，典型值的测量条件为：VS = 3.3 V ± 5%，VS ≤ VCPS ≤ 5.5 V，TA = 25°C，RSET = 4.12 kΩ，CPRSET = 5.1 kΩ。 最小值和最大值的测量条件为整个VS和TA(−40°C至+85°C)范围内。 PLL特性 表1. 参数 参考输入(REFIN) 输入频率 输入灵敏度 REFIN自偏置电压 REFINB自偏置电压 REFIN输入电阻 REFINB输入电阻 输入电容 鉴频鉴相器(PFD) PFD输入频率 PFD输入频率 PFD输入频率 防反冲脉冲宽度 防反冲脉冲宽度 防反冲脉冲宽度 电荷泵(CP) ICP 吸/源电流 高值 低值 绝对精度 CPRSET 范围 ICP 三态漏电流 吸电流与源电流匹配 ICP 与VCP ICP 与温度 RF特性(CLK2)2 输入频率 输入灵敏度 输入共模电压VCM 输入共模范围VCMR 单端输入灵敏度 输入电阻 输入电容 CLK2与REFIN延迟 预分频器(N分频器的一部分) 预分频器输入频率 P = 2 DM (2/3) P = 4 DM (4/5) P = 8 DM (8/9) P = 16 DM (16/17) P = 32 DM (32/33) PLL的CLK2输入频率 最小值 典型值 0 1.45 1.40 4.0 4.5 最大值 单位 250 150 1.60 1.50 4.9 5.4 2 1.75 1.60 5.8 6.3 100 100 45 1.5 1.3 1.3 2.9 6.0 MHz MHz MHz ns ns ns 4.8 0.60 2.5 2.7/10 1 2 1.5 2 mA mA % kΩ nA % % % 150 1.6 1.6 GHz 1.7 1.8 mV p-p V V mV p-p 150 4.0 MHz mV p-p V V kΩ kΩ pF 4.8 2 500 5.6 600 1000 1600 1600 1600 300 kΩ pF ps MHz MHz MHz MHz MHz MHz Rev. B | Page 4 of 56 测试条件/注释 REFIN的自偏置电压1 REFINB的自偏置电压1 自偏置1 自偏置1 防反冲脉冲宽度，寄存器0x0D[1:0] = 00b 防反冲脉冲宽度，寄存器0x0D[1:0] = 01b 防反冲脉冲宽度，寄存器0x0D[1:0] = 10b 寄存器0x0D[1:0] = 00b(默认设置) 寄存器0x0D[1:0] = 01b 寄存器0x0D[1:0] = 10b 可编程 CPRSET = 5.1 kΩ VCP = VCPS/2 0.5 < VCP < VCPS − 0.5 V 0.5 < VCP < VCPS − 0.5 V VCP = VCPS/2 V 频率 > 1200 MHz (LVPECL)或800 MHz (LVDS)最低 需要2分频(参见“分配”部分) 自偏置，支持交流耦合 施加200 mV p-p信号 CLK2交流耦合，CLK2B容性旁路至RF地 自偏置 PFD处的差值 参见“VCO/VCXO反馈分频器—N(P、A、B)”部分 A、B计数器输入频率 AD9510 参数 噪声特性 电荷泵/鉴频鉴相器的带内噪声 (带内指在PLL的LBW内) 最小值 典型值 最大值 单位 测试条件/注释 频率合成器相位噪底的估算方法如下： 测量VCO输出端的带内相位噪声，然后 减去20logN(其中N为N分频器的值) 50 kHz PFD频率时 2 MHz PFD频率时 10 MHz PFD频率时 50 MHz PFD频率时 PLL品质因数 −172 −156 −149 −142 −218 + 10 × log (fPFD) dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 3.5 7.5 3.5 ns ns ns 7 15 11 ns ns ns PLL数字锁定检测窗口4 锁定要求(边沿重合) 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6 ns) 锁定后解锁(迟滞)4 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6 ns) PLL环路带宽内PFD/CP相位噪底(平坦区域中) 的估算公式；闭环工作时，此相位噪声提高 20 × log(N)3 通过寄存器0x08[5:2]选择时， STATUS引脚提供的信号 通过寄存器0x0D选择 位[5] = 1b 位[5] = 0b 位[5] = 0b 通过寄存器0x0D选择 位[5] = 1b 位[5] = 0b 位[5] = 0b REFIN和REFINB自偏置点略微偏移，以免在开路输入条件下发生震颤。 CLK2与CLK1在电气特性上相同；仅分配输入可用作差分或单端输入(参见“时钟输入”部分)。 3 例如：−218 + 10 × log(fPFD) + 20 × log(N)提供VCO输出端带内噪声值。 4 为使数字锁定检测可靠地工作，PFD频率的周期必须大于锁定后解锁的时间。 1 2 时钟输入 表2. 参数 时钟输入(CLK1、CLK2)1 输入频率 输入灵敏度 输入电平 输入共模电压 输入共模范围 单端输入灵敏度 输入电阻 输入电容 符号 最小值 典型值 最大值 单位 0 1.6 150 2 VCM VCMR 1.5 1.3 4.0 1.6 23 1.7 1.8 150 4.8 2 5.6 GHz mV p-p V p-p V V mV p-p kΩ pF CLK1和CLK2在电气特性上相同，各自均可用作差分或单端输入。 采用50 Ω终端时，其为−12.5 dBm。 3 采用50 Ω终端时，其为+10 dBm。 1 2 Rev. B | Page 5 of 56 测试条件/注释 提高压摆率(从而提高摆幅)可改善抖动性能 较大的摆幅可启动保护二极管，降低抖动性能 自偏置；支持交流耦合 施加200 mV p-p信号；直流耦合 CLK2交流耦合，CLK2B交流旁路至RF地 自偏置 AD9510 时钟输出 表3. 参数 LVPECL时钟输出 OUT0、OUT1、OUT2、 OUT3；差分 输出频率 输出高电压 输出低电压 输出差分电压 LVDS时钟输出 OUT4、OUT5、OUT6、 OUT7；差分 输出频率 差分输出电压 VOD变化 输出失调电压 VOS变化 短路电流 CMOS时钟输出 OUT4、OUT5、OUT6、OUT7 输出频率 高输出电压 低输出电压 符号 最小值 典型值 最大值 单位 VOH VOL VOD VS − 1.22 VS − 2.10 660 VS − 0.98 VS − 1.80 810 1200 VS − 0.93 VS − 1.67 965 MHz V V mV VOD 250 360 VOS 1.125 1.23 ISA, ISB VOH VOL 14 800 450 25 1.375 25 24 MHz mV mV V mV mA 250 MHz V V VS − 0.1 0.1 测试条件/注释 终端 = 50 Ω接VS − 2 V 输出电平寄存器0x3C、寄存器0x3D、 寄存器0x3E、寄存器0x3F[3:2] = 10b 参见图21 终端 = 100 Ω差分；默认值 输出电平寄存器0x40、寄存器0x41、 寄存器0x42、寄存器0x43[2:1] = 01b； 3.5 mA终端电流 参见图22 输出短路至GND 单端测量，B输出：反相、终端开路 各输出端负载为5 pF，参见图23 1 mA负载 1 mA负载 时序特性 表4. 参数 LVPECL 符号 输出上升时间 输出下降时间 传播延迟，CLK至LVPECL输出1 分频 = 旁路 分频 = 2 − 32 随温度的变化 输出偏斜，LVPECL输出 同一器件上的OUT1至OUT02 同一器件上的OUT2至OUT32 同一器件上的所有LVPECL输出2 跨多个器件的所有LVPECL输出3 跨多个器件的同一LVPECL输出3 LVDS tRP tFP tPECL 输出上升时间 输出下降时间 tSKP tSKP tSKP tSKP_AB tSKP_AB 最小值 典型值 最大值 单位 130 130 180 180 ps ps 335 375 490 545 0.5 635 695 ps ps ps/°C −5 15 90 +30 45 130 +85 80 180 275 130 ps ps ps ps ps 测试条件/注释 终端 = 50 Ω接VS − 2 V； 输出电平寄存器0x3C、寄存器0x3D、 寄存器0x3E、寄存器0x3F[3:2] = 10b 20%至80%，差分测量 80%至20%，差分测量 终端 = 100 Ω差分；输出电平寄存器0x40、 寄存器0x41、寄存器0x42、寄存器0x43[2:1] = 01b；3.5 mA终端电流 tRL tFL 200 210 350 350 Rev. B | Page 6 of 56 ps ps 20%至80%，差分测量 80%至20%，差分测量 AD9510 参数 传播延迟，CLK至LVDS输出1 OUT4、OUT5、OUT6、OUT7 分频 = 旁路 分频 = 2 − 32 随温度的变化 输出偏斜，LVDS输出 同一器件上的OUT4至OUT72 同一器件上的OUT5至OUT62 同一器件上的所有LVDS输出2 跨多个器件的所有LVDS输出3 跨多个器件的同一LVDS输出3 CMOS 输出上升时间 输出下降时间 传播延迟，CLK至CMOS输出1 分频 = 旁路 分频 = 2 − 32 随温度的变化 输出偏斜，CMOS输出 同一器件上的所有CMOS输出2 跨多个器件的所有CMOS输出3 跨多个器件的同一CMOS输出3 LVPECL至LVDS输出 输出偏斜 LVPECL至CMOS输出 输出偏斜 LVDS至CMOS输出 输出偏斜 延迟调整4 最短延迟范围5 零值 满量程 差分非线性(DNL) 积分非线性(INL) 最长延迟范围5 零值 满量程 差分非线性(DNL) 积分非线性(INL) 延迟随温度的变化 长延迟范围，8 ns6 零值 满量程 短延迟范围，1 ns6 零值 满量程 符号 tLVDS 最小值 典型值 最大值 单位 0.99 1.04 1.33 1.38 0.9 测试条件/注释 OUT5和OUT6上的延迟关闭 1.59 1.64 ns ns ps/°C +270 +155 +270 450 325 ps ps ps ps ps 681 646 865 992 ps ps 1.02 1.07 1.39 1.44 1 1.71 1.76 ns ns ps/°C tSKC tSKC_AB tSKC_AB −140 +145 +300 650 500 ps ps ps tSKP_V 0.74 0.92 1.14 ns 一切相同；逻辑类型不同 同一器件上的LVPECL至LVDS tSKP_C 0.88 1.14 1.43 ns 一切相同；逻辑类型不同 同一器件上的LVPECL至CMOS tSKV_C 158 353 506 ps 一切相同；逻辑类型不同 同一器件上的LVDS至CMOS OUT5和OUT6上的延迟关闭 tSKV tSKV tSKV tSKV_AB tSKV_AB −85 −175 −175 tRC tFC tCMOS B输出反相，终端开路 20%至80%；CLOAD = 3 pF 80%至20%；CLOAD = 3 pF OUT5和OUT6上的延迟关闭 OUT5和OUT6上的延迟关闭 0.05 0.57 0.36 0.95 0.5 0.8 0.68 1.32 ns ns LSB LSB 0.20 7.0 0.57 8.0 0.3 0.6 0.95 9.2 ns ns LSB LSB 0.35 −0.14 ps/°C ps/°C 0.51 0.67 ps/°C ps/°C 这些测量是针对CLK1而言。对于CLK2，应增加约25 ps。 是指在相同的电压和温度条件下，单个器件中任意两条相似延迟路径之间的差异。 是指在相同的电压和温度条件下，多个器件的任意两条相似延迟路径之间的差异。 4 可使用的最大延迟略小于时钟周期的一半。更长的延迟会禁用输出。 5 增量延迟；不包括传播延迟。 6 零值与满量程之间的所有延迟都可通过线性插值来估算。 1 2 3 Rev. B | Page 7 of 56 OUT5 (OUT6)；LVDS和CMOS 寄存器0x35、寄存器0x39[5:1] = 11111b 寄存器0x36、寄存器0x3A[5:1] = 00000b 寄存器0x36、寄存器0x3A[5:1] = 11000b 寄存器0x35、寄存器0x39[5:1] = 00000b 寄存器0x36、寄存器0x3A[5:1] = 00000b 寄存器0x36、寄存器0x3A[5:1] = 11000b AD9510 时钟输出相位噪声 表5. 参数 CLK1至LVPECL附加的相位噪声 CLK1 = 622.08 MHz，OUT = 622.08 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 622.08 MHz，OUT = 155.52 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 622.08 MHz，OUT = 38.88 MHz 分频比 = 16 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 491.52 MHz，OUT = 61.44 MHz 分频比 = 8 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 491.52 MHz，OUT = 245.76 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 245.76 MHz，OUT = 61.44 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 最小值 典型值 最大值 单位 −125 −132 −140 −148 −153 −154 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −128 −140 −148 −155 −161 −161 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −135 −145 −158 −165 −165 −166 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −131 −142 −153 −160 −165 −165 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −125 −132 −140 −151 −157 −158 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −138 −144 −154 −163 −164 −165 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. B | Page 8 of 56 测试条件/注释 仅分配部分； 不包括PLL或外部VCO/VCXO 输入压摆率 > 1 V/ns AD9510 参数 CLK1至LVDS附加的相位噪声 CLK1 = 622.08 MHz，OUT = 622.08 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 622.08 MHz，OUT = 155.52 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 491.52 MHz，OUT = 245.76 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 491.52 MHz，OUT = 122.88 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 245.76 MHz，OUT = 245.76 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 最小值 典型值 最大值 单位 −100 −110 −118 −129 −135 −140 −148 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −112 −122 −132 −142 −148 −152 −155 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −108 −118 −128 −138 −145 −148 −154 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −118 −129 −136 −147 −153 −156 −158 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −108 −118 −128 −138 −145 −148 −155 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. B | Page 9 of 56 测试条件/注释 仅分配部分； 不包括PLL或外部VCO/VCXO AD9510 参数 CLK1 = 245.76 MHz，OUT = 122.88 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1至CMOS附加的相位噪声 CLK1 = 245.76 MHz，OUT = 245.76 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 245.76 MHz，OUT = 61.44 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 78.6432 MHz，OUT = 78.6432 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 78.6432 MHz，OUT = 39.3216 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 最小值 典型值 最大值 单位 −118 −127 −137 −147 −154 −156 −158 测试条件/注释 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 仅分配部分； 不包括PLL或外部VCO/VCXO −110 −121 −130 −140 −145 −149 −156 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −122 −132 −143 −152 −158 −160 −162 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −122 −132 −140 −150 −155 −158 −160 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −128 −136 −146 −155 −161 −162 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. B | Page 10 of 56 AD9510 时钟输出附加的时间抖动 表6. 参数 LVPECL输出附加的时间抖动 CLK1 = 622.08 MHz 任意LVPECL(OUT0至OUT3)= 622.08 MHz 分频比 = 1 CLK1 = 622.08 MHz 任意LVPECL(OUT0至OUT3)= 155.52 MHz 分频比 = 4 CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 100 MHz 所有LVDS(OUT4至OUT7)= 100 MHz CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 50 MHz 所有LVDS(OUT4至OUT7)= 50 MHz CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 50 MHz 所有CMOS(OUT4至OUT7)= 50 MHz(B输出关闭) CLK1 = 400 MHz 最小值典型值 最大值 单位 40 fs rms 测试条件/注释 仅分配部分； 不包括PLL或外部VCO/VCXO 带宽 = 12 kHz − 20 MHz (OC-12) 55 fs rms 带宽 = 12 kHz − 20 MHz (OC-3) 215 fs rms 利用ADC信噪比(SNR)方法计算， fC = 100 MHz，AIN = 170 MHz 215 fs rms 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 222 225 225 fs rms fs rms fs rms 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 50 MHz 所有CMOS(OUT4至OUT7)= 50 MHz(B输出开启) LVDS输出附加的时间抖动 CLK1 = 400 MHz 264 fs rms LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 CLK1 = 400 MHz 319 fs rms LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 Rev. B | Page 11 of 56 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 仅分配部分； 不包括PLL或外部VCO/VCXO 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz AD9510 参数 CLK1 = 400 MHz LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 所有其他LVDS = 50 MHz 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 所有其他LVDS = 50 MHz 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出关闭) 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出关闭) 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出开启) 所有LVPECL = 50 MHz CLK1 = 400 MHz 最小值典型值 最大值 单位 395 fs rms 395 367 367 548 548 fs rms fs rms fs rms fs rms fs rms LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出开启) 所有LVPECL = 50 MHz CMOS输出附加的时间抖动 分频比 = 4 275 fs rms 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 CLK1 = 400 MHz 400 fs rms 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 所有LVPECL = 50 MHz 所有其他LVDS = 50 MHz CLK1 = 400 MHz 374 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 所有LVPECL = 50 MHz 所有其他CMOS = 50 MHz(B输出关闭) fs rms 测试条件/注释 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 仅分配部分； 不包括PLL或外部VCO/VCXO 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 Rev. B | Page 12 of 56 AD9510 参数 CLK1 = 400 MHz 最小值典型值 最大值 单位 555 fs rms 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 所有LVPECL = 50 MHz 所有其他CMOS = 50 MHz(B输出开启) 延迟模块附加的时间抖动1 100 MHz输出 延迟FS = 1 ns(1600 μA、1C)精密调整00000 延迟FS = 1 ns(1600 μA、1C)精密调整11000 延迟FS = 2 ns(800 μA、1C)精密调整00000 延迟FS = 2 ns(800 μA、1C)精密调整11000 延迟FS = 3 ns(800 μA、4C)精密调整00000 延迟FS = 3 ns(800 μA、4C)精密调整11000 延迟FS = 5 ns(400 μA、4C)精密调整00000 延迟FS = 5 ns(400 μA、4C)精密调整11000 延迟FS = 6 ns(200 μA、1C)精密调整00000 延迟FS = 6 ns(200 μA、1C)精密调整11000 延迟FS = 9 ns(200 μA、4C)精密调整00000 延迟FS = 9 ns(200 μA、4C)精密调整00111 1 测试条件/注释 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 增量附加的抖动1 0.61 0.73 0.71 1.2 0.86 1.8 1.2 2.1 1.3 2.7 2.0 2.8 ps ps ps ps ps ps ps ps ps ps ps ps 此值为增量。也就是说，它需要加上无延迟的LVDS或CMOS输出的抖动。要估算总抖动，应使用和方根(RSS)方法将LVDS或CMOS输出抖动与该值相加。 PLL和相位噪声与杂散分布 表7. 参数 相位噪声和杂散 VCXO = 245.76 MHz, fPFD = 1.2288 MHz, R = 25, N = 200 245.76 MHz输出 100 kHz偏移时的相位噪声 杂散 61.44 MHz输出 100 kHz偏移时的相位噪声 杂散 最小值 典型值 最大值 单位 测试条件/注释 取决于VCO/VCXO选择；在LVPECL时钟输出端测量， ABP = 6 ns；ICP = 5 mA；参考 = 30.72 MHz VCXO = Toyocom TCO-2112 245.76