AD9525/PCBZ

8路LVPECL输出 低抖动时钟发生器 AD9525 功能框图 特性 集成超低噪声频率合成器 8路差分3.6 GHz LVPECL输出和1路LVPECL SYNC输出或2路 CMOS SYNC输出 REFA REFB 2路差分参考输入和1路单端参考输入 AD9525 REFA ÷S PLL REFB SYNC_OUT SYNC_OUT OUT7 应用 REFC OUT7 LTE和多载波GSM基站 OUT6 为高速ADC、DAC提供时钟 OUT6 自动测试设备(ATE)和高性能仪器仪表 OUT5 40/100 Gb/s OTN线路端时钟 OUT5 电缆/DOCSIS CMTS时钟 CLKIN OUT4 DIVIDERS OUT4 CLKIN 测试与测量 OUT3 OUT3 OUT2 OUT2 OUT1 OUT1 SPI CONTROL OUT0 10011-001 OUT0 图1. 概述 AD9525旨在满足长期演进(LTE)和多载波GSM基站设计的 转换器时钟要求。 AD9525提供低功耗、多路输出时钟分配功能，具有低抖动 性能，并且片内集成锁相环(PLL)，可以配合外部VCO或 VCXO使用。VCO输入和八路LVPECL输出最高工作频率 为3.6 GHz。所有输出共用一个分频器，分频范围为1到6。 Rev. A AD9525提供一路专用输出，用于提供一个用于重置或同步 数据转换器的可编程信号。该输出信号可以通过一个SPI 写操作激活。 AD9525提供48引脚LFCSP封装，可以采用3.3 V单电源供电。 外部VCXO或VCO的工作电压最高可达5.5 V。 AD9525的工作温度范围为−40°C至+85°C的扩展工业温度 范围。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2011–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9525 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 概述.................................................................................................. 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 条件 ............................................................................................ 3 电源电流.................................................................................... 3 功耗 ............................................................................................ 3 REFA和REFB输入特性........................................................... 4 REFC输入特性 ......................................................................... 4 时钟输入.................................................................................... 5 PLL特性 ..................................................................................... 5 PLL数字锁定检测.................................................................... 6 时钟输出.................................................................................... 6 时序特性.................................................................................... 7 时钟输出绝对时间抖动 (使用外部122.88 MHz VCXO的时钟产生) ........................ 8 时钟输出绝对时间抖动 (使用外部1475 MHz VCO的时钟产生) .............................. 8 时钟输出绝对时间抖动 (使用外部2.05 GHz VCO的时钟产生)................................ 9 时钟输出绝对时间抖动 (使用外部3 GHz VCO的时钟产生) ..................................... 9 时钟输出附加相位噪声 (仅分配；时钟输入到分配输出，包括VCO分频器)...... 9 PD, RESET和REF_SEL引脚 ................................................. 10 STATUS和REF_MON引脚 .................................................. 10 串行控制端口 ......................................................................... 11 绝对最大额定值.......................................................................... 12 热阻 .......................................................................................... 12 ESD警告................................................................................... 12 引脚配置和功能描述 ................................................................. 13 典型性能参数 .............................................................................. 15 术语................................................................................................ 18 详细框图 ....................................................................................... 19 工作原理 ....................................................................................... 20 PLL配置 ................................................................................... 20 时钟分配.................................................................................. 23 SYNC_OUT............................................................................. 23 复位模式.................................................................................. 25 关断模式.................................................................................. 26 串行控制端口 .............................................................................. 27 引脚描述.................................................................................. 27 串行控制端口通用操作 ....................................................... 27 指令字(16位) .......................................................................... 28 MSB/LSB优先传输................................................................. 28 控制寄存器................................................................................... 31 控制寄存器映射概览............................................................ 31 寄存器映射描述.......................................................................... 33 应用信息 ....................................................................................... 45 使用AD9525进行频率规划 ................................................. 45 在ADC时钟应用中使用AD9525输出................................ 45 LVPECL时钟分配 .................................................................. 46 SYNC_OUT分配 .................................................................... 46 外形尺寸 ....................................................................................... 47 订购指南 ....................................................................................... 47 修订历史 2013年4月—修订版0至修订版A 更改表3的“一个通道、一个驱动器”和“一个通道、 两个驱动器”参数 .......................................................................... 4 更改图18 ....................................................................................... 19 更改表28的寄存器0x01A .......................................................... 31 更改表28的寄存器0x000的Bit 6............................................... 33 更改表35 ....................................................................................... 38 更改表38 ....................................................................................... 40 2012年10月—修订版0：初始版 Rev. A | Page 2 of 48 AD9525 技术规格 除非另有说明，典型值的测量条件为：VDD3 = 3.3 V ± 5%；VDD3 ≤ VDD_CP ≤ 5.25 V；TA = 25°C；OUT_RSET电阻 = 4.12 kΩ； CP_RSET电阻(CPRSET) = 5.1 kΩ。最小值和最大值的测量条件为表1所列的整个VDD3和TA(−40°C至+85°C)范围。REFA为 122.88 MHz，CLKIN频率为2949.12 MHz。 条件 表1. 参数 电源电压 VDD3 VDD_CP OUT_RSET引脚电阻 CP_RSET引脚电阻(CPRSET电阻) 最小值 典型值 最大值 单位 温度范围TA −40 3.3 VDD3 5.25 4.12 5.1 +25 +85 V V kΩ kΩ 测试条件/注释 3.3 V ± 5% 标称值为3.3 V至5.0 V ± 5% 设置内部偏置电流；接地 设置内部电荷泵电流范围，标称值4.8 mA (CP_LSB = 600 µA)；实际电流计算如下： CP_LSB = 3.06/CPRSET，接地；CPRSET范围 = 2.7 kΩ至10 kΩ °C 电源电流 表2. 参数 VDD3和VDD_CP引脚的电源电流 VDD3(引脚3、引脚36、引脚41、引脚46)， 输出的总电源电压 VDD3(引脚9)，M分频器的电源电压， CLK输入和分配 VDD_CP(引脚13)，电荷泵的电源电压 VDD3(引脚20)，PLL的电源电压 VDD3(引脚32)，SYNC_OUT的电源电压 最小值 典型值 最大值 单位 310 369 mA 98 107 mA 6.6 53 45 7.6 63.4 54 mA mA mA 测试条件/注释 fCLK = 2949.12 MHz；REFA和REFB使能，频率为 122.88 MHz；R分频器 = 2；M分频器 = 2； PFD = 61.44 MHz；8路LVPECL输出，频率为 1474.56 MHz；LVPECL 780 mV模式 输出通过50 Ω电阻端接到VDD3 − 2 V 功耗 表3. 参数 芯片功耗 最小值 典型值 最大值 单位 上电默认值 典型操作1 782 1.15 871 1.23 mW W 典型操作2 1.17 1.25 W PD 关断 PD 关断，最大休眠功耗 51 13.2 56.4 19.1 mW mW VDD_CP电源 22 25 mW Rev. A | Page 3 of 48 测试条件/注释 不包括外部电阻的功耗；所有LVPECL输 出通过50 Ω电阻端接到VDD3 − 2 V；LVPECL 780 mV模式 无编程；默认寄存器值 fCLK = 2949.12 MHz；REFA和REFB使能，频率为 122.88 MHz；R分频器 = 2；M分频器 = 2； PFD = 61.44 MHz；8路LVPECL输出，频率为 1474.56 MHz fCLK = 2949.12 MHz；PLL开启；REFA使能， 频率为122.88 MHz；M分频器 = 1；PFD = 122.88MHz； 8路 LVPECL输 出 ， 频 率 为 2949.12 MHz PD 引脚拉低 PD 引脚拉低；关断分配参考，寄存器0x230 [1] = 1b；注意，关断分配参考会禁用安全 关断模式(参见“关断模式”部分) PLL工作；典型闭环配置 AD9525 参数 各功能引起的功耗变化 M分频器开/关 P分频器开/关 B分频器开/关 REFB开启 PLL开/关 一个通道，一个驱动器 最小值 典型值 最大值 单位 一个通道，两个驱动器 5 3 16 15 254 107 8.7 5.7 23.1 25 300.5 132 mW mW mW mW mW mW 184 233 mW 测试条件/注释 使能/禁用某个功能时的功耗变化 旁路M分频器 旁路P分频器 旁路B分频器 关断REFB差分输入时的功耗变化 PLL关闭至PLL开启，正常工作；无参考使能 无LVPECL输出开启到一路LVPECL输出开启， 频率为2949.12 MHz；同一输出对 无LVPECL输出开启到两路LVPECL输出开启， 频率为2949.12 MHz；同一输出对 REFA和REFB输入特性 表4. 参数 差模(REFA、REFA；REFB、REFB) 输入频率 输入灵敏度 自偏置电压，REFA和REFB 自偏置电压，REFA和REFB 输入电阻，REFA和REFB 输入电阻，REFA和REFB 占空比 低电平脉冲宽度 高电平脉冲宽度 1 最小值 典型值 最大值 单位 0 200 1.52 1.38 4.5 4.9 1.65 1.50 4.7 5.2 500 MHz 1.78 1.61 4.9 5.4 mV p-p V V kΩ kΩ 500 500 测试条件/注释 差分模式(让未使用的输入交流接地，可以支 持单端输入) 低于约1 MHz的频率应直流耦合；注意匹配自 偏置电压 频率为122.88 MHz REFA和REFB输入的自偏置电压1 REFA和REFB输入的自偏置电压1 自偏置1 自偏置1 占空比界限由高电平脉冲宽度和低电平脉冲 宽度设置 ps ps 差分对REFA和REFA、REFB和REFB的自偏置点略微偏移，以免在开路输入条件下发生震颤。 REFC输入特性 表5. 参数 REFC输入 输入频率范围 输入高电压 输入低电压 输入电流 占空比 低电平脉冲宽度 高电平脉冲宽度 最小值 典型值 最大值 单位 300 2.0 0.8 1 MHz V V µA 测试条件/注释 直流耦合输入(未自偏置) 占空比界限由高电平脉冲宽度和低电平脉冲 宽度设置 1 1 ns ns Rev. A | Page 4 of 48 AD9525 时钟输入 表6. 参数 输入频率 输入灵敏度 输入电平 输入共模电压VCM 输入共模范围VCMR 输入电阻 输入电容 最小值 典型值 最大值 0 3.6 150 2 1.55 1.64 1.74 1.3 1.8 6.7 7 7.4 2 单位 GHz mV p-p V p-p V V kΩ pF 测试条件/注释 低于约1 MHz的频率应直流耦合；注意匹配自偏置电压 在3.1 GHz下测得 较大的电压摆幅可启动保护二极管，降低抖动性能 自偏置；支持交流耦合 施加200 mV p-p信号；直流耦合 自偏置 PLL特性 表7. 参数 鉴频鉴相器(PFD) PFD输入频率 最小值 典型值 最大值 单位 125 45 MHz MHz 电荷泵(CP) ICP吸/源电流 高值 低值 绝对精度 CPRSET范围 ICP高阻抗模式漏电流 吸电流与源电流匹配 ICP与VCP ICP与温度 P分频器(N分频器的一部分) 输入频率P = 1 输入频率P = 2 输入频率P = 3 输入频率P = 4 输入频率P = 5 输入频率P = 6 B分频器(N分频器的一部分) 输入频率 M分频器 输入频率 噪声特性 电荷泵/鉴频鉴相器的带内相位噪声 (带内指在PLL的LBW内) 61.44 MHz PFD频率时 122.88 MHz PFD频率时 PLL品质因数(FOM) 4.5 4.9 5.4 mA 0.57 0.61 0.67 mA 2.5 2.7 10 3.5 2 1.5 2 1500 3000 3600 3600 3600 3600 % kΩ µA % % % 测试条件/注释 防反冲脉冲宽度 = 1.3 ns、2.9 ns 防反冲脉冲宽度 = 6.0 ns VDD_CP(引脚13)； VCP是电荷泵引脚(CP，引脚14)的电压 可编程 CPRSET = 5.1 kΩ时；更改CPRSET可以获得更高的ICP； VCP = VDD_CP/2 V CPRSET = 5.1 kΩ时；更改CPRSET可以获得更低的ICP； VCP = VDD_CP/2 V VCP = VDD_CP/2 V VDD_CP = 5 V 0.5 V < VCP < VDD_CP − 0.5 V 0.5 V < VCP < VDD_CP − 0.5 V VCP = VDD_CP/2 V MHz MHz MHz MHz MHz MHz 1500 MHz 3600 B计数器输入频率(N分频器输入频率除以P) MHz PLL带内相位噪底的估算方法如下：测量VCO输出端的带 内相位噪声，然后减去20 log(N)(其中N为N分频器的值) −144 −141 −222 dBc/Hz dBc/Hz dBc/Hz 参考压摆率大于0.25 V/ns；FOM + 10 log(fPFD)为PLL环路带 宽内PFD/CP带内相位噪声(平坦区域中)的近似值；闭环 工作时，VCO输出端测得的相位噪声提高20 log(N) Rev. A | Page 5 of 48 AD9525 PLL数字锁定检测 表8. 参数 PLL数字锁定检测窗口1 最小值 典型值 最大值 单位 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6.0 ns) 解锁阈值(迟滞)1 4 7 3.5 ns ns ns 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6.0 ns) 8.3 16.9 11 ns ns ns 锁定阈值(边沿重合) 1 测试条件/注释 通 过 适 当 的 寄 存 器 设 置 选 择 时 ， 信 号 可 在 STATUS和 REF_MON引脚上提供；锁定检测窗口设置可通过更改 CPRSET电阻而改变 由寄存器0x010[1:0]和寄存器0x019[1]选择，这是从解锁 转换到锁定的阈值 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 1b 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 0b 寄存器0x010[1:0] = 10b；寄存器0x019[1] = 0b 由寄存器0x017[1:0]和寄存器0x019[1]选择，这是从解锁 转换到锁定的阈值 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 1b 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 0b 寄存器0x010[1:0] = 10b；寄存器0x019[1] = 0b 为使数字锁定检测可靠地工作，PFD频率的周期必须大于锁定后解锁的时间。 时钟输出 表9. 参数 LVPECL时钟输出 最大输出频率 上升/下降时间(20%至80%) 占空比 M=1 M = 2, 4, 6 M = 3, 5 输出差分电压幅度 共模输出电压 最小值 典型值 最大值 单位 105 162 GHz ps 47 45 47 45 32 750 50 50 49 49 32 830 53 55 51 55 33 984 % % % % % mV VDD3 – 1.42 VDD3 – 1.37 VDD3 – 1.32 V 3.6 Rev. A | Page 6 of 48 测试条件/注释 输入占空比 = 50/50 FOUT = 2800 MHz FOUT < 3000 MHz FOUT = 1400 MHz FOUT < 1500 MHz FOUT = 933.33 MHz 引脚上的电压，输出驱动器为静态； 终端 = 50 Ω至VDD3 − 2 V 输出驱动器为静态；VDD3(引脚3、引脚36、 引脚41、引脚46)； 终端 = 50 Ω至VDD3 − 2 V AD9525 时序特性 表10 . 参数 传播延迟tPECL，CLKIN至LVPECL输出 针对所有M分频器值 随温度的变化 输出偏斜，LVPECL输出1 所有LVPECL输出 温度系数 跨多个器件的所有LVPECL输出 输出偏斜，LVPECL至SYNC_OUT1 SYNC_OUT LVPECL模式 所有LVPECL输出 温度系数 跨多个器件的所有LVPECL输出 SYNC_OUT CMOS模式 所有LVPECL输出 跨多个器件的所有LVPECL输出 传播延迟，REF至LVPECL输出 1 测试条件/注释 端接如图35所示 高频时钟分配配置 最小值 典型值 最大值 单位 461 522 388 600 ps fs/°C 13.5 14 25.2 ps fs/°C ps 每个器件的温度和VDD范围内 每个器件的温度和VDD范围内 417 ps fs/°C ps 2.34 2.46 924 ns ns ps 每个器件的温度和VDD范围内 144 189 543 1.64 267 581 298 REF指REFA/REFA或REFB/REFB对 输出偏斜是指在相同的电压和温度条件下，任何两条路径之间的差异。 时序图 tCLK CLK DIFFERENTIAL tPECL 80% LVPECL tRP tFP 图3. LVPECL时序，差分 图2. CLK/CLK至时钟输出时序，M分频器 = 1 Rev. A | Page 7 of 48 10011-003 tCMOS 10011-002 20% AD9525 时钟输出绝对时间抖动(使用外部122.88 MHZ VCXO的时钟产生) 表11. 参数 LVPECL输出绝对时间抖动 FOUT = 122.88 MHz FOUT = 61.44 MHz 最小值 典型值 最大值 107 69 108 107 单位 fs rms fs rms fs rms fs rms 测试条件/注释 应用示例基于使用外部122.88 MHz VCXO(Crystek CVHD-950)的典型设置；参考 = 122.88 MHz；R分 频器 = 1；LBW = 40 Hz 积分带宽 = 1 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz 积分带宽 = 1 kHz至20 MHz 积分带宽 = 12 kHz至20 MHz 时钟输出绝对时间抖动(使用外部1475 MHZ VCO的时钟产生) 表12. 参数 LVPECL输出绝对时间抖动 FOUT = 1474.56 MHz 参考边带杂散 FOUT = 245.76 MHz 参考边带杂散 最小值 典型值 最大值 99 77 74 68 −93 104 87 75 −98 单位 fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms dBc 测试条件/注释 应用示例基于使用外部1475 MHz VCO(Bowei Model MVCO-1475)的典型设置；参考 = 122.88 MHz；R分频 器 = 1；PLL LBW = 18 kHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽 = 10 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz 表13. 参数 LVPECL输出绝对时间抖动 FOUT = 1474.56 MHz 参考边带杂散 FOUT = 245.76 MHz 参考边带杂散 最小值 典型值 最大值 72 40 33 28 −94 83 61 46 −93 单位 fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms dBc Rev. A | Page 8 of 48 测试条件/注释 应用示例基于使用外部1475 MHz VCO(Z-Communications CRO1474-LF)的典型设置；参考 = 122.88 MHz； R分频器 = 1；PLL LBW = 8 kHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽 = 10 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz AD9525 时钟输出绝对时间抖动(使用外部2.05 GHZ VCO的时钟产生) 表14. 参数 LVPECL输出绝对时间抖动 FOUT = 2048.867 MHz 参考边带杂散 最小值 典型值 最大值 单位 19 21 87 −105 fs rms fs rms fs rms dBc 测试条件/注释 应用示例基于使用外部2.05 GHz VCO(Bowei Model MVCO-2050A)的典型设置；参考 = 122.054215 MHz； R分频器 = 12；PLL LBW = 5 kHz 积分带宽= 200 kHz至5 MHz 积分带宽= 200 kHz至10 MHz 积分带宽= 12 kHz至20 MHz ±10.671MHz 时钟输出绝对时间抖动(使用外部3 GHZ VCO的时钟产生) 表15. 参数 LVPECL输出绝对时间抖动 FOUT = 2949.12 MHz; PLL LBW = 7 kHz 参考边带杂散 FOUT = 1474.56 MHz; PLL LBW = 7 kHz 参考边带杂散 FOUT = 491.52 MHz; PLL LBW = 7 kHz 参考边带杂散 最小值 典型值 63 38 34 28 −99 62 36 31 25 −100 78 60 44 33 −96 最大值 单位 fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms fs rms dBc 测试条件/注释 应用示例基于使用外部2950 MHz VCO (Z-Communications Model CRO-2950)的 典型设置；参考 = 122.88 MHz；R分频器 = 1 积分带宽= 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽= 10 kHz至40 MHz 积分带宽= 12 kHz至20 MHz ±122.88 MHz 积分带宽= 1 kHz至100 MHz 积分带宽= 10 kHz至100 MHz 积分带宽= 10 kHz至40 MHz 积分带宽= 12 kHz至20 MHz ±122.88 MHz 积分带宽= 1 kHz至100 MHz 积分带宽= 10 kHz至100 MHz 积分带宽= 10 kHz至40 MHz 积分带宽= 12 k ±122.88 MHz 时钟输出附加相位噪声(仅分配；时钟输入到分配输出，包括VCO分频器) 表16. 参数 CLK至LVPECL加性相位噪声 CLK = 2949.12 MHz, FOUT = 2949.12 MHz 分频比 = 1 110 Hz偏移 1100 Hz偏移 11 kHz偏移 110 kHz偏移 1100 kHz偏移 8800 kHz偏移 11 MHz偏移 110 MHz偏移 1100 MHz偏移 最小值 典型值 −112 −122 −133 −141 −146 −148 −148 −149 −151 最大值 单位 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. A | Page 9 of 48 测试条件/注释 仅分配部分；不包括PLL和VCO AD9525 参数 CLK = 1474.56 MHz, FOUT = 1474.56 MHz 分频比 = 1 110 Hz偏移 1100 Hz偏移 11 kHz偏移 110 kHz偏移 1100 kHz偏移 8800 kHz偏移 11 MHz偏移 110 MHz偏移 CLK = 122.88 MHz, FOUT = 122.88 MHz 分频比 = 1 110 Hz偏移 1100 Hz偏移 11 kHz偏移 110 kHz偏移 1100 kHz偏移 800 kHz偏移 11 MHz偏移 110 MHz偏移 最小值 典型值 最大值 单位 −114 −125 −134 −144 −149 −151 −151 −154 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −134 −145 −153 −159 −161 −161 −161 −161 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 测试条件/注释 PD, RESET和REF_SEL引脚 表17. 参数 输入特性 逻辑1电压 逻辑0电压 逻辑1电流 逻辑0电流PD、RESET 逻辑0电流REF_SEL 电容 复位时序 低电平脉冲宽度 RESET 无活动到启动寄存器编程 最小值 典型值 最大值 单位 2.0 0.8 1 −112 1 2 V V µA µA µA pF 50 100 ns ns 最小值 典型值 最大值 单位 2.7 V V 测试条件/注释 负值表示内部上拉电阻导致电流流出AD9525 STATUS和REF_MON引脚 表18. 参数 输出特性 输出高电压VOH 输出低电压VOL 最大反转率 0.4 200 MHz Rev. A | Page 10 of 48 测试条件/注释 1 mA输出负载 适用于多路复用器设置为任意分频器或计数器输 出，或者设置为PFD升/降脉冲时；通常仅在调试 模式下使用；注意：当任一引脚反转时，杂散可 能耦合到输出 AD9525 串行控制端口 表19. 参数 CS (输入) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SCLK(输入) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SDIO(用作输入时) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SDIO、SDO(输出) 输出逻辑1电压 输出逻辑0电压 定时 时钟速率(SCLK, 1/tSCLK) 高电平脉冲宽度，tHIGH 低电平脉冲宽度，tLOW SDIO至SCLK建立时间，tDS SCLK至SDIO保持时间，tDH SCLK至有效SDIO和SDO时间，tDV CS 至SCLK建立和保持时间，tS、tH CS 最短脉冲宽度(高电平)，tPWH 最小值 典型值 最大值 单位 2.0 0.8 2.5 −112 2 V V µA µA pF 测试条件/注释 CS 内置一个30 kΩ上拉电阻 负值表示内部上拉电阻导致电流流出AD9525 SCLK内置一个30 kΩ上拉电阻 2.0 0.8 112 1 2 2.0 0.8 10 20 2 V V µA µA pF V V nA nA pF 1 mA负载电流 2.7 0.4 31 16 16 2 1.1 12 2 3.6 V V MHz ns ns ns ns ns ns ns Rev. A | Page 11 of 48 AD9525 绝对最大额定值 表20. 参数 VDD3至GND VDD_CP, CP至GND REFA, REFA, REFB, REFB, REFC至GND OUT_RSET至GND CP_RSET至GND CLKIN, CLKIN至GND CLKIN至 CLKIN SCLK, SDIO, SDO, CS至GND OUT0, OUT0, OUT1, OUT1, OUT2, OUT2, OUT3, OUT3, OUT4, OUT4, OUT5, OUT5, OUT6, OUT6, OUT7, OUT7, SYNC_OUT, SYNC_OUT至GND RESET, PD, STATUS, REF_MON至GND 结温1 存储温度范围 引脚温度(10秒) 1 θJA见表21。 额定值 −0.3 V至+3.6 V −0.3 V至+5.8 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V −1.2 V至+1.2 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 热阻 表21. 热阻(仿真) 封装类型 48引脚 LFCSP −0.3 V至VDD3 + 0.3 V 150°C −65°C至+150°C 300°C 1 2 3 4 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 27.3 23.9 21.4 θJC1, 3 2.1 θJB1, 4 14.7 ΨJT1,2 0.2 0.3 0.4 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 51-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照MIL-Std 883、方法1012.1。 按照JEDEC JESD51-8(静止空气)。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. A | Page 12 of 48 AD9525 48 47 46 45 44 43 42 41 40 39 38 37 OUT2 OUT2 VDD3 OUT3 OUT3 OUT4 OUT4 VDD3 OUT5 OUT5 OUT6 OUT6 引脚配置和功能描述 AD9525 TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 VDD3 OUT7 OUT7 REF_MON VDD3 SYNC_OUT SYNC_OUT GND SDO SDIO SCLK CS NOTES 1. THE EXPOSED PAD IS A GROUND CONNECTION ON THE CHIP THAT MUST BE SOLDERED TO THE ANALOG GROUND OF THE PCB TO ENSURE PROPER FUNCTIONALITY AND HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS. 10011-004 VDD_CP CP GND CP_RSET REFA REFA GND VDD3 REFB REFB PD RESET 13 14 15 16 17 18 19 20 21 22 23 24 OUT1 1 OUT1 2 VDD3 3 OUT0 4 OUT0 5 OUT_RSET 6 CLKIN 7 CLKIN 8 VDD3 9 STATUS 10 REFC 11 REF_SEL 12 图4. 引脚配置 表22. 引脚功能描述 引脚编号 1 2 3 4 5 6 7 8 引脚名称 OUT1 OUT1 VDD3 OUT0 OUT0 OUT_RSET CLKIN CLKIN 类型 O O P O O O I I 9 10 11 12 13 14 15 16 VDD3 STATUS REFC REF_SEL VDD_CP CP GND CP_RSET P O I I P O GND O 17 18 19 20 21 22 23 24 25 26 27 REFA REFA GND VDD3 REFB REFB PD RESET CS SCLK SDIO I I GND P I I I I I I I 描述 LVPECL互补输出1。 LVPECL输出1。 通道OUT0和通道OUT1的3.3 V电源。 LVPECL互补输出0。 LVPECL输出0。 时钟分配电流设置电阻。应将一个4.12 kΩ电阻连接在此引脚与GND之间。 此引脚与CLKIN一起构成时钟分配部分的差分输入。 此引脚与CLKIN一起构成时钟分配部分的差分输入。如果将单端输入连接到CLKIN引脚，应在CLKIN 与地之间连接一个0.1 µF旁路电容。 CLK输入、M分频器和输出分配的3.3 V电源。 锁定检测和其它状态信号。 参考时钟输入C。此引脚是PLL参考的CMOS输入。 参考输入选择。逻辑高电平 = REFB。此引脚没有内置上拉或下拉电阻。 电荷泵(CP)的电源。VDD3 < VDD_CP < 5.0 V。如果不使用PLL，VDD_CP仍须连接到3.3 V。 电荷泵(输出)。此引脚连接到外部环路滤波器。如果不使用PLL，此引脚可以不连接。 电荷泵VDD_CP电源的地。连接到地。 电荷泵电流设置电阻。应将一个5.1 kΩ电阻连接在此引脚与GND之间。如果不使用PLL，则无需连接 该电阻。 参考时钟输入A。此引脚与REFA一起构成PLL参考的差分输入。 参考时钟输入A。此引脚与REFA一起构成PLL参考的差分输入。 PLL电源的地。连接到地。 PLL的3.3 V电源。 参考时钟输入B。此引脚与REFB一起构成PLL参考的差分输入。 参考时钟输入B。此引脚与REFB一起构成PLL参考的差分输入。 芯片关断引脚，低电平有效。此引脚内置一个30 kΩ上拉电阻。 芯片复位，低电平有效。此引脚内置一个30 kΩ上拉电阻。 串行控制端口片选；低电平有效。此引脚内置一个30 kΩ上拉电阻。 串行控制端口时钟信号。此引脚内置一个30 kΩ下拉电阻。 串行控制端口双向串行数据输入/输出。 Rev. A | Page 13 of 48 AD9525 引脚编号 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 EP 引脚名称 SDO GND SYNC_OUT SYNC_OUT VDD3 REF_MON OUT7 OUT7 VDD3 OUT6 OUT6 OUT5 OUT5 VDD3 OUT4 OUT4 OUT3 OUT3 VDD3 OUT2 OUT2 EP, GND 类型 I GND O O P O O O P O O O O P O O O O P O O GND 描述 串行控制端口单向串行数据输出。 连接到地。 可编程同步信号的LVPECL互补输出。 可编程同步信号的LVPECL输出。 SYNC_OUT驱动器的电源。 参考监控器(输出)。此引脚具有多个可选输出。 LVPECL互补输出7。 LVPECL输出7。 通道OUT6和通道OUT7的3.3 V电源。 LVPECL互补输出6。 LVPECL输出6。 LVPECL互补输出5。 LVPECL输出5。 通道OUT4和通道OUT5的3.3 V电源。 LVPECL互补输出4 LVPECL输出4。 LVPECL互补输出3。 LVPECL输出3。 通道OUT2和通道OUT3的3.3 V电源。 LVPECL互补输出2。 LVPECL输出2。 裸露焊盘。裸露焊盘是芯片上的接地连接，必须焊接到PCB模拟地，以确保正常工作和散热， 并获得噪声和机械强度方面的好处。 Rev. A | Page 14 of 48 AD9525 典型性能参数 6 CURRENT FROM CP PIN (mA) 5 PUMP UP PUMP DOWN 4 1 3 2 1 2 VOLTAGE ON CP PIN (V) 3 4 CH1 500mV Ω 图5. 电荷泵特性(VDD_CP = 3.3 V) DIFFERENTIAL VOLTAGE SWING (V p-p) CURRENT FROM CP PIN (mA) 40.0mV 2.5 5 PUMP UP PUMP DOWN 4 3 2 1 1 2 3 4 5 6 –218.0 –218.5 –219.0 –219.5 –220.0 –220.5 –221.0 –221.5 0.4 0.6 0.8 1.0 SLEW RATE OF REFA (V/ns) 1.2 10011-007 –222.0 0.2 780mV p-p 1.9 1.7 600mV p-p 1.5 1.3 400mV p-p 1.1 0.9 0.7 0 500 1000 1500 2000 2500 图9. LVPECL差分电压摆幅与频率的关系 –217.5 0 960mV p-p 2.1 FREQUENCY (MHz) 图6. 电荷泵特性(VDD_CP = 5.0 V) –222.5 2.3 0.5 10011-006 0 VOLTAGE ON CP PIN (V) PLL FIGURE OF MERIT (dBc/Hz) A CH1 图8. LVPECL输出(差分，122.88 MHz) 6 0 2.5ns/DIV 40.0GS/s 10011-008 0 图7. PLL品质因数(FOM)与压摆率(REFA时)的关系 Rev. A | Page 15 of 48 3000 10011-009 0 10011-005 1 AD9525 –80 –20 –90 –40 1: 2: 3: 4: 5: 6: 7: –30 –50 –60 –120 –130 –140 –90 –100 2 –120 –130 –150 3 –160 –170 –180 100 图10. 附加(残余)相位噪声，CLK至LVPECL (122.88 MHz)，1分频 –30 –40 –100 –50 –60 –110 –70 –80 PHASE NOISE (dBc) –90 –140 –150 –160 100 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 图11. 附加(残余)相位噪声，CLK至LVPECL (1500 MHz)，1分频 –110 –120 –40 –50 –60 1kHz, –103.4dBc/Hz 10kHz, –109.2dBc/Hz 100kHz, –130.6dBc/Hz 800kHz, –147.3dBc/Hz 1MHz, –148.5dBc/Hz 10MHz, –152.9dBc/Hz 100MHz, –154.4dBc/Hz 10k 100k 1M PHASE NOISE (dBc) 2 3 NOISE: ANALYSIS RANGE X: START 1kHz STOP 100MHz INTG NOISE: –63.7dBc/100MHz RMS NOISE: 919.9µRAD 52.7mdeg RMS JITTER: 99.3fsec –180 100 1k 10k 100k –70 –90 –100 1kHz, –136.9dBc/Hz 10kHz, –150.3dBc/Hz 100kHz, –156.4dBc/Hz 800kHz, –161.1dBc/Hz 1MHz, –160.9dBc/Hz 10MHz, –161.7dBc/Hz 100MHz, –161.8dBc/Hz –120 –130 1 5 2 –160 6 3 –170 10M 100M FREQUENCY (Hz) 图12. 相位噪声(绝对)，外部VCO(Bowei Model MVCO-1475， 1474.56 MHz)；PFD = 122.88 MHz；LBW = 18 kHz； LVPECL输出 = 1474.56 MHz 100M –110 –150 7 4 1M 10M NOISE: ANALYSIS RANGE X: START 12kHz STOP 20MHz INTG NOISE: –88.6dBc/20.0MHz RMS NOISE: 52.8µRAD 3.0mdeg RMS JITTER: 68.4fsec –80 –140 5 –180 100 10011-012 –130 1: 2: 3: 4: 5: 6: 7: –60 1 –120 –170 1k –50 –90 –110 7 6 RMS NOISE: 575.9µRAD 33.0mdeg RMS JITTER: 62.2fsec –40 –100 –160 5 4 –30 –80 –150 2 –130 3 –140 NOISE: –150 ANALYSIS RANGE X: START 1kHz STOP 100MHz –160 INTG NOISE: –67.8dBc/100MHz 图14. 相位噪声(绝对)，外部VCO (Z-Communications Model CRO-2950，2949.12 MHz)； PFD = 122.88 MHz；LBW = 8 kHz；LVPECL输出 = 1474.56 MHz –70 –140 1 –20 1: 2: 3: 4: 5: 6: 7: 100M FREQUENCY (Hz) –20 –30 10M 1: 1kHz, –109.3936dBc/Hz 2: 10kHz, –113.5616dBc/Hz 3: 100kHz, –143.3042dBc/Hz 4: 800kHz, –150.5212dBc/Hz 5: 1MHz, –150.7666dBc/Hz 6: 10MHz, –152.9127dBc/Hz 7: 100MHz, –156.0506 dBc/Hz –180 100 10011-011 10 1M –90 –100 –170 –170 100k 图13. 相位噪声(绝对)，外部VCO (Z-Communications Model CRO-2950，2949.12 MHz)； PFD = 122.88 MHz；LBW = 8 kHz；LVPECL输出 = 2949.12 MHz –20 –130 10k 6 FREQUENCY (Hz) –80 –120 1k 7 4 1k 10k 100k FREQUENCY (Hz) 4 1M 7 6 10M 10011-014 20M 10011-010 10M 1M 100k 10k 1k 100 10 –170 5 NOISE: ANALYSIS RANGE X: START 1kHz STOP 100MHz INTG NOISE: –59.5dBc/100MHz RMS NOISE: 1.5mRAD 86.2mdeg RMS JITTER: 81.2fsec –160 FREQUENCY (Hz) PHASE NOISE (dBc) 1 –110 –140 –150 PHASE NOISE (dBc) –70 –80 10011-013 –110 10011-112 PHASE NOISE (dBc) PHASE NOISE (dBc) –100 1kHz, –96.0dBc/Hz 10kHz, –106.3dBc/Hz 100kHz, –137.2dBc/Hz 800kHz, –144.5dBc/Hz 1MHz, –144.6dBc/Hz 10MHz, –147.7dBc/Hz 100MHz, –152.4dBc/Hz 图15. 相位噪声(绝对)，外部VCXO(Crystek CVHD-950，122.88 MHz)； 参考 = 122.88 MHz；R分频器 = 1；L BW = 40 Hz；LVPECL输出 = 122.88 MHz Rev. A | Page 16 of 48 AD9525 –20 –20 1: 2: 3: 4: 5: 6: 7: –30 –40 –50 –60 –90 –100 1 2 –110 –120 –130 –140 –150 –160 –170 PHASE NOISE (dBc) –70 –80 3 5 NOISE: ANALYSIS RANGE X: START 1kHz STOP 100MHz INTG NOISE: –62.1dBc/19.7MHz RMS NOISE: 1.1µRAD 63.6mdeg RMS JITTER: 86.2fsec –180 100 1k 10k 100k 7 4 –70 –80 –90 –100 1 –110 –120 2 –130 –140 –150 –160 6 5 3 4 7 6 –170 1M 10M FREQUENCY (Hz) 图16. 相位噪声(绝对)，外部2.05 GHz VCO (Bowei Model MVCO-2050A，2050 MHz)； 参考 = 122.054215 MHz；R分频器 = 12 100M –180 100 10011-015 PHASE NOISE (dBc) –50 –60 1kHz, –85.0dBc/Hz 10kHz, –99.3dBc/Hz 100kHz, –123.0dBc/Hz 800kHz, –140.7dBc/Hz 1MHz, –142.0dBc/Hz 10MHz, –149.0dBc/Hz 100MHz, –153.3dBc/Hz 1k 10k 100k FREQUENCY (Hz) 1M 10M 100M 10011-017 –30 –40 图17. 相位噪声(绝对)，外部VCO (Z-Communications CRO1474-LF，1474.56 MHz)； PFD = 122.88 MHz；LBW = 15 kHz；LVPECL输出 = 1474.56 MHz Rev. A | Page 17 of 48 AD9525 术语 相位抖动和相位噪声 理想情况下，在正弦波的每个周期，相位都会随着时间从 0°连续均匀地变化到360°。不过，实际信号的相位随时间 的变化与理想情况会有一定的偏差，这种现象称为相位抖 动。导致相位抖动的原因有许多，其中一个主要原因是随 机噪声，其统计特征为高斯(正态)分布。 这种相位抖动导致正弦波能量在频域中扩散，产生连续的 功率频谱。通常将该功率频谱报告为相对于正弦波(载波) 的给定频率偏移下的一系列值，其单位为dBc/Hz。该值是 1 Hz带宽内包含的功率与载波频率时的功率之比(用dB表示)。 对于每次测量，还会给出相对于载波频率的偏移。 对一定偏移频率区间(例如10 kHz到10 MHz)内所含的总功 率进行积分很有意义。这称为该频率偏移区间内的积分相 位噪声，它与该偏移频率区间内的相位噪声所引起的时间 抖动直接相关。 相位噪声对ADC、DAC和RF混频器的性能有不利影响。虽 然影响方式不同，但它会降低转换器和混频器可实现的动 态范围。 时间抖动 相位噪声是一种频域现象。在时域内，该效应表现为时间 抖动。观察正弦波时，连续过零的时间并不固定。方波 中，时间抖动表现为边沿偏离其理想(规则)的出现时间。 这两种情况下，实际时序与理想时序的偏差即为时间抖 动。这些偏差是随机的，因此用均方根(rms)秒或高斯分布 的1 Σ来规定时间抖动。 出现在DAC或ADC采样时钟上的时间抖动会降低转换器的 信噪比(SNR)和动态范围。抖动最低的采样时钟可使给定 转换器发挥最高性能。 附加相位噪声 附加相位噪声指可归因于受测设备或子系统的相位噪声量。 所有外部振荡器或时钟源的相位抖动都会被扣除。这样， 当器件结合不同的振荡器和时钟源使用时，就可以预测器 件对系统总相位噪声的影响程度。各元件都会贡献一定的 相位噪声，但在许多情况下，某个元件的相位噪声占居系 统总相位噪声的主要部分。当有多个相位噪声源时，总相 位噪声等于各噪声源的平方和的平方根。 附加时间抖动 附加时间抖动指可归因于受测设备或子系统的时间抖动 量。所有外部振荡器或时钟源的时间抖动都会被扣除。这 样，当器件结合不同的振荡器和时钟源使用时，就可以预 测器件对系统总时间抖动的影响程度。各元件都会贡献一 定的时间抖动，但在许多情况下，外部振荡器和时钟源的 时间抖动占居系统时间抖动的主要部分。 Rev. A | Page 18 of 48 AD9525 详细框图 REF_SEL CP VDD_CP CP_RSET CLKIN CLKIN AD9525 REFA REFA REFB REFB REFC NINE DIFFERENTIAL OUTPUTS LVPECL ÷RA 1, 2, 3... 32 ÷RB 1, 2, 3... 32 PFD ÷RC 1, 2, 3... 127 SYNC GENERATION CHARGE PUMP ÷M 1, 2, 3, 4, 5, 6 ÷S SYNC_OUT SYNC_OUT OUT7 OUT7 OUT6 OUT6 OUT5 OUT5 SDIO OUT4 SDO CS OUT3 OUT3 ÷N RESET OUT2 ÷B 1, 2, 3... 32 PD STATUS OUT4 CONTROL INTERFACE (SPI) STATUS MONITOR OUT2 OUT1 ÷P 1, 2, 3, 4, 5, 6 OUT1 OUT0 OUT0 10011-018 SCLK REF_MON 图18. 详细框图 Rev. A | Page 19 of 48 AD9525 工作原理 AD9525 PLL可用于从提供的参考频率产生时钟频率，此外， PLL可以用来清除高噪声参考的抖动和相位噪声。PLL参数 和环路动态特性的确切选择取决于具体应用。AD9525 PLL 十分灵活且具深度，因而可以定制该器件以用于许多不同 的应用和信号环境。 AD9525内置一个片内PLL模块，它可以结合外部VCO或 VCXO使用，构成一个完整的锁相环。PLL需要一个外部 环路滤波器，它通常由少量电容和电阻组成。环路滤波器 的配置和元件有助于建立PLL的带宽并确保其稳定性。外 部环路滤波器必须连接在CP与VCO/VCXO的调谐引脚之间。 该环路滤波器决定环路带宽和PLL的稳定性。针对所用的 VCO/VCXO，务必选择正确的PFD极性。 通过关断PLL并将CLKIN和CLKIN用作输入，也可以将 AD9525配置为时钟分配模式。M分频器可用来将输入频率 分频至各路LVPECL输出(共8路)需要的输出频率。 PLL配置 PLL配置是通过R分频器、N分频器、PFD极性和电荷泵电 流的各种设置来完成。这些设置和环路滤波器的组合决定 PLL环路带宽和PLL稳定性。这些设置通过可编程寄存器设 置以及外部环路滤波器的设置进行管理。 成功的PLL运作和满意的PLL环路性能高度依赖于PLL设置 的正确配置，而外部环路滤波器的设计对于PLL的正常工 作至关重要。 ADIsimCLK™是一款免费程序，可帮助设计和探索AD9525 的能力和特性，包括PLL环路滤波器的设计。ADIsimCLK 1.2版中的AD9516模型也可以用于AD9525环路滤波器的建 模，请访问：www.analog.com/clocks。 鉴频鉴相器(PFD) PFD接受R分频器和N分频器的输入，产生与二者的相位和 频率差成比例的输出。PFD内置一个可编程延迟元件，用 来控制防反冲脉冲的宽度。此脉冲可确保PFD传递函数中 无死区，并使相位噪声和参考杂散最小。防反冲脉冲宽度 由寄存器0x010[1:0]设置。 电荷泵(CP) 电荷泵由PFD控制。PFD监控其两路输入之间的相位和频 率关系，并告知电荷泵补充或移除电荷，从而给积分节点 (环路滤波器的一部分)充电或放电。经过积分和滤波的电 荷泵电流转化为电压，驱动外部VCO的调谐节点，以便提 高或降低VCO频率。电荷泵可以设置为高阻抗模式(支持 保持工作)、正常工作模式(尝试锁定PLL环路)、充电或放 电模式(测试模式)。电荷泵电流可以分8步编程。电荷泵电 流LSB的确切值由标称值为5.1 kΩ的CPRSET电阻设置。实际 LSB电流可以通过下式计算：CP_LSB = 3.06/CPRSET。 PLL外部环路滤波器 图19显示了一个用于PLL的外部环路滤波器示例。环路滤 波器必须针对所需的每种PLL配置进行计算。元件值取决 于VCO频率、KVCO、PFD频率、电荷泵电流、所需的环路 带宽以及所需的相位裕量。环路滤波器影响相位噪声、环 路建立时间和环路稳定性。要了解环路滤波器设计，关于 PLL理论的基本知识是必不可少的。ADIsimCLK可以帮助 用户根据应用要求计算环路滤波器。 PLL参考输入 AD9525具有两个全差分PLL参考输入电路。差分输入为自 偏置，输入信号可以轻松进行交流耦合。PLL的所有参考 输入在默认情况下均关闭。两端的自偏置电平略微偏移， 以防输入缓冲器在参考交流耦合且较慢或丢失时发生震 颤。输入偏移提高驱动器需要提供的电压摆幅，以消除偏 移的影响。参考输入的输入频率范围和共模电压见表4的 规定。 PLL关断时，参考输入接收器也关断。可以直流耦合到这 些输入。如果以单端信号驱动差分参考输入，则未使用端 (REFA或REFB)应通过适当的电容去耦到无噪声地。 AD9525提供第三个单端CMOS参考输入，称为REFC。 必须注意一项重要的限制条件，即PFD支持的最大频率。 PFD的最大输入频率是防反冲脉冲设置的函数，参见表7中 鉴频鉴相器(PFD)参数的规定。 Rev. A | Page 20 of 48 AD9525 参考切换 M分频器 AD9525支持两路独立的差分参考输入。手动切换通过寄存 器0x01A或使用REF_SEL引脚在这些输入之间进行。该特 性支持需要备用参考的网络和其它应用。 M分频器提供分频比为1、2、3、4、5或6的固定分频(FD) 功能。 手动切换要求目标参考输入上存在一个时钟，或者禁用切 换去毛刺特性(寄存器0x01A[4])。 M计数器的最大输入频率反映在表6规定的最大CLKIN输入 频率中。 参考分频器R M分频器提供CLKIN输入、N反馈分频器与时钟分配输出 通道之间的分频功能。 参考输入被送至其相应的分频器R。R可以设为1到32的任 意值(R = 0和R = 1时，分频比均为1)。 也可以将M分频器设置为静态，这在唯一需要的输出频率 就是CLK输入频率的应用中很有用。 分频比由RLOW和RHIGH的值设置。将旁路位置1可以旁路分 频器(相当于1分频，分频器电路关断)。 P分频器 对于各R分频器，频率分频比(RX)由RLOW和RHIGH的值设置 (各值均为4位，表示十进制0到15)，其中： 低电平周期数 = RLOW + 1 高电平周期数 = RHIGH + 1 高电平和低电平周期数是指当前送至R输入端的时钟信号 的周期数。 当分频器被旁路时，RX = 1。 其它情况下，RX = (RHIGH + 1) + (RLOW + 1) = RHIGH + RLOW + 2。因 此，各参考分频器的分频比可以是1到32范围内的任何整数。 R分频器的输出通过一个多路复用器，以选择PFD输入端 的参考之一。施加于PFD的频率不得超过最大容许频率， 最大容许频率取决于防反冲脉冲设置(见表7)。 R分频器本身可以复位。利用R和B计数器共享的复位位， 也可以复位R分频器。此复位位不会自清0。 P分频器提供分频比为1、2、3、4、5或6的固定分频(FD) 功能。 P计数器的最大输入频率反映在表6规定的最大CLKIN输入 频率中。 B分频器 B分频器提供分频比为1、2、3、…或32的固定分频(FD) 功能。 B计数器的最大输入频率约为1500 MHz，见表7的规定。这 是预分频器输入频率(外部VCO或CLKIN)除以P和M计数器 的结果。例如，如果VCO频率大于1500 MHz，则不支持M = 1和P = 1模式，因为输入B分频器的频率太高。 分频比由BLOW和BHIGH的值设置。将旁路位置1可以旁路分 频器(相当于1分频，分频器电路关断)。 频率分频比BX由BLOW和BHIGH的值设置(各值均为4位，表示 十进制0到15)，其中： REFC路径中的R分频器具有1到127范围内可编程的分频比。 低电平周期数 = BLOW + 1 VCO/VCXO、M和N反馈分频器 高电平周期数 = BHIGH + 1 反馈分频是M分频器与N分频器的乘积。N分频器由一个 预分频器(P)和一个B分频器组合而成。 fVCO = (fREF/R) × N × M 其中： M =1, 2, 3, 4, 5,或 6. N = (P × B). P =1, 2, 3, 4, 5,或 6. B = 1, 2, 3, …或 32. 高电平和低电平周期数是指当前送至B分频器输入端的时 钟信号的周期数。 当分频器被旁路时，BX = 1。 其它情况下，BX = (BHIGH + 1) + (BLOW + 1) = BHIGH + BLOW + 2。 虽然一般不需要手动复位，但B计数器有自己的复位位。 注意，此复位位不会自清0。 Rev. A | Page 21 of 48 AD9525 数字锁定检测(DLD) VCO CLKIN 50Ω CLKIN R2 CP R1 C3 C2 C1 AD9525 1VCO MANUFACTURERS RECOMMEND EITHER A T OR PI ATTENUATOR TO PREVENT VCO PULLING. REFER TO MANUFACTURER’S RECOMMENDATION 图19. CLKIN配置为单端VCO CMOS VCXO 只有在可编程数量的连续PFD周期内，时间差一直小于锁 定检测阈值，才会指示锁定。此后锁定检测电路将继续指 示锁定，直到后续一个周期内的时间差大于解锁阈值。为 使锁定检测正常工作，PFD频率的周期必须大于解锁阈 值。锁定要求的连续PFD周期数是可编程的(寄存器0x018 [6:5])。 注意，在某些低环路带宽(