3.5 GSPS直接数字频率合成器，
内置12位数模转换器
AD9914
产品特性
1.8 V/3.3 V电源供电
3.5 GSPS内部时钟速度
软件/硬件控制的断电功能
集成12位DAC
88引脚LFCSP封装
频率调谐分辨率：190 pHz
PLL REF CLK乘法器
16位相位调谐分辨率
相位调制功能
12位幅度调整
幅度调制功能
可编程模数
应用
自动线性和非线性频率扫描能力
LO捷变频率合成
32位并行数据路径接口
可编程时钟发生器
8种频率/相位配置
雷达和扫描系统的FM线性调频源
相位噪声：−128 dBc/Hz(1396 MHz时偏移频率为1kHz)
测试与测量设备
宽带SFDR < −50 dBc
声光设备驱动器
串行或并行I/O控制
极化调制器
快速跳频
功能框图
HIGH SPEED PARALLEL
MODULATION
PORT
LINEAR
SWEEP
BLOCK
3.5GSPS DDS CORE
REF CLK
MULTIPLIER
TIMING AND CONTROL
SERIAL OR PARALLEL
DATA PORT
12-BIT DAC
10836-001
AD9914
图1.
Rev. A
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的最新英文版数据手册。
AD9914
目录
特性..................................................................................................... 1
DDS内核 ..................................................................................... 19
应用..................................................................................................... 1
12位DAC输出............................................................................ 20
功能框图 ............................................................................................ 1
DAC校准输出............................................................................ 20
修订历史 ............................................................................................ 2
重构滤波器 ................................................................................ 20
概述..................................................................................................... 3
时钟输入(REF_CLK/REF_CLK) ............................................ 21
技术规格 ............................................................................................ 4
PLL锁定指令.............................................................................. 22
直流规格....................................................................................... 4
输出幅度键控(OSK)................................................................. 22
交流规格....................................................................................... 5
数字斜坡发生器(DRG) ........................................................... 23
绝对最大额定值............................................................................... 8
省电控制..................................................................................... 27
热性能 ........................................................................................... 8
编程和功能引脚............................................................................. 28
ESD警告........................................................................................ 8
串行编程 .......................................................................................... 31
引脚配置和功能描述 ...................................................................... 9
控制接口——串行I/O.............................................................. 31
典型性能参数 ................................................................................. 12
通用串行I/O操作...................................................................... 31
等效电路 .......................................................................................... 16
指令字节..................................................................................... 31
工作原理 .......................................................................................... 17
串行I/O端口引脚功能描述 .................................................... 31
单频调制模式 17
串行I/O时序图 .......................................................................... 32
Profile调制模式 ......................................................................... 17
MSB/LSB传输 ............................................................................ 32
数字斜坡调制模式 ................................................................... 17
并行编程(8/16位)........................................................................... 33
并行数据端口调制模式 .......................................................... 17
寄存器图和位功能描述................................................................ 34
可编程调制模式........................................................................ 17
寄存器位功能描述 ................................................................... 39
模式优先级 ................................................................................ 18
外形尺寸 .......................................................................................... 45
功能框图详解 ................................................................................. 19
订购指南..................................................................................... 45
修订历史
2012年8月—修订版0至修订版A
更改“产品特性”部分....................................................................... 1
差分输入电压单位从mV p-p更改为V p-p................................. 4
更改表14 .......................................................................................... 34
更改表16 .......................................................................................... 40
更改表28 .......................................................................................... 44
更新“外形尺寸”.............................................................................. 45
2012年7月—修订版0：初始版
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AD9914
概述
AD9914是一款带12位DAC的直接数字频率合成器(DDS)。
性扫描模式下工作，可产生频率、相位或幅度的线性扫描
该器件采用先进的DDS技术，连同高速、高性能数模转换
波形。AD9914包含一个高速32位并行数据输入端口，可支
器，构成数字可编程的完整高频合成器，能够产生高达
持极性调制方案的高数据率以及相位、频率和幅度调谐字
1.4 GHz的频率捷变模拟输出正弦波。AD9914具有快速跳频和
的快速编程。
精密调谐分辨率(64位采用可编程模数模式)。这款器件还
AD9914可在扩展的工业温度范围内工作(请参考“绝对最大
实现了快速相位与幅度跳跃功能。频率调谐和控制字通过
额定值”部分)。
串行或并行I/O端口载入AD9914。它还支持在用户定义线
AD9914
OUTPUT
SHIFT
KEYING
OSK
DRCTL
DRHOLD
2
DIGITAL
RAMP
GENERATOR
DROVER
3
PS[2:0]
I/O_UPDATE
32
INTERNAL
PROGRAMMING
REGISTERS
DDS
AMPLITUDE (A)
PHASE (θ)
DATA
ROUTE
FREQUENCY (ω)
AND
PARTITION
CONTROL
A
DAC_RSET
Acos (ωt + θ)
DAC
12-BIT
θ
ω
Asin (ωt + θ)
AOUT
AOUT
CLOCK
SYSCLK
INTERNAL CLOCK TIMING
AND CONTROL
REF_CLK
REF_CLK
PLL
D0 TO D31
F0 TO F3
4
POWERDOWN
CONTROL
MULTICHIP
SYNCHRONIZATION
图2. 详细框图
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10836-002
MASTER_RESET
LOOP_FILTER
SYNC_IN
SYNC_OUT
EXT_PWR_DWN
SYNC_CLK
AD9914
技术规格
直流规格
除非另有说明，AVDD (1.8V)和DVDD (1.8V) = 1.8 V ± 5%，AVDD (3.3V)和DVDD_I/O (3.3V) = 3.3 V ± 5%，TA = 25°C，
RSET = 3.3 kΩ，IOUT = 20 mA，外部参考时钟频率 = 3.5 GHz，旁路参考时钟(REF CLK)乘法器。
表1.
参数
最小值 典型值 最大值
单位
测试条件/注释
电源电压
DVDD_I/O
DVDD
AVDD (3.3V)
3.135
1.71
3.135
3.30
1.80
3.30
3.465
1.89
3.465
V
V
V
1.71
1.80
1.89
V
20
433
640
mA
mA
mA
178
mA
引脚 16、引脚 83
引脚 6、引脚 23、引脚 73
引脚34、引脚36、引脚39、引脚40、引脚43、
引脚47、引脚50、引脚52、引脚53、引脚60
引脚32、引脚56、引脚57
另请参见总功耗规格
引脚 16、引脚 83
引脚 6、引脚 23、引脚 73
引脚34、引脚36、引脚39、引脚40、引脚43、
引脚47、引脚50、引脚52、引脚53、引脚60
引脚32、引脚56、引脚57
AVDD (1.8V)
电源电流
IDVDD_I/O
IDVDD
IAVDD(3.3V)
IAVDD(1.8V)
总功耗
基础DDS功率，PLL禁用
2392
3091
mW
基础DDS功率，PLL使能
2237
2627
mW
线性扫描额外功耗
模块额外功耗
幅度调节器额外
功耗
完全关断模式
28
20
138
CMOS逻辑输入
输入高电压(VIH)
输入低电压(VIL)
输入电流(IINH、IINL)
最大输入电容(CIN)
CMOS逻辑输出
输出高电压(VOH)
输出高电压(VOL)
REF CLK输入特性
旁路REF CLK乘法器
输入电容
输入电阻
内部产生的直流偏置
电压
差分输入电压
REF CLK乘法器使能
K
输入电容
输入电阻
内部产生的直流偏置
电压
差分输入电压
400
2.0
±60
3
2.7
mW
mW
mW
mW
DVDD_I/O
0.8
±200
V
V
µA
pF
DVDD_I/O
0.4
V
V
IOH = 1 mA
IOL = 1 mA
应始终保持REF CLK输入处于交流耦合
状态(单端和差分)
pF
kΩ
V
单端，各引脚
差分
1.5
1
1.4
2
0.8
手动或自动
616
1
1.4
2
0.8
3.5 GHz、单音模式、模块禁用、线性扫描禁用、
幅度调节器禁用
2.5 GHz、单音模式、模块禁用、线性扫描禁用、
幅度调节器禁用
At VIN = 0 V且VIN = DVDD_I/O
V p-p
pF
kΩ
V
1.5
使用省电和使能寄存器，或
EXT_PWR_DWN引脚
V p-p
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单端，各引脚
差分
AD9914
交流规格
除非另有说明，AVDD (1.8V)和DVDD (1.8V) = 1.8 V ± 5%，AVDD3 (3.3V)和DVDD_I/O (3.3V) = 3.3 V ± 5%，TA = 25°C，
RSET = 3.3 kΩ，IOUT = 20 mA，外部参考时钟频率 = 3.5 GHz，旁路参考时钟(REF CLK)乘法器。
表2.
参数
REF CLK输入
旁路REF CLK乘法器
输入频率范围
占空比
最小差分输入电平
系统时钟(SYSCLK) PLL使能
VCO频率范围
VCO增益(KV)
最大PFD速率
时钟驱动器
SYNC_CLK输出驱动器
频率范围
占空比
上升/下降时间(20%至80%)
SYNC_OUT输出驱动器
频率范围
占空比
上升时间(20%至80%)
下降时间(20%至80%)
DAC输出特性
输出频率范围(1st奈奎斯
特区)
输出电阻
输出电容
满量程输出电流
增益误差
输出偏移
DAC输出电压范围
最小值
典型值 最大值
500
45
632
3500
55
2400
2500
60
125
45
50
650
单位
测试条件/注释
输入频率范围
MHz
%
mV p-p
fOUT最大值为0.4 × fSYSCLK
MHz
MHz/V
MHz
146
55
MHz
%
ps
9.1
66
MHz
%
ps
ps
1750
MHz
10 pF负载
33
1350
1670
0
50
Ω
5
20.48
+10
0.6
AVDD +
0.50
−10
AVDD −
0.50
pF
mA
% FS
101.1 MHz输出
427.5 MHz输出
696.5 MHz输出
1,396.5 MHz输出
窄带SFDR
100.5 MHz输出
427.5 MHz输出
696.5 MHz输出
1,396.5 MHz输出
数字时序规格
进入省电模式所需的时间
最大PLL校准时间(tREF_CLK)
Profile最大切换速率
−66
−65
−57
−52
dBc
dBc
dBc
dBc
−95
−95
−95
−92
dBc
dBc
dBc
dBc
45
ns
250
152
ns
SYSCLK周期
µs
16
8
1
ms
ms
SYNC_CLK周期
24
CFR2寄存器，位9 = 1
10 pF负载
10 pF负载
单端，各引脚内部端接至
AVDD (3.3V)
范围取决于DAC RSET电阻
V
宽带SFDR
离开省电模式所需的时间
最小主机复位时间
最大DAC校准时间(tCAL)
每一侧等效摆幅均为316 mV
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见“典型性能参数”
部分
0 MHz至1750 MHz
0 MHz至1750 MHz
0 MHz至1750 MHz
0 MHz至1750 MHz
见“典型性能参数”
部分
±500 kHz
±500 kHz
±500 kHz
±500 kHz
省电模式会造成DAC/PLL校准
设置丢失
必须重新校准DAC/PLL
fCAL = fSYSCLK/384 USR0寄存器，位6 = 0；
公式见“DAC校准输出”部分
PFD速率 = 25 MHz
PFD速率 = 50 MHz
AD9914
参数
并行端口时序
写入时序
至WR有效的地址建立时间
最小值
典型值 最大值
1
0
3.8
ns
ns
至WR无效的数据保持时间
0
WR 最小低电平时间
WR 最小高电平时间
2.1
ns
3.8
ns
最小WR时间
10.5
ns
92
0
ns
ns
读取时间
地址保持至数据有效
地址保持至RD无效
RD 保持有效直至数据有效
RD 无效直至数据三态
RD 最小低电平时间
RD 最小高电平时间
串行端口时序
SCLK时钟速率(1/tCLK)
SCLK脉冲宽度高电平，tHIGH
SCLK脉冲宽度低电平，tLOW
SDIO至SCLK建立时间，tDS
SDIO至SCLK保持时间，tDH
SCLK下降沿至有效数据起始时间，
SDIO/SDO，tDV
CS 至SCLK建立时间，tS
CS 至SCLK保持时间，tH
CS 最短脉冲宽度(高电平)，tPWH
数据端口时序
D[31:0]至SYNC_CLK的建立时间
D[31:0]至SYNC_CLK的保持时间
F[3:0]至SYNC_CLK的建立时间
F[3:0]至SYNC_CLK的保持时间
IO_UPDATE至SYNC_CLK引脚
建立时间
IO_UPDATE至SYNC_CLK引脚
保持时间
Profile至SYNC_CLK引脚建立时间
Profile至SYNC_CLK引脚保持时间
DR_CTL/DR_HOLD至SYNC_CLK的
建立时间
DR_CTL/DR_HOLD至SYNC_CLK的
保持时间
数据延迟(流水线延迟)
单音模式(匹配
延迟禁用)
频率
相位
幅度
单音模式(匹配延迟
使能)
频率
相位
幅度
测试条件/注释
ns
至WR无效的地址保持时间
至WR无效的数据建立时间
单位
ns
69
ns
50
ns
69
ns
50
ns
80
MHz
ns
ns
ns
ns
ns
1.5
5.1
4.9
0
78
4
SCLK占空比 = 50%
ns
0
4
ns
ns
2
0
2
0
2
2
2
ns
ns
ns
ns
ns
0
ns
0
ns
ns
ns
0
ns
SYSCLK周期 = fS = 系统时钟
频率(GHz)
320
296
104
SYSCLK周期
SYSCLK周期
SYSCLK周期
320
320
320
SYSCLK周期
SYSCLK周期
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AD9914
参数
Profile引脚选择模式
频率
相位
幅度
32引脚并行端口调制
模式
频率
相位
幅度
扫描模式
频率
相位
幅度
最小值
典型值 最大值
单位
320
296
104
SYSCLK周期
SYSCLK周期
SYSCLK周期
296
272
80
SYSCLK周期
SYSCLK周期
SYSCLK周期
392
368
176
SYSCLK周期
SYSCLK周期
SYSCLK周期
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测试条件/注释
AD9914
绝对最大额定值
热性能
表3.
参数
AVDD (1.8V)和DVDD (1.8V)电源
AVDD (3.3V)和DVDD_I/O (3.3V)电源
数字输入电压
数字输出电流
存储温度范围
工作温度范围
最高结温
引脚温度(焊接10秒)
额定值
2V
4V
−0.7 V至+4 V
5 mA
−65°C至+150°C
−40°C至+85°C
150°C
300°C
注意，超出上述绝对最大额定值可能会导致器件永久性损
坏。这只是额定最值，不表示在这些条件下或者在任何其
它超出本技术规范操作章节中所示规格的条件下，器件能
够正常工作。长期在绝对最大额定值条件下工作会影响器
表4.
符号
θJA
θJMA
θJMA
θJB
Ψ JB
θJC
Ψ JT
件的可靠性。
1
描述
结至环境热阻(静止空气)，
依据JEDEC JESD51-2
结至环境热阻(1.0 m/s气流)，
依据JEDEC JESD51-6
结至环境热阻(2.0 m/s气流)，
依据JEDEC JESD51-6
结至板卡热阻(静止空气)，
依据JEDEC JESD51-8
结至板卡特性参数(静止空气)，
依据JEDEC JESD51-6
结至外壳热阻
结至封装顶部特性参数
(静止空气)，
依据JEDEC JESD51-2
值1
24.1
单位
°C/W
21.3
°C/W
20.0
°C/W
13.3
°C/W
12.8
°C/W
2.21
0.23
°C/W
°C/W
结果源于仿真。采用JEDEC多层PCB。在确定实际应用的热性能时，
要求仔细检查应用的条件，以确定这些条件是否与计算的假设条
件相符。
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放
电。尽管本产品具有专利或专有保护电路，但在遇
到高能量ESD时，器件可能会损坏。因此，应当采
取适当的ESD防范措施，以避免器件性能下降或功
能丧失。
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AD9914
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
D18
D19
I/O_UPDATE
MASTER_RESET
DGND
DVDD_I/O (3.3V)
SYNC_CLK
D20
D21
D22
D23
D24
D25
D26
DGND
DVDD (1.8V)
D27
D28
D29
D30
D31
EXT_PWR_DWN
引脚配置和功能描述
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
AD9914
TOP VIEW
(Not to Scale)
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
OSK
DROVER
DRHOLD
DRCTL
SYNC_IN
SYNC_OUT
AVDD (3.3V)
REF
LOOP_FILTER
AVDD (1.8V)
AVDD (1.8V)
REF CLK
REF CLK
AVDD (3.3V)
AVDD (3.3V)
AGND
AVDD (3.3V)
AGND
DAC_RSET
AVDD (3.3V)
AGND
DAC_BP
NOTES
1. THE EPAD MUST BE SOLDERED TO GROUND.
10836-003
DVDD (1.8V)
DGND
PS0
PS1
PS2
F0
F1
F2
F3
AVDD (1.8V)
AGND
AVDD (3.3V)
AGND
AVDD (3.3V)
AGND
AGND
AVDD (3.3V)
AVDD (3.3V)
AOUT
AOUT
AVDD (3.3V)
AGND
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
D17
D16
D15/A7
D14/A6
D13/A5
DVDD (1.8V)
DGND
D12/A4
D11/A3
D10/A2
D9/A1
D8/A0
D7
D6
D5
DVDD_I/O (3.3V)
DGND
D4/SYNCIO
D3/SDO
D2/SDIO/WR
D1/SCLK/RD
D0/CS/PWD
图3. 引脚配置
表5. 引脚功能描述
引脚编号
1, 2, 13 至15, 68
至72, 75至 81,
87, 88
名称
D5至 D7, D16 至
D31, D27至 D31
I/O 1
I/O
3
D15/A7
I/O
4
D14/A6
I/O
5
D13/A5
I/O
8
D12/A4
I/O
9
D11/A3
I/O
10
D10/A2
I/O
11
D9/A1
I/O
描述
并行端口引脚。32位并行端口提供内部寄存器的串行或并行编程选项。
此外，可将并行端口配置为输出直接FSK、PSK或ASK(或其组合)调制数据。
通过4个功能引脚(F0至F3)的状态，可配置32位并行端口。
并行端口引脚/地址线。F0至F3功能引脚的状态决定该引脚是否作为直接
FSK、PSK或ASK的数据线使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/地址线。F0至F3功能引脚的状态决定该引脚是否作为直接
FSK、PSK或ASK的数据线使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/地址线。F0至F3功能引脚的状态决定该引脚是否作为直接
FSK、PSK或ASK的数据线使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/地址线。F0至F3功能引脚的状态决定该引脚是否作为直接
FSK、PSK或ASK的数据线使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/地址线。F0至F3功能引脚的状态决定该引脚是否作为直接
FSK、PSK或ASK的数据线使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/地址线。多用途引脚，用途取决于功能引脚的状态(F0至F3)。
F0至F3功能引脚的状态决定该引脚是否作为直接FSK、PSK或ASK的数据线
使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/地址线。多用途引脚，用途取决于功能引脚的状态(F0至F3)。
F0至F3功能引脚的状态决定该引脚是否作为直接FSK、PSK或ASK的数据线
使用，或作为地址线用于内部寄存器的编程。
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AD9914
引脚编号
12
名称
D8/A0
I/O 1
I/O
18
D4/SYNCIO
I
19
D3/SDO
I/O
20
D2/SDIO/WR
I/O
21
D1/SCLK/RD
I
22
D0/CS/PWD
I
6, 23, 73
7, 17, 24, 74, 84
16, 83
32, 56, 57
33, 35, 37, 38,
44, 46, 49, 51
34, 36, 39, 40,
43, 47, 50, 52,
53, 60
25, 26, 27
DVDD (1.8V)
DGND
DVDD_I/O (3.3V)
AVDD (1.8V)
AGND
I
I
I
I
I
描述
并行端口引脚/地址线。F0至F3功能引脚的状态决定该引脚是否作为直接FSK、
PSK或ASK的数据线使用，或作为地址线用于内部寄存器的编程。
并行端口引脚/串行端口同步引脚。该引脚为D4，用于直接FSK、PSK或ASK数据。
若串行模式通过F0至F3激活，则该引脚用于复位串行端口。
并行端口引脚/串行数据输出。该引脚为D3，用于直接FSK、PSK或ASK数据。
若串行模式通过F0至F3激活，则该引脚用于串行操作的回读模式。
并行端口引脚/串行数据输入和输出/写输入。该引脚为D2，用于直接FSK、PSK
或ASK数据。若串行模式通过F0至F3激活，则该引脚用于串行操作的SDIO。若
使能并行模式，则该引脚用于写入数据，改变内部寄存器的数值。
并行端口引脚/串行时钟/读输入。该引脚为D1，用于直接FSK、PSK或ASK数据。
若串行模式通过F0至F3激活，则该引脚用于串行操作的SCLK。若使能并行模式，
则该引脚用于回读内部寄存器的数值。
并行端口引脚/芯片选择/平行宽度。该引脚为D0，用于直接FSK、PSK或ASK数据。
若串行模式通过F0至F3激活，则该引脚用于串行操作的芯片选择。若使能并行
模式，该引脚可用于设置8位或16位数据。
数字内核电源(1.8 V)。
数字地。
数字输入/输出电源(3.3 V)。
模拟内核电源(1.8 V)。
模拟地。
AVDD (3.3V)
I
模拟DAC电源(3.3 V)。
PS0至PS2
I
28, 29, 30, 31
F0至 F3
I
41
42
45
AOUT
AOUT
DAC_BP
O
O
I
48
DAC_RSET
O
54
55
58
59
61
62
63
64
65
REF_CLK
REF_CLK
LOOP_FILTER
REF
SYNC_OUT
SYNC_IN
DRCTL
DRHOLD
DROVER
I
I
O
O
O
I
I
I
O
66
OSK
I
Profile选择引脚。数字输入(高电平有效)。使用此引脚可选择一种DDS相位/频率
Profile(共8种)。改变引脚状态，可将所有当前I/O缓冲内容传输到相应寄存器。
要改变状态，可设置SYNC_CLK引脚(引脚82)。
功能引脚。数字输入。这些引脚的状态决定是否使用串行或并行端口。此外，
功能引脚决定32位并行数据字如何根据FSK、PSK或ASK调制模式进行分割。
DAC互补输出电流源。模拟输出(电压模式)。通过50 Ω电阻内连AVDD (3.3V)。
DAC输出电流源。模拟输出(电压模式)。通过50 Ω电阻内连AVDD (3.3V)。
DAC旁路引脚。提供DAC电流源的通用控制节点连接。在该引脚和地之间连接
一个电容能改善DAC输出的噪声性能。
模拟基准电压源。此引脚对DAC输出满量程参考电流编程。连接3.3 kΩ电阻
至AGND。
互补参考时钟输入。模拟输入。
参考时钟输入。模拟输入。
外部PLL环路滤波器节点。
本地PLL基准电压源。典型值为2.05 V。
数字同步输出。用于同步多个芯片。
数字同步输入。用于同步多个芯片。
斜坡控制。数字输入(高电平有效)。该引脚控制扫描方向(向上/向下)。
斜坡保持。数字输入(高电平有效)。当其有效时，暂停扫描。
斜坡结束。数字输出(高电平有效)。当数字斜坡发生器达到最大/最小编程值时，
此引脚将切换到逻辑1。
输出幅度键控。数字输入(高电平有效)。在手动或自动模式中启用OSK功能时，
通过此引脚控制。在手动模式中，此引脚在0(低)和编程幅度比例因子(高)之间
切换乘法器。在自动模式中，低电平向下扫描幅度至0，高电平向上扫描幅度
至幅度比例因子。
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AD9914
引脚编号
67
名称
EXT_PWR_DWN
I/O 1
I
82
SYNC_CLK
O
85
MASTER_RESET
I
86
I/O_UPDATE
I
EPAD
1
描述
外部关断。数字输入(高电平有效)。此引脚高电平会启用当前编程的省电
运行模式。
时钟输出。数字输出。芯片中的很多数字输入(如I/O_UPDATE、PS[2:0]和
并行数据端口D0至D31)必须在该信号的上升沿阶段设置。
主机复位。数字输入(高电平有效)。所有存储元件清0，寄存器设置为默
认值。
输入/输出更新。数字输入(高电平有效)。此引脚高电平会将I/O缓冲内容
传输到相应的内部寄存器。
裸露焊盘。EPAD应焊接接地。
I = 输入，O = 输出。
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AD9914
典型工作特性
0
0
–10
–10
–20
–20
–30
–30
–40
–40
–50
–60
–50
–60
–70
–70
–80
–80
–90
STOP 1.75GHz
0
–10
–20
–20
–30
–30
–40
–40
SFDR (dBc)
0
–10
–50
–60
–80
–80
–90
–90
175MHz/DIV
STOP 1.75GHz
–100
0
–10
–10
–20
–20
–30
–30
–40
–40
SFDR (dBc)
0
–50
–60
50kHz/DIV
SPAN 500kHz
–50
–60
–70
–70
–80
–80
–90
–90
START 0Hz
175MHz/DIV
STOP 1.75GHz
10836-006
SFDR (dBc)
CENTER 427.5MHz
图8. 窄带SFDR，427.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
图5. 宽带SFDR，427.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
–100
SPAN 500kHz
–60
–70
START 0Hz
50kHz/DIV
–50
–70
–100
CENTER 171.5MHz
图7. 窄带SFDR，171.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
10836-005
SFDR (dBc)
图4. 宽带SFDR，171.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
10836-008
175MHz/DIV
–100
–100
CENTER 696.5MHz
50kHz/DIV
SPAN 500kHz
图9. 窄带SFDR，696.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
图6. 宽带SFDR，696.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
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10836-009
START 0Hz
–90
10836-004
–100
10836-007
SFDR (dBc)
SFDR (dBc)
标称电源电压；除非另有说明，DAC RSET = 3.3 kΩ，TA = 25°C。
0
–10
–10
–20
–20
–30
–30
–40
–40
–50
–60
–50
–60
–70
–70
–80
–80
–90
–90
–100
START 0Hz
175MHz/DIV
STOP 1.75GHz
–100
50kHz/DIV
CENTER 1396.5MHz
SPAN 500kHz
10836-013
SFDR (dBc)
0
10836-010
SFDR (dBc)
AD9914
图13. 窄带SFDR，1,396.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
图10. 宽带SFDR，1,396.5 MHz，
SYSCLK = 3.5 GHz(旁路SYSCLK PLL)
–70
0
–80
–10
–90
PHASE NOISE (dBc/Hz)
–30
–40
–50
–60
–110
–120
–130
–140
0.05
0.10
0.15
0.20
0.25
0.30
0.35
0.40
–170
10
10836-011
0
–10
–20
–30
–40
–50
10M
100M
–70
SYSCLK = 2.7GHz
SYSCLK = 2.8GHz
SYSCLK = 2.9GHz
SYSCLK = 3.0GHz
SYSCLK = 3.1GHz
SYSCLK = 3.2GHz
SYSCLK = 3.3GHz
SYSCLK = 3.4GHz
SYSCLK = 3.5GHz
–80
–90
PHASE NOISE (dBc/Hz)
SYSCLK = 1.5GHz
SYSCLK = 1.6GHz
SYSCLK = 1.7GHz
SYSCLK = 1.8GHz
SYSCLK = 1.9GHz
SYSCLK = 2.0GHz
SYSCLK = 2.1GHz
SYSCLK = 2.2GHz
SYSCLK = 2.3GHz
SYSCLK = 2.4GHz
SYSCLK = 2.5GHz
SYSCLK = 2.6GHz
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
图14. REF CLK源在3.5 GHz下驱动AD9914 Rohde
和Schwarz SMA100信号发生器时的绝对相位噪声，
通过ADCLK925系列缓冲
图11. 宽带SFDR与归一化fOUT 的关系，
SYSCLK = 3.5 GHz
0
100
10836-014
SMA
–160
fC/fS
–60
–100
–110
1396MHz
–120
696MHz
–130
–140
–150
–70
–160
–80
–170
10
0
0.05
0.10
0.15
0.20
0.25
0.30
0.35
fC/fS
0.40
10836-012
SFDR (dBc)
SMA AND
ADCLK925
–150
–70
–80
–100
427MHz
100
171MHz
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
图15. DDS输出在3.5 GHz工作频率下的绝对相位噪声曲线
图12. 宽带SFDR与归一化fOUT 的关系，
SYSCLK = 2.5 GHz至3.5 GHz
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10836-015
SFDR (dBc)
–20
–70
–70
–80
–80
–90
–90
PHASE NOISE (dBc/Hz)
–100
–110
1396MHz
–130
–140
NORMALIZED
REF CLK SOURCE
–150
978MHz
–110
–120
497MHz
–130
305MHz
–140
–150
123MHz
–160
–160
100
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
–170
10
10836-016
图16. 1396 MHz时，归一化REF CLK源至DDS输出的
绝对相位噪声曲线(SYSCLK = 3.5 GHz)
–80
PHASE NOISE (dBc/Hz)
–90
–100
–110
–120
1396MHz
–130
696MHz
–140
–150
–160
–170
–100
–110
1396MHz ABSOLUTE
–120
–130
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
1396MHz RESIDUAL
–150
171MHz
100
–90
–140
427MHz
10M
100M
–160
10
10836-017
PHASE NOISE (dBc/Hz)
100M
–70
–80
100
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
图20. 1396 MHz时，残留相位噪声与绝对相位噪声的关系曲线
图17. 残余相位噪声
0.5
–60
3.3V ANALOG
–70
–80
PHASE NOISE (dBc/Hz)
0.4
0.3
1.8V DIGITAL
0.2
1.8V ANALOG
0.1
–90
–100
–110
1396MHz ABSOLUTE
–120
–130
–140
–150
1396MHz RESIDUAL
–160
–170
3.3V DIGITAL
1000
1500
2000
2500
3000
SYSTEM CLOCK (MHz)
3500
4000
10836-018
SUPPLY CURRENT (A)
10M
–60
–70
0
500
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
图19. 使用内部PLL、在2.5 GHz工作频率下的
DDS输出绝对相位噪声曲线
–60
–180
10
100
10836-020
–170
10
10836-019
–120
–100
–180
10
100
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
图21. 1396 MHz时，残留相位噪声与归一化绝对
REF CLK源相位噪声的关系
图18. 电源电流与SYSCLK的关系
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100M
10836-021
PHASE NOISE (dBc/Hz)
AD9914
AD9914
930
FREQUENCY (MHz)
920
1
910
900
890
M20.00ms
A CH2
1.64V
IT 40.0ps/pt
870
–6
–4
–2
0
2
4
6
TIME (ms)
图22. SYNC_OUT (fSYSCLK /384)
10836-024
CH2 1.0V Ω
10836-022
880
图24. 经过测量的上升线性频率扫描
930
2.0
1.8
920
1.6
FREQUENCY (MHz)
1.2
1.0
0.8
0.6
0.4
910
900
890
880
0
500
1000
1500
2000
2500
3000
SYSTEM CLOCK RATE (MHz)
3500
图23. DAC校准时间与SYSCLK速率的关系公式
参见“DAC校准输出”部分
870
–6
–4
–2
0
2
4
TIME (ms)
图25. 经过测量的下降线性频率扫描
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6
10836-025
0.2
10836-023
TIME (ms)
1.4
AD9914
等效电路
AGND
IFS
CURRENT
SWITCH
ARRAY
CURRENT
SWITCH
ARRAY
SWITCH
CONTROL
IFS/2 + ICODE
DVDD (3.3V)
IFS/2 – ICODE
CODE
AOUT 42
41 AOUT
INTERNAL
50Ω
AVDD (3.3V)
10836-045
10836-044
INTERNAL
50Ω
图28. CMOS输入
图26. DAC输出
AVDD (3.3V)
DVDD (3.3V)
10836-043
REF_CLK
10836-048
REF_CLK
图29. CMOS输出
图27. REF CLK输入
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AD9914
工作原理
AD9914支持五种工作模式。
SYNC_CLK上升沿的建立和保持时间要求。注意幅度控制
• 单频模式
必须通过CFR1寄存器中的OSK使能位开启(0x00[8])。
• Profile调制
数字斜坡调制模式
• 数字斜坡调制(线性扫描)
在数字斜坡调制模式中，调制的DDS信号控制参数由数字
• 并行数据端口调制模式
斜坡发生器(DRG)直接提供。斜坡发生参数由串行或并行
• 可编程调制模式
I/O端口控制。
模式决定了供给DDS的数据源，这些数据源控制信号的参
数：频率、相位或幅度。根据模式和/或具体控制位和功能
引脚，将数据按频率、相位和幅度分成不同的组合。
利用斜坡发生参数，用户可以控制斜坡的上升和下降斜
率。斜坡的上下限值、斜坡上升/下降部分的步长和步率均
可编程。
虽然本文会分别介绍各种工作模式，但实际操作时可以同
时启用多种模式。因此，这为配置复杂调制方案带来了巨
大的灵活性。为避免多数据源驱动同一DDS信号控制参
数，AD9914确定了内部优先级协议。
在单音模式中，DDS信号控制参数由Profile编程寄存器直
接提供。在数字斜坡调制模式中，DDS信号控制参数通过
数字斜坡发生器提供。在并行数据端口调制模式中，DDS
斜坡采用数字化生成，输出分辨率32位。DRG的32位输出
可编程影响频率、相位或幅度。编程频率时，要用到所有
32位。而编程相位或幅度时分别只需用16位和12位MSB。
斜坡方向(上升或下降)通过DRCTL引脚外部控制。用户使
用DRHOLD附加引脚还能保持斜坡发生器的当前状态。注
意幅度控制必须通过CFR1寄存器中的OSK使能位开启。
并行数据端口调制模式
信号控制参数由并行端口直接控制。
各种调制模式一般只使用一种DDS信号控制参数(极化调制
格式通过并行数据端口使用两种参数)。未调制的DDS信号
控制参数保存在相应的编程寄存器中，根据所选工作模式
在并行数据端口调制模式中，调制的DDS信号的控制参数
直接由32位并行数据端口提供。功能引脚定义了32位数据
字控制DDS的哪个参数。无论对象是哪一种，32位数据字
都采用无符号二进制格式表示。
自动传送到DDS。
另外，AD9914还具有独立的输出幅度键控(OSK)功能。通
并行数据时钟(SYNC_CLK)
过独立的数字线性斜坡发生器，只对DDS幅度参数产生作
AD9914可以在SYNC_CLK引脚上产生一个1/24 DAC采样速
用。与其他数据源相比，OSK功能可以优先驱动DDS幅度
率的时钟信号(并行数据端口采样速率)。SYNC_CLK作为
参数。因此，一旦启用OSK功能，其他数据源将无法驱动
并行端口的数据时钟使用。
DDS幅度。
可编程调制模式
单频模式
在可编程模块化模式中，DRG作为辅助累加器，用于改变
在单频模式中，DDS信号控制参数由Profile编程寄存器直
DDS内核的频率方程，使得在分母中使用不受2的幂次方
接提供。Profile是一个包括DDS信号控制参数的独立寄存
限制的小数成为可能。由于相位累加器是一组数据位，与
器。AD9914共有8个Profile寄存器，注意必须使用Profile引
频率调谐字(FTW)相等，因此标准DDS作为分母受限于2的
脚选择所需的寄存器。
幂次方。
PROFILE调制模式
在可编程模块化模式中，频率方程可以表示为：
f0 = (fS)(FTW + A/B)/232
每个Profile都能单独访问。对于FSK、PSK、或ASK调制，
利用三个外部Profile引脚(PS[2:0])可选择想要的Profile。改
其中：f0/fS < ½，0 ≤ FTW < 231，2 ≤ B ≤ 232 – 1，且A < B。
变Profile引脚状态将在SYNC_CLK下一上升沿使用所选
Profile中指定参数更新DDS。因此，Profile变化必须满足
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AD9914
该方程表示模数B × 232(而非标准DDS中的232)。并且，由于
首先，将f0/fS表述为整数的比：
B是可编程的，则得到可编程模数DDS。
300,000,000/1,000,000,000
在可编程模数模式中，32位辅助累加器工作方式为允许在
某一数值翻转，而非完全达到232。也就是说，它工作时采
用修改后的模数，该模数基于可编程的B数值。随着辅助
累加器的每一次翻转，32位相位累加器的当前累加值都会
增加1 LSB的值。这一特性将相位累加器更改为B × 232(而非
消去小数只剩最小项，得到3/10；因此，M = 3，N = 10。
FTW是(M × 232)/N的整数部分，或(3 × 232) /10，即1,288,490,188
(32位十六进制：0x4CCCCCCC)。(3 × 232)/10的余数Y等于
(232 × 3) − (1,288,490,188 × 10)，即8。因此，Y/N = 8/10，消
得4/5。因此，A = 4，B = 5(32位十六进制分别为：0x00000004
232)，允许其合成所需的f0。
和0x00000005)。采用FTW、A和B对AD9914编程，可获得
为决定可编程模数模式寄存器FTW、A和B的值，用户必
精确的3/10系统时钟频率。
须先定义f0/fS，作为相对质数M/N的比值，即将f0和fS转换
为整数M和N，并消去M/N的公因数，直到只剩最小项。
然后，让M × 232除以N。除法运算的整数部分即为FTW的
数值(寄存器0x04[31:0])。除法运算的余数Y为：
模式优先级
独立激活这些模式可以实现多种数据源共存，驱动同一
DDS信号控制参数的目的(频率、相位和幅度)。为避免冲
突，AD9914确立了一套优先级控制系统。表6给出了每种
Y = (232 × M) – (FTW × N)
DDS模式的优先级。表6中的数据源列表示某种DDS信号
通过消除Y/N的公因数直到最小项，便可通过Y值求得A和
控制参数的数据源，按降序排列优先级。例如，若Profile
B。消去公因数后的分子为A(寄存器0x06[31:0])，分母为B
模式使能位和并行数据端口使能位(0x01[23:22])设为逻辑
(寄存器0x05[31:0])。
1，且两位均编程为将频率调谐字传输至DDS输出，Profile
例如，使用标准DDS，则无法采用1 GHz的系统时钟合成精
调制模式比并行数据端口调制模式具有更高的优先级。
确的300 MHz频率。然而，使用可编程模数则可实现。
表6. 数据源优先级
优先级
最高
优先级
数据源
可编程
模数
DRG
最低
优先级
Profiles
并行端口
DDS信号控制参数
条件
若可编程模数模式仅用于输出频率，则无任何其它数据源可用于控制该模式下的输出频率。
注意，DRG与可编程模数模式一同使用；因此，DRG不可用于扫描可编程模数模式中的相
位或幅度。
若需要用到输出相位失调控制，则使能Profile模式并使用Profile寄存器和Profile引脚分别调
节输出相位。
若需要用到输出幅度控制，则使能Profile模式并使用Profile寄存器和Profile引脚分别调节输
出幅度。注意必须设置OSK使能位，以控制输出幅度。
数字斜坡调制模式是次高优先级模式。若使能DRG以扫描输出频率、相位或幅度，则这两个
未被扫描的参数可通过Profile模式单独受控。
Profile调制模式是第二高优先级的模式。若需要，Profile模式可用于单独控制全部三个参数。
并行数据端口调制具有最低的优先级，但可以高速率改变任意参数，具有最佳的灵活性。见
“编程和功能引脚”部分。
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AD9914
功能框图详解
DDS内核
POW
2π 14
2
∆θ =
POW
360 14
2
直接数字频率合成器(DDS)模块产生参考信号(正弦或余弦
取决于使能正弦输出位0x00[16])。参考信号的参数(频率、
相位和幅度)由DDS频率、相位偏移和幅度控制输入信号决
定，如图30所示。
其中：上部相位偏移值的单位是弧度，下部单位是度数。
AD9914的输出频率(fOUT)由DDS频率控制输入的频率调谐
对于任意给定的Δθ，可利用上述公式求出POW，再将结
字(FTW)控制。fOUT、FTW和fSYSCLK之间的关系可由以下公
果四舍五入即可(方法与计算任意FTW类似)。
式表示：
DDS信号的相对幅度范围(相对于满量程)可由12位幅度比
f OUT
FTW
= 32 f SYSCLK
2
例因子(ASF)进行数字化控制。幅度范围值在DDS内核角度
(1)
幅度转换模块输出时产生。幅度范围的计算公式为：
其中：FTW是介于0至2,147,483,647 (231 − 1)之间的32位整
数，表示完整32位变量的低半部。此范围包括从dc至奈奎
Amplitude Scale =
斯特频率(½ fSYSCLK)内的所有频率。
对于给定想要的fOUT值，可通过公式1求出FTW，如公式2
所示：
ASF
212
ASF
20 log 12
2
(3)
其中：上部幅度值以满量程分数表示，下部值以dB表示所
f
FTW = round 2 32 OUT
f SYSCLK
占满量程的比重。
(2)
对于给定比例因子，可利用公式3求出ASF，将结果四舍五
其中：函数round(x)将自变量(x的值)四舍五入为最接近的
入即可(方法与计算任意FTW类似)。
整数。这是因为FTW必须为一个整数值。例如，如果fOUT
AD9914编程调制任意DDS信号控制参数时，最大调制采样
= 41 MHz，fSYSCLK = 122.88 MHz，那么FTW = 1,433,053,867
速率为¼ fSYSCLK。也就是说调制信号产生的图像只有¼ fSYSCLK
(0x556AAAAB)。
的倍频。使用本器件作为调制器时必须考虑这些镜像产生
的影响。
31
如果FTW大于2 ，编程后会在输出频率中产生混叠镜像，
即：
FTW
f OUT = 1 − 32 f SYSCLK
2
(for FTW ≥ 231)
DDS信号的相对相位通过16位的相位偏移字(POW)来控
制。相位偏移在DDS内核角度幅度转换模块之前产生。相
对相位偏移(Δθ)可由以下公式计算：
DDS SIGNAL CONTROL PARAMETERS
12
PHASE
OFFSET
CONTROL
16
MSB ALIGNED
32-BIT
ACCUMULATOR
32
FREQUENCY 32
CONTROL
32
DQ
R
DDS_CLK
12
14
17
32 17
(MSBs)
ACCUMULATOR
RESET
图30. DDS功能框图
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ANGLE-TOAMPLITUDE 12
12
CONVERSION
(SINE OR
COSINE)
TO DAC
10836-026
AMPLITUDE
CONTROL
AD9914
12位DAC输出
通常流经外部重构滤波器，其作用是消除采样过程的伪像
AD9914内置一个12位电流输出DAC。利用两路输出保证
以及滤波器带宽外的其它杂散。
输出电流信号的平衡。平衡输出能够降低DAC输出时潜在
由于DAC构成采样系统，其输出必须经过滤，以便模拟波
的 共 模 噪 声 ， 提 供 更 出 色 的 信 噪 比 。 在 DAC_RSET和
形精确代表供应至DAC输入端的数字样本。未经过滤的
AGND引脚之间连接一个外部电阻(RSET)建立参考电流。推
DAC输出包含所需的基带信号，范围从直流扩展到奈奎斯
荐使用3.3 kΩ外部电阻器(RSET)。
特频率(fS/2)。它还含有基带信号的镜像，理论上可扩展至
应注意负载端接电阻的大小，保证输出电压处于顺从电压
无穷大。注意奇数序号的镜像(见图31)为基带信号的镜
规定的范围内；电压超限容易产生过多失真，造成DAC输
像。此外，DAC输出信号具有采样-保持特性，造成整个
出电路损坏。
DAC输出频谱受sin(x)/x影响。
DAC校准输出
对于采用DAC输出基频的应用而言，重构滤波器的响应应
CFR4控制寄存器(0x03[24])中的DAC CAL使能位必须手动设
保留基带信号(镜像0)，同时完全抑制其它镜像。然而，实
际的滤波器实施通常表现出相对较为平缓的通带，覆盖所
置，并且每次上电以及每次REF CLK或内部系统时钟改变
以后需清零。它触发内部校准程序，以优化内部DAC时序
需的输出频率加20%，其滚降尽可能急剧，然后保持剩余
的建立和保持时间。校准失败可能降低性能，甚至导致功
镜像的显著(虽然不是完全)抑制。根据干扰杂散与所需信
能故障。校准DAC时钟的时间长度通过下式计算：
号的接近度，常用的有3阶、5阶或7阶椭圆低通滤波器。
某些应用需要工作在超过奈奎斯特频率的镜像，它们使用
带通滤波器而非低通滤波器。重构滤波器的设计对于整个
信号性能有非常大的影响。因此，若要获得最佳的抖动性
重构滤波器
能，良好的滤波器设计和实施技术非常重要。
DAC输出信号在fS端以正弦信号采样的方式出现。正弦信
号的频率由DDS输入的频率调谐字(FTW)决定。DAC输出
MAGNITUDE
(dB)
IMAGE 0
IMAGE 1
IMAGE 2
IMAGE 3
IMAGE 4
0
–20
PRIMARY
SIGNAL
FILTER
RESPONSE
SIN(x)/x
ENVELOPE
–60
–80
SPURS
f
–100
BASE BAND
fs/2
fs
3fs/2
2fs
图31. DAC频谱与重构滤波器响应的关系
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5fs/2
10836-027
–40
AD9914
时钟输入(REF_CLK/REF_CLK)
响可以忽略；所以，端接电阻通常可以按照信号源的输出
REF_CLK/REF_CLK概述
阻抗来选择。图33中的下面两个例子假定信号源输出阻抗
通过REF_CLK/REF_CLK输入引脚，AD9914提供多种产生
为50 Ω。
内部SYSCLK信号(DAC采样时钟)的方法。REF_CLK输入可
以直接由差分或单端信号源驱动。另外，内部锁相环(PLL)
乘法器可以单独使能。然而，PLL将SYSCLK信号限制为
0.1µF
DIFFERENTIAL SOURCE,
DIFFERENTIAL INPUT
2.4 GHz和2.5 GHz。旁路PLL时，建议使用差分信号。REF_CLK
PECL,
LVPECL,
OR
LVDS
DRIVER
55
REF_CLK
54
REF_CLK
55
REF_CLK
54
REF_CLK
55
REF_CLK
54
REF_CLK
TERMINATION
0.1µF
功能框图见图32。图32还显示了CFR3控制位与具体功能模
块之间的关系。
BALUN
(1:1)
LOOP_FILTER
SINGLE-ENDED SOURCE,
DIFFERENTIAL INPUT
58
50Ω
PLL ENABLE
CFR3[18]
DOUBLER ENABLE
CFR3[19]
0.1µF
DOUBLER
CLOCK EDGE
CFR3[16]
0.1µF
÷ 1, 2, 4, 8
1
0
IN
LOOP
FILTER
PLL
OUT
CHARGE
PUMP DIVIDE
1
SINGLE-ENDED SOURCE,
SINGLE-ENDED INPUT
SYSCLK
0
0.1µF
2
55
54
INPUT DIVIDER
2
7
RESET CFR3[22]
N
ICP CFR3[15:8]
INPUT DIVIDER RATIO
CFR3[21:20]
CFR3[5:3]
REF_CLK
图33. 直接连接图
锁相环(PLL)倍频器
10836-028
REF_CLK
50Ω
10836-029
ENABLE
×2
0.1µF
图32. REF_CLK功能框图
PLL使能位可用于选择PLL路径或直接输入路径。选择直接
输入路径时，REF_CLK/REF_CLK引脚必须由外部信号源
内部锁相环(PLL)可以使用远远小于系统时钟频率的参考时
钟 频 率 。 PLL支 持 的 非 常 宽 的 可 编 程 倍 频 系 数 (8×至
255×)、可编程电荷泵电流以及外部环路滤波器元件(通过
PLL LOOP_FILTER引脚连接)。这些功能提高了PLL的灵活
驱动(单端或差分)。最大输入频率可达3.5 GHz。
性，可以优化相位噪声性能，增强频率规划的灵活性。
直接驱动REF_CLK/REF_CLK
通过内部VCO，PLL输出频率范围(fSYSCLK)限定在2.4 GHz至
PLL还配备一个PLL锁定位指示器(0x1B[24])。
对于差分信号源，REF_CLK/REF_CLK引脚由互补信号驱
动，同时通过0.1 μF电容交流耦合。对于单端信号源，可以
2.5 GHz之间。
采用单端至差分转换，也可以由单端信号直接驱动
VCO校准
REF_CLK输入。无论是哪一种情况，都要用0.1 μF电容与两
当使用PLL产生系统时钟，需要进行VCO校准，以便正确
个REF_CLK/REF_CLK引脚进行交流耦合，以免干扰内部
调 节 VCO并 获 得 良 好 性 能 。 当 参 考 输 入 信 号 稳 定 时 ，
~1.35 V的直流偏置电压。详情请参见图33。
CFR1寄存器中的VCO校准使能位(0x00[24])必须被置位。
REF_CLK/REF_CLK的输入电阻为~2.5 kΩ(差分)或~1.2 kΩ
随后的VCO校准要求VCO校准位在进行另一次VCO校准之
(单 端 ) 。 大 多 数 信 号 源 输 出 阻 抗 相 对 较 小 。 REF_CLK
/REF_CLK输入电阻相对较高，因此，它对端接阻抗的影
前清零。VCO校准必须先于DAC校准之前进行，以确保良
好的性能和功能。
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AD9914
PLL电荷泵
CZ = 560pF (RECOMMENDED)
电荷泵电流值(ICP)通过VCO校准过程和存储在CFR3寄存器
0.22pF
(0x02[15:8])内反馈分频器N[7:0]中的反馈分频器值(N = 8至
59
REF
58
CP
50pF
255)自动选择。若要手动覆盖充电泵电流值，CFR3 (0x02[6])
LOOP_FILTER
RPZ (3.5kΩ)
中的手动ICP选择位必须设为逻辑1。
REFCLK PLL
PLL IN
PFD
设置和标称电荷泵电流之间的关系。
表7. PLL电荷泵电流
ICP位(CFR3[5:3])
000
001
010
011
100
101
110
111
VCO
PLL OUT
÷N
电荷泵电流，ICP (μA)
125
250
375
500(默认)
625
750
875
1000
图34. REF CLK PLL外部环路滤波器
PLL锁定指示
使用PLL时，PLL锁定位(0x1B[24])提供高电平有效指示，
表示PLL已锁定REF CLK输入信号。
输出幅度键控(OSK)
OSK功能(参见图35)允许用户控制DDS输出信号的幅度。
与任何其他向DDS发送编程幅度数据的模块相比，OSK模
表8. N分频器与电荷泵电流的关系
N分频器范围
8至15
16至23
24至35
36至43
44至55
56至63
64至79
80至100
CP
10836-030
这为用户提供了额外优化PLL性能的灵活性。表7列出了位
块产生的幅度数据优先级最高。因此，OSK数据源使能
推荐充电泵电流，
ICP (μA)
125
250
375
500
625
750
875
1000
后，其控制权优先于所有其他幅度数据源。
OSK功能由两个CFR1寄存器位、OSK使能(0x00[8])和外部
OSK使能(0x00[9])、外部OSK引脚、Profile引脚、以及12位幅
度比例因子，存在于8个Profile寄存器中的其中之一。Profile
引脚用于选择包含所需幅度比例因子的Profile寄存器。
主要控制OSK模块的是OSK使能位(0x00[8])。OSK功能禁
用后，OSK输入控制和OSK引脚会被忽略。
PLL环路滤波器补偿
OSK引脚功能取决于外部OSK使能位的状态以及OSK使能
环路滤波器对设备而言基本属于内部器件，如图34所示。
位本身。当两个位均设置为逻辑1并且OSK引脚为逻辑0
推荐的外部电容值为560 pF。由于集成了CP和RPZ，不建议
时，输出幅度强制为0；否则，当OSK引脚为逻辑1时，输
通过外部电容调节环路带宽。更好的方法是调节充电泵电
出幅度由幅度比例因子决定，存在于8个Profile寄存器中的
流，虽然仅是一种粗调。
其中之一，具体取决于Profile引脚选择。
例如，假设PLL被手动编程为ICP = 375 μA、KV = 60 MHz/V、
PS0 PS1 PS2
26
OSK
27
66
OSK ENABLE
EXTERNAL
OSK ENABLE
AMPLITUDE SCALE 12
FACTOR (1 OF 8
SELECTED PROFILE
REGISTERS [27:16])
OSK
12
CONTROLLER
DDS CLOCK
图35. OSK功能框图
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TO DDS
AMPLITUDE
CONTROL
PARAMETER
10836-031
N = 50。这将产生大致为250 kHz的环路带宽。
25
AD9914
控制参数中的任意一种连接。DRG由控制功能寄存器2中
AD9914集成了全数字斜坡发生器，可以从编程设定的起点
的两个数字斜坡目的位控制，参见表9。根据目的位定
到终点扫描相位、频率和幅度。DRG要用到8个控制寄存
义，32位输出总线可以与32位频率参数、16位相位参数以
器位、3个外部引脚和5个32位寄存器(见图36)。
及12位幅度参数通过MSB对齐。如果目的位是相位或幅
DROVER
DRG概述
DRHOLD
DRG采用32位无符号数据总线输出，可以与DDS三种信号
DRCTL
数字斜坡发生器(DRG)
63
64
65
度，未使用的LSB会被忽略。
表9. 数字斜坡目的位控制
DIGITAL RAMP ENABLE
2
DIGITAL RAMP DESTINATION
2
DIGITAL RAMP NO-DWELL
LOAD LRR AT I/O_UPDATE
1
CLEAR DIGITAL
RAMP ACCUMULATOR
AUTOCLEAR DIGITAL
RAMP ACCUMULATOR
DIGITAL RAMP UPPER LIMIT REGISTER
DIGITAL RAMP RATE REGISTER
32
32
DIGITAL
RAMP
GENERATOR
x = 无关位。
正/负斜率斜坡的步长和步率单独控制。DRG详细框图如
32
图37所示。
TO DDS
SIGNAL
CONTROL
PARAMETER
斜坡方向由DRCTL引脚控制。此引脚上逻辑0可使DRG生
32
成负斜率斜坡，逻辑1产生正斜率斜坡。
32
另外，DRG还支持由DRHOLD引脚控制的保持功能。当此
引脚设为逻辑1时，DRG停留在最后的状态中；否则，
32
DRG会正常工作。非DRG目的位定义的DDS信号控制参数
取自有效profile。
10836-032
FALLING DIGITAL RAMP STEP
SIZE REGISTER
DDS参数
指定位
31:0
31:18
31:20
DRG的斜坡特性参数可完全编程。包括：斜坡上下限值、
DIGITAL RAMP LOWER LIMIT REGISTER
RISING DIGITAL RAMP STEP
SIZE REGISTER
DDS信号
控制
参数
频率
相位
幅度
数字斜坡目
的位
(CFR2[21:20])
00
01
1x1
DDS CLOCK
图36. 数字斜坡功能框图
控制DRG的主要是数字斜坡使能位(0x01[19])。禁用该位
后，DRG其他的输入控制会被忽略，内部时钟关闭节能。
32
INCREMENT STEP SIZE
DIGITAL RAMP ACCUMULATOR
0
32
32
1
32
DRCTL 63
16
POSITIVE SLOPE RATE
LOAD LRR AT I/O_UPDATE
DDS CLOCK
0
LIMIT CONTROL
32
32
UPPER
LIMIT
LOWER
LIMIT
32
TO DDS
SIGNAL
CONTROL
PARAMETER
16
1
LOAD
CONTROL
LOGIC
DRHOLD 64
Q
R
16
NEGATIVE SLOPE RATE
D
PRESET
LOAD
ACCUMULATOR
RESET
CONTROL
LOGIC
Q
DIGITAL
RAMP
TIMER
图37. 数字斜坡发生器详图
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NO-DWELL
CONTROL
2
NO DWELL
CLEAR DIGITAL RAMP ACCUMULATOR
AUTOCLEAR DIGITAL RAMP
. ACC
10836-033
32
DECREMENT STEP SIZE
AD9914
DRG斜率控制
注意频率单位与fSYSCLK使用的单位保持一致(例如：MHz)。
DRG的内核是以可编程定时器为时钟的32位累加器。而定
幅度单位与DAC满量程输出电流IFS使用的单位保持一致(例
时器的时间参考是DDS时钟，工作在1/24 fSYSCLK频率。定时
如：mA)。
器用于建立累加器两个连续更新之间的时间间隔。正斜率
步进间隔(+Δt)和负斜率步进间隔(−Δt)都能独立编程控
制，计算公式为：
+ ∆t =
值截取为16位或12位结果。
f SYSCLK
根据前文所述，步进间隔由16位可编程定时器控制。有三
24 N
种情况会造成定时器超时前重载。第一种情况是数字斜坡
f SYSCLK
其中：P和N是保存在32位数字斜坡率寄存器中的两个16位
数值，用于控制步进间隔。N指负斜率斜坡的步进间隔。P
指正斜率斜坡步进间隔。
正斜率斜坡步长(STEPP)和负斜率斜坡步长(STEPN)采用32
位数值，由32位上升和下降数字斜坡步长寄存器编程控制
(0x06和0x07)。每一步长的编程值是无符号整数(硬件会自
动将STEPN看作负值)。32位步长值和频率、相位以及幅
度单位之间的关系取决于数字斜坡目的位。用STEP N 或
STEPP替换下列公式中的M，可以计算实际频率、相位和
DRCTL引脚状态发生改变。第三种情况是在I/O更新位中
加载LRR (0x00[15])。
DRG限值控制
斜坡累加器后设有限值控制逻辑，可以强制设定斜坡发生
器输出信号的上下边界。在任何情况下，DRG使能后的输
出信号都不会超过编程设定的限值。上下限值由64位数字
斜坡限值寄存器控制。注意上限值要大于下限值，才能保
证DRG正常运行。
通过编程控制可以使斜坡累加器清0(即复位至0)。斜坡累
M
频率步长 = 32 f SYSCLK
2
相位步长 =
使 能 位 由 0变 为 1， 随 后 进 行 I/O更 新 。 第 二 种 情 况 是
DRG累加器清零
幅度步长：
相位步长 =
加精度可达32位，相位和幅度分别只用到16位或12位。因
此，实际相位或幅度步长会根据目的控制位将累加的32位
24 P
− ∆t =
相位和幅度步长公式计算的结果是平均步长。虽然步长累
加器清0后，会强制DRG按数字斜坡限值寄存器中编程设
定的下限值输出。
πM
2
31
45M
229
(弧度)
通过将限值控制模块嵌入累加器反馈路径中，复位累加器
即相当于将其预置为下限值。
(度)
M
幅度步长 = 32 I FS
2
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AD9914
P DDS CLOCK CYCLES
N DDS CLOCK CYCLES
1 DDS CLOCK CYCLE
NEGATIVE
STEP SIZE
POSITIVE
STEP SIZE
+∆ t
–∆ t
UPPER LIMIT
DRG OUTPUT
LOWER LIMIT
DROVER
DRHOLD
AUTO
CLEAR
CLEAR
DRCTL
RELEASE
DIGITAL RAMP ENABLE
CLEAR DIGITAL
RAMP ACCUMULATOR
AUTOCLEAR DIGITAL
RAMP ACCUMULATOR
1
2
3
4
5
6
7
8
9
11
10
13
12
10836-034
I/O_UPDATE
图38. 正常斜坡发生
正常斜坡发生
事件4—DRCTL引脚转换成逻辑0，启动DRG负斜率输出。
正常斜坡发生指两个非驻留位全部清0(详情请参见“非驻留
在本例中，DRCTL引脚状态保持时间足够长，以使DRG达
斜坡发生”部分)。在图38中，给出了一个斜坡波形例子及
到其编程设定的下限值。在DRCTL = 1或者下限值重新编
其所需控制信号：最上面的图线为DRG输出；下一条图线
程获得更低值之前，DRG始终保持下限值输出。对于后一
是DROVER输出引脚状态(假定DRG过输出使能位已设
种情况，DRG会立即恢复之前的负斜率曲线。
置)；剩余轨迹为控制位和控制引脚；另外，相关斜坡参数
也予以了标注(上下限值、步长和正负斜率斜坡的Δt)。在
事件5—DRCTL引脚第二次转换成逻辑1，启动第二次正斜
率输出。
图的底部，带圆圈数字标明了各种具体事件。不同数字编
号表示的事件(事件1，等等)，将在下面的段落进行说明。
事件6—DRHOLD引脚转换为逻辑1，正斜率曲线输出中
断。这使得斜坡累加器停止运算，并将DRG输出冻结在最
在本例中，为了显示DRG的灵活性，斜坡的正负斜率对是
后的输出值上。
不同的。正负两种斜率参数可以编程为相同值。
事件7—DRHOLD引脚转换为逻辑0，释放斜坡累加器，恢
事件1—数字斜坡使能位置1，由于该位必须在一个I/O更新
复之前的正斜率曲线输出。
后才有效，因此不会影响DRG输出。
事件8—清除数字斜坡累加器位置1，由于该位必须在I/O更
事件2—I/O更新记录该数字斜坡使能位。如果此时DRCTL
= 1有效(DRCTL图线灰色部分)，那么DRG输出会立即变成
正斜率(DRG输出图线灰色部分)。否则，如果DRCTL = 0，
DRG输出会被初始化为下限值。
新触发后才有效，因此不会影响DRG输出。
事件9—I/O更新记录了清除数字斜坡累加器位已置1，对斜
坡累加器复位，强制将DRG输出限定为编程设定的下限
值。在清除条件移除前，DRG输出始终保持下限值。
事件3—DRCTL引脚转换成逻辑1，启动DRG正斜率输出。
在本例中，DRCTL引脚状态保持时间足够长，以使DRG达
到其编程设定的上限值。在斜坡累加器清零，DRCTL = 0，
事件10—清除数字斜坡累加器位已清0，由于该位必须在
I/O更新触发后才有效，因此不会影响DRG输出。
或者重新将上限值编程设定为更高值之前，DRG始终保持
事件11—I/O更新记录了清除数字斜坡累加器位已清0，释
上限值输出。对于后一种情况，DRG会立即恢复之前的正
放斜坡累加器，重新恢复之前的正斜率曲线。
斜率曲线。
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AD9914
事件12—自动清除数字斜坡累加器位已置1，由于该位必须
DRG会立即切换成负斜率参数，恢复在两个限值之间振荡
在I/O更新触发后才有效，因此不会影响DRG输出。
输 出 。 类 似 的 ， 如 果 DRG输 出 处 于 负 斜 率 斜 坡 中 间 ，
事件13—I/O更新记录了自动清除数字斜坡累加器位已置
DRCTL引脚由逻辑0变为逻辑1，那么DRG会立即切换成正
1，重置斜坡累加器。注意，使用自动清除，斜坡累加器
斜率参数，恢复在两个限值之间振荡输出。
只在一个DDS时钟周期内保持重置状态。这将使DRG以下
当两个非驻留位同时设置时，每次DRG输出达到编程设定
限值输出，但斜坡累加器会立即恢复正常运行。在本例
的上限值或下限值后(假定DRG过输出使能位(0x01[13])已
中，DRCTL引脚保持逻辑1；因此，DRG输出重新恢复之
设置)，DROVER信号会产生一个正脉冲(两个DDS时钟周
前的正斜率曲线。
期)。
非驻留斜坡发生
图39给出了非驻留高位DRG输出波形。该波形图假定数字
CFR2中的非驻留高位和非驻留低位(0x01[18:17])增大了
斜坡非驻留高位已置1，并由I/O更新记录。另外，图中还
DRG的应用灵活性。在正常斜坡发生过程中，当DRG输出
给出DROVER引脚的状态(假定DRG过输出使能有效位已
达到编程设定的上限值或下限值时，如果工作参数不发生
设置)。
变化，DRG会始终保持该限值输出。不过，在非驻留操作
图39中带圆圈数字表示不同事件，具体含义如下：
中，DRG输出不一定保持在上下限值。例如，设置数字斜
坡非驻留高位，则当达到上限值时，DRG会自动(立即)跳
事件1—表示I/O更新记录了已设置的数字斜坡使能位。
到下限值(这一过程并非以斜坡方式返回下限值，而是直接
事件2—DRCTL引脚转换成逻辑1，启动DRG正斜率输出。
跳至下限值)。类似的，数字斜坡非驻留低位置1后，当
事件3—DRCTL引脚转换成逻辑0，不会影响DRG输出。
DRG达到下限值时，DRG会自动(立即)跳到上限值。
事件4—由于数字斜坡非驻留高位已置1，当DRG输出达到
在非驻留操作期间，仅监控DRCTL引脚的状态变化；也就
上限值时，会立即切换到下限值，在DRCTL从逻辑0变成
是说，静态逻辑电平不会产生影响。
逻辑1之前，始终保持下限值输出。
在非驻留高位操作期间，DRCTL引脚正向转换时，会启动
事件5—DRCTL由逻辑0转换成逻辑1，重新输出正斜率
正斜率斜坡，在达到上限值之前会始终以正斜率斜坡输出
斜坡。
(不受任何DRCTL引脚活动影响)。
事件6和事件7—在DRG输出达到编程上限值之前，忽略
在非驻留低位操作期间，DRCTL引脚负向转换时，会启动
负斜率斜坡，在达到下限值之前会始终以负斜率斜坡输出
(不受任何DRCTL引脚活动影响)。
DRCTL引脚逻辑变化。
事件8—由于数字斜坡非驻留高位已置1，当DRG输出达到
上限值时，会立即切换到下限值，在DRCTL从逻辑0变成
设置两个非驻留位会调用连续斜坡运行模式；也就是说，
DRG通过编程斜率参数自动在两个限值之间振荡输出。另
外，DRCTL引脚功能也略有不同。由原来控制斜坡序列初
始化变成只改变斜坡方向；也就是说，当DRG输出处于正
斜率斜坡中间时，DRCTL引脚从逻辑1变成逻辑0，那么
逻辑1之前，始终保持下限值输出。
数字斜坡非驻留低位与数字斜坡非驻留高位设置情况很相
似 ， 不 同 之 外 在 于 DRCTL引 脚 从 逻 辑 1变 成 逻 辑 0时 ，
DRG以负斜率斜坡输出，并在达到下限值时，立刻切换到
上限值。
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AD9914
P DDS CLOCK CYCLES
POSITIVE
STEP SIZE
+∆ t
UPPER LIMIT
DRG OUTPUT
LOWER LIMIT
DROVER
1
2
3
4
5
6
7
8
10836-035
DRCTL
图39. 非驻留高位斜坡发生
省电控制
DROVER引脚
DROVER引脚提供外部信号表示DRG状态。具体来看，当
AD9914可以分别对器件的三个具体模块进行省电控制。省
DRG输出处于上限值/下限值时，DROVER引脚为逻辑1；
电功能适用的具体模块包括：
除此之外，都为逻辑0。对于两个非驻留位都设置的特殊
• 数字内核
情 况 ， 每 次 DRG输 出 达 到 编 程 设 定 的 任 意 限 值 时 ，
• DAC
DROVER引脚产生一个正脉冲，脉冲宽度为两个DDS时钟
• 输入REF CLK时钟电路
周期会。
数字内核省电模式会禁用串行/并行I/O端口更新。但是，
DRG模式下的跳频能力
数字省电控制位(0x00[7])仍能被清零，以防出现无法恢复
AD9914的另一项特性是允许用户在器件正常扫描时跳过一
正常工作状态的情况。
段范围预置的频率。CFR2 (0x01[14])中的跳频使能位负责
软件省电功能通过CFR1中的三个独立省电控制位来管理。
使能这一功能。当设置该位后，扫描逻辑便监控瞬时频
软件省电控制需要将EXT_PWR_DWN引脚状态强制设为
率。当在下一个累计周期达到最低跳频寄存器(0x09)定义
逻辑0。在这种情况下，通过串行I/O端口设置相应的省电
的频率点时，它会直接跳至最高跳频寄存器(0x0A)中设置
控制位(0x00[7:5])可对相应模块实施省电控制，控制位清0
的频率值(反之亦然)，而不会像正常扫描时那样累计增量
可以恢复正常工作状态。
调谐字。图40显示了该特性是如何工作的。
或者，通过EXT_PWR_DWN引脚利用外部硬件控制可以
若跳频寄存器在扫描完成前重新编程，则允许第二个跳频。
使三个功能模块同时进入省电模式。当此引脚强制设为逻
当使能该功能时，应满足如下条件：
辑1时，无论省电控制位状态如何，四个电路模块都会进
• 跳频值必须位于频率扫描范围的最低和最高限值之间。
• 最低跳频寄存器值必须低于最高跳频寄存器值。
入省电模式；也就是说，当EXT_PWR_DWN为逻辑1时，
CFR1中的独立省电控制位会被忽略且覆盖。
根据外部省电控制位的状态，EXT_PWR_DWN引脚可以
FREQUENCY
采用完全省电模式或者快速恢复省电模式。快速恢复省电
UPPER LIMIT
模式保持对DAC偏置电路、PLL、VCO和输入时钟电路供
0x09
电。虽然快速恢复省电模式节能效果不如完全省电模式，
0x0A
t
10836-036
但可以实现器件从省电状态快速恢复正常运行。
LOWER LIMIT
图40. 频率与时间的关系
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AD9914
编程和功能引脚
AD9914配备32位并行端口。该32位端口用于对器件的内部
寄存器编程，支持串行模式和并行模式，并且允许频率
(FTW)、相位(POW)和幅度(AMP)的直接调制控制。外部
式。引脚28至引脚31为功能引脚。支持的配置见表10。
注意必须置位OSK使能位CFR1[8]，以便使能幅度控制，如
表10所示。
功能引脚的状态(F0至F3)决定了32位并行端口的配置方
表10. 并行端口配置
功能引脚，
F[3:0] 1
0000
模式描述
并行编程模式
位[31:24] 2
数据[15:8]
(可选)
32位并行端口引脚分配
位[23:16] 3
位 [15:8] 4
位[7:0] 5
数据[7:0]
地址[7:0]
用于控制读、写和8位/16位
数据字。详情参考“并行编
程”部分。
0001
串行编程模式
未使用
未使用
未使用
0010
全32位直接频率调谐字控制。
MSB和LSB对齐并行端口引脚
全32位直接频率调谐字控制，
并行端口引脚分配不同
全16位直接相位失调控制和
全12位直接幅度控制
全12位直接幅度控制和全16
位直接相位失调控制
24位部分FTW控制和8位部分
幅度控制
24位部分FTW控制和8位部分
相位失调控制
24位部分FTW控制和8位部分
幅度控制
24位部分FTW控制和8位部分
相位失调控制
24位部分FTW控制和8位部分
幅度控制
24位部分FTW控制和8位部分
相位失调控制
24位部分FTW控制和8位部分
幅度控制
24位部分FTW控制和8位部分
相位失调控制
FTW[31:24]
FTW[23:16]
FTW[15:8]
用于控制SCLK、SDIO、
SDO、CS、和SYNCIO。
详情参考“串行编程”部分。
FTW[7:0]
FTW[15:8]
FTW[7:0]
FTW[31:24]
FTW[23:16]
POW[15:8]
POW[7:0]
AMP[11:8]
AMP[7:0]
AMP[11:8]
AMP[7:0]
POW[15:8]
POW[7:0]
FTW[31:24]
FTW[23:16]
FTW[15:8]
AMP[15:8]
FTW[31:24]
FTW[23:16]
FTW[15:8]
POW[15:8]
FTW[31:24]
FTW[23:16]
FTW[15:8]
AMP[7:0]
FTW[31:24]
FTW[23:16]
FTW[15:8]
POW[7:0]
FTW[23:16]
FTW[15:8]
FTW[7:0]
AMP[15:8]
FTW[23:16]
FTW[15:8]
FTW[7:0]
POW[15:8]
FTW[23:16]
FTW[15:8]
FTW[7:0]
AMP[7:0]
FTW[23:16]
FTW[15:8]
FTW[7:0]
POW[7:0]
未使用
未使用
未使用
未使用
未使用
未使用
未使用
未使用
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
1
引脚31至引脚28。
引脚68至Pin 72，引脚75至77。
3
引脚78至Pin 81，引脚87、引脚88、引脚1、引脚2。
4
引脚3至引脚5、引脚8至引脚12。
5
引脚13至引脚15、引脚18至引脚22。
2
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AD9914
FUNCTION
PINS
4
F[3:0]
DECODE
DDS
DIRECT MODES
PARALLEL
PORT PINS
32
32
BITS[31:0]
DQ
32
32
ROUTING
LOGIC
CK
SYNC_CLK
16
12
FTW
FREQUENCY
POW
PHASE
AMP
AMPLITUDE
32
FUNCTION PINS AND DIRECT MODE
BITS[31:0] VS. FTW, POW, AMP
F[3:0] BITS[31:24] BITS[23:16] BITS[15:8]
0000
0001
PARALLEL
CONTROL
27
PARALLEL MODE
OSK ENABLE
PARALLEL MODE
BITS[7:0]
8 BITS[31:24]
8 BITS[23:16]
SERIAL MODE
8
DIRECT MODE
BITS[15:8]
FTW[7:0]
0010
FTW[31:24] FTW[23:16] FTW[15:8]
0011
FTW[15:8]
FTW[7:0]
FTW[31:24] FTW[23:16]
0100
POW[15:8]
POW[7:0]
AMP[11:8]
0101
AMP[11:8]
AMP[7:0]
POW[15:8]
POW[7:0]
0110
FTW[31:24] FTW[23:16] FTW[15:8]
AMP[15:8]
0111
FTW[31:24] FTW[23:16] FTW[15:8]
POW[15:8]
1000
FTW[31:24] FTW[23:16] FTW[15:8]
AMP[7:0]
1001
FTW[31:24] FTW[23:16] FTW[15:8]
POW[7:0]
1010
FTW[23:16] FTW[15:8]
FTW[7:0]
AMP[15:8]
BIT 3
1011
FTW[23:16] FTW[15:8]
FTW[7:0]
POW[15:8]
BIT 2
1100
FTW[23:16] FTW[15:8]
FTW[7:0]
AMP[7:0]
BIT 1
1101
FTW[23:16] FTW[15:8]
FTW[7:0]
POW[7:0]
BIT 0
BIT 2
BIT 1
AMP[7:0]
BIT 0
D[15:8]
SYSTEM
CLOCK
PROGRAMMING
REGISTERS
D[7:0]
A[7:0]
WR
IO_UPDATE
RD
16 BITS/8 BITS
SERIAL MODE
SERIAL
CONTROL
5
SYNCIO
SDO
SDIO
SCLK
CS
10836-046
BIT 4
NOTES
1. AMP[11:0] CONTROLS AMPLITUDE. AMP[15:12] UNUSED.
图41. 并行端口功能框图
AD9914的32引脚并行端口与一组4个独立的功能引脚协同
高200 MBps的速率、使用16位数据(或100 MBps，使用8位数
工作，这些功能引脚控制并行端口的功能。该32引脚并行
据)写入器件寄存器。
端口组成一个32位字，以位[31:0]表示(31表示最高有效位
当施加在功能引脚上的逻辑电平为F[3:0] = 0001时，串行模
(MSB)，0表示最低有效位(LSB))，4个功能引脚以F[3:0]表
示。图41表示功能引脚、32引脚并行端口、内部编程寄存
器以及DDS控制参数(频率、相位和幅度)的相互关系。注意
并行端口可采用三种不同的模式工作，由功能引脚定义。
式有效。这样便可允许并行端口以串行接口的方式工作，
为所有器件的编程寄存器提供访问。在该模式下，32引脚
并行端口中仅有5个引脚工作(位[4:0])。这些引脚提供芯片
选择(CS)、串行时钟(SCLK)、以及I/O同步(SYNCIO)功
当施加在功能引脚上的逻辑电平为F[3:0] = 0000时，并行模
能，用于串行接口以及两条串行数据线(SDO和SDIO)。串
式有效。这样便可允许并行端口以并行接口的方式工作，
行模式支持最高80 Mbps的数据速率。
为所有器件的编程寄存器提供访问。在并行模式中，32引
当施加到功能引脚上的逻辑电平为F[3:0] = 0010至1101(注
脚端口(位[31:0])分为3组，它们分别是：由16个数据位组
成的位[31:16]、由8个地址位组成的位[15:8]、以及由3个控
制位组成的位[2:0]。地址位指向特定的器件寄存器，数据
位存储寄存器的内容。控制位控制读写功能并设置数据总
线的宽度；也就是说，用户可以选择数据总线宽度是否为
16位(位[31:16])或8位(位[23:16])。并行模式允许用户以最
意1110和1111未使用)时，并行端口用作访问DDS内核中32
位频率、16位相位、以及12位幅度参数的高速接口。图41
中的表格使用DDS的频率(FTW[31:0])、相位(POW[15:0])
和幅度(AMP[15:0])参数识别位[31:0]，从而显示32引脚并
行端口的分段。注意，虽然AMP[15:0]表示16位分辨率，
但实际的幅度分辨率为12位。因此，仅AMP[11:0]提供幅
度控制(也就是说，未使用AMP[15:12])。
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AD9914
此外，为确保幅度控制，用户必须将CFR1寄存器(0x00[8])
口无需I/O更新即可工作。然而，当该位为逻辑0时，器件
中的OSK使能位置位为逻辑1。
会将并行端口数据发送到相应的寄存器(FTW、POW、
通过允许用户直接控制DDS参数(频率、相位、幅度或这些
AMP)，但不会发送给DDS内核。直到用户对IO_UPDATE
参数的不同组合)，F[3:0]引脚和位[31:0]一同为AD9914提
引脚进行置位，数据才会发送到DDS内核。
供了无与伦比的调制能力。除此之外，并行端口以等同于
例如，假定某应用需要以全32位频率分辨率和全12位幅度
1/24的系统采样时钟的采样速率运行。这允许DDS参数以
分辨率对频率和幅度进行调制。注意所有F[3:0]引脚组合
最高145 MSPS(假定系统时钟为3.5 GHz)的速率更新，以便
都不直接支持这类调制能力。解决该问题的方法是，将并
AD9914满足宽带调制应用的需求。
行端口数据流使能位(0x00[17])置位为逻辑0。这将允许使
注意：并行端口的频率、相位和幅度变化将会通过不同的
路径传达给DDS内核，导致不同的传播时间(延迟)。因
此 ， 调 制 多 于 一 个 的DDS参数需要对器件CFR2寄存器
(0x01[15])的匹配延迟使能位进行置位，以便均衡从并行端
口传播到DDS内核的每个DDS参数。注意高速调制要求使
用一个DAC重构滤波器，它必须具有足够的带宽，以满足
用32引脚并行端口的两个直接模式周期，每个周期都有不
同 的 功 能 引 脚 设 置 ， 不 会 对 DDS内 核 造 成 影 响 ， 直 至
IO_UPDATE引脚置位。也就是说，在第一个直接模式周
期中，将功能引脚设置为F[3:0] = 0010，以便将全部32位路
由至FTW寄存器(频率寄存器)。在第二个直接模式周期
中，将功能引脚设置为F[3:0] = 0100，为AMP寄存器(幅度)
提供全12位访问。然而，需要注意的是，这样做也会提供
瞬态时域转换的要求。
针对POW寄存器(相位寄存器)的访问；因此，请确保相位
由于可通过FTW、POW和AMP寄存器进行直接DDS参数
访问，IO_UPDATE引脚(见图41)便有了另一层灵活性。为
支持这一功能，AD9914提供了一个寄存器控制位：并行端
口数据流使能(0x00[17])。当该位置位为逻辑1时，并行端
位保持静态。下一步是切换IO_UPDATE引脚，可将新频
率和相位值从FTW和POW寄存器同步传输至DDS内核。该
操作模式降低了两倍的整体调制速率，因为它需要在并行
端口上完成两个独立的操作。然而，调制采样速率仍然可
高达72.5 MSPS。
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AD9914
串行编程
若要使能SPI操作，则将引脚28 (F0)置位为逻辑高电平、引
写入周期结束后，编程数据驻留在串行端口缓冲器中，处
脚29至引脚31(F1至F3)置位为逻辑低电平。若要通过并行
于无效状态。I/O_UPDATE将串行端口缓冲器中的数据传
接口编程AD9914，请参见“并行编程”部分。
输到有效寄存器。I/O更新可以在每完成一个通信周期后
进行，也可以在所有串行操作结束后进行。另外，改变一
控制接口—串行I/O
AD9914串行端口是一种灵活的同步串行通讯端口，可以很
方便地与多种工业用微控制器和微处理器接口。此串行
次Profile引脚状态可以启动一次I/O更新。
对于读取周期，第2阶段与写入周期一致，不同之处在
于：从有效寄存器读取数据，而非串行端口缓冲器，数据
I/O端口支持大多数同步传输格式。
在SCLK下降沿输出。
此接口可进行读/写操作，访问所有AD9914配置寄存器。
支持MSB优先和LSB优先传输格式。另外，串行接口端口
还能配置为单引脚输入/输出(SDIO)，作为2-线式接口使
用；或者，也可配置为两个单向输入/输出引脚(SDIO和
SDO)，作为3线接口使用。两个可选引脚(I/O_SYNC和CS)
注意：要回读任何Profile寄存器(0x0B至0x1A)，必须使用
三个外部Profile引脚。例如，如果Profile寄存器是Profile 5
(0x15)， 那 么 PS[0:2]引 脚 必 须 等 于 101。 这 不 需 要 写 入
Profile寄存器。
可以提高采用AD9914的设计系统灵活性。
指令字节
表11. 串行I/O引脚描述
指令字节包含如下信息，详见指令字节信息位图。
引脚编号
18
19
20
21
22
名称
D4/SYNCIO
D3/SDO
D2/SDIO/WR
D1/SCLK/RD
D0/CS/PWD
串行I/O描述
SYNCIO
SDO
SDIO
SCLK
CS—芯片选择
指令字节信息位图
MSB
LSB
I7
I6
I5
I4
I3
I2
I1
I0
R/W
X
A5
A4
A3
A2
A1
A0
R/W—指令字节位7决定指令字节写周期结束后是进行读还
通用串行I/O操作
是写操作。逻辑1表示读操作。逻辑0表示写操作。
串行通信周期可分为两个阶段。第一个是指令阶段，将指
X—指令字节位 6是无关位。
令字节写入AD9914。指令字节包含要访问的寄存器地址，
以及定义即将进行的数据传输是读操作还是写操作。
A5、A4、A3、A2、A1、A0—指令字节的位5、位4、位3、
第二阶段写入周期指从串行端口控制器向串行端口缓冲器
寄存器。
位2、位1和位0决定通信周期中数据传输期间访问哪一个
传输数据。传输的字节数取决于访问的寄存器。例如，如
果访问控制功能寄存器2(地址0x01)，第2阶段需要传输4个
串行I/O端口引脚功能描述
字节。数据每一位都寄存在SCLK的相应上升沿。串行端口
SCLK—串行时钟
控制器需要访问寄存器的所有字节；否则，串行端口控制
串行时钟引脚用于同步输入/输出AD9914的数据，运行内
器将在下一个通信周期退出工作时序。不过，有一个方法
部状态机。
可以写入少量的字节，即使用SYNCIO引脚功能。利用
CS—片选信号
SYNCIO引脚功能取消I/O操作，对串行端口控制器指针复
位。SYNCIO之后，下一字节是指令字节。注意在SYNCIO
前每个已完全写入的字节都会保存在串行端口缓冲器中。
有部分写入的字节未保存。在任一通信周期结束后，
AD9914串行端口都将接下来的8个SCLK上升沿用于写入指
CS 是低电平有效，被用于在同一条串行通信线路上连接多
个器件。当此输入高电平时，SDO和SDIO引脚会进入高阻
抗状态。如果在任何通信周期内出现高电平，则此通信周
期将暂停，直到CS重新被低电平激活。片选信号(CS)可以
在系统中被拉低，以保证对SCLK的控制有效。
令字节，开始下一个通信周期。
串行数据输入/输出(SDIO)
向AD9914写入数据必须通过此引脚进行。不过，该引脚也
能作为双向数据线使用。CFR1 (0x00)的位 1控制此引脚配
置。默认为逻辑0，将SDIO引脚配置为双向数据线。
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AD9914
串行数据输出(SDO)
串行I/O时序图
如果协议选择用不同的通信线来发送和接收数据，那么数
图42至图45给出了一些基本示例，描述串行I/O端口各种控
据是从该引脚读出的。当AD9914以单独的双向I/O模式运
制信号之间的时序关系。在I/O更新置位前，寄存器图中
行时，此引脚不会输出数据，并置为高阻抗状态。
的大多数位都不会传输到其内部目的地址，这一点并未在
下列时序中反映出来。
SYNCIO—输入/输出复位
注意图42至图45中，指令字节周期和数据传输周期之间的
SYNCIO可以同步I/O端口状态机，不会影响可寻址寄存器
的内容。SYNCIO引脚输入有效高电平，可以使当前通信
SCLK停止条件是不需要的。
周期中止。在SYNCIO返回低电平后(逻辑0)，另一个通信
MSB/LSB传输
周期才能开始，首先是指令字节写。
AD9914串行端口支持最高有效位(MSB)优先和最低有效位
输入/输出更新(I/O_UPDATE)
(LSB)优先两种数据格式。此功能由CFR1 (0x00)中的位 0控
I/O更新用于将串行或并行I/O端口缓冲器中写入的数据传
制。默认格式是MSB优先。如果LSB优先有效，所有数据，
输到有效寄存器。I/O_UPDATE在上升沿有效，脉冲宽度
包括指令字节，必须遵循LSB优先原则。注意每个寄存器
必须大于1个SYNC_CLK周期。
位域列中的最大数是MSB，最小数是该寄存器的LSB。
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CS
SDIO
I6
I7
I5
I4
I3
I2
I1
I0
D7
D6
D5
D4
D3
D2
D1
10836-037
SCLK
D0
图42. 串行端口写入时序，时钟空闲为低
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CS
SCLK
I6
I7
I5
I4
I3
I2
I1
I0
DON'T CARE
DO7
SDO
DO5
DO6
DO4
DO3
DO2
DO1
DO0
10836-038
SDIO
图43. 三线式串行端口读取时序，时钟空闲为低
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CS
I7
I6
I5
I4
I3
I2
I1
I0
D7
D6
D5
D4
D3
D2
D1
D0
10836-039
SDIO
DO0
10836-040
SCLK
图44. 串行端口写入时序，时钟空闲为高
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CS
SCLK
SDIO
I7
I6
I5
I4
I3
I2
I1
I0
DO7
DO6
DO5
DO4
图45. 双线式串行端口读取时序，时钟空闲为高
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DO3
DO2
DO1
AD9914
并行编程(8/16位)
外部功能引脚的状态(F0至F3)决定了AD9914所用接口的类
表12. 并行端口读取时序(见图46)
型。引脚28至引脚31是专用的功能引脚。若要使能并行模
参数
tADV
tAHD
值
92
0
tRDLOV
tRDHOZ
tRDLOW
tRDHIGH
69
50
69
50
式接口，可将引脚28至引脚31置位为逻辑低电平。
并行编程通过8个地址线和用于读/写操作的8或16个双向数
据线完成。引脚22上的逻辑状态决定了所用数据线的宽
度。引脚22上的逻辑低电平将数据宽度设为8位，并且逻
辑高电平将数据宽度设为16位。此外，并行模式还有专用
的写/读控制输入。若使用了16位模式，则高位字节(位
单位
测试条件/注释
(最大值) 地址保持至数据有效的时间
(最小值) 至RD信号无效的地址保持
时间
(最大值) RD 低电平到数据有效
(最大值) RD 高电平到数据三态
(最大值) RD 信号最短低电平时间
(最大值) RD 信号最短高电平时间
[15:8])传送至寻址的寄存器，且低位字节(位[7:0])传送至相
表13. 并行端口写入时序(见图47)
邻的低位地址。
参数
tASU
值
1
单位
ns
tDSU
3.8
ns
tAHD
0
ns
tDHD
0
ns
tWRLOW
tWRHIGH
tWR
2.1
3.8
10.5
ns
ns
ns
并行I/O运行允许单次I/O操作内针对任意寄存器每一字节
的写操作。AD9914为每个寄存器提供回读兼容性，以简化
设计。
A[7:0]
D[7:0] OR
D[15:0]
A1
D1
tRDHIGH
测试条件/注释
至WR信号有效的地址建立
时间
至WR信号有效的数据建立
时间
至WR信号无效的地址保持
时间
至WR信号无效的数据保持
时间
WR 信号最短低电平时间
WR 信号最短高电平时间
最短写入时间
A2
A3
D2
D3
tRDLOW
RD
tRDLOV
10836-041
tRDHOZ
tADV
tAHD
图46. 并行端口读取时序图
tWR
D[7:0] OR
D[15:0]
A1
A2
D1
A3
D2
WR
tASU
tWRHIGH
tDSU
D3
tAHD
tWRLOW
图47. 并行端口写入时序图
Rev. A | Page 33 of 48
tDHD
10836-042
A[7:0]
AD9914
寄存器存储区分配图和位功能描述
表14. 寄存器映射
寄存器
名称
(串行地址)
CFR1 —
控制
功能
寄存器1
(0x00)
位
范围
(并行地址)
[7:0]
(0x00)
[15:8]
(0x01)
位6
DAC
关电
位5
REF CLK
输入掉电
位4
开路
位3
外部
省电控制
位2
开路
位1
仅适用于
SDIO输入
位0
(LSB)
LSB优先
模式
加载LRR
(I/O
更新)
自动清零
数字斜坡
累加器
自动清零
相位
累加器
清零数字
斜坡
累加器
清零相位
累加器
开路
外部OSK
使能
OSK
使能
0x00
并行端口
数据流
使能
使能
正弦
输出
VCO校准
使能
0x01
[23:16]
(0x02)
CFR2—
控制
功能
寄存器2
(0x01)
CFR3—
控制
功能
寄存器3
(0x02)
CFR4—
控制
功能
寄存器4
(0x03)
数字斜坡
下限值
寄存器
(0x04)
开路
[31:24]
(0x03)
[7:0]
(0x04)
[15:8]
(0x05)
延迟
匹配使能
跳频
使能
[23:16]
(0x06)
Profile
模式使能
并行数据
端口使能
[31:24]
(0x07)
[7:0]
(0x08)
[15:8]
(0x09)
[23:16]
(0x0A)
[31:24]
(0x0B)
[7:0]
(0x0C)
[15:8]
(0x0D)
[23:16]
(0x0E)
[31:24]
(0x0F)
[7:0]
(0x10)
[15:8]
(0x11)
[23:16]
(0x12)
[31:24]
(0x13)
默认值
(十六
进制)1
0x08
位7
(MSB)
数字
部分关电
开路
0x00
开路
DRG
开路
过输出
使能
数字斜坡目的地址
SYNC_CLK
使能
SYNC_CLK
反转
保留
开路
0x09
数字斜坡
使能
数字
斜坡非驻留
高位
数字
斜坡非驻留
低位
编程
模块
使能
0x00
0x00
开路
开路
ICP[2:0]
手动ICP
选择
锁定
检测使能
最小LDW[1:0]
输入
分频器
复位
输入分频器[1:0]
倍频器
使能
0x1C
0x19
反馈分频器N[7:0]
开路
0x00
PLL使能
PLL 参考
禁用
倍频器
时钟边沿
0x00
0x00
开路
需要设置寄存器默认值(0x20)
0x20
需要设置寄存器默认值(0x31)
0x31
需要设置寄存器默认值(0x05)
0x05
开路
辅助
分频器掉电
DAC CAL
时钟掉电
DAC CAL
使能2
0x00
数字斜坡下限值[7:0]
0x00
数字斜坡下限值[15:8]
0x00
数字斜坡下限值[23:16]
0x00
数字斜坡下限值[31:24]
0x00
Rev. A | Page 34 of 48
AD9914
寄存器
名称
(串行地址)
数字斜坡
上限
值寄
存器
(0x05)
上升数字
斜坡
步长
寄存器
(0x06)
下降数字
斜坡
步长
寄存器
(0x07)
数字斜坡
速率
寄存器
(0x08)
最低
跳频
寄
存器
(0x09)
最高
跳
频
寄存器
(0x0A)
Profile 0 (P0)
频率
调谐
字0
寄存器
(0x0B)
位范围
(并行
地址)
[7:0]
(0x14)
[15:8]
(0x15)
[23:16]
(0x16)
[31:24]
(0x17)
[7:0]
(0x18)
[15:8]
(0x19)
[23:16]
(0x1A)
[31:24]
(0x1B)
[7:0]
(0x1C)
[15:8]
(0x1D)
[23:16]
(0x1E)
[31:24]
(0x1F)
[7:0]
(0x20)
[15:8]
(0x21)
[23:16]
(0x22)
[31:24]
(0x23)
[7:0]
(0x24)
[15:8]
(0x25)
[23:16]
(0x26)
[31:24]
(0x27)
[7:0]
(0x28)
[15:8]
(0x29)
[23:16]
(0x2A)
[31:24]
(0x2B)
[7:0]
(0x2C)
[15:8]
(0x2D)
[23:16]
(0x2E)
[31:24]
(0x2F)
位7
(MSB)
位6
位5
位4
位3
数字斜坡上限值[7:0]
位2
位1
位0
(LSB)
默认值
(十六
进制)1
0x00
数字斜坡上限值[15:8]
0x00
数字斜坡上限值[23:16]
0x00
数字斜坡上限值[31:24]
0x00
上升数字斜坡递增步长[7:0]
不适用
上升数字斜坡递增步长[15:8]
不适用
上升数字斜坡递增步长[23:16]
不适用
上升数字斜坡递增步长[31:24]
不适用
下降数字斜坡递减步长[7:0]
不适用
下降数字斜坡递减步长[15:8]
不适用
下降数字斜坡递减步长[23:16]
不适用
下降数字斜坡递减步长[31:24]
不适用
数字斜坡负斜率[7:0]
不适用
数字斜坡负斜率[15:8]
不适用
数字斜坡负斜率[7:0]
不适用
数字斜坡负斜率[15:8]
不适用
最低跳频点[7:0]
0x00
最低跳频点[15:8]
0x00
最低跳频点[23:16]
0x00
最低跳频点[31:24]
0x00
最高跳频点[7:0]
0x00
最高跳频点[15:8]
0x00
最高跳频点[23:16]
0x00
最高跳频点[31:24]
0x00
频率调谐字0[7:0]
0x00
频率调谐字0[15:8]
0x00
频率调谐字0[23:16]
0x00
频率调谐字0[31:24]
0x00
Rev. A | Page 35 of 48
AD9914
寄存器
名称
(串行地址)
Profile 0 (P0)
相位/
幅度
寄存器
(0x0C)
Profile 1 (P1)
频率
调谐
字1
寄存器
(0x0D)
Profile 1 (P1)
相位/
幅度
寄存器
(0x0E)
Profile 2 (P2)
频率
调谐
字2
寄存器
(0x0F)
Profile 2 (P2)
相位/
幅度
寄存器
(0x10)
Profile 3 (P3)
频率
调谐
字3
寄存器
(0x11)
Profile 3 (P3)
相位/
幅度
寄存器
(0x12)
位范围
(并行
地址)
[7:0]
(0x30)
[15:8]
(0x31)
[23:16]
(0x32)
[31:24]
(0x33)
[7:0]
(0x34)
[15:8]
(0x35)
[23:16]
(0x36)
[31:24]
(0x37)
[7:0]
(0x38)
[15:8]
(0x39)
[23:16]
(0x3A)
[31:24]
(0x3B)
[7:0]
(0x3C)
[15:8]
(0x3D)
[23:16]
(0x3E)
[31:24]
(0x3F)
[7:0]
(0x40)
[15:8]
(0x41)
[23:16]
(0x42)
[31:24]
(0x43)
[7:0]
(0x44)
[15:8]
(0x45)
[23:16]
(0x46)
[31:24]
(0x47)
[7:0]
(0x48)
[15:8]
(0x49)
[23:16]
(0x4A)
[31:24]
(0x4B)
位7
(MSB)
位6
位5
位4
位3
相位偏移字0[7:0]
位2
位1
位0
(LSB)
默认值
(十六
进制)1
0x00
相位偏移字0[15:8]
0x00
幅度比例因子0[7:0]
0x00
开路
幅度比例因子0[11:8]
0x00
频率调谐字1[7:0]
不适用
频率调谐字1[15:8]
不适用
频率调谐字1[23:16]
不适用
频率调谐字1[31:24]
不适用
相位偏移字1[7:0]
不适用
相位偏移字1[15:8]
不适用
幅度比例因子1[7:0]
不适用
开路
幅度比例因子1[11:8]
不适用
频率调谐字2[7:0]
不适用
频率调谐字2[15:8]
不适用
频率调谐字2[23:16]
不适用
频率调谐字2[31:24]
不适用
相位偏移字2[7:0]
不适用
相位偏移字2[15:8]
不适用
幅度比例因子2[7:0]
不适用
开路
幅度比例因子2[11:8]
不适用
频率调谐字3[7:0]
不适用
频率调谐字3[15:8]
不适用
频率调谐字3[23:16]
不适用
频率调谐字3[31:24]
不适用
相位偏移字3[7:0]
不适用
相位偏移字3[15:8]
不适用
幅度比例因子3[7:0]
不适用
开路
幅度比例因子3[11:8]
Rev. A | Page 36 of 48
不适用
AD9914
寄存器
名称(串行
地址)
Profile 4 (P4)
频率
调谐
字4
寄存器
(0x13)
Profile 4 (P4)
相位/
幅度
寄存器
(0x14)
Profile 5 (P5)
频率
调谐
字5
寄存器
(0x15)
Profile 5 (P5)
相位/
幅度
寄存器
(0x16)
Profile 6 (P6)
频率
调谐
字6
寄存器
(0x17)
Profile 6 (P6)
相位/
幅度
寄存器
(0x18)
Profile 7 (P7)
频率
调谐
字7
寄存器
(0x19)
位范围
(并行
地址)
[7:0]
(0x4C)
[15:8]
(0x4D)
[23:16]
(0x4E)
[31:24]
(0x4F)
[7:0]
(0x50)
[15:8]
(0x51)
[23:16]
(0x52)
[31:24]
(0x53)
[7:0]
(0x54)
[15:8]
(0x55)
[23:16]
(0x56)
[31:24]
(0x57)
[7:0]
(0x58)
[15:8]
(0x59)
[23:16]
(0x5A)
[31:24]
(0x5B)
[7:0]
(0x5C)
[15:8]
(0x5D)
[23:16]
(0x5E)
[31:24]
(0x5F)
[7:0]
(0x60)
[15:8]
(0x61)
[23:16]
(0x62)
[31:24]
(0x63)
[7:0]
(0x64)
[15:8]
(0x65)
[23:16]
(0x66)
[31:24]
(0x67)
位7
(MSB)
位6
位5
位4
位3
频率调谐字4[7:0]
位2
位1
位0
(LSB)
默认值
(十六
进制)1
不适用
频率调谐字4[15:8]
不适用
频率调谐字4[23:16]
不适用
频率调谐字4[31:24]
不适用
相位偏移字4[7:0]
不适用
相位偏移字4[15:8]
不适用
幅度比例因子4[7:0]
不适用
开路
幅度比例因子4[11:8]
不适用
频率调谐字5[7:0]
不适用
频率调谐字5[15:8]
不适用
频率调谐字5[23:16]
不适用
频率调谐字5[31:24]
不适用
相位偏移字5[7:0]
不适用
相位偏移字5[15:8]
不适用
幅度比例因子5[7:0]
不适用
开路
幅度比例因子5[11:8]
不适用
频率调谐字6[7:0]
不适用
频率调谐字6[15:8]
不适用
频率调谐字6[23:16]
不适用
频率调谐字6[31:24]
不适用
相位偏移字6[7:0]
不适用
相位偏移字6[15:8]
不适用
幅度比例因子6[7:0]
不适用
开路
幅度比例因子6[11:8]
不适用
频率调谐字7[7:0]
不适用
频率调谐字7[15:8]
不适用
频率调谐字7[23:16]
不适用
频率调谐字7[31:24]
不适用
Rev. A | Page 37 of 48
AD9914
寄存器
名称(串行
地址)
Profile 7 (P7)
相位/
幅度
寄存器
(0x1A)
USR0 (0x1B)
1
2
位范围
(并行
地址)
[7:0]
(0x68)
[15:8]
(0x69)
[23:16]
(0x6A)
[31:24]
(0x6B)
[7:0]
(0x6C)
[15:8]
(0x6D)
[23:16]
(0x6E)
[31:24]
(0x6F)
位7
(MSB)
位6
位5
位4
位3
相位偏移字7[7:0]
位2
位1
位0
(LSB)
默认值
(十六
进制)1
不适用
相位偏移字7[15:8]
不适用
幅度比例因子7[7:0]
不适用
开路
幅度比例因子7[11:8]
不适用
需要设置寄存器默认值(0x00)
0x00
需要设置寄存器默认值(0x08)
0x08
需要设置寄存器默认值(0x00)
0x00
开路
PLL锁定
上电后需要进行主机复位。主机复位可将内部寄存器返回至默认值。
DAC CAL使能位必须手动设置，并且每次上电以及每次REF CLK或内部系统时钟改变以后需清零。它触发内部校准程序，以优化内部DAC时序的建立
和保持时间。校准失败会降低交流性能或使器件出现故障。
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只
only
AD9914
寄存器位功能描述
本节内容按寄存器串行地址顺序组织。每个副标题由寄存
串行I/O端口寄存器地址范围从0至27(十六进制：0x00至
器名称和可选的寄存器简称(括号内)组成。另外，还列出
0x1B)，共有28个独立的串行寄存器。若采用并行模式编
了寄存器的十六进制格式串行地址和的字节数。
程，则并行寄存器的数目增加到112个独立的并行寄存
每个副标题后都列有一张表，详细说明该寄存器中各个位
器。另外，寄存器主要根据其功能命名。有时候寄存器会
的功能作用。寄存器中位的具体位置由单个数字，或两个
基于方便记忆的原则命名。例如，串行地址0x00的寄存器
由冒号隔开的数字表示；两个隔开的数字(如：A:B)表示从
命名为控制功能寄存器1，表示为容易记忆的CFR1。
最高有效位(A)到最低有效位(B)的位范围。例如，[5:2]表
下文详细介绍了AD9914寄存器映射中的每一个位的功能。
示从位5至位2，包括由位0表示寄存器的LSB。
对于由多个位共同实现某一特定功能的情况，整个位组将
除另有说明，在I/O_UPDATE引脚置位或者profile引脚更
视为一个二进制字，集中加以说明。
改之前，已编程位不会传输到内部目的位置。
控制功能寄存器1 (CFR1)—地址0x00
表 15. CFR1的位分配
位
[31:25]
24
名称
开路
VCO校准使能
[23:18]
17
开路
并行端口数据流
使能
16
使能正弦输出
15
加载LRR(I/O更新)
14
自动清零数字斜坡
累加器
13
自动清零相位累加器
12
清零数字斜坡累
加器
11
清零相位累加器
10
开路
描述
1 = 进行自动内部PLL校准。若需使用PLL提供内部系统时钟，则需要进行校准。
在进行另一次校准之前，必须首先复位至逻辑0。
未决。
0 = 32位并行端口需要执行I/O更新，以便激活或对寄存器写入任意32位并行端
口的FTW、POW或AMP数据。
1 = 并行端口通过SYNC_CLK对32个输入引脚上的数据进行持续采样，并根据F0
至F3引脚的配置对相应的FTW/POW/AMP值进行乘法运算，无需I/O更新。数据
必须满足SYNC_CLK上升沿的建立和保持时间。若动态使用功能引脚以改变参数
间的数据，它们必须同时满足SYNC_CLK边沿的时间要求。
0 = 选择DDS余弦输出。
1 = 选择DDS正弦输出(默认)。
仅在CFR2[19] = 1时有效
0 = 数字斜坡定时器正常操作(默认)。
1 = 任意时刻只要I/O_UPDATE发生置位或PS[2:0]改变，就中断数字斜坡定时器
操作，加载新的线性斜坡速率(LRR)。
0 = DRG累加器正常工作(默认)。
1 = 经过一个DDS时钟周期后(SYNC_CLK)，数字斜坡累加器复位，随后累加器自
动恢复正常操作。只要此位保持设置，每次I/O更新置位或者PS[2:0]更改后，斜
坡累加器都会暂时复位。此位与I/O更新或PS[2:0]更改在SYNC_CLK下一个上升
沿同步。
0 = DDS相位累加器正常工作(默认)。
1 = 在I/O_UPDATE置位或者Profile更改后，同步复位DDS相位累加器。
0 = 数字斜坡发生器正常操作(默认)。
1 = DRG累加器异步，静态复位。只要此位置1，斜坡累加器将始终保持复位
状态。此位与I/O更新或PS[2:0]更改在SYNC_CLK下一个上升沿同步。
0 = DDS相位累加器正常工作(默认)。
1 = 只要设置此位，DDS相位累加器就会异步、静态复位。此位与I/O更新或
PS[2:0]更改在SYNC_CLK下一个上升沿同步。
未决 。
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AD9914
位
9
名称
外部OSK使能
描述
0 =手动OSK使能(默认)。
1 = 自动OSK使能。
仅在CFR1[8] = 1时有效。
0 = OSK禁用(默认)。
1 = OSK使能。若要通过32位并行端口、OSK引脚使用DRG、profile、或直接模式
对数字幅度进行调节，则必须设置此位。
此位无需I/O更新即可生效。
0 = 数字内核时钟信号有效(默认)。
1 = 数字内核时钟信号禁用。
8
OSK使能
7
数字部分关电
6
DAC关电
0 = DAC时钟信号和偏置电路有效(默认)。
1 = DAC时钟信号和偏置电路禁用。
5
REFCLK输入关电
此位无需I/O更新即可生效。
0 = REFCLK输入电路和PLL有效(默认)。
1 = REFCLK输入电路和PLL禁用。
4
3
开路
外部省电控制
未决。
0 = EXT_PWR_DWN引脚置位实现省电(默认)。
1 = EXT_PWR_DWN引脚置位影响快速恢复省电模式。
2
1
开路
仅适用于SDIO输入
0
LSB优先模式
未决。
0 =配置SDIO引脚进行双向操作；2线式串行编程模式(默认)。
1 =将串行数据I/O引脚(SDIO)仅配置为输入引脚，3线式串行编程模式。
0 = 配置串行I/O端口为MSB优先格式(默认)。
1 = 配置串行I/O端口为LSB优先格式。
控制功能寄存器2 (CFR2)—地址0x01
表 16. CFR2的位分配
位
[31:24]
23
名称
开路
Profile模式使能
描述
未决。
0 = Profile模式功能禁用(默认)。
1 = 使能Profile模式功能。Profile引脚用于选择所需的Profile。
详情请参见“并行数据端口调制模式”部分。
0 =并行数据端口调制功能禁用(默认)。
1 = 并行数据端口调制功能使能。
22
并行数据端口使能
[21:20]
数字斜坡目的地址
详情参见表9。默认为00。详情参见“数字斜坡发生器(DRG)”部分。
19
数字斜坡使能
0 = 数字斜坡发生器功能禁用(默认)。
1 = 数字斜坡发生器功能使能。
18
数字斜坡非驻留高位
详情请参见“数字斜坡发生器(DRG)”部分。
0 = 非驻留高位功能禁用(默认)。
1 = 非驻留高位功能使能。
17
数字斜坡非驻留低位
详情请参见“数字斜坡发生器(DRG)”部分。
0 = 非驻留低位功能禁用(默认)。
1 = 非驻留低位功能使能。
16
可编程模块使能
15
延迟匹配使能
14
跳频使能
13
DRG过输出使能
0 = 禁用可编程模块。
1 = 使能可编程模块。
0 = DDS幅度、相位和频率变化同步应用按表2中的数据延迟顺序输出
(管线延迟)(默认)。
1 = DDS幅度、相位和频率变化同步应用同步输出。
0 = 禁用跳频。
1 = 使能跳频模式。必须使能数字发生器DRG，才可使用该功能。
0 = 禁用DROVER输出。
1 = 使能DROVER输出。
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位
12
11
名称
开路
SYNC_CLK使能
10
SYNC_CLK反转
9
[8:0]
保留
开路
描述
未决。
0 = SYNC_CLK引脚禁用，并强制为静态逻辑0；内部时钟信号会连续运行，
为数据汇编器提供时序。
1 = SYNC_CLK引脚上产生SYNC_CLK信号(默认)。
0 = SYNC_CLK正常极性；Q数据与逻辑1有关；I数据与逻辑0有关(默认)。
1 = 反转SYNC_CLK极性。
保持逻辑电平0。
未决。
控制功能寄存器3 (CFR3)—地址0x02
表 17. CFR3的位分配
位
[31:23]
22
名称
开路
输入分频器复位
描述
未决。
0 = 禁用输入分频器复位功能。
1 = 发起输入分频器复位。
[21:20]
19
输入分频器
倍频器使能
18
PLL使能
17
16
PLL参考禁用
倍频器时钟边沿
[15:8]
反馈分频器N
7
6
开路
手动ICP选择
[5:3]
2
ICP
锁定检测使能
以四个数值中的一个(1、2、4、8)分割输入REF CLK信号。
0 = 禁用倍频器特性。
1 = 使能倍频器特性。使用该特性必须将倍频器时钟边沿位设置为逻辑1。
0 = 禁用内部PLL。
1 = 使能内部PLL，且输出产生系统时钟。通过寄存器CFR1的VCO校准位24
使能PLL的同时必须对PLL进行校准。
该位应保留为逻辑0(默认)。
0 = 禁用内部倍频器电路。
1 = 使能倍频器电路。使用该特性必须将倍频器使能位设置为逻辑1。
设置PLL的反馈分频器。分频器范围为8×至255×。
位[15:8] = 0000 = 8×、0001 = 9× … 1111 = 255×
未决
0 = VCO校准操作时，内部充电泵电流自动选择(默认)。
1 = 根据表7，手动设置内部充电泵。
手动选择充电泵电流。参见表7。
0 = 禁用PLL时钟检测。
1 = 使能PLL时钟检测。
[1:0]
最小LDW
选择REF CLK周期数，相位误差(PFD输入端)必须保留至可通过寄存器0x00中
的位24回读PLL锁定条件。
00 = 128 REF CLK周期
01 = 256 REF CLK周期
10 = 512 REF CLK周期
11 = 1024 REF CLK周期
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控制功能寄存器4 (CFR4)—地址0x03
表18. DAC的位功能描述
位
[31:27]
26
名称
开路
辅助分频器掉电
25
DAC CAL时钟掉电
24
DAC CAL使能
[23:0]
(见功能描述)
描述
开路。
0 = 使能SYNC OUT电路。
1 = 禁用SYNC OUT电路。
0 = 若寄存器0x03中的位26为逻辑0，则使能DAC CAL时钟。
1 = 禁用DAC CAL时钟。
1 = 触发自动DAC校准。要求在上电和任意内部系统时钟改变的
时刻校准DAC CAL。
这些位必须始终采用表14中的默认值进行编程。
数字斜坡下限值寄存器—地址0x04
该寄存器仅在CFR2寄存器(0x01[19])中的数字斜坡使能位为1时有效。详见“数字斜坡发生器(DRG)”部分。
表 19. 数字斜坡下限值寄存器位分配
位
[31:0]
名称
数字斜坡下限值
描述
32位数字斜坡下限值。
数字斜坡上限值寄存器—地址0x05
该寄存器仅在CFR2寄存器(0x01[19])中的数字斜坡使能位为1时有效。详见“数字斜坡发生器(DRG)”部分。
表 20. 数字斜坡限值寄存器位分配
位
[31:0]
名称
数字斜坡上限值
描述
32位数字斜坡上限值。
上升数字斜坡步长寄存器—地址0x06
该寄存器仅在CFR2寄存器(0x01[19])中的数字斜坡使能位为1时有效。详见“数字斜坡发生器(DRG)”部分。
表21. 上升数字斜坡限值步长寄存器位分配
位
[31:0]
名称
上升数字斜坡递增步长
描述
32位数字斜坡递增步长值。
下降数字斜坡步长寄存器—地址0x07
该寄存器仅在CFR2寄存器(0x01[19])中的数字斜坡使能位为1时有效。详见“数字斜坡发生器(DRG)”部分。
表22. 下降数字斜坡限值步长寄存器位分配
位
[31:0]
名称
下降数字斜坡递减步长
描述
32位数字斜坡递减步长值。
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数字斜坡速率寄存器—地址0x08
该寄存器仅在CFR2寄存器(0x01[19])中的数字斜坡使能位为1时有效。详见“数字斜坡发生器(DRG)”部分。
表23. 数字斜坡速率寄存器位分配
位
[31:16]
[15:0]
名称
数字斜坡负斜率
数字斜坡正斜率
描述
此16位数字斜坡负斜率值定义两个递减值之间的时间间隔。
此16位数字斜坡正斜率值定义两个递增值之间的时间间隔。
最低跳频寄存器—地址0x09
该寄存器仅在数字斜坡使能位(0x01[19]) = 1以及CFR2寄存器中的跳频使能位(0x01[14]) = 1时有效。详情请参见“数字斜坡
发生器(DRG)”部分。
表24. 最低跳频寄存器位分配
位
[31:0]
名称
最低跳频点
描述
32位数字最低跳频值。在频率扫描的任意时刻，只要达到最低跳频值，
输出频率就会同时跳到最高频率值，并以相位连续的方式继续进行频率扫描。
最高跳频寄存器—地址0x0A
该寄存器仅在数字斜坡使能位(0x01[19]) = 1以及CFR2寄存器中的跳频使能位(0x01[14]) = 1时有效。详情请参见“数字斜坡
发生器(DRG)”部分。
表25. 最高跳频寄存器位分配
位
[31:0]
名称
最高跳频点
描述
32位数字最高跳频值。在频率扫描的任意时刻，只要达到最高跳频值，
输出频率就会同时跳到最低频率值，并以相位连续的方式继续进行频率扫描。
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Profile寄存器
器件的Profile共使用16个串行I/O地址(地址0x0B至地址
要使能Profile模式，将CFR2 (0x01[23])中的Profile模式使能
0x01A)。16个Profile中的8个组成8个单频频率。其余8个
位设置为1。使用外部PS[2:0]引脚选择有效Profile寄存器。
Profile含有各自profile引脚的相位失调和幅度参数设置。若
Profile 0至Profile 7、单频寄存器—0x0B、0x0D、0x0F、0x11、0x13、0x15、0x17、0x19
每个寄存器分配了四个字节。
表26. Profile 0至Profile 7单频寄存器位分配
位
[31:0]
名称
频率调谐字
描述
此32位数控制DDS频率。
Profile 0至Profile 7、相位失调和幅度寄存器—0x0C、0x0E、0x10、0x12、0x14、0x16、0x18、0x1A
每个寄存器分配了四个字节。
表27. Profile 0至Profile 7相位失调和幅度寄存器位分配
位
[31:28]
[27:16]
名称
开路
幅度比例因子
[15:0]
相位偏移字
描述
未决。
此12位字控制DDS频率。注意必须设置OSK使能位(0x00[8])为逻辑高电平，
以便调节幅度。
此16位字控制DDS频率。
USR0寄存器—地址0x1B
表28. USR0寄存器位分配
位
[31:25]
24
名称
开路
PLL锁定
[23:0]
(见功能描述)
描述
此位只可回读。若回读逻辑1，则锁定PLL。
逻辑0表示失锁状态。
这些位必须始终采用表14中的默认值进行编程。
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外形尺寸
12.10
12.00 SQ
11.90
0.30
0.23
0.18
0.60 MAX
0.60
MAX
67
66
88
1
PIN 1
INDICATOR
PIN 1
INDICATOR
0.50
BSC
11.85
11.75 SQ
11.65
0.50
0.40
0.30
SEATING
PLANE
0.70
0.65
0.60
10.50
REF
0.045
0.025
0.005
COPLANARITY
0.08
0.138~0.194 REF
*COMPLIANT TO JEDEC STANDARDS MO-220-VRRD
EXCEPT FOR MINIMUM THICKNESS AND LEAD COUNT.
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
07-02-2012-B
12° MAX
22
23
45
44
BOTTOM VIEW
TOP VIEW
*0.90
0.85
0.75
6.70
REF SQ
EXPOSED PAD
图48. 88引脚引脚架构芯片级封装[LFCSP_VQ]
12 mm × 12 mm，超薄体
(CP-88-5)
图示尺寸单位：mm
订购指南
参数1
AD9914BCPZ
AD9914BCPZ-REEL7
AD9914/PCBZ
1
温度范围
−40°C至+85°C
−40°C至+85°C
封装描述
88引脚引脚架构芯片级封装[LFCSP_VQ]
88引脚引脚架构芯片级封装[LFCSP_VQ]
评估板
Z = 符合RoHS标准的器件。
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封装选项
CP-88-5
CP-88-5
AD9914
注释
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AD9914
注释
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AD9914
注释
©2012 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D10836sc-0-8/12(A)
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