ADAU1446YSTZ-3A-RL

SigmaDSP数字音频处理器， 内置灵活的音频路由矩阵 ADAU1442/ADAU1445/ADAU1446 I2C和SPI控制接口 独立操作 从串行EEPROM自引导 4通道、10位辅助控制ADC 多用途引脚用于数字控制和输出 轻松实现可用的第三方算法 片内调节器用于从3.3 V电源产生1.8 V 100引脚TQFP和LQFP封装 温度范围：-40℃至+105℃ 特性 完全可编程的音频数字信号处理器(DSP)， 可改善声音处理性能 可利用专有图形编程工具SigmaStudio开发 自定义信号流程 SigmaDSP内核频率：172 MHz；每个样本指 令数：3584 (48 kHz) 4k参数RAM，8k数据RAM 灵活的音频路由矩阵(FARM) 24通道数字输入和输出 最多8个立体声异步采样速率转换器(采样 比范围：1:8至7.75:1，动态范围：139 dB) 立体声S/PDIF输入和输出 支持串行和TDM I/O，fS最高可达192 kHz 多通道字节可寻址TDM串行端口 数字音频延迟池：170 ms(48 kHz时) 时钟振荡器可从晶振产生主时钟 PLL用于从公共音频时钟产生内核时钟 应用 汽车音频处理 音响主机 导航系统 后座娱乐系统 DSP放大器(音响系统放大器) 商用音频处理 功能框图 ADAU1442/ ADAU1445/ ADAU1446 1.8V REGULATOR SPDIFI SPI/I2C* SELFBOOT MP[3:0]/ MP[11:4] ADC[3:0] I2C/SPI CONTROL INTERFACE AND SELF-BOOT MP/ AUX ADC S/PDIF RECEIVER PROGRAMMABLE AUDIO PROCESSOR CORE XTALI XTALO PLL CLOCK OSCILLATOR S/PDIF TRANSMITTER CLKOUT SPDIFO FLEXIBLE AUDIO ROUTING MATRIX (FARM) SDATA_IN[8:0] (24-CHANNEL DIGITAL AUDIO INPUT) BIT CLOCK† (BCLK) FRAME CLOCK† (LRCLK) SERIAL DATA INPUT PORT (×9) UP TO 16 CHANNELS OF ASYNCHRONOUS SAMPLE RATE CONVERTERS SERIAL DATA OUTPUT PORT (×9) SDATA_OUT[8:0] (24-CHANNEL DIGITAL AUDIO OUTPUT) BIT CLOCK† (BCLK) SERIAL CLOCK DOMAINS FRAME CLOCK† (LRCLK) (×12) 07696-001 † *SPI/I2C = THE ADDR0, CLATCH, SCL/CCLK, SDA/COUT, AND ADDR1/CDATA PINS. THERE ARE 12 BIT CLOCKS (BCLK[11:0]) AND 12 FRAME CLOCKS (LRCLK[11:0]) IN TOTAL. OF THE 12 CLOCKS, SIX ARE ASSIGNABLE, THREE MUST BE OUTPUTS, AND THREE MUST BE INPUTS. 图1 Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADAU1442/ADAU1445/ADAU1446 目录 特性..................................................................................................... 1 ASRC模式和设置 ...................................................................... 58 应用..................................................................................................... 1 DSP内核 ...................................................................................... 60 功能框图 ............................................................................................ 1 DSP内核模式和设置 ................................................................ 61 修订历史 ............................................................................................ 3 可靠性.......................................................................................... 62 概述..................................................................................................... 4 RAM ............................................................................................. 64 技术规格 ............................................................................................ 5 S/PDIF接收器和发射器 ........................................................... 65 数字时序规格............................................................................... 8 S/PDIF模式和设置.................................................................... 66 绝对最大额定值............................................................................. 11 多用途引脚 ................................................................................. 69 热阻 .............................................................................................. 11 多用途引脚模式和设置 ........................................................... 69 ESD警告 ...................................................................................... 11 辅助ADC ..................................................................................... 70 引脚配置和功能描述 .................................................................... 12 辅助ADC模式和设置 ............................................................... 70 工作原理 .......................................................................................... 17 与其它器件接口............................................................................. 71 系统框图 ..................................................................................... 17 驱动强度模式和设置 ............................................................... 71 概览 .............................................................................................. 18 灵活的TDM模式............................................................................ 76 初始化.......................................................................................... 20 串行输入的灵活TDM接口模式和设置................................ 76 主时钟和PLL .............................................................................. 21 串行输出的灵活TDM接口模式和设置................................ 78 电压调节器 ................................................................................. 25 软件特性 .......................................................................................... 81 SRC群延迟 .................................................................................. 25 软件安全加载............................................................................. 81 控制端口 ..................................................................................... 26 软件压摆 ..................................................................................... 81 串行数据输入/输出 .................................................................. 31 全局RAM和寄存器映射............................................................... 82 串行输入端口............................................................................. 37 寄存器地址映射概览 ............................................................... 82 串行输入端口模式和设置....................................................... 39 寄存器地址映射详情 ............................................................... 82 串行输出端口............................................................................. 41 应用信息 .......................................................................................... 87 串行输出端口模式和设置....................................................... 42 布局建议 ..................................................................................... 87 灵活的音频路由矩阵(FARM) ............................................... 46 典型应用原理图 ........................................................................ 89 灵活的音频路由矩阵模式和设置 ......................................... 52 外形尺寸 .......................................................................................... 92 异步采样速率转换器 ............................................................... 58 订购指南 ..................................................................................... 92 Rev. C | Page 2 of 92 ADAU1442/ADAU1445/ADAU1446 修订历史 2010年9月—修订版B至修订版C 2009年4月—修订版0至修订版A 增加表1；重新排序 .................................................................. 4 更改“系统初始化序列”部分 ...................................................... 20 更改表12...................................................................................... 24 更改图20...................................................................................... 29 更改“EEPROM格式”部分......................................................... 30 更改表26...................................................................................... 39 更改表30...................................................................................... 44 更改“立体声ASRC[3:0]锁定状态和静音寄存器(地址0xE101)”、 “立体声ASRC[3:0]静音调节禁用寄存器(地址0xE103)”和“立 体声ASRC[7:4]锁定状态和静音寄存器(地址0xE141)”部分 58 更改“架构”部分和图51..................................................................60 更改“内核运行寄存器(地址0xE228)”部分 ...............................61 更改表55 ...........................................................................................66 更改表59 ...........................................................................................67 更改“多用途引脚”部分和表68.....................................................69 2010年4月—修订版A至修订版B 增加ADAU1442通篇..................................................................通篇 更改“概述”部分 ...........................................................................4 更改表 .................................................................................................5 增加表2；重新排序 .........................................................................6 更改表4 .............................................................................................11 更改“概览”部分...............................................................................16 更改“上电序列”部分、“系统初始化序列”部分和表6............19 更改“数字字节”部分......................................................................28 更改“串行时钟域”部分..................................................................33 更改“灵活的音频路由矩阵—输入端”部分...............................47 更改“ASRC输入选择对[7:0]寄存器(地址0xE080至地址 0xE087)”部分 ........................................................................ 52 更改“ASRC输出速率位(位[5:0])”部分 .......................................54 更改“立体声ASRC[3:0]锁定状态和静音寄存器(地址0xE101)” 部分 ...............................................................................................57 更改“立体声ASRC[7:4]锁定状态和静音寄存器(地址0xE141)” 部分 ...............................................................................................58 更改“S/PDIF发射器”部分 .............................................................64 更改“多用途引脚”部分..................................................................68 增加“多用途引脚值寄存器(地址0x129A至地址0x12A5)”部分 和表66；重新序 .........................................................................68 更改表84 ...........................................................................................82 更改“订购指南”部分......................................................................91 增加ADAU1446...........................................................................通篇 增加LQFP............................................. ........................................通篇 表1中增加ADAU1446的最小数字电流(DVDD)、ADAU1446 的 最 大 数 字 电 流 (DVDD)以 及 ADAU1446工 作 期 间 的 AVDD、DVDD和PVDD等参数 ................................................ 5 更改表4 .............................................................................................. 9 更改“概览”部分...............................................................................16 更改表9 .............................................................................................21 更改“电压调节器”部分..................................................................23 更改“EEPROM格式”部分 .............................................................28 更改“串行时钟域”部分..................................................................32 更改“灵活的音频路由矩阵—输入端”部分；增加图40；重新 排序 ...............................................................................................46 更改“立体声ASRC路由概览”部分 ..............................................47 更改“ASRC输入选择对[7:0]寄存器(地址0xE080至地址0xE087)”部 分....................................................................................................51 更改“ASRC输出速率位(位[5:0])”部分 .......................................53 更改“串行输出数据选择器位(位[5:0])”部分 ............................55 更改“ASRC模式和设置”部分.......................................................56 增加表43；重新排序 .....................................................................61 更新“外形尺寸”...............................................................................90 更改“订购指南”...............................................................................90 2009年1月-版本0：初始版 Rev. C | Page 3 of 92 ADAU1442/ADAU1445/ADAU1446 概述 ADAU1442/ADAU1445/ADAU1446均为增强型音频处理 ASRC输出获得。这种路由方案可以随时通过控制寄存器 器，可以非常灵活地路由所有输入和输出信号。 进行修改，赋予音频系统极大的灵活性。 SigmaDSP®内核具有下列特性：完全28位处理(双精度模式 ADAU1442、ADAU1445和ADAU1446仅ASRC功能和封装 下为56位)，同步加载参数以确保滤波器稳定，以及利用 SigmaStudio™工具实现100%编码效率。系统设计人员可以 利用这款DSP，通过扬声器均衡、多频段压缩、限幅和第 三方算法来弥补扬声器、功放和听音环境的实际限制，从 而明显改善音质体验。 借助灵活的音频路由矩阵(FARM)，用户可以多路复用多 不 同 。 ADAU1442/ADAU1445内 置 16通 道 ASRC， 采 用 TQFP封装，而ADAU1446则不含ASRC，采用LQFP封装。 ADAU1442可以处理9个时钟域，ADAU1445可以处理3个 时钟域，ADAU1446则可以处理1个时钟域。 ADAU1442/ADAU1445/ADAU1446可通过两种工作模式进 行控制：通过SPI/I2C®端口加载和动态更新芯片的设置，或 个来源、以各种不同采样速率进出SigmaDSP内核的输入， 者在无微控制器的系统中，DSP从外部EEPROM自行引 从而简化音频系统中的信号路由和时钟问题。FARM包含 导。另外还有一些多功能(MP)引脚，可以用作通用数字 最多八个立体声异步采样速率转换器(取决于器件型号)、 I/O，或者用作4通道辅助控制ADC的输入。 索尼/飞利浦数字互连格式(S/PDIF)输入和输出，以及串行 (I2S)和时分多路复用(TDM) I/O。任何一路输入均可路由至 SigmaDSP内核或任何一个异步采样速率转换器(ASRC)。 同样，任何一路输出信号均可从SigmaDSP内核或任何一路 SigmaStudio图形开发环境支持ADAU1442/ADAU1445/ADAU1446。 该软件含有FIR和IIR滤波器、动态处理器、混频器、低层次 DSP功能以及第三方算法等音频处理模块，可快速开发自定 义信号流程。 表1. 器件 ADAU1442 ADAU1445 ADAU1446 ASRC通道 16 16 0 ASRC时钟域 8 2 不适用 Rev. C | Page 4 of 92 封装 TQFP TQFP LQFP ADAU1442/ADAU1445/ADAU1446 技术规格 除非另有说明，AVDD = 3.3 V，DVDD = 1.8 V，PVDD = 3.3 V，IOVDD = 3.3 V，TA = 25°C， 主时钟输入 = 12.288 MHz，内核时钟fCORE = 172.032 MHz，I/O引脚设置为2 mA驱动设置。 表2. 参数 模拟性能 辅助模拟输入 分辨率 满量程模拟输入 积分非线性(INL) 微分非线性(DNL) 增益误差 输入阻抗 采样速率 电源 电源电压 模拟电压(AVDD) 数字电压(DVDD) PLL电压(PVDD) IOVDD电压(IOVDD) 电源电流 模拟电流(AVDD) PLL电流(PVDD) I/O电流(IOVDD) 最小值 典型值 最大值 单位 +2.3 +2.0 +2.0 位 V LSB LSB LSB kΩ kHz 10 AVDD −2.3 −2.0 −2.0 200 fCORE/896 2.97 1.62 2.97 2.97 3.3 1.8 3.3 3.3 3.63 1.98 3.63 3.63 测试条件/注释 AVDD = 3.3 V ± 10%. 4:1多路复用输入，各通道 均处于fCORE/3584。对于fCORE = 172.032 MHz，各通道均 以48 kHz的频率进行采样。 V V V V 2 10 10 mA mA mA 335 mA 最简程序 115 mA ADAU1445 典型程序 270 mA 最简程序 115 mA ADAU1446 典型程序 135 mA 最简程序 110 测试程序包括 16通道I/O，各通道10频 段EQ 且所有ASRC处于活跃状态。 测试程序包括 2通道I/O，各通道10频段EQ dB kHz A加权，20 Hz至20 kHz。 数字电流(DVDD) ADAU1442 典型程序 异步采样速率 转换器1 动态范围 I/O采样速率 139 6 192 Rev. C | Page 5 of 92 取决于活跃串行端口数量、 时钟引脚和外部负载的特性。 测试程序包括 16通道I/O，各通道10频段EQ 且所有ASRC处于活跃状态。 测试程序包括 2通道I/O，各通道10频段EQ 测试程序包括 16通道I/O，各通道10频段EQ 且所有ASRC处于活跃状态。 测试程序包括 2通道I/O，各通道10频段EQ ADAU1442/ADAU1445/ADAU1446 参数 I/O采样速率比 总谐波失真加噪声(THD + N) 晶振 跨导 调节器2 DVDD电压 1 2 最小值 1:8 典型值 −133 最大值 7.75:1 −120 40 1.65 1.75 单位 测试条件/注释 dB mS 1.85 V 最大500 mA负载。 要计算群延迟，请参见“SRC群延迟”部分。 调节器规格利用电路中的On Semiconductor NJT4030P晶体管计算。 除非另有说明，AVDD = 3.3 V ± 10%，DVDD = 1.8 V ± 10%，PVDD = 3.3 V，IOVDD = 3.3 V ± 10%，TA = −40°C至+105°C，主时钟 输入 = 12.288 MHz，内核时钟fCORE = 172.032 MHz，I/O引脚设置为2 mA驱动设置。 表3. 参数 模拟性能 辅助模拟输入 分辨率 满量程模拟输入 积分非线性(INL) 微分非线性(DNL) 增益误差 输入阻抗 采样速率 数字I/O 输入高电压(VIH) 最小值 典型值 0 V时的输入低漏电流(IIL) 高电平输出电压(VOH) 低电平输出电压(VOL) 输入电容(CI) 多用途引脚输出驱动 电源 电源电压 模拟电压(AVDD) 数字电压(DVDD) PLL电压(PVDD) IOVDD电压(IOVDD) 电源电流 模拟电流(AVDD) 单位 +2.3 +2.0 +2.0 Bits V LSB LSB LSB kΩ kHz 10 AVDD −2.3 −2.0 −2.0 200 fCORE/896 0.7 × IOVDD 测试条件/注释 AVDD = 3.3 V ± 10%. 4:1多路复用输入，各通道 均处于fCORE/3584。对于fCORE = 172.032 MHz，各通道均以 48 kHz的频率进行采样。 V 除SPDIFI外的数字输入引脚。1 0.3 × IOVDD V 处SPDIFI外的数字输入引脚。1 −2 +2 µA −2 60 −85 −2 +8 140 −10 +2 µA µA µA µA −8 −140 0.85 × IOVDD +2 −60 µA µA V V pF mA 除MCLK和SPDIFI外的数字输入引脚。 MCLK and SPDIFI. MCLK. SPDIFI. 所有其他引脚。 CLKMODEx, RSVD, PLLx, RESET. MCLK. SPDIFI. IOH = 1 mA. IOL = 1 mA. 通过设计保证。 这些引脚并非设计用于吸取 静态电流，不应直接驱动LED。 输入低电压(VIL) 3.3 V时的输入高漏电流(IIH) 最大值 0.1 × IOVDD 5 2 2.97 1.62 2.97 2.97 3.3 1.8 3.3 3.3 2 Rev. C | Page 6 of 92 3.63 1.98 3.63 3.63 V V V V mA ADAU1442/ADAU1445/ADAU1446 参数 最小值 单位 mA mA 测试条件/注释 460 mA 测试程序包括24通道I/O， 并充分利用程序RAM。 ADAU1445 365 mA 测试程序包括24通道I/O， 并充分利用程序RAM。 ADAU1446 315 mA 测试程序包括24通道I/O， 并充分利用程序RAM。 960 mW ADAU1445工作期间的 AVDD、DVDD和PVDD 780 mW ADAU1446工作期间的 AVDD、DVDD和PVDD 675 mW 所有电源均为标称值的 +10%，且测量结果不 包括IOVDD。 所有电源均为标称值 的+10%，且测量结果 不包括IOVDD。 所有电源均为标称值的 +10%，且测量结果不 包括IOVDD。 PLL电流(PVDD) I/O电流(IOVDD) 典型值 10 10 最大数字电流(DVDD) ADAU1442 功耗 ADAU1442工作期间的 AVDD、DVDD和PVDD 复位，所有电源 异步采样速率 转换器2 动态范围 I/O采样速率 I/O采样速率比 总谐波失真加噪声(THD + N) 晶振 跨导 调节器3 DVDD电压 最大值 94 mW 139 6 1:8 −133 192 7.75:1 −120 40 1.65 1.75 1 SPDIFI输入电压范围超过了S/PDIF的规格要求。 要计算群延迟，请参见“SRC群延迟部分”。 3 调节器规格利用电路中的On Semiconductor NJT4030P晶体管计算。 2 Rev. C | Page 7 of 92 极大取决于活跃串行端口 数量、时钟引脚和外部负 载的特性。 dB kHz A加权，20 Hz至20 kHz。 dB mS 1.85 V 最大500 mA负载。 ADAU1442/ADAU1445/ADAU1446 数字时序规格 TA = −40°C至+105°C，DVDD = 1.8 V，IOVDD = 3.3 V。 表4. 参数1 主时钟 fMP tMP tMD CLKOUT抖动 内核时钟 fCORE 串行端口 fBCLK tBCLK tBIL tBIH tLIS tLIH tSIS tSIH tTS tSODS tSODM SPI端口 fCCLK write fCCLK read tCCPL tCCPH tCLS tCLH tCLPH tCLDLY tCDS tCDH tCOV I2C端口 fSCL tSCLH tSCLL tSCS tSCH tDS tDH tSCLR tSCLF tSDR tSDF tBFT 多用途引脚和复位 fMP tMPIL tRLPW 1 2 最小值 最大值 单位 描述 2.822 40.69 25 24.576 354.36 75 250 MHz ns % ps 主时钟(MCLK)频率。请参见“主时钟和PLL”部分。 主时钟(MCLK)周期。请参见“主时钟和PLL”部分。 主时钟(MCLK)占空比。 相邻周期间均方根平均值。 172.032 MHz DSP内核时钟频率。 24.576 MHz ns ns ns ns ns ns ns ns ns ns BCLK频率。 BCLK周期。 BCLKx低电平脉冲宽度，从机模式。 BCLKx高电平脉冲宽度，从机模式。 LRCLKx至BCLKx输入上升沿建立时间，从机模式。 BCLKx输入上升沿至LRCLKx保持时间，从机模式。 SDATA_Inx至BCLKx输入上升沿建立时间。 BCLKx输入上升沿至SDATA_Inx保持时间。 BCLKx输出下降沿至LRCLKx输出时序偏斜。 BCLKx输出下降沿至SDATA_OUTx延迟时间，从机模式。 BCLKx输出下降沿至SDATA_OUTx延迟时间，主机模式。 MHz MHz ns ns ns ns ns ns ns ns ns CCLK频率。2 CCLK频率。2 CCLK低电平脉冲宽度。 CCLK高电平脉冲宽度。 CLATCH至CCLK上升沿建立时间。 CCLK上升沿至CLATCH保持时间。 CLATCH高电平脉冲宽度。 CLATCH低电平脉冲之间的最短延迟时间。 CDATA至CCLK上升沿建立时间。 CCLK上升沿至CDATA保持时间。 CCLK下降沿至COUT有效输出延迟时间。 kHz µs µs µs µs ns µs ns ns ns ns µs SCL时钟频率。 SCL高电平脉冲宽度。 SCL低电平脉冲宽度。 开始和重复起始条件的建立时间。 起始条件保持时间。 数据建立时间。 数据保持时间。 SCL上升时间。 SCL下降时间。 SDA上升时间。 SDA下降时间。 停止与起始条件之间的总线空闲时间。 Hz µs MPx最大开关速率。 在内核读取高/低值前的MPx引脚输入延迟时间。通过设计保证。 ns RESET 低电平脉冲宽度。 40.69 30 30 20 20 10 10 5 30 30 32 16 20 20 0 35 20 20 0 35 40 400 0.6 1.3 0.6 0.6 100 0.9 300 300 300 300 1.3 fS/2 1.5 × 1/fS,NORMAL 10 2 2 所有时序规格均相对于串行音频输入端口和串行音频输出端口的默认状态(I S)而言(参见表26和表30)。 SPI CCLK最大时钟频率取决于电路板上的电流驱动强度和容性负载。 Rev. C | Page 8 of 92 ADAU1442/ADAU1445/ADAU1446 数字时序图 tLIH tBIH BCLKx INPUT tBIL tLIS LRCLKx INPUT tSIS SDATA_INx LEFT-JUSTIFIED MODE MSB MSB – 1 tSIH tSIS SDATA_INx I2S MODE MSB tSIH tSIS tSIS SDATA_INx RIGHT-JUSTIFIED MODE LSB MSB tSIH tSIH 8-BIT CLOCKS (24-BIT DATA) 12-BIT CLOCKS (20-BIT DATA) 07696-002 14-BIT CLOCKS (18-BIT DATA) 16-BIT CLOCKS (16-BIT DATA) 图2. 串行输入端口时序 tBIH BCLKx OUTPUT tTS tBIL LRCLKx OUTPUT SDATA_OUTx I2S MODE tSODS tSODM MSB MSB – 1 tSODS tSODM MSB tSODS tSODM SDATA_OUTx RIGHT-JUSTIFIED MODE MSB LSB 8-BIT CLOCKS (24-BIT DATA) 12-BIT CLOCKS (20-BIT DATA) 14-BIT CLOCKS (18-BIT DATA) 07696-003 SDATA_OUTx LEFT-JUSTIFIED MODE 16-BIT CLOCKS (16-BIT DATA) 图3. 串行输出端口时序 Rev. C | Page 9 of 92 ADAU1442/ADAU1445/ADAU1446 tCLS tCLH tCCPH CLATCH tCLPH tCCPL CCLK CDATA tCDH tCDS 07696-004 COUT tCOV 图4. SPI端口时序 tDS tSCH tSCH SDA tSCLH SCL tSCS tSCLL tSCLF tBFT 07696-005 tSCLR 2 图5. I C端口时序 tMP RESET tRLPW 图6. 主时钟和复位时序 Rev. C | Page 10 of 92 07696-006 MCLK ADAU1442/ADAU1445/ADAU1446 绝对最大额定值 热阻 表5. 参数 DVDD至地 AVDD至地 IOVDD至地 数字输入 最高环境温度 最高结温 存储温度范围 焊接(10秒) 额定值 0 V 至 2.2 V 0 V 至 4.0 V 0 V 至 4.0 V DGND – 0.3 V 至 IOVDD + 0.3 V −40°C 至 +105°C 150°C −65°C 至 +150°C 300°C θJA针对最差条件，即器件焊接在电路板上实现表贴封装。 表6. 热阻 封装类型 100引脚TQFP 100引脚LQFP θJA 26.3 41.4 θJC 9.4 9.5 单位 °C/W °C/W ESD警告 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. C | Page 11 of 92 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利的或专有的保护电路， 但在遇到高能量ESD时，器件可能会损坏。因 此，应当采取适当的ESD防范措施，以避免器件 性能下降或功能丧失。 ADAU1442/ADAU1445/ADAU1446 DGND IOVDD LRCLK8 SDATA_OUT4 SDATA_IN7 BCLK7 LRCLK7 SDATA_OUT3 SDATA_IN6 BCLK6 LRCLK6 DVDD DGND IOVDD SDATA_OUT2 SDATA_IN5 BCLK5 LRCLK5 SDATA_OUT1 SDATA_IN4 BCLK4 LRCLK4 SDATA_OUT0 SDATA_IN3 DVDD 引脚配置和功能描述 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 DVDD DGND 1 74 BCLK8 PIN 1 IOVDD 2 73 SDATA_IN8 BCLK3 3 72 SDATA_OUT5 LRCLK3 4 71 LRCLK9 SDATA_IN2 5 BCLK2 70 BCLK9 6 69 SDATA_OUT6 LRCLK2 7 68 LRCLK10 SDATA_IN1 8 67 BCLK10 BCLK1 9 66 SDATA_OUT7 LRCLK1 10 65 LRCLK11 SDATA_IN0 11 BCLK0 12 64 BCLK11 ADAU1442/ADAU1445/ADAU1446 DGND 13 63 IOVDD TOP VIEW (Not to Scale) IOVDD 14 LRCLK0 15 62 DGND 61 SDATA_OUT8 60 PLL0 MP11 16 59 PLL1 MP10 17 58 MP0/ADC0 MP9 18 MP8 19 57 MP1/ADC1 ADDR0 20 56 MP2/ADC2 55 MP3/ADC3 CLATCH 21 SCL/CCLK 22 54 RESET SDA/COUT 23 53 CLKOUT 52 IOVDD ADDR1/CDATA 24 51 DGND DVDD 25 07696-007 DVDD AGND AVDD SPDIFO SPDIFI PGND PVDD PLL_FILT XTALI XTALO VDRIVE IOVDD DGND DVDD MP4 MP5 MP6 MP7 PLL2 RSVD CLKMODE0 CLKMODE1 SELFBOOT DGND IOVDD 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 NOTES 1. THE EXPOSED PAD DOES NOT HAVE AN INTERNAL ELECTRICAL CONNECTION TO THE INTEGRATED CIRCUIT, BUT SHOULD BE CONNECTED TO THE GROUND PLANE OF THE PCB FOR PROPER HEAT DISSIPATION. 图7. 引脚配置 表7. 引脚功能描述 引脚编号 引脚名称 类型1 描述 1, 13, 26, 38, 51, 62, 76, 88 DGND PWR 数字地。AGND、DGND和PGND引脚应在一个公共接地层上直接相连。 DGND引脚应通过一个100 nF电容去耦至DVDD引脚。 2, 14, 27, 39, 52, 63, 77, 89 IOVDD PWR 输入和输出电源。此引脚的电压设置数字输入引脚上应当出现的最高输入电压。 此引脚还是控制时钟、数据、控制端口和MP引脚的数字输出信号的电源。 IOVDD应始终设置为3.3 V。此引脚吸取的电流是可变的，因为它取决于数字输出的负载。 3 BCLK3 D_IO 位时钟、输入/输出时钟域3。此引脚是双向引脚，其方向取决于 输入/输出时钟域3是作为主机还是作为从机。不用时可断开。 4 LRCLK3 D_IO 帧时钟、输入/输出时钟域3。此引脚是双向引脚，其方向取决于 输入/输出时钟域3是作为主机还是作为从机。不用时可断开。 5 SDATA_IN2 D_IN 串行数据端口2输入。不用时可断开。 Rev. C | Page 12 of 92 ADAU1442/ADAU1445/ADAU1446 引脚编号 引脚名称 类型1 描述 6 BCLK2 D_IO 位时钟、输入时钟域2。此引脚是双向引脚，其方向取决于输入时钟域2是作为主机还是 7 LRCLK2 D_IO 作为从机。不用时可断开。 帧时钟、输入时钟域2。此引脚是双向引脚，其方向取决于输入时钟域2是作为主机还是 作为从机。不用时可断开。 8 SDATA_IN1 D_IN 串行数据端口1输入。不用时可断开。 9 BCLK1 D_IO 位时钟、输入时钟域1。此引脚是双向引脚，其方向取决于输入时钟域1是作为主机还是 10 LRCLK1 D_IO 作为从机。不用时可断开。 帧时钟、输入时钟域1。此引脚是双向引脚，其方向取决于输入时钟域1是作为主机还是 作为从机。不用时可断开。 11 SDATA_IN0 D_IN 12 BCLK0 D_IO 串行数据端口0输入。不用时可断开。 位时钟、输入时钟域0。此引脚是双向引脚，其方向取决于输入时钟域0是作为主机还是 作为从机。不用时可断开。 15 LRCLK0 D_IO 16 MP11 D_IO 多用途通用输入/输出。不用时可断开。 17 MP10 D_IO 多用途通用输入/输出。不用时可断开。 18 MP9 D_IO 多用途通用输入/输出。不用时可断开。 19 MP8 D_IO 多用途通用输入/输出。不用时可断开。 20 ADDR0 D_IN I 2 C和 SPI的 地 址 0。 在 I 2 C模 式 下 ， 此 引 脚 与 ADDR1配 合 使 用 ， 允 许 最 多 四 个 帧时钟、输入时钟域0。此引脚是双向引脚，其方向取决于输入时钟域0是作为主机还是 作为从机。不用时可断开。 ADAU1442/ADAU1445/ADAU1446器件共用同一条I2C总线。在SPI模式下，无论是将ADDR0 设置为低电平还是高电平，一个通用SPI锁存信号最多可支持两个IC。 21 CLATCH D_IN SPI锁存信号。在SPI处理开始时必须变为低电平，在处理结束时必须变为高电平。完成每 次SPI处理所需的CCLK周期数可能不同，具体取决于SPI处理开始时发送的地址和读/写 位。不用时应接地，且最好是通过一个10 kΩ下拉电阻。 22 SCL/CCLK D_IN 串行时钟/连续时钟。在I2C模式下，此引脚用作SCL并始终为开集输入，但自引导模式下 除外，那时为开集输出(I2C主机)。连接到此引脚的线路应有2.0 kΩ上拉电阻。在SPI模式 下，此引脚用作CCLK并作为输入引脚，既可以连续工作，也可以在SPI处理间隙关断。 23 SDA/COUT D_IO 串行数据/连续输出。在I2C模式下，此引脚用作SDA并为双向开集。连接到SDA引脚的线 路应有2.0 kΩ上拉电阻。在SPI模式下，此引脚用作COUT并用于回读寄存器和存储器位 置。当SPI读取非活动时，COUT引脚处于三态。 24 ADDR1/CDATA D_IN 地址1/连续数据。在I2C模式下，此引脚用作ADDR1，并与ADDR0一起设置IC的I2C地址。 这样可允许最多四个ADAU1442/ADAU1445/ADAU1446器件共用同一条I2C总线。在SPI模 式下，此引脚用作CDATA并为SPI数据输入。 25, 37, 50, 75, 87, 100 28 DVDD PWR 1.8 V数字电源。既可以由外部提供，也可以利用片内1.8 V调节器从3.3 V电源产生。每个 DVDD引脚应通过一个100 nF电容去耦至DGND。 SELFBOOT D_IN 自引导选择。使ADAU1442/ADAU1445/ADAU1446可以由控制端口进行控制，或者执行自 引导。当ADAU1442/ADAU1445/ADAU1446退出复位时，将此引脚设置为高电平(即1)会启 动自引导操作。此引脚可以直接连到电压源或地，或者通过电阻上拉/下拉。 29 CLKMODE1 D_IN 输出时钟模式1。此引脚与CLKMODE0一起设置CLKOUT信号的频率。 30 CLKMODE0 D_IN 输出时钟模式0。此引脚与CLKMODE1一起设置CLKOUT信号的频率。 31 32 RSVD PLL2 D_IN D_IN 保留。将此引脚接地，且最好是通过一个10 kΩ下拉电阻。 33 MP7 D_IO 多用途通用输入/输出。不用时可断开。 PLL模式选择引脚2。 Rev. C | Page 13 of 92 ADAU1442/ADAU1445/ADAU1446 引脚编号 引脚名称 类型1 描述 34 MP6 D_IO 多用途通用输入/输出。不用时可断开。 35 MP5 D_IO 多用途通用输入/输出。不用时可断开。 36 MP4 D_IO 多用途通用输入/输出。不用时可断开。 40 VDRIVE A_OUT 调节器驱动。为1.8 V调节器提供驱动电流。电压调节器外部PNP晶体管的基极由VDRIVE驱动。 41 XTALO A_OUT 晶振输出。此引脚与晶振之间应连接一个100 Ω阻尼电阻。此输出不应用来将一个时钟直接驱动 至另一个IC；CLKOUT引脚就是出于此目的而设。如果不使用晶振，可断开XTALO引脚。 42 XTALI A_IN 晶 振 输 入 。 此 引 脚 为 ADAU1442/ADAU1445/ADAU1446提 供 主 时 钟 。 如 果 ADAU1442/ADAU1445/ADAU1446在系统中生成主时钟，此引脚应连接到晶振电路。如果 ADAU1442/ADAU1445/ADAU1446用作外部主时钟的从机，则此引脚应连接到另一个IC生成的 主时钟信号。 43 PLL_FILT A_OUT 锁相环滤波器。必须将两个电容和一个电阻连接到此引脚，如图11所示。 44 PVDD PWR 锁相环电源。为PLL提供3.3 V电源。此引脚应通过一个100 nF电容去耦至PGND。 45 PGND PWR 锁相环地。PLL电源的地。AGND、DGND和PGND引脚可以在一个公共接地层上直接相连。 PGND应通过一个100 nF电容去耦至PVDD。 46 SPDIFI D_IN S/PDIF输入。接收S/PDIF格式的数字音频数据。不用时可断开。 47 SPDIFO D_OUT S/PDIF输出。输出S/PDIF格式的数字音频数据。不用时可断开。 48 AVDD PWR 模拟电源。辅助ADC的3.3 V模拟电源。此引脚应通过一个100 nF电容去耦至AGND。 49 AGND PWR 模拟地。模拟电源的地。此引脚应通过一个100 nF电容去耦至AVDD。 53 CLKOUT D_OUT 主时钟输出。用于输出主时钟来驱动系统中的其它IC。使用CLKMODEx引脚来设置。不用时可 断开。 54 RESET D_IN 复位。低电平有效复位输入。在高低转换沿上触发复位，在低高转换沿上退出复位。有关初 始化的详细信息，请参见“上电序列”部分。复位事件会将所有RAM和寄存器设置为其默认值。 55 MP3/ADC3 56 MP2/ADC2 57 MP1/ADC1 58 MP0/ADC0 59 多用途通用输入或输出/辅助ADC输入3。不用时可断开。 PLL1 D_IO, A_IN D_IO, A_IN D_IO, A_IN D_IO, A_IN D_IN 60 PLL0 D_IN 锁相环模式选择引脚0。 61 SDATA_OUT8 D_OUT 串行数据端口0输出。不用时可断开。 64 BCLK11 D_IO 位时钟、输出时钟域2。此引脚是双向引脚，其方向取决于输出时钟域2是作为主机还是作为 多用途通用输入或输出/辅助ADC输入2。不用时可断开。 多用途通用输入或输出/辅助ADC输入1。不用时可断开。 多用途通用IO/辅助ADC输入0。不用时可断开。 锁相环模式选择引脚1。 从机。不用时可断开。 65 LRCLK11 D_IO 帧时钟、输出时钟域2。此引脚是双向引脚，其方向取决于输出时钟域2是作为主机还是作为 从机。不用时可断开。 Rev. C | Page 14 of 92 ADAU1442/ADAU1445/ADAU1446 引脚编号 引脚名称 类型1 描述 66 SDATA_OUT7 D_OUT 串行数据端口7输出。不用时可断开。 67 BCLK10 D_IO 位时钟、输出时钟域10。此引脚是双向引脚，其方向取决于输出时钟域10是作为主机还 是作为从机。不用时可断开。 68 LRCLK10 D_IO 帧时钟、输出时钟域10。此引脚是双向引脚，其方向取决于输出时钟域10是作为主机还 是作为从机。不用时可断开。 69 SDATA_OUT6 D_OUT 串行数据端口6输出。不用时可断开。 70 BCLK9 D_IO 位时钟、输出时钟域9。此引脚是双向引脚，其方向取决于输出时钟域9是作为主机还是 作为从机。不用时可断开。 71 LRCLK9 D_IO 帧时钟、输出时钟域9。此引脚是双向引脚，其方向取决于输出时钟域9是作为主机还是 作为从机。不用时可断开。 72 SDATA_OUT5 D_OUT 串行数据端口5输出。不用时可断开。 73 SDATA_IN8 D_IN 串行数据端口8输入。不用时可断开。 74 BCLK8 D_IO 位时钟、输入/输出时钟域8。此引脚是双向引脚，其方向取决于输入/输出时钟域8是作为 主机还是作为从机。不用时可断开。 78 LRCLK8 D_IO 帧时钟、输入/输出时钟域8。此引脚是双向引脚，其方向取决于输入/输出时钟域8是作为 主机还是作为从机。不用时可断开。 79 SDATA_OUT4 D_OUT 串行数据端口4输出。不用时可断开。 80 SDATA_IN7 D_IN 串行数据端口7输入。不用时可断开。 81 BCLK7 D_IO 位时钟、输入/输出时钟域7。此引脚是双向引脚，其方向取决于输入/输出时钟域7是作为 主机还是作为从机。不用时可断开。 82 LRCLK7 D_IO 帧时钟、输入/输出时钟域7。此引脚是双向引脚，其方向取决于输入/输出时钟域7是作为 主机还是作为从机。不用时可断开。 83 SDATA_OUT3 D_OUT 串行数据端口3输出。不用时可断开。 84 SDATA_IN6 D_IN 串行数据端口6输入。不用时可断开。 85 BCLK6 D_IO 位时钟、输入/输出时钟域6。此引脚是双向引脚，其方向取决于输入/输出时钟域6是作为 主机还是作为从机。不用时可断开。 86 LRCLK6 D_IO 帧时钟、输入/输出时钟域6。此引脚是双向引脚，其方向取决于输入/输出时钟域6是作为 主机还是作为从机。不用时可断开。 90 SDATA_OUT2 D_OUT 串行数据端口2输出。不用时可断开。 91 SDATA_IN5 D_IN 串行数据端口5输入。不用时可断开。 92 BCLK5 D_IO 位时钟、输入/输出时钟域5。此引脚是双向引脚，其方向取决于输入/输出时钟域5是作为 主机还是作为从机。不用时可断开。 93 LRCLK5 D_IO 帧时钟、输入/输出时钟域5。此引脚是双向引脚，其方向取决于输入/输出时钟域5是作为 主机还是作为从机。不用时可断开。 94 SDATA_OUT1 D_OUT 串行数据端口1输出。不用时可断开。 95 SDATA_IN4 D_IN 串行数据端口4输入。不用时可断开。 Rev. C | Page 15 of 92 ADAU1442/ADAU1445/ADAU1446 引脚编号 引脚名称 类型1 描述 96 D_IO 位时钟、输入/输出时钟域4。此引脚是双向引脚，其方向取决于输入/输出时钟域4是作为 BCLK4 主机还是作为从机。不用时可断开。 97 LRCLK4 D_IO 帧时钟、输入/输出时钟域4。此引脚是双向引脚，其方向取决于输入/输出时钟域4是作为 主机还是作为从机。不用时可断开。 98 SDATA_OUT0 D_OUT 串行数据端口0输出。不用时可断开。 99 SDATA_IN3 D_IN 串行数据端口3输出。不用时可断开。 1 PWR = 电源/地，A_IN = 模拟输入，D_IN = 数字输入，A_OUT = 模拟输出，D_OUT = 数字输出，D_IO = 数字输入/输出。 Rev. C | Page 16 of 92 ADAU1442/ADAU1445/ADAU1446 工作原理 系统框图 MP[3:0]/ RESET SPI/I2C* SELFBOOT MP[11:4] ADC[3:0] +3.3V VDRIVE 5 8 ADAU1442/ ADAU1445/ ADAU1446 4 RESET I2C/SPI CONTROL INTERFACE AND SELF-BOOT MP XTALI, XTALO 3 2 4 4 1.8V REGULATOR PLL[2:0] PLL_FILT AUXILIARY ADC PLL CLOCK OSCILLATOR 2 CLOCK OUTPUT SERIAL DATA INPUT PORT (×9) 9 BIT CLOCK† (BCLK) 3 TO 9 FRAME CLOCK† (LRCLK) 3 TO 9 28-/56-BIT, 172MHz PROGRAMMABLE AUDIO PROCESSOR CORE, 170ms DELAY MEMORY FLEXIBLE AUDIO ROUTING MATRIX (OUTPUT SIDE) SDATA_IN[8:0] 9 (24-CHANNEL DIGITAL AUDIO INPUT) CLKOUT S/PDIF TRANSMITTER S/PDIF RECEIVER FLEXIBLE AUDIO ROUTING MATRIX (INPUT SIDE) SPDIFI UP TO 16 CHANNELS OF ASYNCHRONOUS SAMPLE RATE CONVERTERS SERIAL DATA OUTPUT PORT (×9) 9 CLKMODE[1:0] SPDIFO 9 3 TO 9 3 TO 9 SDATA_OUT[8:0] (24-CHANNEL DIGITAL AUDIO OUTPUT) BIT CLOCK† (BCLK) FRAME CLOCK† (LRCLK) SERIAL CLOCK DOMAINS (×12) 8 DGND 8 AVDD AGND IOVDD *SPI/I2C = THE ADDR0, CLATCH, SCL/CCLK, SDA/COUT, AND ADDR1/CDATA PINS. †THERE ARE 12 BIT CLOCKS (BCLK[11:0]) AND 12 FRAME CLOCKS (LRCLK[11:0]) IN TOTAL. OF THE 12 CLOCKS, SIX ARE ASSIGNABLE, THREE MUST BE OUTPUTS, AND THREE MUST BE INPUTS. 图8. 系统框图 Rev. C | Page 17 of 92 PVDD PGND 07696-008 6 DVDD ADAU1442/ADAU1445/ADAU1446 概览 输入端和输出端的两组串行端口可以采用灵活的特殊TDM ADAU1442/ADAU1445/ADAU1446均为24通道音频DSP， 模式，允许用户以可变位深度单独向音频流分配特定于字 集成S/PDIF接收器和发射器、灵活的串行音频端口和最多 节的位置。此模式确保能够与使用类似灵活TDM流的编解 16通道异步采样速率转换器(ASRC)，并提供灵活的音频路 码器兼容。 由和用户接口功能。信号处理功能包括均衡、分频、低音 ADAU1442/ADAU1445/ADAU1446的内核是一款针对音频 增强、多频段动态处理、延迟补偿、扬声器补偿和立体声 声像加宽，这些算法可用来弥补扬声器、功放和听音环境 的实际限制，从而改善音质。 处理而优化的28位DSP(使用双精度模式时则为56位DSP)， 在处理音频时采样速率最高达192 kHz。程序和参数RAM可 以 利 用 定 制 音 频 处 理 信 号 流 程 加 载 ， 使 用 ADI公 司 的 片上振荡器可以连接到外部晶振，以便产生主时钟。锁相 SigmaStudio图形编程软件可以构建该信号流程。参数RAM 环(PLL)让DAU1442/ADAU1445/ADAU1446可以采用各种 中存储的值控制各信号处理模块，如IIR和FIR均衡滤波 频率的时钟。PLL可以从64 × fS、128 × fS、256 × fS、384 × fS 器、动态处理器、音频延迟和混频器电平等。软件安全加 或512 × fS的输入产生内核的内部主时钟，其中fS是正常速 载特性支持透明地进行参数更新，并能防止输出信号出现 率处理模式下的音频采样速率。在双倍或四倍速率模式 S, 下，这些乘数分别是原来的二分之一或四分之一。系统采 咔嚓声。 样速率包括但不限于44.1 kHz、48 kHz、88.2 kHz、96 kHz 和192 kHz。 ADAU1442/ADAU1445/ADAU1446均采用1.8 V数字电源和 3.3 V模拟电源供电。使用片上电压调节器时，器件可以采 CRC和程序计数器看门狗等可靠性特性则有助于确保系统 能够检测到与存储器损坏相关的任何错误并从其中恢复。 S/PDIF信号可以通过ASRC路由，以便在DSP中进行处理， 或者直接发送到MP引脚输出来恢复嵌入式音频信号。嵌 入式信号的其它成分(包括状态和用户位)并不会丢失，而 用3.3 V单电源供电。 是也会通过MP引脚输出。 ADAU1442/ADAU1445/ADAU1446有一个先进的控制端 这些器件利用多用途(MP)引脚提供简单的用户接口，而无 口，支持完整地读取和写入除只读地址以外的所有存储器 需外部微控制器。利用十二个这样的引脚，它们可以接收 位置。它们还具有控制寄存器，可以全面地控制芯片的配 外部控制信号输入，以及向系统中的其它器件输出标志或 置和串行模式。同时集成交握功能，以方便存储器上传和 控制信号。或者，其中四个引脚也可以分配给辅助ADC， 下载。ADAU1442/ADAU1445/ADAU1446均可配置为SPI或 以与电位计或系统电压等模拟控制搭配使用。作为输入， I2C控制。程序RAM、参数RAM和寄存器内容可以保存于 外部EEPROM中，ADAU1442/ADAU1445/ADAU1446在启 MP引脚可以连接到按钮、开关、旋转编码器、电位计或 其它外部控制电路，以控制内部信号处理程序。配置为输 动时可以从外部EEPROM自引导。 出时，这些引脚可用于驱动LED(带缓冲器)、向微控制器输 ADAU1442/ADAU1445/ADAU1446串行端口采用数字音频 出标志信号、控制其它IC或连接到应用中的其它外部电路。 I/O并兼容I S、左对齐、右对齐或TDM模式。灵活的串行 可 以 使 用 SigmaStudio软 件 通 过 控 制 端 口 来 设 置 和 控 制 2 数据端口允许直接与各种ADC、DAC和通用DSP互连。片 上S/PDIF发射器和接收器与16通道ASRC搭配，使得可轻 ADAU1442/ADAU1445/ADAU1446。除了设计和调整信号 流程外，该软件还可以实时配置所有DSP寄存器，以及将 松兼容大量外部器件且系统最多支持9种采样速率。 新程序和参数下载到外部自引导EEPROM上。SigmaStudio 灵活的音频路由矩阵(FARM)是一个多路复用器系统，用 配有易于使用的图形界面，任何人只要具备音频处理知 于 在 串 行 输 入 和 输 出 、 音 频 内 核 和 ASRC之 间 分 配 识，就可以利用该软件轻松设计一个DSP信号流程，并将 ADAU1442/ADAU1445/ADAU1446中的音频信号。通过设 其移植到目标应用中，而无需编写行级代码。同时，该软 置相应的寄存器，可以轻松配置FARM。 件还为经验丰富的DSP编程人员提供了充分的灵活性和编 ADAU1442、ADAU1445和ADAU1446的区别之处在于片上 程能力，使其能深入地控制设计。在SigmaStudio中，用户 ASRC数量和最大采样速率。ADAU1442内置八个2通道 ASRC，ADAU1445内置两个8通道ASRC，ADAU1446则没 有ASRC。 可以通过拖放从库添加信号处理单元、将这些单元依次连 在一起、编译设计以及通过控制端口将程序和参数文件加 载到ADAU1442/ADAU1445/ADAU1446存储器。而项目链 接、编译和下载等复杂任务则全部由该软件自动处理。 Rev. C | Page 18 of 92 ADAU1442/ADAU1445/ADAU1446 我们还在开发新的处理算法。针对矩阵解码、低音增强和 在提供的库中包括下列信号处理算法： 环绕声虚拟器等应用，ADI公司也提供专有算法和第三方 • 单精度和双精度双二阶滤波器 • 带峰值或均方根检波功能的单声道和多声道动态处理器 • 混频器和分路器 ADAU1442/ADAU1445/ADAU1446采用了数种省电机制， • 单音和噪声发生器 其中包括数字I/O引脚的可编程焊盘强度以及阻止主时钟 • 固定和可变增益 到达无用子系统的功能。 • 响度 ADAU1442/ADAU1445/ADAU1446均在单芯片集成电路上 • 延迟 制造，工作温度范围为−40°C至+105°C。ADAU1442和 • 立体声增强 ADAU1445采用100引脚TQFP封装，并配有裸露焊盘来帮 • 动态低音增强 助 散 热 ； ADAU1446功 耗 较 低 ， 因 此 采 用 的 是 100引 脚 • 噪声和单音源 LQFP封装。 • 电平检测器 • MP引脚控制和调理 算法。有关这些算法的授权事宜，请联系ADI公司。 Rev. C | Page 19 of 92 ADAU1442/ADAU1445/ADAU1446 初始化 这包括ASRC、S/PDIF接收器和发射器、辅助ADC和DSP内 上电序列 核。更多信息请参阅“主时钟和PLL模式与设置”部分。 ADAU1442/ADAU1445/ADAU1446本身具有初始化周期， 系统初始化序列 以便有足够的时间去锁定PLL和初始化寄存器的值。在 在IC可以在DSP中处理音频之前，必须先完成以下初始化 RESET的正边沿上，器件会立即通过PLL0、PLL1和PLL2引 脚设定PLL设置，并阻止主时钟信号进入芯片子系统。初 始化时间从RESET的上升沿开始测量，并取决于XTALI引 脚处的信号输入频率(fXTALI)。总初始化时间为： 序列。(可以根据需要按任意顺序执行第5步至第11步。) 1. AVDD)的顺序无关紧要。 2. 1/(fXTALI/D) × 215 秒 使IC上电并退出复位状态。电源(DVDD、IOVDD和 如果XTALI输入频率为12.288 MHz且PLL分频率设置 为4，则至少等待10.667 ms，以便完成初始化(有关使 用其它fXTALI时如何计算初始化时间的信息，请参阅 其中，D是PLL分频器，由PLL0、PLL1和PLL2引脚设置。 “上电序列”部分)。 表9中说明了各种PLL分频器设置。 例如，如果XTALI的输入信号频率为12.288 MHz，且PLL分 频器设置为4(PLL = 0、PLL1 = 1且PLL2 = 0)，那么初始化时 间为： 3. 为要使用的所有模块使能主时钟(请参阅“主时钟和 PLL模式与设置”部分)。 4. 将DSP内核速率选择寄存器(0xE220)设置为0x001C。 这会禁用内核的启动脉冲。 1/(12288000/4) × 215 秒 = 0.010667 秒 (或 10.667 ms) 在初始化完成之前，不应通过控制端口写入新值。 表8所示为将ADAU1442/ADAU1445/ADAU1446引导至应用要 求的工作状态所需的典型时间，假设使用400 kHz I2C时钟或 5 MHz SPI时钟加载完整程序、参数集和所有寄存器(9 kB)。 现实中，多数应用所用都低于此总量，且无需初始化未使用 的程序和参数RAM；因此，总引导时间可能会更短。 5. 将内核运行位复位(请参阅“DSP内核模式和设置”部分)。 6. 设置串行输入模式(请参阅“串行输入端口模式寄存器 (地址0xE000至地址0xE008)”部分)。 7. 8. 在直接写入模式下将大量数据写入程序或参数RAM时，例 如从外部存储器下载RAM的初始内容时，应禁用处理器内 核，防止音频输出中出现难听的噪声。在DSP实时操作期 间传输少量数据时，例如更新个别参数时，则可以使用软 件安全加载机制。更多信息请参阅“软件安全加载”部分。 降低功耗模式 ADAU1442/ADAU1445/ADAU1446芯片的多个部分可以根 设置路由矩阵模式(有关地址0xE080至地址0xE09B的 详细信息，请参阅“灵活的音频路由矩阵模式”部分)。 9. 程序/参数加载推荐程序 设置串行输出模式(请参阅“串行输出端口模式寄存器 (地址0xE040至地址0xE049)”部分)。 写入参数RAM(地址0x0000至地址0x0FFF)。 10. 写入程序RAM(地址0x2000至地址0x2FFF)。 11. 写入非模数据RAM(地址视SigmaStudio项目文件而定)。 12. 写入所有其它必要的控制寄存器，如ASRC和S/PDIF (地址0xE221至地址0xE24C)。 13. 将DSP内核速率选择寄存器(0xE220)设置为所需值。这 会使能内核的启动脉冲。表12列出了一些有效设置。 14. 将内核运行位置位(请参阅“DSP内核模式和设置”部分)。 据需要开启或关闭，以便降低功耗。 表8. 上电时间 PLL锁定时间(ms) (fXTALI = 12.288 MHz， PLL分频器 = 4) 10.667 估计引导时间；加载最多程序/参数/寄存器(ms) I2C (@ 400 kHz SCL) 25 SPI (@ 5 MHz CCLK) 2 Rev. C | Page 20 of 92 SPI (@ 25 MHz CCLK) 0.4 总计(ms) 11.067 至 35.667 ADAU1442/ADAU1445/ADAU1446 主时钟和PLL 512 × fS,NORMAL或晶振信号经过缓冲的数字副本来驱动系统中的 使用振荡器 其它IC。CLKOUT由CLKMODEx引脚设置。有关CLKOUT的 ADAU1442/ADAU1445/ADAU1446可以使用片上振荡器来 详细说明，请参阅“将ADAU1442/ADAU1445/ADAU1446用作 产生主时钟。但是，必须连接外部晶振，以便形成完整的 主时钟”部分。 振荡器电路。片上振荡器设计为采用256 × fS,NORMAL主时钟， 设置主时钟和PLL模式 因此当fS,NORMAL为48 kHz时即为12.288 MHz，当fS,NORMAL为44.1 kHz时则为11.2896 MHz。即使内核是在处理双倍或四倍速 率信号，此晶振的谐振频率也应位于此范围内。当内核在 处理双倍速率信号(例如，fS,DUAL = 88.2 kHz或96 kHz)时，晶 振的谐振频率应为128 × fS,DUAL。当内核在处理四倍速率信号(例 如，fS,QUAD = 192 kHz)时，则晶振的谐振频率应为64 × fS,QUAD。 ADAU1442/ADAU1445/ADAU1446主时钟输入馈入PLL， 然后PLL产生3584 × fS,NORMAL时钟(当fS,NORMAL为48 kHz时为172.032 MHz)来运行DSP内核。此速率称为fCORE。在正常工作中， 主时钟的输入必须为下列频率之一：64 × fS,NORMAL、128 × fS,NORMAL、256 × fS,NORMAL、384 × fS,NORMAL或512 × fS,NORMAL，其中 fS,NORMAL是正常速率处理模式下的内核音频采样速率。PLL 电路中的外部晶振应为工作在基频的AT切割并联谐振器 分频器模式由PLL0、PLL1和PLL2设置，详见表9。 件。不应使用陶瓷谐振器。图9显示了正常工作时的推荐 如果ADAU1442/ADAU1445/ADAU1446内核设置为接收双 晶振电路。 倍速率信号(使用DSP内核速率选择寄存器将每个采样的程 序步骤数减少2倍)，则主时钟频率必须为32 × fS,DUAL、64 × C1 XTALO C2 XTALI fS,DUAL、128 × fS,DUAL、192 × fS,DUAL或256 × fS,DUAL。 07696-009 100Ω 如果ADAU1442/ADAU1445/ADAU1446内核设置为接收四倍速 率信号(使用DSP内核速率选择寄存器将每个采样的程序步骤 图9. 晶振电路 在XTALO上连接100 Ω阻尼电阻可以在XTALI引脚处向振荡 器提供约2.2 V的电压摆幅。晶振并联电容应为7 pF，其由 制造商给出的最佳负载电容应为约18 pF，但该电路支持最 数减少4倍)，则主时钟频率必须为16 × fS,QUAD、32 × fS,QUAD、64 × fS,QUAD、96 × fS,QUAD或128 × fS,QUAD。上电时，XTALI上必须存在时 钟信号，这样ADAU1442/ADAU1445/ADAU1446才能完成初始 高25 pF的负载。等效串联电阻也应尽可能小。负载电容C1 化例程。 和负载电容C2的值可以根据晶振负载电容计算，公式如下： 工作期间无论任何时候，只要从XTALI移除时钟信号，都应 复位DSP，以防输出引脚上出现不可预测的行为。若要改变 时钟模式，必须同时复位ADAU1442/ADAU1445/ADAU1446。 其中，CSTRAY为该电路的杂散电容，通常假设为约2 pF到5 pF。 如果在工作中改变模式，输出中将产生咔嚓声或爆音。PLLx 引脚的状态应在RESET保持低电平时改变。 振荡器电路中的短走线可以减少杂散电容，因而可增加电 锁相环利用PLL模式选择引脚(PLL0、PLL1和PLL2)来从 路的环路增益并有助于避免晶振启动问题。 XTALI引脚处存在的任何信号获得64 × fS,NORMAL时钟。然后 在ADAU1442/ADAU1445/ADAU1446评估板上，C1和C2的 将该时钟信号乘以56来产生内核时钟。因此，fCORE为3584 × 电容值均为22 pF。 fS,NORMAL。在fS,NORMAL等于48 kHz的系统中，PLL获得3.072 MHz时 XTALO不应用于将晶振信号直接驱动至其它IC。此信号是一 钟，然后将其乘以56来产生172.032 MHz内核时钟。 个模拟正弦波，不适用于驱动数字输入。器件中单独提供了 内核时钟(fCORE)不得超过172.032 MHz，但在某些应用中可能 引脚CLKOUT来用于该目的。CLKOUT可以输出256 × fS,NORMAL、 会更小。 Rev. C | Page 21 of 92 ADAU1442/ADAU1445/ADAU1446 表9. PLL模式 DSP内核速率1 正常 双倍 四倍 MCLK输入 (XTALI引脚) 64 × fS,NORMAL 128 × fS,NORMAL 256 × fS,NORMAL 384 × fS,NORMAL 512 × fS,NORMAL 32 × fS,DUAL 64 × fS,DUAL 128 × fS,DUAL 192 × fS,DUAL 256 × fS,DUAL 16 × fS,QUAD 32 × fS,QUAD 64 × fS,QUAD 96 × fS,QUAD 128 × fS,QUAD PLL2 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 PLL1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 PLL0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 PLL 分频器2 1 2 4 6 8 1 2 4 6 8 1 2 4 6 8 内核时钟 倍频器 56 56 56 56 56 56 56 56 56 56 56 56 56 56 56 内核时钟 (fCORE) 3584 × fS,NORMAL 3584 × fS,NORMAL 3584 × fS,NORMAL 3584 × fS,NORMAL 3584 × fS,NORMAL 1792 × fS,DUAL 1792 × fS,DUAL 1792 × fS,DUAL 1792 × fS,DUAL 1792 × fS,DUAL 896 × fS,QUAD 896 × fS,QUAD 896 × fS,QUAD 896 × fS,QUAD 896 × fS,QUAD 1 如果正常的DSP内核速率(fS,NORMAL)为44.1 kHz，那么双倍DSP内核速率(fS,DUAL)为88.2 kHz，四倍DSP内核速率(fS,QUAD)则为176.4 kHz。 同样，如果fS,NORMAL为48 kHz那么fS,DUAL为96 kHz，fS,QUAD为192 kHz。 2 PLL分频器由PLLx引脚设置。 XTALI fS,NORMAL × 64, 128, 256, 384, 512 fS,DUAL × 32, 64, 128, 192, 256 fS,QUAD × 16, 32, 64, 96, 128 REGISTER 0xE220 SELECTS THE DSP CORE RATE (NORMAL, DUAL, QUAD) fS,NORMAL × 64 fS,DUAL × 32 fS,QUAD × 16 ÷ PLL DIVIDER × fS,NORMAL × 3584 fS,DUAL × 1792 fS,QUAD × 896 CORE CLOCK MULTIPLIER 图10. 主时钟信号流程 Rev. C | Page 22 of 92 DSP CORE 07696-010 PLL MODE PINS SELECT THE PLL DIVIDER (1, 2, 4, 6, 8) 每个采样的指令数 3584 3584 3584 3584 3584 1792 1792 1792 1792 1792 896 896 896 896 896 ADAU1442/ADAU1445/ADAU1446 PLL环路滤波器 PLL环路滤波器应连接到PLL_FILT引脚。如图11所示，此 主时钟和PLL模式与设置 DSP内核速率选择寄存器(地址0xE220) 滤波器包括三个无源元件：2个电容和1个电阻。这些元件 内核的启动脉冲将启动内核操作并决定内核中处理信号的 的值无需太精确，电阻的容差可达10%，每个电容的容差可 采样速率。此脉冲可以由三个内部产生的fS信号(fS,NORMAL、 达20%。图中所示的3.3 V信号可以连接到芯片的PVDD电源。 fS,DUAL或fS,QUAD)之一、12个串行输入fS信号(与串行输入端口相 关的LRCLK信号)之一、12个串行输出fS信号(与串行输出端 口相关的LRCLK信号)之一或从S/PDIF接收器输入恢复的 PVDD LRCLK产生。 1.5kΩ 33nF ADAU1442/ ADAU1445/ ADAU1446 PLL_FILT 通过设置DSP内核速率选择寄存器的值可以设置DSP内核 的速度(见表12)。默认情况下，内核以正常的DSP内核速 率处理信号，因此内核时钟为3584 × fS,NORMAL。对于内核以 07696-011 1.8nF 双倍速率处理信号的系统，启动脉冲应设置为内部产生的 双倍速率，内核时钟则为1792 × fS,DUAL。对于内核以四倍速 图11. PLL环路滤波器 率处理信号的系统，启动脉冲应设置为内部产生的四倍速 将ADAU1442/ADAU1445/ADAU1446用作主时钟 要从ADAU1442/ADAU1445/ADAU1446输出主时钟到系统 率，内核时钟则为896 × fS,QUAD。 中的其它芯片，可以使用CLKOUT引脚。要设置此时钟信 主时钟使能开关寄存器(地址0xE280) 号的频率，必须设置CLKMODEx引脚(见表10)。 为了省电，芯片的各个部分可以开关。通过将相应位设置 表10. CLKOUT模式 为0，可以禁用相应的子系统，而通过将该位设置为1，则 CLKOUT信号 禁用 缓冲振荡器 256 × fS,NORMAL 512 × fS,NORMAL CLKMODE1 0 0 1 1 CLKMODE0 0 1 0 1 可以使能该子系统。这是器件上电并完成初始化后应设置 的第一个寄存器。若未设置此寄存器，可能会影响之后的 寄存器写入。 表11. 寄存器0xE280的位功能描述 位位置 [15:9] 8 7 6 5 4 3 2 1 0 1 2 描述1 保留 使能至辅助ADC的MCLK 使能至S/PDIF发射器的MCLK 使能至S/PDIF接收器的MCLK 使能至DSP内核的MCLK 使能至立体声ASRC[7:4]的MCLK 2 使能至立体声ASRC[3:0]的MCLK 2 使能至串行输出的MCLK 使能至串行输入的MCLK 使能至灵活音频路由矩阵 (FARM)的MCLK 0 = 禁用，1 = 使能。 详情见“灵活的音频路由矩阵—输入端”部分。 Rev. C | Page 23 of 92 默认值 0 0 0 0 0 0 0 0 0 ADAU1442/ADAU1445/ADAU1446 表12. 寄存器0xE220的位功能描述 位位置 [15:5] [4:0] 1 描述 保留 启动脉冲选择 00000 = 内部产生的正常速率(fS,NORMAL) 00001 = 内部产生的双倍速率(fS,DUAL) 00010 = 内部产生的四倍速率(fS,QUAD) 00011 = 来自串行输入立体声对0的fS1 00100 = 来自串行输入立体声对1的fS1 00101 = 来自串行输入立体声对2的fS1 00110 = 来自串行输入立体声对3的fS1 00111 = 来自串行输入立体声对4的fS1 01000 = 来自串行输入立体声对5的fS1 01001 = 来自串行输入立体声对6的fS1 01010 = 来自串行输入立体声对7的fS1 01011 = 来自串行输入立体声对8的fS1 01100 = 来自串行输入立体声对9的fS1 01101 = 来自串行输入立体声对10的fS1 01110 = 来自串行输入立体声对11的fS1 01111 = 来自串行输出立体声对0的fS1 10000 = 来自串行输出立体声对1的fS1 10001 = 来自串行输出立体声对2的fS1 10010 = 来自串行输出立体声对3的fS1 10011 = 来自串行输出立体声对4的fS1 10100 = 来自串行输出立体声对5的fS1 10101 = 来自串行输出立体声对6的fS1 10110 = 来自串行输出立体声对7的fS1 10111 = 来自串行输出立体声对8的fS1 11000 = 来自串行输出立体声对9的fS1 11001 = 来自串行输出立体声对10的fS1 11010 = 来自串行输出立体声对11的fS1 11011 = 来自S/PDIF接收器的fS1 11100 = 无启动脉冲；内核禁用 11101 = 无启动脉冲；内核禁用 11110 = 无启动脉冲；内核禁用 11111 = 无启动脉冲；内核禁用 默认值 00000 fS是灵活音频路由矩阵中相关立体声音频对的LRCLK，其频率取决于相关串行端口及时钟Pad多路复用器的设置。DSP内核速率选择寄存器的目标功能 是允许DSP内核与任意串行端口或S/PDIF接收器正在使用的外部LRCLK信号进行同步。 Rev. C | Page 24 of 92 ADAU1442/ADAU1445/ADAU1446 电压调节器 选择调节器晶体管时，必须考虑两个要求：电流放大系数 ADAU1442/ADAU1445/ADAU1446的数字电源电压必须设 (hFE或beta)至少应为200，并且集电极必须能够散除工作时 置为1.8 V。该芯片内置一个片上电压调节器，以便器件能 (将3.3 V调节为1.8 V)产生的热量。ADAU1442和ADAU1445均 够用于没有1.8 V电源但有3.3 V电源的系统中。为此，所需 使用ASRC，最大数字吸电流为310 mA。确定晶体管最小功 的外部元件只有一个PNP晶体管和一个电阻。只需要一个 耗规格的公式如下： 引脚VDRIVE来支持该调节器。 (3.3 V − 1.8 V) × 310 mA = 465 mW 电压调节器的推荐设计如图12所示。图中所示的10 μF和100 nF 许 多 晶 体 管 都 符 合 上 述 规 格 。 ADI公 司 推 荐 使 用 On 电容是推荐的旁路电容，但不是正常工作所必需的。DVDD Semiconductor提供的NJT4030P。对于存在严格尺寸限制的 引脚应有各自的100 nF旁路电容，但所有引脚只需要一个大电 项目，可以使用Zetex提供的FMMT734。 容(10 μF)。在此设计中，3.3 V是系统主电压，1.8 V产生于晶体 ADAU1446不包含ASRC，因此最大数字吸电流略低，约为 管的集电极，并连接到DVDD引脚。VDRIVE连接到PNP 235 mA。这种情况下，晶体管的最大功耗应该约为355 mW。 晶体管的基极。如果设计中不使用调节器，VDRIVE可以 SRC群延迟 接地。 采样速率转换器的群延迟取决于输入和输出采样频率，具 体如下式所示。 3.3V 10µF 对于fS_OUT > fS_IN + 100nF ADAU1442/ ADAU1445/ ADAU1446 DVDD VDRIVE 07696-012 1kΩ 对于fS_OUT < fS_IN 图12. 电压调节器设计 其中，GDS为群延迟(单位：秒)。 Rev. C | Page 25 of 92 ADAU1442/ADAU1445/ADAU1446 控制端口 I2C端口 概览 ADAU1442/ADAU1445/ADAU1446支持2线串行(I2C兼容)微处理 ADAU1442/ADAU1445/ADAU1446有三种控制模式：I2C控 器总线驱动多个外设。两个引脚——串行数据(SDA)和串行时钟 制模式、SPI控制模式和自引导模式(无外部控制器)。 (SCL)——承载ADAU1442/ADAU1445/ADAU1446与系统I2C主控制 ADAU1442/ADAU1445/ADAU1446具有一个4线SPI控制端 器之间的信息。在I2C模式下，ADAU1442/ADAU1445/ADAU1446 口和一个2线I 2C总线控制端口。各端口均可以用来设置 始终是总线上的从机，意味着这些器件不能启动数据传输。 RAM和寄存器。如果上电时SELFBOOT引脚为低电平，则 每个从机都通过一个唯一的地址识别。地址位序列如表13 该芯片默认采用I2C模式，但通过将CLATCH引脚拉低三 所示。ADAU1442/ADAU1445/ADAU1446有8个可能的从 次，就可以将其置于SPI控制模式。如果上电时SELFBOOT 机地址：其中四个地址用于写操作，另外四个地址用于读 引脚为高电平，则ADAU1442/ADAU1445/ADAU1446在启 操作。这些是器件的唯一地址，具体如表14所示。 动时从外部EEPROM加载程序、参数和寄存器设置。 用户可以使用SigmaStudio“hardware configuration(硬件配置)” 控制端口能够对除只读外的所有存储器和寄存器执行全面 选项卡中的USBi通信通道列表来与这些地址进行通信。该 的读写操作。大多数信号处理参数是通过利用控制端口向 字节的LSB设置读或写操作；逻辑电平1对应于读操作，逻 参数RAM写入新值来控制。其它功能则是通过写入寄存器 辑电平0则对应于写操作。地址位5和地址位6可以通过将 来编程，如静音和输入/输出模式控制等。 ADAU1442/ADAU1445/ADAU1446的ADDRx引脚连接至逻 单字模式或突发模式下均能访问所有地址。控制字由芯片 辑电平0或逻辑电平1来设置。SDA和SCL都应在所连接的 地址、寄存器/RAM子地址和要写入的数据组成。每个字 线路上有上拉电阻(标准值为2.0 kΩ，但可以更改，具体取 的字节数取决于写入数据的类型。 决于线路上的容性负载)。这些信号线上的电压不应高于 控制字的首字节(字节0)包含7位芯片地址和R/W位。接下来的两 个字节(字节1和字节2)共同构成ADAU1442/ADAU1445/ADAU1446 内存储器或寄存器位置的子地址。此子地址必须为双字节，因 为ADAU1442/ADAU1445/ADAU1446内的存储器位置是可以直接 寻址的，其大小超过了单字节寻址的范围。后续的所有字节(从 字节3开始)包含数据，如控制端口数据、程序数据或参数数 据。特定类型写操作的确切格式如图13和图19所示。 ADAU1442/ADAU1445/ADAU1446有多种机制来实时更新 信号处理参数，同时不会造成输出中出现爆音或咔嚓声。 如果必须下载大数据块，可以暂停DSP内核的输出，加载 新数据，然后重新启动DSP内核的输出。这通常是在启动 时的引导序列中或向RAM加载新程序时执行。如果只须更 改几个参数，则无需暂停程序便可加载。软件安全加载机 制就是用于该目的，其可以缓冲完整的参数集(例如双二阶 滤波器的5个系数)，然后在一个音频帧内将这些参数传输 IOVDD电压(3.3 V)。 表13. ADAU1442/ADAU1445/ADAU1446地址位 序列 位0 0 位1 1 位2 1 位3 1 位4 0 位5 ADDR1 位6 ADDR0 位7 R/W 表14. ADAU1442/ADAU1445/ADAU1446 I2C从机 地址 ADDR1 0 0 0 0 1 1 1 1 1 ADDR0 0 0 1 1 0 0 1 1 读/写1 0 1 0 1 0 1 0 1 从机地址 0x70 0x71 0x72 0x73 0x74 0x75 0x76 0x77 0 = 写入，1 = 读取。 到活动程序中。 寻址 控制端口引脚是多功能引脚，具体功能取决于器件的工作 开始时，I2C总线上的所有器件均处于空闲状态，并在该状 模式。表16列出了这些功能。 态下监控SDA和SCL线有无起始条件和适当的地址。I2C主 机通过建立起始条件而启动数据传输；起始条件要求SDA 发生高低转换，同时SCL保持高电平。这表示随后将出现 地址或地址和数据流。总线上的所有器件都对起始条件做 出响应，并对接下来的8个位(7位地址加R/W位)以MSB优 Rev. C | Page 26 of 92 ADAU1442/ADAU1445/ADAU1446 先方式移位。在第9个时钟脉冲期间，能够识别所发送地 不应答，然后返回空闲状态。 址的器件通过将数据线拉低来做出响应。此第9位称为应 I2C读和写操作 答位。此时，所有其它器件从总线退出，返回空闲状态 R/W位决定数据的方向。如果第一个字节的LSB为逻辑0， 则意味着主机将信息写入外设，而如果为逻辑1，则意味 图15给出了单字写操作的时序。在每第9个时钟脉冲， ADAU1442/ADAU1445/ADAU1446都会通过拉低SDA来发 送应答。 着主机将从外设读取信息。数据传输将持续到发生停止条 件。停止条件是指在SCL处于高电平时，SDA上发生低电 平至高电平跃迁。图13所示为I2C写操作的时序。 突发模式寻址可以用于将大量数据写入相邻的存储器位置。 在这种模式下，子地址会在字边界处自动递增。这种递增自 图16给出了突发模式写操作的时序。该图显示了一个目标 寄 存 器 为 2字 节 的 例 子 。 每 写 完 两 个 字 节 后 ， ADAU1442/ADAU1445/ADAU1446知道应递增其子地址寄 存器，因为请求的子地址对应于2字节字长的寄存器或存 储器区域。 动发生，除非在单字写入后遇到停止条件。 ADAU1445/ADAU1446寄存器和RAM的宽度为1字节到5字节 不等，因此自动递增特性知道子地址与目标寄存器(或存储器 位置)字长之间的映射关系。数据传输总是由停止条件终止。 单字读操作的序列如图17所示。注意，尽管这是一个读操 作，但第一个R/W为0，表示写操作。这是因为必须写入子地 址，以便设置内部地址。在ADAU1442/ADAU1445/ADAU1446 确认接收到子地址后，主机必须发送一个重复起始命令， 数据传输过程中的任何阶段都可以检测停止和起始条件。 如果这些条件的置位打破了正常的读写操作顺序，则将造 成器件立即跳出到空闲状态。在给定的SCL高电平期间， 用户只应发送一个起始条件或一个停止条件，或者先发送 单一停止条件，再发送单一起始条件。如果用户发送的子 然后再发送R/W位设为1(表示读操作)的芯片地址字节。这 会使得ADAU1442/ADAU1445/ADAU1446的SDA引脚切换 方向并开始将数据驱动回至主机。然后，主机在每第9个脉 冲做出响应，向ADAU1442/ADAU1445/ADAU1446发送应 答脉冲。 地址无效，ADAU1442/ADAU1445/ADAU1446不会发送应 答，而是直接返回到空闲状态。在自动递增模式下，如果 用户地址超过了最高子地址，则器件会采取以下其中一种 措施。在读取模式下，ADAU1442/ADAU1445/ADAU1446输出 最高子地址寄存器的内容，直到主机发送不应答，表示读取 结束。不应答条件是指在SCL的第9个时钟脉冲期间，SDA线 未被拉低。在写入模式下，ADAU1442/ADAU1445/ADAU1446 不会将无效字节的数据载入任何子地址寄存器，而是发送 图18给出了突发模式读操作的时序。该图显示了一个目标 读 取 寄 存 器 为 2字 节 的 例 子 。 每 读 完 两 个 字 节 后 ， ADAU1442/ADAU1445/ADAU1446递增其子地址，因为请 求的子地址对应于2字节字长的寄存器或存储器区域。其 它地址范围可以有不同的字长度，从1个字节到5个字节不 等；ADAU1442/ADAU1445/ADAU1446总是解码子地址并设置 自动递增电路，使得地址在读取适当数量的字节之后递增。 SCL SDA START BY MASTER 0 1 1 1 0 0 ADR SEL R/W ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 1 CHIP ADDRESS BYTE ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 2 SUBADDRESS BYTE 1 ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 2 SUBADDRESS BYTE 2 ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 3 DATA BYTE 1 SCL (CONTINUED) 图13. I 2C写入时序 Rev. C | Page 27 of 92 STOP BY MASTER 07696-013 SDA (CONTINUED) ADAU1442/ADAU1445/ADAU1446 SCL 0 SDA 1 1 1 0 0 ADR SEL R/W ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 2 SUBADDRESS BYTE 1 ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 1 CHIP ADDRESS BYTE START BY MASTER SCL (CONTINUED) SDA (CONTINUED) 0 1 ACK BY REPEATED ADAU1442/ADAU1445/ADAU1446 START BY MASTER FRAME 3 SUBADDRESS BYTE 2 1 1 0 ADR SEL 0 R/W ACK BY ADAU1442/ADAU1445/ADAU1446 FRAME 4 CHIP ADDRESS BYTE SCL (CONTINUED) SDA (CONTINUED) ACK BY MASTER STOP BY MASTER 07696-014 ACK BY MASTER FRAME 5 READ DATA BYTE 1 FRAME 6 READ DATA BYTE 2 图14. I 2C读取时序 CHIP ADDRESS, R/W = 0 AS SUBADDRESS, HIGH AS SUBADDRESS, LOW DATA BYTE 1 AS DATA BYTE 2 AS AS ... DATA BYTE N AS P 07696-015 S S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS A ONE-WORD WRITE, WHERE EACH WORD HAS N BYTES. 图15. 单字I 2C写入时序 CHIP ADDRESS, R/W = 0 AS SUBADDRESS, HIGH AS SUBADDRESS, LOW AS AS AS AS AS ... DATA-WORD 1, DATA-WORD 1, DATA-WORD 2, DATA-WORD 2, BYTE 1 BYTE 2 BYTE 1 BYTE 2 AS AS P DATA-WORD N, DATA-WORD N, BYTE 1 BYTE 2 S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS AN N-WORD WRITE, WHERE EACH WORD HAS TWO BYTES. (OTHER WORD LENGTHS ARE POSSIBLE, RANGING FROM ONE TO FIVE BYTES.) 07696-016 S 图16. 突发模式I 2C写入时序 CHIP ADDRESS, R/W = 0 AS SUBADDRESS, HIGH AS SUBADDRESS, LOW AS S CHIP ADDRESS, R/W = 1 AS DATA BYTE 1 AM DATA BYTE 2 AM DATA BYTE N ... AM P AM P 07696-017 S S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS A ONE-WORD WRITE, WHERE EACH WORD HAS N BYTES. 图17. 单字I 2C读取时序 CHIP ADDRESS, R/W = 0 AS SUBADDRESS, HIGH AS SUBADDRESS, LOW AS S CHIP ADDRESS, R/W = 1 AS AM DATA-WORD 1, BYTE 1 AM DATA-WORD 1, BYTE 2 ... AM DATA-WORD N, DATA-WORD N, BYTE 1 BYTE 2 S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS AN N-WORD WRITE, WHERE EACH WORD HAS TWO BYTES. (OTHER WORD LENGTHS ARE POSSIBLE, RANGING FROM ONE TO FIVE BYTES.) 图18. 突发模式I 2C读取时序 Rev. C | Page 28 of 92 07696-018 S ADAU1442/ADAU1445/ADAU1446 SPI端口 可以共用一个CLATCH信号，同时各自仍然独立工作。当 ADAU1442/ADAU1445/ADAU1446默认采用I C模式，但通 ADDR0为低电平时，芯片地址为0000000；当ADDR0为高电平 过将CLATCH引脚拉低三次，就可以将其置于SPI控制模 时，该地址为0000001。第一个字节的LSB决定SPI处理是读操作 2 式。每个低电平脉冲的最短持续时间应为 20 ns，则脉冲之 (逻 辑 电 平 1)还 是 写 操 作 (逻 辑 电 平 0)。 用 户 可 以 使 用 间的延迟至少应为20 ns。 SigmaStudio“hardware configuration(硬件配置)”选项卡中的 USBi通信通道列表，通过最多五个锁存信号来与两个IC进 SPI端口使用4线接口(包括CLATCH、CCLK、CDATA和COUT 行通信。 信号)。CLATCH信号在处理开始时变为低电平，在处理结束 时变为高电平。CCLK信号在低高转换时锁存CDATA。COUT 子地址 数据在CCLK下降沿移出ADAU1442/ADAU1445/ADAU1446， 16位子地址字解码为一个存储器或寄存器的位置。此子地 应在下一个CCLK下降沿(如果符合tCOV时序则为上升沿)输入一 址即为相应RAM位置或寄存器的位置。 个接收器件，如微控制器等。CDATA信号承载串行输入数 数据字节 据，COUT信号承载串行输出数据。在请求执行读操作之前， 数据字节数取决于所访问的寄存器或存储器。在突发写入 COUT信号处于三态。这样，其它SPI兼容外设可以共享同一 模式中，初始子地址之后是连续的数据序列，以供写入连 回读线路。所有SPI处理都具有表15所示的相同字序列(SPI端 续的存储器或寄存器位置。 口时序图参见图4)。所有数据都应以MSB优先方式写入。 图19给出了对参数RAM执行单次SPI写操作的示例时序 芯片地址R/W 图。图20给出了单次SPI读操作的示例时序图。在字节3开 SPI处理的首字节包含7位芯片地址和R/W位。芯片地址由 始时，COUT引脚从三态变为高电平。本例中，字节0至字 ADDR0引脚设置。这使得两个ADAU1442/ADAU1445/ADAU1446 节2包含地址和R/W位，后续字节承载数据。 表15. 通用控制字序列 字节0 芯片地址[6:0]，R/W 字节 2 子地址[7:0] 字节 3 数据 字节 41 数据 持续到数据结束。 CLATCH CDATA BYTE 0 BYTE 1 BYTE 2 07696-019 CCLK BYTE 3 图19. SPI写入时序(单次写模式) CLATCH CCLK CDATA COUT BYTE 1 BYTE 0 BYTE 2 HIGH-Z DATA 图20. SPI读取时序(单次读模式) Rev. C | Page 29 of 92 DATA HIGH-Z 07696-020 1 字节 1 子地址[15:8] ADAU1442/ADAU1445/ADAU1446 自引导 的SCL等于8 × fs；因此，当fs,NORMAL为48 kHz时，SCL以384 上电时，ADAU1442/ADAU1445/ADAU1446可以加载外部 kHz的频率运行。根据I2C规范，SCL的占空比为⅜。 EEPROM中保存的程序和一组参数。该功能以及辅助ADC ADAU1442/ADAU1445/ADAU1446从EEPROM芯片地址 和多用途引脚使简单音频系统无需微控制器。要完成自引 0xA1读取数据。某些EEPROM的地址LSB可通过引脚配 导 ， 启 动 时 SELFBOOT引 脚 应 设 为 高 电 平 ， 置；大多数情况下，这些引脚应连接低电平以设置该地 ADAU1442/ADAU1445/ADAU1446充当I2C总线上的主机。 址。SigmaStudio在地址0xA0处写入EEPROM。 ADAU1442/ADAU1445/ADAU1446无法在SPI模式下自引导。 EEPROM格式 所需的最大EEPROM空间为40,960字节或40 kB。只有当程 EEPROM数据包含一系列消息。每个离散的消息都属于表 序RAM(4096 × 6字节)和参数RAM(4096 × 4字节)全满时， 17中定义的4种类型之一，并由一系列单字节或多字节组 才需要这么多的存储器空间。 成。第一个字节定义消息类型。字节以MSB优先方式写 当SELFBOOT引脚被设为高电平时，便会在RESET上升沿 入 。 多 数 消 息 属 于 块 写 入 (0x01)类 型 ， 用 于 写 入 触 发 自 引 导 操 作 ， 且 会 在 PLL锁 定 10ms后 发 生 。 ADAU1442/ADAU1445/ADAU1446程序RAM、参数RAM ADAU1442/ADAU1445/ADAU1446从EEPROM读取程序、 和控制寄存器。 参数和寄存器数据。ADAU1442/ADAU1445/ADAU1446完 消息类型之后是消息正文，应以表示消息长度的两个字节 成 自 引 导 后 ， 附 加 消 息 可 以 通 过 I2C总 线 发 送 到 开始，然后是表示芯片地址的一个字节。像所有其它控制 ADAU1442/ADAU1445/ADAU1446，但在自引导应用中， 端口处理一样，在此之后是一个2字节寄存器或存储器地 这通常是不需要的。在该模式下，写操作的I C器件地址为 址域。 2 0x68，读操作为0x69。当芯片处于该模式时，ADDRx引脚 具有不同的功能；因此，这些引脚上的设置被忽略。 SigmaStudio能够利用称为“write latest compilation to E2PROM (将 最 新 编 译 文 件 写 入 E2PROM)”的 功 能 产 生 必 要 的 在自引导期间，ADAU1442/ADAU1445/ADAU1446是I2C总 EEPROM数据，来使得ADAU1442/ADAU1445/ADAU1446进 线上的主机。应注意，自引导期间I2C总线上没有其它器件 行自引导。在“hardware configuration(硬件配置)”窗口中右键 尝试执行写操作。ADAU1442/ADAU1445/ADAU1446产生 单击ADAU1442/ADAU1445/ADAU1446 IC便可访问此功能。 表16. 控制端口引脚的功能 引脚 SCL/CCLK SDA/COUT ADDR1/CDATA CLATCH ADDR0 I2C模式 SCL—输入 SDA—开集输出 ADDR1—输入 未用输入—接地或接电源 ADDR0—输入 SPI模式 CCLK—输入 COUT—输出 CDATA—输入 CLATCH—输入 ADDR0—输入 自引导 SCL—输出 SDA—开集输出 未用输入—接地或接电源 未用输入—接地或接电源 未用输入—接地或接电源 表17. EEPROM消息类型 消息ID 0x00 0x01 消息类型 结束 写入 0x02 0x03 延迟 无操作 后续字节 无 一个字节表示消息长度(包含芯片地址和子地址)， 一个字节表示芯片地址，两个字节表示子地址， 以及相应数量的数据字节。 2个字节 无 Rev. C | Page 30 of 92 ADAU1442/ADAU1445/ADAU1446 串行数据输入/输出 它模式下(MSB延迟8、12或16)，串行端口接受最多24位的 ADAU1442/ADAU1445/ADAU1446灵活的串行数据输入和 任意位数。多余的位不会导致错误，但会被内部截断。为 输出端口可以设置为以2通道格式(通常为I S格式)、压缩 使右对齐模式正确工作，LSB必须与LRCLK的边沿对齐。 TDM4或标准4、8或16通道TDM流格式接收或发送数据。 所有串行端口控制寄存器的默认设置对应于2通道、I2S模 数据以二进制补码、MSB优先格式进行处理。在2通道流 式和24位从机模式，并且这些寄存器设置作为其通道号所 中，左声道数据域始终先于右声道数据域。在TDMn模式 对应时钟域的从机。 下(其中n表示流中的通道总数)，时隙0至时隙(n/2) − 1是音 表18. 串行输入和输出端口TDM功能 2 频帧的前半部分，时隙n/2至时隙n − 1是音频帧的后半部 分。TDM模式所用的串行数据引脚更少，从而可以留出更 多引脚来用于其它数据流。串行模式在串行输出端口模式 模式 TDM2 和串行输入端口模式控制寄存器中设置。 指代音频数据流时，应注意区分“TDM2”和“I 2 S”两个术 语。在本文中，“TDM2”表示任意2通道流，而“I2S”特指2 通道、负BCLK极性、负LRCLK极性、MSB延迟1流。 TDM4 串 行 数 据 时 钟 是 完 全 双 向 的 ， 无 需 与 ADAU1442/ ADAU1445/ADAU1446主时钟输入同步。但是，异步数据 流必须通过片上异步采样速率转换进行路由，才可以在内 核中进行处理。 TDM8 输入控制寄存器可以控制时钟极性和数据输入模式。所有 常见数据格式均提供灵活的MSB起始、位深度(24、20或16 位)和TDM设置。在除右对齐模式以外的所有其它模式 下，串行端口接受最多24位的任意位数。多余的位不会导 TDM16 致错误，但会被内部截断。为使右对齐模式正确工作，每 个音频帧必须恰好有64 BCLK(对于2通道数据)。在TDM模 式下，LRCLK可以作为50/50占空比时钟或一位宽脉冲输入 ADAU1442/ADAU1445/ADAU1446。 1 在TDM模式中，主机模式下ADAU1442/ADAU1445/ADAU1446 提供的位时钟限于25 MHz。这样会限制不同TDM模式下提 供主时钟的采样速率。表18所示为一些常见音频采样速率 下串行输出端口的工作模式。 每个帧的 BCLK周期数 64 64 64 64 64 128 128 128 128 128 256 256 256 256 256 512 512 512 512 512 fS (kHz) 44.1 48 88.2 96 192 44.1 48 88.2 96 192 44.1 48 88.2 96 192 44.1 48 88.2 96 192 BCLK频率 (MHz) 2.8224 3.072 5.6448 6.144 12.288 5.6448 6.144 11.2896 12.288 24.576 11.2896 12.288 22.5792 24.576 49.152 22.5792 24.576 45.1584 49.152 98.304 有效 模式 是 是 是 是 是 是 是 是 是 是 是 是 是 是 否1 是 是 否1 否1 否1 该器件不支持此模式。 与外部DAC的连接由输出端口引脚专门处理。LRCLKx和 BCLKx引脚可以设置为主机或从机，SDATA_OUT引脚用 于将数据从SigmaDSP输出到外部DAC。 表19所示为标准音频数据格式的正确配置，而图21显示了 利用输出控制寄存器，用户可以控制时钟极性、时钟频 串行数据输入/输出端口的概览。 率、时钟类型和数据格式。在除右对齐模式以外的所有其 Rev. C | Page 31 of 92 ADAU1442/ADAU1445/ADAU1446 表19. 标准音频数据格式的配置 LRCLK极性 帧在下降沿开始 LRCLK类型 时钟 BCLK极性 数据在下降沿改变 MSB位置 从LRCLKx边沿起延迟1 BCLK 帧在上升沿开始 时钟 数据在下降沿改变 与LRCLKx边沿对齐 帧在上升沿开始 时钟 数据在下降沿改变 从LRCLKx边沿起延迟8、12或16 BCLK 帧在下降沿开始 时钟 数据在下降沿改变 从帧时钟开始起延迟1 BCLK 帧在上升沿开始 脉冲 数据在下降沿改变 从帧时钟开始起延迟1 BCLK SERIAL OUTPUT MODES SERIAL INPUT MODES DSP CORE AND FARM 3 4 5 6 7 8 3 4:2 4:2 4:2 4:2 DEDICATED INPUT CLOCK DOMAINS (×3) 4:2 2 2 4 5 6 7 8 9 10 11 CLOCK PAD MULTIPLEXERS 9 TO 11 2 2 ASSIGNABLE INPUT/OUTPUT DOMAINS (×6) 图21. 串行数据输入/输出端口概览 Rev. C | Page 32 of 92 2 BCLK8/LRCLK8 2 BCLK5/LRCLK5 2 BCLK4/LRCLK4 BCLK2/LRCLK2 4:2 3 TO 8 BCLK3/LRCLK3 2 BCLK1/LRCLK1 BCLK0/LRCLK0 0 TO 2 2 18:2 (×9) 2 2 2 DEDICATED OUTPUT CLOCK DOMAINS (×3) 07696-030 2 BCLK7/LRCLK7 1 BCLK6/LRCLK6 0 OUTPUT CLOCK DOMAIN SELECTOR INPUT CLOCK DOMAIN SELECTOR 18:2 (×9) SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 SERIAL OUTPUT PORTS (×9) BCLK11/LRCLK11 SERIAL INPUT PORTS (×9) BCLK9/LRCLK9 SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 BCLK10/LRCLK10 格式 I2S (图22) 左对齐 (图23) 右对齐 (图24) 采用时钟的TDM (图25) 采用脉冲的TDM (图26) ADAU1442/ADAU1445/ADAU1446 串行音频数据时序图 图22至图26显示了标准音频数据格式的时序图。 LEFT CHANNEL LRCLKx RIGHT CHANNEL LSB MSB LSB MSB 07696-021 BCLKx SDATA_INx, SDATA_OUTx 1/FS 2 图22. I S模式—每通道16位至24位 BCLKx SDATA_INx, SDATA_OUTx RIGHT CHANNEL LEFT CHANNEL MSB LSB MSB LSB 07696-022 LRCLKx 1/FS 图23. 左对齐模式：每通道16位到24位 RIGHT CHANNEL LEFT CHANNEL BCLKx SDATA_INx, SDATA_OUTx MSB LSB MSB LSB 07696-023 LRCLKx 1/FS 图24. 右对齐模式：每通道16位到24位 LRCLKx 256 BCLKs BCLKx 32 BCLKs SDATA_INx, SDATA_OUTx SLOT 1 SLOT 2 SLOT 3 SLOT 4 SLOT 5 SLOT 6 SLOT 7 SLOT 8 LRCLK MSB – 1 MSB – 2 07696-024 BCLK MSB DATA 图25. TDM模式 LRCLKx BCLKx MSB TDM MSB TDM CH 0 SLOT 0 CH 8 SLOT 1 SLOT 2 SLOT 3 SLOT 4 SLOT 5 SLOT 6 SLOT 7 07696-025 SDATA_INx, SDATA_OUTx 32 BCLKs 图26. 采用脉冲帧时钟的TDM模式 Rev. C | Page 33 of 92 ADAU1442/ADAU1445/ADAU1446 串行时钟域 虽然从机模式下的时钟域可以给任意数量的串行端口提供 ADAU1442/ADAU1445/ADAU1446中提供有12个时钟域 时钟，但主机模式下的时钟域只能给一个串行端口提供时 (LRCLKx和BCLKx引脚对)。其中三个专用于串行数据输入 钟。对于时钟域[2:0]和时钟域[11:9]，对应的串行端口固定 端口，另外三个专用于串行数据输出端口，而剩下的六个 为输入或输出。对于可分配时钟域(时钟域 [8:3])，对应的 则可以分配给输入或输出端口。 串行端口可以为输入或输出，具体取决于时钟Pad多路复 ADAU1442内置八个2通道ASRC，ADAU1445内置两个8通 用器寄存器的设置(详情参见表20)。 道ASRC，ADAU1446则没有ASRC。不过，每个器件上都 表20. 主机模式时钟域分配 提供全部时钟域引脚。在无采样速率转换且串行端口处于 时钟域 0 1 2 3 4 5 6 7 8 9 10 11 从机模式的系统中，至少必须连接两对LRCLKx和BCLKx 引脚：一对用于输入串行端口，另一对则用于输出串行端 口。如果所有串行端口都处于主机模式且是同步的，那么 只需要连接一对LRCLKx和BCLKx引脚。 图27显示了芯片输入和输出端的时钟域分配简化图。注 意，每个时钟域均由两个信号组成，分别是BCLK(位时钟) 和LRCLK(帧时钟)。因此，12个时钟域总共包含24个时钟 信号。 每个时钟域都能够用作主机或从机。因此，所有LRCLK和 BCLK引脚都是双向的。在从机模式下，LRCLK和BCLK引 1 脚接收编解码器等外部源提供的时钟信号。在主机模式 芯片引脚 LRCLK0, BCLK0 LRCLK1, BCLK1 LRCLK2, BCLK2 LRCLK3, BCLK3 LRCLK4, BCLK4 LRCLK5, BCLK5 LRCLK6, BCLK6 LRCLK7, BCLK7 LRCLK8, BCLK8 LRCLK9, BCLK9 LRCLK10, BCLK10 LRCLK11, BCLK11 串行端口 SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 or SDATA_OUT31 SDATA_IN4 or SDATA_OUT41 SDATA_IN5 or SDATA_OUT51 SDATA_IN6 or SDATA_OUT61 SDATA_IN7 or SDATA_OUT71 SDATA_IN8 or SDATA_OUT81 SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 取决于时钟Pad多路复用器寄存器(地址0xE240)的设置。 下，LRCLK和BCLK引脚向外部从机IC输出时钟信号。 SERIAL INPUT PORTS (×9) SERIAL OUTPUT PORTS (×9) 2 2 2 2 2 2 2 BCLK4/LRCLK4 BCLK5/LRCLK5 BCLK6/LRCLK6 BCLK7/LRCLK7 BCLK8/LRCLK8 2 2 2 BCLK11/LRCLK11 2 BCLK3/LRCLK3 9 TO 11 BCLK2/LRCLK2 3 TO 8 BCLK1/LRCLK1 BCLK0/LRCLK0 0 TO 2 6 BCLK9/LRCLK9 MASTER/SLAVE SELECT 12 SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 CLOCK DOMAINS (×12) 图27. 串行时钟域分配示意图 Rev. C | Page 34 of 92 2 07696-026 6 BCLK10/LRCLK10 SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 ADAU1442/ADAU1445/ADAU1446 串行时钟模式和设置 去抖动窗口寄存器(地址0xE221) 时钟Pad多路复用器寄存器(地址0xE240) 表22. 寄存器0xE240的位功能描述 表21. 寄存器0xE221的位功能描述 位位置 [15:6] [5:0] 描述 保留 去抖动窗口 000000 = 去抖动电路旁路 000001 = 最小化窗口 … 111111 = 最大化窗口 时钟域1 保留 时钟域8 时钟域7 时钟域6 时钟域5 时钟域4 时钟域3 位位置 [15:6] 5 4 3 2 1 0 默认值 001000 1 寄存器0xE221是一个6位寄存器，用于设置去抖动窗口的 默认值 0 0 0 0 0 0 0 = 输入时钟域，1 = 输出时钟域。 大小。去抖动电路可防止因从机模式下串行端口提供的帧 这六个时钟域(时钟域[8:3])可以为输入或输出时钟域，具 时钟脉冲出现抖动而造成样本重复或被彻底忽略。 体由各个时钟域的单个位决定(见表22)；设置为0时对应于 默认情况下，去抖动窗口设置为8个MCLK样本，适合大多 输入时钟域，而设置为1时则对应于输出时钟域。 数应用。不过，可以利用寄存器0xE221在出现问题时微调 在图28中，时钟Pad多路复用器以六个4:2多路复用器表示。 该值，也可以通过将位[5:0]设置为000000来彻底旁路去抖 动电路。 TO SERIAL INPUT PORTS 2 2 4:2 4:2 4:2 4:2 4:2 4:2 2 2 2 2 2 2 2 2 CLOCK PAD MULTIPLEXERS 2 2 ASSIGNABLE INPUT/OUTPUT CLOCK DOMAINS (×6) 图28. 时钟Pad多路复用器 Rev. C | Page 35 of 92 07696-027 2 BCLK8/LRCLK8 3 TO 8 BCLK7/LRCLK7 2 BCLK6/LRCLK6 2 BCLK5/LRCLK5 2 BCLK4/LRCLK4 2 BCLK3/LRCLK3 2 TO SERIAL OUTPUT PORTS ADAU1442/ADAU1445/ADAU1446 压缩TDM4模式 要使用此模式，必须使用以下寄存器设置来设置串行端口： 这些器件中还提供一种特殊的TDM模式，使得可将四个通 • 压缩TDM4模式 道置于64位时钟周期空间内。此模式称为“压缩TDM4模 • 左对齐或延迟1 式”或“MOST™模式”。MOST(面向媒体的系统传输)是一种 • 16位字长 针对汽车及其它车辆中多媒体元件互连的联网标准。适合 有关压缩TDM4模式的时序图，请参见图29。图中所示为 与MOST总线接口的很多IC都采用压缩TDM4数据格式。 负BCLK极性、负LRCLK极性且MSB延迟1的情况。 LRCLKx (1 PERIOD) SDATA_INx, SDATA_OUTx (4 CHANNELS) 16 BITS 16 BITS 图29. 压缩TDM4模式 Rev. C | Page 36 of 92 16 BITS 16 BITS 07696-028 BCLKx (64 PERIODS) ADAU1442/ADAU1445/ADAU1446 串行输入端口 SigmaDSP支持的最大音频输入通道数量为24。设置串行输 串行输入端口将标准I2S和TDM信号转换成16、20和24位音 入端口时必须考虑到这点(例如，两个TDM16流不是有效 频信号，以便输入音频处理器。这类端口支持TDM2、 输入) TDM4、TDM8和TDM16时分多路复用方案，以及I S、左 表23. 输入时钟域多路复用 2 对齐、右对齐、MSB延迟12和MSB延迟16模式。此外，还 脚(LRCLK[2:0]和BCLK[2:0])硬连线至时钟域[2:0]，作为串 时钟域 0 1 2 3 4 5 6 7 8 行输入。剩下的六对LRCLKx和BCLKx引脚(LRCLK[8:3]和 表24. 主机模式下的输入时钟域分配情况 支持不同的时钟极性和多种字长，并能够在主机模式下提 供驱动能力或在从机模式下驱动。 串行输入端口由最多九个时钟域(时钟域0至时钟域8)和最 多九个串行数据信号(SDATA_IN0至SDATA_IN8)组成。 在从机模式下，九个串行输入时钟域由IC上相应的九对 LRCLKx和BCLKx引脚直接驱动。三对LRCLKx和BCLKx引 BCLK[8:3])多路复用至时钟域[8:3]，作为输入或输出。通 过写入时钟Pad多路复用寄存器(地址0xE240)的位[5:0](如 表23所示)，可以设置多路复用器来使用这些信号作为输入 时钟域。此配置在主机模式下同样有效。 图30更详细地显示了时钟通过串行输入端口的路由方式。 对于可分配时钟域(时钟域[8:3])，可以利用时钟Pad多路复 用器将其单独路由至串行输入端口或串行输出端口。在从 机模式下，时钟域选择器(即18:2多路复用器)允许各个串行 数据引脚 SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 输入端口从任意可用时钟域获取时钟信号。在主机模式 下，时钟域选择器将被旁路，所用分配情况如表24所示。 Rev. C | Page 37 of 92 芯片引脚 LRCLK0, BCLK0 LRCLK1, BCLK1 LRCLK2, BCLK2 LRCLK3, BCLK3 LRCLK4, BCLK4 LRCLK5, BCLK5 LRCLK6, BCLK6 LRCLK7, BCLK7 LRCLK8, BCLK8 寄存器0xE240设置 不适用 不适用 不适用 将位0设为0 将位1设为0 将位2设为0 将位3设为0 将位4设为0 将位5设为0 时钟引脚 LRCLK0, BCLK0 LRCLK1, BCLK1 LRCLK2, BCLK2 LRCLK3, BCLK3 LRCLK4, BCLK4 LRCLK5, BCLK5 LRCLK6, BCLK6 LRCLK7, BCLK7 LRCLK8, BCLK8 ADAU1442/ADAU1445/ADAU1446 SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 SERIAL INPUT PORTS (×9) CLOCK DOMAIN SELECTOR 18:2 (×9) 0 1 2 3 4 5 6 7 8 TO SERIAL OUTPUT PORTS 3 TO 8 (×6) 4:2 4:2 4:2 CLOCK PAD MULTIPLEXERS 4:2 2 2 BCLK8/LRCLK8 2 BCLK7/LRCLK7 2 ASSIGNABLE INPUT/OUTPUT CLOCK DOMAINS (×6) 图30. 串行输入端口时钟多路复用 Rev. C | Page 38 of 92 07696-031 DEDICATED INPUT CLOCK DOMAINS (×3) 2 BCLK6/LRCLK6 2 BCLK5/LRCLK5 BCLK2/LRCLK2 2 BCLK4/LRCLK4 2 4:2 3 TO 8 BCLK3/LRCLK3 2 BCLK1/LRCLK1 BCLK0/LRCLK0 0 TO 2 4:2 ADAU1442/ADAU1445/ADAU1446 串行输入端口模式和设置 延迟16模式时，串行数据仅可为16位宽。 九个串行输入端口分别通过设置串行输入模式寄存器中对 由于最大时钟速度存在限制，主机和从机模式仅与某些 应的单个2字节字来进行控制(有关寄存器地址，请参见表 TDM模式兼容。详情参见表18。 25)。每个串行数据信号均可设置为使用九个时钟域的任意 一个(从机模式)或内部产生的LRCLK信号(频率为fS,NORMAL、 fS,DUAL或fS,QUAD)。复位时，各个串行端口的默认值设为使用 串行输入端口模式寄存器(地址0xE000至地址0xE008) 表25. 串行输入端口模式寄存器的地址 50%占空比LRCLK(而非同步脉冲)的立体声、I2S、24位、 负 LRCLK和 BCLK极 性 从 机 模 式 。 此 配 置 对 应 于 设 置 0x3C00。串行数据使用其对应的时钟域(即SDATA3使用 LRCLK3和BCLK3)。 限制 当器件处于MOST模式(压缩TDM4模式)时，串行数据的 MSB位置必须从帧开始(I2S位置)起延迟个1位时钟且数据必 须是16位宽。 每个通道具有一个32位帧。因此，当器件处于延迟12模式 地址 十进制 57344 57345 57346 57347 57348 57349 57350 57351 57352 十六进制 E000 E001 E002 E003 E004 E005 E006 E007 E008 名称 串行输入端口0模式 串行输入端口1模式 串行输入端口2模式 串行输入端口3模式 串行输入端口4模式 串行输入端口5模式 串行输入端口6模式 串行输入端口7模式 串行输入端口8模式 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 时，串行数据仅可为16或20位宽(而非24位)。当器件处于 表26. 串行输入端口模式寄存器的位功能描述 位位置 15 14 [13:10] 9 8 描述 时钟输出使能1 0 = 禁用LRCLK和BCLK输出引脚 1 = 使能LRCLK和BCLK输出引脚 帧同步类型 0 = LRCLK 50/50占空比时钟信号(方波) 1 = LRCLK同步脉冲(窄脉冲) 时钟域主/从选择1 0000 = 时钟域0(端口0)的从机 0001 = 时钟域1(端口1)的从机 0010 = 时钟域2(端口2)的从机 0011 = 时钟域3(端口3)的从机 0100 = 时钟域4(端口4)的从机 0101 = 时钟域5(端口5)的从机 0110 = 时钟域6(端口6)的从机 0111 = 时钟域7(端口7)的从机 1000 = 时钟域8(端口8)的从机 1001 = 主机，时钟为fS,NORMAL 1010 = 主机，时钟为fS,DUAL 1011 = 主机，时钟为fS,QUAD 串行输入BCLK极性 0 = 负BCLK极性 1 = 正BCLK极性 串行输入LRCLK极性 0 = 负LRCLK极性 1 = 正LRCLK极性 默认值 0 0 视地址而定 2 0 0 Rev. C | Page 39 of 92 ADAU1442/ADAU1445/ADAU1446 位位置 [7:6] [5:3] [2:0] 描述 字长 00 = 24 位 01 = 20 位 10 = 16 位 11 = 灵活的TDM模式3 MSB位置 默认值 00 000 000 = I2S (延迟 1) 001 = 左对齐 (延迟 0) 010 = 延迟 8 011 = 延迟 12 100 = 延迟 16 TDM类型 000 = TDM2 (立体声) 001 = TDM4 010 = TDM8或灵活的TDM模式3 011 = TDM16 100 = 压缩 TDM4 000 1 要将端口设置为主机或从机，必须配合使用位15和位[13:10]。 默认值取决于地址：0xE000 = 0001、0xE001 = 0010、0xE002 = 0011、0xE003 = 0100、0xE004 = 0101、0xE005 = 0110、0xE006 = 0111、0xE007 = 1000且 0xE008 = 1001。 3 要激活灵活的TDM模式，必须设置位[7:6]和位[2:0]。 2 时钟输出使能位(位15) 能位必须设为0。这两种情况下，如果对应的时钟Pad多路 该位控制串行端口的相应位时钟以及左右时钟。该位置1 复用器是可分配的，则都必须设置为串行输入域。更多信 时，时钟引脚设为输出。该位置0时，时钟引脚则不是输出 息参见“时钟Pad多路复用器”部分。注意，单个时钟域可以 时钟。要将端口设置为主机或从机，必须配合使用寄存器 有任意数量的串行端口作为从机，但单个串行端口仅可作 0xE000至寄存器0xE008中的位15和位[13:10]。利用时钟Pad 为单个时钟域的主机。对于172.032 MHz内核时钟信号， 多路复用器寄存器(地址0xE240)，可将时钟域分配给输入或 fS,NORMAL、fS,DUAL和fS,QUAD分别为48 kHz、96 kHz和192 kHz。 输出串行端口。更多信息参见“时钟Pad多路复用器”部分。 串行输入BCLK极性位(位9) 帧同步类型位(位14) BCLKx的极性决定LRCLKx和SDATA_Inx是在BCLKx信号 该位设置所用LRCLK信号的类型。该位置0时，时钟信号 的上升沿(+)还是下降沿(−)改变。标准I2S信号采用负BCLK 为方波。该位置1时，信号则为窄脉冲。 极性。 时钟域主/从选择位(位[13:10]) 串行输入LRCLK极性位(位8) 这些位决定串行端口是作为可用时钟域的主机还是从机来 LRCLKx的极性决定左立体声声道是在LRCLKx信号的上升 输出其时钟。如果串行端口设为主机，则时钟输出使能位 沿(+)还是下降沿(−)改变。标准I2S信号采用负LRCLK极性。 (位15)必须设为1。如果串行端口设为从机，则时钟输出使 Rev. C | Page 40 of 92 ADAU1442/ADAU1445/ADAU1446 BCLK POLARITY LRCLKx BCLKx SDATA_INx LRCLKx 07696-032 BCLKx SDATA_INx 图31. 串行输入BCLK极性 LRCLK POLARITY L R L R L R LRCLKx 07696-033 LRCLKx 图32. 串行输入LRCLK极性 字长位(位[7:6]) 支 持 TDM2、 TDM4、 TDM8和 TDM16时 分 多 路 复 用 方 通过这些位可以将输入数据的字长设为16、20或24位。如 案，以及I2S、左对齐、右对齐、MSB延迟12和MSB延迟16 果输入信号的数据位超过该字长，则多余的位会被截断。 模式。此外，还支持不同的时钟极性和多种字长，并能够 第四种设置为灵活的TDM。更多信息参见“串行输入的灵 在主机模式下提供驱动能力或在从机模式下驱动。 活TDM接口模式”部分。 串行输出端口由最多九个时钟域(时钟域3至时钟域11)和最 MSB位置位(位[5:3]) 多九个串行数据信号(SDATA_IN0至SDATA_IN8)组成。 这些位设置数据流中的MSB位置。 在从机模式下，九个串行输出时钟域由IC上相应的九对 TDM类型(位[2:0]) LRCLKx和BCLKx引脚直接驱动。三对LRCLKx和BCLKx引 这些位设置数据流中包含的通道数。可能的选择有TDM2 脚(LRCLK[11:9]和BCLK[11:9])硬连线至时钟域[11:9]，作为 (立体声)、TDM4、TDM8或灵活的TDM、TDM16和压缩 串行输出。剩下的六对LRCLKx和BCLKx引脚(LRCLK[8:3] TDM4模式。有关压缩TDM4模式的更多信息，请参见“压 和BCLK[8:3])多路复用至时钟域[8:3]，作为输入或输出。 缩TDM4模式”部分。如果字长位(位[7:6])设为11来使能灵 通过写入时钟Pad多路复用寄存器(地址0xE240)的位[5:0] 活的TDM模式，那么TDM类型位(位[2:0])也必须设置为灵 (如表27所示)，可以设置多路复用器来使用这些信号作为 活的TDM模式(即设为010)。 输出时钟域。此配置在主机模式下同样有效。 在主机模式下，ADAU1442/ADAU1445/ADAU1446可以产 表27. 输出时钟域多路复用 生指定频率(fS,NORMAL、fS,DUAL或fS,QUAD)的LRCLK时钟信号(50% 作时除外)；对于压缩TDM4，则为64个BCLK周期。 时钟域 0 1 2 3 4 5 6 7 8 串行输出端口 图33详细地显示了时钟通过串行输出端口的路由方式。对于 串行输出端口将来自音频处理器的16、20和24位音频信号 可分配时钟域(时钟域[8:3])，可以利用时钟Pad多路复用器 转换成串行数据输出上的标准I2S和TDM信号。这类端口 将各个时钟域单独路由至串行输入端口或串行输出端口。 占空比)或LRCLK同步脉冲。产生脉冲时，其宽度等于一 个内部BCLK。每个通道针对每个LRCLK需要32个BCLK周 期 。 因 此 ， 对 于 TDM4， 需 要 128个 BCLK周 期 ； 对 于 TDM8，则为256个BCLK周期；对于TDM16，则为512个 BCLK周期；对于TDM2,，则为64个BCLK周期(LRCLK信号 为50%占空比信号(即非脉冲)或者采用I2S或左对齐模式工 Rev. C | Page 41 of 92 芯片引脚 LRCLK9, BCLK9 LRCLK10, BCLK10 LRCLK11, BCLK11 LRCLK3, BCLK3 LRCLK4, BCLK4 LRCLK5, BCLK5 LRCLK6, BCLK6 LRCLK7, BCLK7 LRCLK8, BCLK8 寄存器0xE240设置 不适用 不适用 不适用 将位0设为1 将位1设为1 将位2设为1 将位3设为1 将位4设为1 将位5设为1 ADAU1442/ADAU1445/ADAU1446 在从机模式下，时钟域选择器(即18:2多路复用器)允许各个 串行输出端口模式和设置 串行输出端口从任意可用时钟域获取时钟信号。在主机模 九个串行输出端口分别通过设置串行输出模式寄存器中对 式下，时钟域选择器将被旁路，所用分配情况如表28所示。 应的单个2字节字来进行控制(有关寄存器地址，请参见表 表28. 主机模式下的输出时钟域分配情况 29)。每个串行数据信号均可设置为使用九个时钟域的任意 数据引脚 SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 一个(从机模式)或内部产生的LRCLK信号(频率为fS,NORMAL、 时钟引脚 LRCLK9, BCLK9 LRCLK10, BCLK10 LRCLK11, BCLK11 LRCLK3, BCLK3 LRCLK4, BCLK4 LRCLK5, BCLK5 LRCLK6, BCLK6 LRCLK7, BCLK7 LRCLK8, BCLK8 fS,DUAL或fS,QUAD)。复位时，各个串行端口的默认值设为使用 50%占空比LRCLK时钟信号(而非同步脉冲)的TDM2、I2S、 24位、负LRCLK和BCLK极性从机模式。此配置对应于设 置0x3C00。串行数据使用其对应的时钟域(例如，SDATA3 使用LRCLK3和BCLK3)。 限制 当器件处于MOST模式时，串行数据的MSB位置必须从帧 SigmaDSP支持的最大音频输出通道数量为24。设置串行输 开始(I2S位置)起延迟个1位时钟且数据宽度限制为16位。 出端口时必须考虑到这点(例如，两个TDM16流不是有效 当器件处于MSB延迟12模式时，串行数据可为16或20位宽 输入)。 (而非24位)。当器件处于MSB延迟16模式时，串行数据仅 所有数据均以二进制补码、MSB优先格式进行处理，且左 可为16位宽。 声道始终位于右声道之前。 有关TDM功能的信息，请参见表18。 SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 SERIAL OUTPUT PORTS (×9) CLOCK DOMAIN SELECTOR 18:2 (×9) 3 4 5 6 7 8 9 10 11 TO SERIAL INPUT PORTS 3 TO 8 (×6) 4:2 4:2 4:2 3 TO 8 图33. 串行输出端口时钟多路复用 Rev. C | Page 42 of 92 2 2 2 DEDICATED OUTPUT CLOCK DOMAINS (×3) 07696-034 ASSIGNABLE INPUT/OUTPUT CLOCK DOMAINS (×6) 2 BCLK8/LRCLK8 2 BCLK7/LRCLK7 2 BCLK6/LRCLK6 BCLK4/LRCLK4 2 BCLK5/LRCLK5 2 2 9 TO 11 BCLK11/LRCLK11 4:2 BCLK9/LRCLK9 4:2 BCLK10/LRCLK10 4:2 BCLK3/LRCLK3 CLOCK PAD MULTIPLEXERS ADAU1442/ADAU1445/ADAU1446 串行输出端口模式寄存器(地址0xE040至地址0xE049) 表29. 串行输出端口模式寄存器的地址 地址 十进制 57408 57409 57410 57411 57412 57413 57414 57415 57416 57417 十六进制 E040 E041 E042 E043 E044 E045 E046 E047 E048 E049 名称 串行输出端口0模式 串行输出端口1模式 串行输出端口2模式 串行输出端口3模式 串行输出端口4模式 串行输出端口5模式 串行输出端口6模式 串行输出端口7模式 串行输出端口8模式 高速从机接口模式 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 1位(2字节) Rev. C | Page 43 of 92 ADAU1442/ADAU1445/ADAU1446 表30. 串行输出端口模式寄存器的位功能描述 位位置 15 14 [13:10] 9 8 [7:6] [5:3] [2:0] 描述 时钟输出使能1 0 = 禁用LRCLK和BCLK输出引脚 1 = 使能LRCLK和BCLK输出引脚 帧同步类型 0 = LRCLK 50/50占空比时钟信号(方波) 1 = LRCLK同步脉冲(窄脉冲) 时钟域主/从选择1 0000 = 时钟域9(端口0)的从机 0001 = 时钟域10(端口1)的从机 0010 = 时钟域11(端口2)的从机 0011 = 时钟域3(端口3)的从机 0100 = 时钟域4(端口4)的从机 0101 = 时钟域5(端口5)的从机 0110 = 时钟域6(端口6)的从机 0111 = 时钟域7(端口7)的从机 1000 = 时钟域8(端口8)的从机 1001 = 主机，时钟为fS,NORMAL 1010 = 主机，时钟为fS,DUAL 1011 = 主机，时钟为fS,QUAD 串行输出BCLK极性 0 = 负BCLK极性 1 = 正BCLK极性 串行输出LRCLK极性 0 = 负LRCLK极性 1 = 正LRCLK极性 字长 00 = 24位3 11 = 灵活的TDM模式4 MSB位置 默认值 0 0 视地址而定 2 0 0 00 000 000 = I2S (延迟1) 001 = 左对齐(延迟 0) 010 = 延迟 8 011 = 延迟 12 100 = 延迟 16 TDM类型 000 = TDM2 (立体声) 001 = TDM4 010 = TDM8或灵活的TDM模式4 011 = TDM16 100 = 压缩TDM4 000 1 要将端口设置为主机或从机，必须配合使用位15和位[13:10]。 默认值取决于地址：0x040 = 0000、0xE041 = 0001、0xE042 = 0010、0xE043 = 0011、0xE044 = 0100、0xE045 = 0101、 0xE046 = 0110、0xE047 = 0111、0xE048 = 1000且0xE049 = 1001。 3 串行端口配置为灵活的TDM模式时除外，此时其始终输出24位数据。 4 要激活灵活的TDM模式，必须设置位[7:6]和位[2:0]。 2 Rev. C | Page 44 of 92 ADAU1442/ADAU1445/ADAU1446 时钟输出使能位(位15) 沿(+)还是下降沿(−)改变。标准I2S信号采用负LRCLK极性。 该位控制串行端口的相应位时钟以及左右时钟。该位置1 字长位(位[7:6]) 时，时钟引脚设为输出。该位置0时，时钟引脚则不是输 通过这些位可以将输入数据的字长设为16、20或24位。输 出时钟。要将端口设置为主机或从机，必须配合使用寄存 出流始终有24位数据的空间，但如果位长设得太小，则多 器0xE040至寄存器0xE048中的位15和位[13:10]。利用时钟Pad 余的位会被设为0。第四种设置为灵活的TDM。更多信息 多路复用器寄存器(地址0xE240)，可将时钟域分配给输入或 参见“串行输出的灵活TDM接口模式和设置”部分。 输出串行端口。更多信息参见“时钟Pad多路复用器”部分。 MSB位置位(位[5:3]) 帧同步类型位(位14) 这些位设置数据流中的MSB位置。 该位设置所用LRCLK信号的类型。该位置0时，时钟信号 TDM类型位(位[2:0]) 为方波。该位置1时，信号则为窄脉冲。 这些位设置数据流中包含的通道数。可能的选择有TDM2 时钟域主/从选择位(位[13:10]) (立体声)、TDM4、TDM8或灵活的TDM、TDM16和压缩 这些位设置串行端口是作为可用时钟域的主机还是从机来 TDM4模式。有关压缩TDM4模式的更多信息，请参见“压 输出其时钟。如果串行端口设为主机，则时钟输出使能位 缩TDM4模式”部分。如果字长位(位[7:6])设为11来使能灵 (位15)必须设为1。如果串行端口设为从机，则时钟输出使 活的TDM模式，那么TDM类型位(位[2:0])也必须设置为灵 能位(位15)必须设为0。这两种情况下，如果对应的时钟 活的TDM模式(即设为010)。 Pad多路复用器是可分配的，则都必须设置为串行输出 高速从机接口模式寄存器(地址0xE049) 域。更多信息参见“时钟Pad多路复用器”部分。注意，单个 时钟域可以有任意数量的串行端口作为从机，但单个串行 表31. 寄存器0xE049的位功能描述 端口仅可作为单个时钟域的主机。对于172.032 MHz内核时钟 位位置 [15:1] 0 信号，fS,NORMAL、fS,DUAL和fS,QUAD分别为48 kHz、96 kHz和192 kHz。 描述 保留 高速从机接口模式 0 = 禁用 1 = 使能 串行输出BCLK极性位(位9) BCLKx的极性决定LRCLKx和SDATA_OUTx是在BCLKx信 号的上升沿(+)还是下降沿(−)改变。标准I2S信号采用负 串行输出LRCLK极性位(位8) LRCLKx的极性决定左立体声声道是在LRCLKx信号的上升 BCLK POLARITY LRCLKx BCLKx SDATA_OUTx LRCLKx 07696-035 BCLKx SDATA_OUTx 图34. 串行输出BCLK极性 LRCLK POLARITY L R LRCLKx 图35. 串行输出LRCLK极性 Rev. C | Page 45 of 92 L R 07696-036 LRCLKx R 0 高速从机接口模式位(位0) 如果任意串行输出端口是22 MHz以上位时钟的从机，则 必须使能高速从机接口模式。 BCLK极性。 L 默认值 ADAU1442/ADAU1445/ADAU1446 灵活的音频路由矩阵(FARM) 示时钟信号。两个大的灰框表示灵活的音频路由矩阵，在 该路由矩阵可以在串行输入、串行输出、ASRC、S/PDIF 其中可以实现任意输入和任意输出之间的一对一连接。信 接收器和发射器以及DSP内核之间分配音频信号。在具有 号路由完全用硬件实现。 多个输入和输出且采样速率要求不同的复杂系统中，这可 系统延迟 以简化系统设计。它还允许用硬件而非软件来路由信号。 通过串行端口、路由矩阵、ASRC和DSP内核路由数据会导 路由矩阵框图 致从音频样本输入IC到其输出之间存在短延迟。如果DSP 图36显示了ADAU1442/ADAU1445/ADAU1446中的音频路 设置为直接将串行输入传递给串行输出，而不进行任何速 由概览并详细显示了S/PDIF I/O、串行I/O、ASRC和DSP通 率转换或其它处理，则音频样本从SDATA_Inx引脚传输到 过路由矩阵的互连方式。为了降低系统复杂性，音频信号 SDATA_OUTx引脚的实际最短延迟等于四个采样周期。当 成对路由。因此，在图36中，每条实线代表一对立体声音 采样速率为48 kHz时，这相当于83 μs。在系统中实施采样 频信号。线条上方是对应的通道数量。图表底部的虚线表 速率转换或其它处理后，系统延迟会增加。 S/PDIF OUTPUT ON MP PINS DSP CORE S/PDIF I/O (2 CH) 18, 19 20, 21 22, 23 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 RATE 8 OUTPUT CHANNELS (24 CH) AUTOMATIC OUTPUT CHANNEL ASSIGNMENT 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 OUT TO ASRCS IN FROM ASRCS STEREO ASRCS (8 × 2 CH) SERIAL OUTPUT MODES SERIAL OUTPUT PORTS (×9) SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 CLOCK DOMAINS (×12) 0 TO 2 3 TO 8 BCLK1/LRCLK1 2 BCLK2/LRCLK2 2 2 6 2 2 2 9 TO 11 2 2 2 2 图36. 路由矩阵框图 Rev. C | Page 46 of 92 2 2 07696-037 MASTER/SLAVE SELECT 12 BCLK11/LRCLK11 6 BCLK9/LRCLK9 14, 15 SPDIFO S/PDIF Tx 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 BCLK10/LRCLK10 12, 13 BCLK8/LRCLK8 10, 11 BCLK7/LRCLK7 8, 9 BCLK6/LRCLK6 6, 7 ASRC I/O (16 CH) BCLK5/LRCLK5 4, 5 BCLK0/LRCLK0 S SERIAL L INPUT PORTS P S (×9) AUTOMATIC INPUT CHANNEL ASSIGNMENT SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 2, 3 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 BCLK4/LRCLK4 0, 1 SERIAL INPUT MODES SERIAL I/O (24 CH) BCLK3/LRCLK3 INPUT CHANNELS (24 CH) FLEXIBLE AUDIO ROUTING MATRIX INPUT SIDE S/PDIF Rx SPDIFI 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 FLEXIBLE AUDIO ROUTING MATRIX OUTPUT SIDE 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 ADAU1442/ADAU1445/ADAU1446 路由矩阵功能 串行输入端口 9。包含两个立体声对(TDM4)的SDATA_IN2被依次路由至输 图36的最左侧代表ADAU1442/ADAU1445/ADAU1446的音频 被路由至输入通道14和输入通道15。 入通道10、11、12和13。最后，包含两个通道的SDATA_IN3 输入引脚，即SDATA_IN0至SDATA_IN8和SPDIFI。串行音 频数据信号可以在任意标准下工作，其中包括时分多路复 器件将以这种方式根据串行输入端口上的输入和模式自动 填充输入通道。 用(TDM)模式，详见“串行数据输入/输出”部分。通过串行 输入端口传递后，信号经过一个输入通道自动分配过程。 输入通道自动分配 跳过的引脚都会被分配给输入通道。因此必须小心地在 DSP中选择合适的输入通道。自动通道分配完全基于特定 串行端口的模式设置；因此，设为2通道模式的端口会被 串行输入端口最多可处理九个输入信号。标准数据格式为 I2S，其中包含立体声对的左右声道。不过，输入串行输入 端口的某些信号可能包含TDM格式的数据，因此通道数会 在两个以上。FARM输入允许24个通道或12个立体声对。 分配给两个连续的输入通道，而设为4通道模式的端口则 会被分配给四个连续的输入通道，依此类推。在图38给出 的示例中，数个引脚在硬件上断开，而相应的空输入通道 则被自动分配。 因此，需要采用一种方法来将九个信号(包含两个或以上通 道)分解成12个立体声音频通道对。这可以通过输入通道自 INPUT CHANNELS (24 CH) 动分配模块来实现。该模块可以按顺序依次将每个输入信 号分解成对应于其通道内容的输入通道数量。 0, 1 INPUT CHANNELS (24 CH) SERIAL INPUT MODES SERIAL INPUT MODES 2, 3 4, 5 6, 7 SDATA_IN0 (I 2S) SDATA_IN1 (TDM8) SDATA_IN2 (TDM4) SDATA_IN3 (I 2S) 8, 9 SERIAL INPUT PORTS (×9) 10, 11 12, 13 14, 15 4, 5 6, 7 SDATA_IN0 (I 2S) (NO DATA) (I2S) SDATA_IN1 (TDM8) (NO DATA) (I2S) SDATA_IN3 (I 2S) SDATA_IN1 (TDM8) SDATA_IN1 (TDM8) SDATA_IN1 (TDM8) 8, 9 SERIAL INPUT PORTS (×9) 10, 11 12, 13 (NO DATA) SDATA_IN1 (TDM8) SDATA_IN1 (TDM8) SDATA_IN1 (TDM8) SDATA_IN1 (TDM8) (NO DATA) SDATA_IN3 (I 2S) 14, 15 SDATA_IN1 (TDM8) 16, 17 SDATA_IN2 (TDM4) 18, 19 SDATA_IN2 (TDM4) 20, 21 SDATA_IN3 (I 2S) 22, 23 16, 17 18, 19 22, 23 07696-038 20, 21 NOTES 1. THE BLACK DASHED LINES REPRESENT DISCONNECTED PINS; INPUT CHANNELS ARE ASSIGNED AUTOMATICALLY. 图37. 输入通道自动分配示例 在图37给出的示例中，串行输入端口接收到四个输入信号： SDATA_IN0 (I2S)、SDATA_IN1 (TDM8)、SDATA_IN2 (TDM4) 和SDATA_IN3 (I2S)。包含两个通道(I2S)的SDATA_IN0被路由 至 输 入 通 道 0和 输 入 通 道 1。 包 含 八 个 通 道 (TDM8)的 SDATA_IN1被依次路由至输入通道2、3、4、5、6、7、8和 Rev. C | Page 47 of 92 图38. 跳过引脚的输入通道自动分配示例 07696-039 0, 1 2, 3 ADAU1442/ADAU1445/ADAU1446 灵活的音频路由矩阵—输入端 因此，可以将任意输入通道对、S/PDIF Rx通道对或DSP至 到目前为止，音频信号流程中的所有信号都彼此不同步。 ASRC通道对连接到任意ASRC输入对。只要维持一对一关 然而，在进入DSP进行处理之前，这些信号必须与同一时 系，就可以使用任意组合。 钟同步。因此，在路由矩阵的输入端上，可以根据需要将 注意，大多数应用都要求对S/PDIF Rx信号进行采样速率转换。 输入通道路由至ASRC来进行采样速率转换。路由矩阵的 输入端如图39中的大灰框所示。 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 S/PDIF Rx ADAU1442中有八个2通道ASRC。因此，立体声ASRC输入 对0(由通道0和通道1组成)对应于第一个ASRC(立体声ASRC 0)。立体声ASRC输入对1(由通道2和通道3组成)对应于第 二个ASRC(立体声ASRC 1)。立体声ASRC输入对2(由通道4 和通道5组成)对应于第三个ASRC(立体声ASRC 2)。立体声 ASRC输入对3(由通道6和通道7组成)对应于第四个ASRC(立 DSP 体声ASRC 3)。立体声ASRC输入对4(由通道8和通道9组成) 对应于第五个ASRC(立体声ASRC 4)。立体声ASRC输入对5 (由通道10和通道11组成)对应于第六个ASRC(立体声ASRC 5)。立体声ASRC输入对6(由通道12和通道13组成)对应于第 七个ASRC(立体声ASRC 14和通道15组成)对应于第八个ASRC(立体声ASRC 7)。 INPUT CHANNELS (24 CH) 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 道8至通道15组成)对应于第二个ASRC(立体声ASRC[7:4])并 FROM DSP 必须彼此同步。 ADAU1446不进行采样速率转换；因此，完成自动通道分 配后，立体声输入对硬连线至DSP内核，并不使用路由矩 阵的输入端，如图40所示。 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 INPUT CHANNELS (24 CH) TO ASRCs 0, 1 SERIAL INPUT MODES 图39.灵活的音频路由矩阵—输入端 如图39所示，输入通道[23:0]硬连线至DSP输入[23:0]。不 过 ， 输 入 通 道 [23:0]还 可 以 在 FARM的 输 入 端 路 由 至 ASRC。 注意，FARM的左侧有13个通道对(12个输入通道对和一个 Rx对)，顶部有八个通道对(DSP至ASRC对)。这些 DSP CORE SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 构成路由矩阵输入端的21个输入通道对。而路由矩阵的右 下方则是八个输出通道对(ASRC的输入)。这些构成路由矩 SERIAL INPUT PORTS (×9) 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 阵输入端的八个输出通道对。由于音频始终成对路由，因 此可以在任何输入对和任意输出对之间实现一对一连接。 Rev. C | Page 48 of 92 SERIAL I/O (24 CH) 图40. ADAU1446中的输入路由 07696-041 6, 7 ASRC[3:0])并必须彼此同步。立体声ASRC输入对[7:4](由通 AUTOMATIC INPUT CHANNEL ASSIGNMENT 4, 5 对[3:0](由通道0至通道7组成)对应于第一个ASRC(立体声 07696-040 2, 3 FLEXIBLE AUDIO ROUTING MATRIX INPUT SIDE ADAU1445中有两个8通道ASRC。因此，立体声ASRC输入 0, 1 S/PDIF 6)。立体声ASRC输入对7(由通道 ADAU1442/ADAU1445/ADAU1446 FROM DSP 立体声ASRC路由概览 TO DSP 在ADAU1442和ADAU1445中，只有在DSP内核本身中时， FROM S/PDIF Rx 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 以及与内核之间不同步，如图42所示。由于ADAU1446没 有ASRC，因此所有音频信号必须始终保持同步。 立体声ASRC允许转换异步信号，以便在DSP中进行处理。 ASRC的输入可以来自以下21个来源之一：12个输入通道 对、S/PDIF Rx对或八个DSP至ASRC对。这使得可将ASRC 置于DSP之前和之后。图43和图44显示了如何在DSP之前 和之后使用ASRC的例子。 FARM 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 STEREO ASRCs (8 × 2 CH) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 8 FROM SERIAL INPUT PORTS TO FARM (OUTPUT SIDE) RATE 图41. 立体声ASRC路由 SYNCHRONOUS ASYNCHRONOUS 07696-042 ASYNCHRONOUS 图42. ADAU1442和ADAU1445的同步区域和异步区域 Rev. C | Page 49 of 92 07696-043 信号才需要与主时钟同步。在其它状况下，信号彼此之间 ADAU1442/ADAU1445/ADAU1446 DSP之前的采样速率转换 SigmaStudio信号流程内运行的某些算法可能会在DSP中混 如果系统中存在异步输入信号，则必须先通过ASRC路由 合或拆分通道。因此，输出对的数量不一定等于输入对的 这些信号，然后DSP才能进行处理。这可通过将异步信号 数量。 经由路由矩阵的输入端路由至ASRC输入来实现，如图43 DSP CORE 所示。 在此类情况下，ASRC目标采样速率应设置为与DSP同步。 的SigmaStudio。 TO DSP FROM INPUT CHANNELS FROM S/PDIF Rx 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 RATE 8 FROM SERIAL INPUT PORTS 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 S/PDIF Tx 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 SERIAL I/O (24 CH) ASRC I/O (16 CH) SPDIFO TO FARM (OUTPUT SIDE) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 07696-046 FARM 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 STEREO ASRCs (8 × 2 CH) 07696-044 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 S/PDIF I/O (2 CH) S/PDIF Rx OUT TO ASRCs SPDIFI IN FROM ASRCs 转换完成后，信号传递至DSP，然后进入ASRC输入单元中 图43. 将异步信号路由至DSP输入 图45. DSP内核输入和输出信号 DSP之后的采样速率转换 信号在DSP中经过处理之后，有时需要以与DSP速率不同 步的方式输出这些信号，例如系统中存在外部异步DAC 时。这可通过将信号经由路由矩阵的输入端从DSP至ASRC 对路由至ASRC输入来实现，如图44所示。 在这种情况下，ASRC目标采样速率可以设置为所需的任 意值，且音频数据会发送至路由矩阵的输出端。 注意，虽然S/PDIF Rx对可以路由至FARM输入端或直接路 由至DSP，但S/PDIF Tx对必须绕过FARM输出端而直接路 由至S/PDIF输出引脚(SPDIFO)。 图45中的ASRC I/O模块表示DSP和ASRC之间的相互影响。 从ASRC到DSP的输入(ASRC至DSP对)在SigmaStudio中表示 为ASRC输入单元，而从DSP到ASRC的输出(DSP至ASRC 对)则在SigmaStudio中表示为ASRC输出单元。这些单元及 FROM DSP 其相应位置如图46所示。 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 8 FROM SERIAL INPUT PORTS TO FARM (OUTPUT SIDE) RATE 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 ASRC I/O (16 CH) OUT TO ASRCs FARM 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 IN FROM ASRCs STEREO ASRCs (8 × 2 CH) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 07696-045 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 07696-047 图44. 将DSP输出路由至异步输出信号 DSP输入和输出 在DSP中，信号表示为SigmaStudio开发工具内的输入和输 出模块，然后根据SigmaStudio原理图进行处理。其中有21 个输入和输出通道对，如图45所示。在SigmaStudio中，每 对均作为单个通道访问，因此无需保持为一对。 Rev. C | Page 50 of 92 图46. ASRC输入和输出单元 ADAU1442/ADAU1445/ADAU1446 灵活的音频路由矩阵—输出端 输出通道自动分配 与输入端非常相似，灵活音频路由矩阵的输出端同样有数 在24个输出通道中，有九个串行输出端口可用于输出数 个立体声对(彼此可不同步)，且这些对连接到从芯片上串 据。通过选择不同的输出模式，用户可以采用所需格式输 行输出端口输出的12个立体声对。同样，连接方式必须是 出数据。为各串行输出端口选择模式后，输出通道自动根 一对一，这意味着只能从可能进入FARM输出端的20个立 据流中所需的通道数量分配给相应的连续串行输出端口， 体声对中选择12个来从芯片输出。此过程如图47的大灰框 详见图48。 所示。 本例中必须在三个串行输出端口上输出14个输出通道。为 ASRC的输出会自动连接到DSP和FARM输出端。 此，必须选择与目标系统相符的串行输出模式。这种情况 注意，与输入端不同，在输出端上DSP输出并未硬连线至 输出通道。 下，SDATA_OUT0设为TDM8模式，SDATA_OUT1设为 I2S模式，SDATA_OUT2则设为TDM4模式。使用此配置 时 ， 输 出 通 道 自 动 分 配 算 法 会 将 输 出 通 道 [7:0]路 由 至 TO DSP 将输出通道[13:10]路由至SDATA_OUT2。注意，输出通道 必须连续分配，无法跳过任何对。如果某个输出通道留空 (即没有数据从ASRC或DSP路由至该通道)，它仍会被分配 给某个串行输出端口。 FLEXIBLE AUDIO ROUTING MATRIX OUTPUT SIDE FROM DSP SDATA_OUT0，将输出通道[9:8]路由至SDATA_OUT1并 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 OUTPUT CHANNELS (24 CH) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 07696-048 FROM ASRCs 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 图47.灵活的音频路由矩阵—输出端 Rev. C | Page 51 of 92 ADAU1442/ADAU1445/ADAU1446 OUTPUT CHANNELS (24 CH) 0, 1 2, 3 SERIAL OUTPUT MODES 4, 5 6, 7 8, 9 SERIAL OUTPUT PORTS (×9) 10, 11 12, 13 14, 15 16, 17 SDATA_OUT0 (TDM8) SDATA_OUT1 (I2S) SDATA_OUT2 (TDM4) SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 18, 19 20, 21 07696-049 22, 23 图48. 输出通道自动分配示例 灵活的音频路由矩阵模式和设置 表32. 灵活音频路由矩阵模式寄存器的地址 地址 十进制 十六进制 名称 读/写字长 57472 E080 ASRC输入选择，对0(通道0，通道1) 16位(2字节) 57473 E081 ASRC输入选择，对1(通道2，通道3) 16位(2字节) 57474 E082 ASRC输入选择，对2(通道4，通道5) 16位(2字节) 57475 E083 ASRC输入选择，对3(通道6，通道7) 16位(2字节) 57476 E084 ASRC输入选择，对4(通道8，通道9) 16位(2字节) 57477 E085 ASRC输入选择，对5(通道10，通道11) 16位(2字节) 57478 E086 ASRC输入选择，对6(通道12，通道13) 16位(2字节) 57479 E087 ASRC输入选择，对7(通道14，通道15) 16位(2字节) 57480 E088 ASRC输出速率选择，对0(通道0，通道1) 16位(2字节) 57481 E089 ASRC输出速率选择，对1(通道2，通道3) 16位(2字节) 57482 E08A ASRC输出速率选择，对2(通道4，通道5) 16位(2字节) 57483 E08B ASRC输出速率选择，对3(通道6，通道7) 16位(2字节) 57484 E08C ASRC输出速率选择，对4(通道8，通道9) 16位(2字节) 57485 E08D ASRC输出速率选择，对5(通道10，通道11) 16位(2字节) 57486 E08E ASRC输出速率选择，对6(通道12，通道13) 16位(2字节) 57487 E08F ASRC输出速率选择，对7(通道14，通道15) 16位(2字节) 57488 E090 串行输出选择，对0(通道0，通道1) 16位(2字节) 57489 E091 串行输出选择，对1(通道2，通道3) 16位(2字节) 57490 E092 串行输出选择，对2(通道4，通道5) 16位(2字节) 57491 E093 串行输出选择，对3(通道6，通道7) 16位(2字节) 57492 E094 串行输出选择，对4(通道8，通道9) 16位(2字节) 57493 E095 串行输出选择，对5(通道10，通道11) 16位(2字节) 57494 E096 串行输出选择，对6(通道12，通道13) 16位(2字节) 57495 E097 串行输出选择，对7(通道14，通道15) 16位(2字节) 57496 E098 串行输出选择，对8(通道16，通道17) 16位(2字节) 57497 E099 串行输出选择，对9(通道18，通道19) 16位(2字节) 57498 E09A 串行输出选择，对10(通道20，通道21) 16位(2字节) 57499 E09B 串行输出选择，对11(通道22，通道23) 16位(2字节) Rev. C | Page 52 of 92 ADAU1442/ADAU1445/ADAU1446 ASRC输入选择对[7:0]寄存器 (地址0xE080至地址0xE087) 数据输入；但是，立体声ASRC[3:0]的所有输入必须彼此同 八个ASRC的输入均可来自串行输入通道或DSP内核的任意 组ASRC(立体声ASRC[3:0])从立体声ASRC 0输入获取其输 立体声对。 入速率，而第二组ASRC(立体声ASRC[7:4])则从立体声 步，并且立体声ASRC[7:4]的所有输入必须彼此同步。第一 对于ADAU1442，立体声ASRC的各个输入可以接收单独的 ASRC 4输入获取其输入速率。 对于ADAU1446(不包含ASRC)，这些寄存器对系统操作无 数据输入。 对于ADAU1445，立体声ASRC的各个输入可以接收单独的 任何影响，可以忽略。 表33. ASRC输入选择对[7:0]寄存器的位功能描述 位位置 [15:6] [5:0] 描述 保留 ASRC输入数据选择器 000000 = 串行输入对0(通道0，通道1) 000001 = 串行输入对1(通道2，通道3) 000010 = 串行输入对2(通道4，通道5) 000011 = 串行输入对3(通道6，通道7) 000100 = 串行输入对4(通道8，通道9) 000101 = 串行输入对5(通道10，通道11) 000110 = 串行输入对6(通道12，通道13) 000111 = 串行输入对7(通道14，通道15) 001000 = 串行输入对8(通道16，通道17) 001001 = 串行输入对9(通道18，通道19) 001010 = 串行输入对10(通道20，通道21) 001011 = 串行输入对11(通道22，通道23) 010000 = DSP至ASRC对0(通道0，通道1) 010001 = DSP至ASRC对1(通道2，通道3) 010010 = DSP至ASRC对2(通道4，通道5) 010011 = DSP至ASRC对3(通道6，通道7) 010100 = DSP至ASRC对4(通道8，通道9) 010101 = DSP至ASRC对5(通道10，通道11) 010110 = DSP至ASRC对6(通道12，通道13) 010111 = DSP至ASRC对7(通道14，通道15) 100000 = S/PDIF接收器对0(通道0，通道1) 111111 = 无数据 Rev. C | Page 53 of 92 默认值 111111 ADAU1442/ADAU1445/ADAU1446 ASRC输入数据选择器位(位[5:0]) 一对一连接。输入为串行输入对[11:0]和DSP至ASRC对 如图49所示，灰框(表示灵活音频路由矩阵的输入端)可以 [7:0]。FARM的输出为立体声ASRC[7:0]输入。 视作一个多路复用器。该框的任意输入均可与其任意输出 S/PDIF Rx SDATA_IN0 SDATA_IN1 SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 AUTOMATIC INPUT CHANNEL ASSIGNMENT 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 FLEXIBLE AUDIO ROUTING MATRIX INPUT SIDE DSP 16, 17 18, 19 20, 21 22, 23 图49. ASRC输入选择 Rev. C | Page 54 of 92 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 FROM DSP STEREO ASRCs (8 × 2 CH) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 07696-050 INPUT CHANNELS (24 CH) OUT TO ASRCs 0, 1 ADAU1442/ADAU1445/ADAU1446 ASRC输出速率选择对[7:0]寄存器(地址0xE088至地址0xE08F) 表34. ASRC输出速率选择对[7:0]寄存器的位功能描述 位位置 [15:6] [5:0] 描述 保留 ASRC输出速率 000000 = 串行输出对0(通道0，通道1) 000001 = 串行输出对1(通道2，通道3) 000010 = 串行输出对2(通道4，通道5) 000011 = 串行输出对3(通道6，通道7) 000100 = 串行输出对4(通道8，通道9) 000101 = 串行输出对5(通道10，通道11) 000110 = 串行输出对6(通道12，通道13) 000111 = 串行输出对7(通道14，通道15) 001000 = 串行输出对8(通道16，通道17) 001001 = 串行输出对9(通道18，通道19) 001010 = 串行输出对10(通道20，通道21) 001011 = 串行输出对11(通道22，通道23) 010000 = DSP速率 010001 = 内部fS,NORMAL速率 010010 = 内部fS,DUAL速率 010011 = 内部fS,QUAD速率 111111 = 无速率 默认值 111111 ASRC输出速率位(位[5:0]) 步，并且立体声ASRC[7:4]的所有输出必须彼此同步。第一 这些位选择八个ASRC的输出转换速率。ASRC的任意异步 组ASRC(立体声ASRC[3:0])从立体声ASRC 0输出上的设置 输入均会以此速率输出。可以通过12个串行输出通道对的 获取其输出速率。立体声ASRC[3:1]的输出速率会自动设置 fS时钟信号(与其自动分配的串行端口关联的LRCLK)之一 为此速率，而忽略立体声ASRC[3:1]输出的设置。第二组 或内核的fS,NORMAL、fS,DUAL或fS,QUAD时钟信号来设置。 ASRC(立体声ASRC[7:4])从立体声ASRC 4输出上的设置获 对于ADAU1442，立体声ASRC的各个输出可以具有单独的 数据输出。 对于ADAU1445，立体声ASRC的各个输出可以具有单独的 数据输出；但是，立体声ASRC[3:0]的所有输出必须彼此同 取其输出速率。立体声ASRC[7:5]的输出速率会自动设置为 此速率，而忽略立体声ASRC[7:5]输出的设置。 对于ADAU1446(不包含ASRC)，这些寄存器对系统操作无 任何影响，可以忽略。 Rev. C | Page 55 of 92 ADAU1442/ADAU1445/ADAU1446 串行输出选择对[11:0]寄存器(地址0xE090至地址0xE09B) 表35. 串行输出选择对[11:0]寄存器的位功能描述 位位置 [15:6] [5:0] 描述 保留 串行输出数据选择器 010000 = DSP输出对0(通道0，通道1) 010001 = DSP输出对1(通道2，通道3) 010010 = DSP输出对2(通道4，通道5) 010011 = DSP输出对3(通道6，通道7) 010100 = DSP输出对4(通道8，通道9) 010101 = DSP输出对5(通道10，通道11) 010110 = DSP输出对6(通道12，通道13) 010111 = 串行输出对7(通道14，通道15) 011000 = DSP输出对8(通道16，通道17) 011001 = DSP输出对9(通道18，通道19) 011010 = DSP输出对10(通道20，通道21) 011011 = 串行输出对11(通道22，通道23) 100000 = ASRC输出对0(通道0，通道1) 100001 = ASRC输出对1(通道2，通道3) 100010 = ASRC输出对2(通道4，通道5) 100011 = ASRC输出对3(通道6，通道7) 100100 = ASRC输出对4(通道8，通道9) 100101 = ASRC输出对5(通道10，通道11) 100110 = ASRC输出对6(通道12，通道13) 100111 = ASRC输出对7(通道14，通道15) 111111 = 无数据 Rev. C | Page 56 of 92 默认值 111111 ADAU1442/ADAU1445/ADAU1446 串行输出数据选择器位(位[5:0]) 对于ADAU1446，将串行输出数据选择器位设为对应于 这些位选择12个立体声串行输出通道各自的来源。这些通 ASRC输出对的值时，不会产生任何数据。 道可以来自12个DSP内核立体声输出之一或八个ASRC立体 如图50所示，立体声输出对可以来自任意DSP串行输出或 声输出之一。 ASRC输出。 OUTPUT CHANNELS (24 CH) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 SDATA_OUT0 SDATA_OUT1 SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 07696-051 FROM ASRCs 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 AUTOMATIC OUTPUT CHANNEL ASSIGNMENT FROM DSP FLEXIBLE AUDIO ROUTING MATRIX OUTPUT SIDE 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 图50. 串行输出选择对 Rev. C | Page 57 of 92 ADAU1442/ADAU1445/ADAU1446 异步采样速率转换器 当ASRC的输出速率(请参见“ASRC输出速率选择对[7:0]寄 ADAU1442/ADAU1445处理器的集成式采样速率转换器支 存器(地址0xE088至地址0xE08F)”部分)已设置并锁定至有 持多种配置方式，有助于连接音频系统中的其它元件。采 效 的 输 出 时 钟 时 ， 对 应 的 时 钟 位 会 从 1变 为 0。 这 表 示 样速率转换器完全独立于串行端口和DSP内核，并通过灵 ASRC已经发现目标时钟速率并已锁定至该速率。在此之 活的音频路由矩阵连接。 后，该时钟位会一直保持为0，直到器件复位为止。更改 ASRC模式和设置 目标速率设置或从ASRC移除输出时钟并不能使其时钟位 从0变回为1。 表36. ASRC模式寄存器的地址 对于ADAU1446，设置这些寄存器对系统操作无任何影响。 地址 十进制 57601 十六进制 E101 57603 E103 57665 E141 57667 E143 名称 立体声ASRC[3:0] 锁定状态和静音 立体声ASRC[3:0] 静音调节禁用 立体声ASRC[7:4] 锁定状态和静音 立体声ASRC[7:4] 静音调节禁用 读/写字长 16位(2字节) 立体声ASRC[3:0]静音调节禁用寄存器 (地址0xE103) 16位(2字节) 表38. 寄存器0xE103的位功能描述 位位置 [15:1] 0 16位(2字节) 16位(2字节) 描述 保留 立体声ASRC[3:0](通道[7:0])静音调节禁用 0 = 使能调节 1 = 禁用调节 默认值 0 立体声ASRC[3:0]锁定状态和静音寄存器 (地址0xE101) 这个1位寄存器控制立体声ASRC[3:0](通道[7:0])的静音行 表37. 寄存器0xE101的位功能描述 为。当位0设为默认值(0)时，立体声ASRC[3:0](通道[7:0]) 位位置 [15:12] 11 10 9 8 [7:4] 3 2 1 0 描述 保留 立体声ASRC 3(通道6，通道7) 锁定状态(只读) 立体声ASRC 2(通道4，通道5) 锁定状态(只读) 立体声ASRC 1(通道2，通道3) 锁定状态(只读) 立体声ASRC 0(通道0，通道1) 锁定状态(只读) 保留 立体声ASRC 3(通道6，通道7)静音 立体声ASRC 2(通道4，通道5)静音 立体声ASRC 1(通道2，通道3)静音 立体声ASRC 0(通道0，通道1)静音 默认值 通过音量调节静音。当位0设为1时，立体声ASRC[3:0]突然 静音。此外，该位置1时会忽略寄存器0xE101中的ASRC静 0 音位(位[3:0])(请参见“立体声ASRC[3:0]锁定状态和静音”部 0 分)；因此，只有失锁时才会出现静音。 对于ADAU1446，设置此寄存器对系统操作无任何影响。 0 立体声ASRC[7:4]锁定状态和静音寄存器 (地址0xE141) 0 表39. 寄存器0xE141的位功能描述 0 0 0 0 位位置 [15:12] 11 立体声ASRC[3:0]的每个采样速率转换器对都可以实现静 音。此功能由一个12位寄存器控制。静音位(位[3:0])高电 平有效；因此，值为1时会使对应的ASRC静音，而值为0 时则会将对应的ASRC取消静音。静音通过音量调节实现， 且没有爆音与咔嚓声。需要时，可以禁用静音调节(请参见 “立体声ASRC[3:0]静音调节禁用寄存器(地址0xE103)”部分)。 器件上电并退出复位状态时，ASRC锁定位设为默认值0。 使能ASRC的主时钟(请参见“主时钟使能开关寄存器(地址 0xE280)”部分)时，对应的ASRC时钟位设为1，且输出会自 10 9 8 [7:4] 3 2 1 0 动静音。 Rev. C | Page 58 of 92 描述 保留 立体声ASRC 7(通道14，通道15) 锁定状态(只读) 立体声ASRC 6(通道12，通道13) 锁定状态(只读) 立体声ASRC 5(通道10，通道11) 锁定状态(只读) 立体声ASRC 4(通道8，通道9) 锁定状态(只读) 保留 立体声ASRC 7(通道14，通道15)静音 立体声ASRC 6(通道12，通道13)静音 立体声ASRC 5(通道10，通道11)静音 立体声ASRC 4(通道8，通道9)静音 默认值 0 0 0 0 0 0 0 0 ADAU1442/ADAU1445/ADAU1446 立体声ASRC[7:4]的每个采样速率转换器对都可以实现静 立体声ASRC[7:4]静音调节禁用寄存器(地址0xE143) 音。此功能由一个12位寄存器控制。静音位(位[3:0])高电 表40. 寄存器0xE143的位功能描述 平有效；因此，值为1时会使对应的ASRC静音，而值为0 位位置 [15:1] 0 时则会将对应的ASRC取消静音。静音通过音量调节实 现，且没有爆音与咔嚓声。需要时，可以禁用静音调节(请 参见“立体声ASRC[7:4]静音调节禁用寄存器(地址0xE143)” 部分)。 描述 保留 立体声ASRC[7:4](通道[15:8])静音调节禁用 0 = 使能调节 1 = 禁用调节 默认值 0 这个1位寄存器控制立体声ASRC[7:4](通道[15:8])的静音行 器件上电并退出复位状态时，ASRC锁定位设为默认值0。 为。当位0设为默认值(0)时，立体声ASRC[7:4](通道[15:8]) 使能ASRC的主时钟(请参见“主时钟使能开关寄存器(地址 通过音量调节静音。当位0设为1时，立体声ASRC[7:4]突然 0xE280)”部分)时，对应的ASRC时钟位设为1，且输出会自 静音。此外，该位置1时会忽略寄存器0xE141中的ASRC静 动静音。当ASRC的输出速率(请参见“ASRC输出速率选择 音位(位[3:0])(请参见“立体声ASRC[7:4]锁定状态和静音寄存 对[7:0]寄存器(地址0xE088至地址0xE08F)”部分)已设置并锁 器(地址0xE141)”部分)；因此，只有失锁时才会出现静音。 定至有效的输出时钟时，对应的时钟位会从1变为0。这表 对于ADAU1446，设置此寄存器对系统操作无任何影响。 示ASRC已经发现目标时钟速率并已锁定至该速率。在此 之后，该时钟位会一直保持为0，直到器件复位为止。更 改目标速率设置或从ASRC移除输出时钟并不能使其时钟 位从0变回为1。 对于ADAU1446，设置这些寄存器对系统操作无任何影响。 Rev. C | Page 59 of 92 ADAU1442/ADAU1445/ADAU1446 DSP内核 特性 DSP内核根据程序RAM中存储的指令代码对音频数据执行 SigmaDSP内核专门针对音频处理而设计，因此包含数项旨 计算。由于SigmaStudio会产生这类指令，因此无需详细了 在实现最高效率的特性。这包括硬件分贝转换和音频专用 解DSP内核便可使用SigmaDSP，本节在此只做简要介绍。 ROM常数。 架构 信号处理 内核由一个简单的28/56位乘加单元(MAC)和以下两个源组 ADAU1442/ADAU1445/ADAU1446旨在提供立体声或多声 成：一个数据源和一个系数源。数据源可以来自数据 道回放系统常用的全部信号处理功能。信号处理流程利用 RAM、常用常数值ROM表或内核的音频输入。系数源可 ADI公司提供的SigmaStudio软件设计。该软件支持图形化 以来自参数RAM或常用常数值ROM表。这两个源在28位 输入和实时控制所有信号处理功能。 定点乘法器中相乘，然后信号输入56位加法器；结果通常 许多信号处理功能采用完整的56位双精度算法编码。串行 存储在三个56位累加器寄存器之一中。累加器可以从内核 端口输入和输出字长为24位，但处理器使用4个额外的裕 输出(以28位格式)，也可以写回数据或参数RAM。 量位，内部增益最高达24 dB而不会削波。通过在DSP信号 流中调低初始输入信号，可以实现更高增益。 DATA SOURCE (DATA RAM, ROM CONSTANTS, INPUTS, ...) COEFFICIENT SOURCE (PARAMETER RAM, ROM CONSTANTS, ...) 28 28 56 28 TRUNCATOR 56 56 DATA OPERATIONS (ACCUMULATORS (3), dB CONVERSION, BIT OPERATORS, BIT SHIFTER, ...) 56 TRUNCATOR OUTPUTS 图51. 内核架构示意图 Rev. C | Page 60 of 92 07696-052 28 ADAU1442/ADAU1445/ADAU1446 数字格式 ADAU1445/ADAU1446轻 松 编 程 。 用 户 无 需 具 有 编 写 DSP系统通常使用标准数字格式。小数系统指定为A.B格式， DSP代码的知识，而超大的预设计算法库能够极大缩短 其中A表示小数点左边的位数，B表示小数点右边的位数。 开发时间。有关SigmaStudio的更多信息，请访问ADI公 ADAU1442/ADAU1445/ADAU1446的参数和数据值使用相 司网站。 同的数字格式，具体如“数字格式：5.23”部分所示。 程序计数器 数字格式： 5.23 内核中的指令执行由程序计数器进行控制，从程序RAM的 线性范围：-16.0至(+16.0 − 1 LSB) 地址按顺序逐步执行。每当有新音频帧读入内核时，程序 示例： 计数器就会启动。SigmaStudio会在每个程序结束后插入一 1000 0000 0000 0000 0000 0000 0000 = −16.0 个jump-to-start命令。程序计数器会按顺序递增，直到到 达 该 命 令 ， 然 后 会 跳 至 程 序 起 始 地 址 ( 程 序 RAM地 址 1110 0000 0000 0000 0000 0000 0000 = −4.0 1111 1000 0000 0000 0000 0000 0000 = −1.0 0x2010)并等待下一个音频帧读入内核。 1111 1110 0000 0000 0000 0000 0000 = −0.25 分支和循环 1111 1111 0011 0011 0011 0011 0011 = −0.1 SigmaStudio中的某些单元可以选择性地修改程序计数器来 1111 1111 1111 1111 1111 1111 1111 = (比0.0小1 LSB) 实现简单的分支和循环结构。不过，必须小心处理使程序 0000 0000 0000 0000 0000 0000 0000 = 0.0 计数器在新帧读入之前返回到其起始地址。如果在计数器 0000 0000 1100 1100 1100 1100 1101 = 0.1 返回到起始地址之前新帧就已开始，音频输出会受到破 0000 0010 0000 0000 0000 0000 0000 = 0.25 坏，进而必须进行复位。 0000 1000 0000 0000 0000 0000 0000 = 1.0 SigmaStudio中的软件编译器会计算给定项目的最大可能程 0010 0000 0000 0000 0000 0000 0000 = 4.0 序周期，当用户超过该容许限值时就会产生一个错误。 0111 1111 1111 1111 1111 1111 1111 = (16.0 – 1 LSB). 串行端口接受最多24位的输入，通过符号扩展为DSP内核 的完整28位。这样，内部增益最高可达24 dB而不会发生内 DSP内核中在输出到串行端口输出、ASRC和S/PDIF发射器 之前有一个数字削波电路(见图52)。它截除信号的高4位以 产生1.0(减1 LSB)至-1.0范围内的24位输出。图52以二进制和 dB形式显示了数据流中各点的最高信号电平。 SERIAL PORT 1.23 (0dB) 5.23 (24dB) SIGNAL PROCESSING (5.23 FORMAT) DIGITAL CLIPPER 5.23 (24dB) 1.23 (0dB) 07696-053 4-BIT SIGN EXTENSION 1.23 (0dB) 内核运行寄存器(地址0xE228) 表41. 寄存器0xE228的位功能描述 部削波。 SDATA_INx DSP内核模式和设置 图52. 数字精度和削波结构(TBD) 编程 上电时，ADAU1442/ADAU1445/ADAU1446不加载任何默认 程序。每个音频采样有3584个指令，因而当fS,NORMAL为48 kHz时 内部时钟速率为172.032 MHz。.DSP以流导向方式运行，意味 着每个采样周期都会执行所有3584个指令。通过降低每个采 样的指令数，ADAU1442/ADAU1445/ADAU1446也可以接受 双倍速率或四倍速率输入。这些模式可以在内核控制寄存器 中设置。 利 用 A D I公 司 的 完 全 图 形 工 具 ， 可 以 对 AD A U1442/ 位位置 [15:1] 0 描述 保留 内核运行位 默认值 0 这个1位寄存器指示用于启动内核的运行信号。这应该 是系统初始化时设置的最后一个寄存器。在内核暂停之 前，将DSP内核速率选择寄存器(0xE220)设为0x001C。 这会禁用内核的启动脉冲。在内核启动之前，将DSP内 核速率选择寄存器(0xE220)设为所需值。这会使能内核 的启动脉冲。表12列出了一些有效设置。 如果工作期间暂停了内核(即如果寄存器0xE228的位0设 为0)，串行输出会立即跳至0，以确保串行输出上未保 持任何直流电平并帮助防止系统中的扬声器出现损坏。 它还允许系统将所有音频通道静音和取消静音，同时将 输出上的咔嚓声和爆音降至最低。 内核运行位可用于实现系统静音功能，而不用通过软件 将各个通道全部静音。不过，这种方法会立即使输出静 音，可能导致输出上出现咔嚓声或爆音。如果要求做到 无咔嚓声和爆音静音，则应在DSP内核的信号处理流程 中实施软件压摆静音单元。 Rev. C | Page 61 of 92 ADAU1442/ADAU1445/ADAU1446 可靠性 CRC控制寄存器配置如下： ADAU1442/ADAU1445/ADAU1446包含数个子系统，旨在 • CRC理想值1为CRC代码的16个MSB。 提高其应用系统的可靠性。当将这些功能与外部主机控制 • CRC理想值2为CRC代码的16个LSB。 器器件一起使用时，DSP可以从严重错误中恢复，如存储 • CRC使能位1位使能。 器损坏或程序计数器崩溃。 CRC错误标记寄存器是地址57893处的一个1位只读寄存器 CRC模式和设置 循环冗余校验(CRC)寄存器(地址0xE200至地址0xE202) (地址0xE225)，用作CRC错误标志。它可以选择性地发送 表42. CRC寄存器的寄存器详情 某个中断引脚，用于触发损坏寄存器重写。当CRC使能寄 地址 十进制 十六进制 57856 E200 57857 E201 57858 E202 至某个MP引脚。例如，它可以连接到外部微控制器上的 存器变为低电平时，该寄存器复位。 寄存器 功能 CRC理想值1 CRC散列和的 16个MSB CRC理想值2 CRC散列和的 16个LSB CRC使能 1位CRC使能， 高电平有效 默认值 0 CRC错误标记寄存器(地址0xE225) 表43. 寄存器0xE225的位功能描述 0 位位置 [15:1] 0 0 CRC会持续检查程序RAM内容的有效性。编译程序时， SigmaStudio会产生一个32位散列和，且该值必须写入到两 描述 保留 CRC错误标记(只读) 默认值 0 存在CRC错误时，这个1位只读寄存器变为高电平。当 CRC使能复位至0时，其复位至0。 个连续的16位寄存器位置。然后，必须使能CRC。每隔 4096个帧(当fS,NORMAL为48 kHz时则为88 ms)，IC会产生自身 的32位代码并将其与这些寄存器中存储的代码进行比较。 如果两者不匹配，则会将MP引脚设为高电平(CRC标志)。 必须使用多用途引脚控制寄存器中的输出CRC错误标记命 令来使能此输出标志(请参见“多用途引脚控制寄存器(地址 0xE204至地址0xE20F)”部分)。 需要连续进行CRC校验时，用户可以开启此使能位。其默 认设置为关闭，并可在用户已加载程序并发送正确的CRC (由SigmaStudio计算得出)后设为高电平。如果存在错误， 可以通过以下方式加以清除：将该使能位设为低电平，修 复错误(可能是重新加载程序)，然后再次将其设为高电 平。 Rev. C | Page 62 of 92 ADAU1442/ADAU1445/ADAU1446 看门狗模式和设置 看门狗寄存器(地址0xE210至地址0xE212) 表44. 看门狗寄存器的寄存器详情 地址 十进制 57872 57873 57874 十六进制 E210 E211 E212 寄存器 看门狗使能 看门狗值1 看门狗值2 功能 看门狗定时器的1位使能寄存器 看门狗最大计数值的16个MSB 看门狗最大计数值的16个LSB 默认值 0 0 0 内核执行模块处理(可跨越数个样本)时，会使用程序计数 出现错误时，这个1位看门狗错误标志会变为高电平。它 器看门狗。如果程序计数器达到看门狗值寄存器中设置的 可以选择性地发送至某个MP引脚，如“多用途引脚控制寄 32位值，看门狗会标记错误。该值由两个连续的16位寄存 存器(地址0xE204至地址0xE20F)”部分所述。例如，错误标 器位置组成。错误标志会向其中一个多用途引脚发送高电 志可以连接到系统中微控制器上的某个中断引脚。当看门 平信号。必须通过将位置57872处的1位寄存器设置为高电 狗使能复位至0时，它会复位至0。 平来使能看门狗功能。 CRC和看门狗静音寄存器(地址0xE227) 看门狗计数器的寄存器配置如下： • 看门狗使能为1位使能。 • 看门狗值1为看门狗最大计数值的16个MSB。 • 看门狗值2为看门狗最大计数值的16个LSB。 表47. 寄存器0xE227的位功能描述 位位置 [15:2] 1 0 表45. 寄存器0xE210的位功能描述 位位置 [15:1] 0 描述 保留 看门狗使能 默认值 静音。默认值为关闭。 0 表46. 寄存器0xE226的位功能描述 描述 保留 看门狗错误标记(只读) 默认值 0 0 这个2位寄存器可以让CRC错误或看门狗错误自动使内核 看门狗错误标记寄存器(地址0xE226) 位位置 [15:1] 0 描述 保留。 CRC错误会自动使内核静音。 看门狗错误会自动使内核静音。 默认值 0 Rev. C | Page 63 of 92 ADAU1442/ADAU1445/ADAU1446 RAM 参数RAM ADAU1442/ADAU1445/ADAU1446集成4k字程序RAM、4k 表50. 参数RAM的寄存器详情 地址 字参数RAM和8k字数据RAM。 十进制 0 程序RAM 表48. 程序RAM的寄存器详情 十六进制 名称 2000 程序RAM 名称 参数RAM 读/写字长 28位(4字节) 参数RAM包含DSP内核中运行的算法所需要的所有28位 地址 十进制 8192 十六进制 0000 值。SigmaStudio会自动将前八个位置分配给安全加载参 读/写字长 43位(6字节) 数；因此，项目专用参数的起始地址为0x0008。 程序RAM包含将由内核执行的43位操作代码。必须注意， 数据RAM 虽然该RAM的长度为4096，但在正常速率信号的单个帧范 表51. 数据RAM的寄存器详情 围内只可以执行3584个指令。对于双倍速率处理，容许的 最大指令数为1792，而对于四倍速率处理，容许的最大指 地址 读/写字长 28位(4字节) 令数则为896。有关设置DSP内核速率的更多信息，请参见 “DSP内核速率选择寄存器(地址0xE220)”部分。 数据RAM存储内核必须通过一个以上帧来访问的音频数 利用优化算法和跳转命令可以使用更多程序空间。 据 。 与 前 几 代 SigmaDSP架 构 不 同 ， ADAU1442/ SigmaStudio编译器会计算出项目中每个帧的最大指令数， ADAU1445/ADAU1446采用的不是基于硬件的模结构，而 并在该值超过根据内核中信号采样速率而计算出的每帧最 是基于软件的模方案，该方案可由程序员进行控制。 大容许指令数时产生一个错误。 数据RAM应在执行引导操作之前初始化至全0，以免出现 由于程序结尾包含一个jump-to-start命令，因此无需使用 未定义的启动状态。默认情况下，SigmaStudio会向项目中 无操作(NOP)命令来填充余下的程序RAM空间。 插入相应的数据RAM初始化代码。 程序计数器峰值计数寄存器(地址0xE229) 模数据存储器寄存器(地址0xE21F) 表49. 寄存器0xE229的位功能描述 表52. 寄存器0xE21F的位功能描述 位位置 [15:0] 位位置 [15:14] [13:0] 描述 程序计数器峰值计数(只读) 这个16位只读寄存器用于记录从开始执行程序到程序计数 器复位为止一共经过的周期数。该寄存器会在每次收到启 动脉冲时更新。 十六进制 4000 名称 数据RAM 十进制 16384 描述 保留。 非模数据存储器起始位置。 该设置为存储器中的地址。 默认值 01111100000000 这是一个14位寄存器，用于设置数据存储器中非模空间的 起 始 位 置 。 默 认 值 为 7936( 十 进 制 ) 。 默 认 情 况 下 ， 如果看门狗错误标记位已激活，指示已超过每个帧的最大 SigmaStudio会根据SigmaStudio项目中使用的寻址方案来设 容许时钟周期数，则不得使用此寄存器。这种情况下，程 置该值。用户不得修改该值。 序计数器峰值可能不准确。 Rev. C | Page 64 of 92 ADAU1442/ADAU1445/ADAU1446 S/PDIF接收器和发射器 器(地址0xE0C1)”部分。 ADAU1442/ADAU1445/ADAU1446片内均集成一组S/PDIF 输出至多用途引脚 数据端口，可直接连线至发射器和接收器，从而与其它 可以将S/PDIF数据从接收器直接发送至MP引脚上的输 S/PDIF兼容设备轻松连接。 出。此模式在寄存器0xE241中激活(请参见“使能S/PDIF至 S/PDIF接收器 I2S输出”部分)。信号的引脚分配如表53所示。 如果芯片的输入引脚上连接了交流耦合电容，S/PDIF输入 表53. S/PDIF至MP引脚分配 端口可以接受TTL和双极性信号。由于S/PDIF输入数据很 引脚1 MP4 MP5 MP6 MP7 MP8 MP9 MP10 MP11 可能与DSP内核不同步，因此必须通过ASRC路由。 S/PDIF端口支持的采样速率范围为32 kHz至108 kHz。 除音频数据外，S/PDIF流还包含用户数据、通道状态、有 效性位、虚拟LRCLK和块起始信息。接收器会对音频数据 进行解码并发送到ASRC和DSP内核，但余下数据会直接传 送至发射器。这样可以确保所有用户数据在输出端保持不 变并重新集成到音频流中。 1 组 2 2 2 2 2 1 1 1 信号 有效性位 用户数据 通道选择 块起始 虚拟LRCLK SDATA BCLK LRCLK MP0至MP3引脚不适用，可按照一般方式使用。 在ADAU1442/ADAU1445/ADAU1446中，时钟恢复完全以 共有两组信号，且都可以单独激活和取消激活。所有未用 数字方式进行。因此，ADAU1442/ADAU1445/ADAU1446 MP引脚工作正常。 具有更好的时钟抖动保护性能。 S/PDIF发射器 ADAU1442/ADAU1445/ADAU1446的S/PDIF端口设计符合 S/PDIF发射器能够以内核速率直接从DSP内核输出两个通 以下AES和EBU规范：8 kHz及更高时抖动为0.25 UI p-p， 道的音频数据。它不能保留或输出以S/PDIF输入流形式编 200 Hz以下时抖动为10 UI p-p，且最低信号电压为200 mV。 码的任何其它非音频信息。S/PDIF流中的编码非音频数据 位均为低电平，但有效性位除外，该位为高电平。有些 要发射数据，必须开启S/PDIF输出。这可通过写入S/PDIF S/PDIF接收器会忽略发送的音频数据，因为有效性位为高 发射器开关寄存器的激活位来实现。有关更多信息，请参 电平表示存在错误。 见“使能S/PDIF至I2S输出”部分和“S/PDIF发射器—开关寄存 MP PINS BCLK I2S CONVERTER AUDIO AND DATA LRCLK SDATA 5 MASTER MODE DATA BITS SPDIFI S/PDIF RECEIVER AUDIO ASRCs SPDIFO S/PDIF TRANSMITTER 07696-054 DSP CORE 图53. S/PDIF接收器和发射器 Rev. C | Page 65 of 92 ADAU1442/ADAU1445/ADAU1446 S/PDIF模式和设置 S/PDIF发射器—开关寄存器(地址0xE0C1) 表54. S/PDIF模式寄存器的地址 表56. 寄存器0xE0C1的位功能描述 地址 十进制 57536 十六进制 E0C0 名称 S/PDIF接收器— 读取辅助输出 S/PDIF发射器—开关 读/写字长 16位(2字节) 57537 E0C1 57538 E0C2 S/PDIF读取通道状态， 字节0 S/PDIF读取通道状态， 字节1 S/PDIF读取通道状态， 字节2 S/PDIF读取通道状态， 字节3 S/PDIF读取通道状态， 字节4 S/PDIF字长控制 16位(2字节) 57539 E0C3 57540 E0C4 57541 E0C5 57542 E0C6 57543 E0C7 57544 E0C8 16位(2字节) E0C9 辅助输出—设置 使能模式 S/PDIF锁定位检测 57545 57546 57547 E0CA E0CB 设置热使能 读取使能辅助输出 16位(2字节) 16位(2字节) 57548 E0CC S/PDIF失锁行为 16位(2字节) 16位(2字节) 位位置 [15:1] 0 描述 保留 S/PDIF发射器—开关 0 = S/PDIF发射器禁用 1 = S/PDIF发射器使能 默认值 0 这是一个1位寄存器。位0置1时，S/PDIF发射器开 启；该位置0时，发射器关闭，以降低功耗。 16位(2字节) S/PDIF读取通道状态寄存器，字节[4:0](地址0xE0C2至 地址0xE0C6) 16位(2字节) 表57. S/PDIF读取通道状态寄存器的地址 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 地址 十进制 57538 57539 57540 57541 57542 十六进制 E0C2 E0C3 E0C4 E0C5 E0C6 寄存器 字节0 字节1 字节2 字节3 字节4 S/PDIF流包含通道状态位(在音频位之后)，其中含 有采样速率、字长和时间戳等信息。该流中包含 的完整通道状态信息为每个通道24字节宽(即总共 48字节)。ADAU1442/ADAU1445/ADAU1446通过 I2C/SPI提供左声道的前五个字节。 S/PDIF字长控制寄存器(地址0xE0C7) S/PDIF接收器—读取辅助输出寄存器(地址0xE0C0) 表58. 寄存器0xE0C7的位功能描述 位位置 [15:2] [1:0] 表55. 寄存器0xE0C0的位功能描述 位位置 [15:12] 11 10 9 8 [7:2] [1:0] 回读数据 保留 虚拟LRCLK 块起始 通道状态 用户数据 保留 有效性 这是一个只读寄存器。它允许读取S/PDIF辅助输 出(包括通道状态、用户数据和有效性位)。 描述 保留 字长 00 = 24位 01 = 20 位 10 = 16 位 11 = 与从S/PDIF通道状态位解码一样 默认值 00 可以使用此寄存器来控制从S/PDIF流解码的音频 数据的字长。当S/PDIF流可能来自CD或DVD时， 将位[1:0]设为11会很有用。来自CD时，字长为16 位；来自DVD时，字长则为24位。此信息包含在 通道状态位中，并用于根据需要自动忽略最低有 效字节。 Rev. C | Page 66 of 92 ADAU1442/ADAU1445/ADAU1446 辅助输出—设置使能模式寄存器(地址0xE0C8) 这个寄存器允许设置热使能位，该位可在辅助输出配置为 表59. 寄存器0xE0C8的位功能描述 复位时关闭(即寄存器0xE0C8的位[1:0]设置为10)的情况下 位位置 [15:2] [1:0] 描述 保留 辅助输出使能模式 00 = 辅助输出始终关闭。 01 = 辅助输出始终开启。 10 = 辅助输出在复位时关闭 (一旦热使能位为1，便会开启； 一旦S/PDIF锁定位为0，则会关闭。) 默认值 重新启动辅助输出。S/PDIF接收器失锁时，热使能位会自 动置0。更多信息参见“辅助输出—设置使能模式寄存器(地 01 址0xE0C8)”部分。 读取使能辅助输出寄存器(地址0xE0CB) 表62. 寄存器0xE0CB的位功能描述 此寄存器控制当S/PDIF至I2S模式激活时S/PDIF流何时在多 用途引脚上变为有效。更多信息参见“使能S/PDIF至I2S输 位位置 [15:1] 0 出”部分。 描述 保留 读取使能辅助输出(只读) 0 = S/PDIF辅助输出禁用 1 = S/PDIF辅助输出使能 如果S/PDIF流可能会被意外中断，将寄存器0xE0C8的位 [1:0]设为10(辅助输出在复位时关闭)会很有用。中断会导 这个只读寄存器显示S/PDIF辅助输出的状态。 致S/PDIF锁定位变为低电平，进而会禁用辅助输出。当 S/PDIF失锁行为寄存器(地址0xE0CC) S/PDIF流恢复后，必须激活热使能位，以恢复辅助输出(更 多信息参见“设置热使能寄存器(地址0xE0CA)”部分)。 位位置 [15:1] 0 S/PDIF锁定位检测寄存器(地址0xE0C9) 表60. 寄存器0xE0C9的位功能描述 位位置 描述 [15:1] 0 保留 S/PDIF输入锁定位(只读) 0 = 无有效输入流 1 = 成功锁定至输入流 默认值 0 当S/PDIF输入流上出现严重噪声或抖动而使输入流无法被 接收器识别时，就会发生失锁。在默认模式下，此类事件 会禁用S/PDIF接收器，导致其停止输出帧同步脉冲。这进 设置热使能寄存器(地址0xE0CA) 而会导致目标ASRC静音。重新锁定后，帧同步脉冲才会 表61. 寄存器0xE0C9的位功能描述 描述 保留 热使能位 0 = 热使能无效 1 = 热使能有效 描述 保留 S/PDIF失锁行为 0 = S/PDIF失锁时禁用 1 = S/PDIF忽略失锁 这个寄存器控制S/PDIF接收器在与输入流失锁时的行为。 这个只读寄存器显示S/PDIF输入锁定位的状态。 位位置 [15:1] 0 表63. 寄存器0xE0CC的位功能描述 恢复。 默认值 0 当该寄存器设置为1时，S/PDIF接收器始终输出帧同步脉 冲，即使S/PDIF流的完整性受到影响且无法恢复音频采样 时也是如此。这类情况下，S/PDIF接收器数据输出会一直 保持为0，直到重新锁定。 S/PDIF接收器相当稳定，能够以远低于AES/EBU规范标准 的完整性恢复流。因此，即使信号质量急剧下降，也只应 在需要进行音频恢复时使用该寄存器。一般而言，失锁事 件时间远短于ASRC静音或取消静音调节。 Rev. C | Page 67 of 92 ADAU1442/ADAU1445/ADAU1446 使能S/PDIF至I2S输出寄存器(地址0xE241) 该MP输出由寄存器0xE241中的以下三个位控制： 表64. 寄存器0xE241的位功能描述 • 位0用于开关组1。 • 位1用于开关组2。 • 位2用于在I2S和TDM模式之间切换。 1 0 描述 保留 输出模式 0 = I2S 1 = TDM 组2使能 0 = 组2关闭 1 = 组2开启 组1使能 0 = 组1关闭 1 = 组1开启 默认值 0 当S/PDIF至I2S模式激活时，将使用表53中所示的引脚。 当TDM模式激活时，时隙0和时隙4包含音频数据，而时隙 0 1则包含流化块起始、通道状态、用户数据和有效性位(见 表65)。位以实时方式流化并与音频数据同步。仅使用时隙 1的七个MSB，如表65所示。对应的TDM格式详见图54。 0 表65. 图54中解码位的功能 描述 块起始(前16个样本为高电平) 右声道的通道状态 左声道的通道状态 用户数据位，右声道 用户数据位，左声道 有效性位，右声道 有效性位，左声道 不用 位位置 31 30 29 28 27 26 25 [24:0] 可以设置S/PDIF接收器来在12个MP引脚中的其中八个引 脚上以I2S或TDM格式发送立体声音频流和辅助S/PDIF位。 八 个 输 出 分 为 两 组 ： 组 1将 S/PDIF转 换 成 I 2 S(LRCLK、 BCLK和SDATA信号)，而组2则解码通道状态和用户数据 位(虚拟LRCLK、用户数据、通道状态、有效性位和块起 始信号)。 FRAME LRCLKx 0 1 2 3 LEFT AUDIO DECODE BITS 4 5 6 7 RIGHT AUDIO 4 24 BITS: RIGHT AUDIO 0 24 BITS: LEFT AUDIO 1 7 DECODED BITS 图54. S/PDIF TD Rev. C | Page 68 of 92 07696-055 位位置 [15:3] 2 ADAU1442/ADAU1445/ADAU1446 多用途引脚 ADAU1442/ADAU1445/ADAU1446各自具有12个多用途引 脚，可用作数字通用输入/输出(GPIO)，或者用作4通道辅 表67. 多用途引脚控制寄存器的位设置 1，应写入的字节为0x00、0x80、0x00和0x00。要写入逻辑 描述 保留 MP引脚模式 0000 = 无去抖输入 0001 = 0.3 ms去抖输入 0010 = 0.6 ms去抖输入 0011 = 0.9 ms去抖输入 0100 = 5 ms去抖输入 0101 = 10 ms去抖输入 0110 = 20 ms去抖输入 0111 = 40 ms去抖输入 1000 = 输入由控制端口驱动 1001 = 输出由带上拉的控制端口驱动 0，则应写入的字节为0x00、0x00、0x00和0x00。 1010 10 = 输出由带上拉的控制端口驱动 助ADC的输入。 12个多用途引脚各自均通过一个4位模式控制。这些引脚 位位置 [15:4] [3:0] 可以配置为数字输入或数字输出，适用时还可配置为辅助 ADC的模拟输入。器件内置去抖电路，以与数字输入配合 使用，可选时间常数范围为0.3 μs至40 μs。 当输入或输出由控制端口驱动时，可以通过读取或写入表 66中列出的地址来直接读取或控制值。 这些寄存器各自有4字节长，且采用5.23格式。要写入逻辑 当输出由内核驱动时，它们表示为SigmaStudio编程工具中 此外还有12个多用途引脚值寄存器，允许直接从控制端口 1101 = 输入辅助ADC(仅限MP0至MP3) 写入或读取输入/输出数据。对应的地址如表68所示。每个 1110 = 输出CRC错误标记 1111 = 输出看门狗错误标记 值寄存器均包含4字节，且仅可存储以下两个值之一：逻 辑高电平或逻辑低电平。逻辑高电平存储为0x00 0x80 0x00 值并非存储在这些寄存器中。这些寄存器的值仅可为以下 多用途引脚值寄存器(地址0x129A至地址0x12A5) 两个值之一：0x00 0x00 0x00 0x00(数字零)或0x00 0x80 0x00 表68. 多用途引脚值寄存器的地址 0x00(数字一)。有关多用途引脚的更多信息，请参阅应用笔 地址 十进制 十六进制 4672 0x1240 4673 0x1241 4674 0x1242 4675 0x1243 4676 0x1244 4677 0x1245 4678 0x1246 4679 0x1247 4680 0x1248 4681 0x1249 4682 0x124A 4683 0x124B 记AN-951“使用内置SigmaDSP GPIO引脚的硬件控制系统”。 多用途引脚模式和设置 多用途引脚控制寄存器(地址0xE204至地址0xE20F) 表66. 多用途引脚控制寄存器的地址 地址 十进制 57860 57861 57862 57863 57864 57865 57866 57867 57868 57869 57870 57871 十六进制 E204 E205 E206 E207 E208 E209 E20A E20B E20C E20D E20E E20F 寄存器 多用途引脚控制，MP0 多用途引脚控制，MP1 多用途引脚控制，MP2 多用途引脚控制，MP3 多用途引脚控制，MP4 多用途引脚控制，MP5 多用途引脚控制，MP6 多用途引脚控制，MP7 多用途引脚控制，MP8 多用途引脚控制，MP9 多用途引脚控制，MP10 多用途引脚控制，MP11 0000 1011 = 输出由带上拉的内核驱动 1100 = 输出由不带上拉的内核驱动 的MP输出并直接从DSP程序以5.23格式驱动。 0x00。逻辑低电平存储为0x00 0x00 0x00 0x00。辅助ADC的 默认值 Rev. C | Page 69 of 92 寄存器 多用途引脚值，MP0 多用途引脚值，MP1 多用途引脚值，MP2 多用途引脚值，MP3 多用途引脚值，MP4 多用途引脚值，MP5 多用途引脚值，MP6 多用途引脚值，MP7 多用途引脚值，MP8 多用途引脚值，MP9 多用途引脚值，MP10 多用途引脚值，MP11 ADAU1442/ADAU1445/ADAU1446 辅助ADC 辅助ADC模式和设置 ADAU1442/ADAU1445/ADAU1446均内置一个10位辅助 ADC ADC滤波器模式设置(地址0xE224) ADC，可用于控制输入信号。有一个ADC具有四个多路复 表69. 寄存器0xE224的位功能描述 用输入。该ADC的采样速率为fCORE/896(基于172.032 MHz内 ADC通道 保留 ADC0 ADC1 ADC2 ADC3 噪声影响。有关这些设置的更多信息，请参见表70。 位位置 [15:8] [7:6] [5:4] [3:2] [1:0] 辅助ADC并非针对音频而设计，因此不应用作辅助音频输 表70. 寄存器0xE224位[7:0]的设置 入。其采样速率和比特率均太低，无法转换音频应用的信号。 模式设置 00 01 10 11 核时钟时即为192 kHz)，因此每个通道的有效采样速率为 fCORE/3584(基于172.032 MHz内核时钟时即为48 kHz)。 硬件中包括ADC滤波功能，并提供迟滞，以降低输入上的 输入可以采用多种方法进行滤波。具体滤波模式设置如表 70所示。 Rev. C | Page 70 of 92 功能 滤波器旁路 ADC数据滤波 1位迟滞滤波 2位迟滞滤波 默认值 00 ADAU1442/ADAU1445/ADAU1446 与其它器件接口 将ADAU1442/ADAU1445/ADAU1446与系统中的其它器件接口时，可能需要设置各个引脚的驱动强度。 驱动强度模式和设置 位时钟PAD强度寄存器(地址0xE247) 这个寄存器控制所有位时钟引脚在主机模式下工作时的PAD驱动强度。默认的2 mA设置适合大多数应用。 仅当信号的完整性受到影响时，才应使用6 mA设置。 表71. 位时钟PAD强度寄存器的位功能描述 位位置 [15:12] 11 10 9 8 7 6 5 4 3 2 1 0 描述 保留 BCLK11 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK10 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK9 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK8 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK7 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK6 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK5 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK4 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK3 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK2 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK1 0 = 低强度(2 mA) 1 = 高强度(6 mA) BCLK0 0 = 低强度(2 mA) 1 = 高强度(6 mA) 默认值 0 0 0 0 0 0 0 0 0 0 0 0 Rev. C | Page 71 of 92 ADAU1442/ADAU1445/ADAU1446 帧时钟PAD强度寄存器(地址0xE248) 这个寄存器控制所有帧时钟引脚在主机模式下工作时的PAD驱动强度。默认的2 mA设置适合大多数应用。 仅当信号的完整性受到影响时，才应使用6 mA设置。 表72. 帧时钟PAD强度寄存器的位功能描述 位位置 [15:12] 11 10 9 8 7 6 5 4 3 2 1 0 描述 保留 LRCLK11 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK10 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK9 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK8 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK7 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK6 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK5 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK4 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK3 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK2 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK1 0 = 低强度(2 mA) 1 = 高强度(6 mA) LRCLK0 0 = 低强度(2 mA) 1 = 高强度(6 mA) 默认值 0 0 0 0 0 0 0 0 0 0 0 0 Rev. C | Page 72 of 92 ADAU1442/ADAU1445/ADAU1446 多用途引脚PAD强度寄存器(地址0xE249) 这个寄存器控制所有配置为输出的多用途引脚的PAD驱动强度。默认的2 mA设置适合大多数应用。仅当信号的完整性受到影 响时，才应使用6 mA设置。 表73. 多用途引脚PAD强度寄存器的位功能描述 位位置 [15:12] 11 10 9 8 7 6 5 4 3 2 1 0 描述 保留 MP11 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP10 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP9 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP8 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP7 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP6 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP5 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP4 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP3 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP2 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP1 0 = 低强度(2 mA) 1 = 高强度(6 mA) MP0 0 = 低强度(2 mA) 1 = 高强度(6 mA) 默认值 0 0 0 0 0 0 0 0 0 0 0 0 Rev. C | Page 73 of 92 ADAU1442/ADAU1445/ADAU1446 串行数据输出PAD强度寄存器(地址0xE24A) 这个寄存器控制所有串行数据输出引脚的PAD驱动强度。默认的2 mA设置适合大多数应用。仅当信号的完整性受到影响时， 才应使用6 mA设置。 表74. 串行数据输出PAD强度寄存器的位功能描述 位位置 [15:9] 8 7 6 5 4 3 2 1 0 描述 保留 SDATA_OUT8 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT7 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT6 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT5 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT4 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT3 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT2 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT1 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDATA_OUT0 0 = 低强度(2 mA) 1 = 高强度(6 mA) 默认值 0 0 0 0 0 0 0 0 0 Rev. C | Page 74 of 92 ADAU1442/ADAU1445/ADAU1446 其它Pad强度寄存器(地址0xE24C) 这个寄存器控制通信端口、S/PDIF输出和主时钟输出的PAD驱动强度。默认的2 mA设置适合大多数应用。仅当信号的完整性受到影 响时，才应使用6 mA设置。 表75. 其它PAD强度寄存器的位功能描述 位位置 [15:7] 6 5 4 3 2 1 0 描述 保留 SCL/CCLK 0 = 低强度(2 mA) 1 = 高强度(6 mA) CLATCH 0 = 低强度(2 mA) 1 = 高强度(6 mA) ADDR1/CDATA 0 = 低强度(2 mA) 1 = 高强度(6 mA) ADDR0 0 = 低强度(2 mA) 1 = 高强度(6 mA) SDA/COUT 0 = 低强度(2 mA) 1 = 高强度(6 mA) SPDIFO 0 = 低强度(2 mA) 1 = 高强度(6 mA) CLKOUT 0 = 低强度(2 mA) 1 = 高强度(6 mA) 默认值 0 0 0 0 0 0 0 Rev. C | Page 75 of 92 ADAU1442/ADAU1445/ADAU1446 灵活TDM模式 ADAU1442/ADAU1445/ADAU1446均支持灵活TDM模式， 个时隙，一个16位通道会占用两个时隙，而一个24位通道 该模式允许这些器件与各种数字音频器件接口。 则会占用三个时隙。要将灵活TDM数据路由至输入通道， 必须在对应的输入通道寄存器(灵活TDM至输入通道[23:0] 串行输入灵活TDM接口模式和设置 SDATA_IN0和SDATA_IN1串行输入端口支持灵活TDM模 式。利用此模式，可以覆写串行端口的默认设置并灵活地 将任意TDM输入流的内容路由至输入端口。 要 激 活 此 模 式 ， 对 应 串 行 端 口 的 字 长 位 必 须 设 置 为 11 (TDM8或灵活TDM)。 寄存器)中设置起始时隙编号(最高有效字节)和位深(流中的 字节数或时隙)。图56给出了一个输入灵活TDM接口模式 的例子。 在本例中，输入通道0来自灵活TDM流上的时隙4、时隙5 和时隙6(一个24位音频通道)。输入通道1来自时隙12(一个 8位音频通道)。输入通道2来自输入流上的时隙21和时隙22 在灵活TDM模式下，各个灵活TDM流在帧时钟的每个帧 (一个16位音频通道)。输入通道3来自输入流上的时隙39、 上包含32字节(称为时隙)信息。结合使用两个串行输入端 时隙40和时隙41(一个24位音频通道)。对于位深少于24位 口，可允许灵活流上总共存在64字节信息。 的音频输入，LSB以0填充。注意，输入通道的时隙分配必 必须注意，与FARM中信号必须以立体声对形式路由不 须按顺序进行，最低时隙编号从输入通道0开始并按顺序 同，灵活TDM流上的数据可以单独分配给输入通道。只要 递增。这样可以确保与输入通道自动分配兼容(请参见“输 数据检索是从输入通道0开始并按顺序递增，则24个输入 入通道自动分配”部分)。 通道各自均可从灵活TDM流的任何时隙(或时隙组合)获取 默认设置为所有九个位均为高电平(0x01FF)，表示输入通 数据。由于音频数据可以采用8、16或24位输入格式，因 道配置为标准串行输入接口模式，而不使用灵活TDM接口 此单个通道可能会占用多个时隙。一个8位通道会占用一 模式。 FRAME LRCLKx 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 0 ... SDATA_IN1 ... 63 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 32 ... 07696-056 SDATA_IN0 ... 31 0 图55. 灵活TDM接口模式—输入流 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 0 SDATA_IN1 ... 63 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 32 图56. 灵活TDM接口模式—输入路由示例 Rev. C | Page 76 of 92 ... 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 ... 16 17 18 19 20 21 22 23 INPUT CHANNELS (24 CH) 0, 1 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 07696-057 0 FLEXIBLE AUDIO ROUTING MATRIX INPUT SIDE SDATA_IN0 ... 31 ADAU1442/ADAU1445/ADAU1446 灵活TDM至输入通道模式寄存器(地址0xE180至地址0xE197) 表76. 串行输入灵活TDM接口模式寄存器的地址 地址 十进制 57728 57729 57730 57731 57732 57733 57734 57735 57736 57737 57738 57739 57740 57741 57742 57743 57744 57745 57746 57747 57748 57749 57750 57751 十六进制 E180 E181 E182 E183 E184 E185 E186 E187 E188 E189 E18A E18B E18C E18D E18E E18F E190 E191 E192 E193 E194 E195 E196 E197 名称 灵活TDM至输入通道0 灵活TDM至输入通道1 灵活TDM至输入通道2 灵活TDM至输入通道3 灵活TDM至输入通道4 灵活TDM至输入通道5 灵活TDM至输入通道6 灵活TDM至输入通道7 灵活TDM至输入通道8 灵活TDM至输入通道9 灵活TDM至输入通道10 灵活TDM至输入通道11 灵活TDM至输入通道12 灵活TDM至输入通道13 灵活TDM至输入通道14 灵活TDM至输入通道15 灵活TDM至输入通道16 灵活TDM至输入通道17 灵活TDM至输入通道18 灵活TDM至输入通道19 灵活TDM至输入通道20 灵活TDM至输入通道21 灵活TDM至输入通道22 灵活TDM至输入通道23 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表77. 灵活TDM至输入通道模式寄存器的位功能描述 位位置 [15:9] 8 [7:6] [5:0] 描述 保留 MSB位置 0 = MSB优先 1 = LSB优先 通道中的字节数(音频位深) 00 = 1字节(8位音频) 01 = 2字节(16位音频) 10 = 3字节(24位音频) 11 = 未用 TDM流上第一个字节的位置 000000 = TDM 时隙 0 000001 = TDM 时隙 1 … 111110 = TDM 时隙 62 111111 = TDM 时隙 63 默认值 1 11 111111 Rev. C | Page 77 of 92 ADAU1442/ADAU1445/ADAU1446 串行输出灵活TDM接口模式和设置 在本例中，三个单声道音频从输出通道发送到灵活TDM SDATA_IN[1:0]串行输入端口上使用的灵活TDM模式也可 流。输出通道0为8位，输出通道1为16位，输出通道2则为 用在SDATA_OUT[1:0]串行输出端口上。有24个输出通道 24位。目标时隙会相应地进行设置。时隙3设置为输出输 可供灵活TDM模式下的输出端口使用。 出通道0的高(MS)字节，即八个MSB。时隙11设置为输出 要 激 活 此 模 式 ， 对 应 串 行 端 口 的 字 长 位 必 须 设 置 为 11 输出通道1的高字节(MS)，时隙12则设置为输出中间字节 (TDM8或灵活TDM)。 (M)；因此，时隙11和时隙12一起输出输出通道1的16个 MSB。时隙42、时隙43和时隙44分别设置为输出输出通道2 在灵活TDM模式下，各个灵活TDM流在帧时钟的每个帧 的高字节(MS)、中间字节(M)和低字节(LS)，因此总共为24 上包含32字节(时隙)信息。结合使用两个串行输出端口， 位。虽然系统具有很大灵活性，允许将任意顺序或组合的 可允许灵活流上总共存在64字节信息。 时隙用于任意通道，但大多数应用遵循先MS再M后LS的顺 必须注意，与FARM中信号必须以立体声对形式路由不 序格式。注意，只要从输出通道0开始分配并按顺序递增， 同，输出通道可以单独分配给灵活TDM流上的不同位置。 就可以将任何输出通道分配给任意时隙。这样可以确保与 只要数据检索从输出通道0开始并按顺序递增，则64个 输出通道自动分配兼容(请参见“输出通道自动分配”部分)。 TDM输出时隙各自均可从24个输出通道中的任意一个获取 每个寄存器中共包含两个时隙。高八位控制较高时隙，而 数据。 低八位则控制较低时隙。例如，在TDM时隙0和TDM时隙 由于音频数据可以采用8、16或24位输入格式，因此单个 1寄存器0xE1C0 音频数据通道可能会占用多个时隙。一个8位音频通道会 隙1，位[7:0]则控制TDM时隙0。 占用一个时隙，一个16位音频通道会占用两个时隙，而一 时隙31和时隙63适用特殊情况。这两个时隙仅可用于保存 个24位音频通道则会占用三个时隙。要设置每个时隙，必 一个8位通道的MS字节，而不能与其它时隙一起使用来保 须在对应的TDM时隙寄存器中设置供应通道(输入通道 存八位以上数据。 [23:0])和字节位置(高字节、中间字节或低字节)。图58给出 了一个输出端灵活TDM接口模式的例子。 (SDATA_OUT0)中，位[15:8]控制TDM时 默认设置为所有16个位均为高电平(0xFFFF)，表示通道配置 为标准串行输入接口模式，而不使用灵活TDM接口模式。 FRAME LRCLKx 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 0 ... SDATA_OUT1 ... 63 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 32 ... 图57. 灵活TDM接口模式—输出流 Rev. C | Page 78 of 92 07696-058 SDATA_OUT0 ... 31 0 ADAU1442/ADAU1445/ADAU1446 OUTPUT CHANNELS (24 CH) SDATA_OUT0 ... 31 FLEXIBLE AUDIO ROUTING MATRIX OUTPUT SIDE 2, 3 4, 5 6, 7 8, 9 10, 11 12, 13 14, 15 16, 17 18, 19 20, 21 22, 23 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 1 2 3 4 5 6 7 8 9 10 MS MS SDATA_OUT1 ... 63 32 33 34 35 11 MS 36 37 38 39 40 41 42 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 0 ... 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 32 ... M M LS 43 44 07696-059 0, 1 0 图58. 灵活TDM接口模式—输出路由示例 串行输出灵活TDM接口模式寄存器(地址0xE1C0至地址0xE1DF) 表78. 串行输出灵活TDM接口模式寄存器的地址 地址 十进制 57792 57793 57794 57795 57796 57797 57798 57799 57800 57801 57802 57803 57804 57805 57806 57807 57808 57809 57810 57811 57812 57813 57814 57815 57816 57817 57818 57819 57820 十六进制 E1C0 E1C1 E1C2 E1C3 E1C4 E1C5 E1C6 E1C7 E1C8 E1C9 E1CA E1CB E1CC E1CD E1CE E1CF E1D0 E1D1 E1D2 E1D3 E1D4 E1D5 E1D6 E1D7 E1D8 E1D9 E1DA E1DB E1DC 名称 TDM时隙0和TDM时隙1 (SDATA_OUT0) TDM时隙2和TDM时隙3 (SDATA_OUT0) TDM时隙4和TDM时隙5 (SDATA_OUT0) TDM时隙6和TDM时隙7 (SDATA_OUT0) TDM时隙8和TDM时隙9 (SDATA_OUT0) TDM时隙10和TDM时隙11 (SDATA_OUT0)D TDM时隙12和TDM时隙13 (SDATA_OUT0) TDM时隙14和TDM时隙15 (SDATA_OUT0) TDM时隙16和TDM时隙17 (SDATA_OUT0) TDM时隙18和TDM时隙19 (SDATA_OUT0) TDM时隙20和TDM时隙21 (SDATA_OUT0) TDM时隙22和TDM时隙23 (SDATA_OUT0) TDM时隙24和TDM时隙25(SDATA_OUT0) TDM时隙26和TDM时隙27 (SDATA_OUT0) TDM时隙28和TDM时隙29 (SDATA_OUT0) TDM时隙30和TDM时隙31 (SDATA_OUT0)1 TDM时隙32和TDM时隙33 (SDATA_OUT1) TDM时隙34和TDM时隙35 (SDATA_OUT1) TDM时隙36和TDM时隙37 (SDATA_OUT1) TDM时隙38和TDM时隙39 (SDATA_OUT1) TDM时隙40和TDM时隙41 (SDATA_OUT1) TDM时隙42和TDM时隙43 (SDATA_OUT1) TDM时隙44和TDM时隙45 (SDATA_OUT1) TDM时隙46和TDM时隙47 (SDATA_OUT1) TDM时隙48和TDM时隙49(SDATA_OUT1) TDM时隙50和TDM时隙51 (SDATA_OUT1) TDM时隙52和TDM时隙53 (SDATA_OUT1) TDM时隙54和TDM时隙55 (SDATA_OUT1) TDM时隙56和TDM时隙57 (SDATA_OUT1) Rev. C | Page 79 of 92 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) ADAU1442/ADAU1445/ADAU1446 地址 十进制 57821 57822 57823 1 十六进制 E1DD E1DE E1DF 名称 TDM时隙58和TDM时隙59 (SDATA_OUT1) TDM时隙60和TDM时隙61 (SDATA_OUT1) TDM时隙62和TDM时隙63 (SDATA_OUT1)1 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 时隙31和时隙63仅可用于保存一个8位通道的MS字节，而不能与其它时隙一起使用来保存八位以上数据。 串行输出灵活TDM接口模式寄存器—较高时隙(地址0xE1C0至地址0xE1DF，位[15:8]) 表79. 串行输出灵活TDM接口模式寄存器的位功能描述—较高时隙1 位位置 15 [14:10] [9:8] 1 描述 MSB位置 0 = MSB优先 1 = LSB优先 输出通道 00000 = 输出通道0 00001 = 输出通道1 … 10110 = 输出通道22 10111 = 输出通道23 … 11111 = 未用 字节位置 00 = 高字节(MS) 01 = 中间字节(M) 10 = 低字节(LS) 11 = 未用 默认值 1 11111 11 位[15:8]控制TDM时隙1。 串行输出灵活TDM接口模式寄存器—较低时隙(地址0xE1C0至地址0xE1DF，位[7:0]) 表80. 串行输出灵活TDM接口模式寄存器的位功能描述—较低时隙1 位位置 7 [6:2] [1:0] 1 描述 MSB位置 0 = MSB优先 1 = LSB优先 输出通道 00000 = 输出通道0 00001 = 输出通道1 … 10110 = 输出通道22 10111 = 输出通道23 … 11111 = 未用 字节位置 00 = 高字节(MS) 01 = 中间字节(M) 10 = 低字节(LS) 11 = 未用 默认值 1 11111 11 位[7:0]控制TDM时隙0。 Rev. C | Page 80 of 92 ADAU1442/ADAU1445/ADAU1446 软件特性 地址0x0007指定要写入的字数。对于双二阶滤波器，该数值 软件安全加载 为了实时更新参数并避免输出上出现爆音和咔嚓声噪声， 为五。对于简单的单位增益单元，该数值为一。此地址还 ADAU1442/ADAU1445/ADAU1446采用了一种软件安全加 用作触发器；写入时，即会在下一帧触发安全加载写入。 载机制。SigmaStudio会自动设置新项目的必要代码和参 该安全加载机制基于软件，并且每个音频帧执行一次。因 数。安全加载代码与其它初始化代码填充程序RAM的前36 此，设计通信协议时，系统设计师应当小心谨慎。每次安全 个位置。默认情况下，SigmaStudio会按表81所示配置前八 加载写入之间需要具有等于或大于采样周期(采样频率的倒 个参数RAM位置(地址0x0000至地址0x0007)。 数)的延迟。采样速率为48 kHz时，这就相当于大于或等于 表81. 软件安全加载参数RAM默认值 20.83 μs的延迟。如果不存在该延迟，下载的数据会被损坏。 地址 (十六进制) 0x0000 0x0001 0x0002 0x0003 0x0004 0x0005 0x0006 0x0007 软件压摆 功能 模RAM大小 安全加载数据1 安全加载数据2 安全加载数据3 安全加载数据4 安全加载数据5 安全加载目标地址(−1偏移) 要写入的字数/安全加载触发器 当信号处理参数的值会实时突然发生变化时，有时会导致 音频输出上出现爆音和咔嚓声。为避免此问题，SigmaStudio 中的一些算法实现了软件压摆功能。软件压摆算法会设置 参数的目标值并连续更新该参数的值，直到其达到目标。 目标值会额外占用参数RAM中的一个空间，而参数的当前 值则在数据RAM的非模部分进行更新。参数和非模数据 RAM的分配由SigmaStudio编译器负责处理，而不需要手动 地址0x0000控制模RAM大小，由SigmaStudio设置并取决于 进行编程。 项目的动态地址发生器模式。 压摆参数可以遵循多种不同的曲线，其中包括RC型曲线和 地址0x0001至地址0x0005是用于存储安全加载数据的五个数 线性曲线。这些曲线类型会以编码形式写入各个算法，且 据时隙。默认情况下，安全加载参数空间包含五个数据时 用户无法修改。 隙，因为大多数标准信号处理算法都有五个参数或更少。 与不带压摆功能的同类算法相比，带软件压摆功能的算法 地址0x0006为参数RAM中的目标地址(带−1偏移)。此项指 通常需要更多RAM，因此只有在器件工作期间需要更改参 定要写入的第一个地址。如果要写入多个字，则对于每个 数的情况下，才应使用这类算法。 数据字，地址会自动递增。目标地址偏移−1的原因是写入 图59给出了向正弦波应用音量压摆的一个例子。 地址是相对于数据地址来计算的，而后者从地址0x0001开 NEW TARGET VALUE 始。因此，如果需要更新地址0x000A处的参数，则目标地 址应为0x0009。 SLEW CURVE 07696-065 INITIAL VALUE 图59. 音量压摆示例 Rev. C | Page 81 of 92 ADAU1442/ADAU1445/ADAU1446 全局RAM和寄存器映射 本节列出了所有RAM和寄存器。 寄存器地址映射概览 表82. ADAU1442/ADAU1445/ADAU1446 RAM和寄存器映射 地址 起始值 0 8192 16384 57344 57408 57472 57536 57601 57728 57792 57856 十进制 终止值 4095 12287 24575 57352 57417 57499 57548 57667 57751 57823 57984 起始值 十六进制 终止值 0000 0FFF 名称 参数RAM 读/写字长 28位(4字节) 2000 4000 E000 E040 E080 E0C0 E101 E180 E1C0 E200 2FFF 5FFF E008 E049 E09B E0CC E143 E197 E1DF E280 程序RAM 数据RAM 串行输入端口模式 串行输出端口模式 灵活的音频路由矩阵模式 S/PDIF模式 ASRC模式 串行输入灵活TDM接口模式 串行输出灵活TDM接口模式 其它模式 43位(6字节) 28位(4字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 寄存器地址映射详情 表83. 程序RAM寄存器 地址 十六进制 2000 十进制 8192 读/写字长 43位(6字节) 名称 程序RAM 表84. 参数RAM寄存器 地址 十进制 0 十六进制 0000 名称 参数RAM 读/写字长 28位(4字节) 表85. 数据RAM寄存器 地址 十进制 16384 十六进制 4000 名称 数据RAM Rev. C | Page 82 of 92 读/写字长 28位(4字节) ADAU1442/ADAU1445/ADAU1446 表86. 串行输入端口模式寄存器 地址 十进制 57344 57345 57346 57347 57348 57349 57350 57351 57352 十六进制 E000 E001 E002 E003 E004 E005 E006 E007 E008 名称 串行输入端口0模式 串行输入端口1模式 串行输入端口2模式 串行输入端口3模式 串行输入端口4模式 串行输入端口5模式 串行输入端口6模式 串行输入端口7模式 串行输入端口8模式 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表87. 串行输出端口模式寄存器 地址 十进制 57408 57409 57410 57411 57412 57413 57414 57415 57416 57417 十六进制 E040 E041 E042 E043 E044 E045 E046 E047 E048 E049 名称 串行输出端口0模式 串行输出端口1模式 串行输出端口2模式 串行输出端口3模式 串行输出端口4模式 串行输出端口5模式 串行输出端口6模式 串行输出端口7模式 串行输出端口8模式 高速从机接口模式 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表88. 灵活音频路由矩阵模式寄存器 地址 十进制 57472 57473 57474 57475 57476 57477 57478 57479 57480 57481 57482 57483 57484 57485 57486 57487 57488 57489 57490 十六进制 名称 E080 ASRC输入选择，对0(通道0，通道1) E081 ASRC输入选择，对1(通道2，通道3) E082 ASRC输入选择，对2(通道4，通道5) E083 ASRC输入选择，对3(通道6，通道7) E084 ASRC输入选择，对4(通道8，通道9) E085 ASRC输入选择，对5(通道10，通道11) E086 ASRC输入选择，对6(通道12，通道13) E087 ASRC输入选择，对7(通道14，通道15) E088 ASRC输出速率选择，对0(通道0，通道1) E089 ASRC输出速率选择，对1(通道2，通道3) E08A ASRC输出速率选择，对2(通道4，通道5) E08B ASRC输出速率选择，对3(通道6，通道7) E08C ASRC输出速率选择，对4(通道8，通道9) E08D ASRC输出速率选择，对5(通道10，通道11) E08E ASRC输出速率选择，对6(通道12，通道13) E08F ASRC输出速率选择，对7(通道14，通道15) E090 串行输出选择，对0(通道0，通道1) E091 串行输出选择，对1(通道2，通道3) E092 串行输出选择，对2(通道4，通道5) Rev. C | Page 83 of 92 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) ADAU1442/ADAU1445/ADAU1446 地址 十进制 57491 57492 57493 57494 57495 57496 57497 57498 57499 十六进制 E093 E094 E095 E096 E097 E098 E099 E09A E09B 名称 串行输出选择，对3(通道6，通道7) 串行输出选择，对4(通道8，通道9) 串行输出选择，对5(通道10，通道11) 串行输出选择，对6(通道12，通道13) 串行输出选择，对7(通道14，通道15) 串行输出选择，对8(通道16，通道17) 串行输出选择，对9(通道18，通道19) 串行输出选择，对10(通道20，通道21) 串行输出选择，对11(通道22，通道23) 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表89. S/PDIF模式寄存器 地址 十进制 57536 57537 57538 57539 57540 57541 57542 57543 57544 57545 57546 57547 57548 十六进制 E0C0 E0C1 E0C2 E0C3 E0C4 E0C5 E0C6 E0C7 E0C8 E0C9 E0CA E0CB E0CC 名称 读/写字长 S/PDIF接收器—读取辅助输出 S/PDIF发射器—开关 S/PDIF读取通道状态，字节0 S/PDIF读取通道状态，字节1 S/PDIF读取通道状态，字节2 S/PDIF读取通道状态，字节3 S/PDIF读取通道状态，字节4 S/PDIF字长控制 辅助输出—设置使能模式 S/PDIF锁定位检测 设置热使能 读取使能辅助输出 S/PDIF失锁行为 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表90. ASRC模式寄存器 地址 十进制 57601 57603 57665 57667 十六进制 E101 E103 E141 E143 名称 立体声ASRC[3:0]锁定状态和静音 立体声ASRC[3:0]静音调节禁用 立体声ASRC[7:4]锁定状态和静音 立体声ASRC[7:4]静音调节禁用 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表91. 串行输入灵活TDM接口模式寄存器 地址 十进制 l 57728 57729 57730 57731 57732 57733 57734 57735 十六进制 E180 E181 E182 E183 E184 E185 E186 E187 名称 读/写字长 灵活TDM至输入通道0 灵活TDM至输入通道1 灵活TDM至输入通道2 灵活TDM至输入通道3 灵活TDM至输入通道4 灵活TDM至输入通道5 灵活TDM至输入通道6 灵活TDM至输入通道7 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) Rev. C | Page 84 of 92 ADAU1442/ADAU1445/ADAU1446 地址 十进制 57736 57737 57738 57739 57740 57741 57742 57743 57744 57745 57746 57747 57748 57749 57750 57751 十六进制 E188 E189 E18A E18B E18C E18D E18E E18F E190 E191 E192 E193 E194 E195 E196 E197 名称 灵活TDM至输入通道8 灵活TDM至输入通道9 灵活TDM至输入通道10 灵活TDM至输入通道11 灵活TDM至输入通道12 灵活TDM至输入通道13 灵活TDM至输入通道14 灵活TDM至输入通道15 灵活TDM至输入通道16 灵活TDM至输入通道17 灵活TDM至输入通道18 灵活TDM至输入通道19 灵活TDM至输入通道20 灵活TDM至输入通道21 灵活TDM至输入通道22 灵活TDM至输入通道23 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 表92. 串行输出灵活TDM接口模式寄存器 地址 十进制 l 57792 57793 57794 57795 57796 57797 57798 57799 57800 57801 57802 57803 57804 57805 57806 57807 57808 57809 57810 57811 57812 57813 57814 57815 57816 57817 57818 57819 57820 十六进制 E1C0 E1C1 E1C2 E1C3 E1C4 E1C5 E1C6 E1C7 E1C8 E1C9 E1CA E1CB E1CC E1CD E1CE E1CF E1D0 E1D1 E1D2 E1D3 E1D4 E1D5 E1D6 E1D7 E1D8 E1D9 E1DA E1DB E1DC 名称 TDM时隙0和TDM时隙1 (SDATA_OUT0) TDM时隙2和TDM时隙3 (SDATA_OUT0) TDM时隙4和TDM时隙5 (SDATA_OUT0) TDM时隙6和TDM时隙7 (SDATA_OUT0) TDM时隙8和TDM时隙9 (SDATA_OUT0) TDM时隙10和TDM时隙11 (SDATA_OUT0) TDM时隙12和TDM时隙13 (SDATA_OUT0) TDM时隙14和TDM时隙15 (SDATA_OUT0) TDM时隙16和TDM时隙17 (SDATA_OUT0) TDM时隙18和TDM时隙19 (SDATA_OUT0) TDM时隙20和TDM时隙21 (SDATA_OUT0) TDM时隙22和TDM时隙23 (SDATA_OUT0) TDM时隙24和TDM时隙25 (SDATA_OUT0) TDM时隙26和TDM时隙27 (SDATA_OUT0) TDM时隙28和TDM时隙29 (SDATA_OUT0) TDM时隙30和TDM时隙31 (SDATA_OUT0) TDM时隙32和TDM时隙33 (SDATA_OUT1) TDM时隙34和TDM时隙35 (SDATA_OUT1) TDM时隙36和TDM时隙37 (SDATA_OUT1) TDM时隙38和TDM时隙39 (SDATA_OUT1) TDM时隙40和TDM时隙41 (SDATA_OUT1) TDM时隙42和TDM时隙43 (SDATA_OUT1) TDM时隙44和TDM时隙45 (SDATA_OUT1) TDM时隙46和TDM时隙47 (SDATA_OUT1) TDM时隙48和TDM时隙49 (SDATA_OUT1) TDM时隙50和TDM时隙51 (SDATA_OUT1) TDM时隙52和TDM时隙53 (SDATA_OUT1) TDM时隙54和TDM时隙55 (SDATA_OUT1) TDM时隙56和TDM时隙57 (SDATA_OUT1) Rev. C | Page 85 of 92 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) ADAU1442/ADAU1445/ADAU1446 地址 十进制 57821 57822 57823 十六进制 E1DD E1DE E1DF 名称 TDM时隙58和TDM时隙59 (SDATA_OUT1) TDM时隙60和TDM时隙61 (SDATA_OUT1) TDM时隙62和TDM时隙63 (SDATA_OUT1) 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 表93. 其它模式寄存器 十进制 57856 57857 57858 57860 57861 57862 57863 57864 57865 57866 57867 57868 57569 57870 57871 57872 57873 57874 57887 57888 57889 57892 57893 57894 57895 57896 57897 57920 57921 57927 57928 57929 57930 57932 57984 地址 十六进制 E200 E201 E202 E204 E205 E206 E207 E208 E209 E20A E20B E20C E20D E20E E20F E210 E211 E212 E21F E220 E221 E224 E225 E226 E227 E228 E229 E240 E241 E247 E248 E249 E24A E24C E280 名称 循环冗余校验理想值1 循环冗余校验理想值2 循环冗余校验使能 多用途引脚控制，MP0 多用途引脚控制，MP1 多用途引脚控制，MP2 多用途引脚控制，MP3 多用途引脚控制，MP4 多用途引脚控制，MP5 多用途引脚控制，MP6 多用途引脚控制，MP7 多用途引脚控制，MP8 多用途引脚控制，MP9 多用途引脚控制，MP10 多用途引脚控制，MP11 看门狗使能 看门狗值1 看门狗值2 模数据存储器 DSP内核速率选择 去抖动窗口 ADC滤波器模式 循环冗余校验错误标记 看门狗错误标记 CRC和看门狗静音 内核运行 程序计数器峰值计数 时钟PAD多路复用器 使能S/PDIF至I2S输出 位时钟PAD强度 帧时钟PAD强度 多用途引脚PAD强度 串行数据输出PAD强度 其它PAD强度 主时钟使能开关 读/写字长 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) 16位(2字节) Rev. C | Page 86 of 92 ADAU1442/ADAU1445/ADAU1446 应用信息 布局布线建议 器件放置 每个模拟、数字、PLL电源/地对都推荐使用100 nF旁路电 容 ， 所 有 这 些 电 容 应 尽 可 能 靠 近 ADAU1442/ ADAU1445/ADAU1446放 置 。 电 路 板 上 的 AVDD、 07696-066 DVDD、PVDD和IOVDD电源信号各自均应通过一个额外 的大容量电容(10 μF至47 μF)旁路。 图61. 裸露焊盘布局示例—俯视图 晶振电路(图9)中的所有走线应尽可能短，以使杂散电容最 小。不应将任何长电路板走线连接到晶振电路元件，防止 PLL环路滤波器 影响晶振启动和工作。 PLL环路滤波器中的一个电阻和两个电容应通过短走线连 接到PLL_FILT和PVDD引脚，以将抖动降至最小。 接地 应用布局中应使用单一接地层。模拟信号路径中的元件应 电源旁路电容 远离数字信号放置。 每个电源引脚都应通过一个100 nF电容旁路到其最近的适 当接地引脚。电容各端的连接应尽可能短，走线应始终位 底部焊盘PCB设计 ADAU1442和ADAU1445封装带有一个裸露焊盘，以提高 散热性能。设计此类封装的电路板时，应特别注意以 下事项： • 于无通孔的单一层上。为获得最佳效果，电容与电源引脚 和接地引脚的距离最好应相等；在无法进行等距放置的情 况下，电容应略微靠近电源引脚。各层的散热连接应位于 电容的远端。 电路板从顶部到底部的所有层上都应有一个大小与底 部焊盘相当的铜层，并且该铜层应在某处连接到专用 POWER GROUND 铜板层(见图60)。 应设置通孔以连接所有铜层，实现有效散热和导电。 例如，图61显示焊盘区域中有16个通孔，这些通孔以 CAPACITOR 4 × 4网格形式排列。 VIAS COPPER SQUARES 图60. 裸露焊盘布局示例—侧视图 TO GROUND 07696-061 TO POWER TOP GROUND POWER BOTTOM 07696-067 • 图62. 电源旁路电容的推荐布局 EOS/ESD保护 虽然ADAU1442/ADAU1445/ADAU1446内置鲁棒的过压和 静电放电保护电路，但还是建议在所有系统上连接外部瞬 变电压抑制器(TVS)，以防止对IC造成损坏。欲了解相关 示例，请参见ADI公司网站上的应用笔记AN-311。 Rev. C | Page 87 of 92 ADAU1442/ADAU1445/ADAU1446 IOVDD 100nF DGND 76 78 IOVDD 77 79 80 81 82 83 84 85 DVDD 87 86 DGND 88 91 92 93 95 94 96 97 98 100nF DVDD DGND DVDD 75 IOVDD 74 3 73 4 72 5 71 6 70 7 69 8 68 9 67 10 66 11 65 ADAU1442/ADAU1445/ADAU1446 13 DGND 14 IOVDD 64 IOVDD IOVDD 63 DGND 62 100nF 15 61 16 60 17 59 18 58 19 57 20 56 21 55 22 54 50 DVDD 49 AGND 48 AVDD 47 46 44 PVDD 45 PGND 43 42 41 39 IOVDD 40 38 DGND 37 DVDD 36 35 26 DGND DVDD 34 DGND 51 33 25 DVDD 31 32 IOVDD 52 29 53 24 28 23 27 IOVDD 100nF DVDD 2 12 IOVDD 100nF 1 30 100nF 99 DVDD 100 IOVDD 100nF 90 IOVDD IOVDD 89 DVDD 100nF IOVDD 100nF DVDD AVDD 100nF 100nF 100nF 100nF 100nF 100nF 100nF DVDD BULK BYPASS CAPACITORS AVDD + PVDD 10µF IOVDD + 10µF + IOVDD PVDD DVDD 10µF + 10µF 07696-060 D3V3 IOVDD 图63. 电源旁路电容的推荐连接 Rev. C | Page 88 of 92 ADAU1442/ADAU1445/ADAU1446 典型应用电路图 IOVDD DVDD 75 SDATA_IN8 73 SDATA_OUT5 72 LRCLK9 SDATA_OUT6 69 LRCLK10 SDATA_OUT7 66 LRCLK11 65 BCLK11 64 IOVDD 63 ADAU1442/ADAU1445/ADAU1446 14 IOVDD 16 MP11 17 MP10 MP3/ADC3 55 22 SCL/CCLK RESET 54 23 SDA/COUT CLKOUT 53 50 DVDD 49 AGND 48 AVDD 47 SPDIFO 46 SPDIFI 44 PVDD 45 PGND 43 PLL_FILT 42 XTALI 41 XTALO 40 VDRIVE 39 IOVDD DVDD 38 DGND DGND 51 37 DVDD IOVDD 52 25 DVDD 36 MP4 24 ADDR1/CDATA 35 MP5 24AA256 MP2/ADC2 56 21 CLATCH 34 MP6 D3V3 RESET IOVDD 100nF DVDD AVDD 10kΩ 100nF 100nF 100nF DVDD BULK BYPASS CAPACITORS D3V3 AVDD + PVDD 10µF IOVDD + 10µF + IOVDD DVDD IOVDD 100nF PVDD 33nF DVDD 10µF + 1kΩ 10µF SELF-BOOT SWITCH D3V3 22pF 1kΩ DVDD REGULATOR 图64. 自引导应用原理图 Rev. C | Page 89 of 92 100nF 100nF 22pF 1.5kΩ 1.8nF PLL LOOP FILTER PVDD 07696-062 100nF 12.288MHz SDA 5 MP1/ADC1 57 20 ADDR0 33 MP7 GND 2.2kΩ 31 RSVD 32 PLL2 SCL 6 2.2kΩ MP0/ADC0 58 19 MP8 30 CLKMODE0 A2 7 18 MP9 29 CLKMODE1 WP D3V3 D3V3 28 SELFBOOT 4 A1 8 PLL0 60 PLL1 59 27 IOVDD 3 VCC 100nF DGND 62 26 DGND 2 A0 IOVDD SDATA_OUT8 61 15 LRCLK0 1 68 BCLK10 67 12 BCLK0 13 DGND SELF-BOOT MEMORY 71 BCLK9 70 11 SDATA_IN0 100nF DVDD BCLK8 74 10 LRCLK1 IOVDD 100nF DGND 76 IOVDD 77 79 LRCLK8 78 80 LRCLK7 82 BCLK7 81 BCLK6 85 DVDD 87 BCLK5 92 LRCLK5 93 95 94 BCLK4 96 LRCLK4 97 SDATA_IN7 BCLK1 SDATA_OUT4 9 83 SDATA_IN1 100nF 84 LRCLK2 8 DVDD SDATA_OUT3 7 100nF SDATA_IN6 BCLK2 90 SDATA_IN2 6 91 5 SDATA_OUT2 LRCLK3 SDATA_IN5 BCLK3 4 SDATA_OUT1 3 SDATA_IN4 IOVDD 98 DGND 2 99 1 SDATA_OUT0 DVDD 100 100nF SDATA_IN3 IOVDD DGND 88 100nF LRCLK6 86 IOVDD IOVDD 89 DVDD 100nF ADAU1442/ADAU1445/ADAU1446 IOVDD DVDD 75 72 SDATA_OUT6 69 LRCLK10 68 BCLK10 67 12 BCLK0 13 DGND SDATA_OUT7 66 LRCLK11 65 BCLK11 64 IOVDD 63 ADAU1442/ADAU1445/ADAU1446 14 IOVDD DGND 62 SDATA_OUT8 16 MP11 17 MP10 D3V3 2.2kΩ 73 BCLK9 70 15 LRCLK0 I2C BUS SDATA_IN8 SDATA_OUT5 LRCLK9 71 11 SDATA_IN0 100nF DVDD BCLK8 74 10 LRCLK1 IOVDD 100nF DGND 76 IOVDD 77 79 LRCLK8 78 LRCLK7 82 BCLK7 81 BCLK6 85 DVDD 87 LRCLK6 86 BCLK5 92 LRCLK5 93 95 94 BCLK4 96 LRCLK4 97 80 BCLK1 SDATA_IN7 9 SDATA_OUT4 SDATA_IN1 83 8 100nF 84 LRCLK2 DVDD SDATA_OUT3 BCLK2 7 100nF SDATA_IN6 6 90 SDATA_IN2 91 5 SDATA_OUT2 LRCLK3 SDATA_IN5 BCLK3 4 SDATA_OUT1 3 SDATA_IN4 IOVDD 98 DGND 2 99 1 SDATA_OUT0 DVDD 100 100nF SDATA_IN3 IOVDD 100nF DGND 88 IOVDD IOVDD 89 DVDD 100nF 100nF 61 PLL0 60 PLL1 59 18 MP9 2.2kΩ IOVDD D3V3 MP0/ADC0 58 19 MP8 MP1/ADC1 57 20 ADDR0 MP2 /ADC2 56 21 CLATCH MP3/ADC3 55 SCL 22 SCL/CCLK RESET 54 RESET SDA 23 SDA/COUT CLKOUT 53 IOVDD 50 DVDD 49 AGND 48 AVDD 47 SPDIFO 46 SPDIFI 44 PVDD 45 PGND 43 PLL_FILT 42 XTALI 41 XTALO 40 VDRIVE 39 IOVDD 38 DGND 37 DVDD 36 MP4 35 MP5 34 MP6 33 MP7 31 RSVD 32 PLL2 30 CLKMODE0 26 DGND DVDD 29 CLKMODE1 DGND 51 28 SELFBOOT IOVDD 52 25 DVDD 27 IOVDD 24 ADDR1/CDATA 100nF DVDD AVDD 10k 100nF 100nF DVDD BULK BYPASS CAPACITORS D3V3 AVDD + PVDD 10µF IOVDD + 10µF + IOVDD IOVDD 100nF PVDD 33nF DVDD 10µF + 22pF 22pF 1.5kΩ 10µF D3V3 1kΩ DVDD REGULATOR 图65. I 2C控制应用原理图 Rev. C | Page 90 of 92 100nF 100nF 1.8nF PLL LOOP FILTER PVDD 07696-063 100nF 12.288MHz 100nF ADAU1442/ADAU1445/ADAU1446 IOVDD DVDD 75 SDATA_IN8 73 SDATA_OUT5 72 LRCLK9 71 BCLK9 70 SDATA_OUT6 69 LRCLK10 68 BCLK10 67 11 SDATA_IN0 12 BCLK0 SDATA_OUT7 66 LRCLK11 65 BCLK11 64 IOVDD 63 ADAU1442/ADAU1445/ADAU1446 13 DGND 100nF DVDD BCLK8 74 10 LRCLK1 IOVDD 100nF DGND 76 IOVDD 77 79 LRCLK8 78 LRCLK7 82 BCLK7 81 BCLK6 85 DVDD 87 LRCLK6 86 BCLK5 92 LRCLK5 93 95 94 BCLK4 96 LRCLK4 97 80 BCLK1 SDATA_IN7 9 SDATA_OUT4 SDATA_IN1 83 LRCLK2 8 100nF 84 7 DVDD SDATA_OUT3 BCLK2 100nF SDATA_IN6 6 90 SDATA_IN2 91 5 SDATA_OUT2 LRCLK3 SDATA_IN5 BCLK3 4 SDATA_OUT1 3 SDATA_IN4 IOVDD 98 DGND 2 99 1 SDATA_OUT0 DVDD 100 100nF SDATA_IN3 IOVDD 100nF DGND 88 IOVDD IOVDD 89 DVDD 100nF DGND 62 14 IOVDD SDATA_OUT8 15 LRCLK0 17 MP10 CLATCH D3V3 MP0/ADC0 58 18 MP9 SPI BUS 100nF 61 PLL0 60 PLL1 59 16 MP11 IOVDD 19 MP8 MP1/ADC1 57 20 ADDR0 MP2 /ADC2 56 21 CLATCH MP3/ADC3 55 CCLK 22 SCL/CCLK RESET 54 RESET COUT 23 SDA/COUT CLKOUT 53 IOVDD 50 DVDD 49 AGND 48 AVDD 47 SPDIFO 46 SPDIFI 44 PVDD 45 PGND 43 PLL_FILT 42 XTALI 41 XTALO 40 VDRIVE 39 IOVDD 38 DGND 37 DVDD 36 MP4 35 MP5 34 MP6 33 MP7 31 RSVD 32 PLL2 26 DGND DVDD 30 CLKMODE0 DGND 51 29 CLKMODE1 IOVDD 52 25 DVDD 28 SELFBOOT 24 ADDR1/CDATA 27 IOVDD CDATA 100nF DVDD AVDD 100nF 100nF DVDD BULK BYPASS CAPACITORS D3V3 AVDD + PVDD 10µF IOVDD + 10µF + IOVDD IOVDD DVDD 100nF PVDD 33nF DVDD 10µF + 1kΩ 10µF 22pF SELF-BOOT SWITCH D3V3 1kΩ DVDD REGULATOR 图66. SPI控制应用原理图 Rev. C | Page 91 of 92 100nF 100nF 22pF 1.5kΩ 1.8nF PLL LOOP FILTER PVDD 07696-064 10kΩ 100nF 12.288MHz 100nF ADAU1442/ADAU1445/ADAU1446 外形尺寸 0.75 0.60 0.45 1.20 MAX 16.00 BSC SQ 14.00 BSC SQ 76 76 100 1 75 100 75 1 PIN 1 0° MIN 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 0.08 MAX COPLANARITY 51 25 26 50 BOTTOM VIEW (PINS UP) 51 VIEW A FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. VIEW A ROTATED 90° CCW 25 50 26 0.50 BSC LEAD PITCH 0.27 0.22 0.17 091808-A 1.05 1.00 0.95 6.10 BSC SQ EXPOSED PAD TOP VIEW (PINS DOWN) COMPLIANT TO JEDEC STANDARDS MS-026-AED-HD 图67. 100引脚裸露焊盘、超薄四方扁平封装[TQFP_EP] (SV-100-8) 图示尺寸单位：mm 16.20 16.00 SQ 15.80 1.60 MAX 0.75 0.60 0.45 100 1 76 75 PIN 1 14.20 14.00 SQ 13.80 TOP VIEW (PINS DOWN) 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 0.08 COPLANARITY 25 51 50 26 VIEW A 0.50 BSC LEAD PITCH VIEW A ROTATED 90° CCW 0.27 0.22 0.17 COMPLIANT TO JEDEC STANDARDS MS-026-BED 051706-A 1.45 1.40 1.35 图68. 100引脚超薄四方扁平封装[LQFP] (ST-100-1) 尺寸单位：mm 订购指南 型号1 ADAU1442YSVZ-3A ADAU1442YSVZ-3A-RL ADAU1445YSVZ-3A ADAU1445YSVZ-3A-RL ADAU1446YSTZ-3A ADAU1446YSTZ-3A-RL EVAL-ADAU1442EBZ EVAL-ADAU1446EBZ 1 温度范围 −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C −40°C 至 +105°C 封装描述 100引脚 TQFP_EP封装 100引脚 TQFP_EP，13"卷带和卷盘 100引脚 TQFP_EP封装 100引脚 TQFP_EP，13"卷带和卷盘 100引脚 LQFP封装 100引脚 LQFP，13"卷带和卷盘 用于ADAU1442/ADAU1445的评估板 ADAU1446评估板 Z = 符合RoHS标准的器件。 如果系统符合Philips公司定义的I2C标准规范，则用户在购买ADI公司或其下属机构拥有Philips公司许可的I2C器件时， 可以获得Philips公司I2C专利权之下的许可，以便在I2C系统中使用这些器件。 ©2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D07696sc-0-9/10(C) Rev. C | Page 92 of 92 封装选项 SV-100-8 SV-100-8 SV-100-8 SV-100-8 ST-100-1 ST-100-1