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Blackfin嵌入式处理器 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 特性 外设 高达600MHz的高性能Blackfin处理器 2个16位MAC、2个40位ALU、4个8位视频ALU、40位移位器 RISC式寄存器和指令模型，简化编程并提供编译器相关支持 高级调试、追踪和性能监控功能 内部和I/O操作支持宽范围的电源电压。参见第27页的技术规 格部分 可编程片内稳压器(仅限ADSP-BF523/ADSP-BF525/ADSPBF527处理器) 通过汽车应用认证。参见第86页的汽车应用产品 289引脚和208引脚CSP_BGA封装 USB 2.0高速OTG接口，集成PHY IEEE 802.3兼容型10/100以太网MAC 并行外设接口(PPI)，支持ITU-R 656视频数据格式 主机DMA端口(HOSTDP) 2个双通道、全双工同步串行端口(SPORT)，支持8个立体声 I2S通道 12个外设DMA，其中2个由以太网MAC掌控 2个带外部请求线的存储器到存储器DMA 具有54个中断输入的事件处理器 串行外设接口(SPI)兼容端口 2个支持IrDA的UART 2线接口(TWI)控制器 8个支持PWM的32位定时器/计数器 32位升/降计数器，支持旋转计数 实时时钟(RTC)和看门狗定时器 32位内核定时器 48个通用I/O (GPIO)，带可配置的延迟 NAND闪存控制器(NFC) 调试/JTAG接口 片内PLL支持频率配置 存储器 132KB片内存储器(L1和L3存储器大小详见第3页的表1) 外部存储器控制器无缝支持SDRAM和异步8/16位存储器 灵活的引导选项：外部闪存、SPI、TWI存储器或主机(包括 SPI/TWI/UART) 采用Lockbox安全技术的代码保护一次性可编程存储器 存储器管理单元提供存储器保护 图1. 处理器功能框图 Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 © 2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 目录 特性.................................................................................................. 1 存储器 ............................................................................................. 1 外设.................................................................................................. 1 概述.................................................................................................. 3 便携式低功耗架构 .................................................................. 3 系统集成.................................................................................... 3 处理器外设 ............................................................................... 3 Blackfin处理器内核 ................................................................. 4 存储器架构 ............................................................................... 5 DMA控制器 .............................................................................. 9 主机DMA端口.......................................................................... 9 实时时钟.................................................................................. 10 看门狗定时器 ......................................................................... 10 定时器 ...................................................................................... 10 增/减计数器和滚轮接口 ...................................................... 10 串行端口.................................................................................. 11 串行外设接口(SPI)端口 ....................................................... 11 UART端口............................................................................... 11 TWI控制器接口..................................................................... 12 10/100以太网MAC ................................................................ 12 端口 .......................................................................................... 12 并行外设接口(PPI) ............................................................... 13 USB OTG主从控制器 ........................................................... 14 Lockbox安全技术确保代码安全 ........................................ 14 动态电源管理 ......................................................................... 14 ADSP-BF523/ADSP-BF525/ADSP-BF527电压调节 ........ 16 ADSP-BF522/ADSP-BF524/ADSP-BF526电压调节 ........ 16 时钟信号.................................................................................. 16 引导模式.................................................................................. 18 指令集描述 ............................................................................. 20 开发工具.................................................................................. 21 设计一个兼容仿真器的处理器板(目标) .......................... 21 相关文件.................................................................................. 21 相关信号链 ............................................................................. 21 Lockbox安全技术免责声明 ................................................. 21 信号描述 ....................................................................................... 22 技术规格 ....................................................................................... 27 ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的 工作条件 ............................................................................... 27 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的 工作条件 ............................................................................... 29 电气特性.................................................................................. 31 绝对最大额定值..................................................................... 36 封装信息.................................................................................. 37 ESD灵敏度 .............................................................................. 37 时序规格.................................................................................. 38 输出驱动电流 ......................................................................... 72 测试条件.................................................................................. 74 环境条件.................................................................................. 78 289引脚CSP_BGA封装引脚分配............................................. 79 208引脚CSP_BGA封装引脚分配............................................. 82 外形尺寸 ....................................................................................... 85 表贴设计.................................................................................. 86 汽车应用级产品.......................................................................... 86 订购指南 ....................................................................................... 87 修订历史 2012年3月—修订版B至修订版C 修 正 “信 号 描 述 ”部 分 中 的 USB_VREF和 USB_VBUS功 能 (DOC ID: DOC-881) ................................................................... 22 修正“ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的工作 条件”中关于VDDMEM的尾注....................................................... 29 修正表26“绝对最大额定值”的尾注并增加参数(DOC-ID: DOC-901)...................................................................................... 36 修正表27“输入瞬变电压的最大占空比”的尾注.................. 36 增加表29“每组引脚IOH/IOL电流对应的最大占空比”...... 37 Rev. C 更换289引脚CSP_BGA (BC-289-2) ......................................... 85 汽车应用级产品中增加ADBF525WYBCZxxx型号 ............. 86 订购指南增加ADSP-BF525ABCZ-5和ADSP-BF525ABCZ-6 型号.................................................................................................87 | Page 2 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 概述 ADSP-BF52x处理器属于Blackfin系列产品，采用ADI公司/Intel 宏信号架构(MSA)。Blackfin®处理器将先进的双MAC信号 处理引擎、精简的RISC式微处理器指令集的优势和单指 令、多数据流(SIMD)多媒体能力结合为一个指令集架构。 Blackfin处理器集成了许多业界领先的系统外设和丰富的存 储器，在一个集成封装中提供RISC式编程能力、多媒体支 持和先进的信号处理，堪称新一代应用的首选平台。 ADSP-BF52x处理器与其它Blackfin处理器完全代码兼容。 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器提供最高 600 MHz的性能。ADSP-BF522/ADSP-BF524/ADSP-BF526处理器 提供最高400 MHz的性能，静态功耗更低。外设组合的差别如 表1所示。 Blackfin处理器提供世界一流的电源管理和性能。它们采用 低功耗和低电压设计，片内集成动态电源管理，能够改变 工作电压和频率，从而显著降低整体功耗。与仅能改变工 作频率的方法相比，这种方法能够大幅降低功耗，延长便 携式设备的电池续航时间。 系统集成 存储器(字节) 1 ADSP-BF527 ADSP-BF525 ADSP-BF523 ADSP-BF526 ADSP-BF524 ADSP-BF522 表1. 处理器对比 特性 主机DMA US B 以太网MAC 内部稳压器 TWI SPORT UART SPI 通用定时器 通用计数器 看门狗定时器 RTC 并行外设接口 GPIO L1指令SRAM L1指令SRAM/高速缓存 L1数据SRAM L1数据SRAM/高速缓存 L1暂存 L3引导ROM 最大指令速率1 最大系统时钟速度 封装选项 便携式低功耗架构 1 1 1 1 1 1 – 1 1 – 1 1 – – 1 – – 1 – – – 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 2 2 1 1 1 1 1 1 8 8 8 8 8 8 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 48 48 48 48 48 48 48K 48K 48K 48K 48K 48K 16K 16K 16K 16K 16K 16K 32K 32K 32K 32K 32K 32K 32K 32K 32K 32K 32K 32K 4K 4K 4K 4K 4K 4K 32K 32K 32K 32K 32K 32K 400 MHz 600 MHz 100 MHz 133 MHz 289引脚 CSP_BGA 289引脚 CSP_BGA 不是所有SCLK选择都可以使用最大指令速率。 Rev. C ADSP-BF52x处理器是高集成度片上系统解决方案，适用 于新一代嵌入式网络连接应用。利用业界标准接口与高性 能信号处理内核的完美结合，高性价比应用能够快速完成 开发，而无需昂贵的外部器件。系统外设包括：IEEE802.3兼容型10/100以太网MAC；USB 2.0高速OTG控制器； TWI控制器；NAND闪存控制器；2个UART端口；1个SPI 端口；2个串行端口(SPORT)；8个具有PWM功能的通用32 位定时器；内核定时器；实时时钟；看门狗定时器；主机 DMA (HOSTDP)接口；以及并行外设接口(PPI)。 处理器外设 ADSP-BF52x处理器包括丰富的外设，它们通过多条高带 宽总线连接到内核，提供灵活的系统配置和出色的整体系 统性能(参见第1页的框图)。 这些Blackfin处理器含有专用网络通信模块和高速串行/并 行端口、用于灵活管理片内外设或外部来源中断事件的中 断控制器，以及根据不同应用情况调整处理器和系统的性 能与功耗特性的电源管理控制功能。 除了通用I/O、TWI、实时时钟和定时器之外，所有其它外 设都受灵活的DMA结构支持。还有独立的存储器DMA通 道，专门用来支持处理器不同存储器空间之间的数据传 输，包括外部SDRAM和异步存储器。多条片内总线(最高 运行速率133 MHz)提供的带宽足以让处理器内核与所有片 内和片外外设同时工作。 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器内置片内稳 压器，用以支持处理器的动态电源管理功能。稳压器从 VDDEXT供电时，可提供多种内核电平。用户可酌情旁路该 稳压器。 | Page 3 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 Blackfin处理器内核 用于运算的所有操作数都来自多端口寄存器文件和指令常 数字段。 如图2所示，Blackfin处理器内核包含2个16位乘法器、2个 40位累加器、2个40位ALU、4个视频ALU和1个40位移位 器。计算单元处理来自寄存器文件的8位、16位或32位数据。 每个MAC在每个周期可以执行一个16位乘16位乘法，结果 累加到40位累加器中。支持带符号和无符号格式、舍入以 及饱和。 计算寄存器文件包含8个32位寄存器。对16位操作数数据 执行运算时，寄存器文件作为16个独立的16位寄存器工作。 ADDRESS ARITHMETIC UNIT 32 DA0 32 L3 B3 M3 I2 L2 B2 M2 I1 L1 B1 M1 I0 L0 B0 M0 SP FP P5 DAG1 P4 P3 DAG0 P2 P1 P0 TO MEMORY DA1 I3 32 32 PREG RAB SD LD1 LD0 32 32 32 ASTAT 32 32 SEQUENCER R7.H R6.H R7.L R6.L R5.H R5.L R4.H R4.L R3.H R3.L R2.H R2.L R1.H R1.L R0.H R0.L 16 ALIGN 16 8 8 8 8 DECODE BARREL SHIFTER 40 40 40 A0 32 40 A1 LOOP BUFFER CONTROL UNIT 32 DATA ARITHMETIC UNIT 图2. Blackfin处理器内核 ALU用于对16位或32位数据执行传统的算术和逻辑运算。 此外，它还包括许多特殊指令，以便加速多种信号处理任 务的执行。特殊指令包括字段提取和二进制位个数统计等 位操作、模232乘法、除法原语、饱和和舍入、符号/指数 检测。视频指令集包括字节对齐和打包操作、16位和8位 截除加法、8位平均操作、8位减法/绝对值/累加(SAA)操 作。此外还提供比较/选择和矢量搜索指令。 对于某些指令，两个16位ALU操作可以在寄存器对(一个计 算寄存器的16位高半部分和16位低半部分)上同时执行。如 果使用第二个ALU，则可以同时执行4个16位操作。 Rev. C 40位移位器可以执行移位和旋转，用于支持归一化、字段 提取和字段存放指令。 程序序列器控制指令执行流程，包括指令对齐和解码。对 于程序流程控制，该序列器支持PC相对和间接条件跳转 (带静态分支预测)以及子例程调用。硬件支持零开销循 环。该架构完全联锁，意味着在执行具有数据相关性的指 令时，编程人员无需管理流水线。 地址算法单元提供两个地址，用于实现同时双取存储器操 作。它包含一个多端口寄存器文件，该寄存器文件由4组 32位索引、更改、长度、基础寄存器(用于循环缓冲)和8个 附加32位指针寄存器(用于C式索引堆栈操作)组成。 | Page 4 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 该架构提供三种工作模式：用户模式、管理员模式和仿真 模式。用户模式对某些系统资源的访问权限是有限制的， 从而提供一种受保护的软件环境，而管理员模式则能无限 制地访问系统和内核资源。 Blackfin处理器的指令集经过优化，16位操作码代表最常用 的指令，因而可获得出色的编译代码密度。复杂的DSP指 令 则 编 码 为 32位 操 作 码 ， 以 实 现 完 备 的 多 功 能 指 令 。 Blackfin处理器支持有限的多议题功能，一个32位指令可以 与两个16位指令并行发出，使得编程人员能在一个指令周 期中使用许多内核资源。 CORE MMR REGISTERS (2M BYTES) 0xFFE0 0000 SYSTEM MMR REGISTERS (2M BYTES) 0xFFC0 0000 RESERVED 0xFFB0 1000 SCRATCHPAD SRAM (4K BYTES) 0xFFB0 0000 RESERVED 0xFFA1 4000 INSTRUCTION SRAM / CACHE (16K BYTES) 0xFFA1 0000 RESERVED 0xFFA0 C000 INSTRUCTION BANK B SRAM (16K BYTES) 0xFFA0 8000 INSTRUCTION BANK A SRAM (32K BYTES) 0xFFA0 0000 RESERVED 0xFF90 8000 DATA BANK B SRAM / CACHE (16K BYTES) 0xFF90 4000 DATA BANK B SRAM (16K BYTES) 0xFF90 0000 RESERVED 0xFF80 8000 DATA BANK A SRAM / CACHE (16K BYTES) 0xFF80 4000 DATA BANK A SRAM (16K BYTES) 0xFF80 0000 RESERVED 0xEF00 8000 BOOT ROM (32K BYTES) 0xEF00 0000 RESERVED 0x2040 0000 ASYNC MEMORY BANK 3 (1M BYTES) 0x2030 0000 ASYNC MEMORY BANK 2 (1M BYTES) Blackfin处理器的汇编语言使用代数语法，易于编码和阅 读。该架构经过优化，能够与C/C++编译器一起使用，软 件实现快速、高效。 0x2020 0000 ASYNC MEMORY BANK 1 (1M BYTES) 0x2010 0000 ASYNC MEMORY BANK 0 (1M BYTES) 0x2000 0000 RESERVED 0x08 00 0000 SDRAM MEMORY (16M BYTES 存储器架构 INTERNAL MEMORY MAP 此外还提供多个L1存储器模块，构成一个可配置的SRAM 与高速缓存组合。存储器管理单元(MMU)为可能在内核上 工作的各个任务提供存储器保护，并且能够防止对系统寄 存器进行非预期的访问。 0xFFFF FFFF EXTERNAL MEMORY MAP Blackfin处理器支持一种改进型Harvard架构和分层存储器 结构。第一级(L1)存储器通常以处理器最高速度工作，延 迟非常短或无延迟。在L1层，指令存储器仅保存指令。两 个数据存储器保存数据，一个专用暂存数据存储器存储堆 栈和本地变量信息。 128M BYTES) 0x0000 0000 Blackfin处理器将存储器视为一个统一的4GB地址空间，使 用32位地址。所有资源，包括内部存储器、外部存储器和 I/O控制寄存器，都占据这一公共地址空间中的不同部 分。此地址空间的存储器部分按照分层结构安排，以实现 一些高速、低延迟片内存储器(用作高速缓存或SRAM)与 较大的、成本和性能较低的片外存储器系统的良好性价平 衡。参见图3。 片内L1存储器系统是Blackfin处理器可以使用的最高性能存 储器。片外存储器系统通过外部总线接口单元(EBIU)进行 访问，它利用SDRAM、闪存和SRAM扩展存储空间，最多 可以访问132MB的物理存储器。 存储器DMA控制器提供高带宽数据移动能力，它能在内部 存储器与外部存储器空间之间以块形式传输代码或数据。 图3. 内部/外部存储器映射 内部(片内)存储器 处理器具有三个片内存储器模块，用于提供高带宽的内核 访问。 第一个模块是L1指令存储器，包括64KB SRAM，其中的 16KB可以配置为一个四路分组关联高速缓存。该存储器支 持以处理器最高速度进行访问。 第二个片内存储器模块是L1数据存储器，最多包括两个存 储器库，每个存储器库最多包括32KB存储器，可以配置为 高速缓存或SRAM，并提供相应功能。该存储器模块支持 以处理器最高速度进行访问。 第三个存储器模块是4KB暂存SRAM，其运行速度与L1存 储器相同，但只能作为数据SRAM进行访问，不能配置为 高速缓存。 外部(片外)存储器 外部存储器通过EBIU进行访问。该16位接口可以无缝连接 一个同步DRAM (SDRAM)存储器和最多四个异步存储器， 包括闪存、EPROM、ROM、SRAM和存储器映射I/O设备。 Rev. C | Page 5 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 SDRAM控制器可以与最多128MB的SDRAM接口。针对每个内 部SDRAM存储器，可以单独打开一行；SDRAM控制器支 持多达4个内部SDRAM存储器，从而改善整体性能。 产品ID和MAC地址等。这样就可以供应通用器件，然后由 开发人员在该非易失性存储器中进行编程和设置保护。 异步存储器控制器可以控制多达四个存储器，其时序要求 非常灵活，支持多种多样的设备。无论所用设备的大小， 每个存储器库都占用1MB的段空间，因此，只有当各存储 空间用1MB存储器完全填充时，它们才是邻接的。 处理器未定义单独的I/O空间。所有资源都通过平坦的32 位地址空间映射。片内I/O器件的控制寄存器映射到地址 靠近该4GB地址空间顶部的存储器映射寄存器(MMR)。它 分为两个较小的模块，一个包含所有核心功能的控制 MMR，另一个包含用于设置和控制内核外部的片内外设 所需的寄存器。这些MMR只能在管理员模式下进行访 问，对片内外设而言是保留空间。 NAND闪存控制器(NFC) ADSP-BF52x处理器提供一个NAND闪存控制器(NFC)。 NAND闪 存 器 件 提 供 高 密 度 、 低 成 本 存 储 器 。 然 而 ， NAND闪存器件也有以下缺点：随机存取时间长、无效模 块、寿命期间的可靠性较低。因此，NAND闪存一般用于 只读代码的存储。这种情况下，所有DSP代码都可以存储 在NAND闪存中，然后加载到更快的存储器(如SDRAM或 SRAM)以供执行。NAND闪存的另一个常见用途是存储多 媒体文件或其它大数据段。这种情况下，可以利用软件文 件系统来管理对NAND闪存器件的读写操作。文件系统根 据以下两个原则选择存储区段：一是避免坏模块，二是将 存储器访问均等分配到所有地址位置。NFC具有以下硬件 特性： • 支持对NAND闪存器件进行页编程、页读取和块擦除， 访问与页边界对齐。 • 差错校验与修正(ECC)硬件有助于检测和修正错误。 • 一个8位外部总线接口，支持命令、地址和数据。 • 支持不限大小的SLC(单层单元)NAND闪存器件，页大 小可以是256字节或512字节。 更大的页大小可通过软件支持。 • 长时间访问期间可以释放外部总线接口引脚。 • 支持16位的内部总线请求。 • DMA引擎可以在内部存储器与NAND闪存器件之间传 输数据。 一次性可编程存储器 处理器具有64KB的一次性可编程非易失性存储器，开发人 员可以对其进行一次性编程。它包括用于支持读访问和编 程的阵列和逻辑。此外，其页面还具有写保护功能。 OTP支持开发人员将公有和私有数据存储在片内。除了存 储公有和私有关键数据以保护应用程序的安全之外，OTP 还允许开发人员存储完全由用户定义的数据，如客户ID、 Rev. C I/O存储器空间 引导 处理器包含一个很小的片内引导内核，用于配置适当的外 设以便启动。如果处理器配置为从引导ROM存储器空间引 导，则处理器从片内引导ROM开始执行。更多信息请参见 第18页的引导模式。 事件处理 处理器的事件控制器处理处理器的所有异步和同步事件。 处理器提供的事件处理支持嵌套和优先级设置。嵌套允许 多个事件服务例程同时有效。优先级设置可确保高优先级 事件的处理先于低优先级事件的处理。控制器支持下列五 种不同类型的事件： • 仿真——仿真事件会使处理器进入仿真模式，从而通过 JTAG接口执行处理器的命令和控制功能。 • RESET ——该事件会使处理器复位。 • 无法屏蔽的中断(NMI)——NMI事件可以由软件看门狗 定时器或处理器的NMI输入信号产生。NMI事件常常用 作关断指示来启动系统的有序关断。 • 异常——与程序流程同步发生的事件(换言之，异常发 生在指令执行完毕之前)。诸如数据对齐违规和未定义 的指令等条件会引发异常。 • 中断——与程序流程异步发生的事件，由输入信号、定 时器、其它外设和显式软件指令引发。 每种事件类型都有一个相关的寄存器来保存返回地址，以 及一个相关的“从事件返回”指令。触发一个事件时，处理 器的状态保存在管理员堆栈。 处理器的事件控制器包括两级：内核事件控制器(CEC)和 系统中断控制器(SIC)。内核事件控制器与系统中断控制器 配合使用，设置优先级并控制所有系统事件。理论上，来 自外设的中断进入SIC，然后直接路由到CEC的通用中断。 | Page 6 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表2. 内核事件控制器(CEC) 内核事件控制器(CEC) 除了专用中断和异常事件外，CEC还支持9个通用中断 (IVG15–7)。在这些通用中断中，建议将2个最低优先级中 断(IVG15–14)保留用于软件中断处理器，其余7个中断输 入用于支持处理器的外设。表2说明了CEC的输入，给出了它 们在事件矢量表(EVT)中的名称，并列出了其优先级。 系统中断控制器(SIC) 系统中断控制器提供从许多外设中断源到设有优先级的 CEC通用中断输入的事件映射和路由。虽然处理器提供了 默认映射，但用户可以向中断分配寄存器(SIC_IARx)写入 适当的值，从而改变中断事件的映射和优先级。表3说明 了SIC的输入和CEC的默认映射。 优先级(0最高) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 事件类别 EVT条目 仿真/测试控制 RESET 无法屏蔽的中断 异常 保留 EMU RST 硬件错误 内核定时器 通用中断7 通用中断8 通用中断9 通用中断10 通用中断11 通用中断12 通用中断13 通用中断14 通用中断15 IVHW IVTMR IVG7 IVG8 IVG9 IVG10 IVG11 IVG12 IVG13 IVG14 IVG15 NMI EVX — 表3. 系统中断控制器(SIC) 外设中断事件 PLL唤醒中断 DMA错误0(通用) DMAR0模块中断 DMAR1模块中断 DMAR0溢出错误 DMAR1溢出错误 PPI错误 MAC状态 SPORT0状态 SPORT1状态 保留 保留 UART0状态 UART1状态 RTC DMA通道0(PPI/NFC) DMA通道3(SPORT0 RX) DMA通道4(SPORT0 TX) DMA通道5(SPORT1 RX) DMA通道6(SPORT1 TX) T WI DMA通道7(SPI) DMA通道8(UART0 RX) DMA通道9(UART0 TX) DMA通道10(UART1 RX) DMA通道11(UART1 TX) 通用中断(复位后的 默认中断号) 外设中断ID I VG 7 0 I VG7 1 I VG 7 2 I VG 7 3 I VG 7 4 I VG 7 5 I VG 7 6 I VG 7 7 I VG 7 8 I VG 7 9 I VG 7 10 I VG 7 11 I VG 7 12 I VG 7 13 IVG8 14 IVG8 15 IVG9 16 IVG9 17 IVG9 18 IVG9 19 I VG 10 20 IVG10 21 IVG10 22 IVG10 23 IVG10 24 IVG10 25 Rev. C | Page 7 of 88 | March 2012 默认内核中断ID 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 2 2 2 2 3 3 3 3 3 3 SIC寄存器 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR0 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR1 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR2 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表3. 系统中断控制器(SIC)(续) 外设中断事件 OTP存储器中断 通用计数器 DMA通道1 (MAC RX/HOSTDP) 端口H中断A DMA通道2 (MAC TX/NFC) 端口H中断B 定时器0 定时器1 定时器2 定时器3 定时器4 定时器5 定时器6 定时器7 端口G中断A 端口G中断B MDMA流0 MDMA流1 软件看门狗定时器 端口F中断A 端口F中断B SPI状态 NFC状态 HOSTDP状态 主机读取完成 保留 USB_INT0中断 USB_INT1中断 USB_INT2中断 USB_DMAINT中断 通用中断(复位后的 默认中断号) I V G 11 I V G 11 I V G 11 I V G 11 I V G 11 I V G 11 I V G 12 I V G 12 I V G 12 I V G 12 I V G 12 I V G 12 I V G 12 I V G 12 I V G 12 I V G 12 I V G 13 I V G 13 I V G 13 I V G 13 I V G 13 IVG7 IVG7 IVG7 IVG7 I V G 10 I V G 10 IVG10 I V G 10 I V G 10 外设中断ID 默认内核中断ID 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 4 4 4 4 4 4 5 5 5 5 5 5 5 5 5 5 6 6 6 6 6 0 0 0 0 3 3 3 3 3 SIC寄存器 IAR3 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 IAR3 IMASK0, ISR0, IWR0 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR4 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR5 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 IAR6 IMASK1, ISR1, IWR1 事件控制 处理器提供一种非常灵活的机制来控制事件的处理。在 CEC中，有三个寄存器用于协调和控制事件。每个寄存器 均为16位宽。 • CEC中断锁存寄存器(ILAT) — 表示何时有事件被锁存。 当处理器锁存事件时，相应的位置1；当系统接受该事 件时，相应的位清0。此寄存器由控制器自动更新，但 当其对应的IMASK位清0时，它可以是只写。 • CEC中断屏蔽寄存器(IMASK) — 控制各种事件的屏蔽和 解除屏蔽。当IMASK寄存器中的某位置1时，相应的事 件解除屏蔽，置位时将由CEC处理。当IMASK寄存器中 的某位清0时，相应的事件被屏蔽；即使ILAT寄存器中 锁存了该事件，处理器也无法处理。在管理员模式下， Rev. C 可以读取或写入此寄存器。(注意，通用中断可以分别 利用STI和CLI指令全部使能和禁用。) • CEC中断待处理寄存器(IPEND) — IPEND寄存器记录所 有嵌套事件。IPEND寄存器中的某位置1时，表示相应 的事件目前有效或嵌套在某一级。此寄存器由控制器自 动更新，但在管理员模式下可以读取。 SIC还提供三对32位中断控制和状态寄存器，支持对事件 处理进行进一步控制。每个寄存器都包含与各个外设中断 事件(如第7页的表3所示)对应的位。 • SIC中断屏蔽寄存器(SIC_IMASKx) — 控制各种外设中断 事件的屏蔽和解除屏蔽。当这些寄存器中的某位置1 时，相应的外设事件解除屏蔽，置位时将由系统处理。 当这些寄存器中的某位清0时，相应的外设事件被屏 蔽，防止处理器处理该事件。 | Page 8 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 • SIC中断状态寄存器(SIC_ISRx) — 多个外设可以映射到 同一个事件，软件可以利用这些寄存器确定哪个外设事 件源触发了中断。位置1表示相应的外设置位中断，位 清0表示相应的外设未置位中断。 • SIC中断唤醒使能寄存器(SIC_IWRx) — 使能这些寄存器 中的相应位之后，当产生相应的事件时，如果内核处于 空闲状态或休眠模式，则对应的外设会唤醒处理器。更 多信息请参阅第14页的动态功耗管理。 由于多个中断源可以映射到同一个通用中断，因此在中断 处理之前或过程中，对于此中断输入上已检测到的一个中 断事件，可能会同时出现多个脉冲置位。SIC监视IPEND 寄存器内容并做出中断应答。 检测到中断上升沿时(检测需要2个内核时钟周期)，相应的 ILAT寄存器位就会置1。相应的IPEND寄存器位置1时，该 位清0。IPEND位表示事件已进入处理器流水线。此时， CEC识别对应事件输入上的下一个上升沿事件并给它排 队。从通用中断的上升沿跃迁到IPEND输出置位的最短延 迟为3个内核时钟周期；根据处理器内部的活动及其状态 的不同，该延迟时间可能长得多。 DMA控制器 处理器DMA控制器支持许多DMA类型，举例如下： • 完成时停止的单通道线性缓冲器。 • 每当缓冲器全满或部分充满时便中断的循环、自动刷新 式缓冲器。 • 使用描述符链表的一维或二维DMA。 • 使用描述符阵列的二维DMA，在同一页内仅指定基础 DMA地址。 除了专用外设DMA通道之外，还有两个存储器DMA通 道，用来在处理器系统的各种存储器之间传输数据。它支 持在任意存储器之间进行数据块传输，包括外部 SDRAM、ROM、SRAM和闪存，只需极少的处理器干预。 存储器DMA传输可以通过一种非常灵活的基于描述符的方 法加以控制，或者通过一种基于寄存器的标准自动缓冲机 制加以控制。 与外部总线接口单元(EBIU)一起使用时，处理器还可以通 过两个外部DMA请求引脚提供外部DMA控制器功能。当 外部FIFO和高带宽通信外设(如USB 2.0)需要高速接口时， 可以使用这一功能，通过它可以控制存储器DMA的数据传 输次数。每个边沿的传输次数是可编程的。可以对该特性 进行编程，使存储器DMA在外部总线上的优先级高于内核。 处理器具有多个独立的DMA通道，支持自动数据传输，处 理器内核的开销极小。DMA传输可以在处理器的内部存储 器与任何支持DMA的外设之间进行。此外，DMA传输也 可以在任何支持DMA的外设与连接到外部存储器接口的外 部设备之间进行，包括SDRAM控制器和异步存储器控制 器。支持DMA的外设包括以太网MAC、NFC、HOSTDP、 USB、SPORT、SPI端口、UART和PPI。每个支持DMA的 外设至少有一个专用DMA通道。 主机DMA端口 处理器的DMA控制器支持一维(1D)和二维(2D)DMA传输。 DMA传输初始化可以从寄存器或称为描述符模块的参数集 实现。 • • • • • • • 二维DMA能力支持最大64K单元乘64K单元的任意大小行 和列，以及最大±32K单元的任意行和列步长。此外，列步 长可以小于行步长，从而实现交错数据流，这一特性在可 以即时解交错数据的视频应用中特别有用。 利用主机端口接口，外部主机可以作为DMA主机来将数据 输入输出器件。主机控制处理，Blackfin处理器是DMA从机。 主机端口通过PAB接口使能。一旦使能，DMA便由外部主 机控制，它可以利用DMA发送/接收数据到任何有效的内 部或外部存储器位置。 主机端口接口控制器具有以下特性： 允许外部主机配置DMA读/写数据传输和读取端口状态。 对外部接口使用异步存储器协议。 通过8/16位外部数据接口连接主机。 半双工操作。 从小到大/从大到小顺序数据传输。 应答模式支持对主机处理进行流程控制。 中断模式保证突发FIFO深度主机处理。 实时时钟 实时时钟(RTC)提供鲁棒的数字计时功能，包括当前时间、跑 表和报警。RTC由Blackfin处理器外部的一个32.768 kHz晶 振提供时钟信号。RTC引脚RTXI和RTXO与外部器件的连 接如图4所示。 Rev. C | Page 9 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 如果配置为产生硬件复位，看门狗定时器将同时复位内核 和处理器外设。复位后，软件可以查询看门狗定时器控制 寄存器的状态位，确定看门狗是否为硬件复位源。 RTXO RTXI R1 X1 C1 该定时器由系统时钟(SCLK)提供时钟，最大频率为fSCLK。 C2 定时器 处理器有9个通用可编程定时器单元。8个定时器具有外部 引脚，可以将其配置为脉宽调制器(PWM)、定时器输出、 定时器的时钟输入或用于测量脉宽和外部事件周期的机 制。这些定时器可以与多个其它相关PF引脚的外部时钟输 入、PPI_CLK输入引脚的外部时钟输入或内部SCLK同步。 SUGGESTED COMPONENTS: X1 = ECLIPTEK EC38J (THROUGH-HOLE PACKAGE) OR EPSON MC405 12 pF LOAD (SURFACE-MOUNT PACKAGE) C1 = 22 pF C2 = 22 pF R1 = 10 M NOTE: C1 AND C2 ARE SPECIFIC TO CRYSTAL SPECIFIED FOR X1. CONTACT CRYSTAL MANUFACTURER FOR DETAILS. C1 AND C2 SPECIFICATIONS ASSUME BOARD TRACE CAPACITANCE OF 3 pF. 图4. RTC的外部器件 RTC外设具有专用电源引脚，当处理器的其余部分进入低 功耗状态时，它仍然能保持上电和计时。RTC提供多种可 编程的中断选项，包括：每秒、每分钟、每小时或每天中 断；可编程跑表倒计时中断；以及在设定的报警时间中断。 32.768 kHz输入时钟频率由一个预分频器分频为1 Hz信号。 计时器的计数器功能包括四个计数器：60秒计数器、60分 钟计数器、24小时计数器和32768天计数器。 报警功能使能后，当计时器的输出与报警控制寄存器中的 编程值一致时，就会产生一个中断。报警有两种：一种是 针对一天的某个时间，另一种是针对某一天的某个时间。 这些定时器可以与两个UART一起使用，测量数据流的脉 冲宽度，为相应的串行通道提供软件自动波特率检测功能。 这些定时器可以产生处理器内核中断，提供用于与系统时 钟或外部信号计数同步的周期性事件。 除了8个通用可编程定时器之外，还提供了第9个定时器。 这个额外的定时器由处理器内部时钟提供时钟信号，通常 用作系统周期时钟来产生操作系统周期性中断。 增/减计数器和滚轮接口 处理器提供一个32位升/降计数器，它可以检测通常由工业 驱动器或手动拇指滚轮发出的2位正交或二进制码。该计 数器还能在通用增减计数模式下工作，计数方向由电平敏 感型输入引脚或两个边沿检测器控制。 跑表功能从一个编程值开始倒计时，其分辨率为1秒。跑 表使能后，当计数器下溢时，就会产生一个中断。 第三个输入可以提供灵活的零标记支持，或者也可以用于 输入拇指滚轮的按钮信号。所有三个引脚都具有可编程去 抖电路。 像其它外设一样，RTC也可以通过产生任何RTC唤醒事件 把处理器从休眠状态唤醒。此外，RTC唤醒事件可以将处 理器从深度休眠模式唤醒，或者使其从休眠状态过渡到其 它状态。 转送到定时器单元的一个内部信号可以使能一个定时器来 测量计数事件之间的时间间隔。边界寄存器支持自动调零 操作，或者在超过可编程的计数值时通过中断发出简单的 系统警告。 看门狗定时器 串行端口 处理器包括一个32位定时器，可以利用它来实现软件看门 狗功能。软件看门狗可以提高系统可用性，如果定时器在 软件复位之前超时，它将通过产生硬件复位、不可屏蔽的 中断(NMI)或通用中断，迫使处理器进入已知状态。编程 人员初始化计时器的计数值，使能适当的中断，然后使能 定时器。此后，在计数器从编程值计数到0之前，软件必 须重新加载计数器。这样在软件(正常情况下会复位定时 器)由于外部噪声条件或软件错误而停止运行时，可以防止 系统一直处于未知状态。 处理器集成两个双通道同步串口(SPORT1和SPORT0)，用 于串行和多处理器通信。SPORT支持下列特性： Rev. C • 支持I2S的操作。 | Page 10 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 • 双向操作 — 每个SPORT有两组独立的发送和接收引 脚，支持8通道的I2S立体声音频。 • 缓冲(8位深)发送和接收端口 — 每个端口有一个数据寄 存器用于与其它处理器部件进行数据字传输，并有一个 移位寄存器用于将数据移入移出数据寄存器。 • 时钟 — 各发送和接收端口可以使用外部串行时钟或自 行产生时钟，频率范围(fSCLK/131,070) Hz至(fSCLK/2) Hz。 • 字长 – 各SPORT支持3到32位的串行数据字，以MSB或 LSB优先方式传输。 • 帧传输 — 各发送和接收端口运行时，各数据字可以使 用或不使用帧同步信号。帧同步信号可以在内部或外部 产生，可以是高电平有效或低电平有效，可以使用两个 脉冲宽带中的任一个，可以是早或晚帧同步。 • 硬件压扩 — 各SPORT可以根据ITU建议G.711执行A律或 μ律压缩和扩展。压扩可以通过SPORT的发送和/或接收 通道选择，无额外延迟。 • 单周期开销的DMA操作 — 各SPORT可以自动接收和发 送多个缓冲器的存储器数据。处理器可以将SPORT与存 储器之间的DMA传输序列链接起来。 • 中断 — 完成数据字的传输时，或者通过DMA传输整个 数据缓冲器或多个缓冲器之后，各发送和接收端口产生 一个中断。 • 多通道能力 — 各SPORT支持1024通道窗口中的128通道， 兼容H.100、H.110、MVIP-90和HMVIP标准。 串行外设接口(SPI)端口 处理器具有一个SPI兼容型端口，可以与多个SPI兼容型器 件通信。 SPI接口使用三个引脚传输数据：两个数据引脚(主机输出/ 从机输入-MOSI和主机输入/从机输出-MISO)和一个时钟引 脚(串行时钟–SCK)。其它SPI器件利用一个SPI片选输入引 脚(SPISS)选择处理器，处理器利用7个SPI片选输出引脚 (SPISEL7–1)选择其它SPI器件。SPI选择引脚是重新配置的 通用I/O引脚。利用这些引脚，SPI端口提供一个全双工、 同步串行接口，支持主机/从机模式和多主机环境。 SPI端口的波特率和时钟相位/极性是可编程的，而且它集 成了一个DMA通道，支持发送或接收数据流。在任何给定 的时间，SPI的DMA通道只能支持单向访问。 Rev. C SPI端口的时钟速率计算如下： f SCLK SPI Clock Rate = ----------------------------------2 × SPI_BAUD 其中，16位SPI_BAUD寄存器包含2到65535的值。 传输期间，SPI端口在其两条串行数据线上串行移入移出 数据，从而同时进行发送和接收操作。串行时钟线同步两 条串行数据线上的数据移位和采样。 UART端口 处理器提供2个全双工通用异步接收器/发送器(UART)端 口，它们与PC标准UART完全兼容。每个UART端口提供 一个简化的UART接口用于连接其它外设或主机，支持全 双工、DMA、异步串行数据传输。UART端口支持5到8个 数据位、1或2个停止位以及无、奇或偶校验。每个UART 端口支持两种工作模式： • PIO(编程I/O)——处理器通过写入或读取I/O映射UART 寄存器来发送或接收数据。发送和接收数据均为双缓冲。 • DMA(直接存储器访问)——DMA控制器传输发送和接 收数据。这可以减少存储器数据传输所需的中断数量和 频率。UART具有两个专用DMA通道，一个用于发送， 一个用于接收。由于服务速率相对较低，这些DMA通 道的优先级低于大多数其它DMA通道。 每个UART端口的波特率、串行数据格式、错误代码产生 和状态、中断都是可以编程的： • 支持的比特率为(fSCLK/1,048,576)至(fSCLK/16) bps。 • 支持的数据格式为7到12位/帧。 • 发送和接收操作均可配置为产生可屏蔽的处理器中断。 UART端口的时钟速率计算如下： f SCLK UART Clock Rate = ----------------------------------------------16 × UART_Divisor 其中，16位UART_Divisor来自UART_DLH(最高8位)和 UART_DLL(最低8位)寄存器。 结合通用定时器功能，它支持自动波特率检测。 UART还支持红外数据协会(IrDA®)串行红外物理层链路规 范(SIR)协议。 | Page 11 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 TWI控制器接口 处理器包括一个双线接口(TWI)模块，用于在多个器件之 间进行简单的控制数据交换。TWI兼容广泛使用的I2C®总 线标准。TWI模块能够同时以主机和从机工作，支持7位 寻址和多媒体数据仲裁。TWI接口利用两个引脚传输时钟 (SCL)和数据(SDA)，支持最高速度为400 kb/s的协议。TWI 接口引脚兼容5 V逻辑电平。 此外，TWI模块完全兼容串行相机控制总线(SCCB)功能， 可轻松控制各种CMOS相机传感器。 10/100以太网MAC ADSP-BF526和ADSP-BF527处理器能够通过一个嵌入式快 速以太网媒体访问控制器(MAC)直接连接网络，该MAC支 持10-BaseT (10Mb/s)和100-BaseT (100Mb/s)工作模式。处理 器上的10/100以太网MAC外设完全符合IEEE 802.3-2002标 准，并提供可编程的特性，以便最大程度地减少监管、总 线使用或处理器系统其余部分的消息处理。 下面是一些标准特性： • 支持外部PHY的MII和RMII协议。 • 全双工和半双工模式。 • 数据帧传输和封装：产生和检测前同步码、长度填充 位、FCS。 • 媒体访问管理(半双工模式)：冲突和竞争处理，包括控 制冲突帧重新传输和倒退时序。 • 流程控制(全双工模式)：产生和检测PAUSE帧。 • 站管理：产生MDC/MDIO帧以便读/写PHY寄存器。 • 主动和休眠工作模式的工作范围参见第67页的表58、第 67页的表59。 • 从发送到接收的内部回送。 下面是一些高级特性： • • • • 带驱动的晶振输出到外部PHY，以便支持单晶振系统。 自动计算接收帧IP帧头和IP有效载荷域的校验和。 独立的32位描述符驱动接收和发送DMA通道。 帧状态通过DMA传送到存储器，包括用于在软件中实 现高效缓冲队列管理的帧完成令牌。 • 发送DMA支持MAC包头和有效载荷使用不同的描述 符，以消除缓冲复制操作。 Rev. C • 方便的帧对齐模式支持存储器中14字节MAC包头之后 的接收或发送的IP分组数据的均匀32位对齐。 • 可编程的以太网事件中断支持下列情况的任意组合： • 任意选定的接收或发送帧状态条件。 • PHY中断条件。 • 检测到唤醒帧。 • 任意选定的半满时MAC管理计数器。 • DMA描述符错误。 • 47个MAC管理统计计数器提供可选的读取后清除特性 和可编程的半最大值中断。 • 可编程的接收地址过滤器，包括用于多播和/或单播帧 的64位地址HASH表，以及针对广播、多播、单播、控 制和受损帧的可编程过滤模式。 • 在低功耗休眠模式下，高级电源管理功能支持通过 DMA与外部存储器进行无人值守的接收和发送帧以及 状态的传输。 • 收到魔术包或四个用户可定义唤醒帧过滤器中的任何一 个时，系统从休眠模式唤醒。 • 支持802.3Q标记VLAN帧。 • 可编程的MDC时钟速率和前同步码抑制。 • 在RMII工作模式下，可以将7个未使用的引脚配置为 GPIO引脚以作它用。 端口 由于外设众多，处理器将许多外设信号归类为四个端口： 端口F、端口G、端口H和端口J。多数相关引脚都由多个信 号共享。这些端口担当多路复用器控制功能。 通用I/O (GPIO) 处理器具有48个双向通用I/O(GPIO)引脚，这些引脚分配 到 三 个 独 立 的 GPIO模 块 ： PORTFIO、 PORTGIO和 PORTHIO，它们分别与端口F、端口G和端口H相关。端 口J不提供GPIO功能。每个支持GPIO的引脚通过一个复用 方案与处理器的其它外设共享功能，不过，GPIO功能是 器件上电时的默认状态。GPIO输出和输入驱动器默认禁 用。每个通用端口引脚都可以通过操纵端口控制、状态和 中断寄存器进行控制。 • GPIO方向控制寄存器 – 指定各GPIO引脚的方向：输入 或输出。 • GPIO控制和状态寄存器 – 处理器“写1修改”机制支持通 过单一指令来修改GPIO引脚的任意组合，而不会影响 其它GPIO引脚的电平。提供4个控制寄存器。写入第一 个寄存器可设置引脚值，写入第二个寄存器可将引脚值 清零，写入第三个寄存器可切换引脚值，写入第四个寄 存器可指定引脚值。软件可读取GPIO状态寄存器以查 询引脚的检测状态。 | Page 12 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 • GPIO中断屏蔽寄存器 – 两个GPIO中断屏蔽寄存器允许 各GPIO引脚用作处理器的中断。与用于设置和清除各 引脚值的两个GPIO控制寄存器相似，一个GPIO中断屏 蔽寄存器设置这些位以使能中断功能，另一个GPIO中 断屏蔽寄存器清除这些位以禁用中断功能。定义为输入 的GPIO引脚可以用来产生硬件中断，输出引脚则可以 由软件中断触发。 • GPIO中断敏感性寄存器 – 两个GPIO中断敏感性寄存器 指定各引脚是对电平敏感还是对边沿敏感；如果是对边 沿敏感，则还要指定仅信号的上升沿有意义还是上升沿 和下降沿均有意义。一个寄存器选择敏感性的类型，另 一个寄存器选择边沿敏感性的有效边沿。 并行外设接口(PPI) 处理器提供一个并行外设接口(PPI)，它可以直接连接并行 模数和数模转换器、视频编码器和解码器，以及其它通用 外设。PPI由1个专用输入时钟引脚、最多3个帧同步引脚 和最多16个数据引脚组成。输入时钟支持最高为系统时钟 速率一半的并行数据速率，同步信号可以配置为输入或 输出。 PPI支持多种通用和ITU-R 656工作模式。在通用模式下， PPI提供最多16位的半双工、双向数据传输。此外还提供 最多3个帧同步信号。在ITU-R 656模式下，PPI提供8位或10位 视频数据的半双工双向传输。另外还支持对嵌入式行起始 (SOL)和场起始(SOF)前导码数据包进行片内解码。 通用模式描述 PPI的通用模式适合许多不同的数据捕捉和传输应用。PPI 支持下列三种不同的子模式： 1. 输入模式 — 帧同步和数据输入PPI。 2. 帧捕捉模式 — 帧同步从PPI输出，但输入数据。 3. 输出模式 — 帧同步和数据从PPI输出。 帧捕捉模式 在帧捕捉模式下，视频源可以用作从机(例如：用于帧捕 捉)。ADSP-BF52x处理器控制读取视频源的时间。PPI_FS1 为HSYNC输出，PPI_FS2为VSYNC输出。 输出模式 输出模式用于传输视频或其它数据，最多支持3个输出帧 同步。一般而言，单帧同步适合数据转换器应用，双帧或 三帧同步则可用于以硬件信号发送视频。 ITU-R 656模式描述 PPI的ITU-R 656模式适合许多不同的视频捕捉、处理和传 输应用。PPI支持下列三种不同的子模式： 1. 仅有效视频模式 2. 仅垂直消隐模式 3. 全域模式 有效视频模式 当只需要一个场的有效视频部分，而不需要任何消隐间隔 时，应使用仅有效视频模式。PPI不读入有效视频结束 (EAV)与有效视频开始(SAV)前同步码之间的任何数据，也 不读入垂直消隐间隔期间存在的数据。这种模式下，控制 字节序列不存储到存储器，而是由PPI过滤。与场起始1同 步后，PPI会忽略输入的样本，直到看见SAV码。用户指定 每帧的有效视频行数(PPI_COUNT寄存器)。 垂直消隐间隔模式 这种模式下，PPI仅传输垂直消隐间隔(VBI)数据。 输入模式 输入模式旨在用于ADC应用，以及通过硬件信号进行视频 通信。PPI_FS1的最简单形式是一个外部帧同步输入，用 Rev. C 于控制数据读取的时间。PPI_DELAY MMR在此帧同步的 接收与数据 读取的开始之 间提供一个 延迟 (PPI_CLK周 期)。输入数据样本数由用户设置，通过PPI_COUNT寄存 器的内容确定。PPI支持8位及10到16位数据，位数可通过 PPI_CONTROL寄存器设置。 全域模式 这种模式下，通过PPI读入整个输入位流，包括有效视 频、控制前同步码序列和水平/垂直消隐间隔中可能嵌入的 辅助数据。与场1同步后，数据传输立即开始。数据通过8 个DMA引擎输入输出同步通道，这些DMA引擎自治工 作，不需要处理器内核干预。 | Page 13 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 USB OTG两用器件控制器 表4总结了各种模式的电源设置。 USB OTG两用器件控制器(USBDRC)为手机、数码相机和 MP3播放器等消费移动设备提供低成本连接解决方案，允 许这些设备利用点到点USB连接传输数据，而无需PC主机。 USBDRC模块既可在传统USB外设模式下工作，也可在 USB 2.0规范补充标准OTG提出的主机模式下工作。主机模 式下，USB模块支持高速(480 Mbps)、全速(12 Mbps)和低速 (1.5 Mbps)传输。“仅外设”模式支持高速和全速传输速率。 USB时钟(USB_XI)通过专用外部晶体或晶振提供。相关时 序要求参见第59页的“通用串行总线(USB)OTG—接收和发 送时序”。如果利用晶振提供USB时钟，应使用并行谐振、 基频模式、微处理器级晶振。 USB OTG两用器件控制器包括一个带可编程乘法器的锁相 环，用以产生USB所需的内部时钟频率。乘法器值应根据 USB_XI频率编程，以便实现USB高速工作所需的480 MHz内 部时钟。例如，如果USB_XI晶体频率为24 MHz，则USB_ PLLOSC_CTRL寄存器应将乘法器值设置为20，从而产生 480 MHz内部时钟。 Lockbox安全技术确保代码安全 Lockbox™安全技术是一种由硬件和软件结合而成的安全系 统，能够为客户提供灵活、丰富的代码安全功能。主要特 性包括： • • • • OTP存储器 唯一的芯片ID 代码身份验证 安全工作模式 表4. 电源设置 模式/状态 全开 有效 休眠 深度睡眠 休眠 PLL 使能 使能/禁用 使能 禁用 禁用 PLL旁路 否 是 — — — 内核时钟 系统时钟 内核 电源 (CCLK) (SCLK) 使能 使能 禁用 禁用 禁用 使能 使能 使能 禁用 禁用 开 开 开 开 开 全开工作模式—最高性能 在全开模式下，PLL使能且未被旁路，能够以最高频率工 作。这是上电默认执行状态，可以实现最高性能。处理器 内核和所有使能的外设以全速工作。 有效工作模式—中等动态省电 在有效模式下，PLL使能但被旁路。由于PLL被旁路，因此 处理器的内核时钟(CCLK)和系统时钟(SCLK)以输入时钟 (CLKIN)频率运行。对于适当配置的L1存储器，可以执行 DMA访问。 在有效模式下，可以通过将PLL控制寄存器的PLL_OFF位 置1来禁用PLL的控制输入。此寄存器可以利用片内ROM 调用的bfrom_SysControl()中的用户调用例程来访问。如果 禁用，则在转换到全开或休眠模式之前，必须重新使能 PLL控制输入。 有关PLL控制的更多信息，参见“ADSP-BF52x Blackfin处理 器硬件参考”中的“动态电源管理”部分。 该安全方案基于利用标准算法对数字签名进行身份验证的 概念，提供一个安全的处理环境来执行代码和保护资产。 参见第21页的Lockbox安全技术免责声明。 动态电源管理 处理器提供五种工作模式，各种模式具有不同的性能/功耗 特征。此外，利用动态电源管理提供的控制功能，可以动 态改变处理器内核电源电压，从而进一步降低功耗。当内 核电源电压配置为0 V时，处理器进入休眠状态。控制各处 理器外设的时钟也可以降低功耗。 休眠工作模式—高度动态省电 休眠模式通过禁用处理器内核的时钟(CCLK)来降低动态功 耗，但PLL和系统时钟(SCLK)仍然正常工作。通常而言， 外部事件或RTC活动可唤醒处理器。在休眠模式下，置位 唤醒(通过SIC_IWRx寄存器使能)会导致处理器检测PLL控 制寄存器(PLL_CTL) BYPASS位的值。如果BYPASS禁用， 则处理器转换到全开模式。如果BYPASS使能，则处理器 转换到有效模式。 休眠模式不支持对L1存储器进行系统DMA访问。 深度睡眠工作模式—最大动态省电 深度休眠模式通过禁用处理器内核的时钟(CCLK)和所有同 步外设的时钟(SCLK)来最大程度地降低动态功耗。异步外 设(如RTC等)仍然可以运行，但不能访问内部资源或外部 存储器。要退出这种省电模式，必须置位复位中断 (RESET)，或者通过RTC产生的异步中断退出。在深度休 眠模式下，RTC异步中断会使处理器转换到有效模式，置 位RESET则会使处理器转换到全速运行模式。 Rev. C | Page 14 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 冬眠状态—最大静态省电 冬眠模式通过禁用处理器内核(CCLK)和所有同步外设 (SCLK)的电压和时钟来最大程度地降低静态功耗。利用 bfrom_SysControl()函数将b#00写入VR_CTL寄存器的FREQ 位 ， 可 以 关 闭 处 理 器 的 内 部 稳 压 器 (仅 限 ADSP-BF523/ ADSP-BF525/ADSP-BF527)。 此 设 置 将 内 部 电 源 电 压 (VDDINT)设为0 V，从而实现最低的静态功耗。断电之前，如 果要保存处理器状态，必须将任何内部存储的关键信息(如 存储器内容、寄存器内容和其它信息)写入非易失性存储 器 。 将 b#00写 入 FREQ位 也 会 使 EXT_WAKE0和 EXT_WAKE1变为低电平，这可以用来指示外部电压调节 器关断。 由于该模式下仍能提供VDDEXT和VDDMEM，因此所有外部引 脚均处于三态，除非另有规定。这样，其它可能连接到处 理器的器件仍然可以带电，但不消耗无谓的电流。 以太网或USB模块可以唤醒内部稳压器(仅限ADSP-BF525 和ADSP-BF527)，或利用EXT_WAKE0/EXT_WAKE1唤醒 外部稳压器。如果PG15没有作为PHYINT信号连接到外部 PHY器件，则可以通过任何其它器件将其拉低，以唤醒处 理器。实时时钟唤醒事件或置位RESET引脚也可以唤醒处 理器。所有冬眠唤醒事件都会启动硬件复位流程。个别源 通过VR_CTL寄存器使能。EXT_WAKEx信号用于指示唤醒 事件发生与否。 在冬眠期间，只要存在VDDEXT，VR_CTL寄存器就会保持其 状态不变，但所有其它内部寄存器和存储器都会丧失内 容 。 状 态 变 量 可 以 保 存 在 外 部 SRAM或 SDRAM中 。 VR_CTL寄存器的SCKELOW位控制SDRAM是否以自刷新 模式工作；在这种模式下，当处理器进入冬眠状态以及随 后经历复位序列时，SDRAM仍能保存其内容。 省电功能 如表5所示，处理器支持6个不同的电源域，以便在符合工 业标准和惯例的同时提供最大的灵活性。通过将处理器的 内部逻辑与RTC和其它I/O隔离并划入其自己的电源域，处 理器便可以利用动态电源管理，而不会影响RTC或其它I/O Rev. C 器件。各种电源域没有时序控制要求，但所有电源域都必 须按照处理器“工作条件”中的相应技术规格表来通电，即 使不使用某一特性/外设。 表5. 电源域 电源域 VDD范围 所有内部逻辑，RTC、存储器、USB、OTP除外 RTC内部逻辑和晶振I/O 存储器逻辑 USB PHY逻辑 OTP逻辑 所有其它I/O VDDINT VDDRTC VDDMEM VDDUSB VDDOTP VDDEXT 处理器的动态电源管理功能可以动态控制处理器的输入电 压(VDDINT)和时钟频率(fCCLK)。 处理器的功耗在很大程度上与其时钟频率和工作电压的平 方成比例。例如，时钟频率降低25%将导致动态功耗降低 25%，而工作电压降低25%则会使动态功耗降低40%以上。 此外，这些省电方式是可以叠加的，如果时钟频率和电源 电压均降低，功耗将显著降低，如下式所示。 公式中的变量含义如下： fCCLKNOM表示标称内核时钟频率 fCCLKRED表示降低后的内核时钟频率 VDDINTNOM表示标称内部电源电压 VDDINTRED表示降低后的内部电源电压 TNOM表示以fCCLKNOM工作的时间 TRED表示以fCCLKRED工作的时间 | Page 15 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 ADSP-BF523/ADSP-BF525/ADSP-BF527电压调节 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器内置片内稳 压器，可以从外部电源产生处理器内核电压。图5显示了 完整电源管理系统所需的典型外部元件。 2.25V TO 3.6V INPUT VOLTAGE RANGE VDDEXT (LOW-INDUCTANCE) SET OF DECOUPLING CAPACITORS ADSP-BF522/ADSP-BF524/ADSP-BF526电压调节 VDDEXT + 100µF 100µF 10µH 100nF + VDDINT + FDS9431A 10µ F LOW ESR SHORT AND LOWINDUCTANCE WIRE “电源良好”。退出休眠模式或更改电平时，建议使用“软启 动”特性来降低浪涌电流和VDDINT电压过冲。电源良好(PG) 输入信号可以让处理器在内部电压达到指定电平后才启 动。这样，休眠后可以检测外部调节器的启动时间。关于 软 启 动 和 电 源 良 好 功 能 的 详 细 说 明 ， 请 参 阅 《 ADSPBF52x Blackfin处理器硬件参考》。 ZHCS1000 SS/PG 100µF VROUT EXT_WAKE1 SEE H/W REFERENCE, SYSTEM DESIGN CHAPTER, TO DETERMINE VALUE VRSEL GND NOTE: DESIGNER SHOULD MINIMIZE TRACE LENGTH TO FDS9431A. 图5. ADSP-BF523/ADSP-BF525/ADSP-BF527稳压器电路 稳压器控制内部逻辑电平，可以通过稳压器控制寄存器 (VR_CTL)以50 mV的增量编程。此寄存器可以利用片内ROM 中的bfrom_SysControl()函数访问。为了降低待机功耗，可 以设置内部稳压器关断处理器内核的电源，但保留I/O电 源。在休眠状态下，仍可以施加所有外部电源(VDDEXT、 VDDMEM、VDDUSB、VDDOTP)，无需外部缓冲器。为实现正常 休眠操作，所有时候都必须提供VDDRTC。通过RTC唤醒、 USB唤醒、以太网唤醒，或通过置位RESET引脚，可以使 稳压器从关断状态下激活，然后启动引导序列。用户也可 以酌情禁用和旁路该稳压器。 稳压器有两种模式，通过VRSEL引脚设置：对外部FET的正 常脉宽控制和外部电源模式，后者在休眠期间可指示外部 稳压器关断。设置VRSEL为VDDEXT时，使用外部稳压器；设 置VR SEL 为GND时，使用内部稳压器。在外部模式下， VROUT成为EXT_WAKE1。如果使用内部稳压器，则在休眠 状态下，EXT_WAKE0可以控制系统中的其它电源。两个 信号均为上电用高电平有效信号，可以直接连接到许多常 用调节器的低电平有效关断输入。SS/PG(软启动/电源良 好)的模式也会根据 VRSEL的状态而改变。使用内部稳压器 时，SS/PG引脚为“软启动”；使用外部稳压器时，该引脚为 Rev. C ADSP-BF522/ADSP-BF524/ADSP-BF526处理器需要一个外 部电压调节器来为V DDINT 电源域供电。为了降低待机功 耗，可以通过EXT_WAKE0或EXT_WAKE1指示外部电压 调节器关断处理器内核的电源。这些信号完全相同，是上 电用高电平有效信号，可以直接连接到许多常用调节器的 低电平有效关断输入。在休眠状态下，仍可以施加所有外 部电源(VDDEXT、VDDMEM、VDDUSB、VDDOTP)，无需外部缓冲 器。为实现正常休眠操作，所有时候都必须提供VDDRTC。 通 过 RTC唤 醒 、 USB唤 醒 、 以 太 网 唤 醒 ， 或 通 过 置 位 RESET引脚，可以使外部稳压器从关断状态下激活，然后 启动引导流程。EXT_WAKE0或EXT_WAKE1指示外部稳 压器唤醒。电源良好(PG)输入信号可以让处理器在内部电 压达到指定电平后才启动。这样，休眠后可以检测外部调 节器的启动时间。关于电源良好功能的详细说明，请参 阅《ADSP-BF52x Blackfin处理器硬件参考》。 时钟信号 处理器的时钟可以来自外部晶振、正弦波输入或源于外部 时钟振荡器的缓冲整形时钟。 如果使用外部时钟，它应为TTL兼容信号，而且在正常工 作期间不得暂停、改变或以低于额定频率的频率工作。此 信 号 连 接 到 处 理 器 的 CLKIN引 脚 。 使 用 外 部 时 钟 时 ， XTAL引脚必须悬空。 此外，由于处理器含有片内振荡器电路，因此也可以使用 外部晶振。欲以基频工作，请使用图6所示的电路。一个 并行谐振、基频、微处理器级晶振连接在CLKIN和XTAL 引脚上。CLKIN引脚与XTAL引脚之间的片内电阻在500 kΩ 范围内。通常情况下，建议不要使用其它并联电阻。图6 所示的两个电容和串联电阻用于精调正弦频率输入的相位 和幅度。 图6所示的电容和电阻值仅为典型值。电容值取决于晶振 制造商的负载电容建议和PCB物理布局。电阻值取决于晶 振制造商规定的驱动电平。用户应在整个温度范围内细致 考察多个器件，验证所用的元件值是否合适。 | Page 16 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 最大指令速率规定的频率工作。CLKOUT引脚将SCLK频率 告知芯片外部。它属于SDRAM接口，但在其它时序规格 中它也能用作参考信号。它默认有效，可以通过 EBIU_SDGCTL和EBIU_AMGCTL寄存器禁用。 BLACKFIN CLKOUT TO PLL CIRCUITRY EN CLKBUF “FINE” ADJUSTMENT REQUIRES PLL SEQUENCING 560 “COARSE” ADJUSTMENT ON-THE-FLY EN XTAL CLKIN 330 * 18 pF * FOR OVERTONE OPERATION ONLY: CLKIN PLL 5 to 64 图6. 外部晶振连接 针对25 MHz以上的频率，可以使用三次谐波晶体振荡器。 此时需要修改图6所示电路，增加一个调谐电感电路，确 保晶振仅在第三泛音工作。第三泛音工作的设计程序详见 应用笔记(EE-168)：“三次谐波晶体振荡器用于ADSP-218x DSP”(请在ADI公司网站www.analog.com上搜索“EE-168”)。 CLKBUF引脚为输出引脚，它是输入时钟的缓冲版本。该 引脚在以太网应用中特别有用，可以减少系统所需时钟源 的数量。在此类应用中，可以将一个25 MHz或50 MHz晶 振直接施加于处理器。然后，CLKBUF的25 MHz或50 MHz 输出可以连接到外部以太网MII或RMII PHY器件。如果 CLKIN不使用晶振，而是使用外部振荡器，则CLKBUF将 不具有某些器件要求的40/60占空比。CLKBUF输出默认有 效，可以利用VR_CTL寄存器予以禁用以便省电。 Blackfin内核以不同于片内外设的时钟速率运行。如图7所示， 内 核 时 钟 (CCLK)和 系 统 外 设 时 钟 (SCLK)从 输 入 时 钟 (CLKIN)信号产生。片内PLL能够将CLKIN信号乘以一个可 编程的乘法系数(以VCO额定最小和最大频率为限)。默认 乘法系数可以通过软件指令序列更改。此序列由片内ROM 中的bfrom_SysControl()函数管理。 利用片内ROM中的bfrom_SysControl()函数可以随时更改 CCLK和SCLK频率。最大容许的CCLK和SCLK速率取决于 所施加的电压VDDINT、VDDEXT和VDDMEM，VCO始终能以器件 Rev. C CCLK ÷ 1 to 15 SCLK VCO 18 pF * NOTE: VALUES MARKED WITH * MUST BE CUSTOMIZED, DEPENDING ON THE CRYSTAL AND LAYOUT. PLEASE ANALYZE CAREFULLY. FOR FREQUENCIES ABOVE 33 MHz, THE SUGGESTED CAPACITOR VALUE OF 18 pF SHOULD BE TREATED AS A MAXIMUM, AND THE SUGGESTED RESISTOR VALUE SHOULD BE REDUCED TO 0 . ÷ 1, 2, 4, 8 SCLK CCLK 图7. 频率更改方法 所有片内外设都由系统时钟(SCLK)提供时钟信号。系统时 钟频率可通过PLL_DIV寄存器的SSEL3–0位进行编程。写 入SSEL域的值定义PLL输出(VCO)与系统时钟之间的分频比。 SCLK分频值范围为1到15。表6给出了典型的系统时钟比。 注意，所选的分频比必须能使系统时钟频率不高于其最大 fSCLK。利用片内ROM中的bfrom_SysControl()函数将适当的 值写入PLL分频寄存器(PLL_DIV)，可以动态改变SSEL值， 而不会有任何PLL锁定延迟 表6. 系统时钟比示例 信号名称 SSEL3–0 0001 0110 1010 分频比VCO/ SCLK 1:1 6:1 10:1 VCO 100 300 500 频率比示例(MHz) SCLK 100 50 50 内 核 时 钟 (CCLK)频 率 也 可 以 通 过 PLL_DIV寄 存 器 的 CSEL1–0位动态改变。支持的CCLK分频比为1、2、4和8， 如表7所示。这种可编程内核时钟能力可以用来快速更改 内核频率。 表7. 内核时钟比 信号名称 CSEL1–0 00 01 10 11 | Page 17 of 88 | March 2012 分频比VCO/ CCLK 1:1 2:1 4:1 8:1 VCO 300 300 500 200 频率比示例(MHz) CCLK 300 150 125 25 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 CCLK最大频率不仅取决于器件的最大指令速率(见第87页)， 还取决于所施加的VDDINT电压，详情参见表12和表15。最 大 系 统 时 钟 速 率 (SCLK)取 决 于 芯 片 封 装 和 所 施 加 的 VDDINT、VDDEXT、VDDMEM电压(参见表14和表17)。 根 据 表 头 所 含 的 指 令 ， 引 导 内 核 执 行 8位 或 16位 引 导，或在表头所提供的地址处启动程序执行。默认情况 下，所有配置都针对最慢的器件进行设置(3周期保持时 间、15周期读写访问时间、4周期建立时间)。 引导模式 ARDY默认禁用，但可以通过OTP编程使能。类似地， 所有接口行为和时序都可以通过OTP编程自定义，包括 启动突发工作模式或页工作模式。这种模式下，所有异 步接口信号都在端口复用级使能。 复位后，处理器可以通过多种机制(如表8所列)自动加载内 部和外部存储器。引导模式由四个专用BMODE输入引脚 决定。引导模式分为两类。在主机引导模式下，处理器主 动从并行或串行存储器加载数据。在从机引导模式下，处 理器接收来自外部主机的数据。 表8所列的引导模式提供了多种机制，在复位后自动加载 处理器的内部和外部存储器。默认情况下，所有引导模式 都使用最慢的有意义配置设置。默认设置可以在引导时通 过初始化代码功能或在引导前通过适当的OTP编程进行更 改。复位配置寄存器的BMODE引脚(在上电复位和软件启 动的复位期间采样)实现表8所示的模式。 表8. 引导模式 BMODE3–0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 描述 空闲 – 无引导 从8位或16位外部闪存引导 从16位异步FIFO引导 从串行SPI存储器(EEPROM或闪存)引导 从SPI主机引导 从串行TWI存储器(EEPROM/闪存)引导 从TWI主机引导 从UART0主机引导 从UART1主机引导 保留 从SDRM引导 从OTP存储器引导 通过NFC从8位NAND闪存引导， 利用PORTF数据引脚 通过NFC从8位NAND闪存引导， 利用PORTH数据引脚 从16位主机DMA引导 从8位主机DMA引导 处理器向存储器提交连续读取命令，从内部地址0x0000 开始，并开始将数据输入处理器。TWI存储器应符合 “Philips I2C®总线规范”2.1版，并且能自动递增其内部地 址计数器，以便顺序读取存储器的内容。默认情况下， PRESCALE值为0xA，TWI_CLKDIV值为0x0811。除非 被OTP设置更改，I2C存储器使用两个地址字节。开发 工具确保将引导到存储器中的数据(Blackfin内核无法访 问)写入到中间存储位置，然后通过存储器DMA复制到 最终目的位置。 • 空闲/无引导模式(BMODE = 0x0)：这种模式下，处理器 进入空闲状态。空闲引导模式有助于从无效工作模式恢 复，例如当OTP存储器配置不当时。 • 从8位或16位外部闪存(BMODE = 0x1)引导：这种模式下， 引导内核从地址0x2000 0000加载第一个模块表头，并且 Rev. C • 从16位异步FIFO引导(BMODE = 0x2)：这种模式下，引 导内核从地址0x2030 0000开始引导。引导内核要从FIFO 读取的每一个16位字，都必须通过在DMAR1引脚上施 加一个低电平脉冲进行请求。 • 从串行SPI存储器、EEPROM或闪存引导(BMODE = 0x3)： 支持8位、16位、24位或32位可寻址器件。处理器利用 PG1 GPIO引脚选择单个SPI EEPROM/闪存器件，然后提 交一个读取命令和连续的地址字节(0x00)，直至检测到 有效的8位、16位、24位或32位可寻址器件。SPISEL1和 MISO引脚需要上拉电阻。默认情况下，将值0x85写入 SPI_BAUD寄存器。 • 从SPI主机器件引导(BMODE = 0x4)：处理器以SPI从机 模式工作，配置为接收来自SPI主机代理的LDR文件字 节。每传输一个字节之前，主机都必须查询HWAIT信 号。SPISS输入需要上拉电阻。串行时钟(SCK)上使用一 个下拉电阻可以改善信号质量和引导的鲁棒性。 • 从串行TWI存储器、EEPROM/闪存引导(BMODE = 0x5)： 处理器在主机模式工作，并利用唯一ID 0xA0选择连接 到TWI的TWI从机。 • 从TWI主机引导(BMODE = 0x6)：TWI主机选择唯一ID 为0x5F的从机。 处理器应答后，主机下载引导流。TWI主机代理应符合 “Philips I2C总线规范”2.1版。从单一TWI引导多个处理器 时，可以使用I2C多路复用器，一次选择一个处理器。 | Page 18 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 • 从端口G上的UART0主机引导(BMODE = 0x7)：利用自 动波特率握手序列从主机下载一个经引导流格式化的程 序。主机在UART时钟能力范围内选择一个比特率。 执行自动波特率检测时，UART需要借助UART0RX引脚 信号的“@”(0x40)字符(8位数据，1个起始位，一个结束 位，无奇偶校验位)来确定比特率。然后，UART通过一 个由4字节(0xBF、UART0_DLL的值、UART0_DLH的 值、0x00)组成的应答消息进行回复。随后主机就能下 载引导流。为了延迟主机动作，Blackfin处理器向主机 发送一个引导主机等待(HWAIT)信号。因此，在传输每 个字节之前，主机必须监控HWAIT信号。 • 从端口F上的UART1主机引导(BMODE = 0x8)。除了使用 UART1以外，其它方面与BMODE = 0x7相同。 • 从SDRAM引导(BMODE = 0xA)：这是一种暖引导情况， 引导内核从地址0x0000 0010开始引导。SDRAM需要包含 有效的引导流，SDRAM控制器必须通过OTP设置进行 配置。 • 从OTP存储器引导(BMODE = 0xB)：它提供一种独立引 导方法。引导流从片内OTP存储器加载。默认情况下， 引导流从OTP页0x40开始，可以占用页0xDF以下的所有 公共OTP存储空间，共计2560字节。由于开始页是可编 程的，因此引导流最大可以扩展到3072字节。 • 从8位外部NAND闪存引导(BMODE = 0xC和BMODE = 0xD)：这种模式下会自动检测NAND闪存器件。 BMODE = 0xC，处理器将PORTF GPIO引脚PF7:0配置为 NAND数据引脚，将PORTH引脚PH15:10配置为NAND 控制信号。 BMODE = 0xD，处理器将PORTH GPIO引脚PH7:0配置 为 NAND数 据 引 脚 ， 将 PORTH引 脚 PH15:10配 置 为 NAND控制信号。 为使器件正常工作，ND_CE(PH10)和ND_BUSY(PH13) 信 号 均 需 要 上 拉 电 阻 。 默 认 情 况 下 ， 将 0x0033写 入 NFC_CTL寄存器。引导程序始终从NAND闪存器件的模 块0的字节0开始引导。 NAND闪存引导支持以下特性： —器件自动检测 —差错检测和修正，以实现最高可靠性 —引导流大小无限制 —外设DMA有效传输所有数据(ECC奇偶校验数据除外) —软件可配置的引导模式，引导流可分布于多个模块， 包括坏模块 —软件可配置的引导模式，可从引导流的多个副本 引导，支持处理坏模块和无法修正的错误 —时序可通过OTP存储器配置 Rev. C 小页NAND闪存器件每页必须有512字节，每个模块32 页，备用区域大小为16字节，总线配置为8位。默认情 况下，NAND闪存的所有读取请求都跟随四个地址周 期。如果NAND闪存器件仅需三个地址周期，该器件必 须能够忽略多余的地址周期。 小页NAND闪存器件必须符合下列命令集： —复位： 0xFF —读取下半页： 0x00 —读取上半页： 0x01 —读取备用区域： 0x50 对于大页NAND闪存器件，需读取四字节电子签名以便 配置内核进行引导，从而支持多个大页器件。电子签名 的四个字节必须符合第20页表9中的要求。 对于表9所列的NAND闪存阵列配置(16位器件除外)，只 要它同时符合下面列出的命令集，引导内核就能直接支 持。与小页引导内核不同，对页大小或模块大小无限制。 对于五字节签名的器件，仅读取四个字节。第四个字节 必须满足以上要求。 大页器件必须支持以下命令集： —复位： 0xFF —读取电子签名： 0x90 —读取：0x00、0x30(确认命令) 大页器件不得支持NAND闪存命令0x50或对其做出响 应。这是一个小页NAND闪存命令，用于器件自动检测。 默认情况下，引导内核总是发出无关地址周期；因此， 如果大页器件只需四个周期，它必须能够忽略多余的地 址周期。 • 从16位主机DMA引导(BMODE = 0xE)：这种模式下，主 机DMA端口配置为16位应答模式，采用从小到大顺序 数据格式。不同于其它模式的是，主机负责解释引导 流。它将数据模块逐个写入主机DMA端口。配置每个 模块的DMA设置之前，主机可以轮询HOST_STATUS中 的ALLOW_CONFIG位，或等待由HWAIT信号解释。使 用HWAIT时，主机仍须检查ALLOW_CONFIG至少一 次，然后开始配置主机DMA端口。完成配置后，主机 需要轮询HOST_STATUS中的READY位，然后开始传输 数据。当主机发送HIRQ控制命令时，引导内核向地址 0xFFA0 0000发出CALL指令。主机负责确保将有效代码 置于此地址。0xFFA0 0000处的例程可以是一个简单的初 始化例程，用以配置SDRAM控制器等内部资源，然后 利用RTS指令返回。该例程也可以是最终应用，不再返 回引导内核。 | Page 19 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 • 从8位主机DMA引导(BMODE = 0xF)：这种模式下，主 机DMA端口配置为8位中断模式，采用从小到大顺序数 据格式。不同于其它模式的是，主机负责解释引导流。 它将数据模块逐个写入主机DMA端口。配置每个模块 的DMA设置之前，主机可以轮询HOST_STATUS中的 ALLOW_CONFIG位，或等待由HWAIT信号解释。使用 HWAIT时，主机仍须检查ALLOW_CONFIG至少一次， 然后开始配置主机DMA端口。每次主机可以发送下一 FIFO深 度 (16个 32位 字 )的 信 息 时 ， 主 机 将 接 收 到 HOST_ACK信号提供的中断。当主机发送HIRQ控制命 令时，引导内核向地址0xFFA0 0000发出CALL指令。主 机负责确保将有效代码置于此地址。0xFFA0 0000处的例 程可以是一个简单的初始化例程，用以配置SDRAM控 制器等内部资源，然后利用RTS指令返回。该例程也可 以是最终应用，不再返回引导内核。 表9. 大页器件的第四个字节 参数 值 含义 D1:D0 页大小(不包括备用区域) 00 01 10 11 1KB 2KB 4KB 8KB D2 00 01 8字节/512字节 16字节/512字节 00 01 10 11 64KB 128KB 256KB 512KB 00 01 x8 不支持 位 备用区域大小 D5:D4 块大小(不包括备用区域) D6 总线宽度 D3, D7 不用于配置 指令集描述 Blackfin处理器系列的汇编语言指令集使用代数语法，易于 编码和阅读。指令经过专门调整，构成灵活、密集编码的 指令集，汇编后的最终存储大小非常小。该指令集还提供 功能完整的多功能指令，允许编程人员在一个指令中使用 许多处理器内核资源。该指令集拥有许多常见于微控制器 的特性，编译C和C++源代码时效率极高。此外，该架构 支持用户(算法/应用程序代码)和管理员(O/S内核、器件驱 动、调试器、ISR)工作模式，支持对内核处理器资源进行 多级访问。 汇编语言利用了处理器的独特架构，具有如下优势： • 无缝集成的DSP/MCU特性针对8位和16位操作进行 了优化。 • 改进的多议题加载/存储Harvard架构，每个周期支持 两个16位MAC或四个8位ALU加上两个加载/存储和 两个指针更新。 • 所有寄存器、I/O和存储器都映射到一个统一的4GB 存储器空间，提供简化的编程模型。 • 微控制器特性，如仲裁位和位-域操纵、插入、提取 等；8位、16位和32位数据类型的整数运算；独立的 用户和管理员堆栈指针。 • 代码密度提高，16位和32位指令并存(无模式切换、 无代码分离)。常用指令采用16位编码。 开发工具 有一整套CROSSCORE®软件和硬件开发工具支持处理器， 包括ADI公司仿真器和VisualDSP++®开发环境。支持其它 Blackfin处理器的仿真器硬件也完全能仿真ADSP-BF52x处 理器。 EZ-KIT Lite评估板 若 要 评 估 ADSP-BF52x处 理 器 ， 请 使 用 ADI公 司 开 发 的 EZ-KIT Lite®评估板。订购请使用产品型号ADZS-BF526EZLITE或ADZS-BF527-EZLITE。该板内置仿真功能，并支 持软件开发。同时提供多种子板。 设计一个兼容仿真器的处理器板(目标) ADI公司的系列仿真器是每位系统开发工程师测试和调试 软硬件系统的得力工具。ADI公司在每个JTAG处理器上都 提供了一个IEEE 1149.1 JTAG测试访问端口(TAP)。仿真器 使用TAP访问处理器的内部功能，允许开发人员加载代 码、设置断点、观察变量、观察存储器、检查寄存器。发 送数据和命令时，处理器必须暂停，但当仿真器完成操作 时，处理器系统便能以全速运行，对系统时序无影响。 Rev. C | Page 20 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 要使用这些仿真器，目标板必须用一个插头将处理器的 JTAG端口连接到仿真器。 有关目标板设计问题的详细信息，包括机械布局、单处理 器连接、多处理器扫描链、信号缓冲、信号端接和仿真器 Pod逻辑等，请参阅EE-68：“ADI公司JTAG仿真技术参考” (请在ADI公司网站www.analog.com上搜索“EE-68”)。该文 件定期更新，以便与仿真器支持的最新改进保持同步。 相关文件 下列描述ADSP-BF52x处理器(及其相关处理器)的文件可以 通过ADI公司办事处订购，或者查看ADI公司网站上的电 子版本： • • • • Blackfin处理器入门指南 ADSP-BF52x Blackfin处理器硬件参考(第1卷和第2卷) Blackfin处理器编程参考 ADSP-BF522/ADSP-BF524/ADSP-BF526 Blackfin处理 器异常表 • ADSP-BF523/ADSP-BF525/ADSP-BF527 Blackfin处理 器异常表 实验室电路Circuits from the LabTM网站(http:\\www.analog.com\ signalchains)的应用信号链页面提供如下内容： • 各种电路类型和应用的信号链电路图 • 各信号链中的器件均有选型指南和应用信息链接 • 采用最佳设计技术的参考设计 LOCKBOX安全技术免责声明 ADI公司为包含Lockbox安全技术的ADI公司产品提供担 保，详细信息参见“ADI公司标准销售条款和条件”。据我 们所知，当按照数据手册和硬件参考手册的规定使用时， Lockbox安全技术能够提供安全的代码和数据保护实现方 法。然而，ADI公司不保证该技术绝对安全。 因此，ADI公司特此声明，ADI公司并未明示或默示保证 LOCKBOX安全技术无法被破坏、削弱或以其它方式绕 过；对于数据、信息、财产、知识产权的损失、毁坏或泄 漏，ADI公司概不负责。 相关信号链 “信号链”指一系列信号调理电子器件，它们相继接收输入 (通过采样实时现象获得的数据或存储的数据)，信号链一 部分的输出作为下一部分的输入。信号处理应用常常使用 信号链来采集和处理数据，或者根据对实时现象的分析应 用系统控制。有关这个术语和相关话题的更多信息，请参 阅维基百科中的“信号链”词条或ADI公司网站上的术语表。 ADI公司提供能够完美配合工作的信号处理器件来简化信 号处理系统的开发。ADI公司网站www.analog.com提供了 一款工具，用于显示特定应用与相关器件之间的关系。 Rev. C | Page 21 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 信号描述 ADSP-BF52x处理器的信号定义如表10所示。为了保持最多 的功能、缩小封装尺寸以及减少引脚数量，某些引脚具有 双功能或多个复用功能。如果引脚功能是可重新配置的， 则其默认状态用正体字显示，其它功能用斜体字显示。 除了外部存储器接口、异步和同步存储器控制、缓冲 XTAL输出引脚(CLKBUF)之外，所有其它引脚在复位期间 和复位之后都处于三态。对于外部存储器接口，控制线和 地址线被拉高，但CLKOUT是例外，它以系统时钟速率跳 变。在休眠期间，所有输出都处于三态，除非表10另有 说明。 除了需要上拉或下拉电阻的引脚之外，所有其它I/O引脚 的输入缓冲器都禁用，如表10所示。 强烈建议使用IBIS模型来确保给定的板设计符合过冲/欠冲 和信号完整性要求。如果未执行IBIS仿真，强烈建议为所 有A型、C型和D型驱动器增加串联端接电阻。 端接电阻应置于处理器附近，以便减小瞬变并改善信号完 整性。所选的电阻值(通常为33 Ω或47 Ω)应与板走线平均阻 抗匹配。 此外，为CLKOUT增加一个并联端接电阻可能有助于进一 步增强信号完整性。务必在实际的硬件上验证过冲/欠冲和 信号完整性要求是否得到满足。 表10. 信号描述 类型 功能 驱动器 类型1 A DD R 1 9 – 1 O 地址总线 A DATA15–0 I/O 数据总线 A 信号名称 EBIU ABE1–0/SDQM1–0 O 字节使能/数据掩码 A AMS3–0 O 异步存储器库选择(如果使用休眠，则需要上拉电阻) A ARDY I 硬件就绪控制 A AOE O 异步输出使能 A ARE O 异步读取使能 A AWE O 异步写入使能 A SRAS O SDRAM行地址选通 A SCAS O SDRAM列地址选通 A SWE O SDRAM写入使能 A SCKE CLKOUT O O SDRAM时钟使能(如果使用休眠和SDRAM自刷新功能，则需要下拉电阻) SDRAM时钟输出 A B S A1 0 O SDRAM A10信号 A SMS O SDRAM bank选择 A Rev. C | Page 22 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表10. 信号描述(续) 类型 功能 驱动器 类型1 USB_DP I/O Data+(USB不用或不存在时，应将此引脚拉低) F USB_DM I/O Data–(USB不用或不存在时，应将此引脚拉低) F USB_XI USB_XO USB_ID USB_VREF USB_RSE T USB_VBUS I O I A A I/ O 5 V USB晶振输入(USB不用或不存在时，应将此引脚拉低) USB晶振输出(USB不用或不存在时，应将此引脚断开连接) USB OTG模式(USB不用或不存在时，应将此引脚拉低) USB基准电压(通过0.1 μF电容连接到GND，不用时断开连接) USB电阻设置(此引脚应断开连接) USB VBUS。在SRP信号发送期间，外设模式下的USB_VBUS仅用作输出。 主机模式要求将一个5 V、8 mA或更大(依据OTG规范)的外部电压源施加 于VBUS。电压源必须能对VBUS充电和放电，因此需要一个ON/OFF开 关来控制该电压源。这可以利用一个GPIO来实现(USB不用或不存在 时，应将此引脚拉低)。 端口F：GPIO和复用外设 PF0/PPI D0/DR0PRI /ND_D0A PF1/PPI D1/RFS0/ND_D1A PF2/PPI D2/RSCLK0/ND_D2A PF3/PPI D3/DT0PRI/ND_D3A PF4/PPI D4/TFS0/ND_D4A/TACLK0 PF5/PPI D5/TSCLK0/ND_D5A/TACLK1 PF6/PPI D6/DT0SEC/ND_D6A/TACI0 PF7/PPI D7/DR0SEC/ND_D7A/TACI1 PF8/PPI D8/DR1PRI PF9/PPI D9/RSCLK1/SPISEL6 PF10/PPI D10/RFS1/SPISEL7 PF11/PPI D11/TFS1/CZM PF12/PPI D12/DT1PRI/SPISEL2/CDG PF13/PPI D13/TSCLK1/SPISEL3/CUD PF14/PPI D14/DT1SEC/UART1TX PF15/PPI D15/DR1SEC/UART1RX/TACI3 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O GPIO/PPI数据0/SPORT0主接收数据/NAND备选数据0 GPIO/PPI数据1/SPORT0接收帧同步/NAND备选数据1 GPIO/PPI数据2/SPORT0接收串行时钟/NAND备选数据2/备选捕捉输入0 GPIO/PPI数据3/SPORT0发送主数据/NAND备选数据3 GPIO/PPI数据4/SPORT0发送帧同步/NAND备选数据4/备选定时器时钟0 GPIO/PPI数据5/SPORT0发送串行时钟/NAND备选数据5/备选定时器时钟1 GPIO/PPI数据6/SPORT0发送辅助数据/NAND备选数据6/备选捕捉输入0 GPIO/PPI数据7/SPORT0接收辅助数据/NAND备选数据7/备选捕捉输入1 GPIO/PPI数据8/SPORT1主接收数据 GPIO/PPI数据9/SPORT1接收串行时钟/SPI从机选择6 GPIO/PPI数据10/SPORT1接收帧同步/SPI从机选择7 GPIO/PPI数据11/SPORT1发送帧同步/计数器零标记 GPIO/PPI数据12/SPORT1发送主数据/SPI从机选择2/计数器倒数选通 GPIO/PPI数据13/SPORT1发送串行时钟/SPI从机选择3/计数器顺数方向 GPIO/PPI数据14/SPORT1发送辅助数据/UART1发送 GPIO/PPI数据15/SPORT1接收辅助数据/UART1接收/备选捕捉输入3 信号名称 USB 2.0 HS OTG Rev. C | Page 23 of 88 | March 2012 F F C C D C C D C C C D C C C D C C ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表10. 信号描述(续) 信号名称 类型 功能 驱动器 类型1 端口G：GPIO和复用外设 PG0/HWAIT I/O GPIO/引导主机等待2 PG1/SPISS/SPISEL1 I/O GPIO/SPI从机选择输入/SPI从机选择1 C PG2/SCK I/O GPIO/SPI时钟 D PG3/MISO/DR0SECA I/O GPIO/SPI主机输入从机输出/Sport 0备选接收数据辅助 C PG4/MOSI/DT0SECA I/O GPIO/SPI主机输出从机输入/Sport 0备选发送数据辅助 C PG5/TMR1/PPI_FS2 I/O GPIO/定时器1/PPI帧同步2 C PG6/DT0PRIA/TMR2/PPI_FS3 I/O GPIO/SPORT0备选主发送数据/定时器2/PPI帧同步3 C PG7/TMR3/DR0PRIA/UART0TX I/O GPIO/定时器3/Sport 0备选接收数据主/UART0发送 C PG8/TMR4/RFS0A/UART0RX/TACI4 PG9/TMR5/RSCLK0A/TACI5 I/O I/O GPIO/定时器4/Sport 0备选接收时钟/帧同步/UART0接收/备选捕捉输入4 GPIO/定时器5/Sport 0备选接收时钟/备选捕捉输入5 C D PG10/TMR6/TSCLK0A/TACI6 PG11/TMR7/HOST_WR I/O I/O GPIO/定时器6/Sport 0备选发送/备选捕捉输入6 GPIO/定时器7/主机DMA写入使能 D C PG12/DMAR1/UART1TXA/HOST_ACK I/O PG13/DMAR0/UART1RXA/HOST_ADDR/TACI2 I/O I/O PG14/TSCLK0A1/MDC/HOST_RD 3 PG15 /TFS0A/MII PHYINT/RMII MDINT/HOST_CE I/O GPIO/DMA请求1/备选UART1发送/主机DMA应答 C GPIO/DMA请求0/备选UART1接收/主机DMA地址/备选捕捉输入2 GPIO/SPORT0备选1发送/以太网管理通道时钟/主机DMA读取使能 GPIO/SPORT0备选发送帧同步/以太网/MII PHY中断/RMII管理通道 数据中断/主机DMA芯片使能 C D C 端口H：GPIO和复用外设 PH0/ND_D0/MIICRS/RMIICRSDV/HOST_D0 I/O GPIO/NAND D0/以太网MII或RMII载波检测/主机DMA D0 C PH1/ND_D1/ERxER/HOST_D1 I/O GPIO/NAND D1/以太网MII或RMII接收错误/主机DMA D1 C PH2/ND_D2/MDIO/HOST_D2 I/O GPIO/NAND D2/以太网管理通道串行数据/主机DMA D2 C PH3/ND_D3/ETxEN/HOST_D3 I/O GPIO/NAND D3/以太网MII发送使能/主机DMA D3 C PH4/ND_D4/MIITxCLK/RMIIREF_CLK/HOST_D4 I/O GPIO/NAND D4/以太网MII或RMII参考时钟/主机DMA D4 C PH5/ND_D5/ETxD0/HOST_D5 I/O GPIO/NAND D5/以太网MII或RMII发送D0/主机DMA D5 C PH6/ND_D6/ERxD0/HOST_D6 I/O GPIO/NAND D6/以太网MII或RMII接收D0/主机DMA D6 C PH7/ND_D7/ETxD1/HOST_D7 I/O GPIO/NAND D7/以太网MII或RMII发送D1/主机DMA D7 C PH8/SPISEL4/ERxD1/HOST_D8/TACLK2 I/O C PH9/SPISEL5/ETxD2/HOST_D9/TACLK3 PH10/ND_CE/ERxD2/HOST_D10 I/O I/O GPIO/备选定时器时钟2/以太网MII或RMII接收D1/主机DMA D8/SPI 从机选择4 GPIO/SPI从机选择5/以太网MII发送D2/主机DMA D9/备选定时器时钟3 GPIO/NAND芯片使能/以太网MII接收D2/主机DMA D10 C C PH11/ND_WE/ETxD3/HOST_D11 I/O GPIO/NAND写入使能/以太网MII发送D3/主机DMA D11 C PH12/ND_RE/ERxD3/HOST_D12 I/O GPIO/NAND读取使能/以太网MII接收D3/主机DMA D12 C PH13/ND_BUSY/ERxCLK/HOST_D13 I/O GPIO/NAND繁忙/以太网MII接收时钟/主机DMA D13 C PH14/ND_CLE/ERxDV/HOST_D14 PH15/ND_ALE/COL/HOST_D15 I/O I/O GPIO/NAND命令锁存使能/以太网MII或RMII接收数据有效/主机DMA D14 GPIO/NAND地址锁存使能/以太网MII冲突/主机DMA D15 C C Rev. C | Page 24 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表10. 信号描述(续) 类型 功能 驱动器 类型1 PJ0: PPI_FS1/TMR0 I/O PPI帧同步1/定时器0 C PJ1: PPI_CLK/TMRCLK I PPI时钟/定时器时钟 PJ2: SCL I/O 5V TWI串行时钟(此引脚为开漏输出，需要上拉电阻4) E PJ3: SDA 实时时钟 I/O 5V TWI串行数据(此引脚为开漏输出，需要上拉电阻4) E R T XI I RTC晶振输入(不用时应将此引脚拉低) RT XO O RTC晶振输出(休眠期间不进入三态) I JTAG时钟 信号名称 端口J：复用外设 JTAG端口 TCK T DO O JTAG串行数据输出 T DI I JTAG串行数据输入 T MS I JTAG模式选择 TRST I JTAG复位(如果不使用JTAG端口，应将此引脚拉低) EMU O 仿真输出 I 时钟/晶振输入 C C 时钟 CLKIN XTAL O 晶振输出(如果CLKBUF使能，则它在休眠期间不进入三态) CLKBUF O 缓冲XTAL输出(如果使能，则它在休眠期间不进入三态) I 复位 C 模式控制 RESET NMI I 不可屏蔽的中断(不用时应将此引脚拉高) BMODE3–0 I 引导模式绑定3-0 I 内部/外部稳压器选择 ADSP-BF523/ADSP-BF525/ADSP-BF527 电压调节 I/F VRSEL VROUT/EXT_WAKE1 O 外部FET驱动/唤醒指示1(休眠期间不进入三态) G EXT_WAKE0 O 唤醒指示0(休眠期间不进入三态) C SS/PG A 软启动/电源良好 ADSP-BF522/ADSP-BF524/ADSP-BF526 电压调节 I/F EXT_WAKE1 O 唤醒指示1(休眠期间不进入三态) C EXT_WAKE0 O 唤醒指示0(休眠期间不进入三态) C PG A 电源良好(不用时应将此信号拉低) Rev. C | Page 25 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表10. 信号描述(续) 信号名称 类型 功能 电源 所有电源都必须通电 参见第29页的“ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的工作条 件”和第27页的“ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的工作 条件”。 VDDEXT P I/O电源 VDDINT P 内部电源 VDDRTC P 实时时钟电源 VDDUSB P 3.3 V USB PHY电源 VDDMEM P MEM电源 VDDOTP P OTP电源 VPPOTP P OTP编程电压 GND G 所有电源的地 1 2 3 4 驱动器 类型1 有关各种驱动器类型的更多信息，参见第72页的输出驱动电流。 HWAIT必须变为高电平或低电平以配置极性。它被驱动为输出，并在处理器引导期间切换。参见第18页的引导模式。 在正常GPIO模式或以太网模式下拉低此引脚时，它可以将处理器从休眠状态唤醒，如同MII PHYINT。如果此引脚用于唤醒，应通过VR_CTL寄存器的PHYWE 位使能该特性，并用一个电阻上拉该引脚。 关于正确的电阻值，请参阅I2C规范2.1版。 Rev. C | Page 26 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 技术规格 规格如有变更恕不另行通知。 工作条件 ADSP-BF522/ADSP-BF524/ADSP-BF526处理器 参数 VDDINT VDDEXT VDDEXT VDDEXT VDDRTC VDDMEM VDDMEM VDDMEM VDDOTP VPPOTP 1 2 3 4 5 6 7 8 9 条件 VDDUSB VIH VIH VIH VIHTWI8 VIL VIL VIL VILTWI TJ 内部电源电压 外部电源电压1 外部电源电压1 外部电源电压1 RTC电源电压2 MEM电源电压1, 3 MEM电源电压1, 3 MEM电源电压1, 3 OTP电源电压1 OTP编程电压1 用于读取 用于写入4 USB电源电压5 高电平输入电压6, 7 高电平输入电压6, 7 高电平输入电压6, 7 高电平输入电压 低电平输入电压6, 7 低电平输入电压6, 7 低电平输入电压6, 7 低电平输入电压 结温 TJ 结温 TJ 结温 最小值 1.235 1.7 2.25 3 2.25 1.7 2.25 3 2.25 2.25 6.9 3.0 VDDEXT/VDDMEM = 1.90 V 1.1 VDDEXT/VDDMEM = 2.75 V 1.7 VDDEXT/VDDMEM = 3.6 V 2.0 VDDEXT = 1.90 V/2.75 V/3.6 V 0.7 × VBUSTWI VDDEXT/VDDMEM = 1.7 V VDDEXT/VDDMEM = 2.25 V VDDEXT/VDDMEM = 3.0 V VDDEXT = Minimum 289-Ball CSP_BGA @ 0 TAMBIENT = 0°C至+70°C 0 208-Ball CSP_BGA @ TAMBIENT = 0°C至+70°C 208-Ball CSP_BGA @ –40 TAMBIENT = –40°C至+85°C 标称值 1.8 2.5 3.3 2.5 最大值 1. 4 7 1.9 2.75 3.6 3.6 1.9 2.75 3.6 2.75 单位 V V V V V V V V V 2.5 7.0 3.3 2.75 7.1 3.6 VBUSTWI 0.6 0.7 0.8 0.3 × VBUSTWI9 +105 V V V V V V V V V V V °C +105 °C +105 °C 1.8 2.5 3.3 必须保持通电(即便不使用相关的功能)。 如果不使用，采用VDDEXT供电。 使用VDDMEM的引脚有DATA15–0、ADDR19–1、ABE1–0、ARE、AWE、AOE、AMS3–0、ARDY、SA10、SWE、SCAS、CLKOUT、SRAS、SMS、SCKE。这些 引脚不能承受高于VDDMEM的电压。 用于写入的VPPOTP电压只能在进行OTP存储器编程时施加。在器件的使用寿命期间，累计施加此电压的时间是有限的(取决于电压和结温)。详情参见 第37页的表30。 不使用ADSP-BF524/ADSP-BF526的USB外设或端接ADSP-BF522的VDDUSB时，VDDUSB必须由VDDEXT供电。 ADSP-BF52x处理器的双向引脚(PF15–0、PG15–0、PH15–0)和输入引脚(RTXI、TCK、TDI、TMS、TRST、CLKIN、RESET、NMI、BMODE3–0)为3.3 V兼容(始终 支持最高3.6 V的VIH)。顺从电压(输出VOH)受VDDEXT电源电压的限制。 参数值适用于USB_DP、USB_DM、USB_VBUS、SDA和SCL以外的所有其它输入和双向引脚。 VIHTWI最小值和最大值取决于NONGPIO_DRIVE寄存器TWI_DT域的选择。参见表11中的VBUSTWI 最小值和最大值。 SDA和SCL上拉至VBUSTWI。参见表11。 Rev. C | Page 27 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表11列出了NONGPIO_DRIVE寄存器TWI_DT域的设置。 使用TWI端口前应设置此寄存器。 表11. TWI_DT域选择和VDDEXT/VBUSTWI TWI_DT 000(默认)1 001 010 011 1 00 101 110 111(保留) 1 VDDEXT标称值 3.3 1.8 2.5 1.8 3.3 1.8 2.5 – VBUSTWI最小值 2.97 1.7 2.97 2.97 4.5 2.25 2.25 – VBUSTWI标称值 3.3 1.8 3.3 3.3 5 2.5 2.5 – VBUSTWI最大值 3.63 1.98 3.63 3.63 5.5 2.75 2.75 – 单位 V V V V V V V – 为使复位期间的JTAG边界扫描操作正常进行，设计必须符合默认TWI_DT设置要求的VDDEXT和VBUSTWI电压。 时钟相关工作条件 ADSP-BF522/ADSP-BF524/ADSP-BF526处理器 表12说明ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的 内核时钟时序要求。选择MSEL、SSEL和CSEL比值时应格 外小心，以便保证不超过最大内核时钟和系统时钟(见表 14)。表13给出了锁相环的工作条件。 表12. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的内核时钟(CCLK)要求(所有指令速率1) 参数 fCCLK fCCLK 1 2 标称电压设置 1.40 V 1.30 V 内核时钟频率(VDDINT =1.33 V最小值) 内核时钟频率(VDDINT =1.235 V最小值) 最大值 4002 300 单位 MHz MH z 最大值 指令速率1 单位 MHz VDDEXT/VDDMEM 2.5 V或3.3 V标称值 Max 100 80 单位 MH z MH z 参见第87页订购指南。 仅适用于400 MHz型号。参见第87页订购指南。 表13. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的锁相环工作条件 参数 fVCO 1 最小值 70 电压控制振荡器(VCO)频率 参见第87页订购指南。 表14. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的SCLK条件 VDDEXT/VDDMEM 1.8 V标称值1 参数 fSCLK fSCLK 1 2 CLKOUT/SCLK频率(VDDINT ≥ 1.33 V)2 CLKOUT/SCLK频率(VDDINT < 1.33 V) Max 80 80 如果VDDEXT或VDDMEM工作在1.8V标称值，则fSCLK只能是80 MHz。 fSCLK必须小于或等于fCCLK，并且受SDRAM接口工作条件的进一步限制。参见第46页的表37。 Rev. C | Page 28 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 工作条件 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器 参数 条件 最小值 标称值 最大值 1.26 V 1.15 1.26 V 0.95 单位 VDDINT 内部电源电压 VDDINT 内部电源电压1 533 MHz汽车应用型号3 VDDINT 内部电源电压1 400 MHz汽车应用型号3 1.045 1.10 1.20 V 非汽车应用型号， 内部稳压器禁用 1.7 1.8 1.9 V 2.5 3.3 3.3 2.75 3.6 3.6 V V V 3.6 V 1 非汽车应用型号 2 1.093 VDDEXT 外部电源电压 VDDEXT 外部电源电压4, 5 非汽车应用型号 VDDEXT 外部电源电压 4, 5 非汽车应用型号 VDDEXT 外部电源电压4, 5 汽车应用型号 2.25 3 2.7 VDDRTC RTC电源电压6 非汽车应用型号 2 . 25 汽车应用型号 2.7 1.7 2.25 3 2.7 3.3 1.8 2.5 3.3 3.3 3.6 1.9 2.75 3.6 3.6 V V V V V 4, 5 VDDRTC RTC电源电压 VDDMEM MEM电源电压4, 7 非汽车应用型号 VDDMEM MEM电源电压4, 7 非汽车应用型号 VDDMEM MEM电源电压4, 7 非汽车应用型号 VDDMEM MEM电源电压 汽车应用型号 VDDOTP OTP电源电压4 2.25 2.5 2.75 V VPPOTP OTP电源电压 2.25 2.5 2.75 V VDDUSB USB电源电压8 3.0 3.3 3.6 V VIH 高电平输入电压9, 10 VDDEXT/VDDMEM = 1.90 V 1.1 V VIH 高电平输入电压 9, 10 VDDEXT/VDDMEM = 2.75 V 1.7 V VIH 高电平输入电压9, 10 VDDEXT/VDDMEM = 3.6 V 2.0 V VDDEXT = 1.90 V/2.75 V/3.6 V 0.7 × VBUSTWI VIHTWI 11 6 4, 7 4 VBUSTWI V VIL 低电平输入电压9, 10 VDDEXT/VDDMEM = 1.7 V 0.6 V VIL 低电平输入电压9, 10 VDDEXT/VDDMEM = 2.25 V 0.7 V VIL 低电平输入电压9, 10 0.8 V VILTWI 低电平输入电压 VDDEXT/VDDMEM = 3.0 V VDDEXT = 最小值 0.3 × VBUSTWI12 V TJ 结温 289-Ball CSP_BGA @ TAMBIENT = 0°C至+70°C 0 +1 0 5 °C TJ 结温 289-Ball CSP_BGA @ TAMBIENT = –40°C至+70°C –40 +1 0 5 °C TJ 结温 208-Ball CSP_BGA @ TAMBIENT = 0°C至+70°C 0 +1 0 5 °C TJ 结温 208-Ball CSP_BGA @ TAMBIENT = –40°C至+85°C –40 +1 0 5 °C 高电平输入电压 9, 10 利用bfrom_SysControl() API设置VRCTL时，稳压器可以产生1.00 V至1.20 V的VDDINT，容差为–5%到+5%。此规格仅在使用API时才能保证。 参见第87页订购指南。 3 参见第86页的汽车应用产品。 4 必须保持通电(即便不使用相关的功能)。 5 VDDEXT是稳压器和GPIO的电源。 6 如果不使用，采用VDDEXT供电。 7 使用VDDMEM的引脚有DATA15–0、ADDR19–1、ABE1–0、ARE、AWE、AOE、AMS3–0、ARDY、SA10、SWE、SCAS、CLKOUT、SRAS、SMS、SCKE。这些 引脚不能承受高于VDDMEM的电压。 8 不使用ADSP-BF525/ADSP-BF527的USB外设或端接ADSP-BF523的VDDUSB时，VDDUSB必须由VDDEXT供电。 9 ADSP-BF52x处理器的双向引脚(PF15–0、PG15–0、PH15–0)和输入引脚(RTXI、TCK、TDI、TMS、TRST、CLKIN、RESET、NMI、BMODE3–0)为3.3 V兼容(始 终支持最高3.6 V的VIH)。顺从电压(输出VOH)受VDDEXT电源电压的限制。 10 参数值适用于USB_DP、USB_DM、USB_VBUS、SDA和SCL以外的所有其它输入和双向引脚。 11 VIHTWI最小值和最大值取决于NONGPIO_DRIVE寄存器TWI_DT域的选择。参见第28页表11中的VBUSTWI最小值和最大值。 12 SDA和SCL上拉至VBUSTWI。参见第28页的表11。 1 2 Rev. C | Page 29 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 时钟相关工作条件 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器 表15说明ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的 内核时钟时序要求。选择MSEL、SSEL和CSEL比值时应格 外小心，以便保证不超过最大内核时钟和系统时钟(见 表17)。表16给出了锁相环的工作条件。 内部和外部稳压器应使用标称电压设置(表15)。 表15. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的内核时钟(CCLK)要求(所有指令速率1) 参数 fCCLK fCCLK fCCLK fCCLK 1 2 3 4 内核时钟频率(VDDINT =1.14 V最小值) 内核时钟频率(VDDINT =1.093 V最小值) 内核时钟频率(VDDINT =1.045 V最小值)4 内核时钟频率(VDDINT =0.95 V最小值) 标称电压设置 最大值 1.20 V 1.15 V 1.10 V 1.0 V 600 5333 400 400 单位 MHz MHz MH z MH z 最小值 60 70 最大值 指令速率1 指令速率1 单位 MHz MHz VDDEXT/VDDMEM 1.8 V 标称值1 最大值 100 100 VDDEXT/VDDMEM 2.5 V 或3.3 V标称值 最大值 1333 100 单位 MHz MH z 2 参见第87页订购指南。 仅适用于600 MHz型号。参见第87页订购指南。 仅适用于533 MHz和600 MHz型号。参见第87页订购指南。 仅适用于汽车应用产品。参见第86页的汽车应用产品。 表16. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的锁相环工作条件 参数 fVCO fVCO 1 压控振荡器(VCO)频率(商用/工业用型号) 压控振荡器(VCO)频率(汽车应用型号) 参见第87页订购指南。 表17. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的SCLK条件 参数 fSCLK fSCLK 1 2 3 CLKOUT/SCLK频率(VDDINT ≥ 1.14 V) CLKOUT/SCLK频率(VDDINT < 1.14 V)2 2 如果VDDEXT或VDDMEM工作在1.8V标称值，则fSCLK只能是100 MHz。 fSCLK必须小于或等于fCCLK，并且受SDRAM接口工作条件的进一步限制。参见第46页的表38。 舍入值。实际测试规格为7.5 ns的SCLK周期。参见第46页的表38。 Rev. C | Page 30 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 电气特性 表18. 所有ADSP-BF52x处理器的通用电气特性 参数 测试条件 最小值 VOH 高电平输出电压 VDDEXT /VDDMEM = 1.7 V, IOH = –0.5 mA 1.35 V VOH 高电平输出电压 VDDEXT /VDDMEM = 2.25 V, IOH = –0.5 mA 2.0 V VOH 高电平输出电压 VDDEXT /VDDMEM = 3.0 V, IOH = –0.5 mA 2.4 V VOL 低电平输出电压 VDDEXT /VDDMEM = 1.7/2.25/3.0 V, IOL = 2.0 mA 0.4 V IIH 高电平输入电流1 VDDEXT /VDDMEM =3.6 V, VIN = 3.6 V 10.0 µA IIL 低电平输入电流1 VDDEXT /VDDMEM =3.6 V, VIN = 0 V 10.0 µA VDDEXT = 3.6 V, VIN = 3.6 V 75.0 µA µA IIHP 高电平输入电流JTAG 2 典型值 最大值 单位 IOZH 三态漏电流 VDDEXT /VDDMEM= 3.6 V, VIN = 3.6 V 10.0 IOZHTWI 三态漏电流4 VDDEXT =3.0 V, VIN = 5.5 V 10.0 µA IOZL 三态漏电流3 VDDEXT /VDDMEM= 3.6 V, VIN = 0 V 10.0 µA CIN 输入电容5, 6 fIN = 1 MHZ, TAMBIENT = 25°C, VIN = 2.5 V 8 pF CINTWI 输入电容4, 6 fIN = 1 MHZ, TAMBIENT = 25°C, VIN = 2.5 V 15 pF 1 2 3 4 5 6 3 适用于输入引脚。 适用于JTAG输入引脚(TCK、TDI、TMS、TRST)。 适用于三态引脚。 适用于双向引脚SCL和SDA。 适用于SCL和SDA以外的所有信号引脚。 保证符合要求，但未经测试。 Rev. C | Page 31 of 88 | March 2012 5 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表19. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的电气特性 参数 测试条件 最小值 IDDDEEPSLEEP1 深度休眠模式 下的VDDINT电流 VDDINT = 1.3 V, fCCLK = 0 MHz, fSCLK = 0 MHz, TJ = 25°C, ASF = 0.00 IDDSLEEP 休眠模式下的 VDDINT电流 VDDINT = 1.3 V, fSCLK = 25 MHz, TJ = 25°C IDD-IDLE 空闲时的VDDINT 电流 IDD-TYP 典型值 最大值 单位 2 mA VDDINT = 1.3 V, fCCLK = 300 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 0.4 44 mA VDDINT电流 VDDINT = 1.3 V, fCCLK = 300 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 1.00 83 mA IDD-TYP VDDINT电流 VDDINT = 1.4 V, fCCLK = 400 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 1.00 114 mA IDDHIBERNATE1, 2 休眠状态电流 VDDEXT=VDDMEM=VDDRTC=VDDUSB = 3.30 V，VDDOTP= V PPOTP =2.5 V，T J = 25°C，CLKIN = 0 MHz， 稳压器关闭(VDDINT = 0 V) 40 µA IDDRTC VDDRTC电流 VDDRTC = 3.3 V, TJ = 25°C 20 μA IDDUSB-FS 全速/低速模式 下的VDDUSB电流 高速模式下的 VDDUSB电流 VDDUSB = 3.3 V，TJ = 25°C，全速USB发送 9 mA VDDUSB = 3.3 V，TJ = 25°C，高速USB发送 25 mA IDDSLEEP1, 3 休眠模式下的 VDDINT电流 fCCLK = 0 MHz, fSCLK > 0 MHz 表22 + (0.52 × VDDINT × mA4 fSCLK)4 IDDDEEPSLEEP1, 3 深度休眠模式 下的VDDINT电流 fCCLK = 0 MHz, fSCLK = 0 MHz 表22 IDDINT3, 5 VDDINT电流 fCCLK > 0 MHz, fSCLK ≥ 0 MHz 表22 + (表23 × ASF) mA + (0.52 × V DDINT × fSCLK) IDDOTP VDDOTP电流 VDDOTP = 2.5 V，TJ = 25°C，OTP存储器读取 2 mA IDDOTP VDDOTP电流 VDDOTP = 2.5 V，TJ = 25°C，OTP存储器写入 2 mA IPPOTP VPPOTP电流 VPPOTP = 2.5 V，TJ = 25°C，OTP存储器读取 100 μA IPPOTP VPPOTP电流 VPPOTP = 见表30，TJ = 25°C，OTP存储器写入 3 mA IDDUSB-HS 1 2 3 4 5 关于休眠、深度休眠和休眠工作模式的定义，参见《ADSP-BF52x Blackfin处理器硬件参考手册》。 包括VDDEXT、VDDUSB、VDDMEM、VDDOTP和VPPOTP电源上的电流。时钟输入连接高电平或低电平。 保证最大值规格。 VDDINT的单位为V(伏特)。fSCLK的单位为MHz。示例：1.4 V、75 MHz将增加0.52 × 1.4 × 75 MHz = 54.6 mA。 涉及的IDDINT电源矢量参见表21。 Rev. C | Page 32 of 88 | March 2012 mA ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表20. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的电气特性 参数 测试条件 最小值 典型值 最大值 单位 IDDDEEPSLEEP1 深度休眠模式 下的VDDINT电流 VDDINT = 1.0 V, fCCLK = 0 MHz, fSCLK = 0 MHz, TJ = 25°C, ASF = 0.00 10 IDDSLEEP 休眠模式下的 VDDINT电流 VDDINT = 1.0 V, fSCLK = 25 MHz, TJ = 25°C 20 IDD-IDLE 空闲时的VDDINT 电流 VDDINT = 1.0 V, fCCLK = 400 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 0.44 53 mA IDD-TYP VDDINT电流 VDDINT = 1.0 V, fCCLK = 400 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 1.00 94 mA IDD-TYP VDDINT电流 VDDINT = 1.15 V, fCCLK = 533 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 1.00 144 mA IDD-TYP VDDINT电流 VDDINT = 1.2 V, fCCLK = 600 MHz, fSCLK = 25 MHz, TJ = 25°C, ASF = 1.00 170 mA IDDHIBERNATE1, 2 休眠状态电流 VDDEXT=VDDMEM=VDDRTC= VDDUSB = 3.30 V，VDDOTP= V PPOTP=2.5 V，T J= 25°C，CLKIN = 0 MHz，稳 压器关闭(VDDINT = 0 V) 40 µA IDDRTC VDDRTC电流 VDDRTC = 3.3 V, TJ = 25°C 20 µA IDDUSB-FS 全速/低速模式 下的VDDUSB电流 高速模式下的 VDDUSB电流 VDDUSB = 3.3 V，TJ = 25°C，全速USB发送 9 mA VDDUSB = 3.3 V，TJ = 25°C，高速USB发送 25 mA IDDSLEEP1, 3 休眠模式下的 VDDINT电流 fCCLK = 0 MHz, fSCLK > 0 MHz 表24 + (0.61 × VDDINT × mA4 fSCLK)4 IDDDEEPSLEEP1, 3 深度休眠模式 下的VDDINT电流 fCCLK = 0 MHz, fSCLK = 0 MHz 表24 IDDINT3, 5 VDDINT电流 fCCLK > 0 MHz, fSCLK ≥ 0 MHz 表24 + (表25 × ASF) + mA (0.61 × VDDINT × fSCLK) IDDOTP VDDOTP电流 VDDOTP = 2.5 V，TJ = 25°C，OTP存储器读取 1 mA IDDOTP VDDOTP电流 VDDOTP = 2.5 V，TJ = 25°C，OTP存储器写入 25 mA IPPOTP VPPOTP电流 VPPOTP = 2.5 V，TJ = 25°C，OTP存储器读取 0 mA IPPOTP VPPOTP电流 VPPOTP = 2.5 V，TJ = 25°C，OTP存储器写入 0 mA IDDUSB-HS 1 2 3 4 5 关于休眠、深度休眠和休眠工作模式的定义，参见《ADSP-BF52x Blackfin处理器硬件参考手册》。 包括VDDEXT、VDDUSB、VDDMEM、VDDOTP和VPPOTP电源上的电流。时钟输入连接高电平或低电平。 保证最大值规格。 VDDINT的单位为V(伏特)。fSCLK的单位为MHz。示例：1.2 V、75 MHz将增加0.61 × 1.2 × 75 mA = 54.9 mA。 涉及的IDDINT电源矢量参见表21。 Rev. C | Page 33 of 88 | March 2012 mA mA ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 总功耗 总功耗包括两个分量： ASF与CCLK频率和VDDINT相关数据(表23或表25)共同来计 算这一部分功耗。第二部分是由系统时钟(SCLK)域的晶体 管开关引起的，IDDINT规格方程式中已包括该部分。 1. 静态功耗，包括漏电流 2. 动态功耗，由晶体管开关特性引起 许多工作条件也可能影响功耗，包括温度、电压、工作频 率和处理器活动等。第31页的电气特性列出了内部电路 (VDDINT)的功耗。IDDDEEPSLEEP表示与电压(VDDINT)和温度相关 的静态功耗(参见表22或表24)，IDDINT表示所列测试条件下 的总功耗，包括与电压(VDDINT)和频率相关的动态功耗(表23 或表25)。 动态分量包括两部分。第一部分是由内核时钟(CCLK)域的 晶体管开关引起的，该部分与一个“活动比例因子”(ASF) 相关，它代表处理器内核和L1存储器上运行的应用程序 代码(表21)。 表21. 活动比例因子(ASF)1 IDDINT电源矢量 活动比例因子(ASF) IDD-PEAK IDD-HIGH IDD-TYP IDD-APP IDD-NOP IDD-IDLE 1.29 1.26 1.00 0.88 0.72 0.44 1 参见“ASDP-BF534/BF536/BF537 Blackfin处理器功耗估算”(EE-297)。 电源矢量信息也适用于ADSP-BF52x处理器。 表22. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的静态电流 — IDD-DEEPSLEEP (mA) TJ (°C)1 –40 –20 0 25 40 55 70 85 100 105 1 电压(VDDINT)1 1.2 V 1.47 1.67 1.97 2.49 3.12 4.07 5.77 8.32 12.11 13.78 1.25 V 1.42 1.81 2.07 2.66 3.37 4.47 6.28 8.88 12.93 14.72 1.3 V 1.50 1.89 2.15 2.79 3.57 4.82 6.71 9.56 13.94 15.74 1.35 V 1.64 1.95 2.22 2.92 3.75 5.11 7.17 10.25 14.76 16.81 1.4 V 1.85 2.01 2.30 3.07 3.96 5.41 7.61 10.94 15.76 17.91 1.45 V 2.12 2.07 2.39 3.20 4.18 5.73 8.09 11.63 16.77 19.06 1.5 V 2.09 2.12 2.47 3.36 4.40 6.06 8.60 12.36 17.83 20.27 1.45 V 104.51 92.17 79.93 67.56 55.28 30.56 1.5 V 109.01 96.17 83.42 70.55 57.77 32.04 有效温度和电压范围取决于型号。参见第27页的“ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的工作条件”。 表23. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的动态电流(CCLK域，mA，ASF = 1.0)1 fCCLK (MHz)2 400 350 300 250 200 100 1 2 电压(VDDINT)2 1.2 V N/A N/A 63.31 53.36 43.49 23.6 1.25 V N/A N/A 66.51 56.10 45.76 24.93 1.3 V 91.41 80.56 69.78 58.88 48.08 26.29 1.35 V 95.7 84.37 73.09 61.72 50.44 27.68 1.4 V 100.11 88.26 76.51 64.64 52.86 29.12 这些值不是作为独立的最大值规格加以保证，必须与依据第31页的电气特性所示方程式计算的静态电流结合考虑。 有效频率和电压范围取决于型号。参见第27页的“ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的工作条件”。 Rev. C | Page 34 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表24. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的静态电流 — IDD-DEEPSLEEP (mA) TJ (°C) 1 –40 –20 0 25 40 55 70 85 100 105 115 125 1 0.95 V 6.5 9.0 13.2 22.3 30.8 42.9 59.1 80.4 109.3 120.8 144.4 173.9 1.00 V 7.8 10.6 15.2 25.4 34.8 47.9 65.6 88.6 118.7 132.1 157.5 189.1 1.05 V 9.3 12.4 17.7 28.9 39.2 53.6 72.9 97.9 130.5 144.7 172.3 206.4 1.10 V 11.1 14.6 20.4 32.8 44.1 59.9 80.8 107.8 143.2 158.8 188.4 224.9 电压(V DDINT)1 1.15 V 13.1 17.0 23.5 37.2 49.6 66.9 89.7 119.2 157.4 174.2 206.0 245.4 1.20 V 15.4 19.8 27.0 42.1 55.7 74.6 99.4 131.5 172.8 190.9 225.3 267.8 1.25 V 18.0 22.9 30.9 47.6 62.5 83.2 110.2 145.1 189.7 209.3 246.4 292.2 1.30 V 21.0 26.4 35.3 53.7 70.0 92.6 122.0 159.8 208.1 229.2 269.2 318.7 1.25 V 145.1 129.8 121.3 98.6 75.8 53.0 30.6 1.30 V 152.5 136.4 127.7 103.9 80.0 56.0 32.5 有效温度和电压范围取决于型号。参见第29页的“ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的工作条件”。 表25. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的动态电流(CCLK域，mA，ASF = 1.0)1 fCCLK (MHz)2 600 533 500 400 300 200 100 1 2 0.95 V N/A N/A N/A 69.8 53.4 36.9 20.5 1.00 V N/A N/A N/A 74.3 56.9 39.4 22.0 1.05 V N/A N/A 97.3 78.9 60.4 41.9 23.6 1.10 V N/A 110.3 103.1 83.6 64.1 44.6 25.3 电压(V DDINT)2 1.15 V 130.4 116.7 109.1 88.5 68.0 47.4 27.0 1.20 V 137.6 123.3 115.0 93.5 71.8 50.1 28.8 这些值不是作为独立的最大值规格加以保证，必须与依据第31页的电气特性所示方程式计算的静态电流结合考虑。 有效频率和电压范围取决于型号。参见第29页的“ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的工作条件”。 Rev. C | Page 35 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 绝对最大额定值 超出表26所列值可能会导致器件永久性损坏。这只是额定 最值，不表示在这些条件下或者在任何其它超出本技术规 范操作章节中所示规格的条件下，器件能够正常工作。长 期在绝对最大额定值条件下工作会影响器件的可靠性。 表26. 绝对最大额定值 参数 额定值 ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的内部电源电压(VDDINT) –0.3 V至+1.26 V ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的内部电源电压(VDDINT) –0.3 V至+1.47 V 外部(I/O)电源电压(VDDEXT/VDDMEM) –0.3 V至+3.8 V 实时时钟电源电压(VDDRTC) –0.5 V至+3.8 V OTP电源电压(VDDOTP) –0.5 V至+3.0 V OTP编程电压(VPPOTP) –0.5 V至+3.0 V OTP编程电压(VPPOTP) –0.5 V至+7.1 V USB PHY电源电压(VDDUSB) –0.5 V至+3.8 V 1 2 3, 4, 5 –0.5 V至+3.8 V 输入电压3, 4, 6 –0.5 V至+5.5 V 输入电压 输入电压 –0.5 V至+5.25 V 3, 4, 7 –0.5 V至V DDEXT/V DDMEM+0.5 V 输出电压摆幅 每组引脚的IOH/IOL电流 82 mA(最大值) 存储温度范围 –65°C至+150°C 偏置时的结温 +110°C 3, 8 1 2 3 4 5 6 7 8 对于ADSP-BF523/ADSP-BF525/ADSP-BF527处理器，适用于OTP存储器读取和写入；对于ADSP-BF522/ADSP-BF524/ADSP-BF526处理器，适用于OTP存储器 读取。 对于ADSP-BF522/ADSP-BF524/ADSP-BF526处理器，仅适用于OTP存储器写入。 适用于100%瞬变占空比。 仅当VDDEXT在规格范围内时适用。当VDDEXT超出规格要求时，该范围为VDDEXT ±0.2 V。 其它占空比参见表27。 适用于引脚SCL和SDA。 适用于引脚USB_DP、USB_DM和USB_VBUS。 引脚组信息参见表28。其它占空比参见表29。 表27. 输入瞬变电压的最大占空比1, 2 最大占空比 3 VIN最小值(V) 4 VIN最大值(V) 6 100% –0.50 +3.80 40% –0.70 +4.00 25% –0.80 +4.10 15% –0.90 +4.20 10% –1.00 +4.30 1 2 3 4 适用于CLKIN、XTAL、VROUT/EXT_WAKE1、SCL、SDA、USB_DP、USB_DM和 USB_VBUS以外的所有其它信号引脚。 仅当VDDEXT在规格范围内时适用。当VDDEXT超出规格要求时，该范围为VDDEXT ±0.2 V。 占空比指信号超过100%情况下的值的时间百分比，等同于单一过冲或欠冲情 况的实测持续时间占事件周期的百分比。 不能将个别值合并来分析单一过冲或欠冲情况。最差情况下的测量值必须落 在规定的某个电压范围内，过冲或欠冲(超过100%的情况)的总持续时间必须 短于或等于相应的占空比。 Rev. C 表26规定了每组引脚的最大总源电流/吸电流(IOH/IOL)。如 果超过此值，器件可能会永久性损坏。为了帮助理解此规 格 ， 举 例 如 下 ： 如 果 表 28中 第 1组 的 引 脚 PH4、 PH3、 PH2、PH1、PH0各自流出或流入2 mA，则这些引脚的总电 流为10 mA。因此，该组中其余引脚最多总共可以流出或流 入72 mA电流而不会损坏器件。所有组别及其引脚的列表参 见表28。小于100%的占空比参见表29。注意，VOH和VOL规 格具有单独的每引脚最大电流要求(参见第32页的表19和第 33页的表20)。 表28. 总电流引脚组 组 1 2 3 4 5 组中的引脚 PH4, PH3, PH2, PH1, PH0, PF15, PF14, PF13 PF12, SDA, SCL, PF11, PF10, PF9, PF8, PF7 PF6, PF5, PF4, PF3, PF2, PF1, PF0, PPI_FS1 PPI_CLK, PG15, PG14, PG13, PG12, PG11, PG10, PG9 PG8, PG7, PG6, PG5, PG4, BMODE3, BMODE2, BMODE1 | Page 36 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 封装信息 表28. 总电流引脚组(续) 组 6 7 8 9 10 11 12 13 14 15 16 17 18 组中的引脚 BMODE0, PG3, PG2, PG1, PG0, TDI, TDO, EMU TCK, TRST, TMS PH12, PH11, PH10, PH9, PH8, PH7, PH6, PH5 PH15, PH14, PH13, CLKBUF, NMI, RESET DATA15, DATA14, DATA13, DATA12, DATA11, DATA10 DATA9, DATA8, DATA7, DATA6, DATA5, DATA4 DATA3, DATA2, DATA1, DATA0, ADDR19, ADDR18 ADDR17, ADDR16, ADDR15, ADDR14, ADDR13 ADDR12, ADDR11, ADDR10, ADDR9, ADDR8, ADDR7 ADDR6, ADDR5, ADDR4, ADDR3, ADDR2, ADDR1 ABE1, ABE0, SA10, SWE, SCAS, SRAS SMS, SCKE, ARDY, AWE, ARE, AOE AMS3, AMS2, AMS1, AMS0, CLKOUT 表29. 每组引脚IOH/IOL电流对应的最大占空比 最大占空比 RMS电流(mA) 100% 82 80% 92 60% 106 40% 130 25% 165 10% 261 对ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的OTP存 储 器 进 行 编 程 时 ， 必 须 将 VPPOTP引 脚 设 为 第 27页 的 “ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的工作条件” 所规定的写入值。在器件的使用寿命期间，累计施加写入 电压到VPPOTP的时间是有限的(取决于电压和结温)。 ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的OTP存储 器最长编程时间如表30所示。ADSP-BF523/ADSP-BF525/ ADSP-BF527处理器没有类似的限制。 图8和表31所示的信息提供了ADSP-BF52x处理器封装标识 的详情。产品供货的完整列表请参阅第87页的订购指南。 图8. 产品封装信息 表31. 封装标识信息1 标识码 字段说明 ADSP-BF52x 产品名称2 t 温度范围 pp 封装类型 Z 无铅选项 ccc 参见订购指南 vvvvvv.x 组装批次代码 n.n 芯片版本 # 符合RoHS标准 yyww 日期代码 1 2 仅限非汽车应用型号。关于汽车应用型号的标识信息，请联系ADI公司。 产品名称参见第87页的订购指南。 ESD灵敏度 表30. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的 OTP存储器最大编程时间 温度(TJ) VPPOTP电压(V) 25°C 85°C 105°C 6.9 6000秒 100秒 25秒 7.0 2400秒 44秒 12秒 7.1 1000秒 18秒 4.5秒 Rev. C | Page 37 of 88 | March 2012 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 时序规格 规格如有变更恕不另行通知。 时钟和复位时序 表32和图9描述时钟和复位操作。根据表12至表17中的 CCLK和SCLK时序规格，CLKIN与时钟乘法器的组合不得 选择超过处理器最大指令速率的内核/外设时钟。 表32. 时钟和复位时序 参数 最小值 最大值 单位 CLKIN频率(商用/工业型号)1, 2, 3, 4 12 50 MH z CLKIN频率(汽车应用型号)1, 2, 3, 4 14 50 MH z tCKINL 1 CLKIN低电平脉冲 10 ns tCKINH CLKIN高电平脉冲1 10 ns tWRST RESET 置位低电平脉冲宽度 11 × tCKIN ns 开关特性 tBUFDLAY CLKIN至CLKBUF延迟 时序要求 fCKIN 1 2 3 4 5 5 10 ns 适用于PLL旁路模式和PLL非旁路模式。 CLKIN频率与PLL时钟乘法器的组合不得超过第28页的表12至表14和第30页的表15至表17所示fVCO、fCCLK和fSCLK的容许设置。 tCKIN周期(见图9)等于1/fCKIN。 如果PLL_CTL寄存器的DF位设为1，则商用/工业用型号的fCKIN最小值规定为24 MHz，汽车应用型号为28 MHz。 上电序列完成之后应用。上电复位时序参见表33和图10。 tCKIN CLKIN tCKINL tBUFDLAY tCKINH CLKBUF tWRST RESET 图9. 时钟和复位时序 Rev. C | Page 38 of 88 | March 2012 tBUFDLAY ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表33. 上电复位时序 参数 最小值 最大值 单位 时序要求 tRST_IN_PWR RESET在VDDINT、VDDEXT、VDDRTC、VDDUSB、VDDMEM、VDDOTP和CLKIN引脚稳定 于规格范围内之后解除置位 3500 × tCKIN tRST_IN_PWR RESET V CLKIN DD_SUPPLIES 图10中，VDD_SUPPLIES为VDDINT、VDDEXT、VDDRTC、VDDUSB、VDDMEM和VDDOTP。 图10. 上电复位时序 Rev. C | Page 39 of 88 | March 2012 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 异步存储器读周期时序 表34. 异步存储器读周期时序 参数 时序要求 tSDAT tHDAT tSARDY tHARDY 开关特性 tDO tHO 1 ADSP-BF522/ADSP-BF524/ ADSP-BF523/ADSP-BF525/ ADSP-BF526 ADSP-BF527 VDDMEM VDDMEM VDDMEM VDDMEM 2.5 V或3.3 V标称值 1.8 V标称值 2.5 V或3.3 V标称值 1.8 V标称值 最小值 最大值 最小值 最大值 最小值 最大值 最小值 最大值 单位 CLKOUT之前DATA15–0建立时间 CLKOUT之后DATA15–0保持时间 CLKOUT之前ARDY建立时间 CLKOUT之后ARDY保持时间 CLKOUT之后输出延迟时间1 CLKOUT之后输出保持时间1 6.0 6.0 6.0 输出引脚包括AMS3–0、ABE1–0、ADDR19–1、AOE、ARE。 SETUP 2 CYCLES PROGRAMMED READ ACCESS 4 CYCLES ACCESS EXTENDED 3 CYCLES HOLD 1 CYCLE CLKOUT tDO tHO AMSx ABE1–0 ADDR19–1 AOE tDO tHO ARE tSARDY tHARDY ARDY tSARDY tHARDY DATA 15–0 图11. 异步存储器读周期时序 Rev. C | Page 40 of 88 | March 2012 ns ns ns ns 6.0 0.8 0.8 0.8 0.8 2.1 0.8 4.0 0.2 2.1 0.9 4.0 0.2 2.1 0.8 4.0 0.2 2.1 1.2 4.0 0.2 tSDAT tHDAT ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 异步存储器写周期时序 表35. 异步存储器写周期时序 ADSP-BF522/ADSP-BF524/ ADSP-BF526 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDMEM VDDMEM VDDMEM VDDMEM 1.8 V标称值 2.5 V或3.3 V标称值 1.8 V标称值 2.5 V或3.3 V标称值 最小值 最大值 最小值 最大值 最小值 最大值 最小值 最大值 单位 参数 时序要求 tSARDY CLKOUT之前ARDY建立时间 4.0 4.0 4.0 4.0 ns tHARDY CLKOUT之后ARDY保持时间 0.2 0.2 0.2 0.2 ns 开关特性 tDDAT CLKOUT之后DATA15–0禁用时间 tENDAT CLKOUT之后DATA15–0使能时间 tDO CLKOUT之后输出延迟时间 tHO CLKOUT之后输出保持时间1 1 6.0 0.0 6.0 6.0 0.0 6.0 1 0.8 0.0 6.0 6.0 0.8 0.8 输出引脚包括AMS3–0、ABE1–0、DATA15–0、AWE。 PROGRAMMED WRITE ACCESS ACCESS EXTEND HOLD 2 CYCLES 1 CYCLE 1 CYCLE SETUP 2 CYCLES CLKOUT tDO tHO AMSx ABE1–0 ADDR19–1 tHO tDO AWE tSARDY tHARDY ARDY tENDAT tHARDY tSARDY DATA 15–0 图12. 异步存储器写周期时序 Rev. C 6.0 0.0 | Page 41 of 88 | March 2012 tDDAT ns 6.0 0.8 ns ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 NAND闪存控制器接口时序 表36和第43页的图13至第45页的图17描述NAND闪存控制 器接口操作。 表36. NAND闪存控制器接口时序 VDDEXT 1.8 V标称值 参数 VDDEXT 2.5 V或3.3 V标称值 最小值 最小值 单位 写周期 开关特性 tCWL ND_CE建立时间到AWE低电平 1.0 × tSCLK – 4 1.0 × tSCLK – 4 ns tCH AWE高电平到ND_CE保持时间 3.0 × tSCLK – 4 3.0 × tSCLK – 4 ns tCLEWL ND_CLE建立时间到AWE低电平 0.0 0.0 ns tCLH AWE高电平到ND_CLE保持时间 2.5 × tSCLK – 4 2.5 × tSCLK – 4 ns tALEWL ND_ALE建立时间到AWE低电平 0.0 0.0 ns tALH AWE高电平到ND_ALE保持时间 2.5 × tSCLK – 4 2.5 × tSCLK – 4 ns tWP1 AWE 低电平到AWE高电平 (WR_DLY +1.0) × tSCLK – 4 (WR_DLY +1.0) × tSCLK – 4 ns tWHWL AWE 高电平到AWE低电平 4.0 × tSCLK – 4 4.0 × tSCLK – 4 ns tWC1 AWE 低电平到AWE低电平 (WR_DLY +5.0) × tSCLK – 4 (WR_DLY +5.0) × tSCLK – 4 ns 写访问的数据建立时间 (WR_DLY +1.5) × tSCLK – 4 (WR_DLY +1.5) × tSCLK – 4 ns 写访问的数据保持时间 2.5 × tSCLK – 4 2.5 × tSCLK – 4 ns tCRL ND_CE建立时间到ARE低电平 1.0 × tSCLK – 4 1.0 × tSCLK – 4 ns tCRH ARE高电平到ND_CE保持时间 3.0 × tSCLK – 4 3.0 × tSCLK – 4 ns ARE 低电平到ARE高电平 (RD_DLY +1.0) × tSCLK – 4 (RD_DLY +1.0) × tSCLK – 4 ns tRHRL ARE 高电平到ARE低电平 4.0 × tSCLK – 4 4.0 × tSCLK – 4 ns tRC1 ARE 低电平到ARE低电平 (RD_DLY +5.0) × tSCLK – 4 (RD_DLY +5.0) × tSCLK – 4 ns tDWS 1 tDWH 读周期 开关特性 tRP 1 时序要求(ADSP-BF522/ADSP-BF524/ADSP-BF526) tDRS 读处理的数据建立时间 14.0 10.0 ns tDRH 读处理的数据保持时间 0.0 0.0 ns 时序要求(ADSP-BF523/ADSP-BF525/ADSP-BF527) tDRS 读处理的数据建立时间 11.0 8.0 ns tDRH 读处理的数据保持时间 0.0 0.0 ns AWE 高电平到ARE低电平 5.0 × tSCLK – 4 5.0 × tSCLK – 4 ns 先写后读 开关特性 tWHRL 1 WR_DLY和RD_DLY在NFC_CTL寄存器中定义。 Rev. C | Page 42 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 tCWL tCH ND_CE ND_CLE tCLEWL tCLH tALEWL tALH ND_ALE tWP AWE tDWH tDWS ND_DATA 图13中，ND_DATA为ND_D0–D7。 图13. NAND闪存控制器接口时序—命令写周期 tCWL ND_CE tCLEWL ND_CLE ND_ALE tALH tALEWL tALH tALEWL tWP tWHWL tWP AWE tWC tDWS tDWH ND_DATA 图14中，ND_DATA为ND_D0–D7。 图14. NAND闪存控制器接口时序—地址写周期 Rev. C | Page 43 of 88 | March 2012 tDWS tDWH ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 tCWL ND_CE tCLEWL ND_CLE tALEWL ND_ALE tWP tWC AWE tWP tDWS tWHWL tDWH tDWS tDWH ND_DATA 图15中，ND_DATA为ND_D0–D7。 图15. NAND闪存控制器接口时序—数据写操作 tCRL tCRH ND_CE ND_CLE ND_ALE tRP tRC ARE tRHRL tRP tDRS tDRH tDRS ND_DATA 图16中，ND_DATA为ND_D0–D7。 图16. NAND闪存控制器接口时序—数据读操作 Rev. C | Page 44 of 88 | March 2012 tDRH ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 tCLWL ND_CE ND_CLE tCLEWL tCLH tWP AWE tWHRL tRP ARE tDWS tDWH ND_DATA 图17中，ND_DATA为ND_D0–D7。 图17. NAND闪存控制器接口时序—先写后读操作 Rev. C | Page 45 of 88 | March 2012 tDRS tDRH ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 SDRAM接口时序 表37. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的SDRAM接口时序 VDDMEM 1.8V标称值 参数 最小值 最大值 VDDMEM 2.5 V或3.3 V标称值 最小值 最大值 单位 时序要求 tSSDAT CLKOUT之前数据建立时间 1.5 1.5 ns tHSDAT CLKOUT之后数据保持时间 1.3 0.8 ns 开关特性 tSCLK CLKOUT周期1 12.5 10 ns tSCLKH CLKOUT高电平宽度 5.0 4.0 ns tSCLKL CLKOUT低电平宽度 5.0 tDCAD CLKOUT之后命令、地址、数据延迟时间2 tHCAD CLKOUT之后命令、地址、数据保持时间2 tDSDAT CLKOUT之后数据禁用时间 tENSDAT CLKOUT之后数据使能时间 1 2 4.0 ns 5.0 1.0 4.0 ns 5.0 ns 1.0 ns 5.5 0.0 0.0 ns tSCLK值为表14和表17所示fSCLK规格的倒数。封装类型和低电源电压会影响所列的最佳情况值。 命令引脚包括： SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE. 表38. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的SDRAM接口时序 VDDMEM 1.8V标称值 参数 最小值 最大值 VDDMEM 2.5 V或3.3 V标称值 最小值 最大值 单位 时序要求 tSSDAT CLKOUT之前数据建立时间 1.5 1.5 ns tHSDAT CLKOUT之后数据保持时间 1.0 0.8 ns tSCLK CLKOUT周期1 10 7.5 ns 开关特性 tSCLKH CLKOUT高电平宽度 2.5 2.5 ns tSCLKL CLKOUT低电平宽度 2.5 2.5 ns tDCAD CLKOUT之后命令、地址、数据延迟时间 tHCAD CLKOUT之后命令、地址、数据保持时间 tDSDAT CLKOUT之后数据禁用时间 tENSDAT CLKOUT之后数据使能时间 1 2 4.0 2 2 1.0 tSCLK值为表14和表17所示fSCLK规格的倒数。封装类型和低电源电压会影响所列的最佳情况值。 命令引脚包括： SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE. Rev. C | Page 46 of 88 | March 2012 ns 5.0 ns ns 1.0 5.0 0.0 4.0 0.0 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 tSCLK CLKOUT tSSDAT tHSDAT tSCLKL DATA (IN) tENSDAT tDCAD tHCAD DATA (OUT) tDCAD tHCAD COMMAND, ADDRESS (OUT) NOTE: COMMAND = SRAS , SCAS , SWE , SDQM, SMS , SA10, SCKE. 图18. SDRAM接口时序 Rev. C | Page 47 of 88 | March 2012 tSCLKH tDSDAT ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 外部DMA请求时序 表40和图19描述外部DMA请求操作。 表39. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的外部DMA请求时序1 VDDEXT/VDDMEM 1.8 V标称值 参数 最小值 最大值 VDDEXT/VDDMEM 2.5 V或3.3 V标称值 最小值 最大值 单位 时序要求 1 tDS DMARx置位到CLKOUT高电平建立时间 9.0 6.0 ns tDH CLKOUT高电平到DMARx解除置位保持时间 0.0 0.0 ns tDMARACT DMARx有效脉冲宽度 1.0 × tSCLK 1.0 × tSCLK ns tDMARINACT DMARx无效脉冲宽度 1.75 × tSCLK 1.75 × tSCLK ns 由于外部DMA控制引脚是VDDEXT电源域的一部分，CLKOUT信号是VDDMEM电源域的一部分，因此VDDEXT和VDDMEM不相等的系统可能需要电平转换逻辑才 能正常工作。 表40. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的外部DMA请求时序1 VDDEXT/VDDMEM 1.8 V标称值 最小值 参数 最大值 VDDEXT/VDDMEM 2.5 V或3.3 V标称值 最小值 最大值 单位 时序要求 1 tDS DMARx置位到CLKOUT高电平建立时间 8.0 6.0 ns tDH CLKOUT高电平到DMARx解除置位保持时间 0.0 0.0 ns tDMARACT DMARx有效脉冲宽度 1.0 × tSCLK 1.0 × tSCLK ns tDMARINACT DMARx无效脉冲宽度 1.75 × tSCLK 1.75 × tSCLK ns 由于外部DMA控制引脚是VDDEXT电源域的一部分，CLKOUT信号是VDDMEM电源域的一部分，因此VDDEXT和VDDMEM不相等的系统可能需要电平转换逻辑才 能正常工作。 CLKOUT tDS tDH DMAR0/1 (ACTIVE LOW) tDMARACT tDMARINACT DMAR0/1 (ACTIVE HIGH) 图19. 外部DMA请求时序 Rev. C | Page 48 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 并行外设接口时序 表41和第50页的图20、第54页的图24、第56页的图27描述 并行外设接口操作。 表41. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的并行外设接口 VDDEXT 2.5 V或3.3 V标称值 VDDEXT 1.8V标称值 最小值 参数 最大值 最小值 最大值 单位 时序要求 tPCLKW PPI_CLK宽度1 6.4 6.4 ns tPCLK PPI_CLK周期 25.0 20.0 ns 1 时序要求 – 通用输入和帧捕捉模式 tSFSPE PPI_CLK之前外部帧同步建立时间 (接收为非采样沿，发送为采样沿) 6.7 6.7 ns tHFSPE PPI_CLK之后外部帧同步保持时间 1.2 1.2 ns tSDRPE PPI_CLK之前接收数据建立时间 4.1 3.5 ns tHDRPE PPI_CLK之后接收数据保持时间 2.0 1.6 ns 开关特性 – 通用输出和帧捕捉模式 tDFSPE PPI_CLK之后内部帧同步延迟时间 tHOFSPE PPI_CLK之后内部帧同步保持时间 tDDTPE PPI_CLK之后发送数据延迟时间 tHDTPE PPI_CLK之后发送数据保持时间 1 8.0 1.7 8.0 8.2 2.3 ns ns 1.7 8.0 ns ns 1.9 PPI_CLK频率不能超过fSCLK/2。 表42. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的并行外设接口 VDDEXT 1.8V标称值 参数 最小值 最大值 VDDEXT 2.5 V或3.3 V标称值 最小值 最大值 单位 时序要求 tPCLKW PPI_CLK宽度1 6.0 6.0 ns tPCLK PPI_CLK周期 20.0 15.0 ns 1 时序要求 – 通用输入和帧捕捉模式 tSFSPE PPI_CLK之前外部帧同步建立时间 (接收为非采样沿，发送为采样沿) 6.7 6.7 ns tHFSPE PPI_CLK之后外部帧同步保持时间 1.0 1.0 ns tSDRPE PPI_CLK之前接收数据建立时间 3.5 3.5 ns tHDRPE PPI_CLK之后接收数据保持时间 2.0 1.6 ns 开关特性 – 通用输出和帧捕捉模式 tDFSPE PPI_CLK之后内部帧同步延迟时间 tHOFSPE PPI_CLK之后内部帧同步保持时间 tDDTPE PPI_CLK之后发送数据延迟时间 tHDTPE PPI_CLK之后发送数据保持时间 1 8.0 1.7 8.0 PPI_CLK频率不能超过fSCLK/2。 Rev. C | Page 49 of 88 | March 2012 ns 1.7 8.0 2.3 8.0 1.9 ns ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 DATA SAMPLED / FRAME SYNC SAMPLED DATA SAMPLED / FRAME SYNC SAMPLED PPI_CLK tSFSPE tPCLKW tHFSPE tPCLK PPI_FS1/2 tSDRPE tHDRPE PPI_DATA 图20. 采用外部帧同步的PPI通用接收模式时序 DATA DRIVEN / FRAME SYNC SAMPLED PPI_CLK tSFSPE tHFSPE tPCLKW PPI_FS1/2 tDDTPE tHDTPE PPI_DATA 图21. 采用外部帧同步的PPI通用发送模式时序 FRAME SYNC DRIVEN DATA SAMPLED PPI_CLK tHOFSPE tDFSPE tPCLKW tPCLK PPI_FS1/2 tSDRPE tHDRPE PPI_DATA 图22. 采用内部帧同步的PPI通用接收模式时序 Rev. C | Page 50 of 88 | March 2012 tPCLK ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 FRAME SYNC DRIVEN DATA DRIVEN tPCLK PPI_CLK tHOFSPE tDFSPE tPCLKW PPI_FS1/2 tDDTPE PPI_DATA 图23. 采用内部帧同步的PPI通用发送模式时序 Rev. C | Page 51 of 88 | March 2012 tHDTPE DATA DRIVEN ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 串行端口 第56页的表43至表47、第54页的图24至第56页的图27描述 串行端口操作。 表43. 串行端口—外部时钟 ADSP-BF522/ADSP-BF524/ADSP-BF526 VDDEXT 1.8V标称值 最小值 参数 最大值 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDEXT VDDEXT 1.8V标称值 2.5 V或3.3V标称值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 最小值 最大值 单位 时序要求 tSFSE TSCLKx/RSCLKx之前TFSx/RFSx 建立时间1 3.0 3.0 3.0 3.0 ns tHFSE 3.0 3.0 3.0 3.0 ns tSDRE TSCLKx/RSCLKx之后TFSx/RFSx 保持时间1 RSCLKx之前接收数据建立时间1 3.0 3.0 3.0 3.0 ns tHDRE RSCLKx之后接收数据保持时间 1 tSCLKEW TSCLKx/RSCLKx宽度 3.0 3.5 3.0 ns 4.5 7.0 4.5 ns 2.0 × tSCLK 2.0 × tSCLK 2.0 × tSCLK 2.0 × tSCLK ns tSUDTE 从SPORT使能到第一个外部TFSx的 启动延迟时间2 4.0 × tSCLKE 4.0 × tSCLKE 4.0 × tSCLKE 4.0 × tSCLKE ns tSUDRE 从SPORT使能到第一个外部RFSx的 启动延迟时间2 4.0 × tSCLKE 4.0 × tSCLKE 4.0 × tSCLKE 4.0 × tSCLKE ns tSCLKE TSCLKx/RSCLKx周期 3.5 7.0 开关特性 tDFSE TSCLKx/RSCLKx之后TFSx/RFSx延迟 时间(内部产生的TFSx/RFSx)3 tHOFSE TSCLKx/RSCLKx之后TFSx/RFSx保持 时间(内部产生的TFSx/RFSx)3 tDDTE TSCLKx之后发送数据延迟时间3 tHDTE TSCLKx之后发送数据保持时间 1 2 3 3 10.0 0.0 10.0 0.0 10.0 0.0 0.0 10.0 0.0 以采样沿为基准。 设计中验证，但未经测试。位使能该特性，并用一个电阻上拉该引脚。 以驱动沿为基准。 Rev. C 10.0 | Page 52 of 88 | March 2012 10.0 0.0 10.0 0.0 ns 10.0 0.0 ns ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表44. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的串行端口—内部时钟 VDDEXT 2.5 V或3.3V标称值 VDDEXT 1.8V标称值 最小值 参数 最大值 最小值 最大值 单位 时序要求 tSFSI TSCLKx/RSCLKx之前TFSx/RFSx建立时间1 11.0 9.6 ns tHFSI TSCLKx/RSCLKx之后TFSx/RFSx保持时间 –1.5 –1.5 ns tSDRI 1 RSCLKx之前接收数据建立时间 11.0 9.6 ns tHDRI RSCLKx之后接收数据保持时间1 –1.5 –1.5 ns 10.0 8.0 ns 1 开关特性 tSCLKIW TSCLKx/RSCLKx宽度 tDFSI TSCLKx/RSCLKx之后TFSx/RFSx延迟时间(内部产生的TFSx/RFSx) tHOFSI TSCLKx/RSCLKx之后TFSx/RFSx延迟时间(内部产生的TFSx/RFSx)2 tDDTI TSCLKx之后发送数据延迟时间 tHDTI TSCLKx之后发送数据保持时间2 1 2 3.0 2 3.0 –2.0 –1.0 3.0 2 ns 3.0 –1.8 ns –1.5 ns ns 以采样沿为基准。 以驱动沿为基准。 表45. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的串行端口—内部时钟 VDDEXT 2.5 V或3.3V标称值 VDDEXT 1.8V标称值 最小值 参数 最大值 最小值 最大值 单位 时序要求 tSFSI TSCLKx/RSCLKx之前TFSx/RFSx建立时间1 11.0 9.6 ns tHFSI TSCLKx/RSCLKx之后TFSx/RFSx保持时间1 –1.5 –1.5 ns tSDRI 1 RSCLKx之前接收数据建立时间 11.0 9.6 ns tHDRI RSCLKx之后接收数据保持时间1 –1.5 –1.5 ns tSCLKIW TSCLKx/RSCLKx宽度 4.5 4.5 ns tDFSI TSCLKx/RSCLKx之后TFSx/RFSx延迟时间 (内部产生的TFSx/RFSx)2 tHOFSI TSCLKx/RSCLKx之后TFSx/RFSx保持时间 (内部产生的TFSx/RFSx)2 tDDTI TSCLKx之后发送数据延迟时间2 tHDTI TSCLKx之后发送数据保持时间2 开关特性 1 2 3.0 –1.0 3.0 –1.0 3.0 –1.8 以采样沿为基准。 以驱动沿为基准。 Rev. C | Page 53 of 88 | March 2012 ns 3.0 –1.5 ns ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 DATA RECEIVE—INTERNAL CLOCK DATA RECEIVE—EXTERNAL CLOCK DRIVE EDGE DRIVE EDGE SAMPLE EDGE SAMPLE EDGE tSCLKEW tSCLKIW tSCLKE RSCLKx RSCLKx tHOFSI tDFSI tHOFSE RFSx (OUTPUT) tDFSE RFSx (OUTPUT) tSFSI tHFSI RFSx (INPUT) tSFSE tHFSE tSDRE tHDRE RFSx (INPUT) tSDRI tHDRI DRx DRx DATA TRANSMIT—INTERNAL CLOCK DRIVE EDGE DATA TRANSMIT—EXTERNAL CLOCK SAMPLE EDGE DRIVE EDGE tSCLKIW SAMPLE EDGE t SCLKEW TSCLKx tSCLKE TSCLKx tHOFSI tD FSI tHOFSE TFSx (OUTPUT) tDFSE TFSx (OUTPUT) tSFSI tHFSI tSFSE TFSx (INPUT) TFSx (INPUT) tHDTI tDDTI tHDTE DTx DTx 图24. 串行端口 TSCLKx (INPUT) tSUDTE TFSx (INPUT) RSCLKx (INPUT) tSUDRE RFSx (INPUT) FIRST TSCLKx/RSCLKx EDGE AFTER SPORT ENABLED 图25. 采用外部时钟和帧同步的串行端口启动 Rev. C | Page 54 of 88 | March 2012 tDDTE tHFSE ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表46. 串行端口—使能和三态 ADSP-BF522/ADSP-BF524/ADSP-BF526 参数 最小值 最大值 ADSP-BF523/ADSP-BF525/ADSP-BF527 VDDEXT 2.5 V或3.3V标称值 VDDEXT 1.8V标称值 最小值 最大值 VDDEXT 1.8V标称值 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 开关特性 tDTENE 自外部TSCLKx起的数据 0.0 使能延迟时间1 tDDTTE 自外部TSCLKx起的数据 禁用延迟时间1 tDTENI 自内部TSCLKx起的数据 –2.0 使能延迟时间1 tDDTTI 自内部TSCLKx起的数据 禁用延迟时间1 1 0.0 tSCLK +1 0.0 tSCLK +1 –2.0 tSCLK +1 tSCLK +1 –2.0 tSCLK +1 DRIVE EDGE TSCLKx tDTENE/I DTx 图26. 串行端口—使能和三态 Rev. C | Page 55 of 88 | March 2012 tDDTTE/I ns tSCLK +1 –2.0 tSCLK +1 以驱动沿为基准。 DRIVE EDGE 0.0 ns ns tSCLK +1 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表47. 串行端口—外部晚帧同步 ADSP-BF522/ADSP-BF524/ ADSP-BF526 VDDEXT VDDEXT 2.5 V或3.3V标称值 1.8V标称值 参数 最小值 最大值 最小值 最大值 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDEXT VDDEXT 1.8V标称值 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 单位 10.0 ns 开关特性 tDDTLFSE 多通道模式下自晚外部TFSx或外部 RFSx起的数据延迟时间(MFD = 0)1, 2 tDTENLFSE 多通道模式下自外部RFSx起的数据 使能时间(MFD = 0)1, 2 1 2 12.0 0.0 10.0 0.0 12.0 0.0 多通道模式下，TFSx使能和TFSx有效在tDTENLFSE和tDDTLFSE之后。 如果外部RFSx/TFSx建立到RSCLKx/TSCLKx > tSCLKE/2，则使用tDDTTE/I和tDTENE/I，否则使用tDDTLFSE和tDTENLFSE。 EXTERNAL RFSx IN MULTI-CHANNEL MODE SAMPLE DRIVE EDGE EDGE DRIVE EDGE RSCLKx RFSx tDDTLFSE tDTENLFSE 1ST BIT DTx LATE EXTERNAL TFSx DRIVE EDGE SAMPLE EDGE DRIVE EDGE TSCLKx TFSx tDDTLFSE 1ST BIT DTx 图27. 串行端口—外部晚帧同步 Rev. C | Page 56 of 88 | March 2012 0.0 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 串行外设接口(SPI)端口—主机时序 表48和图28描述SPI端口主机操作。 表48. 串行外设接口(SPI)端口—主机时序 ADSP-BF522/ADSP-BF524/ ADSP-BF526 VDDEXT 1.8V标称值 最小值 参数 最大值 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDEXT 1.8V标称值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 VDDEXT 2.5 V或3.3V标称值 最大值 最小值 最大值 单位 时序要求 tSSPIDM 数据输入有效到SCK边沿 (数据输入建立) 11.6 9.6 11.6 9.6 ns tHSPIDM SCK采样沿到数据输入无效 –1.5 –1.5 –1.5 –1.5 ns 开关特性 tSDSCIM SPISELx低电平到第一个SCK边沿 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSPICHM 串行时钟高电平周期 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSPICLM 串行时钟低电平周期 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSPICLK 串行时钟周期 4 × tSCLK –1.5 4 × tSCLK –1.5 4 × tSCLK –1.5 4 × tSCLK –1.5 ns tHDSM 最后一个SCK边沿到SPISELx高电平 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSPITDM 顺序传输延迟时间 tDDSPIDM SCK边沿到数据输出有效 (数据输出延迟) tHDSPIDM SCK边沿到数据输出无效 (数据输出保持) 2 × tSCLK –1.5 2 × tSCLK –1.5 6 –1.0 2 × tSCLK –1.5 6 2 × tSCLK –1.5 6 –1.0 –1.0 –1.0 SPIxSELy (OUTPUT) tSDSCIM tSPICLM tSPICHM tSPICLK tHDSM SPIxSCK (OUTPUT) tHDSPIDM tDDSPIDM SPIxMOSI (OUTPUT) tSSPIDM CPHA = 1 tHSPIDM SPIxMISO (INPUT) tHDSPIDM tDDSPIDM SPIxMOSI (OUTPUT) CPHA = 0 tSSPIDM tHSPIDM SPIxMISO (INPUT) 图28. 串行外设接口(SPI)端口—主机时序 Rev. C | Page 57 of 88 | March 2012 ns 6 tSPITDM ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 串行外设接口(SPI)端口—从机时序 表49和图29描述SPI端口从机操作。 表49. 串行外设接口(SPI)端口—从机时序 ADSP-BF522/ADSP-BF524/ ADSP-BF526 VDDEXT 1.8V标称值 参数 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDEXT 1.8V标称值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 最小值 VDDEXT 2.5 V或3.3V标称值 最大值 最小值 最大值 单位 时序要求 tSPICHS 串行时钟高电平周期 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSPICLS 串行时钟低电平周期 2 × tSCLK –1.5 tSPICLK 串行时钟周期 4× tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns 4 × tSCLK –1.5 4× tSCLK –1.5 4 × tSCLK –1.5 ns tHDS 最后一个SCK边沿到SPISS未置位 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSPITDS 顺序传输延迟时间 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSDSCI SPISS 置位到第一个SCK边沿 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 2 × tSCLK –1.5 ns tSSPID 数据输入有效到SCK边沿(数据输入建立) 1.6 1.6 1.6 1.6 ns tHSPID SCK采样沿到数据输入无效 2.0 1.6 1.6 1.6 ns tDSOE SPISS 置位至数据输出有效 0 12.0 0 10.3 0 12.0 0 10.3 tDSDHI SPISS 解除置位到数据高阻态 0 11.0 0 8.5 0 8.5 0 8 ns tDDSPID SCK边沿到数据输出有效(数据输出延迟) 10 ns tHDSPID SCK边沿到数据输出无效(数据输出保持) 开关特性 10 0 10 0 10 0 ns 0 SPIxSS (INPUT) tSDSCI tSPICLS tSPICHS tHDS tSPICLK SPIxSCK (INPUT) tDSOE tDDSPID tHDSPID tDDSPID tDSDHI SPIxMISO (OUTPUT) CPHA = 1 tSSPID tHSPID SPIxMOSI (INPUT) tDSOE tHDSPID tDDSPID tDSDHI SPIxMISO (OUTPUT) CPHA = 0 tSSPID SPIxMOSI (INPUT) 图29. 串行外设接口(SPI)端口—从机时序 Rev. C | Page 58 of 88 | March 2012 tHSPID ns tSPITDS ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 通用串行总线(USB) OTG—接收和发送时序 表50描述USB OTG接收和发送操作。 表50. USB OTG—接收和发送时序 ADSP-BF522/ADSP-BF524/ADSP-BF526 VDDEXT 1.8V标称值 参数 最小值 最大值 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDEXT 1.8V标称值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 时序要求 fUSBS USB_XI频率 12 33.3 12 33.3 9 33.3 9 33.3 MHz FSUSB USB_XI时钟频率稳定性 –50 50 –50 50 –50 50 –50 50 ppm Rev. C | Page 59 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 通用异步接收器-发送器(UART)端口—接收和发送时序 有关UART端口接收和发送操作的信息，参见《ADSPBF52x硬件参考手册》。 通用端口时序 表51和图30描述通用端口操作。 表51. ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的通用端口时序 VDDEXT 1.8V标称值 参数 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 时序要求 tWFI 通用端口引脚输入脉冲宽度 tSCLK + 1 自CLKOUT低电平起的通用端口引脚输出延迟时间 0 tSCLK + 1 ns 开关特性 tGPOD 11.0 0 8.2 ns 表52. ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的通用端口时序 VDDEXT 1.8V标称值 参数 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 时序要求 tWFI 通用端口引脚输入脉冲宽度 tSCLK + 1 自CLKOUT低电平起的通用端口引脚输出延迟时间 0 tSCLK + 1 ns 开关特性 tGPOD CLKOUT tGPOD GPIO OUTPUT tWFI GPIO INPUT 图30. 通用端口时序 Rev. C | Page 60 of 88 | March 2012 8.2 0 6.5 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 定时器周期时序 表53和图31描述定时器超时操作。输入信号在“宽度捕捉模 式”和“外部时钟模式”下是异步的，并具有(fSCLK/2)MHz的 绝对最大输入频率。 表53. 定时器周期时序 ADSP-BF522/ADSP-BF524/ADSP-BF526 VDDEXT 1.8V标称值 参数 最小值 ADSP-BF523/ADSP-BF525/ADSP-BF527 VDDEXT 2.5 V或3.3V标称值 最大值 最小值 最大值 VDDEXT 1.8V标称值 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 时序要求 tWL 定时器脉冲宽度输入 低电平(用SCLK周期 衡量)1 tSCLK tSCLK tSCLK tSCLK ns tWH 定时器脉冲宽度输入 高电平(用SCLK周期 衡量)1 tSCLK tSCLK tSCLK tSCLK ns tTIS CLKOUT低电平之前定时 10 器输入建立时间2 7 8.1 6.2 ns tTIH CLKOUT低电平之后定时 –2 器输入保持时间2 –2 –2 –2 ns 开关特性 tHTO 定时器脉冲宽度输出 (用SCLK周期衡量) tTOD CLKOUT高电平之后定时 器输出更新延迟时间 1 2 tSCLK –1.5 (232– 1)tSCLK tSCLK – 1 (232– 1)tSCLK tSCLK – 1 (232– 1)tSCLK tSCLK – 1 (232 – 1)tSCLK ns 6 6 6 6 最小脉冲宽度适用于宽度捕捉和外部时钟模式下的TMRx信号，此外也适用于PWM输出模式下的PF15或PPI_CLK信号。 有效建立和保持时间或有效脉冲宽度就足够了，不需要重新同步可编程标志输入。 CLKOUT tTOD TMRx OUTPUT tTIS tTIH TMRx INPUT tWH,tWL 图31. 定时器周期时序 Rev. C | Page 61 of 88 | March 2012 tHTO ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 定时器时钟时序 表54和图32描述定时器时钟时序。 表54. 定时器时钟时序 VDDEXT 1.8V标称值 参数 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 12.0 ns 开关特性 tTODP PPI_CLK高电平之后定时器输出更新延迟时间 12.0 PPI_CLK tTODP TMRx OUTPUT 图32. 定时器时钟时序 升/降计数器/旋转编码器时序 表55. 升/降计数器/旋转编码器时序 VDDEXT 2.5 V或3.3V标称值 VDDEXT 1.8V标称值 参数 最小值 最大值 最小值 最大值 单位 时序要求 tWCOUNT 升/降计数器/旋转编码器输入脉冲宽度 tSCLK + 1 ns tCIS CLKOUT高电平之前计数器输入建立时间1 9.0 7.0 ns tCIH CLKOUT高电平之后计数器输入保持时间1 0 0 ns 1 SCLK +1 有效建立和保持时间或有效脉冲宽度就足够了，不需要重新同步计数器输入。 CLKOUT tCIS tCIH CUD/CDG/CZM tWCOUNT 图33. 升/降计数器/旋转编码器时序 Rev. C | Page 62 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 HOSTDP A/C时序—主机读周期 表56描述HOSTDP A/C主机读周期时序要求。 表56. 主机读周期时序要求 ADSP-BF522/ADSP-BF524/ ADSP-BF526 参数 时序要求 HOST_RD下降沿之前HOST_ADDR tSADRDL 和HOST_CE建立时间 tHADRDH HOST_RD上升沿之后HOST_ADDR 和HOST_CE保持时间 tRDWL HOST_RD 低电平脉冲宽度 (ACK模式) VDDEXT 1.8V标称值 最小值 最大值 VDDEXT VDDEXT 2.5 V或3.3V标称值 1.8V标称值 最小值 最大值 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 4 4 4 4 ns 2.5 2.5 2.5 2.5 ns tDRDYRDL + tRDYPRD + tDRDHRDY 1.5 × tSCLK + 8.7 2 × tSCLK tDRDYRDL + tRDYPRD + tDRDHRDY 1.5 × tSCLK + 8.7 2 × tSCLK tDRDYRDL + tRDYPRD + tDRDHRDY 1.5 × tSCLK + 8.7 2 × tSCLK ns 2.0 0 0 ns 3.5 4.5 3.5 ns tDRDYRDL + tRDYPRD + tDRDHRDY tRDWL HOST_RD 低电平脉冲宽度 1.5 × tSCLK (INT模式) + 8.7 tRDWH HOST_RD上升沿与HOST_WR下降 2 × tSCLK 沿之间的HOST_RD高电平脉冲宽 度或时间 tDRDHRDY HOST_ACK上升沿之后的HOST_RD 2.0 上升沿延迟时间(ACK模式) 开关特性 tSDATRDY HOST_ACK上升沿前的数据有效 4.5 时间(ACK模式) tDRDYRDL HOST_CE后的Host_ACK下降沿 (ACK模式) tRDYPRD 读访问的HOST_ACK低电平脉冲 宽度(ACK模式) tDDARWH HOST_RD后的数据禁用时间 tACC HOST_RD下降沿后的数据有效 时间(INT模式) 1.0 tHDARWH HOST_RD上升沿后的数据保持 时间 1 ADSP-BF523/ADSP-BF525/ ADSP-BF527 ns ns 12.5 11.25 11.25 11.25 ns NM1 NM1 NM1 NM1 ns 11.0 1.5 × tSCLK 9.0 1.5 × tSCLK 9.0 1.5 × tSCLK 9.0 ns 1.5 × tSCLK ns 1.0 1.0 1.0 NM(未测量)— 此参数基于tSCLK。之所以未测量，是因为HOST_ACK保持低电平的SCLK周期数取决于主机DMA FIFO状态，并且与系统设计相关。 Rev. C | Page 63 of 88 | March 2012 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 HOST_ADDR HOST_CE tSADRDL tHADRDH tRDWL HOST_RD tSDATRDY tACC tRDWH tDDARWH tHDARWH HOST_DATA tDRDHRDY tDRDYRDL tRDYPRD HOST_ACK 图34中，HOST_DATA为HOST_D0–D15。 图34. HOSTDP A/C—主机读周期 Rev. C | Page 64 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 HOSTDP A/C时序—主机写周期 表57描述HOSTDP A/C主机写周期时序要求。 表57. 主机写周期时序要求 ADSP-BF522/ADSP-BF524/ ADSP-BF526 参数 时序要求 tSADWRL HOST_WR下降沿之前HOST_ADDR/ HOST_CE建立时间 tHADWRH HOST_WR上升沿之后HOST_ADDR/ HOST_CE保持时间 HOST_WR 低电平脉冲宽度 tWRWL (ACK模式) tWRWH HOST_WR 低电平脉冲宽度 (INT模式) HOST_WR上升沿与HOST_RD下降沿 之间的HOST_WR高电平脉冲宽度或 时间 tDWRHRDY HOST_ACK上升沿之后的HOST_WR 上升沿延迟时间(ACK模式) tHDATWH tSDATWH HOST_WR上升沿后的数据保持时间 HOST_WR上升沿前的数据建立时间 VDDEXT 1.8V标称值 最小值 最大值 VDDEXT VDDEXT 2.5 V或3.3V标称值 1.8V标称值 最小值 最大值 最小值 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 4 4 4 4 ns 2.5 2.5 2.5 2.5 ns tDRDYWRL + tRDYPRD + tDWRHRDY 1.5 × tSCLK + 8.7 2 × tSCLK tDRDYWRL + tRDYPRD + tDWRHRDY 1.5 × tSCLK + 8.7 2 × tSCLK tDRDYWRL + tRDYPRD + tDWRHRDY 1.5 × tSCLK + 8.7 2 × tSCLK tDRDYWRL + tRDYPRD + tDWRHRDY 1.5 × tSCLK + 8.7 2 × tSCLK ns 2.0 2.0 0 0 ns 2.5 3.5 2.5 2.5 2.5 2.5 2.5 2.5 ns ns 开关特性 tDRDYWRL HOST_CE置位后的HOST_ACK下降沿 (ACK模式) tRDYPWR 写访问的HOST_ACK低电平脉冲宽度 (ACK模式) 1 ADSP-BF523/ADSP-BF525/ ADSP-BF527 ns ns 12.5 11.5 11.5 11.5 ns NM1 NM1 NM1 NM1 ns NM(未测量)— 此参数基于tSCLK。之所以未测量，是因为HOST_ACK保持低电平的SCLK周期数取决于主机DMA FIFO状态，并且与系统设计相关。 Rev. C | Page 65 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 HOST_ADDR HOST_CE tSADWRL tWRWL tHADWRH tWRWH HOST_WR tSDATWH tHDATWH HOST_DATA tDRDYWRL tRDYPWR tDWRHRDY HOST_ACK 图35中，HOST_DATA为HOST_D0–D15。 图35. HOSTDP A/C—主机写周期 Rev. C | Page 66 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 10/100以太网MAC控制器时序 表58至表63和图36至图41描述10/100以太网MAC控制器 操作。 表58. 10/100以太网MAC控制器时序：MII接收信号 VDDEXT 1.8V标称值 参数1 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 单位 25 + 1% None 25 + 1% MHz 时序要求 tERXCLKF ERxCLK频率(fSCLK = SCLK频率) None tERXCLKW ERxCLK宽度(tERxCLK = ERxCLK周期) tERxCLK × 40% tERxCLK × 60% tERxCLK × 35% tERxCLK × 65% ns tERXCLKIS 接收输入有效到ERxCLK上升沿(数据输入建立) 7.5 7.5 ns tERXCLKIH ERxCLK上升沿到接收输入无效(数据输入保持) 7.5 7.5 ns 1 与ERxCLK同步的MII输入有ERxD3–0、ERxDV和ERxER。 tERXCLK tERXCLKW ERx_CLK ERxD3–0 ERxDV ERxER tERXCLKIS tERXCLKIH 图36. 10/100以太网MAC控制器时序：MII接收信号 表59. 10/100以太网MAC控制器时序：MII发送信号 VDDEXT 1.8V标称值 参数1 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 单位 25 + 1% None 25 + 1% MHz 开关特性 tETXCLKF ETxCLK频率(fSCLK = SCLK频率) None tETXCLKW ETxCLK宽度(tETxCLK = ETxCLK周期) tETxCLK × 40% tETxCLK × 60% tETxCLK × 35% tETxCLK × 65% ns tETXCLKOV ETxCLK上升沿至发送输出有效(数据输出有效) tETXCLKOH ETxCLK上升沿至发送输出无效(数据输出保持) 1 20 0 与ETxCLK同步的MII输出有ETxD3–0。 tETXCLK MIITxCLK tETXCLKW tETXCLKOH ETxD3–0 ETxEN tETXCLKOV 图37. 10/100以太网MAC控制器时序：MII发送信号 Rev. C | Page 67 of 88 | March 2012 20 0 ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表60. 10/100以太网MAC控制器时序：RMII接收信号 VDDEXT 1.8V标称值 参数1 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 最小值 最大值 单位 50 + 1% None 50 + 1% MHz 时序要求 tEREFCLKF REF_CLK频率(fSCLK = SCLK频率) None tEREFCLKW EREF_CLK宽度(tEREFCLK = EREFCLK周期) tEREFCLK × 40% tEREFCLK × 60% tEREFCLK × 35% tEREFCLK × 65% ns tEREFCLKIS 接收输入有效到RMII REF_CLK上升沿 (数据输入建立) 4 4 ns tEREFCLKIH RMII REF_CLK上升沿到接收输入无效 (数据输入保持) 2 2 ns 1 与RMII REF_CLK同步的RMII输入有ERxD1–0、RMII CRS_DV和ERxER。 tREFCLK tREFCLKW RMII_REF_CLK ERxD1–0 ERxDV ERxER tREFCLKIS tREFCLKIH 图38. 10/100以太网MAC控制器时序：RMII接收信号 表61. 10/100以太网MAC控制器时序：RMII发送信号 ADSP-BF522/ADSP-BF524/ ADSP-BF526 VDDEXT 2.5 V或3.3V 标称值 VDDEXT 1.8V标称值 参数1 ADSP-BF523/ADSP-BF525/ ADSP-BF527 最小值 最大值 最小值 最大值 VDDEXT 2.5 V或3.3V 标称值 VDDEXT 1.8V标称值 最小值 最大值 最小值 最大值 单位 7.5 ns 开关特性 tEREFCLKOV RMII REF_CLK上升沿至发送 输出有效(数据输出有效) tEREFCLKOH RMII REF_CLK上升沿至发送 输出无效(数据输出保持) 1 8.1 2 8.1 2 与RMII REF_CLK同步的RMII输出有ETxD1–0。 tREFCLK RMII_REF_CLK tREFCLKOH ETxD1–0 ETxEN tREFCLKOV 图39. 10/100以太网MAC控制器时序：RMII发送信号 Rev. C | Page 68 of 88 | March 2012 7.5 2 2 ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表62. 10/100以太网MAC控制器时序：MII/RMII异步信号 VDDEXT 2.5 V或3.3V标称值 VDDEXT 1.8V标称值 最小值 参数 最大值 最小值 最大值 单位 时序要求 tECOLH COL高电平脉冲宽度1 tETxCLK × 1.5 tERxCLK × 1.5 tETxCLK × 1.5 tERxCLK × 1.5 ns tECOLL COL低电平脉冲宽度1 tETxCLK × 1.5 tERxCLK × 1.5 tETxCLK × 1.5 tERxCLK × 1.5 ns tECRSH CRS高电平脉冲宽度2 tETxCLK × 1.5 tETxCLK × 1.5 ns tECRSL CRS低电平脉冲宽度 tETxCLK × 1.5 tETxCLK × 1.5 ns 1 2 2 MII/RMII异步信号有COL和CRS。这些信号在MII和RMII模式下均可使用。异步COL输入分别与ETxCLK和ERxCLK同步，COL输入的高电平或低电平最小脉冲宽 度至少必须是这两个时钟中较慢者周期的1.5倍。 异步CRS输入与ETxCLK同步，CRS输入的高电平或低电平最小脉冲宽度至少必须是ETxCLK周期的1.5倍。 MIICRS, COL tECRSH tECOLH tECRSL tECOLL 图40. 10/100以太网MAC控制器时序：异步信号 表63. 10/100以太网MAC控制器时序：MII站管理 ADSP-BF522/ADSP-BF524/ ADSP-BF526 VDDEXT 2.5 V或3.3V 标称值 VDDEXT 1.8V标称值 参数1 最小值 最大值 最小值 最大值 ADSP-BF523/ADSP-BF525/ ADSP-BF527 VDDEXT 2.5 V或3.3V 标称值 VDDEXT 1.8V标称值 最小值 最大值 最小值 最大值 单位 时序要求 tMDIOS MDIO输入有效到MDC上升沿 (建立) 11.5 11.5 10 10 ns tMDCIH MDC上升沿到MDIO输入无效 (保持) 11.5 11.5 10 10 ns 开关特性 tMDCOV MDC下降沿到MDIO输出有效 tMDCOH MDC下降沿到MDIO输出无效 (保持) 1 25 –1 25 –1 25 –1 25 –1 MDC/MDIO是一个双线串行双向端口，用于控制一个或多个外部PHY。MDC是一个输出时钟，其最小周期可设置为系统时钟SCLK的倍数。MDIO是双向 数据线。 Rev. C | Page 69 of 88 | March 2012 ns ns ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 MDC (OUTPUT) tMDCOH MDIO (OUTPUT) tMDCOV MDIO (INPUT) tMDIOS 图41. 10/100以太网MAC控制器时序：MII站管理 Rev. C | Page 70 of 88 | March 2012 tMDCIH ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 JTAG测试和仿真端口时序 表64和图42描述JTAG端口操作。 表64. JTAG端口时序 VDDEXT 1.8V标称值 最小值 参数 最大值 VDDEXT 2.5 V或3.3V标称值 最小值 最大值 单位 时序要求 tTCK TCK周期 20 20 ns tSTAP TCK高电平之前TDI、TMS建立时间 4 4 ns tHTAP TCK高电平之后TDI、TMS保持时间 4 4 ns tSSYS TCK高电平之前系统输入建立时间 12 12 ns tHSYS TCK高电平之后系统输入保持时间 5 5 ns tTRSTW TRST 脉冲宽度2(用TCK周期衡量) 1 1 CK 开关特性 tDTDO 自TCK低电平起的TDO延迟时间 tDSYS TCK低电平之后系统输出延迟时间 1 2 3 3 10 10 ns 12 12 ns 系统输入 = DATA15–0, ARDY, SCL, SDA, PF15–0, PG15–0, PH15–0, RESET, NMI, BMODE3–0。 50 MHz最大值 系统输出 = DATA15–0, ADDR19–1, ABE1–0, AOE, ARE, AWE, AMS3–0, SRAS, SCAS, SWE, SCKE, CLKOUT, SA10, SMS, SCL, SDA, PF15–0, PG15–0, PH15–0。 tTCK TCK tSTAP tHTAP TMS TDI tDTDO TDO tSSYS tHSYS SYSTEM INPUTS tDSYS SYSTEM OUTPUTS 图42. JTAG端口时序 Rev. C | Page 71 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 输出驱动电流 图43至图57显示ADSP-BF52x处理器的输出驱动器的典型电 这些曲线代表输出驱动器的电流驱动能力。有关驱动器类 流-电压特性。 型与特定引脚的对应关系，参见第22页的表10。 200 VDDEXT = 3.6V @ – 40°C 160 80 SOURCE CURRENT (mA) 0 –40 –80 VOL –120 –160 –200 VDDEXT = 3.3V @ 25°C 160 VDDEXT = 3.0V @ 105°C 120 VOH 40 VDDEXT = 3.6V @ – 40°C 200 VDDEXT = 3.0V @ 105°C 120 SOURCE CURRENT (mA) 240 VDDEXT = 3.3V @ 25°C 80 VOH 40 0 –40 –80 –120 VOL –160 –200 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 –240 SOURCE VOLTAGE (V) 0 VOH 0 –40 –80 VOL –120 SOURCE CURRENT (mA) SOURCE CURRENT (mA) VDDEXT = 2.25V @ 105°C 40 –160 3.0 3.5 VDDEXT = 2.75V @ – 40°C VDDEXT = 2.5V @ 25°C 80 VDDEXT = 2.25V @ 105°C 40 VOH 0 –40 –80 VOL –120 –160 0 0.5 1.0 1.5 2.0 2.5 –200 0 80 2.0 2.5 –20 VOL –60 SOURCE CURRENT (mA) 0 –40 VDDEXT = 1.9V @ – 40°C 60 VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 40 VOH 20 1.5 80 VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 40 1.0 图47. B类驱动器电流(2.5V VDDEXT /VDDMEM ) VDDEXT = 1.9V @ – 40°C 60 0.5 SOURCE VOLTAGE (V) 图44. A类驱动器电流(2.5V VDDEXT /VDDMEM ) SOURCE CURRENT (mA) 2.5 120 SOURCE VOLTAGE (V) –80 2.0 160 VDDEXT = 2.5V @ 25°C 80 1.5 图46. B类驱动器电流(3.3V VDDEXT /VDDMEM ) VDDEXT = 2.75V @ – 40°C 120 1.0 SOURCE VOLTAGE (V) 图43. A类驱动器电流(3.3V VDDEXT /VDDMEM ) 160 0.5 VOH 20 0 –20 –40 VOL –60 –80 0 0.5 1.0 1.5 SOURCE VOLTAGE (V) –100 0 1.0 1.5 SOURCE VOLTAGE (V) 图45. A类驱动器电流(1.8V VDDEXT /VDDMEM ) Rev. C 0.5 图48. B类驱动器电流(1.8V VDDEXT /VDDMEM ) | Page 72 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 100 VDDEXT = 3.0V @ 105°C VOH 20 0 –20 –40 VOL –60 VDDEXT = 3.0V @ 105°C VOH 40 0 –40 –80 VOL –120 –80 –100 VDDEXT = 3.3V @ 25°C 80 SOURCE CURRENT (mA) 40 VDDEXT = 3.6V @ – 40°C 120 VDDEXT = 3.3V @ 25°C 60 SOURCE CURRENT (mA) 160 VDDEXT = 3.6V @ – 40°C 80 0 0.5 1.0 1.5 2.0 2.5 3.0 –160 3.5 0 0.5 1.0 1.5 SOURCE VOLTAGE (V) 图49. C类驱动器电流(3.3V VDDEXT /VDDMEM ) 80 –20 –40 VOL –60 VDDEXT = 2.25V @ 105°C 60 40 VOH 20 0 –20 –40 –60 VOL –80 –100 0 0.5 1.0 1.5 2.0 –120 2.5 0 0.5 1.0 SOURCE VOLTAGE (V) 40 60 VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 2.5 VOH 10 0 –10 VOL –20 VDDEXT = 1.9V @ – 40°C VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 40 SOURCE CURRENT (mA) 20 2.0 图53. D类驱动器电流(2.5V VDDEXT /VDDMEM ) VDDEXT = 1.9V @ – 40°C 30 1.5 SOURCE VOLTAGE (V) 图50. C类驱动器电流(2.5V VDDEXT /VDDMEM ) SOURCE CURRENT (mA) 3.5 VDDEXT = 2.5V @ 25°C 80 SOURCE CURRENT (mA) SOURCE CURRENT (mA) VOH 0 20 VOH 0 –20 VOL –40 –30 –40 3.0 VDDEXT = 2.75V @ – 40°C 100 VDDEXT = 2.25V @ 105°C 20 –80 120 VDDEXT = 2.5V @ 25°C 40 2.5 图52. D类驱动器电流(3.3V VDDEXT /VDDMEM ) VDDEXT = 2.75V @ – 40°C 60 2.0 SOURCE VOLTAGE (V) 0 0.5 1.0 1.5 –60 0 SOURCE VOLTAGE (V) 0.5 1.0 1.5 SOURCE VOLTAGE (V) 图51. C类驱动器电流(1.8V VDDEXT /VDDMEM ) 图54. D类驱动器电流(1.8V VDDEXT /VDDMEM ) Rev. C | Page 73 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 测试条件 60 VDDEXT = 3.6V @ – 40°C 50 VDDEXT = 3.3V @ 25°C 40 VDDEXT = 3.0V @ 105°C SOURCE CURRENT (mA) 30 本数据手册中出现的所有时序要求都是在本部分所述条件 下测量得到的。图58显示了交流测量(输出使能/禁用除外) 的测量点。对于VDDEXT/VDDMEM(标称值)= 1.8 V/2.5 V/3.3 V， 20 测量点VMEAS为VDDEXT/2或VDDMEM/2。 10 0 –10 INPUT OR OUTPUT –20 –30 VOL –40 图58. 交流测量(输出使能/ 禁用除外)的基准电压 –50 –60 VMEAS VMEAS 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 输出使能时间测量 SOURCE VOLTAGE (V) 当输出引脚从高阻态跃迁到开始驱动的点时，即认为输出 图55. E类驱动器电流(3.3V VDDEXT /VDDMEM ) 信号已使能。 40 VDDEXT = 2.75V @ – 40°C SOURCE CURRENT (mA) 30 VDDEXT = 2.5V @ 25°C VDDEXT = 2.25V @ 105°C 20 输出使能时间tENA指的是从参考信号达到高电平或低电平 的点到输出开始驱动的点的时间间隔，如图59右侧所示。 10 REFERENCE SIGNAL 0 tDIS_MEASURED –10 tDIS VOL –20 VOH (MEASURED) –30 –40 0 0.5 1.0 1.5 2.0 3.0 2.5 3.5 tENA_MEASURED tENA VOL (MEASURED) VOH (MEASURED) V VOH(MEASURED) VTRIP(HIGH) VOL (MEASURED) + V VTRIP(LOW) VOL (MEASURED) tDECAY tTRIP SOURCE VOLTAGE (V) 图56. E类驱动器电流(2.5V VDDEXT /VDDMEM ) OUTPUT STOPS DRIVING OUTPUT STARTS DRIVING HIGH IMPEDANCE STATE 20 SOURCE CURRENT (mA) 图59. 输出使能/禁用 VDDEXT = 1.9V @ – 40°C 15 VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 10 时间tENA_MEASURED指的是从参考信号切换时到输出电压达到 VTRIP(high)或VTRIP(low)时的时间间隔。对于VDDEXT/VDDMEM 5 (标称值)= 1.8 V，VTRIP(高)为1.05 V，VTRIP(低)为0.75 V。对 0 于VDDEXT/VDDMEM(标称值)= 2.5 V，VTRIP(高)为1.5 V，VTRIP(低) 为1.0 V。对于VDDEXT/VDDMEM(标称值)= 3.3 V，VTRIP(高)为1.9 V， –5 VOL –10 VTRIP(低)为1.4 V。时间tTRIP指的是从输出开始驱动时到输出 –15 电压达到VTRIP(高)或VTRIP(低)跳变电压时的时间间隔。 –20 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 时间tENA的计算公式如下： t ENA = t ENA_MEASURED –t TRIP SOURCE VOLTAGE (V) 如有多个引脚(如数据总线等)使能，则测量值对应于第一 图57. E类驱动器电流(1.8V VDDEXT /VDDMEM ) 个开始驱动的引脚。 Rev. C | Page 74 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 输出禁用时间测量 TESTER PIN ELECTRONICS 当输出引脚停止驱动、进入高阻态并开始从输出高电压或 低电压衰减时，即认为输出信号已禁用。输出禁用时间tDIS 50Ω VLOAD T1 指的是tDIS_MEASURED与tDECAY之差，如图59左侧所示。 70Ω t DIS = t DIS_MEASURED –t DECAY ZO = 50Ω (impedance) TD = 4.04 ± 1.18 ns 50Ω 总线电压衰减ΔV的时间取决于容性负载CL和负载电流IL。 4pF 0.5pF 2pF 此衰减时间可以通过下式近似计算： DUT OUTPUT 45Ω 400Ω t DECAY = ( C L ∆V ) ⁄ I L 时间tDECAY利用测试负载CL和IL计算，当VDDEXT/VDDMEM(标称 值)= 2.5 V/3.3 V时，ΔV为0.25 V；当VDDEXT/VDDMEM(标称值) = 1.8V时，ΔV为0.15 V。 时间tDIS_MEASURED指的是从参考信号切换时到输出电压从实 测输出高电压或低电压衰减ΔV时的时间间隔。 NOTES: THE WORST CASE TRANSMISSION LINE DELAY IS SHOWN AND CAN BE USED FOR THE OUTPUT TIMING ANALYSIS TO REFELECT THE TRANSMISSION LINE EFFECT AND MUST BE CONSIDERED. THE TRANSMISSION LINE (TD) IS FOR LOAD ONLY AND DOES NOT AFFECT THE DATA SHEET TIMING SPECIFICATIONS. ANALOG DEVICES RECOMMENDS USING THE IBIS MODEL TIMING FOR A GIVEN SYSTEM REQUIREMENT. IF NECESSARY, A SYSTEM MAY INCORPORATE EXTERNAL DRIVERS TO COMPENSATE FOR ANY TIMING DIFFERENCES. 系统保持时间计算示例 图60. 交流测量的等效器件负载 (包括所有配件) 为了计算特定系统的数据输出保持时间，首先应利用上面 给出的公式计算tDECAY。选择ΔV等于处理器的输出电压与 12 数据线)，IL为总泄漏或三态电流(每条数据线)。保持时间 为tDECAY加上第38页的时序规格所规定的各种输出禁用时间 (例如：对于SDRAM写周期，应加上t DSDAT ，如第46页的 SDRAM接口时序所示)。 容性负载 输出延迟和保持时间基于所有引脚平均6 pF的标准容性负载 (参见图60)。VLOAD等于(VDDEXT/VDDMEM)/2。图61至图72显示 输出上升时间随电容而变化的情况。给定的延迟和保持时 间规格应根据从这些图得出的系数减少。在所示范围以 外，这些图中的曲线可能不是线性的。 RISE AND FALL TIME (10% TO 90%) 要求保持时间的器件输入阈值之差。CL为总线总电容(每条 10 tRISE 8 tFALL 6 4 2 0 tRISE = 1.8V @ 25°C tFALL = 1.8V @ 25°C 0 50 100 150 200 LOAD CAPACITANCE (pF) 图61. A类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT /VDDMEM ) Rev. C | Page 75 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 7 7 6 tRISE 5 tFALL 4 3 2 1 0 tRISE = 2.5V @ 25°C RISE AND FALL TIME (10% TO 90%) RISE AND FALL TIME (10% TO 90%) 8 6 5 tRISE 4 tFALL 3 2 1 tRISE = 2.5V @ 25°C tFALL = 2.5V @ 25°C 0 50 100 0 200 150 tFALL = 2.5V @ 25°C 0 50 LOAD CAPACITANCE (pF) 图65. B类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT /VDDMEM ) 6 5 tRISE 4 tFALL 3 2 1 tRISE = 3.3V @ 25°C RISE AND FALL TIME (10% TO 90%) RISE AND FALL TIME (10% TO 90%) 6 tFALL = 3.3V @ 25°C 0 50 100 150 5 tRISE 4 tFALL 3 2 1 0 200 tRISE = 3.3V @ 25°C tFALL = 3.3V @ 25°C 0 50 LOAD CAPACITANCE (pF) 200 150 图66. B类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT /VDDMEM ) 9 25 8 tRISE 7 6 tFALL 5 4 3 2 tRISE = 1.8V @ 25°C 1 RISE AND FALL TIME (10% TO 90%) RISE AND FALL TIME (10% TO 90%) 100 LOAD CAPACITANCE (pF) 图63. A类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT /VDDMEM ) 0 200 150 LOAD CAPACITANCE (pF) 图62. A类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT /VDDMEM ) 0 100 20 tRISE 15 tFALL 10 5 tRISE = 1.8V @ 25°C tFALL = 1.8V @ 25°C 0 50 100 150 200 0 tFALL = 1.8V @ 25°C 0 50 LOAD CAPACITANCE (pF) 100 150 200 LOAD CAPACITANCE (pF) 图64. B类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT /VDDMEM ) Rev. C 图67. C类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT /VDDMEM ) | Page 76 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 10 9 14 12 tRISE 10 tFALL 8 6 4 2 0 tRISE = 2.5V @ 25°C RISE AND FALL TIME (10% TO 90%) RISE AND FALL TIME (10% TO 90%) 16 50 100 7 tFALL 5 4 3 2 0 200 150 tRISE 6 tRISE = 2.5V @ 25°C 1 tFALL = 2.5V @ 25°C 0 8 tFALL = 2.5V @ 25°C 0 50 8 12 tRISE 10 8 tFALL 6 4 2 tRISE = 3.3V @ 25°C RISE AND FALL TIME (10% TO 90%) RISE AND FALL TIME (10% TO 90%) 14 tFALL = 3.3V @ 25°C 0 50 100 150 7 6 tFALL 4 3 2 1 0 200 tRISE 5 tRISE = 3.3V @ 25°C tFALL = 3.3V @ 25°C 0 50 LOAD CAPACITANCE (pF) 200 150 图72. D类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT /VDDMEM ) 9 12 tRISE 10 tFALL 8 6 4 2 tRISE = 1.8V @ 25°C tFALL = 1.8V @ 25°C 0 50 100 150 200 RISE AND FALL TIME (10% TO 90%) 14 RISE AND FALL TIME (10% TO 90%) 100 LOAD CAPACITANCE (pF) 图69. C类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT /VDDMEM ) 0 200 150 图71. D类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT /VDDMEM ) 图68. C类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT /VDDMEM ) 0 100 LOAD CAPACITANCE (pF) LOAD CAPACITANCE (pF) 8 tRISE 7 6 tFALL 5 4 3 2 tRISE = 1.8V @ 25°C 1 0 tFALL = 1.8V @ 25°C 0 50 100 150 200 LOAD CAPACITANCE (pF) LOAD CAPACITANCE (pF) 图70. D类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT /VDDMEM ) Rev. C 图73. G类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT /VDDMEM ) | Page 77 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 RISE AND FALL TIME (10% TO 90%) 9 T J = T A + ( θ JA × P D ) 8 7 其中： 6 tRISE TA = 环境温度(°C) 5 tFALL 4 θJC值是在需要外部散热器时，供封装比较和印刷电路板设 计考虑时使用。 3 2 tRISE = 2.5V @ 25°C 1 0 tFALL = 2.5V @ 25°C 0 50 100 LOAD CAPACITANCE (pF) 合MIL-STD-883标准(方法1012.1)。所有测量均使用2S2P 图74. G类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT /VDDMEM ) JEDEC测试板。 表65. BC-208-1封装的热特性 9 RISE AND FALL TIME (10% TO 90%) 在 表 6 6 中 ， 气 流 测 量 符 合 J E D E C 标 准 J E SD 5 1 - 2 和 JESD51-6，结至板测量符合JESD51-8标准。结至壳测量符 200 150 θJB值供封装比较和印刷电路板设计考虑时使用。 参数 条件 典型值 单位 8 θJA 0线性m/s气流 23.20 °C/W 7 θJMA 1线性m/s气流 20.20 °C/W θJMA 2线性m/s气流 tRISE 6 5 θJB tFALL θJC 19.20 °C/W 13.05 °C/W 6.92 °C/W 3 ΨJT 0线性m/s气流 0.18 °C/W 2 ΨJT 1线性m/s气流 0.27 °C/W ΨJT 2线性m/s气流 0.32 °C/W 4 tRISE = 3.3V @ 25°C 1 0 tFALL = 3.3V @ 25°C 0 50 100 150 200 LOAD CAPACITANCE (pF) 表66. BC-289-2封装的热特性 参数 条件 典型值 单位 θJA 0线性m/s气流 34.5 °C/W θJMA 1线性m/s气流 31.1 °C/W 环境条件 θJMA 2线性m/s气流 应用印刷电路板上的结温计算公式如下： θJB T J = T CASE + ( Ψ JT × P D ) θJC 图75. G类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT /VDDMEM ) 其中： TJ = 结温(°C) °C/W °C/W 8.8 °C/W ΨJT 0线性m/s气流 0.24 °C/W ΨJT 1线性m/s气流 0.44 °C/W ΨJT 2线性m/s气流 0.53 °C/W TCASE = 壳温(°C)，由用户在封装的顶部中央测得。 ΨJT = 参见表66 PD = 功耗 — 参见第34页的总功耗。 θJA值供封装比较和印刷电路板设计考虑时使用。θJA可用于 计算TJ的一阶近似值，计算公式如下： Rev. C 29.8 20.3 | Page 78 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 289引脚CSP_BGA封装引脚分配 表67按照信号名称顺序列出CSP_BGA封装引脚。 第80页的表68按照引脚编号顺序列出CSP_BGA封装引脚。 表67. 289引脚CSP_BGA封装引脚分配(按信号名称顺序) 信号 引脚 信号 引脚 信号 引脚 信号 引脚 信号 引脚 信号 引脚 信号 编号 编号 编号 编号 编号 编号 ABE0/SDQM0 AB9 DATA6 T2 GND M10 NC D23 PH0 A11 USB_XO AA23 VDDINT T1 GND M11 NC E22 PH1 A12 VDDEXT G7 VDDINT ABE1/SDQM1 AC9 DATA7 ADDR1 AB8 DATA8 R1 GND M12 NC E23 PH2 A13 VDDEXT G8 VDDINT G9 VDDINT ADDR2 AC8 DATA9 P1 GND M13 NC F22 PH3 B14 VDDEXT G10 VDDINT ADDR3 AB7 DATA10 P2 GND M14 NC F23 PH4 A14 VDDEXT ADDR4 AC7 DATA11 R2 GND M15 NC G22 PH5 K23 VDDEXT G11 VDDINT G12 VDDINT ADDR5 AC6 DATA12 N1 GND N9 NC H23 PH6 K22 VDDEXT G13 VDDINT ADDR6 AB6 DATA13 N2 GND N10 NC J23 PH7 L23 VDDEXT ADDR7 AB4 DATA14 M2 GND N11 NMI U22 PH8 L22 VDDEXT G14 VDDINT G15 VDDINT ADDR8 AB5 DATA15 M1 GND N12 VPPOTP AB11 PH9 T23 VDDEXT H7 VDDINT ADDR9 AC5 EMU J2 GND N13 PF0 A7 PH10 M22 VDDEXT ADDR10 AC4 EXT_WAKE0 AC19 GND N14 PF1 B8 PH11 R22 VDDEXT J17 VDDMEM K17 VDDMEM ADDR11 AB3 GND A1 GND N15 PF2 A8 PH12 M23 VDDEXT L17 VDDMEM ADDR12 AC3 GND A23 GND P9 PF3 B9 PH13 N22 VDDEXT ADDR13 AB2 GND B6 GND P10 PF4 B11 PH14 N23 VDDEXT M17 VDDMEM G16 GND P11 PF5 B10 PH15 P22 VDDEXT N17 VDDMEM ADDR14 AC2 GND1 P17 VDDMEM ADDR15 AA2 GND G17 GND P12 PF6 B12 PPI_CLK/TMRCLK A6 VDDEXT ADDR16 W2 GND1 H17 GND P13 PF7 B13 PPI_FS1/TMR0 B7 VDDEXT R17 VDDMEM V22 VDDEXT T17 VDDMEM ADDR17 Y2 GND H22 GND P14 PF8 B16 RESET ADDR18 AA1 GND1 J22 GND P15 PF9 A20 RTXI U23 VDDEXT U17 VDDMEM B5 VDDMEM ADDR19 AB1 GND J9 GND R9 PF10 B15 RTXO V23 VDDINT AC17 GND J10 GND R10 PF11 B17 SA10 AC10 VDDINT H8 VDDMEM AMS0 AMS1 AB16 GND J11 GND R11 PF12 B18 SCAS AC11 VDDINT H9 VDDMEM AC16 GND J12 GND R12 PF13 B19 SCKE AB13 VDDINT H10 VDDMEM AMS2 AB15 GND J13 GND R13 PF14 A9 SCL B22 VDDINT H11 VDDMEM AMS3 AOE AC15 GND J14 GND R14 PF15 A10 SDA C22 VDDINT H12 VDDMEM AC13 VDDINT H13 VDDMEM ARDY AC14 GND J15 GND R15 PG0 H2 SMS AB17 GND K9 GND T22 PG1 G1 SRAS AB12 VDDINT H14 VDDMEM ARE AWE AB14 GND K10 GND AC1 PG2 H1 SS/PG AC20 VDDINT H15 VDDMEM AB10 VDDINT H16 VDDOTP BMODE0 G2 GND K11 GND AC23 PG3 F1 SWE J8 VDDRTC BMODE1 F2 GND K12 NC A15 PG4 D1 TCK L1 VDDINT BMODE2 E1 GND K13 NC A16 PG5 D2 TDI J1 VDDINT J16 VDDUSB K8 VDDUSB BMODE3 E2 GND K14 NC A17 PG6 C2 TDO K1 VDDINT K16 NC CLKBUF AB19 GND K15 NC A18 PG7 B1 TMS L2 VDDINT CLKIN R23 GND L9 NC A19 PG8 C1 TRST K2 VDDINT L8 VROUT/EXT_WAKE1 L16 VRSEL/VDDEXT CLKOUT AB18 GND L10 NC A21 PG9 B2 USB_DM AB21 VDDINT M8 XTAL DATA0 Y1 GND L11 NC A22 PG10 B4 USB_DP AA22 VDDINT DATA1 V2 GND L12 NC B20 PG11 B3 USB_ID Y22 VDDINT M16 N8 DATA2 W1 GND L13 NC B21 PG12 A2 USB_RSET AC21 VDDINT N16 DATA3 U2 GND L14 NC B23 PG13 A3 USB_VBUS AB20 VDDINT DATA4 V1 GND L15 NC C23 PG14 A4 USB_VREF AC22 VDDINT P8 P16 DATA5 U1 GND M9 NC D22 PG15 A5 USB_XI AB23 VDDINT 注意：本表中，粗体字表示的信号/功能是ADSP-BF522/ADSP-BF524/ADSP-BF526处理器上该引脚的唯一信号/功能。 1 为了兼容ADSP-BF52xC，应将此引脚连接到VDDEXT。 Rev. C | Page 79 of 88 | March 2012 引脚 编号 R8 R16 T8 T9 T10 T11 T12 T13 T14 T15 T16 J7 K7 L7 M7 N7 P7 R7 T7 U7 U8 U9 U10 U11 U12 U13 U14 U15 U16 AC12 W23 W22 Y23 G23 AC18 AB22 P23 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表68. 289引脚CSP_BGA封装引脚分配(按引脚编号顺序) 引脚 信号 引脚 信号 引脚 信号 引脚 信号 引脚 信号 引脚 信号 引脚 信号 编号 编号 编号 编号 编号 编号 编号 A1 GND B20 NC H12 VDDINT L9 GND P2 DATA10 T22 GND AB10 SWE A2 PG12 B21 NC H13 VDDINT L10 GND P7 VDDMEM T23 PH9 AB11 VPPOTP L11 GND P8 VDDINT U1 DATA5 AB12 SRAS A3 PG13 B22 SCL H14 VDDINT A4 PG14 B23 NC H15 VDDINT L12 GND P9 GND U2 DATA3 AB13 SCKE L13 GND P10 GND U7 VDDMEM AB14 AWE A5 PG15 C1 PG8 H16 VDDINT A6 PPI_CLK/TMRCLK C2 PG6 H17 GND1 L14 GND P11 GND U8 VDDMEM AB15 AMS3 A7 PF0 C22 SDA H22 GND L15 GND P12 GND U9 VDDMEM AB16 AMS1 A8 PF2 C23 NC H23 NC L16 VDDINT P13 GND U10 VDDMEM AB17 ARE A9 PF14 D1 PG4 J1 TDI L17 VDDEXT P14 GND U11 VDDMEM AB18 CLKOUT A10 PF15 D2 PG5 J2 EMU L22 PH8 P15 GND U12 VDDMEM AB19 CLKBUF L23 PH7 P16 VDDINT U13 VDDMEM AB20 USB_VBUS A11 PH0 D22 NC J7 VDDMEM M1 DATA15 P17 VDDEXT U14 VDDMEM AB21 USB_DM A12 PH1 D23 NC J8 VDDINT A13 PH2 E1 BMODE2 J9 GND M2 DATA14 P22 PH15 U15 VDDMEM AB22 VRSEL/VDDEXT A14 PH4 E2 BMODE3 J10 GND M7 VDDMEM P23 XTAL U16 VDDMEM AB23 USB_XI R1 DATA8 U17 VDDEXT AC1 GND A15 NC E22 NC J11 GND M8 VDDINT A16 NC E23 NC J12 GND M9 GND R2 DATA11 U22 NMI AC2 ADDR14 U23 RTXI AC3 ADDR12 A17 NC F1 PG3 J13 GND M10 GND R7 VDDMEM V1 DATA4 AC4 ADDR10 A18 NC F2 BMODE1 J14 GND M11 GND R8 VDDINT A19 NC F22 NC J15 GND M12 GND R9 GND V2 DATA1 AC5 ADDR9 A20 PF9 F23 NC J16 VDDINT M13 GND R10 GND V22 RESET AC6 ADDR5 M14 GND R11 GND V23 RTXO AC7 ADDR4 A21 NC G1 PG1 J17 VDDEXT A22 NC G2 BMODE0 J22 GND1 M15 GND R12 GND W1 DATA2 AC8 ADDR2 J23 NC M16 VDDINT R13 GND W2 ADDR16 AC9 ABE1/SDQM1 A23 GND G7 VDDEXT B1 PG7 G8 VDDEXT K1 TDO M17 VDDEXT R14 GND W22 VDDUSB AC10 SA10 K2 TRST M22 PH10 R15 GND W23 VDDRTC AC11 SCAS B2 PG9 G9 VDDEXT B3 PG11 G10 VDDEXT K7 VDDMEM M23 PH12 R16 VDDINT Y1 DATA0 AC12 VDDOTP B4 PG10 G11 VDDEXT K8 VDDINT N1 DATA12 R17 VDDEXT Y2 ADDR17 AC13 SMS B5 VDDINT G12 VDDEXT K9 GND N2 DATA13 R22 PH11 Y22 USB_ID AC14 ARDY K10 GND N7 VDDMEM R23 CLKIN Y23 VDDUSB AC15 AOE B6 GND G13 VDDEXT B7 PPI_FS1/TMR0 G14 VDDEXT K11 GND N8 VDDINT T1 DATA7 AA1 ADDR18 AC16 AMS2 B8 PF1 G15 VDDEXT K12 GND N9 GND T2 DATA6 AA2 ADDR15 AC17 AMS0 1 B9 PF3 G16 GND K13 GND N10 GND T7 VDDMEM AA22 USB_DP AC18 VROUT/EXT_WAKE1 B10 PF5 G17 GND K14 GND N11 GND T8 VDDINT AA23 USB_XO AC19 EXT_WAKE0 AB1 ADDR19 AC20 SS/PG B11 PF4 G22 NC K15 GND N12 GND T9 VDDINT B12 PF6 G23 NC K16 VDDINT N13 GND T10 VDDINT AB2 ADDR13 AC21 USB_RSET B13 PF7 H1 PG2 K17 VDDEXT N14 GND T11 VDDINT AB3 ADDR11 AC22 USB_VREF AB4 ADDR7 AC23 GND B14 PH3 H2 PG0 K22 PH6 N15 GND T12 VDDINT K23 PH5 N16 VDDINT T13 VDDINT AB5 ADDR8 B15 PF10 H7 VDDEXT B16 PF8 H8 VDDINT L1 TCK N17 VDDEXT T14 VDDINT AB6 ADDR6 L2 TMS N22 PH13 T15 VDDINT AB7 ADDR3 B17 PF11 H9 VDDINT L7 VDDMEM N23 PH14 T16 VDDINT AB8 ADDR1 B18 PF12 H10 VDDINT B19 PF13 H11 VDDINT L8 VDDINT P1 DATA9 T17 VDDEXT AB9 ABE0/SDQM0 注意：本表中，粗体字表示的信号/功能是ADSP-BF522/ADSP-BF524/ADSP-BF526处理器上该引脚的唯一信号/功能。 1 为了兼容ADSP-BF52xC，应将此引脚连接到VDDEXT。 Rev. C | Page 80 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 图76为BC-289-2 CSP_BGA引脚配置的俯视图。图77为BC-289-2 CSP_BGA引脚配置的仰视图。 A1 BALL PAD CORNER A B C D E F G H J K L TOP VIEW M N P KEY: R V GND NC V I/O V DDINT DDEXT T U V W DDMEM Y AA AB AC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 图76. 289引脚CSP_BG封装引脚配置(俯视图) A1 BALL PAD CORNER A B C D E BOTTOM VIEW F G H KEY: J K V L M N V P R T U V W Y AA AB AC 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 图77. 289引脚CSP_BG封装引脚配置(仰视图) Rev. C | Page 81 of 88 | March 2012 DDINT DDEXT GND NC I/O V DDMEM ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 208引脚CSP_BGA封装引脚分配 表69按照信号名称顺序列出CSP_BGA封装引脚。 第83页的表70按照引脚编号顺序列出CSP_BGA封装引脚。 表69. 208引脚CSP_BGA封装引脚分配(按信号名称顺序) 信号 引脚 信号 编号 引脚 信号 编号 B 信号 引脚 信号 编号 引脚 信号 编号 引脚 编号 ABE0/SDQM0 V19 CLKOUT K20 GND K11 PF13 A5 PPI_CLK/TMRCLK G2 VDDEXT J8 ABE1/SDQM1 V20 DATA0 Y8 GND K12 PF14 B6 PPI_FS1/TMR0 F2 VDDEXT K7 ADDR1 W20 DATA1 W8 GND K13 PF15 A6 RESET B18 VDDEXT K8 ADDR2 W19 DATA2 Y7 GND L9 PG0 R2 RTXI A14 VDDEXT L7 ADDR3 Y19 ADDR4 W18 DATA4 DATA3 ADDR5 Y18 ADDR6 W17 DATA6 DATA5 ADDR7 Y17 ADDR8 W16 DATA8 DATA7 ADDR9 Y16 ADDR10 W15 DATA10 DATA9 ADDR11 Y15 ADDR12 W14 DATA12 ADDR13 Y14 DATA13 ADDR14 W13 DATA14 ADDR15 Y13 ADDR16 W12 EMU DATA11 DATA15 EXT_WAKE0 W7 GND L10 PG1 P1 RTXO A15 VDDINT G12 Y6 GND L11 PG2 P2 SA10 U19 VDDINT G13 W6 GND L12 PG3 N1 SCAS U20 VDDINT G14 Y5 GND L13 PG4 N2 SCKE P20 VDDINT H14 W5 GND M9 PG5 M1 SCL A4 VDDINT J14 Y4 GND M10 PG6 M2 SDA B4 VDDINT K14 W4 GND M11 PG7 L1 SMS R19 VDDINT L14 Y3 GND M12 PG8 L2 SRAS T19 VDDINT M14 W3 GND M13 PG9 K1 SS/PG G19 VDDINT N14 Y2 GND N9 PG10 K2 SWE T20 VDDINT P12 W2 GND N10 PG11 J1 TCK V2 VDDINT P13 W1 GND N11 PG12 J2 TDI R1 VDDINT P14 V1 GND N12 PG13 H1 TDO T1 VDDMEM L8 T2 GND N13 PG14 H2 TMS U2 VDDMEM M7 ADDR17 Y12 J20 GND Y1 PG15 G1 TRST U1 VDDMEM M8 ADDR18 W11 GND A1 GND Y20 PH0 A7 USB_DM F20 VDDMEM N7 ADDR19 Y11 GND A17 NMI B19 PH1 B7 USB_DP E20 VDDMEM N8 AMS0 J19 GND A20 VPPOTP L19 PH2 A8 USB_ID C20 VDDMEM P7 AMS1 K19 GND B20 PF0 F1 PH3 B8 USB_RSET D20 VDDMEM P8 AMS2 M19 GND H9 PF1 E1 PH4 A9 USB_VBUS E19 VDDMEM P9 AMS3 L20 GND H10 PF2 E2 PH5 B9 USB_VREF H19 VDDMEM P10 AOE N20 GND H11 PF3 D1 PH6 B10 USB_XI A19 VDDMEM P11 ARDY P19 GND H12 PF4 D2 PH7 B11 USB_XO A18 VDDOTP R20 ARE M20 GND H13 PF5 C1 PH8 A12 VDDEXT G7 VDDRTC A16 AWE N19 GND J9 PF6 C2 PH9 B12 VDDEXT G8 VDDUSB D19 BMODE0 Y10 GND J10 PF7 B1 PH10 A13 VDDEXT G9 VDDUSB G20 BMODE1 W10 GND J11 PF8 B2 PH11 B13 VDDEXT G10 VROUT/EXT_WAKE1 H20 BMODE2 Y9 GND J12 PF9 A2 PH12 B14 VDDEXT G11 VRSEL/VDDEXT F19 BMODE3 W9 GND J13 PF10 B3 PH13 B15 VDDEXT H7 XTAL A10 CLKBUF C19 GND K9 PF11 A3 PH14 B16 VDDEXT H8 CLKIN A11 GND K10 PF12 B5 PH15 B17 VDDEXT J7 注意：本表中，粗体字表示的信号/功能是ADSP-BF522/ADSP-BF524/ADSP-BF526处理器上该引脚的唯一信号/功能。 Rev. C | Page 82 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表70. 208引脚CSP_BGA封装引脚分配(按引脚编号顺序) 引脚 信号 编号 引脚 信号 编号 引脚 信号 编号 引脚 信号 编号 引脚 信号 编号 引脚 信号 编号 A1 GND B16 PH14 H7 VDDEXT L2 PG8 P1 PG1 W8 DATA1 A2 PF9 B17 PH15 H8 VDDEXT L7 VDDEXT P2 PG2 W9 BMODE3 A3 PF11 B18 RESET H9 GND L8 VDDMEM P7 VDDMEM W10 BMODE1 A4 SCL B19 NMI H10 GND L9 GND P8 VDDMEM W11 ADDR18 A5 PF13 B20 GND H11 GND L10 GND P9 VDDMEM W12 ADDR16 A6 PF15 C1 PF5 H12 GND L11 GND P10 VDDMEM W13 ADDR14 A7 PH0 C2 PF6 H13 GND L12 GND P11 VDDMEM W14 ADDR12 A8 PH2 C19 CLKBUF H14 VDDINT L13 GND P12 VDDINT W15 ADDR10 A9 PH4 C20 USB_ID H19 USB_VREF L14 VDDINT P13 VDDINT W16 ADDR8 A10 XTAL D1 PF3 H20 VROUT/EXT_WAKE1 L19 VPPOTP P14 VDDINT W17 ADDR6 A11 CLKIN D2 PF4 J1 PG11 L20 AMS3 P19 ARDY W18 ADDR4 A12 PH8 D19 VDDUSB J2 PG12 M1 PG5 P20 SCKE W19 ADDR2 A13 PH10 D20 USB_RSET J7 VDDEXT M2 PG6 R1 TDI W20 ADDR1 A14 RTXI E1 PF1 J8 VDDEXT M7 VDDMEM R2 PG0 Y1 GND A15 RTXO E2 PF2 J9 GND M8 VDDMEM R19 SMS Y2 DATA12 A16 VDDRTC E19 USB_VBUS J10 GND M9 GND R20 VDDOTP Y3 DATA10 A17 GND E20 USB_DP J11 GND M10 GND T1 TDO Y4 DATA8 A18 USB_XO F1 PF0 J12 GND M11 GND T2 EMU Y5 DATA6 A19 USB_XI F2 PPI_FS1/TMR0 J13 GND M12 GND T19 SRAS Y6 DATA4 A20 GND F19 VRSEL/VDDEXT J14 VDDINT M13 GND T20 SWE Y7 DATA2 B1 PF7 F20 USB_DM J19 AMS0 M14 VDDINT U1 TRST Y8 DATA0 B2 PF8 G1 PG15 J20 EXT_WAKE0 M19 AMS2 U2 TMS Y9 BMODE2 B3 PF10 G2 PPI_CLK/TMRCLK K1 PG9 M20 ARE U19 SA10 Y10 BMODE0 B4 SDA G7 VDDEXT K2 PG10 N1 PG3 U20 SCAS Y11 ADDR19 B5 PF12 G8 VDDEXT K7 VDDEXT N2 PG4 V1 DATA15 Y12 ADDR17 B6 PF14 G9 VDDEXT K8 VDDEXT N7 VDDMEM V2 TCK Y13 ADDR15 B7 PH1 G10 VDDEXT K9 GND N8 VDDMEM V19 ABE0/SDQM0 Y14 ADDR13 B8 PH3 G11 VDDEXT K10 GND N9 GND V20 ABE1/SDQM1 Y15 ADDR11 B9 PH5 G12 VDDINT K11 GND N10 GND W1 DATA14 Y16 ADDR9 B10 PH6 G13 VDDINT K12 GND N11 GND W2 DATA13 Y17 ADDR7 B11 PH7 G14 VDDINT K13 GND N12 GND W3 DATA11 Y18 ADDR5 B12 PH9 G19 SS/PG K14 VDDINT N13 GND W4 DATA9 Y19 ADDR3 B13 PH11 G20 VDDUSB K19 AMS1 N14 VDDINT W5 DATA7 Y20 GND B14 PH12 H1 PG13 K20 CLKOUT N19 AWE W6 DATA5 B15 PH13 H2 PG14 L1 PG7 N20 AOE W7 DATA3 注意：本表中，粗体字表示的信号/功能是ADSP-BF522/ADSP-BF524/ADSP-BF526处理器上该引脚的唯一信号/功能。 Rev. C | Page 83 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 图78为CSP_BGA引脚配置的俯视图。图79为CSP_BGA引脚配置的仰视图。 A1 BALL PAD CORNER A B C D E F G H J K L M N P R T U V W Y TOP VIEW KEY: VDDINT GND VDDEXT I/O VDDMEM 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 图78. 208引脚CSP_BG封装引脚配置(俯视图) A1 BALL PAD CORNER A B C D E F G H J K L M N P R T U V W Y BOTTOM VIEW KEY: VDDINT GND VDDEXT I/O VDDMEM 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 图79. 208引脚CSP_BG封装引脚配置(仰视图) Rev. C | Page 84 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 外形尺寸 外形尺寸图(图80和图81)所示的尺寸单位为毫米。 A1 BALL CORNER 12.00 BSC SQ 22 20 18 16 14 12 10 8 6 4 2 23 21 19 17 15 13 11 9 7 5 3 1 A C E G 11.00 BSC SQ J L N R 0.50 BSC U W B D F H K M P T V Y AA AB AC TOP VIEW BOTTOM VIEW DETAIL A 1.40 1.26 1.11 DETAIL A 0.20 MIN 0.35 COPLANARITY 0.08 0.30 0.25 BALL DIAMETER SEATING PLANE *COMPLIANT WITH JEDEC STANDARD MO-275-GGCE-1 图80. 289-Ball CSP_BGA (BC-289-2) A1 BALL CORNER 17.10 17.00 SQ 16.90 A B C D E F G H J K L M N P R T U V W Y 15.20 BSC SQ 0.80 BSC BOTTOM VIEW TOP VIEW *1.75 1.61 1.46 A1 BALL CORNER 20 18 16 14 12 10 8 6 4 2 19 17 15 13 11 9 7 5 3 1 DETAIL A DETAIL A 0.35 NOM 0.30 MIN SEATING PLANE 0.50 0.45 0.40 BALL DIAMETER *COMPLIANT TO JEDEC STANDARDS MO-275-MMAB-1 WITH EXCEPTION TO PACKAGE HEIGHT AND THICKNESS. 图81. 208-Ball CSP_BGA (BC-208-2) Rev. C | Page 85 of 88 | March 2012 *1.36 1.26 1.16 COPLANARITY 0.12 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 表贴设计 表71旨在帮助用户进行PCB设计。关于工业标准设计建议， 请参阅IPC-7351：“表贴设计和焊盘图形标准的通用要求”。 表71. 表贴设计补充信息 封装 289引脚 CSP_BGA 208引脚 CSP_BGA 封装引脚安装类型 由阻焊层决定 由阻焊层决定 封装阻焊层开口 直径0.26 mm 直径0.40 mm 封装引脚焊盘尺寸 直径0.35 mm 直径0.50 mm 汽车应用级产品 ADBF525W生产工艺受到严格控制，以提供满足汽车应用 的产品技术规格部分。只有表72所示的汽车应用级产品才 的质量和可靠性要求。请注意，车用型号的技术规格可能 能用于汽车应用。欲了解特定产品的订购信息并获得这些 不同于商用型号；因此，设计人员应仔细阅读本数据手册 型号的汽车可靠性报告，请联系当地ADI客户代表。 表72. 车用产品 车用型号1, 2 ADBF525WBBCZ4xx ADBF525WBBCZ5xx ADBF525WYBCZxxx 1 2 3 温度范围3 –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +105°C 封装描述 208引脚CSP_BGA 208引脚CSP_BGA 208引脚CSP_BGA 封装选项 BC-208-2 BC-208-2 BC-208-2 指令速率(最大值) 400 MHz 533 MHz 产品详情请联系ADI客户代表。 Z = 符合RoHS标准的器件。 型号中x指示的信息由ADI客户代表提供。 参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标，请参见第29页的“ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的工 作条件”。 Rev. C | Page 86 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 订购指南 型号1 温度范围2 指令速率 (最大值) 封装描述 封装选项 ADSP-BF522BBCZ-3A –40°C至+85°C 300 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF522BBCZ-4A –40°C至+85°C 400 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF522KBCZ-3 0°C至+70°C 300 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF522KBCZ-4 0°C至+70°C 400 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF523BBCZ-5A –40°C至+85°C 533 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF523KBCZ-5 0°C至+70°C 533 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF523KBCZ-6 0°C至+70°C 600 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF523KBCZ-6A 0°C至+70°C 600 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF524BBCZ-3A –40°C至+85°C 300 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF524BBCZ-4A –40°C至+85°C 400 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF524KBCZ-3 0°C至+70°C 300 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF524KBCZ-4 0°C至+70°C 400 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF525ABCZ-5 –40°C至+70°C 500 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF525ABCZ-6 –40°C至+70°C 600 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF525BBCZ-5A –40°C至+85°C 533 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF525KBCZ-5 0°C至+70°C 533 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF525KBCZ-6 0°C至+70°C 600 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF525KBCZ-6A 0°C至+70°C 600 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF526BBCZ-3A –40°C至+85°C 300 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF526BBCZ-4A –40°C至+85°C 400 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF526KBCZ-3 0°C至+70°C 300 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF526KBCZ-4 0°C至+70°C 400 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF527BBCZ-5A –40°C至+85°C 533 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 ADSP-BF527KBCZ-5 0°C至+70°C 533 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF527KBCZ-6 0°C至+70°C 600 MHz 289引脚芯片级球栅阵列(CSP_BGA)封装 BC-289-2 ADSP-BF527KBCZ-6A 0°C至+70°C 600 MHz 208引脚芯片级球栅阵列(CSP_BGA)封装 BC-208-2 1 Z = 符合RoHS标准的器件。 2 参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标，请参见第27页的“ADSP-BF522/ADSP-BF524/ADSP-BF526处理器的工作条件” 和第29页的“ADSP-BF523/ADSP-BF525/ADSP-BF527处理器的工作条件”。 Rev. C | Page 87 of 88 | March 2012 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527 2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D06675sc-0-3/12(C) Rev. C | Page 88 of 88 | March 2012