ADBF592WYCPZ402

Blackfin 嵌入式处理器 ADSP-BF592 产品特性 外设 高达400 MHz的高性能Blackfin处理器 2个16位MAC、2个40位ALU、4个8位视频ALU、40位移位器 RISC式寄存器和指令模型，简化编程并提供编译器相关支持 高级调试、追踪和性能监控功能 内部和I/O操作支持宽范围的电源电压，参见第16页的工作条件 片外电压调节器接口 64引脚(9 mm x 9 mm) LFCSP封装 4个32位定时器/计数器，三个支持PWM 2个双通道、全双工同步串行端口(SPORT)，支持8个立体声I2S 通道 2个串行外设接口(SPI)兼容端口 1个支持IrDA的UART 并行外设接口(PPI)，支持ITU-R 656视频数据格式 2线接口(TWI)控制器 9个外设DMA 2个存储器间DMA通道 具有28个中断输入的事件处理器 32个通用I/O (GPIO)，带可编程磁滞 调试/JTAG接口 片内PLL支持频率调制 存储器 68KB内核可访问存储器 (L1和L3存储器大小详见第3页的表1) 64KB L1指令ROM 灵活的引导选项：内部L1 ROM、SPI存储器或主机(包括SPI、 PPI和UART) 存储器管理单元提供存储器保护 图1. 处理器功能框图 Blackfin和Blackfin标志均为ADI公司的注册商标。 Rev. B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. 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B | Page 2 of 44 | July 2013 ADSP-BF592 概述 ADSP-BF592处理器属于Blackfin®系列产品，采用ADI公司/ Intel微信号架构(MSA)。Blackfin处理器将先进的双MAC信 号处理引擎、干净且正交的RISC式微处理器指令集的优势 和单指令、多数据流(SIMD)多媒体能力结合为一个指令集 架构。 ADSP-BF592处理器与其它Blackfin处理器完全代码兼容。 ADSP-BF592处理器提供最高400 MHz的性能，静态功耗更低。 处理器特性如表1所示。 表1. 处理器特性 存储器(字节) 特性 带PWM的定时器/计数器 SPORTs S PI s UART 并行外设接口 T WI G PI O s L1指令SRAM L1指令ROM L1数据SRAM L1暂存SRAM L3引导ROM 最大指令速率1 最大系统时钟速度 封装选项 1 ADSP-BF592处理器是高集成度片上系统解决方案，适用于 新一代数字通信和消费多媒体应用。利用业界标准接口与 高性能信号处理内核的完美结合，高性价比应用能够快速 完成开发，而无需昂贵的外部器件。系统外设包括：1个 看门狗定时器；3个支持PWM的32位定时器/计数器；2个 双通道、全双工同步串行端口(SPORT)；2个串行外设接口 (SPI)兼容端口；1个支持IrDA的UART®；1个并行外设接口 (PPI)；以及1个双线接口(TWI)控制器。 Blackfin处理器内核 ADSP-BF592 3 2 2 1 1 1 32 32K 64K 32K 4K 4K 400 MHz 100 MHz 64引脚 LFCSP 如图2所示，Blackfin处理器内核包含2个16位乘法器、2个 40位累加器、2个40位ALU、4个视频ALU和1个40位移位器。 计算单元处理来自寄存器文件的8位、16位或32位数据。 计算寄存器文件包含8个32位寄存器。对16位操作数数据 执行运算时，寄存器文件作为16个独立的16位寄存器工 作。用于运算的所有操作数都来自多端口寄存器文件和指 令常数字段。 每个MAC在每个周期可以执行一个16位乘16位乘法，结果 累加到40位累加器中。支持带符号和无符号格式、舍入以 及饱和。 不是所有SCLK选择都可以使用最大指令速率。 Blackfin处理器集成了许多业界领先的系统外设和丰富的存 储器，在一个集成封装中提供RISC式编程能力、多媒体支 持和先进的信号处理，堪称新一代应用的首选平台。 便携式低功耗架构 Blackfin处理器提供世界一流的电源管理和性能。它们采用 低功耗和低电压设计，片内集成动态电源管理，能够改变 工作电压和频率，从而显著降低整体功耗。与仅能改变工 作频率的方法相比，这种方法能够大幅降低功耗，延长便 携式设备的电池续航时间。 Rev. B 系统集成 | ALU用于对16位或32位数据执行传统的算术和逻辑运算。 此外，它还包括许多特殊指令，以便加速多种信号处理任 务的执行。特殊指令包括字段提取和二进制位个数统计等 位操作、模232乘法、除法原语、饱和和舍入、符号/指数 检测。视频指令集包括字节对齐和打包操作、16位和8位 截除加法、8位平均操作、8位减法/绝对值/累加(SAA)操 作。此外还提供比较/选择和矢量搜索指令。 对于某些指令，两个16位ALU操作可以在寄存器对(一个计 算寄存器的16位高半部分和16位低半部分)上同时执行。如 果使用第二个ALU，则可以同时执行4个16位操作。 40位移位器可以执行移位和旋转，用于支持归一化、字段 提取和字段存放指令。 程序序列器控制指令执行流程，包括指令对齐和解码。对 于程序流程控制，该序列器支持PC相对和间接条件跳转 (带静态分支预测)以及子例程调用。硬件支持零开销循 环。该架构完全联锁，意味着在执行具有数据相关性的指 令时，编程人员无需管理流水线。 Page 3 of 44 | July 2013 ADSP-BF592 地址算法单元提供两个地址，用于实现同时双取存储器操 作。它包含一个多端口寄存器文件，该寄存器文件由4组 32位索引、更改、长度、基础寄存器(用于循环缓冲)和8个 附加32位指针寄存器(用于C式索引堆栈操作)组成。 该架构提供三种工作模式：用户模式、管理员模式和仿真 模式。用户模式对某些系统资源的访问权限是有限制的， 从而提供一种受保护的软件环境，而管理员模式则能无限 制地访问系统和内核资源。 Blackfin处理器支持一种改进型Harvard架构和分层存储器 结构。第一级(L1)存储器通常以处理器最高速度工作，延 迟非常短或无延迟。在L1层，指令存储器仅保存指令。数 据存储器保存数据，一个专用暂存数据存储器存储堆栈和 本地变量信息。 Blackfin处理器的指令集经过优化，16位操作码代表最常用 的指令，因而可获得出色的编译代码密度。复杂的DSP指 令 则 编 码 为 32位 操 作 码 ， 以 实 现 完 备 的 多 功 能 指 令 。 Blackfin处理器支持有限的指令级并行功能，一个32位指令 可以与两个16位指令并行发出，使得编程人员能在一个指 令周期中使用许多内核资源。 提供了多个L1存储器模块。存储器管理单元(MMU)为可能 在内核上工作的各个任务提供存储器保护，并且能够防止 对系统寄存器进行非预期的访问。 Blackfin处理器的汇编语言使用代数语法，易于编码和阅 读。该架构经过优化，能够与C/C++编译器一起使用，软 件实现快速、高效。 ADDRESS ARITHMETIC UNIT L3 B3 M3 I2 L2 B2 M2 I1 L1 B1 M1 I0 L0 B0 M0 SP FP P5 DAG1 P4 P3 DAG0 P2 32 32 P1 P0 TO MEMORY DA1 DA0 I3 32 PREG 32 RAB SD LD1 LD0 32 32 32 ASTAT 32 32 R7.H R6.H R7.L R6.L R5.H R5.L R4.H R4.L R3.H R3.L R2.H R2.L R1.H R1.L R0.H R0.L SEQUENCER 16 8 8 8 16 ALIGN 8 DECODE BARREL SHIFTER 40 40 A0 32 40 40 32 DATA ARITHMETIC UNIT 图2. Blackfin处理器内核 Rev. B | Page 4 of 44 | July 2013 A1 LOOP BUFFER CONTROL UNIT ADSP-BF592 存储器架构 定制ROM(可选) Blackfin处理器将存储器视为一个统一的4GB地址空间，使 用32位地址。所有资源，包括内部存储器和I/O控制寄存 器，都占据这一公共地址空间中的不同部分。参见图3。 ADSP-BF592的片内L1指令ROM可以定制以包含具有下列 功能的用户代码： 内核可访问L1存储器系统是一个内核时钟频率工作的高性 能内部存储器。外部总线接口单元(EBIU)用于访问引导 ROM。 存储器DMA控制器提供高带宽数据移动能力，它能在L1指 令SRAM与L1数据SRAM存储器空间之间以块形式传输代码 或数据。 0xFFFF FFFF 0xFFE0 0000 0xFFC0 0000 CORE MEMORY MAPPED REGISTERS (2M BYTES) SYSTEM MEMORY MAPPED REGISTERS (2M BYTES) RESERVED 0xFFB0 1000 L1 SCRATCHPAD RAM (4K BYTES) 0xFFB0 0000 RESERVED 0xFFA2 0000 L1 INSTRUCTION ROM (64K BYTES) 0xFFA1 0000 0xFFA0 8000 0xFFA0 4000 0xFFA0 0000 RESERVED DATA SRAM (32K BYTES) RESERVED 0xEF00 1000 RESERVED 0x0000 0000 处理器未定义单独的I/O空间。所有资源都通过平坦的32 位地址空间映射。片内I/O器件的控制寄存器映射到地址 靠近该4GB地址空间顶部的存储器映射寄存器(MMR)。它 分为两个较小的模块，一个包含所有核心功能的控制 MMR，另一个包含用于设置和控制内核外部的片内外设 所需的寄存器。这些MMR只能在管理员模式下进行访问， 对片内外设而言是保留空间。 事件处理 BOOT ROM (4K BYTES) 0xEF00 0000 I/O存储器空间 处理器包含一个很小的片内引导内核，用于配置适当的外 设以便启动。如果处理器配置为从引导ROM存储器空间引 导，则处理器从片内引导ROM开始执行。更多信息请参见 第11页的引导模式。 L1 INSTRUCTION BANK A SRAM (16K BYTES) 0xFF80 0000 希望定制片内ROM以满足应用需求的客户，应联系ADI销 售部门以了解关于条款和条件的更多信息以及关于技术实 现的详细信息。 从ROM引导 RESERVED L1 INSTRUCTION BANK B SRAM (16K BYTES) 0xFF80 8000 • 64KB L1指令ROM用于存储定制代码 • 能够限制访问片内ROM的所有或特定分段。 图3. 内部/外部存储器映射 内部(内核访问)存储器 处理器具有三个内核可访问的存储器模块，用于提供高带 宽的内核访问。 第一个模块为L1指令存储器，包括32KB SRAM。该存储器 支持以处理器最高速度进行访问。 第 二 个 内 核 可 访 问 存 储 器 模 块 为 L1数 据 存 储 器 ， 包 括 32KB。该存储器模块支持以处理器最高速度进行访问。 处理器的事件控制器处理处理器的所有异步和同步事件。 处理器提供的事件处理支持嵌套和优先级设置。嵌套允许 多个事件服务例程同时有效。优先级设置可确保高优先级 事件的处理先于低优先级事件的处理。控制器支持下列五 种不同类型的事件： • 仿真—仿真事件会使处理器进入仿真模式，从而通过 JTAG接口执行处理器的命令和控制功能。 • RESET—该事件会使处理器复位。 • 无法屏蔽的中断(NMI)—NMI事件可以由软件看门狗 定时器或处理器的NMI输入信号产生。NMI事件常常 用作关断指示来启动系统的有序关断。 第三个存储器模块为4KB L1暂存SRAM，工作速度与其他L1 存储器相同。 L1实用工具ROM L1指令ROM包含实用工具ROM代码，包括TMK(VDK内核)、 C运行时库和DSP库。详情参见VisualDSP++文档。 Rev. B | Page 5 of 44 | July 2013 ADSP-BF592 • 异常—与程序流程同步发生的事件(换言之，异常发 生在指令执行完毕之前)。诸如数据对齐违规和未定 义的指令等条件会引发异常。 • 中断—与程序流程异步发生的事件，由输入信号、定 时器、其它外设和显式软件指令引发。 每种事件类型都有一个相关的寄存器来保存返回地址，以 及一个相关的“从事件返回”指令。触发一个事件时，处理 器的状态保存在管理员堆栈。 处理器的事件控制器包括两级：内核事件控制器(CEC)和 系统中断控制器(SIC)。内核事件控制器与系统中断控制器 配合使用，设置优先级并控制所有系统事件。理论上，来 自外设的中断进入SIC，然后直接路由到CEC的通用中断。 内核事件控制器(CEC) 除了专用中断和异常事件外，CEC还支持9个通用中断 (IVG15–7)。在这些通用中断中，建议将2个最低优先级中 断(IVG15–14)保留用于软件中断处理器，其余7个中断输入 用于支持处理器的外设。CEC的输入、其在事件矢量表 (EVT)中的名称及其优先级，详见《ADSP-BF59x Blackfin处 理器硬件参考手册》(ADSP-BF59x Blackfin Processor Hardware Reference)的“系统中断”(System Interrupts)一章。 系统中断控制器(SIC) 系统中断控制器提供从许多外设中断源到设有优先级的 CEC通用中断输入的事件映射和路由。虽然处理器提供了 默认映射，但用户可以向中断分配寄存器(SIC_IARx)写入 适当的值，从而改变中断事件的映射和优先级。SIC的输 入以及到CEC的默认映射，详见《ADSP-BF59x Blackfin处 理器硬件参考手册》的“系统中断”一章。 SIC还提供三对32位中断控制和状态寄存器，支持对事件 处理进行进一步控制。每个寄存器都包含与各个外设中断 事件对应的位。更多信息参见《ADSP-BF59x Blackfin处理器 硬件参考手册》的“系统中断”一章。 DMA控制器 处理器具有多个独立的DMA通道，支持自动数据传输，处 理器内核的开销极小。DMA传输可以在处理器的内部存储 器与任何支持DMA的外设之间进行。支持DMA的外设包 括SPORT、SPI端口、UART和PPI。每个支持DMA的外设 至少有一个专用DMA通道。 Rev. B 处理器的DMA控制器支持一维(1D)和二维(2D) DMA传输。 DMA传输初始化可以从寄存器或称为描述符模块的参数集 实现。 二维DMA能力支持最大64K单元乘64K单元的任意大小行 和列，以及最大±32K单元的任意行和列步长。此外，列步 长可以小于行步长，从而实现交错数据流，这一特性在可 以即时解交错数据的视频应用中特别有用。 处理器DMA控制器支持许多DMA类型，举例如下： • 完成时停止的单通道线性缓冲器 • 每当缓冲器全满或部分充满时便中断的循环、自动 刷新式缓冲器 • 使用描述符链表的一维或二维DMA • 使用描述符阵列的二维DMA，在同一页内仅指定基 础DMA地址 除了专用外设DMA通道之外，还有两个存储器DMA通 道，用来在处理器系统的各种存储器之间传输数据，以最 大程度地减少处理器干预。存储器DMA传输可以通过一种 非常灵活的基于描述符的方法加以控制，或者通过一种基 于寄存器的标准自动缓冲机制加以控制。 处理器外设 ADSP-BF592处理器包括丰富的外设，它们通过多条高带宽 总线连接到内核，提供灵活的系统配置和出色的整体系统 性能(参见图1)。处理器还含有专用通信模块和高速串行/ 并行端口、用于灵活管理片内外设或外部来源中断事件的 中断控制器，以及根据不同应用情况调整处理器和系统的 性能与功耗特性的电源管理控制功能。 灵活的DMA结构支持SPORT、SPI、UART和PPI外设。还 有独立的存储器DMA通道，专门用来支持处理器不同存储 器空间之间的数据传输，包括引导ROM。多条片内总线 (最高运行速率100 MHz)提供的带宽足以让处理器内核与所 有片内和片外外设同时工作。 ADSP-BF592处理器内置连接片外稳压器的接口，用以支持 处理器的动态电源管理功能。 看门狗定时器 处理器包括一个32位定时器，可以利用它来实现软件看门 狗功能。软件看门狗可以提高系统可用性，如果定时器在 软件复位之前超时，它将通过产生硬件复位、不可屏蔽的 中断(NMI)或通用中断，迫使处理器进入已知状态。编程 人员初始化计时器的计数值，使能适当的中断，然后使能 定时器。此后，在计数器从编程值计数到0之前，软件必 须重新加载计数器。这样在软件(正常情况下会复位定时器) 由于外部噪声条件或软件错误而停止运行时，可以防止系 统一直处于未知状态。 | Page 6 of 44 | July 2013 ADSP-BF592 如果配置为产生硬件复位，看门狗定时器将同时复位内核 和处理器外设。复位后，软件可以查询看门狗定时器控制 寄存器的状态位，确定看门狗是否为硬件复位源。 串行外设接口(SPI)端口 该定时器由系统时钟(SCLK)提供时钟，最大频率为fSCLK。 SPI接口使用三个引脚传输数据：两个数据引脚(主机输出/ 从机输入-MOSI和主机输入/从机输出-MISO)和一个时钟引 脚(串行时钟–SCK)。其它SPI器件利用一个SPI片选输入引 脚(SPIx_SS)选择处理器，处理器利用许多SPI片选输出引脚 (SPIx_SEL7–1)选择其它SPI器件。SPI选择引脚是重新配置 的通用I/O引脚。利用这些引脚，SPI端口提供一个全双 工、同步串行接口，支持主机/从机模式和多主机环境。 定时器 处理器有4个通用可编程定时器单元。3个定时器具有外部 引脚，可以将其配置为脉宽调制器(PWM)、定时器输出、 定时器的时钟输入或用于测量脉宽和外部事件周期的机制。 这些定时器可以与多个其它相关PF引脚的外部时钟输入、 PPI_CLK输入引脚的外部时钟输入或内部SCLK同步。 这些定时器可以与UART一起使用，测量数据流的脉冲宽 度，为相应的串行通道提供软件自动波特率检测功能。 这些定时器可以产生处理器内核中断，提供用于与系统时 钟或外部信号计数同步的周期性事件。 除了3个通用可编程定时器之外，还提供了第4个定时器。 这个额外的定时器由处理器内部时钟提供时钟信号，通常 用作系统周期时钟来产生操作系统周期性中断。 串行端口 ADSP-BF592处理器集成两个双通道同步串口(SPORT0和 SPORT1)，用于串行和多处理器通信。SPORT支持下列特性： 串行端口数据可以通过专用DMA通道自动写入和读取片内 存储器/外部存储器。每个串行端口都可以与另一个串行端 口合作以提供TDM支持。在这种配置中，一个SPORT提供 两个发送信号，另一个SPORT提供两个接收信号。帧同步 和时钟共享。 UART端口 ADSP-BF592处理器提供一个全双工通用异步接收器/发送 器(UART)端口，它与PC标准UART完全兼容。UART端口 提供一个简化的UART接口用于连接其它外设或主机，支 持全双工、DMA、异步串行数据传输。UART端口支持5到 8个数据位、1或2个停止位以及无、奇或偶校验。UART端 口支持两种工作模式： • PIO(编程I/O)—处理器通过写入或读取I/O映射UART 寄存器来发送或接收数据。发送和接收数据均为双 缓冲。 • DMA(直接存储器访问)—DMA控制器传输发送和接 收数据。这可以减少存储器数据传输所需的中断数 量和频率。UART具有两个专用DMA通道，一个用于 发送，一个用于接收。由于服务速率相对较低，这 些DMA通道的优先级低于大多数其它DMA通道。 并行外设接口(PPI) 处理器提供一个并行外设接口(PPI)，它可以直接连接并行 模数和数模转换器、视频编码器和解码器，以及其它通用 外设。PPI由1个专用输入时钟引脚、最多3个帧同步引脚和 最多16个数据引脚组成。输入时钟支持最高为系统时钟速 率一半的并行数据速率，同步信号可以配置为输入或输出。 串行端口有五种工作模式： • • • • • 处理器具有两个SPI兼容型端口，可以与多个SPI兼容型器 件通信。 标准DSP串行模式 多通道(TDM)模式 I2S模式 包装I2S模式 左对齐模式 PPI支持多种通用和ITU-R 656工作模式。在通用模式下，PPI 提供最多16位的半双工、双向数据传输。此外还提供最多 3个帧同步信号。在ITU-R 656模式下，PPI提供8位或10位视 频数据的半双工双向传输。另外还支持对嵌入式行起始 (SOL)和场起始(SOF)前导码数据包进行片内解码。 Rev. B | Page 7 of 44 | July 2013 ADSP-BF592 通用模式描述 PPI的通用模式适合许多不同的数据捕捉和传输应用。PPI 支持下列三种不同的子模式： • 输入模式 — 帧同步和数据输入PPI。输入模式旨在用 于ADC应用，以及通过硬件信号进行视频通信。 • 帧捕捉模式 — 帧同步从PPI输出，但输入数据。在这 种模式下，视频源可以用作从机(例如：用于帧捕捉)。 • 输出模式 — 帧同步和数据从PPI输出。输出模式用于 传输视频或其它数据，最多支持3个输出帧同步。 ITU-R 656模式描述 PPI的ITU-R 656模式适合许多不同的视频捕捉、处理和传输 应用。PPI支持下列三种不同的子模式： • 仅有效视频模式 — 当只需要一个场的有效视频部分， 而不需要任何消隐间隔时，应使用仅有效视频模式。 • 仅垂直消隐模式 — 这种模式下，PPI仅传输垂直消隐 间隔(VBI)数据。 • 全域模式— 这种模式下，通过PPI读入整个输入位流 。 TWI控制器接口 处理器包括一个双线接口(TWI)模块，用于在多个器件之 间进行简单的控制数据交换。TWI在功能上兼容广泛使用 的I2C®总线标准。TWI模块能够同时以主机和从机工作， 支持7位寻址和多媒体数据仲裁。TWI接口利用两个引脚传输 时钟(SCL)和数据(SDA)，支持最高速度为400 kb/s的协议。 TWI模块兼容串行相机控制总线(SCCB)功能，可轻松控制 各种CMOS相机传感器。 端口 处理器将许多外设信号分组送至两个端口—端口F和端口G。 多数相关引脚都由多个信号共享。这些端口担当多路复用 器控制功能。 通用I/O (GPIO) 处理器具有32个双向通用I/O (GPIO)引脚，这些引脚分配到 两个独立的GPIO模块：PORTFIO和PORTGIO，它们分别 与端口F和端口G相关。每个支持GPIO的引脚通过一个复 用方案与处理器的其它外设共享功能，不过，GPIO功能是 器件上电时的默认状态。GPIO输出和输入驱动器默认禁用。 每个通用端口引脚都可以通过操纵端口控制、状态和中断 寄存器进行控制。 Rev. B 动态电源管理 处理器提供五种工作模式，各种模式具有不同的性能/功耗 特征。此外，利用动态电源管理提供的控制功能，可以动 态改变处理器内核电源电压，从而进一步降低功耗。当内 核电源电压配置为0 V时，处理器进入休眠状态。控制各处理 器外设的时钟也可以降低功耗。表2总结了各种模式的电 源设置。 表2. 电源设置 模式/状态 全开 有源 休眠 深度睡眠 休眠 PLL 使能 使能/ 禁用 使能 禁用 禁用 PLL旁路 否 是 — — — 内核 时钟 (CCLK) 系统 时钟 (SCLK) 内核 电源 使能 使能 使能 使能 开 开 禁用 禁用 禁用 使能 禁用 禁用 开 开 关 全开工作模式—最高性能 在全开模式下，PLL使能且未被旁路，能够以最高频率工 作。这是上电默认执行状态，可以实现最高性能。处理器 内核和所有使能的外设以全速工作。 有效工作模式—中等动态省电 在有效模式下，PLL使能但被旁路。由于PLL被旁路，因此 处理器的内核时钟(CCLK)和系统时钟(SCLK)以输入时钟 (CLKIN)频率运行。对于适当配置的L1存储器，可以执行 DMA访问。 有关PLL控制的更多信息，参见“ADSP-BF59x Blackfin处理 器硬件参考中的敁动态电源管理”部分。 休眠工作模式—高度动态省电 休眠模式通过禁用处理器内核的时钟(CCLK)来降低动态功 耗，但PLL和系统时钟(SCLK)仍然正常工作。通常而言， 外部事件可唤醒处理器。 休眠模式不支持对L1存储器进行系统DMA访问。 深度睡眠工作模式—最大动态省电 深度休眠模式通过禁用处理器内核的时钟(CCLK)和所有同 步外设的时钟(SCLK)来最大程度地降低动态功耗。异步外 设仍然可以运行，但不能访问内部资源或外部存储器。要 退出这种省电模式，必须置位复位中断(RESET)，或者通 过GPIO引脚产生的异步中断退出。 | Page 8 of 44 | July 2013 ADSP-BF592 注意，使用GPIO引脚来触发器件从深度休眠中唤醒时，设 置的唤醒电平必须保持至少10 ns以保证能被检测到。 省电系数 休眠状态—最大静态省电 休眠模式通过禁用处理器内核(CCLK)和所有外设(SCLK)的 时钟来最大程度地降低静态功耗，并告知外部稳压器可以 关断VDDINT。断电之前，如果要保存处理器状态，必须将 任何内部存储的关键信息(如存储器内容、寄存器内容和其 它信息)写入非易失性存储器。将b#0写入HIBERNATE位会 使EXT_WAKE变为低电平，这可以用来指示外部稳压器关断。 由于该模式下仍能提供VDDEXT，因此所有外部引脚均处于 三态，除非另有规定。这样，其它可能连接到处理器的器 件仍然可以带电，但不消耗无谓的电流。 在休眠期间，只要存在VDDEXT，VR_CTL寄存器就会保持其 状态不变，但所有其它内部寄存器和存储器都会丧失内容。 省电功能 如表3所示，处理器支持2个不同的电源域，以便在符合工 业标准和惯例的同时提供最大的灵活性。通过将处理器的 内部逻辑与其它I/O隔离并划入其自己的电源域，处理器 便可以利用动态电源管理，而不会影响其它I/O器件。各 种电源域没有时序控制要求，但所有电源域都必须按照处 理器工作条件中的相应技术规格表来通电，即使不使用某 一特性/外设。 其中： fCCLKNOM表示标称内核时钟频率 fCCLKRED表示降低后的内核时钟频率 VDDINTNOM表示标称内部电源电压 VDDINTRED表示降低后的内部电源电压 TNOM表示以fCCLKNOM工作的时间 TRED表示以fCCLKRED工作的时间 电压调节 ADSP-BF592处理器需要一个外部电压调节器来为VDDINT电 源域供电。为了降低待机功耗，可以通过EXT_WAKE指示 外部电压调节器关断处理器内核的电源。此信号是一个上 电用高电平有效信号，可以直接连接到许多常用调节器的 低电平有效关断输入。 在休眠状态下，仍可以施加外部电源(VDDEXT)，无需外部缓 冲器。通过置位RESET引脚以启动引导序列，可以在此关 断状态下激活外部稳压器。EXT_WAKE指示外部稳压器 唤醒。 电源良好(PG)输入信号可以让处理器在内部电压达到指定 电平后才启动。这样，休眠后可以检测外部调节器的启动 时间。关于电源良好功能的详细说明，请参阅《ADSP-BF59x Blackfin处理器硬件参考》。 表3. 电源域 电源域 所有内部逻辑和存储器 所有其它I/O %省电 = (1 – 省电系数) x 100% VDD范围 VDDINT VDDEXT 处理器的动态电源管理功能可以动态控制处理器的输入电 压(VDDINT)和时钟频率(fCCLK)。 处理器的功耗在很大程度上与其时钟频率和工作电压的平 方成比例。例如，时钟频率降低25%将导致动态功耗降低 25%，而工作电压降低25%则会使动态功耗降低40%以上。 此外，这些省电方式是可以叠加的，如果时钟频率和电源 电压均降低，功耗将显著降低，如下式所示。 时钟信号 处理器的时钟可以来自外部晶振、正弦波输入或源于外部 时钟振荡器的缓冲整形时钟。 如果使用外部时钟，它应为TTL兼容信号，而且在正常工 作期间不得暂停、改变或以低于额定频率的频率工作。此 信 号 连 接 到 处 理 器 的 CLKIN引 脚 。 使 用 外 部 时 钟 时 ， XTAL引脚必须悬空。 此外，由于处理器含有片内振荡器电路，因此也可以使用 外部晶振。欲以基频工作，请使用图4所示的电路。一个 并行谐振、基频、微处理器级晶振连接在CLKIN和XTAL 引脚上。CLKIN引脚与XTAL引脚之间的片内电阻在500 kΩ 范围内。通常情况下，建议不要使用其它并联电阻。图4 所示的两个电容和串联电阻用于精调正弦频率输入的相位 和幅度。 Rev. B | Page 9 of 44 | July 2013 ADSP-BF592 图4所示的电容和电阻值仅为典型值。电容值取决于晶振 制造商的负载电容建议和PCB物理布局。电阻值取决于晶 振制造商规定的驱动电平。用户应在整个温度范围内细致 考察多个器件，验证所用的元件值是否合适。 “FINE” ADJUSTMENT REQUIRES PLL SEQUENCING CLKIN BLACKFIN PLL 5 to 64 “COARSE” ADJUSTMENT ON-THE-FLY ÷ 1, 2, 4, 8 CCLK ÷ 1 to 15 SCLK VCO CLKOUT (SCLK) CLKBUF TO PLL CIRCUITRY EN EN SCLK SELECT 图5. 频率更改方法 560 EXTCLK 所有片内外设都由系统时钟(SCLK)提供时钟信号。系统时 钟频率可通过PLL_DIV寄存器的SSEL3–0位进行编程。写 入SSEL域的值定义PLL输出(VCO)与系统时钟之间的分频比。 SCLK分频值范围为1到15。表4给出了典型的系统时钟比。 XTAL CLKIN 330 * 18 pF * CCLK FOR OVERTONE OPERATION ONLY: 18 pF * 表4. 系统时钟比示例 NOTE: VALUES MARKED WITH * MUST BE CUSTOMIZED, DEPENDING ON THE CRYSTAL AND LAYOUT. PLEASE ANALYZE CAREFULLY. FOR FREQUENCIES ABOVE 33 MHz, THE SUGGESTED CAPACITOR VALUE OF 18 pF SHOULD BE TREATED AS A MAXIMUM, AND THE SUGGESTED RESISTOR VALUE SHOULD BE REDUCED TO 0 . 图4. 外部晶振连接 信号名称 SSEL3–0 0010 0110 1010 分频比 VCO/SCLK 2:1 6:1 10:1 VCO 100 300 400 频率比示例 (MHz) SCLK 50 50 40 针对25 MHz以上的频率，可以使用三次谐波晶体振荡器。 此时需要修改图4所示电路，增加一个调谐电感电路，确 保晶振仅在第三泛音工作。第三泛音工作的设计程序详见 应用笔记(EE-168)：“三次谐波晶体振荡器用于ADSP-218x DSP”(Using Third Overtone Crystals with the ADSP-218x DSP) (请在ADI公司网站www.analog.com上搜索“EE-168”)。 注意，所选的分频比必须能使系统时钟频率不高于其最大 fSCLK。通过将适当的值写入PLL分频寄存器(PLL_DIV)， 可以动态改变SSEL值，而不会有任何PLL锁定延迟。 Blackfin内核以不同于片内外设的时钟速率运行。如图5所 示，内核时钟(CCLK)和系统外设时钟(SCLK)从输入时钟 (CLKIN)信号产生。片内PLL能够将CLKIN信号乘以一个可 编程的乘法系数(5倍至64倍，以VCO额定最小和最大频率 为限)。默认乘法系数为6，但可以通过软件指令序列更改。 表5. 内核时钟比 只需写入PLL_DIV寄存器，便可以即时更改频率。最大容 许的CCLK和SCLK速率取决于所施加的电压VDDINT和 VDDEXT，VCO始终能以器件指令速率规定的频率工作。 EXTCLK引脚可以配置为输出SCLK频率或输入缓冲CLKIN 频率(CLKBUF)。配置为输出SCLK (CLKOUT)时，EXTCLK 引脚用作许多时序规格中的参考信号。默认为三态，可以 利用VRCTL寄存器使能。 Rev. B 内核时钟(CCLK)频率也可以通过PLL_DIV寄存器的CSEL1–0 位动态改变。支持的CCLK分频比为1、2、4和8，如表5所 示。这种可编程内核时钟能力可以用来快速更改内核频率。 信号名称 CSEL1–0 00 01 10 11 分频比 VCO/CCLK 1:1 2:1 4:1 8:1 VCO 300 300 400 200 频率比示例 (MHz) CCLK 300 150 100 25 CCLK最大频率不仅取决于器件的指令速率(见“订购指南”)， 还取决于所施加的VDDINT电压，详情参见表8。最大系统时 钟速率(SCLK)取决于芯片封装和所施加的VDDINT、VDDEXT电 压(见表10)。 | Page 10 of 44 | July 2013 ADSP-BF592 • SPI0主机从闪存引导(BMODE = 0x4)：这种模式下， SPI0配置为主机工作模式，连接到8、16、24或32位 可寻址器件。处理器利用PF8/SPI0_SSEL2选择单个 SPI EEPROM/闪存器件，提交一个读取命令和连续的 地址字节(0x00)，直至检测到有效的8位、16位、24 位或32位可寻址器件，然后开始将数据输入处理器。 SSEL和MISO引脚需要上拉电阻。默认情况下，将值 0x85写入SPI_BAUD寄存器。 • 从PPI主机器件引导(BMODE = 0x5)：处理器以PPI从 机模式工作，配置为接收来自PPI主机代理的LDR文 件字节。 • 从UART主机引导(BMODE = 0x6)：这种模式下，UART0 用作引导源。利用自动波特率握手序列从主机下载 一个经引导流格式化的程序。主机在UART时钟能力 范围内选择一个比特率。执行自动波特率检测时， UART需要借助RXD引脚信号的“@”(0x40)字符(8位数 据，1个起始位，一个结束位，无奇偶校验位)来确定 比特率。然后，UART通过一个由4字节(0xBF—UART_ DLL的值和0x00—UART_DLH的值)组成的应答消息 进行应答。随后主机就能下载引导流。为了推迟主 机动作，处理器向主机发送一个引导主机等待 (HWAIT)信号。因此，在传输每个字节之前，主机必 须监控PG4上的HWAIT信号。 • 从内部L1 ROM执行(BMODE = 0x7)：这种模式下， 处理器从片内64kB L1指令ROM开始执行，起始地址 为0xFFA1 0000。 引导模式 复位后，处理器可以通过多种机制(如表6所列)自动加载内 部和外部存储器。引导模式由专用BMODE输入引脚决定。 引导模式分为两类。在主机引导模式下，处理器主动从并 行或串行存储器加载数据。在从机引导模式下，处理器接 收来自外部主机的数据。 表6. 引导模式 BMODE2–0 000 001 010 011 100 101 110 111 说明 空闲/无引导 保留 SPI1主机从闪存引导，利用PG11上的SPI1_SSEL5 SPI1从机从外部主机引导 SPI0主机从闪存引导，利用PF8上的SPI0_SSEL2 从PPI端口引导 从UART主机引导 从内部L1 ROM执行 表6所列的引导模式提供了多种机制，在复位后自动加载 处理器的内部和外部存储器。默认情况下，所有引导模式 都使用最慢的有意义配置设置。默认设置可以通过引导时 的初始化代码功能更改。复位配置寄存器的BMODE引脚 (在上电复位和软件启动的复位期间采样)实现表6所示的 模式。 • 空闲状态/无引导模式(BMODE - 0x0)：这种模式下， 引导内核将处理器转入空闲状态。然后可通过JTAG 控制处理器以执行恢复、调试或其他功能。 • SPI1主机从闪存引导(BMODE = 0x2)：这种模式下， SPI1配置为主机工作模式，连接到8、16、24或32位 可寻址器件。处理器利用PG11/SPI1_SSEL5选择单个 SPI EEPROM/闪存器件，提交一个读取命令和连续的 地址字节(0x00)，直至检测到有效的8位、16位、24 位或32位可寻址器件，然后开始将数据输入处理器。 SSEL和MISO引脚需要上拉电阻。默认情况下，将值 0x85写入SPI_BAUD寄存器。 • SPI1从机从外部主机引导(BMODE = 0x3)：这种模式 下，SPI1配置为从机模式工作，从SPI主机代理接收. LDR文件的字节。当引导ROM繁忙时，为推迟主机 传输，Blackfin处理器置位GPIO引脚，称为“主机等 待”(HWAIT)，指示主机不要发送其他字节，直到该 引脚解除置位为止。主机向处理器传输每个数据单 元之前，必须查询PG4上的HWAIT信号。SPI1_SS输 入需要上拉电阻。串行时钟上使用一个下拉电阻可 以改善信号质量和引导的鲁棒性。 Rev. B 无论何种引导模式(除从内部L1 ROM执行以外)，首先都会 从一个外部器件读取16字节的表头。该表头指定要传输的 字节数和存储器目标地址。可以通过任何引导序列加载多 个存储器模块。一旦所有模块加载完毕，程序便从L1指令 SRAM的起始地址开始执行。 引导内核能够区分常规硬件复位与从休眠状态唤醒事件， 从而加快后一情况下的引导。软件复位时，可以利用系统 复位配置(SYSCR)寄存器的位7-4来旁路引导内核，或模拟 从休眠引导唤醒。 引导过程还可以通过“初始化代码”进一步定制。初始化代 码是在常规应用引导之前加载和执行的一段代码，它通常 用于通过管理PLL、时钟频率或串行比特率来加快引导。 引导ROM还提供了C可调用函数，用户应用程序可以在运 行时调用它，由此可以轻松实现二级引导或引导管理方案。 | Page 11 of 44 | July 2013 ADSP-BF592 指令集描述 Blackfin处理器系列的汇编语言指令集使用代数语法，易于 编码和阅读。指令经过专门调整，构成灵活、密集编码的 指令集，汇编后的最终存储大小非常小。该指令集还提供 功能完整的多功能指令，允许编程人员在一个指令中使用 许多处理器内核资源。该指令集拥有许多常见于微控制器 的特性，编译C和C++源代码时效率极高。此外，该架构 支持用户(算法/应用程序代码)和管理员(O/S内核、器件驱 动、调试器、ISR)工作模式，支持对内核处理器资源进行 多级访问。 汇编语言利用了处理器的独特架构，具有如下优势： • 无缝集成的DSP/MCU特性针对8位和16位操作进行了 优化。 • 改进的并行加载/存储Harvard架构，每个周期支持两 个16位MAC或四个8位ALU加上两个加载/存储和两个 指针更新。 • 所有寄存器、I/O和存储器都映射到一个统一的4GB 存储器空间，提供简化的编程模型。 • 微控制器特性，如仲裁位和位-域操纵、插入、提取 等；8位、16位和32位数据类型的整数运算；独立的 用户和管理员堆栈指针。 • 代码密度提高，16位和32位指令并存(无模式切换、 无代码分离)。常用指令采用16位编码。 开发工具 ADI公司有一整套软件和硬件开发工具支持其处理器，包括 集成开发环境(CrossCore® Embedded Studio和/或VisualDSP++® 等)、评估产品、仿真器以及各种软件插件。 集成开发环境(IDE) 针对C/C++软件写入和编辑、代码生成、调试支持，ADI 公司提供两种IDE。 最新IDE是CrossCore Embedded Studio，基于EclipseTM框架。 它是包括多核器件在内的未来处理器的首选IDE，支持ADI 公司的大部分处理器系列。CrossCore Embedded Studio无缝 集成现有软件插件以支持实时操作系统、文件系统、TCP/ IP堆栈、USB堆栈、算法软件模块和评估硬件板支持包。 欲了解更多信息，请访问www.analog.com/cces。 Rev. B ADI公 司 的 另 一 种 IDE是 VisualDSP++， 支 持 CrossCore Embedded Studio发布之前所推出的处理器系列。此IDE包括 ADI公司VDK实时操作系统和开源TCP/IP堆栈。欲了解更 多信息，请访问http://www.analog.com/visualdsp。注意， VisualDSP++不支持ADI公司未来的处理器。 EZ-KIT Lite评估板 为了便于评估处理器，ADI公司提供多种EZ-KIT Lite®评估 板。评估板包括处理器和主要外设，支持片内仿真功能和 其它评估与开发特性。此外还提供各种EZ-Extenders®，这 些是提供其它特殊功能，包括音频和视频处理的子卡。欲 了解更多信息，请访问www.analog.com并搜索“ezkit”或 “ezextender”。 EZ-KIT Lite评估套件 为了以低成本高效了解有关ADI处理器开发的更多信息， ADI公司提供多种EZKIT Lite评估套件。各评估套件均包括 一片EZ-KIT Lite评估板、关于下载可用IDE评估版的说明、 一条USB线缆和一条电源线。EZ-KIT Lite评估板上的USB控 制器连接到用户PC的USB端口，使得所选IDE评估套件能 够在线仿真板上处理器。用户可以下载、执行、调试 EZ-KIT Lite系统的程序。它还支持对板上闪存进行在线编 程以存储用户专用的引导代码，并支持独立操作。如果安 装完整版本的CrossCore Embedded Studio或VisualDSP++(另 售)，工程师就可以开发软件以用于支持的EZ-KIT或任何 采用支持的ADI处理器的定制系统。 CrossCore Embedded Studio的软件插件 ADI公司提供能与CrossCore Embedded Studio无缝集成的软 件插件，用以扩展其功能并减少开发时间。插件包括评估 硬件的板支持包、各种中间件包和算法模块。插件安装完 成后，这些插件中存在的文档、帮助、配置对话框和代码 示例可通过CrossCore Embedded Studio IDE查看。 评估硬件的板支持包 EZ-KIT Lite评估板和EZExtender子板的软件支持由被称为“ 板支持包”(BSP)的软件插件提供。BSP包含指定评估硬件所 需的驱动、相关的发布说明和精选的代码示例。特定BSP 的下载链接位于相关EZ-KIT或EZExtender产品的网页上。 该链接位于产品网页的产品下载区域。 | Page 12 of 44 | July 2013 ADSP-BF592 中间件包 ADI公司还提供中间件插件，如实时操作系统、文件系统、 USB堆栈和TCP/IP堆栈等。欲了解更多信息，请访问以下 网页： • www.analog.com/ucos3 • www.analog.com/ucfs • www.analog.com/ucusbd • www.analog.com/lwip ADI公司提供能够完美配合工作的信号处理器件来简化信 号处理系统的开发。ADI公司网站www.analog.com提供了 一款工具，用于显示特定应用与相关器件之间的关系。 参考电路Circuits from the LabTM网站(www.analog.com\circuits) 提供如下内容： • 各种电路类型和应用的信号链电路图 • 各信号链中的器件均有选型指南和应用信息链接 • 采用最佳设计技术的参考设计 算法模块 为了加快开发工作，ADI公司提供用于执行常用音频和视 频处理算法的插件。这些插件可与CrossCore Embedded Studio和VisualDSP++一起使用。欲了解更多信息，请访问 www.analog.com并搜索“Blackfin软件模块”或“SHARC软件 模块”。 设计一个兼容仿真器的DSP板(目标) 针对嵌入式系统测试和调试，ADI公司提供一系列仿真器。 ADI公司在每个JTAG DSP上都提供了一个IEEE 1149.1 JTAG 测试访问端口(TAP)。使用此JTAG接口有助于在线仿真。 仿真器通过处理器的TAP访问处理器的内部功能，允许开 发人员加载代码、设置断点、观察变量、观察存储器、检 查寄存器。发送数据和命令时，处理器必须暂停，但当仿 真器完成操作时，DSP系统便能以全速运行，对系统时序 无影响。仿真器要求目标板包括一个接头，用以将DSP的 JTAG端口连接到仿真器。 有关目标板设计问题的详细信息，包括机械布局、单处理 器连接、信号缓冲、信号端接和仿真器Pod逻辑等，请参 阅工程师笔记EE-68：“ADI公司JTAG仿真技术参考”(请在 ADI公司网站www.analog.com上搜索“EE-68”)。该文件定期 更新，以便与仿真器支持的最新改进保持同步。 其它信息 下列描述ADSP-BF592处理器(及其相关处理器)的文件可以 通过ADI公司办事处订购，或者查看ADI公司网站上的电 子版本： • • • • Blackfin处理器入门指南 ADSP-BF59x Blackfin处理器硬件参考 Blackfin处理器编程参考 ADSP-BF592 Blackfin处理器异常表 相关信号链 “信号链”指一系列信号调理电子器件，它们相继接收输入(通 过采样实时现象获得的数据或存储的数据)，信号链一部分 的输出作为下一部分的输入。信号处理应用常常使用信号 链来采集和处理数据，或者根据对实时现象的分析应用系 统控制。有关这个术语和相关话题的更多信息，请参阅 ADI公司网站上术语表的“信号链”词条。 Rev. B | Page 13 of 44 | July 2013 ADSP-BF592 信号描述 ADSP-BF592处理器的信号定义如表7所示。为了保持最多 的功能、缩小封装尺寸以及减少引脚数量，某些引脚具有 双功能或多个复用功能。如果引脚功能是可重新配置的， 则其默认状态用正体字显示，其它功能用斜体字显示。 复位期间及之后，除以下信号外，其余信号均处于三态： EXT_WAKE变为高电平，XTAL与CLKIN一起驱动以构成 一个晶振电路。休眠期间，除以下信号外，其余信号均处 于三态：EXT_WAKE变为低电平，XTAL变为固定逻辑电平。 复位期间及之后，除了需要上拉或下拉电阻的引脚之外， 所有其它I/O引脚的输入缓冲器都禁用，如表7所示。 为EXTCLK增加一个并联端接电阻可能有助于进一步增强 信号完整性。务必在实际的硬件上验证过冲/欠冲和信号完 整性要求是否得到满足。 表7. 信号描述 信号名称 端口F：GPIO和复用外设 PF0–GPIO/DR1SEC/PPI_D8/WAKEN1 PF1–GPIO/DR1PRI/PPI_D9 PF2–GPIO/RSCLK1/PPI_D10 PF3–GPIO/RFS1/PPI_D11 PF4–GPIO/DT1SEC/PPI_D12 PF5–GPIO/DT1PRI/PPI_D13 PF6–GPIO/TSCLK1/PPI_D14 PF7–GPIO/TFS1/PPI_D15 PF8–GPIO/TMR2/SPI0_SSEL2/WAKEN0 PF9–GPIO/TMR0/PPI_FS1/SPI0_SSEL3 PF10–GPIO/TMR1/PPI_FS2 PF11–GPIO/UA_TX/SPI0_SSEL4 PF12–GPIO/UA_RX/SPI0_SSEL7/TACI2–0 PF13–GPIO/SPI0_MOSI/SPI1_SSEL3 PF14–GPIO/SPI0_MISO/SPI1_SSEL4 PF15–GPIO/SPI0_SCK/SPI1_SSEL5 端口G：GPIO和复用外设 PG0–GPIO/DR0SEC/SPI0_SSEL1/SPI0_SS PG1–GPIO/DR0PRI/SPI1_SSEL1/WAKEN3 PG2–GPIO/RSCLK0/SPI0_SSEL5 PG3–GPIO/RFS0/PPI_FS3 PG4–GPIO(HWAIT)/DT0SEC/SPI0_SSEL6 PG5–GPIO/DT0PRI/SPI1_SSEL6 PG6–GPIO/TSCLK0 PG7–GPIO/TFS0/SPI1_SSEL7 PG8–GPIO/SPI1_SCK/PPI_D0 PG9–GPIO/SPI1_MOSI/PPI_D1 驱动器 类型 类型 功能 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O GPIO/SPORT1接收数据辅助/PPI数据8/唤醒使能1 GPIO/SPORT1接收数据主/PPI数据9 GPIO/SPORT1接收串行时钟/PPI数据10 GPIO/SPORT1接收帧同步/PPI数据11 GPIO/SPORT1发送数据辅助/PPI数据12 GPIO/SPORT1发送数据主/PPI数据13 GPIO/SPORT1发送串行时钟/PPI数据14 GPIO/SPORT1发送帧同步/PPI数据15 GPIO/定时器2/SPI0从机选择使能2/唤醒使能0 GPIO/定时器0/PPI帧同步1/SPI0从机选择使能3 GPIO/定时器1/PPI帧同步2 GPIO/UART发送/SPI0从机选择使能4 GPIO/UART接收/SPI0从机选择使能7/定时器2–0交替输入捕捉 GPIO/SPI0主机输出从机输入/SPI1从机选择使能3 GPIO/SPI0主机输入从机输出/SPI1从机选择使能4 (如果从SPI端口引导，此引脚应始终通过4.7 kΩ电阻拉高) I/O GPIO/SPI0时钟/SPI1从机选择使能5 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O GPIO/SPORT0接收数据辅助/SPI0从机选择使能1/SPI0从机选择输入 GPIO/SPORT0接收数据主/SPI1从机选择使能1/唤醒使能3 GPIO/SPORT0接收串行时钟/SPI0从机选择使能5 GPIO/SPORT0接收帧同步/PPI帧同步3 GPIO(从机引导模式的HWAIT输出)/ SPORT0发送数据辅助/SPI0从机选择使能6 GPIO/SPORT0发送数据主/SPI1从机选择使能6 GPIO/SPORT0发送串行时钟 GPIO/SPORT0发送帧同步/SPI1从机选择使能7 GPIO/SPI1时钟/PPI数据0 GPIO/SPI1主机输出从机输入/PPI数据1 Rev. B | Page 14 of 44 | July 2013 A A A A A A A A A A A A A A A A A A A A A A A A A ADSP-BF592 表7. 信号描述(续) 信号名称 PG10–GPIO/SPI1_MISO/PPI_D2 PG11–GPIO/SPI1_SSEL5/PPI_D3 PG12–GPIO/SPI1_SSEL2/PPI_D4/WAKEN2 PG13–GPIO/SPI1_SSEL1/SPI1_SS/PPI_D5 PG14–GPIO/SPI1_SSEL4/PPI_D6/TACLK1 PG15–GPIO/SPI1_SSEL6/PPI_D7/TACLK2 TWI SCL SDA JTAG端口 TCK TDO TDI TMS TRST EMU 时钟 CL KIN XTAL EXTCLK 模式控制 RESET NMI BMODE2–0 PPI_CLK 外部稳压器控制 PG EXT_WAKE 电源 VDDEXT VDDINT GND 类型 功能 I/O GPIO/SPI1主机输入从机输出/PPI数据2 (如果从SPI端口引导，此引脚应始终通过4.7 kΩ电阻拉高) I/O GPIO/SPI1从机选择使能5/PPI数据3 I/O GPIO/SPI1从机选择使能2输出/PPI数据4/唤醒使能2 I/O GPIO/SPI1从机选择使能1输出/PPI数据5/SPI1从机选择输入 I/O GPIO/SPI1从机选择使能4/PPI数据6/定时器1辅助时钟输入 I/O GPIO/SPI1从机选择使能6/PPI数据7/定时器2辅助时钟输入 I/O TWI串行时钟(此信号为开漏输出，需要上拉电阻。 关于正确的电阻值，请参阅I2C规范2.1版。) I/O TWI串行数据(此信号为开漏输出，需要上拉电阻。 关于正确的电阻值，请参阅I2C规范2.1版。) I O I I I 驱动器 类型 A A A A A A B B O JTAG CLK JTAG串行数据输出 JTAG串行数据输入 JTAG模式选择 JTAG复位 (如果不使用JTAG端口，应将此引脚拉低) 仿真输出 A I O O CLK/晶振输入 晶振输出 外部时钟输出引脚/系统时钟输出 C I I 复位 无法屏蔽的中断 (不使用时，应将此引脚拉高。) 引导模式绑定2–0 PPI时钟输入 I I I O P P G A 电源良好指示 唤醒指示 所有电源都必须通电 参见第16页的工作条件。 I/O电源 内部电源 所有电源的地(LFCSP封装背面) Rev. B | Page 15 of 44 | July 2013 A ADSP-BF592 技术规格 规格如有变更恕不另行通知。 工作条件 参数 VDDINT VDDEXT VIH VIHCLKIN VIH VIH VIHCLKIN VIHTWI VIL VIL VIL VILTWI TJ TJ TJ 内部电源电压 内部电源电压 外部电源电压 外部电源电压 高电平输入电压1, 2 高电平输入电压1, 2 高电平输入电压1, 2 高电平输入电压1, 2 高电平输入电压1, 2 高电平输入电压3 低电平输入电压1, 2 低电平输入电压1, 2 低电平输入电压1, 2 低电平输入电压3 结温 结温 结温 条件 非汽车应用型号 汽车应用型号 非汽车应用型号 汽车应用型号 VDDEXT = 1.9 V VDDEXT = 1.9 V VDDEXT = 2.75 V VDDEXT = 3.6 V VDDEXT = 3.6 V VDDEXT = 1.90 V/2.75 V/3.6 V VDDEXT = 1.7 V VDDEXT = 2.25 V VDDEXT = 3.0 V VDDEXT = 最小值 64引脚LFCSP@TAMBIENT = 0°C至+ 70°C 64引脚LFCSP@TAMBIENT = –40°C至+ 85°C 64引脚LFCSP@TAMBIENT = –40°C至+105°C 最小值 1.1 1.33 1.7 2.7 1.1 1.2 1.7 2.0 2.2 0.7 × VDDEXT 0 –40 –40 标称值 1.8/2.5/3.3 最大值 单位 1.47 1.47 3.6 3.6 V V V V V V V V V V V V V V °C °C °C 3.6 0.6 0.7 0.8 0.3 × VDDEXT 80 +95 +115 1 ADSP-BF592处理器的双向引脚(PF15–0、PG15–0)和输入引脚(TCK、TDI、TMS、TRST、CLKIN、RESET、NMI、BMODE2–0)为3.3 V兼容(始终支持最高3.6 V的VIH)。 顺从电压(输出VOH)受VDDEXT电源电压的限制。 2 参数值适用于SDA和SCL以外的所有输入和双向引脚。 3 参数适用于SDA和SCL。 Rev. B | Page 16 of 44 | July 2013 ADSP-BF592 ADSP-BF592时钟相关工作条件 表8说明ADSP-BF592处理器的内核时钟时序要求。选择 MSEL、SSEL和CSEL比值时应格外小心，以便保证不超过 最大内核时钟和系统时钟(见表10)。表9给出了锁相环的工 作条件。 表8. 内核时钟(CCLK)要求 参数 fCCLK 1 最小VDDINT 1.33 V 1.16 V 1.10 V 内核时钟频率(所有型号) 内核时钟频率(工业/商用型号) 内核时钟频率(工业/商用型号) 标称VDDINT 1.400 V 1.225 V 1.150 V 最大CCLK频率 400 300 2501 单位 MH z MHz MHz 参见第44页订购指南。 表9. 锁相环工作条件 参数 fVCO 1 电压控制振荡器(VCO)频率 (非汽车应用型号) 电压控制振荡器(VCO)频率 (汽车应用型号) 最小值 72 最大值 指令速率1 单位 MHz 84 指令速率1 MHz 参见第44页订购指南。 表10. 最大SCLK条件 VDDEXT 1.8 V/2.5 V/3.3 V标称值 单位 CLKOUT/SCLK频率(VDDINT ≥ 1.16 V) 100 MH z CLKOUT/SCLK频率(VDDINT < 1.16 V) 80 MH z 参数1 fSCLK 1 fSCLK必须小于或等于fCCLK。 Rev. B | Page 17 of 44 | July 2013 ADSP-BF592 电气特性 参数 VOH VOH VOH VOL 高电平输出电压 高电平输出电压 高电平输出电压 低电平输出电压 VOLTWI 低电平输出电压 IIH IIL IIHP IOZH IOZHTWI IOZL CIN IDDDEEPSLEEP7 高电平输入电流1 低电平输入电流1 高电平输入电流JTAG2 三态漏电流3 三态漏电流4 三态漏电流3 输入电容5 深度休眠模式下的VDDINT电流 IDDSLEEP 休眠模式下的VDDINT电流 IDD-IDLE 空闲时的VDDINT电流 IDD-TYP VDDINT电流 IDD-TYP VDDINT电流 IDD-TYP VDDINT IDDHIBERNATE7 休眠状态电流 IDDDEEPSLEEP7 IDDINT8 深度休眠模式下的VDDINT电流 VDDINT电流 电流 测试条件 VDDEXT = 1.7 V, IOH = –0.5 mA VDDEXT = 2.25 V, IOH = –0.5 mA VDDEXT = 3.0 V, IOH = –0.5 mA VDDEXT = 1.7 V/2.25 V/3.0 V, IOL = 2.0 mA VDDEXT = 1.7 V/2.25 V/3.0 V, IOL = 2.0 mA VDDEXT =3.6 V, VIN = 3.6 V VDDEXT =3.6 V, VIN = 0 V VDDEXT = 3.6 V, VIN = 3.6 V VDDEXT = 3.6 V, VIN = 3.6 V VDDEXT =3.0 V, VIN = 3.6 V VDDEXT = 3.6 V, VIN = 0 V fIN = 1 MHz, TAMBIENT = 25°C, VIN = 2.5 V VDDINT = 1.2 V, fCCLK = 0 MHz, fSCLK = 0 MHz, TJ = 25°C, ASF = 0.00 VDDINT = 1.2 V, fSCLK = 25 MHz, TJ = 25°C VDDINT = 1.2 V, fCCLK = 50 MHz, TJ = 25°C, ASF = 0.35 VDDINT = 1.3 V, fCCLK = 200 MHz, TJ = 25°C, ASF = 1.00 VDDINT = 1.3 V, fCCLK = 300 MHz, TJ = 25°C, ASF = 1.00 VDDINT = 1.4 V, fCCLK = 400 MHz, TJ = 25°C, ASF = 1.00 VDDEXT =3.3 V, TJ = 25°C, CLKIN = 0 MHz， 稳压器关闭(VDDINT = 0 V) fCCLK = 0 MHz, fSCLK = 0 MHz fCCLK > 0 MHz, fSCLK ≥ 0 MHz 1 最小值 1 . 35 2.0 2.4 典型值 最大值 0.4 0.4 10 4 0.8 10 10 50 10 10 10 86 Rev. B | Page 18 of 44 | July 2013 V V µA µA µA µA µA µA pF mA 4 mA 6 mA 40 mA 66 mA 91 mA 表12 表12 + (表 13 × ASF) 适用于输入引脚。 适用于JTAG输入引脚(TCK、TDI、TMS、TRST)。 3 适用于三态引脚。 4 适用于双向引脚SCL和SDA。 5 适用于所有信号引脚。 6 保证符合要求，但未经过测试。 7 关于休眠、深度休眠和休眠工作模式的定义，参见《ADSP-BF59x Blackfin处理器硬件参考手册》(ADSP-BF59x Blackfin Processor Hardware Reference Manual)。 8 涉及的IDDINT电源矢量参见表11。 2 单位 V V V V mA mA ADSP-BF592 总功耗 总功耗包括两个分量： ASF与CCLK频率和VDDINT相关数据(表13)共同来计算这一 部分功耗。第二部分是由系统时钟(SCLK)域的晶体管开关 引起的，IDDINT规格方程式中已包括该部分。 1. 静态功耗，包括漏电流 2. 动态功耗，由晶体管开关特性引起 许多工作条件也可能影响功耗，包括温度、电压、工作频 率和处理器活动等。第18页的电气特性列出了内部电路 (VDDINT)的功耗。IDDDEEPSLEEP表示与电压(VDDINT)和温度相关 的静态功耗(参见表12)，IDDINT表示所列测试条件下的总功 耗，包括与电压(VDDINT)和频率相关的动态功耗(表13)。 动态分量包括两部分。第一部分是由内核时钟(CCLK)域的 晶体管开关引起的，该部分与一个“活动比例因子”(ASF)相 关，它代表处理器内核和L1存储器上运行的应用程序代码 (表11)。 表11. 活动比例因子(ASF)1 IDDINT电源矢量 IDD-PEAK IDD-HIGH IDD-TYP IDD-APP IDD-NOP IDD-IDLE 1 活动比例因子(ASF) 1.29 1.26 1.00 0.83 0.66 0.33 参见“ASDP-BF534/BF536/BF537 Blackfin处理器功耗估算”(Estimating Power for ASDP-BF534/BF536/BF537 Blackfin Processors)(EE-297)。电源 矢量信息也适用于ADSP-BF592处理器。 表12. 静态电流—IDD-DEEPSLEEP (mA) TJ (°C) 1 25 40 55 70 85 100 115 1 1.15 V 0.85 1.57 2.57 4.04 6.52 9.67 14.18 1.20 V 0.98 1.8 2.88 4.45 7.12 10.51 15.29 1.25 V 1.13 2.01 3.2 4.86 7.73 11.37 16.45 电压(VDDINT)1 1.30 V 1.35 V 1.29 1.46 2.16 2.51 3.5 3.84 5.3 5.81 8.36 9.09 12.24 13.21 17.71 19.05 1.40 V 1.62 2.74 4.22 6.31 9.86 14.26 20.45 1.45 V 1.85 3.05 4.63 6.87 10.67 15.37 21.96 1.50 V 2.07 3.36 5.05 7.45 11.54 16.55 23.56 电压(VDDINT)2 1.30 V 1.35 V N/A 85.31 72.08 75.41 63.22 66.14 53.19 55.68 43.79 45.81 24.98 25.97 1.40 V 88.96 78.70 69.02 58.17 47.85 26.64 1.45 V 92.81 82.07 71.93 60.69 49.97 27.92 1.50 V 96.63 85.46 75.05 63.23 52.09 29.98 有效温度和电压范围取决于型号。参见第16页的工作条件。 表13. CCLK域的动态电流(mA，ASF = 1.0)1 fCCLK (MHz)2 400 350 300 250 200 100 1 2 1.15 V N/A N/A N/A 46.10 37.86 21.45 1.20 V N/A N/A 57.52 48.43 39.80 22.56 1.25 V N/A N/A 60.38 50.76 41.76 23.78 这些值不是作为独立的最大值规格加以保证，必须与依据第18页的电气特性所示方程式计算的静态电流结合考虑。 有效频率和电压范围取决于型号。参见第16页的工作条件和第17页的表8。 Rev. B | Page 19 of 44 | July 2013 ADSP-BF592 绝对最大额定值 表16. 总电流引脚组——VDDEXT组 超出表14所列值可能会导致器件永久性损坏。这只是额定 最值，不表示在这些条件下或者在任何其它超出本技术规 范操作章节中所示规格的条件下，器件能够正常工作。长 期在绝对最大额定值条件下工作会影响器件的可靠性。 表14. 绝对最大额定值 参数 内部电源电压(VDDINT) 外部(I/O)电源电压(VDDEXT) 输入电压1, 2 输出电压摆幅 每组引脚的IOH/IOL电流 每个引脚的IOH/IOL电流 存储温度范围 偏置时的结温 (非汽车应用型号) 偏置时的结温 (汽车应用型号) 1 2 额定值 –0.3 V至+1.50 V –0.3 V至+3.8 V –0.5 V至+3.6 V –0.5 V至VDDEXT +0.5 V 55 mA(最大值) 25 mA(最大值) –65°C至+150°C +110°C 组 1 2 3 4 5 6 7 8 9 10 11 12 组中的引脚 PF0, PF1, PF2, PF3 PF4, PF5, PF6, PF7 PF8, PF9, PF10, PF11 PF12, PF13, PF14, PF15 PG3, PG2, PG1, PG0 PG7, PG6, PG5, PG4 PG11, PG10, PG9, PG8 PG15, PG14, PG13, PG12 TDI, TDO, EMU, TCK, TRST, TMS BMODE2, BMODE1, BMODE0 EXT_WAKE, PG, RESET, NMI, PPI_CLK, EXTCLK SDA, SCL, CLKIN, XTAL ESD灵敏度 ESD(静电放电)敏感器件。 +115°C 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 适用于100%瞬变占空比。其它占空比参见表15。 仅当VDDEXT在规格范围内时适用。当VDDEXT超出规格要求时，该范围为VDDEXT ± 0.2 V。 表15. 输入瞬变电压的最大占空比1 VIN最小值(V)2 –0.5 –0.7 –0.8 –0.9 –1.0 1 2 3 VIN最大值(V)2 +3.8 +4.0 +4.1 +4.2 +4.3 最大占空比3 100% 40% 25% 15% 10% 适用于CLKIN、XTAL、EXT_WAKE以外的所有信号引脚。 不能将个别值合并来分析单一过冲或欠冲情况。最差情况下的测量值必 须落在规定的某个电压范围内，过冲或欠冲(超过100%的情况)的总持续 时间必须短于或等于相应的占空比。 占空比指信号超过100%情况下的值的时间百分比，等同于单一过冲或欠 冲情况的实测持续时间占事件周期的百分比。 表14规定了每组引脚和每个引脚的最大总源电流/吸电流 (IOH/IOL)。如果超过此值，器件可能会永久性损坏。为了帮 助理解此规格，举例如下：如果表16中第1组的引脚PF0和 PF1各自流出或流入10 mA，则这些引脚的总电流为20 mA。 因此，该组中其余引脚最多总共可以流出或流入35 mA电流 而不会损坏器件。还应注意，每个引脚的最大源电流或吸 电流不能超过25 mA。所有组别及其引脚的列表参见表16。 注意，VOH和VOL规格具有单独的每引脚最大电流要求，如 电气特性表所示。 Rev. B | Page 20 of 44 | July 2013 ADSP-BF592 封装信息 图6和表17所示的信息提供了ADSP-BF592处理器封装标识 的详情。产品供货的完整列表请参阅第44页的订购指南。 图6. 产品封装信息 表17. 封装标识信息 标识码 ADSP-BF592 t pp Z ccc vvvvvv.x n.n # yyww 字段说明 产品型号 温度范围 封装类型 符合RoHS标准 参见订购指南 组装批次代码 芯片版本 符合RoHS标准 日期代码 Rev. B | Page 21 of 44 | July 2013 ADSP-BF592 时序规格 规格如有变更恕不另行通知。 时钟和复位时序 表18和图7描述时钟和复位操作。根据表8至表10中的CCLK 和SCLK时序规格，CLKIN与时钟乘法器的组合不得选择超 过处理器指令速率的内核/外设时钟。 表18. 时钟和复位时序 参数 时序要求 fCKIN CLKIN周期1, 2, 3, 4 tCKINL CLKIN低电平脉冲1 tCKINH CLKIN高电平脉冲1 tWRST RESET 置位低电平脉冲宽度5 开关特性 tBUFDLAY CLKIN至CLKBUF6延迟 1 2 3 4 5 6 最小值 VDDEXT 1.8 V标称值 最大值 12 10 10 11 × tCKIN 50 11 VDDEXT 2.5 V/3.3 V标称值 最小值 最大值 单位 12 10 10 11 × tCKIN 50 MHz ns ns ns 10 ns 适用于PLL旁路模式和PLL非旁路模式。 CLKIN频率与PLL时钟乘法器的组合不得超过第17页的表8至表10所示fVCO、fCCLK和fSCLK的容许设置。 tCKIN周期(见图7)等于1/fCKIN。 如果PLL_CTL寄存器的DF位设为1，则fCKIN最小值规定为24 MHz。 上电序列完成之后应用。上电复位时序参见表19和图8。 ADSP-BF592处理器没有专用CLKBUF引脚。EXTCLK引脚可设置为CLKBUF或CLKOUT。当EXTCLK设置为输出CLKBUF时，此参数适用。 tCKIN CLKIN tCKINL tBUFDLAY tCKINH CLKBUF tWRST RESET 图7. 时钟和复位时序 Rev. B | Page 22 of 44 | July 2013 tBUFDLAY ADSP-BF592 表19. 上电复位时序 参数 最小值 时序要求 tRST_IN_PWR RESET 在VDDINT、VDDEXT和CLKIN引脚稳定于规格范围内之后解除置位 tRST_IN_PWR RESET V CLKIN DD_SUPPLIES 图8. 上电复位时序 Rev. B | Page 23 of 44 | July 2013 3500 × tCKIN 最大值 单位 ADSP-BF592 并行外设接口时序 表20和图9至图13描述并行外设接口操作。 表20. 并行外设接口时序 1 2 VDDEXT = 2.5 V/3.3 V 最大值 最小值 单位 tSCLK –1.5 2 × tSCLK –1.5 tSCLK –1.5 2 × tSCLK –1.5 ns ns 4 × tPCLK 6 .7 4 × tPCLK 6.7 ns ns 1.8 4.1 2 1.6 3.5 1.6 ns ns ns 最小值 参数 时序要求 tPCLKW PPI_CLK宽度1 tPCLK PPI_CLK周期1 时序要求 – 通用输入和帧捕捉模式 外部帧同步启动延迟时间2 tPSUD tSFSPE PPI_CLK之前外部帧同步建立时间 (接收为非采样沿，发送为采样沿) tHFSPE PPI_CLK之后外部帧同步保持时间 tSDRPE PPI_CLK之前接收数据建立时间 tHDRPE PPI_CLK之后接收数据保持时间 开关特性 – 通用输出和帧捕捉模式 tDFSPE PPI_CLK之后内部帧同步延迟时间 tHOFSPE PPI_CLK之后内部帧同步保持时间 PPI_CLK之后发送数据延迟时间 tDDTPE tHDTPE PPI_CLK之后发送数据保持时间 VDDEXT = 1.8 V 最大值 9.0 1.7 8 .0 1 .7 8.7 2 .3 8 .0 1 .9 PPI_CLK频率不能超过fSCLK/2。 PAB写入PPI端口使能位4个PPI时钟周期后，PPI端口完全使能。只有PPI端口完全使能后，才能保证PPI外设正确接收外部帧同步信号和数据字。 PPI_CLK tPSUD PPI_FS1/2 图9. 采用外部帧同步的PPI时序 DATA SAMPLED / FRAME SYNC SAMPLED DATA SAMPLED / FRAME SYNC SAMPLED PPI_CLK tSFSPE tPCLKW tHFSPE PPI_FS1/2 tSDRPE tHDRPE PPI_DATA 图10. 采用外部帧同步的PPI通用接收模式时序 Rev. B | Page 24 of 44 | July 2013 tPCLK ns ns ns ns ADSP-BF592 DATA DRIVEN / FRAME SYNC SAMPLED PPI_CLK tSFSPE tHFSPE tPCLKW tPCLK PPI_FS1/2 tDDTPE tHDTPE PPI_DATA 图11. 采用外部帧同步的PPI通用发送模式时序 FRAME SYNC DRIVEN DATA SAMPLED PPI_CLK tHOFSPE tDFSPE tPCLKW tPCLK PPI_FS1/2 tSDRPE tHDRPE PPI_DATA 图12. 采用内部帧同步的PPI通用接收模式时序 FRAME SYNC DRIVEN DATA DRIVEN tPCLK PPI_CLK tHOFSPE tDFSPE tPCLKW PPI_FS1/2 tDDTPE tHDTPE PPI_DATA 图13. 采用内部帧同步的PPI通用发送模式时序 Rev. B | Page 25 of 44 | July 2013 DATA DRIVEN ADSP-BF592 串行端口 表21至表25和图14至图18描述串行端口操作。 表21. 串行端口—外部时钟 参数 时序要求 tSFSE tHFSE tSDRE tHDRE tSCLKEW tSCLKE tSUDTE tSUDRE 开关特性 tDFSE tHOFSE tDDTE tHDTE 1 2 3 TSCLKx/RSCLKx之前TFSx/RFSx建立时间1 TSCLKx/RSCLKx之后TFSx/RFSx保持时间1 RSCLKx之前接收数据建立时间1 RSCLKx之后接收数据保持时间1 TSCLKx/RSCLKx宽度 TSCLKx/RSCLKx周期 从SPORT使能到第一个外部TFSx的启动延迟时间2 从SPORT使能到第一个外部RFSx的启动延迟时间2 TSCLKx/RSCLKx之后TFSx/RFSx延迟时间 (内部产生的TFSx/RFSx)3 TSCLKx/RSCLKx之后TFSx/RFSx保持时间 (内部产生的TFSx/RFSx)1 TSCLKx之后发送数据延迟时间1 TSCLKx之后发送数据保持时间1 VDDEXT 1.8 V标称值 最小值 最大值 VDDEXT 2.5 V/3.3 V标称值 最小值 最大值 单位 3 3 3 3 .5 4 .5 2 × tSCLK 4 × tTSCLKE 4 × tRSCLKE 3 3 3 3 4.5 2 × tSCLK 4 × tTSCLKE 4 × tRSCLKE ns ns ns ns ns ns ns ns 10 0 10 0 ns 11 0 ns 10 0 ns ns 适以采样沿为基准。 设计中验证，但未经测试。 以驱动沿为基准。 表22. 串行端口—内部时钟 VDDEXT 2.5 V/3.3 V标称值 VDDEXT 1.8 V标称值 参数 时序要求 tSFSI tHFSI tSDRI tHDRI 开关特性 tSCLKIW tDFSI tHOFSI tDDTI tHDTI 1 2 最小值 TSCLKx/RSCLKx之前TFSx/RFSx建立时间1 TSCLKx/RSCLKx之后TFSx/RFSx保持时间1 RSCLKx之前接收数据建立时间1 RSCLKx之后接收数据保持时间1 11.5 –1.5 11.5 –1.5 TSCLKx/RSCLKx宽度 TSCLKx/RSCLKx之后TFSx/RFSx延迟时间 (内部产生的TFSx/RFSx)2 TSCLKx/RSCLKx之后TFSx/RFSx保持时间 (内部产生的TFSx/RFSx)1 TSCLKx之后发送数据延迟时间1 TSCLKx之后发送数据保持时间1 7 最小值 3 –2 4 –1.8 July 2013 ns ns ns 3 –1.5 单位 ns ns ns ns 8 –2 | Page 26 of 44 | 最大值 9.6 –1.5 11.3 –1.5 4 以采样沿为基准。 以驱动沿为基准。 Rev. B 最大值 ns ns ADSP-BF592 DATA RECEIVE—INTERNAL CLOCK DATA RECEIVE—EXTERNAL CLOCK DRIVE EDGE DRIVE EDGE SAMPLE EDGE SAMPLE EDGE tSCLKEW tSCLKIW tSCLKE RSCLKx RSCLKx tHOFSI tDFSI tHOFSE RFSx (OUTPUT) tDFSE RFSx (OUTPUT) tSFSI tHFSI RFSx (INPUT) tSFSE tHFSE tSDRE tHDRE RFSx (INPUT) tSDRI tHDRI DRx DRx DATA TRANSMIT—INTERNAL CLOCK DRIVE EDGE DATA TRANSMIT—EXTERNAL CLOCK SAMPLE EDGE DRIVE EDGE tSCLKIW SAMPLE EDGE t SCLKEW TSCLKx tSCLKE TSCLKx tHOFSI tD FSI tHOFSE TFSx (OUTPUT) tDFSE TFSx (OUTPUT) tSFSI tHFSI tSFSE TFSx (INPUT) TFSx (INPUT) tHDTI tDDTI tHDTE DTx DTx 图14. 串行端口 TSCLKx (INPUT) tSUDTE TFSx (INPUT) RSCLKx (INPUT) tSUDRE RFSx (INPUT) FIRST TSCLKx/RSCLKx EDGE AFTER SPORT ENABLED 图15. 采用外部时钟和帧同步的串行端口启动 Rev. B | Page 27 of 44 | July 2013 tDDTE tHFSE ADSP-BF592 表23. 串行端口—使能和三态 参数 开关特性 tDTENE tDDTTE tDTENI tDDTTI 1 自外部TSCLKx起的数据使能延迟时间1 自外部TSCLKx起的数据禁用延迟时间1 自内部TSCLKx起的数据使能延迟时间1 自内部TSCLKx起的数据禁用延迟时间1 VDDEXT 1.8 V标称值 最大值 最小值 VDDEXT 2.5 V/3.3 V标称值 最大值 最小值 0 0 tSCLK + 1 –2 –2 tSCLK + 1 以驱动沿为基准。 DRIVE EDGE DRIVE EDGE TSCLKx tDTENE/I tDDTTE/I DTx 图16. 串行端口—使能和三态 Rev. B | Page 28 of 44 | tSCLK + 1 July 2013 tSCLK + 1 单位 ns ns ns ns ADSP-BF592 表24. 串行端口—外部晚帧同步 VDDEXT 1.8 V标称值 参数 最小值 最大值 VDDEXT 2.5 V/3.3 V标称值 最小值 最大值 单位 10 ns 开关特性 tDDTLFSE tDTENLFSE 1 2 12 多通道模式下自晚外部TFSx或外部RFSx 起的数据延迟时间(MFD = 0)1, 2 多通道模式下自外部RFSx起的数据使能时间 (MFD = 0)1, 2 0 0 多通道模式下，TFSx使能和TFSx有效在tDTENLFSE和tDDTLFSE之后。 如果外部RFSx/TFSx建立到RSCLKx/TSCLKx > tSCLKE/2，则使用tDDTTE/I和tDTENE/I，否则使用tDDTLFSE和tDTENLFSE。 EXTERNAL RFSx IN MULTI-CHANNEL MODE SAMPLE DRIVE EDGE EDGE DRIVE EDGE RSCLKx RFSx tDDTLFSE tDTENLFSE 1ST BIT DTx LATE EXTERNAL TFSx DRIVE EDGE SAMPLE EDGE DRIVE EDGE TSCLKx TFSx tDDTLFSE 1ST BIT DTx 图17. 串行端口—外部晚帧同步 Rev. B | Page 29 of 44 | July 2013 ns ADSP-BF592 表25. 串行端口—选通时钟模式 VDDEXT 1.8 V标称值 参数 时序要求 tSDRI tHDRI 开关特性 tDDTI tHDTI tDFTSCLKCNV tDCNVLTSCLK 最小值 TSCLKx之前接收数据建立时间 TSCLKx之后接收数据保持时间 VDDEXT 2.5 V/3.3 V标称值 最大值 11.3 0 TSCLKx之后发送数据延迟时间 TSCLKx之后发送数据保持时间 TFSx/TMR1低电平之后第一TSCLKx边沿延迟时间 最后TSCLKx边沿之后的TFSx/TMR1高电平延迟时间 3 –1.8 –1.8 0.5 × tTSCLK – 3 tTSCLK – 3 TSCLKx (OUT) tSDRI tHDRI DRx DELAY TIME DATA TRANSMIT TFS/TMR (OUT) tDFTSCLKCNV tDCNVLTSCLK tDFTSCLKCNV tDCNVLTSCLK TSCLKx (OUT) tDDTI tHDTI DTx 图18. 串行端口选通时钟模式 | Page 30 of 44 | July 2013 单位 ns ns 3 0.5 × tTSCLK – 3 tTSCLK – 3 TSCLKx (OUT) 最大值 8.7 0 GATED CLOCK MODE DATA RECEIVE Rev. B 最小值 ns ns ns ns ADSP-BF592 串行外设接口(SPI)端口—主机时序 表26和图19描述SPI端口主机操作。 表26. 串行外设接口(SPI)端口—主机时序 VDDEXT 1.8 V标称值 最小值 参数 时序要求 tSSPIDM tHSPIDM 开关特性 tSDSCIM tSPICHM tSPICLM tSPICLK tHDSM tSPITDM tDDSPIDM tHDSPIDM 最大值 VDDEXT 2.5 V/3.3 V标称值 最小值 最大值 单位 数据输入有效到SCK边沿(数据输入建立) SCK采样沿到数据输入无效 11.6 – 1. 5 9.6 – 1. 5 ns ns SPI_SELx 低电平到第一个SCK边沿 串行时钟高电平周期 串行时钟低电平周期 串行时钟周期 最后一个SCK边沿到SPI_SELx高电平 顺序传输延迟时间 SCK边沿到数据输出有效(数据输出延迟) SCK边沿到数据输出无效(数据输出保持) 2 × tSCLK – 1.5 2 × tSCLK – 1.5 2 × tSCLK – 1.5 4 × tSCLK – 1.5 2 × tSCLK – 2 2 × tSCLK – 1.5 0 –1 2 × tSCLK – 1.5 2 × tSCLK – 1.5 2 × tSCLK – 1.5 4 × tSCLK – 1.5 2 × tSCLK – 1.5 2 × tSCLK – 1.5 ns ns ns ns ns ns ns ns 6 6 0 –1 SPIxSELy (OUTPUT) tSDSCIM tSPICLM tSPICHM tSPICLK tHDSM SPIxSCK (OUTPUT) tHDSPIDM tDDSPIDM SPIxMOSI (OUTPUT) tSSPIDM CPHA = 1 tHSPIDM SPIxMISO (INPUT) tDDSPIDM tHDSPIDM SPIxMOSI (OUTPUT) CPHA = 0 tSSPIDM tHSPIDM SPIxMISO (INPUT) 图19. 串行外设接口(SPI)端口—主机时序 Rev. B | Page 31 of 44 | July 2013 tSPITDM ADSP-BF592 串行外设接口(SPI)端口—从机时序 表27和图20描述SPI端口从机操作。 表27. 串行外设接口(SPI)端口—从机时序 VDDEXT 1.8 V标称值 参数 时序要求 tSPICHS tSPICLS tSPICLK tHDS tSPITDS tSDSCI tSSPID tHSPID 开关特性 tDSOE tDSDHI tDDSPID tHDSPID 最小值 VDDEXT 2.5 V/3.3 V标称值 最大值 串行时钟高电平周期 串行时钟低电平周期 串行时钟周期 最后一个SCK边沿到SPI_SS未置位 顺序传输延迟时间 SPI_SS 置位到第一个SCK边沿 数据输入有效到SCK边沿(数据输入建立) SCK采样沿到数据输入无效 2 × tSCLK – 1.5 2 × tSCLK – 1.5 4 × tSCLK 2 × tSCLK – 1.5 2 × tSCLK – 1.5 2 × tSCLK – 1.5 1.6 2 SPI_SS 置位至数据输出有效 SPI_SS 解除置位到数据高阻态 SCK边沿到数据输出有效(数据输出延迟) SCK边沿到数据输出无效(数据输出保持) 0 0 最小值 最大值 2 × tSCLK – 1.5 2 × tSCLK – 1.5 4 × tSCLK 2 × tSCLK – 1.5 2 × tSCLK – 1.5 2 × tSCLK – 1.5 1 .6 1.6 12 11 10 0 0 0 ns ns ns ns ns ns ns ns 10.3 9 10 0 SPIxSS (INPUT) tSDSCI tSPICLS tSPICHS tHDS tSPICLK SPIxSCK (INPUT) tDSOE tDDSPID tDDSPID tHDSPID tDSDHI SPIxMISO (OUTPUT) CPHA = 1 tSSPID tHSPID SPIxMOSI (INPUT) tDSOE tHDSPID tDDSPID tDSDHI SPIxMISO (OUTPUT) CPHA = 0 tSSPID SPIxMOSI (INPUT) 图20. 串行外设接口(SPI)端口—从机时序 Rev. B | Page 32 of 44 | July 2013 tHSPID 单位 tSPITDS ns ns ns ns ADSP-BF592 通用异步接收器-发送器(UART)端口—接收和发送时序 UART端口接收和发送操作参见《ADSP-BF59x硬件参考手 册》(ADSP-BF59x Hardware Reference Manual)。 通用端口时序 表28和图21描述通用端口操作。 表28. 通用端口时序 参数 时序要求 tWFI 开关特性 tGPOD VDDEXT 1.8 V/2.5 V/3.3 V标称值 最小值 最大值 单位 通用端口引脚输入脉冲宽度 tSCLK + 1 ns 自CLKOUT低电平起的通用端口引脚输出延迟时间 0 CLKOUT tGPOD GPIO OUTPUT tWFI GPIO INPUT 图21. 通用端口时序 Rev. B | Page 33 of 44 | July 2013 11 ADSP-BF592 定时器周期时序 表29和图22描述定时器超时操作。输入信号在“宽度捕捉模 式”和“外部时钟模式”下是异步的，并具有(fSCLK/2) MHz的绝 对最大输入频率。 表29. 定时器周期时序 VDDEXT 1.8 V标称值 参数 时序要求 tWL tWH tTIS tTIH 开关特性 tHTO tTOD 1 2 最小值 VDDEXT 2.5 V/3.3 V标称值 最大值 最小值 最大值 单位 定时器脉冲宽度输入低电平 (用SCLK周期衡量)1 定时器脉冲宽度输入高电平 (用SCLK周期衡量)1 CLKOUT低电平之前定时器输入建立时间2 CLKOUT低电平之后定时器输入保持时间2 1 × tSCLK 1 × tSCLK ns 1 × tSCLK 1 × tSCLK ns 10 –2 8 –2 ns ns 定时器脉冲宽度输出 (用SCLK周期衡量) CLKOUT高电平之后定时器输出更新延迟时间 1 × tSCLK – 2 (232 – 1) × tSCLK tSCLK – 1.5 6 (232 – 1) × tSCLK ns 6 ns 最小脉冲宽度适用于宽度捕捉和外部时钟模式下的TMRx信号，此外也适用于PWM输出模式下的PG0或PPI_CLK信号。 有效建立和保持时间或有效脉冲宽度就足够了，不需要重新同步可编程标志输入。 CLKOUT tTOD TMRx OUTPUT tTIS tTIH tHTO TMRx INPUT tWH,tWL 图22. 定时器周期时序 定时器时钟时序 表30和图23描述定时器时钟时序。 表30. 定时器时钟时序 参数 开关特性 tTODP VDDEXT = 1.8 V 最大值 最小值 PPI_CLK高电平之后定时器输出更新延迟时间 12.64 PPI_CLK tTODP TMRx OUTPUT 图23. 定时器时钟时序 Rev. B | Page 34 of 44 | July 2013 VDDEXT = 2.5V/3.3 V 最小值 最大值 1 2.64 单位 ns ADSP-BF592 JTAG测试和仿真端口时序 表31和图24描述JTAG端口操作。 表31. JTAG端口时序 参数 时序要求 tTCK tSTAP tHTAP tSSYS tHSYS tTRSTW 开关特性 tDTDO tDSYS 1 2 3 TCK周期 TCK高电平之前TDI、TMS建立时间 TCK高电平之后TDI、TMS保持时间 TCK高电平之前系统输入建立时间1 TCK高电平之后系统输入保持时间1 TRST 脉冲宽度2(用TCK周期衡量) VDDEXT 1.8 V标称值 最小值 最大值 VDDEXT 2.5 V/3.3 V标称值 最小值 最大值 单位 20 4 4 4 5 4 20 4 4 5 5 4 ns ns ns ns ns TCK 10 13 自TCK低电平起的TDO延迟时间 TCK低电平之后系统输出延迟时间3 系统输入 = SCL、SDA、PF15–0、PG15–0、PH2–0、TCK、NMI、BMODE3–0、PG。 50 MHz最大值。 系统输出 = CLKOUT、SCL、SDA、PF15–0、PG15–0、PH2–0、TDO、EMU、EXT_WAKE。 tTCK TCK tSTAP tHTAP TMS TDI tDTDO TDO tSSYS tHSYS SYSTEM INPUTS tDSYS SYSTEM OUTPUTS 图24. JTAG端口时序 Rev. B | Page 35 of 44 | July 2013 10 13 ns ns ADSP-BF592 输出驱动电流 图25至图33显示ADSP-BF592处理器的输出驱动器的典型电 流-电压特性。 40 这些曲线代表输出驱动器的电流驱动能力。有关驱动器类 型与特定引脚的对应关系，参见第14页的表7。 VDDEXT = 3.0V @ – 40°C 100 VDDEXT = 3.3V @ 25°C 80 VDDEXT = 3.6V @ 105°C SOURCE CURRENT (mA) 60 40 VOH 20 VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 20 SOURCE CURRENT (mA) 120 VDDEXT = 1.9V @ – 40°C 30 0 VOH 10 0 –10 VOL –20 –30 –40 –20 0 0.5 1.0 –40 1.5 SOURCE VOLTAGE (V) –60 VOL –80 图27. A类驱动器电流(1.8V VDDEXT ) –100 0 0.5 1.0 1.5 2.0 2.5 3.0 120 3.5 20 40 20 0 –20 –40 –60 VOL –80 VOH –100 0 –120 0 –20 –40 1.0 1.5 2.0 2.5 3.0 3.5 图28. B类驱动器电流(3.3V VDDEXT ) VOL –60 –80 0.5 SOURCE VOLTAGE (V) 80 0 0.5 1.0 1.5 2.0 VDDEXT = 2.75V @ – 40°C 2.5 VDDEXT = 2.5V @ 25°C 60 SOURCE VOLTAGE (V) 图26. A类驱动器电流(2.5V VDDEXT ) SOURCE CURRENT (mA) SOURCE CURRENT (mA) VDDEXT = 2.25V @ 105°C SOURCE CURRENT (mA) VDDEXT = 2.75V @ – 40°C 40 VDDEXT = 3.0V @ 105°C 60 VDDEXT = 2.5V @ 25°C 60 VDDEXT = 3.3V @ 25°C 80 图25. A类驱动器电流(3.3V VDDEXT ) 80 VDDEXT = 3.6V @ – 40°C 100 SOURCE VOLTAGE (V) VDDEXT = 2.25V @ 105°C 40 20 0 –20 –40 VOL –60 –80 0 0.5 1.0 1.5 2.0 SOURCE VOLTAGE (V) 图29. B类驱动器电流(2.5V VDDEXT ) Rev. B | Page 36 of 44 | July 2013 2.5 ADSP-BF592 60 VDDEXT = 1.9V @ – 40°C VDDEXT = 1.9V @ – 40°C 40 VDDEXT = 1.8V @ 25°C 30 VDDEXT = 1.7V @ 105°C 20 10 0 –10 –20 VOL –30 VDDEXT = 1.8V @ 25°C VDDEXT = 1.7V @ 105°C 40 SOURCE CURRENT (mA) SOURCE CURRENT (mA) 50 20 VOH 0 –20 VOL –40 –40 –50 –60 0 0.5 1.0 1.5 0 0.5 1.0 1.5 SOURCE VOLTAGE (V) SOURCE VOLTAGE (V) 图33. C类驱动器电流(1.8V VDDEXT ) 图30. B类驱动器电流(1.8V VDDEXT ) 测试条件 SOURCE CURRENT (mA) 150 VDDEXT = 3.6V @ – 40°C 120 VDDEXT = 3.3V @ 25°C 90 VDDEXT = 3.0V @ 105°C 60 VOH 30 本数据手册中出现的所有时序参数都是在本部分所述条件 下测量得到的。图34显示了交流测量(输出使能/禁用除外) 的测量点。对于VDDEXT(标称值)= 1.8 V/2.5 V/3.3 V，测量点 VMEAS为VDDEXT/2。 0 – 30 INPUT OR OUTPUT – 60 VOL – 90 – 120 – 150 图34. 交流测量(输出使能/禁用除外)的基准电压 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 输出使能时间测量 SOURCE VOLTAGE (V) 当输出引脚从高阻态跃迁到开始驱动的点时，即认为输出 信号已使能。 图31. C类驱动器电流(3.3V VDDEXT ) 100 VDDEXT = 2.75V @ – 40°C 75 VDDEXT = 2.5V @ 25°C 输出使能时间tENA指的是从参考信号达到高电平或低电平 的点到输出开始驱动的点的时间间隔，如图35右侧所示。 VDDEXT = 2.25V @ 105°C 50 SOURCE CURRENT (mA) VMEAS VMEAS 25 VOH 0 REFERENCE SIGNAL – 25 – 50 VOL – 75 tDIS_MEASURED tDIS – 100 0 0.5 1.0 1.5 2.0 2.5 VOH (MEASURED) SOURCE VOLTAGE (V) VOL (MEASURED) 图32. C类驱动器电流(2.5V VDDEXT ) tENA_MEASURED tENA VOH (MEASURED) V VOH(MEASURED) VTRIP(HIGH) VOL (MEASURED) + V VTRIP(LOW) VOL (MEASURED) tDECAY OUTPUT STOPS DRIVING tTRIP OUTPUT STARTS DRIVING HIGH IMPEDANCE STATE 图35. 输出使能/禁用 Rev. B | Page 37 of 44 | July 2013 ADSP-BF592 时间tENA_MEASURED指的是从参考信号切换时到输出电压达到 VTRIP(高)或VTRIP(低)时的时间间隔，如下所示。 • VDDEXT(标称值)= 1.8 V，VTRIP(高)为1.05 V，VTRIP(低) 为0.75 V。 • VDDEXT(标称值)= 2.5 V，VTRIP(高)为1.5 V，VTRIP(低)为 1.0 V。 • VDDEXT(标称值)= 3.3 V，VTRIP(高)为1.9 V，VTRIP(低)为 1.4 V。 容性负载 输出延迟和保持时间基于所有引脚平均6 pF的标准容性负载 (参见图36)。VLOAD等于(VDDEXT)/2。 TESTER PIN ELECTRONICS VLOAD 50 T1 70 时间tTRIP指的是从输出开始驱动时到输出电压达到VTRIP(高) 或VTRIP(低)跳变电压时的时间间隔。 50 4pF 时间tENA的计算公式如下： DUT OUTPUT 45 2pF 0.5pF ZO = 50 (impedance) TD = 4.04 1.18 ns 400 t ENA = t ENA_MEASURED – t TRIP NOTES: THE WORST CASE TRANSMISSION LINE DELAY IS SHOWN AND CAN BE USED FOR THE OUTPUT TIMING ANALYSIS TO REFELECT THE TRANSMISSION LINE EFFECT AND MUST BE CONSIDERED. THE TRANSMISSION LINE (TD) IS FOR LOAD ONLY AND DOES NOT AFFECT THE DATA SHEET TIMING SPECIFICATIONS. 如有多个引脚使能，则测量值对应于第一个开始驱动的 引脚。 输出禁用时间测量 ANALOG DEVICES RECOMMENDS USING THE IBIS MODEL TIMING FOR A GIVEN SYSTEM REQUIREMENT. IF NECESSARY, A SYSTEM MAY INCORPORATE EXTERNAL DRIVERS TO COMPENSATE FOR ANY TIMING DIFFERENCES. 当输出引脚停止驱动、进入高阻态并开始从输出高电压或 低电压衰减时，即认为输出信号已禁用。输出禁用时间tDIS 指的是tDIS_MEASURED与tDECAY之差，如图35左侧所示。 t DIS = t DIS_MEASURED – t DECAY 总线电压衰减ΔV的时间取决于容性负载CL和负载电流IL。 此衰减时间可以通过下式近似计算： 图36. 交流测量的等效器件负载(包括所有配件) 图37至图42显示输出上升时间随电容而变化的情况。给定 的延迟和保持时间规格应根据从这些图得出的系数减少。 在所示范围以外，这些图中的曲线可能不是线性的。 20 时间tDECAY利用测试负载CL和IL计算，当VDDEXT(标称值)= 2.5 V/ 3.3 V时，ΔV为0.25 V；当VDDEXT(标称值)= 1.8V时，ΔV为0.15 V。 系统保持时间计算示例 为了计算特定系统的数据输出保持时间，首先应利用上面 给出的公式计算tDECAY。选择ΔV等于处理器的输出电压与 要求保持时间的器件输入阈值之差。CL为总线总电容(每条 数据线)，IL为总泄漏或三态电流(每条数据线)。保持时间 为tDECAY加上第21页的时序规格所规定的各种输出禁用时间。 RISE AND FALL TIME (ns) 时间tDIS_MEASURED指的是从参考信号切换时到输出电压从实 测输出高电压或低电压衰减ΔV时的时间间隔。 18 tFALL 16 14 tRISE 12 10 8 6 4 tFALL = 1.8V @ 25°C 2 0 tRISE = 1.8V @ 25°C 0 50 100 150 200 LOAD CAPACITANCE (pF) 图37. A类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT ) Rev. B | Page 38 of 44 | July 2013 250 ADSP-BF592 18 9 16 8 tFALL tRISE 12 10 8 6 4 tFALL = 2.5V @ 25°C 2 0 tFALL 7 RISE AND FALL TIME (ns) RISE AND FALL TIME (ns) 14 50 100 200 150 tRISE 5 4 3 2 tFALL = 2.5V @ 25°C 1 tRISE = 2.5V @ 25°C 0 6 0 250 tRISE = 2.5V @ 25°C 0 50 LOAD CAPACITANCE (pF) 图38. A类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT ) 6 tRISE RISE AND FALL TIME (ns) RISE AND FALL TIME (ns) tFALL 12 10 8 6 4 2 tFALL 5 tRISE 4 3 2 1 tFALL = 3.3V @ 25°C tFALL = 3.3V @ 25°C tRISE = 3.3V @ 25°C 0 50 100 150 200 250 0 tRISE = 3.3V @ 25°C 0 LOAD CAPACITANCE (pF) tFALL RISE AND FALL TIME (ns) 10 8 tRISE 6 4 tFALL = 1.8V @ 25°C tRISE = 1.8V @ 25°C 50 100 150 100 150 200 图42. C类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT ) 12 2 50 LOAD CAPACITANCE (pF) 图39. A类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(3.3V VDDEXT ) 0 250 7 14 0 200 150 图41. C类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(2.5V VDDEXT ) 16 0 100 LOAD CAPACITANCE (pF) 200 250 LOAD CAPACITANCE (pF) 图40. C类驱动器典型上升和下降时间(10%–90%)与 负载电容的关系(1.8V VDDEXT ) Rev. B | Page 39 of 44 | July 2013 250 ADSP-BF592 环境条件 应用印刷电路板上的结温计算公式如下： 其中： TJ = 结温(°C) TCASE = 壳温(°C)，由用户在封装的顶部中央测得。 ΨJT = 参见表32 PD = 功耗(计算PD的方法参见第19页的总功耗) 表32. 热特性 参数 θJA θJMA θJMA θJB θJC ΨJT ΨJT ΨJT 条件 典型值 单位 0线性m/s气流 1线性m/s气流 2线性m/s气流 23.5 20.9 20.2 11.2 9.5 0.21 0.36 0.43 °C/W °C/W °C/W °C/W °C/W °C/W °C/W °C/W 0线性m/s气流 1线性m/s气流 2线性m/s气流 θJA值供封装比较和印刷电路板设计考虑时使用。θJA可用于 计算TJ的一阶近似值，计算公式如下： 其中： TA = 环境温度(°C) θJC值是在需要外部散热器时，供封装比较和印刷电路板设 计考虑时使用。 θJB值供封装比较和印刷电路板设计考虑时使用。 在表32中，气流测量符合JEDEC标准JESD51-2和JESD51-6， 结至板测量符合JESD51-8标准。结至壳测量符合MIL-STD883标准(方法1012.1)。所有测量均使用2S2P JEDEC测试板。 Rev. B | Page 40 of 44 | July 2013 ADSP-BF592 64引脚LFCSP封装引脚分配 表33按照信号名称顺序列出LFCSP封装引脚。表34按照引 脚编号顺序列出LFCSP封装引脚。 表33. 64引脚LFCSP封装引脚分配(按信号名称顺序) 信号 引脚编号 信号 引脚编号 信号 引脚编号 信号 引脚编号 BMODE0 BMODE1 BMODE2 EXTCLK/SCLK CLKIN EMU EXT_WAKE GND NMI PF0 PF1 PF2 PF3 PF4 PF5 PF6 29 28 27 57 61 19 51 30 54 63 64 1 2 4 5 6 PF7 PF8 PF9 PF10 PF11 PF12 PF13 PF14 PF15 PG PG0 PG1 PG2 PG3 PG4 PG5 7 10 11 12 13 15 16 17 18 52 31 32 33 34 36 37 PG6 PG7 PG8 PG9 PG10 PG11 PG12 PG13 PG14 PG15 PPI_CLK RESET SCL SDA TCK TDI 38 39 42 43 44 45 47 48 49 50 56 53 60 59 24 22 TDO TMS TRST VDDEXT VDDEXT VDDEXT VDDEXT VDDEXT VDDEXT VDDINT VDDINT VDDINT VDDINT VDDINT VDDINT XTAL GND* 23 21 20 3 14 25 35 46 58 8 9 26 40 41 55 62 65 引脚编号 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 信号 PG14 PG15 EXT_WAKE PG RESET NMI VDDINT PPI_CLK EXTCLK/SCLK VDDEXT SDA SCL CLKIN XTAL PF0 PF1 GND* 引脚65为处理器的GND电源(参见图43和图44，6.2 mm × 6.2 mm)；此焊盘必须连接到GND。 表34. 64引脚LFCSP封装引脚分配(按引脚编号顺序) 引脚编号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 信号 PF2 PF3 VDDEXT PF4 PF5 PF6 PF7 VDDINT VDDINT PF8 PF9 PF10 PF11 VDDEXT PF12 PF13 引脚编号 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 信号 PF14 PF15 EMU TRST TMS TDI TDO TCK VDDEXT VDDINT BMODE2 BMODE1 BMODE0 GND PG0 PG1 引脚编号 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 信号 PG2 PG3 VDDEXT PG4 PG5 PG6 PG7 VDDINT VDDINT PG8 PG9 PG10 PG11 VDDEXT PG12 PG13 * 引脚65为处理器的GND电源(参见图43和图44，6.2 mm x 6.2 mm)；此焊盘必须连接到GND。 Rev. B | Page 41 of 44 | July 2013 ADSP-BF592 图43为LFCSP引脚配置的俯视图。 图44为LFCSP引脚配置的仰视图。 PIN 64 PIN 49 PIN 1 PIN 48 PIN 1 INDICATOR ADSP-BF592 64-LEAD LFCSP TOP VIEW PIN 16 PIN 33 PIN 17 PIN 32 图43. 64引脚 LFCSP引脚配置(俯视图) PIN 49 PIN 64 PIN 48 PIN 1 ADSP-BF592 64-LEAD LFCSP BOTTOM VIEW GND PAD (PIN 65) PIN 1 INDICATOR PIN 33 PIN 16 PIN 32 PIN 17 图44. 64引脚 LFCSP引脚配置(仰视图) Rev. B | Page 42 of 44 | July 2013 ADSP-BF592 外形尺寸 图45所示尺寸为毫米。 0.60 MAX 9.00 BSC SQ 0.60 MAX 48 64 49 PIN 1 INDICATOR 1 PIN 1 INDICATOR 8.75 BSC SQ TOP VIEW 0.50 BSC 0.50 0.40 0.30 1.00 0.85 0.80 SEATING PLANE 33 32 17 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 图45. 64引脚引脚架构芯片级封装[LFCSP_VQ 1] 超薄体(CP-64-4) 图示尺寸单位：mm 1 有关CP-64-4封装上裸露焊盘的信息，参见第41页表格后的注释。 Rev. B | Page 43 of 44 | 16 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE LEAD ASSIGNMENT AND SIGNAL DESCRIPTIONS SECTIONS OF THIS DATA SHEET. 0.05 MAX 0.02 NOM 0.30 0.23 0.18 6.35 6.20 SQ 6.05 EXPOSED PAD (BOTTOM VIEW) July 2013 ADSP-BF592 汽车应用产品 ADSP-BF592生产工艺受到严格控制，以提供满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不同于 商用型号，设计人员应仔细阅读本数据手册的产品技术规格部分。只有表35所示的汽车应用级产品才能用于汽车应用。欲 了解特定产品的订购信息并获得这些型号的汽车可靠性报告，请联系当地ADI客户代表。 表35. 车用产品 型号1 ADBF592WYCPZxx 1 2 指令速率 (最大值) 400 MHz 温度范围2 –40ºC至+105ºC 封装描述 64引脚 LFCSP 封装选项 CP-64-4 Z = 符合RoHS标准的器件。 参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标，请参见第16页的工作条件。 订购指南 型号1, 2 ADSP-BF592KCPZ-2 ADSP-BF592KCPZ ADSP-BF592BCPZ-2 ADSP-BF592BCPZ 1 2 3 指令速率 (最大值) 200 MHz 400 MHz 200 MHz 400 MHz 温度范围3 0ºC至+70ºC 0ºC至+70ºC –40ºC至+85ºC –40ºC至+85ºC 封装描述 64引脚 LFCSP 64引脚 LFCSP 64引脚 LFCSP 64引脚 LFCSP 封装选项 CP-64-4 CP-64-4 CP-64-4 CP-64-4 Z = 符合RoHS标准的器件。 提供广泛的音频算法组合，作为芯片组的一部分并搭配必要的软件出售。欲了解完整列表，请访问我们的网站：www.analog.com /Blackfin。 参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标，请参见第16页的工作条件。 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D09574sc-0-7/13(B) Rev. B | Page 44 of 44 | July 2013