小数N分频频率合成器
ADF4153
产品特性
概述
RF带宽达4 GHz
2.7 V至3.3 V电源
独立的电荷泵电源VP可提供扩展的调谐电压
提供Y版本：-40℃至+125℃
可编程小数模数
可编程电荷泵电流
三线式串行接口
模拟和数字锁定检测
省电模式
与ADF4110/ADF4111/ADF4112/ADF4113和
ADF4106引脚兼容
稳定的RF输出相位
利用ADIsimPLL可实现环路滤波器设计
通过汽车应用认证
ADF4153是一款小数N分频频率合成器，用来在无线接收
机和发射机的上变频和下变频部分实现本振。它由低噪声
数字鉴频鉴相器(PFD)、精密电荷泵和可编程参考分频器
组成。它内置一个Σ-Δ型小数插值器，能够实现可编程小
数N分频。INT、FRAC和MOD寄存器可构成一个总N分频
器(N = (INT + (FRAC/MOD)))。此外，4位参考计数器(R计
数器)允许PFD输入端的REFIN频率为可选值。如果频率合
成器与外部环路滤波器和电压控制振荡器(VCO)一起使
用，则可以实现完整的锁相环(PLL)。
简单的三线式接口控制所有片内寄存器。该器件采用2.7 V
至3.3 V电源供电，不用时可以关断。
应用
有线电视设备
移动无线电通讯基站(GSM、PCS、DCS、WiMAX、
SuperCell 3G、CDMA、W-CDMA)
无线手机(GSM、PCS、DCS、CDMA、W-CDMA)
无线局域网(LAN)、PMR
通信测试设备
功能框图
AVDD DVDD VP SDVDD
RSET
ADF4153
REFERENCE
4-BIT
R COUNTER
×2
DOUBLER
REFIN
+
PHASE
FREQUENCY
DETECTOR
–
VDD
HIGH-Z
CHARGE
PUMP
DGND
LOCK
DETECT
MUXOUT
CP
OUTPUT
MUX
CURRENT
SETTING
VDD
RDIV
RFCP3 RFCP2 RFCP1
NDIV
N-COUNTER
RFINA
RFINB
THIRD ORDER
FRACTIONAL
INTERPOLATOR
CLK
DATA
MODULUS
REG
INTEGER
REG
03685-001
LE
FRACTION
REG
24-BIT
DATA
REGISTER
AGND
DGND
CPGND
图1.
Rev. F
Document Feedback
Information furnished by Analog Devices is believed to be accurate and reliable. However, no
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other
rights of third parties that may result from its use. Specifications subject to change without notice. No
license is granted by implication or otherwise under any patent or patent rights of Analog Devices.
Trademarks and registered trademarks are the property of their respective owners.
One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.
Tel: 781.329.4700 ©2003–2013 Analog Devices, Inc. All rights reserved.
Technical Support
www.analog.com
ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供
的最新英文版数据手册。
ADF4153
目录
产品特性 ...........................................................................................1
R分频器寄存器R1 .................................................................. 16
应用....................................................................................................1
控制寄存器R2 ......................................................................... 16
概述....................................................................................................1
噪声和杂散寄存器R3 ............................................................ 17
功能框图 ...........................................................................................1
保留位....................................................................................... 17
修订历史 ...........................................................................................3
初始化序列 .............................................................................. 18
技术规格 ...........................................................................................4
RF频率合成器：一个成功范例 .......................................... 18
时序规格 .....................................................................................5
模数 ........................................................................................... 18
绝对最大额定值..............................................................................6
参考倍频器和参考分频器.................................................... 18
ESD警告 ......................................................................................6
12位可编程模数 ..................................................................... 18
引脚配置和功能描述 .....................................................................7
带杂散优化的快速锁定 ........................................................ 19
典型性能参数 ..................................................................................8
杂散机制 .................................................................................. 19
电路描述 ...........................................................................................9
杂散一致性 .............................................................................. 20
参考输入部分.............................................................................9
相位再同步 .............................................................................. 20
RF输入级.....................................................................................9
滤波器设计—ADIsimPLL..................................................... 20
RF INT分频器 ............................................................................9
接口 ........................................................................................... 20
INT、FRAC、MOD与R的关系 .............................................9
芯片级封装的PCB设计指南 ................................................ 21
RF R计数器 .................................................................................9
应用信息 ........................................................................................ 22
鉴频鉴相器(PFD)和电荷泵 ................................................. 10
GSM基站发送器的本振........................................................ 22
MUXOUT和锁定检测........................................................... 10
外形尺寸 ........................................................................................ 23
输入移位寄存器 ..................................................................... 10
订购指南 .................................................................................. 24
编程模式 .................................................................................. 10
汽车应用产品.......................................................................... 24
N分频器寄存器R0.................................................................. 16
Rev. F | Page 2 of 24
ADF4153
修订历史
2013年11月—修订版E至修订版F
增加“初始化序列”部分............................................................... 17
更改表1中的ICP吸电流/源电流参数 ...........................................4
更改“带杂散优化的快速锁定”部分......................................... 18
更改“订购指南”............................................................................ 24
插入图16；重新排序 .................................................................. 18
2012年7月—修订版D至修订版E
增加“杂散机制”部分................................................................... 18
更新“外形尺寸”............................................................................ 23
更改“订购指南”............................................................................ 24
2010年8月—修订版C至修订版D
更改“产品特性”部分......................................................................1
更改表1中的噪声特性参数 ..........................................................5
更改图 ............................................................................................ 47
更改“订购指南”............................................................................ 24
增加“汽车应用级产品”部分...................................................... 24
增加表11；重新排序 .................................................................. 18
增加“杂散一致性”部分............................................................... 19
更改“相位再同步”部分............................................................... 19
插入图17；重新排序 .................................................................. 19
删除“杂散信号——预测它们何时出现”部分........................ 20
更改图19 ........................................................................................ 20
更改图20 ........................................................................................ 21
增加“应用”部分............................................................................ 21
更改图22的标题 ........................................................................... 22
2008年10月—修订版B至修订版C
更改“订购指南”............................................................................ 22
增加Y级(通篇).................................................................................1
2004年1月—修订版0至修订版A
更改“订购指南”............................................................................ 23
图和表重新排序.......................................................................通篇
2005年8月—修订版A至修订版B
更改“技术规格”部分......................................................................3
更改“产品特性”部分......................................................................1
更改引脚功能描述 .........................................................................7
更改“应用”部分...............................................................................1
更改“RF关断”部分....................................................................... 17
更改“技术规格”部分......................................................................3
更改“芯片级封装的PCB设计指南”部分................................. 21
更改绝对最大额定值 .....................................................................5
更新“外形尺寸”............................................................................ 22
更改图7至图9 ..................................................................................7
更新“订购指南”............................................................................ 22
删除图8至图10；重新排序 ..........................................................8
2003年7月—修订版0：初始版
删除图11和图14；重新排序 ........................................................9
更改表9 .......................................................................................... 13
Rev. F | Page 3 of 24
ADF4153
规格
除非另有说明，AVDD = DVDD = SDVDD = 2.7 V至3.3 V，VP = AVDD至5.5 V，AGND = DGND = 0 V，TA = TMIN至TMAX，
dBm以50 Ω为基准。
表1.
参数
RF特性(3 V)
RF输入频率(RFIN)
基准电压源特性
REFIN输入频率
REFIN输入灵敏度
REFIN输入电容
REFIN输入电流
鉴相器
鉴相器频率4
电荷泵
ICP吸/源电流
高值
低值
绝对精度
RSET范围
ICP三态漏电流
匹配
ICP与VCP
ICP与温度
逻辑输入
输入高电压VINH
输入低电压VINL
输入电流IINH/IINL
输入电容CIN
逻辑输出
输出高电压VOH
输出低电压VOL
电源
AVDD
DVDD, SDVDD
VP
IDD
低功耗休眠模式
B级1
Y级2
0.5/4.0
0.5/4.0
0.5/4.0
0.5/4.0
1.0/4.0
1.0/4.0
10/250
10/250
0.7/AVDD
10
±100
0.7/AVDD
10
±100
测试条件/注释
输入电路见图12
GHz(最小值/最大值)B级：-8 dBm最小值/0 dBm最大值
GHz(最小值/最大值)Y级：-6.5 dBm最小值/0 dBm最大值
对于较低的频率，确保压摆率(SR)大于400 V/µs
GHz(最小值/最大值)−10 dBm最小值/0 dBm最大值
输入电路见图11
MHz(最小值/最大值)如果f < 10 MHz，使用兼容直流耦合CMOS的方波，
压摆率> 25 V/µs
V p-p(最小值/最大值)
在AVDD/2处偏置3
pF(最大值)
µA(最大值)
32
32
MHz(最大值)
5
312.5
2.5
1.5/10
1
2
2
2
5
312.5
2.5
1.5/10
4.5
2
2
2
可编程；见表9
mA(典型值)
With RSET = 5.1 kΩ
µA(典型值)
%(典型值)
With RSET = 5.1 kΩ
kΩ(最小值/最大值)
nA(典型值)
吸电流和源电流
%(典型值)
0.5 V < VCP < VP – 0.5
%(典型值)
0.5 V < VCP < VP – 0.5
%(典型值)
VCP = VP/2
1.4
0.6
±1
10
1.4
0.6
±1
10
V(最小值)
V(最大值)
µA(最大值)
pF(最大值)
1.4
0.4
1.4
0.4
V(最小值)
V(最大值)
2.7/3.3
AVDD
AVDD/5.5
24
1
2.7/3.3
AVDD
AVDD/5.5
24
1
V(最小值/最大值)
单位
开漏，1 kΩ上拉至1.8 V
IOL = 500 µA
V(最小值/最大值)
mA(最大值)
20 mA(典型值)
µA(典型值)
Rev. F | Page 4 of 24
ADF4153
参数
噪声特性
Normalized Phase Noise Floor
(PNSYNTH) 5
Normalized 1/f Noise (PN1_f) 6
相位噪声性能7
1750 MHz输出8
1
2
3
4
5
6
7
8
B级1
Y级2
单位
测试条件/注释
−220
−220
dBc/Hz(典型值)
PLL环路带宽= 500 kHz
−114
−114
dBc/Hz(典型值)
−102
−102
dBc/Hz(典型值)
10 kHz偏移时测量；归一化为1 GHz
VCO输出
5 kHz偏移、25 MHz PFD频率下
B级工作温度范围为−40°C至+85°C。
Y级工作温度范围为−40°C至+125°C。
交流耦合确保AVDD/2偏置。
通过设计保证。样片经过测试，以确保符合标准要求。
频率合成器相位噪底的估算方法如下：测量VCO输出端的带内相位噪声，然后减去20 log(N)(其中N为N分频器的值)和10 log(FPFD)。PNSYNTH = PNTOT − 10 log(FPFD) −
20 log(N)。
PLL相位噪声由1/f(闪烁)噪声加归一化PLL噪底组成。RF频率为FRF，频率偏移为f时，计算1/f噪声贡献的公式为：PN = P1/f + 10 log(10 kHz/f) + 20 log(FRF/1 GHz)。
归一化相位噪底和闪烁噪声均在ADIsimPLL中进行了模拟。
相位噪声使用EV-ADF4153SD1Z和Agilent E5500相位噪声系统进行测量。
fREFIN = 100 MHz；FPFD = 25 MHz；失调频率 = 5 kHz；RFOUT = 1750 MHz；N = 70；环路带宽 = 20 kHz；最低噪声模式。
时序规格
除非另有说明，AVDD = DVDD = SDVDD = 2.7 V至3.3 V，VP = AVDD至5.5 V，AGND = DGND = 0 V，TA = TMIN至TMAX，
dBm以50 Ω为基准。
表2.
参数
t1
t2
t3
t4
t5
t6
t7
在TMIN至TMAX下的限值(B级)
20
10
10
25
25
10
20
单位
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
t4
测试条件/注释
LE建立时间
DATA到CLK建立时间
DATA到CLK保持时间
CLK高电平持续时间
CLK低电平持续时间
CLK到LE建立时间
LE脉冲宽度
t5
CLK
t2
DATA
DB23 (MSB)
t3
DB22
DB2
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t7
LE
t1
03685-026
t6
LE
图2. 时序图
Rev. F | Page 5 of 24
ADF4153
绝对最大额定值
除非另有说明，TA = 25°C，GND = AGND = DGND = 0 V，
VDD = AVDD = DVDD = SDVDD。
注意，超出上述绝对最大额定值可能会导致器件永久性损
表3.
坏。这只是额定最值，并不能以这些条件或者在任何其他
参数
VDD至GND
VDD至VDD
VP至GND
VP至VDD
数字I/O电压至GND
模拟I/O电压至GND
REFIN、RFIN至GND
工作温度范围
工业(B级)
扩展(Y级)
存储温度范围
最高结温
TSSOP θJA热阻
LFCSP θJA热阻(焊盘焊接)
回流焊
峰值温度
峰值温度时间
最高结温
额定值
−0.3 V至+4 V
−0.3 V至+0.3 V
−0.3 V至+5.8 V
−0.3 V至+5.8 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
超出本技术规范操作章节中所示规格的条件下，推断器件
能否正常工作。长期在绝对最大额定值条件下工作会影响
器件的可靠性。
本器件为高性能RF集成电路，ESD额定值小于2 kV，对ESD
(静电放电)敏感。搬运和装配时应采取适当的防范措施。
ESD警告
ESD(静电放电)敏感器件。
−40°C至+85°C
−40°C至+125°C
−65°C至+125°C
150°C
112°C/W
30.4°C/W
带电器件和电路板可能会在没有察觉的情况下放电。尽
管本产品具有专利或专有保护电路，但在遇到高能量
ESD时，器件可能会损坏。因此，应当采取适当的ESD
防范措施，以避免器件性能下降或功能丧失。
260°C
40秒
150°C
Rev. F | Page 6 of 24
ADF4153
20
19
18
17
16
CP
RSET
VP
DVDD
DVDD
引脚配置和功能描述
1
16
VP
2
15
DVDD
3
14
MUXOUT
AGND
4
ADF4153
13
LE
RFINB
5
TOP VIEW
(Not to Scale)
12
DATA
RFINA
6
11
CLK
AVDD
7
10
SDVDD
REFIN
8
9
DGND
PIN 1
INDICATOR
ADF4153
TOP VIEW
(Not to Scale)
15 MUXOUT
14 LE
13 DATA
12 CLK
11 SDVDD
AVDD
AVDD
REFIN
DGND
DGND
6
7
8
9
10
CP
CPGND
1
2
3
4
5
03685-002
NOTES
1. THE LFCSP HAS AN EXPOSED PADDLE
THAT MUST BE CONNECTED TO GND.
图3. TSSOP引脚配置
03685-003
RSET
CPGND
AGND
AGND
RFINB
RFINA
图4. LFCSP引脚配置
表4. 引脚功能描述
引脚编号 引脚编号
(TSSOP) (LFCSP)
1
19
引脚名称
RSET
说明
在RSET与地之间连一个电阻可设置最大电荷泵输出电流。ICP与RSET的关系为：
I CPMAX =
2
3
4
5
20
1
2, 3
4
CP
CPGND
AGND
RFINB
6
7
5
6, 7
RFINA
AVDD
8
8
REFIN
9
10
9, 10
11
DGND
SDVDD
11
12
CLK
12
13
DATA
13
14
LE
14
15
15
16, 17
MUXOUT
DVDD
16
18
VP
21
EP
25.5
R SET
其中，RSET = 5.1 kΩ，ICPMAX = 5 mA。
电荷泵输出。使能时，CP提供±ICP到外部环路滤波器，后者又驱动外部VCO。
电荷泵地。这是电荷泵的接地回路。
模拟地。这是预分频器的接地回路。
RF预分频器的互补输入。此引脚应通过小旁路电容(通常为100 pF)去耦至接地层
(见图12)。
RF预分频器的输入。此小信号输入通常从VCO交流耦合。
RF部分的正电源。至数字接地层的去耦电容应尽可能靠近此引脚。AVDD数值为3 V ± 10%。
AVDD的电压必须与DVDD相同。
基准电压输入。这是一个CMOS输入，标称阈值为VDD/2，并具有100 kΩ的等效输入电阻
(见图11)。此输入可以采用TTL或CMOS晶振驱动，或者交流耦合。
数字地。
Σ-Δ电源。至数字接地层的去耦电容应尽可能靠近此引脚。SDVDD数值为3 V ± 10%。SDVDD
的电压必须与DVDD相同。
串行时钟输入。此串行时钟用来将串行数据逐个输入寄存器。数据在CLK上升沿锁存到移位
寄存器内。此输入为高阻抗CMOS输入。
串行数据输入。串行数据以MSB优先方式加载，两个LSB用作控制位。此输入为高阻抗CMOS
输入。
加载使能，CMOS输入。当LE变为高电平时，存储在移位寄存器内的数据将载入四个锁存器中的
一个，锁存器使用控制位选择。
此多路复用器输出允许从外部访问RF锁定检测、经过缩放的RF或基准频率。
数字部分的正电源。至数字接地层的去耦电容应尽可能靠近此引脚。DVDD数值为3 V ± 10%。DVDD
的电压必须与AVDD相同。
电荷泵电源。此引脚应大于或等于VDD。在VDD为3 V的系统中，可设置为5.5 V并用于驱动调谐
范围最高为5.5 V的VCO。
裸露焊盘。裸露焊盘必须连接到GND。
Rev. F | Page 7 of 24
ADF4153
典型性能参数
环路带宽 = 20 kHz，基准频率 = 250 MHz，VCO = Sirenza 1750T VCO，评估板 = EV-ADF4153SD1Z，采用Agilent E5500
相位噪声系统进行测量。
–50
PHASE NOISE (dBc/Hz)
–60
–70
5
20kHz LOOP BW, LOWEST NOISE MODE
RF = 1.7202MHz, PFD = 25MHz, N = 68,
FRAC = 101, MOD = 125, ICP = 625µA, DSB
INTEGRATED PHASE ERROR = 0.23° RMS
SIRENZA 1750T VCO
0
–5
–80
–90
–100
–110
–120
–10
–15
–20
–130
–25
–140
–30
03685-004
–150
–160
–170
1k
P = 4/5
10k
100k
1M
FREQUENCY (Hz)
10M
–35
100M
P = 8/9
0
0.5
1.0
4
2
1
–100
–110
–120
0
–1
–2
–130
–3
–140
–4
03685-005
–150
–160
10k
100k
1M
FREQUENCY (Hz)
10M
–5
–6
100M
0
1
2
–70
5
–90
20kHz LOOP BW, LOW SPUR MODE
RF = 1.7202MHz, PFD = 25MHz, N = 68,
FRAC = 101, MOD = 125, ICP = 625µA, DSB
INTEGRATED PHASE ERROR = 0.36° RMS
SIRENZA 1750T VCO
–92
–80
–90
–100
–110
–120
–130
–94
–96
–98
–100
–140
–160
–170
1k
–102
10k
100k
1M
FREQUENCY (Hz)
10M
–104
–60
100M
图7. 单边带相位噪声曲线(低杂散模式)
03685-014
–150
03685-006
PHASE NOISE (dBc/Hz)
–60
4
图9. 电荷泵输出特性
PHASE NOISE (dBc/Hz)
–50
3
VCP (V)
图6. 单边带相位噪声曲线(低噪声和杂散模式)
–40
4.5
3
–90
–30
4.0
5
–80
–170
1k
3.5
03685-012
–70
3.0
6
20kHz LOOP BW, LOW NOISE AND SPUR MODE
RF = 1.7202MHz, PFD = 25MHz, N = 68,
FRAC = 101, MOD = 125, ICP = 625µA, DSB
INTEGRATED PHASE ERROR = 0.33° RMS
SIRENZA 1750T VCO
ICP (mA)
PHASE NOISE (dBc/Hz)
–60
2.5
图8. RF输入灵敏度
–30
–50
2.0
FREQUENCY (GHz)
图5. 单边带相位噪声曲线(最低噪声模式)
–40
1.5
03685-011
–40
AMPLITUDE (dBm)
–30
–40
–20
0
20
40
TEMPERATURE (°C)
60
图10. 相位噪声与温度的关系
Rev. F | Page 8 of 24
80
100
ADF4153
电路描述
参考输入部分
RF INT分频器
参考输入级如图11所示。SW1和SW2为常闭开关。SW3常
RF INT CMOS计数器可以在PLL反馈计数器中提供一个分
开。启动关断程序后，SW3闭合，SW1和SW2断开，确保
频比。分频比可以为31至511。
关断期间REFIN引脚无负载。
INT、FRAC、MOD与R的关系
利用INT、FRAC和MOD的值以及R计数器，可以产生间隔
POWER-DOWN
CONTROL
为鉴频鉴相器(PFD)的分数的输出频率。详情见“RF频率合
成器：一个成功范例”部分。RF VCO频率(RFOUT)公式为：
100kΩ
NC
SW2
REFIN NC
BUFFER
SW1
RFOUT = FPFD × (INT + (FRAC/MOD))
TO R COUNTER
其中：
03685-027
SW3
NO
(1)
RFOUT是外部电压控制振荡器(VCO)的输出频率。
INT是二进制9位计数器(31至511)的预设分频比。
图11. 参考输入级
MOD是预设的小数模数(2至4095)。
RF输入级
RF输入级如图12所示。紧跟其后的是2级限幅放大器，用
FRAC是小数分频的分子(0至MOD − 1)。
以产生预分频器需要的电流模式逻辑(CML)时钟电平。
PFD频率计算如下：
FPFD = REFIN × (1 + D)/R
1.6V
BIAS
GENERATOR
其中：
REFIN是参考输入频率。
AVDD
2kΩ
(2)
D是REFIN倍频器位；
2kΩ
R是二进制4位可编程参考计数器的预设分频比(1至15)。
RFINA
RFR计数器
利用4位RF R计数器，可以细分输入参考频率(REFIN)以产生
PFD的参考时钟。分频比可以为1至15。
AGND
03685-015
RFINB
RF N DIVIDER
FROM RF
INPUT STAGE
图12. RF输入级
N = INT + FRAC/MOD
TO PFD
N-COUNTER
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
MOD
REG
FRAC
VALUE
03685-016
INT
REG
图13. RF N分频器
Rev. F | Page 9 of 24
ADF4153
鉴频鉴相器(PFD)和电荷泵
输入移位寄存器
PFD接受R计数器和N计数器的输入，产生与二者的相位和
ADF4153数字部分包括一个4位RF R计数器、一个9位RF N
频率差成正比的输出。图14是该鉴频鉴相器的原理示意
计数器、一个12位FRAC计数器和一个12位模数计数器。
图。PFD内置一个固定延迟元件，用来设置反冲防回差脉
数据在CLK的每个上升沿时逐个输入24位移位寄存器。数
冲宽度，其典型值为3 ns。此脉冲可确保PFD传递函数中无
据输入方式是MSB优先。在LE上升沿时，数据从移位寄存
死区，从而提供一致的参考杂散水平。
器传输至四个锁存器之一。目标锁存器由移位寄存器中的
HI
D1
Q1
两个控制位(C2和C1)的状态决定。这些控制位是2个LSB：
UP
DB1和DB0，如图2所示。这些位的真值表见表5。表6总结
U1
+IN
说明了这些寄存器如何编程。
CLR1
DELAY
CHARGE
PUMP
U3
编程模式
CP
表5至表10显示如何设置ADF4153的编程模式。
ADF4153可编程模数为双缓冲。这意味着器件使用新值之
HI
CLR2
DOWN
D2
Q2
前必须发生两个事件。首先，通过写入R分频器寄存器，
将新模数值锁存至器件中。其次，必须对N分频器寄存器
03685-017
U2
–IN
执行一次新的写操作。因此，为确保正确载入模数值，更
图14. PFD简化原理图
新模数值时必须写入N分频器寄存器。
MUXOUT和LOCK检测
ADF4153的输出多路复用器允许用户访问芯片的各种内部
点。MUXOUT状态由M3、M2和M1控制(见表8)。图15以
框图形式显示了MUXOUT部分。
DVDD
THREE-STATE OUTPUT
表5. C2和C1真值表
控制位
C2
0
0
1
1
LOGIC LOW
DIGITAL LOCK DETECT
R COUNTER DIVIDER
MUX
MUXOUT
CONTROL
N COUNTER DIVIDER
ANALOG LOCK DETECT
DGND
03685-018
LOGIC HIGH
s
图15. MUXOUT原理图
Rev. F | Page 10 of 24
C1
0
1
0
1
寄存器
N分频器寄存器
R分频器寄存器
控制寄存器
噪声和杂散寄存器
ADF4153
表6. 寄存器小结
快速锁定
N分频器寄存器(R0)
9位整数值(INT)
DB23
DB22
FL1
N9
DB21 DB20
N8
N7
DB19 DB18
N6
控制位
12位小数值(FRAC)
N5
DB17
N4
DB16 DB15 DB14
N3
N2
N1
DB13
DB12
DB11
DB10
DB9
DB8
F12
F11
F10
F9
F8
F7
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
F6
F5
F4
F3
F2
F1
C2 (0)
C1 (0)
DB16 DB15
R3
R2
DB14
DB13
DB12
R1
M12
M11
DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
M10
M8
M7
M6
M5
M4
M3
M2
M1
M9
DB1
DB0
C2 (0) C1 (1)
控制寄存器(R2)
再同步
DB15
DB14
DB13
DB12
S4
S3
S2
S1
DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
CP3
CP2
CP1
CP0
U5
U4
U3
U2
U1
U6
CP电流设置
控制位
DB1
DB0
C2 (1) C1 (0)
噪声和杂散寄存器(R3)
噪声和杂散模式
保留
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
0
T8
T7
T6
T5
0
0
0
T1
Rev. F | Page 11 of 24
控制位
DB1
C2 (1)
DB0
C1 (1)
03685-019
R4
计数器复位
DB17
P1
噪声和杂
散模式
DB18
0
CP三态
DB19
关断
M1
LD
P
M2
控制位
PD极性
DB21 DB20
CP/2
M3
保留
DB22
P3
12位插值器模数值(MOD)
4位R计数器
参考倍频器
DB23
预分频器
MUXOUT
保留
负载控制
R分频器寄存器(R1)
ADF4153
快速锁定
表7. N分频器寄存器映射(R0)
9位整数值(INT)
DB23
DB22
FL1
N9
N8
N7
DB19 DB18
N6
DB17
N5
N4
DB16 DB15
N3
控制位
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
N1
F12
F11
F10
F9
F8
F7
F6
F5
F4
F3
F2
F1
C2 (0)
C1 (0)
N2
F12
F11
F10
F3
F2
F1
小数值(FRAC)
0
0
0
0
.
.
.
1
0
0
0
0
.
.
.
1
0
0
0
0
.
.
.
1
..........
..........
..........
..........
..........
..........
..........
..........
0
0
0
0
.
.
.
1
0
0
1
1
.
.
.
0
0
1
0
1
.
.
.
0
0
1
2
3
.
.
.
4092
1
1
1
..........
1
0
1
4093
1
1
1
..........
1
1
0
4094
1
1
1
..........
1
1
1
4095
N9
N8
N7
N6
N5
N4
N3
N2
N1
整数值(INT)
0
0
0
0
.
.
.
1
0
0
0
0
.
.
.
1
0
0
0
0
.
.
.
1
0
1
1
1
.
.
.
1
1
0
0
0
.
.
.
1
1
0
0
0
.
.
...
1
1
0
0
0
.
.
.
1
1
0
0
1
.
.
.
0
1
0
1
0
.
.
.
1
31
32
33
34
.
.
.
509
1
1
1
1
1
1
1
1
0
510
1
1
1
1
1
1
1
1
1
511
快速锁定
正常工作
快速锁定使能
03685-020
FL1
0
1
DB21 DB20
12位小数值(FRAC)
Rev. F | Page 12 of 24
ADF4153
DB23 DB22 DB21 DB20
P3
P3
0
1
M3
M2
负载控制
DB19 DB18
M1
0
P1
0
1
正常工作
负载再同步
P1
4位R计数器
12位插值器模数值(MOD)
DB17 DB16 DB15 DB14
R4
R2
R3
R1
控制位
DB13
DB12 DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
M12
M11
M8
M7
M6
M5
M4
M3
M2
M1
M10
M9
DB1
DB0
C2 (0) C1 (1)
预分频器
4/5
8/9
M12
0
0
0
.
.
.
1
M11
0
0
0
.
.
.
1
M10
0
0
0
.
.
.
1
..........
..........
..........
..........
..........
..........
..........
M3
0
0
1
.
.
.
1
M2
1
1
0
.
.
.
0
M1
0
1
0
.
.
.
0
2
3
4
.
.
.
4092
1
1
1
..........
1
0
1
4093
1
1
1
..........
1
1
0
4094
1
1
1
..........
1
1
1
4095
R4
R3
R2
R1
RF R计数器分频比
0
0
0
0
.
.
.
1
0
0
0
1
.
.
.
1
0
1
1
0
.
.
.
0
1
0
1
0
.
.
.
0
1
2
3
4
.
.
.
12
1
1
0
1
13
1
1
1
0
14
1
1
1
1
15
M3
M2
M1
MUXOUT
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
三态输出
数字锁定检测
N分频器输出
逻辑高电平
R分频器输出
模拟锁定检测
快速锁定开关
逻辑低电平
插值器模数值(MOD)
03685-021
MUXOUT
预分频器
保留
负载控制
表8. R分频器寄存器映射(R1)
Rev. F | Page 13 of 24
ADF4153
LD P
关断
CP三态
计数器复位
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
S4
S3
S2
S1
U6
CP3
CP2
CP1
CP0
U5
U4
U3
U2
U1
C2 (1)
C1 (0)
再同步
CP/2
PD极性
参考倍频器
表9. 控制寄存器映射(R2)
U6
参考倍频器
0
1
禁用
使能
S4
S3
S2
S1
再同步
0
0
0
.
.
.
1
1
1
0
0
0
.
.
.
1
1
1
0
1
1
.
.
.
0
1
1
1
0
1
.
.
.
1
0
1
1
2
3
.
.
.
13
14
15
CP电流设置
U2
0
1
控制位
U1
计数器复位
0
1
禁用
使能
CP三态
禁用
三态
U3
关断
0
1
正常工作
关断
ICP (mA)
CP2
0
0
0
0
1
1
1
1
CP1
0
0
1
1
0
0
1
1
CP0
0
1
0
1
0
1
0
1
2.7kΩ
1.18
2.46
3.54
4.72
5.9
7.08
8.26
9.45
5.1kΩ
0.63
1.25
1.88
2.50
3.13
3.75
4.38
5.00
10kΩ
0.32
0.64
0.96
1.28
1.59
1.92
2.23
2.55
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0.59
1.23
1.77
2.36
2.95
3.54
4.13
4.73
0.31
0.63
0.94
1.25
1.57
1.88
2.19
2.50
0.16
0.32
0.48
0.64
0.8
0.96
1.12
1.28
Rev. F | Page 14 of 24
U4
0
1
U5
0
1
LDP
24个PFD周期
40个PFD周期
PD极性
负
正
03685-022
CP3
0
0
0
0
0
0
0
0
ADF4153
噪声和杂散模式
噪声和杂
散模式
保留
表10. 噪声和杂散寄存器(R3)
保留
控制位
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0
T8
T7
T6
T5
0
0
0
T1
C2 (1)
C1 (1)
DB10, DB5, DB4, DB3
保留
0
保留
DB9, DB8, DB7, DB6, DB2
噪声和杂散设置
00000
11100
11111
低杂散模式
低噪声和杂散模式
最低噪声模式
Rev. F | Page 15 of 24
03685-023
这些位必须设为0
才能正常工作。
ADF4153
N分频器寄存器R0
预分频器(P/P + 1)
编程片内N分频器寄存器时，应将R0[1, 0]设为[0, 0]。表7
双模预分频器(P/P + 1)与INT、FRAC和MOD计数器一起，
显示对此寄存器进行编程的输入数据格式。
决定从RFIN到PFD输入的整体分频比。
9位INT值
预分频器工作在CML电平，从RF输入级获得时钟，并针对
这9位控制所加载的INT值，用于确定决定整体反馈分频
系数。用于公式1(参见“INT、FRAC、MOD与R的关系”
部分)。
计数器进行分频。它基于同步4/5内核。当设置为4/5时，
容许的最大RF频率为2 GHz。因此，当ADF4153的工作频率
超过2 GHz时，必须将它设置为8/9。预分频器限制INT的
值。
12位FRAC值
这12位控制载入小数插值器的FRAC值。它是决定整体反
馈分频系数的一部分因素，同样用于公式1中。RAC值必
P = 4/5时，NMIN = 31。
P = 8/9时，NMIN = 91。
4位R计数器
须小于等于载入MOD寄存器的值。
利用4位R计数器，可以细分输入基准频率(REFIN)以产生鉴
快速锁定
频鉴相器(PFD)的基准时钟。分频比可以为1至15。
设为逻辑高电平时，使能快速锁定。该设置可将电荷泵电
流设为其最大值。当设置为逻辑低电平时，电荷泵电流等
于功能寄存器中的编程值。另外，如果MUXOUT编程为
设置快速锁定开关，则当快速锁定位为1时，MUXOUT短
12位插值器MOD值
这些可编程位设置小数模数，即PFD频率与RF输出端通道
步进分辨率的比值。更多信息，请参考“RF频率合成器：
一个成功范例”部分。
路至地；而当该位为0时，MUXOUT处于高阻抗。
ADF4153可编程模数为双缓冲。这意味着器件使用新值
R分频器寄存器R1
编程片内R分频器寄存器时，应将R1[1, 0]设为[0, 1]。表8显
示对此寄存器进行编程的输入数据格式。
之前必须发生两个事件。首先，通过写入R分频器寄存
器，将新模数值锁存至器件中。其次，必须对N分频器寄
存器执行一次新的写操作。因此，无论何时，只要更新
模数值，就必须写入N分频器寄存器，以确保正确载入模
负载控制
设为逻辑高电平时，模数中的编程值不载入模数，而是设
数值。
置Σ-Δ的再同步延迟。这样可以确保频率发生改变时相位
控制寄存器R2
执行再同步。详情参见“相位再同步”部分和成功范例。
编程片内控制寄存器时，应将R2[1, 0]设为[1, 0]。表9显示
对此寄存器进行编程的输入数据格式。
MUXOUT
片内多路复用器由ADF4153上的DB22、DB21和DB20控
RF计数器复位
制。有关真值表，请参见表8。
DB2是ADF4153的RF计数器复位位。当此位设置为1时，
RF频率合成器计数器保持复位状态。正常工作时，此位应
数字锁定检测
设置为0。
如果有24个连续PFD周期，且输入误差不足15 ns，那么数
字锁定检测输出变为高电平(若LDP为0，则更详细的LDP
位说明请参见“控制寄存器R2”部分)。它将保持高电平，直
到编程设置新通道，或者直到一个或几个周期内的PFD输
RF电荷泵三态
DB3设置为1时，使电荷泵进入三态模式。正常工作时，此
位应设置为0。
入误差超过30 ns。如果环路带宽相比PFD频率较窄，则PFD
RF关断
输入误差可能在一次周跳的24个周期内跌至15 ns以下。因
ADF4153上的DB4提供可编程关断模式。当此位设置为1
此，数字锁定检测可能在短期内错误地变为高电平，直到
时，执行关断程序。当此位设置为0时，频率合成器恢复
误差再次超过30 ns。这种情况下，数字锁定检测只能可靠
正常工作。在软件关断模式下，器件会保留寄存器中的所
地用作一个失锁检测器。
有信息。只有当切断电源时，寄存器内容才会丢失。
Rev. F | Page 16 of 24
ADF4153
激活关断时，将发生下列事件：
噪声和杂散寄存器R3
1. 所有活动的直流电流路径切断。
编程片内噪声和杂散寄存器时，应将R3[1, 0]设为[1, 1]。表
2. 强制频率合成器的分频器进入加载状态。
10显示对此寄存器进行编程的输入数据格式。
3. 强制电荷泵进入三态模式。
4. 数字锁定检测电路复位。
噪声和杂散模式
5. RFIN输入去偏置。
噪声和杂散模式允许用户优化设计，以改善杂散性能或相
6. 输入寄存器保持活动状态，能够加载并锁存数据。
位噪声性能。选择低杂散设置将使能扰动。扰动会将使小
数量化噪声随机化，使其类似于白色噪声，而不是杂散噪
锁定检测精度(LDP)
如果DB5通过编程设置为0，则必须经过24个连续的15 ns
PFD周期后，才能设置数字锁定检测。如果此位设置为1，
则必须经过40个连续的15 ns参考周期后，才能设置数字锁
声。因此，器件的杂散性能便得以改善。对于PLL闭环带
宽较宽的快速锁定应用，一般使用此操作。(宽环路带宽是
指大于RFOUT通道步进分辨率(fRES) 1/10的环路带宽)。宽环
路滤波器无法将杂散衰减到与窄环路带宽相同的水平。
定检测。
使能低噪声和杂散设置将禁用扰动。这样可以优化频率合
鉴相器极性
成器，使其具有更佳的噪声性能。然而，该模式下，相比
ADF4153中的DB6设置鉴相器极性。VCO特性为正时，将
低杂散设置，杂散性能有所下降。
其设为1；为负时，设为0。
若要进一步改善噪声性能，可以使用最低噪声设置，该设
电荷泵电流设置
置可降低相位噪声。它不仅会禁用扰动，而且会确保电荷
DB7、DB8、DB9和DB10设置电荷泵电流设置。应将电荷
泵在噪声性能最佳的区域工作。当环路滤波器带宽较窄
泵电流设置为环路滤波器的设计电流(参见表9)。
时，此设置非常有用。频率合成器会确保噪声极低，滤波
器则会衰减杂散。通过典型工作特性，用户可以了解典型
REFIN倍频器
当DB11设置为0时，倍频器禁用，REFIN信号直接馈送至4
W-CDMA设置中不同噪声和杂散设置的效果。
位RF R计数器。当此位设置为1时，REFIN频率加倍，然后
保留位
接入4位R计数器。倍频器禁用时，REFIN下降沿是小数频
正常工作时，这些位应设置为0。
率合成器的PFD输入端的有效沿。倍频器使能时，REFIN的
上升沿和下降沿均是PFD输入端的有效沿。
当使能倍频器且选择最低杂散模式时，带内相位噪声性能
对REFIN占空比敏感。对于45%至55%范围之外的REFIN占空
比，相位噪声性能下降可能多达5 dB。在最低噪声模式以
及最低噪声和杂散模式下，相位噪声对REFIN占空比不敏
感。倍频器禁用时，相位噪声对REFIN占空比不敏感。
倍频器使能时，最大容许REFIN频率为30 MHz。
Rev. F | Page 17 of 24
ADF4153
例如，一个GSM 1800系统要求1.8 GHz RF频率输出(RFOUT)，
初始化序列
基准频率输入(REFIN)为13 MHz，并且RF输出要求200 kHz
对器件上电时，应遵循下列初始化序列：
1. 向噪声和杂散寄存器写入全零。这样可以确保清零所有
通道分辨率(fRES)。
MOD = REFIN/fRES
测试模式。
2. 再次写入噪声和杂散寄存器，这次选择所需的噪声和杂
散模式。例如，向器件写入十六进制0003C7可选择最低
噪声模式。
3. 向DB2写入1可使能控制寄存器中的计数器复位；同
时，在控制寄存器中选择所需设置。如果使用相位再同
步功能，则将再同步位设为所需的设置。
MOD = 13 MHz/200 kHz = 65
根据等式4：
FPFD = [13 MHz × (1 + 0)/1] = 13 MHz
(5)
1.8 G = 13 MHz × (INT + FRAC/65)
其中，INT= 138；FRAC = 30
(6)
4. 载入R分频器寄存器(将负载控制DB23设为0)。
模数
5. 载入N分频器寄存器。
模数(MOD)的选择取决于可用的参考信号(REFIN)以及RF输
6. 向控制寄存器的DB2写入0，禁用计数器复位。
出所需的通道分辨率(fRES)。例如，一个13 MHz REFIN的GSM
器件锁定为设置的频率。
系统将模数设置为65。这意味着，RF输出分辨率(fRES)为
GSM所必需的200 kHz (13 MHz/65)。扰动关闭时，小数杂
如果使用相位再同步功能，则步骤3之后需要额外执行一
个步骤，包括：将负载控制 = 1载入R分频器寄存器，然后
散间隔取决于所选择的模数值。更多信息参见表11。
以要求的延迟间隔代替MOD值。然后便可遵循上一个序
参考倍频器和参考分频器
列，确保在步骤4中，MOD值写入R分频器寄存器中，且
片内参考倍频器可以使输入参考信号频率加倍，这可用于
负载控制 = 0。
提高PFD比较频率。提高PFD频率可改善系统的噪声性
有关相位再同步特性的更多信息，请参阅“杂散一致性和
由于N分频器的Σ-Δ电路速度有限，PFD无法在高于32 MHz
相位再同步功能”部分。
的频率下工作。
RF频率合成器：一个成功范例
12位可编程模数
以下公式决定频率合成器的编程方式：
RFOUT = [INT + (FRAC/MOD)] × [FPFD]
能。PFD频率加倍一般可使噪声性能改善3 dB。必须注意，
与其它大多数小数N分频PLL不同，ADF4153允许用户在12
(3)
位范围内设置模数。这意味着，结合参考倍频器和4位R计
其中：
数器，用户可以实现许多不同的配置，以适合各种应用。
RFOUT是RF频率输出；
下述示例为一个要求1.75 GHz RF和200 kHz通道步进分辨
INT是整数分频系数；
率的应用。该系统具有13 MHz参考信号。
FRAC是小数；
一种可能的设置是将13 MHz信号直接馈入PFD，并将模数
MOD是模数。
设置为除以65，这样就能获得所需的200 kHz分辨率。
PFD频率计算如下：
FPFD = [REFIN × (1 + D)/R]
(4)
另一种可能的设置是使用参考倍频器，从13 MHz输入信号
产生26 MHz信号。然后将此26 MHz馈入PFD。现在，模数
其中：
编程为130分频。这样也能获得200 kHz分辨率，而且相位噪
REFIN是参考频率输入；
声优于前一种设置。
D是RF REFIN倍频器位；
R是RF基准分频系数。
Rev. F | Page 18 of 24
ADF4153
可编程模数对于多标准应用也非常有用。如果双模电话要
PLL锁定至新的频率后，电荷泵再次通过快速锁定位置0而
求支持PDC和GSM 1800两种标准，则可编程模数非常有
编程设置为最低电荷泵电流。内部开关打开，阻尼电阻返
利。PDC要求25 kHz通道步进分辨率，GSM 1800则要求
回最初值。这样会将环路带宽收窄为原始截止频率，从而
200 kHz通道设置分辨率。可以将13 MHz参考信号直接馈
相比宽环路带宽可以更好地衰减杂散信号。
入PFD。在PDC模式下，模数设置为520 (13 MHz/520 =
25 kHz)。在GSM 1800模式下，模数编程设置为65 (13
MHz/65 = 200 kHz)。PFD频率必须保持恒定(13 MHz)，以
便用户为两种设置设计一个环路滤波器，而不会发生不稳
杂散机制
下列内容说明小数N分频频率合成器的三种不同杂散机
制，以及如何降低ADF4153的杂散。
定问题。它是RF频率与PFD频率之比，会影响环路的设
小数杂散
计。若保持这一比例关系不变，则同样的环路滤波器便可
DF4153中的小数插值器是一种三阶Σ-Δ调制器(SDM)，其
用于两个应用中。
模数(MOD)可编程为2至4095范围内的任意整数值。在低
杂散模式下(扰动使能)，MOD容许的最小值为50。SDM时
带杂散优化的快速锁定
如“噪声和杂散模式”部分所述，器件可针对杂散性能优
化。但是，快速锁定应用要求宽环路带宽，因此滤波器不
钟 频 率 为 PFD基 准 频 率 (f P F D )， 允 许 PLL输 出 频 率 以
fPFD/MOD的通道步进分辨率合成。
能大幅衰减杂散。可编程电荷泵可用来解决这个问题。滤
在最低噪声模式以及低噪声和杂散模式下(扰动禁用)，来
波器针对窄环路带宽设计，因此满足稳态杂散规格要求。
自Σ-Δ调制器的量化噪声作为小数杂散出现。杂散之间的
它使用最低电荷泵电流设置设计。
间隔为FPFD/L，其中L是数字Σ-Δ调制器代码序列的重复长
度。对于ADF4153所用的三阶调制器，该重复长度取决于
若要在跳频时部署快速锁定，则可将电荷泵电流设为跳频
期间具有最大值，方法是置位N分频器寄存器中的快速锁
MOD值，如表11所列。
定位。这样可以加宽环路带宽，改善锁定时间。若要保持
表11. 禁用扰动时的小数杂散
宽带宽模式下的环路稳定性，环路滤波器需加以修改。这
条件(禁用扰动)
MOD能被2整除，但不能被3整除
MOD能被3整除，但不能被2整除
MOD能被6整除
其它情况
通过开关环路滤波器中与阻尼电阻并联的电阻(R1A)而实
现(见图16)。MUXOUT必须设为快速锁定开关，才能使用
内部开关。例如，在宽带宽模式下，如果电荷泵电流上升
16，则阻尼电阻R1需下降¼。
与MOD值无关，使得量化误差频谱看起来像宽带噪声。
VCO
C2
这可能会使PLL输出端的带内相位噪声性能下降多达10 dB。
C1
MUXOUT
FL
杂散间隔
通道步进/2
通道步进/3
通道步进/6
通道步进
在低杂散模式下(使能扰动)，重复长度扩展至221个周期，
CP
ADF4153
重复长度
2 × MOD
3 × MOD
6 × MOD
MOD
因此，为了获得最低噪声，禁用扰动是更好的选择，尤其
R1A
是当最终环路带宽低到足以衰减最低频率小数杂散时。
03685-029
R1
整数边界杂散
小数杂散的另一个产生机制是RF VCO频率与基准频率的交
图16. 带快速锁定的ADF4153
然后，根据R1和R1A的总并联电阻等于R1的1/4，选择
互作用。当这些频率不是整数关系时(小数N分频频率合成
R1A。这样可以使环路带宽整体扩大4倍，同时保持宽带宽
器的点)，杂散边带将以一定的偏移频率出现在VCO输出
模式的稳定性。
频谱上，该偏移频率与整数倍数的基准频率和VCO频率之
间的拍频或差频相对应。
这些杂散由环路滤波器予以衰减，在靠近参考频率整数倍
数的通道上表现得更为明显；对于这些通道，差频率可能
位于环路带宽以内，整数边界杂散的名称正是由此而来。
Rev. F | Page 19 of 24
ADF4153
参考杂散
LE
在小数N分频频率合成器中，参考杂散一般不是问题，因
为参考偏移远远超出了环路带宽。不过，旁路环路的任何
SYNC
(INTERNAL)
tSYNC
LAST CYCLE SLIP
参考馈通机制可能会引起问题。一种此类机制是经由RFIN
引脚回到VCO的低电平片内参考切换噪声的馈通，可能会
FREQUENCY
PLL SETTLES TO
INCORRECT PHASE
产生高达-90 dBc的参考杂散。PCB布局需要确保VCO与输
入参考之间充分隔离，避免电路板上可能出现馈通路径。
杂散一致性
PLL SETTLES TO
CORRECT PHASE
AFTER RESYNC
03685-030
PHASE
使用某些小数N分频频率合成器，从频率A跳频至频率B再
回到频率A，则每次设置频率A时，杂散水平通常都不一
–100
0
100
样。然而，在ADF4153中，特定通道的杂散水平始终一
致。
200 300
400 500 600
TIME (µs)
700
800
900 1000
图17.相位再同步示例
滤波器设计—ADIsimPLL
相位再同步
当MOD为小数模数时，小数N分频PLL的输出可以建立至
相对于输入参考的任何一个MOD相位偏移。ADF4153的相
位再同步特性可用来产生相对于输入参考的一致输出相位
偏移，对于输出相位和频率十分重要的应用，如数字波束
ADI公司提供了滤波器设计和分析程序以帮助用户实现
PLL设计。请访问www.analog.com/pll，免费下载ADIsimPLL软件。该软件可设计、仿真和分析整个PLL频域和时域
响应。允许使用各种无源和有源滤波器架构。
接口
形成等，这是必需的。
当相位再同步使能时，内部定时器以下式所给出的间隔
tSYNC产生同步信号：
ADF4153的数字接口为与SPI®兼容的串行接口，用于将数
据写入器件。在CLK、DATA和LE控制数据传输。当锁存
使能(LE)为高电平时，在SCLK每个上升沿将22位数据逐位
tSYNC = RESYNC × RESYNC_DELAY × tPFD
写入输入寄存器，并传送至对应的锁存器。时序图见图
其中，tPFD是PFD参考周期。
RESYNC是寄存器R2的位DB[15…12]所设置的十进制值，
可以是1至15范围内的任意整数；如果RESYNC编程设置为
2，寄存器真值表见表5。
最大容许串行时钟速率为20 MHz。
其全零默认值，则禁用相位再同步特性。
ADuC812接口
如果使能相位再同步，则RESYNC_DELAY必须编程设置
图18显示ADF4153与ADuC812 MicroConverter®之间的接口。
为MOD值的整数倍。RESYNC_DELAY是寄存器R1的MOD
位DB[13…3]所设置的十进制值，此时负载控制(寄存器R1
的DB23) = 1。
ADuC812基于8051内核，因此该接口可以用于任何基于
8051的微控制器。MicroConverter设置为SPI主机模式，
CPHA = 0。若要启动操作，驱动LE的I/O端口应变为低电
平。ADF4153的各锁存器需要一个24位字，其实现方法是
新频率设置后，LE上升沿后的第二个同步脉冲用来使输出
相位与参考重新同步。tSYNC时间的设置值至少应与最差情
从MicroConverter写入三个8位字节至该器件。写入第三个
字节后，LE输入应变为高电平，以完成传输。
况下的锁定时间相同，以保证相位再同步发生于PLL建立
瞬态中的最后一个周跳之后。
ADuC812
在图17示例中，PFD参考为25 MHz，MOD = 125(200 kHz
SCLOCK
通道间隔)。通过设置RESYNC = 10且RESYNC_DELAY =
MOSI
ADF4153
CLK
DATA
LE
1000，可将tSYNC设为400 µs。
I/O PORTS
03685-024
MUXOUT
(LOCK DETECT)
图18. ADuC812与ADF4153接口
Rev. F | Page 20 of 24
ADF4153
当 工 作 在 此 模 式 时 ， ADuC812的 最 大 SCLOCK速 率 为
芯片级封装的PCB设计指南
4 MHz。这意味着，输出频率变化的最大速率为180 kHz。
芯片级封装(CP-20)上的引脚焊盘为方形。印刷电路板
(PCB)焊盘应比封装引脚焊盘长0.1 mm，宽0.05 mm。封
ADSP-21xx接口
图19显示ADF4153与ADSP-21xx数字信号处理器之间的接
口。如前所述，ADF4153的每次锁存器写入都需要一个24
装焊盘应位于PCB焊盘中央，引脚焊盘应位于电路板焊盘
中央。
位串行字。对此，使用ADSP-21xx系列的最简单实现方法
芯片级封装的底部有一个居中的裸露焊盘用于散热，PCB
是利用帧交替式自缓冲传输工作模式。这样，中断产生之
的散热垫至少应与此裸露焊盘一样大。在PCB上，散热焊
前，可以传输整块的串行数据。将字长度设置为8位，每
盘与焊盘图形内边的间距至少应为0.25 mm，以确保不会发
个24位字使用三个存储器位置。为对各24位锁存器进行编
生短路。
程，存储三个8位字节，使能自缓冲模式，然后写入DSP的
PCB散热焊盘上可以开散热通孔，以改善封装的散热性
传输寄存器。最后一个操作启动自缓冲传输。
能。散热通孔应与散热焊盘合为一体，间距为1.2 mm。通
孔直径应在0.3 mm至0.33 mm之间，通孔管应镀以1盎司的
ADSP-21xx
ADF4153
SCLK
DT
TFS
DATA
LE
MUXOUT
(LOCK DETECT)
03685-025
I/O FLAGS
铜，以堵住通孔。用户应将PDB散热垫连到AGND。
CLK
图19. ADSP-21xx与ADF4153接口
Rev. F | Page 21 of 24
ADF4153
应用信息
GSM基站发送器的本振
电荷泵电流为ICP = 5 mA。ADIsimPLL用于计算环路滤波
图20显示ADF4153采用VCO产生本振(LO)信号，用于GSM
器。设计的环路带宽为20 kHz，相位裕量为45°。
基站发送器。
环路滤波器输出驱动VCO，然后馈入PLL频率合成器的RF
参考输入信号施加于电路的REFIN，本例中端接至50 Ω。使
输入端。它还驱动RF输出端。一个T型电路配置在频率合
用25 MHz作为基准，该基准信号直接馈入PFD。为实现200
成器的VCO输出、RF输出和RFIN引脚之间提供50 Ω匹配。
kHz通道间隔，模数应当为125。注意，若采用125作为模
在PLL系统中，知道环路何时锁定十分重要。利用频率合
数，则它无法被2、3或6整除，因此可避免次分小数杂
成器的MUXOUT信号可实现锁定。可设置MUXOUT引脚
散。更多信息请参见“杂散机制”部分。
来监控频率合成器中的各种内部信号。其中之一是锁定检
ADF4153的电荷泵输出驱动环路滤波器。
测信号。
VDD
100nF
100nF
7
10
1000pF
1000pF
FREFIN
8
15
AVDD
DVDD
RFINA
3
4
DGND
AGND
CPGND
SPI-COMPATIBLE SERIAL BUS
82Ω
ADF4153
RSET
9
RFINB
2
10
100pF 18Ω
VCO190-902T
22nF
MUXOUT
5.1kΩ
VCC
160Ω
2
REFIN
CLK
DATA
LE
100pF
14
VP
CP
100nF
RFOUT
16
SVDD
51Ω
10pF
10µF
18Ω
18Ω
8.2nF
270nF
14
6
LOCK
DETECT
100pF
51Ω
5
100pF
DECOUPLING CAPACITORS SHOULD BE PLACED
AS CLOSE AS POSSIBLE TO THE PINS.
图20. GSM基站发送器的本振
Rev. F | Page 22 of 24
03685-028
10µF
VP
ADF4153
外形尺寸
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.30
0.19
0.65
BSC
COPLANARITY
0.10
0.20
0.09
0.75
0.60
0.45
8°
0°
SEATING
PLANE
COMPLIANT TO JEDEC STANDARDS MO-153-AB
图21. 16引脚超薄紧缩小型封装[TSSOP]
(RU-16)
图示尺寸单位：mm
4.10
4.00 SQ
3.90
0.60 MAX
0.60 MAX
15
PIN 1
INDICATOR
20
16
1
PIN 1
INDICATOR
3.75
BCS SQ
0.50
BSC
2.25
2.10 SQ
1.95
EXPOSED
PAD
5
1.00
0.85
0.80
SEATING
PLANE
12° MAX
0.80 MAX
0.65 TYP
0.30
0.23
0.18
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
11
10
6
BOTTOM VIEW
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-VGGD-1
图22. 20引脚引线框芯片级封装[LFCSP_VQ]
4 mm x 4 mm，超薄体
（CP-20-1）
图示尺寸单位：mm
Rev. F | Page 23 of 24
0.25 MIN
04-09-2012-B
TOP VIEW
0.75
0.60
0.50
ADF4153
订购指南
型号1, 2
ADF4153BRU
ADF4153BRU-REEL7
ADF4153BRUZ
ADF4153BRUZ-RL
ADF4153BRUZ-RL7
ADF4153YRUZ
ADF4153YRUZ-RL
ADF4153YRUZ-RL7
ADF4153BCPZ
ADF4153BCPZ-RL
ADF4153BCPZ-RL7
ADF4153YCPZ
ADF4153YCPZ-RL
ADF4153YCPZ-RL7
ADF4153WYRUZ-RL7
EV-ADF4153SD1Z
1
2
温度范围
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
封装描述
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
16引脚超薄紧缩小型封装[TSSOP]
20引脚引脚架构芯片级封装[LFCSP_VQ]
20引脚引脚架构芯片级封装[LFCSP_VQ]
20引脚引脚架构芯片级封装[LFCSP_VQ]
20引脚引脚架构芯片级封装[LFCSP_VQ]
20引脚引脚架构芯片级封装[LFCSP_VQ]
20引脚引脚架构芯片级封装[LFCSP_VQ]
16引脚超薄紧缩小型封装[TSSOP]
评估板
封装选项
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
CP-20-1
CP-20-1
CP-20-1
CP-20-1
CP-20-1
CP-20-1
RU-16
Z = 符合RoHS标准的器件。
W = 通过汽车应用认证。
汽车应用产品
ADF4153WYRUZ-RL7生产工艺受到严格控制，以提供满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能
不同于商用型号；因此，设计人员应仔细阅读本数据手册的“技术规格”部分。只有显示为汽车应用级的产品才能用于汽车应
用。欲了解特定产品的订购信息并获得该型号的汽车可靠性报告，请联系当地ADI客户代表。
I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。
©2003–2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D03685sc-0-11/13(F)
Rev. F | Page 24 of 24
工商网监
湘ICP备2023018690号
