ADF4158CCPZ-RL7

直接调制/波形产生 6.1 GHz小数N分频频率合成器 ADF4158 特性 概述 RF带宽达6.1 GHz 25位固定模数可提供次赫兹频率分辨率 频率与相位调制能力 频域中的锯齿波和三角波 抛物线斜坡 斜坡与FSK叠加 具有2种不同扫描速率的斜坡 斜坡延迟 斜坡频率回读 斜坡中断 2.7 V至3.3 V电源供电 独立的电荷泵电源VP可提供扩展的调谐电压 可编程电荷泵电流 三线式串行接口 数字锁定检测 关断模式 减少周跳以缩短锁定时间 在宽带宽内快速锁定模式 通过汽车应用认证 ADF4158是一款具有调制和波形产生能力的6.1 GHz小数N分 频频率合成器，包含25位固定模数，可在6.1 GHz下提供次 赫兹频率分辨率。它由低噪声数字鉴频鉴相器(PFD)、精 密电荷泵和可编程参考分频器组成。该器件内置一个Σ-Δ 型小数插值器，能够实现可编程模数小数N分频。INT和 FRAC寄存器可构成一个总N分频器(N = INT + (FRAC/225))。 ADF4158可用于实现频移键控(FSK)和相移键控(PSK)调 制。可用的频率扫描模式也有很多，可在频域内产生各种 波形，例如锯齿波和三角波。ADF4158具有周跳减少电 路，可进一步缩短锁定时间，而无需修改环路滤波器。 所有片内寄存器均通过简单的三线式接口进行控制。该器 件采用2.7 V至3.3 V电源供电，不用时可以关断。 应用 FMCW雷达 通信测试设备 功能框图 DVDD AVDD VP RSET ADF4158 ÷2 DIVIDER + PHASE FREQUENCY DETECTOR – VDD HIGH-Z CSR DGND OUTPUT MUX CP CHARGE PUMP LOCK DETECT MUXOUT SW2 REFERENCE 5-BIT R-COUNTER ×2 DOUBLER REFIN FLO SWITCH VDD SW1 RDIV NDIV CE N-COUNTER TXDATA RFINA RFINB THIRD-ORDER FRACTIONAL INTERPOLATOR LE FRACTION REG 32-BIT DATA REGISTER AGND DGND MODULUS 225 INTEGER REG CPGND 08728-001 CLK DATA 图1. Rev. E Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2009–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADF4158 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 概述.................................................................................................. 1 功能框图 ......................................................................................... 1 修订历史 ......................................................................................... 3 技术规格 ......................................................................................... 4 时序规格.................................................................................... 5 绝对最大额定值............................................................................ 7 ESD警告..................................................................................... 7 引脚配置和引脚功能描述 .......................................................... 8 典型性能参数 ................................................................................ 9 电路描述 ....................................................................................... 11 基准电压输入部分 ................................................................ 11 RF输入级 ................................................................................. 11 RF INT分频器......................................................................... 11 25位固定模数 ......................................................................... 11 INT、FRAC和R关系............................................................. 11 R计数器 ................................................................................... 11 鉴频鉴相器(PFD)和电荷泵................................................. 12 MUXOUT和LOCK检测........................................................ 12 输入移位寄存器..................................................................... 12 编程模式.................................................................................. 12 寄存器映射................................................................................... 13 FRAC/INT寄存器(R0)映射.................................................. 15 LSB FRAC寄存器(R1)映射................................................... 16 R分频器寄存器(R2)映射...................................................... 17 功能寄存器(R3)映射............................................................. 19 测试寄存器(R4)映射............................................................. 21 偏差寄存器(R5)映射............................................................. 22 步进寄存器(R6)映射............................................................. 23 延迟寄存器(R7)映射............................................................. 24 应用信息 ....................................................................................... 25 初始化序列 ............................................................................. 25 RF频率合成器：一个成功范例.......................................... 25 参考倍频器和参考分频器 ................................................... 25 减少周跳以缩短锁定时间 ................................................... 25 调制 .......................................................................................... 26 波形产生.................................................................................. 26 其他波形.................................................................................. 28 快速锁定定时器和寄存器序列 .......................................... 32 快速锁定示例 ......................................................................... 32 快速锁定：环路滤波器拓扑............................................... 32 杂散机制.................................................................................. 33 滤波器设计—ADIsimPLL .................................................... 33 芯片级封装的PCB设计指南 ............................................... 33 ADF4158在FMCW雷达中的应用 ........................................... 34 外形尺寸 ....................................................................................... 35 订购指南.................................................................................. 35 汽车应用级产品..................................................................... 35 Rev. E | Page 2 of 36 ADF4158 修订历史 2013年3月—修订版D至修订版E 更改图7、图8、图9和图10 ........................................................ 9 更改图22 ....................................................................................... 14 更改“负渗漏电流”部分、 “回读至MUXOUT”部分和图27 ............................................... 21 更改图28 ....................................................................................... 22 更改“FMCW雷达斜坡设置成功范例”部分 .......................... 27 2012年6月—修订版C至修订版D 更改表3和图3 ................................................................................ 6 增加图4；重新排序 ..................................................................... 6 增加“负渗漏电流”部分.............................................................. 21 更改图27 ....................................................................................... 21 2011年11月—修订版B至修订版C 更改“特性”部分............................................................................. 1 更改图6至图9的标题 ................................................................... 9 更改图11 ....................................................................................... 10 更改图19 ....................................................................................... 12 更改图20 ....................................................................................... 13 将“12位MOD分频器”部分改为 “12位CLK1分频器”部分 ............................................................. 17 更改“12位CLK1分频器”部分 .................................................... 17 更改图24 ....................................................................................... 18 更改“延迟时钟选择”部分和图29 ............................................ 24 更改“超时间隔”部分.................................................................. 27 更改“FMCW雷达斜坡设置成功范例”部分 .......................... 28 更改“延迟启动示例”部分和“斜坡间延迟示例”部分.......... 29 更改“快速锁定定时器和寄存器序列”部分和 “快速锁定：一个示例”部分..................................................... 32 更改订购指南 .............................................................................. 35 添加“汽车应用级产品”部分..................................................... 35 2011年9月—修订版A至修订版B 更改噪声特性参数 ....................................................................... 3 2011年7月—修订版0至修订版A 更改图21 ....................................................................................... 13 更改图25 ....................................................................................... 19 更改“12位时钟分频器值”部分................................................. 20 更改图28 ....................................................................................... 22 更改“FMCW雷达斜坡设置成功范例”部分 .......................... 26 增加“斜坡编程序列”部分， 以及增加“其他波形”标题 ......................................................... 27 更改图36 ....................................................................................... 28 增加“斜坡完成信号”至“Muxout”部分并更改图40.............. 29 增加图42；重新排序 ................................................................. 30 更改图45 ....................................................................................... 31 更改图46 ....................................................................................... 33 2010年4月—修订版0：初始版 Rev. E | Page 3 of 36 ADF4158 技术规格 除非另有说明，AVDD = DVDD = 2.7 V至3.3 V，VP = AVDD至5.5 V，AGND = DGND = 0 V，TA = TMIN至TMAX，dBm以50 Ω为 基准。 表1. C级1 参数 RF特性 RF输入频率(RFIN) 参考特性 REFIN输入频率 REFIN输入灵敏度 REFIN输入电容 REFIN输入电流 鉴相器 鉴相器频率3 电荷泵 ICP吸/源电流 高值 低值 绝对精度 RSET范围 ICP三态漏电流 匹配 ICP与VCP ICP与温度 逻辑输入 高输入电压VINH 低输入电压VINL 输入电流IINH/IINL 输入电容CIN 逻辑输出 高输出电压VOH 高输出电压VOH 高输出电流IOH 输出低电压VOL 电源 AVDD DVDD VP IDD 最小值 典型值 最大值 单位 测试条件/注释 0.5 6.1 GHz −10 dBm(最小值)至0 dBm(最大值)； 如果频率较低，确保压摆率(SR) > 400 V/μs −15 dBm(最小值)至0 dBm(最大值)， 针对2 GHz至4 GHz RF输入频率 10 260 MHz 16 AVDD 10 ±100 MHz V p-p pF µA 如果f < 10 MHz，使用兼容直流耦合CMOS的方波， 压摆率> 25 V/μs 如果使能内部参考倍频器 偏置AVDD/22 32 MHz 0.4 5 312.5 2.5 2.7 10 1 2 2 2 1.4 0.6 ±1 10 V V µA pF 100 0.4 V V µA V 3.3 V 5.5 32 V mA 1.4 VDD − 0.4 2.7 mA µA % kΩ nA % % % AVDD AVDD 23 Rev. E | Page 4 of 36 可编程 RSET= 5.1 kΩ RSET= 5.1 kΩ 吸电流和源电流 0.5 V < VCP < VP – 0.5 V 0.5 V < VCP < VP – 0.5 V VCP = VP/2 选择开漏输出；1 kΩ上拉至1.8 V 选择CMOS输出 IOL = 500 µA ADF4158 参数 噪声特性 归一化相位噪底(PNSYNTH)4 最小值 归一化1/f噪声(PN1_f)5 相位噪声性能6 5805 MHz输出7 1 2 3 4 5 6 7 C级1 典型值 最大值 单位 测试条件/注释 −216 dBc/Hz −110 dBc/Hz −93 dBc/Hz PLL环路带宽 = 500 kHz； 在100 kHz偏移下测量 100 kHz偏移；归一化为1 GHz 在VCO输出下 在5 kHz偏移、32 MHz PFD频率下 C级工作温度范围为−40°C至+125°C。 交流耦合确保AVDD/2偏置。 通过设计保证。样片经过测试，以确保符合标准要求。 频率合成器相位噪底的估算方法如下：测量VCO输出端的带内相位噪声，然后减去20 log(N)(其中N为N分频器的值)和10 log(FPFD)。PNSYNTH = PNTOT − 10 log(FPFD) − 20 log(N)。 PLL相位噪声由1/f(闪烁)噪声加归一化PLL噪底组成。RF频率为FRF，频率偏移为f时，计算1/f噪声贡献的公式如下：PN = PN1_f + 10 log(10 kHz/f) + 20 log(FRF/1 GHz)。 归一化相位噪底和闪烁噪声均在ADIsimPLL中进行了模拟。 相位噪声使用EVAL-ADF4158EB1Z和Agilent E5052A相位噪声系统进行测量。 fREFIN = 128 MHz；fPFD = 32 MHz；偏移频率= 5 kHz；RFOUT = 5805 MHz；INT = 181；FRAC = 13631488；环路带宽= 100 kHz。 时序规格 除非另有说明，AVDD = DVDD = SDVDD = 2.7 V至3.3 V；VP = AVDD至5.5 V；AGND = DGND = SDGND = 0 V；TA = TMIN至TMAX， dBm以50 Ω为基准。 表2. 写入时序 参数 在TMIN至TMAX下的限值(C级) 单位 测试条件/注释 t1 t2 t3 t4 t5 t6 t7 20 10 10 25 25 10 20 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 LE建立时间 DATA到CLK建立时间 DATA到CLK保持时间 CLK高电平持续时间 CLK低电平持续时间 CLK到LE建立时间 LE脉冲宽度 写入时序图 t4 t5 CLK t2 DATA DB31 (MSB) t3 DB30 DB2 (CONTROL BIT C3) DB1 (CONTROL BIT C2) DB0 (LSB) (CONTROL BIT C1) t7 LE t1 08728-026 t6 LE 图2. 写入时序图 Rev. E | Page 5 of 36 ADF4158 表3. 读取时序 参数 t1 t2 t3 t4 t5 在TMIN至TMAX下的限值(C级) 20 20 25 25 10 测试条件/注释 TXDATA建立时间 CLK到DATA(MUXOUT上)建立时间 CLK高电平持续时间 CLK低电平持续时间 CKJ到LE建立时间 单位 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 读取时序图 TXDATA t1 t3 t4 CLK t2 MUXOUT DB36 DB35 DB2 DB1 DB0 t5 08728-226 LE NOTES 1. LE SHOULD BE KEPT HIGH DURING READBACK. 图3. 读取时序图 100µA 1.5V CL 10pF 100µA IOH 08728-004 TO OUTPUT PIN IOL 图4. MUXOUT时序的负载电路(C = 10 pF) Rev. E | Page 6 of 36 ADF4158 绝对最大额定值 除非另有声明，TA = 25°C，GND = AGND = DGND = SDGND = 0 V，VDD = AVDD = DVDD = SDVDD。 表4. 参数 VDD至GND VDD至VDD VP至GND VP至VDD 数字I/O电压至GND 模拟I/O电压至GND REFIN、RFIN至GND 工作温度范围 工业(C级) 存储温度范围 最高结温 LFCSP θJA热阻(焊盘焊接) 回流焊 峰值温度 峰值温度时间 额定值 −0.3 V至+4 V −0.3 V至+0.3 V −0.3 V至+5.8 V −0.3 V至+5.8 V −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 −40°C至+125°C −65°C至+125°C 150°C 30.4°C/W 的ESD防范措施，以避免器件性能下降或功能丧失。 260°C 40 sec Rev. E | Page 7 of 36 ADF4158 24 23 22 21 20 19 CP RSET VP SW2 SW1 DVDD 引脚配置和引脚功能描述 1 2 3 4 5 6 PIN 1 INDICATOR ADF4158 TOP VIEW (Not to Scale) 18 17 16 15 14 13 SDVDD MUXOUT LE DATA CLK CE NOTES 1. THE LFCSP HAS AN EXPOSED PADDLE THAT MUST BE CONNECTED TO GND. 08728-003 AVDD 7 AVDD 8 REFIN 9 DGND 10 SDGND 11 TXDATA 12 CPGND AGND AGND RFINB RFINA AVDD 图5. 引脚配置 表5. 引脚功能描述 引脚编号 1 2, 3 4 5 6, 7, 8 9 引脚名称 CPGND AGND RFINB RFINA AVDD REFIN 10 11 12 13 14 DGND SDGND TXDATA CE CLK 15 16 DATA LE 17 18 19 20 , 21 22 MUXOUT SDVDD DVDD SW1, SW2 VP 23 RSET 描述 电荷泵接地。这是电荷泵的接地回路。 模拟地。这是预分频器的接地回路。 RF预分频器的互补输入。通过小旁路电容(通常为100 pF)将此点去耦至接地层。 RF预分频器的输入。此小信号输入通常从VCO交流耦合。 RF部分的正电源。将去耦电容放置到数字接地层并尽可能靠近此引脚。AVDD的电压必须与DVDD相同。 基准输入。这是一个CMOS输入，标称阈值为VDD/2，并具有100 kΩ的等效输入电阻。它可以采用TTL或CMOS 晶振驱动，或者交流耦合。 数字地。 数字Σ-Δ调制器地。Σ-Δ调制器的接地回路。 Tx数据引脚。在此引脚上提供以FSK或PSK模式发送的数据。 芯片使能。此引脚的逻辑低电平将关断器件，并使电荷泵输出进入三态模式。 串行时钟输入。此串行时钟用来将串行数据逐个输入寄存器。数据在CLK上升沿锁存到移位寄存器内。 此输入为高阻抗CMOS输入。 串行数据输入。串行数据以MSB优先方式加载，三个LSB用作控制位。此输入为高阻抗CMOS输入。 加载使能，CMOS输入。当LE变为高电平时，存储在移位寄存器内的数据将载入八个锁存器中的一个， 锁存器使用控制位选择。 多路复用器输出。此引脚允许从外部访问RF锁定检测、经过缩放的RF或基准频率。 数字Σ-Δ调制器的电源引脚。此引脚的电压应与AVDD相同。将去耦电容放置到接地层并尽可能靠近此引脚。 数字部分的正电源。将去耦电容放置到数字接地层并尽可能靠近此引脚。DVDD的电压必须与AVDD相同。 用于快速锁定的开关。 电荷泵电源。此引脚应大于或等于VDD。在VDD为3 V的系统中，可设置为5.5 V并用于驱动调谐范围最高 为5.5 V的VCO。 在此引脚与地之间连一个电阻可设置最大电荷泵输出电流。ICP与RSET的关系为： I CPmax = 24 25 CP EPAD 25.5 RSET 其中： ICPmax= 5 mA. RSET= 5.1 kΩ. 电荷泵输出。使能时，此引脚提供±ICP到外部环路滤波器，后者又驱动外部VCO。 裸露焊盘。LFCSP具有一个必须连接至GND的裸露焊盘。 Rev. E | Page 8 of 36 ADF4158 典型性能参数 5.87 –40 5.86 5.85 5.84 FREQUENCY (GHz) PHASE NOISE (dBc/Hz) –60 –80 –100 –120 5.83 5.82 5.81 5.80 5.79 5.78 –140 10k 100k 1M 10M FREQUENCY OFFSET (Hz) 5.76 –0.010 08728-035 1k 0 0.005 0.010 TIME (s) 图6. 5805 MHz、PFD = 32 MHz、环路带宽 = 100 kHz时的相位噪声 图9. 锯齿波斜坡间延迟，PFD = 32 MHz， INT = 181，FRAC = 0，DEV失调 = 4，DEV字 = 20972，步进字 = 200， CLK2 分频器 = 10，CLK1 分频器 = 125，DEL起始字 = 1025 5.86 5.86 5.85 5.85 NO DELAY DELAY 5.84 FREQUENCY (GHz) 5.84 FREQUENCY (GHz) –0.005 08728-039 5.77 –160 5.83 5.82 5.81 5.80 5.83 5.82 5.81 5.80 5.79 5.78 5.79 –0.015 –0.005 0.005 0.015 0.025 TIME (s) 5.76 图7. 三角波，PFD = 32 MHz，INT = 181，FRAC = 0， DEV失调 = 4，DEV字 = 20972，步进字 = 200， CLK2 分频器 = 10，CLK1 分频器 = 125 0 0.005 0.010 TIME (s) 0.015 0.020 08728-040 5.77 08728-036 5.78 –0.025 图10. 三角突发脉冲延迟启动，PFD = 32 MHz， INT = 181，FRAC = 0，DEV失调 = 4，DEV字 = 20972，步进字 = 200， CLK2 分频器 = 10，CLK1 分频器 = 125，DEL起始字 = 1000 5.810 5.87 5.808 5.806 FREQUENCY (GHz) 5.83 5.81 5.79 5.804 5.802 5.800 5.798 5.796 5.794 5.77 5.790 –0.010 –0.005 0 0.005 0.010 TIME (s) 图8. 锯齿波，PFD = 32 MHz，INT = 181，FRAC = 0， DEV失调 = 4，DEV字 = 20972，步进字 = 200， CLK2 分频器 = 10，CLK1 分频器 = 125 –0.005 0 TIME (s) 0.005 0.010 08728-041 5.75 –0.010 5.792 08728-037 FREQUENCY (GHz) 5.85 图11. 双斜坡率波形， PFD = 32 MHz，INT = 181，FRAC = 0， 斜坡1: DEV失调 = 3，DEV字 = 16777，步进字 = 100， 斜坡2: DEV失调 = 3，DEV字 = 20792，步进字 = 80 Rev. E | Page 9 of 36 ADF4158 0 5.8004 5.8003 –5 5.8001 POWER (dBm) FREQUENCY (GHz) 5.8002 5.8000 5.7999 5.7998 –10 –15 –20 5.7997 –25 0 TIME (s) 0.005 0.010 –30 0.185 4 5.80000 2 ICP (mA) 5.80005 5.79980 –6 –8 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 TIME (ms) 5.185 6.185 7.185 –2 –4 0 4.185 0 5.79985 08728-044 FREQUENCY (GHz) 6 5.79975 3.185 图14. 整个温度范围和VDD 上的RFIN 平均灵敏度 5.80010 5.79990 2.185 FREQUENCY (GHz) 图12 叠加于三角波上升沿上的FSK； 斜坡设置：PFD = 32 MHz，INT = 181，FRAC = 0，DEV失调 = 4， DEV字 = 20972，步进字 = 200，CLK DIV = 10，CLK1 分频器 = 125； FSK设置：DEV失调 = 3，DEV字= 4194 5.79995 1.185 图13. FSK；设置：频率偏差 = 100 kHz，数据速率 = 3 kHz 0 1 2 3 VCP (V) 4 图15. 电荷泵输出特性 Rev. E | Page 10 of 36 5 6 08728-046 –0.005 08728-042 5.7995 –0.010 08728-128 5.7996 ADF4158 电路描述 基准电压输入部分 25位固定模数 基准电压输入级如图16所示。SW1和SW2为常闭开关。 SW3常开。启动关断程序后，SW3闭合，SW1和SW2断开， 确保关断期间REFIN引脚无负载。 ADF4158具有25位固定模数。因此，输出频率间隔分辨率为： POWER-DOWN CONTROL SW2 REFIN NC BUFFER SW1 (1) 其中f PFD 是鉴频鉴相器(PFD)的频率。例如，PFD频率为 10 MHz时，可实现0.298 Hz的频率步进。 INT、FRAC和R关系 100kΩ NC fRES = fPFD/225 利用INT和FRAC的值以及R计数器，可以产生间隔为鉴频 鉴相器(PFD)的分数的输出频率。RF VCO频率(RFOUT)公式为： TO R-COUNTER RFOUT = fPFD × (INT + (FRAC/225)) 08728-027 SW3 NO 图16. 基准电压输入级 RF输入级 RF输入级如图17所示。紧跟其后的是2级限幅放大器，用 以产生预分频器需要的电流模式逻辑(CML)时钟电平。 (2) 其中： RFOUT是外部电压控制振荡器(VCO)的输出频率。 INT是12位计数器的预设分频比(23至4095)。FRAC是小数 分频的分子(0至225 − 1)。 fPFD = REFIN × [(1 + D)/(R × (1 + T))] 其中： REFIN是基准输入频率； D是REFIN倍频器位(0或1)； T是REFIN 2分频位(0或1)； R是二进制5位可编程参考计数器的预设分频比(1至32)。 1.6V BIAS GENERATOR AVDD 2kΩ (3) 2kΩ RFINA RF N-DIVIDER FROM RF INPUT STAGE RFINB N = INT + FRAC/MOD TO PFD N-COUNTER AGND 08728-015 THIRD-ORDER FRACTIONAL INTERPOLATOR INT REG MOD REG FRAC VALUE 08728-016 图17. RF输入级 RF INT分频器 RF INT CMOS计数器可以在PLL反馈计数器中提供一个分 频比。分频比可以为23至4095。 图18. RF N分频器 R计数器 利用5位R计数器，可以细分输入基准频率(REFIN)以产生 PFD的基准时钟。分频比可以为1至32。 Rev. E | Page 11 of 36 ADF4158 鉴频鉴相器(PFD)和电荷泵 输入移位寄存器 PFD接受R计数器和N计数器的输入，产生与二者的相位和 频率差成正比的输出。图19显示了PFD的简化原理图。 PFD内置一个固定延迟元件，用来设置反冲防回差脉冲宽 度，其典型值为3 ns。此脉冲可确保PFD传递函数中无死区， 从而提供一致的参考杂散水平。 ADF4158数字部分包括一个5位RF R计数器、一个12位RF N 计数器和一个25位FRAC计数器。数据在CLK的每个上升沿 时逐个输入32位移位寄存器。数据输入方式是MSB优先。 在LE上升沿时，数据从移位寄存器传输至八个锁存器之一。 目标锁存器由移位寄存器中的三个控制位(C3、C2和C1)的 状态决定。这些控制位是三个LSB：DB2、DB1和DB0，如 图2所示。表6为这些位的真值表。图21和图22总结了这些 锁存器的编程方式。 HIGH D1 Q1 UP U1 +IN CLR1 编程模式 DELAY HIGH CHARGE PUMP U3 表6和图23至图30显示了如何设置ADF4158的编程模式。 CP ADF4158的几个设置采用双缓冲，包括LSB小数值、R计数 器值、参考倍频器、电流设置和RDIV2。这意味着，该器 件要使用任何双缓冲设置的新值，必须发生两个事件。首 先，通过写入适当的寄存器，将新值锁存至器件中。其 次，必须对R0执行一次新的写操作。 CLR2 DOWN D2 Q2 08728-017 U2 –IN 图19. PFD简化原理图 MUXOUT和LOCK检测 ADF4158的输出多路复用器允许用户访问芯片的各种内部 点。MUXOUT状态由M4、M3、M2和M1位控制(参见图23)。 图20以框图形式显示了MUXOUT部分。 表6. C3、C2和C1真值表 THREE-STATE OUTPUT DVDD DVDD DGND R-DIVIDER OUTPUT N-DIVIDER OUTPUT DIGITAL LOCK DETECT 例如，更新小数值可能需要在R1中写入13个LSB位以及在 R0中写入12个MSB位。R1应首先写入，然后写入R0。频率 变化在写入R0后开始。双缓冲确保了写入R1的位不会在写 入R0前生效。 MUX CONTROL MUXOUT SERIAL DATA OUTPUT CLK DIVIDER OUTPUT R-DIVIDER/2 DGND READBACK TO MUXOUT 08728-009 N-DIVIDER/2 FAST-LOCK SWITCH C3 0 0 0 0 1 1 1 1 图20. MUXOUT原理图 Rev. E | Page 12 of 36 控制位 C2 0 0 1 1 0 0 1 1 C1 0 1 0 1 0 1 0 1 寄存器 R0 R1 R2 R3 R4 R5 R6 R7 ADF4158 寄存器映射 RAMP ON FRAC/INT REGISTER (R0) MUXOUT CONTROL 12-BIT MSB FRACTIONAL VALUE (FRAC) 12-BIT INTEGER VALUE (INT) CONTROL BITS DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 R1 M4 M3 M2 M1 N12 N11 N10 N9 N8 N7 N6 N5 N4 N3 N2 N1 F25 F24 F23 F22 F21 F20 F19 F18 F17 F16 F15 F14 C3(0) C2(0) C1(0) LSB FRAC REGISTER (R1) 13-BIT LSB FRACTIONAL VALUE (FRAC) (DBB) RESERVED CONTROL BITS RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 F13 F12 F11 F10 F9 F8 F7 F6 F5 F4 F3 F2 F1 0 0 0 0 0 0 0 0 0 0 0 0 C3(0) C2(0) C1(1) RDIV2 DBB DBB REFERENCE DOUBLER DBB RESERVED CSR EN RESERVED CP CURRENT SETTING PRESCALER R-DIVIDER REGISTER (R2) DBB 5-BIT R-COUNTER CONTROL BITS 12-BIT CLK1 DIVIDER 0 P1 U2 U1 R5 R4 R3 R2 R1 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 POWER-DOWN CR1 CPI4 CPI3 CPI2 CPI1 PD POLARITY 0 LDP 0 FSK ENABLE 0 PSK ENABLE DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 D2 D1 C3(0) C2(1) C1(0) CONTROL BITS DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 NS1 U12 0 NOTES 1. DBB = DOUBLE-BUFFERED BIT(S). 图21. 寄存器小结1 Rev. E | Page 13 of 36 0 RM2 RM1 PE1 FE1 U11 U10 U9 U8 U7 C3(0) C2(1) C1(1) 08728-010 CP THREE-STATE COUNTER RESET RAMP MODE RESERVED RESERVED SD RESET N SEL FUNCTION REGISTER (R3) ADF4158 LE SEL TEST REGISTER (R4) NEG BLEED CURRENT RESERVED READBACK TO MUXOUT CLK DIV MODE 12-BIT CLOCK DIVIDER VALUE CONTROL BITS RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 LS1 0 0 0 0 0 0 NB2 NB1 R2 R1 C2 C1 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 0 0 0 0 C3(1) C2(0) C1(0) DEV SEL RAMP 2 EN FSK RAMP EN INTERRUPT PAR RAMP RESERVED TX RAMP CLK DEVIATION REGISTER (R5) CONTROL BITS 16-BIT DEVIATION WORD 4-BIT DEV OFFSET WORD DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 TR1 PR1 I2 I1 FRE1 R2E1 DS1 DO4 DO3 DO2 DO1 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 C3(1) C2(0) C1(0) STEP SEL STEP REGISTER (R6) RESERVED CONTROL BITS 20-BIT STEP WORD DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 0 SSE1 S20 S19 S18 S17 S16 S15 S14 S13 S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 C3(0) C2(0) C1(0) CONTROL BITS 12-BIT DELAY START DIVIDER DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 0 0 0 0 0 0 RDF1 RD1 DC1 DSE1 DS12 DS11 DS10 DS9 图22. 寄存器小结2 Rev. E | Page 14 of 36 DS8 DS7 DS6 DS5 DS4 DS3 DS2 DS1 C3(0) C2(0) C1(1) 08728-110 DEL CLK SEL DEL START EN RESERVED RAMP DEL RAMP DEL FL DELAY REGISTER (R7) ADF4158 FRAC/INT寄存器(R0)映射 12位MSB小数值(FRAC) 寄存器R0 DB[2:0]设置为[0, 0, 0]时，片内FRAC/INT寄存器 的编程方式如图23所示。 这12位与LSB FRAC寄存器(寄存器R1)的DB[27:15]位一起控 ( 制载入小数插值器的FRAC值。它是决定整体反馈分频系 数的一部分因素。同样用于公式2中。这12位是25位FRAC 值的最高有效位(MSB)，LSB FRAC寄存器(寄存器R1)的 DB[27:15]位是最低有效位(LSB)。详情见“RF频率合成器： 一个成功范例”部分。 斜坡开启 DB31设置为1使能斜坡，DB31设置为0禁用斜坡。 MUXOUT控制 片内多路复用器由ADF4158的DB[30:27]控制。有关真值表， 请参见图23。 12位整数值(INT) RAMP ON 这12位控制所加载的INT值，用于确定决定整体反馈分频 系数。它用于公式2。详情请参见“INT、FRAC和R关系” 部分。 MUXOUT CONTROL 12-BIT MSB FRACTIONAL VALUE (FRAC) 12-BIT INTEGER VALUE (INT) CONTROL BITS DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 M4 M3 M2 R1 RAMP ON M1 N12 N11 M4 M3 M2 N10 N9 M1 N8 N7 N6 N5 N4 N3 N2 N1 F25 F24 F23 OUTPUT 0 RAMP DISABLED 0 0 0 0 THREE-STATE OUTPUT 1 RAMP ENABLED 0 0 0 1 DVDD 0 0 1 0 DGND 0 0 1 1 R-DIVIDER OUTPUT 0 1 0 0 N-DIVIDER OUTPUT 0 1 0 1 RESERVED 0 1 1 0 DIGITAL LOCK DETECT 0 1 1 1 SERIAL DATA OUTPUT 1 0 0 0 RESERVED 1 0 0 1 RESERVED 1 0 1 0 CLK DIVIDER OUTPUT 1 0 1 1 RESERVED 1 1 0 0 FAST-LOCK SWITCH 1 1 0 1 R-DIVIDER/2 1 1 1 0 N-DIVIDER/2 1 1 1 1 READBACK TO MUXOUT F22 F21 F20 F19 F18 F17 F16 F15 F14 C3(0) C2(0) C1(0) F25 F24 .......... F15 F14 MSB FRACTIONAL VALUE (FRAC)* 0 0 .......... 0 0 0 0 0 .......... 0 1 1 0 0 .......... 1 0 2 0 0 .......... 1 1 3 . . .......... . . . . . .......... . . . . . .......... . . . 1 1 .......... 0 0 4092 1 1 .......... 0 1 4093 1 1 .......... 1 0 4094 1 1 .......... 1 1 4095 *THE FRAC VALUE IS MADE UP OF THE 12-BIT MSB STORED IN REGISTER R0, AND THE 13-BIT LSB REGISTER STORED IN REGISTER R1. FRAC VALUE = 13-BIT LSB + 12-BIT MSB × 213. INTEGER VALUE (INT) N12 N11 N10 N9 N8 N7 N6 N5 N4 N3 N2 N1 0 0 0 0 0 0 0 1 0 1 1 1 23 0 0 0 0 0 0 0 1 1 0 0 0 24 0 0 0 0 0 0 0 1 1 0 0 1 25 0 0 0 0 0 0 0 1 1 0 1 0 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1 1 1 1 1 1 1 1 1 0 1 4093 1 1 1 1 1 1 1 1 1 1 1 0 4094 1 1 1 1 1 1 1 1 1 1 1 1 4095 图23. FRAC/INT寄存器(R0)映射 Rev. E | Page 15 of 36 08728-011 R1 ADF4158 LSB FRAC寄存器(R1)映射 这13位是25位FRAC值的最低有效位(LSB)，INT/FRAC寄存 器的DB[14:3]位是最高有效位(MSB)。详情见“RF频率合成 器：一个成功范例”部分。 寄存器R1 DB[2:0]设置为[0, 0, 1]时，片内LSB FRAC寄存器 的编程方式如图24所示。 13位LSB FRAC值 保留位 这13位与FRAC/INT寄存器(寄存器R0)的DB[14:3]位一起控 制载入小数插值器的FRAC值。它是决定整体反馈分频系 数的一部分因素。同样用于公式2中。 正常工作时，所有保留位应设置为0。 13-BIT LSB FRACTIONAL VALUE (FRAC) (DBB) RESERVED CONTROL BITS RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 F13 F12 F11 F10 F9 F8 F7 F6 F5 F4 F3 F2 F1 F13 F12 .......... F2 F1 LSB FRACTIONAL VALUE (FRAC)* 0 0 .......... 0 0 0 0 0 .......... 0 1 1 0 0 .......... 1 0 2 0 0 .......... 1 1 3 . . .......... . . . . . .......... . . . . . .......... . . . 1 1 .......... 0 0 8188 1 1 .......... 0 1 8189 1 1 .......... 1 0 8190 1 1 .......... 1 1 8191 0 0 0 *THE FRAC VALUE IS MADE UP OF THE 12-BIT MSB STORED IN REGISTER R0, AND THE 13-BIT LSB REGISTER STORED IN REGISTER R1. FRAC VALUE = 13-BIT LSB + 12-BIT MSB × 213. NOTES 1. DBB = DOUBLE-BUFFERED BITS. 图24. LSB FRAC寄存器(R1)映射 Rev. E | Page 16 of 36 0 0 0 0 0 0 0 0 0 C3(0) C2(0) C1(1) 08728-012 0 ADF4158 R分频器寄存器(R2)映射 RDIV2 寄存器R2 DB[2:0]设置为[0, 1, 0]时，片内R分频器寄存器的 编程方式如图25所示。 将DB21设置为1可在R计数器与PFD之间插入一个二分频触 发器。这可用于在PFD提供50%的占空比信号，以便使用 周跳减少功能。 保留位 正常工作时，所有保留位应设置为0。 参考倍频器 CSR使能 当DB20设置为0时，倍频器禁用，REFIN信号直接馈送至5位 RF R计数器。当此位设置为1时，REFIN频率加倍，然后将 信号馈送至5位R计数器。倍频器禁用时，REFIN下降沿是 小数频率合成器的PFD输入端的有效沿。倍频器使能时， REFIN的上升沿和下降沿均是PFD输入端的有效沿。 此位设置为1将使能周跳减少功能。利用此功能可缩短锁 定时间。请注意，为使周跳减少有效，PFD的信号必须有 50%的占空比。此外，电荷泵电流设置也必须设置为最小 值。详情见“减少周跳以缩短锁定时间”部分。 另外请注意，周跳减少功能只能在鉴相器极性设置为正(寄 存器R3的DB6)时运行。如果鉴相器极性设置为负，此功能 无法使用。 电荷泵电流设置 DB[27:24]用于设置电荷泵的电流(参见图25)。应将这些位 设置为环路滤波器的设计电荷泵电流。 预分频器(P/P + 1) 倍频器使能时，最大容许REFIN频率为30 MHz。 5位R计数器 利用5位R计数器，可以细分输入基准频率(REFIN)以产生鉴 频鉴相器(PFD)的基准时钟。分频比可以为1至32。 12位CLK1分频器 DB[14:3]位用于编程CLK1分频器，后者决定了斜坡模式中 时间步进的持续时间。 双模预分频器(P/P + 1)与INT、FRAC和MOD计数器一起， 决定从RFIN到PFD输入的整体分频比。 预分频器工作在CML电平，从RF输入级获得时钟，并针对 计数器进行分频。它基于同步4/5内核。当设置为4/5时， 容许的最大RF频率为3 GHz。因此，当ADF4158的工作频率 超过3 GHz时，必须将预分频器设置为8/9。预分频器限制 INT值。 P = 4/5时，NMIN = 23. P = 8/9时，NMIN = 75. Rev. E | Page 17 of 36 DBB REFERENCE DOUBLER DBB RDIV2 DBB RESERVED PRESCALER DBB CP CURRENT SETTING CSR EN RESERVED ADF4158 5-BIT R COUNTER CONTROL BITS 12-BIT CLK1 DIVIDER DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 CR1 0 CR1 CPI4 CPI3 CPI2 CPI1 0 P1 U2 CYCLE SLIP REDUCTION U1 R5 R4 R3 U1 REFERENCE DOUBLER R2 R1 D12 D11 D10 D9 D8 0 DISABLED 0 DISABLED D12 D11 1 ENABLED 1 ENABLED 0 0 0 0 . . . 1 1 1 1 0 0 0 0 . . . 1 1 1 1 P1 U2 R DIVIDER 0 DISABLED 1 ENABLED PRESCALER 0 4/5 1 8/9 D7 D6 D5 .......... D2 .......... .......... .......... .......... .......... .......... .......... .......... .......... .......... .......... 0 0 1 1 . . . 0 0 1 1 D4 D1 0 1 0 1 . . . 0 1 0 1 D3 D2 D1 C3(0) C2(1) C1(0) 12-BIT CLK1 DIVIDER VALUE 0 1 2 3 . . . 4092 4093 4094 4095 ICP (mA) CPI4 CPI3 CPI2 CPI1 R5 R4 R3 R2 R1 0 0 0 0 0.31 0 0 0 0 1 1 0 0 0 1 0.63 0 0 0 1 0 2 0 0 1 0 0.94 0 0 0 1 1 3 0 0 1 1 1.25 0 0 1 0 0 4 0 1 0 0 1.57 . . . . . 0 1 0 1 1.88 . . . . . 0 1 1 0 2.19 . . . . . 0 1 1 1 2.5 1 1 1 0 1 29 1 0 0 0 2.81 1 1 1 1 . 30 1 0 0 1 3.13 1 1 1 1 1 31 1 0 1 0 3.44 0 0 0 0 0 32 1 0 1 1 3.75 1 1 0 0 4.06 1 1 0 1 4.38 1 1 1 0 4.69 1 1 1 1 5 R-COUNTER DIVIDE RATIO 08728-013 5.1kΩ NOTES 1. DBB = DOUBLE-BUFFERED BITS. 图25. R分频器寄存器(R2)映射 Rev. E | Page 18 of 36 ADF4158 功能寄存器(R3)映射 鉴相器(PD)极性 寄存器R3 DB[2:0]设置为[0, 1, 1]时，片内功能寄存器的编 程方式如图26所示。 DB6设置鉴相器极性。VCO特性为正时，将此位设为1。 VCO特性为负时，将此位设为0。 保留位 关断 正常工作时，所有保留位应设置为0。 DB5提供可编程关断模式。当此位设置为1时，执行关断程 序。当此位设置为0时，频率合成器恢复正常工作。在软 件关断模式下，器件会保留寄存器中的所有信息。只有当 切断电源时，寄存器内容才会丢失。 N SEL 此设置用于避开N计数器中整数和小数值更新之间的流水 线延迟问题。通常，INT值首先载入，然后是FRAC值。这 可能造成N计数器值在相当于流水线延迟(约四个PFD周期) 的短时间内变为错误值。如果INT值还未更新，这一错误 无影响。然而，如果INT值已经更新，这可能造成PLL在尝 试锁定暂时错误值时发生频率过冲。载入正确的小数值 后，PLL迅速锁定至正确频率。利用N SEL位给INT值的载 入引入额外延迟可使INT和FRAC值同时载入，从而避免频 率过冲。延迟的开启方法是将DB15位设置为1。 1. 所有活动的直流电流路径切断。 2. 强制频率合成器的计数器进入加载状态。 3. 强制电荷泵进入三态模式。 4. 数字锁定检测电路复位。 5. RFIN输入去偏置。 6. 输入寄存器保持活动状态，能够加载并锁存数据。 SD复位 电荷泵三态 激活关断时，将发生下列事件： 对于大多数应用，DB14应设置为0。当DB14设置为0时， Σ-Δ调制器在每次写入寄存器R0时复位。如果不需要在每 次寄存器R0写入时复位Σ-Δ调制器，则将此位设置为1。 DB4设置为1时，电荷泵进入三态模式。正常工作时，此位 应设置为0。 斜坡模式 DB3是RF计数器复位位。当此位设置为1时，RF频率合成 器计数器保持复位状态。正常工作时，此位应设置为0。 DB[11:10]决定产生波形的类型。 计数器复位 PSK使能 当DB9设置为1时，PSK调制使能。置0时，PSK调制禁用。 FSK使能 当DB8设置为1时，FSK调制使能。置0时，FSK调制禁用。 锁定检测精度(LDP) 如果DB7通过编程设置为0，则必须经过24个连续的15 ns PFD 周期后，才能设置数字锁定检测。如果此位设置为1，则 必须经过40个连续的15 ns参考周期后，才能设置数字锁定 检测。 Rev. E | Page 19 of 36 CP THREE-STATE COUNTER RESET POWER-DOWN PD POLARITY LDP FSK EN PSK EN RAMP MODE RESERVED RESERVED SD RESET N SEL ADF4158 CONTROL BITS DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 NS1 0 0 0 0 0 0 0 0 0 0 0 0 NS1 U12 0 0 RM2 RM1 PE1 FE1 U11 U10 U9 U8 N SEL 0 N WORD LOAD ON SDCLK 1 N WORD LOAD DELAYED 4 CYCLES U12 RM2 RM1 U11 Σ-Δ RESET 0 ENABLED 1 DISABLED FE1 LDP 0 24 PFD CYCLES 1 40 PFD CYCLES FSK ENABLE U10 PD POLARITY 0 DISABLED 0 NEGATIVE 1 ENABLED 1 POSITIVE U8 U7 C3(0) C2(1) C1(1) U7 COUNTER RESET 0 DISABLED 1 ENABLED CP THREE-STATE 0 DISABLED 1 ENABLED RAMP MODE 0 0 CONTINUOUS SAWTOOTH 0 1 CONTINUOUS TRIANGULAR 1 0 SINGLE SAWTOOTH 0 DISABLED 0 DISABLED 1 1 SINGLE RAMP BURST 1 ENABLED 1 ENABLED PE1 PSK ENABLE 图26. 功能寄存器(R3)映射 Rev. E | Page 20 of 36 U9 POWER-DOWN 08728-014 0 ADF4158 测试寄存器(R4)映射 回读MUXOUT 寄存器R4 DB[2:0]设置为[1, 0, 0]时，片内测试寄存器(R4)的 编程方式如图27所示。 DB[22:21]可使能或禁用回读MUXOUT功能。此功能允许 回读中断时的频率合成器频率。使用MUXOUT回读时，必 须关闭负渗漏电流。 LE SEL CLK DIV模式 在 某 些 应 用 中 ， 有 必 要 使 LE与 参 考 信 号 同 步 。 为 此 ， DB31应设置为1。同步在器件内部完成。 根据DB[20:19]的设置的不同，12位时钟分频器可以作为开 关式R快速锁定斜坡的计数器(CLK2)，或者可关闭。 保留位 12位时钟分频器值 正常工作时，所有保留位应设置为0。 DB[18:7]用于编程时钟分频器，后者在以斜坡模式工作时 用作斜坡的定时器CLK2。详情见“波形偏差和时序”部分。 该定时器还决定了当使用开关式R快速锁定技术时，环路 保持在宽带模式中的时间。详情见“快速锁定定时器和寄 存器序列”部分。 负渗漏电流 LE SEL 将位DB[24:23]设为11可开启恒定负渗漏电流。这样可确保 电荷泵在死区之外工作，从而使相位噪声性能不下降，且 杂散水平较低。对于靠近多个PFD频率的通道而言，使能 恒定负渗漏电流尤为重要。有关负渗漏电流的更多信息， 请参阅AN-1154应用笔记。使用负渗漏电流时，必须禁用 MUXOUT回读。 NEG BLEED CURRENT RESERVED READBACK TO MUXOUT CLK DIV MODE 12-BIT CLOCK DIVIDER VALUE CONTROL BITS RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 LS1 0 1 0 0 0 0 0 LE SEL NB2 NB1 0 R2 R1 LE FROM PIN LE SYNC WITH REF R2 R1 CK2 CK1 D12 D11 D10 D9 D8 D7 D6 0 DISABLED D12 D11 1 0 ENABLED 0 0 0 0 . . . 1 1 1 1 0 0 0 0 . . . 1 1 1 1 NB2 NB1 NEGATIVE BLEED CURRENT 0 OFF 1 1 ON D4 D3 D2 D1 0 0 0 0 C3(1) C2(0) C1(0) READBACK TO MUXOUT 0 0 D5 CK2 CK1 CLOCK DIVIDER MODE 0 0 CLOCK DIVIDER OFF 0 1 FAST-LOCK DIVIDER 1 0 RESERVED 1 1 RAMP DIVIDER 图27. 测试寄存器(R4)映射 Rev. E | Page 21 of 36 .......... D2 .......... .......... .......... .......... .......... .......... .......... .......... .......... .......... .......... 0 0 1 1 . . . 0 0 1 1 D1 0 1 0 1 . . . 0 1 0 1 CLOCK DIVIDER VALUE 0 1 2 3 . . . 4092 4093 4094 4095 08728-115 LS1 ADF4158 FSK斜坡使能 偏差寄存器(R5)映射 寄存器R5 DB[2:0]设置为[1, 0, 1]时，片内偏差寄存器的编 程方式如图28所示。 DB25设置为1将使能FSK斜坡。DB25设置为0将禁用FSK斜 坡。 保留位 斜坡2使能 DB24设置为1将使能第二斜坡。DB24设置为0将禁用第二 斜坡。 正常工作时，所有保留位应设置为0。 Tx斜坡CLK 偏差选择 DB29设置为0可将时钟分频器时钟用于斜坡时钟。DB29设 置为1可将Tx数据时钟用于斜坡时钟。 DB23设置为0将选择第一偏差字。DB23设置为1将选择第 二偏差字。 PAR斜坡 4位偏差偏移字 DB28设置为1将使能抛物线斜坡。DB28设置为0将禁用抛 物线斜坡。 DB[22:19]决定偏差偏移。偏差偏移可影响偏差分辨率。 16位偏差字 中断 DB[18:3]决定带符号的偏差字。偏差字将定义偏差步进。 DEV SEL RAMP 2 EN FSK RAMP EN INTERRUPT PAR RAMP RESERVED TX RAMP CLK DB[27:26]决定了所使用的中断类型。此特性用于在给定时 刻回读斜坡的INT和FARC值(TXDATA引脚的上升沿触发中断)。 频率可从这些位获得。回读后，扫描可继续或停止在回读 频率上。 4-BIT DEV OFFSET WORD CONTROL BITS 16-BIT DEVIATION WORD DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 TR1 PR1 I2 I1 FRE1 R2E1 DS1 DO4 DO3 DO2 DO1 D16 FRE1 FSK RAMP ENABLE TR1 TX RAMP CLK PAR RAMP 0 DISABLED 0 DEV WORD 1 1 ENABLED 1 DEV WORD 2 CLK DIV 0 DISABLED 1 TX DATA 1 ENABLED I2 I1 0 1 1 0 1 1 R2E1 INTERRUPT INTERRUPT OFF LOAD CHANNEL CONTINUE SWEEP NOT USED LOAD CHANNEL STOP SWEEP D13 D12 RAMP 2 ENABLE 0 DISABLED 1 ENABLED D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 C3(1) C2(0) C1(1) DEV SEL PR1 0 0 0 DS1 D15 D14 DO4 DO3 DO2 DO1 0 0 0 0 0 4-BIT DEV OFFSET WORD 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 . . . . . . . . . . . . 1 0 0 1 9 D16 D14 0 . 0 0 1 . 0 0 .......... D2 .......... .......... .......... .......... 1 . 1 1 D1 1 . 1 0 16-BIT DEVIATION WORD 32,767 . 3 2 0 0 1 1 1 . 1 0 0 1 1 1 . 0 .......... .......... .......... .......... .......... .......... .......... 0 0 1 1 0 . 0 1 0 1 0 1 . 0 1 0 –1 –2 –3 . –32,768 07828-116 0 图28. 偏差寄存器(R5)映射 Rev. E | Page 22 of 36 ADF4158 步进寄存器(R6)映射 步进SEL 寄存器R6 DB[2:0]设置为[1, 1, 0]时，片内步进寄存器的编 程方式如图29所示。 DB23设置为0将选择步进字1。DB23设置为1将选择步进字2。 20位步进字 DB[22:3]决定步进字。步进字是斜坡内的步进数。 保留位 STEP SEL 正常工作时，所有保留位应设置为0。 RESERVED CONTROL BITS 20-BIT STEP WORD DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 SSE1 S20 S19 SSE1 STEP SEL 0 STEP WORD 1 1 STEP WORD 2 S18 S17 S16 S15 S14 S20 S19 0 0 0 0 . . . 1 1 1 1 0 0 0 0 . . . 1 1 1 1 S13 S12 S11 .......... S2 .......... .......... .......... .......... .......... .......... .......... .......... .......... .......... .......... 0 0 1 1 . . . 0 0 1 1 S10 S1 0 1 0 1 . . . 0 1 0 1 图29. 步进寄存器(R6)映射 Rev. E | Page 23 of 36 S9 S8 S7 S6 S5 S4 S3 S2 S1 C3(1) C2(1) C1(0) CLOCK DIVIDER VALUE 0 1 2 3 . . . 1048572 1048573 1048574 1048575 08728-117 0 ADF4158 延迟寄存器(R7)映射 延迟时钟选择 寄存器R7 DB[2:0]设置为[1, 1, 1]时，片内延迟寄存器的编 程方式如图30所示。 DB16设置为0将选择PFD时钟作为延迟时钟。DB16设置为1 将选择PFD × CLK1 (CLK1由寄存器R2的DB[14:3]设置)作为 延迟时钟。 保留位 正常工作时，所有保留位应设置为0。 延迟启动使能 斜坡延迟快速锁定 DB15设置为1将使能延迟启动。DB15设置为0将禁用延迟 启动。 DB18设置为1将使能斜坡延迟快速锁定功能。DB18设置为 0将禁用此功能。 12位延迟启动字 DB[14:3]决定延迟启动字。延迟启动字将影响斜坡启动延 迟的持续时间。 斜坡延迟 DEL CLK SEL DEL START EN RESERVED RAMP DEL RAMP DEL FL DB17设置为1将使能斜坡延迟功能。DB17设置为0将禁用 此功能。 CONTROL BITS 12-BIT DELAY START WORD DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 RDF1 0 0 0 0 0 0 0 0 RAMP DELAY FAST LOCK 0 0 RDF1 RD1 DC1 DSE1 DS12 DS11 DS10 DS9 DSE1 DEL START ENABLE 0 DISABLED 0 DISABLE 1 ENABLED 1 ENABLE RD1 RAMP DELAY DC1 DEL CLK SEL 0 DISABLED 0 PFD CLK 1 ENABLED 1 PFD × CLK1 DS8 DS7 DS12 DS11 .......... DS2 DS1 0 0 0 0 . . . 1 1 1 1 0 0 0 0 . . . 1 1 1 1 图30. 延迟寄存器(R7)映射 Rev. E | Page 24 of 36 .......... 0 .......... 0 .......... 1 .......... 1 .......... . .......... . .......... . .......... 0 .......... 0 .......... 1 .......... 1 0 1 0 1 . . . 0 1 0 1 DS6 DS5 DS4 DS3 DS2 DS1 C3(1) C2(1) C1(1) 12-BIT DELAY START WORD 0 1 2 3 . . . 4092 4093 4094 4095 08728-118 0 ADF4158 应用信息 初始化序列 参考倍频器和参考分频器 器件上电后，请使用以下编程序列： 片内参考倍频器可以使输入参考信号频率加倍，这可用于 提高PFD比较频率。提高PFD频率可改善系统的噪声性能。 PFD频率加倍一般可使噪声性能改善3 dB。 1. 延迟寄存器(R7) 2. 步进寄存器(R6)—加载步进寄存器(R6)两次，首先是 STEP SEL = 0，然后是STEP SEL = 1 3. 偏差寄存器(R5)—加载偏差寄存器(R5)两次，首先是 DEV SEL = 0，然后是DEV SEL = 1 4. 测试寄存器(R4) 5. 功能寄存器(R3) 6. R分频器寄存器(R2) 7. LSB FRAC寄存器(R1) 8. FRAC/INT寄存器(R0) 减少周跳以缩短锁定时间 在快速锁定应用中，需要宽环路滤波器带宽以实现快速频 率采集，这就造成积分相位噪声增加，杂散衰减降低。使 用周跳减少功能，环路带宽可保持较窄，在减少积分相位 噪声和衰减杂散的同时缩短锁定时间。 周跳 RF频率合成器：一个成功范例 以下公式决定频率合成器的编程方式： RFOUT = [N + (FRAC/225)] × [fPFD] (4) 其中： RFOUT是RF频率输出； N是整数分频系数； FRAC是小数。 fPFD = REFIN × [(1 + D)/(R × (1 + T))] (5) 其中： REFIN是基准频率输入； D是RF REFIN倍频器位； R是RF基准分频系数； T是基准2分频位(0或1)。 例如，一个系统要求5.8002 GHz RF频率输出(RFOUT)，基准 频率输入(REFIN)为10 MHz，则频率分辨率为 fRES = REFIN/225 fRES = 10 MHz/2 必须注意，由于N分频器的Σ-Δ电路速度有限，PFD无法在 高于32 MHz的频率下工作。 (6) 当环路带宽比PFD频率窄时，整数N分频/小数N分频频率 合成器就会发生周跳。PFD输入端的相位误差积累过快， PLL来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁 定时间急剧延长。ADF4158包含周跳减少电路，可扩展 PFD的线性范围，从而加快锁定，而无需更改环路滤波器。 当ADF4158检测到将要发生周跳时，就会启动额外的电荷 泵电流单元。它将向环路滤波器输出恒定的电流，或者从 环路滤波器移除恒定的电流(取决于是要提高还是降低 VCO调谐电压，以便得到新的频率)。其结果是，PFD的线 性范围得以扩展。稳定性仍然得以保持，因为该电流恒定 且不是脉冲电流。 如果相位误差再次增大到可能又要发生周跳，ADF4158将 再启动一个电荷泵单元。这一过程将持续下去，直至 ADF4158检测到VCO频率已超过所需的频率。接着它开始 逐个关闭额外的电荷泵单元，直至所有额外电荷泵单元都 已关闭，并且频率达到稳定。 最多可以启动7个额外电荷泵单元。大多数应用中，这足 以彻底消除周跳，从而大幅缩短锁定时间。 25 = 0.298 Hz 根据公式5， fPFD = [10 MHz × (1 + 0)/1] = 10 MHz 5.8002 GHz = 10 MHz × (N + FRAC/225) 计算N和FRAC值， N = int(RFOUT/fPFD) = 580 FRAC = FMSB × 213 + FLSB FMSB = int(((RFOUT/fPFD) − N) × 212) = 81 FLSB = int(((((RFOUT/fPFD) − N) × 212) − FMSB) × 213) = 7537 其中： FMSB是寄存器R0的12位MSB FRAC值； FLSB是寄存器R1的13位LSB FRAC值； int()使括号中的自变量成为整数。 Rev. E | Page 25 of 36 ADF4158 ADF4158能够在频域内产生四种波形：单一斜坡突发脉 冲、单一锯齿突发脉冲、锯齿斜坡和三角斜坡。图31至34 显示了可用波形的类型。 TIME 调制 08728-022 请注意，周跳减少功能只能在鉴相器极性设置为正(寄存器 R3的DB6)时运行。如果鉴相器极性为负，此功能无法使 用。 波形产生 FREQUENCY 将R分频器寄存器(寄存器R2)中的DB28位设置为1可使能周 跳减少。请注意，为使CSR正常工作，PFD的信号需要45% 至55%的占空比。参考2分频触发器可帮助在PFD提供50% 的占空比。例如，如果基准频率为100 MHz，而用户想要在 10 MHz下运行PFD，则R分频系数设置为10将产生占空比非 50%的10 MHz PFD信号。通过将分频系数设置为5并使能参 考2分频位，可实现占空比为50%的10 MHz信号。 图31. 单一斜坡突发脉冲 ADF4158可在频移键控(FSK)和相移键控(PSK)模式下工作。 (7) 其中： DEV是16位字； DEV_OFFSET是4位字； fPFD为PFD频率。 TIME ADF4158通过将已设置的N分频值递增或递减DEV × 2DEV_OFFSET 来实现此特性。 相移键控(PSK) 将 ADF4158设 置 为 PSK模 式 时 ， 可 在 0°至 180°间 切 换 ADF4158的输出相位。TXDATA引脚用于控制相位。 FREQUENCY 图32. 单一锯齿突发脉冲 TIME FSK设置成功范例 08728-019 fDEV = (fPFD/225) × (DEV × 2DEV_OFFSET) 08728-021 FSK的实现方法是设置ADF4158 N分频器的中心频率，然后 切换TXDATA引脚。中心频率偏差通过下式设置 FREQUENCY 频移键控(FSK) 图33. 锯齿斜坡 DEV = f DEV f PFD × 2 DEV _ OFFSET 2 25 (8) 250 kHz = 20,971.52 25 MHz 4 × 2 2 25 TIME 图34. 三角斜坡 将DEV值四舍五入到20,972。切换TXDATA引脚可让频率在 已设置的中心频率±250 kHz间跳跃。 Rev. E | Page 26 of 36 08728-020 DEV = FREQUENCY 例如，假如一个FSK系统以5.8 GHz工作，具有25 MHz PFD、 250 kHz偏差且DEV_OFFSET = 4。按如下方式整理公式4 ADF4158 波形偏差和时序 单一锯齿突发脉冲 图35显示了一种突发脉冲或斜坡。定义突发脉冲或斜坡的 关键参数为： 在单一锯齿突发脉冲中，N分频值在步进数后的下一个超 时间隔中复位至初始值。ADF4158将保留此N分频值。 • 频率偏差 • 超时间隔 • 步进数 锯齿斜坡 锯齿斜坡是单一锯齿突发脉冲的重复版本。波形重复至禁 用斜坡为止。 TIMER 三角斜坡 三角斜坡类似于单一斜坡突发脉冲。不过，完成步进后， ADF4158开始在每个超时间隔中将N分频值递减DEV × 2DEV_OFFSET。当再次完成步进数时，它会重新递增N分频值。 重复这一过程便产生三角波形。波形重复至禁用斜坡为止。 TIME 08728-023 FREQUENCY fDEV 图35. 波形时序 频率偏差 每次跳频的频率偏差由下式设置 fDEV = (fPFD/225) × (DEV × 2DEV_OFFSET) (9) 其中： DEV是16位字； DEV_OFFSET是4位字。 例如，每隔2 ms，FMCW雷达系统就需要50 MHz范围内的 RF LO至锯齿斜坡。PFD频率为25 MHz，RF输出范围为 5800 MHz至5850 MHz。 斜坡内每次跳频的频率偏差设置为~250 kHz。 ADF4158的频率分辨率通过下式计算： fRES = fPFD/225 (11) 代入数字则为： fRES = 25 MHz/225 = 0.745 Hz 超时间隔 各跳频间的时间由下式设置 Timer = CLK1 × CLK2 × (1/fPFD) FMCW雷达斜坡设置成功范例 整理公式9便可计算出DEV_OFFSET： (10) 其中： CLK1和CLK2是12位时钟值(R2内的12位CLK1分频器、R4内 的12位时钟分频器—CLK DIV设置为RAMP DIV)。fPFD为 PFD频率。 步进数 20位步进值定义了发生跳频的次数。从起始值起，INT值 的递增幅度不得超过28 = 256。 单一斜坡突发脉冲 最基本的波形是单一斜坡突发脉冲。所有其他波形均是在 此基础上略加变化。 DEV_OFFSET = log2(fDEV/(fRES × DEVMAX)) (12) 以log10(x)表示，公式10可转换为以下公式： DEV_OFFSET = log10(fDEV/(fRES × DEVMAX))/log10(2) (13) 其中： DEVMAX(偏差字最大值) = 215 ffDEV = 频率偏差； DEV_OFFSET = 4位字。 使 用 公 式 13， DEV_OFFSET可 通 过 下 式 计 算 ： DEV_ OFFSET = log10(250 kHz/(0.745 Hz × 215))/log10(2) = 3.356。四 舍五入后，DEV_OFFSET = 4。 根据DEV_OFFSET，频域分辨率可通过下式计算： 在单一斜坡突发脉冲中，ADF4158被锁定至FRAC/INT寄 存器内定义的频率。当使能斜坡模式时，ADF4158将N分 频值递增DEV × 2DEV_OFSET，造成各定时器间隔上的频移fDEV。 此情形一直持续至设置的步进数为止。然后ADF4158便保 留最终N分频值。 Rev. E | Page 27 of 36 fDEV_RES = fRES × 2DEV_OFFSET fDEV_RES = 0.745 Hz × 2 = 11.92 Hz 4 (14) ADF4158 要计算DEV字，请使用公式12. (15) 250 kH z = 20,971.52 25 MHz 4 × 2 2 25 将此值四舍五入为20,972，使用公式9重新计算便得到实际 偏差频率fDEV，产生以下结果： DEV = fDEV = (25 MHz/225) × (20,972 × 24) = 250.006 kHz 涵盖50 MHz范围所需的fDEV步进数为50 MHz/250.006 kHz = 200。要在2 ms内涵盖50 MHz范围，ADF4158必须每隔2 ms/ 200 = 10 μs跳频一次。 重新整理公式10以设置定时器值(并将CLK2固定为1)： 则 1. 寄存器R5内的DB24应设置为1，从而激活斜坡2速率模式； 2. 按如下方式对斜坡1和斜坡2编程，以获得两个斜坡速率： 斜坡1：寄存器R5 DB[18:3] = 16,777，DB[22:19] = 3且 DB23 = 0；寄存器R6 DB[22:3] = 100，DB23 = 0； 斜坡2：寄存器R5 DB[18:3] = 20,972，DB[22:19] = 3且 DB23 = 1；寄存器R6 DB[22:3] = 80，DB23 = 1。 图36显示了具有两种不同速率的所得斜坡。最后，斜坡必 须依“激活斜坡”部分所述予以激活。 总结一下设置：DEV = 20,972，步进数 = 200，CLK1 = 250(R2 内的12位CLK1分频器)，CLK2 = 1(R4-CLK DIV设置为RAMP DIV)。使用这些设置将ADF4158编程为5800 MHz的中心频 率，并使能锯齿斜坡以产生所需波形。如果将三角斜坡用 于相同的设置，ADF4158将从5800 MHz扫描至5850 MHz， 然后再次下降。整个扫描耗时4 ms。 SWEEP RATE SET BY OTHER REGISTER TIME 激活斜坡 设置完所有前述参数后，必须激活斜坡。选择所需类型的 斜坡(寄存器R3内的DB[11:10])并启动斜坡(寄存器R0内的 DB31 = 1)即可实现。 斜坡编程序列 依“FMCW雷达斜坡设置成功范例”部分所述设置参数，并 依“激活斜坡”部分所述，以下列寄存器写入顺序激活斜坡。 1. 2. 3. 4. 5. 6. 7. 8. SWEEP RATE SET BY ONE REGISTER 08728-024 CLK1 = Timer × fPFD/CLK2 = 10 µs × 25 MHz /1 = 250 FREQUENCY DEV = fDEV/(fRES × 2DEV_OFFSET) 示例 假如 • 将PLL锁定至5790 MHz，fPFD = 25MHz； • 斜坡1跳跃100步，每一步持续10 μs，频率偏差为100 kHz； • 斜坡2跳跃80步，每一步持续10 μs，频率偏差为125 kHz。 图36. 双扫描速率 FSK信号位于斜坡上的斜坡模式 在传统方法中，FMCW雷达使用线性频率调制(LFM)或FSK 调制。这些独立使用的调制为测量的距离与速度带来不定 性，特别是在多目标情况下。为克服此问题并实现明确的(范 围−速度)多目标检测，应使用具有FSK的斜坡。 示例 假如 • 将PLL锁定至5790 MHz，fPFD = 25MHz； • 共有100步，每一步持续10 μs，偏差为100 kHz； • FSK信号为25 kHz。 延迟寄存器(R7) 步进寄存器(R6) 偏差寄存器(R5) 测试寄存器(R4) 功能寄存器(R3) R分频器寄存器(R2) LSB FRAC寄存器(R1) FRAC/INT寄存器(R0) 其他波形 双斜坡速率 此特性允许两个斜坡具有不同步进和偏差设置。还可在另 一斜坡运行时对斜坡速率重新编程。 则 1. 依“FMCW雷达斜坡设置成功范例”部分所述对斜坡编 程。编程时，寄存器R5内的DB23和寄存器R6内的DB23 应设置为0。 2. 按如下方式设置寄存器R5内的位，将斜坡上的FSK编程 为25 kHz： DB[18:3] = 4194(偏差字)，DB[22:19] = 3(偏差 偏移)，DB23 = 1(斜坡上FSK的偏差选择)，DB25 = 1(使 能FSK的斜坡)。 Rev. E | Page 28 of 36 ADF4158 0 RAMP END TIME 斜坡间延迟 此特性可在斜坡内的突发脉冲间添加延迟。图39显示了锯 齿模式中的斜坡间延迟。 TIME 08728-028 FREQUENCY DELAY 图39. 锯齿模式的斜坡间延迟 示例 例如，要在斜坡内的突发脉冲间添加延迟， 08728-025 FSK SHIFT LFM STEP = FREQUENCY SWEEP/NUMBER OF STEPS FREQUENCY SWEEP FREQUENCY 顶部有FSK的斜坡示例如图37所示。最后，斜坡必须依“激 活斜坡”部分所述予以激活。 图37. 组合FSK和LFM波形(N对应于LFM步进数) 延迟启动 延迟启动可配合两种不同器件使用以控制启动时间。延迟 启动的概念如图38所示。 1. 将寄存器R7内的DB17设置为1以使能斜坡间延迟选项； 2. 将寄存器R7内的DB16位设置为0，12位延迟启动字(寄存 器R7内的DB[14:3])设置为125，从而将斜坡延迟5 μs， fPFD = 25 MHz。延迟可通过下式计算： 延迟 = tPFD × 延迟启动字 = 40 ns × 125 = 5 µs RAMP WITHOUT DELAYED START RAMP WITH DELAYED START TIME 08728-126 FREQUENCY 如果需要更长延迟，例如125 μs，寄存器R7内的DB16位应 设置为1，12位延迟启动字(寄存器R7内的DB[14:3])应设置 为125。延迟可通过下式计算 图38. 锯齿斜坡的延迟启动 示例 例如，要用两种不同器件对延迟启动编程以控制启动时间： 1. 将寄存器R7内的DB15设置为1以使能斜坡延迟启动选项； 2. 将寄存器R7内的DB16位设置为0，12位延迟启动字(寄存 器R7内的DB[14:3])设置为125，从而将第一器件上的斜 坡延迟5 μs，fPFD = 25 MHz。延迟可通过下式计算： 延迟 = tPFD × 延迟启动字 = 40 ns × 125 = 5 µs 3. 将寄存器R7内的DB16位设置为1，12位延迟启动字(寄存 器R7内的DB[14:3])设置为125，从而将第二器件上的斜 坡延迟125 μs。使用以下公式计算延迟： 延迟 = tPFD × CLK1 × 延迟启动字 = 40 ns × 25 × 125 = 125 µs 还可在延迟的第一周期内激活快速锁定操作。为此，应将 寄存器R7内的DB18位设置为1。此特性可帮助锯齿斜坡减 少从一个锯齿过渡至下一个锯齿时的频率过冲。最后，斜 坡必须依“激活斜坡”部分所述予以激活。 非线性斜坡模式 ADF4158能够产生抛物线斜坡。输出频率根据下式产生： fOUT(n + 1) = fOUT(n) + n × fDEV 其中： fOUT是输出频率； fDEV是频率偏差； n是步进数。 延迟 = tPFD × CLK1 × 延迟启动字 = 40 ns × 25 × 125 = 125 µs 最后，斜坡必须依“激活斜坡”部分所述予以激活。 Rev. E | Page 29 of 36 (16) FREQUENCY FREQUENCY ADF4158 图40. 抛物线斜坡 以下示例解释了如何设置和使用此功能。 TIME 示例 fOUT = 5790 MHz 08728-100 VOLTAGE TIME 08728-029 TIME 图41. Muxout上的斜坡完成信号 fDEV = 100 kHz 为了激活此功能，寄存器0内的DB[30:27] = 1111，寄存器4 内的DB[25:21] = 00011。 步进数 = 50 中断模式和频率回读 单个步进持续时间 = 10 μs 中 断 模 式 从 T X DATA 的 上 升 沿 触 发 。 根 据 寄 存 器 R5内 DB[27:26]的设置，激活表7中的模式。 斜坡模式必须是三角(寄存器R3，DB[11:10] = 01)或单一斜 坡突发脉冲(寄存器R3，DB[11:10] = 11)。 表7. 中断模式 模式 DB[27:26] = 00 DB[27:26] = 01 DB[27:26] = 11 前一情况下，产生的频率范围通过下式计算： Δf = fDEV × (步进数 + 2) × (步进数 + 1)/2 = 132.6 MHz 后一情况下，产生的频率范围通过下式计算： 操作 中断关闭 TXDATA上中断，扫描继续 TXDATA上中断，扫描停止 中 断 发 生 时 ， 由 INT和 FR AC值 组 成 的 数 据 可 通 过 MUXOUT回读。数据由37位构成，其中12位代表INT值， 25位代表FRAC值。 = 127.5 MHz 定时器设置方式与线性斜坡相同，如“波形产生”部分所述。 抛物线斜坡的激活通过将寄存器R5内的DB28位设置为1来 实现。 接下来，计数器复位(寄存器R3内的DB3)应首先设置为1， 然后设置为0。 频率回读概念显示于图42中。 FREQUENCY AT WHICH INTERRUPT TOOK PLACE 1 FREQUENCY Δf = fDEV × (步进数 + 1) × 步进数 /2 2 最后，斜坡必须依“激活斜坡”部分所述予以激活。 TIME 斜坡完成信号至Muxout TIME OF INTERRUPT Muxout上的斜坡完成信号如图41所示。 1. SWEEP CONTINUES MODE 2. SWEEP STOPS MODE LOGIC HIGH LOGIC LOW TIME 图42. 中断和频率回读 Rev. E | Page 30 of 36 08728-030 LOGIC LEVEL INTERRUPT SIGNAL ADF4158 • • • • • • 请注意，寄存器R4内的DB[22:21]应设置为2，寄存器R0内 的DB[30:27](MUXOUT控制)应设置为15 (1111)。 单一位的回读机制显示于图43中。 对于连续频率回读，应使用下列序列： • 寄存器0写入 • LE变为高电平 • TXDATA上产生脉冲 频率回读(如“中断模式和频率回读”部分开始及图43所述) TXDATA上产生脉冲 寄存器R4写入 频率回读(如“中断模式和频率回读”部分开始及图43所述) TXDATA上产生脉冲 … 该序列还显示于图44中。 DATA CLOCKED OUT ON POSITIVE EDGE OF CLKAND READ ON NEGATIVE EDGE OF CLK READBACK WORD (37 BITS) 0 0001 1100 1111 0110 0010 0011 1010 0111 1000 (HEX 01CF623A78) TXDATA LE CLK MUXOUT LSB 12-BIT INTERGER WORD 0000 1110 0111 0x0E7 231 25-BIT FRAC WORD 1 0110 0010 0011 1010 0111 1000 0x1623A78 23214712 RF = FPFD × (231 + 23214712 ÷ 2 25) = 5.7922963GHz 08728-101 MSB 图43. 回读单一位以确定中断时刻的输出频率 TXDATA 32 CLK PULSES 37 CLK PULSES 32 CLK PULSES 37 CLK PULSES 32 CLK PULSES 37 CLK PULSES CLK FREQUENCY READBACK FREQUENCY READBACK FREQUENCY READBACK MUXOUT R0 WRITE R4 WRITE R4 WRITE DATA 08728-144 LE 图44. 连续频率回读 Rev. E | Page 31 of 36 ADF4158 快速锁定定时器和寄存器序列 如果使用快速锁定模式，需要将一个定时器值载入PLL， 以确定宽带宽模式所花的时间。 当位寄存器4 (R4)中的DB[20:19]位设置为01(快速锁定分频 器)时，定时器值通过12位时钟分频器值加载。要使用快速 锁定，PLL必须按下列序列写入： 1. 初始化序列(参见“初始化序列”部分)。此动作只能在器 件上电后执行一次。 2. 加载寄存器R4 DB[20:19] = 01和选择的快速锁定定时器 值(DB[18:7])。 3. 如果在宽环路带宽中需要更长时间，使用CLK1 分频器值 (DB[14:3])加载寄存器R2。 请注意，PLL保持宽带宽模式的持续时间等于CLK1 × 快速锁 定时间/fPFD，其中CLK1是寄存器R2内的12位CLK1分频器。 要使用快速锁定模式，需要一个从PLL至环路滤波器的额 外连接。环路滤波器中的阻尼电阻必须降至宽带宽模式下 该电阻值的¼。这是因为电荷泵电流在宽带宽模式下提 高16，必须确保稳定性。要进一步增强稳定性，减少频率 变化中的频率过冲(宽带宽模式下)，请连接电阻R3。快速 锁定期间，SW1引脚对地短路，SW2连接至CP(通过将寄 存器R4内的DB[20:19]位设置为01来完成，即快速锁定分频 器)。可使用下列两种拓扑： • 阻尼电阻(R1)分为两个值(R1和R1A)，二者之比为1:3(参 见图45)。 • 直接从SW1连一个额外电阻(R1A)，如图46所示。选择 额外电阻时必须确保额外电阻与阻尼电阻(R1)的并联结 果应为R1初始值的¼。 对于这两种拓扑，R3:R2之比应等于1:4。 此外，应注意快速锁定功能无法在斜坡模式下使用。 ADF4158 R3 SW2 快速锁定范例 如果PLL具有13 MHz的基准频率，即fPFD = 13 MHz，CLK1 = 10 (寄存器R2内的12位CLK1分频器)，并且要求的锁定时间为 50 μs，将PLL设置为宽带宽可实现40 μs。 R2 CP C1 C2 VCO C3 R1 SW1 R1A 08728-032 如果宽带宽周期设置为40 μs，则 快速锁定定时器值 = 宽带宽持续时间 × fPFD/MOD 图45. 快速锁定环路滤波器拓扑—拓扑1 ADF4158 因此，在“快速锁定计时器和寄存器序列”部分所述序列的 第2步中，必须将值52载入寄存器R4中的时钟分频器值。 快速锁定：环路滤波器拓扑 R3 SW2 R2 CP C1 R1A C2 VCO C3 R1 SW1 图46. 快速锁定环路滤波器拓扑—拓扑2 Rev. E | Page 32 of 36 08728-102 快速锁定定时器值 = 40 µs × 13 MHz /10 = 52. ADF4158 杂散机制 低频应用 ADF4158中的小数插值器是具有25位固定模数(MOD)的三 阶Σ-Δ调制器(SDM)。SDM时钟频率为PFD基准频率(fPFD)， 允许PLL输出频率以fPFD/MOD的通道步进分辨率合成。本 节讨论了小数N分频频率合成器可实现的各种杂散机制及 其对ADF4158的影响。 RF输入的最小值规格为0.5 GHz；不过，如果满足400 V/μs 的最低压摆率规格，可使用低于此点的RF频率。适当的 LVDS驱 动 器 可 用 于 清 理 RF信 号 ， 然 后 将 其 反 馈 至 ADF4158 RF输入端。Fairchild Semiconductor的FIN1001便 是此种LVDS驱动器。 小数杂散 滤波器设计—ADIsimPLL 在大多数小数频率合成器中，小数杂散出现间隔可等于频 率合成器的设置通道间隔。在ADF4158中，这些杂散没有 出现。ADF4158的高固定模数使SDM量化误差频谱看似宽 带噪声，将小数杂散有效散布到噪声内。 ADI公司提供了滤波器设计和分析程序以帮助用户实现 PLL设计。请访问www.analog.com/pll，免费下载ADIsimPLL™软件。该软件可设计、仿真和分析整个PLL频域和时 域响应。允许使用各种无源和有源滤波器架构。 整数边界杂散 芯片级封装的PCB设计指南 RF VCO频率与PFD频率间的交互可导致杂散，称为整数边 界杂散。当这些频率不是整数关系时(小数N分频频率合成 器的目的)，杂散边带将以一定的偏移频率出现在VCO输 出频谱上，该偏移频率与整数倍数的PFD和VCO频率之间 的拍频或差频相对应。 芯片级封装(CP-24)上的引脚焊盘为方形。印刷电路板 (PCB)焊盘应比封装引脚焊盘长0.1 mm，宽0.05 mm。为确 保焊点最大，引脚焊盘应位于电路板焊盘中央。 这些杂散在靠近PFD整数倍数的通道上表现得更为明显， 对于这些通道，差频率可能位于环路带宽以内，“整数边 界杂散”的名称正是由此而来。在远离PFD整数倍数的通道 上，这些杂散由环路滤波器予以衰减。 参考杂散 在小数N分频频率合成器中，参考杂散一般不是问题，因 为参考偏移远远超出了环路带宽。不过，旁路环路的任何 参考馈通机制可能会引起问题。一种此类机制是经由RFIN 引脚回到VCO的低电平片内参考切换噪声的馈通，可能会 产生高达−90 dBc的参考杂散。PCB布局需要确保VCO与输 入参考之间充分隔离，避免电路板上可能出现馈通路径。 芯片级封装的底部有一个居中的裸露焊盘用于散热，PCB 的散热垫至少应与此裸露焊盘一样大。在PCB上，散热焊 盘与焊盘图形内边的间距至少应为0.25 mm，以确保不会发 生短路。 PCB散热焊盘上可以开散热通孔，以改善封装的散热性 能。散热通孔应与散热焊盘合为一体，间距为1.2 mm。通 孔直径应在0.3 mm至0.33 mm之间，通孔管应镀以1盎司的 铜，以堵住通孔。请将PCB散热焊盘连接到AGND。 Rev. E | Page 33 of 36 ADF4158 ADF4158在FMCW雷达中的应用 FMCW雷达中的ADF4158用于产生此类型雷达所必需的斜 坡(锯齿或三角)。过去，PLL直接由直接数字频率合成器 (DDS)驱动以产生所需类型的波形。 FMCW斜坡的方法(以DAC直接驱动VCO)，这种方法需要 补偿VCO调谐特性的非线性度。PLL方法无需校准便可提 供高度线性的斜坡。 由于ADF4158上实现的波形产生机制，DDS不再使用，使 成 本 得 以 降 低 。 而 且 ， PLL解 决 方 案 优 于 另 一 种 产 生 图47中显示了ADF4158在FMCW雷达中的应用。 LINEAR FREQUENCY SWEEP 26MHz ADF4158 PLL REFERENCE OSCILLATOR 5.1GHz TO 5.1333GHz ×5 VCO AD9288 AD9203 ADSP-BF531 AD9235 MICROCONTROLLER DSP 16B 76.5GHz TO 77.0GHz ×3 Tx ANTENNA Rx ANTENNAS BASEBAND ADC 10B TO 12B PA MULTIPLY ×15 AMP HPF MUX MIXER RANGE COMPENSATION BUS CAN/FLEXRAY 图47. 采用ADF4158的FMCW雷达 Rev. E | Page 34 of 36 08728-034 NO DDS REQUIRED WITH ADF4158 ADF4158 外形尺寸 0.30 0.25 0.18 0.50 BSC PIN 1 INDICATOR 24 19 18 1 EXPOSED PAD TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.50 0.40 0.30 13 12 2.65 2.50 SQ 2.45 6 7 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WGGD. 04-12-2012-A PIN 1 INDICATOR 4.10 4.00 SQ 3.90 图48. 24引脚引脚架构芯片级封装[LFCSP_WQ] 4 mm × 4 mm，超薄体(CP-24-7)， 尺寸单位：mm 订购指南 型号1,2 ADF4158CCPZ ADF4158CCPZ-RL7 ADF4158WCCPZ ADF4158WCCPZ-RL7 EVAL-ADF4158EB1Z 1 2 温度范围 −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C 封装描述 24引脚引脚架构芯片级封装[LFCSP_WQ] 24引脚引脚架构芯片级封装[LFCSP_WQ] 24引脚引脚架构芯片级封装[LFCSP_WQ] 24引脚引脚架构芯片级封装[LFCSP_WQ] 评估板 封装选项 CP-24-7 CP-24-7 CP-24-7 CP-24-7 Z = 符合RoHS标准的器件。 W = 通过汽车应用认证。 汽车应用级产品 ADF4158W型号的生产工艺受到严格控制，以满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不 同于商用型号；因此，设计人员应仔细阅读本数据手册的技术规格部分。只有显示为汽车应用级的产品才能用于汽车应 用。欲了解特定产品的订购信息并获得这些型号的汽车可靠性报告，请联系当地ADI客户代表。 Rev. E | Page 35 of 36 ADF4158 注释 I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。 ©2010–2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08728sc-0-3/13(E) Rev. E | Page 36 of 36