ADF4351BCPZ-RL7

集成VCO的宽带 频率合成器 ADF4351 特性 概述 输出频率范围：35 MHz至4,400 MHz 小数N分频频率合成器和整数N分频频率合成器 具有低相位噪声的VCO 可编程的1/2/4/8/16/32/64分频输出 典型抖动：0.3 ps rms EVM(典型值，2.1 GHz)： 0.4% 电源：3.0 V至3.6 V 逻辑兼容性： 1.8 V 可编程双模预分频器：4/5或8/9 可编程的输出功率 RF输出静音功能 三线式串行接口 模拟和数字锁定检测 在宽带宽内快速锁定模式 周跳减少 ADF4351结合外部环路滤波器和外部参考频率使用时，可 实现小数N分频或整数N分频锁相环(PLL)频率合成器。 ADF4351具有一个集成电压控制振荡器(VCO)，其基波输 出频率范围为2200 MHz至4400 MHz。此外，利用1/2/4/8/ 16/32/64分频电路，用户可以产生低至35 MHz的RF输出频 率。对于要求隔离的应用，RF输出级可以实现静音。静音 功能既可以通过引脚控制，也可以通过软件控制。同时提 供辅助RF输出，且不用时可以关断。 所有片内寄存器均通过简单的三线式接口进行控制。该器 件采用3.0 V至3.6 V电源供电，不用时可以关断。 应用 无 线 基 础 设 施 (W-CDMA、 TD-SCDMA、 WiMAX、 GSM、 PCS、DCS、DECT) 测试设备 无线局域网(LAN)、有线电视设备 时钟产生 功能框图 SDVDD 10-BIT R COUNTER ×2 DOUBLER DVDD VP RSET VVCO MULTIPLEXER ÷2 DIVIDER MUXOUT LOCK DETECT FAST LOCK SWITCH SW LD CLK DATA LE DATA REGISTER FUNCTION LATCH CHARGE PUMP CPOUT PHASE COMPARATOR INTEGER VALUE FRACTION VALUE VTUNE VREF VCOM VCO CORE MODULUS VALUE THIRD-ORDER FRACTIONAL INTERPOLATOR TEMP MULTIPLEXER N COUNTER MULTIPLEXER CE AGND OUTPUT STAGE ÷1/2/4/8/16/ 32/64 DGND CPGND SDGND RFOUTA– PDBRF OUTPUT STAGE ADF4351 AGNDVCO RFOUTA+ RFOUTB+ RFOUTB– 09800-001 REFIN AVDD 图1. Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. www.analog.com Tel: 781.329.4700 Fax: 781.461.3113 ©2012 Analog Devices, Inc. All rights reserved. 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............................................................................................ 2 寄存器5........................................................................................ 20 技术规格 ............................................................................................ 3 寄存器初始化序列 .................................................................... 20 时序特性........................................................................................ 5 RF频率合成器：一个成功范例 ............................................. 21 绝对最大额定值............................................................................... 6 参考倍频器和参考分频器....................................................... 21 晶体管数量 ................................................................................... 6 12位可编程模数......................................................................... 21 热阻 ................................................................................................ 6 减少周跳以缩短锁定时间....................................................... 22 ESD警告......................................................................................... 6 杂散优化和快速锁定................................................................ 22 引脚配置和功能描述 ...................................................................... 7 快速锁定定时器和寄存器序列 .............................................. 22 典型工作特性 ................................................................................... 9 快速锁定范例............................................................................ 22 电路描述 .......................................................................................... 11 快速锁定环路滤波器拓扑....................................................... 23 参考输入部分............................................................................. 11 杂散机制...................................................................................... 23 RF N分频器................................................................................. 11 杂散一致性和小数杂散优化 .................................................. 24 鉴频鉴相器(PFD)和电荷泵..................................................... 11 相位再同步 ................................................................................. 24 MUXOUT和锁定检测 .............................................................. 12 应用信息 .......................................................................................... 25 输入移位寄存器 ........................................................................ 12 直接变频调制器 ........................................................................ 25 编程模式...................................................................................... 12 与ADuC70xx和ADSP-BF527接口 .......................................... 26 VCO.............................................................................................. 12 芯片级封装的PCB设计指南 ................................................... 26 输出级 .......................................................................................... 13 输出匹配...................................................................................... 27 寄存器映射...................................................................................... 14 外形尺寸 .......................................................................................... 28 寄存器0........................................................................................ 18 订购指南...................................................................................... 28 修订历史 2012年5月—修订版0：初始版 Rev. 0 | Page 2 of 28 ADF4351 技术规格 除非另有说明，AVDD = DVDD = VVCO = SDVDD = VP = 3.3 V ± 10%；AGND = DGND = 0 V；TA = TMIN至TMAX。工作温度范围 为−40°C至+85°C。 表1. 参数 REFIN特性 输入频率 输入灵敏度 输入电容 输入电流 鉴频鉴相器(PFD) 鉴相器频率 电荷泵 ICP吸/源电流1 高值 低值 RSET范围 吸电流与源电流匹配 ICP与VCP ICP与温度 逻辑输入 输入高电压VINH 输入低电压VINL 输入电流IINH/IINL 输入电容CIN 逻辑输出 输出高电压VOH 输出高电流IOH 输出低电压VOL 电源 AVDD DVDD, VVCO, SDVDD, VP DIDD + AIDD 2 输出分频器 IVCO2 IRFOUT2 低功耗休眠模式 RF输出特性 VCO输出频率 使用分频器时最小VCO 输出频率 VCO灵敏度KV 推频(开环) 拉频(开环) 谐波成分(二次) 谐波成分(三次) 最小值 典型值 10 0.7 最大值 单位 测试条件/注释 250 AVDD 如果f < 10 MHz，确保压摆率大于21 V/µs 偏置AVDD/2；交流耦合确保AVDD/2偏置 ±60 MHz V p-p pF µA 32 45 90 MHz MHz MHz 小数N分频 整数N分频(频段选择使能) 整数N分频(频段选择禁用) 10 RSET = 5.1 kΩ 5 0.312 3.9 10 2 1.5 2 1.5 0.6 ±1 3.0 DVDD − 0.4 3.0 AVDD 21 6 to 36 70 21 7 2200 34.375 mA mA kΩ % % % V V µA pF 500 0.4 V µA V 3.6 V 27 mA mA mA mA µA 80 26 10 4400 40 1 90 −19 −20 −13 −10 MHz MHz MHz/V MHz/V kHz dBc dBc dBc dBc Rev. 0 | Page 3 of 28 0.5 V ≤ VCP ≤ 2.5 V 0.5 V ≤ VCP ≤ 2.5 V VCP = 2.0 V 选择CMOS输出 IOL = 500 µA 这些电压必须等于AVDD 每个二分频输出消耗6 mA RF输出级可编程 基波VCO模式 2200 MHz基波输出，选择64 分频 驱动2.00 VSWR负载 基波VCO输出 分频VCO输出 基波VCO输出 分频VCO输出 ADF4351 参数 最小RF输出功率3 最大RF输出功率3 输出功率波动 最小VCO调谐电压 最大VCO调谐电压 噪声特性 VCO相位噪声性能 最小值 典型值 −4 5 ±1 0.5 2.5 最大值 单位 dBm dBm dB V V −89 −114 −134 −148 −86 −111 −134 −145 −83 −110 −131 −145 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −220 −221 dBc/Hz dBc/Hz −116 −118 −100 0.27 −80 dBc/Hz dBc/Hz dBc/Hz ps dBc −40 dBm 归一化相位噪底 (PNSYNTH) 4 归一化1/f噪声(PN1_f) 5 带内相位噪声 积分RMS抖动6 PFD频率引起的杂散 信号 使能RF静音时的信号电平 1 2 3 4 5 6 测试条件/注释 可以3 dB步进编程 VCO噪声在开环条件下测量 10 kHz偏移、2.2 GHz载波 100 kHz偏移、2.2 GHz载波 1 MHz偏移、2.2 GHz载波 5 MHz偏移、2.2 GHz载波 10 kHz偏移、3.3 GHz载波 100 kHz偏移、3.3 GHz载波 1 MHz偏移、3.3 GHz载波 5 MHz偏移、3.3 GHz载波 10 kHz偏移、4.4 GHz载波 100 kHz偏移、4.4 GHz载波 1 MHz偏移、4.4 GHz载波 5 MHz偏移、4.4 GHz载波 DPLL环路带宽= 500 kHz ABP = 6 ns ABP = 3 ns 10 kHz偏移；归一化为1 GHz ABP = 6 ns ABP = 3 ns 3 kHz偏移、2111.28 MHz载波 内部改变ICP以使环路增益在整个频率范围内保持稳定。 TA = 25°C；AVDD = DVDD = VVCO = 3.3 V；预分频 = 8/9；fREFIN = 100 MHz；fPFD = 25 MHz；fRF = 4.4 GHz。 使用50 Ω电阻接VVCO，驱动50 Ω负载。测量功率时辅助RF输出禁用。辅助输出的功耗与主输出相同。 频率合成器相位噪底的估算方法如下：测量VCO输出端的带内相位噪声，然后减去20 log N(其中N为N分频器的值)和10 log FPFD。计算VCO输出端的带内相位噪 声性能时，请使用以下公式：PNSYNTH = PNTOT − 10 log(fPFD) − 20 log N。 PLL相位噪声由闪烁(1/f)噪声加归一化PLL噪底组成。RF频率为fRF，频率偏移为f时，计算1/f噪声贡献的公式如下：PN = PN1_f + 10 log(10 kHz/f) + 20 log(fRF/1 GHz)。归一化相位噪底和闪烁噪声均在ADIsimPLL中进行了模拟。 fREFIN = 122.88 MHz；fPFD = 30.72 MHz；VCO频率 = 4222.56 MHz；RFOUT = 2111.28 MHz；N = 137；环路带宽 = 60 kHz；ICP = 2.5 mA；低噪声模式。噪声是利用 EVAL-ADF4351EB1Z和Rohde & Schwarz FSUP信号源分析仪测得。 Rev. 0 | Page 4 of 28 ADF4351 时序特性 除非另有说明，AVDD = DVDD = VVCO = SDVDD = VP = 3.3 V ± 10%；AGND = DGND = 0 V；使用1.8 V和3 V逻辑电平； TA = TMIN至TMAX。 表2. 参数 t1 t2 t3 t4 t5 t6 t7 限值 20 10 10 25 25 10 20 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) 描述 LE建立时间 DATA到CLK建立时间 DATA到CLK保持时间 CLK高电平持续时间 CLK低电平持续时间 CLK到LE建立时间 LE脉冲宽度 时序图 t4 t5 CLK t2 DATA DB31 (MSB) t3 DB30 DB2 (CONTROL BIT C3) DB1 (CONTROL BIT C2) DB0 (LSB) (CONTROL BIT C1) t7 LE t1 09800-002 t6 LE 图2. 时序图 Rev. 0 | Page 5 of 28 ADF4351 绝对最大额定值 本器件为高性能RF集成电路，ESD额定值小于1.5 kV，对ESD 除非另有说明，TA = 25°C。 (静电放电)敏感。搬运和装配时应采取适当的防范措施。 表3. 参数 AVDD 至GND 1 AVDD 至DVDD VVCO 至GND 1 VVCO 至AVDD 数字I/O电压至GND1 模拟I/O电压至GND1 REFIN 至GND 1 工作温度范围 存储温度范围 最高结温 回流焊 峰值温度 峰值温度时间 1 晶体管数量 额定值 −0.3 V至+3.9 V −0.3 V至+0.3 V −0.3 V至+3.9 V −0.3 V至+0.3 V −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V −40°C至+85°C −65°C至+125°C 150°C ADF4351的晶体管数量为36,955 (CMOS)和986(双极性)。 热阻 热阻(θJA)针对裸露焊盘焊接到GND的器件指定。 表4. 热阻 封装类型 32引脚 LFCSP(CP-32-2) θJA 27.3 单位 °C/W ESD警告 ESD(静电放电)敏感器件。 260°C 40 sec GND = AGND = DGND = CPGND = SDGND = AGNDVCO = 0 V. 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. 0 | Page 6 of 28 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 ADF4351 32 31 30 29 28 27 26 25 SDVDD SDGND MUXOUT REFIN DVDD DGND PDBRF LD 引脚配置和功能描述 3 4 5 6 PIN 1 INDICATOR 24 23 22 ADF4351 21 TOP VIEW (Not to Scale) 19 20 18 8 17 AGND 9 AVDD 10 AGNDVCO 11 7 VREF VCOM RSET AGNDVCO VTUNE TEMP AGNDVCO VVCO NOTES 1. THE LFCSP HAS AN EXPOSED PAD THAT MUST BE CONNECTED TO GND. 09800-003 1 2 RFOUTA+ 12 RFOUTA− 13 RFOUTB+ 14 RFOUTB− 15 VVCO 16 CLK DATA LE CE SW VP CPOUT CPGND 图3. 引脚配置 表5. 引脚功能描述 引脚编号 1 引脚名称 CLK 2 DATA 3 LE 4 CE 5 6 7 SW VP CPOUT 8 9 10 CPGND AGND AVDD 11, 18, 21 12 13 14 15 16, 17 AGNDVCO RFOUTA+ RFOUTA− RFOUTB+ RFOUTB− VVCO 19 20 TEMP VTUNE 描述 串行时钟输入。数据在CLK上升沿时逐个输入32位移位寄存器。此输入为高阻抗CMOS 输入。 串行数据输入。串行数据以MSB优先方式加载，三个LSB用作控制位。此输入为高阻抗 CMOS输入。 加载使能。当LE变为高电平时，存储在32位移位寄存器中的数据载入三个控制位所选择 的寄存器。此输入为高阻抗CMOS输入。 芯片使能。此引脚的逻辑低电平将关断器件，并使电荷泵进入三态模式。根据关断位 的状态不同，此引脚的逻辑高电平将使器件上电。 快速锁定开关。使用快速锁定模式时，必须将环路滤波器与此引脚相连。 电荷泵电源。VP的值必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近此引脚。 电荷泵输出。使能时，此输出向外部环路滤波器提供±ICP。环路滤波器的输出连到VTUNE， 以驱动内部VCO。 电荷泵接地。此输出是CPOUT的接地回路引脚。 模拟地。AVDD的接地回路引脚。 模拟电源。范围为3.0 V至3.6 V。将去耦电容放置到模拟接地层并尽可能靠近此引脚。 AVDD的值必须与DVDD相同。 VCO模拟地。VCO的接地回路引脚。 VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 互补VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 辅助VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 互补辅助VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 VCO电源。范围为3.0 V至3.6 V。将去耦电容放置到模拟接地层并尽可能靠近这些引脚。VVCO 的值必须与AVDD相同。 温度补偿输出。将去耦电容放置到接地层并尽可能靠近此引脚。 VCO的控制输入。此电压决定输出频率，从对CPOUT输出电压的滤波而获得。 Rev. 0 | Page 7 of 28 ADF4351 引脚编号 22 引脚名称 RSET 23 24 25 26 27 28 29 VCOM VREF LD PDBRF DGND DVDD REFIN 30 31 32 MUXOUT SDGND SDVDD EP Exposed Pad 描述 在此引脚与地之间连一个电阻可设置电荷泵输出电流。RSET引脚的标称电压偏置为0.55 V。ICP与 RSET的关系如下： ICP = 25.5/RSET 其中： RSET = 5.1 kΩ. ICP = 5 mA. 内部补偿节点。偏置调谐范围的一半。将去耦电容放置到接地层并尽可能靠近此引脚。 基准电压。将去耦电容放置到接地层并尽可能靠近此引脚。 锁定检测输出引脚。此引脚输出逻辑高电平时表示PLL锁定。逻辑低电平输出表示PLL失锁。 RF关断。此引脚为逻辑低电平时，RF输出静音。此功能也是软件可编程的。 数字地。DVDD的接地回路引脚。 数字电源。DVDD的值必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近此引脚。 基准输入。这是一个CMOS输入，标称阈值为AVDD/2，并具有100 kΩ的直流等效输入电阻。此 输入可以采用TTL或CMOS晶振驱动，或者交流耦合。 多路复用器输出。此多路复用器输出允许从外部访问锁定检测值、N分频器值或R分频器值。 数字Σ-Δ调制器地。Σ-Δ调制器的接地回路引脚。 数字Σ-Δ调制器的电源引脚。SDVDD的值必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近 此引脚。 裸露焊盘。LFCSP具有一个必须连接至GND的裸露焊盘。 Rev. 0 | Page 8 of 28 ADF4351 典型工作特性 –90 –40 –50 –70 PHASE NOISE (dBc/Hz) –80 –90 –100 –110 –120 –130 –140 1M 10M –150 10k 100k 1M 10M FREQUENCY (Hz) 图7. 闭环相位噪声，基波VCO和分频器， VCO = 2.2 GHz，PFD = 25 MHz，环路滤波器带宽 = 63 kHz –90 –40 –50 DIV1 DIV2 DIV4 DIV8 DIV16 DIV32 DIV64 –100 –60 –70 PHASE NOISE (dBc/Hz) –80 –90 –100 –110 –120 –130 –140 –110 –120 –130 –140 –150 –160 –150 100k 1M 10M FREQUENCY (Hz) –170 1k 09800-105 10k 10k 100k 1M 10M FREQUENCY (Hz) 图5. 开环VCO相位噪声，3.3 GHz 09800-108 PHASE NOISE (dBc/Hz) –140 –170 1k 图4. 开环VCO相位噪声，2.2 GHz 图8. 闭环相位噪声，基波VCO和分频器， VCO = 3.3 GHz，PFD = 25 MHz，环路滤波器带宽 = 63 kHz –40 –90 –50 DIV1 DIV2 DIV4 DIV8 DIV16 DIV32 DIV64 –100 –60 PHASE NOISE (dBc/Hz) –70 –80 –90 –100 –110 –120 –130 –140 –110 –120 –130 –140 –150 –160 –150 10k 100k 1M FREQUENCY (Hz) 10M 09800-106 PHASE NOISE (dBc/Hz) –130 09800-107 100k 09800-104 10k FREQUENCY (Hz) –160 1k –120 –160 –150 –160 1k –110 图6. 开环VCO相位噪声，4.4 GHz –170 1k 10k 100k 1M 10M FREQUENCY (Hz) 图9. 闭环相位噪声，基波VCO和分频器， VCO = 4.4 GHz，PFD = 25 MHz，环路滤波器带宽 = 63 kHz Rev. 0 | Page 9 of 28 09800-109 PHASE NOISE (dBc/Hz) –60 –160 1k DIV1 DIV2 DIV4 DIV8 DIV16 DIV32 DIV64 –100 –60 –70 –70 –80 –80 –110 –120 –130 –120 –130 –140 –150 –150 10k 100k 1M 10M FREQUENCY (Hz) 图10. 小数N分频杂散性能，低噪声模式，W-CDMA频段， RFOUT = 2111.28 MHz，REFIN = 122.88 MHz，PFD = 30.72 MHz， 选择2分频输出；环路滤波器带宽 = 60 kHz，通道间隔 = 240 kHz； RMS相位误差 = 0.21°，RMS抖动 = 0.27 ps，EVM = 0.37% –160 1k –70 –70 –80 –80 PHASE NOISE (dBc/Hz) –60 –100 –110 –120 –130 –110 –120 –130 –150 –150 100k 1M 10M FREQUENCY (Hz) 图11. 小数N分频杂散性能，低杂散模式，W-CDMA频段， RFOUT = 2111.28 MHz，REFIN = 122.88 MHz，PFD = 30.72 MHz， 选择2分频输出；环路滤波器带宽 = 60 kHz，通道间隔 = 240 kHz； RMS相位误差 = 0.37°，RMS抖动 = 0.49 ps，EVM = 0.64% –160 1k –70 –80 –80 PHASE NOISE (dBc/Hz) –60 –110 –120 –130 –110 –120 –130 –140 –150 FREQUENCY (Hz) 1M 10M –160 1k 09800-112 100k 图12. 小数N分频杂散性能，低噪声模式，W-CDMA频段， RFOUT = 2111.28 MHz，REFIN = 122.88 MHz，PFD = 30.72 MHz， 选择2分频输出；环路滤波器带宽 = 20 kHz，通道间隔 = 240 kHz； RMS相位误差 = 0.25°，RMS抖动 = 0.32 ps，EVM = 0.44% 10M –90 –150 10k 1M –100 –140 –160 1k 100k 图14. 小数N分频杂散性能，低杂散模式，LTE频段， RFOUT = 2646.96 MHz，REFIN = 122.88 MHz，PFD = 30.72 MHz； 环路滤波器带宽 = 60 kHz，通道间隔 = 240 kHz； RMS相位误差 = 0.56°，RMS抖动 = 0.59 ps，EVM = 0.98% –70 –90 10k FREQUENCY (Hz) –60 –100 10M –100 –140 10k 1M –90 –140 –160 1k 100k 图13. 小数N分频杂散性能，低噪声模式，LTE频段， RFOUT = 2646.96 MHz，REFIN = 122.88 MHz，PFD = 30.72 MHz； 环路滤波器带宽 = 60 kHz，通道间隔 = 240 kHz；相位字 = 9， RMS相位误差 = 0.28°，RMS抖动 = 0.29 ps，EVM = 0.49% –60 –90 10k FREQUENCY (Hz) 09800-111 PHASE NOISE (dBc/Hz) –110 –140 –160 1k PHASE NOISE (dBc/Hz) –100 09800-114 –100 –90 10k 100k FREQUENCY (Hz) 1M 10M 09800-115 –90 09800-113 PHASE NOISE (dBc/Hz) –60 09800-110 PHASE NOISE (dBc/Hz) ADF4351 图15. 小数N分频杂散性能，低噪声模式，W-CDMA频段， RFOUT = 2646.96 MHz，REFIN = 122.88 MHz，PFD = 30.72 MHz； 环路滤波器带宽 = 20 kHz，通道间隔 = 240 kHz；RMS相位误差 = 0.35°， RMS抖动 = 0.36 ps，EVM = 0.61% Rev. 0 | Page 10 of 28 ADF4351 电路描述 PFD频率(fPFD)公式为： 参考输入部分 fPFD = REFIN × [(1 + D)/(R × (1 + T))] 参考输入级如图16所示。SW1和SW2为常闭开关。SW3为 常开开关。启动关断程序后，SW3闭合，SW1和SW2断 开，确保关断期间REFIN引脚无负载。 D是REFIN倍频器位(0或1)。 R是二进制10位可编程参考计数器的预设分频比(1至1023)。 100kΩ T是REFIN 2分频位(0或1)。 SW2 REFIN NC 其中： REFIN是参考输入频率。 POWER-DOWN CONTROL NC (2) 整数N分频模式 09800-005 BUFFER SW1 TO R COUNTER SW3 NO 如果FRAC = 0且寄存器2的DB8 (LDF)设为1，则频率合成 器工作在整数N分频模式。若要进行整数N数字锁定检 图16. 参考输入级 RF N分频器 测，应将寄存器2的DB8设为1。 RF N分频器可以在PLL反馈路径中提供一个分频比。分频比 R分频器 由构成此分频器的INT、FRAC和MOD的值决定(见图17)。 利用10位R分频器，可以细分输入参考频率(REFIN)以产生 RF N DIVIDER FROM VCO OUTPUT/ OUTPUT DIVIDERS PFD的参考时钟。分频比可以为1至1023。 N = INT + FRAC/MOD 鉴频鉴相器(PFD)和电荷泵 TO PFD N COUNTER 鉴频鉴相器(PFD)接受R分频器和N分频器的输入，产生与 THIRD-ORDER FRACTIONAL INTERPOLATOR 二者的相位和频率差成比例的输出。图18是该鉴频鉴相器 的原理示意图。 FRAC VALUE MOD VALUE HIGH 09800-006 INT VALUE D1 Q1 UP U1 +IN CLR1 图17. RF N分频器 INT、FRAC、MOD与R分频器的关系 DELAY U3 CHARGE PUMP CPOUT 利用INT、FRAC和MOD的值以及R分频器，可以产生间隔 为PFD频率的分数的输出频率。详情见“RF频率合成器： 一个成功范例”部分。 HIGH 09800-007 U2 RF VCO频率(RFOUT)公式为： RFOUT = fPFD × (INT + (FRAC/MOD)) CLR2 DOWN D2 Q2 –IN (1) 图18. PFD简化原理图 其中： PFD内置一个可编程延迟元件，用来设置防反冲脉冲(ABP) RFOUT是电压控制振荡器(VCO)的输出频率。 的宽度。此脉冲可确保PFD传递函数中无死区。寄存器3 INT是二进制16位计数器的预设分频比(4/5预分频器为23至 (R3)中的DB22位用于设置ABP： 65535，8/9预分频器为75至65,535)。 FRAC是小数分频的分子(0至MOD − 1)。MOD是预设的小 数模数(2至4095)。 • DB22位设为0时，ABP宽度为6 ns，这是小数N分频应用 的推荐值。 • DB22位设为1时，ABP宽度为3 ns，这是整数N分频应用 的推荐值。 对于整数N分频应用，较短的脉冲宽度有助于改善带内噪 声。这种模式下，PFD的工作频率最高可达90 MHz。当PFD 工作频率高于45 MHz时，必须将寄存器1中的相位调整位 (DB28)设为1以禁用VCO频段选择。 Rev. 0 | Page 11 of 28 ADF4351 MUXOUT和锁定检测 编程模式 ADF4351的多路复用器输出允许用户访问芯片的各种内部 表6和图23至图29显示了如何设置ADF4351的编程模式。 点。MUXOUT状态由寄存器2中的M3、M2和M1位控制(见 图26)。图19以框图形式显示了MUXOUT部分。 倍频器、参考2分频、R分频器值和电荷泵电流设置。器件 DVDD 要使用任何双缓冲设置的新值，必须发生两个事件： 1. 通过写入适当的寄存器，将新值锁存至器件中。 THREE-STATE OUTPUT 2. 对寄存器0 (R0)执行一次新的写操作。 DVDD DGND R COUNTER OUTPUT ADF4351的下列设置采用双缓冲：相位值、模数值、参考 例如，更新模数值时，必须写入寄存器0 (R0)，以确保模数 MUX CONTROL 值正确加载。寄存器4 (R4)中的分频器选择值也是双缓冲， MUXOUT N DIVIDER OUTPUT 但条件是寄存器2 (R2)的DB13位设为1。 ANALOG LOCK DETECT DIGITAL LOCK DETECT VCO DGND 09800-008 RESERVED 图19. MUXOUT原理图 ADF4351的VCO内核由三个独立VCO组成，每个VCO使用 16个重叠频段，如图20所示，以便覆盖较宽的频率范围， 而VCO灵敏度(KV)则较小，不会导致相位噪声和杂散性能 输入移位寄存器 较差。 ADF4351数字部分包括一个10位RF R计数器、一个16位RF N 3.0 计数器、一个12位FRAC计数器和一个12位模数计数器。 数据在CLK的每个上升沿时逐个输入32位移位寄存器。数 2.5 据输入方式是MSB优先。在LE上升沿时，数据从移位寄存 2.0 三个控制位(C3、C2和C1)的状态决定。如图2所示，这些 控制位是三个LSB：DB2、DB1和DB0。表6是这些位的真 VTUNE (V) 器传输至六个锁存器之一。目标锁存器由移位寄存器中的 值表。图23总结了这些锁存器的编程方式。 1.0 表6. C3、C2和C1控制位的真值表 C1 0 1 0 1 0 1 0.5 寄存器 寄存器0 (R0) 寄存器1 (R1) 寄存器2 (R2) 寄存器3 (R3) 寄存器4 (R4) 寄存器5 (R5) 0 2.0 2.5 3.0 3.5 FREQUENCY (GHz) 4.0 4.5 09800-120 C3 0 0 0 0 1 1 控制位 C2 0 0 1 1 0 0 1.5 图20. VTUNE 与频率的关系 上电时或寄存器0 (R0)更新时，VCO和频段选择逻辑会自动 选择正确的VCO和频段。 VCO和频段选择取10个PFD周期与频段选择时钟分频器值 的乘积。VCO VTUNE与环路滤波器的输出断开，连到内部基 准电压。 Rev. 0 | Page 12 of 28 ADF4351 R计数器用作频段选择逻辑的时钟。R计数器输出端有一个 输出级 可编程分频器，允许进行1至255整数分频，该分频器值由 ADF4351的RFOUTA+和RFOUTA−引脚连到由VCO的缓冲输出 寄存器4 (R4)中的位[DB19:DB12]设置。当所需PFD频率高 驱动的NPN差分对的集电极，如图22所示。 于125 kHz时，应设置分频比，以为正确选择频段提供足够 RFOUTA+ RFOUTA– 的时间。 频段选择需要10个PFD周期，也就是80 µs。如果需要更快的 锁定时间，必须将寄存器3 (R3)的DB23位设为1。此设置允 VCO 许用户选择最高500 kHz的频段选择时钟频率，从而最短频 BUFFER/ DIVIDE-BY-1/-2/-4/-8/ -16/-32/-64 09800-010 段选择时间缩短到20 µs。对于相位调整和小(