ADF4355-2BCPZ-RL7

集成VCO的 微波宽带频率合成器 ADF4355-2 特性 概述 RF输出频率范围：54 MHz至4400 MHz 小数N分频频率合成器和整数N分频频率合成器 高分辨率38位模数 低相位噪声压控振荡器(VCO) 可编程1/2/4/8/16/32/64分频输出 模拟和数字电源：3.3 V 电荷泵和VCO电源：5 V(典型值) 逻辑兼容性：1.8 V 可编程双模预分频器：4/5或8/9 可编程的输出功率 RF输出静音功能 三线式串行接口 模拟和数字锁定检测 ADF4355-2结合外部环路滤波器和外部参考频率使用时， 可实现小数N分频或整数N分频锁相环(PLL)频率合成器。 其他频率输出的一系列分频器可实现54 MHz至4,400 MHz的 工作频率。 ADF4355-2集成VCO，基波输出频率范围为3400 MHz至 6800 MHz。此外，VCO频率可进行1、2、4、8、16、32或 64分频，因此用户可以产生低至54 MHz的RF输出频率。对 于要求隔离的应用，RF输出级可以实现静音。静音功能既 可以通过引脚控制，也可以通过软件控制。 所有片内寄存器均通过简单的三线式接口进行控制。 ADF4355-2采用3.15 V至3.45 V的模拟和数字电源工作，并带 有4.75 V至5.25 V的电荷泵和VCO电源。此外，ADF4355-2 还内置硬件和软件省电模式。 应用 无线基础设施(W-CDMA、TD-SCDMA、WiMAX、GSM、PCS、 DCS、DECT) 点到点/点到多点微波链路 卫星/VSAT 测试设备/仪器仪表 时钟产生 功能框图 AV DD CE REFIN A REFIN B CLK DATA LE ×2 DOUBLER 10-BIT R COUNTER DVDD VP RSET VVCO VRF AVDD MULTIPLEXER ÷2 DIVIDER MUXOUT LOCK DETECT CREG 1 CREG 2 DATA REGISTER FUNCTION LATCH CHARGE PUMP CPOUT PHASE COMPARATOR VTUNE VREF VBIAS VCO CORE INTEGER REG FRACTION REG MODULUS REG VREGVCO 1/2/4/8 ÷ 16/32/64 THIRD-ORDER FRACTIONAL INTERPOLATOR OUTPUT STAGE RFOUTA+ RFOUTA– PDBRF OUTPUT STAGE N COUNTER RFOUTB+ RFOUTB– ADF4355-2 AGND CPGND AGNDRF SDGND AGNDVCO 12452-001 MULTIPLEXER 图1. Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADF4355-2 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 概述.................................................................................................. 1 功能框图 ......................................................................................... 1 修订历史 ......................................................................................... 2 规格.................................................................................................. 3 时序特性.................................................................................... 5 绝对最大额定值............................................................................ 6 晶体管数量 ............................................................................... 6 ESD警告..................................................................................... 6 引脚配置和功能描述 ................................................................... 7 典型性能参数 ................................................................................ 9 电路描述 ....................................................................................... 12 参考输入部分 ......................................................................... 12 RF N分频器............................................................................. 12 鉴频鉴相器(PFD)和电荷泵................................................. 13 MUXOUT和Lock检测 .......................................................... 13 输入移位寄存器..................................................................... 13 编程模式.................................................................................. 13 VCO .......................................................................................... 14 输出级 ...................................................................................... 14 寄存器映射................................................................................... 15 寄存器0 .................................................................................... 17 寄存器1 .................................................................................... 18 寄存器2 .................................................................................... 19 寄存器3 .................................................................................... 20 寄存器4 .................................................................................... 21 寄存器5 .................................................................................... 22 寄存器6 .................................................................................... 23 寄存器7 .................................................................................... 25 寄存器8 .................................................................................... 26 寄存器9 .................................................................................... 26 寄存器10.................................................................................. 27 寄存器11.................................................................................. 27 寄存器12.................................................................................. 28 寄存器初始化序列 ................................................................ 28 频率更新序列 ......................................................................... 28 RF频率合成器：一个成功范例.......................................... 29 参考倍频器和参考分频器 ................................................... 29 杂散优化和快速锁定............................................................ 29 优化抖动.................................................................................. 29 杂散机制.................................................................................. 30 锁定时间.................................................................................. 30 应用信息 ....................................................................................... 31 直接变频调制器..................................................................... 31 电源 .......................................................................................... 32 芯片级封装的印刷电路板(PCB)设计指南 ...................... 32 输出匹配.................................................................................. 33 外形尺寸 ....................................................................................... 34 订购指南.................................................................................. 34 修订历史 2014年10月—修订版0：初始版 Rev. 0 | Page 2 of 34 ADF4355-2 规格 除非另有说明，AVDD = DVDD = VRF = 3.3 V ± 5%，4.75 V ≤ VP = VVCO ≤ 5.25 V，AGND = CPGND = AGNDVCO = SDGND = AGNDRF = 0 V， RSET = 5.1 kΩ，dBm以50 Ω为基准，TA = TMIN至TMAX。 表1. 参数 REFINA/REFINB特性 输入频率 单端模式 差模 输入灵敏度 单端模式 符号 最小值 最大值 单位 10 10 250 600 MHz MHz 0.4 AVDD V p-p 0.4 1.8 V p-p ±60 ±250 125 pF pF µA µA MHz 输入电容 单端模式 差模 输入电流 逻辑输入 输入高电压 输入低电压 输入电流 输入电容 逻辑输出 输出高电压 输出高电流 输出低电压 电源 模拟电源 数字电源和RF电源电压 电荷泵电压和电源电压 电荷泵电源电流 DIDD + AIDD3 输出分频器 电源电流 RFOUTA±/RFOUTB±电源电流 低功耗休眠模式 测试条件/注释 如果f < 10 MHz，确保压摆率大于21 V/µs 差模 鉴相器频率 电荷泵(CP) 电荷泵电流(吸/源) 高值 低值 RSET范围 电流匹配 ICP与VCP ICP与温度 典型值 6.9 1.4 ICP VINH VINL IINH/IINL CIN 1.5 VOH DVDD −0.4 1.5 IRFOUT x ± mA mA kΩ % % % 0.6 ±1 3.0 3.15 4.75 AVDD 5.0 8 62 6至36 70 16/20/ 42/55 500 1000 500 0.4 3.45 V 5.25 9 69 V Rev. 0 | Page 3 of 34 85 20/35/ 50/70 固定 0.5 V ≤ VCP 1 ≤ VP − 0.5 V 0.5 V ≤ VCP1 ≤ VP − 0.5 V VCP1 = 2.5 V V V µA pF V V µA V 1.8 IOH VOL IVCO 设置单端参考 设置差分参考 RSET = 5.1 kΩ 4.8 0.3 5.1 3 3 1.5 AVDD DVDD, VRF VP, VVCO IP REFINA偏置AVDD/2； 交流耦合确保AVDD/2偏置 LVDS和LVPECL兼容，REFINA/REFINB 偏置2.1 V；交流耦合确保2.1 V偏置 mA mA mA mA µA µA 选择1.8 V输出 IOL 2 = 500 µA 电压必须等于AVDD VP必须等于VVCO 每个二分频输出消耗6 mA RF输出级可编程； RFOUTB+/RFOUTB−关断 硬件关断 软件关断 ADF4355-2 参数 RF输出特性 VCO频率范围 RF输出频率 VCO灵敏度 推频(开环) 拉频(开环) 谐波成分 第二 第三 RF输出功率4 RF输出功率波动 RF输出功率波动(频率范围内) 使能RF静音时的信号电平 符号 最小值 典型值 最大值 单位 测试条件/注释 6800 4400 基波VCO范围 15 15 0.5 MHz MHz MHz/V MHz/V MHz −27 −22 −20 −12 +8 +3 ±1 ±3 −60 −30 dBc dBc dBc dBc dBm dBm dB dB dBm dBm 基波VCO输出(RFOUTA+) 分频VCO输出(RFOUTA+) 基波VCO输出(RFOUTA+) 分频VCO输出(RFOUTA+) RFOUTA+ = 1 GHz RFOUTA+/RFOUTA− = 4.4 GHz RFOUTA+/RFOUTA− = 4.4 GHz RFOUTA+/RFOUTA− = 1 GHz至4.4 GHz RFOUTA+/RFOUTA− = 1 GHz，VCO = 4 GHz RFOUTA+/RFOUTA− = 4.4 GHz，VCO = 4.4 GHz −116 −136 −138 −155 −113 −133 −135 −153 −110 −130 −132 −150 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 在开环条件下的VCO噪声 100 kHz偏移、3.4 GHz载波 800 kHz偏移、3.4 GHz载波 1 MHz偏移、3.4 GHz载波 10 MHz偏移、3.4 GHz载波 100 kHz偏移、5.0 GHz载波 800 kHz偏移、5.0 GHz载波 1 MHz偏移、5.0 GHz载波 10 MHz偏移、5.0 GHz载波 100 kHz偏移、6.8 GHz载波 800 kHz偏移、6.8 GHz载波 1 MHz偏移、6.8 GHz载波 10 MHz偏移、6.8 GHz载波 −221 −223 −116 150 −80 dBc/Hz dBc/Hz dBc/Hz ps dBc 3400 53.125 KV 噪声特性 基波VCO相位噪声性能 归一化带内相位本底噪声 小数通道5 整数通道6 归一化1/f噪声，PN1_f7 积分RMS抖动 鉴频鉴相器(PFD)频率引起的杂散信号 外部低压差(LDO)模式 电压驻波比(VSWR) = 2:1 10 kHz偏移；归一化为1 GHz VCP是CPOUT引脚上的电压。 IOL是输出低电流。 3 TA = 25°C；AVDD = DVDD = VRF = 3.3 V；VVCO = VP = 5.0 V；预分频 = 4/5；fREFIN = 122.88 MHz；fPFD = 61.44 MHz；fRF = 1650 MHz。 4 RF输出功率利用EV-ADF4355-2SD1Z评估板在频谱分析仪中测量，评估板和电缆损耗已消除。未使用的RF输出引脚端接50 Ω电阻。 5 这个数值可用于计算任何应用的相位噪声。计算VCO输出端的带内相位噪声性能时，请使用以下公式：−221 + 10log(fPFD) + 20logN。所给出的值是针对小数通 道的最低噪声模式。 6 这个数值可用于计算任何应用的相位噪声。计算VCO输出端的带内相位噪声性能时，请使用以下公式：-223 + 10log(fPFD) + 20logN。所给出的值是针对整数通道 的最低噪声模式。 6 PLL相位噪声由1/f(闪烁)噪声加归一化PLL噪底组成。RF频率为fRF，频率偏移为f时，计算1/f噪声贡献的公式如下：PN = P1_f + 10log(10 kHz/f) + 20log(fRF/1 GHz)。归一化 相位噪底和闪烁噪声均在ADIsimPLL设计工具中进行了模拟。 1 2 Rev. 0 | Page 4 of 34 ADF4355-2 时序特性 除非另有说明，AVDD = DVDD = VRF = 3.3 V ± 5%，4.75 V ≤ VP = VVCO ≤ 5.25 V，AGND = CPGND = AGNDVCO = SDGND = AGNDRF = 0 V， RSET = 5.1 kΩ，dBm以50 Ω为基准，TA = TMIN至TMAX。 表2. 参数 t1 t2 t3 t4 t5 t6 t7 限值 20 10 10 25 25 10 20 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) 说明 LE建立时间 DATA到CLK建立时间 DATA到CLK保持时间 CLK高电平持续时间 CLK低电平持续时间 CLK到LE建立时间 LE脉冲宽度 时序图 t4 t5 CLK t2 DATA DB31 (MSB) t3 DB30 DB3 (CONTROL BIT C4) DB2 (CONTROL BIT C3) DB1 (CONTROL BIT C2) DB0 (LSB) (CONTROL BIT C1) t7 t1 t6 图2. 时序图 Rev. 0 | Page 5 of 34 12452-002 LE ADF4355-2 绝对最大额定值 除非另有说明，TA = 25°C。 表3. 参数 VRF、DVDD、AVDD至GND1 AVDD至DVDD VP、VVCO至GND1 VP、VVCO至AVDD CPOUT至GND1 数字输入/输出电压至GND1 模拟输入/输出电压至GND1 REFINA、REFINB至GND1 REFINA至REFINB 工作温度范围 存储温度范围 最高结温 θJA，热阻(焊盘焊接至GND)1 回流焊 峰值温度 峰值温度时间 静电放电(ESD) 充电器件模型 人体模型 1 额定值 −0.3 V至+3.6 V −0.3 V至+0.3 V −0.3 V至+5.8 V −0.3 V至AVDD + 2.5 V −0.3 V至VP + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至AVDD + 0.3 V −0.3 V至AVDD + 0.3 V ±2.1 V −40°C至+85°C −65°C至+125°C 150°C 27.3°C/W 注意，等于或超出上述绝对最大额定值可能会导致产品永 久性损坏。这只是额定最值，并不能以这些条件或者在任 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 ADF4355-2为高性能RF集成电路，ESD额定值为2,500 kV， 对ESD(静电放电)敏感。搬运和装配时应采取适当的防范 措施。 晶体管数量 ADF4355-2的晶体管数量为103,665 (CMOS)和3214(双极性)。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 260°C 40秒 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 1000 V 2500 V GND = AGND = SDGND = AGNDRF = AGNDVCO = CPGND = 0 V. Rev. 0 | Page 6 of 34 ADF4355-2 32 31 30 29 28 27 26 25 CREG 2 SDGND MUXOUT REFINA REFINB DVDD PDBRF CREG 1 引脚配置和功能描述 1 2 3 4 5 6 7 8 ADF4355-2 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 VBIAS VREF RSET AGNDVCO VTUNE VREGVCO AGNDVCO VVCO NOTES 1. THE EXPOSED PAD MUST BE CONNECTED TO AGND. 12452-003 AGND VRF RFOUTA+ RFOUTA− AGNDRF RFOUTB+ RFOUTB− AV DD 9 10 11 12 13 14 15 16 CLK DATA LE CE AVDD VP CPOUT CPGND 图3. 引脚配置 表4. 引脚功能描述 引脚 编号 1 2 引脚名称 CLK DATA 3 4 LE CE 5, 16 AVDD 6 7 8 9 10 11 12 13 14 15 17 18, 21 19 20 VP CPOUT CPGND AGND VRF RFOUTA+ RFOUTA− AGNDRF RFOUTB+ RFOUTB− VVCO AGNDVCO VREGVCO VTUNE 说明 串行时钟输入。数据在CLK上升沿时逐个输入32位移位寄存器。此输入为高阻抗CMOS输入。 串行数据输入。串行数据以最高有效位(MSB)优先方式加载，四个最低有效位(LSB)用作控制位。此输入为 高阻抗CMOS输入。 加载使能，CMOS输入。当LE变为高电平时，存储在移位寄存器中的数据载入四个LSB所选择的寄存器。 芯片使能。此引脚的逻辑低电平将关断器件，并使电荷泵进入三态模式。根据关断位的状态不同，此引脚 的逻辑高电平(等于DVDD)将使器件上电。 模拟电源。此引脚的电压范围为3.15 V至3.45 V。将去耦电容连接到模拟接地层并尽可能靠近此引脚。AVDD的 值必须与DVDD相同。 电荷泵电源。VP的值必须与VVCO相同。将去耦电容连接到接地层并尽可能靠近此引脚。 电荷泵输出。使能时，此输出向外部环路滤波器提供±ICP。环路滤波器的输出连到VTUNE，以驱动内部VCO。 电荷泵地。此输出是CPOUT的接地回路引脚。 模拟地。AVDD的接地回路引脚。 RF输出的电源。将去耦电容连接到模拟接地层并尽可能靠近此引脚。VRF的值必须与AVDD相同。 VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 互补VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 RF输出级地。RF输出级的接地回路引脚。 辅助VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 互补辅助VCO输出。输出电平可编程。提供VCO基波输出或分频输出。 VCO电源。此引脚的电压范围为4.75 V至5.25 V。将去耦电容连接到模拟接地层并尽可能靠近此引脚。 VCO地。VCO的接地回路路径。 VCO补偿节点。将去耦电容连接到接地层并尽可能靠近此引脚。将此引脚直接连至VVCO。 VCO的控制输入。此电压决定输出频率，从对CPOUT输出电压的滤波而获得。 Rev. 0 | Page 7 of 34 ADF4355-2 引脚 编号 22 23 24 25, 32 引脚名称 RSET VREF VBIAS CREG1, CREG2 26 27 28 29 30 PDBRF DVDD REFINB REFINA MUXOUT 31 SDGND EP 说明 偏置电流电阻。在此引脚与地之间连一个电阻可设置电荷泵输出电流。 内部补偿节点。直流偏置调谐范围的一半。将去耦电容连接到接地层并尽可能靠近此引脚。 基准电压。此引脚可能需要连接一个直流偏置电平。将100 nF去耦电容连接到接地层并尽可能靠近此引脚。 LDO稳压器输出。引脚25和引脚32是数字电路的电源电压。标称电压为1.8 V。这些引脚要求将100 nF去耦 电容连接到AGND。 RF关断。此引脚为逻辑低电平时，RF输出静音。此静音功能也是软件可控制的。 数字电源。此引脚的电压必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近此引脚。 互补参考输入。如未使用，应将此引脚交流耦合至AGND。 基准电压输入。 多路复用器输出。此多路复用器输出允许从外部使用数字锁定检测、模拟锁定检测、经过缩放的RF或参考 频率。 数字Σ-Δ调制器地。引脚31是Σ-Δ型调制器的接地回路。 裸露焊盘。裸露焊盘必须连接到AGND。 Rev. 0 | Page 8 of 34 ADF4355-2 –50 –50 –70 –70 PHASE NOISE (dBc/Hz) –90 –110 –130 –150 10k 100k 1M 10M 100M 图4. 开环VCO相位噪声，3.4 GHz –130 –170 1k –50 –70 –70 –90 –110 –130 –150 1M 10M 100M ÷1 ÷2 ÷4 ÷8 ÷16 ÷32 ÷64 –90 –110 –130 10k 100k 1M 10M 100M –170 12452-005 1k 图5. 开环VCO相位噪声，5.0 GHz 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 12452-008 –150 FREQUENCY (Hz) 图8. 闭环相位噪声，RFOUT A+，基波VCO和分频器，VCO = 5.0 GHz， PFD = 61.44 MHz，环路带宽 = 20 kHz –50 –70 –70 PHASE NOISE (dBc/Hz) –50 –90 –110 –130 –150 ÷1 ÷2 ÷4 ÷8 ÷16 ÷32 ÷64 –90 –110 –130 –150 1k 10k 100k 1M 10M FREQUENCY (Hz) 图6. 开环VCO相位噪声，6.8 GHz 100M –170 12452-006 –170 100k 图7. 闭环相位噪声，RFOUT A+，基波VCO和分频器，VCO = 3.4 GHz， PFD = 61.44 MHz，环路带宽 = 20 kHz –50 –170 10k FREQUENCY (Hz) PHASE NOISE (dBc/Hz) PHASE NOISE (dBc/Hz) –110 12452-007 1k FREQUENCY (Hz) PHASE NOISE (dBc/Hz) –90 –150 12452-004 –170 ÷1 ÷2 ÷4 ÷8 ÷16 ÷32 ÷64 1k 10k 100k 1M FREQUENCY (Hz) 10M 100M 12452-009 PHASE NOISE (dBc/Hz) 典型性能参数 图9. 闭环相位噪声，RFOUT A+，基波VCO和分频器，VCO = 6.8 GHz， PFD = 61.44 MHz，环路带宽 = 20 kHz Rev. 0 | Page 9 of 34 ADF4355-2 ÷1 ÷2 OUTPUT POWER (dBm) PHASE NOISE (dBc/Hz) –70 –90 –110 –130 –170 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 12452-010 –150 10 9 8 7 6 5 4 3 2 1 0 –1 –2 –3 –4 –5 –6 –7 –8 –9 –10 1.0 2.0 2.5 3.0 3.5 4.0 4.5 图13. 输出功率与频率的关系，RFOUT A+/RFOUT A− (7.5 nH电感，10 pF旁路电容，板损耗已消除) 0 ÷1 ÷2 –5 –70 SECOND HARMONIC THIRD HARMONIC –10 –15 –90 POWER (dBc) PHASE NOISE (dBc/Hz) 1.5 FREQUENCY (GHz) 图10. 闭环相位噪声，RFOUT A+，基波VCO和2分频，VCO = 3.4 GHz， PFD = 61.44 MHz，环路带宽 = 2 kHz –50 –40°C +25°C +85°C 12452-016 –50 –110 –130 –20 –25 –30 –35 –40 –150 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) –50 1.0 12452-011 –170 2.5 3.0 3.5 4.0 4.5 图14. RFOUT A+/RFOUT A−谐波与频率的关系 (7.5 nH电感，10 pF旁路电容，板损耗已消除) 10 ÷1 ÷2 8 –70 6 4 –90 POWER (dBm) PHASE NOISE (dBc/Hz) 2.0 FREQUENCY (GHz) 图11. 闭环相位噪声，RFOUT A+，基波VCO和2分频，VCO = 5.0 GHz， PFD = 61.44 MHz，环路带宽 = 2 kHz –50 1.5 12452-017 –45 –110 –130 2 0 –2 –4 –6 –150 10k 100k 1M FREQUENCY (Hz) 10M 100M 图12. 闭环相位噪声，RFOUT A+，基波VCO和2分频，VCO = 6.8 GHz， PFD = 61.44 MHz，环路带宽 = 2 kHz Rev. 0 | Page 10 of 34 –10 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 FREQUENCY (GHz) 图15. RFOUT A+/RFOUT A−功率与频率的关系 (100 nH电感，100 pF旁路电容，板测量结果) 4.5 12452-018 1k 12452-012 –8 –170 ADF4355-2 RMS JITTER (ps) 0.35 0.30 0.25 0.20 0.15 0.10 0.05 1.3 1.8 2.3 2.8 3.3 3.8 4.3 OUTPUT FREQUENCY (GHz) –80 –90 –100 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 RFOUTA+/RFOUTA– OUTPUT FREQUENCY (GHz) 4.5 –150 1k 10k 100k 1M 10M 100M –90 –100 –110 –120 –130 –140 –150 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 图17. PFD杂散幅度与RFOUT A+/RFOUT A−输出频率的关系； PFD = 15.36 MHz、PFD = 30.72 MHz、PFD = 61.44 MHz、 环路滤波器 = 20 kHz 图20. 小数N分频杂散性能，RFOUT A+ = 2.591 GHz，REFIN = 122.88 MHz， PFD = 61.44 MHz，选择-2分频输出， 环路滤波器带宽 = 2 kHz，通道间隔 = 20 kHz –80 4.65 4.60 –90 4.55 FREQUENCY (GHz) –100 –110 –120 –130 4.50 4.45 1 4.40 4.35 4.30 –140 4.25 –150 4.20 1k 10k 100k 1M FREQUENCY (Hz) 10M 100M 图18. 小数N分频杂散性能，GSM1800频段，RFOUT A+ = 1550.2 MHz， REFIN = 122.88 MHz，PFD = 61.44 MHz，选择4分频输出， 环路滤波器带宽 = 2 kHz，通道间隔 = 20 kHz Rev. 0 | Page 11 of 34 4.15 –1 0 1 TIME (ms) 2 3 4 12452-128 –160 12452-024 NOISE AND SPUR POWER (dBc/Hz) –140 –160 12452-022 0 –130 图19. 小数N分频杂散性能，W-CDMA频段，RFOUT A+ = 2113.5 MHz， REFIN = 122.88 MHz，PFD = 61.44 MHz，选择2分频输出， 环路滤波器带宽 = 2 kHz，通道间隔 = 20 kHz NOISE AND SPUR POWER (dBc/Hz) PFD SPUR AMPLITUDE (dBc) –70 –110 –120 –80 PFD = 15.36MHz PFD = 30.72MHz PFD = 61.44MHz –60 –110 FREQUENCY (Hz) 图16. RMS抖动与输出频率的关系，PFD频率 = 61.44 MHz， 环路滤波器 = 20 kHz –50 –100 –160 12452-021 0 0.8 –90 12452-025 0.40 12452-026 0.45 –80 RMS JITTER (ps) 1kHz TO 20MHz RMS JITTER (ps) 12kHz TO 20MHz NOISE AND SPUR POWER (dBc/Hz) 0.50 图21. 从3,400 MHz到4,400 MHz的100 MHz跳频的锁定时间， 环路带宽 = 20 kHz ADF4355-2 电路描述 参考输入部分 INT、FRAC、MOD与R计数器的关系 图22显示参考输入级。参考输入支持单端和差分信号。利 用参考模式位(寄存器4的DB9)选择信号。要将差分信号用 于参考输入，此位必须置高。这种情况下，SW1和SW2断 开，SW3和SW4闭合，驱动晶体管差分对的电流源开启。 差分信号经缓冲后提供给CMOS转换器的发射极耦合逻辑 (ECL)。参考使用单端信号时，寄存器4的位DB9必须置0。 这种情况下，SW1和SW2闭合，SW3和SW4断开，驱动晶 体管差分对的电流源关闭。 利用INT、FRAC1、FRAC2、MOD1和MOD2的值以及R计 数器，可以产生间隔为PFD频率(fPFD)的分数的输出频率。 详情见“RF频率合成器：一个成功范例”部分。 REFERENCE INPUT MODE 85kΩ SW2 RF VCO频率(RFOUT)计算如下： (1) RFOUT = fPFD × N 其中： RFOUT是外部电压控制振荡器(VCO)的输出频率(不使用输 出分频器)。 fPFD是鉴频鉴相器频率。 N是所需的反馈计数器N的值。 fPFD计算如下： fPFD = REFIN × [(1 + D)/(R × (1 + T))] BUFFER SW1 SW3 MULTIPLEXER 其中： REFIN是参考输入频率。 D是REFIN倍频器位。 R是二进制10位可编程参考计数器的预设分频比(1至1023)。 T是REFIN 2分频位(0或1)。 N包括： TO R COUNTER AVDD ECL TO CMOS BUFFER REFINA REFINB 2.5kΩ (3) 2.5kΩ 12452-226 SW4 BIAS GENERATOR 图22. 参考输入级 RF N分频器 RF N分频器可以在PLL反馈路径中提供一个分频比。分频比 由构成此分频器的INT、FRAC1、FRAC2和MOD2的值决定。 RF N COUNTER FRAC1 + N = INT + MOD2 MOD1 TO PFD N COUNTER THIRD-ORDER FRACTIONAL INTERPOLATOR INT REG FRAC1 REG FRAC2 VALUE 图23. RF N分频器 其中： INT是16位整数值(4/5预分频器为23至32,767，8/9预分频器 为75至65,535)。 FRAC1是主要模数的分子(1至16,777,215)。 FRAC2是14位辅助模数的分子(1至16,383)。 MOD2是可编程的14位辅助小数模数(2至16,383)。 MOD1是24位主要模数，具有固定值224 (16,777,216)。 因此，频率分辨率非常精密，无残余频率误差。要应用此 公式，请执行以下步骤： FRAC2 MOD2 VALUE 12452-027 FROM VCO OUTPUT/ OUTPUT DIVIDERS (2) 1. 2. 3. 4. 5. 6. 将RFOUT除以fPFD以计算N。 该数值的整数值即为INT。 从完整的N值中减去此值。 余数乘以224。 该数值的整数值即为FRAC1。 根据通道间隔(fCHSP)计算MOD2： MOD2 = fPFD/GCD(fPFD, fCHSP 其中： fCHSP是所需通道间隔频率。 GCD(fPFD, fCHSP)是PFD频率和通道间隔频率的最大公约数。 7. FRAC2的计算公式如下： FRAC2 = [(N − INT) × 224 − FRAC1)] × MOD2 Rev. 0 | Page 12 of 34 (5) ADF4355-2 整数N分频模式 输入移位寄存器 如果FRAC1和FRAC2均等于0，则频率合成器以整数N分频 模式工作。 ADF4355-2数字部分包括一个10位R计数器、一个16位RF 整数N计数器、一个24位FRAC1计数器、一个14位辅助小 数计数器和一个14位辅助模数计数器。数据在CLK的每个 上升沿时逐个输入32位移位寄存器。数据输入方式是MSB 优先。在LE上升沿时，数据从移位寄存器传输至六个锁存 器之一。目标锁存器由移位寄存器中的4个控制位(C4、C3、 C2和C1)的状态决定。如图2所示，四个最低有效位(LSB) 是DB3、DB2、DB1和DB0。这些位的真值表见表5。图28 和图29总结了锁存器的编程情况。 R计数器 利用10位R计数器，可以细分输入参考频率(REFIN)以产生 PFD的参考时钟。分频比可以为1至1023。 鉴频鉴相器(PFD)和电荷泵 PFD接受R计数器和N计数器的输入，产生与二者的相位和 频率差成正比的输出。图24是该鉴频鉴相器的原理示意图。 PFD内置一个固定的延迟元件，用来设置防反冲脉冲的宽 度。此脉冲可确保PFD传递函数中无死区，从而提供一致 的参考杂散水平。由于VCO为正调谐，该器件的鉴频器极 性必须设置为正。 HIGH D1 Q1 UP U1 +IN CLR1 DELAY HIGH CHARGE PUMP U3 CP CLR2 DOWN D2 Q2 12452-028 U2 –IN 图24. PFD简化原理图 ADF4355-2的输出多路复用器允许用户访问芯片的各种内 部点。MUXOUT状态由寄存器4中的M3、M2和M1位控制。 图25以框图形式显示了MUXOUT部分。 DVDD THREE-STATE OUTPUT DVDD MUX C3 0 0 0 0 1 1 1 1 0 0 0 0 1 控制位 C2 0 0 1 1 0 0 1 1 0 0 1 1 0 C1 0 1 0 1 0 1 0 1 0 1 0 1 0 寄存器 寄存器0 寄存器1 寄存器2 寄存器3 寄存器4 寄存器5 寄存器6 寄存器7 寄存器8 寄存器9 寄存器10 寄存器11 寄存器12 CONTROL 表5和图28至图42显示了ADF4355-2中必须设置的编程模式。 ADF4355-2的下列设置采用双缓冲：主要小数值(FRAC1)、 辅助模数值(MOD2)、辅助小数值(FRAC2)、参考倍频器、 参 考 2分 频 (RDIV2)、 R计 数 器 值 和 电 荷 泵 电 流 设 置 。 ADF4355-2使用任何双缓冲设置的新值前，必须发生两个 事件。首先，通过写入适当的寄存器，将新值锁存至器件 中。然后，必须对寄存器0执行一次新的写操作。 例如，为确保正确加载模数值，每次更新模数值时，必须 写入寄存器0。寄存器6中的RF分频器选择也是双缓冲，但 条件是寄存器4的DB14为高。 DGND N DIVIDER OUTPUT C4 0 0 0 0 0 0 0 0 1 1 1 1 1 编程模式 MUXOUT和LOCK检测 R DIVIDER OUTPUT 表5. C4、C3、C2和C1控制位的真值表 MUXOUT ANALOG LOCK DETECT DIGITAL LOCK DETECT DGND 12452-029 RESERVED 图25. MUXOUT原理图 Rev. 0 | Page 13 of 34 ADF4355-2 VCO 输出级 ADF4355-2的VCO内核由四个独立VCO组成，每个VCO使 用256个重叠频段，以便覆盖较宽的频率范围，而VCO灵 敏度(KV)则较小，不会导致相位噪声和杂散性能较差。 ADF4355-2的RFOUTA+和RFOUTA−引脚连到由VCO的缓冲输 出驱动的NPN差分对的集电极，如图27所示。这种方案中， ADF4355-2的内置50 Ω电阻连接到VRF引脚。为了优化功耗 与输出功率要求之间的关系，用户可以通过寄存器6中的 位[D2:D1]设置差分对的尾电流。可以设置四种电流水平。 使用50 Ω电阻与VRF相连并交流耦合至50 Ω负载时，这些电 流水平分别提供−4 dBm、−1 dBm、+2 dBm和+5 dBm的近 似输出功率水平。欲了解精确功率水平，请查阅“典型性 能参数”部分。外加分流电感可提供更高的功率水平，但 是，这种情况下的带宽低于仅使用内部偏置的情况。未使 用的互补输出必须用与已使用输出相似的电路端接。 上电时或寄存器0更新且自动校准已使能时，VCO和频段 选择逻辑会自动选择正确的VCO和频段。VCO VTUNE与环路 滤波器的输出断开，连到内部基准电压。 R计数器用作频段选择逻辑的时钟。选择频段之后，恢复 正常PLL操作。当N分频器采用VCO输出驱动时，KV的标 称值为15 MHz/V，或者为此值除以D。如果N分频器采用RF 分频器输出驱动(由寄存器6中的编程位[DB23:DB21]予以选 择)，则D为输出分频器值。 VRF 调谐电压VTUNE在频段内和频段间变化时，VCO的KV随之 变化。针对频率范围较宽(且输出分频器不断变化)的宽带 应用，15 MHz/V是最精确的KV值，因为它最接近平均值。图26 显示了KV随VCO基频的变化以及频段的平均值。使用窄带 设计时，用户可能更倾向于使用此图。 50Ω RFOUTA+ 50Ω RFOUTA– BUFFER/ DIVIDE BY 1/2/4/8/ 16/32/64 12452-032 VCO VRF 50 VCO SENSITIVITY, KV (MHz/V) 45 图27. 输出级 40 ADF4355-2的另一个特性是可以切断输出级的电源电流， 直到数字锁定检测电路检测到器件实现锁定为止。此特性 可通过寄存器6中的“静音至检测到锁定”(MTLD)位(DB11) 使能。 35 30 LINEAR TREND LINE AVERAGE VCO SENSITIVITY 25 20 RF OUT B+/RF OUT B−引脚是重复输出，可单独使用，或与 RFOUTA+/RFOUTA−引脚配合使用。 15 10 0 3.3 3.8 4.3 4.8 5.3 5.8 6.3 6.8 FREQUENCY (GHz) 12452-133 5 图26. KV与频率的关系 表6. 总IDD(RFOUTA±参考RFOUTA+/RFOUTA−) 分频比 5 V电源(IVCO和IP) RFOUTA± 关闭 78 mA RFOUTA± = −4 dBm 78 mA RFOUTA± = −1 dBm 78 mA RFOUTA± = +2 dBm 78 mA RFOUTA± = +5 dBm 78 mA 3.3 V电源(AIDD、DIDD、IRF) 1 2 4 8 16 32 64 79.8 mA 87.8 mA 97.1 mA 104.9 mA 109.8 mA 113.6 mA 115.9 mA 101.3 mA 110.1 mA 119.3 mA 127.1 mA 131.8 mA 135.5 mA 137.8 mA 111.9 mA 120.6 mA 130.1 mA 137.8 mA 142.7 mA 146.5 mA 148.9 mA 122.7 mA 131.9 mA 141.6 mA 149.2 mA 154.1 mA 157.8 mA 160.1 mA 132.8 mA 141.9 mA 152.1 mA 159.7 mA 164.6 mA 168.4 mA 170.8 mA Rev. 0 | Page 14 of 34 ADF4355-2 寄存器映射 图28. 寄存器汇总(寄存器0至寄存器6) Rev. 0 | Page 15 of 34 ADF4355-2 LDO MODE LD CYCLE COUNT RESERVED FRAC-N LD PRECISION RESERVED LOL MODE LE SYNC REGISTER 7 DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 0 0 0 1 LE 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 LD4 LD5 LOL LD3 CONTROL BITS DB3 DB2 DB1 DB0 LD2 LD1 C4(0) C3(1) C2(1) C1(1) REGISTER 8 CONTROL BITS RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 0 0 0 1 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 0 0 1 0 DB7 DB6 0 0 DB5 DB4 1 0 0 DB3 DB2 DB1 DB0 C4(1) C3(0) C2(0) C1(0) REGISTER 9 TIMEOUT VCO BAND DIVISION SYNTHESIZER LOCK TIMEOUT AUTOMATIC LEVEL TIMEOUT DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 VC8 VC7 VC6 VC5 VC4 VC3 VC2 VC1 TL10 TL9 TL8 TL7 TL6 TL5 TL4 TL3 TL2 TL1 AL5 AL4 AL3 AL2 AL1 SL5 CONTROL BITS DB7 DB6 DB5 DB4 SL4 SL2 SL3 DB3 DB2 DB1 DB0 SL1 C4(1) C3(0) C2(0) C1(1) ADC CLOCK DIVIDER RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 0 0 0 0 00 0 0 1 1 0 0 0 0 0 0 0 AD8 0 AD7 AD6 AD5 AD4 DB7 DB6 AD3 AD2 AD1 ADC ENABLE ADC CONVERSION REGISTER 10 DB5 DB4 CONTROL BITS DB3 DB2 DB1 DB0 AE2 AE1 C4(1) C3(0) C2(1) C1(0) REGISTER 11 CONTROL BITS RESERVED DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 1 1 0 0 0 DB7 DB6 0 0 0 DB5 DB4 0 0 DB3 DB2 DB1 DB0 C4(1) C3(0) C2(1) C1(1) REGISTER 12 P15 P14 P13 P12 P11 P10 P9 P8 P7 P6 P5 P4 P3 P2 P1 0 0 0 0 0 图29. 寄存器汇总(寄存器7至寄存器12) Rev. 0 | Page 16 of 34 1 DB9 DB8 DB7 DB6 DB5 DB4 0 0 0 0 0 1 DB3 DB2 DB1 DB0 C4(1) C3(1) C2(0) C1(0) 12452-035 DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 P16 CONTROL BITS RESERVED RESYNC CLOCK ADF4355-2 图30. 寄存器0 预分频器值 寄存器0 控制位 当位[C4:C1]设置为0000时，可对寄存器0进行编程。图30 显示对此寄存器进行编程的输入数据格式。 保留 位[DB31:DB22]保留，必须设置为0。 自动校准(Autocal) 写入寄存器0以执行(默认)VCO自动校准，并选择适当的 VCO和VCO子频段。写入1到AC1位(DB21)以使能自动校 准，这是推荐的工作模式。 AC1位 设 为 0会 禁 用 自 动 校 准 ， 当 寄 存 器 0更 新 时 ， ADF4355-2仍然处于之前的频段。 只能对固定频率应用、相位调整应用和极小跳频( 20 µs ADF4355-2 图40. 寄存器10 图41. 寄存器11 (0x0061300B) AD8至AD1(位[DB13:DB6])设置此分频器的值。上电时，R 计数器未编程，不过默认值为R = 1。 寄存器10 控制位 当位[C4:C1]设置为1010时，可对寄存器10进行编程。图40 显示对此寄存器进行编程的输入数据格式。 选择使下式成立的值： 保留 ADC转换使能 位[DB31:DB14]保留。位[DB23:DB22]必须设置为11，但该 范围中的所有其他位必须设置为0。 ADC转换时钟(ADC_CLK) 片上模数转换器(ADC)决定VTUNE相对于ADF4355-2环境温 度的设定点。ADC确保任何应用都能选择合适的初始调谐 电压，以免发生温漂问题。 ADC使用的时钟频率等于R计数器输出(或PFD频率)除以 ADC_CLK。 PFD/((ADC_CLK × 4) × 2) < 100 kHz AE2(位DB5)确保对寄存器10执行写操作后，ADC执行转换。 建议使能这种模式。 ADC使能 AE1(位DB4)设置为1时，ADC上电以执行温度相关的VTUNE 校准。建议总是使用该功能。 寄存器11 此寄存器中的这些位保留，必须按照图41所示设置，使用 十六进制字0x0061300B。 Rev. 0 | Page 27 of 34 ADF4355-2 DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 P15 P14 P13 P12 P11 P10 P9 P8 P7 P6 P5 P4 P3 P2 P16 P15 ... P5 P4 P3 P2 P1 RESYNC CLOCK 0 0 ... 0 0 0 0 0 NOT ALLOWED 0 0 ... 0 0 0 0 1 1 0 0 ... 0 0 0 1 0 2 . . ... . . . . . ... 0 0 ... 1 0 1 1 0 22 0 0 ... 1 0 1 1 1 23 0 0 ... 1 1 0 0 0 24 . . ... . . . . . ... 1 1 ... 1 1 1 0 1 65533 1 1 ... 1 1 1 1 0 65534 1 1 ... 1 1 1 1 1 65535 P1 0 0 0 0 0 1 DB9 DB8 DB7 DB6 DB5 DB4 0 0 0 0 0 1 DB3 DB2 DB1 DB0 C4(1) C3(1) C2(0) C1(0) 12452-049 P16 CONTROL BITS RESERVED RESYNC CLOCK 图42. 寄存器12 寄存器12 频率更新序列 控制位 频率更新要求更新寄存器2中的辅助调制器(MOD2)、寄存 器1中的小数值(FRAC1)和寄存器0中的整数值(INT)。建议 首先更新寄存器10以执行温度相关的VTUNE校准。因此，必 须按如下顺序操作： 当位[C4:C1]设置为1100时，可对寄存器12进行编程。图42 显示对此寄存器进行编程的输入数据格式。 相位再同步时钟分频器值 P16至P1(位[DB31:DB16])设置相位再同步激活的超时计数 器。此值必须设置得当，使得重新编程后PLL实现锁定时 立即发生再同步。 通过下式计算超时值： • • • • 寄存器10 寄存器2 寄存器1 寄存器0 频率仅在写入寄存器0时发生改变。 超时值 = 相位再同步时钟/PFD频率 保留 位[DB15:DB4]保留。位DB10和位DB4必须设置为1，但该 范围中的所有其他位必须设置为0。 寄存器初始化序列 初始上电时，对电源引脚施加正确的电压后，ADF4355-2 寄存器应按以下顺序启动： • • • • • • • • • • • • • 寄存器12 寄存器11 寄存器10 寄存器9 寄存器8 寄存器7 寄存器6 寄存器5 寄存器4 寄存器3 寄存器2 寄存器1 寄存器0 Rev. 0 | Page 28 of 34 ADF4355-2 RF频率合成器：一个成功范例 成功范例如下： 下面的公式用于对ADF4355-2频率合成器进行编程： • • • • • • • • • FRAC2 FRAC1 + MOD2 × (fPFD)/RF Divider RFOUT = INT + MOD1 (6) 其中： RFOUT是RF频率输出； INT是整数分频系数； FRAC1是小数； FRAC2是辅助小数； MOD2是辅助模数； MOD1是24位固定模数； RF Divider是细分VCO频率的输出分频器。 根据等式7， fPFD = REFIN × [(1 + D)/(R × (1 + T))] (7) 其中： REFIN是参考频率输入； D是RF REFIN倍频器位； R是RF基准分频系数。 T是参考2分频位(0或1)。 例如，一个通用移动电信系统(UMTS)要求2112.8 MHz RF 频率输出(RFOUT)，参考频率输入(REFIN)为122.88 MHz，请 注意，ADF4355-2工作在3.4 GHz至6.8 GHz频率范围内。因 此，必须使用RF二分频(VCO频率 = 4225.6 MHz，RFOUT = VCO频率/RF分频器 = 4225.6 MHz/2 = 2112.8 MHz)。 环路何处闭合也很重要。本例中，环路在输出分频器之前 闭合(参见图43)。 尽可能使用最大PFD频率；对于此参考，选择122.88 MHz。 但是，出于说明目的，假设PFD为61.44 MHz。 PFD VCO ÷2 RFOUT N DIVIDER 图43. 环路在输出分频器之前闭合 12452-148 fPFD N = VCO频率/PFD INT = INT(VCO频率/PFD) INT = 68 FRAC = 0.7760416667 MOD1 = 15,777,216 FRAC1 = INT (MOD1 × FRAC) = 13019818 余数 = 0.66667或2/3 MOD2 = 42 FRAC2 = 63 fPFD = (122.88 MHz × (1 + 0)/2) = 61.44 MHz (8) 2112.8 MHz = (61.44 MHz × ((INT + (FRAC1 + FRAC2/MOD2)/224))/2 (9) 其中： INT = 68 FRAC1 = 13,019,818 FRAC2 = 42 MOD2 = 63 RF分频器 = 2 参考倍频器和参考分频器 片内参考倍频器可以使输入参考信号频率加倍，这可用于 提高PFD比较频率。提高PFD频率可改善系统的噪声性能。 PFD频率加倍一般可使噪声性能改善3 dB。 参考2分频将参考信号除以2，得到50%占空比的PFD频率。 杂散优化和快速锁定 窄环路带宽可以滤除不需要的杂散信号，但锁定时间一般 较长。较宽的环路带宽可以实现较快的锁定时间，但环路 带宽内的杂散信号可能会增加。 优化抖动 为使应用的抖动最低，应使用尽可能高的PFD频率，以使 PLL贡献的带内噪声最小。适当设置PLL滤波器带宽，使 PLL带内噪声与VCO开环噪声相交，从而最大程度地降低 二者对整体噪声的贡献。 可使用ADIsimPLL设计工具来完成此任务。 Rev. 0 | Page 29 of 34 ADF4355-2 杂散机制 本部分说明小数N分频频率合成器的两种不同杂散机制， 以及如何降低ADF4355-2的杂散。 整数边界杂散 小数杂散的一个产生机制是RF VCO频率与参考频率的交互 作用。当这些频率不是整数关系时(小数N分频频率合成器 的意义所在)，杂散边带将以一定的偏移频率出现在VCO 输出频谱上，该偏移频率与整数倍数的参考频率和VCO频 率之间的拍频或差频相对应。这些杂散由环路滤波器予以 衰减，在靠近参考频率整数倍数的通道上表现得更为明显； 对于这些通道，差频率可能位于环路带宽以内，整数边界 杂散的名称正是由此而来。 寄存器9中设置的超时和频率合成器锁定超时变量用于选 择DAC有多长时间可以建立至最终电压，经过该时间后， VCO校准过程进入下一阶段，即VCO频段选择。PFD频率 是该逻辑的时钟，时长设置为： 超时 × 频率合成器锁定超时 PDF频率 算出的时间必须等于或大于20 µs。 VCO频段选择 再次将PFD频率用作频段选择过程的时钟。通过下式计算 该值： PFD/(VCO频段选择 × 16) < 150 kHz 频带选择需要11周期的上述计算时间。通过下式计算时长： 参考杂散 在小数N分频频率合成器中，参考杂散一般不是问题，因 为参考偏移远远超出了环路带宽。不过，旁路环路的任何 参考馈通机制可能会引起问题。低电平片内参考切换噪声 的馈通通过预分频器回到VCO，可能会产生高达−80 dBc的 参考杂散。 11 × (VCO频段选择 × 16)/PFD频率 自动电平校准超时 使用自动电平校准(ALC)功能选择ADF4355-2 VCO内核中的 正确偏置电流。所需的时间通过下式计算： 5 × 11 × ALC超时 × 超时/PFD频率 锁定时间 PLL低通滤波器建立时间 PLL锁定时间分为多个设置。所有这些都已在ADIsimPLL 设计工具中建模。 环路建立所需的时间与低通滤波器带宽成反比。该建立时 间也已在ADIsimPLL设计工具中建模。 频率合成器锁定超时 变化频率的总锁定时间为四个不同时间(频率合成器锁定、 VCO频段选择、ALC超时和PLL建立时间)之和，这些时间 全都已在ADIsimPLL设计工具中建模。 频率合成器锁定超时确保VCO校准DAC(其驱动VTUNE)已建 立至频段选择电路的稳定值。 Rev. 0 | Page 30 of 34 ADF4355-2 应用信息 ADL5375的 LO端 口 可 以 用 ADF4355-2的 互 补 RF OUT A+/ RFOUTA−输出以差分方式驱动。与单端LO驱动器相比，差 分驱动可提供更佳的二阶失真性能，并且不需要使用巴伦 来将单端LO输入转换为更适合ADL5375的差分LO输入。 直接变频调制器 基站发射机正越来越多地采用直接变频结构。图44为如何 利用ADI公司器件来实现该系统。 电路图中采用AD9761 TxDAC®和ADL5375的解决方案。使用 双通道集成DAC(例如AD9761)，可确保可确保此部分信号 链所贡献的误差(在整个温度范围内)极小。 ADL5375接受−6 dBm至+6 dBm的LO驱动功率。最佳LO功率 可以通过软件在ADF4355-2上设置，各路输出可提供−4 dBm 至+5 dBm的功率。 本振(LO)利用ADF4355-2来实现。低通滤波器用ADIsimPLL 设计工具来设计，PFD为61.44 MHz，闭环带宽为20 kHz。 51Ω REFIO MODULATED DIGITAL DATA 51Ω IOUTA LOW-PASS FILTER IOUTB AD9761 RF输出用来驱动50 Ω负载，但必须交流耦合，如图44所示。 如果用2 V峰峰值信号以正交方式驱动I和Q输入，则ADL5375 调制器所产生的输出功率约为2 dBm。 TxDAC QOUTA LOW-PASS FILTER QOUTB FSADJ 51Ω 51Ω 2kΩ VVCO VDD FREF IN 17 10 26 32 5 4 27 6 16 VVCO VP AV DD DVDD AV DD CE PDB RF VRF CREG1 100nF 25 30 CREG2 MUXOUT RFOUTB+ 14 1nF 1nF RFOUTB– 15 28 REF INB 7.5nH 7.5nH 1nF 2 DATA SPI-COMPATIBLE SERIAL BUS IBBN VOUT 1 CLK RFOUTA+ 11 ADF4355-2 3 LE LOIP LPF LOIN RFOUTA– 12 1nF QBBP 33nF 1500pF CPGND SDGND AGND 31 9 AGNDVCO 13 18 VREGVCO VREF VBIAS 19 23 24 21 10pF 0.1µF 10pF RFOUT DSOP 3.3kΩ 4.7kΩ QUADRATURE PHASE SPLITTER LPF VTUNE 20 CPOUT 7 22 RSET 8 ADL5375 IBBP 29 REF A IN FREF IN LOCK DETECT 390pF QBBN 1kΩ 0.1µF 10pF 0.1µF 图44. 直接变频调制器 Rev. 0 | Page 31 of 34 12452-138 1nF 1nF 100nF ADF4355-2 电源 为改善封装的散热性能，PCB散热焊盘上可以开散热通 孔。散热通孔应与散热垫合为一体，间距为1.2 mm。通孔 直径必须在0.3 mm至0.33 mm之间，通孔管必须镀以1盎司 的铜，以堵住通孔。 ADF4355-2包含四个多频段VCO，这些VCO共同覆盖一个 倍频程的频率范围。为确保性能最佳，务必将一个低噪声 稳压器(如ADM7150)连接到VVCO引脚。同时将该稳压器连 接到VVCO、VREGVCO和VP。 对于ADF4355-2等微波PLL和VCO频率合成器，应注意电 路板堆叠和布局。请勿使用FR4材料，因为在3 GHz以上时， 其损耗太高。Rogers 4350、Rogers 4003或Rogers 3003是合适 的电介质材料。 对于3.3 V电源引脚，可使用一个或两个ADM7150稳压器。 图45所示为推荐的连接。 芯片级封装的印刷电路板(PCB)设计指南 谨慎安排RF输出走线，尽量减少不连续部分，确保信号完 整性最佳。过孔安排和接地至关重要。 32引脚引脚架构芯片级封装上的焊盘为方形。PCB焊盘必 须比封装焊盘长0.1 mm，宽0.05 mm。为增大焊点，各封装 焊盘应位于引脚焊盘中央。 芯片级封装的底部有一个居中的裸露焊盘用于散热，PCB 的散热焊盘至少应与裸露焊盘一样大。在PCB上，散热焊 盘与焊盘图形内边的间距至少应为0.25 mm。此间距确保不 会发生短路。 VIN CIN 1µF ON EN VOUT ADM7150 VOUT = 3.3V COUT 1µF 100nF OFF REF BYP CBYP 1µF VREG CREG 10µF 1nF 1nF GND FREF IN 17 26 4 6 27 32 10 VVCO VP DVDD AVDD CE PDB RF VRF CREG1 29 REF INA RFOUTB+ 14 1nF 1nF FREF IN LOCK DETECT 25 30 CREG2 MUXOUT 16 REF_SENSE 100nF RFOUTB– 15 28 REF INB 7.5nH 1 CLK CIN 1µF ON EN VOUT ADM7150 OFF REF BYP CBYP 1µF VREG CREG 10µF REF_SENSE GND VOUT = 5.0V COUT 1µF SPI-COMPATIBLE SERIAL BUS VIN 7.5nH 1nF 2 DATA VIN = 6.0V VOUT RFOUTA+ 11 ADF4355-2 3 LE RFOUTA– 12 1nF VTUNE 20 3.3kΩ CPOUT 7 22 RSET 4.7kΩ 33nF AVDD 5 CPGND SDGND 8 31 AGND 9 AGNDVCO 13 18 21 10pF 图45. ADF4355-2电源 Rev. 0 | Page 32 of 34 VREGVCO 19 VREF 23 0.1µF 10pF 1500pF VBIAS 390pF 1kΩ 24 0.1µF 10pF 0.1µF 12452-050 VIN = 6.0V ADF4355-2 输出匹配 需要时，低频输出可以简单地交流耦合到下一电路。如果 要求更高的输出功率，可使用上拉电感以提高输出功率 水平。 VRF 7.5nH RFOUTA+ 50Ω 图46. 最佳输出级 12452-051 100pF 不需要差分输出时，可将不用的输出端接起来，或者利用 巴伦将两路输出合并。 对于2 GHz以下的较低频率，建议在RFOUTA+/RFOUTA−引脚 上使用100 nH电感。 RFOUTA+/RFOUTA−引脚是不同的电路。尽可能为各路输出 提供相同(或相似)的元件，例如：相同的分流电感值、旁 路电容和端接。 辅助频率输出RFOUTB+/RFOUTB−和RFOUTA+/RFOUTA−输出可以 同等看待。若未使用，则保持RFOUTB+/RFOUTB−引脚开路。 Rev. 0 | Page 33 of 34 ADF4355-2 外形尺寸 0.30 0.25 0.18 32 25 1 24 0.50 BSC *3.75 3.60 SQ 3.55 EXPOSED PAD 17 TOP VIEW 0.80 0.75 0.70 0.50 0.40 0.30 8 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE PIN 1 INDICATOR 9 BOTTOM VIEW 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5 WITH THE EXCEPTION OF THE EXPOSED PAD DIMENSION. 08-16-2010-B PIN 1 INDICATOR 5.10 5.00 SQ 4.90 图47. 32引脚引脚架构芯片级封装[LFCSP_WQ] 5 mm × 5 mm超薄四方体 (CP-32-12) 图示尺寸单位：mm 订购指南 型号1 ADF4355-2BCPZ ADF4355-2BCPZ-RL7 EV-ADF4355-2SD1Z 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 32引脚引线框芯片级封装[LFCSP_WQ] 32引脚引线框芯片级封装[LFCSP_WQ] 评估板 Z = 符合RoHS标准的器件。 ©2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D12452sc-0-10/14(0) Rev. 0 | Page 34 of 34 封装选项 CP-32-12 CP-32-12