ADUC7026BSTZ62

精密模拟微控制器， 12位模拟I/O，ARM7TDMI MCU ADuC7019/20/21/22/24/25/26/27/28/29 产品特性 片内外设 UART、2个I2C®和SPI串行I/O端口 最多40引脚GPIO端口1 4个通用定时器 唤醒和看门狗定时器(WDT) 电源监控器 三相、16位PWM发生器1 可编程逻辑阵列(PLA) 可达512KB的外部存储器接口1 电源 额定工作电压：3 V 主动模式：11 mA (5 MHz)、40 mA (41.78 MHz) 封装和温度范围 从40引脚6mm x 6mm LFCSP封装到80引脚LQFP封装1 额定工作温度范围：–40℃至+125°C 工具 低成本QuickStart™开发系统 完全第三方支持 模拟I/O 多通道、12位、1 MSPS ADC 最多16个ADC通道1 全差分模式和单端模式 模拟输入范围：0 V至VREF 12位电压输出DAC 最多4路DAC输出可用1 片内基准电压 片内温度传感器(±3°C) 电压比较器 微控制器 16位/32位RISC架构ARM7TDMI内核 JTAG端口支持代码下载和调试 时钟选项 修正的片内振荡器(±3%) 外部时钟晶体 可达44 MHz的外部时钟源 具有可编程分频器的41.78 MHz锁相环 存储器 62 kB Flash/EE存储器，8 kB SRAM 在线下载，基于JTAG调试 软件触发在线重新编程能力 应用 工业控制和自动化系统 智能传感器、精密仪器 基站系统、光纤网络 功能框图 MUX 1MSPS 12-BIT ADC ADC11 TEMP SENSOR ADuC7026 CMP0 CMP1 BAND GAP REF CMPOUT 12-BIT DAC DAC0 12-BIT DAC DAC1 12-BIT DAC DAC2 12-BIT DAC DAC3 VREF XCLKI OSC AND PLL PSM RST POR 3-PHASE PWM ARM7TDMI-BASED MCU WITH ADDITIONAL PERIPHERALS XCLKO PLA 2k × 32 SRAM 31k × 16 FLASH/EEPROM 4 GENERALPURPOSE TIMERS SERIAL I/O UART, SPI, I2C GPIO JTAG EXT. MEMORY INTERFACE PWM0H PWM0L PWM1H PWM1L PWM2H PWM2L 04955-001 ADC0 图1. 1 取决于具体器件型号。更多信息请参阅订购指南。 Rev. E Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2005-2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADuC7019/20/21/22/24/25/26/27/28/29 目录 特性....................................................................................................1 校准 ........................................................................................... 46 应用....................................................................................................1 温度传感器 .............................................................................. 46 功能框图 ...........................................................................................1 带隙基准电压 .......................................................................... 46 修订历史 ...........................................................................................3 非易失Flash/EE存储器 ............................................................... 47 概述....................................................................................................4 编程 ........................................................................................... 47 详细框图......................................................................................5 安全性 ....................................................................................... 48 技术规格 ...........................................................................................6 Flash/EE控制接口 ................................................................... 48 时序规格......................................................................................9 SRAM和Flash/EE访问时间................................................... 50 绝对最大额定值........................................................................... 16 复位和重映射 .......................................................................... 50 ESD警告.................................................................................... 16 其他模拟外设 ............................................................................... 52 引脚配置和功能描述 .................................................................. 17 DAC ........................................................................................... 52 ADuC7019/ADuC7020/ADuC7021/ADuC7022 ................ 17 电源监控器 .............................................................................. 53 ADuC7024/ADuC7025........................................................... 21 比较器 ....................................................................................... 53 ADuC7026/ADuC7027........................................................... 24 振荡器和锁相环—电源控制 ................................................ 54 ADuC7028 ................................................................................ 27 数字外设 ........................................................................................ 57 ADuC7029 ................................................................................ 29 三相脉宽调制(PWM) .......................................................... 57 典型性能参数 ............................................................................... 31 PWM模块说明 ........................................................................ 58 术语................................................................................................. 34 通用输入/输出 ........................................................................ 63 ADC技术规格 ......................................................................... 34 串口多路复用器...................................................................... 65 DAC技术规格.......................................................................... 34 UART串行接口........................................................................ 65 ARM7TDMI内核概览................................................................. 35 串行外设接口 .......................................................................... 69 Thumb模式(T) ........................................................................ 35 I2C兼容接口 ............................................................................. 71 长乘(M) .................................................................................... 35 可编程逻辑阵列(PLA) .......................................................... 75 嵌入式ICE (I) .......................................................................... 35 处理器基准外设........................................................................... 78 异常 ........................................................................................... 35 中断系统................................................................................... 78 ARM寄存器 ............................................................................. 35 定时器 ....................................................................................... 79 中断延迟................................................................................... 36 外部存储器接口...................................................................... 84 存储器结构.................................................................................... 37 硬件设计考虑 ............................................................................... 88 存储器访问 .............................................................................. 37 电源 ........................................................................................... 88 Flash/EE存储器 ....................................................................... 37 接地和电路板布局建议 ........................................................ 89 SRAM......................................................................................... 37 时钟振荡器 .............................................................................. 89 存储器映射寄存器 ................................................................. 37 上电复位操作 .......................................................................... 90 ADC电路概览............................................................................... 41 典型系统配置 .......................................................................... 90 传递函数................................................................................... 41 开发工具 ........................................................................................ 91 典型操作................................................................................... 42 基于PC工具 ............................................................................. 91 MMR接口 ................................................................................. 42 在线串行下载器...................................................................... 91 转换器操作 .............................................................................. 44 外形尺寸 ........................................................................................ 92 驱动模拟输入 .......................................................................... 45 订购指南................................................................................... 95 Rev. E | Page 2 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 修订历史 HISTORY 2012年7月—修订版D至修订版E 更改图71和图72 ........................................................................... 85 涉及SPI时钟时，SCLOCK更改为SCLK；涉及SPI MISO时， 更改图73和图74 ........................................................................... 86 SPIMISO更改为MISO；涉及SPI MOSI时，SPIMOSI更改为 更新外形尺寸 ............................................................................... 91 MOSI；涉及SPI片选时，SPICSL更改为CS.......................通篇 更改订购指南 ............................................................................... 94 更改表4、表5和图5 .................................................................... 11 2007年3月—修订版A至修订版B 更改表6的尾注1和图6 ................................................................ 12 更改表7和图7 ............................................................................... 13 更改表8和图8 ............................................................................... 14 更改表9和图9 ............................................................................... 15 更改图12的EPAD注释和表11 ................................................... 18 更改图13的EPAD注释和表12 ................................................... 21 更改表18的位6 ............................................................................. 43 更改“源代码示例(外部晶体选择)”部分和“源代码示例 (外部时钟选择)”部分.................................................................. 55 更改“串行外设接口”部分 .......................................................... 69 更改表123中的SPICON[10]和SPICON[9]描述 ..................... 70 更改定时器间隔递减公式，增加定时器间隔递增公式..... 79 增加“时:分钟:秒:1/128格式”部分 ............................................. 80 更改表189 ...................................................................................... 84 删除CP-40-10封装 ....................................................................... 92 更改订购指南 ............................................................................... 96 增加ADuC7028器件 ................................................................通篇 格式更新 ....................................................................................通篇 更改图2 .............................................................................................5 更改表1 .............................................................................................6 更改ADuC7026/ADuC7027部分............................................... 23 更改图21 ........................................................................................ 28 更改图32说明 ............................................................................... 30 更改表14 ........................................................................................ 35 更改“ADC电路概述”部分 .......................................................... 38 更改编程部分 ............................................................................... 44 更改Flash/EE控制接口部分....................................................... 45 更改表24 ........................................................................................ 47 更改“RSTCLR寄存器”部分........................................................ 48 更改图52 ........................................................................................ 49 更改图53 ........................................................................................ 50 更改比较器部分........................................................................... 50 2011年5月—修订版C至修订版D 更改“振荡器和锁相环—电源控制”部分 ................................ 51 更改表4 .......................................................................................... 11 更改数字外设部分 ...................................................................... 54 更改表105 ...................................................................................... 67 更改中断系统部分 ...................................................................... 75 更新外形尺寸 ............................................................................... 91 更改定时器部分........................................................................... 76 更改订购指南 ............................................................................... 94 更改外部存储器接口部分 ......................................................... 80 2009年12月—修订版B至修订版C 增加IOVDD电源灵敏度部分....................................................... 84 增加ADuC7029器件 ................................................................通篇 更改订购指南 ............................................................................... 90 增加表格数量并重新排序 .....................................................通篇 2006年1月—修订版0至修订版A 更改图号 ....................................................................................通篇 更改表1 .............................................................................................6 更改表1 .............................................................................................6 增加“Flash/EE存储器可靠性”部分 .......................................... 43 更改图3 .............................................................................................9 更改表30 ........................................................................................ 52 更改表3和图4 ............................................................................... 10 更改“串行外设接口”部分 .......................................................... 66 更改表10 ........................................................................................ 16 更改订购指南 ............................................................................... 90 更改图55 ........................................................................................ 53 2005年10月—修订版0：初始版 更改“串行外设接口”部分 .......................................................... 69 更改表137 ...................................................................................... 73 Rev. E | Page 3 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 概述 ADuC7019/20/21/22/24/25/26/27/28/29均为完全集成的 时钟分频器进行中继，在其中产生MCU内核时钟工作频 1 MSPS、12位数据采集系统，在单芯片内集成高性能多通 率。微控制器内核为ARM7TDMI®，它是一个16位/32位 道ADC、16位/32位MCU和Flash®/EE存储器。 RISC机器，峰值性能最高可达41 MIPS。片内集成有8 KB ADC具有多达12路单端输入。另外还有4个ADC输入通道 也可以和4个DAC的输出引脚复用。4路DAC输出只是在特 SRAM和62 KB非易失性Flash/EE存储器。ARM7TDMI内核 将所有存储器和寄存器视为一个线性阵列。 定 型 号 上 提 供 (ADuC7020、 ADuC7026、 ADuC7028和 片内出厂固件支持通过UART或I2C串行接口端口进行串行 ADuC7029)。然而，在无DAC输出的情况下，这些引脚仍 在线下载，并且支持通过JTAG接口进行非介入仿真。这些 然可以用作ADC的输入引脚，这样ADC的输入最多可以达 特性都集成在支持此MicroConverter®系列的低成本Quick- 到16通道。ADC可以在单端或差分输入模式下工作。ADC Start™开发系统中。 输入电压范围为0 V至VREF。低漂移带隙基准电压源、温度 这些器件的工作电压范围为2.7 V至3.6 V，额定温度范围为 传感器和电压比较器完善了ADC的外设设置。 −40°C至+125°C工业温度范围。工作频率为41.78 MHz时， 根据器件型号不同，片内最多可内置4个缓冲电压输出 其典型功耗为120 mW。 ADuC7019/ADuC7020/ADuC7021/ DAC。通过编程可以将DAC输出范围设置为三种电压范围 ADuC7022/ADuC7024/ADuC7025/ADuC7026/ADuC7027/ 之一。 ADuC7028/ADuC7029有多种存储器类型和封装形式(详见 这些器件通过一个片内振荡器和锁相环(PLL)产生41.78 MHz 订购指南)。 的内部高频时钟信号(UCLK)。该时钟信号通过一个可编程 Rev. E | Page 4 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 DGND LVDD RST DACV DD DACGND DAC REF 74 IOVDD 73 IOGND 67 IOGND AVDD 71 IOVDD AVDD 72 AGND 8 REFGND GNDREF AGND 详细框图 53 26 25 54 28 27 37 75 70 69 ADuC7026* ADC0 77 ADC1 78 12-BIT SAR ADC 1MSPS ADC2/CMP0 79 ADC3/CMP1 80 ADC CONTROL ADC4 1 DAC CONTROL ADC5 2 ADC6 3 MUX ADC7 4 ADC8 5 ADC9 6 ADC10 7 ADC11 76 ADCNEG TEMP SENSOR 9 MUX DAC 12-BIT VOLTAGE OUTPUT DAC BUF 10 DAC0*/ADC12 12-BIT VOLTAGE OUTPUT DAC BUF 11 DAC1*/ADC13 12-BIT VOLTAGE OUTPUT DAC BUF 12 DAC2*/ADC14 12-BIT VOLTAGE OUTPUT DAC BUF 13 DAC3*/ADC15 29 P3.0/AD0/PWM0H/PLAI[8] 30 P3.1/AD1/PWM0L/PLAI[9] 62kB FLASH/EE (31k × 16 BITS) CMPOUT/IRQ ARM7TDMI 8192 BYTES USER RAM (2k × 32 BITS) 3-PHASE PWM WAKE-UP/ RTC TIMER MCU CORE BM/P0.0/CMPOUT/PLAI[7]/MS0 20 POWER SUPPLY MONITOR DOWNLOADER VREF 68 VREF 31 P3.2/AD2/PWM1H/PLAI[10] 32 P3.3/AD3/PWM1L/PLAI[11] 38 P3.4/AD4/PWM2H/PLAI[12] 39 P3.5/AD5/PWM2L/PLAI[13] 46 P3.6/AD6/PWMTRIP/PLAI[14] 47 P3.7/AD7/PWMSYNC/PLAI[15] 44 XCLKO 45 XCLKI 43 P0.7/ECLK/XCLK/SPM8/PLAO[4] 40 IRQ0/P0.4/PWMTRIP/PLAO[1]/MS1 41 IRQ1/P0.5/ADCBUSY/PLAO[2]/MS2 P1.2/SPM2/PLAI[2] P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 15 23 22 34 21 49 50 图2. Rev. E | Page 5 of 96 17 33 35 36 48 24 16 P0.1/PWM2H/BLE P1.1/SPM1/PLAI[1] 14 P0.2/PWM2L/BHE P1.0/T1/SPM0/PLAI[0] 42 P2.7/PWM1L/MS3 P4.4/AD12/PLAO[12] P4.5/AD13/PLAO[13] 51 P2.3/AE P4.2/AD10/PLAO[10] P4.3/AD11/PLAO[11] 52 P2.4/PWM0H/MS00 57 P2.2/RS/PWM0L/PLAO[7] 58 P2.1/WS/PWM0H/PLAO[6] 59 P0.6/T1/MRST/PLAO[3] 60 TCK 61 P0.3/TRST/A16/ADC BUSY 62 TDI 66 TDO 65 TMS 64 P2.0/SPM9/PLAO[5]/CONVSTART 63 P1.6/SPM6/PLAI[6] 56 P1.7/SPM7/PLAO[0] 55 INTERRUPT CONTROLLER POR SERIAL PORT MULTIPLEXER P2.5/PWM0L/MS1 UART SERIAL PORT PLL P2.6/PWM1H/MS2 JTAG EMULATOR SPI/I2C SERIAL INTERFACE P4.1/AD9/PLAO[9] P4.7/AD15/PLAO[15] 19 PROG. LOGIC ARRAY P4.0/AD8/PLAO[8] P4.6/AD14/PLAO[14] 18 PROG. CLOCK DIVIDER *SEE ORDERING GUIDE FOR FEATURE AVAILABILITY ON DIFFERENT MODELS. 04955-002 OSC BAND GAP REFERENCE ADuC7019/20/21/22/24/25/26/27/28/29 技术规格 除非另有说明，AVDD = IOVDD = 2.7 V至3.6 V，VREF = 2.5 V内部基准电压，fCORE = 41.78 MHz，TA = −40°C至+125°C。 表1. 参数 ADC通道规格 ADC上电时间 直流精度1, 2 分辨率 积分非线性 最小值 典型值 单位 5 12 微分非线性3, 4 直流代码分布 端点误差5 失调误差 失调误差匹配 增益误差 增益误差匹配 动态性能 信噪比(SNR) 总谐波失真(THD) 峰值谐波或杂散噪声 (PHSN) 通道间串扰 模拟输入 输入电压范围 差分模式 单端模式 漏电流 输入电容 片内基准电压 输出电压 精度 基准源温度系数 电源抑制比 输出阻抗 内部VREF上电时间 外部基准输入 输入电压范围 DAC通道规格 直流精度7 分辨率 相对精度 差分非线性 失调误差 增益误差8 增益误差失配 模拟输出 输出电压范围_0 输出电压范围_1 输出电压范围_2 输出阻抗 最大值 ±0.6 ±1.0 ±0.5 +0.7/−0.6 1 ±1.5 ±1 ±1 ±2 ±1 ±2 +1/−0.9 ±5 Bits LSB LSB LSB LSB LSB dB dB dB −80 dB ±1 20 2.5 ±5 ±40 75 70 1 0.625 AVDD 2.5 V内部基准电压 1.0 V外部基准电压 2.5 V内部基准电压 1.0 V外部基准电压 ADC输入为直流电压 LSB LSB LSB LSB 69 −78 −75 VCM 6 ± VREF/2 0至VREF ±6 测试条件/注释 8采集时钟和fADC/2 V V µA pF V mV ppm/°C dB Ω ms fIN = 10 kHz正弦波，fSAMPLE = 1 MSPS 包括失真和噪声成分 相邻通道测量 在ADC采样期间 在VREF和AGND之间连接0.47 μF电容 TA = 25°C TA = 25°C V RL = 5 kΩ, CL = 100 pF 12 ±2 0.1 Bits LSB LSB mV % % 0至DACREF 0至2.5 0至DACVDD 2 V V V Ω ±1 ±15 ±1 Rev. E | Page 6 of 96 保证单调性 2.5 V内部基准电压 DAC0满量程的百分比 DACREF范围：DACGND至DACVDD ADuC7019/20/21/22/24/25/26/27/28/29 参数 DAC交流特性 输出电压建立时间 数模转换脉冲干扰 比较器 输入失调电压 输入偏置电流 输入电压范围 输入电容 迟滞4, 6 最小值 典型值 输入电容 逻辑输入3 输入低电压VINL 输入高电压VINH 逻辑输出 输出高电压VOH 输出低电压VOL 11 晶体输入XCLKI和XCLKO 逻辑输入，仅限XCLKI 输入低电压VINL 输入高电压VINH XCLKI输入电容 XCLKO输出电容 内部振荡器 单位 10 ±20 µs nV-sec ±15 1 mV µA V pF mV AGND AVDD − 1.2 7 2 响应时间 温度传感器 25°C时电压输出 电压TC 精度 电源监控器(PSM) IOVDD跳变点选择 电源跳变点精度 上电复位 复位引脚干扰抑制3 看门狗定时器(WDT) 超时时间 FLASH/EE存储器 耐久性9 数据保持10 数字输入 逻辑1输入电流 逻辑0输入电流 最大值 15 3 µs 780 −1.3 ±3 mV mV/°C °C 2.79 3.07 ±2.5 2.36 50 V V % V µs 0 512 10,000 20 测试条件/注释 主进位1 LSB变化(DACxDAT寄存器中同时 变化的最大位数) 迟滞通过CMPCON寄存器中的CMPHYST位 打开或关断 100 mV过驱、CMPRES = 11 两个可选择跳变点 已选跳变点标称电压 秒 周期 年 ±0.2 −40 ±1 −60 µA µA −80 10 −120 µA pF 0.8 V V TJ = 85°C 除XCLKI和XCLKO外的所有数字输入 VIH = IOVDD或VIH = 5 V VIL = 0 V； ADuC7019/20/21/22/24/25/29的TDI除外 VIL = 0 V；ADuC7019/20/21/22/24/25/29的TDI 除XCLKI外的所有数字输入 2.0 0.4 V V 除XCLKO外的所有数字输出 ISOURCE = 1.6 mA ISINK = 1.6 mA ±3 ±24 V V pF pF kHz % % TA = 0°C至85°C范围 2.4 1.1 1.7 20 20 32.768 Rev. E | Page 7 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 参数 MCU时钟速率 采用32 kHz内部振荡器 采用32 kHz外部晶体 使用外部时钟 最小值 典型值 DACVDD电流15 数字电源电流 IOVDD正常模式下电流 IOVDD暂停模式下电流 IOVDD休眠模式下电流 附加电源电流 ADC DAC ESD测试 最大HBM通过电压 最大FCIDM通过电压 单位 测试条件/注释 44 41.78 kHz MHz MHz MHz CD 12 = 7 CD12 = 0 TA = 85°C TA = 125°C 内核时钟= 41.78 MHz 326 41.78 0.05 0.05 启动时间 上电时 从暂停/休眠模式 从休眠模式 从停止模式 可编程逻辑阵列(PLA) 引脚传输延迟 单元传输延迟 电源要求13, 14 电源电压范围 AVDD至AGND和IOVDD至IOGND 模拟电源电流 AVDD电流 最大值 130 24 3.06 1.58 1.7 ms ns µs ms ms 12 2.5 ns ns 2.7 3.6 V 200 400 3 25 µA µA µA 7 11 40 25 250 600 10 15 45 30 400 1000 mA mA mA mA µA µA 2 0.7 700 mA mA µA 4 0.5 1 kV kV CD12 = 0 CD12 = 7 从输入引脚到输出引脚 ADC在空闲模式；除ADuC7019外所有器件 ADC在空闲模式；只有ADuC7019 从Flash/EE执行代码 CD12 = 7 CD12 = 3 CD12 = 0 (41.78 MHz时钟) CD12 = 0 (41.78 MHz时钟) TA = 85°C TA = 125°C @ 1 MSPS @ 62.5 kSPS 每DAC 2.5 V基准电压，TA = 25°C 在MicroConverter内核正常工作时，保证所有ADC通道的技术规格。 适用于所有ADC输入通道。 3 使用ADC失调寄存器(ADCOF)和增益系数寄存器(ADCGN)中的出厂设定默认值进行测试。 4 未经生产测试，但量产时的设计和/或特性数据可提供保证。 5 采用运算放大器AD845作为一个外部输入缓冲级用ADCOF和DACGN寄存器中的出厂设定默认值进行测试(如图49所示)。当使用外部ADC系统元件时用户需要进 行系统校准来消除外部端点误差来满足规格要求(详见校准部分)。 6 输入信号可以任何直流共模电压(VCM)为中心，但该值必须位于ADC规定输入电压范围内。 7 DAC的线性度是使用一个递减的数据范围(100到3995)计算出来的。 8 DAC增益误差是使用一个递减的数据范围(100到内部2.5 V基准电压)计算出来的。 9 耐久性是分别在−40°C、+25°C、+85°C及+125°C时依据JEDEC 22标准方法A117来认定的。 10 根据JEDEC 22m标准方法A117，保持期限相当于85°C结温时的寿命。保持期限会随着结温递减。 11 测试是在最多8个I/O端口输出低电平时进行的。 12 参见POWCON寄存器。 13 电源功耗分别在正常、暂停和休眠模式下测试的，这3种模式下的测试条件分别为：正常模式供电电压为3.6 V、暂停模式供电电压为3.6 V、休眠模式供电电压 为3.6 V。 14 在一个Flash/EE擦写周期中，IOVDD电源电流通常降低2 mA。 15 对于ADuC7019/20/21/22，该电流必须加上AVDD 的电流。 2 Rev. E | Page 8 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 时序规格 表2. 外部存储器写周期 参数 CLK1 tMS_AFTER_CLKH tADDR_AFTER_CLKH tAE_H_AFTER_MS tAE tHOLD_ADDR_AFTER_AE_L tHOLD_ADDR_BEFORE_WR_L tWR_L_AFTER_AE_L tDATA_AFTER_WR_L tWR tWR_H_AFTER_CLKH tHOLD_DATA_AFTER_WR_H tBEN_AFTER_AE_L tRELEASE_MS_AFTER_WR_H 典型值 UCLK 0 4 最大值 单位 4 8 ns ns 12 ns 4 ns ½ CLK (XMxPAR[14:12] + 1) × CLK ½ CLK + (!XMxPAR[10]) × CLK (!XMxPAR[8]) × CLK ½ CLK + (!XMxPAR[10] + !XMxPAR[8]) × CLK 8 (XMxPAR[7:4] + 1) × CLK 0 (!XMxPAR[8]) × CLK ½ CLK (!XMxPAR[8] + 1) × CLK 参见表78。 CLK CLK tMS_AFTER_CLKH MSx tWR_L_AFTER_AE_L tAE_H_AFTER_MS AE tAE tWR tRELEASE_MS_AFTER_WR_H tWR_H_AFTER_CLKH WS tHOLD_DATA_AFTER_WR_H RS tHOLD_ADDR_AFTER_AE_L tHOLD_ADDR_BEFORE_WR_L tADDR_AFTER_CLKH AD[16:1] F FF F 9ABC tDATA_AFTER_WR_L 5678 9ABE 1234 tBEN_AFTER_AE_L BLE BHE 04955-052 1 最小值 A16 图3. 外部存储器写周期(参见表78) Rev. E | Page 9 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表3. 外部存储器读周期 参数 CLK1 tMS_AFTER_CLKH tADDR_AFTER_CLKH tAE_H_AFTER_MS tAE tHOLD_ADDR_AFTER_AE_L tRD_L_AFTER_AE_L tRD_H_AFTER_CLKH tRD tDATA_BEFORE_RD_H tDATA_AFTER_RD_H tRELEASE_MS_AFTER_RD_H 典型值 ns typ × (POWCON[2:0] + 1) 最大值 单位 8 16 ns ns ½ CLK (XMxPAR[14:12] + 1) × CLK ½ CLK + (! XMxPAR[10] ) × CLK ½ CLK + (! XMxPAR[10]+ ! XMxPAR[9] ) × CLK 0 4 (XMxPAR[3:0] + 1) × CLK 16 8 ns + (! XMxPAR[9]) × CLK 1 × CLK 参见表78。 CLK ECLK tMS_AFTER_CLKH MSx tAE_H_AFTER_MS tAE tRELEASE_MS_AFTER_RD_H tRD_L_AFTER_AE_L AE WS tRD tRD_H_AFTER_CLKH RS tADDR_AFTER_CLKH tDATA_BEFORE_RD_H tDATA_AFTER_RD_H AD[16:1] FFFF 2348 XXXX CDEF XX 234A XX 89AB tHOLD_ADDR_AFTER_AE_L BHE BLE 04955-053 1 最小值 1/MD 时钟 4 4 A16 图4. 外部存储器读周期(参见表78) Rev. E | Page 10 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表4. 快速模式下I2C时序(400 kHz) 参数 tL tH tSHD tDSU tDHD tRSU tPSU tBUF tR tF tSUP 1 从器件 最小值 最大值 200 100 300 100 0 100 100 1.3 300 300 50 描述 SCL低电平脉宽1 SCL高电平脉宽1 起始条件保持时间 数据建立时间 数据保持时间 重复起始建立时间 停止条件的建立时间 一个结束条件和起始条件之间的总线空闲时间 SCL和SDA的上升时间 SCL和SDA的下降时间 尖峰抑制脉宽 主机 典型值 1360 1140 单位 ns ns ns ns ns ns ns ns ns ns ns 740 400 400 200 tHCLK取决于时钟分频器或POWCON MMR的CD位。tHCLK = tUCLK/2CD；参见图57。 表5. 标准模式下I2C时序(100 kHz) 参数 tL tH tSHD tDSU tDHD tRSU tPSU tBUF tR tF 描述 SCL低电平脉宽1 SCL高电平脉宽1 起始条件保持时间 数据建立时间 数据保持时间 重复起始建立时间 停止条件的建立时间 一个结束条件和起始条件之间的总线空闲时间 SCL和SDA的上升时间 SCL和SDA的下降时间 单位 µs ns µs ns µs µs µs µs µs ns tHCLK取决于时钟分频器或POWCON MMR的CD位。tHCLK = tUCLK/2CD；参见图57。 tBUF tSUP tR SDA (I/O) MSB tDSU LSB tSHD P S tF tDHD 2–7 tR tRSU tH 1 SCL (I) MSB tDSU tDHD tPSU ACK 8 tL STOP START CONDITION CONDITION 9 tSUP 1 S(R) REPEATED START 图 5. I 2C兼容接口时序 Rev. E | Page 11 of 96 tF 04955-054 1 从器件 主机 最小值 最大值 典型值 4.7 4.0 4.0 250 0 3.45 4.7 4.0 4.7 1 300 ADuC7019/20/21/22/24/25/26/27/28/29 表6. SPI主机定时(相位模式 = 1) 参数 tSL tSH tDAV tDSU tDHD tDF tDR tSR tSF 2 最小值 典型值 (SPIDIV + 1) × tHCLK (SPIDIV + 1) × tHCLK 最大值 25 1 × tUCLK 2 × tUCLK 5 5 5 5 12.5 12.5 12.5 12.5 tHCLK取决于时钟分频器或POWCON MMR的CD位。tHCLK = tUCLK/2CD；参见图57。 tUCLK = 23.9 ns。其对应于在时钟分频器之前来自PLL的41.78 MHz内部时钟；参见图57。 SCLK (POLARITY = 0) tSH tSL tSR SCLK (POLARITY = 1) tDAV tDF MO SI MI SO tDR MSB MSB IN tSF BITS 6 TO 1 BITS 6 TO 1 tDSU L SB L SB I N 04955-055 1 描述 SCLK低电平脉宽1 SCLK高电平脉宽1 SCLK边沿之后数据输出有效时间 SCLK边沿之前数据输入建立时间2 SCLK边沿之后数据输入保持时间2 数据输出下降时间 数据输出上升时间 SCLK上升时间 SCLK下降时间 tDHD 图6. SPI主机定时(相位模式 = 1) Rev. E | Page 12 of 96 单位 ns ns ns ns ns ns ns ns ns ADuC7019/20/21/22/24/25/26/27/28/29 表7. SPI主机定时(相位模式 = 0) 参数 tSL tSH tDAV tDOSU tDSU tDHD tDF tDR tSR tSF 2 最小值 典型值 (SPIDIV + 1) × tHCLK (SPIDIV + 1) × tHCLK 最大值 25 75 1 × tUCLK 2 × tUCLK 5 5 5 5 12.5 12.5 12.5 12.5 单位 ns ns ns ns ns ns ns ns ns ns tHCLK取决于时钟分频器或POWCON MMR的CD位。tHCLK = tUCLK/2CD；参见图57。 tUCLK = 23.9 ns。其对应于在时钟分频器之前来自PLL的41.78 MHz内部时钟；参见图57。 SCLK (POLARITY = 0) tSH tSL tSR tSF SCLK (POLARITY = 1) tDAV tDOSU MOSI MISO tDF MSB MSB IN tDR BITS 6 TO 1 BITS 6 TO 1 tDSU LSB LSB IN 04955-056 1 描述 SCLK低电平脉宽1 SCLK高电平脉宽1 SCLK边沿之后数据输出有效时间 SCLK边沿之前数据输出建立时间 SCLK边沿之前数据输入建立时间2 SCLK边沿之后数据输入保持时间2 数据输出下降时间 数据输出上升时间 SCLK上升时间 SCLK下降时间 tDHD 图7. SPI主机定时(相位模式 = 0) Rev. E | Page 13 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表8. SPI从机定时(相位模式 = 1) 参数 tCS 描述 CS 到SCLK边沿1 tSL tSH tDAV tDSU tDHD tDF tDR tSR tSF tSFS SCLK低电平脉宽2 SCLK高电平脉宽2 SCLK边沿之后数据输出有效时间 SCLK边沿之前数据输入建立时间1 SCLK边沿之后数据输入保持时间1 数据输出下降时间 数据输出上升时间 SCLK上升时间 SCLK下降时间 CS 在SCLK沿后变高 2 典型值 最大值 单位 ns (SPIDIV + 1) × tHCLK (SPIDIV + 1) × tHCLK 25 1 × tUCLK 2 × tUCLK 5 5 5 5 12.5 12.5 12.5 12.5 0 tUCLK = 23.9 ns。其对应于在时钟分频器之前来自PLL的41.78 MHz内部时钟；参见图57。 tHCLK 取决于时钟分频器或POWCON MMR的CD位。tHCLK = tUCLK/2CD；参见图57。 CS tSFS tCS SCLK (POLARITY = 0) tSH tSL tSR tSF SCLK (POLARITY = 1) tDAV MISO tDF MSB MOSI MSB IN tDR BITS 6 TO 1 BITS 6 TO 1 tDSU LSB LSB IN 04955-057 1 最小值 (2 × tHCLK) + (2 × tUCLK) tDHD 图8. SPI从机定时(相位模式 = 1) Rev. E | Page 14 of 96 ns ns ns ns ns ns ns ns ns ns ADuC7019/20/21/22/24/25/26/27/28/29 表9. SPI从机定时(相位模式 = 0) 参数 tCS 描述 CS 到SCLK边沿1 tSL tSH tDAV tDSU tDHD tDF tDR tSR tSF tDOCS tSFS SCLK低电平脉宽2 SCLK高电平脉宽2 SCLK边沿之后数据输出有效时间 SCLK边沿之前数据输入建立时间1 SCLK边沿之后数据输入保持时间1 数据输出下降时间 数据输出上升时间 SCLK上升时间 SCLK下降时间 CS边沿之后数据输出有效 CS 在SCLK沿后变高 2 典型值 最大值 (SPIDIV + 1) × tHCLK (SPIDIV + 1) × tHCLK 25 1 × tUCLK 2 × tUCLK 5 5 5 5 12.5 12.5 12.5 12.5 25 0 单位 ns ns ns ns ns ns ns ns ns ns ns ns tUCLK = 23.9 ns。其对应于在时钟分频器之前来自PLL的41.78 MHz内部时钟；参见图57。 tHCLK取决于时钟分频器或POWCON MMR的CD位。tHCLK = tUCLK/2CD；参见图57。 CS tCS tSFS SCLK (POLARITY = 0) tSH tSL tSF tSR SCLK (POLARITY = 1) tDAV tDOCS tDF MISO MOSI MSB MSB IN tDSU tDR BITS 6 TO 1 BITS 6 TO 1 LSB LSB IN 04955-058 1 最小值 (2 × tHCLK) + (2 × tUCLK) tDHD 图9. SPI从机定时(相位模式 = 0) Rev. E | Page 15 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 绝对最大额定值 除非另有说明，AGND = REFGND = DACGND = 注意，超出上述绝对最大额定值可能会导致器件永久性损 GNDREF，TA = 25°C。 坏。这只是额定最值，并不能以这些条件或者在任何其它 表10. 超出本技术规范操作章节中所示规格的条件下，推断器件 参数 AVDD至IOVDD AGND至DGND IOVDD至IOGND，AVDD至AGND 数字输入电压至IOGND 数字输出电压至IOGND VREF至AGND 模拟输入至AGND 模拟输出至AGND 工业温度范围 存储温度范围 结温 θJA热阻 40引脚LFCSP 49引脚CSP_BGA 64引脚LFCSP 64引脚CSP_BGA 64引脚LQFP 80引脚LQFP 回流焊峰值温度 锡铅体系(10秒至30秒) RoHS体系 (20秒至40秒) 额定值 −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+6 V −0.3 V至+5.3 V −0.3 V至IOVDD + 0.3 V −0.3 V至AVDD + 0.3 V −0.3 V至AVDD + 0.3 V −0.3 V至AVDD + 0.3 V –40°C至+125°C –65°C至+150°C 150°C 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 任何时候只能使用一个绝对最大额定值。 ESD警告 26°C/W 80°C/W 24°C/W 75°C/W 47°C/W 38°C/W 240°C 260°C Rev. E | Page 16 of 96 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 ADuC7019/20/21/22/24/25/26/27/28/29 引脚配置和功能描述 40 39 38 37 36 35 34 33 32 31 ADC2/CMP0 ADC1 ADC0 AVDD AGND VREF P4.2/PLAO[10] P1.0/T1/SPM0/PLAI[0] P1.1/SPM1/PLAI[1] P1.2/SPM2/PLAI[2] ADuC7019/ADuC7020/ADuC7021/ADuC7022 PIN 1 INDICATOR ADuC7019/ ADuC7020 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 P1.6/SPM6/PLAI[6] P1.7/SPM7/PLAO[0] XCLKI XCLKO P0.7/ECLK/XCLK/SPM8/PLAO[4] P2.0/SPM9/PLAO[5]/CONVSTART IRQ1/P0.5/ADCBUSY/PLAO[2] 04955-064 P0.6/T1/MRST/PLAO[3] TCK TDO IOGND IOVDD LVDD DGND P0.3/TRST/ADC BUSY RST IRQ0/P0.4/PWMTRIP/PLAO[1] 11 12 13 14 15 16 17 18 19 20 1 ADC3/CMP1 2 ADC4 GNDREF 3 DAC0/ADC12 4 DAC1/ADC13 5 DAC2/ADC14 6 DAC3/ADC15 7 TMS 8 TDI 9 BM/P0.0/CMPOUT/PLAI[7] 10 NOTES 1. THE EXPOSED PADDLE MUST BE LEFT UNCONNECTED. 40 39 38 37 36 35 34 33 32 31 ADC3/CMP1 ADC2/CMP0 ADC1 ADC0 AVDD AGND VREF P1.0/T1/SPM0/PLAI[0] P1.1/SPM1/PLAI[1] P1.2/SPM2/PLAI[2] 图10. ADuC7019/ADuC7020 40引脚LFCSP_VQ封装引脚配置 PIN 1 INDICATOR ADuC7021 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 P1.6/SPM6/PLAI[6] P1.7/SPM7/PLAO[0] XCLKI XCLKO P0.7/ECLK/XCLK/SPM8/PLAO[4] P2.0/SPM9/PLAO[5]/CONVSTART IRQ1/P0.5/ADCBUSY/PLAO[2] NOTES 1. THE EXPOSED PADDLE MUST BE LEFT UNCONNECTED. 图 11. ADuC7021 40引脚LFCSP_VQ封装引脚配置 Rev. E | Page 17 of 96 04955-065 P0.6/T1/MRST/PLAO[3] TCK TDO IOGND IOVDD LVDD DGND P0.3/TRST/ADC BUSY RST IRQ0/P0.4/PWMTRIP/PLAO[1] 11 12 13 14 15 16 17 18 19 20 1 ADC4 2 ADC5 3 ADC6 4 ADC7 GNDREF 5 DAC0/ADC12 6 DAC1/ADC13 7 TMS 8 TDI 9 BM/P0.0/CMPOUT/PLAI[7] 10 40 39 38 37 36 35 34 33 32 31 ADC4 ADC3/CMP1 ADC2/CMP0 ADC1 ADC0 AVDD AGND VREF P1.0/T1/SPM0/PLAI[0] P1.1/SPM1/PLAI[1] ADuC7019/20/21/22/24/25/26/27/28/29 PIN 1 INDICATOR ADuC7022 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 P1.2/SPM2/PLAI[2] P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 P1.6/SPM6/PLAI[6] P1.7/SPM7/PLAO[0] XCLKI XCLKO P0.7/ECLK/XCLK/SPM8/PLAO[4] P2.0/SPM9/PLAO[5]/CONVSTART 04955-066 TCK TDO IOGND IOVDD LVDD DGND P0.3/TRST/ADC BUSY RST IRQ0/P0.4/PWMTRIP/PLAO[1] IRQ1/P0.5/ADCBUSY/PLAO[2] 11 12 13 14 15 16 17 18 19 20 ADC5 1 ADC6 2 ADC7 3 ADC8 4 5 ADC9 GNDREF 6 TMS 7 TDI 8 BM/P0.0/CMPOUT/PLAI[7] 9 P0.6/T1/MRST/PLAO[3] 10 NOTES 1. THE EXPOSED PADDLE MUST BE SOLDERED AND EITHER CONNECTED TO AGND OR LEFT FLOATING. 图 12. ADuC7022 40引脚LFCSP_VQ封装引脚配置 表11. ADuC7019/ADuC7020/ADuC7021/ADuC7022引脚功能描述 引脚编号 7019/7020 7021 38 37 39 38 40 39 1 40 2 1 2 ‒ 7022 36 37 38 39 40 1 引脚名称 ADC0 ADC1 ADC2/CMP0 ADC3/CMP1 ADC4 ADC5 描述 单端或差分模拟输入0。 单端或差分模拟输入1。 单端或差分模拟输入2/比较器正相输入。 单端或差分模拟输入3(ADuC7019缓冲输入)/比较器反相输入端。 单端或差分模拟输入4。 单端或差分模拟输入5。 ‒ 3 2 ADC6 单端或差分模拟输入6。 ‒ 4 3 ADC7 单端或差分模拟输入7。 ‒ ‒ 4 ADC8 单端或差分模拟输入8。 ‒ 3 4 ‒ 5 6 5 ADC9 单端或差分模拟输入9。 6 ‒ GNDREF DAC0/ADC12 ADC地基准电压。为了优化性能，模拟电源应同IOGND和DGND分离。 DAC0 电压输出/单端或差分模拟输入12。 5 7 ‒ DAC1/ADC13 DAC1电压输出/单端或差分模拟输入 13。 6 ‒ ‒ DAC2/ADC14 DAC2电压输出/单端或差分模拟输入14。 7 ‒ ‒ DAC3/ADC15 ADuC7020 DAC3电压输出。在ADuC7019芯片内，必须在该引脚和 AGND/单端或差分模拟输入15之间连接一个10 nF电容(参见图43)。 8 8 7 TMS 9 9 8 TDI 测试模式选择，JTAG测试端口输入。调试和下载访问。 此引脚具有一个连接至IOVDD的内部上拉电阻。在有些情况下， 还需要一个外部上拉电阻(约100K)，以确保器件不会进入错误状态。 测试数据输入，JTAG测试端口输入。调试和下载访问。 Rev. E | Page 18 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 7019/7020 7021 10 10 7022 9 引脚名称 BM/P0.0/CMPOUT/PLAI[7] 描述 多功能输入输出引脚。引导模式(BM)。BM(复位时如果BM为低电平， 则ADuC7019/20/21/22进入串行下载模式；如果BM由1 kΩ电阻上拉至 高电平，则执行代码)/通用输入输出端口P0.0/电压比较器输出/PLA 输入单元7。 11 11 10 P0.6/T1/MRST/PLAO[3] 多功能引脚。复位后拉低。通用输入输出端口P 0.6/定时器1输入/ 上电复位输出/可编程逻辑阵列输出单元3。 12 12 11 TCK 测试时钟,JTAG测试端口输入。调试和下载访问。此引脚具有一个 连接至IOVDD的内部上拉电阻。在有些情况下，还需要一个外部上 拉电阻(约100K)，以确保器件不会进入错误状态。 13 14 15 16 13 14 15 16 12 13 14 15 TDO IOGND IOVDD LVDD 17 18 19 20 17 18 19 20 16 17 18 19 DGND P0.3/TRST/ADCBUSY RST IRQ0/P0.4/PWMTRIP/PLAO[1] 测试数据输出，JTAG测试端口输出。调试和下载访问。 GPIO地(参见表78)。通常连接到DGND。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 片内稳压器2.6 V输出。该输出只能通过一个0.47 uF电容器连接 至DGND。 内核逻辑地。 通用输入输出口P0.3/测试复位，JTAG测试端口输入/ADCBUSY信号输出。 复位输入，低电平有效。 多功能输入输出引脚。外部中断请求0，高电平有效/通用输入输出 端口P 0.4/PWM触发外部输入/可编程逻辑阵列输出单元1。 21 21 20 IRQ1/P0.5/ADCBUSY/PLAO[2] 多功能输入输出引脚。外部中断请求1，高电平有效/通用输入输出 端口P0.5/ADCBUSY信号输出/可编程逻辑阵列输出单元2。 22 22 21 P2.0/SPM9/PLAO[5]/CONVSTART 串行复用端口。通用输入输出端口P2.0/UART/可编程逻辑阵列输出 单元5/ADC起始转换输入信号。 23 23 22 P0.7/ECLK/XCLK/SPM8/PLAO[4] 串行复用端口。通用输入输出端口P0.7/外部时钟信号输出/内部时钟 发生器电路输入/UART/可编程逻辑阵列输出单元4。 24 25 24 25 23 24 XCLKO XCLKI 晶体振荡反相器输出。 晶体振荡反相器输入和内部时钟发生器电路输入。 26 26 25 P1.7/SPM7/PLAO[0] 27 27 26 P1.6/SPM6/PLAI[6] 28 28 27 P1.5/SPM5/PLAI[5]/IRQ3 串行复用端口。通用输入输出端口P 1.7/UART，SPI/可编程逻辑阵列 输出单元0。 串行复用端口。通用输入输出端口P 1.6/UART，SPI/可编程逻辑阵列 输入单元6。 串行复用端口。通用输入输出端口P 1.5/UART，SPI/可编程逻辑阵列 输入单元5/外部中断请求3，高电平有效。 29 29 28 P1.4/SPM4/PLAI[4]/IRQ2 串行复用端口。通用输入输出端口P 1.4/UART，SPI/可编程逻辑阵列 输入单元4/外部中断请求2，高电平有效。 30 30 29 P1.3/SPM3/PLAI[3] 31 31 30 P1.2/SPM2/PLAI[2] 32 32 31 P1.1/SPM1/PLAI[1] 33 33 32 P1.0/T1/SPM0/PLAI[0] 34 ‒ ‒ P4.2/PLAO[10] 串行复用端口。通用输入输出端口P 1.3/UART，I2C1/可编程逻辑阵列 输入单元3。 串行复用端口。通用输入输出端口P 1.2/UART，I2C1/可编程逻辑阵列 输入单元2。 串行复用端口。通用输入输出端口P 1.1/UART，I2C0/可编程逻辑阵列 输入单元1。 串行复用端口。通用输入输出端口P 1.0/定时器1输入/UART，I2C0/ 可编程逻辑阵列输入单元0。 通用输入输出端口P4.2/可编程逻辑阵列输出单元10。 Rev. E | Page 19 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 7019/7020 7021 35 34 7022 33 引脚名称 VREF 36 37 0 34 35 0 AGND AVDD EP 35 36 0 描述 2.5 V内部基准电压。在使用内部基准电压源时必须连接至一个 0.47 μF电容。 模拟地。模拟电路的地基准点。 3.3 V模拟电源。 裸露焊盘。ADuC7019/ADuC7020/ADuC7021/ADuC7022的引脚配置 有一个裸露焊盘，必须将其焊接并连接到AGND或悬空。 Rev. E | Page 20 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 ADC3/CMP1 ADC2/CMP0 ADC1 ADC0 DACV DD AVDD AGND DACGND DAC REF VREF P4.5/PLAO[13] P4.4/PLAO[12] P4.3/PLAO[11] P4.2/PLAO[10] P1.0/T1/SPM0/PLAI[0] P1.1/SPM1/PLAI[1] ADuC7024/ADuC7025 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR ADuC7024/ ADuC7025 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 P1.2/SPM2/PLAI[2] P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 P4.1/PLAO[9] P4.0/PLAO[8] IOVDD IOGND P1.6/SPM6/PLAI[6] P1.7/SPM7/PLAO[0] P3.7/PWMSYNC/PLAI[15] P3.6/PWMTRIP/PLAI[14] XCLKI XCLKO P0.7/ECLK/XCLK/SPM8/PLAO[4] P2.0/SPM9/PLAO[5]/CONVSTART 04955-067 TCK TDO IOGND IOVDD LVDD DGND P3.0/PWM0H/PLAI[8] P3.1/PWM0L/PLAI[9] P3.2/PWM1H/PLAI[10] P3.3/PWM1L/PLAI[11] P0.3/TRST/ADC BUSY RST P3.4/PWM2H/PLAI[12] P3.5/PWM2L/PLAI[13] IRQ0/P0.4/PWMTRIP/PLAO[1] IRQ1/P0.5/ADCBUSY/PLAO[2] 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 ADC4 ADC5 ADC6 ADC7 ADC8 ADC9 GNDREF ADCNEG DAC0/ADC12 DAC1/ADC13 TMS TDI P4.6/PLAO[14] P4.7/PLAO[15] BM/P0.0/CMPOUT/PLAI[7] P0.6/T1/MRST/PLAO[3] NOTES 1. THE EXPOSED PADDLE MUST BE SOLDERED AND EITHER CONNECTED TO AGND OR LEFT FLOATING. 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 ADC3/CMP1 ADC2/CMP0 ADC1 ADC0 DACV DD AVDD AGND DACGND DAC REF VREF P4.5/PLAO[13] P4.4/PLAO[12] P4.3/PLAO[11] P4.2/PLAO[10] P1.0/T1/SPM0/PLAI[0] P1.1/SPM1/PLAI[1] 图13. ADuC7024/ADuC7025 64引脚LFCSP_VQ封装引脚配置 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR ADuC7024/ ADuC7025 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 P1.2/SPM2/PLAI[2] P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 P4.1/PLAO[9] P4.0/PLAO[8] IOVDD IOGND P1.6/SPM6/PLAI[6] P1.7/SPM7/PLAO[0] P3.7/PWMSYNC/PLAI[15] P3.6/PWMTRIP/PLAI[14] XCLKI XCLKO P0.7/ECLK/XCLK/SPM8/PLAO[4] P2.0/SPM9/PLAO[5]/CONVSTART Figure 14. ADuC7024/ADuC7025 64引脚LQFP封装引脚配置 Rev. E | Page 21 of 96 04955-068 TCK TDO IOGND IOVDD LVDD DGND P3.0/PWM0H/PLAI[8] P3.1/PWM0L/PLAI[9] P3.2/PWM1H/PLAI[10] P3.3/PWM1L/PLAI[11] P0.3/TRST/ADC BUSY RST P3.4/PWM2H/PLAI[12] P3.5/PWM2L/PLAI[13] IRQ0/P0.4/PWMTRIP/PLAO[1] IRQ1/P0.5/ADCBUSY/PLAO[2] 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 ADC4 ADC5 ADC6 ADC7 ADC8 ADC9 GNDREF ADCNEG DAC0/ADC12 DAC1/ADC13 TMS TDI P4.6/PLAO[14] P4.7/PLAO[15] BM/P0.0/CMPOUT/PLAI[7] P0.6/T1/MRST/PLAO[3] ADuC7019/20/21/22/24/25/26/27/28/29 表12. 引脚功能描述(ADuC7024/ADuC7025 64引脚LFCSP_VQ封装和64引脚LQFP封装) 引脚编号 1 2 3 4 5 6 7 8 引脚名称 ADC4 ADC5 ADC6 ADC7 ADC8 ADC9 GNDREF ADCNEG 9 10 11 12 13 14 15 DAC0/ADC12 DAC1/ADC13 TMS TDI P4.6/PLAO[14] P4.7/PLAO[15] BM/P0.0/CMPOUT/PLAI[7] 16 P0.6/T1/MRST/PLAO[3] 17 18 19 20 21 TCK TDO IOGND IOVDD LVDD 描述 单端或差分模拟输入4。 单端或差分模拟输入5。 单端或差分模拟输入6。 单端或差分模拟输入7。 单端或差分模拟输入8。 单端或差分模拟输入9。 ADC地基准电压。为了优化性能，模拟电源应同IOGND和DGND分离。 伪差分模式下ADC偏置点或反相模拟输入。必须连接到要转换信号的地。 该偏置点必须在0 V至1 V之间。 DAC0电压输出/单端或差分模拟输入12。在ADuC7025上没有DAC输出。 DAC1电压输出/单端或差分模拟输入13。在ADuC7025上没有DAC输出。 JTAG测试端口输入，测试模式选择。调试和下载访问。 JTAG 测试端口输入，测试数据输入。调试和下载访问 通用输入输出端口P4.6/可编程逻辑阵列输出单元14。 通用输入输出端口P4.7/可编程逻辑阵列输出单元15。 多功能输入输出引脚。引导模式。BM(复位时如果BM为低电平，则ADuC7024/ADuC7025 进入下载模式；如果BM通过1 kΩ电阻上拉至高电平，则执行代码)/通用输入输出端口P0.0/ 电压比较器输出/可编程逻辑阵列输入单元7。 多功能引脚，复位后输出低电平。通用输入输出端口P 0.6/定时器1输入/上电复位输出/ 可编程逻辑阵列输出单元3。 JTAG测试端口输入，测试时钟。调试和下载访问。 JTAG测试端口输出，测试数据输出。调试和下载访问。 Ground for GPIO (see Table 78).通常连接到DGND。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 片内稳压器2.6 V输出。该输出只能通过一个0.47 µF电容器连接至DGND。 22 23 DGND P3.0/PWM0H/PLAI[8] 内核逻辑地。 通用输入输出端口P 3.0/PWM相位0高边输出/可编程逻辑阵列输入单元8。 24 P3.1/PWM0L/PLAI[9] 通用输入输出端口P 3.1/PWM相位0低边输出/可编程逻辑阵列输入单元9。 25 P3.2/PWM1H/PLAI[10] 通用输入输出端口P 3.2/PWM相位1高边输出/可编程逻辑阵列输入单元10。 26 P3.3/PWM1L/PLAI[11] 通用输入输出端口P 3.3/PWM相位1低边输出/可编程逻辑阵列输入单元11。 27 28 29 P0.3/TRST/ADCBUSY RST P3.4/PWM2H/PLAI[12] 通用输入输出端口P0.3/JTAG测试端口输入，测试复位/ADCBUSY信号输出。 复位输入，低电平有效。 通用输入输出端口P 3.4/PWM相位2高边输出/可编程逻辑阵列输入单元12。 30 P3.5/PWM2L/PLAI[13] 通用输入输出端口P 3.5/PWM相位2低边输出/可编程逻辑阵列输入单元13。 31 IRQ0/P0.4/PWMTRIP/PLAO[1] 32 IRQ1/P0.5/ADCBUSY/PLAO[2] 33 P2.0/SPM9/PLAO[5]/CONVSTART 34 P0.7/ECLK/XCLK/SPM8/PLAO[4] 35 36 XCLKO XCLKI 多功能输入输出引脚。外部中断请求0，高电平有效/通用输入输出端口P 0.4/PWM 触发外部输入/可编程逻辑阵列输出单元1。 多功能输入输出引脚。外部中断请求1，高电平有效/通用输入输出端口P 0.5/ADCBUSY 信号输出/可编程逻辑阵列输出单元2。 串行复用端口。通用输入输出端口P 2.0/UART/可编程逻辑阵列输出单元5/ADC 起始转换输入信号。 串行复用端口。通用输入输出端口P0.7/外部时钟信号输出/内部时钟发生器电路输入/ UART/可编程逻辑阵列输出单元4。 晶体振荡反相器输出。 晶体振荡反相器输入和内部时钟发生器电路输入。 Rev. E | Page 22 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 37 38 39 引脚名称 P3.6/PWMTRIP/PLAI[14] P3.7/PWMSYNC/PLAI[15] P1.7/SPM7/PLAO[0] 描述 通用输入输出端口P 3.6/PWM安全关断/可编程逻辑阵列输入单元14。 通用输入输出端口P 3.7/PWM同步输入输出/可编程逻辑阵列输入单元15。 串行复用端口。通用输入输出端口P 1.7/UART，SPI/可编程逻辑阵列输出单元0。 40 P1.6/SPM6/PLAI[6] 串行复用端口。通用输入输出端口P 1.6/UART，SPI/可编程逻辑阵列输入单元6。 41 42 43 44 45 IOGND IOVDD P4.0/PLAO[8] P4.1/PLAO[9] P1.5/SPM5/PLAI[5]/IRQ3 46 P1.4/SPM4/PLAI[4]/IRQ2 47 48 49 50 P1.3/SPM3/PLAI[3] P1.2/SPM2/PLAI[2] P1.1/SPM1/PLAI[1] P1.0/T1/SPM0/PLAI[0] 51 52 53 54 55 56 57 58 59 60 61 62 63 64 0 P4.2/PLAO[10] P4.3/PLAO[11] P4.4/PLAO[12] P4.5/PLAO[13] VREF DACREF DACGND AGND AVDD DACVDD ADC0 ADC1 ADC2/CMP0 ADC3/CMP1 EP GPIO地(参见表78)。通常连接到DGND。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 通用输入输出端口P4.0/可编程逻辑阵列输出单元8。 通用输入输出端口P4.1/可编程逻辑阵列输出单元9。 串行复用端口。通用输入输出端口P 1.5/UART，SPI/可编程逻辑阵列输入单元5/ 外部中断请求3，高电平有效。 串行复用端口。通用输入输出端口P 1.4/UART，SPI/可编程逻辑阵列输入单元4/ 外部中断请求2，高电平有效。 串行复用端口。通用输入输出端口P 1.3/UART，I2C1/可编程逻辑阵列输入单元3。 串行复用端口。通用输入输出端口P 1.2/UART，I2C1/可编程逻辑阵列输入单元2。 串行复用端口。通用输入输出端口P 1.1/UART，I2C0/可编程逻辑阵列输入单元1。 串行复用端口。通用输入输出端口P 1.0/定时器1输入/UART，I2C0/可编程逻辑阵列 输入单元0。 通用输入输出端口P4.2/可编程逻辑阵列输出单元10。 通用输入输出端口P4.3/可编程逻辑阵列输出单元11。 通用输入输出端口P4.4/可编程逻辑阵列输出单元12。 通用输入输出端口P4.5/可编程逻辑阵列输出单元13。 2.5 V内部基准电压。在使用内部基准电压源时必须连接至一个0.47 µF电容。 DAC外部基准电压。范围：DACGND至DACVDD。 DAC地。通常连接到AGND。 模拟地。模拟电路的地基准点。 3.3 V模拟电源。 DAC 3.3 V电压源。必须连接到AVDD。 单端或差分模拟输入0。 单端或差分模拟输入1。 单端或差分模拟输入2/比较器正相输入。 单端或差分模拟输入3/比较器反相输入。 裸露焊盘。ADuC7024/ADuC7025 LFCSP_VQ封装的引脚配置有一个裸露焊盘， 必须将其焊接并连接到AGND或悬空。 Rev. E | Page 23 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 ADC3/CMP1 ADC2/CMP0 ADC1 ADC0 ADC11 DACV DD AVDD AVDD AGND AGND DACGND DACREF VREF REFGND P4.5/AD13/PLAO[13] P4.4/AD12/PLAO[12] P4.3/AD11/PLAO[11] P4.2/AD10/PLAO[10] P1.0/T1/SPM0/PLAI[0] P1.1/SPM1/PLAI[1] ADuC7026/ADuC7027 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 PIN 1 INDICATOR ADuC7026/ ADuC7027 TOP VIEW (Not to Scale) 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 P1.2/SPM2/PLAI[2] P1.3/SPM3/PLAI[3] P1.4/SPM4/PLAI[4]/IRQ2 P1.5/SPM5/PLAI[5]/IRQ3 P4.1/AD9/PLAO[9] P4.0/AD8/PLAO[8] IOVDD IOGND P1.6/SPM6/PLAI[6] P1.7/SPM7/PLAO[0] P2.2/RS/PWM0L/PLAO[7] P2.1/WS/PWM0H/PLAO[6] P2.7/PWM1L/MS3 P3.7/AD7/PWMSYNC /PLAI[15] P3.6/AD6/PWMTRIP/PLAI[14] XCLKI XCLKO P0.7/ECLK/XCLK/SPM8/PLAO[4] P2.0/SPM9/PLAO[5]/CONVSTART IRQ1/P0.5/ADCBUSY /PLAO[2]/MS2 图15. 80引脚LQFP封装引脚配置(ADuC7026/ADuC7027) 表13 引脚功能描述(ADuC7026/ADuC7027) 引脚编号 1 2 3 4 5 6 7 8 9 引脚名称 ADC4 ADC5 ADC6 ADC7 ADC8 ADC9 ADC10 GNDREF ADCNEG 10 11 DAC0/ADC12 DAC1/ADC13 描述 单端或差分模拟输入4。 单端或差分模拟输入5。 单端或差分模拟输入6。 单端或差分模拟输入7。 单端或差分模拟输入8。 单端或差分模拟输入9。 单端或差分模拟输入10。 ADC地基准电压。为了优化性能，模拟电源应同IOGND和DGND分离。 伪差分模式下ADC偏置点或反相模拟输入。必须连接到要转换信号的地。 该偏置点必须在0 V至1 V之间。 DAC0模拟电压输出/单端或差分输入12. 在ADuC7027上没有DAC输出。 DAC1模拟电压输出/单端或差分输入13. 在ADuC7027上没有DAC输出。 12 DAC2/ADC14 DAC2模拟电压输出/单端或差分输入14. 在ADuC7027上没有DAC输出。 13 DAC3/ADC15 DAC3模拟电压输出/单端或差分输入15. 在ADuC7027上没有DAC输出。 14 TMS JTAG测试端口输入，测试模式选择。调试和下载访问。 Rev. E | Page 24 of 96 04955-069 P0.6/T1/MRST/PLAO[3] TCK TDO P0.2/PWM2L/BHE IOGND IOVDD LVDD DGND P3.0/AD0/PWM0H/PLAI[8] P3.1/AD1/PWM0L/PLAI[9] P3.2/AD2/PWM1H/PLAI[10] P3.3/AD3/PWM1L/PLAI[11] P2.4/PWM0H/MS0 P0.3/TRST/A16/ADCBUSY P2.5/PWM0L/MS1 P2.6/PWM1H/MS2 RST P3.4/AD4/PWM2H/PLAI[12] P3.5/AD5/PWM2L/PLAI[13] IRQ0/P0.4/PWMTRIP/PLAO[1]/MS1 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 ADC4 ADC5 ADC6 ADC7 ADC8 ADC9 ADC10 GNDREF ADCNEG DAC0/ADC12 DAC1/ADC13 DAC2/ADC14 DAC3/ADC15 TMS TDI P0.1/PWM2H/BLE P2.3/AE P4.6/AD14/PLAO[14] P4.7/AD15/PLAO[15] BM/P0.0/CMPOUT/PLAI[7]/MS0 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 引脚名称 15 TDI 16 P0.1/PWM2H/BLE 描述 JTAG测试端口输入，测试数据输入。调试和下载访问。 通用输入输出端口P0.1/PWM 相位2高边输出/外部存储器低字节使能。 17 18 19 20 P2.3/AE P4.6/AD14/PLAO[14] P4.7/AD15/PLAO[15] BM/P0.0/CMPOUT/PLAI[7]/MS0 21 P0.6/T1/MRST/PLAO[3] 22 23 24 TCK TDO P0.2/PWM2L/BHE 通用输入输出端口P 2.3/外部存储器访问使能。 通用输入输出端口P 4.6/外部存储器接口/可编程逻辑阵列输出单元14。 通用输入输出端口P 4.7/外部存储器接口/可编程逻辑阵列输出单元15。 多功能输入输出引脚。引导模式。BM(如果在复位时BM为低，ADuC7026/DuC7027 进入UART下载模式；如果BM使用1 kΩ电阻上拉至高电平则执行代码)/通用输入输出 端口P 0.0/电压比较器输出/可编程逻辑阵列输入单元7/外部存储器选择0。 多功能引脚，复位后输出低电平。通用输入输出端口P 0.6/定时器1输入/上电复位输出/ 可编程逻辑阵列输出单元3。 JTAG测试端口输入，测试时钟。调试和下载访问。 JTAG测试端口输出，测试数据输出。调试和下载访问。 通用输入输出端口P 0.2/PWM 相位2低边输出/外部存储器高字节使能。 25 26 27 28 29 IOGND IOVDD LVDD DGND P3.0/AD0/PWM0H/PLAI[8] 30 P3.1/AD1/PWM0L/PLAI[9] 31 P3.2/AD2/PWM1H/PLAI[10] 32 P3.3/AD3/PWM1L/PLAI[11] 33 34 35 36 37 38 P2.4/PWM0H/MS0 P0.3/TRST/A16/ADCBUSY P2.5/PWM0L/MS1 P2.6/PWM1H/MS2 RST P3.4/AD4/PWM2H/PLAI[12] 39 P3.5/AD5/PWM2L/PLAI[13] 40 IRQ0/P0.4/PWMTRIP/PLAO[1]/MS1 41 IRQ1/P0.5/ADCBUSY/PLAO[2]/MS2 多功能输入输出引脚。外部中断请求1，高电平有效/通用输入输出端口P 0.5/ADCBUSY 信号输出/可编程逻辑阵列输出单元2/外部存储器选择2。 42 P2.0/SPM9/PLAO[5]/CONVSTART 43 P0.7/ECLK/XCLK/SPM8/PLAO[4] 串行复用端口。通用输入输出端口P 2.0/UART/可编程逻辑阵列输出单元5/ADC起始 转换输入信号。 串行复用端口。通用输入输出端口P0.7/外部时钟信号输出/内部时钟发生器电路输入/ UART/可编程逻辑阵列输出单元4。 44 45 XCLKO XCLKI GPIO地(参见表78)。通常连接到DGND。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 片内稳压器2.6 V输出。该输出只能通过一个0.47 µF电容器连接至DGND。 内核逻辑地。 通用输入输出端口P 3.0/外部存储器接口/PWM相位0高边输出/可编程逻辑阵列 输入单元8。 通用输入输出端口P 3.1/外部存储器接口/PWM相位0低边输出/可编程逻辑阵列 输入单元9。 通用输入输出端口P 3.2/外部存储器接口/PWM相位1高边输出/可编程逻辑阵列 输入单元10。 通用输入输出端口P 3.3/外部存储器接口/PWM相位1低边输出/可编程逻辑阵列 输入单元11。 通用输入输出端口P 2.4/PWM相位0高边输出/外部存储器选择0。 通用输入输出端口P0.3/JTAG测试端口输入，测试复位/ADCBUSY信号输出。 通用输入输出端口P 2.5/PWM相位0低边输出/外部存储器选择1。 通用输入输出端口P 2.6/PWM相位1高边输出/外部存储器选择2。 复位输入，低电平有效。 通用输入输出端口P 3.4/外部存储器接口/PWM相位2高边输出/可编程逻辑阵列 输入单元12。 通用输入输出端口P 3.5/外部存储器接口/PWM相位2低边输出/可编程逻辑阵列 输入单元13。 多功能输入输出引脚。外部中断请求0, 高电平有效/通用输入输出端口P 0.4/PWM 触发外部输入/可编程逻辑阵列输出单元1/外部存储器选择1。 晶体振荡反相器输出。 晶体振荡反相器输入和内部时钟发生器电路输入。 Rev. E | Page 25 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 46 47 48 49 引脚名称 P3.6/AD6/PWMTRIP/PLAI[14] P3.7/AD7/PWMSYNC/PLAI[15] P2.7/PWM1L/MS3 P2.1/WS/PWM0H/PLAO[6] 描述 通用输入输出端口P 3.6/外部存储器接口/PWM安全关断/可编程逻辑阵列输入单元14。 通用输入输出端口P 3.7/外部存储器接口/PWM同步/可编程逻辑阵列输入单元15。 通用输入输出端口P 2.7/PWM相位1低边输出/外部存储器选择3。 通用输入输出端口P 2.1/外部存储器写选通/PWM相位0高边输出/可编程逻辑阵列 输出单元6。 通用输入输出端口P 2.2/外部存储器读选通/PWM相位0低边输出/可编程逻辑阵列 输出单元7。 串行复用端口。通用输入输出端口P 1.7/UART，SPI/可编程逻辑阵列输出单元0。 串行复用端口。通用输入输出端口P 1.6/UART，SPI/可编程逻辑阵列输入单元6。 GPIO地(参见表78)。通常连接到DGND。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 通用输入输出端口P 4.0/外部存储器接口/可编程逻辑阵列输出单元8。 通用输入输出端口P 4.1/外部存储器接口/可编程逻辑阵列输出单元9。 串行复用端口。通用输入输出端口P 1.5/UART，SPI/可编程逻辑阵列输入单元5/ 外部中断请求3，高电平有效。 串行复用端口。通用输入输出端口P 1.4/UART，SPI/可编程逻辑阵列输入单元4/ 外部中断请求2，高电平有效。 串行复用端口。通用输入输出端口P 1.3/UART，I2C1/可编程逻辑阵列输入单元3。 串行复用端口。通用输入输出端口P 1.2/UART，I2C1/可编程逻辑阵列输入单元2。 50 P2.2/RS/PWM0L/PLAO[7] 51 52 53 54 55 56 57 P1.7/SPM7/PLAO[0] P1.6/SPM6/PLAI[6] IOGND IOVDD P4.0/AD8/PLAO[8] P4.1/AD9/PLAO[9] P1.5/SPM5/PLAI[5]/IRQ3 58 P1.4/SPM4/PLAI[4]/IRQ2 59 60 P1.3/SPM3/PLAI[3] P1.2/SPM2/PLAI[2] 61 62 P1.1/SPM1/PLAI[1] P1.0/T1/SPM0/PLAI[0] 63 P4.2/AD10/PLAO[10] 串行复用端口。通用输入输出端口P 1.1/UART，I2C0/可编程逻辑阵列输入单元1。 串行复用端口。通用输入输出端口P 1.0/定时器1输入/UART，I2C0/可编程逻辑阵列 输入单元0。 通用输入输出端口P 4.2/外部存储器接口/可编程逻辑阵列输出单元10。 64 P4.3/AD11/PLAO[11] 通用输入输出端口P 4.3/外部存储器接口/可编程逻辑阵列输出单元11。 65 P4.4/AD12/PLAO[12] 通用输入输出端口P 4.4/外部存储器接口/可编程逻辑阵列输出单元12。 66 P4.5/AD13/PLAO[13] 通用输入输出端口P 4.5/外部存储器接口/可编程逻辑阵列输出单元13。 67 68 REFGND VREF 基准地。通常连接到AGND。 2.5 V内部基准电压。在使用内部基准电压源时必须连接至一个0.47 μF电容。 69 70 71, 72 73, 74 75 76 77 78 79 80 DACREF DACGND AGND AVDD DACVDD ADC11 ADC0 ADC1 ADC2/CMP0 ADC3/CMP1 DAC外部基准电压。范围：DACGND至DACVDD。 DAC地。通常连接到AGND。 模拟地。模拟电路的地基准点。 3.3 V模拟电源。 DAC 3.3 V电压源。必须连接到AVDD。 单端或差分模拟输入11。 单端或差分模拟输入0。 单端或差分模拟输入1。 单端或差分模拟输入2/比较器正相输入。 单端或差分模拟输入3/比较器反相输入。 Rev. E | Page 26 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 ADUC7028 8 7 6 5 4 3 2 1 A B C D E F H BOTTOM VIEW (Not to Scale) 04955-086 G 图 16. 64引脚BGA封装ADuC7028引脚配置 表14. ADuC7028引脚功能描述 引脚编号 A1 A2 A3 A4 A5 A6 A7 引脚名称 ADC3/CMP1 DACVDD AVDD AGND DACGND P4.2/PLAO[10] P1.1/SPM1/PLAI[1] A8 P1.2/SPM2/PLAI[2] B1 B2 B3 B4 B5 B6 ADC4 ADC2/CMP0 ADC1 DACREF VREF P1.0/T1/SPM0/PLAI[0] B7 P1.4/SPM4/PLAI[4]/IRQ2 B8 C1 C2 C3 C4 C5 C6 C7 C8 D1 P1.3/SPM3/PLAI[3] ADC6 ADC5 ADC0 P4.5/PLAO[13] P4.3/PLAO[11] P4.0/PLAO[8] P4.1/PLAO[9] IOGND ADCNEG D2 D3 D4 D5 GNDREF ADC7 P4.4/PLAO[12] P3.6/PWMTRIP/PLAI[14] 描述 单端或差分模拟输入3/比较器反相输入。 DAC 3.3 V电压源。必须连接到AVDD。 3.3 V模拟电源。 模拟地。模拟电路的地基准点。 DAC地。通常连接到AGND。 通用输入输出端口P4.2/可编程逻辑阵列输出单元10。 串行复用端口。通用输入输出端口P 1.1/UART，I2C0/ 可编程逻辑阵列输入单元1。 串行复用端口。通用输入输出端口P 1.2/UART，I2C1/ 可编程逻辑阵列输入单元2。 单端或差分模拟输入4。 单端或差分模拟输入2/比较器正相输入。 单端或差分模拟输入1。 DAC外部基准电压。范围：DACGND至DACVDD。 2.5 V内部基准电压。在使用内部基准电压源时必须连接至一个0.47 µF电容。 串行复用端口。通用输入输出端口P 1.0/定时器1输入/UART，I2C0/ 可编程逻辑阵列输入单元0。 串行复用端口。通用输入输出端口P 1.4/UART，SPI/可编程逻辑阵列输入单元4/ 外部中断请求2，高电平有效。 串行复用端口。通用输入输出端口P 1.3/UART，I2C1/可编程逻辑阵列输入单元3。 单端或差分模拟输入6。 单端或差分模拟输入5。 单端或差分模拟输入0。 通用输入输出端口P4.5/可编程逻辑阵列输出单元13。 通用输入输出端口P4.3/可编程逻辑阵列输出单元11。 通用输入输出端口P4.0/可编程逻辑阵列输出单元8。 通用输入输出端口P4.1/可编程逻辑阵列输出单元9。 GPIO地(参见表78)。通常连接到DGND。 伪差分模式下ADC偏置点或反相模拟输入。必须连接到要转换信号的地。 该偏置点必须在0 V至1 V之间。 ADC地基准电压。为了优化性能，模拟电源应同IOGND和DGND分离。 单端或差分模拟输入7。 通用输入输出端口P4.4/可编程逻辑阵列输出单元12。 通用输入输出端口P 3.6/PWM安全关断/可编程逻辑阵列输入单元14。 D6 P1.7/SPM7/PLAO[0] 串行复用端口。通用输入输出端口P 1.7/UART，SPI/可编程逻辑阵列输出单元0。 Rev. E | Page 27 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 D7 引脚名称 P1.6/SPM6/PLAI[6] 描述 串行复用端口。通用输入输出端口P 1.6/UART，SPI/ 可编程逻辑阵列输入单元6。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 DAC3电压输出。 DAC2电压输出。 DAC1电压输出。 通用输入输出端口P 3.0/PWM相位0高边输出/ 可编程逻辑阵列输入单元8。 通用输入输出端口P 3.2/PWM相位1高边输出/ 可编程逻辑阵列输入单元10。 串行复用端口。通用输入输出端口P 1.5/UART，SPI/可编程逻辑阵列输入单元5/ 外部中断请求3，高电平有效。 通用输入输出端口P 3.7/PWM同步/ 可编程逻辑阵列输入单元15。 晶体振荡反相器输入和内部时钟发生器电路输入。 通用输入输出端口P4.6/可编程逻辑阵列输出单元14。 JTAG测试端口输入，测试数据输入。调试和下载访问。 DAC0电压输出。 通用输入输出端口P 3.1/PWM相位0低边输出/ 可编程逻辑阵列输入单元9。 通用输入输出端口P 3.3/PWM相位1低边输出/ 可编程逻辑阵列输入单元11。 复位输入，低电平有效。 串行复用端口。通用输入输出端口P0.7/外部时钟信号输出/ 内部时钟发生器电路输入/UART/可编程逻辑阵列输出单元4。 晶体振荡反相器输出。 多功能输入输出引脚。引导模式。BM(复位时如果BM为低电平，则ADuC7028进入 UART下载模式；如果BM通过一个1 kΩ电阻上拉至高电平，则执行代码)/通用输入 输出端口P0.0/电压比较器输出/可编程逻辑阵列输入单元7。 D8 E1 E2 E3 E4 IOVDD DAC3 DAC2 DAC1 P3.0/PWM0H/PLAI[8] E5 P3.2/PWM1H/PLAI[10] E6 P1.5/SPM5/PLAI[5]/IRQ3 E7 P3.7/PWMSYNC/PLAI[15] E8 F1 F2 F3 F4 XCLKI P4.6/PLAO[14] TDI DAC0s P3.1/PWM0L/PLAI[9] F5 P3.3/PWM1L/PLAI[11] F6 F7 RST P0.7/ECLK/XCLK/SPM8/PLAO[4] F8 G1 XCLKO BM/P0.0/CMPOUT/PLAI[7] G2 G3 G4 G5 P4.7/PLAO[15] TMS TDO P0.3/TRST/ADCBUSY 通用输入输出端口P4.7/可编程逻辑阵列输出单元15。 JTAG测试端口输入，测试模式选择。调试和下载访问。 JTAG测试端口输出，测试数据输出。调试和下载访问。 通用输入输出端口P 0.3/JTAG测试端口输入，测试复位/ADCBUSY信号输出。 G6 P3.4/PWM2H/PLAI[12] G7 P3.5/PWM2L/PLAI[13] G8 P2.0/SPM9/PLAO[5]/CONVSTART H1 P0.6/T1/MRST/PLAO[3] H2 H3 H4 H5 TCK IOGND IOVDD LVDD 通用输入输出端口P 3.4/PWM相位2高边输出/ 可编程逻辑阵列输入单元12。 通用输入输出端口P 3.5/PWM相位2低边输出/ 可编程逻辑阵列输入单元13。 串行复用端口。通用输入输出端口P 2.0/UART/可编程逻辑阵列输出单元5/ ADC起始转换输入信号。 多功能引脚，复位后输出低电平。通用输入输出端口P 0.6/定时器1输入/ 上电复位输出/可编程逻辑阵列输出单元3。 JTAG测试端口输入，测试时钟。调试和下载访问。 GPIO地(参见表78)。通常连接到DGND。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 片内稳压器2.6 V输出。该输出只能通过一个0.47uF电容器连接至DGND。 H6 H7 DGND IRQ0/P0.4/PWMTRIP/PLAO[1] H8 IRQ1/P0.5/ADCBUSY/PLAO[2] 内核逻辑地。 多功能输入输出引脚。外部中断请求0，高电平有效/通用输入输出端口P 0.4/ PWM触发外部输入/可编程逻辑阵列输出单元1。 多功能输入输出引脚。外部中断请求1，高电平有效/通用输入输出端口P0.5/ ADCBUSY信号输出/可编程逻辑阵列输出单元2。 Rev. E | Page 28 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 ADUC7029 7 6 5 4 3 2 1 A B C D E G BOTTOM VIEW (Not to Scale) 04955-088 F 图17. 49引脚BGA封装ADuC7029引脚配置 表15. ADuC7029引脚功能描述 引脚编号 A1 A2 A3 A4 A5 引脚名称 ADC3/CMP1 ADC1 ADC0 AVDD VREF A6 P1.0/T1/SPM0/PLAI[0] A7 P1.1/SPM1/PLAI[1] B1 B2 B3 B4 B5 B6 ADC6 ADC5 ADC4 AGND DACREF P1.4/SPM4/PLAI[4]/IRQ2 B7 P1.3/SPM3/PLAI[3] C1 C2 C3 C4 C5 GNDREF AGND ADC2/CMP0 IOGND P1.2/SPM2/PLAI[2] C6 P1.6/SPM6/PLAI[6] C7 P1.5/SPM5/PLAI[5]/IRQ3 D1 D2 D3 D4 DAC0 DAC3 DAC1 P3.3/PWM1L/PLAI[11] D5 P3.4/PWM2H/PLAI[12] D6 P3.6/PWMTRIP/PLAI[14] D7 P1.7/SPM7/PLAO[0] 描述 单端或差分模拟输入3/比较器反相输入。 单端或差分模拟输入1。 单端或差分模拟输入0。 3.3 V模拟电源。 . 2.5 V内部基准电压。 在使用内部基准电压源时必须连接至一个0.47 µF电容。 串行复用端口。通用输入输出端口P 1.0/定时器1输入/UART，I2C0/ 可编程逻辑阵列输入单元0。 串行复用端口。通用输入输出端口P 1.1/UART，I2C0/ 可编程逻辑阵列输入单元1。 单端或差分模拟输入6。 单端或差分模拟输入5。 单端或差分模拟输入4。 模拟地。模拟电路的地基准点。 DAC外部基准电压。范围：DACGND至DACVDD。 串行复用端口。通用输入输出端口P 1.4/UART，SPI/可编程逻辑阵列输入单元4/ 外部中断请求2，高电平有效。 串行复用端口。通用输入输出端口P 1.3/UART，I2C1/ 可编程逻辑阵列输入单元3。 ADC地基准电压。为了优化性能，模拟电源应同IOGND和DGND分离。 模拟地。模拟电路的地基准点。 单端或差分模拟输入2/比较器正相输入。 GPIO地(参见表78)。通常连接到DGND。 串行复用端口。通用输入输出端口P 1.2/UART，I2C1/ 可编程逻辑阵列输入单元2。 串行复用端口。通用输入输出端口P 1.6/UART，SPI/ 可编程逻辑阵列输入单元6。 串行复用端口。通用输入输出端口P 1.5/UART，SPI/ 可编程逻辑阵列输入单元5/外部中断请求3，高电平有效。 DAC0电压输出。 DAC3电压输出。 DAC1电压输出。 通用输入输出端口P 3.3/PWM相位1低边输出/ 可编程逻辑阵列输入单元11。 通用输入输出端口P 3.4/PWM相位2高边输出/ 可编程逻辑阵列输入单元12。 通用输入输出端口P 3.6/PWM安全关断/ 可编程逻辑阵列输入单元14。 串行复用端口。通用输入输出端口P 1.7/UART，SPI/ 可编程逻辑阵列输出单元0。 Rev. E | Page 29 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 引脚编号 E1 E2 引脚名称 TMS BM/P0.0/CMPOUT/PLAI[7] E3 E4 E5 DAC2 IOVDD P3.2/PWM1H/PLAI[10] E6 P3.5/PWM2L/PLAI[13] E7 P0.7/ECLK/XCLK/SPM8/PLAO[4] F1 F2 TDI P0.6/T1/MRST/PLAO[3] F3 F4 IOGND P3.1/PWM0L/PLAI[9] F5 P3.0/PWM0H/PLAI[8] F6 F7 RST P2.0/SPM9/PLAO[5]/CONVSTART G1 G2 G3 G4 G5 G6 TCK TDO LVDD DGND P0.3/TRST/ADCBUSY IRQ0/P0.4/PWMTRIP/PLAO[1] G7 IRQ1/P0.5/ADCBUSY/PLAO[2] 描述 JTAG测试端口输入，测试模式选择。调试和下载访问。 多功能输入输出引脚。引导模式。BM(复位时如果BM为低电平，则ADuC7029 进入UART下载模式；如果BM通过一个1 kΩ电阻上拉至高电平，则执行代码)/ 通用输入输出端口P0.0/电压比较器输出/可编程逻辑阵列输入单元7。 DAC2电压输出。 3.3 V电源，用于GPIO(参见表78)和片内稳压器输入。 通用输入输出端口P 3.2/PWM相位1高边输出/ 可编程逻辑阵列输入单元10。 通用输入输出端口P 3.5/PWM相位2低边输出/ 可编程逻辑阵列输入单元13。 串行复用端口。通用输入输出端口P0.7/外部时钟信号输出/ 内部时钟发生器电路输入/UART/可编程逻辑阵列输出单元4。 JTAG测试端口输入，测试数据输入。调试和下载访问。 多功能引脚，复位后输出低电平。通用输入输出端口P 0.6/定时器1输入/ 上电复位输出/可编程逻辑阵列输出单元3。 GPIO地(参见表78)。通常连接到DGND。 通用输入输出端口P 3.1/PWM相位0低边输出/ 可编程逻辑阵列输入单元9。 通用输入输出端口P 3.0/PWM相位0高边输出/ 可编程逻辑阵列输入单元8。 复位输入，低电平有效。 串行复用端口。通用输入输出端口P 2.0/UART/可编程逻辑阵列输出单元5/ ADC起始转换输入信号。 JTAG测试端口输入，测试时钟。调试和下载访问。 JTAG测试端口输出，测试数据输出。调试和下载访问。 片内稳压器2.6 V输出。该输出只能通过一个0.47 uF电容器连接至DGND。 内核逻辑地。 通用输入输出端口P 0.3/JTAG测试端口输入，测试复位/ADCBUSY信号输出。 多功能输入输出引脚。外部中断请求0，高电平有效/通用输入输出端口P 0.4/ PWM触发外部输入/可编程逻辑阵列输出单元1。 多功能输入输出引脚。外部中断请求1，高电平有效/通用输入输出端口P0.5/ ADCBUSY信号输出/可编程逻辑阵列输出单元2。 Rev. E | Page 30 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 典型性能参数 1.0 1.0 fS = 774kSPS 0.4 0.2 0.2 (LSB) 0.6 0.4 0 –0.2 –0.4 –0.4 –0.6 –0.6 04955-075 –0.2 –0.8 0 1000 2000 ADC CODES 3000 04955-074 0 –0.8 –1.0 4000 0 图18. fS = 774 kSPS时典型INL误差 1.0 0.4 0.2 0.2 (LSB) 0.4 (LSB) 0.6 0 0 –0.2 –0.4 –0.4 –0.6 –0.6 04955-077 –0.2 –0.8 0 1000 2000 ADC CODES 3000 –0.8 –1.0 4000 0 图19. fS = 1 MSPS时典型INL误差 0.9 –0.1 0.8 –0.6 WCN 0.3 –0.7 –0.9 0.1 1.0 1.5 2.0 2.5 EXTERNAL REFERENCE (V) 3.0 –1.0 0 1.0 0.9 0.8 WCN 0.7 0.6 0.5 –0.5 WCP –0.6 –0.8 0.2 0 (LSB) 0.5 0.4 4000 –0.4 (LSB) –0.5 04955-072 (LSB) 0.6 3000 –0.1 –0.3 –0.3 WCP 2000 ADC CODES –0.2 –0.2 0.7 1000 图22. fS = 1 MSPS时典型DNL误差 0 1.0 4000 fS = 1MSPS 0.8 0.6 –1.0 3000 图21. fS = 774 kSPS时典型DNL误差 fS = 1MSPS 0.8 2000 ADC CODES 04955-076 1.0 1000 图20. fS = 774 kSPS时典型最差(正(WCP)和负(WCN)) INL误差与VREF 关系 0.4 –0.7 0.3 –0.8 0.2 –0.9 0.1 –1.0 1.0 1.5 2.0 2.5 EXTERNAL REFERENCE (V) 3.0 0 图23. fS = 774 kSPS时典型最差(正(WCP)和负(WCN)) DNL误差与VREF 关系 Rev. E | Page 31 of 96 (LSB) (LSB) 0.6 –1.0 fS = 774kSPS 0.8 04955-071 0.8 ADuC7019/20/21/22/24/25/26/27/28/29 75 8000 –76 70 65 6000 5000 4000 –80 60 SNR (dB) FREQUENCY –78 SNR 7000 3000 –82 THD 55 THD (dB) 9000 –84 50 2000 1161 1162 BIN 40 1163 1.0 1.5 图24. fS = 774 kSPS、VIN = 0.7 V时代码直方图 0 1500 SNR = 69.3dB, THD = –80.8dB, PHSN = –83.4dB 1450 1400 –40 1350 –60 1300 CODE (dB) –88 3.0 图27.典型动态性能与VREF 关系 fS = 774kSPS, –20 2.0 2.5 EXTERNAL REFERENCE (V) –80 1250 1200 –100 1150 –120 04955-078 0 100 FREQUENCY (kHz) 1050 1000 –50 200 39.7 39.6 39.5 –60 39.4 (mA) –40 –80 39.3 –100 39.2 –120 39.1 –140 39.0 –160 04955-079 (dB) 39.8 SNR = 70.4dB, THD = –77.2dB, PHSN = –78.9dB –20 0 50 100 FREQUENCY (kHz) 150 100 图28. 片内温度传感器电压输出与温度的关系 fS = 1MSPS, 0 50 TEMPERATURE (°C) 图25. fS = 774 kSPS时动态性能 20 0 150 38.9 200 04955-080 –160 04955-060 1100 –140 –40 0 25 85 TEMPERATURE (°C) 图29. CD = 0时功耗与温度的关系 图26. fS = 1 MSPS时动态性能 Rev. E | Page 32 of 96 125 04955-070 0 –86 45 04955-073 1000 ADuC7019/20/21/22/24/25/26/27/28/29 12.05 1.4 12.00 1.2 11.95 1.0 11.90 0.8 (mA) (mA) 11.85 11.80 11.75 11.70 0.6 0.4 11.65 –40 0 25 85 TEMPERATURE (°C) 0 125 04955-083 11.55 0.2 04955-081 11.60 –40 图30. CD = 3时功耗与温度的关系 0 25 85 TEMPERATURE (°C) 125 图32. 睡眠模式下功耗与温度的关系 37.4 7.85 7.80 37.2 7.75 37.0 (mA) 7.65 7.60 36.8 36.6 7.55 7.50 7.40 –40 0 25 85 TEMPERATURE (°C) 36.2 125 图31. CD = 7时功耗与温度的关系 04955-084 36.4 7.45 04955-082 (mA) 7.70 62.25 125.00 250.00 500.00 SAMPLING FREQUENCY (kSPS) 图33. 功耗与采样频率的关系 Rev. E | Page 33 of 96 1000.00 ADuC7019/20/21/22/24/25/26/27/28/29 术语 ADC技术规格 在数字化过程中，这个比值的大小取决于量化级数，量化 积分非线性(INL) 级数越多，量化噪声就越小。 ADC输出与通过ADC端点的传递函数直线之间的最大偏 对于一个正弦波输入的理想N位转换器，信号与噪声+失真 差。传递函数端点是指，在零电平位置比第一个编码的跃 比值的理论计算值为： 变点低1/2 LSB的点，以及在满量程位置比最后一个编码的 信号与 (噪声 + 失真 ) = (6.02 N + 1.76) dB 跃变点高1/2 LSB的点。 因此，对于12位转换器，该值为74 dB。 差分非线性(DNL) ADC中任意两个相邻码之间所测得变化值与理想的1 LSB变 总谐波失真(THD) 化值之间的差异。 所有谐波均方根和与基波均方根之比。 失调误差 DAC技术规格 第一个转换编码(从0000. . 000到0000. . 001)的跃变点与理想 相对精度 点+1/2 LSB之间的偏差。 也被称作端点线性度，相对精度是指DAC输出与通过DAC 端点的传递函数直线之间的最大偏差。在零点误差和满量 增益误差 在失调误差调零之后，最后一个转换编码的跃变点与理想 AIN电压(满量程 − 1.5 LSB)的偏差。 程误差调零后才可进行相对精度测量。 输出电压建立时间 是指对于一个满量程输入变化，DAC输出稳定在1 LSB变化 信号与(噪声+失真)比(SINAD) 在ADC输出端所测量到的信号与(噪声+失真)的比值。这里 范围内所需时间。 的信号是基波幅值的均方根值。噪声为除了直流信号以外 一直到半采样频率(fS/2)的所有非基波信号均方根和。 Rev. E | Page 34 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 ARM7TDMI内核概览 ARM7®内核为32位精简指令集计算机(RISC)。指令和数据 使用单32位总线。数据的长度可以是8位、16位或32位。指 • 正常中断或IRQ，这种异常用于内部和外部事件的通用 中断处理。 • 快速中断或FIQ，这种异常用于数据传输或低延迟时间 令字的长度为32位。 通道处理。FIQ的优先级高于IRQ。 ARM7TDMI采用ARM7内核，具有4种附加特性。 • 存储器中止。 • 支持16位的thumb指令集(T) • 尝试执行未定义指令。 • 支持调试(D) • 软件中断指令(SWI)，用于调用操作系统。 • 支持长乘(M) • 包含一个支持嵌入式系统调试的EmbeddedICE模块(I) THUMB模式(T) 一条ARM指令的长度为32位。ARM7TDMI处理器支持压 典型情况下，程序员定义中断为IRQ，但是为了得到更高 优先级的中断，即得到更快响应时间，程序员可以定义中 断为FIQ。 缩至16位的第二指令集，即Thumb指令集。用thumb指令 ARM寄存器 集替代ARM指令集，可以更为快速的从16位存储器执行代 ARM7TDMI共有37个寄存器：31个通用寄存器和6个状态 码并且实现更高的代码密度。这就使得ARM7TDMI内核尤 寄存器。每一个工作模式都有专门的寄存器组。 其适用于嵌入式系统。 当编写用户级程序时，15个通用32位寄存器(R0-R14)、程 然而，Thumb模式有两个缺点： 序计数器(R15)和当前程序状态寄存器(CPSR)是可用的。余 • 对于同一工作，Thumb代码通常需要更多指令。因此， 下的寄存器只用于系统级编程和异常处理。 如果更强调时效性，ARM代码更适合用来优化代码性 异常发生后，异常模式专用的寄存器将取代某些标准寄存 能。 器。所有的异常模式都有各自的替换寄存器组，用于堆栈 • Thumb指令集并不包含异常处理的所有指令，所以如果 指针(R13)和链接寄存器(R14)，如图34所示。快速中断模 异常发生在Thumb状态，处理器会自动切换到ARM代 式有更多的寄存器(R8到R12)用于快速中断处理。这意味 码。 着无需先保存或者重新保存这些寄存器，就可以进行中断 关于内核架构、编程模块、ARM和ARM thumb指令集的具 处理，因此在中断处理中可以节省至关重要的时间。 体内容，请参阅ARM7TDMI用户手册。 USABLE IN USER MODE R0 长乘(M) R1 ARM7TDMI指令集包括四个额外的指令，分别为得到64位 R3 SYSTEM MODES ONLY R2 R4 结果的32位与32位相乘指令；得到64位结果的32位与32位 R5 乘加(MAC)指令。得到这些结果比标准的ARM7内核所需 R6 的时钟周期更少。 R8 R7 R9 EmbeddedICE (I) R10 EmbeddedICE支持内核片内调试。EmbeddedICE模块包含 R12 R11 R13 断点和观察点寄存器，在调试时这些寄存器可使代码中止 R14 R8_FIQ R9_FIQ R10_FIQ R11_FIQ R12_FIQ R13_SVC R13_FIQ R14_SVC R14_FIQ R13_ABT R14_ABT R13_IRQ R14_IRQ R13_UND R14_UND R15 (PC) 当遇到一个断点或观察点时，处理器中断，并进入调试状 CPSR 态。一旦进入调试状态，就可以检查处理器寄存器、 USER MODE Flash/EE，SRAM和存储器映射寄存器的状态。 SPSR_FIQ SPSR_SVC FIQ MODE SVC MODE SPSR_ABT ABORT MODE SPSR_IRQ IRQ MODE SPSR_UND UNDEFINED MODE 04955-007 执行。这些寄存器可以通过JTAG测试端口来控制。 图34. 寄存器结构图 异常 更多关于编程模式和ARM7TDMI内核架构的信息可通过以 ARM支持5种类型的异常，并且每一种异常模式有一种优 下ARM公司的文件获得： 先处理器模式。这5种异常为： Rev. E | Page 35 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 • DDI0029G，ARM7TDMI技术参考手册 在这个时间段的末尾，ARM7TDMI执行0X1C(FIQ中断矢 • DDI-0100，ARM架构参考手册 量地址)处的指令。最长总延迟时间为50个处理器周期，在 系统采用连续41.78 MHz处理器时钟时，略小于1.2 µs。 中断延迟 中断请求(IRQ)最大延迟时间计算方法也类似，但必须考 快速中断请求(FIQ)的最大延迟时间包含： 虑到FIQ优先级更高，可能任意延长进入IRQ处理例行程序 • 请求通过同步器的最长时间 • 最长指令完成所需的时间；最长指令是LDM，用于加载 所有寄存器，包括PC。 • 数据中止入口时间 • FIQ入口时间 的时间。如果不使用LDM命令，这个时间可以缩短到42个 周期。一些编译器可以选择不使用这个命令进行编译。另 一个选择是在Thumb模式下运行器件，可以将时间缩短至 22个周期。 用于FIQ或IRQ的最小中断延迟时间总共有5个周期，包括 请求通过同步器的最短时间和进入异常模式的时间。 注意优先模式中(例如执行中断服务程序)，ARM7TDMI通 常运行于32位的ARM模式。 Rev. E | Page 36 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 存储器结构 ADuC7019/20/21/22/24/25/26/27/28/29有两个独立存储器模 FLASH/EE存储器 块：8 kB的SRAM和64 kB的片内Flash/EE存储器。片内Flash/ 64 kB的Flash/EE存储器为32 k × 16位格式，其中31 k × 16位 EE存储器有62 kB可供用户使用，剩余2 kB保留用于厂家配 是用户空间，1 k × 16位保留用于芯片内核。Flash/EE的页 置的引导页面。这两个存储器模块的映射如图35所示。 面大小为512个字节。 62 KB的片内Flash/EE可以存储用户代码和非易失性数据。 0xFFFFFFFF MMRs 0xFFFF0000 数据和代码之间没有区别，因为ARM代码及数据共用同一 RESERVED 0x40000FFFF EXTERNAL MEMORY REGION 3 0x40000000 空间。Flash/EE存储器的实际宽度为16位，这意味着在 ARM模式下每一次执行一个指令(32位指令)，必须读取两 RESERVED 0x30000FFFF EXTERNAL MEMORY REGION 2 0x30000000 次Flash/EE存储器。因此，当从Flash/EE中执行程序时，为 RESERVED 得到更高的存取速度，建议使用thumb代码。以thumb代码 0x20000FFFF EXTERNAL MEMORY REGION 1 0x20000000 模式存取Flash/EE的最大速度为41.78 MHz，而相应的以全 RESERVED ARM模式为20.89 MHz。更多关于Flash/EE存取时间的描述 0x10000FFFF EXTERNAL MEMORY REGION 0 0x10000000 可参见SRAM和Flash/EE中的执行时间部分。 RESERVED 0x0008FFFF FLASH/EE 0x00080000 SRAM RESERVED 用户可以使用8 KB的SRAM，它的组织形式为2 k × 32位， 04955-008 0x00011FFF SRAM 0x00010000 0x0000FFFF REMAPPABLE MEMORY SPACE (FLASH/EE OR SRAM) 0x00000000 即两个字。如果SRAM被配置成32位宽的存储器阵列， ARM代码可以直接在SRAM中以41.78 MHz的速度执行。更 图35. 物理存储器映射图 注意默认情况下，复位之后，Flash/EE存储器被镜像到地 址0x00000000。通过REMAP MMR的Bit0位置0，可以重新 多关于SRAM存取时间的描述可参见SRAM和Flash/EE中的 执行时间部分。 把SRAM映射到0x00000000。这种重映射功能在Flash/EE存 存储器映射寄存器 储器部分有更详细描述。 存储器映射寄存器(MMR)空间被映射到存储器阵列的最上 方两页。我们可以通过对ARM7寄存器组的间接寻址来存 存储器访问 ARM7内核把存储器看成是232个字节的一个线性阵列。不 同的存储器模块映射如图35所示。 ADuC7019/20/21/22/24/25/26/27/28/29的存储器被配置成从 小到大顺序格式，这就是说，LSB位于最低字节地址， MSB位于最高字节地址。 取存储器映射寄存器内的信息。 MMR空间为CPU和所有片内外设提供接口。除了内核寄 存器，所有的寄存器都位于寄存器区域内。图37内的阴影 区域为未占用区域或保留区域，不允许用户程序访问该区 域。表16为所有的MMR存储器映射。 读取或写入一个寄存器所需的存取时间取决于高级微控制 BIT 31 BIT 0 器总线结构(AMBA)总线，该总线可用来访问外围设备。 BYTE 3 . . . BYTE 2 . . . BYTE 1 . . . BYTE 0 . . . B A 9 8 7 6 5 4 0x00000004 3 2 1 0 0x00000000 图 36. 从小到大顺序格式 块，高级外围总线(APB)用于低性能外围设备。访问AHB 需要一个周期，访问APB需要两个周期。除了Flash/EE存 04955-009 32 BITS 处理器有两个AMBA总线：高性能总线(AHB)用于系统模 0xFFFFFFFF 储器、GPIO(见表78)和PWM以外，ADuC7019/20/21/22/ 24/25/26/27/28/29的其它所有外围设备都连接到APB总线。 Rev. E | Page 37 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 0xFFFFFFFF 表16. 完整MMR列表 0xFFFFFC3C PWM 0xFFFFFC00 地址 0xFFFFF820 中断请求IRQ基地址 = 0xFFFF0000 0xFFFFF800 FLASH CONTROL INTERFACE 0x0000 0x0004 0x0008 0x000C 0x0010 0x0100 0x0104 0x0108 0x010C 0xFFFFF46C GPIO 0xFFFFF400 0xFFFF0B54 PLA 0xFFFF0B00 0xFFFF0A14 SPI 0xFFFF0A00 0xFFFF0948 I2C1 1 0xFFFF0900 0xFFFF0848 0xFFFF0730 UART 0xFFFF0700 0xFFFF0620 0xFFFF0500 0xFFFF0448 0xFFFF0440 0xFFFF0420 0xFFFF0404 0xFFFF0370 0xFFFF0360 0xFFFF0350 0xFFFF0340 0xFFFF0334 0xFFFF0320 0xFFFF0310 BAND GAP REFERENCE POWER SUPPLY MONITOR PLL AND OSCILLATOR CONTROL WATCHDOG TIMER WAKE-UP TIMER GENERAL-PURPOSE TIMER TIMER 0 0xFFFF0300 0xFFFF0220 0xFFFF0110 0xFFFF0000 REMAP AND SYSTEM CONTROL INTERRUPT CONTROLLER 图 37. 存储器映射寄存器 04955-010 0xFFFF0238 默认值 页码 R R R/W W W R R R/W W 0x00000000 0x00XXX000 0x00000000 0x00000000 0x00000000 0x00000000 0x00XXX000 0x00000000 0x00000000 78 78 78 78 79 79 79 79 79 取决于外部中断引脚P0.4、P0.5、P1.4和P1.5的电平。 51 51 51 0x0000 0xFFFF 0x0000 0xFF 0x00000000 0xFFFFFFFF 0x0000 0xFF 0x00000000 0x00000000 0xFFFFFFFF 0x0000 0xFF 0x0000 0xFFFF 0x0000 0x00 80 80 80 80 81 81 81 82 82 82 82 82 83 83 83 83 84 锁相环PLL基地址 = 0xFFFF0400 0x0404 POWKEY1 2 W 0x0408 POWCON 2 R/W 0x040C POWKEY2 2 W 0x0410 PLLKEY1 2 W 0x0414 PLLCON 1 R/W 0x0418 PLLKEY2 2 W 0x0000 0x0003 0x0000 0x0000 0x21 0x0000 56 56 56 56 56 56 PSM基地址 = 0xFFFF0440 0x0440 PSMCON 2 0x0444 CMPCON 2 0x0008 0x0000 53 54 取决于具体的器件型号。 定时器基地址 = 0xFFFF0300 0x0300 T0LD 2 0x0304 T0VAL 2 0x0308 T0CON 2 0x030C T0CLRI 1 0x0320 T1LD 4 0x0324 T1VAL 4 0x0328 T1CON 2 0x032C T1CLRI 1 0x0330 T1CAP 4 0x0340 T2LD 4 0x0344 T2VAL 4 0x0348 T2CON 2 0x034C T2CLRI 1 0x0360 T3LD 2 0x0364 T3VAL 2 0x0368 T3CON 2 0x036C T3CLRI 1 ADC 0xFFFF0490 4 4 4 4 4 4 4 4 4 访问 类型 0xXX1 0x01 0x00 1 DAC 0xFFFF0538 0xFFFF048C IRQSTA IRQSIG1 IRQEN IRQCLR SWICFG FIQSTA FIQSIG1 FIQEN FIQCLR 字节 系统控制基地址 = 0xFFFF0200 0x0220 REMAP 1 R/W 0x0230 RSTSTA 1 R/W 0x0234 RSTCLR 1 W I2C0 0xFFFF0800 0xFFFF0600 地址 Rev. E | Page 38 of 96 R/W R R/W W R/W R R/W W R/W R/W R R/W W R/W R R/W W R/W R/W ADuC7019/20/21/22/24/25/26/27/28/29 访问 地址 名称 字节 类型 基准电压基地址 = 0xFFFF0480 0x048C REFCON 1 R/W 默认值 页码 0x00 46 模数转换器基地址 = 0xFFFF0500 0x0500 ADCCON 2 R/W 0x0504 ADCCP 1 R/W 0x0508 ADCCN 1 R/W 0x050C ADCSTA 1 R 0x0510 ADCDAT 4 R 0x0514 ADCRST 1 R/W 0x0530 ADCGN 2 R/W 0x0534 ADCOF 2 R/W 0x0600 0x00 0x01 0x00 0x00000000 0x00 0x0200 0x0200 42 43 43 44 44 44 44 44 数模转换器基地址 = 0xFFFF0600 0x0600 DAC0CON 1 R/W 0x0604 DAC0DAT 4 R/W 0x0608 DAC1CON 1 R/W 0x060C DAC1DAT 4 R/W 0x0610 DAC2CON 1 R/W 0x0614 DAC2DAT 4 R/W 0x0618 DAC3CON 1 R/W 0x061C DAC3DAT 4 R/W 0x00 0x00000000 0x00 0x00000000 0x00 0x00000000 0x00 0x00000000 52 52 52 52 52 52 52 52 UART基地址 = 0xFFFF0700 0x0700 COMTX 1 COMRX 1 COMDIV0 1 0x0704 COMIEN0 1 COMDIV1 1 0x0708 COMIID0 1 0x070C COMCON0 1 0x0710 COMCON1 1 0x0714 COMSTA0 1 0x0718 COMSTA1 1 0x071C COMSCR 1 0x0720 COMIEN1 1 0x0724 COMIID1 1 0x0728 COMADR 1 0x072C COMDIV2 2 0x00 0x00 0x00 0x00 0x00 0x01 0x00 0x00 0x60 0x00 0x00 0x04 0x01 0xAA 0x0000 66 66 66 66 66 67 67 67 67 68 68 68 68 69 68 R/W R R/W R/W R/W R R/W R/W R R R/W R/W R R/W R/W 访问 类型 默认值 页码 R/W R R W R W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 0x00 0x01 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x1F1F 0x00 0x00 0x00 0x00 0x01 0x0000 71 71 72 72 72 72 72 72 72 73 73 74 74 74 74 74 74 74 I2C1基地址= 0xFFFF0900 0x0900 I2C1MSTA 1 0x0904 I2C1SSTA 1 0x0908 I2C1SRX 1 0x090C I2C1STX 1 0x0910 I2C1MRX 1 0x0914 I2C1MTX 1 0x0918 I2C1CNT 1 0x091C I2C1ADR 1 0x0924 I2C1BYTE 1 0x0928 I2C1ALT 1 0x092C I2C1CFG 1 0x0930 I2C1DIV 2 0x0938 I2C1ID0 1 0x093C I2C1ID1 1 0x0940 I2C1ID2 1 0x0944 I2C1ID3 1 0x0948 I2C1CCNT 1 0x094C I2C1FSTA 2 R/W R R W R W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 0x00 0x01 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x1F1F 0x00 0x00 0x00 0x00 0x01 0x0000 71 71 72 72 72 72 72 72 72 73 73 74 74 74 74 74 74 74 SPI基地址 = 0xFFFF0A00 0x0A00 SPISTA 1 0x0A04 SPIRX 1 0x0A08 SPITX 1 0x0A0C SPIDIV 1 0x0A10 SPICON 2 R R W R/W R/W 0x00 0x00 0x00 0x1B 0x0000 70 70 70 70 70 地址 名称 字节 I2C0基地址 = 0xFFFF0800 0x0800 I2C0MSTA 1 0x0804 I2C0SSTA 1 0x0808 I2C0SRX 1 0x080C I2C0STX 1 0x0810 I2C0MRX 1 0x0814 I2C0MTX 1 0x0818 I2C0CNT 1 0x081C I2C0ADR 1 0x0824 I2C0BYTE 1 0x0828 I2C0ALT 1 0x082C I2C0CFG 1 0x0830 I2C0DIV 2 0x0838 I2C0ID0 1 0x083C I2C0ID1 1 0x0840 I2C0ID2 1 0x0844 I2C0ID3 1 0x0848 I2C0CCNT 1 0x084C I2C0FSTA 2 Rev. E | Page 39 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 地址 名称 字节 PLA基地址 = 0xFFFF0B00 0x0B00 PLAELM0 2 0x0B04 PLAELM1 2 0x0B08 PLAELM2 2 0x0B0C PLAELM3 2 0x0B10 PLAELM4 2 0x0B14 PLAELM5 2 0x0B18 PLAELM6 2 0x0B1C PLAELM7 2 0x0B20 PLAELM8 2 0x0B24 PLAELM9 2 0x0B28 PLAELM10 2 0x0B2C PLAELM11 2 0x0B30 PLAELM12 2 0x0B34 PLAELM13 2 0x0B38 PLAELM14 2 0x0B3C PLAELM15 2 0x0B40 PLACLK 1 0x0B44 PLAIRQ 4 0x0B48 PLAADC 4 0x0B4C PLADIN 4 0x0B50 PLADOUT 4 0x0B54 PLALCK 1 访问 类型 默认值 页码 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R W 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x00 0x00000000 0x00000000 0x00000000 0x00000000 0x00 75 75 75 75 75 75 75 75 75 75 75 75 75 75 75 75 76 76 77 77 77 77 地址 名称 字节 GPIO基地址 = 0xFFFFF400 0xF400 GP0CON 4 0xF404 GP1CON 4 0xF408 GP2CON 4 0xF40C GP3CON 4 0xF410 GP4CON 4 0xF420 GP0DAT 4 0xF424 GP0SET 4 0xF428 GP0CLR 4 0xF42C GP0PAR 4 0xF430 GP1DAT 4 0xF434 GP1SET 4 0xF438 GP1CLR 4 0xF43C GP1PAR 4 0xF440 GP2DAT 4 0xF444 GP2SET 4 0xF448 GP2CLR 4 0xF450 GP3DAT 4 0xF454 GP3SET 4 0xF458 GP3CLR 4 0xF460 GP4DAT 4 0xF464 GP4SET 4 0xF468 GP4CLR 4 1 外部存储器基地址 = 0xFFFFF000 0xF000 XMCFG 1 R/W 0xF010 XM0CON 1 R/W 0xF014 XM1CON 1 R/W 0xF018 XM2CON 1 R/W 0xF01C XM3CON 1 R/W 0xF020 XM0PAR 2 R/W 0xF024 XM1PAR 2 R/W 0xF028 XM2PAR 2 R/W 0xF02C XM3PAR 2 R/W 0x00 0x00 0x00 0x00 0x00 0x70FF 0x70FF 0x70FF 0x70FF 85 85 85 85 85 85 85 85 85 默认值 页码 R/W R/W R/W R/W R/W R/W W W R/W R/W W W R/W R/W W W R/W W W R/W W W 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x000000XX1 0x000000XX1 0x000000XX1 0x20000000 0x000000XX1 0x000000XX1 0x000000XX1 0x00000000 0x000000XX1 0x000000XX1 0x000000XX1 0x000000XX1 0x000000XX1 0x000000XX1 0x000000XX1 0x000000XX1 0x000000XX1 64 64 64 64 64 65 65 65 64 65 65 65 64 65 65 65 65 65 65 65 65 65 R R/W R/W R/W R/W R R/W R/W 0x20 0x0000 0x07 0xXXXX1 0x0000 0xFFFFFF 0x00000000 0xFFFFFFFF 48 48 49 49 49 49 49 49 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 62 62 63 63 63 63 63 63 63 63 X = 0、1、2或3。 Flash/EE基地址 = 0xFFFFF800 0xF800 FEESTA 1 0xF804 FEEMOD 2 0xF808 FEECON 1 0xF80C FEEDAT 2 0xF810 FEEADR 2 0xF818 FEESIGN 3 0xF81C FEEPRO 4 0xF820 FEEHIDE 4 1 访问 类型 X = 0、1、2或3。 PWM基地址 = 0xFFFFFC00 0xFC00 PWMCON 2 0xFC04 PWMSTA 2 0xFC08 PWMDAT0 2 0xFC0C PWMDAT1 2 0xFC10 PWMCFG 2 0xFC14 PWMCH0 2 0xFC18 PWMCH1 2 0xFC1C PWMCH2 2 0xFC20 PWMEN 2 0xFC24 PWMDAT2 2 Rev. E | Page 40 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 ADC电路概览 该模数转换器(ADC)集成一个快速多通道12位ADC，工作 理 想 编 码 转 换 发 生 在 两 个 连 续 整 数 LSB值 的 中 点 ， ( 即 电压为2.7 V至3.6 V，当时钟源为41.78 MHz时，其吞吐量 1/2 LSB、3/2 LSB、5/2 LSB、...、FS-3/2 LSB)。理想输入/输 最高可以达到1 MSPS。这个模块提供给用户一个多通道多 出传递特性如图39所示。 路复用器、一个差分跟踪保持电路、一个片内基准电压源 和一个ADC。 1111 1111 1111 1111 1111 1110 该ADC为一款基于两个电容DAC的12位逐次逼近型转换 工作。 • 全差分模式，用于小信号和平衡信号 OUTPUT CODE 器。根据输入信号配置，ADC可以在三种不同的模式下 1111 1111 1101 1111 1111 1100 1LSB = FS 4096 0000 0000 0011 • 单端模式，用于任意单端信号 0000 0000 0010 • 伪差分模式，用于任意单端信号，利用伪差分输入提供 的共模抑制性能 0000 0000 0000 0V 1LSB 当工作在单端模式或伪差分模式下时，转换器模拟输入范 围为0 V至VREF。在全差分模式下，输入信号共模电压VCM 在0 V至AVDD之间，最大幅值不超过2 VREF(见图38)。 +FS – 1LSB VOLTAGE INPUT 04955-012 0000 0000 0001 图39. 伪差分或单端模式下ADC传递函数 全差分模式 差分信号的幅值为输入电压引脚VIN+和VIN–的信号差值(即 VIN+ − VIN−)。因此，差分信号的最大幅值为−VREF至+VREF峰 AVDD VCM VCM 峰值(即2 × VREF)。这与共模模式(CM)无关。共模模式是两 2VREF 输入信号的平均值，同时也是两个输入电压的中点，即 2VREF 2VREF 0 入电压必须在外部设定，并且它的范围随着VREF而变化(参 04955-011 VCM (VIN++VIN-)/2。这使得各输入的范围为CM ±VREF/2。这一输 见“驱动模拟输入”部分)。 图38. 全差分模式下的平衡信号示例 当VREF=2.5 V时，全差分模式下，输出编码为二进制补码， 片内提供一个高精度、低漂移、工厂校准的2.5 V基准电压 且1 LSB = 2 VREF/4096，或2 × 2.5 V/4096 = 1.22 mV。输出结 源，也可以直接连接一个外部基准源，如“带隙基准电压 果为±11位，但是这个结果向右移了一位。这样，书写C语 源”部分所述。 言代码时，就可以将ADCDAT中的结果声明为带符号整 单次或连续转换模式可由软件启动。外部CONV START 引 数。设计编码转换都发生在两个连续整数LSB值的中点(即 脚、片内PLA生成的输出、定时器0或定时器1溢出也可以 1/2 LSB、3/2 LSB、5/2 LSB、…、FS − 3/2 LSB)。理想输入/ 用来生成重复性的ADC转换触发信号。 输出传递特性如图40所示。 另外，从片内带隙基准源输出且与绝对温度成正比的电压 也可以通过ADC前端多路复用器(相当于一个附加ADC通 SIGN BIT 0 1111 1111 1110 0 1111 1111 1100 道输入)路由，这样就可以很方便的形成一个内部温度传感 传递函数 伪差分模式和单端模式 2 × VREF 4096 0 1111 1111 1010 OUTPUT CODE 器通道，用于测量芯片温度，测量精度典型值为±3°C。 1LSB = 在伪差分或单端模式中，输入电压范围为0 V至VREF，输出 编码为标准二进制编码 0 0000 0000 0010 0 0000 0000 0000 1 1111 1111 1110 1 0000 0000 0100 1 LSB = FS/4096，或 2.5 V/4096 = 0.61 mV，或 610 μV(VREF = 2.5 V) 1 0000 0000 0000 0LSB +VREF – 1LSB –VREF + 1LSB VOLTAGE INPUT (VIN+ – VIN–) 图40. 差分模式下ADC传递函数 Rev. E | Page 41 of 96 04955-013 1 0000 0000 0010 ADuC7019/20/21/22/24/25/26/27/28/29 ACQ 典型操作 BIT TRIAL WRITE 通过ADC控制和通道选择寄存器配置后，ADC就会转换模 拟输入，并在ADC数据寄存器中提供12位结果。 ADC CLOCK 高四位是符号位。12位转换结果存放在如图41所示寄存器 中的16位至27位，同样地，需要注意的是在全差分模式 下，其结果是二进制补码格式。在伪差分模式和单端模式 CONVSTART ADC BUSY 下，其结果是标准二进制格式。 SIGN BITS 16 15 12-BIT ADC RESULT DATA ADCDAT 0 ADCSTA = 0 ADCSTA = 1 04955-015 27 04955-014 31 ADC INTERRUPT 图41. ADC转换结果格式 图42. ADC时序 DAC×DAT内采用相同格式，以简化软件。 ADuC7019 功耗 ADuC7019和 ADuC7020相 比 只 是 差 一 个 缓 冲 ADC通 道 待机模式下，也就是上电但是没有转换情况下，ADC典型 ADC3，另外它只有三个DAC。第四个DAC的输出缓冲在 功耗为640 μA。使用内部基准电压源时，电流要增加140 μA。 内部连接到ADC3的通道，如图43所示。 转换过程中，额外电流是0.3 μA乘以采样频率(单位为kHz)。 ADuC7019 图33显示了功耗与ADC采样频率的关系。 1MSPS 12-BIT ADC MUX ADC3 ADC时 序 如 图 42所 示 。 用 户 可 以 控 制 ADC时 钟 速 度 和 12-BIT DAC DAC3 04955-016 时序 ADC15 ADCCON寄存器内采集时钟的数量。默认情况下，采集时 间是8个时钟周期，时钟为2分频。附加时钟(如位检验或写 图43. ADC3缓冲输入 入)个数可以设为19，这样采样速率为774 KSPS。对于温度 注意：DAC3这个输出引脚必须和AGND之间连一个10 nF的 传感器的转换，ADC采集时间自动设置为16时钟，ADC时 电容，并且此通道只能用来测量直流电压。此通道可能需 钟分频器设置为32。当使用包括温度传感器的多通道转换 要需要进行ADC校准。 时，在读取温度传感器通道之后，定时设置就会恢复到用 户自定义设定。 寄存器接口 这部分我们介绍控制和配置ADC的8个寄存器。 表17. ADCCON寄存器 名称 ADCCON 地址 0xFFFF0500 默认值 0x0600 访问类型 R/W ADCCON是一个ADC控制寄存器，用户可以通过它使能 ADC外设，选择ADC的工作模式(单端模式、伪差分模式 或全差分模式)和转换类型等。该寄存器如表18所示。 Rev. E | Page 42 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表18. ADCCON寄存器位功能描述 位 15:13 12:10 值 000 001 010 011 100 101 9:8 00 01 10 11 7 6 5 4:3 00 01 10 11 2:0 000 001 010 011 100 101 其它 描述 保留。 ADC时钟速度。 fADC/1.该分频器用于在外部时钟频率 小于41.78 MHz时获得1 MSPS ADC。 fADC/2(默认值)。 fADC/4. fADC/8. fADC/16. fADC/32. ADC采集时间。 2个时钟。 4个时钟。 8个时钟(默认值)。 16个时钟。 转换启动使能。 用户置1启动任意类型的转换。 清0禁用转换启动 (清0该位不能使正进行的 连续转换停止)。 保留。 ADC电源控制。 用户将该位置1，ADC置于正常模式 (ADC在上电至少5 μs之后才能正确转换)。 清0，ADC置于掉电模式。 转换模式。 单端模式。 差分模式。 伪差分模式。 保留。 转换类型。 CONVSTART引脚输入作为转换使能信号。 定时器1输出作为转换使能信号。 定时器0输出作为转换使能信号。 单次软件转换。转换后设为000(注意， 为了避免CONVSTART引脚再一次触发转换， ADCCON寄存器的第7位在启动单次软件 转换后应清0)。 连续软件转换。 PLA转换。 保留。 表19. ADCCP寄存器 名称 ADCCP 地址 0xFFFF0504 默认值 0x00 访问类型 R/W ADCCP是ADC正向通道选择寄存器。该寄存器如表20 所示。 表20. ADCCP1寄存器位功能描述 位 7:5 4:0 值 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 其它 1 描述 保留。 正向通道选择位。 ADC0. ADC1. ADC2. ADC3. ADC4. ADC5. ADC6. ADC7. ADC8. ADC9. ADC10. ADC11. DAC0/ADC12. DAC1/ADC13. DAC2/ADC14. DAC3/ADC15. 温度传感器。 AGND(自诊断特性)。 内部基准电压(自诊断特性)。 AVDD/2. 保留。 ADC和DAC通道可用性取决于器件型号。详情参考订购指南。 表21. ADCCN寄存器 名称 ADCCN 地址 0xFFFF0508 默认值 0x01 访问类型 R/W ADCCN是一个ADC反向通道选择寄存器。该寄存器如表 22所示。 Rev. E | Page 43 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表22. ADCCN寄存器位功能描述 表27. ADCOF寄存器 位 7:5 4:0 名称 ADCOF 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 其它　 描述 保留。 反向通道选择位。 ADC0. ADC1. ADC2. ADC3. ADC4. ADC5. ADC6. ADC7. ADC8. ADC9. ADC10. ADC11. DAC0/ADC12. DAC1/ADC13. DAC2/ADC14. DAC3/ADC15. 内部基准电压(自诊断特性)。 保留。 地址 0xFFFF050C 访问类型 R/W 转换器操作 这款ADC集成了一个包含电荷采样输入级的逐次逼近型 (SAR)结构。该结构可在三种模式下工作：差分模式、伪 差分模式、单端模式。 差分模式 ADuC7019/20/21/22/24/25/26/27/28/29都包含一个基于两个 容性DAC的逐次逼近型ADC。图44和图45分别为ADC采样 阶段和转换阶段的简化原理示意图。ADC由控制逻辑、一 个SAR和两个容性DAC组成。在信号采样阶段，如图44所 示，SW3闭合，SW1和SW2都置于A上，比较器保持在平 衡状态，采样电容阵列充电，采集输入端的差分信号。 CAPACITIVE DAC CHANNEL+ AIN0 默认值 0x00 默认值 0x0200 ADCOF是一个10位失调校准寄存器。 表23. ADCSTA寄存器 名称 ADCSTA 地址 0xFFFF0534 访问类型 R MUX AIN11 COMPARATOR CS B A SW1 CHANNEL– A SW2 CS SW3 CONTROL LOGIC B ADCSTA是一个ADC状态寄存器，指示ADC转换结果已完 VREF CAPACITIVE DAC 成。ADCSTA寄存器只有一个位，即ADCReady(位0)，表 04955-017 值 图44. ADC采样阶段 示ADC的转换状态。在一次ADC转换完成后该位将该位置 1，并且产生一个ADC中断。当读取ADCDAT寄存器时， 当ADC启动转换，如图45所示，SW3断开，而SW1和SW2 该 位 自 动 清 0。 在 ADC进 行 转 换 时 ， 也 可 以 通 过 外 部 移至位置B。这使得比较器变得不平衡。一旦转换开始， ADCBUSY引脚读取ADC的工作状态。在转换期间，该引脚 两个输入均会断开。控制逻辑和电荷再分配DAC可以加上 为高电平；当转换结束后，ADCBUSY引脚变为低电平。如 和减去采样电容阵列中的固定电荷数量，使得比较器恢复 果 通 过 ADCCON寄 存 器 使 能 ， 则 可 以 在 P0.5引 脚 输 出 到平衡状态。当比较器重新平衡后，转换就已经完成。控 ADCBUSY的状态(参见“通用输入/输出”部分)。 制逻辑产生ADC的输出代码。注意这里驱动输入电压引脚 表24. ADCDAT寄存器 VIN+和VIN-的源输出阻抗一定要匹配，否则由于两个输入的 地址 0xFFFF0510 默认值 0x00000000 访问类型 R 建立时间不同会产生错误。 ADCDAT为ADC数据结果寄存器。里面存放12位ADC转换 CAPACITIVE DAC 结果数据，如图41所示。 表25. ADCRST寄存器 名称 ADCRST 地址 0xFFFF0514 默认值 0x00 访问类型 R/W MUX AIN11 ADCRST可以复位ADC的数字接口。通过向此寄存器写入 任意数据，可恢复所有ADC寄存器到默认值。 表26. ADCGN寄存器 名称 ADCGN 地址 0xFFFF0530 CHANNEL+ AIN0 CS B A SW1 CHANNEL– A SW2 CS COMPARATOR SW3 B VREF 图45. ADC转换阶段 默认值 0x0200 访问类型 R/W ADCGN是一个10位增益校准寄存器。 Rev. E | Page 44 of 96 CONTROL LOGIC CAPACITIVE DAC 04955-018 名称 ADCDAT ADuC7019/20/21/22/24/25/26/27/28/29 AVDD 伪差分模式 在 伪 差 分 模 式 中 ， 模 拟 输 入 负 通 道 (channel-) 连 接 在 D ADuC7019/20/21/22/24/25/26/27/28/29的VIN-引脚上，SW2 C1 开关在A (Channel-)和B (VREF)之间进行切换.VIN-引脚必须接 地或者接一低电压。V IN+ 上的输入信号的范围为V IN- 至 D 过AVDD。 C1 CHANNEL+ CS B A SW1 MUX A AIN11 SW2 CS R1 C2 D 04955-021 CAPACITIVE DAC COMPARATOR SW3 图48. 等效模拟输入电路转换阶段： 开关打开，采样阶段：开关关闭 CONTROL LOGIC 在交流应用中，建议在相应的模拟输入引脚用一个RC低通 VREF CAPACITIVE DAC CHANNEL– 04955-019 B VIN– D AVDD VREF+ VIN-。注意，必须恰当选择VIN-，不要使VREF + VIN-超 AIN0 R1 C2 滤波器来滤除模拟输入信号的高频成份。在对谐波失真和 信噪比要求严格的应用中，模拟输入应采用一个低阻抗源 进行驱动。高源阻抗会显著影响ADC的交流特性。这种情 图46. 伪差分模式下ADC 单端模式 况下有必要使用一个输入缓冲放大器。通常根据具体应用 在单端模式下，SW2始终内部接地。VIN−引脚可悬空。VIN+ 来选择运算放大器。图49和图50为ADC前端的示例。 引脚上的输入信号范围为0 V至VREF。 ADuC7019/ ADuC702x AIN11 CS A SW1 CS SW3 图49. 带缓冲的单端/伪差分输入 CONTROL LOGIC CHANNEL– ADuC7019/ ADuC702x CAPACITIVE DAC ADC0 04955-020 MUX B 0.01µF COMPARATOR VREF ADC1 图47. 单端模式下ADC 模拟输入结构 ADC模拟输入结构等效电路如图48所示，图中4个二极管 04955-062 CHANNEL+ AIN0 ADC0 04955-061 10Ω CAPACITIVE DAC 图50. 带缓冲的差分输入 为模拟输入提供ESD保护。切记，模拟输入信号不得超过 不用放大器来驱动模拟输入端时，应将源阻抗限制在1 kΩ 供电轨300 mV以上，否则会造成二极管正偏，并开始向基 以下。源阻抗最大值取决于可容许的总谐波失真(THD)。 板内导通电流。这些二极管可以导通但不会导致器件彻底 总谐波失真随着输入源阻抗的增加而增大，从而导致ADC 损坏的最大电流为10 mA。 性能下降。 图48中，电容C1典型值为4 pF，可基本上被归属为引脚寄 驱动模拟输入 生电容。电阻是由开关阻抗构成的集总元件。电阻典型值 该ADC既可以采用内部基准电压源，也可以采用外部基准 为100 Ω左右；电容C2为ADC采样电容，典型值为16 pF。 电压源。在差分工作模式下，共模输入信号(VCM)有所限 制，该限制取决于基准电压值和电源电压，用来确保信号 始终处于供电轨以内。表28给出了一些计算出的VCM最小 值和最小值。 Rev. E | Page 45 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 ADCCP = 0x10; // Select Temperature Sensor as an // input to the ADC 表28. VCM范围 AVDD 3.3 V 3.0 V VREF 2.5 V 2.048 V 1.25 V 2.5 V 2.048 V 1.25 V VCM最小值 1.25 V 1.024 V 0.75 V 1.25 V 1.024 V 0.75 V VCM最大值 2.05 V 2.276 V 2.55 V 1.75 V 1.976 V 2.25 V 信号峰峰值 2.5 V 2.048 V 1.25 V 2.5 V 2.048 V 1.25 V REFCON = 0x01; // connect internal 2.5V reference // to Vref pin ADCCON = 0xE4; // continuous conversion while(1) { while (!ADCSTA){}; // wait for end of conversion 校准 ADC失调寄存器(ADCOF)和增益系数寄存器为出厂设定值 时，单次操作的端点误差和线性度可以达到最佳效果(参见 b = (ADCDAT >> 16); // To calculate temperature in °C, use the formula: “技术规格”部分)。如果需要进行系统校准，可以通过修改 失调和增益系数的默认值来改善端点误差。但需要注意的 是，任何对ADCOF和ADCGN出厂设定值的修改都会降低 a = 0x525 - b; // ((Temperature = 0x525 - Sensor Voltage) / 1.3) a /= 1.3; ADC的线性性能。 b = floor(a); 对于系统失调误差校正，必须将ADC通道输入级连接在 AGND上。用软件控制实现连续转换环，在转换过程中不 printf("Temperature: %d oC\n",b); 断修改ADCOF的值，直到ADC转换结果数据(ADCDAT)读 } 数从0变为1。如果ADCDAT值大于1，应该降低ADCOF中的 return 0; 值，直到ADCDAT读数从0变为1。这种数字化校正失调误 } 差的分辨率可以达到0.25 LSB，范围可达到VREF的±3.125%。 带隙基准电压源 对于系统增益误差校正，必须将ADC通道输入级连接到 VREF上。用软件控制实现连续转换环，在转换过程中不断 修改ADCGN的值，直到ADC结果(ADCDAT)读数从4094变 为4095。如果ADCDAT值小于4094，应该降低ADCGN中 的值，直到ADCDAT读数从4094变为4095。与失调误差校 准一样，增益校准分辨率可以达到0.25 LSB，范围可达到 VREF的±3%。 ADuC7019/20/21/22/24/25/26/27/28/29均内置有一个2.5 V的 片内带隙基准电压，它可用于ADC和DAC，该内部基准电 压也出现在VREF引脚上。当采用内部基准电压源时，外部 VREF引脚与AGND之间必须接上一个0.47 μF的电容，以确保 ADC转换时的稳定性和快速响应。片内基准电压源也可以 连接至一个外部引脚(VREF)，作为系统其它电路的基准电 压源。但是由于VREF输出的驱动能力较低，因此需要连接 一个外部缓冲器。使用可编程选项，还可以在VREF引脚上 温度传感器 连接外部基准电压输入。注意内部基准电压不能禁用。因 ADuC7019/20/21/22/24/25/26/27/28/29提供从片内带隙基准 此，外部基准电压源必须有足够强的驱动能力来抑制内部 电压输出并与绝对温度成比例的电压。该电压可以通过前 基准源。 端ADC多路复用器连接到ADC模拟输入通道，这样就可以 表29. REFCON控制寄存器 很方便的形成一个内部温度传感器通道，用于测量芯片温 名称 REFCON 度，测量精度典型值为±3°C。 以下示例显示了如何使用内部温度传感器： 地址 0xFFFF048C 默认值 0x00 带隙基准电压接口包括一个8位REFCON寄存器，如表30 所示。 int main(void) 表30. REFCON寄存器位功能描述 { 位 7:1 0 float a = 0; short b; ADCCON = 0x20; 访问类型 R/W // power-on the ADC delay(2000); Rev. E | Page 46 of 96 描述 保留。 内部基准电压输出使能。置1为内部2.5 V基准 电压源接在VREF上，基准电压源可用于外部 元件，但必须增加缓冲。清0为内部基准电压 源断开与VREF引脚的连接。 ADuC7019/20/21/22/24/25/26/27/28/29 非易失性FLASH/EE存储器 ADuC7019/20/21/22/24/25/26/27/28/29片内集成Flash/EE存 保持期限衡量Flash/EE存储器长时间保持编程数据的能 储器技术，为用户提供可在线重编程的非易失性存储空 力。同样，在特定结温(TJ = 85°C)下根据标准JEDEC保持期 间。 限规格(A117)对器件进行测试。作为此测试程序的一部 像EEPROM一样，闪存也支持系统内字节编程(尽管必须在 向存储器内写入新的数据之前将原有数据擦除)。擦除操作 是以页块为单位进行的。因而，通常闪存也被准确地称作 Flash/EE存储器。 总之，由于具有非易失性、在线编程、高密度及低成本等 分，如表1所述，Flash/EE存储器循环工作的次数到达指定 的耐久性限值，然后确定数据保持特性。这表明每次对 Flash/EE存储器进行重新编程时，都保证Flash/EE存储器在 完全指定的保持期限内保持数据。此外，注意根据0.6 eV的 活化能，保持期限随TJ而递减，如图51所示。 特点，Flash/EE是更理想的存储设备。利用ADuC7019/20/ 21/22/24/25/26/27/28/29集成的Flash/EE存储器，用户可以 在线更新程序代码空间，而不必在远程操作节点处替换一 600 次性可编程(OTP)设备。 RETENTION (Years) 每个器件均内置一个64 KB的Flash/EE存储器阵列，其中低 62 kB可供用户使用，高2 KB包含永久性嵌入式固件，支持 在线串行下载。另外，这2 KB嵌入式固件还包括上电配置 程序，用于将出厂标定系数下载到各种已校准的外设，如 ADC、温度传感器、带隙基准电压源等。用户代码无法访 450 300 150 0 Flash/EE存储器可靠性 04955-085 问这2 kB嵌入式固件。 30 器件上的Flash/EE存储器阵列有两个关键的特性：周期耐 久性和数据保持力。 40 55 70 85 100 125 JUNCTION TEMPERATURE (°C) 135 150 图51. Flash/EE存储器数据保持期限 编程 耐久性用于衡量Flash/EE存储器重复多个编程、读取及擦 在串行下载模式或JTAG模式下，可对Flash/EE存储器中的 除周期的能力。一个耐久性周期包括4个独立、连续的事 62 kB区域进行在线编程。 件，定义如下： 串行下载(在线编程) 1. 初始页面擦除时序 ADuC7019/20/21/22/24/25/26/27/28/29通过标准的通用异步 2. 读/校验时序(单个Flash/EE) 串口(UART)或I2C端口下载代码。如果BM引脚通过一个1 kΩ 3. 存储器的字节编程时序 的外部下拉电阻下拉到低电平，这样在复位或上电周期 4. 二次读/校验时序(耐久性周期) 后，器件就会进入到串行下载模式。在串行下载模式下， 在进行可靠性验证时，Flash/EE存储器中的三页(顶、中和 用户可以向Flash/EE的整个62 kB Flash/EE存储器空间内下载 底)的每半个字(16位宽)可循环存取10000次(从0x0000至 代码(尽管该器件在其目标应用硬件中为在线状态)。由开 0xFFFF)。如表1所示，Flash/EE存储器耐久性是根据JEDEC 发系统提供的借助通用异步串口进行串行下载的功能也支 保持期限规格A117在−40°至+125°C工业温度范围内测量出 持PC串行下载。应用笔记AN-806说明了通过I2C端口串行 来的。这个结果满足给定温度下最小耐久性超过10,000个 下载的协议。 周期的规格。 JTAG访问 JTAG协议允许借助片内JTAG接口进行代码下载和调试。 Rev. E | Page 47 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 安全性 Flash/EE控制接口 提供给用户的62 kB Flash/EE存储区域实现了读写保护。 串行下载和JTAG编程采用了Flash/EE控制接口，其中包括 通过配置FEEPRO/FEEHIDE寄存器(参见表42)的第31位， 本节所列的8个寄存器。 可以保护这62 kB，使其不能通过JTAG编程模式来读取；该寄 存器的其他31位可以保护闪存不被写入。每位保护4页， 即2 kB。写保护对所有类型的访问都有效。 表31. FEESTA寄存器 名称 FEESTA 地址 0xFFFFF800 默认值 0x20 FEESTA是一个只读寄存器，它反映闪存控制接口的状 三种级别保护 态。如表32所示。 • 可通过直接写入FEEHIDE寄存器来设定或取消保护。复 表32. FEESTA寄存器位功能描述 位后，保护失效。 • 可通过写入FEEPRO寄存器来设定保护。只有在一个保 存保护命令(0x0C)和复位以后才生效。FEEPRO寄存器 采用一个密钥保护来避免直接访问。一旦密钥被保存， 位 15:6 5 4 3 必须再次输入此密钥才可更改FEEPRO。批量擦除可以 将密钥设回0xFFFF，但同时也会擦除所有的用户代码。 • 通过FEEPRO寄存器和一个特定密钥值可以永久保护闪 存中的数据：0xDEADDEAD。此时即使再次输入密钥 也不允许更改FEEPRO寄存器。 2 1 0 密钥写入时序 1. 写入FEEPRO寄存器的某一位，相应页面会被保护； 2. 将FEEMOD寄存器的第6位置1(第5位必须为0)，使能密 3. 将一个32位密钥写入FEEADR和FEEDAT寄存器； 4. 在FEECON寄存器中运行写密钥命令0x0C，通过监测 FEESTA等待读取成功； 描述 保留。 保留。 保留。 闪存中断状态位。当中断发生后，即当一条命令 执行完毕且FEEMOD寄存器中的Flash/EE中断使能 位被置1，Flash中断状态位自动置1。读FEESTA寄 存器后，该位清0。 Flash/EE控制器繁忙。当控制器忙时，该位自动 置1；当控制器空闲时，该位自动清0。 命令失败。当命令的执行失败时，该位自动置1； 读取FEESTA寄存器后，该位清0。 指令通过。当命令成功执行时，MicroConverter 将该位由置1；读取FEESTA寄存器后，该位清0。 表33. FEEMOD寄存器 名称 FEEMOD 钥保护； 地址 0xFFFFF804 默认值 0x0000 访问类型 R/W FEEMOD用来设置Flash控制接口的工作模式。表34显示 FEEMOD寄存器位功能描述。 表34. FEEMOD寄存器位功能描述 5. 复位器件。 要取消或修改保护，可使用相同的序列，同时修改 FEEPRO值。如果密钥选择的值是0xDEAD，则无法取消存 储器保护。只有批量擦除能够取消器件保护，但它也会擦 除所有用户代码。 位 15:9 8 7:5 4 密钥写入时序如下所示(保护闪存的第4页到第7页)： FEEPRO=0xFFFFFFFD; FEEMOD=0x48; FEEADR=0x1234; FEEDAT=0x5678; FEECON= 0x0C; 访问类型 R //Protect pages 4 to 7 //Write key enable //16 bit key value //16 bit key value // Write key command 3 2:0 如果要永久保护器件，应该用同样的时序再写一次密钥， 但要注意此时FEEADR = 0xDEAD且FEEDAT = 0xDEAD。 Rev. E | Page 48 of 96 描述 保留。 保留。该位应该始终清0。 保留。除了写密钥时，这些位总是清0。 参见“密钥写入时序”一节。 Flash/EE中断使能。用户置1，使能Flash/EE中断。 当处理器执行完一条命令后，将产生中断。 用户清0，禁用Flash/EE中断。 擦/写命令保护。用户置1，使能擦/写命令； 该位清0，禁用擦/写命令。 保留。这些位总是清0。 ADuC7019/20/21/22/24/25/26/27/28/29 表35. FEECON寄存器 名称 FEECON 地址 0xFFFFF808 默认值 0x07 访问类型 R/W FEECON是一个8位命令寄存器。命令说明如表36所示。 表37. FEEDAT控制寄存器 名称 FEEDAT 1 地址 0xFFFFF80C 默认值 0xXXXX1 X = 0、1、2或3。 表36. FEECON中的命令代码 FEEDAT是一个16位数据寄存器。 代码 0x001 0x011 命令 零点 单次读取 表38. FEEADR寄存器 0x021 单次写入 0x031 擦/写 0x041 单次验证 0x051 0x061 单次擦除 批量擦除 0x07 0x08 0x09 0x0A 0x0B 保留 保留 保留 保留 签名 0x0C 保护 0x0D 0x0E 0x0F 1 保留 保留 Ping 描述 空闲状态。 向FEEDAT内载入16位数据。 由FEEADR索引。 在FEEADR指向的地址内写入FEEDAT。 此操作耗时50 μs。 擦除由FEEADR索引的存储页，并且把 FEEDAT中的数据写入FEEADR所指的存储 区域。此项操作大约需要24 ms。 将FEEADR所指地址中的数据与FEEDAT 中的数据进行比较，比较的结果由 FEESTA的第1位显示。 擦除由FEEADR索引的页面。 擦除62 kB的用户空间。而2 KB的内核 空间是被保护的。此项操作需要2.48 s。 为了防止误操作，执行该命令需要一个 命令序列。参见“批量擦除命令执行序列 ”部分。 保留。 保留。 保留。 保留。 将64 KB Flash/EE的一个签名写入24位 FEESIGN寄存器中。此项操作需要 32,778个时钟周期。 该命令只能执行一次。只有批量擦除 命令(0x06)可以将FEEPRO中的值保存 或去除。 保留。 保留。 无操作；产生中断。 在执行完这些命令后，FEECON寄存器总是立即读取0x07。 访问类型 R/W 名称 FEEADR 地址 0xFFFFF810 默认值 0x0000 访问类型 R/W FEEADR是另一个16位地址寄存器。 表39. FEESIGN寄存器 名称 FEESIGN 地址 0xFFFFF818 默认值 0xFFFFFF 访问类型 R 默认值 0x00000000 访问类型 R/W FEESIGN为24位编码签名。 表40. FEEPRO寄存器 名称 FEEPRO 地址 0xFFFFF81C FEEPRO寄存器在寄存器复位后提供保护。它需要一个软 件密钥(见表42)。 表41. FEEHIDE寄存器 名称 FEEHIDE 地址 0xFFFFF820 默认值 0xFFFFFFFF 访问类型 R/W FEEHIDE寄存器提供立即保护。它不需要任何软件密钥。 注意，复位后，FEEHIDE中的保护设置将清0(见表42)。 表42. FEEPRO和FEEHIDE寄存器位功能描述 位 31 30:0 描述 读保护位。用户清零，以保护所有代码。 置1，可以读取所有代码。 123页到120页、119页到116页、0页到3页的写保护。 清0，页写保护。置1，允许进行页写入。 批量擦除命令执行序列 FEEDAT=0x3CFF; FEEADR = 0xFFC3; FEEMOD= FEEMOD|0x8; FEECON=0x06; Rev. E | Page 49 of 96 //Erase key enable //Mass erase command ADuC7019/20/21/22/24/25/26/27/28/29 复位和重映射 SRAM和Flash/EE执行时间 ARM异 常 矢 量 全 部 位 于 存 储 器 阵 列 的 底 部 ， 从 地 址 SRAM执行时间 因为一个最小时钟周期为22 ns，而访问SRAM所需的时间 0x00000000到地址0x00000020，如图52所示。 为2 ns，所以从SRAM中取指令只需一个时钟周期。但是， 0xFFFFFFFF 当指令涉及到存储器读写时，如果数据位于SRAM内，必 须增加1个周期；如果数据位于Flash/EE内，必须增加3个 周期：一个用来执行指令，另外两个从Flash/EE中获取32 位数据。取一个控制流指令(例如分支指令)需要一个时钟 周期，但同时要花两个时钟周期取新指令来填充流水线。 Flash/EE的执行时间 KERNEL 0x0008FFFF FLASH/EE INTERRUPT SERVICE ROUTINES 0x00080000 因为Flash/EE为16位，而读取16位字的时间为22 ns，所以从 Flash/EE执行指令无法在1个周期内完成(当CD位=0时，从 SRAM执行指令就能在一个周期内完成)。并且，无论CD 0x00011FFF INTERRUPT SERVICE ROUTINES SRAM 0x00010000 位为何值，在访问数据之前还存在死区时间。 在ARM模式下，指令是32位的，当CD=0时，需要两个时 钟周期来读取一个指令；在Thumb模式下，指令是16位 0x00000020 0x00000000 0x00000000 04955-022 MIRROR SPACE ARM EXCEPTION VECTOR ADDRESSES 图52. 异常重映射 的，读取任何指令都只需要一个时钟周期。 默认情况下，复位之后，Flash/EE会被镜像到存储器阵列 当所执行的指令中包含使用Flash/EE进行数据存储的指令 的底部。凭借重映射功能，程序员可将SRAM镜像到存储 时，这两种模式下所用的时间相同。如果指令为控制流指 器阵列的底部，便于从SRAM而不是从Flash/EE执行异常程 令，除了需要1个额外的时钟周期来解码程序计数器的新 序。这是因为在32位ARM模式下执行异常程序时，SRAM 地址外，还需要4个时钟周期来填充流水线；如果1个数据 的带宽为32位，而Flash/EE带宽为16位，所以在SRAM中执 处理指令只在内核寄存器中，则不需要任何额外的时钟周 行异常程序的速度要快两倍。 期，但如果所执行的数据在Flash/EE中，需要用1个时钟周 期来解码数据的地址，然后用2个时钟周期来从Flash/EE中 读取32位的数据。在取另一个指令之前，需要外加一个时 钟周期。对于数据传输指令，执行时间更复杂，具体如表 43所示。 1 2 ADuC7019/20/21/22/24/25/26/27/28/29发生复位时，会自动 执行工厂内置的程序代码。该内核是隐藏的，用户代码无 法访问。如果器件在正常模式工作(BM引脚为高电平)，先 执行内核的上电配置程序，并跳转到复位矢量地址 表43. ARM/Thumb模式下指令的执行周期 指令 LD1 LDH LDM/PUSH STR1 STRH STRM/POP 重映射操作 读取 周期 2/1 2/1 2/1 2/1 2/1 2/1 死区 时间 1 1 N2 1 1 N1 数据访问 2 1 2 × N2 2 × 20 ns 20 ns 2 × N × 20 ns1 0x00000000，然后执行用户的复位异常程序。 死区 时间 1 1 N1 1 1 N1 因为复位后，Flash/EE被镜像到存储器阵列的底部，所以 复位中断程序一定要写在Flash/EE中。 通过将REMAP寄存器的0位将该位置1，将从Flash/EE执行 重映射。必须注意从Flash/EE的地址0x00080020上方开始 执行此命令，而不能从阵列底部开始执行，因为这部分已 被SRAM所取代。 一条SWAP指令包含LD和STR这两条指令，而且只读取一次，共需八个时 钟周期+40 ns。 N代表使用多重装载/存储指令时，装载或存储数据的个数(1 < N ≤ 16)。 这个操作是可逆的。通过将REMAP寄存器的0位清0， Flash/EE可以重映射到地址0x00000000。在镜像区域以外 的地方执行映射操作时必须小心注意，任何形式的复位都 会把Flash/EE存储器映射到存储器阵列的底部。 Rev. E | Page 50 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 复位操作 表46. RSTSTA寄存器 一共有四种类型的复位：外部复位、上电复位、看门狗复 名称 RSTSTA 位和软件强制复位。RSTSTA寄存器会指示最近复位的源 类型，RSTCLA则可将RSTSTA寄存器清空。在复位异常服 务程序执行时，可以使用这两种寄存器来识别复位源。如 果RSTSTA为空，则为外部复位。 表44. REMAP寄存器 名称 REMAP 1 地址 0xFFFF0220 默认值 0xXX1 访问类型 R/W 取决于具体的器件型号。 表45. REMAP寄存器位功能描述 位 4 名称 3 2:1 0 重映射 描述 只读位。标明Flash/EE存储器可用空间的 大小。如果该位置1，表示Flash/EE中只有 32 KB空间可用。 只读位。标明SRAM存储器可用空间的 大小。如果该位置1，表示SRAM中只有 4 KB空间可用。 保留。 重映射位。该位置1，映射SRAM到地址 0x00000000；.重映射Flash/EE到地址 0x00000000后该位自动清0。 地址 0xFFFF0230 默认值 0x01 访问类型 R/W 表47. RSTSTA寄存器位功能描述 位 7:3 2 1 0 描述 保留。 软件复位。该位置1，强行使用软件复位； 通过设置对应RSTCLR位清0。 看门狗超时。看门狗定时器超时该位自动置1； 通过设置对应RSTCLR位清0。 上电复位。发生上电复位时自动设置。 通过设置对应RSTCLR位清0。 表48. RSTCLR寄存器 名称 RSTCLR 地址 0xFFFF0234 默认值 0x00 访问类型 W 请注意，清空RSTSTA寄存器时，用户必须将0x07写入 RSTCLR寄存器。 Rev. E | Page 51 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 其他模拟外设 DAC 表51. DACxDAT寄存器 ADuC7019/20/21/22/24/25/26/27/28/29片内集成有2个、3个或 每个DAC有三种可选范围：0 V至VREF(2.5 V内部带隙基准 名称 DAC0DAT DAC1DAT DAC2DAT DAC3DAT 源)、0 V至DACREF和0 V至AVDD。DACREF相当于DAC的外部 表52. DAC0DAT寄存器位功能描述 4个12位电压输出DAC，具体取决于产品型号。每个DAC都 有一个轨到轨电压输出缓冲器，驱动能力为5 kΩ/100 pF。 基准电压源。信号范围为0 V至AVDD。 寄存器接口 每个DAC都可通过一个控制寄存器和一个数据寄存器独立 配置。对于4个DAC来说，这两个寄存器是相同的。这一 节我们仅介绍DAC0CON(参见表50)和DAC0DAT(参见表 52)的具体功能。 地址 0xFFFF0604 0xFFFF060C 0xFFFF0614 0xFFFF061C 位 31:28 27:16 15:0 默认值 0x00000000 0x00000000 0x00000000 0x00000000 访问类型 R/W R/W R/W R/W 描述 保留。 DAC0的12位数据。 保留。 DAC的使用 片内DAC架构由一电阻串DAC和一个输出缓冲放大器构 成。功能等效框图如图53所示。 表49. DACxCON寄存器 名称 DAC0CON DAC1CON DAC2CON DAC3CON 地址 0xFFFF0600 0xFFFF0608 0xFFFF0610 0xFFFF0618 默认值 0x00 0x00 0x00 0x00 访问类型 R/W R/W R/W R/W AVDD VREF DACREF R DAC0 R 表50. DAC0CON寄存器位功能描述 4 名称 值 DACCLK DACCLR 3 2 1:0 00 01 10 11 描述 保留。 DAC更新速率。通过将该位置1， 用户可使用定时器1来更新DAC。 通过将该位清0，用户可使用HCLK (内核时钟)来更新DAC。 DAC清除位。置1， DAC正常操作使能。 清0，复位DAC数据 寄存器为0。 保留。该位应保留为0。 保留。该位应保留为0。 DAC范围位。 掉电模式。 DAC输出为三态。 0 V至DACREF范围。 0 V至VREF (2.5 V)范围。 0 V至AVDD范围。 R R 04955-023 位 7:6 5 R 图53. DAC结构 如图53所示，用户可在软件中选择各DAC的基准电压源。 它可以是AV DD 、V REF 或者DAC REF 。在0至AV DD 模式中， DAC输出传递函数范围为0 V至AVDD引脚电压；在0至DACREF 模式中，DAC输出传递函数范围为0 V至DACREF引脚电压。 在0至VREF模式中，DAC输出传递函数范围为0至2.5 V内部基 准电压VREF。 每个DAC输出缓冲放大器都有一个真轨到轨输出级。也就 是说，当输出空载时，DAC输出摆幅能够达到AVDD或地电 平的5 mV范围以内。此外，当驱动一个5 kΩ阻性负载到地 时，除了代码0至100(在0至AVDD模式中为代码3995至4095) 外，整个传递函数都能保证符合DAC线性度规格要求。 Rev. E | Page 52 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 地附近和AVDD处的线性降级是由输出放大器的饱和引起 的，图54反映了这种效应的一般表现(失调误差和增益误差 忽略不计)。图54中的虚线为理想的传递函数，而实线则表 表54. PSMCON寄存器位功能描述 位 3 名称 CMP 2 1 TP PSMEN 0 PSMI 示可能具有端点非线性(由输出放大器饱和引起)的传递函 数。注意，图54仅代表输入范围为0至AVDD模式时的传递 函数。在0至VREF或0至DACREF模式(VREF < AVDD或DACREF < AVDD)，下半部分的非线性度是相似的。然而，传递函数 的上半部分一直到端点都表现为理想的线性(这里采用 VREF，而非AVDD)，这说明DAC输出没有端点线性误差。 AVDD AVDD – 100mV 描述 比较器位。只读位，可直接反映比较器状态。 该位为1表示IOVDD电压高于所选跳变点或PSM 处于掉电模式；该位为0表示IOVDD电压低于所 选跳变点。在退出中断服务程序之前，该位 应置1。 Trip point selection bit. 0 = 2.79 V, 1 = 3.07 V. 电源监控器使能位。该位将该位置1， 使能电源监控器；该位清0， 禁用电源监控器。 电源监控器中断位。CMP变为低电平后， 该位会被MicroConverter置1，表明I/O电源 电压偏低。PSMI位可用来中断处理器。 CMP变为高电平后，通过对该位写1来清空 PSMI位。写0则不影响PSMI位；由于没有时间 延迟，所以一旦CMP变为高电平，PSMI位可以 立即被清0。 比较器 ADuC7019/20/21/22/24/25/26/27/28/29集成了电压比较器。 比较器的正输入端与ADC2引脚复用，而负输入端则有两 0x00000000 0x0FFF0000 04955-024 100mV 个：ADC3和DAC0。通过配置，电压比较器的输出可以产 生系统中断，直接路由至可编程逻辑阵列，启动ADC转 图54. 放大器饱和引起的端点非线性 当 有 输 出 负 载 时 ， 图 54中 的 端 点 非 线 性 会 变 得 更 差 。 换，或者输出到外部引脚CMPOUT，如图55所示。 ADuC7019/20/21/22/24/25/26/27/28/29数据手册中的绝大多 数技术参数都是在DAC输出端接有一个接地的5 kΩ阻性负 IRQ ADC2/CMP0 载的条件下得到的。由于DAC输出被强制提供更多的源电 MUX ADC3/CMP1 流或吸电流，图54中的顶部或底部非线性区域将变得更 大。而当需要更大电流时，这会明显地限制输出电压摆 MUX DAC0 幅。 04955-025 P0.0/CMPOUT 电源监控器 图55. 比较器 ADuC7019/20/21/22/24/25/26/27/28/29电源监控器调节 注 意 ， 因 为 ADuC7022、 ADuC7025和 ADu7027不 支 持 IOVDD电源，当IOVDD引脚电压降到两个电源跳变点之一以 DAC0输出，所以把DAC0作为这些器件的比较器输入是不 下时就会给出提示。监控功能是通过PSMCON寄存器来控 可能的。 制的。在IRQEN或FIQEN寄存器中使能后，监控器使用 PSMCON寄存器的PSMI位来中断内核。CMP变为高电平 后，该位立即清0。 迟滞 图56描述了输入失调电压和迟滞的定义方式。 CMPOUT VH 监控功能可以使用户保存当前工作寄存器中的数据，避免 VH 由于电压不足或断电造成的数据丢失；它也可以确保直到 表53. PSMCON寄存器 名称 PSMCON 地址 0xFFFF0440 默认值 0x0008 访问类型 R/W Rev. E | Page 53 of 96 VOS CMP0 图56. 比较器迟滞传递函数 04955-063 恢复安全电源时，代码正常重新执行。 ADuC7019/20/21/22/24/25/26/27/28/29 振荡器和锁相环—电源控制 其中，输入失调电压(VOS)为迟滞范围中心对地的差值。它 时钟系统 可以是正，也可以是负；迟滞电压(V H )为迟滞范围宽度 ADuC7019/20/21/22/24/25/26/27/28/29内 部 集 成 一 个 的½。 32.768 KHz±3%的振荡器、一个时钟分频器和一个锁相环 (PLL)。PLL可以锁住多个(1275)内部振荡器或外部32.768 KHz 比较器接口 比较器接口由一个16位寄存器CMPCON组成，如表56所示。 晶振，为系统产生一个稳定的41.78 MHz时钟(UCLK)。为 了省电，内核可以工作在该频率或该频率的二进制约数 表55. CMPCON寄存器 地址 0xFFFF0444 上，实际的内核工作频率UCLK/2CD称为HCLK。默认的内 默认值 0x0000 访问类型 R/W 表56. CMPCON寄存器位功能描述 位 15:11 10 名称 CMPEN 9:8 CMPIN 值 00 01 10 11 7:6 CMPOC 00 01 10 11 5 4:3 CMPOL CMPRES 00 11 01/10 2 1 0 CMPHYST CMPORI CMPOFI 描述 保留。 比较器使能位。 置1，使能比较器； 清0，禁用比较器 AVDD/2. ADC3输入。 DAC0输出。 保留。 比较器输出 配置位。 保留。 保留。 在CMPOUT上输出。 IRQ. 比较器输出逻辑状态位。 该位清0时，如果正输入 (CMP0)高于负输入(CMP1)， 比较器输出为高电平； 该位置1时，如果正输入低 于负输入，比较器输出为 高电平。 响应时间。 对于大信号(2.5 V差分)， 响应时间典型值为5 µs。 对于小信号(0.65 mV差分)， 响应时间典型值为17 µs。 典型值为3 μs。 保留。 比较器迟滞位。将该位置1， 有迟滞，大约为7.5 mV； 清0，无迟滞。 比较器输出上升沿中断。 当CMP0出现上升沿时该位 自动置1；对该位写1可清0。 比较器输出下降沿中断。 出现下降沿时该位自动置1； 由用户清0。 核时钟为PLL时钟的8分频(CD = 3)或5.22 MHz。内核时钟 频率也可以来自ECLK引脚上的外部时钟，如图57所示。 使用内部振荡器或外部晶体时，内核时钟可以通过ECLK 输出。 注意，当使用ECLK引脚输出内核时钟时，输出信号未经 缓冲，在不使用外部缓冲器的情况下，不适合用作外部器 件的时钟源。 WATCHDOG TIMER INT. 32kHz* OSCILLATOR XCLKO CRYSTAL OSCILLATOR XCLKI OCLK WAKE-UP TIMER AT POWER-UP 32.768kHz 41.78MHz PLL P0.7/XCLK MDCLK UCLK I2C ANALOG PERIPHERALS /2CD CD CORE HCLK *32.768kHz ±3% P0.7/ECLK 04955-026 名称 CMPCON 图57. 时钟系统 时钟源的选择是由PLLCON寄存器控制的，默认情况下选 用内部振荡器作为PLL的输入。 外部晶振选择 要切换到外部晶振，用户必须执行以下步骤： 1. 使能定时器2中断，将其超时时间配置为120 μs以上。 2. 执行PLLCON寄存器的写序列，将MDCLK位设为01， 将OSEL位清0。 3. 执行POWCON寄存器的正确写序列，强制器件进入浅 睡眠(NAP)模式。 当定时器2中断源中断器件，使其离开浅睡眠模式时，时 钟源便切换到外部时钟。 Rev. E | Page 54 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 源代码示例 源代码示例 t2val_old= T2VAL; t2val_old= T2VAL; T2LD = 5; T2LD = 5; TCON = 0x480; TCON = 0x480; while ((T2VAL == t2val_old) || (T2VAL > 3)) //ensures timer value loaded while ((T2VAL == t2val_old) || (T2VAL > 3)) //ensures timer value loaded IRQEN = 0x10; //enable T2 interrupt IRQEN = 0x10; //enable T2 interrupt PLLKEY1 = 0xAA; PLLCON = 0x01; PLLKEY2 = 0x55; PLLKEY1 = 0xAA; PLLCON = 0x03; //Select external clock PLLKEY2 = 0x55; POWKEY1 = 0x01; POWCON = 0x27; // Set Core into Nap mode POWKEY2 = 0xF4; 在高噪声环境中，噪声会耦合到外部晶振引脚，PLL可能 POWKEY1 = 0x01; POWCON = 0x27; // Set Core into Nap mode POWKEY2 = 0xF4; 会暂时失锁。中断控制器就会出现PLL中断。内核时钟立 电源控制系统 即挂起，只有在锁相恢复后才能处理该中断。 ADuC7019/20/ 21/22/24/25/26/27/28/29有多个工作模式可供 为了避免晶振失振，应该使用看门狗定时器。一般在初始 化期间，应对RSTSTA寄存器进行测试，判断有没有来自 选择。表57给出了不同模式下各器件的上电情况和上电时 间。 表58给出了不同模式下的总功耗(模拟+数字电源电流)在不 看门狗定时器的复位信号。 同时钟分频器位下的一些典型值。ADC关闭。请注意，这 外部时钟选择 些值也包括测量时稳压器和测试板上其他一些器件的功 要切换到P0.7上的外部时钟，应在模式1下配置P0.7。外部 时钟频率最高可达44 MHz，容差为1%。 耗。 表57. 工作模式1 模式 有效 暂停 浅休眠 休眠 停止 1 内核 X PLL X X X 外设 X X XTAL/T2/T3 X X X X IRQ0至IRQ3 X X X X X 启动/上电时间 130 ms at CD = 0 24 ns (CD = 0)；3 µs (CD = 7) 24 ns (CD = 0)；3 µs (CD = 7) 1.58 ms 1.7 ms X表示器件已上电。 表58. 25°C时典型功耗值(单位：mA) PC[2:0] 000 001 010 011 100 模式 有效 暂停 浅休眠 休眠 停止 CD = 0 33.1 22.7 3.8 0.4 0.4 CD = 1 21.2 13.3 3.8 0.4 0.4 CD = 2 13.8 8.5 3.8 0.4 0.4 CD = 3 10 6.1 3.8 0.4 0.4 Rev. E | Page 55 of 96 CD = 4 8.1 4.9 3.8 0.4 0.4 CD = 5 7.2 4.3 3.8 0.4 0.4 CD = 6 6.7 4 3.8 0.4 0.4 CD = 7 6.45 3.85 3.8 0.4 0.4 ADuC7019/20/21/22/24/25/26/27/28/29 寄存器和密钥 表63. POWCON寄存器 工作模式、时钟模式和可编程时钟分频器可通过PLLCON 名称 POWCON ( 参 见 表 61) 和 POWCON( 参 见 表 64) 两 个 MMR控 制 。 地址 0xFFFF0408 PLLCON控制时钟系统的工作模式，而POWCON同时控制 表64. POWCON MMR位分配 内核时钟频率和掉电模式。 位 7 6:4 为了防止意外编程，写入PLLCON和POWCON寄存器时必 名称 PC 须遵循特定的顺序(参见表65)。 000 001 010 011 表59. PLLKEYx寄存器 名称 PLLKEY1 PLLKEY2 地址 0xFFFF0410 0xFFFF0418 默认值 0x0000 0x0000 访问类型 W W 默认值 0x21 访问类型 R/W 100 表60. PLLCON寄存器 名称 PLLCON 地址 0xFFFF0414 其它 3 2:0 4:2 1:0 名称 值 OSEL MDCLK 00 01 10 11 描述 保留。 32 kHz PLL输入选择。置1， 使用内部32KHz振荡器。 默认置1。 清0，使用外部32KHz晶振。 保留。 时钟模式。 保留。 PLL。默认配置。 保留。 P0.7引脚上的外部时钟。 PLLCON PLLKEY1 = 0xAA PLLCON = 0x01 PLLKEY2 = 0x55 地址 0xFFFF0404 0xFFFF040C 默认值 0x0000 0x0000 访问类型 W W Rev. E | Page 56 of 96 访问类型 R/W 描述 保留。 工作模式。 活动模式。 暂停模式。 浅休眠。 休眠模式。 IRQ0至IRQ3和定时器2可以唤醒该器件。 停止模式。 IRQ0至IRQ3可以唤醒该器件。 保留。 保留。 CPU时钟分频器位。 41.78 MHz. 20.89 MHz. 10.44 MHz. 5.22 MHz. 2.61 MHz. 1.31 MHz. 653 kHz. 326 kHz. 表65. PLLCON和POWCON写时序 表62. POWKEYx寄存器 名称 POWKEY1 POWKEY2 CD 000 001 010 011 100 101 110 111 表61. PLLCON MMR位分配 位 7:6 5 值 默认值 0x0003 POWCON POWKEY1 = 0x01 POWCON =用户值 POWKEY2 = 0xF4 ADuC7019/20/21/22/24/25/26/27/28/29 数字外设 三相脉宽调制(PWM) 失真。这种技术允许闭环控制器以更快的速率改变施加于 ADuC7019/20/21/22/24/25/26/27/28/29均内置有一个灵活 电机绕组上的平均电压。因此，能够产生更快的闭环带 的、可编程三相脉宽调制(PWM)波形发生器.它可通过编程 宽。PWM模块的工作模式由PWMCON寄存器的一个控制 产生所需的开关信号来驱动三相电压源逆变器用于交流感 位选择。在单次更新模式下，每个PWM周期都会产生一 应马达控制(ACIM)。需要注意的是，只能产生高电平有效 个PWMSYNC脉冲信号。在二次更新模式下，在每个PWM 的波形。 周期的中点都会产生一个附加的PWMSYNC脉冲。 PWM发生器可以在6个PWM输出引脚(PWM0H、PWM0L、 PWM模块也能在PWMSYNC引脚上提供一个内部同步脉冲， PWM1H、PWM1L、PWM2H和PWM2L)上产生三对PWM信 它与PWM开关频率同步。在单次更新模式下，每个PWM 号。6个PWM输出信号包括3个高端驱动信号和3个低端驱 周期开始都会产生一个脉冲信号。在二次更新模式下，在 动信号。 每个PWM周期的中点都会产生一个附加的脉冲。脉冲宽 产生的PWM波形的开关频率和停滞时间可以利用PWM- 度 可 通 过 PWMDAT2寄 存 器 编 程 。 PWM模 块 也 能 在 DAT0和PWMDAT1寄存器编程。此外，三个占空比控制寄 存器(PWMCH0、PWMCH1、PWMCH2)直接控制三对 PWM SYNC引脚上提供一个外部同步脉冲，内外同步的选择 在PWMCON寄存器上。SYNC输入时间能够与内部的外设 PWM信号的占空比。 时钟同步，这可通过PWMCON选择。如果该芯片引脚的 这六个PWM输出信号中的每一个都由PWMEN寄存器的不 外部的PWMSYNC被认为异步，应同步。从外部脉冲到实 外部同步脉冲和内部的外设时钟是异步的(典型情况)，则 同输出使能位控制使能或禁用。此外，PWMEN寄存器有 三个控制位允许一个PWM对的两个信号交越。在交越模 式下，设定为高侧输出的PWM信号转换为对应的互补低 侧输出信号。设定为低端输出的PWM信号转换为对应的 际的PWM输出同步逻辑增加延迟和抖动。PWMSYNC引脚产 生的脉冲大小必须大于两个内核时钟的周期。 ADuC7019/20/21/22/24/25/26/27/28/29产生的PWM信号可 高端输出信号。 以通过专用的异步PWM关断引脚PWMTRIP停止。当接收到 在许多应用中，需要为开启逆变器器功率器件的栅驱动电 状态(高电平)。由于这个硬件关闭机制是异步的，相关的 低电平时，PWMTRIP会瞬间使六个PWM输出引脚处于关闭 路提供绝缘隔离。一般情况下，有两种绝缘隔离技术：采 PWM关闭电路不会通过任何时钟逻辑，这就可以保证即 用光耦合器的光隔离和采用脉冲变压器的变压器隔离。 使在内核时钟丢失的情况下PWM也能正确关闭。 PWM控制器允许在输出PWM信号时混合一个高频斩波信 号，这样更容易与脉冲变压器接口。这种门驱动斩波模式 可由PWMCFG寄存器控制。PWMCFG寄存器中有8位直接 控制斩波频率。高侧输出和低侧输出也由PWMCFG寄存器 用户可通过读PWMSTA寄存器获得PWM系统的状态信 息。具体而言，可提供PWMTRIP引脚的状态，同时也有状 态位反映PWM是运行在前半周期还是后半周期。 的不同使能位分别控制高频斩波率。 40引脚封装器件 PWM可以工作在两种不同的模式下：单次更新模式和二 在40引脚封装器件中，PWM的输出不能被直接访问，就 次更新模式。在单次更新模式下，每一个PWM工作周期 如在通用输入/输出部分中所描述的。如下例所示，可通过 占空比的值只可以改变一次，因此产生一个关于PWM周 PLA在GPIO(参见表78)上引出一个通道。 期中点对称的PWM波形。在二次更新模式下，可以在一 PWMCON = 0x1; PWMDAT0 = 0x055F; 个PWM周期的中点再次更新占空比。 在二次更新模式下，还可以产生一个不对称的PWM波 形，这个可以在三相PWM逆变器上能够产生更低次谐波 // enables PWM o/p // PWM switching freq // Configure Port Pins GP4CON = 0x300; // P4.2 as PLA output GP3CON = 0x1; // P3.0 configured as // output of PWM0 //(internally) // PWM0 onto P4.2 PLAELM8 = 0x0035; PLAELM10 = 0x0059; Rev. E | Page 57 of 96 // P3.0 (PWM output) // input of element 8 // PWM from element 8 ADuC7019/20/21/22/24/25/26/27/28/29 PWM模块说明 因此，当fCORE为41.78 MHz时，基本时间增量是24 ns。在半 图58显示PWM控制器的功能框图。从引脚PWM0H到引脚 个PWM周期以内，写进PWMDAT0寄存器的数据是fCORE时 PWM2L上的六个PWM输出信号由以下四个重要模块控制： • 三相PWM时钟单元。这是PWM控制器的核心部分，它 间 增 量 的 个 数 。 PWMDAT0的 值 与 要 求 PWM开 关 频 率 (fpwm)的函数关系为： PWMDAT0 = fCORE/(2 × fPWM) 可以产生三对互补的、死区可调的、基于中心的PWM 信号。此单元也能产生内部同步脉冲PWMSYNC，并控 因此，PWM开关周期ts可以写成： tS = 2 × PWMDAT0 × tCORE 制是否使用外部PWMSYNC引脚。 • 输出控制单元。该单元可以调整每一通道的三相时钟单 元为高侧输出或为低侧输出。另外，输出控制单元可以 PWMDAT0 MMR可写入的最大值是0xFFFF = 65535，对应 最小的PWM开关频率： 单独控制六个PWM输出信号使能或禁用。 • 门驱动单元。该单元可以产生高频斩波以及与PWM信 号混合在一起的低频波。 • PWM关闭控制器。该单元可以通过PWMTRIP引脚控制 fPWM(min) = 41.78 × 106/(2 × 65,535) = 318.75 Hz 注意：PWMDAT0的值不能为0和1。 PWM开关死区(PWMDAT1 MMR) PWM的关闭，并且为时序单元提供准确的复位信号。 在PWM初始配置时第二个必须设定的重要参数是开关死 PWM控制器由ADuC7019/20/21/22/24/25/26/27/28/29的内 区，它是在关断一个PWM信号(如0H)与打开其互补信号 核时钟频率驱动，可为ARM核提供两个中断。一个中断在 (0L)之间引入的一个短时延迟。这个短时延迟引入是为了 PWM 脉冲出现时产生，另一个在任何一个PWM关闭动作 在功率开关关闭(这里为0H)之后到打开互补信号之前保持 出现时产生。 电路性能。这一时间延迟可以阻止电源转换器直流链路电 容引起的潜在破坏性短路。 三相时钟单元 PWM开关频率(PWMDAT0 MMR) 死区由10位读/写寄存器PWMDAT1控制。只有这一个死区 PWM开关频率由PWM周期寄存器PWMDAT0控制。PWM 控制器的基本时钟单元为： 寄存器控制三对PWM输出信号的死区。死区tD与PWMDAT1寄存器数值之间的关系为： tD = PWMDAT1 × 2 × tCORE tCORE = 1/fCORE 因此，如果PWMDAT1的值为0x00A (= 10)，则会在关断一 其中，fCORE为微转换器内核频率。 个PWM信号(例如，0H)到打开其互补信号(0L)之间插入一 个426 ns的延迟。因此，死区可以2t CORE增量进行编程(或 49 ns，在内核时钟41.78 MHz时)。 CONFIGURATION REGISTERS DUTY CYCLE REGISTERS PWMCON PWMDAT0 PWMCH0 PWMDAT1 PWMCH1 PWMDAT2 PWMCH2 CORE CLOCK OUTPUT CONTROL UNIT PWMCFG GATE DRIVE UNIT PWM0H PWM0L PWM1H PWM1L PWM2H PWM2L SYNC PWMSYNC TO INTERRUPT CONTROLLER PWMTRIP 表58. PWM控制器简图 Rev. E | Page 58 of 96 04955-027 PWM SHUTDOWN CONTROLLER 3-PHASE PWM TIMING UNIT PWMEN ADuC7019/20/21/22/24/25/26/27/28/29 PWMDAT1寄存器是一个10位寄存器，可存储的最大值为 PWMSYNC脉冲上升沿之间)，在每个PWM后半周期被置 0x3FF (= 1023)，对应的最大可编程死区为： 1。需要时，这一状态位可用于在PWMSYNC中断服务程 tD(max) = 1023 × 2 × tCORE = 1023 × 2 × 24 ×10–9 = 48.97 µs 其中，内核时钟为41.78 MHz。 序中确定一个特定半周期。 二次更新模式的优点是可产生更低次谐波的电压和更快的 控制带宽。然而，在二次更新模式下，对于一个给定的 将0写入PWMDAT1寄存器，可以使死区为0。 PWM开关频率，PWMSYNC脉冲将以两倍的速度出现。因 PWM工作模式(PWMCON和PWMSTA MMR) 为在每一个PWMSYNC中断服务程序中都必须重新计算新 如前所述，ADuC7019/20/21/22/24/25/26/27/28/29的PWM 的占空比值，对于ARM内核来说这是一个比较大的计算 控制器可以工作在两种不同的模式下：单次更新模式和二 量。 次更新模式。PWM控制器工作在何种模式由PWMCON寄 存器的第2位状态决定。如果该位为0，PWM工作在单次 PWM占空比(PWMCH0、PWMCH1和PWMCH2 MMR) 更新模式下。如果为1，PWM工作在二次更新模式下。默 引脚PWM0H至PWM2L上的六个PWM输出信号的占空比值 由三个16位读写占空比寄存器PWMCH0、PWMCH1和 认为单次更新模式。 在单次更新模式下，每个PWM周期都会产生一个PWMSYNC脉冲信号。该信号上升沿表示一个新的PWM周期开 始，并且将PWM配置寄存器(PWMDAT0、PWMDAT1)和 PWM占空比寄存器(PWMCH0、PWMCH1和PWMCH2)的 新数值锁存到三相时钟单元。此外，在PWMSYNC脉冲的 PWMCH2控制。占空比寄存器编程为基本时钟单元tCORE的 整数倍，决定着三相时钟单元产生的期望PWM输出高侧 信号超过PWM半个周期的时间。三相时钟单元产生的开 关信号也可进行调整，以配合PWMDAT1寄存器中的死 区。三相时钟单元根据命令产生动态高电平有效信号来开 启相关的功率器件。 上升沿，PWMEN寄存器也被锁存到输出控制单元，这也 就意味着在每一个PWM周期开始时PWM信号的特性和占 空比值只可以被改变一次。其结果是左右对称、有关开关 图59为在单次更新模式下时钟单元产生的一对典型PWM 输出(这里为0H和0L)。图示的所有时间值均为相关寄存器 中的整数值，可通过乘以基本时间增量tCORE转换为相应的 周期中点的PWM波形。 时间。注意在这种模式下开关波形关于每个开关周期的中 在二次更新模式下，在每个PWM周期的中点都会产生一 个附加的PWMSYNC脉冲。这个新PWMSYNC脉冲的上升 沿被用来锁存PWM配置寄存器、占空比寄存器和PWMEN 寄存器新的数值。因此，可以在每一个PWM周期中点时 改变特性参数(开关频率、死区)和输出占空比。相应地， 还可以产生一个不再关于PWM周期中点对称的PWM开关 波形(非对称PWM)。在二次更新模式下，有必要知道当前 点对称，这是因为在前半周期和后半周期所用的 PWMCH0、PWMDAT0和PWMDAT1值是相同的。 图59图同时也表明了如何调整已编程占空比，以便在一对 PWM信号中插入要求的死区。死区的插入是通过将两个 PWM信号(0H和0L)开关瞬间从PWMCH0寄存器建立瞬间 移除。 是 运 行 在 PWM的 前 半 周 期 还 是 后 半 周 期 ， 此 信 息 由 –PWMDAT0 ÷ 2 PWMSTA寄存器的第0位反映，它在每个PWM前半周期被 0 0 –PWMDAT0 ÷ 2 PWMCH0 PWMCH0 清0(初始PWMSYNC脉冲上升沿和二次更新模式产生的新 +PWMDAT0 ÷ 2 0H 2 × PWMDAT1 2 × PWMDAT1 0L PWMDAT2 + 1 PWMSYNC PWMDAT0 PWMDAT0 图59. 三相时钟单元的典型PWM输出 (单次更新模式) Rev. E | Page 59 of 96 04955-028 PWMSTA (0) ADuC7019/20/21/22/24/25/26/27/28/29 为保证输出对称，两个开关沿移动相等的量(PWMDAT1 × 总的来说，二次更新模式下PWM信号的开启时间由下式 tCORE)。 表述： 图中同时还给出了PWMSYNC脉冲和PWMSTA寄存器的第 在高侧 t0HH = (PWMDAT01/2 + PWMDAT02/2 + PWMCH01 + 0位，该位反映当前工作在前半PWM周期还是后半PWM 周期。 PWMCH02 − PWMDAT11 − PWMDAT12) × tCORE 由时钟单元产生的整个PWM周期(两个半周期)的PWM信 t0HL = (PWMDAT01/2 + PWMDAT02/2 − PWMCH01 − PWMCH02 + PWMDAT11 + PWMDAT12) × tCORE 号最终开启时间可由下式得到： 这里下标1表示为前半周期寄存器中的值，下标2表示为后 在高侧 t0HH = PWMDAT0 + 2(PWMCH0 − PWMDAT1) × tCORE 半周期寄存器中的值。 对应的占空比(d)为： t0HL = PWMDAT0 − 2(PWMCH0 − PWMDAT1) × tCORE d0H = t0HH/tS = (PWMDAT01/2 + PWMDAT02/2 + PWMCH01 + PWMCH02 − PWMDAT11 − PWMDAT12)/ (PWMDAT01 + PWMDAT02) 对应的占空比(d)为： d0H = t0HH/tS = ½ + (PWMCH0 − PWMDAT1)/PWMDAT0 在低侧 在低侧 t0LH = PWMDAT0 − 2(PWMCH0 + PWMDAT1) × tCORE t0LH = (PWMDAT01/2 + PWMDAT02/2 + PWMCH01 + PWMCH02 + PWMDAT11 + PWMDAT12) × tCORE t0LL = PWMDAT0 + 2(PWMCH0 + PWMDAT1) × tCORE t0LL = (PWMDAT01/2 + PWMDAT02/2 − PWMCH01 − PWMCH02 − PWMDAT11 − PWMDAT12) × tCORE 对应的占空比(d)为： dOL = t0LH/tS = ½ − (PWMCH0 + PWMDAT1)/PWMDAT0 允许的t 0H 和t 0L 最小值为0，此时的占空比为0%。与此相 这里下标1表示为前半周期寄存器中的值，下标2表示为后 似，最大值为tS，相应的占空比为100%。 半周期寄存器中的值。 图60为二次更新模式下时钟单元的输出信号，显示了一个 对应的占空比(d)为： d0L = t0LH/tS = (PWMDAT01/2 + PWMDAT02/2 + PWMCH01 + PWMCH02 + PWMDAT11 + PWMDAT12)/(PWMDAT01 + PWMDAT02) 通用事例，即开关频率、死区和占空比都在PWM后半周 期改变。它们其中任何一个或全部三个值既可用于PWM 前半周期也可用于PWM后半周期。然而，这并不能保证 在二次更新模式下时钟单元产生对称的PWM信号。图60 同时显示PWM信号死区的插入与单次更新模式下相同。 0 –PWMDAT01 ÷ 2 –PWMDAT02 ÷ 2 +PWMDAT01 ÷ 2 PWMCH01 +PWMDAT02 ÷ 2 0 tS = (PWMDAT01 + PWMDAT02) × tCORE 同样，t0H和t0L的值被限制在0与tS之间。 PWMCH1和PWMCH2进行编程，可以在1H、1L、2H和2L 0H 输出上产生与图59和60类似的PWM信号。仅当所有的寄存 2 × PWMDAT12 器PWMDAT0、PWMCH0、PWMCH1和PWMCH2都被至 0L PWMSYNC 示为： 通 过 采 用 与 PWMCH0中 介 绍 的 一 样 的 方 法 对 寄 存 器 PWMCH02 2 × PWMDAT11 对于二次更新模式的一个一般实例(见图60)，开关周期表 少写入一次，PWM控制器才会产生PWM输出信号。写入 PWMDAT21 + 1 这些寄存器时，三相时钟单元的内部计时器即被使能。 PWMDAT22 + 1 写入PWMDAT0寄存器的同时开启PWM主计时器内部计 PWMDAT01 PWMDAT02 图60. 三相时钟单元的典型PWM输出 (二次更新模式) 04955-029 PWMSTA (0) 时 。 如 果 在 初 始 化 时 写 入 PWMCH0、 PWMCH1和 PWMCH2寄存器之前就先写入PWMDAT0寄存器，在单次 更新模式下第一个PWMSYNC脉冲和中断(如果使能)会出 现在最初写PWMDAT0寄存器后的1.5 × tCORE × PWMDAT0 秒 。 在 二 次 更 新 模 式 下 ， 第 一 个 PWMSYNC脉 冲 会 在 PWMDAT0 × tCORE秒后出现。 Rev. E | Page 60 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 PWMCH0 = PWMCH0 = PWMCH1 PWMCH1 输出控制单元 输出控制单元是由一个9位读写寄存器PWMEN控制的，该 0H 寄存器控制着输出控制单元的两个主要特性，这些特性可 2 × PWMDAT1 以直接应用于电子计数测量(ECM)控制或二进制/十进制计 2 × PWMDAT1 0L 数测量(BDCM)控制。PWMEN寄存器包括有三个交越位， 1H 每位对应一对PWM输出。寄存器第8位置1使能0H/0L这对 PWM信号交越，第7位置1使能1H/1L这对PWM信号交 1L 越，第6位置1使能2H/2L这对PWM信号交越。对于任何一 对PWM信号一旦使能交越模式，时钟单元的高侧PWM信 2H 2L 出现在PWM0L引脚。当然，对应的时钟单元的低侧输出也 PWMDAT0 会转换到对应的互补高侧输出，这样信号最终会出现在 PWMDAT0 04955-030 号(例如，0H)就会转换到相应的低侧输出，这样信号最终 图61. 单次更新模式下用于控制ECM的低电平 有效PWM信号(PWMCH0=PWMCH1，1H和1L 对交越，0L、1H、2H和2L输出禁用) PWM0H引脚。复位后，三个交越使能位清0，三对PWM信 号全部禁用交越模式。PWMEN寄存器有6个控制位(Bit 0至 Bit 5)，可用于单独控制六个PWM输出使能或禁用。如果 另外，对PWMEN寄存器的合适的使能/禁用引脚置1可使 PWMEN寄存器相应的位被置1，那么不管相关的占空比寄 其它四个信号(0L、1H、2H、和2L)停止工作。在图61中， 存器的值如何，对应的PWM输出就会禁用。PWM输出信 对PWMEN寄存器合适的值为0x00A7。在ECM正常操作 号会一直保持关闭状态，直到对应的PWMEN寄存器的使 时，需要根据转轴的位置(电机换向)来改变PWMEN寄存 能/禁用位被置1。实施这一输出启用功能后实施交越功能。 器中的值，在这个过程中的一定周期内，换向器的各引脚 复位后，PWMEN寄存器的这六个使能位会被清空，并且 被禁用。 所有PWM输出会恢复为默认设置。与占空比寄存器一 门驱动单元 样，PWMEN在PWMSYNC信号的上升沿被锁定。因此， PWM控制器的门驱动单元增加的一些特性简化了PWM换 在单次更新模式下，这个寄存器中值的改变只在每一个 向器的相关门驱动电路的设计。如果使用一个变压器耦 PWM周期的开始时有效。在二次更新模式下，PWMEN寄 合，电源装置或一个门驱动放大器，那么有效PWM信号 存器的值还可在PWM周期的中点更新。 必须在一个高频下截断。16位读写寄存器PWMCFG编程控 对于控制一个ECM,在任何时候只有两个转换器引脚可供使 用，并且常常是一个引脚连接高侧电平装置的同时另一个 引脚连接低侧电平驱动装置。所以，通过对PWM的两个 制这个高频斩波模式。这个斩波有效PWM信号可仅用于 高侧驱动，仅用于低侧驱动，或者高侧和低侧开关。所 以，在PWMCFG寄存器上有两个不同的控制位单独控制高 通道设置相同的占空比值(例如PWMCH0 = PWMCH1)以及 侧和低侧开关。 对PWMEN寄存器的第7位置1来使1H/1L这对PWM信号进 图 62展 示 了 在 高 侧 和 低 侧 信 号 使 能 高 频 斩 波 时 的 典 型 行交越，这就有可能在开启A相高侧电平开关的同时开启B PWM输出信号。通过将PWMCFG寄存器的第8位置1，可 相低侧电平开关。在控制ECM时，对于某一些PWM周 使能高侧PWM输出(0H、1H和2H)斩波。通过将PWMCFG 期，换向器的第三个引脚(这个例子为C相)常常禁用。通过 寄存器的第9位置1，可使能低侧PWM输出(0L、1L和2L)斩 将PWMEN寄存器的第0位和第1位置1以禁用2H和2L PWM 波。该高斩波频率是通过向PWMCFG寄存器的第0位到第7 输出，可实现该功能。 位写入一个8位字(GDCLK)来控制的。这个高频载波的周 这种情况如图61所示，在图中可以看到0H和1L信号完全相 期是： tCHOP = (4 × (GDCLK + 1)) × tCORE 同，这是因为PWMCH0 = PWMCH1并且B相交越位被置1。 所以这个斩波频率是微处理器内核频率的一个整数分量。 fCHOP = fCORE/(4 × (GDCLK + 1)) Rev. E | Page 61 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 对于一个内核频率为41.78 MHz的PWM，GDCLK的取值范 PWM MMR接口 围为0到255，对应的可编程斩波频率的范围为40.8 kHz到 PWM模块由本节介绍的MMR进行控制。 10.44 MHz。门驱动的特性必须在PWM控制器操作之前进 表66. PWMCON寄存器 行设置，并且典型情况下在PWM控制器正常操作时不对 其进行改变。复位后，在默认情况下，PWMCFG寄存器所 名称 PWMCON 有的位会被清空以便禁用高频斩波。 PWMCON是一个使能PWM并选择更新速率的控制寄存器。 PWMCH0 2 × PWMDAT1 4 × (GDCLK + 1) × tCORE PWMDAT0 04955-031 0H PWMDAT0 默认值 0x0000 访问类型 R/W 表67. PWMCON MMR位功能描述 PWMCH0 0L 2 × PWMDAT1 地址 0xFFFFFC00 图62. 高侧和低侧开关使能带有高频斩波时 的典型PWM信号 PWM关闭 位 7:5 4 名称 PWM_SYNCSEL 3 PWM_EXTSYNC 2 PWMDBL 1 PWM_SYNC_EN 0 PWMEN 当出现外部故障时，有必要以一种安全的方式迅速关闭 PWM系统。PWMTRIP引脚的低电平会使PWM控制器有一 个瞬间的非同步(独立于微转换器内核时钟)关闭动作。所 有六个PWM输出会处于关闭状态，也就是低电平状态。 此外，PWMSYNC脉冲禁用。PWMTRIP引脚有一个内部下 拉电阻，如果这个引脚断开则这个寄存器会禁用PWM。 表68. PWMSTA寄存器 PWMTRIP引脚的状态可通过PWMSTA寄存器的位3读取。 名称 PWMSTA 如果出现PWM关闭命令，就会产生一个PWMTRIP中断， 并且PWM控制器的三相时钟单元的内部时钟会停止。 PWM关闭后(例如，在一个常规PWMTRIP中断服务时)， 地址 0xFFFFFC04 名称 新的占空比值会锁定在下一个PWMSYNC边界。 8 PWMTRIPINT 注意，PWMTRIP中断只出现在IRQ，PWMSYNC中断只出 3 2:1 0 PWMTRIP 回到高电平时，三相时钟单元的内部时钟重新开始工作， 现FIQ。这两个中断共用中断控制器的同一个位，Therefore, only one of the interrupts can be used at a time.更详细的信息 访问类型 R/W 表69. PWMSTA MMR位功能描述 PWMSYNCINT PWMCH2寄存器来重启。当外部故障解除并且PWMTRIP 默认值 0x0000 PWMSTA反映PWM的状态。 位 15:10 9 只能通过写入所有PWMDAT0、PWMCH0、PWMCH1和 描述 保留。 External sync select.置1， 选择外部同步。 清零，选择内部同步。 外部同步选择。置1， 选择外部同步sync信号。 清0，为异步sync信号。 二次更新模式。置1， 使能二次更新模式清零， 使能单次更新模式。 PWM同步使能。 置1，使能同步。 清零，禁用同步。 PWM使能位。置1，使能PWM。 清零，禁用PWM。 也可由PWMTRIP (PWMSTA MMR) 自动清零。 可参考“中断系统”部分。 Rev. E | Page 62 of 96 PWMPHASE 描述 保留。 PWM同步中断位。 写入1，清除中断。 PWM触发中断位。 写入1，清除中断。 PWMTRIP引脚的原始信号。 保留。 PWM相位位。 当计时器倒数时，MicroConverter 将其置1 (前半个周期)。 当计时器正数时，MicroConverter 将其清0 (后半个周期)。 ADuC7019/20/21/22/24/25/26/27/28/29 表70. PWMCFG寄存器 名称 PWMCFG 地址 0xFFFFFC10 表75. PWMDAT1寄存器 默认值 0x0000 访问类型 R/W 名称 PWMDAT1 地址 0xFFFFFC0C 默认值 0x0000 PWMCFG is a gate chopping register. PWMDAT1是一个用于死区的无符号10位寄存器。 表71. PWMCFG MMR位功能描述 表76. PWMCHx寄存器 位 15:10 9 8 7:0 名称 PWMCH0 PWMCH1 PWMCH2 名称 描述 保留。 低侧门斩波使能位。 高侧门斩波使能位。 PWM门斩波周期(无符号)。 CHOPLO CHOPHI GDCLK 地址 0xFFFFFC20 默认值 0x0000 0x0000 0x0000 访问类型 R/W R/W R/W PWMCH0、PWMCH1和PWMCH2是三相的通道占空比寄 表72. PWMEN寄存器 名称 PWMEN 地址 0xFFFFFC14 0xFFFFFC18 0xFFFFFC1C 访问类型 R/W 存器。 默认值 0x0000 访问类型 R/W 表77. PWMDAT2寄存器 PWMEN可使能通道输出和交越。位功能描述见表73。 名称 PWMDAT2 表73. PWMEN MMR位功能描述 PWMDAT2是用于PWM同步脉冲宽度的无符号10位寄 位 存器。 名称 0H0L_XOVR 8 1H1L_XOVR 7 2H2L_XOVR 6 0L_EN 5 0H_EN 4 1L_EN 3 1H_EN 2 1 2L_EN 2H_EN 0 描述 通道0输出交越使能位。 置1，使能通道0输出交越。 清0，禁用通道0输出交越。 通道1输出交越使能位。 置1，使能通道1输出交越。 清0，禁用通道1输出交越。 通道2输出交越使能位。 置1，使能通道2输出交越。 清0，禁用通道2输出交越。 0L输出使能位。 置1，禁用PWM的0L输出。 清0，使能PWM的0L输出。 0H输出使能位。 置1，禁用PWM的0H输出。 清0，使能PWM的0H输出。 1L输出使能位。 置1，禁用PWM的1L输出。 清0，使能PWM的1L输出。 1H输出使能位。 置1，禁用PWM的1H输出。 清0，使能PWM的1H输出。 2L输出使能位。 置1，禁用PWM的2L输出。 清0，使能PWM的2L输出。 2H输出使能位。 置1，禁用PWM的2H输出。 清0，使能PWM的12H输出。 地址 0xFFFFFC08 默认值 0x0000 访问类型 R/W 通用输入/输出 ADuC7019/20/21/22/24/25/26/27/28/29有40个通用双向I/O (GPIO)引脚。所有I/O引脚都兼容5V电压，即GPIO支持5 V 输入电压。一般来说，GPIO引脚都有多种功能(表78给出 了各引脚功能定义)。默认情况下，GPIO引脚在GPIO模式 下工作。 每个GPIO引脚都有一个内部上拉电阻(约为100 kΩ)，驱动 能力为1.6 mA。注意，最多可以有20个驱动1.6 mA电流的 GPIO引脚同时工作。可以使用GPxPAR寄存器控制以下端 口是否使用内部上拉电阻：P0.0、P0.4、P0.5、P0.6、P0.7 及P1的8个GPIO。 40个GPIO引脚被分成5个端口，即端口0到端口4。每个端 口由4或5个寄存器控制。 一般在复位时，CPU会将P0.6默认设置改为GPIO功能。如 果MRST用于外部电路，则必须有一个外部上拉电阻来保 证在CPU转换模式时P0.6的电平不降低。否则，在复位周 期时间内P0.6会降低。例如，如果MRST需要进入掉电模 式，可在GP0CON寄存器重新配置。 GPIO的输入电平在任何时间都能从GPxDAT寄存器中读 表74. PWMDAT0寄存器 名称 PWMDAT0 地址 0xFFFFFC24 默认值 0x0000 访问类型 R/W PWMDAT0是一个用于开关周期的无符号16位寄存器。 出，甚至当引脚在除GPIO模式以外的模式下被重新配置时 也可以。PLA输入始终有效。 当ADuC7019/20/21/22/24/25/26/27/28/29进入省电模式， GPIO引脚会保持它们的状态。 Rev. E | Page 63 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 GPxCON是端口x的控制寄存器，它可以决定端口x中每个 表78. GPIO引脚功能描述 端口 0 1 2 3 4 1 2 引脚 P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 00 GPIO GPIO GPIO GPIO GPIO/IRQ0 GPIO/IRQ1 GPIO/T1 GPIO GPIO/T1 GPIO GPIO GPIO GPIO/IRQ2 GPIO/IRQ3 GPIO GPIO 01 CMP PWM2H PWM2L TRST PWMTRIP ADCBUSY MRST ECLK/XCLK1 SIN SOUT RTS CTS RI DCD DSR DTR P2.0 P2.1 P2.2 P2.3 P2.4 P2.5 P2.6 P2.7 P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 P4.0 P4.1 P4.2 P4.3 P4.4 P4.5 P4.6 P4.7 GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO GPIO CONVSTART2 PWM0H PWM0L 配置 10 MS0 BLE BHE A16 MS1 MS2 PWM0H PWM0L PWM1H PWM1L PWM0H PWM0L PWM1H PWM1L PWM2H PWM2L PWMTRIP PWMSYNC SIN SCL0 SDA0 SCL1 SDA1 SCLK MISO MOSI CS SOUT WS RS AE MS0 MS1 MS2 MS3 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 引脚的功能。引脚功能如表80所示。 11 PLAI[7] ADCBUSY PLAO[1] PLAO[2] PLAO[3] PLAO[4] PLAI[0] PLAI[1] PLAI[2] PLAI[3] PLAI[4] PLAI[5] PLAI[6] PLAO[0] PLAO[5] PLAO[6] PLAO[7] 表80. GPxCON寄存器位功能描述 位 31:30 29:28 27:26 25:24 23:22 21:20 19:18 17:16 15:14 13:12 11:10 9:8 7:6 5:4 3:2 1:0 表81. GPxPAR寄存器 名称 GP0PAR GP1PAR PLAI[8] PLAI[9] PLAI[10] PLAI[11] PLAI[12] PLAI[13] PLAI[14] PLAI[15] PLAO[8] PLAO[9] PLAO[10] PLAO[11] PLAO[12] PLAO[13] PLAO[14] PLAO[15] 默认值 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 默认值 0x20000000 0x00000000 GPxPAR寄存器，再写GPxDAT寄存器。 表82. GPxPAR寄存器位功能描述 位 31:29 28 27:25 24 23:21 20 19:17 16 15:13 12 11:9 8 7:5 4 3:1 0 表79. GPxCON寄存器 地址 0xFFFFF400 0xFFFFF404 0xFFFFF408 0xFFFFF40C 0xFFFFF410 地址 0xFFFFF42C 0xFFFFF43C 访问类型 R/W R/W GPxPAR是端口0和端口1的参数控制寄存器。注意要先写 在模式1下配置时，P0.7默认为ECLK或内核时钟输出。如果将其配置为时 钟输入，PLLCON的MDCLK位必须置为11。 CONVSTART信号在P2.0的所有模式下均有效。 名称 GP0CON GP1CON GP2CON GP3CON GP4CON 描述 保留。 选择Px.7引脚的功能。 保留。 选择Px.6引脚的功能。 保留。 选择Px.5引脚的功能。 保留。 选择Px.4引脚的功能。 保留。 选择Px.3引脚的功能。 保留。 选择Px.2引脚的功能。 保留。 选择Px.1引脚的功能。 保留。 选择Px.0引脚的功能。 访问类型 R/W R/W R/W R/W R/W Rev. E | Page 64 of 96 描述 保留。 Px.7上拉禁用。 保留。 Px.6上拉禁用。 保留。 Px.5上拉禁用。 保留。 Px.4上拉禁用。 保留。 Px.3上拉禁用。 保留。 Px.2上拉禁用。 保留。 Px.1上拉禁用。 保留。 Px.0上拉禁用。 ADuC7019/20/21/22/24/25/26/27/28/29 表88. GPxCLR寄存器位功能描述 表83. GPxDAT寄存器 名称 GP0DAT GP1DAT GP2DAT GP3DAT GP4DAT 1 地址 0xFFFFF420 0xFFFFF430 0xFFFFF440 0xFFFFF450 0xFFFFF460 默认值1 0x000000XX 0x000000XX 0x000000XX 0x000000XX 0x000000XX 访问类型 R/W R/W R/W R/W R/W X = 0、1、2或3。 位 31:24 23:16 15:0 描述 保留。 数据端口x清除位。置1，端口x相对应的位被清0， 同时GPxDAT寄存器相关的位也被清0。 清0不影响数据输出。 保留。 串口多路复用器 GPxDAT是端口x的配置和数据寄存器。它们用来配置端口 串口多路复用器将串口外设(SPI、UART和两个I2C)和可编 x的GPIO引脚方向，为配置成输出的引脚设置输出值，并 程逻辑阵列(PLA)复用到10个GPIO引脚。每一个引脚都必 为配置成输入的引脚保存输入值。 须为其配置如表89描述的具体的I/O功能。 表84. GPxDAT寄存器位功能描述 表89. SPM配置 位 31:24 23:16 15:8 7:0 描述 数据传输方向。 用户置1，可以将GPIO引脚配置为输出引脚。 用户清0，可以将GPIO引脚配置为输入引脚。 端口x数据输出。 反映复位时端口x引脚的状态(只读)。 端口x数据输入(只读)。 表85. GPxSET寄存器 名称 GP0SET GP1SET GP2SET GP3SET GP4SET 1 地址 0xFFFFF424 0xFFFFF434 0xFFFFF444 0xFFFFF454 0xFFFFF464 默认值1 0x000000XX 0x000000XX 0x000000XX 0x000000XX 0x000000XX 访问类型 W W W W W X = 0、1、2或3。 1 地址 0xFFFFF428 0xFFFFF438 0xFFFFF448 0xFFFFF458 0xFFFFF468 PLA (11) PLAI[0] PLAI[1] PLAI[2] PLAI[3] PLAI[4] PLAI[5] PLAI[6] PLAO[0] PLAO[4] PLAO[5] 表89详细描述了每一个SPMMUX引脚的模式。这些配置必 须通过GP0CON、GP1CON和GP2CON寄存器来完成。默 该UART外设是一个全双工的、通用异步接收/发送器。完 描述 保留。 数据端口x设置位。用户置1，则端口x的相应位 被置位，同时，GPxDAT寄存器中的相应位也被 置位。清0不影响数据输出。 保留。 全兼容16,450串口标准。它不但可以通过串转并的方式从 一个外围器件或调制解调器接收数据，而且可以通过并转 串的方式从CPU接收数据。它还内置有一个用于发生波特 率的小数分频器并且支持网络寻址模式。UART的功能可 通过ADuC7019/20/21/22/24/25/26/27/28/29的10个引脚进行 表87. GPxCLR寄存器 名称 GP0CLR GP1CLR GP2CLR GP3CLR GP4CLR UART/I2C/SPI (10) I2C0SCL I2C0SDA I2C1SCL I2C1SDA SCLK MISO MOSI CS SIN SOUT UART串行接口 表86. GPxSET寄存器位功能描述 15:0 UART (01) SIN SOUT RTS CTS RI DCD DSR DTR ECLK/XCLK CONV 认情况下，这十个引脚被配置为通用I/O引脚。 GPxSET为端口x的数据设置寄存器。 位 31:24 23:16 SPMMUX SPM0 SPM1 SPM2 SPM3 SPM4 SPM5 SPM6 SPM7 SPM8 SPM9 GPIO (00) P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 P0.7 P2.0 默认值1 0x000000XX 0x000000XX 0x000000XX 0x000000XX 0x000000XX X = 0、1、2或3。 GPxCLR为端口x的数据清除寄存器。 访问类型 W W W W W 设置(如表90所示)。 表90. UART信号描述 引脚 SPM0 (模式1) SPM1 (模式1) SPM2 (模式1) SPM3 (模式1) SPM4 (模式1) SPM5 (模式1) SPM6 (模式1) SPM7 (模式1) SPM8 (模式2) SPM9 (模式2) Rev. E | Page 65 of 96 信号 SIN SOUT RTS CTS RI DCD DSR DTR SIN SOUT 描述 串行接收数据。 串行发送数据。 发送请求位。 清除发送。 响铃指示。 数据载波检测。 数据准备就绪。 数据终端就绪位。 串行接收数据。 串行发送数据。 ADuC7019/20/21/22/24/25/26/27/28/29 在进行串行通信时，UART遵循一个非同步的协议，支持 不同的字节长度、停止位和奇偶校验位。 误差= 0%，而同样情况下，利用普通波特率发生器产生 波特率发生器 有两种方式发生UART波特率，普通的450 UART波特率发生 与 UA RT 接 口 相 关 的 寄 存 器 共 有 1 2 个 ： C OM T X 、 普通450 UART波特率生成 波特率是内核时钟的一个分频，分为两部分，低字节和高 字节分别存放在COMDIV0和COMDIV1寄存器中(16位， DL)。 41.78 MHz 2 CD DL 0x88 0x44 0x0B 0x11 0x08 0x01 ID0、COMCON0、COMCON1、COMSTA0、COMSTA1、 COMSCR和COMDIV2。 表92. COMTX寄存器 地址 0xFFFF0700 默认值 0x00 访问类型 R/W COMTX是一个8位发送寄存器。 表91. 普通波特率发生器的波特率 CD 0 0 0 3 3 3 COMRX、COMDIV0、COMIEN0、COMDIV1、COMI- 名称 COMTX - 16 × 2 × DL 表 91给出了一些常用的波特率值。 波特率 9600 19,200 115,200 9600 19,200 115,200 19200 bps的波特率时，误差为6.25%。 UART寄存器定义 器和小数分频器。 波特率 = 其中： 波特率 = 19,200 bps % Error 0 0 3 0 6.25 41.67 实际波特率 9600 19,200 118,691 9600 20,400 163,200 表93. COMRX寄存器 名称 COMRX 地址 0xFFFF0700 默认值 0x00 访问类型 R COMRX是一个8位接收寄存器。 表94. COMDIV0寄存器 小数分频器 名称 COMDIV0 小数分频器中集成了一个普通波特率发生器，能够产生范 COMDIV0是一个低字节分频锁存器。COMTX、COMRX 围更宽更精确的波特率。 和COMDIV0共用相同的地址。当寄存器COMCON0的位7 /16DL UART 表95. COMIEN0寄存器 名称 COMIEN0 图63.波特率生成选项 采用小数分频器的波特率计算公式如下： M+ 例 如 ， 设 置 波 特 率 为 19200， CD位 =3， 由 表 91可 知 位 7:4 3 名称 不适用 EDSSI 2 ELSI M+ 41.78 MHz N = 2048 19200 × 2 3 × 16 × 8 × 2 1 ETBEI M+ N = 1.06 2048 0 ERBFI 其中： M=1 默认值 0x00 访问类型 R/W 表96. COMIEN0 MMR位功能描述 N  2 CD × 16 × DL × 2 ×  M +  2048   DL=0x08，代入公式可得： 地址 0xFFFF0704 COMIEN0是一个中断使能寄存器。 41.78 MHz 41.78 MHz N = 2048 Baud Rate × 2CD × 16 × DL × 2 描述 保留。 调制解调器状态中断使能位。 置1，在COMSTA1[3:1]中任何一个被置1时 产生一个中断；由用户清0。 Rx状态中断使能位。置0，在COMSTA0[3:1] 中任何一个被置1时产生一个中断； 由用户清0。 使能发送缓冲空中断。 置1，在数据发送期间，当发送数据缓冲器 空时会产生一个中断。由用户清0。 使能接收缓冲满中断。 置1，在数据接收期间，当接收数据缓冲器 满时会产生一个中断。由用户清0。 表97. COMDIV1寄存器 N = 0.06 × 2048 = 128 Baud Rate = 访问类型 R/W CON0寄存器的第7位为1时，存取COMDIV0。 /(M+N/2048) Baud Rate = 默认值 0x00 清 0时 ， 允 许 访 问 寄 存 器 COMTX和 COMRX。 当 COM- FBEN /2 04955-032 CORE CLOCK 地址 0xFFFF0700 41.78 MHz 23 × 16 × 8 × 2 × 128 2048 名称 COMDIV1 地址 0xFFFF0704 默认值 0x00 COMDIV1是一个高字节分频锁存寄存器。 Rev. E | Page 66 of 96 访问类型 R/W ADuC7019/20/21/22/24/25/26/27/28/29 表103. COMCON1 MMR位功能描述 表98. COMIID0寄存器 名称 COMIID0 地址 0xFFFF0708 默认值 0x01 访问类型 R COMIID0为中断识别寄存器。 位 7:5 4 名称 3 PEN 2 STOP 1 RTS 0 DTR LOOPBACK 表99. COMIID0 MMR位功能描述 Bit 2:1 Status Bits 00 11 位0 NINT 1 0 优先级 不适用 1 10 0 2 01 0 3 00 0 4 定义 无中断 接收线路 状态中断 接收缓冲 满中断 发送缓冲 空中断 调制解调器 状态中断 清除 操作 不适用 读取 COMSTA0 读取COMRX 将数据写入 COMTX或 读取COMIID 读取 COMSTA1 表100. COMCON0寄存器 名称 COMCON0 地址 0xFFFF070C 默认值 0x00 访问类型 R/W 表101. COMCON0 MMR位功能描述 位 7 名称 DLAB 6 BRK 5 SP 4 EPS 3 PEN 2 STOP 1:0 WLS 描述 分频锁存器访问。 用户置1，可以访问寄存器 COMDIV0和COMDIV1。 清0，可以访问COMRX和COMTX寄存器。 设置断开。用户置1，强制SOUT为0。 用户清0，采用正常模式工作。 强制奇偶校验。置1，则附加奇偶校验位： 若EPS = 1，PEN = 1，则为1； 若EPS = 0，PEN = 1，则为0。 偶校验选择位。将该位置1，以选择偶校验。 清0，以选择奇校验。 奇偶校验使能位。用户置1，以发送并检查 奇偶校验位。用户清0，则既不发送也不检查 奇偶校验。 停止位。用户将该位置1，在字长为5位时发送 1.5个停止位，或在字长为6、7、8位时发送2个 停止位。不论所选停止位的个数是多少，接收器 只检查第一个停止位。清0，在发送的数据中只 有一个停止位。 字长选择： 00 = 5位，01 = 6位， 10 = 7位，11 = 8位。 表102. COMCON1寄存器 名称 COMCON1 地址 0xFFFF0710 默认值 0x00 表104. COMSTA0寄存器 名称 COMSTA0 COMCON0是线路控制寄存器。 访问类型 R/W 描述 保留。 回送。用户置1，使能回送模式。 在回送模式下，强制SOUT(见表78)为 高电平。调制解调器的信号直接连接到 状态输入，即RTS连接到CTS，DTR连接到 DSR。将该位清0，以返回正常模式。 奇偶校验使能位。 用户置1，以发送并检查奇偶校验位。 用户清0，则既不发送也不检查奇偶校验。 停止位。用户将该位置1，在字长为5位时 发送1.5个停止位，或在字长为6、7、8位 时发送2个停止位。不论所选停止位的个数 是多少，接收器只检查第一个停止位。 清0，在发送的数据中只有一个停止位。 发送请求位。 置1，RTS强制输出0。 清0，RTS强制输出1。 数据终端就绪位。 置1，DTR强制输出0。 清0，DTR强制输出1。 地址 0xFFFF0714 默认值 0x60 访问类型 R COMSTA0为线路状态寄存器。 表105. COMSTA0 MMR位功能描述 位 7 6 名称 5 THRE 4 BI 3 FE 2 PE 1 OE 0 DR TEMT 描述 保留。 COMTX和移位寄存器空状态位。 当COMTX和移位寄存器为空时，该位自动置1。 如果COMTX被写入数据，该位自动清0。 COMTX empty.当COMTX为空时，该位自动置1。 如果COMTX被写入数据，该位自动清0。 断开错误。 当SIN保持低电平超过最大字长时置1。该位自动清0。 帧错误。 当产生无效停止位时置1。该位自动清0。 奇偶校验错误。当产生奇偶校验错误时， 该位被置1。该位自动清0。 溢出错误。如果在读出之前数据被覆盖 该位自动置1。该位自动清0。 数据就绪。当COMRX满时，该位自动置1。 读取COMRX后，该位清0。 表106. COMSTA1寄存器 名称 COMSTA1 地址 0xFFFF0718 默认值 0x00 COMSTA1为调制解调器状态寄存器。 COMCON1为调制解调器控制寄存器。 Rev. E | Page 67 of 96 访问类型 R ADuC7019/20/21/22/24/25/26/27/28/29 网络寻址UART寄存器定义 表107. COMSTA1 MMR位功能描述 位 7 6 5 4 3 名称 DCD RI DSR CTS DDCD 2 TERI 1 DDSR 0 DCTS 还 有 4个 寄 存 器 只 用 于 网 络 寻 址 UART模 式 ， 它 们 是 ： 描述 数据载波检测。 响铃指示。 数据准备就绪。 清除发送。 三角波DCD。在上一次读COMSTA1后， 如果DCD状态改变了则自动置1。 读COMSTA1后自动清0。 下降沿RI。在上一次读COMSTA1后， 如果RI由0变为1则置1。 读取COMSTA1后，该位自动清0。 三角波DSR。在上一次读COMSTA1后， 如果DSR改变状态则自动置1。 读取COMSTA1后，该位自动清0。 三角波CTS。在上一次读COMSTA1后， 如果CTS改变状态则自动置1。 读取COMSTA1后，该位自动清0。 COMIEN0、COMIEN1、COMIID1和COMADR。 在网络寻址模式下，COMIEN1寄存器的最低位是网络地 址发送控制位。如果该位置1，器件发送地址数据。清0， 则发送一般数据。例如：下面就是主机发送从机地址代码 的一段程序： COMIEN1 = 0xE7; E9BT, E9BR, ETD, NABP COMTX = 0xA0; 地址 0xFFFF071C // Slave address is 0xA0 while(!(0x020==(COMSTA0 & 0x020))){} // wait for adr tx to finish. COMIEN1 = 0xE6; // to indicate Data is coming 表111. COMIEN1寄存器 默认值 0x00 访问类型 R/W 名称 COMIEN1 地址 0xFFFF0720 默认值 0x04 COMSCR是一个8位寄存器，用来暂时存储数据。它也可 COMIEN1为8位网络使能寄存器。 用于网络寻址UART模式。 表 112. COMIEN1 MMR位功能描述 表109. COMDIV2寄存器 名称 COMDIV2 地址 0xFFFF072C 默认值 0x0000 访问类型 R/W COMDIV2为16位小数波特率分频寄存器。 位 7 名称 ENAM 6 E9BT 5 E9BR 4 3 ENI E9BD 2 ETD 1 0 NABP NAB 表110. COMDIV2 MMR位功能描述 位 15 名称 FBEN 14:13 12:11 FBM[1:0] 10:0 FBN[10:0] 描述 小数波特率发生器使能位。 用户置1，使能小数波特率发生器。 清0，则使能标准450 UART波特率发生器。 保留。 M。如果FBM = 0，M = 4(具体使用请看 小数分频器部分)。 N。(具体使用请看小数分频器部分)。 网络寻址UART模式 这个模式下微转换器可连接到一个有256个节点的串行网 络，或者以硬件作为单主，但可以通过软件实现多主连 访问类型 R/W 描述 网络寻址模式使能位。 该位置1，进入网络寻址模式。 清0，则退出网络寻址模式。 9位发送使能位。 该位置1，使能9位发送，此时ENAM必须被置位。 清0，则禁用9位发送。 9位接收使能位。 该位置1，使能9位接收，此时ENAM必须被置位。 清0，则禁用9位接收。 网络中断使能位。 字长。该位置1，数据长度为9位， 此时E9BT必须被清0。该位清0，数据长度为8位。 发送引脚驱动使能位。 该位置1，在从模式或多主模式下SOUT引脚作为 一个输出。清0，SOUT变为三态位。 网络地址位。中断极性位。 地址数据选择位(如果NABP= 1)。 该位置1，发送从机的地址。清0，发送数据。 接。COMIEN1寄存器的第7位(ENAM)必须被置位使得 表113. COMIID1寄存器 UART进入网络寻址模式(参见表112)。注意：在这个模式 名称 COMIID1 下不能进行奇偶校验。 Clear NAB bit COMTX = 0x55; // Tx data to slave: 0x55 表108. COMSCR寄存器 名称 COMSCR //Setting ENAM, 地址 0xFFFF0724 默认值 0x01 访问类型 R COMIID1为8位网络中断寄存器。第7位到第4位是保留的 (参见表114)。 Rev. E | Page 68 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 MISO(主机输入，从机输出)引脚 表114. COMIID1 MMR位功能描述 在主机模式下，MISO引脚被配置为输入线路；在从机模 Bit 3:1 Status Bits 000 110 位0 NINT 1 0 101 0 优先级 2 3 011 0 1 010 0 2 001 0 3 000 0 4 定义 无中断 匹配网络 地址 发送地址， 缓冲器空 接收线路 状态中断 接收缓冲 满中断 发送缓冲 空中断 调制解调器 状态中断 清除 操作 式下，配置为输出线路。主机上的MISO线路(数据输入)应 读取COMRX 节(8位)为单位的串行数据，MSB优先。 将数据写入 COMTX或 读取COMIID0 读取 COMSTA0 读取COMRX MOSI(主机输出，从机输入)引脚 与从机内的MISO线路(数据输出)相连。传送的数据是以字 将数据写入 COMTX或 读取COMIID0 读取 COMSTA1 注意，当接收一个网络地址中断时，从机必须保证 COMIEN0的第0位被置1，也就是使能接收缓冲器满中断。 表115. COMADR寄存器 名称 COMADR 地址 0xFFFF0728 默认值 0xAA 访问类型 R/W COMADR是一个8位读/写网络地址寄存器，其中保存的地 址由网络寻址UART校验。一旦接收到这个地址，处理器 会产生中断并且将COMIID1合适的状态位置1。 在主机模式下，MOSI引脚被配置为输出线路；在从机模 式下，配置为输入线路。主机上的MOSI线路(数据输出)应 与从机内的MOSI线路(数据输入)相连。传送的数据是以字 节(8位)为单位的串行数据，MSB优先。 SCLK(串行时钟输入/输出)引脚 主机串行时钟(SCLK)用于同步通过MOSI SCLK周期发送和 接收的数据。所以，发送/接收一个字节需要8个SCLK周 期。在主机模式下，SCLK引脚配置成输出端，而在从机模 式下，配置成输入端。 在主机模式下，时钟的极性和相位由SPICON寄存器控 制，SPIDIV寄存器的值决定了比特率。比特率的计算公式 如下： f UCLK 2 × (1 + SPIDIV ) SPI时钟的最大速度取决于时钟分频位并归纳于表116内。 f SERIAL CLOCK = 表116. 主模式下SPI速度和时钟分频位对照表 串行外设接口 ADuC7019/20/21/22/24/25/26/27/28/29集成了完整的片内硬 件串行外设接口(SPI)。SPI是一个工业标准同步串行接 口，它允许长为8位数据同步发送和同步接收，也就是说 在全双工时比特率最大可达3.48 Mb，如表116所示。SPI接 口不是由内核时钟(CD)分频器的控制位操控。在主模式 下，POWCON[2:0] = 6或7。 CD位 SPIDIV (16进制) SPI速度(MHz) 0 0x05 1 0x0B 2 0x17 3 0x2F 4 0x5F 5 0xBF 3.482 1.741 0.870 0.435 0.218 0.109 在从机模式下，可对SPICON寄存器进行设置，以配置预 期输入时钟的相位和极性。一般在CD = 0时，从机从外部 主机接收数据速率可达10.4 Mb。从模式下最大速度的计算 公式如下所示： f SERIAL CLOCK = 该SPI端口可配置为主机或从机操作，一般由4个引脚组 成：MISO (P1.5)、MOSI (P1.6)、SCLK (P1.4)和CS (P1.7)。 在发送侧，SPITX寄存器(和外部的TX移位寄存器)将数据 加 载 到 发 送 引 脚 ( 从 机 模 式 下 为 MISO； 主 机 模 式 下 为 MOSI)。SPISTA中的发送状态位(Bit 0)指示SPITX寄存器中 f HCLK 4 同时在主模式和从模式下，数据都在SCL信号的一个沿发 送并另一个沿采样。因此，从机时钟的极性和相位必须与 主机的配置一致。 片选(CS输入)引脚 是否存在有效数据。 类似地，接收数据路径包括SPIRX寄存器(和RX移位寄存 器)。SPISTA中的位3指示SPIRX寄存器中是否存在有效数 据。如果SPIRX寄存器中的有效数据被覆写，或者RX移位 寄存器中的有效数据被丢弃，SPISTA的位5(溢出位)置1。 在SPI从机模式时，置位CS引脚将启动数据传输，该引脚 为一个低电平有效输入信号。然后，SPI端口开始发送和接 收8位数据，直到发送结束时为止，此时CS无效。在从机 模式下，CS总是为输入。 Rev. E | Page 69 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 SPI寄存器 表119. SPIRX寄存器 下列MMR寄存器用来控制SPI接口：SPISTA、SPIRX、 名称 SPIRX SPITX、SPIDIV和SPICON。 地址 0xFFFF0A00 默认值 0x00 访问类型 R SPISTA是一个8位只读状态寄存器。只有这个寄存器的第1 位或第4位产生中断。SPICON寄存器的第6位决定哪一个 SPITX为8位只写发送寄存器。 位产生中断。 表121. SPIDIV寄存器 表118. SPISTA寄存器位功能描述 4 3 2 1 0 访问类型 R 默认值 0x00 访问类型 W 默认值 0x1B 访问类型 R/W 表120. SPITX寄存器 名称 SPITX 位 7:6 5 默认值 0x00 SPIRX为8位只读接收寄存器。 表117. SPISTA寄存器 名称 SPISTA 地址 0xFFFF0A04 描述 保留。 SPIRX数据寄存器上溢状态位。 如果SPIRX上溢该位置1。读SPIRX寄存器后清0。 SPIRX数据寄存器IRQ。位3或位5置1时自动置1。 读SPIRX寄存器后清0。 SPIRX数据寄存器满状态位。 如果SPIRX寄存器中存在一个有效数据则该位自动置1。 读SPIRX寄存器后清0。 SPITX数据寄存器下溢状态位。 如果SPITX下溢则该位自动置1。 写入SPITX寄存器后清0。 SPITX数据寄存器IRQ。如果该寄存器的第0位被清0或 第2位被置1则该位自动置1。向SPITX写入数据或发送 完成SPI停止工作时该位清0。 SPITX数据寄存器空状态位。 向SPITX寄存器写入数据后置1。 在数据发送过程中这个位始终置1。当SPITX空时清0。 名称 SPIDIV 地址 0xFFFF0A08 地址 0xFFFF0A0C SPIDIV为8位串行时钟分频寄存器。 表122. SPICON寄存器 名称 SPICON 地址 0xFFFF0A10 默认值 0x0000 访问类型 R/W SPICON为16位控制寄存器。 表123. SPICON寄存器位功能描述 位 描述 功能 15:13 12 保留 连续传输使能 11 10 数据回送使能 从机MISO输出使能 9 片选输出使能 8 SPIRX上溢覆盖使能 7 6 SPITX下溢模式 传输和中断模式 5 4 3 2 LSB优先传输使能位 保留 串行时钟极性模式位 串行时钟相位模式位 不适用 用户置1可以使能连续发送功能。在主机模式下，数据传输连续进行，直到发送寄存器 内无有效数据为止。CS置位，并在每一次8位串行传输期间保持置位，直到发送寄存器为空。 将该位清0，可禁用连续发送功能。每一次传输都是单独的8位串行传输。如果SPITX寄存器中 存在有效数据，那么在一个停转周期后会重新开始发送数据。 将该位置1，以便将MISO连接到MOSI，用于测试软件。将该位清0，以返回正常模式。 将该位置1时，可禁用MISO引脚上的输出驱动器。该位置1后，MISO引脚变为开漏极。 将该位清0时，MISO正常工作。 在主模式下置1，禁用片选输出。清0，使能片选输出。 如果也选择了片选输出使能，则SPICON配置为主机之前，应将P1.7配置为CS。 置1，新接收到的串行数据覆盖RX寄存器中的有效数据。 用户清0，则新接收到的串行数据会被丢弃。 置1，发送0；清0，发送前一个数据。 用户置1，以启动数据传输，同时向SPITX寄存器写入数据。只有当TX为空时产生中断。 清0，读SPIRX寄存器开始发送。只有当RX填满时产生中断。 用户置1，先发送LSB。用户清0，先发送MSB。 1 0 主机模式使能位 SPI使能位 用户置1，则串行时钟空闲时高电平。用户清0，则串行时钟空闲时低电平。 用户置1，串行时钟脉冲出现在每一个串行位发送的起始位置。 清0，串行时钟脉冲出现在每一个串行位传输的末尾。 用户置1，使能主机模式。用户清0，使能从机模式。 用户置1，使能SPI。用户清0，禁用SPI。 Rev. E | Page 70 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 I2C兼容接口 C- 从机地址 ADuC7019/20/21/22/24/25/26/27/28/29支持两个特许的I 2C 寄存器I2C0ID0、I2C0ID1、I2C0ID2和I2C0ID3包含设备的 接口。I C接口既可配置为一个硬件主机，也可配置为一个 ID。设备将四个I2C0IDx寄存器中的数据与地址字节做比 完整的从机接口。这两个I C接口完全相同，这里只对I2C0 较。为确保寻址准确，每一个ID寄存器的7个MSB必须与 进行详细描述。注意两个主机和一个从机都拥有相互独立 最先接收到的地址字节的7个MSB相同。在地址识别过程 的中断(详见“中断系统”部分)。 中，ID寄存器的LSB(传输方向位)被忽略。 注意，当被配置为一个I 2C主机时，ADuC7019/20/21/22/ I2C寄存器 24/25/26/27/28/29不能产生一个重复起始条件。 I2C外设接口包括本节讨论的18个MMR。 有两个GPIO引脚用于数据传输：SDAx和SCLx，它们按照 表124. I2CxMSTA寄存器 “线与”的方式进行配置，允许在多主机系统下进行仲裁。 名称 I2C0MSTA I2C1MSTA 2 2 这两个引脚需要接外部上拉电阻。典型上拉电阻值为10 kΩ。 用户可对I2C总线系统内的I2C总线外设地址进行编程。没 有进行传输时，可随时修改这个ID。用户可以对接口进行 访问 类型 R/W 持续到主机发送一个停止条件为止，然后总线进入空闲 6 R 状态。 5 R 4 R 3 R 2 R 1 R 0 R 产生起始条件来启动传输；在起始地址发送期间，主机发 送从机的地址和数据发送器的方向。如果主机没有仲裁失 效且从机进行了应答，那么开始向从机传输数据；传输会 在同一时刻，I C外设只能配置为主机或从机。同一个I C 2 2 通道不能同时支持主机模式和从机模式。 串行时钟发生器 系统中的I2C主机生成传输串行时钟。主机通道经过配置， 可以在快速模式(400 kHz)或标准模式(100 kHz)下工作。 fUCLK (2 + DIVH ) + (2 + DIVL) 其中： fUCLK = 分频之前的时钟。 DIVH = 时钟的高电平周期。 DIVL = 时钟的低电平周期。 因而，如果希望串行时钟为100 kHz，那么 应该配置DIVH = DIVL = 0xCF 如果希望串行时钟为400 kHz，那么 应该配置DIVH = 0x28, DIVL = 0x3C 访问类型 R/W R/W I2CxMSTA为主机通道状态寄存器。 位 7 I2C系统的传输过程为：当总线处于空闲状态时，主机通过 f SERIAL CLOCK = 默认值 0x00 0x00 表125. I2C0MSTA MMR位功能描述 配置，以使其响应四个从机地址。 I2C0DIV MMR的波特率的定义如下： 地址 0xFFFF0800 0xFFFF0900 描述 主机发送FIFO清空位。 置1，清空主机发送FIFO。 主机发送FIFO清空后，该位自动清0。 该位也可以清空从机接收FIFO。 主机忙。如果主机忙，该位自动置1。 该位自动清0。 仲裁失效。在多主机模式下， 如果另一个主机占用总线， 该位置1；如果总线空闲则自动清0。 不应答NACK。 如果从机没有地址应答，该位自动置1。 读I2C0MSTA寄存器后，自动清0。 主机接收中断请求。 从机接收数据后该位置1。 读I2C0MRX寄存器后，自动清0。 主机发送中断请求。 在一次发送结束时该位置1。 向I2C0MTX寄存器写入数据后，自动清0。 主机发送FIFO下溢。 如果主机发送FIFO下溢，该位自动置1。 向I2C0MTX寄存器写入数据后，自动清0。 主机发送FIFO未满。如果从机发送 FIFO未满，该位置1。向I2C0STX寄存器 两次写入数据后，该位自动清0。 表126. I2CxSSTA寄存器 名称 I2C0SSTA I2C1SSTA 地址 0xFFFF0804 0xFFFF0904 默认值 0x01 0x01 I2CxSSTA为从机通道状态寄存器。 I2CxDIV寄存器对应于DIVH:DIVL。 Rev. E | Page 71 of 96 访问类型 R R ADuC7019/20/21/22/24/25/26/27/28/29 表128. I2CxSRX寄存器 表127. I2C0SSTA MMR位功能描述 位 31:15 14 值 13 12:11 00 01 10 11 10 9:8 00 01 10 11 7 6 5 4 3 2 1 0 描述 保留。这些位应该写入0。 起始解码位。如果器件接收到一个有效的 起始条件加地址匹配，则由硬件对该位置1。 当产生一个I2C停止条件或I2C广播复位时， 该位清0。 重复起始解码位。如果器件接收到一个 有效的重复起始条件+地址匹配，则由 硬件对该位置1。当产生一个I2C停止条件、 广播复位或读I2CSSTA寄存器时该位清0。 ID解码位。 接收到的地址匹配ID寄存器0。 接收到的地址匹配ID寄存器1。 接收到的地址匹配ID寄存器2。 接收到的地址匹配ID寄存器3。 起始和地址匹配中断后停止。 在上一个I2C起始条件+地址匹配后， 如果从机接收到一个I2C停止条件， 则由硬件对该位置1。读I2C0SSTA寄存器 后该位清0。 广播ID。 无广播。 广播复位和程序地址。 广播程序地址。 广播匹配可供选择的ID。 广播中断。从机接收到任何形式的 广播后置1。对I2CxCFG寄存器的第8位置1 后清0。如果是广播复位，所有的寄存器 恢复为默认值。如果是硬件广播，接收FIFO 会保存广播的第2个字节。除了重编器件地址 外与I2C0ALT寄存器相似。更多资料请参阅I2C 总线规范2.1版，2000年1月。 从机忙。如果从机忙，该位自动置1。 该位自动清0。 不应答NACK。 主机需要数据却无法获得数据时该位置1。 读I2C0SSTA寄存器后该位自动清0。 从机接收FIFO溢出。 如果从机接收FIFO溢出，该位置1。 读I2C0SSTA寄存器后该位自动清0。 从机接收中断请求。 从机接收数据后该位置1。 读I2C0SRX寄存器或清空FIFO后该位自动清0。 从机发送中断请求。在一次发送结束时该 位置1。向I2C0STX寄存器写入数据后， 该位自动清0。 从机发送FIFO下溢。如果从机发送FIFO 下溢该位置1。向I2C0SSTA寄存器写入数据 后该位自动清0。 从机发送FIFO未满。如果从机发送FIFO未满， 该位置1。向I2C0STX寄存器两次写入数据后， 该位自动清0。 名称 I2C0SRX I2C1SRX 地址 0xFFFF0808 0xFFFF0908 默认值 0x00 0x00 访问类型 R R I2CxSRX为从机通道接收寄存器。 表129. I2CxSTX寄存器 名称 I2C0STX I2C1STX 地址 0xFFFF080C 0xFFFF090C 默认值 0x00 0x00 访问类型 W W I2CxSTX为从机通道发送寄存器。 表130. I2CxMRX寄存器 名称 I2C0MRX I2C1MRX 地址 0xFFFF0810 0xFFFF0910 默认值 0x00 0x00 访问类型 R R I2CxMRX为主机通道接收寄存器。 表131. I2CxMTX寄存器 名称 I2C0MTX I2C1MTX 地址 0xFFFF0814 0xFFFF0914 默认值 0x00 0x00 访问类型 W W I2CxMTX为主机通道发送寄存器。 表132. I2CxCNT寄存器 名称 I2C0CNT I2C1CNT 地址 0xFFFF0818 0xFFFF0918 默认值 0x00 0x00 访问类型 R/W R/W I2CxCNT是一个3位主机接收数据计数寄存器。该寄存器 中存放的数据为主机将要从从机读取数据的个数，每接收 一个字节该寄存器减1。默认时，该寄存器中的值为0，表 示接收1字节数据。 Table 133. I2CxADR Registers 名称 I2C0ADR I2C1ADR 地址 0xFFFF081C 0xFFFF091C 默认值 0x00 0x00 访问类型 R/W R/W I2CxADR是主机地址字节寄存器。其中存放的数据是主机 要通信的器件地址。当主机使能位置位，如果I2CxMTX寄 存器中无有效数据，在一个主机传输序列的开始自动发送。 表134. I2CxBYTE寄存器 名称 I2C0BYTE I2C1BYTE 地址 0xFFFF0824 0xFFFF0924 默认值 0x00 0x00 访问类型 R/W R/W I2CxBYTE是广播字节寄存器。写入广播字节寄存器的数 据不会直接进入发送FIFO。该字节数据一般在地址之前传 输序列的开始发送出去。一旦该字节数据被发送并且得到 有效应答，I2C总线就会等待另一个数据写入I2CxBYTE或 一个地址写入地址寄存器。 Rev. E | Page 72 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表135. I2CxALT寄存器 名称 I2C0ALT I2C1ALT 地址 0xFFFF0828 0xFFFF0928 表136. I2CxCFG寄存器 默认值 0x00 0x00 I2CxALT是用于从模式的硬件广播ID寄存器。 访问类型 R/W R/W 名称 I2C0CFG I2C1CFG 地址 0xFFFF082C 0xFFFF092C 默认值 0x00 0x00 访问类型 R/W R/W I2CxCFG为配置寄存器。 表137. I2C0CFG MMR位功能描述 位 31:5 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 描述 保留。这些位应该由用户写入0。 使能停止中断。置1，在接收到一个停止条件之前、接收到一个有效的起始条件以及地址匹配之后产生中断。清0，在接 收到一个停止条件之前不产生中断。 保留。 保留。 时钟延展使能位 (SCL保持低速率)。置1，使能SCL线时钟延展。清0则禁用SCL线时钟延展。 保留。 从机发送FIFO中断请求使能位。置1，禁用从机发送FIFO中断请求。清0，在读/写位的时钟负脉冲后产生一个中断请求。 如果从机发送FIFO空时，用户可以向其中写入数据。在时钟速率为400 kbps并且内核时钟频率为41.78 MHz时，考虑到中 断延迟时间，用户有45个时钟周期的时间操作。 广播状态位清0。置1，清0广播状态位。在广播状态位清0后由硬件自动清0。 主机串行时钟使能位。置1，在主模式使能串行时钟。清0，在主模式禁用串行时钟。 回送使能位。置1，内部发送端连接到内部接收端，用于测试用户软件。清0，正常工作。 启动延时禁用位。在多主机模式下置1。如果仲裁失效，主机立即尝试再次发送；清0，使能启动延时。在仲裁失效后， 主机在尝试再次发送数据前等待。 硬件广播使能位。如果该位和第3位置1并且已经接收到一个广播信号(地址为0x00)和1字节数据，器件比较接收寄存器和 I2C0ALT中的数据，如果数据匹配，表明器件接收到一个硬件广播。当器件需要紧急呼叫一个主机而又不知道呼叫哪一个 时，可使用该功能。这是“对可能相关的主机”的呼叫。ADuC7019/20/21/22/24/25/26/27/28/29寻找这些地址。要求主机注 意的器件会将自己的地址嵌入到消息中。所有的主机都会侦听这些消息，然后能够处理该器件要求的主机会与其从机通 信并进行相应操作。根据2000年1月的NXP I2C总线规范，I2C0ALT寄存器的LSB应该始终写入1。 广播使能位。通过将该位置1，可以让从机为I2C广播发送有效应答(ACK)，写地址0x00。然后器件将识别一个数据位。如 果器件接收到的数据是0x06，也就是由硬件复位和写从机地址的可编程部分，根据2000年1月的NXP I2C总线规范，此时I2C 接口复位。这个命令可用于复位整个I2C系统。当产生任一广播时，广播中断状态位置1。在复位后用户必须通过设置I2C接 口进行合适的操作。如果接收到的数据字节为0x04，也就是由硬件写子机地址可编程部分，广播中断状态位会建立一个 广播，在复位后，用户必须通过重新对器件地址进行编程来进行恰当的操作。 保留。 主机使能位。该位置1，使能主机I2C通道。该位清0，禁用主机I2C通道。 从机使能位。该位置1，使能从机I2C通道，此时会监视从机传输序列中的数据以寻找存放在I2C0ID0、I2C0ID1、I2C0ID2和 I2C0ID3中的器件地址。400 kSPS时，内核时钟应以41.78 MHz的频率运行，因为中断延迟一项就可能达到45个时钟周期。 I2C读取位后，用户有0.5个I2C时钟周期来加载发送FIFO。400 kSPS时，此时间为1.26 μs(中断延迟)。 Rev. E | Page 73 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 表142. I2C0FSTA MMR位功能描述 表138. I2CxDIV寄存器 名称 I2C0DIV I2C1DIV 地址 0xFFFF0830 0xFFFF0930 默认值 0x1F1F 0x1F1F 访问类型 R/W R/W 默认值 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 访问类型 R/W R/W R/W R/W R/W R/W R/W R/W I2CxDIV为时钟分频寄存器。 位 15:10 9 访问 类型 值 R/W 表139. I2CxIDx寄存器 名称 I2C0ID0 I2C0ID1 I2C0ID2 I2C0ID3 I2C1ID0 I2C1ID1 I2C1ID2 I2C1ID3 地址 0xFFFF0838 0xFFFF083C 0xFFFF0840 0xFFFF0844 0xFFFF0938 0xFFFF093C 0xFFFF0940 0xFFFF0944 I2CxID0、I2CxID1、I2CxID2和I2CxID3是I2Cx的从机地址 8 R/W 7:6 R 00 01 10 11 5:4 R 00 01 10 11 设备ID寄存器。 表140. I2CxCCNT寄存器 名称 I2C0CCNT I2C1CCNT 地址 0xFFFF0848 0xFFFF0948 默认值 0x01 0x01 访问类型 R/W R/W 3:2 R 00 01 10 11 I2CxCCNT是8位起始/停止计数寄存器。它可以在起始或 停止条件出现时使SDA保持低电平。 表141. I2CxFSTA寄存器 名称 I2C0FSTA I2C1FSTA 地址 0xFFFF084C 0xFFFF094C 1:0 默认值 0x0000 0x0000 访问类型 R/W R/W I2CxFSTA为FIFO状态寄存器。 Rev. E | Page 74 of 96 R 00 01 10 11 描述 保留。 主机发送FIFO清空位。 置1，清空主机发送FIFO； 当主机发送FIFO已经被清空， 该位自动清0。 该位也可以清空从机接收FIFO。 从机发送FIFO清空位。 置1，清空从机发送FIFO； 从机发送FIFO清空后， 该位自动清0。 主机接收FIFO状态位。 FIFO空。 向FIFO写入字节数据。 FIFO中有1字节数据。 FIFO满。 主机发送FIFO状态位。 FIFO空。 向FIFO写入字节数据。 FIFO中有1字节数据。 FIFO满。 从机接收FIFO状态位。 FIFO空。 向FIFO写入字节数据。 FIFO中有1字节数据。 FIFO满。 从机接收FIFO状态位。 FIFO空。 向FIFO写入字节数据。 FIFO中有1字节数据。 FIFO满。 ADuC7019/20/21/22/24/25/26/27/28/29 可编程逻辑阵列(PLA) 表144. PLAELMx寄存器 每一个ADuC7019/20/21/22/24/25/26/27/28/29都集成有一个 名称 PLAELM0 PLAELM1 PLAELM2 PLAELM3 PLAELM4 PLAELM5 PLAELM6 PLAELM7 PLAELM8 PLAELM9 PLAELM10 PLAELM11 PLAELM12 PLAELM13 PLAELM14 PLAELM15 完整的可编程逻辑阵列，它由两个相互独立但内部连接的 PLA模块组成。每一个模块包括8个PLA单元，所以每种器 件共有16个PLA单元。 每个PLA单元都包含有一个双输入的查找表，通过配置可 以实现任何基于双输入和一个触发器的逻辑输出功能，如 图64所示。 0 4 A 2 LOOKUP TABLE B 3 04955-033 1 地址 0xFFFF0B00 0xFFFF0B04 0xFFFF0B08 0xFFFF0B0C 0xFFFF0B10 0xFFFF0B14 0xFFFF0B18 0xFFFF0B1C 0xFFFF0B20 0xFFFF0B24 0xFFFF0B28 0xFFFF0B2C 0xFFFF0B30 0xFFFF0B34 0xFFFF0B38 0xFFFF0B3C 默认值 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 0x0000 访问类型 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W PLAELMx是单元0到单元15的控制寄存器。通过它们可以 图64. PLA单元 每一个ADuC7019/20/21/ 22/24/25/26/27/28/29芯片上共有30 配置每一个单元的输入和输出多路复用器、在查找表中选 个GPIO引脚可用于PLA。其中包括16个输入引脚和14个输 择功能并且选择旁路或使用触发器。参见表145和表150。 出引脚，在使用PLA功能之前需要在GPxCON寄存器中对 表 145. PLAELMx寄存器位功能描述 这些引脚进行配置。注意，比较器输出也属于16个输入引 位 31:11 10:9 8:7 6 脚之一。 PLA是通过一组用户寄存器进行配置的。PLA的输出可以 连接到内部中断系统、ADC的CONVSTART信号、一个寄存 值 器或者16个PLA输出引脚中的任何一个。 5 可通过以下方式对两个模块进行互连： • 单元15(模块1)的输出可以反馈到单元0(模块0)的多路复 用器0的输入0。 4:1 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 • 单元7(模块0)的输出可以反馈到单元8(模块1)的多路复 用器0的输入0。 表143. 单元输入/输出 单元 0 1 2 3 4 5 6 7 PLA模块0 输入 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P0.0 输出 P1.7 P0.4 P0.5 P0.6 P0.7 P2.0 P2.1 P2.2 单元 8 9 10 11 12 13 14 15 PLA模块1 输入 P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 输出 P4.0 P4.1 P4.2 P4.3 P4.4 P4.5 P4.6 P4.7 PLA寄存器接口 PLA外设接口包括22个寄存器，以下是对它们的具体描述。 0 Rev. E | Page 75 of 96 描述 保留。 Mux0控制位(见表150)。 Mux1控制位(见表150)。 Mux2控制位。 置1，选择Mux 0的输出。 清0，从PLADIN中选择位值。 Mux3控制位。 置1，选择特定单元的输入引脚。 清0，选择Mux1的输出。 查找表控制位。 0。 或非。 B与A非。 A非。 A与B非。 B非。 异或。 与非。 与。 同或。 B。 A非或B。 答： A或B非。 或。 1. Mux4控制位。 置1，旁路触发器。 清0，使用触发器(默认为清0)。 ADuC7019/20/21/22/24/25/26/27/28/29 表146. PLACLK寄存器 名称 PLACLK 地址 0xFFFF0B40 默认值 0x00 访问类型 R/W PLACLK是模块0和模块1触发器的时钟选择寄存器。注意 当使用GPIO引脚作为PLA模块的时钟输入时，最大频率为 44 MHz。 值 000 001 010 011 100 101 其它 3 2:0 000 001 010 011 100 101 其它 名称 PLAIRQ 描述 保留。 模块1时钟源选择。 P0.5引脚连接的GPIO时钟。 P0.0引脚连接的GPIO时钟。 P0.7引脚连接的GPIO时钟。 HCLK. 仅外部晶体OCLK (32.768 kHz)。 定时器1溢出。 保留。 保留。 模块0时钟源选择。 P0.5引脚连接的GPIO时钟。 P0.0引脚连接的GPIO时钟。 P0.7引脚连接的GPIO时钟。 HCLK. 仅外部晶体OCLK (32.768 kHz)。 定时器1溢出。 保留。 地址 0xFFFF0B44 默认值 0x00000000 表149. PLAIRQ寄存器位功能描述 值 11:8 0000 0001 1111 7:5 4 3:0 0000 0001 1111 描述 保留。 PLA IRQ1使能位。 置1，使能PLA输出IRQ1。 清0，禁用PLA输出IRQ1。 PLA IRQ1中断源。 PLA单元0。 PLA单元1。 PLA单元15。 保留。 PLA IRQ0使能位。 置1，使能PLA输出IRQ0。 清0，禁用PLA输出IRQ0。 PLA IRQ0中断源。 PLA单元0。 PLA单元1。 PLA单元15。 表150. 反馈配置 位 10:9 8:7 值 00 01 10 11 00 01 10 11 PLAELM0 单元15 单元2 单元4 单元6 单元1 单元3 单元5 单元7 访问类型 R/W PLAIRQ可以使能IRQ0和/或IRQ1和选择IRQ中断源。 位 15:13 12 表147. PLACLK寄存器位功能描述 位 7 6:4 表148. PLAIRQ寄存器 PLAELM1至PLAELM7 单元0 单元2 单元4 单元6 单元1 单元3 单元5 单元7 Rev. E | Page 76 of 96 PLAELM8 单元7 单元10 单元12 单元14 单元9 单元11 单元13 单元15 PLAELM9至PLAELM15 单元8 单元10 单元12 单元14 单元9 单元11 单元13 单元15 ADuC7019/20/21/22/24/25/26/27/28/29 表154. PLADIN寄存器位功能描述 表151. PLAADC寄存器 名称 PLAADC 地址 0xFFFF0B48 默认值 0x00000000 访问类型 R/W PLAADC是配置PLA作为ADC起始转换信号来源的寄存器。 位 31:16 15:0 描述 保留。 单元15至单元0的输入位。 表152. PLAADC寄存器位功能描述 表155. PLADOUT寄存器 位 31:5 4 PLADOUT是一个PLA的数据输出寄存器。这个寄存器是 值 3:0 0000 0001 1111 名称 PLADOUT 描述 保留。 ADC转换启动使能位。 置1，使能从PLA启动ADC转换。 清0，禁用从PLA启动ADC转换。 ADC转换起始源选择位。 PLA单元0。 PLA单元1。 PLA单元15。 地址 0xFFFF0B4C 默认值 0x00000000 访问类型 R 始终更新的。 表156. PLADOUT寄存器位功能描述 位 31:16 15:0 描述 保留。 单元15至单元0的输出位。 表157. PLALCK寄存器 表153. PLADIN寄存器 名称 PLADIN 地址 0xFFFF0B50 默认值 0x00000000 PLADIN是一个PLA的数据输入寄存器。 访问类型 R/W 名称 PLALCK 地址 0xFFFF0B54 默认值 0x00 访问类型 W PLALCK是一个PLA锁定选择寄存器。位0只可以写入一 次。该位一旦被置1，除了PLADIN寄存器外其它任何PLA 寄存器的值都不允许修改。开发系统提供了一套PLA工 具，通过它可以很容易地对PLA进行配置。 Rev. E | Page 77 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 处理器相关外设 中断系统 IRQ ADuC7019/20/21/22/24/25/26/27/28/29共有23个中断源，它 中断请求(IRQ)是进入处理器IRQ模式的一个异常信号。它 们都由中断控制器控制。大多数中断都是由片内外围设备 用于内、外部事件的通用中断服务。 产生，例如ADC和UART。四个额外的中断源由外部中断 器 件 有 4个 专 门 用 于 IRQ的 32位 寄 存 器 ： IRQSTA、 请求引脚IRQ0、IRQ1、IRQ2和IRQ3产生。ARM7TDMI CPU内核只能识别以下两类中断：正常中断请求(IRQ)和快 速中断请求(FIQ)。所有中断都可以被单独屏蔽。 IRQSIG、IRQEN和IRQCLR。 表159. IRQSTA寄存器 通过9个与中断有关的寄存器来管理中断系统的控制和配 名称 IRQSTA 置，4个用于控制IRQ，4个用于控制FIQ，还有一个MMR IRQSTA(只读寄存器)提供当前使能的IRQ源状态。当置1 用于选择编程中断源。每一个IRQ和FIQ寄存器中的控制位 时，这个源应该向ARM7TDMI内核产生一个有效IRQ请 (除了位23)都代表相同的中断源，如表158所示。 求。没有优先级编码器和中断矢量产生。该功能可以在软 表158. IRQ/FIQ寄存器位功能描述 位 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 描述 所有中断的逻辑或(限FIQ) SWI 定时器0 定时器1 唤醒定时器(定时器2) 看门狗定时器(定时器3) 闪存控制 ADC通道 PLL锁定 I2C0从机 I2C0主机 I2C1主机 SPI从机 SPI主机 UART 外部IRQ0 比较器 PSM 外部IRQ1 PLA IRQ0 PLA IRQ1 外部IRQ2 外部IRQ3 PWM触发(仅IRQ)/PWM同步(仅FIQ) 地址 0xFFFF0000 默认值 0x00000000 访问类型 R 件中通过一个普通的中断处理程序实现。所有的32个位经 过逻辑“或”运算后，形成要发送给ARM7TDMI内核的IRQ 信号。 表160. IRQSIG寄存器 名称 IRQSIG 1 地址 0xFFFF0004 默认值 0x00XXX0001 访问类型 R X表示未定义值。 IRQSIG反映不同IRQ源的状态。如果一个外设产生了一个 IRQ信号，IRQSIG中相应的位就会被置1；否则就会被清 0。当特定外设的中断请求取消时，IRQSIG的位就会被清 0。 通 过 设 置 IRQEN寄 存 器 ， 可 屏 蔽 所 有 IRQ中 断 源 。 IRQSIG为只读寄存器。 表161. IRQEN寄存器 名称 IRQEN 地址 0xFFFF0008 默认值 0x00000000 访问类型 R/W IRQEN提供当前使能屏蔽的值。将该寄存器的某一位置 1，可使能相应的中断请求，此时将产生IRQ异常。将某一 位清0，可禁用或屏蔽相应的中断请求，此时将无法产生 IRQ异常。 注意：如果要想取消一个已经使能的中断源，用户必须通 过 对 IRQCLR中 相 应 的 位 置 1来 实 现 。 将 这 个 中 断 源 在 IRQEN中相应的位清0不会禁用这个中断。 表162. IRQCLR寄存器 名称 IRQCLR 地址 0xFFFF000C 默认值 0x00000000 访问类型 W IRQCLR(只写寄存器)用于清除IRQEN寄存器的相应位，以 屏蔽中断源。将该寄存器的某一位置1，会清除IRQEN寄 c 存器的相应位(但不影响其他位)。寄存器IRQEN和IRQCLR 配合使用，可以实现独立的使能屏蔽功能，而无需执行原 子性读-改-写操作。 Rev. E | Page 78 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 FIQ 快速中断请求(FIQ)是进入处理器FIQ模式的一个异常信 号。提供此信号的目的是以低延迟处理数据传输或通信通 道任务。FIQ接口与IRQ接口相同，但它会提供二级中断 表168. SWICFG寄存器位功能描述 位 31:3 2 描述 保留。 可编程中断(FIQ)。 通过将该位置1或清0， 可将FIQSTA和FIQSIG寄存器的位1置1或清0。 可编程中断(IRQ)。 通过将该位置1或清0， 可将IRQSTA和IRQSIG寄存器的位1置1或清0。 保留。 (最高优先级)。器件内有4个32位寄存器专门用于FIQ，包 括：FIQSIG、FIQEN、FIQCLR和FIQSTA。 1 表163. FIQSTA寄存器 名称 FIQSTA 地址 0xFFFF0100 默认值 0x00000000 访问类型 R 默认值 0x00XXX0001 访问类型 R 表164. FIQSIG寄存器 名称 FIQSIG 1 地址 0xFFFF0104 ADuC7019/20/21/22/24/25/26/27/28/29有四个通用定时器/ 默认值 0x00000000 访问类型 R/W 默认值 0x00000000 访问类型 W 表166. FIQCLR寄存器 名称 FIQCLR 地址 0xFFFF010C 寄存器中检测到。 定时器 表165. FIQEN寄存器 地址 0xFFFF0108 注意，任何中断信号的有效时间都要至少等于中断延迟时 间，这样才能保证被中断控制器和用户在IRQSTA/FIQSTA X表示未定义值。 名称 FIQEN 0 计数器： • 定时器0 • 定时器1 FIQSTA的位31至位1通过逻辑“或”运算产生FIQ信号到内核 以及FIQ和IRQ寄存器的位0(FIQ源)。 逻辑上FIQEN和IRQEN不允许一个中断源同时使能IRQ和 FIQ屏蔽。FIQEN中的某一位被置1会使IRQEN中的同一位 被清0。同样,IRQEN中的某一位被置1会使FIQEN中同一位 • 定时器2或唤醒定时器 • 定时器3或看门狗定时器 这4个定时器可以工作在两种模式：自由模式和周期模式。 在自由模式下，计数器将从最大值递减计数一直到零，并且 在达到最小值后重新递增计数。(它也可以从最小值开始递增 计数直到满量程并且在达到最大值后重新开始递减计数。) 被清0。一个中断源可以被IRQEN屏蔽和FIQEN屏蔽同时 在周期模式下，计数器以装载寄存器(TxLD寄存器)中的值 禁用。 为起始值，开始递减/递增计数至0或满量程，然后再以该 注意若要取消一个已经使能的FIQ中断源，用户必须将 寄存器中的值为起始值，重新开始计数。 FIQCLR寄存器中相应的位置1。将一个中断在FIQEN寄存 定时器间隔可通过下式计算： 器中相应的位清0不会禁用这个中断。 如果将定时器设置为递减计数，那么 可编程中断 Interval = 因为可编程中断是无法屏蔽的，所以它们由另外一个寄存 器SWICFG控制，通过这个寄存器可以同时写入IRQSTA和 Interval = SWICFG寄存器专门用于软件中断(见表168)。这个存储器 地址 0xFFFF0010 (Fs − TxLD )× Prescaler Source Clock 通过访问计数器的值寄存器(TxVAL)，可以随时读出计数 表167. SWICFG寄存器 名称 SWICFG Source Clock 如果将定时器设置为递增计数，那么 IRQSIG寄 存 器 ， 和 /或 FIQSTA和 FIQSIG寄 存 器 。 32位 映射寄存器允许对可编程中断源进行控制。 (TxLD ) × Prescaler 器的值。但要注意：当定时器的时钟源是内核时钟以外的 默认值 0x00000000 访问类型 W 时钟时，可能由于时钟系统不同步而读出错误的值。这种 情况下，TxVAL始终应该读两次。如果两次读到的结果不 同，应该再读一次以得到正确的值。 通过对某一定时器的控制寄存器(TxCON)进行写操作，可 以启动相应的定时器。 Rev. E | Page 79 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 在正常模式下，当递减计数时，每一次计数器的值达到0 定时器0接口包括4个寄存器：T0LD、T0VAL、T0CON和 时就会产生一个IRQ中断。当递增计数时，每一次计数器 T0CLRI。 表170. T0LD寄存器 的值达到满量程值时也会产生一个IRQ中断。向某一定时 器(TxCLRI)的清除寄存器内写入任一数据，可以清除IRQ 中断。 当使用异步的时钟定时器时，取消定时器模块内的中断所 占用的时间可能要比执行中断程序中的代码所占用的时间 名称 T0LD 地址 0xFFFF0300 默认值 0x0000 访问类型 R/W T0LD是一个16位装载寄存器。 表171. T0VAL寄存器 长。在退出中断服务程序之前，要保证中断信号已经被取 名称 T0VAL 消。这可以通过检查IRQSTA寄存器来实现。 T0VAL是一个16位只读寄存器，用于表示计数器的当前状 时:分:秒:1/128格式 态。 表172. T0CON寄存器 若要使用“时:分:秒:百分数”格式，应选择32,768 kHz时钟和 预分频值256。百位数字段不代表毫秒，而是一秒的1/128 (256/32,768)。代表时、分、秒的位在寄存器中不是连续 的。使用TxCON[5:4]设置的“时:分:秒:百位数”格式时，这 一配置适用于TxLD和TxVAL。详情参见表169。 位 31:24 23:22 21:16 15:14 13.8 7 6:0 值 0至23或0至255 0 0至59 0 0至59 0 0至127 名称 T0CON 描述 小时 保留 分钟 保留 秒 保留 1/128秒 地址 0xFFFF0308 值 5:4 3:2 00 01 10 11 定时器0(RTOS定时器) 工作时递减计数(如图65所示)。预分频器源采用内核时钟 频率(HCLK)，分频系数共有1、16和256三种。 1:0 访问类型 R/W 描述 保留。 定时器0使能位。用户置1，使能定时器0。 清0，禁用定时器0(默认为0)。 定时器0模式。用户置1，选择周期模式。 清0，选择自由模式。默认模式。 保留。 预分频选择位。 内核时钟/1。默认值。 内核时钟/16。 内核时钟/256。 未定义。与00时相同。 保留。 表174. T0CLRI寄存器 名称 T0CLRI 定时器0可用于启动ADC转换，如框图65所示。 默认值 0x0000 访问类型 R 表173. T0CON寄存器位功能描述 6 定时器0是一个带有可编程预分频器的16位通用定时器， 默认值 0xFFFF T0CON是一个配置寄存器，如表173所示。 位 15:8 7 表169. 时:分:秒:百分数格式 地址 0xFFFF0304 地址 0xFFFF030C 默认值 0xFF 访问类型 W T0CLRI是一个8位寄存器。向其中写入任意值就可以清除 中断。 16-BIT LOAD PRESCALER /1, 16 OR 256 16-BIT DOWN COUNTER TIMER0 VALUE TIMER0 IRQ ADC CONVERSION 04955-034 HCLK 表65. 定时器0框图 Rev. E | Page 80 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 定时器1(通用定时器) 定时器1接口有5个寄存器：T1LD、T1VAL、T1CON、 定时器1是一个带有可编程预分频器的32位通用定时器， T1CLRI和T1CAP。 工作时可递增计数或递减计数。它的时钟源可以是32 KHz 表175. T1LD寄存器 的外部晶振、内核时钟频率或者是一个外部GPIO(P1.0或 P0.6)。时钟输入的最高频率为44 MHz.时钟源分频系数共有 名称 T1LD 1、16、256或32,768四种。 T1LD是一个32位装载寄存器。 可以1，1/16，1/256或1/32768对该源时钟分频。计数器可 表176. T1VAL寄存器 以是标准的32位数模式或下面的形式：时：分：秒：百分 名称 T1VAL 之一秒。 定时器1有一个事件捕获寄存器(T1CAP)，它可以被选定的 IRQ中断源初始置位所触发。这一特性可用来判断一个事 件的置位，当用于IRQ中断请求服务时，这种方法比RTOS 地址 0xFFFF0320 地址 0xFFFF0324 默认值 0x00000000 默认值 0xFFFFFFFF 状态。 表177. T1CON寄存器 名称 T1CON 定时器1可用于启动ADC转换，如框图66所示。 T1CON是一个配置寄存器，如表178所示。 32-BIT LOAD PRESCALER /1, 16, 256 OR 32,768 32-BIT UP/DOWN COUNTER TIMER1 IRQ ADC CONVERSION CAPTURE 04955-035 TIMER1 VALUE IRQ[31:0] 访问类型 R T1VAL是一个32位只读寄存器，用于表示计数器的当前 定时器所允许的精度更高。 32kHz OSCILLATOR HCLK P0.6 P1.0 访问类型 R/W 图66. 定时器1框图 Rev. E | Page 81 of 96 地址 0xFFFF0328 默认值 0x0000 访问类型 R/W ADuC7019/20/21/22/24/25/26/27/28/29 表178. T1CON寄存器位功能描述 表180. T1CAP寄存器 位 31:18 17 名称 T1CAP 16:12 11:9 000 001 010 011 8 7 6 5:4 00 01 10 11 3:0 0000 0100 1000 1111 描述 保留。 事件选择位。 用户置1，使能对事件的实时捕捉。 用户清0，可禁用对事件的实时捕捉。 事件选择范围0至31。 这些事件如表158所示， 其中所有事件的序号对于定时器1都 相应减少两位。例如，表158中的事件2 对于定时器1来说就是事件0。 时钟选择。 内核时钟(HCLK)。 外部32.768 kHz晶振。 P1.0上升沿触发。 P0.6上升沿触发。 递增计数。 用户置1，定时器1递增计数。 清0，定时器1递减计数(默认)。 定时器1使能位。 用户置1，使能定时器1。 清0，禁用定时器1(默认)。 定时器1模式。 用户置1，选择周期模式。 清0，选择自由模式。默认模式。 格式。 二进制。 保留 时:分:秒:百分之一秒(23小时至0小时)。 时:分:秒:百分之一秒(255小时至0小时)。 预分频选择位。 时钟源/1。 时钟源/16。 时钟源/256。 时钟源/32,768。 表179. T1CLRI寄存器 名称 T1CLRI 地址 0xFFFF032C 默认值 0xFF 访问类型 W 地址 0xFFFF0330 默认值 0x00000000 访问类型 R/W T1CAP是 一 个 32位 寄 存 器 。 当 一 个 特 殊 事 件 发 生 时 ， T1CAP会保持T1VAL寄存器中当时的数据。这个事件必须 是在T1CON中已经选择的。 定时器2(唤醒定时器) 定时器2是一个带有可编程预分频器的32位唤醒定时器， 工作时可递增计数或递减计数。它的时钟源可以是32 KHz 的外部晶振、内核时钟频率或内部32 KHz的振荡器。定时 器2的时钟是其所选时钟源的一个分频，分频方式共有1、 1/16、1/256、1/32768四种。当内核时钟被禁用时，定时器 2仍会继续运行。 计数器可以是标准的32位数模式或下面的格式：时：分： 秒：百分之一秒。 定时器2可用于启动ADC转换，如框图67所示。 32-BIT LOAD INTERNAL OSCILLATOR EXTERNAL CRYSTAL PRESCALER /1, 16, 256 OR 32,768 32-BIT UP/DOWN COUNTER TIMER2 IRQ HCLK TIMER2 VALUE 04955-036 值 图67. 定时器2框图 定时器2接口有4个寄存器：T2LD、T2VAL、T2CON和 T2CLRI。 表181. T2LD寄存器 名称 T2LD 地址 0xFFFF0340 默认值 0x00000000 访问类型 R/W T2LD是一个32位装载寄存器。 T1CLRI是一个8位寄存器。向其中写入任意值，可以清除 表182. T2VAL寄存器 定时器1中断。 名称 T2VAL 地址 0xFFFF0344 默认值 0xFFFFFFFF 访问类型 R T2VAL是一个32位只读寄存器，用于表示计数器的当前 状态。 表183. T2CON寄存器 名称 T2CON 地址 0xFFFF0348 默认值 0x0000 T2CON是一个配置MMR，如表184所示。 Rev. E | Page 82 of 96 访问类型 R/W ADuC7019/20/21/22/24/25/26/27/28/29 16-BIT LOAD 位 31:11 10:9 值 描述 保留。 时钟源。 外部晶振。 外部晶振。 内部振荡器。 内核时钟(41 MHz/2CD)。 递增计数。 用户置1，定时器2递增计数。 清0，定时器2递减计数(默认)。 定时器2使能位。用户置1，使能定时器2。 清0，禁用定时器2(默认)。 定时器2模式。 用户置1，选择周期模式。 清0，选择自由模式。默认模式。 格式。 二进制。 保留。 时:分:秒:百分之一秒(23小时至0小时)。 时:分:秒:百分之一秒(255小时至0小时)。 预分频选择位。 时钟源/1(默认)。 时钟源/16。 时钟源/256 (预计用于数据格式2和3)。 时钟源/32,768。 00 01 10 11 8 7 6 5:4 00 01 10 11 3:0 0000 0100 1000 1111 地址 0xFFFF034C PRESCALER /1, 16 OR 256 16-BIT UP/DOWN COUNTER TIMER3 VALUE WATCHDOG RESET TIMER3 IRQ 图68. 定时器3框图 看门狗模式 将T3CON MMR的第5位置1便可以进入看门狗模式。定时 器3以T3LD寄存器中的数为起始值开始递减计数，一直到0 为止，T3LD作为超时定时器。当使用1/256预分频时，最 大的超时时间为512秒，且为T3LD的满量程。在看门狗模 式下工作时，定时器3的时钟源为内部的32 KHz晶振。注 意：为了成功进入看门狗模式，必须在写入T3LD MMR以 后再对T3CON MMR的第5位置1。 如果定时器计数到0，就会产生一个复位或中断，这取决 于T3CON寄存器的第1位的配置。如果不想产生复位或中 断，必须在定时周期结束之前向T3CLRI中写入任意一个 值。将T3LD值重新载入计数器内后就会开始一个新的超 时周期。 一旦进入看门狗模式，T3LD和T3CON就会被写保护。此 时这两个寄存器不能被修改，直到有一个复位信号清除了 表185. T2CLRI寄存器 名称 T2CLRI 32.768kHz 04955-037 表184. T2CON寄存器位功能描述 默认值 0xFF 访问类型 W 看门狗使能位，这将使定时器3退出看门狗模式。 定时器3接口包括4个存储器映像寄存器：T3LD、T3VAL、 T2CLRI是一个8位寄存器。向其中写入任意值就可以清除 T3CON和T3CLRI。 定时器2中断。 表186. T3LD寄存器 定时器3(看门狗定时器) 名称 T3LD 定时器3共有两种工作模式：正常模式和看门狗模式。看 门狗定时器用于强制处理器从非法软件状态恢复到正常工 作状态。一旦看门狗定时器被使能，它需要周期服务来阻 地址 0xFFFF0360 默认值 0x0000 访问类型 R/W T3LD是一个16位装载寄存器。 表187. T3VAL寄存器 止它强迫处理器复位。 名称 T3VAL 地址 0xFFFF0364 正常模式 T3VAL是一个16位只读寄存器，它记录的是计数器当前的 在普通模式下，除了时钟源和递增计数功能，定时器3和 状态。 定时器0的功能相同。时钟源来自于锁相环(32 KHz)，其时 表188. T3CON寄存器 钟分频系数共有1、16、256三种(如图68所示)。 名称 T3CON 地址 0xFFFF0368 默认值 0xFFFF 默认值 0x0000 T3CON是配置MMR，如表189所示。 Rev. E | Page 83 of 96 访问类型 R 访问类型 R/W ADuC7019/20/21/22/24/25/26/27/28/29 表189. T3CON MMR位功能描述 根据这个多项式的性质，0x00不应该作为初始值种子，因 位 15:9 8 为0x00会一直迫使系统快速复位。此外，LFSR的值不能被 值 描述 保留。 递增计数。用户置1，可将定时器3的计数 方式设定为递增计数。清0，定时器3递减 计数(默认)。 定时器3使能位。用户置1，可使能定时器3。 清0，禁用定时器3(默认)。 定时器3工作模式。 用户置1，选择周期模式。 清0，选择自由模式。默认模式。 看门狗模式使能位。 置1，使能看门狗模式。 清0，禁用看门狗模式(默认)。 安全清除位。 置1，使能安全清除。 该位清0，禁用安全清除(默认)。 预分频选择位。 时钟源/1(默认)。 时钟源/16。 时钟源/256。 未定义。与00时相同。 看门狗IRQ选项位。 置1，当看门狗定时器递减到0时产生一个 IRQ而不是复位。 用户清0，禁用IRQ选项。 保留。 7 6 5 4 3:2 00 01 10 11 1 0 表190. T3CLRI寄存器 名称 T3CLRI 访问，且必须在软件中产生和跟踪。 下面是一个示例序列： 1. 设定定时器3为看门狗模式之前，在T3CLRI中写入初始 种子0xAA。 2. 在T3CLRI中写入0xAA，定时器3被重载。 3. 在T3CLRI中写入0x37，定时器3被重载。 4. 在T3CLRI中写入0x6E，定时器3被重载。 5. 写入0x66。0xDC是期望值，看门狗将芯片复位。 外部存储器接口 ADuC7026和ADuC7027是这一系列芯片中唯一拥有外部存 储器接口的两个型号。外部存储器接口需要大量的引脚。 所以这种接口只能存在于引脚数多的封装形式的芯片上。 当使用外部端口时，XMCFG存储器映射寄存器必须被置1。 尽管内部支持32位的地址，但外部引脚上只有低16位地址。 存储器接口可以寻址多达4个128 kB的异步存储器(SRAM或/ 和EEPROM)。 一个外部存储器接口所需的引脚如表191所示。 表191. 外部存储器接口引脚 地址 0xFFFF036C 默认值 0x00 访问类型 W T3CLRI是一个8位寄存器。在正常模式下，向这个寄存器 连续写入任意值，将清除定时器3中断；而在看门狗模式 下向这个寄存器写入任意值，则重新开始一个超时周期。 注意一定要确保连续写入才能开始一个新的超时周期。 引脚 AD[16:1] A16 MS[3:0] WS RS AE BHE, BLE 功能 地址/数据总线 仅用于8位存储器的扩展地址 存储器选择 写选通 读选通 地址锁存使能 字节写入功能 安全清除位(仅用于看门狗模式) 共有4个可用的外部存储区域，如表192所示。与每一个区 安全清除位用于实现更高层次的保护。当它被置1时，一 域相关的引脚是MS[3:0]。这些信号允许访问外部存储器的 个特殊的数值序列就必须写入T3CLRI中来避免看门狗复 特定区域。每一个存储区域最大为128 kB、64 kB × 16或 位。这个特殊的数值序列是由一个8位的线性反馈移位寄 128 kB × 8。为访问128 kB的8位存储器，需要一条额外的地 存器(LFSR)多项式=X8+X6+X5+X+1产生的，如图69所示。 址线(A16，参见图70示例)。这4个区域可单独配置。 表192. 存储区域 或种子。在进入看门狗模式以后，再次写入到T3CLRI的值 每一个外部存储区域可通过3个存储器映射寄存器控制： 必须与期望值相匹配。如果匹配，当计数器被重新载入 XMCFG、XMxCON和XMxPAR。 Q D 6 Q D 5 Q D 4 Q D 3 CLOCK Q D 2 Q D 1 Q D 0 04955-038 在进入看门狗模式之前必须先向T3CLRI中写入一个初始值 起始地址 0x10000000 0x20000000 0x30000000 0x40000000 Q D 7 图69. 8位LFSR 时，LFSR就会进入下一状态。如果不匹配，即使计数器没 有计满，也将立即产生复位。 Rev. E | Page 84 of 96 结束地址 0x1000FFFF 0x2000FFFF 0x3000FFFF 0x4000FFFF 目录 外部存储区域0 外部存储区域1 外部存储区域2 外部存储区域3 ADuC7019/20/21/22/24/25/26/27/28/29 EEPROM 64k × 16-BIT ADuC7026/ ADuC7027 表196. XMxPAR寄存器 A16 MS0 MS1 CS 名称 XM0PAR XM1PAR XM2PAR XM3PAR WS WE XMxPAR存储器用来定义访问外部存储器的协议。 RS OE AD15:AD0 D0:D15 LATCH A0:A15 AE 位 15 D0:D7 A16 A0:A15 14:12 11 10 04955-039 CS OE 图70. 外部EEPROM/RAM接口 表193. XMCFG寄存器 名称 XMCFG 地址 0xFFFFF000 默认值 0x00 访问类型 R/W 将XMCFG寄存器置1可以使能访问外部存储器。必须在将 9 8 任何端口引脚配置为外部存储器访问引脚之前对这个寄存 器置1。端口引脚也必须通过GPxCON存储器映射寄存器 7:4 单独使能。 表194. XMxCON寄存器 . 名称 XM0CON XM1CON XM2CON XM3CON 地址 0xFFFFF010 0xFFFFF014 0xFFFFF018 0xFFFFF01C 3:0 默认值 0x00 0x00 0x00 0x00 访问类型 R/W R/W R/W R/W XMxCON是每一个存储区域的控制寄存器。它们用于允许 描述 使能字节写选通。此位仅用于两个8位存储器共享 同一个存储区域时。置1，使A0作为WS信号输出。 这样可以在不使用BHE和BLE信号的情况下启用字节 写入功能。清0，使用BHE和BLE信号。 地址锁存使能选通的等待状态个数。 保留。 额外地址保持时间。 置1，禁用额外保持时间。 清0，在读和写时使能1个周期的地址保持时间。 读数据时额外总线转换时间。 置1，禁用额外总线转换时间。 清0，在读选通(RS)之前和之后使能1个额外时钟。 写数据时额外总线转换时间。 置1，禁用额外总线转换时间。 清0，在写选通(WS)之前和之后使能1个额外时钟。 写等待状态个数。 选择添加到WS脉冲长度的等待状态个数。 0x0：1个时钟；0xF：16个时钟周期(默认值)。 读等待状态个数。 选择添加到RS脉冲长度的等待状态个数。 0x0：1个时钟；0xF：16个时钟周期(默认值)。 个带有地址保持和总线转换周期的读周期时序图、1个带 有地址和写保持周期的写周期时序图和1个带有等待状态 的写周期时序图。 表195. XMxCON寄存器位功能描述 0 访问类型 R/W R/W R/W R/W 图71、图72、图73和图74分别给出了1个读周期时序图、1 使能/禁止一个存储区域并且控制存储区域的数据总线宽度。 位 1 默认值 0x70FF 0x70FF 0x70FF 0x70FF 表197. XMxPAR寄存器位功能描述 RAM 128k × 8-BIT WE 地址 0xFFFFF020 0xFFFFF024 0xFFFFF028 0xFFFFF02C 描述 选择数据总线宽度。 置1，选择16位数据总线。清0，选择8位数据总线。 使能存储区域。 置1，使能存储区域。清0，禁用存储区域。 Rev. E | Page 85 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 UCLK AD[16:0] ADDRESS DATA MSx 04955-040 AE RS 图71 外部存储器读周期 UCLK AD[16:0] ADDRESS DATA EXTRA ADDRESS HOLD TIME XMxPAR (BIT 10) MSx AE BUS TURN OUT CYCLE (BIT 9) BUS TURN OUT CYCLE (BIT 9) 图72. 带有地址保持和总线转换周期的外部存储器读周期 Rev. E | Page 86 of 96 04955-041 RS ADuC7019/20/21/22/24/25/26/27/28/29 UCLK AD[16:0] ADDRESS DATA EXTRA ADDRESS HOLD TIME (BIT 10) MSx AE WRITE HOLD ADDRESS AND DATA CYCLES (BIT 8) WRITE HOLD ADDRESS AND DATA CYCLES (BIT 8) 04955-042 WS 图73. 带有地址和写保持周期的外部存储器写周期 UCLK AD[16:0] ADDRESS DATA MSx AE 1 ADDRESS WAIT STATE (BIT 14 TO BIT 12) 1 WRITE STROBE WAIT STATE (BIT 7 TO BIT 4) 图74. 带有等待状态的外部存储器写周期 Rev. E | Page 87 of 96 04955-043 WS ADuC7019/20/21/22/24/25/26/27/28/29 硬件设计考虑 最后，应注意在任何时候ADuC7019/20/21/22/24/25/26/27/28/29 电源 的模拟地和数字地引脚必须参考同一个系统地参考点。 ADuC7019/20/21/22/24/25/26/27/28/29工作电压范围为2.7 V 至3.6 V。分离的模拟和数字电源引脚(分别为AVDD和IOVDD,) 使得AVDD不受IOVDD上数字信号干扰的影响。在这种模式 IOVDD电源灵敏度 IOVDD电源对高频噪声很敏感，因为片内振荡器和锁相环 下，器件可以在分离电源下工作；也就是说，各个电源的 电路也是由IOVDD供电的。当内部锁相环失锁时，一个门 电压可以是不同的。例如，系统的IOVDD工作电压为3.3 V， 电路会将时钟源与CPU隔离开，并且ARM7TDMI内核会停 而AVDD电压为3 V；反之亦然。图75是一个典型的分离电源 配置。 DIGITAL SUPPLY + – ADuC7026 26 54 AVDD IOVDD 导致内核停止工作。 + – 10µF 存接口时序或ARM7TDMI时序不受干扰。 通常，电源上频率高于50 kHz并且峰峰值为50mV的噪声会 ANALOG SUPPLY 10µF 止执行代码，直到锁相环重新锁定。这个特性可以确保闪 如果在电源部分推荐的去耦电容不足以保证IOVDD上的所 73 有噪声低于50 mV，那么就需要一个图77所推荐的滤波电路。 74 DACV DD 75 0.1µF 0.1µF GNDREF 8 ADuC7026 1µH DACGND 70 53 IOGND AGND 71 DIGITAL + SUPPLY – 04955-044 25 26 REFGND 67 10µF 54 IOVDD 0.1µF 25 除了使用两个分离的电源外，用户还可以通过在AV DD 和 53 IOVDD之间串联一个小电阻和/或磁珠来降低AVDD的噪声， 然后将AVDD单独去偶到地。图76所示的就是用这种方法进 04955-087 图75. 外部双电源连接 IOGND 图77. 推荐的IOVDD 电源滤波电路 行设计的一个示例。使用这种方法时，其它模拟电路(如运 线性稳压器 算放大器和基准电压源等)也可以通过AVDD供电。 各ADuC7019/20/21/22/24/25/26/27/28/29都需要一个3.3 V单 电源，但是内核逻辑需要一个2.6 V的电源。片内有一个线 DD BEAD DIGITAL SUPPLY 性稳压器，可以将来自IOVDD的电源调节到2.6 V，从而为内 1.6Ω 核逻辑供电。LVDD引脚的2.6 V电源用来给内核逻辑供电。 10µF + 10µF – ADuC7026 26 54 AVDD IOVDD 0.1µF 73 在LVDD和DGND之间必须连接一个0.47 μF的补偿电容(应尽 74 量靠近这些引脚)作为电荷槽，如图78所示。 DACV DD 75 GNDREF 8 ADuC7026 0.1µF 27 LVDD DACGND 70 53 IOGND 0.47µF AGND 71 REFGND 67 28 04955-045 25 DGND 04955-046 图76. 外部单电源连接 注意：在图75和图76中，在IOVDD处有一个大容值(10 μF)的 储能电容，而在AVDD处则单独有一个10 μF的电容。此外， 在芯片的每一个AV DD 和IOV DD 引脚都连接了一个小容值 (0.1 μF)电容。在标准设计中，必须确保包括所有这些电容 且电容量越小的电容越接近各AVDD引脚，布线长度也应尽 图78. 稳压器连接 LVDD引脚不能用来给任何其它芯片供电。此外，推荐在 IOVDD引脚使用性能优良的电源去耦装置，以便提高片内 稳压器的线性稳压性能。 量越短越好。这些电容的接地线端直接连接到地平面即 可。 Rev. E | Page 88 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 接地和电路板布局建议 电路板的左半平面放置了一个带有噪声的数字芯片(如图 对于所有的高分辨率数据转换器，为了从ADC和DAC获得 79c所示)，那么应该避免可能出现的数字电流流经模拟电 最优的性能应特别注意基于ADuC7019/20/21/22/24/25/ 路。如果可能的话，尽量避免在地平面上出现长的不连续 26/27/28/29的接地和PCB布局。 部分，例如由同一层上的一条长迹线构成的不连续部分， 尽管这些器件已经将模拟地和数字地引脚分开(AGND和 IOGND)，使用者一定不能将这些引脚连接到两个分开的 地平面，除非这两个地平面非常靠近器件。图79a是一个 因为它们会强迫回路信号通过一个长的路径。此外，所有 需要连接到地的引脚应该直接连接到地平面，尽量少用一 些或不要用迹线将引脚通过其过孔与地分离。 简化的示意图。在系统中，如果数字地和模拟地平面在某 当ADuC7019/20/21/22/24/25/26/27/28/29的任何数字输入引 处连接在一起(如系统电源处)，那么这个平面不能再连接 脚连接高速逻辑信号(上升/下降时间小于5ns)时，应该在 到靠近器件的地方，因为这样会形成一个地环路。在这些 每一条相关的线上串联一个电阻以确保器件输入引脚上信 例子 中 ， ADuC7019/20/21/22/24/25/26/27/28/29的所有 号上升和下降时间大于5 ns。通常，阻值为100 Ω或200 Ω的 AGND和IOGND引脚都连接到模拟地平面，如图79b所 电阻足以阻止高速信号从容性器件耦合进入器件并影响 示。如果系统中只有一个地平面，必须确保数字和模拟器 ADC的转换精度。 件在板上是物理分开且分属两个半平面，这样数字回路电 流就不会流经模拟电路附近(反之亦然)。 时钟振荡器 ADuC7019/20/21/22/24/25/26/27/28/29的时钟源可以由内部 ADuC7019/20/21/22/24/25/26/27/28/29可以放置在数字和模 锁相环或者一个外部时钟输入产生。当使用内部锁相环 拟部分之间，如图79c所示。 时，应该在XCLKI和XCLKO引脚之间连接一个32.768 kHz的 并行谐振晶体并且这两个引脚与地之间应连接一个电容， 如图80所示。这个晶体使得锁相环可以正确锁相进而产生 a. PLACE ANALOG COMPONENTS HERE PLACE DIGITAL COMPONENTS HERE AGND DGND 41.78 MHz频率的时钟信号。如果不使用外部晶体，内部振 荡器会产生一个41.78 MHz ± 3%的典型频率。 XCLKI 12pF ADuC7026 45 b. PLACE ANALOG COMPONENTS HERE PLACE DIGITAL COMPONENTS HERE 44 12pF XCLKO TO INTERNAL PLL 04955-048 32.768kHz 图80. 外部并行谐振晶体连接 AGND DGND 如果使用一个外部时钟源输入代替锁相环(如图81所示)， PLLCON寄存器的位1和位0都需要修改，外部时钟从P0.7 和XCLK引脚输入。 PLACE ANALOG COMPONENTS HERE PLACE DIGITAL COMPONENTS HERE XCLKO ADuC7026 DGND EXTERNAL CLOCK SOURCE XCLK TO FREQUENCY DIVIDER 图79. 系统地框图 在上述方案以及更为复杂的实际应用中，用户应该特别注 意来自电源的电流和返回地的电流。要确保所有电流的回 流路径均尽可能靠近电流到达目的地所经过的路径。 04955-049 XCLKI 04955-047 c. 图81. 连接一个外部时钟源 当使用外部时钟源时，ADuC7019/20/21/22/24/25/26/27/ 28/29的额定时钟频率范围为50 kHz到44 MHz ± 1%，这可 以确保模拟外设和Flash/EE正常工作。 例如，不要用IOV DD 给模拟部分的器件供电(如图79b所 示)，因为这会导致IOVDD 回路电流强行通过AGND。如果 Rev. E | Page 89 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 3.3V 上电复位操作 ADuC7019/20/21/22/24/25/26/27/28/29有一个内部上电复位 IOVDD (POR)电路，典型情况下当LVDD 低于2.35 V时，内部POR会 2.6V 2.35V TYP 保持器件处于复位状态。当LVDD 上升超过2.35 V时，一个 2.35V TYP LVDD 内部定时器会在128 ms后溢出使芯片脱离复位状态。用户 此时必须保证给IOVDD供电的电源电压至少稳定在2.7 V。当 128ms TYP 器件关断时，内部POR同样会使器件保持在复位状态，直 到LVDD降至2.35 V以下。 POR 0.12ms TYP 04955-050 图82详细说明了内部POR的工作原理。 RST 典型系统配置 图82. 内部上电复位操作 一个典型的ADuC7020配置如图83所示，其中概括了一些 前面部分探讨的硬件设计时应该考虑的地方。出于机械原 因，CSP封装的器件其底层有一个裸露的焊盘必须焊接在 电路板的金属片上。电路板上的金属片可以连接到地。 + 10Ω – 0.01µF RS232 INTERFACE* 35 34 C1+ 2 V+ VCC 16 GND 15 1 C1– T1OUT 14 2 4 DAC0 27 4 C2+ R1 IN 13 3 26 5 C2– R1OUT 12 4 6 XCLKI 25 6 V– T1IN 11 5 7 XCLKO 24 7 T2OUT T2IN 10 6 8 R2IN R2OUT 9 7 ADuC7020 TRST P0.0 RST 10 DGND 22 LVDD TDI IOVDD 9 IOGND 23 TDO TMS TCK 8 12 13 14 15 16 17 18 19 DVDD 0.47µF 100kΩ 100kΩ 1 29 3 11 100kΩ STANDARD D-TYPE SERIAL COMMS CONNECTOR TO PC HOST ADM3202 30 28 DVDD DVDD 32.768kHz 8 21 20 9 DVDD 1kΩ * EXTERNAL UART TRANSCEIVER INTEGRATED IN SYSTEM OR AS PART OF AN EXTERNAL DONGLE AS DESCRIBED IN uC006. AVDD DVDD 1.5Ω TDI OUT 270Ω TMS 10µF ADP3333-3.3 IN GND SD 10µF 0.1µF TCK TDO NOT CONNECTED IN THIS EXAMPLE 04955-051 JTAG CONNECTOR 31 GNDREF 1k� TRST 32 3 5 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 33 P1.1 36 P1.0 37 VREF 39 2 38 AVDD 40 1 AGND DVDD ADC0 AVDD 0.47µF 图83. 典型系统配置 Rev. E | Page 90 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 开发工具 基于PC工具 软件 ADuC7019/20/21/22/24/25/26/27/28/29系列有四类开发系统 • 集成开发环境，包括汇编器、编译器和基于JTAG的非 介入式调试器 可用： • ADuC7026 QuickStart Plus是为那些想拥有一个全面硬件 开发环境的新用户准备的。因为ADuC7026包括的功能 • 串行下载软件 • 示例代码 是ADuC7019/20/21/22/24/25/26/27/28/29系列中最全的， 其它 它适合于那些希望在这一系列器件中的任何一个上进行 CD-ROM文档 开发的用户。所有的器件都是代码兼容的。 • ADuC7020、ADuC7024和ADuC7026 QuickStart系统适 合那些已经拥有一个仿真器的用户。 在线串行下载器 该串行下载器是一个Windows应用程序，用户可通过标准 个人电脑(PC)的串口将已汇编程序串行下载到片内编程 这些系统由以下基于PC(兼容Windows®)的硬件和软件开发 工具组成。 Flash/EE存储器。 所有开发系统都包含了基于UART的串行下载器，适用于 硬件 订购指南中不含“I”后缀的ADuC7019/20/21/22/24/25/26/ • ADuC7019/20/21/22/24/25/26/27/28/29评估板 27/28/29器件。 • 串行端口编程电缆 • RDI兼容JTAG仿真器(仅包括在ADuC7026 QuickStart Plus中) 还提供一种基于I2C的串行下载器和一个USB转I2C适配板 (USB-EA-CONVZ)，参见www.analog.com。该基于I2C的串 行下载器只适用于订购指南中含有“I”后缀的器件。 Rev. E | Page 91 of 96 ADuC7019/20/21/22/24/25/26/27/28/29 外形尺寸 6.00 BSC SQ 0.60 MAX 0.60 MAX PIN 1 INDICATOR 31 30 TOP VIEW 0.50 BSC 5.75 BSC SQ (BOT TOM VIEW) 0.50 0.40 0.30 12° MAX 1.00 0.85 0.80 21 20 10 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM 0.30 0.23 0.18 11 4.50 REF 0.80 MAX 0.65 TYP SEATING PLANE 4.25 4.10 SQ 3.95 EXPOSED PAD COPLANARITY 0.08 0.20 REF 072108-A PIN 1 INDICATOR 40 1 COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2 图84. 40引脚引脚架构芯片级封装[LFCSP_VQ] 6 mm × 6 mm，超薄体 （CP-40-1） 尺寸单位：mm 9.00 BSC SQ 0.60 MAX 8.75 BSC SQ 33 32 16 17 7.50 REF 0.80 MAX 0.65 TYP 0.05 MAX 0.02 NOM 0.50 BSC PIN 1 INDICATOR *4.85 4.70 SQ 4.55 EXPOSED PAD (BOTTOM VIEW) 0.50 0.40 0.30 SEATING PLANE 1 0.20 REF *COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 EXCEPT FOR EXPOSED PAD DIMENSION 图85. 64引脚引脚架构芯片级封装[LFCSP_VQ] 9 mm x 9 mm，超薄体 (CP-64-1) 尺寸单位：mm Rev. E | Page 92 of 96 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 082908-B TOP VIEW 12° MAX 64 49 48 PIN 1 INDICATOR 1.00 0.85 0.80 0.30 0.25 0.18 0.60 MAX ADuC7019/20/21/22/24/25/26/27/28/29 0.75 0.60 0.45 12.20 12.00 SQ 11.80 1.60 MAX 64 49 1 48 PIN 1 10.20 10.00 SQ 9.80 TOP VIEW (PINS DOWN) 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 16 0.08 COPLANARITY 33 32 17 VIEW A 0.27 0.22 0.17 0.50 BSC LEAD PITCH VIEW A ROTATED 90° CCW 051706-A 1.45 1.40 1.35 COMPLIANT TO JEDEC STANDARDS MS-026-BCD 图86. 64引脚薄型四方扁平封装[LQFP] (ST-64-2) 尺寸单位：mm 0.75 0.60 0.45 14.20 14.00 SQ 13.80 1.60 MAX 80 61 60 1 PIN 1 12.20 12.00 SQ 11.80 TOP VIEW (PINS DOWN) 0.15 0.05 SEATING PLANE VIEW A 0.20 0.09 7° 3.5° 0° 0.08 COPLANARITY 20 41 21 VIEW A 0.50 BSC LEAD PITCH ROTATED 90° CCW COMPLIANT TO JEDEC STANDARDS MS-026-BDD 图87. 80引脚薄型四方扁平封装[LQFP] (ST-80-1) 尺寸单位：mm Rev. E | Page 93 of 96 40 0.27 0.22 0.17 051706-A 1.45 1.40 1.35 ADuC7019/20/21/22/24/25/26/27/28/29 6.10 6.00 SQ 5.90 A1 CORNER INDEX AREA 1 2 3 4 5 6 7 A 1.50 SQ BALL A1 PAD CORNER B 4.55 SQ C D TOP VIEW E 0.65 F G H BOTTOM VIEW DETAIL A *1.40 MAX DETAIL A 0.65 MIN 0.15 MIN 0.45 0.40 0.35 BALL DIAMETER COPLANARITY 0.10 030907-B SEATING PLANE *COMPLIANT TO JEDEC STANDARDS MO-225 WITH THE EXCEPTION TO PACKAGE HEIGHT. 图88. 64引脚CSP_BGA封装 (BC-64-4) 尺寸单位：mm 5.05 5.00 SQ 4.95 A1 CORNER INDEX AREA 7 6 5 4 3 2 1 A BALL A1 INDICATOR TOP VIEW B C 3.90 BSC SQ D E F G 1.20 MAX 0.55 BSC DETAIL A 0.35 0.20 0.45 0.40 0.35 BALL DIAMETER 图89. 49引脚CSP_BGA封装 (BC-49-1) 尺寸单位：mm Rev. E | Page 94 of 96 SEATING PLANE 1.00 MAX 0.85 MIN COPLANARITY 0.05 MAX 012006-0 BOTTOM VIEW 0.65 BSC DETAIL A 8 ADuC7019/20/21/22/24/25/26/27/28/29 订购指南 型号1, 2 ADuC7019BCPZ62I ADuC7019BCPZ62I-RL ADuC7019BCPZ62IRL7 ADuC7020BCPZ62 ADuC7020BCPZ62-RL7 ADuC7020BCPZ62I ADuC7020BCPZ62I-RL ADuC7020BCPZ62IRL7 ADuC7021BCPZ62 ADuC7021BCPZ62-RL ADuC7021BCPZ62-RL7 ADuC7021BCPZ62I ADuC7021BCPZ62I-RL ADuC7021BCPZ32 ADuC7021BCPZ32-RL7 ADuC7022BCPZ62 ADuC7022BCPZ62-RL7 ADuC7022BCPZ32 ADuC7022BCPZ32-RL ADuC7024BCPZ62 ADuC7024BCPZ62-RL7 ADuC7024BCPZ62I ADuC7024BCPZ62I-RL ADuC7024BSTZ62 ADuC7024BSTZ62-RL ADuC7025BCPZ62 ADuC7025BCPZ62-RL ADuC7025BCPZ32 ADuC7025BCPZ32-RL ADuC7025BSTZ62 ADuC7025BSTZ62-RL ADuC7026BSTZ62 ADuC7026BSTZ62-RL ADuC7026BSTZ62I ADuC7026BSTZ62I-RL ADuC7027BSTZ62 ADuC7027BSTZ62-RL ADuC7027BSTZ62I ADuC7027BSTZ62I-RL ADuC7028BBCZ62 ADuC7028BBCZ62-RL ADuC7029BBCZ62 ADuC7029BBCZ62-RL ADuC7029BBCZ62I ADuC7029BBCZ62I-RL ADC 通道3 5 5 5 5 5 5 5 5 8 8 8 8 8 8 8 10 10 10 10 10 10 10 10 10 10 12 12 12 12 12 12 12 12 12 12 16 16 16 16 8 8 7 7 7 7 DAC 通道 3 3 3 4 4 4 4 4 2 2 2 2 2 2 2 2 2 2 2 2 2 4 4 4 4 4 4 4 4 4 4 FLASH/ RAM 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 32 kB/4 kB 32 kB/4 kB 62 kB/8 kB 62 kB/8 kB 32 kB/4 kB 32 kB/4 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 32 kB/4 kB 32 kB/4 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB 62 kB/8 kB GPIO 14 14 14 14 14 14 14 14 13 13 13 13 13 13 13 13 13 13 13 30 30 30 30 30 30 30 30 30 30 30 30 40 40 40 40 40 40 40 40 30 30 22 22 22 22 下载 器 I2 C I2C I2 C UART UART I2 C I2 C I2 C UART UART UART I2 C I2 C UART UART UART UART UART UART UART UART I2C I2C UART UART UART UART UART UART UART UART UART UART I2 C I2 C UART UART I2 C I2 C UART UART UART UART I2 C I2 C 温度 范围 −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C −40°C至+125°C Rev. E | Page 95 of 96 封装 描述 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LFCSP_VQ 64引脚 LQFP 64引脚 LQFP 80引脚 LQFP 80引脚 LQFP 80引脚 LQFP 80引脚 LQFP 80引脚 LQFP 80引脚 LQFP 80引脚 LQFP 80引脚 LQFP 64引脚 CSP_BGA 64引脚 CSP_BGA 49引脚 CSP_BGA 49引脚 CSP_BGA 49引脚 CSP_BGA 49引脚 CSP_BGA 封装 选项 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-64-1 CP-64-1 CP-64-1 CP-64-1 ST-64-2 ST-64-2 CP-64-1 CP-64-1 CP-64-1 CP-64-1 ST-64-2 ST-64-2 ST-80-1 ST-80-1 ST-80-1 ST-80-1 ST-80-1 ST-80-1 ST-80-1 ST-80-1 BC-64-4 BC-64-4 BC-49-1 BC-49-1 BC-49-1 BC-49-1 订购 数量 2,500 750 750 2,500 750 2,500 750 2,500 750 750 2,500 750 2,500 1,500 2,500 2,500 1,000 1,000 1,000 1,000 1,000 2,500 4,000 4,000 ADuC7019/20/21/22/24/25/26/27/28/29 型号1, 2 ADC 通道3 DAC 通道 FLASH/ RAM GPIO 下载 器 温度 范围 EVAL-ADuC7020MKZ EVAL-ADuC7020QSZ 封装 描述 ADuC7020迷你套件 ADuC7020 QuickStart 开发系统 ADuC7020 QuickStart 开发系统 ADuC7024 QuickStart 开发系统 ADuC7026 QuickStart 开发系统 ADuC7026 QuickStart Plus 开发系统 ADuC7028 QuickStart 开发系统 EVAL-ADuC7020QSPZ EVAL-ADuC7024QSZ EVAL-ADuC7026QSZ EVAL-ADuC7026QSPZ EVAL-ADuC7028QSZ Z = 符合RoHS标准的器件。 ADuC7026和ADuC7027具有外部存储器接口。 3 ADuC7019的其中一个ADC通道具有内部缓冲。 1 2 I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。 ©2005-2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D04955sc-0-7/12(E) Rev. E | Page 96 of 96 封装 选项 订购 数量