60 MHz、G = +2、16 × 16
缓冲式模拟交叉点开关
ADV3205
产品特性
功能框图
16 x 16高速非阻塞式开关阵列
SER/PAR D0 D1 D2 D3 D4
可对开关阵列进行串行或并行编程
利用串行数据输出接口，可将多个16 x 16器件阵列以菊花链形
式连接起来，从而构建更大的开关阵列
A0
A1
A2
A3
CLK
80-BIT SHIFT REGISTER
WITH 5-BIT
PARALLEL LOADING
完整的解决方案
缓冲输入
16个输出放大器
采用±5 V电源供电
低电源电流：50 mA
DATA IN
UPDATE
80
PARALLEL LATCH
CE
RESET
80
DATA
OUT
SET
INDIVIDUAL
OR RESET
ALL OUTPUTS
TO “OFF”
DECODE
16 × 5:16 DECODERS
出色的视频性能：VS = ±5 V
−3 dB带宽：60 MHz
ADV3205
0.1 dB增益平坦度：10 MHz
256
16
OUTPUT
BUFFER
G = +2
0.1%差分增益误差(RL = 1 kΩ)
所有不利串扰低：−67 dB (5 MHz)
利用输出禁用功能，多个器件可以相连，且不会向输出总线
提供负载
SWITCH
MATRIX
16 INPUTS
RESET 引脚可以禁用所有输出
ENABLE/DISABLE
0.1°差分相位误差(RL = 1 kΩ)
16
OUTPUTS
通过电容与地相连可提供上电复位功能
10342-001
100引脚LQFP封装(14 mm × 14 mm)
应用
图1.
闭路电视监控
视频路由器(NTSC、PAL、S视频、SECAM)
视频会议
概述
ADV3205是一款完全缓冲式交叉点开关矩阵，采用±5 V电
源供电，非常适合视频应用。其−3 dB信号带宽为60 MHz，
通道切换的0.1%建立时间少于60 ns。该器件具有出色的串
扰性能，并且所有输入和输出周围均提供接地/电源引脚，
能够为要求最严苛的应用提供额外的屏蔽功能。差分增益
和差分相位分别优于0.1%和0.1°，0.1 dB平坦度达10 MHz，
使ADV3205成为许多视频应用的绝佳选择。
ADV3205内置16个独立输出缓冲器，可以将这些缓冲器至
于禁用状态，以提供并行交叉点输出。该器件具有+2的增
益，采用±5 V电源供电，功耗仅为34 mA。通道切换通过串
行数字控制接口(允许以菊花链形式连接多个器件)或者并
行控制接口实现；各路输出可以独立更新，无需对整个阵
列重新编程。
ADV3205采用100引脚LQFP封装，工作温度范围为0°C至
70°C商用温度范围。
Rev. 0
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的最新英文版数据手册。
ADV3205
目录
产品特性 ............................................................................................. 1
电路图 ............................................................................................... 13
应用...................................................................................................... 1
工作原理 ........................................................................................... 14
功能框图 ............................................................................................. 1
短路输出条件 ............................................................................. 14
概述...................................................................................................... 1
应用信息 ........................................................................................... 15
修订历史 ............................................................................................. 2
串行编程...................................................................................... 15
技术规格 ............................................................................................. 3
并行编程...................................................................................... 15
时序特性(串行模式) ................................................................... 4
上电复位...................................................................................... 16
时序特性(并行模式) ................................................................... 5
管理视频信号 ............................................................................. 16
绝对最大额定值................................................................................ 6
构建更大的交叉点阵列 ........................................................... 16
功耗 ................................................................................................ 6
多通道视频 ................................................................................. 17
ESD警告......................................................................................... 6
串扰 .............................................................................................. 17
引脚配置和功能描述 ....................................................................... 7
外形尺寸 ........................................................................................... 20
真值表和逻辑图........................................................................... 9
订购指南...................................................................................... 20
典型性能参数 .................................................................................. 10
修订历史
2011年12月—修订版0：初始版
Rev. 0 | Page 2 of 20
ADV3205
技术规格
除非另有说明，TA = 25°C，VS = ±5 V，RL = 150 Ω。
表1.
参数
动态性能
−3 dB带宽
增益平坦度
传播延迟
建立时间
压摆率
噪声/失真性能
差分增益误差
差分相位误差
所有不利串扰
关断隔离
输入电压噪声
直流性能
增益误差
增益匹配
增益温度系数
输出特性
输出电阻
输出电容
输出电压摆幅
短路电流
输入特性
输入失调电压
输入电压范围
输入电容
输入电阻
输入偏置电流
开关特性
使能导通时间
开关时间，2 V阶跃信号
开关瞬变(毛刺)
电源
电源电流
动态性能
电源电压范围
电源抑制比(PSRR)
测试条件/注释
最小值
典型值
VOUT = 200 mV p-p
VOUT = 2 V p-p
0.1 dB, VOUT = 200 mV p-p
VOUT = 2 V p-p
0.1%，2 V输出阶跃
2 V输出阶跃
41
60
25
10
20
23
100
MHz
MHz
MHz
ns
ns
V/µs
NTSC, RL = 1 kΩ
NTSC, RL = 1 kΩ
f = 5 MHz
f = 5 MHz，一个通道
0.1 MHz至10 MHz
0.1
0.1
−67
−100
12
%
度
dB
dB
nV/√Hz
通道至通道
0.5
0.7
20
%
%
ppm/°C
0.3
4
5
±3.5
±3
55
Ω
kΩ
pF
V
V
mA
使能
禁用
禁用
空载
IOUT = 20 mA
3.4
±3.2
±2.7
所有配置
温度系数
空载
任意开关配置
任意数量的连接输出
任意数量的使能输入
±5
10
±1.5
4
50
±1
50%更新至1%建立
80
50
20
AVCC输出使能，空载
AVCC输出禁用
AVEE输出使能，空载
AVEE输出禁用
DVCC输出使能，空载
45
31
45
31
8
AVCC
AVEE
DVCC
直流
f = 100 kHz
f = 1 MHz
Rev. 0 | Page 3 of 20
4.5
−5.5
4.5
75
80
60
40
最大值
±10
单位
mV
µV/°C
V
pF
MΩ
µA
ns
ns
mV p-p
50
35
50
35
13
mA
mA
mA
mA
mA
5.5
−4.5
5.5
V
V
V
dB
dB
dB
ADV3205
参数
工作温度范围
温度范围
θJA
测试条件/注释
最小值
工作时(静止空气)
工作时(静止空气)
0
典型值
最大值
单位
70
°C
°C/W
40
时序特性(串行模式)
表2.
参数
串行数据建立时间
CLK脉冲宽度
串行数据保持时间
CLK脉冲间隔，串行模式
CLK至UPDATE延迟
UPDATE 脉冲宽度
CLK至DATA OUT有效，串行模式
传播延迟，UPDATE至开关ON或OFF
数据加载时间，CLK = 5 MHz，串行模式
CLK，UPDATE上升和下降时间
RESET 时间
符号
t1
t2
t3
t4
t5
t6
t7
最大值
单位
ns
ns
ns
ns
ns
ns
ns
ns
µs
ns
ns
200
50
100
200
t2
t4
CLK
t1
限值
典型值
16
1
0
最小值
20
100
20
100
0
50
LOAD DATA INTO
SERIAL REGISTER
ON FALLING EDGE
t3
1
DATA IN
OUT07 (D3)
OUT07 (D4)
OUT00 (D0)
0
t5
1 = LATCHED
t7
10342-002
UPDATE
0 = TRANSPARENT
t6
TRANSFER DATA FROM SERIAL
REGISTER TO PARALLEL
LATCHES DURING LOW LEVEL
DATA OUT
图2. 时序图，串行模式
表3. 逻辑电平
VIH
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
VIL
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
2.0 V(最小值)
0.8 V(最大值)
VOH
VOL
DATA OUT
2.7 V
(最小值)
DATA OUT
0.5 V
(最大值)
IIH
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
IIL
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
20 μA
(最大值)
−400 μA(最小值)
Rev. 0 | Page 4 of 20
IOH
IOL
DATA OUT
−400 μA
(最大值)
DATA OUT
3.0 mA
(最小值)
ADV3205
时序特性(并行模式)
表4.
参数
并行数据建立时间
地址建立时间
CLK使能宽度
并行数据保持时间
地址保持时间
CLK脉冲间隔
CLK至UPDATE延迟
UPDATE 脉冲宽度
传播延迟，UPDATE至开关ON或OFF
CLK，UPDATE上升和下降时间
RESET 时间
符号
t1d
t1a
t2
t3d
t3a
t4
t5
t6
最小值
20
20
100
20
20
100
0
50
限值
最大值
50
100
200
t2
1
CLK
0
t4
t1a
1
A0 TO A3
0
t3a
t1d
1
D0 TO D4
0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t3d
t5
t6
10342-003
1 = LATCHED
UPDATE
0 = TRANSPARENT
图3. 时序图，并行模式
表5. 逻辑电平
VIH
RESET, SER/PAR
CLK, D0, D1, D2,
D3, D4, A0, A1, A2,
A3, CE, UPDATE
VIL
RESET, SER/PAR
CLK, D0, D1, D2,
D3, D4, A0, A1, A2,
A3, CE, UPDATE
2.0 V(最小值)
0.8 V(最大值)
VOH
VOL
DATA OUT
2.7 V
(最小值)
DATA OUT
0.5 V
(最大值)
IIH
RESET, SER/PAR
CLK, D0, D1, D2,
D3, D4, A0, A1, A2,
A3, CE, UPDATE
IIL
RESET, SER/PAR
CLK, D0, D1, D2,
D3, D4, A0, A1, A2,
A3, CE, UPDATE
20 μA(最大值)
−400 μA(最小值)
Rev. 0 | Page 5 of 20
IOH
IOL
DATA OUT
−400 μA
(最大值)
DATA OUT
3.0 mA
(最小值)
ADV3205
绝对最大额定值
功耗
表6.
参数
模拟电源电压(AVCC至AVEE)
数字电源电压(DVCC至DGND)
地电位差(AGND至DGND)
内部功耗1
模拟输入电压2
数字输入电压
输出电压(禁用输出)
输出短路持续时间
存储温度范围
引脚温度(焊接10秒)
2
40°C/W。为确保长期可靠性，芯片的最大容许结温TJ不应
超过150℃。即便只是暂时超过此限值，由于封装对芯片
作用的应力改变，参数性能也可能会发生变化。长时间超
过175°C的结温可能会导致器件失效。
当所有输出使能，并且驱动负载时，ADV3205具有最大功
耗。电源电流随使能的输出数大约呈线性增加。有关功耗
计算的详情参见“工作原理”部分。图4表示ADV3205的最大
功耗，它是环境温度的函数。
4.0
规格针对空气中的器件而言(TA = 25°C)：
100引脚塑封LQFP封装：θJA = 40°C/W。
为了避免差分输入击穿，无论何时输出电压的一半(1/2 VOUT)以及所有输
入电压都不得大于10 V电位差。线性输出范围参见表1中的输出电压摆幅
参数。
TJ = 150°C
MAXIMUM POWER (W)
1
ADV3205采用100引脚LQFP封装，结至环境热阻(θ JA )为
额定值
12 V
6V
±0.5 V
3.1 W
保持线性输出
DVCC
(AVCC − 1.5 V)至
(AVEE + 1.5 V)
瞬时
−65°C至+125°C
300°C
注意，超出上述绝对最大额定值可能会导致器件永久性损
坏。这只是额定最值，并不能以这些条件或者在任何其它
超出本技术规范操作章节中所示规格的条件下，推断器件
3.5
3.0
2.5
10342-004
能否正常工作。长期在绝对最大额定值条件下工作会影响
器件的可靠性。
2.0
0
10
20
30
40
50
AMBIENT TEMPERATURE (°C)
60
70
图4. 最大功耗与环境温度的关系
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高
能量ESD时，器件可能会损坏。因此，应当采取适当
的ESD防范措施，以避免器件性能下降或功能丧失。
Rev. 0 | Page 6 of 20
ADV3205
CE
DATA OUT
CLK
DATA IN
UPDATE
SER/PAR
NC
NC
NC
NC
NC
NC
NC
NC
NC
A0
A1
A2
A3
D0
D1
D2
D3
D4
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
RESET
100
99
引脚配置和功能描述
75
DVCC
74
DGND
DVCC
1
DGND
2
AGND
3
73
AGND
IN08
4
72
IN07
AGND
PIN 1
AGND
5
71
IN09
6
70
IN06
AGND
7
69
AGND
IN05
IN10
8
68
AGND
9
67
AGND
IN11
10
66
IN04
AGND
11
IN12
12
AGND
ADV3205
TOP VIEW
(Not to Scale)
65
AGND
64
IN03
13
63
AGND
IN13
14
62
IN02
AGND
15
61
AGND
IN14
16
60
IN01
AGND
AGND
17
59
IN15
18
58
IN00
AGND
19
57
AGND
AVEE
AVEE
20
56
AVCC
21
55
AVCC
AVCC15
22
54
AVCC00
OUT00
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
OUT11
AVEE10/11
OUT10
AVCC09/10
OUT09
AVEE08/09
OUT08
AVCC07/08
OUT07
AVEE06/07
OUT06
AVCC05/06
OUT05
AVEE04/05
OUT04
AVCC03/04
OUT03
AVEE02/03
OUT02
AVCC01/02
图5. 引脚配置
表7. 引脚功能描述
引脚编号
1, 75
2, 74
3, 5, 7, 9, 11, 13, 15, 17, 19, 57,
59, 61, 63, 65, 67, 69, 71, 73
4, 6, 8, 10, 12, 14, 16, 18, 58, 60,
62, 64, 66, 68, 70, 72
20, 56
21, 55
22, 54
26, 30, 34, 38, 42, 46, 50
23, 25, 27, 29, 31, 33, 35, 37,
39, 41, 43, 45, 47, 49, 51, 53
24, 28, 32, 36, 40, 44, 48, 52
76
77
78
79
引脚名称
DVCC
DGND
AGND
描述
5 V用于数字电路。
数字电路接地。
输入和开关矩阵的模拟地。
INxx
模拟输入；xx = 通道数00至通道数15。
AVEE
AVCC
AVCCxx
AVCCxx/yy
OUTyy
−5 V用于输入和开关矩阵。
5 V用于输入和开关矩阵。
5 V用于通道xx使用的输出放大器。
5 V用于通道xx和通道yy共用的输出放大器。
模拟输出；yy = 通道00至通道15。
AVEExx/yy
D4
D3
D2
D1
−5 V用于通道xx和通道yy共用的输出放大器。
并行数据输入，兼容TTL(输出使能)。
并行数据输入，兼容TTL(输入选择MSB)。
并行数据输入，兼容TTL(输入选择)。
并行数据输入，兼容TTL(输入选择)。
Rev. 0 | Page 7 of 20
10342-006
30
AVCC11/12
NC = NO CONNECT
29
OUT01
OUT12
51
28
25
AVEE12/13
AVEE00/01
OUT14
27
52
26
53
24
OUT13
23
AVCC13/14
OUT15
AVEE14/15
ADV3205
引脚编号
80
81
82
83
84
85 to 93
94
95
引脚名称
D0
A3
A2
A1
A0
NC
SER/PAR
UPDATE
96
97
98
99
100
DATA IN
CLK
DATA OUT
CE
RESET
描述
并行数据输入，兼容TTL(输入选择LSB)。
并行数据输入，兼容TTL(输出选择MSB)。
并行数据输入，兼容TTL(输出选择)。
并行数据输入，兼容TTL(输出选择)。
并行数据输入，兼容TTL(输出选择LSB)。
不连接。请勿连接该引脚。
选择串行数据模式、低电平或并行数据模式、高电平。
使能(透明)低电平。允许串行寄存器直接连接开关矩阵。
高电平时数据锁存。
串行数据输入，兼容TTL。
时钟，兼容TTL。下降沿触发。
串行数据输出，兼容TTL。
芯片使能，使能低电平。必须为低电平，以便读入并锁存数据。
禁用输出，低电平有效。
Rev. 0 | Page 8 of 20
ADV3205
真值表和逻辑图
表8. 操作真值表1
CE
UPDATE
1
0
X
1
0
1
↓3
0
0
X
X
CLK
X
DATA IN
X
Data i
DATA OUT
X
Data i-80
X
D0 ... D4,
A0 ... A3
X
不适用于
并行模式
X
X
X
X
↓2
RESET
SER/PAR
X
1
X
0
1
1
1
X
0
X
工作条件/注释
逻辑无变化。
串行DATA IN线路上的数据载入串行寄存器。
读入串行寄存器中的第一位数据随后出现在
DATA OUT 80时钟输出端。
并行数据线路上的数据D0至D4载入80位串行
移位寄存器中，该寄存器位于地址A0至A3。
80位移位寄存器中的数据传输至并行锁存器，
该锁存器控制开关阵列。锁存器是透明的。
异步操作。所有输出禁用。其余逻辑未发生改变。
X = 无关位，0 = 逻辑低电平，1 = 逻辑高电平，↓ = 下降沿触发。
↓ = 下降沿触发。
3
↓ = 低电平触发。
1
2
PARALLEL
DATA
(OUTPUT
ENABLE)
SER/PAR
D0
D1
D2
D3
D4
DATA IN
(SERIAL)
S
D1
Q DQ
D0 CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
D Q
CLK
S
D1
Q D Q
D0
CLK
S
D1
Q D Q
D0
CLK
S
D1
Q D Q
D0
CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q
D0
D Q
CLK
S
D1
Q D Q
D0 CLK
DATA
OUT
CLK
CE
UPDATE
OUTPUT
ADDRESS
OUT00 EN
OUT01 EN
OUT02 EN
OUT03 EN
OUT04 EN
A1
OUT05 EN
A2
A3
4 TO 16 DECODER
A0
OUT06 EN
OUT07 EN
OUT08 EN
OUT09 EN
OUT10 EN
OUT11 EN
OUT12 EN
OUT13 EN
OUT14 EN
OUT15 EN
LE D
LE D
LE D
LE D
LE D
LE D
LE D
LE D
LE D
LE D
LE D
LE D
OUT00
B0
Q
OUT00
B1
Q
OUT00
B2
Q
OUT00
B3
Q
OUT00
EN
CLR Q
OUT01
B0
Q
OUT14
EN
CLR Q
OUT15
B0
Q
OUT15
B1
Q
OUT15
B2
Q
OUT15
B3
Q
OUT15
EN
CLR Q
RESET
(OUTPUT ENABLE)
SWITCH MATRIX
图6. 逻辑图
Rev. 0 | Page 9 of 20
16
OUTPUT ENABLE
10342-005
DECODE
256
ADV3205
典型性能参数
除非另有说明，TA = 25°C，VS = ±5 V，RL = 150 Ω。
3
0
0
GAIN (dB)
GAIN (dB)
3
–3
1
10
100
FREQUENCY (MHz)
–6
0.1
0.3
0.3
0.2
0.2
GAIN FLATNESS (dB)
0.1
0
–0.1
0.1
0
–0.1
10
100
FREQUENCY (MHz)
–0.3
0.1
10342-013
1
1
10
100
FREQUENCY (MHz)
10342-016
–0.2
图11. 大信号增益平坦度，VOUT = 2 V p-p
图8. 小信号增益平坦度，VOUT = 200 mV p-p
–50
–40
–50
–60
ALL HOSTILE
CROSSTALK (dB)
–60
ADJACENT
–70
–80
–70
–80
SECOND HARMONIC
–90
THIRD HARMONIC
–100
–100
0.1
1
10
FREQUENCY (MHz)
100
10342-014
–90
图9. 串扰与频率的关系，VOUT = 2 V p-p
–110
0.001
0.01
0.1
1
10
FREQUENCY (MHz)
图12. 失真与频率的关系，VOUT = 2 V p-p
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100
10342-017
GAIN FLATNESS (dB)
100
图10. 大信号带宽，VOUT = 2 V p-p
–0.2
CROSSTALK (dB)
10
FREQUENCY (MHz)
图7. 小信号带宽，VOUT = 200 mV p-p
–0.3
0.1
1
10342-015
0.1
10342-012
–6
0.01
–3
ADV3205
0
160
–10
140
–20
120
–40
NOISE (nV√Hz)
+PSRR
–50
–PSRR
–60
100
80
60
40
–70
0.1
1
10
FREQUENCY (MHz)
0
10
10342-018
–90
0.01
100
100k
1M
10M
图16. 噪声与频率的关系
1k
10k
100
1k
IMPEDANCE (Ω)
IMPEDANCE (Ω)
10k
FREQUENCY (Hz)
图13. PSRR与频率的关系
10
100
1
10
1
10
100
1k
FREQUENCY (MHz)
1
0.1
10342-019
0.1
0.1
1k
1
10
100
1k
FREQUENCY (MHz)
图14. 使能后的输出阻抗与频率的关系
图17. 禁用后的输出阻抗与频率的关系
0
INPUT
0.1%/DIV
–40
–60
OUTPUT
OUTPUT – INPUT
2
–80
1
10
FREQUENCY (MHz)
100
图15. 关断隔离与频率的关系，VOUT = 2 V p-p
Rev. 0 | Page 11 of 20
0
5
10
5
20
25
30
5ns/DIV
35
40
图18. 0.1%建立时间，2 V输出阶跃
45
50
10342-023
–100
10342-020
OFF ISOLATION (dB)
–20
–120
0.1
10342-021
20
–80
10342-022
PSRR (dB)
–30
5ns/DIV
100ns/DIV
图19. 小信号脉冲响应
10342-027
10342-024
50mV/DIV
500mV/DIV
ADV3205
图22. 大信号脉冲响应
UPDATE
UPDATE
VOUT
INPUT 1
20mV/DIV
10342-025
INPUT 0
100ns/DIV
100ns/DIV
图23. 开关瞬变
图20. 开关时间
300
250
150
100
50
0
5
10
15
20
25
SERIES RESISTANCE (Ω)
30
35
10342-026
CLOAD (pF)
200
0
OUTPUT
图21. CLOAD 与30%以下过冲串联电阻的关系
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10342-028
2V/DIV
1V/DIV
ADV3205
电路图
AVCC
DVCC
ESD
ESD
INPUT
INPUT
ESD
AVEE
10342-010
10342-007
ESD
DGND
图27. 逻辑输入
图24. 模拟输入
DVCC
AVCC
2kΩ
ESD
ESD
OUTPUT
OUTPUT
10342-008
AVEE
DGND
图28. 逻辑输出
图25. 模拟输出
DVCC
ESD
20kΩ
RESET
DGND
10342-009
ESD
图26. 复位输入
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10342-011
ESD
ESD
ADV3205
工作原理
ADV3205是一款两倍增益交叉点阵列，具有16个输出，每
ADV3205集成内部串扰隔离箝位，具有可变偏置电平。这
个输出都可以连接16个输入中的任意一个。16个可切换跨
些电平作为允许必要的输入范围而被选中，以适应增益为
导级由输出行进行组织，并以16:1多路复用器的形式与每
+2的全输出摆幅。将输入过驱至器件线性范围以外最终会
一个输出缓冲器相连。16行跨导级的每一行都与16个输入
正向偏置这些箝位，增加功耗。有效输入范围为±1.5 V。当
引脚并行相连，总共256个跨导级阵列。每个输出的解码
输出被禁用，且以外部驱动时，施加其上的电压不应超过
逻辑都会选择一个(或不选)跨导级，以驱动输出级。跨导
ADV3205的有效输入摆幅范围。
级为NPN输入差分对，为折叠式共源共栅输出级提供电
流。补偿网络和发射极跟随器输出缓冲器位于输出级。反
馈电压将增益设为+2。
灵活的TTL兼容型逻辑接口简化了矩阵的编程。并列或串
行载入第一级锁存将对每个输出实现编程。全局锁存可同
时更新所有输出。串行模式下，串行数据输出引脚(DATA
ADV3205可驱动反向端接视频负载，将±3.0 V电压摆动至
150 Ω负载。禁用未使用的输出和跨导级可最大程度降低片
OUT)允许器件以菊花链形式连接，用于单引脚编程多个
IC。通过禁用所有输出，可实现上电复位功能，避免总线
内功耗。
冲突。
ADV3205的特性有利于构建更大的开关矩阵。未使用的输
数字逻辑要求在DVCC引脚上具有相对于DGND的5 V电压。
出可被禁用，仅输出端保留4 kΩ的反馈网络电阻。这将使
多个IC共享同一总线，假设输出负载阻抗高于允许的最小
内部ESD保护二极管要求DGND和AGND引脚具有相同的
电位。
值。由于不需要额外的输入缓冲，因此可在不进一步衰减
短路输出条件
信号的情况下轻松达到高输入电阻和低输入电容。
ADV3205输入具有独特的偏置电流补偿方案，能够克服跨
导输入阵列架构常见的问题。通常，随着越来越多的连接
到同一个输入的跨导级导通，输入偏置电流也随之提高。
虽然ADV3205输出具有短路电流保护功能，但是短路输出
电流依然可能达到导致器件损坏的电平值。不能将ADV3205
的任意输出端为持续短路至地。
由于0至16的任意跨导级都可共享同一输入引脚，因此通
过源阻抗驱动输入的偏置电流源数量可变。ADV3205对来
自每个跨导级的输入偏置电流进行采样，并消除它们的影
响，因此无论使能了多少数量的输入，残余偏置电流的标
称值都为0。
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ADV3205
应用信息
ADV3205提供两种选项，改变交叉点矩阵的编程方式。在
并行编程
第一种选项中，提供80位串行字，以一次串行操作更新整
在并行编程模式下，改变矩阵时不需要对整个器件进行重
个矩阵。第二种选项允许通过并行端口，改变单个输出的
新编程。事实上，并行编程允许每次修改一个输出。由于
编程。串行选项需求的信号较少但需要更多时间(时钟周
并行编程只占用一个CLK/UPDATE周期，因此采用并行编
期)用于改变编程方式，而并行编程技术需求更多的信号，
程可节省大量时间。
但每次都可单独改变一个输出，并且完成编程所需时钟周
期数较少。
使用并行编程的一个重要考虑因素，是RESET信号不会复
位ADV3205中的所有寄存器。拉低RESET信号后，它只会
串行编程
将所有输出设为禁用状态。这在上电时比较有用，可确保
串行编程模式使用下列器件引脚：CE、CLK、DATA IN、
同一时间不会激活两个并行输出。
UPDATE和SER/PAR。第一步是在SER/PAR引脚上置位低电
完成初始上电后，器件中的内部寄存器通常包含随机数
平，使能串行编程模式。芯片的CE引脚必须为低电平，以
便将数据读入器件。当器件并联连接时，CE信号可用于寻
址单个器件。
据，哪怕此时已置位RESET信号。若针对一路输出使用并
行编程，则该输出被正确编程，但器件的其余部分具有随
机的编程状态，具体取决于上电时的内部寄存器内容。因
数据移位至器件的串行端口时，UPDATE信号必须为高电
此，使用并行编程时，需注意上电后，所有的输出都应当
平。虽然UPDATE为低电平时数据仍可进行移位，但透明
编程为需要的状态。这样可确保编程矩阵始终处于已知状
异步锁存器允许移位数据到达矩阵。这使得矩阵尝试更新
态。之后，并行编程即可用于每次对单个输出进行修改。
所有移位数据定义的即时状态。
与此类似，如果初始上电后，CE和UPDATE同时被拉低，
DATA IN上的数据在每个CLK的下降沿被读入。总共80位数
则移位寄存器中的随机上电数据将被编程到矩阵中。因
据必须通过DATA IN输入移位至移位寄存器，以完成编程。
此，为了防止交叉点被编程为未知状态，初始上电后不应
16个输出中的每一个都有4位(D0至D3)决定其输入源，后
同时对CE和UPDATE施加逻辑低电平。初始上电后，通过
跟1位(D4)决定输出的使能状态。若D4为低电平(输出禁
串行或并行编程方案一次将整个移位寄存器编程至需要的
用)，则4个关联位(D0至D3)无关，因为没有输入切换至该
状态，可消除矩阵被编程至未知状态的风险。
输出。
若要通过并行编程改变输出编程方式，可拉高SER/PAR和
最高有效输出地址数据首先移位至移位寄存器中，其后数
UPDATE，并拉低CE。CLK信号应处于高电平状态。将需
据依次移位，直至最低有效输出地址数据完成移位。此时
要编程的4位输出地址置于A0至A3引脚。前四个数据位
可拉低UPDATE，让器件根据刚移位的数据进行编程。
(D0至D3)应包含可鉴别输入的信息，该输入编程为寻址输
UPDATE寄存器为异步寄存器，当UPDATE处于低电平(并
出。第五个数据位(D4)决定输出的使能状态。若D4为低电
且CE处于低电平)时，该寄存器透明。
平(输出禁用)，则D0至D3上的数据为无关数据。
当多个ADV3205器件在系统中串联编程时，某个器件的
所需的地址和数据信号建立后，即可通过CLK信号的高电
DATA OUT信号可连接至下一个器件的DATA IN，形成串联
平至低电平转换，将其锁存入移位寄存器中。但此时还未
信号链。并联连接所有CLK、CE、UPDATE和SER/PAR引
对矩阵编程，直到拉低UPDATE信号。随后，便有可能在
脚，并以前文所述方式对其进行操作。串行数据输入信号
UPDATE保持高电平时，通过CLK连续负转换，先行锁存
链第一个器件的DATA IN引脚，并以纹波方式传递至位于
数个或全部输出的新数据，并且随后当UPDATE变为低电
最后的器件。因此，输入信号链中最终器件的数据应在编
平时使所有新数据变为有效。在并行编程中，可使用该技
程序列开始时就绪。编程序列的长度为80位乘以链路中的
巧，完成上电后的器件首次编程。
器件数。
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ADV3205
上电复位
ADV3205输出具有低阻抗特性，并且无法正确端接75 Ω传
上电ADV3205时，通常要求输出启动为禁用状态。拉低
输线路的源端。这种情况下，在驱动视频信号的输出端添
RESET引 脚 时 ， 可 使 所 有 输 出 处 于 禁 用 状 态 。 然 而 ，
加一个75 Ω串联电阻。然后使用75 Ω电阻在其远端对75 Ω
RESET信号并不复位ADV3205中的所有寄存器。这在操作
传输线路进行端接。整个端接方案将ADV3205的输出幅度
并行编程模式时尤为重要。有关上电后编程内部寄存器的
一分为二。由于ADV3205的通道增益为2，因此产生了一
更多信息，参见“并行编程”部分。串行编程每次可编程整
个总单位增益通道。
个矩阵；因此，无需作特殊考虑。
构建更大的交叉点阵列
由于上电后移位寄存器中的数据是随机的，请不要用于编
ADV3205是高密度构建块，用于构建尺寸大于16 × 16的交
程矩阵，否则可能造成矩阵状态未知。若要防止这种情
叉点阵列。其输出禁用和芯片使能等多种特性对于构建更
况，上电初始后不要同时对CE和UPDATE施加逻辑低电平
大的交叉点阵列而言非常有用。
信号。首先，加载需要的数据至移位寄存器中，然后拉低
UPDATE，以便对器件编程。
构建更大的交叉点首先要考虑的是确定所需器件的最低数
量。ADV3205的16 × 16架构包含256点，系数为64，大于4 × 1
RESET引脚针对DVCC具有一个20 kΩ上拉电阻，可用于建立
交叉点(或多路复用器)。相比较而言，使用这些更小型的
简单的上电复位电路。RESET与地之间连接一个电容，保
器件所节省的印刷电路板(PCB)面积、功耗和设计工作量
持RESET低电平一段时间，同时器件其余部分趋于稳定。
非常明显。
低电平条件导致所有输出禁用。电容随后便可通过上拉电
阻充电至高电平状态，允许器件具有完整的编程能力。
对于非阻塞式交叉点，所需的点数等于输入数乘以输出
数。非阻塞式要求编程给定输入至一个或多个输出，这些
管理视频信号
输出不要求该输入用作任意其它输出的源。
视频信号通常使用受控阻抗传输线路，这些线路端接至它
某些非阻塞式交叉点架构要求的数量比之前计算的最小值
们的特性阻抗。虽然并非总是这种情况，若要在受控阻抗
更多。另外还存在阻塞式架构，可采用比这个最小值更少
传输线路上路由视频信号，则使用ADV3205时需考虑一些
的器件数构建。这些系统基于静态提供连接性，在整体系
因素。图29显示了典型视频通道的输入输出原理图。
统设计时予以决定。
+5V
75Ω
G=2
75Ω
–5V
构建更大的交叉点阵列的基本概念是，在水平方向上并联
75Ω
TRANSMISSION
LINE
连接输入，并且在垂直方向上用线“或”方式连接输出。通
过下图可更好地理解水平和垂直的含义。图30表示32 × 32交
75Ω
叉点阵列概念，使用了四个ADV3205器件。注意，输出端
未显示75 Ω源端接，但驱动75 Ω传输线路时是需要的。
图29. 视频信号电路
视频信号最常使用的是75 Ω传输线路，线路两端都需采用
该电阻值进行端接。当这类源作为其中一个ADV3205的输
IN00 TO IN15
16
16
ADV3205
75Ω
入时，高输入阻抗无法正常端接这些信号。因此，需使用
16
75 Ω分流电阻接地，对线路实现端接。由于视频信号受限
于它们的峰峰值幅度(通常不超过1.5 V峰峰值)，因此视频
IN16 TO IN31
信号经过ADV3205前不需要进行衰减。
ADV3205
16
ADV3205
8
16
ADV3205
75Ω
16
16
16
16
图30. 使用四个ADV3205器件的32 × 32交叉点阵列
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10342-032
75Ω
VIDEO
SOURCE
ADV3205
TYPICAL
OUTPUT
10342-031
TYPICAL
INPUT
ADV3205
各输入独立分配至两个器件各自的32个输入，并且并联75 Ω
除此之外，还有其它视频格式，使用三个通道搭载视频信
端接位于传输线路的终点处。输出以线“或”方式成对连接
息。摄像机直接从图像传感器生成RGB(红，绿，蓝)。
在一起。在任意指定的时刻，仅使能线“或”对输出中的某
RGB还是计算机用于内部图形的常用格式。RGB能被转化
一对。要达到这一点，必须正确写入器件编程软件。
为Y、R–Y和B–Y格式，有时也称为YUV格式。这三个电路
视频标准称为模拟分量视频。
多通道视频
ADV3205良好的视频规格使其成为构建复合视频交叉点开
模拟分量视频标准要求每个视频通道具有三个交叉点通
关的理想替代产品。通过利用ADV3205器件的高集成度，
道，处理开关功能。与双电路视频格式类似，输入和输出
以及在复合视频中每个系统视频通道仅需要一个交叉点通
以三个一组进行分配，且路由视频信号时执行适当的逻辑
道的事实，这些开关可达到非常高的密度。但是，其它视
编程。
频格式也能通过ADV3205路由，而那些格式的每个视频通
串扰
道要求多个交叉点通道。
许多视频系统具有严格的要求，保持各种信号在系统内不
某些系统使用双绞线搭载视频信号。这些系统采用差分信
会相互影响。串扰是描述附近其它通道的信号耦合至给定
号，由于电缆、连接器和端接方式的成本较低，因此可降
通道的术语。
低成本。它们还具有降低串扰和抑制共模信号的能力，这
当系统中存在很多距离很近的信号时(就像使用ADV3205
对于工作在噪声环境下的设备，或者发送和接收设备之间
的系统)，串扰问题可能极为复杂。使用一个或多个ADV3205
存在共模电压的情况而言非常重要。
器件时，需对串扰本质以及术语定义的深入了解。
这些系统中的视频信号是差分的；信号具有正和负(或者反
相)版本。这些补充信号在双绞线的每一根绞线上传输，产
生一阶零共模电压。在接收端，信号以差分方式接收，并
转换回单端信号。
开关这些差分信号时，开关元素需要用到两路通道，以便
处理组成视频通道的两路差分信号。因此，一路差分视频
通道被分配至一对交叉点通道，即输入和输出。对于单个
ADV3205而言，8路差分视频通道可分配至16路输入和16
路输出。这便形成了有效的8 × 8差分交叉点开关。
编程这类器件要求成对编程输入和输出。该信息可从针对
ADV3205编程格式以及系统需求的检测中推导出来。
串扰种类
串扰可通过三种方式中的任意一种传播。它们可分为电
场、磁场和共用公共阻抗。本部分内容解释这些影响。
每个导体都可以既是电场的辐射器，同时又是电场的接收
器。当发射器产生电场，电场向整个杂散电容(例如空间)
传播并与接收器耦合，然后感应出电压时，便形成了电场
串扰机制。该电压在任何接收到它的通道里，都是不希望
存在的串扰信号。
流经导体的电流产生磁场，该磁场围绕此电流。这些磁场
随后便在任何具有与之相连路径的导体内产生电压。在这
些其它通道内原本不希望存在的感应电压即为串扰信号。
还有其它一些模拟视频格式也要求每个视频通道具有多个
那些受串扰影响的通道具有互感，可将信号从一个通道耦
模拟电路。视频系统中，一种广泛使用的双电路格式是S-
合至另一个通道。
视频或Y/C-视频。Y/C视频格式在其中一个通道上搭载视
频信号的亮度(Y)部分，而在另一个通道上搭载色度(C)。
多通道系统的电源、地和其它信号回路通常通过各种通道
实现共享。当来自某个通道的电流流过其中一条路径时，
由于S-视频亦针对单个视频通道使用两个独立的电路，创
阻抗两端产生的电压便成为共享公共阻抗的其它通道的输
建交叉点系统要求将一个视频通道分配至两个交叉点通
入串扰信号。
道，即与差分视频系统中的情况相同。除开视频格式的本
质，这两种系统的其余部分均相同。
所有这些串扰源都是矢量；因此无法将幅度简单相加，得
出总串扰。事实上，有些条件下以特定配置并联驱动额外
电路，可降低串扰。
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ADV3205
串扰区域
每种情况都与其它情况存在一定差异，并且可能导出一个
一个实际的ADV3205电路必须在某种电路板上实现，才可
独特值，具体取决于测量系统的分辨率，但几乎不可能实
连接电源和测量设备。但这样也产生了一个问题，即系统
际测量所有这些项并指定它们。此外，它仅描述了一个输
的串扰是器件内部的串扰与电路板串扰相叠加的结果。当
入通道的串扰矩阵。所有其它输入都可假设具有相似的串
试图最小化串扰的影响时，尝试区分这两个区域非常重要。
扰矩阵。此外，如果考虑输入连接至其它输出(未用于测
此外，输入至交叉点之间，以及输出之间也可能发生串
量)的可能排列组合，则数字会大得离谱。如果使用多个
扰。它也可能在输入至输出之间发生。下文提供的技巧可
ADV3205器件构建更大的交叉点阵列，数字将直线上升。
用于诊断系统的哪部分产生了串扰，以及如何最小化串扰。
显然，必须选出这些情况的某些部分，指引人们找到一种
实用的串扰测量方法。一个常用的方法是测量所有不利串
测量串扰
通过施加一个信号至一路或多路通道，并测量选定通道上
的相应信号强度，即可测得串扰。测量值通常以低于测试
信号幅度多少dB表示。串扰计算如下：
扰；这表示测量选定通道的串扰，同时并行驱动其它系统
通道。总之，该方法得到最差情况下的串扰数，但由于串
扰信号的矢量特性，情况并非总是如此。
其它有用的串扰测量方法由一个最近的相邻通道或每一侧
|XT| = 20log10(Asel(s)/Atest(s))
两个相邻通道所建立。这些串扰的测量值通常高于相距较
其中：
远的通道测量值，因此可用作任何其它单通道或双通道在
s = jw，是拉普拉斯变换的变量。
最差情况下的串扰测量值。
Asel(s)是选定通道上感应信号串扰幅度。
输入和输出串扰
Atest(s)是测试信号的幅度。
可以看出，串扰是频率的函数，但不是测试信号(针对一阶而
言)幅度的函数。此外，串扰信号相位与关联测试信号有关。
网络分析仪常用于测量目标频率范围内的串扰。它可同时
提供串扰信号的幅度和相位信息。
ADV3205灵活的编程能力可用于诊断串扰更多地存在于输
入侧还是输出侧。一些例子可以说明。给定的输入通道(本
例中，IN07位于中间)可编程驱动OUT07(同样位于中间)。
输入至IN07端接至地(通过50 Ω或75 Ω)，并且不施加信号。
其它所有输入都采用相同的测试信号(由分布式放大器提
随着交叉点系统或器件的扩大，理论串扰的组合排列数可
供)并行驱动，除OUT07外的其它所有输出都禁用。由于
能变得极为庞大。例如，以ADV3205的16 × 16矩阵为例，
接地IN07编程驱动OUT07，因此不应当有任何信号。任何
注意可视为单通道(如IN00输入)的串扰项数目。IN00编程
信号的存在都可影响到另外15个不利输入信号，因为不驱
为连接ADV3205的其中一个输出，可用于测量。
动其它输出(它们都被禁用)。因此，这种方法测量所有不
首先，与驱动测试信号至所有其它15个输入有关的串扰项
每一次可测量一个，同时施加“无信号”至IN00。然后，与
利输入对IN07的串扰贡献。当然，该方法可用于其它输入
通道和不利输入组合。
驱动并联测试信号至所有其它15个输入有关的串扰项每一
对 于 输 出 串 扰 测 量 而 言 ， 单 个 输 入 通 道 被 驱 动 (例 如
次可测量所有可能的组合中的两个，然后一次三个，以此
IN00)，并且除给定输出(位于中间的IN07)外的所有输出都
类推，直至只剩一种方法并行驱动测试信号至所有其它15
编程连接至IN00。OUT07编程连接IN15(远离IN00)，后者
个输入。
端接至地。因此，OUT07应当不存在任何信号，因为它监
听的是无噪声输入。在OUT07端测得的任意信号都可能对
其它16个不利输出贡献了输出串扰。同样，该方法可经过
修改，用于测量其它通道以及其它交叉点矩阵组合。
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ADV3205
阻抗对串扰的影响
该串扰机制可通过保持低共用电感，并增加RL而最大程度
输入侧的串扰受驱动输入的源端输出阻抗的影响。驱动源
地加以减少。通过增加导体空间并最小化它们的并联长
阻抗越低，串扰幅度也越低。输入侧的主要串扰机制是容
度，便可保持低共用电感。
性耦合。高阻抗输入不产生大电流，也就无法形成磁感应
串扰。但是，大电流可能流经输入端接电阻和驱动它们的
环路。因此，输入侧的PCB可能对磁耦合串扰作出贡献。
从电路角度来看，输入串扰机制与电容耦合至阻性负载相
似。对于低频而言，串扰幅度可计算如下：
PCB布局布线
必须特别注意降低系统电路板产生的额外串扰。细节上需
要注意的区域有：接地、屏蔽、信号路由和电源旁路。
ADV3205的封装设计为尽可能减少串扰。每个输入都通过
模拟接地引脚，与其它输入隔离。直接将所有AGND引脚
|XT| = 20log10[(RSCM) × s]
与电路板的接地层相连。这些接地引脚提供屏蔽、低阻抗
其中：
回路和输入端的物理隔离。所有这些都有助于降低串扰。
RS为源电阻。
每个输出都通过模拟电源引脚的其中一个极性与其两个相
CM为测试信号电路和选定电路之间的公共电容。
邻输出隔离。所有模拟电源引脚都仅为两个最近输出的输
s为拉普拉斯变换的变量。
出级提供电源。这些电源引脚提供屏蔽、物理隔离，并且
由之前公式可以看出，这种串扰机制具有高通特性；它可
为输出提供低阻抗电源。使用0.1 μF芯片电容直接与接地层
通过降低输入电路的耦合电容并降低驱动器的输出阻抗，
相连即可单独旁路每个电源引脚，然后通过共用阻抗，最
最大程度地加以减少。若输入由75 Ω端接电缆驱动，则使
大程度降低高频输出串扰。
用低输出阻抗缓冲器缓冲该信号即可降低输入串扰。
每个输出还有一个片内补偿电容，独立连接至附近的模拟
在输出侧，串扰可通过驱动较轻的负载而减少。虽然驱动
地引脚。这种技术通过阻止流经这些通道的电流共用IC上
150 Ω视频负载时，ADV3205具有出色的差分增益和相位规
的阻抗、以及封装引脚内的阻抗，从而降低串扰。直接将
格，但由于高输出电流，串扰高于可达到的最小值。这些电
这些AGND引脚与接地层相连。
流通过输出引脚共用电感以及ADV3205的焊线而引起串扰。
另外有独立的数字(逻辑)和模拟电源。DVCC必须为5 V，以
从电路角度来看，此输出串扰机制与绕组间含有共用电
便与5 V CMOS和TTL逻辑兼容。AVCC和AVEE的范围为±5 V
感，并驱动负载电阻的变压器类似。对于低频而言，串扰
至±12 V，具体取决于不同的应用。
幅度可计算如下：
采用0.1 μF电容可对每个电源引脚(或一组相邻的电源引脚)
|XT| = 20log10(Mxy × s/RL)
进行局部去耦。使用10 μF电容对进入电路板的电源去耦。
其中：
Mxy为输出X至输出Y的共用电感。
RL为测量输出的负载电阻。
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ADV3205
外形尺寸
16.20
16.00 SQ
15.80
1.60 MAX
0.75
0.60
0.45
100
1
76
75
PIN 1
14.20
14.00 SQ
13.80
TOP VIEW
(PINS DOWN)
0.15
0.05
SEATING
PLANE
0.20
0.09
7°
3.5°
0°
0.08
COPLANARITY
25
51
50
26
VIEW A
0.50
BSC
LEAD PITCH
VIEW A
ROTATED 90° CCW
COMPLIANT TO JEDEC STANDARDS MS-026-BED
0.27
0.22
0.17
051706-A
1.45
1.40
1.35
图31. 100引脚薄型四方扁平封装[LQFP]
(ST-100-1)
尺寸单位：mm
订购指南
型号1
ADV3205JSTZ
ADV3205-EVALZ
1
温度范围
0°C至70°C
封装描述
100引脚薄型四方扁平封装[LQFP]
评估板
Z = 符合RoHS标准的器件。
©2011 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D10342sc-0-12/11(0)
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封装选项
ST-100-1
