ADV7391BCPZ

低功耗、全集成、 10位标清/高清视频编码器 ADV7390/ADV7391/ADV7392/ADV7393 产品特性 3个高质量、10位视频DAC 16× (216 MHz) DAC过采样(标清) 8× (216 MHz) DAC过采样(增清) 4× (297 MHz) DAC过采样(高清) DAC输出电流：37 mA(最大值) 支持多格式视频输入 4:2:2 YCrCb(标清、增清和高清) 4:4:4 RGB(标清) 支持多格式视频输出 复合(CVBS)和S视频(Y-C) 分量YPrPb(标清、增清和高清) 分量RGB(标清、增清和高清) 提供引脚架构芯片级封装(LFCSP) 32引脚、5 mm × 5 mm LFCSP 40引脚、6 mm × 6 mm LFCSP 提供晶圆级芯片规模封装(WLCSP) 30引脚、5 × 6 WLCSP封装，单DAC输出 高级电源管理 取得专利的内容相关低功耗DAC操作 自动有线电视信号检测和DAC关断 各DAC具有独立开关控制 休眠模式下功耗最低 支持74.25 MHz 8/10/16位高清输入 符合SMPTE 274M (1080i)、296M (720p)和240M (1035i) 标准 符合EIA/CEA-861B标准 支持NTSC M、PAL B/D/G/H/I/M/N、PAL 60 NTSC和PAL方形像素操作(24.54 MHz/29.5 MHz) 符合Macrovision 7.1.L1版(标清)和1.2版(增清)标准 副本生成管理系统(CGMS) 隐藏字幕和宽屏幕信令(WSS) 集成副载波锁定至外部视频源 完整的片内视频时序发生器 片内测试图案生成 可编程特性 亮度和色度滤波器响应 垂直消隐间隔(VBI) 副载波频率(fSC)和相位 亮度延迟 高清(HD)可编程特性(720p/1080i/1035i) 4过采样(297 MHz) 内部测试图案发生器 彩色和黑色条、小窗、平场/帧 完全可编程YCrCb转RGB矩阵 Rev. G 伽玛校正 可编程自适应滤波器控制 可编程锐度滤波器控制 CGMS (720p/1080i)和CGMS B型(720p/1080i) 支持双倍数据速率(DDR)输入 增清(ED)可编程特性(525p/625p) 8过采样(216 MHz输出) 内部测试图案发生器 黑色条、小窗、平场/帧 独立的Y和PrPb输出延迟 伽玛校正 可编程自适应滤波器控制 完全可编程YCrCb转RGB矩阵 欠冲限幅器 Macrovision 1.2版(525p/625p)(仅ADV7390/ADV7392) CGMS (525p/625p)和CGMS B型(525p) 支持双倍数据速率(DDR)输入 标清(SD)可编程特性 16过采样(216 MHz) 内部测试图案发生器 彩色和黑色条 有效视频开始和结束时的边沿速率受控 独立的Y和PrPb输出延迟 欠冲限幅器 伽玛校正 数字降噪(DNR) 多个亮度和色度滤波器 增益/衰减可编程的亮度SSAF滤波器 PrPb SSAF 分量和复合/S视频输出具有独立的基底控制 VCR FF/RW同步模式 Macrovision 7.1.L1版(仅ADV7390/ADV7392) 副本生成管理系统(CGMS) 宽屏幕信令(WSS) 隐藏字幕 串行MPU接口，兼容I2C 2.7 V或3.3 V模拟电源 1.8 V数字电源 1.8 V或3.3 V I/O电源 温度范围：−40°C至+85°C W级汽车应用温度范围：−40°C至+105°C 通过汽车应用认证 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2006-2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADV7390/ADV7391/ADV7392/ADV7393 目录 特性....................................................................................................1 修订历史 ...........................................................................................3 应用....................................................................................................5 概述....................................................................................................5 功能框图 ...........................................................................................6 技术规格 ...........................................................................................7 电源规格......................................................................................7 输入时钟规格 .............................................................................7 模拟输出规格 .............................................................................7 数字输入/输出规格—3.3 V .....................................................8 数字输入/输出规格—1.8 V .....................................................8 MPU端口时序规格 ...................................................................8 数字时序规格—3.3 V................................................................9 数字时序规格—1.8 V..............................................................10 视频性能规格 ...........................................................................11 功耗规格....................................................................................11 时序图 ........................................................................................12 绝对最大额定值............................................................................18 热阻 ............................................................................................18 ESD警告.....................................................................................18 引脚配置和功能描述 ...................................................................19 典型性能参数 ................................................................................21 MPU端口描述 ...............................................................................26 I2C操作.......................................................................................26 寄存器图 .........................................................................................28 寄存器编程 ...............................................................................28 子地址寄存器(SR7至SR0)......................................................28 ADV7390/ADV7391输入配置 ....................................................46 标清 ............................................................................................46 增清/高清 ..................................................................................46 增清(54 MHz) ...........................................................................46 ADV7392/ADV7393输入配置 ....................................................47 标清 ............................................................................................47 增清/高清 ..................................................................................48 增清(54 MHz) ...........................................................................48 输出配置 .........................................................................................49 设计特性 .........................................................................................50 输出过采样 ...............................................................................50 高清隔行外部HSYNC和VSYNC考虑 .................................51 增清/高清时序复位.................................................................51 副载波频率锁定.......................................................................51 标清VCR FF/RW同步.............................................................52 垂直消隐间隔 ...........................................................................52 标清副载波频率控制..............................................................52 标清非隔行模式.......................................................................52 标清方形像素模式 ..................................................................52 滤波器 ........................................................................................54 增清/高清测试图案颜色控制 ...............................................55 颜色空间转换矩阵 ..................................................................55 标清亮度和颜色比例控制 .....................................................57 标清色调调整控制 ..................................................................57 标清亮度检测 ...........................................................................57 标清亮度控制 ...........................................................................57 标清输入标准自动检测 .........................................................58 双缓冲 ........................................................................................58 可编程DAC增益控制 .............................................................58 伽玛校正....................................................................................59 增清/高清锐度滤波器和自适应滤波器控制.....................60 增清/高清锐度滤波器和自适应滤波器应用示例 ............61 标清数字降噪 ...........................................................................62 标清有效视频边沿控制 .........................................................64 外部水平和垂直同步控制 .....................................................65 低功耗模式 ...............................................................................66 电缆检测....................................................................................66 DAC自动关断...........................................................................66 休眠模式....................................................................................66 像素和控制端口回读..............................................................67 复位机制....................................................................................67 标清图文电视插入 ..................................................................67 印制电路板布局和设计...............................................................69 未用引脚....................................................................................69 DAC配置 ...................................................................................69 视频输出缓冲器和可选输出滤波器 ...................................69 印刷电路板(PCB)布局............................................................70 WLCSP封装的额外布局布线考虑.......................................71 典型应用电路 ...........................................................................72 副本生成管理系统 .......................................................................74 标清CGMS ................................................................................74 Rev. E | Page 2 of 108 ADV7390/ADV7391/ADV7392/ADV7393 增清CGMS ................................................................................74 高清CGMS ................................................................................74 CGMS CRC功能.......................................................................74 标清宽屏幕信令............................................................................77 标清隐藏字幕 ................................................................................78 内部测试图案生成 .......................................................................79 标清测试图案 ...........................................................................79 增清/高清测试图案.................................................................79 标清时序 .........................................................................................80 高清时序 .........................................................................................85 视频输出电平 ................................................................................86 标清YPrPb输出电平—SMPTE/EBU N10 ...........................86 增清/高清YPrPb输出电平 .....................................................87 标清/增清/高清RGB输出电平 ..............................................88 标清输出图 ...............................................................................89 视频标准 .........................................................................................90 配置脚本 .........................................................................................92 标清 ............................................................................................92 增清 ............................................................................................99 高清 ......................................................................................... 101 ADV739x评估板......................................................................... 104 外形尺寸 ...................................................................................... 105 订购指南................................................................................. 107 汽车应用级产品.................................................................... 107 修订历史 2013年2月—修订版F至修订版G 更改特性部分 ..................................................................................1 更改表14 .........................................................................................18 更改图62 .........................................................................................48 修改“订购指南”部分................................................................. 107 2012年11月—修订版E至修订版F 更新“外形尺寸”.......................................................................... 105 修改“订购指南”部分................................................................. 107 2012年2月—修订版D至修订版E 更改表1 .............................................................................................5 更改“数字输入/输出规格—1.8 V”部分......................................8 更改表15 .........................................................................................21 更改表20 .........................................................................................31 更改表23 .........................................................................................34 更改表28 .........................................................................................39 更改“16位4:4:4 RGB模式”部分 ..................................................47 增加“外部同步极性”部分 ...........................................................51 删除“增清/高清非标准时序模式”部分、图63和表41； 重新编号 .........................................................................................51 将“标清副载波频率锁定、副载波相位复位及时序复位” 部分更改为“标清副载波频率锁定”部分.................................52 删除“子地址0x84、位[2:1]”部分、“时序复位(TR)模式” 部分、“副载波相位复位(SCR)模式”部分、图64和图65.....52 修改“订购指南”部分................................................................. 121 2011年11月—修订版C至修订版D 更改“特性”部分...............................................................................1 更新外形尺寸 ............................................................................. 107 2011年9月—修订版B至修订版C 更改“MPU端口描述”部分 ..........................................................26 更改订购指南 ............................................................................. 107 2010年7月—修订版A至修订版B 更改“特性”部分...............................................................................1 更改“应用”部分...............................................................................5 更改“概述” .......................................................................................5 增加表2，重新排序 .......................................................................5 新增图2；重新排序 .......................................................................6 更改全驱动输出电流参数(表5)...................................................7 更改表14 .........................................................................................18 增加图20 .........................................................................................19 更改表15 .........................................................................................19 更改“ADV7390/ADV7391输入配置”部分...............................45 增加“WLCSP封装的额外布局布线考虑”部分 .......................71 增加图97 .........................................................................................73 更改“配置脚本”部分....................................................................92 更改子地址0x00(表66).................................................................93 更改子地址0x00(表80).................................................................95 更改子地址0x00(表83).................................................................95 更改子地址0x00(表97).................................................................98 更新“外形尺寸”，增加图150.................................................. 106 更改订购指南 ............................................................................. 106 2009年3月—修订版0至修订版A 更改“特性”部分...............................................................................1 删除详细特性部分，更改表1......................................................4 更改图1，增加图2..........................................................................5 更改表2、输入时钟规格部分和模拟输出规格部分 ..............6 更改“数字输入/输出规格—3.3 V”部分和表5...........................7 Rev. E | Page 3 of 108 ADV7390/ADV7391/ADV7392/ADV7393 增加“数字输入/输出规格—1.8 V”部分和表6...........................7 更改“MPU端口时序规格”部分的默认条件..............................7 更改“数字时序规格—3.3 V”部分和表8.....................................8 增加“数字时序规格—1.8 V”部分和表9.....................................9 增加“视频性能规格”部分的默认条件 .....................................10 增加“功耗规格”部分的默认条件 ..............................................10 更改表11 .........................................................................................10 更改图16 .........................................................................................16 更改表12 .........................................................................................17 更改表14的引脚19和引脚1描述................................................18 更改“MPU端口描述”部分 ..........................................................25 更改“I2C操作”部分 .......................................................................25 增加表15 .........................................................................................25 更改表17 .........................................................................................28 更改表19的位0x30描述 ...............................................................30 更改表27 .........................................................................................37 更改表29的位0x8B描述...............................................................39 更改表30 .........................................................................................40 更改表31 .........................................................................................41 增加表32 .........................................................................................42 将“特性”部分更名为“设计特性”部分 ......................................48 更改“增清/高清非标准时序模式”部分....................................48 增加“高清隔行外部HSYNC和VSYNC考虑”部分 .................49 更改“标清副载波频率锁定、 副载波复位和时序复位”部分 ....................................................49 更改“子地址0x8C至子地址0x8F”部分 .....................................51 更改“FSC编程”部分 .....................................................................51 更改“子地址0x82位4”部分 .........................................................51 增加“标清手动CSC矩阵调整特性”部分..................................54 增加表47 .........................................................................................55 更改“子地址0x9C至子地址0x9F”部分 .....................................56 更改“子地址0xBA”部分...............................................................56 增加“休眠模式”部分....................................................................65 更改“像素和控制端口回读”部分 ..............................................66 更改“复位机制”部分....................................................................66 增加“标清图文电视插入”部分 ..................................................66 增加图87 .........................................................................................67 增加图88 .........................................................................................68 更改“DAC寄存器”部分 ...............................................................68 增加“未用引脚”部分....................................................................68 更改“电源时序控制”部分 ...........................................................70 更改“内部测试图案生成”部分 ..................................................77 更改标清时序下的“模式0 (CCIR-656)—从机操作 (子地址0x8A = XXXXX000)”部分 .............................................78 2006年10月—修订版0：初始版 Rev. E | Page 4 of 108 ADV7390/ADV7391/ADV7392/ADV7393 表1. LFCSP封装直接支持的标准 应用 有效分辨率 720 × 240 720 × 288 720 × 480 I/P1 P P I 帧速率 (Hz) 59.94 50 29.97 时钟输入 (MHz) 27 27 27 720 × 576 I 25 27 车载信息娱乐系统(仅限ADV7392和ADV7393 ) 640 × 480 I 29.97 24.54 概述 768 × 576 I 25 29.5 720 × 483 720 × 483 720 × 483 720 × 576 720 × 483 720 × 576 1920 × 1035 1920 × 1035 1280 × 720 P P P P P P I I P 27 27 27 27 27 27 74.25 74.1758 74.25 1280 × 720 P 74.1758 SMPTE 296M 1920 × 1080 1920 × 1080 1920 × 1080 1920 × 1080 1920 × 1080 I I P P P 59.94 59.94 59.94 50 59.94 50 30 29.97 60, 50, 30, 25, 24 23.97, 59.94, 29.97 30, 25 29.97 30, 25, 24 23.98, 29.97 24 ITU-R BT.601/656 ITU-R BT.601/656 NTSC Square Pixel PAL Square Pixel SMPTE 293M BTA T-1004 ITU-R BT.1358 ITU-R BT.1358 ITU-R BT.1362 ITU-R BT.1362 SMPTE 240M SMPTE 240M SMPTE 296M 74.25 74.1758 74.25 74.1758 74.25 SMPTE 274M SMPTE 274M SMPTE 274M SMPTE 274M ITU-R BT.709-5 手机 数码相机 便携式媒体和DVD播放器 便携式游戏机 便携式数码摄像机 机顶盒(STB) ADV7390/ADV7391/ADV7392/ADV7393均属于单芯片、高 速、数模视频编码器系列。三个2.7 V/3.3 V 10位视频DAC (WLCSP封装为一个DAC)支持标清(SD)或高清(HD)视频格 式的复合(CVBS)、S视频(Y-C)或分量(YPrPb/RGB)模拟输 出。单DAC WLCSP封装仅在标清分辨率下支持CVBS (NTSC和PAL)输出(见表2)。 这些编码器针对低功耗操作进行了优化，尺寸极小，并且 只需很少的外部器件，非常适合要求电视输出功能的便携 式和功耗敏感型应用。有线电视信号检测和DAC自动关断 特性可确保功耗保持最低。 ADV7390/ADV7391配有一个8位视频输入端口，通过SDR 接口支持标清视频格式，通过DDR接口支持高清视频格 式。ADV7392/ADV7393配有一个16位视频输入端口，可 采用多种方式进行配置。同时支持标清RGB输入。 1 该系列所有器件均支持嵌入式EAV/SAV时序码、外部视频 同步信号以及I2C®、通信协议。表1和表2列出了ADV739x 系列直接支持的视频标准。 标准 I = 隔行，P = 逐行。 表2.WLCSP封装直接支持的标准 有效分辨率 720 × 480 I/P 1 I 帧速率 (Hz) 29.97 时钟输入 (MHz) 27 720 × 576 I 25 27 640 × 480 I 29.97 24.54 768 × 576 I 25 29.5 1 I = 隔行，P = 逐行。 Rev. E | Page 5 of 108 标准 ITU-R BT.601/656 ITU-R BT.601/656 NTSC Square Pixel PAL Square Pixel ADV7390/ADV7391/ADV7392/ADV7393 功能框图 VBI DATA SERVICE INSERTION SDA ALSB ADV7390/ADV7391 MPU PORT SUBCARRIER FREQUENCY LOCK (SFL) VDD_IO 8-BIT SD OR 8-BIT ED/HD SDR/DDR SD/ED/HD INPUT 4:2:2 TO 4:4:4 DEINTERLEAVE ADD SYNC PROGRAMMABLE LUMINANCE FILTER ADD BURST PROGRAMMABLE CHROMINANCE FILTER 16× FILTER YCrCb TO RGB 16× FILTER SIN/COS DDS BLOCK ASYNC BYPASS YCrCb POWER MANAGEMENT CONTROL YCbCr TO RGB MATRIX PROGRAMMABLE ED/HD FILTERS HDTV TEST PATTERN GENERATOR HSYNC CLKIN DAC 1 11-BIT DAC 2 DAC 2 11-BIT DAC 3 DAC 3 REFERENCE AND CABLE DETECT 16×/4× OVERSAMPLING PLL VSYNC 11-BIT DAC 1 4× FILTER SHARPNESS AND ADAPTIVE FILTER CONTROL VIDEO TIMING GENERATOR RESET VAA AGND SFL PVDD PGND EXT_LF RSET 06234-001 GND_IO SCL MULTIPLEXER VDD (2) DGND (2) COMP 图1. ADV7390/ADV7391(32引脚LFCSP) VBI DATA SERVICE INSERTION SDA ALSB ADV7390BCBZ MPU PORT SUBCARRIER FREQUENCY LOCK (SFL) VDD_IO 8-BIT SD SDR/DDR SD INPUT 4:2:2 TO 4:4:4 DEINTERLEAVE POWER MANAGEMENT CONTROL RESET ADD SYNC PROGRAMMABLE LUMINANCE FILTER ADD BURST PROGRAMMABLE CHROMINANCE FILTER 16× FILTER 16× FILTER SIN/COS DDS BLOCK VIDEO TIMING GENERATOR HSYNC VAA AGND SFL CLKIN PVDD DAC 1 REFERENCE AND CABLE DETECT 16× OVERSAMPLING PLL VSYNC 11-BIT DAC 1 PGND EXT_LF RSET 06234-146 GND_IO SCL MULTIPLEXER VDD (2) DGND (2) COMP 图2. ADV7390BCBZ-A(30引脚WLCSP) SCL SDA ALSB SDR/DDR SD/ED/HD INPUT 4:2:2 TO 4:4:4 DEINTERLEAVE AGND MPU PORT RGB TO YCrCb MATRIX SUBCARRIER FREQUENCY LOCK (SFL) ADD SYNC PROGRAMMABLE LUMINANCE FILTER YCrCb TO RGB ADD BURST PROGRAMMABLE CHROMINANCE FILTER SIN/COS DDS BLOCK 16× FILTER 16× FILTER ASYNC BYPASS YCrCb HDTV TEST PATTERN GENERATOR POWER MANAGEMENT CONTROL RESET VAA ADV7392/ADV7393 VBI DATA SERVICE INSERTION VDD_IO 8-/10-/16-BIT SD OR 8-/10-/16-BIT ED/HD SFL PROGRAMMABLE ED/HD FILTERS YCbCr TO RGB MATRIX HSYNC VSYNC 16x/4x OVERSAMPLING PLL CLKIN PVDD 图3. ADV7392/ADV7393(40引脚LFCSP) Rev. E | Page 6 of 108 DAC 1 12-BIT DAC 2 DAC 2 12-BIT DAC 3 DAC 3 4× FILTER SHARPNESS AND ADAPTIVE FILTER CONTROL VIDEO TIMING GENERATOR 12-BIT DAC 1 PGND EXT_LF REFERENCE AND CABLE DETECT COMP RSET 06234-145 GND_IO VDD (2) MULTIPLEXER DGND (2) ADV7390/ADV7391/ADV7392/ADV7393 技术规格 电源规格 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表3. 参数 电源电压 VDD VDD_IO PVDD VAA 电源抑制比 最小值 典型值 最大值 单位 1.71 1.71 1.71 2.6 1.8 3.3 1.8 3.3 0.002 1.89 3.63 1.89 3.465 V V V V %/% 输入时钟规格 VDD = 1.71 V至1.89 V，PVDD = 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 1.71 V至3.63 V。 除非另有说明，所有规格均为TMIN至TMAX（−40°C至+85°C）。 表4. 参数 fCLKIN 条件1 SD/ED ED (at 54 MHz) HD 最小值 最大值 40 40 CLKIN高电平时间，t9 CLKIN低电平时间，t10 CLKIN峰峰值抖动容差 1 典型值 27 54 74.25 单位 MHz MHz MHz 1个时钟周期的% 1个时钟周期的% ±ns 2 SD = 标清，ED = 增清(525p/625p)，HD = 高清。 模拟输出规格 VDD = 1.71 V至1.89 V，PVDD= 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 1.71 V至3.63 V。 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表5. 参数 全驱动输出电流 低驱动输出电流 DAC间匹配 输出顺从电压，VOC 输出电容，COUT 模拟输出延迟2 DAC模拟输出偏斜 1 2 条件 RSET = 510 Ω, RL = 37.5 Ω 所有DAC使能 RSET = 510 Ω, RL = 37.5 Ω 仅DAC 1使能1 RSET = 4.12 kΩ, RL = 300 Ω DAC 1, DAC 2, DAC 3 最小值 33 典型值 34.6 最大值 37 单位 mA 31.5 33.5 37 mA 4.3 2.0 0 DAC 1, DAC 2, DAC 3 使此值变回理想值的推荐方法是将寄存器0x0B调整为推荐值0x12。 输出延迟是从输入时钟上升沿的50%点测量到DAC输出满量程转换的50%点。 Rev. E | Page 7 of 108 1.4 10 6 1 mA % V pF ns ns ADV7390/ADV7391/ADV7392/ADV7393 数字输入/输出规格—3.3 V VDD = 1.71 V至1.89 V，PVDD = 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 2.97 V至3.63 V。 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表6. 参数 输入高电平，VIH 输入低电平，VIL 输入漏电流，IIN 输入电容，CIN 输出高电平，VOH 输出低电平，VOL 三态漏电流 三态输出电容 条件 最小值 2.0 典型值 最大值 0.8 ±10 VIN = VDD_IO 4 ISOURCE = 400 µA ISINK = 3.2 mA VIN = 0.4 V, 2.4 V 2.4 0.4 ±1 4 单位 V V µA pF V V µA pF 数字输入/输出规格—1.8 V 当VDD_IO设为1.8 V时，所有数字视频输入和控制输入，如I2C、HS和VS等，都应使用1.8 V电平。 VDD = 1.71 V至1.89 V， PVDD = 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 1.71 V至1.89 V。 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表7. 参数 输入高电平，VIH 输入低电平，VIL 输入电容，CIN 输出高电平，VOH 输出低电平，VOL 三态输出电容 条件 最小值 0.7 VDD_IO 典型值 最大值 0.3 VDD_IO 4 ISOURCE = 400 µA ISINK = 3.2 mA VDD_IO – 0.4 0.4 4 单位 V V pF V V pF MPU端口时序规格 VDD = 1.71 V至1.89 V，PVDD = 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 1.71 V至3.63 V。 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表8. 参数 MPU端口，l2C模式1 SCL频率 SCL高电平脉冲宽度，t1 SC低电平脉冲宽度，t2 保持时间(起始条件)，t3 建立时间(起始条件)，t4 数据建立时间，t5 SDA、SCL上升时间，t6 SDA、SCL下降时间，t7 建立时间(停止条件)，t8 1 条件 见图17 最小值 0 0.6 1.3 0.6 0.6 100 典型值 最大值 单位 400 kHz µs µs µs µs ns ns ns µs 300 300 0.6 通过表征保证。 Rev. E | Page 8 of 108 ADV7390/ADV7391/ADV7392/ADV7393 数字时序规格—3.3 V VDD = 1.71 V至1.89 V，PVDD = 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 2.97 V至3.63 V。 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表9. 参数 视频数据和视频控制端口2, 3 数据输入建立时间，t114 数据输入保持时间，t124 控制输入建立时间，t114 控制输入保持时间，t124 控制输出访问时间，t134 控制输出保持时间，t144 流水线延迟5 SD1 CVBS/Y-C输出(2×) CVBS/Y-C输出(8×) CVBS/Y-C输出(16×) 分量输出(2×) 分量输出(8×) 分量输出(16×) ED1 分量输出(1×) 分量输出(4×) 分量输出(8×) HD1 分量输出(1×) 分量输出(2×) 分量输出(4×) RESET 控制 RESET 低电平时间 1 2 3 4 5 条件1 最小值 典型值 最大值 单位 SD ED/HD-SDR ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR或ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR或ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR、ED/HD-DDR或ED(54 MHz时) SD ED/HD-SDR、ED/HD-DDR或ED(54 MHz时) 2.1 2.3 2.3 1.7 1.0 1.1 1.1 1.0 2.1 2.3 1.7 1.0 1.1 1.0 12 10 4.0 3.5 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns SD过采样禁用 SD过采样使能 SD过采样使能 SD过采样禁用 SD过采样使能 SD过采样使能 68 79 67 78 69 84 时钟周期 时钟周期 时钟周期 时钟周期 时钟周期 时钟周期 ED过采样禁用 ED过采样使能 ED过采样使能 41 49 46 时钟周期 时钟周期 时钟周期 HD过采样禁用 HD过采样使能 HD过采样使能 40 42 44 时钟周期 时钟周期 时钟周期 100 SD = 标清，ED = 增清(525p/625p)，HD = 高清，SDR = 单倍数据速率，DDR = 双倍数据速率。 视频数据：ADV7392/ADV7393为P[15:0]，ADV7390/ADV7391为P[7:0]。 视频控制：HSYNC 和VSYNC。 通过表征保证。 通过设计保证。 Rev. E | Page 9 of 108 ns ADV7390/ADV7391/ADV7392/ADV7393 数字时序规格—1.8 V VDD = 1.71 V至1.89 V，PVDD = 1.71 V至1.89 V，VAA = 2.6 V至3.465 V，VDD_IO = 1.71 V至1.89 V。 除非另有说明，所有规格均为TMIN至TMAX(−40°C至+85°C)。 表10. 参数 视频数据和视频控制端口2, 3 数据输入建立时间，t114 数据输入保持时间，t124 控制输入建立时间，t114 控制输入保持时间，t124 控制输出访问时间，t134 控制输出保持时间，t144 流水线延迟5 SD1 CVBS/Y-C输出(2×) CVBS/Y-C输出(8×) CVBS/Y-C输出(16×) 分量输出(2×) 分量输出(8×) 分量输出(16×) ED1 分量输出(1×) 分量输出(4×) 分量输出(8×) HD1 分量输出(1×) 分量输出(2×) 分量输出(4×) 条件1 最小值 典型值 最大值 单位 SD ED/HD-SDR ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR或ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR或ED/HD-DDR ED(54 MHz时) SD ED/HD-SDR、ED/HD-DDR或ED(54 MHz时) SD ED/HD-SDR、ED/HD-DDR或ED(54 MHz时) 1.4 1.9 1.9 1.6 1.4 1.5 1.5 1.3 1.4 1.2 1.0 1.4 1.0 1.0 2 3 4 5 4.0 5.0 SD过采样禁用 SD过采样使能 SD过采样使能 SD过采样禁用 SD过采样使能 SD过采样使能 68 79 67 78 69 84 时钟周期 时钟周期 时钟周期 时钟周期 时钟周期 时钟周期 ED过采样禁用 ED过采样使能 ED过采样使能 41 49 46 时钟周期 时钟周期 时钟周期 HD过采样禁用 HD过采样使能 HD过采样使能 40 42 44 时钟周期 时钟周期 时钟周期 RESET 控制 RESET 低电平时间 1 13 12 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns 100 SD = 标清，ED = 增清(525p/625p)，HD = 高清，SDR = 单倍数据速率，DDR = 双倍数据速率。 视频数据：ADV7392/ADV7393为P[15:0]，ADV7390/ADV7391为P[7:0]。 视频控制：HSYNC 和VSYNC。 通过表征保证。 通过设计保证。 Rev. E | Page 10 of 108 ns ADV7390/ADV7391/ADV7392/ADV7393 视频性能规格 VDD = 1.8 V，PVDD = 1.8 V，VAA = 3.3 V，VDD_IO = 3.3 V，TA = +25°C。 表11. 参数 静态性能 分辨率 积分非线性(INL)1 微分非线性(DNL)1, 2 标清(SD)模式 亮度非线性 差分增益 差分相位 信噪比(SNR)3 条件 最小值 典型值 RSET = 510 Ω, RL = 37.5 Ω RSET = 510 Ω, RL = 37.5 Ω 10 0.5 0.5 位 LSBs LSBs NTSC NTSC 亮度斜坡 平场全带宽 0.5 0.5 0.6 58 75 ±% % 度 dB dB 12.5 5.8 MHz MHz 30.0 13.75 MHz MHz 增清(ED)模式 亮度带宽 色度带宽 高清(HD)模式 亮度带宽 色度带宽 1 2 3 最大值 单位 DAC 1、DAC 2和DAC 3的测量结果。 微分非线性(DNL)衡量实际DAC输出电压步进与理想值的偏差。对于+ve DNL，实际步进值位于理想步进值上方。对于−ve DNL，实际步进值位于理想步进值下方。 ADV7392/ADV7393工作在10位输入模式下的测量结果。 功耗规格 VDD = 1.8 V，PVDD = 1.8 V，VAA = 3.3 V，VDD_IO = 3.3 V，TA = +25°C。 表12. 参数 正常工作模式1, 2 IDD3 IDD_IO IAA5 条件 最小值 典型值 SD(16×过采样是使能)，CVBS(仅开启一个DAC) SD(16×过采样是使能)，YPrPb(开启三个DAC) ED(8×过采样使能)4 HD(4×过采样使能)4 一个DAC使能 所有DAC使能 IPLL 休眠模式 IDD IAA IDD_IO IPLL 1 2 3 4 5 59 81 1 50 122 4 5 0.3 0.2 0.1 RSET = 510 Ω(所有DAC工作在全驱动模式下)。 对像素数据引脚应用75%彩条测试图案。 IDD是驱动数字内核所需的连续电流。 适用于单倍数据速率(SDR)和双倍数据速率(DDR)两种输入模式。 IAA是为所有DAC供电所需的总电流。 Rev. E | Page 11 of 108 最大值 单位 101 10 151 10 mA mA mA mA mA mA µA µA µA µA ADV7390/ADV7391/ADV7392/ADV7393 时序图 • t12 = 数据保持时间 图4至图11中使用的缩写含义如下： • t13 = 控制输出访问时间 • t9 = 时钟高电平时间 • t14 = 控制输出保持时间 • t10 = 时钟低电平时间 此外，ADV7390/ADV7391像素端口输入配置见表35， • t11 = 数据建立时间 ADV7392/ADV7393像素端口输入配置见表36。 CLKIN t9 CONTROL INPUTS t12 t10 HSYNC IN SLAVE MODE VSYNC PIXEL PORT Y0 Cb0 Y1 Cr0 t11 Y2 Cb2 Cr2 t13 CONTROL OUTPUTS 06234-002 IN MASTER/SLAVE MODE t14 图4. 标清输入，8/10位4:2:2 YCrCb，输入模式000 CLKIN CONTROL INPUTS t12 t10 HSYNC IN SLAVE MODE VSYNC PIXEL PORT Y0 Y1 Y2 Y3 PIXEL PORT Cb0 Cr0 Cb2 Cr2 t11 t13 CONTROL OUTPUTS IN MASTER/SLAVE MODE t14 图5. 标清输入，16位4:2:2 YCrCb，输入模式000 Rev. E | Page 12 of 108 06234-003 t9 ADV7390/ADV7391/ADV7392/ADV7393 CLKIN t9 CONTROL INPUTS t12 t10 HSYNC VSYNC PIXEL PORT G0 G1 G2 PIXEL PORT B0 B1 B2 R1 R2 t11 PIXEL PORT R0 CONTROL OUTPUTS 06234-004 t14 t13 图6. 标清输入，16位4:4:4 RGB，输入模式000 CLKIN t9 CONTROL INPUTS t12 t10 HSYNC VSYNC PIXEL PORT Y0 Y1 Y2 Y3 Y4 Y5 PIXEL PORT Cb0 Cr0 Cb2 Cr2 Cb4 Cr4 t11 t13 06234-005 CONTROL OUTPUTS t14 图7. 增清/高清SDR输入，16位4:2:2 YCrCb，输入模式001 CLKIN* t9 CONTROL INPUTS t10 HSYNC VSYNC PIXEL PORT Cb0 t11 Y0 Cr0 Y1 t12 Cb2 Y2 Cr2 t12 t11 t13 t14 *LUMA/CHROMA CLOCK RELATIONSHIP CAN BE INVERTED USING SUBADDRESS 0x01, BITS 1 AND 2. 图8. 增清/高清DDR输入，8/10位4:2:2 YcrCb (HSYNC /VSYNC)，输入模式010 Rev. E | Page 13 of 108 06234-006 CONTROL OUTPUTS ADV7390/ADV7391/ADV7392/ADV7393 CLKIN* t9 PIXEL PORT 3FF t11 t10 00 00 XY t12 Cb0 Y0 Cr0 Y1 t12 t11 t13 06234-007 CONTROL OUTPUTS t14 *LUMA/CHROMA CLOCK RELATIONSHIP CAN BE INVERTED USING SUBADDRESS 0x01, BITS 1 AND 2. 图9. 增清/高清DDR输入，8/10位4:2:2 YcrCb (EAV/SAV)，输入模式010 CLKIN t9 CONTROL INPUTS t10 HSYNC VSYNC Cb0 PIXEL PORT Y0 Cr0 Y1 t12 t11 Cb2 Cr2 Y2 t13 t14 CONTROL OUTPUTS 图10. 增清（54 MHz时）输入，8/10位4:2:2 YcrCb (HSYNC /VSYNC)，输入模式111 CLKIN t9 t11 3FF t12 00 00 XY Cb0 Y0 Cr0 Y1 t13 t14 06234-009 PIXEL PORT t10 CONTROL OUTPUTS 图11. 增清（54 MHz时）输入，8/10位4:2:2 YcrCb (EAV/SAV)，输入模式111 Rev. E | Page 14 of 108 ADV7390/ADV7391/ADV7392/ADV7393 Y OUTPUT b HSYNC VSYNC PIXEL PORT Y0 Y1 Y2 Y3 PIXEL PORT* Cb0 Cr0 Cb2 Cr2 a a = AS PER RELEVANT STANDARD. 06234-010 b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING SPECIFICATION SECTION OF THE DATA SHEET. A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME EQUAL TO THE PIPELINE DELAY. 图12. 增清SDR、16位4:2:2 YcrCb (HSYNC /VSYNC)输入时序图 Y OUTPUT b HSYNC VSYNC Cb0 PIXEL PORT Y0 Cr0 Y1 a b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING SPECIFICATION SECTION OF THE DATA SHEET. A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME EQUAL TO THE PIPELINE DELAY. 图13. 增清DDR、8/10位4:2:2 YcrCb (HSYNC /VSYNC)输入时序图 Rev. E | Page 15 of 108 06234-011 a(MIN) = 244 CLOCK CYCLES FOR 525p. a(MIN) = 264 CLOCK CYCLES FOR 625p. ADV7390/ADV7391/ADV7392/ADV7393 Y OUTPUT b HSYNC VSYNC PIXEL PORT Y0 Y1 Y2 Y3 PIXEL PORT Cb0 Cr0 Cb2 Cr2 a a = AS PER RELEVANT STANDARD. 06234-012 b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING SPECIFICATION SECTION OF THE DATA SHEET. A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT AFTER A TIME EQUAL TO THE PIPELINE DELAY. 图14. 高清SDR、16位4:2:2 YcrCb (HSYNC /VSYNC)输入时序图 Y OUTPUT b HSYNC VSYNC PIXEL PORT Cb0 Y0 Cr0 Y1 a b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING SPECIFICATION SECTION OF THE DATA SHEET. A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT AFTER A TIME EQUAL TO THE PIPELINE DELAY. 图15. 高清DDR、8/10位4:2:2 YcrCb (HSYNC /VSYNC)输入时序图 Rev. E | Page 16 of 108 06234-013 a = AS PER RELEVANT STANDARD. ADV7390/ADV7391/ADV7392/ADV7393 HSYNC VSYNC Y Cr PAL = 264 CLOCK CYCLES NTSC = 244 CLOCK CYCLES 图16. 标清输入时序图(时序模式1) t5 t3 t3 SDA t6 t2 t7 t4 图17. MPU端口时序图(I 2C模式) Rev. E | Page 17 of 108 t8 06234-015 t1 SCL Y 06234-014 Cb PIXEL PORT ADV7390/ADV7391/ADV7392/ADV7393 绝对最大额定值 热阻 表13. 参数1 VAA至AGND VDD至DGND PVDD至PGND VDD_IO至GND_IO AGND至DGND AGND至PGND AGND至GND_IO DGND至PGND DGND至GND_IO PGND至GND_IO 数字输入电压至GND_IO 模拟输出至AGND 最大CLKIN输入频率 存储温度范围(tS) 结温(tJ) 引脚温度(焊接，10秒) 1 额定值 −0.3 V至+3.9 V −0.3 V至+2.3 V −0.3 V至+2.3 V −0.3 V至+3.9 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至VDD_IO + 0.3 V −0.3 V至VAA 80 MHz −60°C至+100°C 150°C 260°C 模拟输出短接任何电源或公共端可能没有明确的时限。 θJA针对最差条件，即焊接在电路板上的器件为表贴封装。 表14. 热阻1 封装类型 30引脚 WLCSP 32引脚 LFCSP 40引脚 LFCSP 1 2 3 4 θJA2 35 27 26 θJC-TOP3 1 32 32 θJC-BOTTOM4 不适用 1.2 1 单位 °C/W °C/W °C/W 值基于JEDEC 4层测试板。 LFCSP底部的裸露金属焊盘焊接到PCB地。 这是封装的结至顶部热阻。 这是封装的结至底部热阻。 ADV739x为符合RoHS标准的无铅产品。引脚表面处理采 用100%纯锡电镀。该系列器件适合最高达255°C(±5°C)IR 回流(JEDEC STD-20)的无铅应用。 ADV739x向后兼容传统的锡铅焊接工艺。锡电镀层可以在 220°C至235°C的传统回流温度下利用锡铅焊剂进行焊接。 ESD警告 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. E | Page 18 of 108 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 ADV7390/ADV7391/ADV7392/ADV7393 引脚配置和功能描述 32 31 30 29 28 27 26 25 GND_IO P1 P0 DGND VDD HSYNC VSYNC SFL BALL A1 CORNER 1 2 3 4 5 6 7 8 PIN 1 INDICATOR ADV7390/ ADV7391 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 RSET COMP DAC 1 DAC 2 DAC 3 VAA AGND PVDD 2 3 4 5 A RSET HSYNC VDD P0 VDD_IO B DAC1 VSYNC SFL P1 P2 C VAA COMP DGND P3 P4 D AGND GND_IO RESET VDD DGND E PVDD EXT_LF ALSB P5 P6 F PGND SDA SCL CLKIN P7 TOP VIEW (BALL SIDE DOWN) Not to Scale GND_IO P3 P2 P1 DGND VDD P0 HSYNC VSYNC SFL 图18. ADV7390/ADV7391引脚配置 06234-147 NOTES 1. THE EXPOSED PAD SHOULD BE CONNECTED TO ANALOG GROUND (AGND). 06234-017 P7 ALSB SDA SCL CLKIN RESET PGND EXT_LF 9 10 11 12 13 14 15 16 VDD_IO P2 P3 P4 VDD DGND P5 P6 1 40 39 38 37 36 35 34 33 32 31 图20. ADV7390BCBZ-A引脚配置 VDD_IO 1 P4 2 P5 3 P6 4 P7 5 VDD 6 DGND 7 P8 8 P9 9 P10 10 PIN 1 INDICATOR ADV7392/ ADV7393 RSET COMP DAC 1 DAC 2 DAC 3 VAA AGND PVDD EXT_LF PGND NOTES 1. THE EXPOSED PAD SHOULD BE CONNECTED TO ANALOG GROUND (AGND). 06234-018 P11 ALSB SDA SCL P12 P13 P14 P15 CLKIN RESET 11 12 13 14 15 16 17 18 19 20 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 图19. ADV7392/ADV7393引脚配置 表15. 引脚功能描述 引脚编号 ADV7390/ ADV7391 9 至 7, 4 至 2, 31, 30 ADV7392/ ADV7393 ADV7390 WLCSP F5, E5, E4, C5, C4, B5, B4, A4 引脚名称 输入/ 输出 P7 至 P0 I P15 至 P0 I 13 18 至 15, 11 至 8, 5 至 2, 39 至 37, 34 19 F4 CLKIN I 27 33 A2 HSYNC I/O 26 32 B2 VSYNC I/O 25 31 B3 SFL I/O Rev. E | Page 19 of 108 描述 8位像素端口(P7至P0)。P0为LSB。 输入模式见表35 (ADV7390/ADV7391)。 16位像素端口(P15至P0)。 P0为LSB。 输入模式见表36 (ADV7392/ADV7393)。 像素时钟输入：HD (74.25 MHz)、ED1 (27 MHz或54 MHz) 或SD (27 MHz)。 水平同步信号。 此引脚也可以配置为输出SD、ED或HD水平同步信号。 参见外部水平和垂直同步控制部分。 垂直同步信号。 此引脚也可以配置为输出SD、ED或HD垂直同步信号。 参见外部水平和垂直同步控制部分。 副载波频率锁定(SFL)输入。 1 2 ADV7390/ ADV7391 24 引脚编号 ADV7392/ ADV7393 30 23 29 22, 21, 20 28, 27, 26 12 11 10 14 19 5, 28 14 13 12 20 25 6, 35 1 17 16 15 18 6, 29 32 External Pad ADV7390 WLCSP A1 引脚名称 RSET 输入/ 输出 I 描述 控制DAC 1、DAC 2和DAC 3输出的幅度。对于全驱动操 作(例如驱动37.5 Ω负载)，必须将一个510 Ω电阻连接在 R SET 与AGND之间。对于低驱动操作(例如驱动300 Ω负 载)，必须将一个4.12 kΩ电阻连接在RSET与AGND之间。 O O O 补偿引脚。将一个2.2 nF电容连接在COMP与VAA之间。 DAC输出。支持全驱动和低驱动的DAC。 DAC输出。支持全驱动和低驱动的DAC。 F3 F2 E3 D3 C1 A3, D4 COMP DAC 1 DAC 1, DAC 2, DAC 3 SCL SDA ALSB RESET VAA VDD I I/O I I P P 1 23 A5 E1 VDD_IO PVDD P P 22 21 24 7, 36 40 External Pad E2 F1 D1 C3, D5 D2 EXT_LF PGND AGND DGND GND_IO EPAD I G G G G G I2C时钟输入。 I2C数据输入/输出。 ALSB设置MPU l2C地址的LSB2。 复位片内时序发生器并将ADV739x设置为默认模式。 模拟电源(2.7 V或3.3 V)。 数字电源(1.8 V)。对于双电源配置，VDD可以通过铁氧体 磁珠或适当的滤波电路连接到其它1.8 V电源。 输入/输出数字电源(1.8 V或3.3 V)。 PLL电源(1.8 V)。对于双电源配置，PVDD可以通过铁氧体 磁珠或适当的滤波电路连接到其它1.8 V电源。 内部PLL的外部环路滤波器。 PLL接地引脚。 模拟地引脚。 数字地引脚。 输入/输出电源接地引脚。 连接到模拟地(AGND)。 C2 B1 ED = 增清 = 525p和625p。 LSB表示最低有效位。对于ADV7390/ADV7392，将LSB设为0时，I2C地址为0xD4；将LSB设为1时，I2C地址为0xD6。 对于ADV7391/ADV7393，将LSB设为0时，I2C地址为0x54；将LSB设为1时，I2C地址为0x56。 Rev. E | Page 20 of 108 ADV7390/ADV7391/ADV7392/ADV7393 典型工作特性 ED Pr/Pb RESPONSE. LINEAR INTERP FROM 4:2:2 TO 4:4:4 Y RESPONSE IN ED 8× OVERSAMPLING MODE 1.0 0 0.5 –10 0 –0.5 –40 –50 –1.0 –1.5 –60 –2.0 –70 –2.5 0 20 40 60 80 100 120 140 FREQUENCY (MHz) 160 180 200 –3.0 06234-019 –80 图21. 增清8×过采样、PrPb滤波器(线性)响应 4 6 8 FREQUENCY (MHz) 12 10 图24. 增清8×过采样、Y滤波器响应(聚焦于通带) ED Pr/Pb RESPONSE. SSAF INTERP FROM 4:2:2 TO 4:4:4 HD Pr/Pb RESPONSE. SSAF INTERP FROM 4:2:2 TO 4:4:4 10 0 0 –10 –10 –20 –20 –30 –30 GAIN (dB) GAIN (dB) 2 0 06234-022 –30 GAIN (dB) GAIN (dB) –20 –40 –40 –50 –60 –50 –70 –60 –80 –70 0 20 40 60 80 100 120 140 FREQUENCY (MHz) 160 180 200 0 18.5 37.0 55.5 74.0 92.5 FREQUENCY (MHz) 111.0 129.5 148.0 06234-023 –90 –100 06234-020 –80 图25. 增清4×过采样、PrPb (SSAF)滤波器响应(4:2:2输入) 图22. 增清8×过采样、PrPb滤波器(SSAF™)响应 Y RESPONSE IN ED 8× OVERSAMPLING MODE HD Pr/Pb RESPONSE. 4:4:4 INPUT MODE 0 0 –10 –10 –20 –20 GAIN (dB) –40 –50 –40 –50 –60 –70 –60 –80 –70 0 20 40 60 80 100 120 140 FREQUENCY (MHz) 160 180 200 –100 10 20 30 40 50 60 70 80 90 100 110 120 130 140 FREQUENCY (MHz) 图26. 增清4×过采样、PrPb (SSAF)滤波器响应(4:4:4输入) 图23. 增清8×过采样、Y滤波器响应 Rev. E | Page 21 of 108 06234-024 –80 –90 06234-021 GAIN (dB) –30 –30 ADV7390/ADV7391/ADV7392/ADV7393 Y RESPONSE IN HD 4× OVERSAMPLING MODE 10 0 0 –10 –10 MAGNITUDE (dB) –20 GAIN (dB) –30 –40 –50 –60 –20 –30 –40 –50 –70 –80 –60 0 18.5 37.0 55.5 74.0 92.5 FREQUENCY (MHz) 111.0 129.5 148.0 –70 06234-025 –100 0 图27. 高清4×过采样、Y滤波器响应 2 4 6 8 FREQUENCY (MHz) 10 12 06234-028 –90 图30. 标清PAL、亮度低通滤波器响应 Y PASS BAND IN HD 4x OVERSAMPLING MODE 3.0 0 1.5 –10 0 MAGNITUDE (dB) GAIN (dB) –1.5 –3.0 –4.5 –6.0 –7.5 –20 –30 –40 –50 –9.0 –60 0 0 –10 –10 –20 –20 MAGNITUDE (dB) 0 –30 –40 –60 –60 2 4 6 8 FREQUENCY (MHz) 10 12 12 –40 –50 0 10 –30 –50 –70 4 6 8 FREQUENCY (MHz) 图31. 标清NTSC、亮度陷波滤波器响应 06234-027 MAGNITUDE (dB) 图28. 高清4×过采样、Y滤波器响应（聚焦于通带） 2 图29. 标清NTSC、亮度低通滤波器响应 –70 0 2 4 6 8 FREQUENCY (MHz) 10 图32. 标清PAL、亮度陷波滤波器响应 Rev. E | Page 22 of 108 12 06234-030 FREQUENCY (MHz) –70 06234-026 –12.0 27.750 30.063 32.375 34.688 37.000 39.312 41.625 43.937 46.250 06234-029 –10.5 ADV7390/ADV7391/ADV7392/ADV7393 Y RESPONSE IN SD OVERSAMPLING MODE 5 0 4 –10 MAGNITUDE (dB) GAIN (dB) –20 –30 –40 –50 3 2 1 –60 0 0 20 40 60 80 100 120 140 FREQUENCY (MHz) 160 180 –1 06234-031 –80 200 0 图33. 标清16×过采样、Y滤波器响应 5 6 7 图36. 标清亮度SSAF滤波器、可编程增益 1 0 –10 0 –20 –1 MAGNITUDE (dB) MAGNITUDE (dB) 3 4 FREQUENCY (MHz) 2 1 06234-034 –70 –30 –40 –2 –3 –50 0 2 4 6 8 FREQUENCY (MHz) 10 12 –5 06234-032 0 图34. 标清亮度SSAF滤波器响应（最高12 MHz） 0 2 –10 MAGNITUDE (dB) 0 –2 –4 –6 6 7 –20 –30 –40 –50 –8 –60 –10 0 1 2 3 4 FREQUENCY (MHz) 5 6 7 06234-033 MAGNITUDE (dB) 5 图37. 标清亮度SSAF滤波器、可编程衰减 4 –12 3 4 FREQUENCY (MHz) 2 1 图35. 标清亮度SSAF滤波器、可编程响应 –70 0 2 4 8 6 FREQUENCY (MHz) 10 图38. 标清亮度CIF低通滤波器响应 Rev. E | Page 23 of 108 12 06234-036 –70 06234-035 –4 –60 0 –10 –10 –20 –20 –30 –40 –30 –40 –50 –50 –60 –60 2 4 8 6 FREQUENCY (MHz) 10 12 –70 0 –10 –10 –20 –20 MAGNITUDE (dB) 0 –30 –40 –60 –60 4 8 6 FREQUENCY (MHz) 10 12 –70 0 0 –10 –10 –20 –20 MAGNITUDE (dB) 0 –30 –40 –60 –60 4 8 6 FREQUENCY (MHz) 10 4 8 6 FREQUENCY (MHz) 10 12 –40 –50 2 2 –30 –50 0 12 图43. 标清色度1.0 MHz低通滤波器响应 12 06234-039 MAGNITUDE (dB) 图40. 标清色度3.0 MHz低通滤波器响应 –70 10 –40 –50 2 8 6 FREQUENCY (MHz) –30 –50 06234-038 MAGNITUDE (dB) 0 0 4 图42. 标清色度1.3 MHz低通滤波器响应 图39. 标清亮度QCIF低通滤波器响应 –70 2 06234-041 0 图41. 标清色度2.0 MHz低通滤波器响应 –70 0 2 4 8 6 FREQUENCY (MHz) 10 图44. 标清色度0.65 MHz低通滤波器响应 Rev. E | Page 24 of 108 12 06234-042 –70 06234-040 MAGNITUDE (dB) 0 06234-037 MAGNITUDE (dB) ADV7390/ADV7391/ADV7392/ADV7393 0 –10 –10 –20 –20 –30 –40 –30 –40 –50 –50 –60 –60 –70 0 2 4 8 6 FREQUENCY (MHz) 10 12 图45. 标清色度CIF低通滤波器响应 –70 0 2 4 8 6 FREQUENCY (MHz) 10 图46. 标清色度QCIF低通滤波器响应 Rev. E | Page 25 of 108 12 06234-044 MAGNITUDE (dB) 0 06234-043 MAGNITUDE (dB) ADV7390/ADV7391/ADV7392/ADV7393 ADV7390/ADV7391/ADV7392/ADV7393 MPU端口描述 总线上的各种器件使用下述协议。主机通过建立起始条件 微 处 理 器 等 器 件 可 以 通 过 2线 式 串 行 (I C兼 容 ) 总 线 与 而启动数据传输；起始条件要求SDA发生高到低转换，同 ADV739x通信。上电或复位后，MPU端口配置为I2C工作 时SCL保持高电平。这样，随后就会发生地址/数据流。所 模式。 有外设均响应起始条件，并移动后续8位(7位地址加R/W I2C操作 位)。 ADV739x支持2线式串行(I2C兼容)微处理器总线，可驱动 这些位的传输顺序是从MSB到LSB。能够识别所传输地址 多个外设。此端口以开漏配置工作。串行数据(SDA)和串 的外设在第9个时钟脉冲期间将数据线拉低，从而做出响 行 时 钟 (SCL)两 条 线 路 承 载 任 何 连 接 到 总 线 的 器 件 与 应。这称为应答位。此时，所有其它器件从总线退出，保 ADV739x之间的信息。从机地址取决于器件(ADV7390、 持空闲状态。空闲状态是指器件监控SDA和SCL线，等待 ADV7391、 ADV7392或 ADV7393) 、 操 作 ( 读 或 写 ) 以 及 起始条件和正确的传输地址。R/W 位决定数据的方向。 ALSB引脚的状态(0或1)，参见表16、图47和图48。LSB设 如果第一个字节的LSB为逻辑0，则意味着主机向外设写入 置读操作或写操作。逻辑1对应读操作，逻辑0对应写操 信息。如果第一个字节的LSB为逻辑1，则意味着主机从外 作。通过将ADV739x的ALSB引脚设置为逻辑0或逻辑1来控 设读取信息。 2 制A1。 ADV739x充当总线上的标准从机。SDA引脚上的数据为8 表16. ADV739x I2C从机地址 ALSB 0 0 1 1 0 0 1 1 器件 ADV7390 和 ADV7392 ADV7391 和 ADV7393 位长，支持7位地址加R/W 位。它将第一个字节解释为器 操作 从机地址 0xD4 0xD5 0xD6 0xD7 0x54 0x55 0x56 0x57 写 读 写 读 写 读 写 读 件地址，将第二个字节解释为起始子地址。子地址可以自 动递增，这样就可以从任何有效子地址开始，以升序将数 据写入或读出寄存器。数据传输始终由停止条件终止。用 户也可以逐个访问任何唯一的子地址寄存器，而无需更新 所有寄存器。 在数据传输的任何阶段都可以检测停止和起始条件。如果 正常的读写操作导致这些条件置位失序，器件将立即跳入 空闲状态。在给定的SCL高电平期间，用户只能发出起始 1 1 0 1 0 1 A1 条件、停止条件或者停止条件后跟起始条件。如果用户发 X 出的子地址无效，ADV739x不会发出应答，而是返回空闲 ADDRESS CONTROL 状态。如果用户使用自动递增方法寻址编码器，但超过了 SET UP BY ALSB 最高子地址，则器件将采取下列措施： 0 1 WRITE READ 06234-045 READ/WRITE CONTROL • 在读取模式下，输出最高子地址寄存器的内容，直到主 机发出不应答信号。这表示读取结束。不应答条件是指 SDA线在第9个脉冲期间未被拉低。 图47. ADV7390/ADV7392 I 2C从机地址 • 在写入模式下，无效字节的数据不载入任何子地址寄存 1 0 1 0 1 A1 器，ADV739x发出不应答，器件返回空闲状态。 X 图49显示了写入序列的数据传输以及起始和停止条件的示 ADDRESS CONTROL 例。图50显示了总线写入和读取序列。 SET UP BY ALSB READ/WRITE CONTROL 0 1 WRITE READ 06234-046 0 图48. ADV7391/ADV7393 I 2C从机地址 Rev. E | Page 26 of 108 ADV7390/ADV7391/ADV7392/ADV7393 SCL S 9 1–7 8 START ADDR R/W ACK 9 1–7 8 SUBADDRESS ACK 1–7 DATA 8 9 ACK P STOP 06234-047 SDA 图49. I 2C数据传输 S SLAVE ADDR A(S) SUBADDR A(S) DATA S SLAVE ADDR S = START BIT P = STOP BIT A(S) A(S) P LSB = 1 LSB = 0 READ SEQUENCE DATA A(S) SUBADDR A(S) S SLAVE ADDR A(S) = ACKNOWLEDGE BY SLAVE A(M) = ACKNOWLEDGE BY MASTER A(S) DATA A(M) A (S) = NO-ACKNOWLEDGE BY SLAVE A (M) = NO-ACKNOWLEDGE BY MASTER 图50. I 2C读取和写入序列 Rev. E | Page 27 of 108 DATA A(M) P 06234-048 WRITE SEQUENCE ADV7390/ADV7391/ADV7392/ADV7393 寄存器编程 寄存器图 表17至表34描述了各寄存器的功能。除非另有说明，所有 除了只读或只写寄存器外，微处理器可以通过MPU端口读 寄存器都可以读取和写入。 写ADV739x的所有寄存器。 子地址寄存器(SR7至SR0) 子地址寄存器决定下一个读操作或写操作访问的寄存器。 子地址寄存器是一个8位只写寄存器。访问MPU端口并选 通过MPU端口的所有通信均以访问子地址寄存器开始，然 择读/写操作后，设置子地址。子地址寄存器决定哪一个寄 后对目标地址执行读/写操作，递增到下一个地址，直到事 存器执行下一个操作。 务完成为止。 表17. 寄存器0x00 SR7至 SR0 0x00 7 寄存器 位功能描述 功耗模式 休眠模式。使能此控制时，功耗降至μA级。 禁用所有DAC和内部PLL电路。 休眠模式下可以读写寄存器。 6 5 位号 4 3 2 1 0 0 1 0 1 PLL和过采样控制。 此控制可以关断内部PLL电路并关闭过采样功能。 DAC 3：电源开/关。 0 1 DAC 2：电源开/关。 0 1 DAC 1：电源开/关。 0 1 0 保留。 0 寄存器 设置 休眠模式 关闭 休眠模式 开启 PLL开启 PLL关闭 DAC 3关闭 DAC 3开启 DAC 2关闭 DAC 2开启 DAC 1关闭 DAC 1开启 复位值 0x12 0 表18. 寄存器0x01至寄存器0x09 SR7至 SR0 0x01 寄存器 位功能描述 模式选择 保留。 DDR时钟沿对齐(仅用于 增清2和高清DDR模式） 7 2 1 0 0 0 1 1 1 0 1 0 0 寄存器设置 色度信号在时钟上升沿读入，亮度信号在 时钟下降沿读入。 保留。 保留。 亮度信号在时钟上升沿读入，色度信号在 时钟下降沿读入。 0 保留 输入模式 (增清/高清标准选择参见 子地址0x30位[7:3]) 保留 6 位号1 5 4 3 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 Rev. E | Page 28 of 108 标清输入 增清/高清SDR输入3 增清/高清DDR输入 保留。 保留。 保留。 保留。 增清(54 MHz)输入 复位值 0x00 ADV7390/ADV7391/ADV7392/ADV7393 SR7至 SR0 0x02 寄存器 位功能描述 模式 寄存器0 保留 高清隔行外部 VSYNC 和HSYNC 7 6 位号1 5 4 3 0 1 RGB/YPrPb输出选择 0 1 0 1 标清同步输出使能 0x04 增清/高清 CSC矩阵1 寄存器设置 复位值 必须将0写入此位。 默认值。 如果使用高清HSYNC / VSYNC 隔行模式， 建议将此位设置为1(更多信息见高清隔行 外部HSYNC 和VSYNC 考虑部分)。 0x20 禁用。 使能。 禁用手动CSC矩阵调整。 使能手动CSC矩阵调整。 不同步。 所有RGB输出同步。 RGB分量输出。 YPrPb分量输出。 输出不同步。 HSYNC 和VSYNC 引脚上的标清输出同步。 0 1 RGB同步 增清/高清 CSC矩阵0 0 0 0 1 手动CSC矩阵调整 0x03 1 0 1 测试图案黑条4 增清/高清同步输出使能 2 0 1 x x x x 输出不同步。 HSYNC 和VSYNC 引脚上的增清/高清 输出同步。 LSB用于GY。 x x x x x x x x x x x x LSB用于RV。 LSB用于BU。 LSB用于GV。 LSB用于GU。 位[9:2]用于GY。 x x 0x03 0xF0 0x05 增清/高清 CSC矩阵2 0x06 增清/高清 CSC矩阵3 x x x x x x x x 位[9:2]用于GU。 0x0E 0x07 增清/高清 CSC矩阵4 x x x x x x x x 位[9:2]用于GV。 0x24 0x08 增清/高清 CSC矩阵5 x x x x x x x x 位[9:2]用于BU。 0x92 0x09 增清/高清 CSC矩阵6 x x x x x x x x 位[9:2]用于RV。 0x7C 1 2 3 4 x = 逻辑0或逻辑1。 ED = 增清 = 525p和625p。 仅ADV7392/ADV7393(40引脚器件)提供。 对于子地址0x31，必须同时使能位2(增清/高清)。对于子地址0x84，必须同时使能位6(标清)。 Rev. E | Page 29 of 108 0x4E ADV7390/ADV7391/ADV7392/ADV7393 表19. 寄存器0x0B至寄存器0x17 SR7至 SR0 0x0B 寄存器 位功能描述 DAC 1、DAC 2、 对DAC输出电压应用正增益 DAC 3输出电平 对DAC输出电压应用负增益 0x0D 7 0 0 0 … 0 0 1 1 1 … 1 6 0 0 0 … 0 1 1 1 0 … 1 5 0 0 0 … 1 0 0 0 0 … 1 位号1 4 3 0 0 0 0 0 0 … … 1 1 0 0 0 0 0 0 0 0 … … 1 1 2 0 0 0 … 1 0 0 0 0 … 1 1 0 0 1 … 1 0 0 0 1 … 1 DAC 1低功耗模式 DAC功耗模式 0 0 1 0 … 1 0 0 1 0 … 1 0 1 0 DAC 2低功耗模式 1 1 0x10 保留 DAC 1有线电视信号检测 只读 有线电视信号 检测 0 0 0 1 0 1 0 保留 保留 0x13 像素端口回读A P[7:0]回读(ADV7390/ADV7391) P[15:8]回读(ADV7392/ADV7393) 0x14 像素端口回读B2 P[7:0]回读(ADV7392/ADV7393) 0x16 控制端口回读2 保留 VSYNC 回读 HSYNC 回读 SFL回读 保留 0x17 软件复位 2 0x00 DAC 1上检测到有线 电视信号。 DAC 1无连接。 DAC 2上检测到有线 电视信号。 DAC 2无连接。 0x00 0 0 DAC自动关断禁用。 1 DAC自动关断使能。 0 x 0 x 0 x x x x x x 只读。 0xXX x x x x x x x x 只读。 0xXX x x x 只读。 0xXX x x x x x 0 保留 软件复位 保留。 1 DAC 1低功耗禁用。 DAC 1低功耗使能。 0 DAC 2有线电视信号检测 只读 2 0x00 SD = 16×, ED = 8×. SD = 8×, ED = 4×. 0 无连接DAC自动关断 0%. +0.018%. +0.036%. … +7.382%. +7.5%. −7.5%. −7.382%. −7.364%. … −0.018%. DAC 3低功耗禁用。 DAC 3低功耗使能。 0 1 标清/增清过采样速率选择 复位值 DAC 2低功耗禁用。 DAC 2低功耗使能。 0 DAC 3低功耗模式 寄存器设置 0 1 0 0 0 x = 逻辑0或逻辑1。 为确保正常工作，子地址0x01[6:4]必须等于默认值000。 Rev. E | Page 30 of 108 0 0 0 0x00 写入1，复位器件； 这是一个自清零位。 ADV7390/ADV7391/ADV7392/ADV7393 表20. 寄存器0x30 SR7至 SR0 0x30 寄存器 位功能描述 增清/高清 模式寄存器1 增清/高清输出标准 7 6 5 位号 4 3 2 1 0 0 0 0 1 1 0 1 1 0 增清/高清输入同步格式 1 增清/高清标准2 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 1 0 0 1 0 10011 至 11111 寄存器设置 EIA-770.2输出 EIA-770.3输出 EIA-770.1输出 全输入范围下的输出电平 保留 外部HSYNC 、VSYNC 和场输入1 嵌入式EAV/SAV码 SMPTE 293M, ITU-BT.1358 BTA-1004, ITU-BT.1362 ITU-BT.1358 ITU-BT.1362 SMPTE 296M-1, SMPTE 274M-2 SMPTE 296M-3 SMPTE 296M-4, SMPTE 274M-5 SMPTE 296M-6 SMPTE 296M-7, SMPTE 296M-8 SMPTE 240M 保留 保留 SMPTE 274M-4, SMPTE 274M-5 SMPTE 274M-6 SMPTE 274M-7, SMPTE 274M-8 SMPTE 274M-9 SMPTE 274M-10, SMPTE 274M-11 ITU-R BT.709-5 保留 1 根据子地址0x34位6的设置，可以利用HSYNC 与VSYNC 输入组合或HSYNC 与场输入组合对同步进行控制。 2 更多信息参见高清隔行外部HSYNC 和VSYNC 考虑部分。 Rev. E | Page 31 of 108 注释 增清 高清 525p 、59.94 Hz 525p 、59.94 Hz 625p 、50 Hz 625p 、50 Hz 720p 、 60 Hz/59.94 Hz 720p 、50 Hz 720p 、 30 Hz/29.97 Hz 720p 、25 Hz 720p 、 24 Hz/23.98 Hz 1035i 、 60 Hz/59.94 Hz 1080i 、 30 Hz/29.97 Hz 1080i at 25 Hz 1080p 、 30 Hz/29.97 Hz 1080p 、25 Hz 1080p 、 24 Hz/23.98 Hz 1080Psf 、24 Hz 复位值 0x00 ADV7390/ADV7391/ADV7392/ADV7393 表21. 寄存器0x31至寄存器0x33 SR7至 SR0 0x31 寄存器 增清/高清模式 寄存器2 7 位功能描述 增清/高清像素数据验证 6 5 位号 4 3 2 0 1 增清/高清测试图案使能 0 1 增清/高清测试图案阴影/场 0 1 增清/高清垂直消隐间隔(VBI)开启 0 0 1 1 增清/高清欠冲限幅器 0 0 0 0 1 相对于HSYNC 下降沿的增清/高清Y延迟 0 0 0 0 1 相对于HSYNC 下降沿的增清/高清 颜色延迟 增清/高清CGMS CRC使能 增清/高清模式 寄存器4 0 0 1 1 0 0 1 0 1 增清/高清Cr/Cb序列 0 0 1 DAC 1、DAC 2、DAC 3的Sinc 补偿滤波器 0 1 0 保留 增清/高清色度SSAF滤波器 保留 增清/高清双缓冲 0 1 0 1 0 0 1 0 1 0 保留 增清/高清输入格式 1 0 0 1 1 0 0 1 增清/高清CGMS使能 0x33 0 1 0 1 0 1 增清/高清锐度滤波器 增清/高清模式 寄存器3 0 0 1 0 1 增清过采样速率选择 0x32 1 0 1 1 0 1 仅ADV7392/ADV7393(40引脚器件)提供。 Rev. E | Page 32 of 108 寄存器设置 复位值 像素数据验证关闭。 像素数据验证开启。 4x. 2x. 高清测试图案关闭。 高清测试图案开启。 阴影。 场/帧。 禁用。 使能。 禁用。 -11 IRE. -6 IRE. -1.5 IRE. 禁用。 使能。 0时钟周期。 1时钟周期。 2时钟周期。 3时钟周期。 4时钟周期。 0时钟周期。 1时钟周期。 2时钟周期。 3时钟周期。 4时钟周期。 禁用。 使能。 禁用。 使能。 Cb位于HSYNC 下降沿之后。 Cr位于HSYNC 下降沿之后。 0x00 必须将0写入此位。 8位输入。 10位输入1。 禁用。 使能。 必须将0写入此位。 禁用。 使能。 必须将0写入此位。 禁用。 使能。 0x00 0x68 ADV7390/ADV7391/ADV7392/ADV7393 表22. 寄存器0x34至寄存器0x38 SR7至 SR0 0x34 寄存器 增清/高清模式 寄存器5 位功能描述 增清/高清时序复位 7 6 5 位号1 4 3 2 0 1 增清/高清VSYNC 控制2 0 必须将0写入此位。 0 1 0 = 场输入。 1 = VSYNC 输入。 0 1 更新场/行计数器。 场/行计数器自由运行。 0 0 1 1 2 3 4 5 禁用。 使能。 0 1 DAC 2 = Pb, DAC 3 = Pr DAC 2 = Pr, DAC 3 = Pb. 伽玛校正曲线A。 伽玛校正曲线B。 禁用。 使能。 0 1 增清/高清伽玛校正 曲线选择 增清/高清伽玛校正使能 增清/高清Y电平5 增清/高清Cr电平5 增清/高清Cb电平5 0x00 0 增清/高清颜色DAC交换 0x36 0x37 0x38 增清Macrovision禁用。 增清Macrovision使能。 保留 保留 增清/高清PrPb同步 增清/高清自适应 滤波器模式 增清/高清自适应滤波器 使能 增清/高清测试图案Y电平 增清/高清测试图案Cr电平 增清/高清测试图案Cb电平 复位值 0x48 VSYNC 输出控制(见表56)。 0 1 保留 增清/高清模式 寄存器6 寄存器设置 内部增清/高清时序计数器使能。 复位内部增清/高清时序计数器。 HSYNC 输出控制(见表55)。 1 保留 增清Macrovision®使能3 0x35 0 0 1 0 1 增清/高清HSYNC 控制2 增清/高清VSYNC 输入/场输入 增清/高清水平/垂直 计数器模式4 1 0 1 0 1 x x x 0 1 模式A。 模式B。 x x x 禁用。 使能。 Y电平值。 Cr电平值。 Cb电平值。 x x x x x x x x x x x x x x x x x x x = 逻辑0或逻辑1。 与增清/高清同步输出使能(子地址0x02位7 = 1)一起使用。 仅适用于ADV7390和ADV7392。 置0时，水平/垂直计数器自动在所选标准的行/场/帧结束时绕回。置1时，水平/垂直计数器自由运行，在外部同步信号要求下绕回。 仅用于增清/高清内部测试图案(子地址0x31位2 = 1)。 Rev. E | Page 33 of 108 0xA0 0x80 0x80 ADV7390/ADV7391/ADV7392/ADV7393 表23. 寄存器0x39至寄存器0x43 SR7至 SR0 0x39 0X3A 寄存器 增清/高清模式 寄存器7 增清/高清模式 寄存器8 位功能描述 保留 增清/高清EIA/CEA-861B 同步兼容 保留 INV_PHSYNC_PO 7 6 5 4 0 位号 3 0 2 0 0 保留 0x41 0x42 0x43 增清/高清CGMS 增清/高清CGMS数据位 数据0 增清/高清CGMS 增清/高清CGMS数据位 数据1 增清/高清CGMS 增清/高清CGMS数据位 数据2 0 1 禁用 使能 禁用 使能 禁用 使能 0x00 0 1 0 0 0 增清/高清锐度滤波器 增益值A 增清/高清锐度滤波器 增益值B 复位值 0x00 0 0 1 0 寄存器设置 禁用 使能 INV_PBLANK_POL 增清/高清锐度 滤波器增益 0 0 0 1 INV_PVSYNC_POL 0x40 1 0 0 0 0 … 0 1 … 1 0 0 … 1 0 … 1 0 0 … 1 0 … 0 1 … 1 0 … 1 增益A = 0 增益A = +1 … 增益A = +7 增益A = −8 … 增益A = −1 增益B = 0 增益B = +1 … 增益B = +7 增益B = −8 … 增益B = −1 0x00 0 0 … 0 1 … 1 0 0 0 … 1 0 … 1 0 0 0 … 1 0 … 1 0 0 1 … 1 0 … 1 0 C19 C18 C17 C16 CGMS C19至C16 0x00 C15 C14 C13 C12 C11 C10 C9 C8 CGMS C15至C8 0x00 C7 C6 C5 C4 C3 C2 C1 C0 CGMS C7至C0 0x00 Rev. E | Page 34 of 108 ADV7390/ADV7391/ADV7392/ADV7393 表24. 寄存器0x44至寄存器0x57 SR7至 SR0 1 寄存器 位功能描述 增清/高清伽玛A0 增清/高清伽玛A1 增清/高清伽玛A2 增清/高清伽玛A3 增清/高清伽玛A4 增清/高清伽玛A5 增清/高清伽玛A6 增清/高清伽玛A7 增清/高清伽玛A8 增清/高清伽玛A9 增清/高清伽玛B0 增清/高清伽玛B1 增清/高清伽玛B2 增清/高清伽玛B3 增清/高清伽玛B4 增清/高清伽玛B5 增清/高清伽玛B6 增清/高清伽玛B7 增清/高清伽玛B8 增清/高清伽玛B9 增清/高清伽玛曲线A(点24) 增清/高清伽玛曲线A(点32) 增清/高清伽玛曲线A(点48) 增清/高清伽玛曲线A(点64) 增清/高清伽玛曲线A(点80) 增清/高清伽玛曲线A(点96) 增清/高清伽玛曲线A(点128) 增清/高清伽玛曲线A(点160) 增清/高清伽玛曲线A(点192) 增清/高清伽玛曲线A(点224) 增清/高清伽玛曲线B(点24) 增清/高清伽玛曲线B(点32) 增清/高清伽玛曲线B(点48) 增清/高清伽玛曲线B(点64) 增清/高清伽玛曲线B(点80) 增清/高清伽玛曲线B(点96) 增清/高清伽玛曲线B(点128) 增清/高清伽玛曲线B(点160) 增清/高清伽玛曲线B(点192) 增清/高清伽玛曲线B(点224) 7 6 x = 逻辑0或逻辑1。 Rev. E | Page 35 of 108 5 位号1 4 3 2 1 0 寄存器设置 复位值 ADV7390/ADV7391/ADV7392/ADV7393 表25. 寄存器0x58至寄存器0x5D SR7至 SR0 0x58 0x59 寄存器 增清/高清自适应滤波器增益1 增清/高清自适应滤波器增益2 位功能描述 增清/高清自适应滤波器增益1， 值A 7 增清/高清自适应滤波器增益1， 值A 0 0 … 0 1 … 1 增清/高清自适应滤波器增益3 0 0 … 1 0 … 1 x 0 0 … 1 0 … 1 x 6 0 0 … 1 0 … 1 5 0 0 … 1 0 … 1 增清/高清自适应滤波器增益2， 值A 增清/高清自适应滤波器增益2， 值B 0x5A 位号1 4 3 0 0 … 0 1 … 1 0 1 … 1 0 … 1 0 0 … 0 1 … 1 0 1 … 1 0 … 1 0 0 … 0 1 … 1 0 1 … 1 0 … 1 x x 0 0 … 0 1 … 1 0 0 … 1 0 … 1 0 0 … 1 0 … 1 增清/高清自适应滤波器增益3， 值A 2 0 0 … 1 0 … 1 1 0 0 … 1 0 … 1 0 0 1 … 1 0 … 1 0 0 … 1 0 … 1 0 0 … 1 0 … 1 0 1 … 1 0 … 1 0 0 … 1 0 … 1 0 0 … 1 0 … 1 0 1 … 1 0 … 1 增益A = 0 增益A = +1 … 增益A = +7 增益A = -8 … 增益A = -1 增益B = 0 增益B = +1 … 增益B = +7 增益B = -8 … 增益B = -1 0x00 x x x 阈值A 0x00 寄存器设置 增益A = 0 增益A = +1 … 增益A = +7 增益A = -8 … 增益A = -1 增益B = 0 增益B = +1 … 增益B = +7 增益B = -8 … 增益B = -1 增益A = 0 增益A = +1 … 增益A = +7 增益A = -8 … 增益A = -1 增益B = 0 增益B = +1 … 增益B = +7 增益B = -8 … 增益B = -1 复位值 0x00 0x00 0x5B 增清/高清自适应滤波器阈值A 增清/高清自适应滤波器阈值A 0 0 … 0 1 … 1 x 0x5C 增清/高清自适应滤波器阈值B 增清/高清自适应滤波器阈值B x x x x x x x x 阈值B 0x00 0x5D 增清/高清自适应滤波器阈值C 增清/高清自适应滤波器阈值C x x x x x x x x 阈值C 0x00 增清/高清自适应滤波器增益3， 值B 1 x = 逻辑0或逻辑1。 Rev. E | Page 36 of 108 ADV7390/ADV7391/ADV7392/ADV7393 表26. 寄存器0x5E至寄存器0x6E SR7至 SR0 0x5E 0x5F 0x60 0x61 0x62 0x63 0x64 0x65 0x66 0x67 0x68 0x69 0x6A 0x6B 0x6C 0x6D 0x6E 寄存器 位功能描述 增清/高清CGMS B 型寄存器0 增清/高清CGMS B型 使能 增清/高清CGMS B型 CRC使能 增清/高清CGMS B型 表头位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 数据位 增清/高清CGMS B型 寄存器1 增清/高清CGMS B型 寄存器2 增清/高清CGMS B型 寄存器3 增清/高清CGMS B型 寄存器4 增清/高清CGMS B型 寄存器5 增清/高清CGMS B型 寄存器6 增清/高清CGMS B型 寄存器7 增清/高清CGMS B型 寄存器8 增清/高清CGMS B型 寄存器9 增清/高清CGMS B型 寄存器10 增清/高清CGMS B型 寄存器11 增清/高清CGMS B型 寄存器12 增清/高清CGMS B型 寄存器13 增清/高清CGMS B型 寄存器14 增清/高清CGMS B型 寄存器15 增清/高清CGMS B型 寄存器16 7 6 5 4 位号 3 2 1 0 0 1 0 1 寄存器设置 复位值 禁用 使能 禁用 使能 0x00 H5 H4 H3 H2 H1 H0 P7 P6 P5 P4 P3 P2 P1 P0 P7至P0 0x00 P15 P14 P13 P12 P11 P10 P9 P8 P15至P8 0x00 P23 P22 P21 P20 P19 P18 P17 P16 P23至P16 0x00 P31 P30 P29 P28 P27 P26 P25 P24 P31至P24 0x00 P39 P38 P37 P36 P35 P34 P33 P32 P39至P32 0x00 P47 P46 P45 P44 P43 P42 P41 P40 P47至P40 0x00 P55 P54 P53 P52 P51 P50 P49 P48 P55至P48 0x00 P63 P62 P61 P60 P59 P58 P57 P56 P63至P56 0x00 P71 P70 P69 P68 P67 P66 P65 P64 P71至P64 0x00 P79 P78 P77 P76 P75 P74 P73 P72 P79至P72 0x00 P87 P86 P85 P84 P83 P82 P81 P80 P87至P80 0x00 P95 P94 P93 P92 P91 P90 P89 P88 P95至P88 0x00 P103 P102 P101 P100 P99 P98 P97 P96 P103至P96 0x00 P111 P110 P109 P108 P107 P106 P105 P104 P111至P104 0x00 P119 P118 P117 P116 P115 P114 P113 P112 P119至P112 0x00 P127 P126 P125 P124 P123 P122 P121 P120 P127至P120 0x00 Rev. E | Page 37 of 108 H5至H0 ADV7390/ADV7391/ADV7392/ADV7393 表27. 寄存器0x80至寄存器0x83 SR7至 SR0 0x80 寄存器 位功能描述 7 6 5 2 标清模式寄存器1 标清标准 0 0 0 0 1 1 1 1 标清亮度滤波器 标清色度滤波器 0x82 位号 4 3 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 标清模式寄存器2 标清PrPb SSAF滤波器 0 1 0 1 标清基底 0 1 标清方形像素模式 0 1 标清VCR FF/RW同步 0 1 标清像素数据验证 0 1 0 1 标清模式寄存器3 标清基底YPrPb输出 0 1 标清输出电平Y 0 0 1 1 标清输出电平PrPb 0 1 0 1 0 1 标清垂直消隐间隔(VBI) 开启 标清隐藏字幕场控制 保留 寄存器设置 复位值 NTSC PAL B, PAL D, PAL G, PAL H, PAL I PAL M PAL N LPF NTSC LPF PAL Notch NTSC Notch PAL Luma SSAF Luma CIF Luma QCIF 保留 0x10 1.3 MHz 0.65 MHz 1.0 MHz 2.0 MHz 保留 Chroma CIF Chroma QCIF 3.0 MHz 禁用 使能 见表37 0x0B 0 保留 标清有效视频边沿控制 0 0 1 0 1 0 1 0 1 0 1 0 1 标清DAC输出1 0x83 1 0 0 1 1 0 0 1 1 0 1 0 1 0 Rev. E | Page 38 of 108 禁用 使能 禁用 使能 禁用 使能 禁用 使能 禁用 使能 YPrPb上无基底 YPrPb上有7.5 IRE基底 Y = 700 mV/300 mV Y = 714 mV/286 mV 700 mV p-p (PAL), 1000 mV p-p (NTSC) 700 mV p-p 1000 mV p-p 648 mV p-p 禁用 使能 隐藏字幕禁用 仅奇数场有隐藏字幕 仅偶数场有隐藏字幕 两种场均有隐藏字幕 保留 0x04 ADV7390/ADV7391/ADV7392/ADV7393 表28. 寄存器0x84至寄存器0x87 SR7至 SR0 0x84 寄存器 标清模式 寄存器4 7 位功能描述 保留 标清SFL/SCR/TR模式选择 6 5 位号 4 3 0 1 标清彩条 0 1 标清亮度/色度交换 NTSC颜色副载波调整(从输出HSYNC 脉冲下降沿到色同步开始的延迟时间) 0 1 0 1 1 0 1 0 保留 标清水平/垂直计数器模式1 标清RGB颜色交换2 0 0 1 复位值 0x00 禁用。 SFL模式使能。 720像素 710 (NTSC), 702 (PAL). 色度使能。 色度禁用。 使能。 禁用。 使能。 禁用。 DAC 2 = 亮度，DAC 3 = 色度。 DAC 2 = 色度，DAC 3 = 亮度。 5.17 μs. 5.31 μs. 5.59 μs (必须符合Macrovision要求)。 保留。 0x02 使能。 禁用。 0 0 1 0 1 0 1 标清亮度和颜色比例控制 0 1 标清亮度比例饱和 0 1 标清色调调整 0 1 标清亮度 0 1 标清亮度SSAF增益 0 1 标清输入标准自动检测 保留 标清RGB输入使能2 寄存器设置 0 保留 标清EIA/CEA-861B同步兼容 标清模式 寄存器6 0 1 0 1 标清色同步 0x87 0 1 0 0 0 1 标清色度 标清模式 寄存器5 1 0 1 标清有效视频长度 0x86 2 0 0 1 更新场/行计数器。 场/行计数器自由运行。 正常。 颜色反转使能。 禁用。 使能。 禁用。 使能。 禁用。 使能。 禁用。 使能。 禁用。 使能。 禁用。 使能。 0 must be written to this bit. 标清YCrCb输入。 标清RGB输入。 1 设为0时，水平/垂直计数器自动在所选标准的行/场/帧结束时绕回。设为1时，水平/垂直计数器自由运行，在外部同步信号要求下绕回。 2 仅ADV7392/ADV7393(40引脚器件)提供。 Rev. E | Page 39 of 108 0x00 ADV7390/ADV7391/ADV7392/ADV7393 表29. 寄存器0x88至寄存器0x89 SR7至 SR0 0x88 寄存器 标清模式寄存器7 7 位功能描述 保留 标清非隔行模式 6 5 位号 4 3 2 0 1 0 1 1 0 1 标清数字降噪 0 1 标清伽玛校正使能 0 1 标清伽玛校正曲线选择 0 0 1 1 标清欠冲限幅器 0 1 0 1 0 保留 保留 标清色度延迟 0 0 0 1 1 0 保留 1 0 0 1 寄存器设置 复位值 0x00 禁用。 使能。 禁用。 使能。 8位YCbCr输入。 16位YCbCr输入1。 10位YCbCr/16位标清RGB输入1。 0 1 标清输入格式 标清模式寄存器8 0 0 0 1 标清双缓冲 0x89 1 0 1 0 1 0 保留。 禁用。 使能。 禁用。 使能。 伽玛校正曲线A。 伽玛校正曲线B。 禁用。 -11 IRE. -6 IRE. –1.5 IRE. 必须将0写入此位。 保留。 禁用。 4时钟周期。 8时钟周期。 保留。 必须将0写入此位。 0x00 仅ADV7392/ADV7393(40引脚器件)提供。 表30. 寄存器0x8A至寄存器0x98 SR7至 SR0 0x8A 寄存器 标清时序寄存器0 位功能描述 标清从机/主机模式 7 6 5 位号1 4 3 0 0 1 1 标清时序模式 1 0 1 0 1 0 0 1 寄存器设置 从机模式。 主机模式。 模式0。 模式1。 模式2。 模式3。 1 保留 0 0 1 1 标清亮度延迟 0 1 标清最小亮度值 标清时序复位 2 x Rev. E | Page 40 of 108 0 1 0 1 无延迟。 2时钟周期。 4时钟周期。 6时钟周期。 -40 IRE. -7.5 IRE. 低高低转换将内部标清 时序计数器复位。 复位值 0x08 ADV7390/ADV7391/ADV7392/ADV7393 SR7至 SR0 0x8B 寄存器 标清时序寄存器1 注：仅适用于主机 模式，即子地址0x8A 位0=1。 位功能描述 标清HSYNC 宽度 7 6 5 位号1 4 3 0 0 1 1 标清HSYNC 至VSYNC 延迟时间 标清HSYNC 至VSYNC 上升沿延迟时间(仅模式1) X2 X2 标清VSYNC 宽度(仅模式2) 0 0 1 1 0 1 0 1 0 1 2 1 0 0 1 1 0 0 1 0 1 0 1 0 1 寄存器设置 ta= 1时钟周期。 ta= 4时钟周期。 ta= 16时钟周期。 ta= 128时钟周期。 tb = 0时钟周期。 tb = 4时钟周期。 tb = 8时钟周期。 tb = 18时钟周期。 tc = tb. tc = tb + 32 μs. 0 1 0 1 x x x x x x x 1时钟周期。 4时钟周期。 16时钟周期。 128时钟周期。 0时钟周期。 1时钟周期。 2时钟周期。 3时钟周期。 副载波频率位[7:0]。 复位值 0x00 0x8C 标清Fsc寄存器03 副载波频率位[7:0] 0 0 1 1 x 0x8D 标清Fsc寄存器13 副载波频率位[15:8] x x x x x x x x 副载波频率位[15:8]。 0x7C 0x8E 标清Fsc寄存器23 副载波频率位[23:16] x x x x x x x x 副载波频率位[23:16]。 0xF0 0x8F 标清Fsc寄存器33 副载波频率位[31:24] x x x x x x x x 副载波频率位[31:24]。 0x21 0x90 0x91 0x92 0x93 0x94 0x95 0x96 0x97 0x98 标清Fsc相位 标清隐藏字幕 标清隐藏字幕 标清隐藏字幕 标清隐藏字幕 标清基底寄存器0 标清基底寄存器1 标清基底寄存器2 标清基底寄存器3 副载波相位位[9:2] 偶数场上的扩展数据 偶数场上的扩展数据 奇数场上的数据 奇数场上的数据 奇数场上的基底 奇数场上的基底 偶数场上的基底 偶数场上的基底 x x x x x 17 25 17 25 x x x x x 16 24 16 24 x x x x x 15 23 15 23 x x x x x 14 22 14 22 x x x x x 13 21 13 21 x x x x x 12 20 12 20 x x x x x 11 19 11 19 x x x x x 10 18 10 18 副载波相位位[9:2]。 扩展数据位[7:0]。 扩展数据位[15:8]。 数据位[7:0]。 数据位[15:8]。 如果任一位设为1，则 位设置所表示的行号上 的基底将被禁用。 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 标清HSYNC 至像素数据调整 1 2 3 x = 逻辑0或逻辑1。 X = 无关。 标清副载波频率寄存器默认为NTSC副载波频率值。 Rev. E | Page 41 of 108 0x1F ADV7390/ADV7391/ADV7392/ADV7393 表31. 寄存器0x99至寄存器0xA5 SR7至 SR0 0x99 寄存器 标清CGMS/WSS 0 位功能描述 标清CGMS数据 标清CGMS CRC 7 6 标清CGMS/WSS 1 标清CGMS/WSS数据 0x9B 标清CGMS/WSS 2 标清CGMS数据 标清CGMS/WSS数据 0x9C 标清比例LSB 0x9D 0x9E 0x9F 0xA0 0xA1 标清Y比例 标清Cb比例 标清Cr比例 标清色调调整 标清亮度/WSS 0xA2 标清亮度SSAF 0xA3 标清DNR 0 标清Y比例值的LSB 标清Cb比例值的LSB 标清Cr比例值的LSB 标清FSC相位的LSB 标清Y比例值 标清Cb比例值 标清Cr比例值 标清色调调整值 标清亮度值 标清空白WSS数据 1 x 0 x 0 1 偶数场上的标清CGMS 0x9A 2 x 0 1 奇数场上的标清CGMS 标清WSS 5 位号1 4 3 x 0 1 0 1 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x 0 … 0 … 1 0 … 1 … 1 0 … 1 … 0 0 … 0 … 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 x x x x x x x x x x x x 0 1 标清亮度SSAF增益/衰减(仅当 子地址0x87位4 = 1时适用） 保留 降噪增益边界(DNR模式下适用 方括号中的值) 0 降噪增益数据(DNR模式下适用 方括号中的值) 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 寄存器设置 CGMS数据位[C19:C16] 禁用 使能 禁用 使能 禁用 使能 禁用 使能 CGMS数据位[C13:C8]或 WSS数据位[W13:W8] CGMS数据位[C15:C14] CGMS数据位[C7:C0]或WSS 数据位[W7:W0] 标清Y比例位[1:0] 标清Cb比例位[1:0] 标清Cr比例位[1:0] 副载波相位位[1:0] 标清Y比例位[9:2] 标清Cb比例位[9:2] 标清Cr比例位[9:2] 标清色调调整位[7:0] 标清亮度位[6:0] 禁用 使能 −4 dB … 0 dB … +4 dB 复位值 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0 0 1 0 1 0 1 0 1 0 Rev. E | Page 42 of 108 无增益 +1/16 [−1/8] +2/16 [−2/8] +3/16 [−3/8] +4/16 [−4/8] +5/16 [−5/8] +6/16 [−6/8] +7/16 [−7/8] +8/16 [−1] 无增益 +1/16 [−1/8] +2/16 [−2/8] +3/16 [−3/8] +4/16 [−4/8] +5/16 [−5/8] +6/16 [−6/8] +7/16 [−7/8] +8/16 [−1] 0x00 ADV7390/ADV7391/ADV7392/ADV7393 SR7至 SR0 0xA4 位号1 寄存器 标清DNR 1 位功能描述 DNR阈值 7 0xA5 标清DNR 2 5 0 0 … 1 1 4 0 0 … 1 1 DNR输入选择 DNR块偏移 2 0 0 … 1 1 1 0 0 … 1 1 0 0 1 … 0 1 寄存器设置 复位值 0 1 … 62 63 2像素 4像素 8像素 16像素 0x00 0 0 0 1 0 1 1 0 1 0 1 0 滤波器A 滤波器B 滤波器C 滤波器D 0x00 0 1 0 1 DNR模式 1 3 0 0 … 1 1 0 1 边界区域 块大小 6 0 0 … 1 1 0 0 … 1 1 0 0 … 1 1 DNR模式 DNR锐度模式 0像素偏移 1像素偏移 … 14像素偏移 15像素偏移 0 1 … 0 1 x = 逻辑0或逻辑1。 表32. 寄存器0xA6至寄存器0xBB SR7至 SR0 0xA6 0xA7 0xA8 0xA9 0xAA 0xAB 0xAC 0xAD 0xAE 0xAF 0xB0 0xB1 0xB2 0xB3 0xB4 0xB5 0xB6 0xB7 0xB8 0xB9 0xBA 寄存器 标清伽玛A0 标清伽玛A1 标清伽玛A2 标清伽玛A3 标清伽玛A4 标清伽玛A5 标清伽玛A6 标清伽玛A7 标清伽玛A8 标清伽玛A9 标清伽玛B0 标清伽玛B1 标清伽玛B2 标清伽玛B3 标清伽玛B4 标清伽玛B5 标清伽玛B6 标清伽玛B7 标清伽玛B8 标清伽玛B9 标清亮度检测 位功能描述 标清伽玛曲线A(点24) 标清伽玛曲线A(点32) 标清伽玛曲线A(点48) 标清伽玛曲线A(点64) 标清伽玛曲线A(点80) 标清伽玛曲线A(点96) 标清伽玛曲线A(点128) 标清伽玛曲线A(点160) 标清伽玛曲线A(点192) 标清伽玛曲线A(点224) 标清伽玛曲线B(点24) 标清伽玛曲线B(点32) 标清伽玛曲线B(点48) 标清伽玛曲线B(点64) 标清伽玛曲线B(点80) 标清伽玛曲线B(点96) 标清伽玛曲线B(点128) 标清伽玛曲线B(点160) 标清伽玛曲线B(点192) 标清伽玛曲线B(点224) 标清亮度值 7 x x x x x x x x x x x x x x x x x x x x x 6 x x x x x x x x x x x x x x x x x x x x x Rev. E | Page 43 of 108 5 x x x x x x x x x x x x x x x x x x x x x 位号1 4 3 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x 2 x x x x x x x x x x x x x x x x x x x x x 1 x x x x x x x x x x x x x x x x x x x x x 0 x x x x x x x x x x x x x x x x x x x x x 寄存器设置 复位值 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 只读 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0xXX ADV7390/ADV7391/ADV7392/ADV7393 SR7至 SR0 0xBB 1 2 寄存器 场计数 7 位功能描述 场计数 保留 编码器版本代码 6 5 位号1 4 3 0 0 0 2 1 0 0 0 1 5 位号 4 3 2 x 1 x 0 x 寄存器设置 只读 保留 只读； 第一编码器版本2 只读； 第二编码器版本 复位值 0x0X x = 逻辑0或逻辑1。 有关第一编码器版本的信息，参见高清隔行外部HSYNC 和VSYNC 考虑部分。 表33. 寄存器0xC9至寄存器0xCE SR7至 SR0 0xC9 寄存器 图文电视控制 位功能描述 图文电视使能 7 6 0 1 图文电视请求模式 图文电视输入引脚 选择1 保留 0xCA 0xCB 0xCC 0xCD 0xCE 1 0 0 0 0 0 TTX行使能0 TTX行使能1 TTX行使能2 TTX行使能3 奇数场上的图文电视 奇数场上的图文电视 偶数场上的图文电视 偶数场上的图文电视 0 0 … 1 1 22 14 22 14 0 0 … 1 1 21 13 21 13 0 0 … 1 1 20 12 20 12 0 1 … 0 1 19 11 19 11 仅ADV7392/ADV7393(40引脚器件)可以将P0用作图文电视输入引脚。 Rev. E | Page 44 of 108 0 0 0 … 1 1 0 0 … 1 1 寄存器设置 禁用。 使能。 行请求信号。 位请求信号。 复位值 0x00 VSYNC. P0. 1 图文电视请求控制 图文电视请求下降沿 位置控制 图文电视请求上升沿 位置控制 0 0 1 0 0 … 1 1 0 1 … 0 1 保留。 0时钟周期。 1时钟周期。 0x00 14时钟周期。 15时钟周期。 0时钟周期。 1时钟周期。 14时钟周期。 15时钟周期。 18 10 18 10 17 9 17 9 16 8 16 8 15 7 15 7 如果任一位设为1，则位 设置所表示的行号上的 图文电视将使能。 0x00 0x00 0x00 0x00 ADV7390/ADV7391/ADV7392/ADV7393 表34. 寄存器0xE0至寄存器0xF1 SR7至 SR0 0xE0 0xE1 0xE2 0xE3 0xE4 0xE5 0xE6 0xE7 0xE8 0xE9 0xEA 0xEB 0xEC 0xED 0xEE 0xEF 0xF0 0xF1 1 2 2 寄存器 Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision Macrovision 位功能描述 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 MV控制位 7 x x x x x x x x x x x x x x x x x 0 6 x x x x x x x x x x x x x x x x x 0 5 x x x x x x x x x x x x x x x x x 0 位号1 4 3 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x 0 0 x = 逻辑0或逻辑1。 仅ADV7390和ADV7392提供Macrovision寄存器。 Rev. E | Page 45 of 108 2 x x x x x x x x x x x x x x x x x 0 1 x x x x x x x x x x x x x x x x x 0 0 x x x x x x x x x x x x x x x x x x 寄存器设置 位[7:1]必须为0。 复位值 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 ADV7390/ADV7391/ADV7392/ADV7393 ADV7390/ADV7391输入配置 ADV7390/ADV7391支持多种不同的输入模式。所需的输 CrCb像素数据在CLKIN的相反沿也通过引脚P7至P0输入， 入 模 式 通 过 子 地 址 0x01位 [6:4]进 行 选 择 。 ADV7390/ 引脚P0为LSB。 ADV7391上电之后，默认进入标清(SD)模式。表35列出了 子地址0x01位[2:1]决定Y数据是在CLKIN的上升沿还是下 所有可能的输入配置。本节将详细说明各种输入模式。请 降沿输入(见图52和图53)。 注意，WLCSP封装仅支持标清模式，如图51所示。 CLKIN 表35. ADV7390/ADV7391输入配置 P6 P5 P4 P3 YCrCb YCrCb YCrCb P2 P1 P0 P[7:0] 3FF 00 XY 00 Cb0 Y0 Cr0 Y1 06234-050 P7 输入模式 000 SD 010 ED/HD-DDR 111 ED (at 54 MHz) NOTES 1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 00 IN THIS CASE. 图52. ED/HD-DDR输入序列(EAV/SAV)—选项A 标清 CLKIN 子地址0x01位[6:4] = 000 标清YCrCb数据可以4:2:2交错格式通过27 MHz的8位总线 P[7:0] 3FF 00 00 XY Y0 Cb0 Y1 Cr0 NOTES 1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 11 IN THIS CASE. 图53. ED/HD-DDR输入序列(EAV/SAV)—选项B 同时支持嵌入式EAV/SAV时序码。支持ITU-R BT.601/656 输入标准。交错像素数据通过引脚P7至P0输入，引脚P0为 MPEG2 DECODER LSB。 ADV7390/ ADV7391 CLKIN YCrCb ADV7390/ ADV7391 27MHz YCrCb 8 YCrCb VSYNC, HSYNC INTERLACED TO PROGRESSIVE 2 CLKIN P[7:0] 06234-049 2 MPEG2 DECODER 8 P[7:0] VSYNC, HSYNC 06234-052 要，可以在HSYNC和VSYNC引脚上提供外部同步信号。 06234-051 输入。CLKIN引脚上必须提供27 MHz时钟信号。如果需 图54. ED/HD-DDR示例应用 增清(54 MHz) 图51. 标清示例应用 子地址0x01位[6:4] = 111 增清/高清 增清YCrCb数据可以4:2:2交错格式通过54 MHz的8位总线 子地址0x01位[6:4] = 010 增清(ED)或高清(HD) YCrCb数据可以4:2:2交错格式通过8 输入。 位DDR总线输入。CLKIN引脚上必须提供时钟信号。如果 CLKIN引脚上必须提供54 MHz时钟信号。支持嵌入式 需要，可以在HSYNC和VSYNC引脚上提供外部同步信 EAV/SAV时序码。此模式不支持外部同步信号。 号。同时支持嵌入式EAV/SAV时序码。 交错像素数据通过引脚P7至P0输入，引脚P0为LSB。 在8位DDR 4:2:2 YCrCb输入模式下，Y像素数据在CLKIN的 CLKIN 上升或下降沿通过引脚P7至P0输入，引脚P0为LSB。 P[7:0] 3FF 00 00 XY Cb0 Y0 Cr0 图55. ED (54 MHz)输入序列(EAV/SAV) Rev. E | Page 46 of 108 Y1 06234-053 8位4:2:2增清/高清YCrCb模式(DDR) ADV7390/ADV7391/ADV7392/ADV7393 ADV7392/ADV7393输入配置 16位4:2:2 YCrCb模式 子地址0x87位7 = 0； ADV7392/ADV7393支持多种不同的输入模式。所需的输 子地址0x88位[4:3] = 01 入 模 式 通 过 子 地 址 0x01位 [6:4]进 行 选 择 。 ADV7392/ 在16位4:2:2 YCrCb输入模式下，Y像素数据通过引脚P15至 ADV7393上电之后，默认进入标清(SD)模式。表36列出了 所有可能的输入配置。本节将详细说明各种输入模式。 P8输入，引脚P8为LSB。 标清 CrCb像素数据通过引脚P7至P0输入，引脚P0为LSB。 子地址0x01位[6:4] = 000 像素数据的更新速率为时钟速率的一半，即13.5 MHz(见 标清YCrCb数据可以4:2:2格式通过8位、10位或16位总线输 图5)。 入。标清RGB数据可以4:4:4格式通过16位总线输入。 16位4:4:4 RGB模式 CLKIN引脚上必须提供27 MHz时钟信号。如果需要，可以 标清RGB模式不支持嵌入式EAV/SAV时序代码。此外，标 在HSYNC和VSYNC引脚上提供外部同步信号。8位和10位 清RGB输入模式不支持主机时序模式，因此必须使用外部 模式同时支持嵌入式EAV/SAV时序码。 同步。 8位4:2:2 YCrCb模式 子地址0x87位7 = 1 子地址0x87位7 = 0； 在16位4:4:4 RGB输入模式下，红色像素数据通过引脚P4至 子地址0x88位[4:3] = 00 P0输入，绿色像素数据通过引脚P10至P5输入；蓝色像素 在8位4:2:2 YCrCb输入模式下，交错像素数据通过引脚P15 数据通过引脚P15至P11输入。引脚P0、P5和P11为相应的 至P8输入，引脚P8为LSB。支持ITU-R BT.601/656输入标 总线LSB。 准。 像素数据的更新速率为时钟速率的一半，即13.5 MHz(见 10位4:2:2 YCrCb模式 图6)。 ADV7392/ ADV7393 2 子地址0x88位[4:3] = 10 MPEG2 DECODER 在10位4:2:2 YCrCb输入模式下，交错像素数据通过引脚 27MHz P15至P6输入，引脚P6为LSB。支持ITU-R BT.601/656输入 标准。 YCrCb P15 P14 P13 P12 P11 Y 16位3 111 ED/HD-SDR (16位) ED/HD-DDR 4 8位 10位 ED (at 54 MHz) 8位 2 3 4 P4 P3 P2 CrCb 标清RGB输入使能(1x87[7]) = 0 G B Y R CrCb 增清/高清输入格式(0x33[2]) = 0 YCrCb 增清/高清输入格式(0x33[2]) = 1 YCrCb 增清/高清输入格式(0x33[2]) = 0 YCrCb 增清/高清输入格式(0x33[2]) = 1 YCrCb 10位 1 P10 P9 P8 P7 P6 P5 标清RGB输入使能(0x87[7]) = 0 YCrCb 10位 001 010 P[15:8]/P[15:6] YCrCb 8位 16位3 CLKIN 图56. 标清示例应用 表36. ADV7392/ADV7393输入配置 输入模式1 000 SD2 8/10 VSYNC, HSYNC 06234-054 子地址0x87位7 = 0； 输入模式由子地址0x01位[6:4]决定。 标清模式下，输入数据的宽度由子地址0x88位[4:3]决定。 此输入模式必须使用外部同步信号。不支持嵌入式EAV/SAV时序码。 ED = 增清 = 525p和625p。 Rev. E | Page 47 of 108 P1 P0 ADV7390/ADV7391/ADV7392/ADV7393 MPEG2 DECODER 子地址0x01位[6:4] = 001或010 增清或高清YCrCb数据可以4:2:2格式通过8/10位DDR总线 或16位SDR总线输入。 CrCb 8 INTERLACED TO PROGRESSIVE 00 XY Cb0 Y0 Cr0 06234-055 图57. ED/HD-DDR输入序列(EAV/SAV)—选项A CLKIN YCrCb 8/10 P[15:8]/P[15:6] INTERLACED TO PROGRESSIVE 2 06234-058 VSYNC HSYNC 图60. ED/HD-DDR示例应用 增清(54 MHz) 子地址0x01位[6:4] = 111 增清YCrCb数据可以4:2:2交错格式通过54 MHz的8/10位总 线输入。 交错像素数据通过引脚P15至P8/P6输入，引脚P8/P6为 LSB。 10位模式通过子地址0x33位2使能。 CLKIN 00 XY Y0 Cb0 Y1 NOTES 1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 11 IN THIS CASE. 2. 10-BIT MODE IS ENABLED USING SUBADDRESS 0x33, BIT 2. P[15:8]/P[15:6] Cr0 3FF 00 00 XY Cb0 Y0 Cr0 NOTES 1. 10-BIT MODE IS ENABLED USING SUBADDRESS 0x33, BIT 2. 图61. ED (54 MHz)输入序列(EAV/SAV) MPEG2 DECODER 图58. ED/HD-DDR输入序列(EAV/SAV)—选项B YCrCb ADV7392/ ADV7393 54MHz YCrCb 8/10 INTERLACED TO PROGRESSIVE CLKIN P[15:8]/P[15:6] VSYNC, HSYNC 图62. ED (54 MHz)示例应用 Rev. E | Page 48 of 108 06234-060 00 06234-056 3FF Y1 06234-059 CLKIN P[15:8]/ P[15:P6] ADV7392/ ADV7393 CLKIN引脚上必须提供54 MHz时钟信号。支持嵌入式EAV/SAV 时序码。此模式不支持外部同步信号。 Y1 NOTES 1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 00 IN THIS CASE. 2. 10-BIT MODE IS ENABLED USING SUBADDRESS 0x33, BIT 2. VSYNC HSYNC YCrCb CrCb像素数据在CLKIN的相反沿也通过引脚P15至P8/P6输 入，引脚P8/P6为LSB。 00 P[15:8] MPEG2 DECODER 8/10位4:2:2 YCrCb模式(DDR) 在8/10位DDR 4:2:2 YCrCb输入模式下，Y像素数据在CLKIN的 上升或下降沿通过引脚P15至P8/P6输入，引脚P8/P6为 LSB。 3FF P[7:0] 8 图59. ED/HD-SDR示例应用 CrCb像素数据通过引脚P7至P0输入，引脚P0为LSB。 P[15:8]/ P]15:6] Y 2 16位4:2:2 YCrCb模式(SDR) 在16位4:2:2 YCrCb输入模式下，Y像素数据通过引脚P15至 P8输入，引脚P8为LSB。 CLKIN CLKIN YCrCb CLKIN引 脚 上 必 须 提 供 时 钟 信 号 。 如 果 需 要 ， 可 以 在 HSYNC和VSYNC引脚上提供外部同步信号。同时支持嵌 入式EAV/SAV时序码。 10位模式通过子地址0x33位2使能。子地址0x01位[2:1]决定 Y数据是在CLKIN的上升沿还是下降沿输入(见图57和图58) ADV7392/ ADV7393 06234-057 增清/高清 ADV7390/ADV7391/ADV7392/ADV7393 输出配置 ADV739x支持多种不同的输出配置。表37至表39列出了所有可能的输出配置。 表37. 标清输出配置 RGB/YPrPb输出选择1 (子地址0x02位5) 0 1 1 1 1 标清DAC输出1 (子地址0x82位1) 0 0 1 1 标清亮度/色度交换 (子地址0x84位7) 0 0 0 1 DAC 1 G Y CVBS CVBS DAC 2 B Pb 亮度 色度 DAC 3 R Pr 色度 亮度 增清/高清颜色DAC交换 (子地址0x35位3) 0 1 0 1 DAC 1 G G Y Y DAC 2 B R Pb Pr DAC 3 R B Pr Pb 增清/高清颜色DAC交换 (子地址0x35位3) 0 1 0 1 DAC 1 G G Y Y DAC 2 B R Pb Pr DAC 3 R B Pr Pb 如果选择标清RGB输出，可以通过子地址0x86位7实现颜色反转。 表38. 增清/高清输出配置 RGB/YPrPb输出选择 (子地址0x02位5) 0 0 1 1 表39. 增清(54 MHz)输出配置 RGB/YPrPb输出选择 (子地址0x02位5) 0 0 1 1 Rev. E | Page 49 of 108 ADV7390/ADV7391/ADV7392/ADV7393 设计特性 输出过采样 ADV739x包括一个片内锁相环(PLL)，支持对标清、增清 位使能时(增清/高清模式为0x39位[5]，标清模式为0x86位 和高清视频数据进行过采样。PLL默认禁用，可通过设置 [3])，器件期望HS或VS处于低电平或高电平有效状态，具 子地址0x00位1 = 0使能。 体取决于所选的输入格式(0x30位[7:3])。如果增清/高清模 式要求默认极性以外的其它极性，可以利用0x3A位[2:0]使 表40列出了ADV739x支持的各种过采样速率。 PHSYNCB、PVSYNCB或PBLANKB反转，这与是否使能 外部同步极性 CEA-861-B模式无关。S_HSYNC或S_VSYNC无法反转。 对于标清和增清/高清模式，ADV739x器件通常期望HS和 VS在各自的消隐期间处于低电平。然而，当CEA861兼容 表40. 输出过采样模式和速率 输入模式 （0x01位[6:4]） 000 SD 000 SD 000 SD 001/010 ED 001/010 ED 001/010 ED 001/010 HD 001/010 HD 001/010 HD 111 ED ( 54 MHz) 111 ED (54 MHz) 111 ED (54 MHz) 1 PLL和过采样控制 （0x00位1） 1 0 0 1 0 0 1 0 0 1 0 0 标清/增清过采样速率选择 （0x0D位3）1 X 1 0 X 1 0 X X X X 1 0 X = 无关 Rev. E | Page 50 of 108 高清过采样速率选择 （0x31位1）1 X X X X X X X 1 0 X X X 过采样模式和速率 SD (2×) SD (8×) SD (16×) ED (1×) ED (4×) ED (8×) HD (1×) HD (2×) HD (4×) ED (54 MHz) (1×) ED (54 MHz) (4×) ED (54 MHz) (8×) ADV7390/ADV7391/ADV7392/ADV7393 高清隔行外部HSYNC和VSYNC考虑 将子地址0x02位0设为高电平没有副作用，而且对于所有 如果编码器版本代码(子地址0xBB位[7:6])为01或更高，则 其它视频标准，此位可保持高电平状态。 用户应将子地址0x02位1设为高电平，以确保在高清隔行 增清/高清时序复位 模式下使用HSYNC和VSYNC同步信号时时序完全正确。 子地址0x34位0 如果将此位设为低电平，则在高清隔行模式下，每行的第 将增清/高清时序复位控制位(子地址0x34位0)置1时，可实 一个有效像素被屏蔽，并且当使用YCrCb 4:2:2输入格式 现增清/高清时序复位。在这种状态下，水平和垂直计数器 时，Pr和Pb输出交换。将子地址0x02位1设为低电平时， 保持复位状态。将此位重新置0时，内部计数器恢复计 编码器的工作方式与第一版芯片相同(即此设置为向后兼容 数。此时序复位仅适用于增清/高清时序计数器。 设置)。如果编码器版本代码(子地址0xBB位[7:6])为00，则 子地址0x02位1的设置不起作用。对于此版本的编码器， 标清副载波频率锁定 当使用YCrCb 4:2:2输入格式时，第一个有效像素被屏蔽， 副载波频率锁定(SFL)模式 在副载波频率锁定(SFL)模式下(子地址0x84位[2:1] = 11)， Pr和Pb输出交换。为避免这些限制，请使用新版芯片或使 ADV739x可用于锁定外部视频源。SFL模式允许ADV739x 用不同类型的同步。 自动变更副载波频率以补偿线长变化。当该器件连接到输 这些考虑因素仅适用于采用外部HSYNC和VSYNC同步的 出SFL格式数字数据流的器件(如视频解码器ADV7403等) 高清隔行模式(EAV/SAV模式不受影响，始终具有完全正 时，该器件会逐行自动变更为经过补偿的副载波频率(见图 确的时序)。 63)。此数字数据流为67位宽，副载波包含于位0至位21 中。每位的时长为2个时钟周期。 ADV739x CLKIN LLC1 COMPOSITE VIDEO1 H/L TRANSITION COUNT START DAC 1 SFL SFL DAC 2 DAC 3 ADV7403 P19 TO VIDEO DECODER P10 14 BITS SUBCARRIER LOW PHASE 128 13 PIXEL PORT5 4 BITS RESERVED 0 21 14 19 SEQUENCE BIT3 FSC PLL INCREMENT2 0 RESET BIT4 RESERVED RTC 6768 VALID SAMPLE INVALID SAMPLE 1FOR EXAMPLE, VCR OR CABLE. 2F SC PLL INCREMENT IS 22 BITS LONG. VALUE LOADED INTO ADV73xx FSC DDS REGISTER IS FSC PLL INCREMENTS BITS[21:0] PLUS BITS[0:9] OF SUBCARRIER FREQUENCY REGISTERS. 3SEQUENCE BIT 8/LINE LOCKED CLOCK PAL: 0 = LINE NORMAL, 1 = LINE INVERTED NTSC: 0 = NO CHANGE 5 BITS RESERVED 4RESET ADV739x DDS. 5REFER TO THE ADV7390/ADV7391 AND ADV7392/ADV7393 INPUT CONFIGURATION TABLES FOR PIXEL DATA PIN ASSIGNMENTS. 图63. 标清副载波频率锁定时序和连接图(子地址0x84位[2:1] = 11) Rev. E | Page 51 of 108 06234-064 TIME SLOT 01 ADV7390/ADV7391/ADV7392/ADV7393 标清VCR FF/RW同步 例如，在NTSC模式下： 子地址0x82位5 227.5  副载波寄存器值 =   × 2 32 = 569408543  1716  在 编 码 器 与 解 码 器 配 合 使 用 的 DVD录 制 应 用 中 ， VCR FF/RW同步控制位可用于非标准输入视频，即快进或快退 其中： 模式。 副载波寄存器值 = 569408543d = 0×21F07C1F 在快进模式下，输入视频中新场开始时的同步信息通常在 标清FSC寄存器0：0x1F 达到正确行数/场数之前出现。在快退模式下，此同步信号 标清FSC寄存器1：0x7C 通常在达到总行数/场数之后出现。一般来说，这表示输出 标清FSC寄存器2：0xF0 视频存在损坏的场信号，因为一个信号由输入视频产生， 标清FSC寄存器3：0x21 另一个信号则是在内部行/场计数器达到场末尾时产生。 FSC编程 当VCR FF/RW同步控制使能时(子地址0x82位5)，如果模拟 副载波频率寄存器值被分割为4个FSC寄存器值，如上例所 输出与VSYNC输入信号匹配，则行/场计数器根据VSYNC 示。这四个副载波频率寄存器必须按顺序更新，从副载波 输入信号进行更新。除从机模式0之外的所有其它从机时 频率寄存器0开始，至副载波频率寄存器3结束。只有在 序模式都可以使用该控制功能。 ADV739x收到最后一个副载波频率寄存器字节后，副载波 频率才会更新。必须禁用标清输入标准自动检测特性。 垂直消隐间隔 子地址0x31位4；子地址0x83位4 典型FSC值 在标清、增清和高清模式下，ADV739x能够处理含有垂直 针对NTSC和PAL B/D/G/H/I，表41列出了应当写入副载波 消隐间隔(VBI)数据(如CGMS、WSS、VITS等)的输入数 频率寄存器的值。 表41. 典型FSC值 据。 如果VBI禁用(增清/高清为子地址0x31位4；标清为子地址 0x83位4)，VBI数据不会出现在输出端，整个VBI消隐。这 些控制位在所有主机和从机时序模式下均有效。 对于SMPTE 293M (525p)标准，VBI数据可以在各帧的行13 子地址 0x8C 0x8D 0x8E 0x8F 描述 FSC0 FSC1 FSC2 FSC3 NTSC 0x1F 0x7C 0xF0 0x21 PAL B/D/G/H/I 0xCB 0x8A 0x09 0x2A 至行42插入；对于ITU-R BT.1358 (625p)标准，VBI数据可 标清非隔行模式 以 在 行 6至 行 43插 入 。 VBI数 据 可 以 出 现 于 行 10至 行 20 子地址0x88位1 (NTSC)或者行7至行22 (PAL)。 ADV739x支持标清非隔行模式。在这种模式下，ADV739x 在标清时序模式0下(从机选项)，如果VBI使能，EAV/SAV 可以处理两倍于NTSC和PAL帧速率(分别为240p/59.94 Hz 码中的消隐位将被覆盖。在这种时序模式下也能使用 和288p/50 Hz)的逐行输入。通过设置子地址0x88位1可以使 VBI。 能标清非隔行模式。 如果CGMS使能且VBI禁用，输出端仍会提供CGMS数据。 CLKIN引脚上必须提供27 MHz时钟信号。嵌入式EAV/SAV 时序码或者通过HSYNC和VSYNC引脚提供的外部水平和 标清副载波频率控制 垂直同步信号可以用于同步输入像素数据。 子地址0x8C至子地址0x8F ADV739x能够从输入像素时钟产生CVBS和S视频(Y-C)输出 NTSC和PAL模式下可用的所有输入配置、输出配置和特性 所用的颜色副载波。4个8位寄存器用于设置副载波频率。 均可在标清非隔行模式下使用。对于240p/59.94 Hz输入， 这些寄存器的值通过下式计算： 应将ADV739x配置为NTSC工作模式，并将子地址0x88位1 设置为1。 副载波频率寄存器 = 一条视频线的副载波周期数 一条视频线的27 MHz时钟周期数 × 2 32 对于288p/50 Hz输入，应将ADV739x配置为PAL工作模式， 并将子地址0x88位1设置为1。 结果四舍五入为最接近的整数。 Rev. E | Page 52 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清方形像素模式 子地址0x82位4 ADV739x支持标清方形像素模式(子地址0x82位4)。NTSC 对于CVBS和S视频(Y-C)输出，必须更新标清副载波频率寄 工作模式要求24.5454 MHz的输入时钟，有效分辨率为 存器，以反映标清方形像素模式所用的输入时钟频率。在 640 × 480。PAL工作模式要求29.5 MHz的输入时钟，有效 标清方形像素模式下，必须禁用标清输入标准自动检测特 分辨率为768 × 576。 性。时序图见图64和图65。 ANALOG VIDEO EAV CODE NTSC/PAL M SYSTEM (525 LINES/60Hz) PAL SYSTEM (625 LINES/50Hz) 4 CLOCK 4 CLOCK 0 F F A A A 0 F F B B B C C 8 1 8 1 F 0 0 X C Y C Y C Y r Y b b r 0 0 0 0 F 0 0 Y b ANCILLARY DATA (HANC) 272 CLOCK 344 CLOCK 4 CLOCK 4 CLOCK 1280 CLOCK 1536 CLOCK 06234-065 INPUT PIXELS SAV CODE F 0 0 X 8 1 8 1 C Y Y F 0 0 Y 0 0 0 0 r START OF ACTIVE VIDEO LINE END OF ACTIVE VIDEO LINE 图64. 方形像素模式EAV/SAV嵌入式时序 HSYNC FIELD Cb Y Cr Y PAL = 308 CLOCK CYCLES NTSC = 236 CLOCK CYCLES 图65. 方形像素模式有效像素时序 Rev. E | Page 53 of 108 06234-066 PIXEL DATA ADV7390/ADV7391/ADV7392/ADV7393 EXTENDED (SSAF) PrPb FILTER MODE 滤波器 0 表42列出了ADV739x提供的可编程滤波器。 –10 表42. 可选滤波器 子地址 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x80 0x82 0x33 0x33 GAIN (dB) –20 –30 –40 –50 –60 2 31 4 0 FREQUENCY (MHz) 5 6 06234-067 滤波器 标清亮度LPF NTSC 标清亮度LPF PAL 标清亮度陷波NTSC 标清亮度陷波PAL 标清亮度SSAF 标清亮度CIF 标清亮度QCIF 标清色度0.65 MHz 标清色度1.0 MHz 标清色度1.3 MHz 标清色度2.0 MHz 标清色度3.0 MHz 标清色度CIF 标清色度QCIF 标清PrPb SSAF 增清/高清Sinc补偿滤波器 增清/高清色度SSAF 图66. PrPb SSAF滤波器 如果此滤波器禁用，则可以选择表43所列的色度滤波器之 一，将其用于CVBS或亮度/色度信号。 表43. 内部滤波器规格 标清内部滤波器响应 子地址0x80位[7:2]；子地址0x82位0 Y滤波器支持多种不同的频率响应，包括2种低通响应、2 种陷波响应、带或不带增益提升衰减的扩展(SSAF)响应、 CIF响应和QCIF响应。PrPb滤波器支持多种不同的频率响 应，包括6种低通响应、CIF响应和QCIF响应，如图38和图 39所示。 如果标清亮度SSAF增益使能(子地址0x87位4)，则在−4 dB 至+4 dB范围内有13个响应选项。所需的响应可通过子地址 0xA2设置。频率响应的变化如图35至图37所示。 除了表42所列的色度滤波器之外，ADV739x还包括一个 滤波器 通带纹波 (dB)1 亮度LPF NTSC 亮度LPF PAL 亮度陷波NTSC 亮度陷波PAL 亮度SSAF 亮度CIF 亮度QCIF 色度0.65 MHz 色度1.0 MHz 色度1.3 MHz 色度2.0 MHz 色度3.0 MHz 色度CIF 色度QCIF 0.16 0.1 0.09 0.1 0.04 0.127 单调 单调 单调 0.09 0.048 单调 单调 单调 1 SSAF滤波器，它专门针对色差分量输出Pr和Pb而设计。此 滤波器的截止频率约为2.7 MHz，3.8 MHz时增益为–40 dB 2 3 dB带宽(MHz)2 4.24 4.81 2.3/4.9/6.6 3.1/5.6/6.4 6.45 3.02 1.5 0.65 1 1.395 2.2 3.2 0.65 0.5 2 通带纹波指通带中相对于0 dB响应的最大波动，用dB表示。通带定义为： 对于低通滤波器，其频率限制为0 Hz至fc (Hz)；对于陷波滤波器，其频率 限制为0 Hz至f1 (Hz)和f2 (Hz)至无限大，其中fc、f1和f2均为−3 dB点。 3 dB带宽指−3 dB截止频率。 (见图66)。此滤波器可通过子地址0x82位0进行控制。 Rev. E | Page 54 of 108 增清/高清Sinc补偿滤波器响应 表44显示了输出标准选择设置为EIA770.2/EIA770.3时(子地 子地址0x33位3 在增清/高清模式下工作时，ADV739x的一个滤波器可以 抵消DAC 1、DAC 2和DAC 3中的Sinc滚降的影响。此滤波 器默认使能。通过设置子地址0x33位3可以将其禁用。此 滤波器的作用如图67和图68所示。 0.4 0.3 0.2 GAIN (dB) 表44. 针对EIA770.2/EIA770.3增清/高清输出标准选择的 样色值 Y值 235 (0xEB) 16 (0x10) 81 (0x51) 145 (0x91) 41 (0x29) 210 (0xD2) 170 (0xAA) 106 (0x6A) 样色 白色 黑色 红色 绿色 蓝色 黄色 青色 品红 0.5 0.1 0 –0.1 Cr值 128 (0x80) 128 (0x80) 240 (0xF0) 34 (0x22) 110 (0x6E) 146 (0x92) 16 (0x10) 222 (0xDE) Cb值 128 (0x80) 128 (0x80) 90 (0x5A) 54 (0x36) 240 (0xF0) 16 (0x10) 166 (0xA6) 202 (0xCA) 颜色空间转换矩阵 –0.2 子地址0x03至子地址0x09 –0.3 内部颜色空间转换(CSC)矩阵根据模式选择寄存器(子地址 0 5 10 15 20 FREQUENCY (MHz) 25 30 06234-068 –0.4 –0.5 址0x30位[1:0] = 00)，可以写入颜色寄存器的样色值。 图67. 增清/高清Sinc补偿滤波器使能 0x01位[6:4])所设置的输入模式自动执行所有颜色空间转 换。表45和表46显示了此矩阵可用的选项。 ADV7392/ADV7393可以执行从RGB输入到YPrPb输出的标 0.5 清颜色空间转换，但无法执行从RGB输入到YPrPb输出的 0.4 增清/高清颜色空间转换。 0.3 表45. 标清颜色空间转换选项 GAIN (dB) 0.2 输入 输出1 YPrPb/RGB输出 (子地址0x02位5) RGB/YCrCb输入 (子地址0x87位7) YCrCb YCrCb RGB2 RGB2 YPrPb RGB YPrPb RGB 1 0 1 0 0 0 1 1 0.1 0 –0.1 –0.2 –0.3 1 2 0 5 10 15 20 FREQUENCY (MHz) 25 30 06234-069 –0.4 –0.5 CVBS/Y-C输出可用于所有CSC组合。 仅ADV7392/ADV7393(40引脚器件)提供。 表46. 增清/高清颜色空间转换选项 图68. 增清/高清Sinc补偿滤波器禁用 输入 YCrCb YCrCb 增清/高清测试图案颜色控制 子地址0x36至子地址0x38 位于子地址0x36至子地址0x38的三个8位寄存器用于设置内 部增清/高清测试图案发生器(子地址0x31位2 = 1)的输出颜 色，无论输出的是交叉阴影图案线还是均匀场测试图案 线。这些寄存器不控制外部像素数据输入的颜色。 用于获得白色、黑色、饱和原色和补色的亮度(Y)和色差 (Cr和Cb)信号的值符合ITU-R BT.601-4标准。 输出 YPrPb RGB YPrPb/RGB输出 (子地址0x02位5) 1 0 标清手动CSC矩阵调整特性 标清手动CSC矩阵调整特性(仅ADV7392和ADV7393提供) 针对RGB转YPbPr提供定制系数操纵功能(对于YPbPr转 RGB，此矩阵调整特性不可用)。 一般而言，CSC矩阵根据所选的输出颜色空间(见表47)自 动执行颜色空间转换，因而无需修改标清矩阵系数。注 意，子地址0x87位7必须置1以使能RGB输入，从而使用 CSC手动调整。 Rev. E | Page 55 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清CSC矩阵标量使用下列公式： 上电时，CSC矩阵用表48所列的默认值进行设置。 Y = (a1 × R) + (a2 × G) + (a3 × B) + a4 表48. 增清/高清手动CSC矩阵默认值 Pr = (b1 × R) + (b2 × G) + (b3 × B) + b4 子地址 0x03 0x04 0x05 0x06 0x07 0x08 0x09 Pb = (c1 × R) + (c2 × G) + (c3 × B) + c4 系数及其默认值位于表47所示的寄存器中。 表47. 标清手动CSC矩阵默认值 系数 a1 a2 a3 a4 b1 b2 b3 b4 c1 c2 c3 c4 子地址 0xBD 0xBE 0xBF 0xC0 0xC1 0xC2 0xC3 0xC4 0xC5 0xC6 0xC7 0xC8 默认值 0x42 0x81 0x19 0x10 0x70 0x5E 0x12 0x80 0x26 0x4A 0x70 0x80 默认值 0x03 0xF0 0x4E 0x0E 0x24 0x92 0x7C 当增清/高清手动CSC矩阵调整特性使能时，子地址0x03至 0x09的默认系数值仅适用于高清颜色空间。颜色分量根据 下列1080i和720p标准(SMPTE 274M、SMPTE 296M)进行转 换： R = Y + 1.575Pr G = Y − 0.468Pr − 0.187Pb B = Y + 1.855Pb 转换系数在写入增清/高清CSC矩阵寄存器之前，应乘以 增清/高清手动CSC矩阵调整特性 315。这已反映在以下默认值中：GY = 0x13B，GU = 0x03B， 增清/高清手动CSC矩阵调整特性针对颜色空间转换提供定 GV = 0x093，BU = 0x248，RV = 0x1F0。 制系数操纵功能，仅适用于增清和高清模式。通过设置子 地址0x02位3可以使能增清/高清手动CSC矩阵调整特性。 如果使能增清/高清手动CSC矩阵调整特性并使用另一输入 标准(例如增清)，则必须根据此输入标准颜色空间调整 一般而言，CSC矩阵根据所选的输入模式(增清或高清)和 GY、GU、GV、BU和RV的值。用户应考虑到颜色分量转 输出颜色空间(见表46)自动执行颜色空间转换，因而无需 换可能使用不同的比例值。 使能此特性。因此，增清/高清手动CSC矩阵调整特性默认 例如，SMPTE 293M使用以下转换公式： 禁用。 R = Y + 1.402Pr 如果选择RGB输出，则增清/高清CSC矩阵标量使用下列公 G = Y − 0.714Pr − 0.344Pb 式： R = GY × Y + RV × Pr G = GY × Y − (GU × Pb) − (GV × Pr) B = GY × Y + BU × Pb 注意，减法通过硬件实现。 如果选择YprPb输出，则使用下列公式： Y = GY × Y Pr = RV × Pr Pb = BU × Pb 其中： GY = 子地址0x05位[7:0]和子地址0x03位[1:0]。 GU = 子地址0x06位[7:0]和子地址0x04位[7:6]。 GV = 子地址0x07位[7:0]和子地址0x04位[5:4]。 B = Y + 1.773Pb 可编程CSC矩阵用于外部增清/高清像素数据，当内部测试 图案使能时，它不起作用。 CSC矩阵编程 如果在YCrCb转RGB的颜色空间转换时需要对增清/高清 CSC矩阵系数进行自定义操纵，须按照以下步骤操作： 1 使能增清/高清手动CSC矩阵调整特性(子地址0x02位 3)。 2 将输出设置为RGB(子地址0x02位5)。 3 禁用PrPb同步(子地址0x35位2)。 4 使能RGB同步(可选)(子地址0x02位4)。 GY值控制绿色信号输出电平，BU值控制蓝色信号输出电 平，RV值控制红色信号输出电平。 BU = 子地址0x08位[7:0]和子地址0x04位[3:2]。 RV = 子地址0x09位[7:0]和子地址0x04位[1:0] Rev. E | Page 56 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清亮度和颜色比例控制 例如，为将色调调整+4°，须将0x97写入色调调整控制寄存 子地址0x9C至子地址0x9F 器。 标清亮度和颜色比例控制特性使能后，可用来缩放标清 Y、Cb和Cr输出电平。该特性可通过设置子地址0x87位0来 使能。该特性影响所有标清输出信号，即CVBS、Y-C、 YPrPb和RGB。 结果四舍五入为最接近的整数。 使能此特性后，三个10位寄存器(标清Y比例、标清Cb比例 为将色调调整−4°，须将0x69写入色调调整控制寄存器。 和标清Cr比例)可控制标清Y、Cb和Cr输出电平的缩放。标 清Y比例寄存器含有用于缩放Y电平的比例因子，Y电平可 缩放到其初始值的0.0至1.5倍。标清Cb比例寄存器和标清 Cr比例寄存器分别含有用于缩放Cb和Cr电平的比例因子， 结果四舍五入为最接近的整数。 Cb和Cr电平分别可缩放到其初始值的0.0至2.0倍。 标清亮度检测 需写入这些10位寄存器的值通过下式计算： ADV739x允许监控输入视频数据的亮度水平，此特性可用 子地址0xBA Y、Cb或Cr比例值 = 比例因子 × 512 来逐场监控输入Y信号的平均亮度。该信息可通过I 2C读 取，基于此信息可调整颜色饱和度、对比度和亮度控制(例 例如，如果比例因子为1.3，则： 如补偿非常暗的画面)。 Y、Cb或Cr比例值 = 1.3 × 512 = 665.6 仅能在有效视频区域内监控亮度数据。平均亮度I2C寄存器 Y、Cb或Cr比例值 = 666(四舍五入到最接近的整数) 在每个VSYNC信号的下降沿更新。标清亮度检测寄存器 子地址0x9C、标清比例LSB = 0x2A (子地址0xBA)是一个只读寄存器。 子地址0x9D、标清Y比例寄存器 = 0xA6 标清亮度控制 子地址0x9E、标清Cb比例寄存器 = 0xA6 子地址0xA1位[6:0] 子地址0x9F、标清Cr比例寄存器 = 0xA6 使能此特性后，标清亮度/WSS控制寄存器(子地址0xA1)可 缩放Y输出电平时，建议使能标清亮度比例饱和特性(子地 用来将一个可编程设置水平增加到缩放后的Y数据上，从 址0x87位1)，以免Y输出电平过大。 而控制亮度。该特性可通过设置子地址0x87位3来使能。 标清色调调整控制 对于有基底的NTSC，该设置水平的范围是0 IRE至22.5 IRE。 子地址0xA0 对于无基底的NTSC(见图69)和PAL，该设置水平的范围是 使能此特性后，标清色调调整控制寄存器(子地址0xA0)可 −7.5 IRE至+15 IRE。 用来调整标清复合和色度输出的色调。该特性可通过设置 NTSC WITHOUT PEDESTAL 子地址0xA0含有用于改变视频数据色调的位，该色调是指 0 IRE 有效视频期间副载波的相位相对于色同步期间副载波的相 0x80。值0xFF和0x00分别是NTSC模式下可获得的调整上限 和下限。值0xFF和0x01分别是PAL模式下可获得的调整上 NEGATIVE SETUP VALUE ADDED 图69. 亮度控制值示例 位的变化。ADV739x提供±22.5°的调整范围，调整增量为 0.17578125°。 正 常 工 作 时 ( 零 调 整 ) ， 此 寄 存 器 设 置 为 –7.5 IRE POSITIVE SETUP VALUE ADDED NO SETUP VALUE ADDED 标清亮度控制寄存器是一个8位寄存器。此8位寄存器的7 个LSB用于控制亮度水平，它可以是正值或负值。 例如，为将+20 IRE亮度水平增加到有基底的NTSC信号上， 须将0x28写入子地址0xA1。 色调调整值通过如下公式计算： 色调调整 (°) = 0.17578125° (HCRd − 128) 其中，HCRd = 色调调整控制寄存器(十进制)。 06234-070 子地址0x87位2来使能。 限和下限。 +7.5 IRE 100 IRE 0 × (标清亮度值) = 0 × (IRE值 × 2.015631) = 0 × (20 × 2.015631) = 0 × (40.31262) ≈ 0x28 Rev. E | Page 57 of 108 ADV7390/ADV7391/ADV7392/ADV7393 为将–7 IRE亮度水平增加到PAL信号上，须将0x72写入子 可编程DAC增益控制 地址0xA1。 子地址0x0B 0 × (标清亮度值) = 可以围绕DAC输出信号的绝对电平上下调整其增益，如图 0 × (IRE值 × 2.075631) = 70所示。 0 × (7 × 2.015631) = 0x(14.109417) ≈ 0001110b DAC 1至DAC 3由寄存器0x0B控制。 0001110b转换为二进制补码 = 1110010b = 0x72 在图70的实例A中，视频输出信号放大。同步端的绝对电 表49. 亮度控制值示例1 设置水平 (有基底的 NTSC) 22.5 IRE 15 IRE 7.5 IRE 0 IRE 1 设置水平 (无基底的 NTSC) 15 IRE 7.5 IRE 0 IRE −7.5 IRE 平和消隐电平相对于参考视频输出信号增大。信号的总增 设置水平 (PAL) 15 IRE 7.5 IRE 0 IRE −7.5 IRE 益相对于参考信号增大。 亮度控制值 0x1E 0x0F 0x00 0x71 在图70的实例B中，视频输出信号缩小。同步端的绝对电 平和消隐电平相对于参考视频输出信号减小。信号的总增 益相对于参考信号减小。 CASE A 0x3F至0x44范围内的值可能导致输出信号无效。 GAIN PROGRAMMED IN DAC OUTPUT LEVEL REGISTERS, SUBADDRESS 0x0B 700mV 标清输入标准自动检测 子地址0x87位5 ADV739x包括标清输入标准自动检测特性，可通过设置子 地址0x87位[5:1]使能该特性。 使 能 此 特 性 后 ， ADV739x可 以 自 动 识 别 NTSC或 PAL 300mV B/D/G/H/I输入流。ADV739x使用所识别标准的适当值自 动更新副载波频率寄存器。ADV739x还能正确编码所识别 的标准。 CASE B 标清标准位(子地址0x80位[1:0])和副载波频率寄存器不会 通过更新来反映所识别的标准。所有寄存器都保持默认值 NEGATIVE GAIN PROGRAMMED IN DAC OUTPUT LEVEL REGISTERS, SUBADDRESS 0x0B 700mV 或用户定义的值。 双缓冲 子地址0x33位7(增清/高清)；子地址0x88位2(标清) 双缓冲寄存器针对每个场更新一次。双缓冲可提高整体性 300mV 06234-071 能，因为对寄存器设置的修改不是在有效视频期间执行 的，而是在下一个场的有效视频开始之前生效的。 图70. 可编程DAC增益——正增益和负增益 通过设置子地址0x33位7，可以激活下列增清/高清寄存器 的 双 缓 冲 ： 增 清 /高 清 伽 玛 A和 伽 玛 B曲 线 及 增 清 /高 清 CGMS寄存器。 此特性的额定范围为DAC标称输出的±7.5%。例如，如果 DAC输出电流为4.33 mA，则DAC增益控制特性可在4.008 mA (−7.5%)至4.658 mA (+7.5%)的范围内改变此输出电流。 通过设置子地址0x88位2，可以激活下列标清寄存器的双 缓冲：标清伽玛A和伽玛B曲线、标清Y比例、标清Cr比 例、标清Cb比例、标清亮度、标清隐藏字幕、标清Macrovision位[5:0](子地址0xE0位[5:0])。 Rev. E | Page 58 of 108 ADV7390/ADV7391/ADV7392/ADV7393 该控制寄存器的复位值为0x00，即输出标称DAC电流。 伽玛校正仅针对亮度数据。用户可以选择两种校正曲线中 表50的示例显示了DAC输出电流相对于4.33 mA标称输出 的一种：曲线A或曲线B。一次只能使用这些曲线中的一 电流的变化情况。 个。对于增清/高清伽玛校正，曲线选择通过子地址0x35位 表50. DAC增益控制 4进行控制。对于标清伽玛校正，曲线选择通过子地址 子地址0x0B 0100 0000 (0x40) 0011 1111 (0x3F) 0011 1110 (0x3E) ... ... 0000 0010 (0x02) 0000 0001 (0x01) 0000 0000 (0x00) DAC电流(mA) 4.658 4.653 4.648 ... ... 4.43 4.38 4.33 %增益 7.5000% 7.3820% 7.3640% ... ... 0.0360% 0.0180% 0.0000% 1111 1111 (0xFF) 1111 1110 (0xFE) ... ... 1100 0010 (0xC2) 1100 0001 (0xC1) 1100 0000 (0xC0) 4.25 4.23 ... ... 4.018 4.013 4.008 −0.0180% −0.0360% ... ... −7.3640% −7.3820% −7.5000% 0x88位7进行控制。 注释 伽玛校正曲线的形状通过定义曲线上10个不同位置的曲线 响应来控制。通过改变这些位置的响应，可以修改伽玛校 正曲线的形状。在这些点之间，使用线性插值可产生中间 值。鉴于该曲线共有256个点，10个可编程位置位于下列 点：24、32、48、64、80、96、128、160、192和224。下 列位置是固定的，无法更改：0、16、240和255。 复位值， 标称输出 从曲线位置16到240，应计算可编程位置处的值以及相应 的伽玛校正曲线的响应，以产生如下结果： 其中： xDESIRED是所需的伽玛校正输出。 xINPUT是线性输入信号。 γ是伽玛校正系数。 伽玛校正 为了设置伽玛校正寄存器，须通过下式计算10个可编程曲 子地址0x44至0x57(增清/高清)； 线值： 子地址0xA6至0xB9(标清) 一般而言，伽玛校正用于补偿(CRT上所感知的)信号输 入与输出亮度水平之间的非线性关系。它也可以用于所 有使用非线性处理的场合。 γn是针对伽玛校正曲线上的点n，需写入伽玛校正寄存器的 伽玛校正使用以下函数： SignalOUT = (SignalIN) 其中： 值。 γ n = 24、32、48、64、80、96、128、160、192或224。 其中γ为伽玛校正系数。 γ是伽玛校正系数。 伽玛校正适用于标清和增清/高清视频。对于这两种情 例如，对于所有可编程曲线数据点，令γ = 0.5将产生如下 况，各有20个8位寄存器，用于设置伽玛校正曲线A和伽 的yn值： 玛校正曲线B。 增清/高清伽玛校正通过子地址0x35位5使能。增清/高清 伽玛校正曲线A在子地址0x44至0x4D进行设置，增清/高 清伽玛校正曲线B在子地址0x4E至0x57进行设置。 标清伽玛校正通过子地址0x88位6使能。标清伽玛校正曲 线A在子地址0xA6至0xAF进行设置，标清伽玛校正曲线 B在子地址0xB0至0xB9进行设置。 各算式的结果四舍五入为最接近的整数。 Rev. E | Page 59 of 108 ADV7390/ADV7391/ADV7392/ADV7393 图71和图72中的伽玛校正曲线仅为示例，16至240范围内的 为了选择256种不同响应中的一种，必须将相应的增益值 任何用户自定义曲线都是可行的。 (每个滤波器的值范围为−8至+7)写入子地址0x40处的增清/ GAMMA CORRECTION BLOCK OUTPUT TO A RAMP INPUT 高清锐度滤波器增益寄存器。 增清/高清自适应滤波器模式 250 增清/高清自适应滤波器模式使用下列寄存器： SIGNAL OUTPUT 200 • 增清/高清自适应滤波器阈值A 0.5 • 增清/高清自适应滤波器阈值B 150 • 增清/高清自适应滤波器阈值C • 增清/高清自适应滤波器增益1 100 0 • 增清/高清自适应滤波器增益2 SIGNAL INPUT 50 • 增清/高清自适应滤波器增益3 0 50 100 150 LOCATION 200 250 06234-072 GAMMA CORRECTED AMPLITUDE 300 图71. 信号输入(斜坡)和信号输出(伽玛值为0.5) GAMMA CORRECTED AMPLITUDE 为了激活自适应滤波器控制，必须使能增清/高清锐度滤波 器和增清/高清自适应滤波器(子地址0x31位7 = 1且子地址 0x35位7 = 1)。 GAMMA CORRECTION BLOCK TO A RAMP INPUT FOR VARIOUS GAMMA VALUES 300 • 增清/高清锐度滤波器增益 输入信号的导数与三个可编程阈值相比较：增清/高清自适 应滤波器(阈值A、阈值B和阈值C)寄存器(子地址0x5B、子 250 地址0x5C和子地址0x5D)。推荐的阈值范围为16至235，但 0.3 200 是0至255范围内的任意值都可以使用。 0.5 然后，可以利用增清/高清自适应滤波器(增益1、增益2和 150 100 SI AL GN T PU IN 增益3)寄存器(子地址0x58、子地址0x59和子地址0x5A)及 1.5 增清/高清锐度滤波器增益寄存器(子地址0x40)中的设置对 1.8 边沿进行衰减。 50 0 50 100 150 LOCATION 200 250 06234-073 自适应滤波器模式有两种，可通过增清/高清自适应滤波器 0 图72. 信号输入(斜坡)和可选信号输出 • 当增清/高清自适应滤波器控制置0时，使用模式A。这 种情况下，自适应滤波器模块使用滤波器B (LPF)。此 增清/高清锐度滤波器和自适应滤波器控制 外，仅有增清/高清锐度滤波器增益寄存器和增清/高清 子地址0x40；子地址0x58至0x5D ADV739x提供三种滤波器模式：锐度滤波器模式和两种自 适应滤波器模式。 自适应滤波器(增益1、增益2和增益3)寄存器中增益B的 编程值可在需要时应用。增益A的值是固定的，无法更 改。 增清/高清锐度滤波器模式 为了增强或衰减图73所示频率范围内的Y信号，必须使能 增清/高清锐度滤波器(子地址0x31位7 = 1)，并且禁用增清/ 高清自适应滤波器(子地址0x35位7 = 0)。 控制(子地址0x35位6)进行选择，如下所述： • 当增清/高清自适应滤波器控制置1时，使用模式B。这 种模式下，使用滤波器A和滤波器B的级联形式。增清/ 高清锐度滤波器增益寄存器和增清/高清自适应滤波器 (增益1、增益2和增益3)寄存器中增益A和增益B的设置 均可在需要时激活。 Rev. E | Page 60 of 108 ADV7390/ADV7391/ADV7392/ADV7393 1.3 1.3 1.2 1.2 1.1 1.0 0.9 1.1 1.0 0.9 0.8 0.8 0.7 0.7 0.6 0.6 0.5 0.5 FREQUENCY (MHz) FILTER A RESPONSE (Gain Ka) FREQUENCY (MHz) FILTER B RESPONSE (Gain Kb) 1.6 1.5 1.4 1.3 1.2 1.1 1.0 0 6 8 4 10 FREQUENCY (MHz) 2 12 FREQUENCY RESPONSE IN SHARPNESS FILTER MODE WITH Ka = 3 AND Kb = 7 06234-074 1.4 MAGNITUDE MAGNITUDE INPUT SIGNAL STEP 1.4 MAGNITUDE RESPONSE (Linear Scale) SHARPNESS AND ADAPTIVE FILTER CONTROL BLOCK 1.5 1.5 图73. 增清/高清锐度滤波器和自适应滤波器控制 d a R2 1 e b R4 R1 f c Block R2 CH1 500mV REF A 500mV 4.00µs M 4.00µs 1 9.99978ms CH1 ALL FIELDS CH1 500mV REF A 500mV 4.00µs 1 M 4.00µs 9.99978ms CH1 ALL FIELDS 06234-075 1 图74. 增清/高清锐度滤波器控制——增清/高清锐度滤波器增益值采用不同的增益设置 增清/高清锐度滤波器和自适应滤波器应用示例 自适应滤波器控制应用 锐度滤波器应用 利用表52所列的寄存器设置可以获得图76所示的结果，即 增清/高清锐度滤波器可用来增强或衰减Y视频输出信号。 消除输入Y信号上的响铃振荡（如图75所示）。输入数据 利用表51所列的寄存器设置可以实现图74所示的结果。输 由外部信号源产生。 入数据由外部信号源产生。 表52. 针对图76的寄存器设置 表51. 针对图74的增清/高清锐度控制设置 子地址 0x00 0x01 0x02 0x30 0x31 0x40 0x40 0x40 0x40 0x40 0x40 1 寄存器设置 0xFC 0x10 0x20 0x00 0x81 0x00 0x08 0x04 0x40 0x80 0x22 参考1 a b c d e f 子地址 0x00 0x01 0x02 0x30 0x31 0x35 0x40 0x58 0x59 0x5A 0x5B 0x5C 0x5D 参见图74。 Rev. E | Page 61 of 108 寄存器设置 0xFC 0x38 0x20 0x00 0x81 0x80 0x00 0xAC 0x9A 0x88 0x28 0x3F 0x64 ADV7390/ADV7391/ADV7392/ADV7393 在DNR模式下，如果滤波器输出的绝对值小于阈值，则认 为它是噪声，需从原始信号中扣除此噪声信号的可编程量 (降噪增益边界、降噪增益数据)。在DNR锐度模式下，如 果滤波器输出的绝对值小于可编程阈值，则认为它是噪 声，这与DNR模式一样。不过，如果该绝对值超过阈值， 因而认为该信号是有效信号，则会将该信号的一小部分(降 噪增益边界、降噪增益数据)加到原始信号上，以增强高频 06234-076 成分并锐化视频图像。 在MPEG系统中，以8像素 × 8像素的模块(MPEG2系统)或 16像素 × 16像素的模块(MPEG1系统)处理视频信息(模块大 图75. 增清/高清自适应滤波器的输入信号 小控制)是很常见的。DNR可以用于由此所得的、已知含 有噪声的模块转换区域。一般而言，模块转换区域含有2 个像素，但可以将此区域定义为包含4个像素(边界区域)。 还可以利用DNR模块偏移补偿YCrCb像素时序的可变块位 置或差异。 数字降噪寄存器为3个8位寄存器，用于控制DNR处理。 DNR MODE DNR CONTROL 06234-077 BLOCK SIZE CONTROL BORDER AREA BLOCK OFFSET GAIN 图76. 增清/高清自适应滤波器的输出信号（模式A） NOISE SIGNAL PATH 当自适应滤波器模式变为模式B时(子地址0x35位6)，可以 CORING GAIN DATA CORING GAIN BORDER INPUT FILTER BLOCK 获得图80所示的输出。 FILTER OUTPUT < THRESHOLD? Y DATA INPUT FILTER OUTPUT > THRESHOLD – SUBTRACT SIGNAL IN THRESHOLD RANGE FROM ORIGINAL SIGNAL + DNR OUT MAIN SIGNAL PATH DNR SHARPNESS MODE DNR CONTROL BLOCK SIZE CONTROL BORDER AREA BLOCK OFFSET GAIN 06234-078 NOISE SIGNAL PATH CORING GAIN DATA CORING GAIN BORDER INPUT FILTER BLOCK Y DATA INPUT 标清数字降噪 子地址0xA3至子地址0xA5 数字降噪(DNR)仅适用于Y数据。一个滤波器模块选择输 入信号的高频、低幅度成分(DNR输入选择)。滤波器输出 的绝对值与可编程阈值相比较(DNR阈值控制)。有两种 DNR模式可用：DNR模式和DNR锐度模式。 Rev. E | Page 62 of 108 ADD SIGNAL ABOVE THRESHOLD RANGE FROM ORIGINAL SIGNAL FILTER OUTPUT > THRESHOLD? FILTER OUTPUT < THRESHOLD + + MAIN SIGNAL PATH 图78. 标清DNR功能框图 DNR OUT 06234-079 图77. 增清/高清自适应滤波器的输出信号（模式B） ADV7390/ADV7391/ADV7392/ADV7393 分段增益边界—子地址0xA3位[3:0] 模块大小—子地址0xA4位7 这4位被分配给应用于边界区域的增益系数。在DNR模式 此位用于选择要处理的数据模块的大小。如果将模块大小 下，增益值的范围是0到1，增量为1/8。将此系数应用于设 控制功能设置为逻辑1，则数据模块大小为16像素 × 16像素； 定的阈值范围以下的DNR滤波器输出，然后从原始信号中 如果设置为逻辑0，则数据模块大小为8像素 × 8像素，其 扣除该结果。 中一个像素指27 MHz的两个时钟周期。 在 DNR锐 度 模 式 下 ， 增 益 值 的 范 围 是 0到 0.5， 增 量 为 DNR输入选择—子地址0xA5位[2:0] 1/16。将此系数应用于阈值范围以上的DNR滤波器输出， 这3位用于选择应用于输入Y数据的滤波器。位于所选滤波 然后将该结果加到原始信号上。 器通带中的信号即为DNR处理的信号。图84显示了可通过 该控制功能选择的滤波器响应。 分段增益数据—子地址0xA3位[7:4] 这4位被分配给应用于MPEG像素块内的亮度数据的增益系 1.0 数。在DNR模式下，增益值的范围是0到1，增量为1/8。将 FILTER D 此系数应用于设定的阈值范围以下的DNR滤波器输出，然 0.8 MAGNITUDE 后从原始信号中扣除该结果。 在 DNR锐 度 模 式 下 ， 增 益 值 的 范 围 是 0到 0.5， 增 量 为 1/16。将此系数应用于阈值范围以上的DNR滤波器输出， FILTER C 0.6 0.4 FILTER B 然后将该结果加到原始信号上。 0.2 APPLY BORDER CORING GAIN FILTER A 0 OXXXXXXOOXXXXXXO 1 DNR27 TO DNR24 = 0x01 O X X X X X X O O X X X X X X O 图79. 标清DNR偏移控制 2 3 4 FREQUENCY (MHz) 5 6 图81. 标清DNR输入选择 06234-080 OXXXXXXOOXXXXXXO 0 OFFSET CAUSED BY VARIATIONS IN INPUT TIMING 06234-082 APPLY DATA CORING GAIN DNR模式—子地址0xA5位3 此位控制DNR模式选择。逻辑0选择DNR模式，逻辑1选择 DNR锐度模式。 DNR阈值—子地址0xA4位[5:0] 这6位用于定义DNR阈值，其范围为0到63，是一个绝对 DNR的工作原理是将低幅度、高频信号定义为概率噪声， 并将此噪声从原始信号中扣除。 值。 在DNR模式下，位于设定阈值以下的一小部分信号被认为 边界区域—子地址0xA4位6 是噪声，可以将其从原始信号中扣除。阈值在DNR寄存器 将此位设置为逻辑1时，可以将模块转换区域定义为包含4 个像素。将此位设置为逻辑0时，边界转换区域包含2个像 素，一个像素指27 MHz的两个时钟周期。 DNR锐度模式使能时，位于设定阈值以上的一小部分信号 被认为是有效数据而不是噪声，可以将其增加到原始信号 上。总的影响是信号增强(与使用扩展SSAF滤波器相似)。 TWO-PIXEL BORDER DATA 模块偏移控制—子地址0xA5位[7:4] 这4位被分配给此控制功能，它允许数据块最多偏移15个 像素。分段增益位置是固定的。 模块偏移功能以一个像素 的步进偏移数据，无论数据的输入时序如何变化，边界分 8 × 8 PIXEL BLOCK 8 × 8 PIXEL BLOCK 06234-081 720 × 485 PIXELS (NTSC) 1中设置。 段增益系数都可以应用于同一位置。 图80. 标清DNR边界区域 Rev. E | Page 63 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清有效视频边沿控制 子地址0x82位7 ADV739x能够控制有效视频开始和结束时的快速上升和下 在有效视频开始时，前三个像素分别乘以1/8、1/2和7/8。 降信号，使响铃振荡降至最小。 在有效视频快要结束时，后三个像素分别乘以7/8、1/2和 当有效视频边沿控制特性使能时(子地址0x82位7 = 1)，将 1/8。所有其它有效视频像素原样通过。 对亮度通道上有效视频的前三个像素和后三个像素进行按 比例调整，使得这些像素不会发生最大转换。 LUMA CHANNEL WITH ACTIVE VIDEO EDGE DISABLED LUMA CHANNEL WITH ACTIVE VIDEO EDGE ENABLED 100 IRE 100 IRE 87.5 IRE 50 IRE 06234-083 12.5 IRE 0 IRE 0 IRE 图82. 有效视频边沿控制功能示例 VOLTS IRE:FLT 100 0.5 50 0 F2 L135 –50 0 2 4 6 8 10 12 06234-084 0 图83. 子地址0x82位7 = 0时的视频输出示例 VOLTS IRE:FLT 100 0.5 50 0 F2 L135 –50 –2 0 2 4 6 8 图84. 子地址0x82位7 = 1时的视频输出示例 Rev. E | Page 64 of 108 10 12 06234-085 0 ADV7390/ADV7391/ADV7392/ADV7393 外部水平和垂直同步控制 出于时序同步目的，ADV739x既能够接受输入像素数据中嵌入的EAV/SAV时序码，也能够接受HSYNC和VSYNC引脚上提 供的外部同步信号(见表53)。此外还可以在HSYNC和VSYNC引脚上输出同步信号(见表54至表56)。 表53. 时序同步信号输入选项 信号 SD HSYNC In SD VSYNC/FIELD In ED/HD HSYNC In ED/HD VSYNC/FIELD In 1 引脚 HSYNC VSYNC HSYNC VSYNC 条件 选择标清从机时序(模式1、模式2或模式3，子地址0x8A[2:0])1 选择标清从机时序(模式1、模式2或模式3，子地址0x8A[2:0])1 使能增清/高清时序同步输入(子地址0x30位2 = 0) 使能增清/高清时序同步输入(子地址0x30位2 = 0) 同时必须禁用标清和增清/高清时序同步输出(子地址0x02[7:6] = 00)。 表54. 时序同步信号输出选项 信号 SD HSYNC Out SD VSYNC/FIELD Out ED/HD HSYNC Out ED/HD VSYNC/FIELD Out 1 2 引脚 HSYNC VSYNC HSYNC VSYNC 条件 使能标清时序同步输出(子地址0x02位6 = 1)1 使能标清时序同步输出(子地址0x02位6 = 1)1 使能增清/高清时序同步输出(子地址0x02位7 = 1)2 使能增清/高清时序同步输出(子地址0x02位7 = 1)2 同时必须禁用增清/高清时序同步输出(子地址0x02位7 = 0)。 同时必须禁用增清/高清时序同步输入，即必须使能嵌入式EAV/SAV时序码(子地址0x30位2 = 1)。 表55. HSYNC输出控制1, 2 X 增清/高清 同步输出使能 (子地址0x02位7) 0 标清同步 输出使能 (子地址0x02位6) 0 三态 不可用 X X 0 1 流水线标清HSYNC 见标清时序部分 0 0 1 X 流水线增清/高清HSYNC 根据HSYNC时序 1 0 1 X 基于AV代码H位的流水线 与行消隐间隔相同 增清/高清HSYNC X 1 1 X 基于水平计数器的流水 线增清/高清HSYNC 增清/高清输入 同步格式 (子地址0x30位2) 增清/高清 HSYNC控制 (子地址0x34位1) X 1 2 HSYNC引脚上的信号 时长 与嵌入式HSYNC相同 在有HSYNC输出的所有增清/高清标准中，HSYNC脉冲的开头与输出视频中的嵌入式HSYNC的下降沿对准。 X = 无关。 表56. VSYNC输出控制1, 2 增清/高清输入 同步格式 (子地址0x30位2) x 增清/高清 VSYNC控制 (子地址0x34 位2) x 增清/高清同步 输出使能 (子地址0x02位7) 0 标清同步 输出使能 (子地址0x02 位6) 0 x 0 x 0 0 1 1 0 1 0 视频标准 VSYNC引脚上的信号 时长 x 三态 不可用 1 x 隔行 流水线标清VSYNC/场 见标清时序部分 x 流水线增清/高清VSYNC 根据VSYNC或场 1 x 所有高清 基于AV代码F位的 隔行标准 流水线场信号 1 x 所有增清/高清 基于AV代码V位的 逐行标准 流水线VSYNC 或场信号 Rev. E | Page 65 of 108 信号时序场 垂直消隐间隔 ADV7390/ADV7391/ADV7392/ADV7393 增清/高清 输入同步格式 (子地址0x30位2) 1 2 增清/高清 增清/高清 VSYNC控制 同步输出使能 (子地址0x34位2) (子地址0x02位7) 标清同步 输出使能 (子地址0x02位6) 视频标准 X 1 1 X X 1 1 X VSYNC引脚上的信号 时长 525p除外的所有 增清/高清标准 基于垂直计数器的 流水线增清/高清VSYNC 与锯齿行对齐 525p 基于垂直计数器的 流水线增清/高清VSYNC 垂直消隐间隔 在有VSYNC输出的所有增清/高清标准中，VSYNC脉冲的开头与输出视频中的嵌入式VSYNC的下降沿对准。 X = 无关。 低功耗模式 DAC自动关断 子地址0x0D位[2:0] 子地址0x10位4 对于功耗敏感型应用，ADV739x支持ADI公司专有的低功 对于功耗敏感型应用，可以通过设置子地址0x10位4使能 耗工作模式。为使用此低功耗模式，DAC必须以全驱动模 DAC自动关断特性。要使用此特性，必须使能电缆检测特 式工作(RSET = 510 Ω，RL = 37.5 Ω)。低功耗模式在低驱动模 性。 式下不可用(RSET = 4.12 Ω，RL = 300 Ω)。通过子地址0x0D位 使能此特性后，电缆检测电路监控DAC 1和/或DAC 2，每 [2:0]，可以独立使能或禁用各DAC的低功耗模式。所有 DAC默认禁用低功耗模式。 帧一次；如果未连接电缆，则自动关断部分或所有DAC。 DAC的关断取决于所选的输出配置。对于CVBS/Y-C输出 在低功耗模式下，DAC功耗与内容相关；对于典型的视频 配置，如果DAC 1未连接，则仅DAC 1关断。如果DAC 2未 流，其功耗可降低多达40%。对于要求最高视频性能的应 连接，则DAC 2和DAC 3均关断。 用，应禁用低功耗模式。 对于YPrPb和RGB输出配置，如果DAC 1未连接，则所有三 电缆检测 个DAC均关断。对于YPrPb和RGB输出配置，不监控DAC 2。 子地址0x10位[1:0] DAC 1和/或DAC 2的监控频率为每帧一次。如果检测到电 ADV739x包括ADI公司专有的电缆检测特性。DAC 1和 DAC 2以全驱动模式(RSET = 510 Ω，RL = 37.5 Ω)工作时，可 以使用此特性。此特性在低驱动模式(RSET = 4.12 Ω，RL = 300 Ω)下不可用。要监控的DAC必须通过子地址0x00上电。 此特性可以用于所有标清、增清和高清标准。它适用于所 有输出配置，即CVBS、Y-C、YPrPb和RGB输出配置。 缆，则相应的DAC在该帧的持续时间内一直上电。如果未 检测到电缆，则相应的DAC关断，下一帧重复该过程。 休眠模式 子地址0x00位0 在休眠模式下，ADV739x的大部分数字I/O引脚禁用。对 于输入，这意味着外部数据被忽略。在内部，通常由给定 对于CVBS/Y-C输出配置，同时监控DAC 1和DAC 2，即监 输入驱动的逻辑仅与低电平或高电平相连，其中包括 控CVBS和Y-C亮度输出。对于YPrPb和RGB输出配置，仅 CLKIN。 监控DAC 1，即监控亮度或绿色输出。 对于数字输出引脚，这意味着引脚进入三态(高阻态) ADV739x监控DAC 1和/或DAC 2，分别更新子地址0x10位0 模式。 和/或位1，每帧一次。如果一个DAC上检测到电缆，则相 不过有一些例外，以便用户继续通过I 2 C与器件通信： 应位置0，否则置1。 RESET、ALSB、SDA和SCL引脚始终保持活动状态。 大部分模拟电路在休眠模式下关断。此外，电缆检测特性 不再工作，因为DAC已关断。 休眠模式可通过设置子地址0x00位0使能。 Rev. E | Page 66 of 108 ADV7390/ADV7391/ADV7392/ADV7393 像素和控制端口回读 标清图文电视插入 子地址0x13、子地址0x14、子地址0x16 子地址0xC9至子地址0xCE ADV739x支持通过I C MPU端口回读大部分数字输入。此 在PAL模式下工作时，ADV739x支持通过一个双引脚接口 特性有利于对上游器件进行电路板级连接测试。 插入图文电视数据。图文电视插入可通过设置子地址0xC9 通 过 MPU端 口 可 以 回 读 像 素 端 口 (P[15:0]或 P[7:0]) 、 位0使能。 HSYNC、VSYNC和SFL。回读寄存器位于子地址0x13、 根据PAL WST图文电视标准，图文电视数据应以6.9375 Mbps 0x14和0x16。 的速率插入ADV739x。对于ADV7390/ADV7391，图文电 使用此特性时，须将一个时钟信号施加于CLKIN引脚，以 视数据通过VSYNC引脚插入。对于ADV7392/ ADV7393， 2 图文电视数据可通过VSYNC或P0引脚(通过子地址0xC9位2 记录施加于输入引脚的电平。此外还必须选择标清输入模 选择)插入。 式(子地址0x01位[6:4])。 图文电视插入使能后，图文电视请求信号从ADV739x输 复位机制 出，以指示何时应插入图文电视数据。图文电视请求信号 子地址0x17位1 通过SFL引脚输出。请求信号的位置(相对于图文电视数据) 根据时序规格，当RESET引脚发生高低转换时，将激活硬 和宽度可通过子地址0xCA配置。请求信号可以工作在行模 件复位。这会将所有寄存器复位至默认值。硬件复位后， MPU端口配置为I2C工作模式。为使器件正常工作，上电 式或位模式。请求信号模式通过子地址0xC9位1控制。 后必须执行硬件复位。 考虑到图文电视插入速率(6.9375 Mbps)与像素时钟(27 MHz) ADV739x还支持通过I2C MPU端口执行软件复位。将1写入 之间的非整数关系，ADV739x实现了一种图文电视插入协 议。对于6.9375 Mbps的速率，插入37个图文电视位所需的 子地址0x17的位1时，将激活软件复位。这会将所有寄存 时间相当于144个像素时钟周期(27 MHz)。对于插入ADV739x 器复位至默认值。此位为自清零位，即将1写入此位后， 的每37个图文电视位，第10、19、28和37位各占3个像素时 此位自动恢复为0。 钟周期，其余位各占4个像素时钟周期(总共144个像素时钟 为使器件正常工作，上电后必须执行硬件复位。如果应用 周期)。图文电视插入协议每37个图文电视位或144个像素 不要求硬件复位功能，RESET引脚可以连接到一个RC网 时钟周期重复一次，直到插入所有360个图文电视位为 络，以提供上电后必需的硬件复位。上电后，RC网络的时 止。 间常数使RESET引脚在足够长的时间内保持低电平，从而 发生复位。后续的所有复位可以通过软件执行。 45 BYTES (360 BITS) – PAL RUN-IN CLOCK 图85. 图文电视VBI行 Rev. E | Page 67 of 108 06234-143 ADDRESS AND DATA TELETEXT VBI LINE ADV7390/ADV7391/ADV7392/ADV7393 tSYNTTXOUT CVBS/Y tPD tPD HSYNC 10.2µs TTXDATA TTXDEL TTXREQ PROGRAMMABLE PULSE EDGES tSYNTTXOUT = 10.2µs. tPD = PIPELINE DELAY THROUGH ADV739x. TTXDEL = TTXREQ TO TTXDATA (PROGRAMMABLE RANGE = 4 BITS [0 TO 15 PIXEL CLOCK CYCLES]). 图86. 图文电视功能图 Rev. E | Page 68 of 108 06234-144 TTXST ADV7390/ADV7391/ADV7392/ADV7393 表57. ADV739x输出速率 印刷电路板布局布线和设计 未使用引脚 如果HSYNC和VSYNC引脚未使用，应通过一个上拉电阻 (10 kΩ或4.7 kΩ)将其与VDD_IO相连。任何其它未使用的数字 输入模式 （子地址0x01位 [6:4]） 标清 过采样 关 开 开 关 开 开 关 开 开 输入应接地。未使用的数字输出引脚应悬空。DAC输出可 以悬空或接GND。建议禁用这些输出。 增清 DAC配置 ADV739x内置3个DAC。所有DAC都可以配置为全驱动工 高清 作模式。全驱动模式定义为以34.7 mA满量程电流驱动37.5 Ω负载RL，是DAC的推荐工作模式。 或者，3个DAC也可以都配置为低驱动工作模式。低驱动 模式定义为以4.33 mA满量程电流驱动300 Ω负载RL。 ADV739x配有一个RSET引脚。RSET引脚与AGND之间连接的 表58. 输出滤波器要求 应用 标清 必须为510 Ω，RL值必须为37.5 Ω。对于低驱动工作模式， 2× 8× 16× 1× 4× 8× 1× 2× 4× 增清 RSET值必须为4.12 kΩ，RL值必须为300 Ω。连接到RSET引脚 高清 的电阻应具有1%的容差。 ADV739x配有一个补偿引脚COMP。COMP引脚与VAA之间 应连接一个2.2 nF补偿电容。 衰减-50 dB 频率(MHz) 20.5 101.5 209.5 14.5 95.5 203.5 44.25 118.5 267 截止频率 (MHz) > 6.5 > 6.5 > 6.5 > 12.5 > 12.5 > 12.5 > 30 > 30 > 30 过采样 一个电阻用来控制满量程输出电流，从而控制DAC 1、 DAC 2和DAC 3的输出电平。对于全驱动工作模式，RSET值 输出速率(MHz) 27 (2×) 108 (8×) 216 (16×) 27 (1×) 108 (4×) 216 (8×) 74.25 (1×) 148.5 (2×) 297 (4×) 10µH DAC OUTPUT 视频输出缓冲器和可选输出滤波器 3 600Ω 任何以低驱动模式(RSET = 4.12 kΩ，RL = 300 Ω)工作的DAC 22pF 600Ω 75Ω 1 BNC OUTPUT 4 都必须使用输出缓冲器。ADI公司有许多运算放大器适合 560Ω 560Ω 06234-086 此应用，例如AD8061。有关线路驱动器缓冲电路的更多信 息，请参阅相关运算放大器的数据手册。 图87. 用于标清、16×过采样的输出滤波器示例 通滤波器(LPF)。此滤波器的规格随应用而不同。如果使用 4.7µH DAC OUTPUT 3 6.8pF 16×(标清)、8×(增清)或4×(高清)过采样，则无需重构滤波 600Ω 600Ω 6.8pF 75Ω 1 BNC OUTPUT 4 器。 560Ω 对于要求输出缓冲器和重构滤波器的应用，应考虑集成视 560Ω 06234-087 ADV739x DAC输出端可能需要一个可选的重构(抗镜像)低 频滤波器缓冲器ADA4430-1和ADA4411-3。 图88. 用于增清、8×过采样的输出滤波器示例 DAC OUTPUT 3 300Ω 1 4 75Ω 390nH BNC OUTPUT 3 33pF 33pF 75Ω 1 500Ω 500Ω 图89. 用于高清、4×过采样的输出滤波器示例 Rev. E | Page 69 of 108 06234-088 4 ADV7390/ADV7391/ADV7392/ADV7393 CIRCUIT FREQUENCY RESPONSE 0 0 –10 ADV739x是高度集成的电路，含有精密模拟电路和高速数 21n MAGNITUDE (dB) 字电路，可使高速数字电路对模拟电路完整性的干扰影响 –60 –20 18n 降至最小。为了实现最佳性能，系统级设计必须应用同样 –90 PHASE (Degrees) –40 –50 GROUP DELAY (Seconds) –60 –70 –80 1M 15n –120 的设计和布局技术。 12n –150 应当屏蔽数字输入并提供良好的电源去耦来优化布局，使 9n –180 ADV739x电源和接地平面的噪声降至最低。 6n –210 建议使用4层电路板，利用接地和电源平面分隔信号走线 3n –240 0 1G 10M 100M FREQUENCY (Hz) 层和焊接侧层。 06234-089 –30 GAIN (dB) 印刷电路板(PCB)布局 24n –30 元件放置 应当审慎考虑元件的放置，使时钟信号和高速数字电路等 图90. 用于标清、16×过采样的输出滤波器特性图 高噪声电路与模拟电路分离。 CIRCUIT FREQUENCY RESPONSE 0 18n 尽可能靠近ADV739x放置，并且与ADV739x位于PCB的同 16n 一侧。在PCB上增加过孔以使元件更靠近ADV739x的做法 14n 并不推荐。 400 –10 MAGNITUDE (dB) 320 –20 –30 GROUP DELAY (Seconds) –40 240 PHASE (Degrees) 160 80 –50 12n 建议将ADV739x尽可能靠近输出连接器放置，DAC输出走 10n 线应尽可能短。 8n –60 0 –70 –80 –80 –160 DAC输出走线的端接电阻应尽可能靠近ADV739x放置，并 6n 且与ADV739x位于PCB的同一侧。端接电阻应叠加在PCB 4n –90 1M 10M 接地平面上。 2n –240 0 1G 100M 06234-090 GAIN (dB) 外部环路滤波器元件及连接到COMP和RSET引脚的元件应 480 FREQUENCY (Hz) RL = 300 Ω)下，这一点尤其重要。 CIRCUIT FREQUENCY RESPONSE PHASE (Degrees) MAGNITUDE (dB) 200 建议为每个电源域(VAA、VDD、VDD_IO和PVDD)提供独立的稳 120 压电源。为实现最佳性能，应使用线性调节器，而不要使 –20 40 –30 –40 –40 –120 –50 1 10 100 FREQUENCY (MHz) 用开关模式调节器。如果必须使用开关模式调节器，则须 PHASE (Degrees) GROUP DELAY (Seconds) GAIN (dB) 电源 –200 注意输出电压的纹波和噪声性能。对于VAA和PVDD电源， 这一点尤其需要注意。各电源应通过适当的滤波器件(例如 铁氧体磁珠)，独立地单点连接到系统电源。 06234-091 –10 ADV739x放置，使相邻电路的噪声影响降至最低，并最小化 走线电容对输出带宽的影响。在低驱动模式(RSET = 4.12 kΩ， 图91. 用于增清、8×过采样的输出滤波器特性图 0 连接到DAC输出端的外部滤波器和缓冲器应尽可能靠近 图92. 用于高清、4×过采样的输出滤波器特性图 Rev. E | Page 70 of 108 ADV7390/ADV7391/ADV7392/ADV7393 电源去耦 WLCSP封装的额外布局布线考虑 建议通过10 nF和0.1 μF陶瓷电容对每个电源引脚去耦。 由于WLCSP封装的焊盘密度很高，间距只有0.5 mm，因此 VAA、PVDD、VDD_IO和两个VDD引脚应分别去耦至地。去耦 不建议仅在PCB顶层上布设与内部引脚的连接线路。 电容应尽可能靠近ADV739x放置，电容引脚应尽可能短， 使引脚电感最小。 走线(迹线和空间)必须位于阻焊开窗的界限以内。由于板 制造技术的几何形状限制，在板的顶层上布设所有走线的 建议除了10 nF和0.1 μF陶瓷电容外，在VAA电源上再使用一 做法虽然可以实现，但通常并不可取。对于0.5 mm的间距 个1 μF钽电容。 和0.35 mm的典型阻焊开窗直径，阻焊开窗之间只有0.15 mm 电源时序控制 的距离。 ADV739x稳定性强，支持所有电源时序组合，可以使用任 顶层布线的替代方案是在埋入层上布线。为此，焊盘通过 意时序。不过，所有电源均应在1秒内建立至其标称电 微过孔连接到下层。有关WLCSP封装的电路板布局布线的 压。 更多信息，请参阅应用笔记AN-617：“MicroCSP晶圆级芯 数字信号互连 片规模封装”。 数字信号走线应尽可能与模拟输出和其它模拟电路隔离。 数字信号走线不应叠加于VAA或PVDD电源平面上。 由于使用高时钟速率，为使噪声影响降至最小，应避免 ADV739x的时钟走线过长。 数字输入所用的任何上拉端接电阻都应连接到V DD_IO 电 源。 模拟信号互连 DAC输出走线应被视为传输线路，应当采取适当的措施确 保实现最佳性能(例如，使用阻抗匹配的走线)。DAC输出 走线应尽可能短。DAC输出走线的端接电阻应尽可能靠近 ADV739x放置，并且与ADV739x位于PCB的同一侧。 为避免DAC输出之间发生串扰，连接到DAC输出引脚的走 线之间应留有尽可能大的空间。此外还建议在DAC输出走 线之间增加接地走线。 Rev. E | Page 71 of 108 ADV7390/ADV7391/ADV7392/ADV7393 TYPICAL APPLICATIONS CIRCUITS FERRITE BEAD VDD_IO 33µF 10µF 0.1µF GND_IO GND_IO FERRITE BEAD PVDD 33µF GND_IO 10µF 0.1µF PGND PGND FERRITE BEAD VAA 33µF PGND 10µF 0.1µF AGND AGND FERRITE BEAD VDD 33µF DGND AGND 10µF 0.1µF DGND DGND VDD_IO POWER SUPPLY DECOUPLING 0.01µF GND_IO PVDD POWER SUPPLY DECOUPLING 0.01µF PGND 0.01µF VAA POWER SUPPLY AGND DECOUPLING DGND 2. THE I2C DEVICE ADDRESS IS CONFIGURABLE USING THE ALSB PIN: ALSB = 0, I2C DEVICE ADDRESS = 0xD4 (ADV7390/ADV7392) OR 0x54 (ADV7391/ADV7393) ALSB = 1, I2C DEVICE ADDRESS = 0xD6 (ADV7390/ADV7392) OR 0x56 (ADV7391/ADV7393) 1µF AGND 0.01µF NOTES 1. FOR OPTIMUM PERFORMANCE, EXTERNAL COMPONENTS CONNECTED TO THE COMP, RSET AND DAC OUTPUT PINS SHOULD BE LOCATED CLOSE TO, AND ON THE SAME SIDE OF THE PCB AS, THE ADV739x. VDD POWER SUPPLY DECOUPLING FOR EACH POWER PIN 3. THE RESISTOR CONNECTED TO THE RSET PIN SHOULD HAVE A 1% TOLERANCE. 4. THE RECOMMENDED MODE OF OPERATION FOR THE DACs IS FULLDRIVE (RSET = 510Ω, R L = 37.5Ω). VAA VDD_IO P0 P1 P2 P3 P4 P5 P6 P7 PVDD VDD VDD VAA 2.2nF COMP RSET ADV739x 510Ω AGND PIXEL PORT INPUTS P8 P9 P10 P11 P12 P13 P14 P15 CONTROL INPUTS/OUTPUTS DAC1 TO DAC3 FULL DRIVE OPTION (RECOMMENDED) OPTIONAL LPF DAC 1 ADV7392/ ADV7393 ONLY DAC 1 OPTIONAL LPF DAC 2 DAC1 TO DAC3 LOW DRIVE OPTION DAC 3 DAC 2 DAC 3 RSET 4.12kΩ AGND OPTIONAL LPF 75Ω 75Ω 75Ω AGND AGND AGND ADA4411-3 75Ω DAC 1 HSYNC VSYNC DAC 1 LPF 300Ω CLOCK INPUT I2C PORT CLKIN AGND ADA4411-3 SDA SCL 75Ω DAC 2 DAC 2 LPF ALSB TIE EITHER LOW OR HIGH 300Ω RESET AGND EXTERNAL LOOP FILTER ADA4411-3 12nF EXT_LF 150nF 75Ω DAC 3 DAC 3 LPF 170Ω 300Ω LOOP FILTER COMPONENTS SHOULD BE LOCATED AGND PGND DGND DGND GND_IO CLOSE TO THE EXT_LF PIN AND ON THE SAME SIDE OF THE PCB AS THE ADV739x. AGND AGND PGND DGND DGND GND_IO 图93. ADV739x (LFCSP)典型应用电路 Rev. E | Page 72 of 108 06234-092 PVDD ADV7390/ADV7391/ADV7392/ADV7393 FERRITE BEAD VDD_IO 33µF 0.1µF 10µF GND_IO GND_IO GND_IO FERRITE BEAD PVDD 33µF 0.1µF 10µF PGND PGND PGND FERRITE BEAD VAA 33µF 33µF DGND GND_IO PVDD POWER SUPPLY DECOUPLING 0.01µF PGND NOTES 1. FOR OPTIMUM PERFORMANCE, EXTERNAL COMPONENTS CONNECTED TO THE COMP, RSET AND DAC OUTPUT PINS SHOULD BE LOCATED CLOSE TO, AND ON THE SAME SIDE OF THE PCB AS, THE ADV7390. 2. THE I2C DEVICE ADDRESS IS CONFIGURABLE USING THE ALSB PIN: ALSB = 0, I2C DEVICE ADDRESS = 0xD4 ALSB = 1, I2C DEVICE ADDRESS = 0xD6 0.1µF 10µF AGND AGND AGND FERRITE BEAD VDD VDD_IO POWER SUPPLY DECOUPLING 0.01µF 0.1µF 10µF DGND DGND VAA POWER SUPPLY DECOUPLING AGND 0.01µF 1µF AGND VDD POWER SUPPLY DECOUPLING FOR EACH POWER PIN 0.01µF DGND 3. THE RESISTOR CONNECTED TO THE RSET PIN SHOULD HAVE A 1% TOLERANCE. 4. THE RECOMMENDED MODE OF OPERATION FOR THE DACs IS FULLDRIVE (RSET = 510Ω, R L = 37.5Ω). PIXEL PORT INPUTS CONTROL INPUTS/OUTPUTS CLOCK INPUT HSYNC VSYNC VAA VDD_IO P0 P1 P2 P3 P4 P5 P6 P7 PVDD VDD VDD VAA 2.2nF COMP RSET 510Ω ADV7390BCBZ AGND ALSB TIE EITHER LOW OR HIGH DAC FULL DRIVE OPTION (RECOMMENDED) CLKIN OPTIONAL LPF DAC 1 I2C PORT VIDEO 75Ω SDA SCL DAC LOW DRIVE OPTION RESET RSET EXTERNAL LOOP FILTER 4.12kΩ AGND 12nF ADA4411-3 EXT_LF 150nF 170Ω 75Ω DAC LOOP FILTER COMPONENTS AGND PGND DGND DGND GND_IO SHOULD BE LOCATED CLOSE TO THE EXT_LF PIN AND ON THE SAME SIDE OF THE PCB AS THE ADV7390. AGND PGND DGND DGND GND_IO LPF VIDEO 300Ω AGND 图94. ADV7390BCBZ-A (WLCSP)典型应用电路 Rev. E | Page 73 of 108 06234-148 PVDD ADV7390/ADV7391/ADV7392/ADV7393 高清CGMS使能时(子地址0x32位6 = 1)，720p CGMS数据应 副本生成管理系统 标清CGMS 用于亮度垂直消隐间隔的行24。 子地址0x99至子地址0x9B 高清CGMS使能时(子地址0x32位6 = 1)，1080i CGMS数据应 ADV739x支持符合EIAJ CPR-1204和ARIB TR-B15标准的副 用于亮度垂直消隐间隔的行19和行582。 本生成管理系统(CGMS)。CGMS数据通过奇数场的行20和 高清CGMS数据寄存器位于子地址0x41、0x42和0x43。 偶数场的行283传输。子地址0x99位[6:5]控制CGMS数据是 在高清模式(720p和1080i)下，ADV739x还支持符合CEA- 通过奇数场、偶数场还是以上二者输出。 仅当ADV739x配置为NTSC模式时，才能传输标清CGMS数 据。CGMS数据为20位长。传输CGMS数据之前有一个先 导参考脉冲，其幅度和持续时间与一个CGMS位相同(见图 805-A标准的CGMS B型分组。 高清CGMS B型使能时(子地址0x5E位0 = 1)，720p CGMS数 据应用于亮度垂直消隐间隔的行23。 95)。 高清CGMS B型使能时(子地址0x5E位0 = 1)，1080i CGMS数 增清CGMS 据应用于亮度垂直消隐间隔的行18和行581。 子地址0x41至子地址0x43；子地址0x5E至子地址0x6E 高清CGMS B型数据寄存器位于子地址0x5E至0x6E。 525p模式 CGMS CRC功能 在525p模式下，ADV739x支持符合EIAJ CPR-1204-1标准的 副本生成管理系统(CGMS)。 如果标清CGMS CRC(子地址0x99位4)或增清/高清CGMS CRC(子地址0x32位7)使能，则ADV739x将自动计算包含6 增清CGMS使能时(子地址0x32位6 = 1)，525p CGMS数据通 位CRC检查序列的高6位CGMS数据(C19至C14)。此计算基 过行41插入。525p CGMS数据寄存器位于子地址0x41、 于CGMS数据寄存器中的数据的低14位(C13至C0)。计算结 0x42和0x43。 果与其余14位一起输出，形成完整的20位CGMS数据。 在525p模式下，ADV739x还支持符合CEA-805-A标准的 CRC序列计算基于多项式x6 + x + 1，其预设值为111111。 CGMS B型分组。 如果标清CGMS CRC或增清/高清CGMS CRC禁用，则所有 增清CGMS B型使能时(子地址0x5E位0 = 1)，525p CGMS B 20位(C19至C0)直接从CGMS寄存器输出(CRC必须由用户 型数据通过行40插入。525p CGMS B型数据寄存器位于子 手动计算)。 地址0x5E至0x6E。 如果增清/高清CGMS B型CRC(子地址0x5E位1)使能，则 625p模式 ADV739x将自动计算包含6位CRC检查序列的高6位CGMS 在625p模式下，ADV739x支持符合IEC 62375 (2004)标准的 副本生成管理系统(CGMS)。 增清CGMS使能时(子地址0x32位6 = 1)，625p CGMS数据通 过行43插入。625p CGMS数据寄存器位于子地址0x42和 0x43。 B型数据(P122至P127)。此计算基于CGMS B型数据寄存器 中的数据的低128位(H0至H5和P0至P121)。计算结果与其 余128位一起输出，形成完整的134位CGMS B型数据。CRC 序列计算基于多项式x6 + x + 1，其预设值为111111。 如果增清/高清CGMS B型CRC禁用，则所有134位(H0至H5 和P0至P127)直接从CGMS B型寄存器输出(CRC必须由用户 高清CGMS 手动计算)。 子地址0x41至子地址0x43；子地址0x5E至子地址0x6E 在 高 清 模 式 (720p和 1080i) 下 ， ADV739x支 持 符 合 EIAJ CPR-1204-2标准的副本生成管理系统(CGMS)。 Rev. E | Page 74 of 108 ADV7390/ADV7391/ADV7392/ADV7393 +100 IRE CRC SEQUENCE REF +70 IRE C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 0 IRE –40 IRE 06234-093 49.1µs ± 0.5µs 11.2µs 2.235µs ± 20ns 图95. 标清CGMS波形 CRC SEQUENCE +700mV REF 70% ± 10% BIT 1 BIT 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BIT 20 C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 0mV –300mV 21.2µs ± 0.22µs 22T 5.8µs ± 0.15µs 6T 06234-094 T = 1/(fH × 33) = 963ns fH = HORIZONTAL SCAN FREQUENCY T ± 30ns 图96. 增清(525p) CGMS波形 R = RUN-IN S = START CODE PEAK WHITE R 500mV ± 25mV S C0 C1 LSB C2 C3 C4 SYNC LEVEL C5 C6 C7 C8 C9 C10 C11 C12 C13 MSB 06234-095 13.7µs 5.5µs ± 0.125µs 图97. 增清(625p) CGMS波形 CRC SEQUENCE +700mV REF BIT 1 BIT 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BIT 20 C0 0mV –300mV C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 T ± 30ns 4T 3.128µs ± 90ns 17.2µs ± 160ns 22T T = 1/(fH × 1650/58) = 781.93ns fH = HORIZONTAL SCAN FREQUENCY 1H 图98. 高清(720p) CGMS波形 Rev. E | Page 75 of 108 06234-096 70% ± 10% ADV7390/ADV7391/ADV7392/ADV7393 CRC SEQUENCE +700mV REF 70% ± 10% BIT 1 BIT 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BIT 20 C0 C1 0mV C2 C3 C4 C5 C6 C7 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 C8 T ± 30ns 22.84µs ± 210ns 22T T = 1/(fH × 2200/77) = 1.038µs fH = HORIZONTAL SCAN FREQUENCY 1H 4T 4.15µs ± 60ns 06234-097 –300mV 图99. 高清(1080i) CGMS波形 CRC SEQUENCE +700mV P127 P126 P125 P124 P123 .. P122 . P4 P3 P1 P2 P0 H5 H4 H3 BIT 134 H2 H1 BIT 1 BIT 2 H0 70% ± 10% START 0mV 06234-098 –300mV NOTES 1. PLEASE REFER TO THE CEA-805-A SPECIFICATION FOR TIMING INFORMATION. 图100. 增清(525p) CGMS B型波形 CRC SEQUENCE +700mV P127 P126 P125 . P124 . P123 . P122 P4 P3 P2 P1 P0 H5 H4 BIT 134 H3 H2 H1 START BIT 1 BIT 2 H0 70% ±10% 0mV NOTES 1. PLEASE REFER TO THE CEA-805-A SPECIFICATION FOR TIMING INFORMATION. 图101. 高清(720p和1080i)CGMS B型波形 Rev. E | Page 76 of 108 06234-099 –300mV ADV7390/ADV7391/ADV7392/ADV7393 标清宽屏幕信令 子地址0x99、子地址0x9A、子地址0x9B ADV739x支持符合ETSI 300 294标准的宽屏幕信令(WSS)。 起始码(见图102)。行23的较后部分(HSYNC下降沿起的 WSS数据通过行23传输。仅当器件配置为PAL模式时，才 42.5 μs之后)可用于视频插入。行23上的WSS数据传输可 能传输标清WSS数据。WSS数据为14位长。各位的功能如 以通过设置子地址0x99位7使能。设置0xA1位7可以消隐行 表59所示。传输WSS数据之前有一个脉冲进入序列和一个 23的WSS部分。 表59. WSS位的功能 位功能描述 深宽比、格式、位置 13 12 11 10 9 位号 8 7 6 5 4 3 1 0 0 1 0 1 1 0 2 0 0 0 0 1 1 1 1 W8 W9 0 1 模式 0 1 颜色编码 0 1 帮助信号 0 保留 0 1 0 0 1 1 0 1 0 1 0 1 环绕声 0 1 版权 0 1 复制保护 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 设置 4:3、完整格式、N/A 14:9、宽屏幕、中心 14:9、宽屏幕、顶端 16:9、宽屏幕、中心 16:9、宽屏幕、顶端 >16:9、宽屏幕、中心 14:9、完整格式、中心 16:0、N/A、N/A 相机模式 电影模式 正常PAL 运动自适应ColorPlus 无 有 N/A 否 是 否 字幕位于有效图像区域 字幕位于有效图像区域之外 保留 否 是 未注明版权或未知版权 已注明版权 不限制复制 限制复制 500mV RUN-IN SEQUENCE START CODE W0 W1 W2 W3 W4 W5 W6 W7 W10 W11 W12 W13 ACTIVE VIDEO 11.0µs 06234-100 38.4µs 42.5µs 图102. WSS波形图 Rev. E | Page 77 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清隐藏字幕 ADV739x自动产生所有时钟脉冲进入信号和时序，以支持 子地址0x91至子地址0x94 行21和行284上的隐藏字幕。如果使能隐藏字幕，则将忽 ADV739x支持采用标准电视同步波形(针对颜色传输)的隐 略行21和行284上的所有像素输入。 藏字幕。使能此特性后，隐藏字幕在奇数场行21和偶数场 行284的消隐有效行时间内传输。隐藏字幕可通过设置子 地址0x83位[6:5]使能。 隐藏字幕包含一个7周期正弦突发脉冲，该脉冲被锁频锁 相至字幕数据。在时钟脉冲进入信号之后，消隐电平保持 2个数据位的时间，然后是一个逻辑1开始位。开始位之后 是16个数据位。数据由2个8位字节(每个字节含7个数据位 和1个奇校验位)组成。这些字节的数据存储在标清隐藏字 幕寄存器(子地址0x93至0x94)中。 FCC联邦法规(CFR)第47篇第15.119节和EIA-608描述了有关 行21和行284的隐藏字幕信息。 ADV739x采用单缓冲方法，这表示隐藏字幕缓冲器仅有1 个字节深。因此，与其它2字节深缓冲系统不同，输出隐 藏字幕数据时没有帧延迟。数据必须提前一行载入，然后 通过行21和行284输出。实现此方法的典型做法是使用 VSYNC中断微处理器，进而在每个场中加载新数据(2个字 节)。如果没有新数据需要传输，必须将0插入两个数据寄 存器中，这称为空值。还必须通过行21加载控制码，所有 ADV739x还支持扩展隐藏字幕操作，该操作在偶数场有 控制码都是双字节形式。否则，电视将无法识别。如果消 效，并在行284上编码。此操作的数据存储在标清隐藏字 息的字符数为奇数，如“Hello World”等，必须在末尾增加 幕寄存器(子地址0x91至0x92)中。 一个空格字符，确保字幕末尾的双字节控制码位于同一场 中。 10.5 ± 0.25µs 12.91µs 7 CYCLES OF 0.5035MHz CLOCK RUN-IN TWO 7-BIT + PARITY ASCII CHARACTERS (DATA) P A R I T Y S T A D0 TO D6 R T 50 IRE D0 TO D6 BYTE 0 40 IRE P A R I T Y BYTE 1 10.003µs 27.382µs 33.764µs 图103. 标清隐藏字幕波形，NTSC Rev. E | Page 78 of 108 06234-101 REFERENCE COLOR BURST (9 CYCLES) FREQUENCY = FSC = 3.579545MHz AMPLITUDE = 40 IRE ADV7390/ADV7391/ADV7392/ADV7393 增清/高清测试图案 内部测试图案生成 ADV739x能够在内部产生增清/高清彩条、黑条和阴影测 标清测试图案 ADV739x内部能够产生标清彩条和黑条测试图案。为实现 此功能，必须将一个27 MHz时钟信号施加于CLKIN引脚。 表60中的寄存器设置用于产生标清NTSC 75%彩条测试图 试图案。对于增清测试图案，必须将一个27 MHz时钟信号 施 加 于 CLKIN引 脚 。 对 于 高 清 测 试 图 案 ， 必 须 将 一 个 74.25 MHz时钟信号施加于CLKIN引脚。 案。所有其它寄存器设为正常/默认值。分量YPrPb输出通 表62中的寄存器设置用于产生增清525p阴影测试图案。所 过DAC 1至DAC 3提供。上电时，副载波频率寄存器设置 有其它寄存器设为正常/默认值。分量YPrPb输出通过DAC 为适合NTSC的适当缺省值。 将0写入子地址0x02的位5。 表60. 标清NTSC彩条测试图案寄存器写入 子地址 0x00 0x82 0x84 1至DAC 3提供。对于分量RGB输出(而非YPrPb输出)，应 表62. 增清525p阴影测试图案寄存器写入 设置 0x1C 0xC9 0x40 对于CVBS和S视频(Y/C)输出，应将0xCB(而非0xC9)写入子 子地址 0x00 0x01 0x31 设置 0x1C 0x10 0x05 为了产生增清525p黑条测试图案，应使用表62所示的设 地址0x82。 对于分量RGB输出(而非YPrPb输出)，应将0写入子地址 0x02的位5。 置，并将0x24写入子地址0x02。 为了产生增清525p平场测试图案，应使用表62所示的设 为了产生标清NTSC黑条测试图案，应使用表60所示的设 置，但子地址0x31应写入0x0D。 通过子地址0x36、0x37、0x38，可以分别控制阴影和平场 置，并将0x24写入子地址0x02。 对于任一测试图案的PAL输出，除了子地址0x80应写入 测试图案的Y、Cr和Cb电平。 0x11外，应使用相同的设置，并且副载波频率(FSC)寄存器 对于525p以外的增清/高清标准，应使用表62所示的设置， 应按照表61所示进行编程。 但子地址0x30的位[7:3]应进行相应更新。 表61. PAL FSC寄存器写入 子地址 0x8C 0x8D 0x8E 0x8F 描述 FSC0 FSC1 FSC2 FSC3 设置 0xCB 0x8A 0x09 0x2A 请注意，对FSC寄存器进行编程时，用户必须按照FSC0、 FSC1、FSC2、FSC3的顺序写入值。待写入的完整FSC值只有在 完成FSC3写入之后才被接受。 Rev. E | Page 79 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清时序 模式0 (CCIR-656)—从机选项(子地址0x8A = X X X X X 0 0 0) ADV739x由像素数据中嵌入的SAV(有效视频开始)和EAV(有效视频结束)时间码进行控制。所有时序信息均通过一个4字节 同步码传输。同步码在有效画面和折回期间紧接每一行前后进行发送。在此模式下，如果VSYNC和HSYNC引脚未使用， 应将其与VDD_IO相连。 ANALOG VIDEO EAV CODE ANCILLARY DATA (HANC) 4 CLOCK NTSC/PAL M SYSTEM (525 LINES/60Hz) PAL SYSTEM (625 LINES/50Hz) C C 8 1 8 1 F 0 0 X C Y C Y C Y r Y b b 0 0 0 0 F 0 0 Y b r 0 F F A A A 0 F F B B B 4 CLOCK 268 CLOCK 4 CLOCK 4 CLOCK 280 CLOCK 1440 CLOCK 1440 CLOCK 06234-102 INPUT PIXELS SAV CODE C F 0 0 X 8 1 8 1 Y Y r F 0 0 Y 0 0 0 0 START OF ACTIVE VIDEO LINE END OF ACTIVE VIDEO LINE 图104. 标清时序模式0，从机选项 模式0 (CCIR-656)—主机选项(地址0x8A = X X X X X 0 1 0) 根据CCIR-656标准，ADV739x产生SAV和EAV时间码所需的H和F信号。H位通过HSYNC输出，F位通过VSYNC输出。 DISPLAY 522 523 DISPLAY VERTICAL BLANK 524 525 1 3 4 2 7 8 6 9 5 10 11 20 21 22 H EVEN FIELD F ODD FIELD DISPLAY 260 261 DISPLAY VERTICAL BLANK 262 263 264 265 266 267 268 269 270 271 272 273 274 283 284 285 F ODD FIELD 06234-103 H EVEN FIELD 图105. 标清时序模式0，主机选项，NTSC Rev. E | Page 80 of 108 ADV7390/ADV7391/ADV7392/ADV7393 DISPLAY 622 DISPLAY VERTICAL BLANK 623 624 625 1 4 2 3 5 6 21 7 22 23 H ODD FIELD EVEN FIELD F DISPLAY 309 DISPLAY VERTICAL BLANK 310 311 312 314 313 315 316 318 317 319 335 334 320 336 ODD FIELD F 06234-104 H EVEN FIELD 图106. 标清时序模式0，主机选项，PAL ANALOG VIDEO 06234-105 H F 图107. 标清时序模式0，主机选项，数据转换 模式1—从机选项(子地址0x8A = X X X X X 0 1 0) 在此模式下，ADV739x接受水平同步和奇数/偶数场信号。当HSYNC为低电平时，场输入的转换表示一个新帧，即 垂直折回。HSYNC和FIELD分别是HSYNC和VSYNC引脚上的输入。 DISPLAY 522 523 DISPLAY VERTICAL BLANK 524 525 1 2 3 4 5 6 7 8 9 10 11 20 21 22 HSYNC FIELD EVEN FIELD ODD FIELD DISPLAY 260 261 DISPLAY VERTICAL BLANK 262 263 264 265 266 267 268 269 270 271 272 273 274 283 284 285 FIELD ODD FIELD 06234-106 HSYNC EVEN FIELD 图108. 标清时序模式1，从机选项，NTSC Rev. E | Page 81 of 108 ADV7390/ADV7391/ADV7392/ADV7393 DISPLAY 622 623 DISPLAY VERTICAL BLANK 624 625 1 3 2 4 5 6 7 21 22 23 HSYNC FIELD EVEN FIELD ODD FIELD DISPLAY 309 310 DISPLAY VERTICAL BLANK 311 312 313 314 315 316 317 318 319 320 334 335 336 ODD FIELD FIELD 06234-107 HSYNC EVEN FIELD 图109. 标清时序模式1，从机选项，PAL 模式1—主机选项(子地址0x8A = X X X X X 1 1 0) 在此模式下，ADV739x可以产生水平同步和奇数/偶数场信号。当HSYNC为低电平时，场输入的转换表示一个新 帧，即垂直折回。ADV739x按照CCIR-624标准的要求，自动消隐所有通常为空白的行。像素数据在时序信号转换之 后的上升时钟沿锁存。HSYNC和FIELD分别是HSYNC和VSYNC引脚上的输出。 HSYNC FIELD Cb Y PAL = 132 × CLOCK/2 NTSC = 122 × CLOCK/2 Cr Y 06234-108 PIXEL DATA 图110. 标清时序模式1，奇数/偶数场转换(主机/从机) 模式2—从机选项(子地址0x8A = X X X X X 1 0 0) 在此模式下，ADV739x接受水平和垂直同步信号。HSYNC和VSYNC输入同时发生低转换表示奇数场开始。当 HSYNC为高电平时，VSYNC发生低转换表示偶数场开始。ADV739x按照CCIR-624标准的要求，自动消隐所有通常 为空白的行。HSYNC和VSYNC分别是HSYNC和VSYNC引脚上的输入。 Rev. E | Page 82 of 108 ADV7390/ADV7391/ADV7392/ADV7393 DISPLAY 522 DISPLAY VERTICAL BLANK 523 524 525 1 4 3 2 5 7 6 8 10 9 20 11 21 22 HSYNC VSYNC ODD FIELD EVEN FIELD DISPLAY 260 261 DISPLAY VERTICAL BLANK 262 263 264 265 266 267 268 269 270 271 272 273 283 274 284 285 VSYNC 06234-109 HSYNC EVEN FIELD ODD FIELD 图111. 标清时序模式2，从机选项，NTSC DISPLAY 622 623 DISPLAY VERTICAL BLANK 624 625 1 3 4 2 7 6 21 5 22 23 HSYNC VSYNC EVEN FIELD ODD FIELD DISPLAY 309 310 DISPLAY VERTICAL BLANK 311 312 313 314 315 316 317 318 319 320 334 335 336 EVEN FIELD ODD FIELD VSYNC 06234-110 HSYNC 图112. 标清时序模式2，从机选项，PAL 模式2—主机选项(子地址0x8A = X X X X X 1 0 1) 在此模式下，ADV739x可以产生水平和垂直同步信号。HSYNC和VSYNC输入同时发生低转换表示奇数场开始。当 VSYNC为高电平时，HSYNC发生低转换表示偶数场开始。ADV739x按照CCIR-624标准的要求，自动消隐所有通常 为空白的行。HSYNC和VSYNC分别是HSYNC和VSYNC引脚上的输出。 HSYNC VSYNC Cb PAL = 132 × CLOCK/2 NTSC = 122 × CLOCK/2 图113. 标清时序模式2，偶数至奇数场转换（主机/从机） Rev. E | Page 83 of 108 Y Cr Y 06234-111 PIXEL DATA ADV7390/ADV7391/ADV7392/ADV7393 HSYNC VSYNC PAL = 864 × CLOCK/2 NTSC = 858 × CLOCK/2 PIXEL DATA Cb Cr Y Cb 06234-112 Y PAL = 132 × CLOCK/2 NTSC = 122 × CLOCK/2 图114. 标清时序模式2，奇数至偶数场转换(主机/从机) 模式3—主机/从机选项(子地址0x8A = X X X X X 1 1 0或X X X X X 1 1 1) 在此模式下，ADV739x接受或产生水平同步和奇数/偶数场信号。当HSYNC为高电平时，场输入的转换表示一个新 帧，即垂直折回。ADV739x按照CCIR-624标准的要求，自动消隐所有通常为空白的行。HSYNC和VSYNC分别是 HSYNC和VSYNC引脚上的输出(主机模式)或输入(从机模式)。 DISPLAY 522 523 DISPLAY VERTICAL BLANK 524 525 1 4 2 3 8 6 7 9 5 10 20 11 21 22 HSYNC FIELD EVEN FIELD ODD FIELD DISPLAY 260 DISPLAY VERTICAL BLANK 261 262 263 264 265 266 267 268 269 270 271 272 273 283 274 285 284 FIELD ODD FIELD 06234-113 HSYNC EVEN FIELD 图115. 标清时序模式3，NTSC DISPLAY 622 623 DISPLAY VERTICAL BLANK 624 625 1 3 4 2 5 6 7 21 22 23 HSYNC FIELD EVEN FIELD ODD FIELD DISPLAY 309 310 DISPLAY VERTICAL BLANK 311 312 313 314 315 316 317 318 319 320 334 335 336 FIELD EVEN FIELD 06234-114 HSYNC ODD FIELD 图116. 标清时序模式3，PAL Rev. E | Page 84 of 108 ADV7390/ADV7391/ADV7392/ADV7393 高清时序 DISPLAY FIELD 1 VERTICAL BLANKING INTERVAL 1124 1125 1 2 4 5 3 6 7 8 20 21 22 560 VSYNC HSYNC DISPLAY VERTICAL BLANKING INTERVAL FIELD 2 561 562 563 564 565 566 567 568 569 570 583 584 585 1123 06234-115 VSYNC HSYNC 图117. 1080i HSYNC和VSYNC输入时序 Rev. E | Page 85 of 108 06234-121 06234-118 图120. Pb电平—NTSC Rev. E | Page 86 of 108 图123. Pb电平—PAL BLACK BLUE RED 06234-120 BLACK BLUE RED MAGENTA GREEN 06234-119 BLACK BLUE RED MAGENTA GREEN CYAN YELLOW WHITE BLACK BLUE RED MAGENTA GREEN CYAN YELLOW WHITE 700mV MAGENTA 图119. Pr电平—NTSC CYAN YELLOW WHITE 06234-116 700mV GREEN 06234-117 BLACK BLUE RED MAGENTA GREEN CYAN YELLOW WHITE 图118. Y电平—NTSC CYAN YELLOW WHITE BLACK BLUE RED MAGENTA GREEN CYAN YELLOW WHITE ADV7390/ADV7391/ADV7392/ADV7393 视频输出电平 标清YPrPb输出电平—SMPTE/EBU N10 图案：100%彩条 300mV 300mV 图121. Y电平—PAL 700mV 700mV 图122. Pr电平—PAL 700mV 700mV ADV7390/ADV7391/ADV7392/ADV7393 增清/高清YPrPb输出电平 INPUT CODE EIA-770.2, STANDARD FOR Y OUTPUT VOLTAGE INPUT CODE 940 EIA-770.3, STANDARD FOR Y OUTPUT VOLTAGE 940 700mV 700mV 64 64 300mV 300mV EIA-770.2, STANDARD FOR Pr/Pb EIA-770.3, STANDARD FOR Pr/Pb OUTPUT VOLTAGE OUTPUT VOLTAGE 960 960 600mV 512 700mV 64 64 图124. EIA-770.2标准输出信号(525p/625p) EIA-770.1, STANDARD FOR Y 图126. EIA-770.3标准输出信号(1080i/720p) OUTPUT VOLTAGE 782mV INPUT CODE Y–OUTPUT LEVELS FOR FULL INPUT SELECTION OUTPUT VOLTAGE 1023 940 700mV 714mV 64 64 300mV 286mV EIA-770.1, STANDARD FOR Pr/Pb INPUT CODE OUTPUT VOLTAGE OUTPUT VOLTAGE 1023 960 700mV 700mV 06234-123 512 Pr/Pb–OUTPUT LEVELS FOR FULL INPUT SELECTION 64 图125. EIA-770.1标准输出信号(525p/625p) 64 300mV 图127. 全输入选择的输出电平 Rev. E | Page 87 of 108 06234-125 INPUT CODE 06234-124 700mV 06234-122 512 ADV7390/ADV7391/ADV7392/ADV7393 标清/增清/高清RGB输出电平 图案：100%/75%彩条 R R 700mV/525mV 700mV/525mV 300mV 300mV G G 700mV/525mV 700mV/525mV 300mV 300mV B B 06234-126 300mV 300mV 图128. 标清/增清RGB输出电平—RGB同步禁用 06234-128 700mV/525mV 700mV/525mV 图130. 高清RGB输出电平—RGB同步禁用 R R 700mV/525mV 600mV 700mV/525mV 300mV 300mV 0mV 0mV G G 700mV/525mV 600mV 700mV/525mV 300mV 300mV 0mV 0mV B B 700mV/525mV 600mV 700mV/525mV 06234-127 0mV 图129. 标清/增清RGB输出电平—RGB同步使能 06234-129 300mV 300mV 0mV 图131. 高清RGB输出电平—RGB同步使能 Rev. E | Page 88 of 108 ADV7390/ADV7391/ADV7392/ADV7393 标清输出图 VOLTS VOLTS IRE:FLT 0.6 100 0.4 0.5 50 0 0.2 0 0 –0.2 L608 10 30 40 50 60 MICROSECONDS PRECISION MODE OFF APL = 44.5% SYNCHRONOUS SYNC = A 525 LINE NTSC µ FRAMES SELECTED 1, 2 SLOW CLAMP TO 0.00V AT 6.72µs 0 20 10 20 30 40 50 60 MICROSECONDS NOISE REDUCTION: 0.00dB PRECISION MODE OFF APL = 39.1% SYNCHRONOUS SOUND-IN-SYNC OFF 625 LINE NTSC NO FILTERING FRAMES SELECTED 1, 2, 3, 4 SLOW CLAMP TO 0.00 AT 6.72µs 06234-133 0 F1 L76 06234-130 –50 图135. PAL彩条(75%) 图132. NTSC彩条(75%) VOLTS VOLTS IRE:FLT 0.6 0.5 0.4 50 0.2 0 00 0 F2 L238 10 L575 20 30 40 50 60 MICROSECONDS NOISE REDUCTION: 15.05dB APL = 44.3% PRECISION MODE OFF 525 LINE NTSC NO FILTERING SYNCHRONOUS SYNC = SOURCE SLOW CLAMP TO 0.00V AT 6.72µs µ FRAMES SELECTED 1, 2 0 10 20 30 40 50 60 70 MICROSECONDS NO BUNCH SIGNAL APL NEEDS SYNC SOURCE. PRECISION MODE OFF 625 LINE PAL NO FILTERING SYNCHRONOUS SOUND-IN-SYNC OFF SLOW CLAMP TO 0.00 AT 6.72µs FRAMES SELECTED 1 06234-134 –0.2 06234-131 0 图136. PAL亮度 图133. NTSC亮度 VOLTS IRE:FLT 0.4 50 VOLTS 0.5 0.2 0 0 0 –0.2 –50 –0.4 –0.5 F1 L76 L575 20 30 40 50 60 MICROSECONDS NOISE REDUCTION: 15.05dB PRECISION MODE OFF APL NEEDS SYNC SOURCE. SYNCHRONOUS SYNC = B 525 LINE NTSC NO FILTERING FRAMES SELECTED 1, 2 SLOW CLAMP TO 0.00 AT 6.72µs 0 30 40 50 60 MICROSECONDS NO BUNCH SIGNAL APL NEEDS SYNC SOURCE. PRECISION MODE OFF 625 LINE PAL NO FILTERING SLOW CLAMP TO 0.00 AT 6.72µs SYNCHRONOUS SOUND-IN-SYNC OFF FRAMES SELECTED 1 图134. NTSC色度 10 20 图137. PAL色度 Rev. E | Page 89 of 108 06234-135 10 06234-132 0 ADV7390/ADV7391/ADV7392/ADV7393 视频标准 0HDATUM SMPTE 274M ANALOG WAVEFORM DIGITAL HORIZONTAL BLANKING *1 272T 4T ANCILLARY DATA (OPTIONAL) OR BLANKING CODE EAV CODE 1920T DIGITAL ACTIVE LINE F 0 0 F C V b Y C r F 0 0 H* 0 0 F 0 0 V H* F F INPUT PIXELS 4T SAV CODE 4 CLOCK SAMPLE NUMBER 2112 C Y r 4 CLOCK 0 2199 2116 2156 44 188 192 2111 06234-136 FVH* = FVH AND PARITY BITS SAV/EAV: LINE 1–562: F = 0 SAV/EAV: LINE 563–1125: F = 1 SAV/EAV: LINE 1–20; 561–583; 1124–1125: V = 1 SAV/EAV: LINE 21–560; 584–1123: V = 0 FOR A FRAME RATE OF 30Hz: 40 SAMPLES FOR A FRAME RATE OF 25Hz: 480 SAMPLES 图138. EAV/SAV输入数据时序图(SMPTE 274M) SMPTE 293M ANALOG WAVEFORM ANCILLARY DATA (OPTIONAL) EAV CODE F F 0 0 V F 0 0 H* INPUT PIXELS F 0 0 F V F 0 0 H* 4 CLOCK 719 SAMPLE NUMBER DIGITAL ACTIVE LINE SAV CODE C C b Y r C Y r Y 4 CLOCK 723 736 0HDATUM 799 853 857 0 719 DIGITAL HORIZONTAL BLANKING 06234-137 FVH* = FVH AND PARITY BITS SAV: LINE 43–525 = 200H SAV: LINE 1–42 = 2AC EAV: LINE 43–525 = 274H EAV: LINE 1–42 = 2D8 图139. EAV/SAV输入数据时序图(SMPTE 293M) 522 523 524 ACTIVE VIDEO VERTICAL BLANK 525 1 2 5 6 7 8 9 12 图140. SMPTE 293M (525p) Rev. E | Page 90 of 108 13 14 15 16 42 43 44 06234-138 ACTIVE VIDEO ADV7390/ADV7391/ADV7392/ADV7393 622 623 ACTIVE VIDEO VERTICAL BLANK 624 625 1 2 5 4 6 7 8 9 10 12 11 13 43 44 45 06234-139 ACTIVE VIDEO 图141. ITU-R BT.1358 (625p) DISPLAY 747 748 749 4 3 2 1 750 7 6 5 8 25 26 27 744 745 06234-140 VERTICAL BLANKING INTERVAL 图142. SMPTE 296M (720p) DISPLAY VERTICAL BLANKING INTERVAL FIELD 1 1124 1125 1 2 4 5 3 6 7 8 20 21 560 22 DISPLAY VERTICAL BLANKING INTERVAL 561 562 563 564 565 566 567 568 569 图143. SMPTE 274M (1080i) Rev. E | Page 91 of 108 570 583 584 585 1123 06234-141 FIELD 2 ADV7390/ADV7391/ADV7392/ADV7393 配置脚本 下文所列的脚本可以用于配置ADV739x以实现基本操作。某些特性默认使能。如果有特定应用需要，可以使能其它特性。 表63列出了可供标清工作模式使用的脚本。同样，表98和表115分别列出了可供增清和高清工作模式使用的脚本。所有脚本 仅包括了必需的寄存器写入，所有其它寄存器假定使用默认值。WLCSP封装仅支持表65、表79、表82和表96中的脚本。在 这些脚本中，子地址0x00必须设置为0x10。 标清 表63. 标清配置脚本 输入格式 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 525i (NTSC) 输入数据宽度1 8位SDR 8位SDR 8位SDR 8位SDR 8位SDR 10位SDR 10位SDR 10位SDR 10位SDR 10位SDR 16位SDR 16位SDR 16位SDR 16位SDR 16位SDR 同步格式 EAV/SAV EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC HSYNC/VSYNC EAV/SAV HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC 输入颜色空间 YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb RGB RGB RGB 输出颜色空间 YPrPb CVBS/Y-C(S视频) YPrPb RGB RGB YPrPb YPrPb CVBS/Y-C(S视频) RGB RGB YPrPb RGB YPrPb CVBS/Y-C(S视频) RGB 表格编号 表64 表65 表66 表67 表68 表69 表70 表71 表72 表73 表74 表75 表76 表77 表78 NTSC方形像素 NTSC方形像素 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) 625i (PAL) PAL Sq. Pixel PAL Sq. Pixel 8位SDR 16位SDR 8位SDR 8位SDR 8位SDR 8位SDR 8位SDR 10位SDR 10位SDR 10位SDR 10位SDR 10位SDR 16位SDR 16位SDR 16位SDR 16位SDR 16位SDR 8位SDR 16位SDR EAV/SAV HSYNC/VSYNC YCrCb RGB EAV/SAV EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC HSYNC/VSYNC EAV/SAV HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC HSYNC/VSYNC EAV/SAV HSYNC/VSYNC YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb RGB RGB RGB YCrCb RGB CVBS/Y-C(S视频) CVBS/Y-C(S视频) YPrPb CVBS/Y-C(S视频) YPrPb RGB RGB YPrPb YPrPb CVBS/Y-C(S视频) RGB RGB YPrPb RGB YPrPb CVBS/Y-C(S视频) RGB CVBS/Y-C(S视频) CVBS/Y-C(S视频) 表79 表80 表81 表82 表83 表84 表85 表86 表87 表88 表89 表90 表91 表92 表93 表94 表95 表96 表97 1 SDR = 单倍数据速率 Rev. E | Page 92 of 108 ADV7390/ADV7391/ADV7392/ADV7393 表64. 8位525i YCrCb输入(EAV/SAV)、YPrPb输出 表68. 8位525i YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x82 0xC9 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 0x80 0x10 0x82 0xC9 表65. 8位525i YCrCb输入(EAV/SAV)、CVBS/Y-C输出 0x8A 0x0C 子地址 0x17 0x00 表69. 10位525i YCrCb输入(EAV/SAV)、YPrPb输出 0x01 0x80 设置 0x02 0x1C 0x10 0x00 0x10 0x82 0xCB 描述 软件复位。 所有DAC使能。PLL使能(16×)。 要求WLCSP。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频) 输出。SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 表66. 8位525i YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 0x82 0xC9 0x8A 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 表67. 8位525i YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x10 0x82 0xC9 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 0x82 0xC9 0x88 0x10 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。SSAF PrPb 滤波器使能。有效视频边沿控制使能。 基底使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 10位输入使能。 表70. 10位525i YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 0x82 0xC9 0x88 0x8A 0x10 0x0C Rev. E | Page 93 of 108 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 10位输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 ADV7390/ADV7391/ADV7392/ADV7393 表71. 10位525i YCrCb输入、CVBS/Y-C输出 表74. 16位525i YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 0x82 0xCB 0x82 0xC9 0x88 0x8A 0x10 0x0C 0x88 0x8A 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频) 输出。SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 10位输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 表72. 10位525i YCrCb输入(EAV/SAV)、RGB输出 表75. 16位525i YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x10 0x80 0x10 0x82 0xC9 0x82 0xC9 0x88 0x10 0x88 0x8A 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 10位输入使能。 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 表73. 10位525i YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x10 0x82 0xC9 0x88 0x8A 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 10位输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 表76. 16位525i RGB输入、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 0x82 0xC9 0x87 0x88 0x8A 0x80 0x10 0x0C Rev. E | Page 94 of 108 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 RGB输入使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 ADV7390/ADV7391/ADV7392/ADV7393 表77. 16位525i RGB输入、CVBS/Y-C输出 表80. 16位NTSC方形像素RGB输入、CVBS/Y-C输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x10 0x82 0xCB 0x82 0xDB 0x87 0x88 0x8A 0x80 0x10 0x0C 0x87 0x88 0x8A 0x80 0x10 0x0C 0x8C 0x8D 0x8E 0x8F 0x55 0x55 0x55 0x25 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 RGB输入使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 表78. 16位525i RGB输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x10 0x82 0xC9 0x87 0x88 0x8A 0x80 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。RGB输出同步使能。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 RGB输入使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 0x01 0x80 设置 0x02 0x1C 0x10 0x00 0x10 0x82 0xDB 0x8C 0x8D 0x8E 0x8F 0x55 0x55 0x55 0x25 RGB输入使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC同步。 NTSC方形像素模式(24.5454 MHz输入 时钟)下CVBS和/或S视频(Y-C)输出 的副载波频率寄存器值。 表81. 8位625i YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xC1 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 表82. 8位625i YCrCb输入(EAV/SAV)、CVBS/Y-C输出 表79. 8位NTSC方形像素YCrCb输入(EAV/SAV)、 CVBS/Y-C输出 子地址 0x17 0x00 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。基底使能。 方形像素模式使能。 描述 软件复位 所有DAC使能。PLL使能(16×)。 要求WLCSP。 标清输入模式。 NTSC标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。有效视频边沿 控制使能。基底使能。方形像素模式使能。 NTSC方形像素模式(24.5454 MHz 输入时钟)下CVBS和/或S视频 (Y-C)输出的副载波频率寄存器值。 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x10 0x00 0x11 描述 软件复位。 所有DAC使能。PLL使能(16×)。 要求WLCSP。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 0x82 0xC3 0x8C 0x8D 0x8E 0x8F 0xCB 0x8A 0x09 0x2A 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 PAL模式(27 MHz输入时钟)下CVBS 和/或S视频(Y-C)输出的副载波频率 寄存器值。 Rev. E | Page 95 of 108 ADV7390/ADV7391/ADV7392/ADV7393 表83. 8位625i YCrCb输入、YPrPb输出 表87. 10位625i YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xC1 0x82 0xC1 0x8A 0x0C 0x88 0x8A 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 10位输入使能。 时序模式2(从机)。 HSYNC/VSYNC同步。 表84. 8位625i YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x11 0x82 0xC1 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 表85. 8位625i YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x11 0x82 0xC1 0x8A 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 表86. 10位625i YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xC1 0x88 0x10 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 10位输入使能。 表88. 10位625i YCrCb输入、CVBS/Y-C输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xC3 0x88 0x8A 0x10 0x0C 0x8C 0x8D 0x8E 0x8F 0xCB 0x8A 0x09 0x2A 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 10位输入使能。 时序模式2(从机 HSYNC/VSYNC同步。 PAL模式(27 MHz输入时钟)下CVBS和/或 S视频(Y-C)输出的副载波频率寄存器值。 表89. 10位625i YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x11 0x82 0xC1 0x88 0x10 Rev. E | Page 96 of 108 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 10位输入使能。 ADV7390/ADV7391/ADV7392/ADV7393 表90. 10位625i YCrCb输入、RGB输出 表93. 16位625i RGB输入、YPrPb输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x80 0x11 0x82 0xC1 0x82 0xC1 0x88 0x8A 0x10 0x0C 0x87 0x88 0x8A 0x80 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。RGB输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 10位输入使能。 时序模式2（从机）。 HSYNC/VSYNC同步。 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 RGB输入使能。 16位RGB输入使能。 时序模式2（从机）。 HSYNC/VSYNC同步。 表94. 16位625i RGB输入、CVBS/Y-C输出 表91. 16位625i YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xC1 0x88 0x8A 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC同步。 表92. 16位625i YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x11 0x82 0xC1 0x88 0x8A 0x10 0x0C 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xC3 0x87 0x88 0x8A 0x80 0x10 0x0C 0x8C 0x8D 0x8E 0x8F 0xCB 0x8A 0x09 0x2A 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 RGB输入使能。 16位RGB输入使能。 时序模式2（从机）。 HSYNC/VSYNC同步。 PAL模式（27 MHz输入时钟）下CVBS 和/或S视频(Y-C)输出的副载波频率 寄存器值。 表95. 16位625i RGB输入、RGB输出 RGB输出使能。 RGB输出同步使能。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 16位RGB输入使能。 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x00 0x10 0x80 0x11 时序模式2(从机)。 HSYNC/VSYNC同步。 0x82 0xC1 0x87 0x88 0x8A 0x80 0x10 0x0C Rev. E | Page 97 of 108 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 RGB输出使能。 RGB输出同步使能。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。YPrPb输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 RGB输入使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC同步。 ADV7390/ADV7391/ADV7392/ADV7393 表97. 16位PAL方形像素RGB输入、CVBS/Y-C输出 表96. 8位PAL方形像素YCrCb输入(EAV/SAV)、 CVBS/Y-C输出 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x10 0x00 0x11 0x82 0xD3 0x8C 0x8D 0x8E 0x8F 0x0C 0x8C 0x79 0x26 描述 软件复位。 所有DAC使能。PLL使能(16×)。 要求WLCSP。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 方形像素模式使能。 PAL方形像素模式(29.5 MHz输入时钟) 下CVBS和/或S视频(Y-C)输出的副载波 频率寄存器值。 子地址 0x17 0x00 0x01 0x80 设置 0x02 0x1C 0x00 0x11 0x82 0xD3 0x87 0x88 0x8A 0x80 0x10 0x0C 0x8C 0x8D 0x8E 0x8F 0x0C 0x8C 0x79 0x26 Rev. E | Page 98 of 108 描述 软件复位。 所有DAC使能。PLL使能(16×)。 标清输入模式。 PAL标准。SSAF亮度滤波器使能。 1.3 MHz色度滤波器使能。 像素数据有效。CVBS/Y-C(S视频)输出。 SSAF PrPb滤波器使能。 有效视频边沿控制使能。 方形像素模式使能。 RGB输入使能。 16位RGB输入使能。 时序模式2(从机)。 HSYNC/VSYNC 同步。 PAL方形像素模式(29.5 MHz输入时钟) 下CVBS和/或S视频(Y-C)输出的副载波 频率寄存器值。 ADV7390/ADV7391/ADV7392/ADV7393 增清 表98. 增清配置脚本 输入格式 525p 525p 525p 525p 525p 525p 525p 525p 输入数据宽度 8位DDR 8位DDR 10位DDR 10位DDR 16位SDR 16位SDR 16位SDR 16位SDR 同步格式 EAV/SAV EAV/SAV EAV/SAV EAV/SAV EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC 输入颜色空间 YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb 输出颜色空间 YPrPb RGB YPrPb RGB YPrPb YPrPb RGB RGB 表格编号 625p 625p 625p 625p 625p 625p 625p 625p 8位DDR 8位DDR 10位DDR 10位DDR 16位SDR 16位SDR 16位SDR 16位SDR EAV/SAV EAV/SAV EAV/SAV EAV/SAV EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YPrPb RGB YPrPb RGB YPrPb YPrPb RGB RGB 表111 表113 表112 表114 表103 表104 表105 表106 表99. 16位525p YCrCb输入(EAV/SAV)、YPrPb输出 表102. 16位525p YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x04 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x31 0x01 0x30 0x00 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 525p、59.94 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 表107 表109 表108 表110 表99 表100 表101 表102 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 525p、59.94 Hz。HSYNC/VSYNC 同步。 EIA-770.2输出电平。 像素数据有效。 表100. 16位525p YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x00 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 525p、59.94 Hz。HSYNC/VSYNC 同步。 EIA-770.2输出电平。 像素数据有效。 表103. 16位625p YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x1C 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 625p、50 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 表101. 16位525p YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x30 0x04 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 525p、59.94 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 像素数据有效。 表104. 16位625p YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x18 0x31 0x01 Rev. E | Page 99 of 108 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 625p、50 Hz。HSYNC/VSYNC 同步。 EIA-770.2输出电平。 像素数据有效。 ADV7390/ADV7391/ADV7392/ADV7393 表105. 16位625p YCrCb输入(EAV/SAV)、RGB输出 表109. 8位525p YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x30 0x1C 0x30 0x04 0x31 0x01 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 625p、50 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 表106. 16位625p YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x30 0x18 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 625p、50 Hz。HSYNC/VSYNC 同步。 EIA-770.2输出电平。 像素数据有效。 表107. 8位525p YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x30 0x04 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 525p、59.94 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 525p、59.94 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 表110. 10位525p YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x30 0x04 0x31 0x33 0x01 0x6C 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 525p、59.94 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 10位输入使能。 表111. 8位625p YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x30 0x1C 表108. 10位525p YCrCb输入(EAV/SAV)、YPrPb输出 0x31 0x01 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 表112. 10位625p YCrCb输入(EAV/SAV)、YPrPb输出 0x30 0x04 0x31 0x33 0x01 0x6C 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 525p、59.94 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 10位输入使能。 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x30 0x1C 0x31 0x33 0x01 0x6C Rev. E | Page 100 of 108 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 625p、50 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 625p、50 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 10位输入使能。 ADV7390/ADV7391/ADV7392/ADV7393 表113. 8位625p YCrCb输入(EAV/SAV)、RGB输出 表114. 10位625p YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x02 0x10 0x30 0x1C 0x30 0x1C 0x31 0x01 0x31 0x33 0x01 0x6C 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 625p、50 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 描述 软件复位。 所有DAC使能。PLL使能(8×)。 增清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 625p、50 Hz。EAV/SAV同步。 EIA-770.2输出电平。 像素数据有效。 10位输入使能。 高清 表115. 高清配置脚本 输入格式 720p 720p 720p 720p 720p 720p 720p 720p 输入数据宽度 8位DDR 8位DDR 10位DDR 10位DDR 16位SDR 16位SDR 16位SDR 16位SDR 同步格式 EAV/SAV EAV/SAV EAV/SAV EAV/SAV EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC 输入颜色空间 YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb 输出颜色空间 YPrPb RGB YPrPb RGB YPrPb YPrPb RGB RGB 表格编号 表124 表126 表125 表127 表116 表117 表118 表119 1080i 1080i 1080i 1080i 1080i 1080i 1080i 1080i 8位DDR 8位DDR 10位DDR 10位DDR 16位SDR 16位SDR 16位SDR 16位SDR EAV/SAV EAV/SAV EAV/SAV EAV/SAV EAV/SAV HSYNC/VSYNC EAV/SAV HSYNC/VSYNC YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YCrCb YPrPb RGB YPrPb RGB YPrPb YPrPb RGB RGB 表128 表130 表129 表131 表120 表121 表122 表123 Rev. E | Page 101 of 108 ADV7390/ADV7391/ADV7392/ADV7393 表116. 16位720p YCrCb输入(EAV/SAV)、YPrPb输出 表121. 16位1080i YCrCb输入、YPrPb输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x2C 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x18 0x31 0x01 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 720p、60 Hz/59.94 Hz。 EAV/SAV同步。EIA-770.3输出电平。 像素数据有效。4x过采样。 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 1080i、30 Hz/29.97 Hz。HSYNC/VSYNC 同步。EIA-770.3输出电平。 像素数据有效。4x过采样。 表117. 16位720p YCrCb输入、YPrPb输出 表122. 16位1080i YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x28 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x31 0x01 0x30 0x6C 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 720p、60 Hz/59.94 Hz。HSYNC/VSYNC 同步。EIA-770.3输出电平。 像素数据有效。4x过采样。 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 1080i、30 Hz/29.97 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 表118. 16位720p YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x30 0x2C 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 720p、60 Hz/59.94 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 表123. 16位1080i YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x30 0x18 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 1080i、30 Hz/29.97 Hz。HSYNC/VSYNC 同步。EIA-770.3输出电平。 像素数据有效。4x过采样。 表119. 16位720p YCrCb输入、RGB输出 子地址 0x17 0x00 0x01 0x02 设置 0x02 0x1C 0x10 0x10 0x30 0x28 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 RGB输出使能。 RGB输出同步使能。 720p、60 Hz/59.94 Hz。HSYNC/VSYNC 同步。EIA-770.3输出电平。 像素数据有效。4x过采样。 表124. 8位720p YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x30 0x2C 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 720p、60 Hz/59.94 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 表120. 16位1080i YCrCb输入(EAV/SAV)、YPrPb输出 表125. 10位720p YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 0x30 设置 0x02 0x1C 0x10 0x6C 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x30 0x2C 0x31 0x01 0x31 0x33 0x01 0x6C 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清SDR输入模式。 1080i、30 Hz/29.97 Hz。 EAV/SAV同步。EIA-770.3输出电平。 像素数据有效。4x过采样。 Rev. E | Page 102 of 108 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 720p、60 Hz/59.94 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 10位输入使能。 ADV7390/ADV7391/ADV7392/ADV7393 表126. 8位720p YCrCb输入(EAV/SAV)、RGB输出 表129. 10位1080i YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x30 0x6C 0x30 0x2C 0x31 0x01 0x31 0x33 0x01 0x6C 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 720p、60 Hz/59.94 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 表130. 8位1080i YCrCb输入(EAV/SAV)、RGB输出 表127. 10位720p YCrCb输入(EAV/SAV)、RGB输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x30 0x2C 0x31 0x33 0x01 0x6C 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 1080i、30 Hz/29.97 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 10位输入使能。 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 720p、60 Hz/59.94 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 10位输入使能。 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x30 0x6C 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 1080i、30 Hz/29.97 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 表131. 10位1080i YCrCb输入(EAV/SAV)、RGB输出 表128. 8位1080i YCrCb输入(EAV/SAV)、YPrPb输出 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x30 0x6C 0x31 0x01 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 1080i、30 Hz/29.97 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 子地址 0x17 0x00 0x01 设置 0x02 0x1C 0x20 0x02 0x10 0x30 0x6C 0x31 0x33 0x01 0x6C Rev. E | Page 103 of 108 描述 软件复位。 所有DAC使能。PLL使能(4×)。 高清DDR输入模式。 亮度数据在CLKIN下降沿输入。 RGB输出使能。 RGB输出同步使能。 1080i、30 Hz/29.97 Hz。EAV/SAV同步。 EIA-770.3输出电平。 像素数据有效。4x过采样。 10位输入使能。 ADV7390/ADV7391/ADV7392/ADV7393 ADV739X评估板 为便于对ADV7390/ADV7391/ADV7392/ADV7393进行评 利用这两个板，用户可以对器件执行全面的评估，但用户 估，ADI公司提供一款双板解决方案。ADV739x评估平台 也可以仅订购后端板。注意，这两个板需要单独订购。 的 前 端 板 包 含 ADI解 码 器 (ADV7403)和 FPGA， 后 端 板 有关评估板的更多信息，请参考ADI公司产品网页上提供 （ADV739x所在的板）通过一个连接器与前端板相连。 的评估板文档。 ADV739x EVALUATION PLATFORM FRONT FRONT-END BOARD DECODER FPGA YC USB 图144. ADV739x前端和后端评估板 Rev. E | Page 104 of 108 CVBS ADV739x ENCODER RGB YPrPb YC 06234-145 YPrPb ADV7403 ADV739x EVALUATION BOARD ADV7403 INTERFACE RGB ADV739x INTERFACE EXPANSION PORT CVBS ADV7390/ADV7391/ADV7392/ADV7393 外形尺寸 5.00 BSC SQ 0.60 MAX 0.60 MAX 25 0.50 BSC 17 12° MAX SEATING PLANE 0.80 MAX 0.65 TYP 0.30 0.25 0.18 8 16 0.50 0.40 0.30 PIN 1 INDICATOR 3.25 3.10 SQ 2.95 EXPOSED PAD TOP VIEW 1.00 0.85 0.80 1 9 0.25 MIN BOTTOM VIEW 3.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2 图145. 32引脚引线框构芯片级封装[LFCSP_VQ] 5 mm × 5 mm，超薄体 (CP-32-2) 尺寸单位：mm 0.30 0.25 0.18 32 25 1 24 0.50 BSC 3.45 3.30 SQ 3.15 EXPOSED PAD 17 TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.50 0.40 0.30 PIN 1 INDICATOR 8 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 9 BOTTOM VIEW FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WHHD. 图146. 32引脚引脚架构芯片级封装[LFCSP_WQ] 5 mm x 5 mm，超薄体 (CP-32-13) 尺寸单位：mm Rev. E | Page 105 of 108 0.25 MIN 3.50 REF 05-24-2012-A PIN 1 INDICATOR 5.10 5.00 SQ 4.90 05-23-2012-A 4.75 BSC SQ PIN 1 INDICATOR 32 24 ADV7390/ADV7391/ADV7392/ADV7393 2.565 2.525 2.485 4 3 5 2 1 A BALL A1 IDENTIFIER B 3.045 3.005 2.965 2.50 REF C D E 0.50 BALL PITCH TOP VIEW 2.00 REF COPLANARITY 0.05 0.360 0.320 0.280 0.270 0.240 0.210 图147. 30引脚WLCSP封装(CB-30-3)，尺寸单位：mm Rev. E | Page 106 of 108 06-29-2010-C SEATING PLANE 0.390 0.360 0.330 SIDE VIEW BOTTOM VIEW (BALL SIDE UP) (BALL SIDE DOWN) 0.660 0.600 0.540 F ADV7390/ADV7391/ADV7392/ADV7393 订购指南 型号1, 2 ADV7390BCPZ ADV7390BCPZ-REEL ADV7390WBCPZ ADV7390WBCPZ-RL ADV7390BCBZ-A-RL ADV7391BCPZ ADV7391BCPZ-REEL ADV7391WBCPZ ADV7391WBCPZ-RL ADV7391BCBZ-A-RL ADV7392BCPZ ADV7392BCPZ-REEL ADV7392BCPZ-3REEL ADV7392WBCPZ ADV7392WBCPZ-REEL ADV7393BCPZ ADV7393BCPZ-REEL ADV7393WBCPZ ADV7393WBCPZ-REEL EVAL-ADV739xFEZ EVAL-ADV7390EBZ EVAL-ADV7390-AEBZ EVAL-ADV7391EBZ EVAL-ADV7392EBZ EVAL-ADV7393EBZ 1 2 3 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+105°C −40°C至+105°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+105°C −40°C至+105°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+105°C −40°C至+105°C −40°C至+85°C −40°C至+85°C −40°C至+105°C −40°C至+105°C Macrovision3 防复制 是 是 是 是 是 否 否 否 否 否 是 是 是 是 是 否 否 否 否 不适用 是 是 否 是 否 封装描述 32引脚引脚架构芯片级封装[LFCSP_VQ] 32引脚引脚架构芯片级封装[LFCSP_VQ] 32引脚引线框芯片级封装[LFCSP_WQ] 32引脚引线框芯片级封装[LFCSP_WQ] 30引脚晶圆级芯片规模封装[WLCSP] 32引脚引脚架构芯片级封装[LFCSP_VQ] 32引脚引脚架构芯片级封装[LFCSP_VQ] 32引脚引线框芯片级封装[LFCSP_WQ] 32引脚引线框芯片级封装[LFCSP_WQ] 30引脚晶圆级芯片规模封装[WLCSP] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] 40引脚引脚架构芯片级封装[LFCSP_VQ] ADV739x评估平台前端板 ADV7390评估板 ADV7390BCBZ-A_RL评估板 ADV7391评估板 ADV7392评估板 ADV7393评估板 封装选项 CP-32-2 CP-32-2 CP-32-13 CP-32-13 CB-30-3 CP-32-2 CP-32-2 CP-32-13 CP-32-13 CB-30-3 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 CP-40-1 Z = 符合RoHS标准的器件。 W = 通过汽车应用认证。 若要购买支持Macrovision的IC，用户须获得使用许可，有权使用能输出Macrovision 7.1.L1版兼容视频的IC(即成为授权购买人)。 汽车应用级产品 ADV7390W、ADV7391W、ADV7392W和ADV7393W生产工艺受到严格控制，以提供满足汽车应用的质量和可靠性要 求。请注意，车用型号的技术规格可能不同于商用型号；因此，设计人员应仔细阅读本数据手册的“技术规格”部分。只 有显示为汽车应用级的产品才能用于汽车应用。欲了解特定产品的订购信息并获得这些型号的“汽车可靠性”报告，请联 系当地ADI客户代表。 Rev. E | Page 107 of 108 ADV7390/ADV7391/ADV7392/ADV7393 注释 I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。 ©2006-2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D06234sc-0-3/13(G) Rev. E | Page 108 of 108 .