250 kSPS、六通道、同步采样、
双极性16/14/12-位 ADC
AD7656/AD7657/AD7658
特性
功能框图
6个独立ADC
真双极性模拟输入
引脚/软件可选范围：±10 V、±5 V
高吞吐速率：250 kSPS
iCMOS工艺技术
CONVST A
CLK
OSC
REF
CONVST B CONVST C AVCC
DVCC
CS
SER/PAR
VDRIVE
CONTROL
LOGIC
STBY
BUF
V1
T/H
16-/14-/12-BIT SAR
V2
T/H
16-/14-/12-BIT SAR
OUTPUT
DRIVERS
DOUT A
SCLK
OUTPUT
DRIVERS
BUF
V3
T/H
16-/14-/12-BIT SAR
V4
T/H
16-/14-/12-BIT SAR
BUF
V5
T/H
16-/14-/12-BIT SAR
V6
T/H
16-/14-/12-BIT SAR
DOUT B
OUTPUT
DRIVERS
DOUT C
OUTPUT
DRIVERS
DATA/
CONTROL
LINES
RD
WR
AD7656/AD7657/AD7658
应用
VSS
AGND
DGND
05020-001
低功耗
140 mW(250 kSPS，5 V电源)
宽输入带宽
信噪比(SNR)：86.5 dB(50 kHz输入频率)
片内基准电压源及缓冲器
并行、串行和菊花链接口模式
高速串行接口
SPI-/QSPI™-/MICROWIRE™-/DSP兼容
待机模式：100 μW(最大值)
64引脚LQFP封装
VDD
图1.
电源线路监控系统
仪表和控制系统
多轴定位系统
概述
AD7656/AD7657/AD76581均内置六个16/14/12-bit、快速、
转换过程与数据采集利用CONVST信号和内部振荡器进行
低 功 耗 逐 次 逼 近 型 ADC， 并 集 成 到 一 个 封 装 中 ， 采 用
控制。三个CONVST引脚允许三对ADC独立地进行同步采
iCMOS™工艺(工业级CMOS)设计。iCMOS是一种将高压硅
样。AD7656/AD7657/AD7658均具有一个高速并行接口和
与亚微米CMOS及互补双极性技术相结合的工艺。通过这
一个高速串行接口，为器件与微处理器或DSP的接口连接
种工艺，可开发在33V高压下工作的高性能模拟IC，其体
创造了条件。在串行接口模式下，这些器件都允许多个
积性能比是以往的高压器件所无法实现的。与采用传统
ADC以菊花链形式连接至单个串行接口。三款器件均可在
CMOS工艺的模拟IC不同，iCMOS元件不但可以输入双极
±4 × VREF和±2 × VREF范围内支持真双极性输入信号。此外
性信号，同时还能提升性能，大幅降低功耗并减小封装
还内置一个2.5 V片内基准电压源。
尺寸。
产品特色
三款器件的吞吐速率高达250 kSPS，并且内置低噪声、宽带
1. 片上集成6个16/14/12-bit 250 kSPS ADC。
宽采样保持放大器，可处理最高12 MHz的输入频率。
2.
6个真双极性、高阻抗模拟输入。
3. 并行和高速串行接口。
1
受美国专利第6,731,232号保护。
.
Rev. D
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的最新英文版数据手册。
AD7656/AD7657/AD7658
目录
特性 .................................................................................................. 1
典型性能参数 ............................................................................... 14
应用 .................................................................................................. 1
术语 ................................................................................................ 18
功能框图 ......................................................................................... 1
工作原理 ....................................................................................... 20
概述 .................................................................................................. 1
转换器详解 ............................................................................. 20
产品特色 ......................................................................................... 1
ADC传递函数 ......................................................................... 21
修订历史 ......................................................................................... 2
基准电压源部分 ..................................................................... 21
技术规格 ......................................................................................... 3
典型连接图 ............................................................................. 21
AD7656 ....................................................................................... 3
驱动模拟输入 ......................................................................... 22
AD7657 ....................................................................................... 5
接口部分 .................................................................................. 22
AD7658 ....................................................................................... 7
应用须知 ....................................................................................... 29
时序规格 .................................................................................... 9
布局 ........................................................................................... 29
绝对最大额定值 .......................................................................... 10
电源配置................................................................................... 29
热阻 .......................................................................................... 10
外形尺寸 ....................................................................................... 30
ESD警告 ................................................................................... 10
订购指南 .................................................................................. 30
引脚配置和功能描述 ................................................................. 11
修订历史
2012年3月—修订版C至修订版D
2006年4月—修订版0至修订版A
更改图26 ........................................................................................ 22
增加AD7657/AD7658器件 .....................................................通篇
2010年8月—修订版B至修订版C
更改表4中的t1单位 ....................................................................... 9
更改表5中的VDD至AVCC额定值 ............................................... 10
更改表1 .......................................................................................... 3
更改表5 ......................................................................................... 10
2006年3月—修订版0：初始版
增加“电源配置”部分 .................................................................. 29
增加图36 ....................................................................................... 29
VDD至AVCC
2010年1月—修订版A至修订版B
更改表1中的直流精度参数单位 ............................................... 3
更改表2中的直流精度参数 ........................................................ 5
更改表3中的直流精度参数 ........................................................ 7
更改“术语”部分............................................................................ 18
更新“外形尺寸”............................................................................ 30
更改“订购指南”............................................................................ 30
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AD7656/AD7657/AD7658
技术规格
AD7656
除非另有说明，VREF = 2.5 V内部/外部基准电压，AVCC = 4.75 V至5.25 V，DVCC = 4.75 V至5.25 V，VDRIVE = 2.7 V至5.25 V；
对于±4 × VREF范围：VDD = 10 V至16.5 V，VSS = −10 V至−16.5 V；对于±2 × VREF范围：VDD = 5 V至16.5 V，VSS = −5 V至−16.5 V；
fSAMPLE = 250 kSPS，TA = TMIN至TMAX。1
表1.
参数
动态性能
信纳比(SINAD)2
信噪比(SNR)2
总谐波失真(THD)2
峰值谐波或杂散噪声(SFDR)2
交调失真(IMD)2
二阶项
三阶项
孔径延迟
孔径延迟匹配
孔径抖动
通道间隔离2
全功率带宽
直流精度
分辨率
无失码
积分非线性2
正满量程误差2
正满量程误差匹配2
双极性零电平误差2
双极性零电平误差匹配2
负满量程误差2
负满量程误差匹配2
模拟输入
输入电压范围
直流泄漏电流
输入电容3
基准电压输入/输出
基准输入电压范围
直流泄漏电流
输入电容3
基准输出电压
长期稳定性
基准电压源温度系数
B版本1
Y版本1
单位
84
85.5
85
86.5
−90
−92
−100
−100
84
85.5
85
86.5
−90
−92
−100
−100
dB(最小值)
dB(典型值)
dB(最小值)
dB(典型值)
dB(最大值)
dB(典型值)
dB(典型值)
dB(典型值)
−112
−107
10
4
35
−100
12
2
−112
−107
10
4
35
−100
12
2
dB(典型值)
dB(典型值)
ns(最大值)
ns(最大值)
ps(典型值)
dB(典型值)
MHz(典型值)
MHz(典型值)
16
15
16
±3
±1
±0.75
±0.35
±0.023
±0.038
±0.75
±0.35
16
14
16
±4.5
±1
±0.75
±0.35
±0.023
±0.038
±0.75
±0.35
Bits
bits(最小值)
bits(最小值)
LSB(最大值)
LSB(典型值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
±4 × VREF
±2 × VREF
±1
10
±4 × VREF
±2 × VREF
±1
10
14
14
V
V
μA(最大值)
pF(典型值)
pF(典型值)
2.5/3
±1
18.5
2.49/2.51
150
25
6
2.5/3
±1
18.5
2.49/2.51
150
25
6
V(最小值/最大值)
μA(最大值)
pF(典型值)
V(最小值/最大值)
ppm(典型值)
ppm/°C(最大值)
ppm/°C(典型值)
测试条件/注释
fIN = 50 kHz正弦波
VDD/VSS = ±5 V 至 ±10 V
VDD/VSS = ±12 V 至 ±16.5 V
fa = 50 kHz, fb = 49 kHz
Rev. D | Page 3 of 32
未选中通道的fIN高达100 kHz
在−3 dB条件下
在−0.1 dB条件下
在25°C条件下
典型值±0.22% FSR
典型值±0.004% FSR
典型值±0.22% FSR
各范围的VDD/VSS最小值见表8
RNG bit/RANGE引脚 = 0
RNG bit/RANGE引脚 = 1
±4 × VREF范围(采样时)
±2 × VREF范围(采样时)
REFEN/DIS = 1
1,000小时
AD7656/AD7657/AD7658
参数
逻辑输入
输入高电压(VINH)
输入低电压(VINL)
输入电流(IIN)
输入电容(CIN)3
逻辑输出
输出高电压(VOH)
输出低电压(VOL)
浮空态漏电流
悬空态输出电容3
输出编码
转换速率
转换时间
采样保持器采集时间2, 3
吞吐速率
电源要求
VDD
VSS
AVCC
DVCC
VDRIVE
ITOTAL
正常模式(静态)
(包括IAVCC、IVDD、IVSS、IVDRIVE、IDVCC)
正常模式(工作状态)
(包括IAVCC、IVDD、IVSS、IVDRIVE、IDVCC)
ISS(工作状态)
IDD(工作状态)
部分掉电省电模式
完全掉电省电模式(STBY引脚)
B版本1
Y版本1
单位
0.7 × VDRIVE
0.3 × VDRIVE
±1
10
0.7 × VDRIVE
0.3 × VDRIVE
±1
10
V(最小值)
V(最大值)
μA(最大值)
pF(最大值)
VDRIVE − 0.2 VDRIVE − 0.2
0.2
0.2
±1
±1
10
10
二进制补码
V(最小值)
V(最大值)
μA(最大值)
pF(最大值)
3.1
550
250
3.1
550
250
μs(最大值)
ns(最大值)
kSPS
5/15
−5/−15
5
5
3/5
5/15
−5/−15
5
5
3/5
28
28
26
26
V(标称值最小值/最大值) 对于4 × VREF范围，VDD = 10 V至16.5 V
V(标称值最小值/最大值) 对于4 × VREF范围，VDD = −10 V至−16.5 V
V(标称值)
V(标称值)
V(标称值最小值/最大值)
数字I/PS = 0 V或VDRIVE
mA(最大值)
AVCC = DVCC = VDRIVE = 5.25 V，
VDD = 16.5 V，VSS = −16.5 V
fSAMPLE = 250 kSPS，AVCC = DVCC = VDRIVE = 5.25 V，
mA(最大值)
VDD = 16.5 V，VSS = −16.5 V
0.25
0.25
7
0.25
0.25
7
mA(最大值)
mA(最大值)
mA(最大值)
80
80
μA(最大值)
143
140
35
100
143
140
35
100
mW(最大值)
mW(最大值)
mW(最大值)
μW(最大值)
功耗
正常模式(静态)
正常模式(工作状态)
部分掉电省电模式
完全掉电省电模式(STBY引脚)
1
温度范围如下：B版本为−40°C至+85°C，Y版本为−40°C至+125°C。
参见“术语”部分。
3
样片在初次发布期间均经过测试，以确保符合标准要求。
2
Rev. D | Page 4 of 32
测试条件/注释
典型值10 nA，VIN = 0 V或VDRIVE
ISOURCE = 200 µA
ISINK = 200 µA
仅并行接口模式
VSS = −16.5 V，fSAMPLE = 250 kSPS
VDD = 16.5 V, fSAMPLE = 250 kSPS
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
SCLK开或关，AVCC = DVCC = VDRIVE = 5.25 V，
VDD = 16.5 V, VSS = −16.5 V
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
fSAMPLE = 250 kSPS
AD7656/AD7657/AD7658
AD7657
除非另有说明，VREF = 2.5 V内部/外部基准电压，AVCC = 4.75 V至5.25 V，DVCC = 4.75 V至5.25 V，VDRIVE = 2.7 V至5.25 V；
对于±4 × VREF范围：VDD = 10 V至16.5 V，VSS = −10 V至−16.5 V；对于±2 × VREF范围：VDD = 5 V至16.5 V，VSS = −5 V至−16.5 V；
fSAMPLE = 250 kSPS，TA = TMIN至TMAX。1
表2.
参数
动态性能
信纳比(SINAD)2
信噪比(SNR)2
总谐波失真(THD)2
峰值谐波或杂散噪声(SFDR)2
交调失真(IMD)2
二阶项
三阶项
孔径延迟
孔径延迟匹配
孔径抖动
通道间隔离2
全功率带宽
直流精度
分辨率
无失码
积分非线性2
正满量程误差2
正满量程误差匹配2
双极性零电平误差2
双极性零电平误差匹配2
负满量程误差2
负满量程误差匹配2
模拟输入
输入电压范围
直流泄漏电流
输入电容3
基准电压输入/输出
基准输入电压范围
直流漏电流
输入电容3
基准输出电压
长期稳定性
基准电压源温度系数
逻辑输入
输入高电压(VINH)
输入低电压(VINL)
输入电流(IIN)
输入电容(CIN)3
B版本1
Y版本1
单位
81.5
82.5
83.5
−90
−92
−100
81.5
82.5
83.5
−89
−92
−100
dB(最小值)
dB(最小值)
dB(典型值)
dB(最大值)
dB(典型值)
dB(典型值)
−109
−104
10
4
35
−100
12
2
−109
−104
10
4
35
−100
12
2
dB(典型值)
dB(典型值)
ns(最大值)
ns(最大值)
ps(典型值)
dB(典型值)
MHz(典型值)
MHz(典型值)
14
14
±1.5
±1
±0.75
±0.3
±0.0305
±0.0427
±0.75
±0.3
14
14
±1.5
±1
±0.75
±0.3
±0.0305
±0.0427
±0.75
±0.3
bits
bits(最小值)
LSB(最大值)
LSB(典型值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
% FSR(最大值)
±4 × VREF
±2 × VREF
±1
10
14
±4 × VREF
±2 × VREF
±1
10
14
V
V
μA(最大值)
pF(典型值)
pF(典型值)
2.5/3
±1
18.5
2.49/2.51
150
25
6
2.5/3
±1
18.5
2.49/2.51
150
25
6
V(最小值/最大值)
μA(最大值)
pF(典型值)
V(最小值/最大值)
ppm(典型值)
ppm/°C(最大值)
ppm/°C(典型值)
0.7 × VDRIVE
0.3 × VDRIVE
±1
10
0.7 × VDRIVE
0.3 × VDRIVE
±1
10
V(最小值)
V(最大值)
μA(最大值)
pF(最大值)
测试条件/注释
fIN = 50 kHz正弦波
fa = 50 kHz, fb = 49 kHz
Rev. D | Page 5 of 32
未选中通道的fIN高达100 kHz
在−3 dB条件下
在−0.1 dB条件下
典型值±0.183% FSR
典型值±0.015 % FSR
典型值±0.183% FSR
各范围的VDD/VSS最小值见表8
RNG bit/RANGE引脚 = 0
RNG bit/RNG bit/RANGE引脚 = 1
±4 × VREF范围(采样时)
±2 × VREF范围(采样时)
REFEN/DIS = 1
1,000小时
典型值10 nA，VIN = 0 V或VDRIVE
AD7656/AD7657/AD7658
参数
逻辑输出
输出高电压(VOH)
输出低电压(VOL)
浮空态泄漏电流
悬空态输出电容3
输出编码
转换速率
转换时间
采样保持器采集时间2, 3
吞吐速率
电源要求
VDD
VSS
AVCC
DVCC
VDRIVE
ITOTAL
正常模式(静态)
(包括IAVCC、IVDD、IVSS、IVDRIVE、IDVCC)
正常模式(工作状态)
(包括IAVCC、IVDD、IVSS、IVDRIVE、IDVCC)
ISS(工作状态)
IDD(工作状态)
部分掉电省电模式
完全掉电省电模式(STBY引脚)
B版本1
Y版本1
单位
测试条件/注释
VDRIVE− 0.2 VDRIVE − 0.2
0.2
0.2
±1
±1
10
10
二进制补码
V(最小值)
V(最大值)
μA(最大值)
pF(最大值)
ISOURCE = 200 µA
ISINK = 200 µA
3.1
550
250
3.1
550
250
μs(最大值)
ns(最大值)
kSPS
5/15
−5/−15
5
5
3/5
5/15
−5/−15
5
5
3/5
V(标称值最小值/最大值)
V(标称值最小值/最大值)
V(标称值)
V(标称值)
V(标称值最小值/最大值)
28
28
mA(最大值)
26
26
mA(最大值)
0.25
0.25
7
0.25
0.25
7
mA(最大值)
mA(最大值)
mA(最大值)
80
80
μA(最大值)
143
140
35
100
143
140
35
100
mW(最大值)
mW(最大值)
mW(最大值)
μW(最大值)
功耗
正常模式(静态)
正常模式(工作状态)
部分掉电省电模式
完全掉电省电模式(STBY引脚)
1
温度范围如下：B版本为−40°C至+85°C，Y版本为−40°C至+125°C。
参见“术语”部分。
3
样片在初次发布期间均经过测试，以确保符合标准要求。
2
Rev. D | Page 6 of 32
仅并行接口模式
对于4 × VREF范围，VDD = 10 V至16.5 V
对于4 × VREF范围，VDD = −10 V至−16.5 V
数字I/PS = 0 V或VDRIVE
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
fSAMPLE = 250 kSPS, AVCC = DVCC = VDRIVE = 5.25 V,
VDD = 16.5 V, VSS = −16.5 V
VSS = −16.5 V, fSAMPLE = 250 kSPS
VDD = 16.5 V, fSAMPLE = 250 kSPS
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
SCLK开或关，AVCC = DVCC = VDRIVE = 5.25 V，
VDD = 16.5 V, VSS = −16.5 V
AVCC = DVCC = VDRIVE = 5.25 V, VDD = 16.5 V,
VSS = −16.5 V
fSAMPLE = 250 kSPS
AD7656/AD7657/AD7658
AD7658
除非另有说明，VREF = 2.5 V内部/外部基准电压，AVCC = 4.75 V至5.25 V，DVCC = 4.75 V至5.25 V，VDRIVE = 2.7 V至5.25 V；
对于±4 × VREF范围：VDD = 10 V至16.5 V，VSS = −10 V至−16.5 V；对于±2 × VREF范围：VDD = 5 V至16.5 V，VSS = −5 V至−16.5 V；
fSAMPLE = 250 kSPS，TA = TMIN至TMAX。1
表3.
参数
动态性能
信纳比(SINAD)2
总谐波失真(THD)2
峰值谐波或杂散噪声(SFDR)2
交调失真(IMD)2
二阶项
三阶项
孔径延迟
孔径延迟匹配
孔径抖动
通道间隔离2
全功率带宽
直流精度
分辨率
无失码
微分非线性
积分非线性2
正满量程误差2
正满量程误差匹配2
双极性零电平误差2
双极性零电平误差匹配2
负满量程误差2
负满量程误差匹配2
模拟输入
输入电压范围
直流泄漏电流
输入电容3
基准电压输入/输出
基准输入电压范围
直流泄漏电流
输入电容3
基准输出电压
长期稳定性
基准电压源温度系数
逻辑输入
输入高电压(VINH)
输入低电压(VINL)
输入电流(IIN)
输入电容(CIN)3
B版本1
Y版本1
单位
73
73.5
−88
−92
−97
73
73.5
−88
−92
−97
dB(最小值)
dB(典型值)
dB(最大值)
dB(典型值)
dB(典型值)
−106
−101
10
4
35
−100
12
2
−106
−101
10
4
35
−100
12
2
dB(典型值)
dB(典型值)
ns(最大值)
ns(最大值)
ps(典型值)
dB(典型值)
MHz(典型值)
MHz(典型值)
12
12
±0.7
±1
±0.75
±0.366
±3
±3
±0.75
±0.366
12
12
±0.7
±1
±0.75
±0.366
±3
±3
±0.75
±0.366
Bits
bits(最小值)
LSB(最大值)
LSB(最大值)
% FSR(最大值)
% FSR(最大值)
LSB(最大值)
LSB(最大值)
% FSR(最大值)
% FSR(最大值)
测试条件/注释
fIN = 50 kHz正弦波
fa = 50 kHz, fb = 49 kHz
±4 × VREF
±2 × VREF
±1
10
14
±4 × VREF
±2 × VREF
±1
10
14
V
V
μA(最大值)
pF(典型值)
pF(典型值)
2.5/3
±1
18.5
2.49/2.51
150
25
6
2.5/3
±1
18.5
2.49/2.51
150
25
6
V(最小值/最大值)
μA(最大值)
pF(典型值)
V(最小值/最大值)
ppm(典型值)
ppm/°C(最大值)
ppm/°C(典型值)
0.7 × VDRIVE
0.3 × VDRIVE
±1
10
0.7 × VDRIVE
0.3 × VDRIVE
±1
10
V(最小值)
V(最大值)
μA(最大值)
pF(最大值)
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未选中通道的fIN高达100 kHz
在−3 dB条件下
在−0.1 dB条件下
典型值±0.244% FSR
典型值±0.0488% FSR
典型值±0.244% FSR
各范围的VDD/VSS最小值见表8
RNG bit/RANGE引脚 = 0
RNG bit/RANGE引脚 = 1
±4 × VREF范围(采样时)
±2 × VREF范围(采样时)
REFEN/DIS = 1
1,000小时
典型值10 nA，VIN = 0 V或VDRIVE
AD7656/AD7657/AD7658
参数
逻辑输出
输出高电压(VOH)
输出低电压(VOL)
浮空态泄漏电流
悬空态输出电容3
输出编码
转换速率
转换时间
采样保持器采集时间2, 3
吞吐速率
电源要求
VDD
VSS
AVCC
DVCC
VDRIVE
ITOTAL
正常模式(静态)
(包括IAVCC、IVDD、IVSS、IVDRIVE、IDVCC)
正常模式(工作状态)
(包括IAVCC、IVDD、IVSS、IVDRIVE、IDVCC)
ISS(工作状态)
IDD(工作状态)
部分掉电省电模式
完全掉电省电模式(STBY引脚)
B版本1
Y版本1
单位
测试条件/注释
VDRIVE − 0.2 VDRIVE − 0.2
0.2
0.2
±1
±1
10
10
二进制补码
V(最小值)
V(最大值)
μA(最大值)
pF(最大值)
ISOURCE = 200 µA
ISINK = 200 µA
3.1
550
250
3.1
550
250
μs(最大值)
ns(最大值)
kSPS
5/15
−5/−15
5
5
3/5
5/15
−5/−15
5
5
3/5
28
28
26
26
V(标称值最小值/最大值) 对于4 × VREF范围，VDD = 10 V至16.5 V
V(标称值最小值/最大值) 对于4 × VREF范围，VDD = −10 V至−16.5 V
V(标称值)
V(标称值)
V(标称值最小值/最大值)
数字I/PS = 0 V或VDRIVE
AVCC = DVCC = VDRIVE = 5.25 V，
mA(最大值)
VDD = 16.5 V，VSS = −16.5 V
fSAMPLE = 250 kSPS，AVCC = DVCC = VDRIVE = 5.25 V，
mA(最大值)
VDD = 16.5 V，VSS = −16.5 V
0.25
0.25
7
0.25
0.25
7
mA(最大值)
mA(最大值)
mA(最大值)
80
80
μA(最大值)
143
140
35
100
143
140
35
100
mW(最大值)
mW(最大值)
mW(最大值)
μW(最大值)
功耗
正常模式(静态)
正常模式(工作状态)
部分掉电省电模式
完全掉电省电模式(STBY引脚)
1
温度范围如下：B版本为−40°C至+85°C，Y版本为−40°C至+125°C。
参见“术语”部分。
3
样片在初次发布期间均经过测试，以确保符合标准要求。
2
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仅并行接口模式
VSS = −16.5 V，fSAMPLE = 250 kSPS
VDD = 16.5 V，f SAMPLE = 250 kSPS
AVCC = DV CC = VDRIVE = 5.25 V， VDD = 16.5 V，
VSS = −16.5 V
SCLK开或关，AVCC = DVCC = VDRIVE = 5.25 V，
VDD = 16.5 V， VSS = −16.5 V
AVCC = DV CC = VDRIVE = 5.25 V， VDD = 16.5 V，
VSS = −16.5 V
fSAMPLE = 250 kSPS
AD7656/AD7657/AD7658
时序规格
除非另有说明，AVCC/DVCC = 4.75 V至5.25 V，VDD = 5 V至16.5 V，VSS = −5 V至−16.5 V，VDRIVE = 2.7 V至5.25 V，
VREF = 2.5 V内部/外部基准电压，TA = TMIN至TMAX。1
表4.
参数
并行模式
tCONVERT
tQUIET
tACQ
t10
t1
tWAKE-UP
并行写入操作
t11
t12
t13
t14
t15
并行读取操作
t2
t3
t4
t5
t6
t7
t8
t9
串行接口
fSCLK
t16
t17 2
t18
t19
t20
t21
2
描述
3
150
3
150
μs(典型值)
ns(最小值)
550
25
60
2
25
550
25
60
2
25
转换时间，内部时钟
总线释放到下一次转换开始的
最短安静时间
ns(最小值) 采集时间
ns(最小值) 最短CONVST低电平脉冲
ns(最大值) CONVST高电平到BUSY高电平
ms(最大值) STBY上升沿到CONVST上升沿
μs(最大值) 部分掉电省电模式
15
0
5
5
5
15
0
5
5
5
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
WR脉冲宽度
CS 至 WR 建立时间
CS 至 WR 保持时间
WR上升沿前的数据建立时间
WR上升沿后的数据保持时间
0
0
0
45
45
10
12
6
0
0
0
36
36
10
12
6
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最大值)
ns(最小值)
ns(最大值)
ns(最小值)
BUSY 至 RD 延迟时间
CS 至 RD 建立时间
CS 至 RD 保持时间
RD 脉冲宽度
RD下降沿后的数据访问时间
RD上升沿后的数据保持时间
RD上升沿后的总线释放时间
两次读取之间的最短间隔时间
18
12
22
0.4 tSCLK
0.4 tSCLK
10
18
18
12
22
0.4 tSCLK
0.4 tSCLK
10
18
MHz(最大值)
ns(最大值)
ns(最大值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最大值)
串行读取时钟频率
从CS直到DOUTx三态禁用的延迟时间
SCLK上升沿/CS下降沿后的数据访问时间
SCLK低电平脉冲宽度
SCLK高电平脉冲宽度
在SCLK下降沿后SCLK到数据有效的保持时间
CS上升沿到DOUTx高阻抗状态
样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定tR = tF = 5 ns(10％到90％的VDD)并从1.6V电平起开始计时。
数据输出引脚上利用一个缓冲进行此项测量。
200µA
TO OUTPUT
PIN
IOL
1.6V
CL
25pF
200µA
IOH
图2. 数字输出时序规格的负载电路
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05020-002
1
TMIN、TMAX的限值
VDRIVE < 4.75 V
VDRIVE = 4.75 V 至 5.25 V 单位
AD7656/AD7657/AD7658
绝对最大额定值
除非另有说明，TA = 25°C。
.
表5 .
参数
VDD至AGND、DGND
VSS至AGND、DGND
VDD 至AV CC
AVCC至AGND、DGND
DV CC 至 AVCC
DVCC 至DGND、AGND
AGND 至 DGND
VDRIVE 至 DGND
模拟输入电压至AGND1
数字输入电压至DGND
数字输出电压至GND
REFIN至AGND
输入电流至除电源外的任何
引脚2
工作温度范围
B版本
Y版本
存储温度范围
结温
铅锡焊接温度
回流焊(10秒至30秒)
无铅回流焊温度
注意，超出上述绝对最大额定值可能会导致器件永久性损
额定值
−0.3 V 至 +16.5 V
+0.3 V 至 −16.5 V
AVCC − 0.3 V 至 16.5 V
−0.3 V 至 +7 V
−0.3 V 至 AVCC + 0.3 V
−0.3 V 至 +7 V
−0.3 V 至 +0.3 V
−0.3 V 至 DVCC + 0.3 V
VSS − 0.3 V 至 VDD + 0.3 V
−0.3 V 至 VDRIVE + 0.3 V
−0.3 V 至 VDRIVE + 0.3 V
−0.3 V 至 AVCC + 0.3 V
坏。这只是额定最值，并不能以这些条件或者在任何其它
超出本技术规范操作章节中所示规格的条件下，推断器件
能否正常工作。长期在绝对最大额定值条件下工作会影响
器件的可靠性。
热阻
θJA针对最差条件；即器件焊接在电路板上以实现表贴封
装。这些技术规格适用于4层电路板。
表6. 热阻
封装类型
64引脚 LQFP
θJA
45
θJC
11
单位
°C/W
±10 mA
ESD警告
−40°C 至 +85°C
−40°C 至 +125°C
−65°C 至 +150°C
150°C
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放
电。尽管本产品具有专利或专有保护电路，但在遇
到高能量ESD时，器件可能会损坏。因此，应当采
取适当的ESD防范措施，以避免器件性能下降或功
能丧失。
240(+0)°C
260(+0)°C
1
如果利用替代VDD和VSS电源电路来驱动模拟输入，则应在模拟输入端串联
一个240 Ω电阻。
2
100 mA以下的瞬态电流不会造成SCR闩锁。
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AD7656/AD7657/AD7658
64 63 62 61 60 59 58
AVCC
AGND
AGND
REFIN/REFOUT
AGND
AGND
REFCAPA
AGND
REFCAPB
REFCAPC
AVCC
AGND
SER/PAR/SEL
WR/REFEN/DIS
H/S SEL
DB15
引脚配置和功能描述
57 56 55 54 53 52 51 50 49
48
V6
47
AVCC
3
46
AVCC
DB11
4
45
V5
DB10/DOUT C
5
44
AGND
DB9/DOUT B
6
43
AGND
DB8/DOUT A
7
42
V4
DGND
8
41
AVCC
VDRIVE
9
40
AVCC
DB7/HBEN/DCEN 10
39
V3
DB6/SCLK 11
38
AGND
DB5/DCIN A 12
37
AGND
DB4/DCIN B 13
36
V2
DB3/DCIN C 14
35
AVCC
DB2/SEL C 15
34
AVCC
DB1/SEL B 16
33
V1
DB14/REFBUF EN/DIS
1
DB13
2
DB12
PIN 1
AD7656/AD7657/AD7658
TOP VIEW
(Not to Scale)
05020-003
VDD
AGND
VSS
W/B
RESET
DVCC
RANGE
DGND
STBY
CONVST A
CONVST B
RD
CONVST C
CS
BUSY
DB0/SEL A
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
图3. 引脚配置
表7. 引脚功能描述
引脚编号
54, 56, 58
33, 36, 39,
42, 45, 48
32, 37, 38, 43,
44, 49, 52, 53,
55, 57, 59
引脚名称
REFCAPA, REFCAPB,
REFCAPC
V1 至 V6
AGND
26
DVCC
9
VDRIVE
8, 25
DGND
34, 35, 40,
41, 46, 47,
50, 60
AVCC
23, 22, 21
CONVST A,
CONVST B, CONVST C
描述
去耦电容连接到这些引脚。这会对每对ADC的基准电压缓冲器进行去耦。每个REFCAP引
脚应通过10 μF和100 nF电容去耦至AGND。
模拟输入1至6。这些是单端模拟输入。在硬件模式下，这些通道上的模拟输入范围由
RANGE引脚决定。在软件模式下，由控制寄存器的Bit RNGC至Bit RNGA决定(参见表10)。
模拟地。AD7656/AD7657/AD7658上所有模拟电路的接地基准点。所有模拟输入信号和
任何外部基准信号都应参考此AGND电压。这11个AGND引脚均应连接到系统的AGND平
面。AGND和DGND电压在理想情况下应保持等电位，并且电位差(甚至在瞬态电压存在
情况时)不得超过0.3 V。
数字电源4.75 V至5.25 V。DVCC和AVCC电压在理想情况下应保持等电位，并且电位差(甚
至在瞬态电压存在情况时)不得超过0.3 V。应将此电源去耦至DGND，并且10 μF和100 nF去
耦电容应接在DVCC引脚上。
逻辑电源输入。此引脚的电源电压决定逻辑接口的工作电压。此引脚的标称电源与主
机接口电源相同。应将此引脚去耦至DGND，并且10 μF和100 nF去耦电容应接在VDRIVE引
脚上。
数字地。这是AD7656/AD7657/AD7658上所有数字电路的接地基准点。两个DGND引脚
均应连接到系统的DGND平面。DGND和AGND电压在理想情况下应保持等电位，并且电
位差(甚至在瞬态电压存在情况时)不得超过0.3 V。
模拟电源电压，4.75 V至5.25 V。这是ADC内核的电源电压。AVCC和DVCC电压在理想情况下
应保持等电位，并且电位差(甚至在瞬态电压存在情况下)不得超过0.3 V。应将这些电源
引脚去耦至AGND，并且10 μF和100 nF去耦电容应接在AVCC引脚上。
转换开始输入A、B和C。这些逻辑输入用来启动ADC对转换。CONVST A用来启动V1和V2
同步转换。CONVST B用来启动V3和V4同步转换。CONVST C用来启动V5和V6同步转换。
当CONVSTx引脚从低电平变为高电平时，所选ADC对的取样保持开关从采样切换到保
持，然后便启动转换。利用这些输入端，还可让ADC对进入部分掉电省电模式。
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AD7656/AD7657/AD7658
引脚编号
19
引脚名称
CS
描述
片选。此低电平有效逻辑输入使能数据帧传输。在并行模式下，如果CS和RD均处于逻辑
低电平，则会使能输出总线，使转换结果输出在并行数据总线上。在并行模式下，如果
CS和WR均处于逻辑低电平，则利用DB[15:8]将数据写入片上控制寄存器。在串行模式
下，利用CS使能串行数据帧传输，并逐个输出串行输出数据的最高有效位(MSB)。
20
RD
读取数据。在并行模式下，如果CS和RD均处于逻辑低电平，则会使能输出总线。在串行
模式下，RD线路应保持低电平。
63
WR/REFEN/DIS
写入数据/使能和禁用基准电压源。当H/S SEL引脚处于高电平，且CS和均WR处于逻辑低
电平时，利用DB[15:8]将数据写入内部控制寄存器。当H/S SEL引脚处于低电平时，此引
脚用来使能或禁用内部基准电压源。当H/S SEL = 0且REFEN/DIS 0时，禁用内部基准电压
源，应将外部基准电压源施加到REFIN/REFOUT引脚。当H/S SEL = 0且REFEN/DIS = 1时，
使能内部基准电压源，且应该对REFIN/REFOUT引脚进行去耦。参见“基准电压源”部分。
18
BUSY
51
REFIN/REFOUT
BUSY输出。开始转换时，此引脚变为高电平，并保持高电平直到转换完成，并且转换数
据被锁存到输出数据寄存器。当BUSY信号为高电平时，不应在AD7656/AD7657/AD7658
上启动新的转换。
基准电压输入/输出。此引脚提供片上基准电压，供AD7656/AD7657/AD7658外部使用。
或者，可禁用内部基准电压源，并将外部基准电压源施加到此输入端。参见“基准电压
源”部分。使能内部基准电压源时，应利用至少一个10 μF去耦电容对此引脚去耦。
61
SER/PAR/SEL
串行/并行选择输入。当此引脚处于低电平时，选择并行接口。当此引脚处于高电平时，
选择串行接口模式。在串行模式下，DB[10:8]用作DOUT[C:A]，DB[0:2]用作DOUT选择且
DB7用作DCEN。在串行模式下，DB15和DB[13:11]应与DGND相连。
17
DB0/SEL A
16
DB1/SEL B
数据Bit 0/选择DOUT A。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1时，此引脚用作SEL A，并用来配置串行接口。如果此引脚为1，则串行接口
使用1/2/3个DOUT输出引脚工作，并使能DOUT A作为串行输出端。在串行模式下，此引
脚应始终等于1。
数据Bit 1/选择DOUT B。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1时，此引脚用作SEL B，并用来配置串行接口。如果此引脚为1，则串行接口
使用2/3个DOUT输出引脚工作，并使能DOUT B作为串行输出端。如果此引脚为0，则不
使能DOUT B作为串行数据输出端引脚，而仅使用一个DOUT输出引脚DOUT A。不用的串行
DOUT引脚应保持不连接。
15
DB2/SEL C
数据Bit 2/选择DOUT C。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1时，此引脚用作SEL C，并用来配置串行接口。如果此引脚为1，则串行接口
使用3个DOUT输出引脚工作，并使能DOUT C作为串行输出端。如果此引脚为0，则不使能
DOUT C作为串行数据输出引脚。不用的串行DOUT引脚应保持不连接。
14
DB3/DCIN C
数据Bit 3/菊花链输入C。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1且DCEN = 1时，此引脚充当菊花链输入C。处于串行模式而非DGND菊花链模
式下时，应将此引脚连接至DGND。
13
DB4/DCIN B
12
DB5/DCIN A
数据Bit 4/菊花链输入B。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1且DCEN = 1时，此引脚充当菊花链输入B。处于串行模式而非DGND菊花链
模式下时，应将此引脚连接至DGND。
数据Bit 5/菊花链输入A。当SER/PAR处于低电平时，此引脚充当三态并行数字输出引
脚。当SER/PAR = 1且DCEN = 1时，此引脚充当菊花链输入A。处于串行模式而非DGND
菊花链模式下时，应将此引脚连接至DGND。
11
DB6/SCLK
数据Bit 6/串行时钟。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1时，此引脚用作SCLK输入，并成为串行传输的读取串行时钟。
10
DB7/HBEN/DCEN
数据Bit 7/高字节启用/菊花链启用。在并行字模式(SER/PAR = 0且W/B = 0)，此引脚
用作数据Bit 7。在并行字节模式(SER/PAR = 0且W/B = 1)，此引脚用作HBEN。在此
模式下且HBEN引脚处于逻辑高电平时，则先在DB[15:8]上输出MSB字节数据。当
HBEN引脚处于逻辑低电平时，则先在DB[15:8]上输出LSB字节数据。在串行 模 式
(SER/PAR = 1)下，此引脚用作DCEN。当DCEN引脚处于逻辑高电平时，则器件采用
菊花链模式工作，同时DB[5:3]用作DCIN[A:C]。处于串行模式而非DGND菊花链模式
下时，应将此引脚连接至DGND。
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AD7656/AD7657/AD7658
引脚编号
7
引脚名称
DB8/DOUT A
6
DB9/DOUT B
5
DB10/DOUT C
4
DB11
3, 2, 64
DB12, DB13, DB15
1
DB14/REFBUFEN/DIS
28
RESET
27
RANGE
31
VDD
30
VSS
24
STBY
62
H/S SEL
29
W/B
描述
数据Bit 8/串行数据输出A。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1且SEL A = 1时，此引脚用作DOUT A，并输出串行转换数据。
数据Bit 9/串行数据输出B。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1且SEL B = 1时，此引脚用作DOUT B，并输出串行转换数据。在此配置下，串
行接口具有两路DOUT输出线。
数据Bit 10/串行数据输出C。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当
SER/PAR = 1且SEL C = 1时，此引脚用作DOUT C，并输出串行转换数据。在此配置下，串
行接口具有三路DOUT输出线。
数据Bit 11/数字地。当SER/PAR = 0时，此引脚充当三态并行数字输出引脚。当SER/PAR = 1时，
此引脚应与DGND相连。
数据Bit 12、数据Bit 13、数据Bit 15。当SER/PAR = 0时，这些引脚充当三态并行数字输入/输出引
脚。当CS和RD处于低电平状态时，这些引脚用来输出转换结果。当CS和WR处于低电平时，
这些引脚用来写入控制寄存器。当SER/PAR = 1时，这些引脚应与DGND相连。对于AD7657，
DB15内含前置0。对于AD7658，DB15、DB13和DB12内含前置0。
数据Bit 14/REFBUF使能/禁用。当SER/PAR = 0时，此引脚充当三态数字输入/输出引脚。对于
AD7657/AD7658，DB14内含前置0。当SER/PAR = 1时，此引脚可用来使能或禁用内部基准电压
缓冲器。
复位输入。当设为逻辑高电平时，此引脚可复位AD7656/AD7657/AD7658。当前转换(如有)中
止。内部寄存器设为全0。在硬件模式下，根据硬件选择引脚上的逻辑电平来配置
AD7656/AD7657/AD7658。在两种模式下，器件应该在上电后收到一个RESET高脉冲。复位高
电平脉冲宽度典型值为100 ns。在RESET脉冲之后，AD7656/AD7657/AD7658需由有效的CONVST
脉冲启动转换；CONVST脉冲应包括一个高至低的CONVST下降沿，随后是一个低至高的
CONVST上升沿。CONVST信号应在RESET脉冲期间保持高电平。
模拟输入范围选择。逻辑输入。此引脚的逻辑电平决定模拟输入通道的输入范围。当此引脚
在BUSY下降沿为逻辑1时，下一次转换的范围为±2 × VREF。当此引脚在BUSY下降沿为逻辑0时，
下一次转换的范围为±4 × VREF。在硬件选择模式下，在BUSY下降沿检查RANGE引脚。在软件模
式(H/S SEL = 1)下，可将RANGE引脚和DGND相连，然后由控制寄存器内的RNGA、RNGB和
RNGC bits决定输入范围。
正电源电压。这是模拟输入部分的正电源电压，并且10 μF和100 nF去耦电容应接在VDD引
脚上。
负电源电压。这是模拟输入部分的负电源电压，并且10 μF和100 nF去耦电容应接在VSS引
脚上。
待机模式输入。此引脚用来让全部六个片上ADC进入待机模式。STBY引脚处于高电平时表示
正常操作，处于低电平时表示待机操作。
硬件/软件选择输入。逻辑输入。当H/S SEL = 0时，AD7656/AD7657/AD7658在硬件选择模式下
工作，并通过CONVST引脚来选择需同步采样的ADC对。当H/S SEL = 1时，通过写入控制寄存器
操作来选择需同步采样的ADC对。在串行模式下，CONVST A用来启动对所选ADC对的转换。
字 /字 节 输 入 。 当 此 引 脚 处 于 逻 辑 低 电 平 时 ， 可 利 用 并 行 数 据 线 DB[15:0]来 传 输
AD7656/AD7657/AD7658的输入输出数据。当此引脚处于逻辑高电平时，使能字节模式。在此
模式下，利用数据线DB[15:8]来传输数据，DB[7]用作HBEN。要获得16-bit转换结果，需进行双
字节读取。在串行模式下，此引脚应与DGND相连。
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AD7656/AD7657/AD7658
典型性能参数
–40
–60
–80
1.5
1.0
DNL (LSB)
–20
(dB)
2.0
VDD/VSS = ±15V
AVCC/DVCC/VDRIVE = +5V
INTERNAL REFERENCE
±10V RANGE
TA = 25°C
fS = 250kSPS
fIN = 50kHz
SNR = +87.33dB
SINAD = +87.251dB
THD = –104.32dB
SFDR = –104.13dB
–100
05020-030
–160
0
25
50
75
100
0
–0.5
AVCC/DVCC/VDRIVE = +5V
–1.0 V /V = ±12V
DD SS
fSAMPLE = 250kSPS
2
× VREF RANGE
–1.5
DNL WCP = 0.81LSB
DNL WCN = –0.57LSB
–2.0
0
10k
20k
30k
–120
–140
0.5
125
图4. AD7656 FFT，±10 V范围
–60
(dB)
2.0
–80
60k 65535
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
fSAMPLE = 250kSPS
2 × VREF RANGE
1.6
1.2
0.8
INL (LSB)
–40
50k
图7. AD7656典型DNL
VDD/VSS = ±12V
AVCC/DVCC/VDRIVE = +5V
INTERNAL REFERENCE
±5V RANGE
TA = 25°C
fS = 250kSPS
fIN = 50kHz
SNR = +86.252dB
SINAD = +86.196dB
THD = –105.11dB
SFDR = –98.189dB
–20
40k
CODE
FREQUENCY (kHz)
0
05020-016
0
–100
0.4
0
–0.4
–0.8
–120
05020-031
–160
0
25
50
75
100
05020-035
–1.2
–140
–1.6
–2.0
125
0
2000
4000
6000
10000
12000
14000
16383
12000
14000
16383
图8. AD7657典型INL
图5. AD7656 FFT，±5 V范围
2.0
2.0
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
1.5 fSAMPLE = 250kSPS
2 × VREF RANGE
1.0 INL WCP = 0.64LSB
INL WCN = –0.76LSB
AVCC/DVCC/VDRIVE = +5V
1.6 VDD/VSS = ±12V
1.2
0.8
DNL (LSB)
0.5
0
–0.5
0.4
0
–0.4
–0.8
–1.0
–2.0
0
10k
20k
30k
40k
50k
60k 65535
05020-034
–1.2
–1.5
05020-017
INL (LSB)
8000
CODE
FREQUENCY (kHz)
–1.6
–2.0
0
2000
4000
6000
8000
10000
CODE
CODE
图9. AD7657典型DNL
图6. AD7656典型INL
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AD7656/AD7657/AD7658
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
fSAMPLE = 250kSPS
2 × VREF RANGE
0.8
0.6
–70
0
–0.2
–90
AVCC/DVCC/
VDRIVE = +5V
VDD/VSS = ±12V
±5V RANGE
–100
–0.4
–0.6
AVCC/DVCC/
VDRIVE = +5.25V
VDD/VSS = ±16.5V
±10V RANGE
05020-033
–110
–0.8
0
500
1000
1500
2000
2500
3000
3500
–120
10
4095
1000
100
CODE
ANALOG INPUT FREQUENCY (kHz)
图10. AD7658典型INL
图13. AD7656 THD与输入频率的关系
1.0
–60
VDD/VSS = ±16.5V
AVCC/DVCC/VDRIVE = +5.25V
TA = 25°C
–70 INTERNAL
REFERENCE
±4 × VREF RANGE
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
fSAMPLE = 250kSPS
2 × VREF RANGE
0.8
0.6
0.4
–80
0.2
THD (dB)
DNL (LSB)
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±5.25V
±5V RANGE
AVCC/DVCC/
VDRIVE = +4.75V
VDD/VSS = ±10V
±10V RANGE
–80
0.2
THD (dB)
INL (LSB)
0.4
–1.0
fSAMPLE = 250kSPS
INTERNAL REFERENCE
TA = 25°C
05020-022
–60
1.0
0
–0.2
RSOURCE
–90
RSOURCE
RSOURCE
–100
–0.4
0
500
1000
1500
2000
2500
3000
3500
–120
10
4095
CODE
–40
AVCC/DVCC/
VDRIVE = +5V
VDD/VSS = ±12V
±5V RANGE
–60
75
AVCC/DVCC/
VDRIVE = +5V
VDD/VSS = ±5.25V
±5V RANGE
70
65 f
SAMPLE = 250kSPS
INTERNAL REFERENCE
TA = 25°C
60
10
100
VDD/VSS = ±12V
AVCC/DVCC/VDRIVE = +5V
TA = 25°C
INTERNAL REFERENCE
±2 × VREF RANGE
–70
THD (dB)
AVCC/DVCC/
VDRIVE = +4.75 V
VDD/VSS = ±10V
±10V RANGE
–50
–80
RSOURCE
–90
RSOURCE
–100
05020-023
SINAD (dB)
80
图14. 在各种源阻抗下及±4 × VREF 范围内，
AD7656 THD与输入频率的关系
AVCC/DVCC/VDRIVE = +5.25V
VDD/VSS = ±16.5V
±10V RANGE
85
100
ANALOG INPUT FREQUENCY (kHz)
图11. AD7658典型DNL
90
RSOURCE
RSOURCE
1000
–110
RSOURCE
RSOURCE
RSOURCE
–120
10
100
ANALOG INPUT FREQUENCY (kHz)
ANALOG INPUT FREQUENCY (kHz)
图12. AD7656 SINAD与输入频率的关系
图15. 在各种源阻抗下及±2 × VREF 范围内，
AD7656 THD与输入频率的关系
Rev. D | Page 15 of 32
05020-027
–1.0
–110
05020-032
–0.8
05020-026
–0.6
AD7656/AD7657/AD7658
2.510
2.508
100
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
fSAMPLE = 250kSPS
±2 × VREF RANGE
INTERNAL REFERENCE
TA = 25°C
fIN = 10kHz
100nF ON VDD AND VSS
80
2.504
PSRR (dB)
REFERENCE VOLTAGE (V)
90
2.506
2.502
2.500
70
VSS
60
2.498
VDD
2.496
05020-018
2.492
–55
–35
–15
5
25
45
65
85
105
05020-021
50
2.494
40
30
125
80
TEMPERATURE (°C)
230
280
330
380
430
480
530
图19. PSRR与电源纹波频率的关系
87.0
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
3.15
180
SUPPLY RIPPLE FREQUENCY (kHz)
图16. 基准电压与温度的关系
3.20
130
86.5
86.0
3.05
85.5
3.00
SNR (dB)
2.95
2.90
±5V RANGE,
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
85.0
84.5
2.85
84.0
2.80
2.70
–55
83.5 fSAMPLE = 250kSPS
fIN = 50kHz
INTERNAL REFERENCE
83.0
–40
–20
0
20
40
05020-019
2.75
–35
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
–100
3000
2806
2500
VDD/VSS = ±15V
AVCC/DVCC/VDRIVE = +5V
INTERNAL REFERENCE
8192 SAMPLES
–101
THD (dB)
1532
168
57
–4
–3
–2
–1
0
140
±10V RANGE,
AVCC/DVCC/VDRIVE = +5.25V
VDD/VSS = ±16.5V
–103
–104
±5V RANGE,
AVCC/DVCC/VDRIVE = +5V
VDD/VSS = ±12V
1
25
0
2
3
–106
–107
–40
05020-024
392
05020-029
0
0
–5
120
fSAMPLE = 250kSPS
fIN = 50kHz
INTERNAL REFERENCE
–105
1000
500
100
–102
2000
1500
80
图20. AD7656 SNR与温度的关系
3500
3212
60
TEMPERATURE (°C)
图17. 转换时间与温度的关系
NUMBER OF OCCURRENCES
±10V RANGE,
AVCC/DVCC/VDRIVE = +5.25V
VDD/VSS = ±16.5V
05020-025
CONVERSION TIME (µs)
3.10
–20
0
20
40
60
80
100
TEMPERATURE (°C)
CODE
图21. AD7656 THD与温度的关系
图18. AD7656码直方图
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120
140
120
30
110
25
100
90
80
AVCC/DVCC/VDRIVE = 5V
VDD/VSS = ±12V
TA = 25°C
INTERNAL REFERENCE
±2 × VREF RANGE
30kHz ON SELECTED CHANNEL
70
60
0
20
40
60
80
20
±5V RANGE
15
10
AVCC/DVCC/VDRIVE = +5V
fSAMPLE = 250kSPS
FOR ±5V RANGE VDD/VSS = ±12V
FOR ±10V RANGE VDD/VSS = ±16.5V
5
100
120
140
0
–40
–20
0
20
40
60
TEMPERATURE (°C)
FREQUENCY OF INPUT NOISE (kHz)
图22. 通道间隔离
图23. 动态电流与温度的关系
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80
05020-020
DYNAMIC CURRENT (mA)
±10V RANGE
05020-028
CHANNEL-TO-CHANNEL ISOLATION (dB)
AD7656/AD7657/AD7658
100
AD7656/AD7657/AD7658
术语
积分非线性
在数字化过程中，这个比值的大小取决于量化级数，量化
ADC传递函数与一条通过ADC传递函数端点的直线的最大
级数越多，量化噪声就越小。对于一个正弦波输入的理想
偏差。传递函数的两个端点，起点在低于第一个码转换的
N-bit转换器，信纳比值理论值计算公式为：
½ LSB处的零电平，终点在高于最后一个码转换的½ LSB处
的满量程。
信纳比 = (6.02 N + 1.76) dB
因此，16-bit转换器的SINAD理论值为98dB，14-bit转换器
微分非线性
ADC中任意两个相邻码之间所测得变化值与理想的1 LSB变
为86.04 dB，12-bit转换器为74dB。
总谐波失真(THD)
化值之间的差异。
所 有 谐 波 均 方 根 和 与 基 波 均 方 根 之 比 。 对 于 AD7656/
双极性零代码误差
中间电平转换(全1到全0)与理想VIN电压，即AGND − 1 LSB
的偏差。
AD7657/AD7658，其定义为
THD (dB) = 20 log
V2 2 + V3 2 + V 4 2 + V5 2 + V6 2
双极性零代码误差匹配
V1
其中：
任何两个输入通道之间双极性零电平误差的差异。
V1是基波幅度的均方根值。
正满量程误差
校正双极性零代码误差之后，最后一个码转换(011…110至
011…111)与理想值(+4 × VREF − 1 LSB, +2 × VREF − 1 LSB)的
偏差。
V2、V3、V4、V5及V6是二次到六次谐波幅度的均方根值。
峰值谐波或杂散噪声(SFDR)
在ADC输出频谱(最高达fS/2，直流信号除外)中，下一个最
大分量的均方根值与基波均方根值的比。通常情况下，此
正满量程误差匹配
参数值由频谱内的最大谐波决定，但对于谐波淹没于噪底
任何两个输入通道之间正满量程误差的差异。
内的ADC，则由噪声峰值决定。
负满量程误差
校正双极性零代码误差之后，第一个码转换(10…000至10
…001)于理想值(−4 × VREF + 1 LSB, −2 × VREF + 1 LSB)的偏差。
交调失真(IMD)
当输入由两个频率分别为fa和fb的正弦波组成时，任何非
线性有源器件都会以和与差频mfa ± nfb(其中m, n = 0, 1, 2, 3)
负满量程误差匹配
的形式产生失真产物。交调失真项的m和n都不等于0。例
任何两个输入通道之间负满量程误差的差异。
如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括(2fa + fb)、
(2fa − fb)、(fa + 2fb)和(fa − 2fb)。
采样保持器采集时间
采样保持放大器在转换结束后恢复跟踪模式。采样保持器
采集时间是转换结束后，采样保持放大器输出达到最终值
AD7656/AD7657/AD7658经过CCIF标准测试，此标准使用
最大输入带宽附近的两个输入频率。在此情况下，二阶项
频率通常远离最初正弦波，而三阶项频率通常靠近输入频
(在±1 LSB内)所需的时间。更多详情参见“采样保持部分”。
率。因此，二阶和三阶项需分别指定。交调失真根据THD
信噪比(SNR)
SNR指输出信号测量结果的均方根值与奈奎斯特频率以下
参数来计算，它是个别失真积的均方根和与基波和的幅值
均方根的比值，用分贝(dB)表示。
除谐波和直流外的所有其它频谱成分的均方根和之比，用
电源抑制(PSR)
分贝(dB)表示。
电源变化会影响转换器的满量程转换，但不会影响其线.
信纳比(SINAD)
性。电源抑制是由于电源电压偏离标称值所引起的最大满
在ADC输出端测得的信号对噪声及失真比。这里的信号是
量程转换点变化。参见“典型性能参数”部分。
基波幅值的均方根值。噪声为所有达到采样频率一半
(fS/2，直流信号除外)的非基波信号之和。
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AD7656/AD7657/AD7658
图19显示AD7656/AD7657/AD7658的电源抑制比与电源纹
通道间隔离
波频率的关系。电源抑制比定义为满量程频率f下ADC输
通道间隔离衡量任意两个通道之间的串扰水平。通过向所
出功率与频率fS下施加于ADC VDD和VSS电源的200 mV p-p正
有未选定的输入通道施加一个满量程、100 kHz正弦波信号，
弦波功率的比值：
并决定该信号在选定通道内随30 kHz信号的衰减程度来
PSRR (dB) = 10 log (Pf/PfS)
测量。
其中：
% FSR
Pf是在频率f 下ADC的输出功率。
%FSR采用ADC的完整理论范围而计算得出。
PfS是在频率fS下耦合到VDD和VSS电源的功率。
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AD7656/AD7657/AD7658
工作原理
转换器详解
模拟输入部分
AD7656/AD7657/AD7658均为高速、低功耗转换器，允许
AD7656/AD7657/AD7658可 处 理 真 双 极 性 输 入 电 压 。
对六个片上ADC进行同步采样，其模拟输入可以接受真双
RANGE引脚的逻辑电平或控制寄存器RNGx bit的写入值决
极性输入信号。可通过RANGE引脚或RNG bits，选择±4 × VREF
定下一次转换的模拟输入范围。当RANGE引脚或RNGx bit
每个AD7656/AD7657/AD7658均内置六个SAR ADC、六个
为1时，下一次转换的模拟输入范围为±2 × VREF。当RANGE引
脚或RNGx bit为0时，下一次转换的模拟输入范围为±4 × VREF。
VDD
采样保持放大器、一个2.5V片上基准电压源、基准电压缓
D1
冲器和高速串行并行接口。三个CONVST信号全部连在一
起时，还允许对所有六个ADC进行同步采样。或者，六个
C1
ADC可分成三对。每对都有一个相关的CONVST信号，用
D2
VSS
来对每对、四个或全部六个ADC启动同步采样。CONVST
A用来对V1和V2启动同步采样，CONVST B用来对V3和V4
R1
V1
C2
05020-004
或±2 × VREF作为下一次转换的输入范围。
图24. 等效模拟输入结构
启动同步采样，而CONVST C用来对V5和V6启动同步采样。
图24显示AD7656/AD7657/AD7658.模拟输入结构的等效电
通过脉冲激活CONVST输入，可启动AD7656/AD7657/AD7658
输入信号决不能超过VDD和VSS供电轨300 mV以上，否则会
的转换。在CONVST x上升沿时，所选ADC对的采样保持器
进入保持模式，并开始转换。达到CONVST x上升沿后，BUSY
信号变为高电平，表示正在进行转换。AD7656/AD7657/AD7658
的转换时钟由内部产生，这些器件的转换时间均为3 μs。BUSY
信号恢复低电平表示转换结束。在BUSY下降沿时，采样
保持器返回跟踪模式。数据可通过并行或串行接口从输出
寄存器读取。
路。二极管D1和D2提供模拟输入的ESD保护。切记，模拟
造成这些二极管正偏，并开始向基板内传导电流。这些二
极管可以传导但不会对器件造成彻底损坏的最大电流为
10mA。图24中的电容C1通常约为4 pF，并且主要在引脚电
容上。电阻R1是一个集总元件，由开关(即采样保持开关)
的导通电阻组成，此电阻典型值约为25 Ω。电容C2是ADC
采样电容，一般为10 pF。
AD7656/AD7657/AD7658的高压模拟输入结构需要VDD 和
采样保持部分
VSS双电源。这些电源必须等于或大于模拟输入范围(各模
AD7656/AD7657/AD7658的采样保持放大器可以将满量程
拟输入范围的电源要求见表8)。AD7656/AD7657/AD7658
幅度的输入正弦波分别精确地转换成16/14/12-bit分辨率。
需要一个4.75 V至5.25 V的低压AVCC电源给ADC核心供电，
即使AD7656/AD7657/AD7658以最大吞吐速率工作，采样
保持放大器的输入带宽也大于ADC的奈奎斯特频率。这些
器件可支持高达12 MHz的输入频率。
至5.25 V的VDRIVE电源作为接口电源。
在选定模拟输入范围使用最小电源电压时，为了满足指定
采样保持放大器在CONVSTx上升沿时对其各自输入进行
同步采样。采样保持器的孔径时间(即外部CONVSTx信号
从采样到实际进入保持模式的延迟时间)为10 ns。无论是
单个器件还是器件之间，所有六个采样保持器的孔径时间
都完全匹配。因此允许对六个以上ADC进行同步采样。
BUSY下降沿表示转换结束，此时采样保持器返回跟踪模
式，采集时间开始计时。
一个4.75 V至5.25 V的DVCC电源作为数字电源以及一个2.7 V
性能要求，可能必须降低最大吞吐率。
表8. 最低VDD/VSS电源电压要求
模拟输入
范围(V)
±4 × VREF
±4 × VREF
±2 × VREF
±2 × VREF
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基准
电压(V)
+2.5
+3.0
+2.5
+3.0
满量程
输入(V)
±10
±12
±5
±6
最小
VDD/VSS (V)
±10
±12
±5
±6
AD7656/AD7657/AD7658
ADC传递函数
内部基准电压缓冲器可在软件模式下禁用，通过向内部控
AD7656/AD7657/AD7658的 输 出 编 码 方 式 为 二 进 制 补
制寄存器写入Bit DB8来实现。在串行模式下工作时，可在
码。所设计的码转换在连续LSB整数值的中间(即1/2 LSB、
硬件模式下将DB14/REFBUFEN/DIS引脚设为高电平来禁用内
3/2 LSB)进行。AD7656的LSB大小为FSR/65536，AD7657为
部基准电压缓冲器。如果内部基准电压源及其缓冲器均禁
FSR/16384，而AD7658为FSR/4096。理想的传递特性如图
用，可向REFCAP引脚施加外部缓冲基准电压源。
25所示。
典型连接图
图26显示了AD7656/AD7657/AD7658的典型连接图。这些
ADC CODE
011...111
011...110
器 件均具有八个AVCC电源引脚。AVCC电源用于AD7656/
AD7657/AD7658转换过程；因此，应进行良好去耦。每个
AVCC电源引脚各自均应通过一个10 μF钽电容和一个100 nF
000...001
000...000
111...111
陶瓷电容进行去耦。AD7656/AD7657/AD7658既可采用
内部基准电压源工作，也可采用外部施加的基准电压源工
100...010
100...001
100...000
作。在此配置中，器件被配置为在外部基准电压源下工
+FSR/2 – 3/2LSB
ANALOG INPUT
作。REFIN/REFOUT引脚通过一个10 μF和100 nF 电容对进
05020-005
AGND – 1LSB
–FSR/2 + 1/2LSB
行去耦。三个内部基准电压缓冲器均已使能。REFCAP引
图25. AD7656/AD7657/AD7658传递特性
脚各自通过10 μF和100 nF电容对进行去耦。
LSB大小取决于所选的模拟输入范围(见表9)。
其中六个AVCC电源引脚用于给AD7656/AD7657/AD7658上
基准电压源部分
的六个ADC内核供电，也就是用于转换过程。每个模拟输
RFIN/REFOUT引脚既可以使用AD7656/AD7657/AD7658的
入引脚周围都有一个AVCC电源引脚和一个AGND引脚。这
2.5 V基准电压源，也允许连接外部基准电压源，以便提供
些AVCC和AGND引脚是各个ADC内核的电源和地。例如，
各器件执行转换操作所需的基准电压源。AD7656/AD7657/
引脚33为V1，引脚34是ADC内核1的AVCC电源，引脚32则
AD7658可以接受2.5 V至3 V范围内的外部基准电压源。使
是ADC内核1的AGND。替代降低去耦要求的解决方案是
用外部基准电源时，需要禁用内部基准电压源。复位后，
将这六个AVCC电源引脚合并为三对，即引脚34和引脚35、
这些器件默认在外部基准电压源模式下工作，并使能基准
引脚40和引脚41，以及引脚46和引脚47。
电压缓冲器。内部基准电压源既可在硬件模式下使能，也
对于AD7656，可在每个引脚对上连接一个100 μF去耦电容。
可在软件模式下使能。要在硬件模式下使能内部基准电压
所有其它电源引脚和基准引脚均应通过10 μF去耦电容进行
源，则应设置H/S SEL引脚 = 0且REFEN/DIS引脚 = 1。要在软
件模式下使能内部基准电压源，则应设置H/S SEL = 1并需
要写入控制寄存器，以将该寄存器的DB9置于1。对于内部
基准电压源模式，REFIN/REFOUT引脚应通过10 μF和100
nF电容进行去耦。
AD7656/AD7657/AD7658均内置三个片内基准电压缓冲
器。三对ADC各对应一个基准电压缓冲器。这些基准电压
缓冲器要求在REFCAPA、REFCAPB和REFCAPC引脚上使
用外部去耦电容，并且应在这些REFCAP引脚上连接10 μF
和100 nF去耦电容。
去耦。当AD7657采用这种降低去耦要求的配置时，三个
AVCC引脚对各自均应通过一个33 μF电容进行去耦。当AD7658
采用相同配置时，三个AV CC引脚对则各自均应通过一个
22 μF电容进行去耦。
如果AVCC和DVCC采用相同的电源，则应在电源引脚之间放
置一个氧化铁磁珠或小型RC滤波器。
AGND引脚连到系统AGND平面。DGND引脚连到系统内
部的数字接地平面。AGND和DGND平面应在系统内某处
相 连 。 此 连 接 应 尽 可 能 靠 近 系 统 内 的 AD7656/AD7657/
AD7658。
表9. 各模拟输入范围的LSB大小
范围
输入范围
LSB大小
FS范围
±10 V
0.305 mV
20 V/65536
AD7656
±5 V
0.152 mV
10 V/65536
±10 V
1.22 mV
20 V/16384
AD7657
±5 V
0.610 mV
10 V/16384
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±10 V
4.88 mV
20 V/4096
AD7658
±5 V
2.44mV
10 V/4096
AD7656/AD7657/AD7658
DVCC
+9.5V TO +16.5V2
SUPPLY
10µF
+
10µF
2.5V
REF
10µF
100nF
100nF
AGND AVCC DVCC
VDD
100nF
+
+
DGND
+
10µF
AGND
D0 TO D15
AD7656/AD7657/AD7658
AGND
VS S
10µF
+
100nF
10µF
PARALLEL
INTERFACE
µP/µC/DSP
RESET
SER/PAR
H/S
W/B
RANGE
SIX ANALOG
INPUTS
–9.5V TO –16.5V2
SUPPLY
+
CONVST A, B, C
CS
RD
BUSY
REFIN/OUT
100nF
100nF
VDRIVE DGND
AGND
REFCAPA, B, C
100nF
DIGITAL SUPPLY
VOLTAGE +3V OR +5V
STBY
VDRIVE
AGND
1DECOUPLING SHOWN ON THE AV
CC PIN APPLIES TO EACH AVCC PIN.
2SEE POWER SUPPLY CONFIGURATION SECTION.
05020-006
A N A L OG SUPPLY
VOLTAGE 5V1
+
10µF
图26. 典型连接图
VDRIVE电源连接到为处理器供电的同一电源。VDRIVE的电压
并行接口(SER/PAR = 0)
控制输出逻辑信号的电压值。
AD7656/AD7657/AD7658分别包括六个16/14/12-bit ADC。将
VDD和VSS信号应通过一个至少10 μF的去耦电容进行去耦。这
所有三个CONVST引脚(CONVST A、CONVST B和CONVST C)连
些电源用于AD7656/AD7657/AD7658模拟输入端的高压模
在一起，便可对六个ADC进行同步采样。AD7656/AD7657/
拟输入结构。
AD7658需由CONVST脉冲启动转换；CONVST脉冲应包括
一个CONVST下降沿，随后为一个CONVST上升沿。CONVSTx
驱动模拟输入
AD7656的驱动器放大器和模拟输入电路必须在指定的550 ns
采集时间内，将满量程步进输入建立至16-bit水平(0.0015%)。驱
动器放大器所产生的噪声需尽可能低，以保持AD7656的
上 升 沿 对 所 选 的 ADC启 动 同 步 转 换 。 AD7656/
AD7657/AD7658均内置一个片内振荡器用于转换。转换时间
tCONV为3 μs。BUSY信号变为低电平表示转换结束。BUSY信
号下降沿用来让采样保持器进入跟踪模式。分别向三个
SNR和转换噪声性能。
CONVST引脚发出脉冲信号，AD7656/AD7657/AD7658还
驱动器的THD性能还必须适合AD7656。AD8021能够满
可以实现六个ADC的成对同步转换。CONVST A、CONVST B、
足所有这些要求。AD8021需要一个10 pF的外部补偿电容。如
CONVST C分别用于对V1和V2、V3和V4、V5和V6启动同
果需要双通道版的AD8021，可使用AD8022。AD8610和
步转换。同步采样ADC的转换结果储存在输出数据寄存
AD797也可用来驱动AD7656/AD7657/AD7658。
器内。
接口部分
可利用标准CS和RD信号(W/B = 0)，通过并行数据总线读取
AD7656/AD7657/AD7658提供两种接口选项：并行接口和
AD7656/AD7657/AD7658的数据。要通过并行总线读取数
高速串行接口。所需接口模式可通过SER/PAR引脚来选
据，则应将SER/PAR接低电平。通过内部选通CS和RD输入
择。并行接口模式可采用字(W/B = 0)或字节(W/B = 1)工作
信号，可以将转换结果输出到数据总线。当CS和RD同时
模式。接口模式将在之后章节中加以介绍。
处于逻辑低电平时，数据线DB0至DB15不再呈高阻抗状态。
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AD7656/AD7657/AD7658
CS信号可永久性地接低电平，而RD信号可用来获取转换
响转换性能。要获得指定性能，建议在转换后进行读取。
结果。BUSY信号变为低电平后即可开始读取操作。所需
对于未使用的输入通道对，应将相应CONVSTx引脚与
读取操作次数取决于同步采样的ADC数目(见图27)。如果
VDRIVE相连。
CONVST A和CONVST B同时变低，需要四次读取操作从
如果只能使用8-bit总线，则可将AD7656/AD7657/AD7658
V1、V2、V3及V4获得转换结果。如果CONVST A和CONVST C同
接口配置成字节工作模式(W/B = 1)。在此配置下，DB7/HBEN/
时变低，需要四次读取操作从V1、V2、V5及V6获得转换结
DCEN引脚具有HBEN功能。AD7656/AD7657/AD7658的各
果。转换结果以升序输出。对于AD7657，DB15和DB14含
通道转换结果可通过两次读取操作来获取，每次读取操作
有两个前置0，而DB[13:0]则输出14-bit转换结果。对于
在DB15至DB8上获得8 bit数据(见图28)。HBEN引脚决定读
AD7658，DB[15:12]含有四个前置0，而DB[11:0]则输出12-bit
取操作先获取16 bit转换结果的高字节还是低字节。要始终
转换结果。
先获取DB15至DB8上的低字节，应将HBEN引脚接低电
使用三个CONVST信号独立地启动三对ADC转换时，应注
平。要始终先获取DB15至DB8上的高字节，应将HBEN引
意确保BUSY信号处于高电平时未在通道对上启动转换。
脚接高电平。在字节模式下，当所有三个CONVST引脚一
此外，建议不要在读取序列期间启动转换，因为那样会影
起发出脉冲来启动所有六个ADC的同步转换时，需进行12
次读取操作来读取六个16/14/12 bit转换结果。在字节模式
下，DB[6:0]应保持不连接。
CONVST A,
CONVST B,
CONVST C
t10
tCONVERT
tACQ
BUSY
t4
CS
t3
t5
t9
t2
DB0 TO DB15
t7
t6
V1
V2
V3
V4
t8
V5
tQUIET
05020-007
RD
V6
图27. 并行接口时序图(W/B = 0)
CS
t4
t3
t5
t6
DB15 TO DB8
t8
t7
LOW BYTE
HIGH BYTE
图28. 并行接口—字节工作模式的读取周期(W/B = 1，HBEN = 0)
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05020-008
RD
t9
AD7656/AD7657/AD7658
ADC软件选择
表11.
H/S SEL引脚决定需同步采样的ADC组合方式。当H/S SEL
引脚处于逻辑低电平时，需同步采样的通道组合由
Bit
DB15
引脚名称
VC
备注
此bit用来选择下一次转换的模拟输
入V5和V6。当其设为1时，则在下一
个CONVST A上升沿对V5和V6进行同
步转换。
DB14
VB
此bit用来选择下一次转换的模拟输
入V3和V4。当其设为1时，则在下一
个CONVST A上升沿对V3和V4进行同
步转换。
DB13
VA
此bit用来选择下一次转换的模拟输
入V1和V2。当其设为1时，则在下一
个CONVST A上升沿对V1和V2进行同
步转换。
DB12
RNGC
此bit用来选择模拟输入V5和V6的模
拟输入范围。当其设为1时，则为下
一次转换选择±2 × VREF范围。当其设
为0时，则为下一次转换选择±4 × VREF
范围。
DB11
RNGB
此bit用来选择模拟输入V3和V4的模
拟输入范围。当其设为1时，则为下
一次转换选择±2 × VREF范围。当其设
为0时，则为下一次转换选择±4 × VREF
范围。
DB10
RNGA
此bit用来选择模拟输入V1和V2的模
拟输入范围。当其设为1时，则为下
一次转换选择±2 × VREF范围。当其设
为0时，则为下一次转换选择±4 × VREF
范围。
DB9
REFEN
此bit用来选择内部基准电压源或外
部基准电压源。当其设为0时，则选
择外部基准电压源模式。当其设为1
时，则选择内部基准电压源。
DB8
REFBUF
此bit用来决定是使用内部基准电压
缓冲器，还是绕过这些缓冲器。当
其设为0时，使能内部基准电压缓冲
器，同时需要对REFCAP引脚去耦。
当其设为1时，禁用内部基准电压缓
冲器，同时应将缓冲后的基准电压
源施加于REFCAP引脚。
CONVST A、CONVST B和CONVST C引脚决定。当H/S SEL
引脚处于逻辑高电平时，需同步采样的通道组合由控制寄
存器DB15至控制寄存器DB13的内容决定。在此模式下，
必须进行控制寄存器写入操作。
控制寄存器是8 bit只写寄存器。此寄存器的数据写入通过
CS和WR引脚和DB[15:8]数据引脚来完成(见图29)。控制寄
存器如表10所示。要选择需同步采样的ADC对，应在写入
操作期间将对应的数据线设为高电平。
AD7656/AD7657/AD7658控 制 寄 存 器 允 许 利 用 DB12至
DB10，对每对ADC的范围进行独立地编程。
在复 bit后，控制寄存器全部清0。
CONVST A信号用来对通过控制寄存器选择的通道组合启
动同步转换。在软件工作模式下(H/S SEL = 1)，CONVST B
和CONVST C信号可接低电平。所需读取脉冲数取决于控
制寄存器中设置的ADC数目，以及器件采用字还是字节工
作模式。转换结果以升序输出。
在写入操作期间，当RD处于逻辑高电平且CS和WR处于逻
辑低电平时，数据总线Bit DB15至Bit DB8为双向，成为控
制寄存器输入。当WR变为逻辑高电平时，DB15至DB8的
逻辑状态锁存到控制寄存器内。
表10. 控制寄存器Bit功能描述(默认全0)
DB14
VB
DB13
VA
DB12
RNGC
DB11
RNGB
DB10
RNGA
DB9
REFEN
DB8
REFBUF
CS
WR
t12
t13
t11
t14
DB15 TO DB8
t15
DATA
图29. 并行接口 - 字模式写入周期(W/B= 0)
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05020-009
DB15
VC
AD7656/AD7657/AD7658
更改模拟输入范围(H/S SEL = 0)
如果需要在两路数据输出线上逐个输出转换数据，则应使
利用AD7656/AD7657/AD7658 RANGE引脚，用户可以选择
用DOUT A和DOUT B。要使能DOUT A和DOUT B，则应
±2 × VREF 或±4 × VREF作为六路模拟输入的范围。当H/S SEL
将DB0/SEL A和DB1/SEL B与VDRIVE相连，而DB2/SEL C应接
引脚处于低电平时，在BUSY信号下降沿对RANGE引脚的
低电平。执行六个同步转换且仅用双DOUT线路时，可通
逻辑状态进行采样，以决定下一次同步转换的模拟输入范
过一个48 SCLK传输来获取AD7656/AD7657/AD7658的数据。
围。当RANGE引脚在BUSY信号的下降沿处于逻辑高电平
利用双DOUT线路实现所有六个ADC同步转换的读取序列
时，下一次转换的模拟输入范围为±2 × VREF。当RANGE引
如图31所示。如果所有六个ADC进行同步转换，且只用双
脚在BUSY信号的下降沿处于逻辑低电平时，下一次转换
DOUT线路来读取AD7656/AD7657/AD7658的结果，则
的模拟输入范围为±4 × VREF。RESET脉冲之后，在其后的
DOUT A逐个输出V1、V2及V5的结果，而DOUT B逐个输
第一个BUSY下降沿会更新模拟输入范围。
出V3、V4及V6的结果。
更改模拟输入范围(H/S SEL = 1)
也可只用单DOUT线路逐个输出数据，此时应利用DOUT A
当H/S SEL引脚处于高电平时，可通过写入控制寄存器来更
来获取转换数据。要将AD7656/AD7657/AD7658配置为这
改模拟输入范围。利用控制寄存器内的DB[12:10]，可以选
种工作模式，应将DB0/SEL A与VDRIVE相连，而DB1/SEL B和
择下一次转换的模拟输入范围。每对模拟输入都具有一个
DB2/SEL C应接低电平。只用单DOUT线路的缺点是吞吐速率
相应的范围 bit，允许分别对每对ADC的模拟输入范围进行
下降。可利用一个96 SCLK传输、三个32 SCLK单独帧传输
编程。当RNGx bit设为1时，下一次转换的模拟输入范围为
或六个16 SCLK单独帧传输来获取AD7656/AD7657/AD7658
±2 × VREF。当RNGx bit设为0时，下一次转换的模拟输入范
数据。在串行模式下，RD信号应接低电平。串行模式下，
围为±4 × VREF。
不用的DOUT线路应保持不连接。
串行接口(SER/PAR = 1)
串行读取操作
通过脉冲发出1、2或全部3个CONVST x信号，AD7656/AD7657/
图32显示串行模式下从AD7656/AD7657/AD7658读取数据
AD7658就可利用其片上调整振荡器，在CONVST x上升沿对
的时序图。SCLK输入信号为串行接口提供时钟源。CS信
所选通道对进行同步转换。达到CONVST x上升沿后，BUSY
号变为低电平时，即可从AD7656/AD7657/AD7658获取数
信号变为高电平，表明已开始转换。完成转换后(3 μs后)，BUSY
据。CS下降沿使总线脱离三态，并逐个输出16 bit转换结果
信号恢复低电平。此时，输出寄存器载入新转换结果，并
的MSB。ADC输出16 bit转换结果；AD7656的数据流由16 bit
可从AD7656/AD7657/AD7658读取数据。要通过串行接口
转换数据所组成，MSB优先。AD7657的数据流包括两个前
从这些器件回读数据，SER/PAR应接高电平。CS和SCLK信
置0，随后是14 bit转换数据，MSB优先。AD7658的数据流
号用来传输AD7656/AD7657/AD7658的数据。这些器件均
包括四个前置0和12 bit转换数据，MSB优先。
具有三个DOUT引脚：DOUT A、DOUT B和DOUT C。可通
转换结果的首个数据 bit在CS下降沿后的第一个SCLK下降
过单、双或三DOUT线路从各器件回读数据。
沿有效。随后15个数据 bit在SCLK信号的上升沿逐个输出。
图30显示六个同步转换以及采用三DOUT线路的读取序
数据在SCLK下降沿有效。要获取各转换结果，必须向
列。同样在图30中，通过32个SCLK传输获取AD7656/
AD7656/AD7657/AD7658发送16个时钟脉冲。图32显示如
AD7657/AD7658的数据；不过，还可利用CS信号通过两个
何利用16 SCLK读取操作来获取转换结果。
16 SCLK单独帧传输来获取三DOUT线路上的数据。当AD7656/
AD7657/ AD7658采用串行模式且在所有三DOUT线路上逐个
输出转换数据时，DB0/SEL A、DB1/SEL B及DB2/SEL C应与
VDRIVE相连。这些引脚分别用来使能DOUT A至DOUT C线路。
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AD7656/AD7657/AD7658
CONVST A,
CONVST B,
CONVST C
tCONVERT
tACQ
BUSY
CS
32
16
SCLK
V1
V2
DOUT B
V3
V4
DOUT C
V5
V6
05020-010
tQUIET
DOUT A
图30. 采用三路DOUT线的串行接口
CS
48
DOUT A
V1
V2
V5
DOUT B
V3
V4
V6
05020-011
SCLK
图31. 采用两路DOUT线的串行接口
t1
t2
BUSY
ACQUISITION
t10
tACQ
tCONVERT
CONVERSION
ACQUISITION
tQUIET
CS
SCLK
DOUT A,
DOUT B,
DOUT C
t19
t16
t18
t17
DB15
t20
DB14
DB13
图32. 串行读取操作
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DB1
DB0
t21
05020-012
CONVST A,
CONVST B,
CONVST C
AD7656/AD7657/AD7658
菊花链模式(DCEN = 1，SER/PAR = 1)
图35显示两个AD7656/AD7657/AD7658器件以菊花链模式
利用3/2/1个DOUT引脚从AD7656/AD7657/AD7658回读转
配置并采用三DOUT线路工作的时序。假设对所有12路输
换数据时，可利用DCEN引脚来配置这些器件以菊花链模
入进行同步采样，在读取操作期间CS使能一个64 SCLK帧
式工作。菊花链功能允许多个AD7656/AD7657/AD7658器
传输。在此传输的第一组32 SCLK期间，器件1的转换结果
件级联在一起，有利于减少元件数和接线。两个器件的菊
逐个输入数字主机，器件2的转换结果则逐个输入器件1。
花链连接示例如图33所示。此配置显示采用双DOUT线
在此传输的最后一组32 SCLK期间，器件2的转换结果从器
路。利用一个公共CONVSTx信号，可以对12路模拟输入进
件1逐个输出，并输入数字主机，同时器件2逐个输出0。
行同步采样。DB5、DB4及DB3数据引脚用作菊花链模式
待机/部分掉电省电工作模式
的DCIN [A:C]数据输入引脚。
每对ADC都可分别通过在BUSY下降沿之前拉低CONVST x
利用CONVST上升沿，可以对AD7656/AD7657/AD7658启
信号来进入部分掉电省电模式。要使ADC对再次上电，应
动转换。BUSY信号变为低电平，显示转换完成后，用户
拉高CONVST x信号，命令ADC对上电，并使采样保持放
就 可 以 开 始 从 两 个 器 件 读 取 数 据 。 图 34显 示 两 个
大器进入跟踪模式。经过从部分掉电省电模式到恢复正常
AD7656/AD7657/D7658器件在菊花链模式下工作时的串行
工作的上电时间后，CONVST信号应收到一个上升沿以启
时序图。
动有效转换。在部分掉电省电模式下，基准电压缓冲器保
CS下降沿用来使能AD7656/AD7657/AD7658器件的串行帧
传输，使总线脱离三态，并逐个输出第一个转换结果的
持上电。当某个ADC对处于部分掉电省电模式时，其它
ADC仍可进行转换。
MSB。在图34示例中，全部12个ADC通道均进行同步采
AD7656/AD7657/AD7658支持待机模式，因而器件可以进
样。在此示例中，使用双DOUT线路来读取转换结果。CS
入低功耗模式(最大100 μW)。拉低逻辑输入STBY即可进入
使能一个96 SCLK帧传输。在第一组48 SCLK期间，转换数
待机模式，拉高STBY则再次上电，恢复正常操作。处于待
据从器件2传输到器件1。器件2上的DOUT A将转换数据从
机模式时，输出数据缓冲器仍会继续工作，用户可继续获
V1、V2和V5传输到器件1内的DCIN A；器件2上的DOUT B
取器件的转换结果。利用此待机功能，能够降低
将转换结果从V3、V4及V6传输到器件1内的DCIN B。在第
AD7656/AD7657/AD7658以低吞吐速率工作时的平均功
一组48 SCLK期间，器件1将数据传输到数字主机内。器件1
耗。器件可在BUSY变电平，各转换结束时进入待机模式，
上的DOUT A传输V1、V2及V5的转换数据；器件1上的DOUT B
并可在下一次转换前再次脱离待机模式。脱离待机模式的时
传输V3、V4及V6的转换数据。在最后一组48 SCLK期间，
间称为唤醒时间。唤醒时间限制AD7656/AD7657/AD7658
器件2逐个输出0，器件1将第一组48 SCLK期间从器件2逐个
在转换之间掉电时的最大吞吐率。参见“技术规格”部分。
输入的数据传输至数字主机内。如果DCEN在传输期间保
持高电平，则此示例还可利用六个16 SCLK单独帧传输来
实现。
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AD7656/AD7657/AD7658
CONVERT
DIGITAL HOST
CONVST
CONVST
DOUT A
DCIN A
DOUT A
DATA IN1
DOUT B
DCIN B
DOUT B
DATA IN2
AD7656/AD7657/AD7658
SCLK
AD7656/AD7657/AD7658
SCLK
CS
CS
CS
05020-013
SCLK
DCEN = 0
DEVICE 2
DCEN = 1
DEVICE 1
图33. 菊花链配置
CONVST A,
CONVST B,
CONVST C
BUSY
CS
1
2
3
15
16
17
31
32
33
47
48
49
63
64
65
94
95
96
SCLK
MSB V1
LSB V1
MSB V2
LSB V2 MSB V5
LSB V5
MSB V1
LSB V1
MSB V2
LSB V5
DEVICE 1, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4 MSB V6
LSB V6
MSB V3
LSB V3
MSB V4
LSB V6
DEVICE 2, DOUT A
MSB V1
LSB V1
MSB V2
LSB V2 MSB V5
LSB V5
DEVICE 2, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4 MSB V6
LSB V6
05020-014
DEVICE 1, DOUT A
图34. 采用两路DOUT线的菊花链串行接口时序
CONVST A,
CONVST B,
CONVST C
BUSY
CS
1
2
3
15
16
17
31
32
33
47
48
49
63
64
DEVICE 1, DOUT A
MSB V1
LSB V1
MSB V2
LSB V2 MSB V1
LSB V1
MSB V2
LSB V2
DEVICE 1, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4 MSB V3
LSB V3
MSB V4
LSB V4
DEVICE 1, DOUT C
MSB V5
LSB V5
MSB V6
LSB V6 MSB V5
LSB V5
MSB V6
LSB V6
DEVICE 2, DOUT A
MSB V1
LSB V1
MSB V2
LSB V2
DEVICE 2, DOUT B
MSB V3
LSB V3
MSB V4
LSB V4
DEVICE 2, DOUT C
MSB V5
LSB V5
MSB V6
LSB V6
图35. 采用三路DOUT线的菊花链串行接口时序
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05020-015
SCLK
AD7656/AD7657/AD7658
应用须知
布局
低ESR、钽电容(Farnell 197-130)。应在AVCC电源进入电路
AD7656/AD7657/AD7658所在的印刷电路板应采用模拟部
板处放置一个大型去耦钽电容。
分与数字部分分离设计，并限制在电路板的一定区域内。
替代降低去耦要求的配置如“典型连接图”部分所述。这种
至少应使用一个接地层。数字和模拟部分可以共用或分割
去耦配置将AVCC电源引脚合并成对并允许电源对之间共享
使用接地层。在使用分割的地层时，数字地和模拟地应单
去耦电容。六个AVCC内核电源引脚合并为三对，即引脚34和
点连接。单点连接点最好在AD7656/AD7657/AD7658正下
引脚35、引脚40和引脚41，以及引脚46和引脚47。将每对中
方或尽可能靠近各个器件。如果AD7656/AD7657/AD7658
的电源引脚连在一起；这些引脚在AD7656/ AD7657/AD7658
系统内有多个器件要求模数接地，仍应坚持单点接地，把
引脚配置上的位置可轻松做到这点。对于AD7656，应通过
接地点放置在尽可能靠近AD7656/AD7657/AD7658的一个
一个100 μF电容对每对电源引脚去耦；对于AD7657，应通
星型接地点。确保每个接地引脚与地层的良好连接。避免
过一个33 μF电容去耦；对于AD7658，则应通过一个22 μF
多个接地引脚共用一个到地层的连接的情况。每个接地引
电容去耦。对于这种最低去耦配置，所有其它电源引脚和
脚应使用单个过孔或多个过孔接入接地层。
基准引脚均应通过10 μF去耦电容进行去耦。
应避免在器件下方布设数字线路，否则会将噪声耦合至芯
电源配置
片。应允许模拟接地层布设在AD7656/AD7657/AD7658下
如“绝对最大额定值”部分所述，向器件施加AD7656/AD7657/
方，以避免噪声耦合。如CONVST或时钟等快速切换信号
AD7658电源之后，才可向AD7656/AD7657/AD7658施加模
要使用数字地加以屏蔽，以免将噪声辐射到电路板的其他
拟输入。不过，如果系统模拟信号调理电路电源不同于
部分，而且快速切换信号绝不能靠近模拟信号路径。应避
AD7656/AD7657/AD7658的V DD 和V SS 电源，或者在建立
免数字信号与模拟信号交叠。电路板邻近层上的走线应彼
AD7656/AD7657/AD7658电源之前就施加模拟输入，那么
此垂直，以减小电路板的馈通效应。
建议将一个模拟输入串联电阻和肖特基二极管与VDD和VSS
AVCC、DVCC、VDRIVE、VDD及VSS引脚的电源线路应采用尽
电源串联，如图36所示。如果在VDD和VSS之前向AD7656/
可能宽的走线，以提供低阻抗路径，并减小电源线路上的
AD7657/AD7658施加AVCC，那么也应采用这种配置。
毛刺噪声效应。应在电源引脚和电路板的电源走线之间建
VDD
立良好连接；这包括每个电源引脚应使用单个过孔或多个
过孔连接至电源走线和电源层。
的电源阻抗，并减少电源尖峰幅度。所有电源引脚VDD、
VSS、AVCC、DVCC和VDRIVE上都应连接典型值为100 nF的去
耦陶瓷电容。这些去耦电容应靠近(理想情况是紧靠)这些
引脚及其对应接地引脚放置。此外，每个电源引脚上都应
240Ω
ANALOG
INPUTS
V1
V2
V3
V4
V5
V6
VDD
AD7656/
AD7657/
AD7658
VSS
放置低ESR 10 μF电容。应避免引脚共用这些电容。应使用
大过孔将这些电容与电源和接地层相连。过孔和电容焊盘
之间应使用较宽、较短的走线，或使过孔紧邻电容焊盘，
以便最大程度地降低寄生电感。对于AVCC去耦，推荐的去
耦电容为100 nF、低ESR、陶瓷电容(Farnell 335-1816)和10 μF、
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VSS
图36. 电源配置
05020-036
良好的去耦也很重要，以便降低AD7656/AD7657/AD7658
AD7656/AD7657/AD7658
外形尺寸
0.75
0.60
0.45
12.20
12.00 SQ
11.80
1.60
MAX
64
49
1
48
PIN 1
10.20
10.00 SQ
9.80
TOP VIEW
(PINS DOWN)
0.15
0.05
SEATING
PLANE
0.20
0.09
7°
3.5°
0°
0.08
COPLANARITY
VIEW A
ROTATED 90° CCW
16
33
32
17
VIEW A
0.50
BSC
LEAD PITCH
COMPLIANT TO JEDEC STANDARDS MS-026-BCD
0.27
0.22
0.17
051706-A
1.45
1.40
1.35
图37. 64引脚薄型四方扁平封装[LQFP]
(ST-64-2)
图示尺寸单 bit：mm
订购指南
型号1, 2
AD7656BSTZ
AD7656BSTZ-REEL
AD7656YSTZ
AD7656YSTZ-REEL
AD7657BSTZ
AD7657BSTZ-REEL
AD7657YSTZ
AD7657YSTZ-REEL
AD7658BSTZ
AD7658BSTZ-REEL
AD7658YSTZ
AD7658YSTZ-REEL
EVAL-AD7656CBZ
EVAL-AD7657CBZ
EVAL-AD7658CBZ
EVAL-CONTROL BRD2Z
1
2
温度范围
−40°C 至 +85°C
−40°C 至 +85°C
−40°C 至 +125°C
−40°C 至 +125°C
−40°C 至 +85°C
−40°C 至 +85°C
−40°C 至 +125°C
−40°C 至 +125°C
−40°C 至 +85°C
−40°C 至 +85°C
−40°C 至 +125°C
−40°C 至 +125°C
封装描述
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
64引脚薄型四方扁平封装[LQFP]
评估板
评估板
评估板
控制板
封装选项
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
ST-64-2
Z = 符合RoHS标准的器件。
EVAL-CONTROL BRD2Z是个完整单元，允许PC对所有带CB标志后缀的ADI评估板进行控制并与之通信。要订购完整的评估套件，必须订购指定的ADC
评估板(如EVAL-AD7656/AD7657/AD7658CBZ、EVAL-CONTROL BRD2Z)和一个12V变压器。更多详情请见相关评估板的技术笔记。
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AD7656/AD7657/AD7658
注释
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AD7656/AD7657/AD7658
注释
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registered trademarks are the property of their respective owners.
D05020sc-0-3/12(D)
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