参考文献
TMS320F2800137, TMS320F2800135, TMS320F2800133, TMS320F2800132
ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
TMS320F280013x 实时微控制器
1 特性
• 实时处理
– 120MHz C28x 32 位 DSP CPU
– 在实时信号链性能方面相当于基于 240MHz
Arm® Cortex®-M7 的器件（请参阅展示 C2000
™ 控制 MCU 优化信号链的实时基准测试 应用
手册）
– 浮点单元 (FPU) 可实现更精确的数学计算
– 三角函数加速器 (TMU) 可加快实时控制系统关
键算法的速度
• 片上存储器
– 256KB (128KW) 单组闪存（ECC 保护）
– 36KB (18KW) RAM（ECC/奇偶校验保护）
– 安全性
• JTAGLOCK
• 零引脚引导
• 双区域安全
• 时钟和系统控制
– 两个内部 10MHz 振荡器
– 外部电阻器支持，可提高内部振荡器性能 (ExtR)
– 晶体振荡器或外部时钟输入
– 窗口化看门狗计时器模块
– 丢失时钟检测电路
– 双路时钟比较器 (DCC)
• 3.3V I/O 设计
– 内部 VREG 生成
– 欠压复位 (BOR) 电路
• 系统外设
– 38 个独立可编程多路复用通用输入/输出 (GPIO)
引脚（11 个与模拟共享）
– 在模拟引脚上提供 10 路数字输入
– 增强型外设中断扩展 (ePIE)
– 支持多个低功耗模式 (LPM)
– 唯一标识 (UID) 号
• 通信外设
– 两个内部集成电路 (I2C) 端口
– 一个控制器局域网 (CAN/DCAN) 总线端口
– 一个串行外设接口 (SPI) 端口
– 三个 UART 兼容的串行通信接口 (SCI)
• 模拟系统
– 两个 4MSPS 12 位模数转换器 (ADC)
• 多达 21 个外部通道（11 个与 GPIO 共享）
• 每个 ADC 具有四个集成后处理块 (PPB)
– 一个带 12 位基准
数模转换器 (DAC) 的窗口比较器 (CMPSS)
• 数字干扰滤波器
• COMPDACOUT（11 位）
– 三个具有 9.5 位有效基准 DAC 的窗口比较器
(CMPSS_LITE)
• 数字干扰滤波器
• 增强型控制外设
– 14 个 ePWM 通道，包含具有高分辨率功能
（150ps 分辨率）的 2 个通道
• 集成式死区支持
• 集成式硬件跳闸区 (TZ)
– 2 个增强型捕获 (eCAP) 模块
– 一个支持 CW/CCW 运行模式的增强型正交编码
器脉冲 (eQEP) 模块
– 嵌入式图形发生器 (EPG)
• 用于 SW AES 的 CMAC 密钥（128 位）
• 封装选项：
– 64 引脚 Low-profile Quad Flatpack (LQFP)
[后缀 PM]
– 48 引脚 LQFP [后缀 PT]
– 48 引脚 Very Thin Quad Flatpack No Lead
(VQFN) [后缀 RGZ]
– 32 引脚 VQFN [后缀 RHB]
• 温度选项：
– 环境温度 (TA)：–40°C 至 125°C
2 应用
• 电器
– 空调室外机
• 对于 C2000 解决方案，请参阅空调室外机部
分。
– 洗衣机和烘干机
• 有关 C2000 解决方案，请参阅洗衣机和烘干
机部分。
– 割草机器人
• 有关 C2000 解决方案，请参阅割草机器人部
分。
本资源的原文使用英文撰写。 为方便起见，TI 提供了译文；由于翻译过程中可能使用了自动化工具，TI 不保证译文的准确性。 为确认
准确性，请务必访问 ti.com 参考最新的英文版本（控制文档）。
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– 商用通信电源整流器
• 有关 C2000 解决方案，请参阅商用通信电源
整流器部分。
– 电器泵和风扇
– 电器：压缩机
– 无线手持园艺工具
– 无绳电动工具
– 割草机
– 电动工具
– 油烟机
– 洗碗机
– 冰箱和冷冻柜
– 空调室内机
– 扫地机器人
– 空气净化器和加湿器
– 无线真空吸尘器
– 搅拌器、搅拌机和食品加工机
– 住宅和生活风扇
• 楼宇自动化
– 自动门
– HVAC 电机控制
• 工厂自动化与控制
– 传动器
– 自动分拣设备
• 移动机器人运动控制器
– 纺织机
• 电机驱动器
– 交流驱动器控制模块
– 交流驱动器功率级模块
– 线性电机功率级
– 无人机螺旋桨 ESC
– 伺服驱动器控制模块
– 伺服驱动器功率级模块
– 交流输入 BLDC 电机驱动器
– 直流输入 BLDC 电机驱动器
– 闭环步进
– 开环步进
• 工业电源
– 工业交流-直流
• 移动式发电站
– UPS
• 单相在线交互式 UPS
– 单相在线式 UPS
• 电信和服务器电源
– 商用直流/直流
– 商用网络和服务器 PSU
– 商用通信电源整流器
• 请参阅商用通信电源整流器部分。
• 电网基础设施
– 微型逆变器
– 快速关断
– 太阳能电弧保护
– 太阳能充电控制器
– 太阳能电源优化器
3 说明
TMS320F280013x (F280013x) 是 C2000™ 实时微控制器系列的可扩展、超低延迟器件，旨在提高电力电子产品
的效率。
实时控制子系统基于 TI 的 32 位 C28x DSP 内核，可针对从片上闪存或 SRAM 运行的浮点或定点代码提供
120MHz 的信号处理性能。三角函数加速器 (TMU) 进一步增强了 C28x CPU 的性能，从而加快了对实时控制系统
关键的常用算法的速度。
F280013x 支持高达 256KB (128KW) 的闪存。高达 36KB (18KW) 的片上 SRAM 也可用于补充闪存。
高性能模拟块集成在 F280013x 实时微控制器 (MCU) 中，并与处理单元和 PWM 单元紧密耦合，从而提供出色的
实时信号链性能。14 个 PWM 通道可控制从三相逆变器到功率因数校正的各种功率级，以及其他先进的多级电源
拓扑。
各种业界通用的通信端口（如 SPI、SCI、I2C 和 CAN）不仅支持连接，还提供了多个引脚复用选项，可实现出色
的信号布局。
是否想详细了解 C2000 MCU 适用于实时控制系统的特性？查看 《使用 C2000™ 实时微控制器的基本开发指
南》，并访问 C2000™ 实时控制 MCU 页面。
C2000™ 实时控制微控制器 (MCU) 入门指南 涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要
的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。
准备好开始了吗？查看 TMDSCNCD2800137 评估板并下载 C2000Ware。
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封装信息
封装(1)
封装尺寸(2)
封装尺寸（标称值）
PM（LQFP，64）
12mm x 12mm
10mm × 10mm
PT（LQFP，48）
9mm × 9mm
7mm × 7mm
RGZ（VQFN，48）
7mm × 7mm
7mm × 7mm
器件型号
TMS320F2800137
RHB（VQFN，32）
TMS320F2800135
5mm × 5mm
5mm × 5mm
PM（LQFP，64）
12mm x 12mm
10mm × 10mm
PT（LQFP，48）
9mm × 9mm
7mm × 7mm
RGZ（VQFN，48）
7mm × 7mm
7mm × 7mm
RHB（VQFN，32）
TMS320F2800133
TMS320F2800132
(1)
(2)
5mm × 5mm
5mm × 5mm
PM（LQFP，64）
12mm x 12mm
10mm × 10mm
PT（LQFP，48）
9mm × 9mm
7mm × 7mm
RGZ（VQFN，48）
7mm × 7mm
7mm × 7mm
RHB（VQFN，32）
5mm × 5mm
5mm × 5mm
PT（LQFP，48）
9mm × 9mm
7mm × 7mm
RGZ（VQFN，48）
7mm × 7mm
7mm × 7mm
RHB（VQFN，32）
5mm × 5mm
5mm × 5mm
如需了解更多信息，请参阅机械、封装和可订购信息。
封装尺寸（长 x 宽）为标称值，并包括引脚（如适用）。
器件信息
器件型号(1)
封装选项
频率
闪存大小
内部稳压器
外部稳压器
TMS320F2800137
64 PM
48 PT
48 RGZ
32 RHB
120
256KB
是
否
TMS320F2800135
64 VPM
64 PM
48 PT
48 RGZ
32 RHB
120
128KB
是
仅 64 VPM
TMS320F2800133
64 PM
48 PT
48 RGZ
32 RHB
120
64KB
是
否
TMS320F2800132
48 PT
48 RGZ
32 RHB
100
64KB
是
否
(1)
如需更多有关这些器件的信息，请参阅器件比较表。
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3.1 功能方框图
功能方框图展示了 CPU 系统及关联的外设。
Boot ROM
C28x CPU
Secure Memories
shown in Red
Secure ROM
FPU32
TMU
Flash Bank0
128 Sectors
128KW (256KB)
CPU Timers
DCC
DCSM
ePIE
M0-M1 RAM
2KW (4KB)
LS0-LS1 RAM
16KW (32KB)
Crystal Oscillator
INTOSC1, INTOSC2
PLL
PF1
14x ePWM Chan.
(2 Hi-Res Capable)
(8
2x eCAP
2x eQEP
1x eQEP
(CW/CCW Support)
1x CMPSS
(Ramp Gen. DAC)
PF3
Result
2x 12-Bit ADC
PF4
Data
PF2
PF7
PF9
1x SPI
1x CAN
3x SCI
38x GPIO
(GPIO,
AGPIO, AIO)
Input XBAR
Output XBAR
2x I2C
NMI
Watchdog
Windowed
Watchdog
ePWM XBAR
3x CMPSS_LITE
(Static DAC)
图 3-1. 功能方框图
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 2
3.1 功能方框图.................................................................. 4
4 器件比较............................................................................ 6
4.1 相关产品......................................................................7
5 引脚配置和功能................................................................. 8
5.1 引脚图......................................................................... 8
5.2 引脚属性....................................................................13
5.3 信号说明....................................................................24
5.4 引脚复用....................................................................32
5.5 GPIO 和 ADC 分配....................................................38
5.6 带有内部上拉和下拉的引脚.......................................38
5.7 未使用引脚的连接..................................................... 39
6 规格................................................................................. 40
6.1 绝对最大额定值.........................................................40
6.2 ESD 等级.................................................................. 40
6.3 建议运行条件............................................................ 41
6.4 功耗摘要....................................................................42
6.5 电气特性....................................................................49
6.6 PM 封装的热阻特性.................................................. 50
6.7 PT 封装的热阻特性................................................... 50
6.8 RGZ 封装的热阻特性................................................ 50
6.9 RHB 封装的热阻特性................................................ 51
6.10 散热设计注意事项................................................... 51
6.11 系统......................................................................... 52
6.12 模拟外设..................................................................97
6.13 控制外设................................................................125
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6.14 通信外设................................................................136
7 详细说明........................................................................ 152
7.1 概述.........................................................................152
7.2 功能方框图.............................................................. 153
7.3 存储器..................................................................... 154
7.4 标识.........................................................................161
7.5 C28x 处理器............................................................162
7.6 器件引导模式.......................................................... 163
7.7 安全性..................................................................... 170
7.8 看门狗..................................................................... 171
7.9 C28x 计时器............................................................172
7.10 双路时钟比较器 (DCC)..........................................172
8 应用、实施和布局..........................................................174
8.1 应用和实现.............................................................. 174
8.2 器件主要特性.......................................................... 174
8.3 应用信息..................................................................177
9 器件和文档支持............................................................. 191
9.1 入门和后续步骤.......................................................191
9.2 器件命名规则.......................................................... 191
9.3 标识.........................................................................192
9.4 工具与软件.............................................................. 194
9.5 文档支持..................................................................195
9.6 支持资源..................................................................196
9.7 商标.........................................................................196
9.8 静电放电警告.......................................................... 196
9.9 术语表..................................................................... 196
10 修订历史记录............................................................... 196
11 机械、封装和可订购信息............................................. 199
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4 器件比较
表 4-1 列出了 TMS320F280013x 器件的特性。
表 4-1. 器件比较
特性(1)
F2800137
F2800135
F2800133
F2800132
处理器和加速器
120
频率 (MHz)
C28x
100
FPU32 - 0 类
是
TMU – 0 类
是
存储器
256KB (128KW)
闪存
128KB
(64KW)
RAM
64KB (32KW)
36KB (18KW)
安全性：JTAGLOCK、零引脚引导、双区域安全
有
系统
32 位 CPU 计时器
3
看门狗计时器
1
双时钟比较 (DCC)
1
外部中断
5
嵌入式图形发生器 (EPG)
1
非可屏蔽中断看门狗 (NMIWD) 计时器
1
晶体振荡器/外部时钟输入
1
支持 ExtR 的 INTOSC
精度(4)
+/- 1%
内部振荡器精度
(2 INTOSC)
请参阅节 6.11.3.5
内部 3.3V 至 1.2V 稳压器 (VREG)
是
-
使用 VREGENZ 支持外部 VREG
-
仅 64 VPM
GPIO
请参阅节 5.5
模拟外设
2
ADC 数量
ADC 12 位
转换时间
(ns)(2)
250ns/4.00MSPS
ADC 通道
290ns/3.45MSPS
请参阅节 5.5
1
温度传感器
比较器子系统
CMPSS（每个都包含两个比较
器和两个内部动态 12 位
DAC）
1
CMPSS_LITE（每个都包含两
个比较器和两个静态 9.5 位有
效 DAC）
3
控制外设(3)
2
eCAP 模块 – 2 类
ePWM/HRPWM – 4 类
eQEP 模块 – 2 类
6
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总通道数
具有高分辨率功能的通道
14
6
2 (ePWM1)
1
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表 4-1. 器件比较 （续）
特性(1)
F2800137
F2800135
F2800133
F2800132
通信外设(3)
1
CAN – 0 类
-
I2C – 1 类
2
SCI – 0 类（与 UART 兼容）
3
1
SPI – 2 类
封装、温度和资质认证选项
64 PM
是
64 PM（具有 VREGENZ）(64 VPM)
-
-
是
-
是
48 PT
是
是
48 RGZ
是
是
32 RHB
是
是
结温 (TJ)
-40°C 至 140°C
自然通风温度 (TA)
(1)
(2)
(3)
(4)
–40°C 至 125°C
一个类型变化代表一个外设模块中的主要功能特性差异。在一个外设类型内，器件之间会有细微差异，但不会影响模块的基本功能性。
从采样保持窗口开始到下一次转换的采样保持窗口开始之间的时间。
对于采用多个封装的器件，较小封装中列出的外设数量会减少，因为较小封装中的可用器件引脚较少。与器件型号内提供的最大封装相
比，器件内部存在的外设数量并未减少。有关确定哪些外设实例可以在较小封装中的引脚上访问，请参阅节 5。
要了解 INTOSC 精度值，请参阅节 6.11.3.5
4.1 相关产品
TMS320F2803x 实时微控制器
F2803x 系列增加了引脚数和存储器大小选项。F2803x 系列还引入了并行控制律加速器 (CLA) 选项。
TMS320F2807x 实时微控制器
F2807x 系列提供出色的性能以及最大引脚数、闪存大小和外设选项。F2807x 系列包括新一代加速器、ePWM 外
设和模拟技术。
TMS320F28004x 实时微控制器
F28004x 系列是 F2807x 系列的精简版，具有最新一代的增强性能。
TMS320F2838x 实时微控制器
F2838x 系列提供更高的性能、更多的引脚数、更大的闪存存储器大小、更多的外设以及各种连接选项。F2838x
系列包括新一代加速器、ePWM 外设和模拟技术。
TMS320F28002x 实时微控制器
F28002x 系列是 F28004x 系列的精简版，具有最新一代的增强性能。
TMS320F28003x 实时微控制器
F28003x 系列基于 F28002x 系列，提供更高的频率、更多的存储器和更多的外设选项。此系列引入了 F2838x 系
列的 CAN-FD 和安全特性。
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5 引脚配置和功能
5.1 引脚图
GPIO0
GPIO2
GPIO3
50
49
GPIO40
53
GPIO1
GPIO23
54
51
GPIO41
55
52
GPIO22
VDD
59
56
VDDIO
60
VSS
GPIO5
61
GPIO7
GPIO9
62
57
GPIO10
63
GPIO29
1
48
GPIO4
A16/C16,GPIO28
2
47
GPIO8
XRSn
3
46
GPIO39
VDD
4
45
VSS
VSS
5
44
VDD
GPIO35/TDI
C4/A14
11
38
TMS
A11/C0
12
37
GPIO37/TDO
A5/C2
13
36
TCK
A1
14
35
GPIO24
A0/C15/CMP1_DACL
15
34
GPIO17
VREFHI
16
33
GPIO16
GPIO33
GPIO11
A20/C20,GPIO12
A19/C19,GPIO13
A18/C18,GPIO21
A17/C17,GPIO20
VSS
A10/C10,GPIO230
A4/C14
C8/A9,GPIO227
VDDA
VSSA
A8/C11
A7/C3
A12/C1
32
39
31
10
29
A15/C7
30
GPIO32
28
40
27
9
26
A2/C9,GPIO224
25
GPIO18,X2
23
41
24
8
22
A3/C5,GPIO242
21
GPIO19,X1
20
VDDIO
42
19
43
7
18
6
17
A6,GPIO228
C6,GPIO226
VREFLO
A.
58
GPIO6
64
图 5-1 展示了 64 引脚 PM Low-Profile Quad Flatpack (LQFP) 上的引脚分配。图 5-2 展示了 64 引脚 PM LQFP
（具有 VREGENZ）上的引脚分配。图 5-3 展示了 48 引脚 PT LQFP 上的引脚分配。图 5-4 展示了 48 引脚 RGZ
Very-thin Quad Flatpack No-lead (VQFN) 上的引脚分配。图 5-5 展示了 32 引脚 RHB VQFN 上的引脚分配。
Not to scale
GPIO 终端上仅显示 GPIO 功能。有关完整的多路复用信号名称，请参阅节 5.2。
图 5-1. 64 引脚 PM Low-Profile Quad Flatpack（顶视图）
8
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GPIO0
GPIO2
GPIO3
50
49
GPIO40
53
GPIO1
GPIO23
54
51
GPIO41
55
52
GPIO22
VDD
59
56
VDDIO
60
VSS
GPIO5
61
GPIO7
GPIO9
62
57
GPIO10
63
GPIO29
1
48
GPIO4
A16/C16,GPIO28
2
47
GPIO8
XRSn
3
46
VREGENZ
VDD
4
45
VSS
VSS
5
44
VDD
A6,GPIO228
6
43
VDDIO
C6,GPIO226
7
42
GPIO19,X1
A3/C5,GPIO242
8
41
GPIO18,X2
A2/C9,GPIO224
9
40
GPIO32
A15/C7
10
39
GPIO35/TDI
C4/A14
11
38
TMS
A11/C0
12
37
GPIO37/TDO
A5/C2
13
36
TCK
32
GPIO33
31
GPIO11
29
30
A20/C20,GPIO12
A19/C19,GPIO13
28
A18/C18,GPIO21
27
A17/C17,GPIO20
26
VSS
A10/C10,GPIO230
A4/C14
C8/A9,GPIO227
VDDA
VSSA
A8/C11
A7/C3
A12/C1
25
GPIO16
23
33
24
16
22
VREFHI
21
GPIO17
20
GPIO24
34
19
35
15
18
14
17
A1
A0/C15/CMP1_DACL
VREFLO
A.
58
GPIO6
64
ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
Not to scale
GPIO 终端上仅显示 GPIO 功能。有关完整的多路复用信号名称，请参阅节 5.2。
图 5-2. 64 引脚 PM Low-Profile Quad Flatpack（具有 VREGENZ）（顶视图）
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9
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GPIO6
GPIO5
VDDIO
VDD
VSS
GPIO7
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
VSS
48
47
46
45
44
43
42
41
40
39
38
37
ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
A6,C6,GPIO226,GPIO228
4
33
GPIO18,X2
A3/C5,GPIO242
5
32
GPIO32
A2/C9,GPIO224
6
31
GPIO35/TDI
A15/C7,C4/A14
7
30
TMS
A11/C0
8
29
GPIO37/TDO
A5/C2
9
28
TCK
A1
10
27
GPIO24
A0/C15/CMP1_DACL
11
26
GPIO16
VREFHI
12
25
GPIO33
A20/C20,GPIO12
A19/C19,GPIO13
VSS
A10/C10,GPIO230
C8/A9,GPIO227
VDDA
A4/C14
VSSA
A8/C11
A7/C3
A12/C1
VREFLO
A.
24
GPIO19,X1
23
34
22
3
21
XRSn
20
VDDIO
19
35
18
2
17
A16/C16,GPIO28
16
VDD
15
36
14
1
13
GPIO29
Not to scale
GPIO 终端上仅显示 GPIO 功能。有关完整的多路复用信号名称，请参阅节 5.2。
图 5-3. 48 引脚 PT Low-Profile Quad Flatpack（顶视图）
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A.
GPIO6
GPIO9
GPIO5
VDDIO
VDD
GPIO7
GPIO23
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
48
47
46
45
44
43
42
41
40
39
38
37
ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
GPIO29
1
36
GPIO8
A16/C16,GPIO28
2
35
VDD
XRSn
3
34
VDDIO
A6,C6,GPIO226,GPIO228
4
33
GPIO19,X1
A3/C5,GPIO242
5
32
GPIO18,X2
A2/C9,GPIO224
6
31
GPIO32
A15/C7,C4/A14
7
30
GPIO35/TDI
A11/C0
8
29
TMS
A5/C2
9
28
GPIO37/TDO
A1
10
27
TCK
A0/C15/CMP1_DACL
11
26
GPIO24
VREFHI
12
25
GPIO16
13
14
15
16
17
18
19
20
21
22
23
24
VREFLO
A12/C1
A7/C3
A8/C11
VSSA
VDDA
A4/C14
C8/A9,GPIO227
A10/C10,GPIO230
A19/C19,GPIO13
A20/C20,GPIO12
GPIO33
VSS
Not to scale
GPIO 终端上仅显示 GPIO 功能。有关完整的多路复用信号名称，请参阅节 5.2。
图 5-4. 48 引脚 RGZ Very Thin Quad Flatpack No Lead（顶视图）
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A.
A16/C16,GPIO28
GPIO29
GPIO5
GPIO7
GPIO0
GPIO1
GPIO3
GPIO4
32
31
30
29
28
27
26
25
ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
XRSn
1
24
VDD
A6,C6,GPIO226,GPIO228
2
23
VDDIO
A3/C5,GPIO242
3
22
GPIO19,X1
A2/C9,GPIO224
4
21
GPIO18,X2
A15/C7,C4/A14
5
20
GPIO32
A11/C0,A5/C2
6
19
GPIO35/TDI
A0/C15/CMP1_DACL,A1
7
18
TMS
A12/C1,A7/C3
8
17
GPIO37/TDO
9
10
11
12
13
14
15
16
A8/C11
VSSA
VDDA
A4/C14
A10/C10,C8/A9,GPIO227,GPIO230
GPIO11
GPIO24
TCK
VSS
Not to scale
GPIO 终端上仅显示 GPIO 功能。有关完整的多路复用信号名称，请参阅节 5.2。
图 5-5. 32 引脚 RHB Very Thin Quad Flatpack No Lead（顶视图）
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5.2 引脚属性
表 5-1. 引脚属性
信号名称
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
模拟
A0
I
ADC-A 输入 0
C15
I
ADC-C 输入 15
CMP1_DACL
I
CMPSS-1 低电平 DAC 输出
I
CMPSS-3 高电平比较器正输入 2
I
CMPSS-3 低电平比较器正输入 2
15
CMP3_HP2
15
11
11
7
CMP3_LP2
AIO231
I
用于数字输入 231 的模拟引脚
A1
0，4，8，12
I
ADC-A 输入 1
CMP1_HP4
I
CMPSS-1 高电平比较器正输入 4
I
CMPSS-1 低电平比较器正输入 4
I
用于数字输入 232 的模拟引脚
A2
I
ADC-A 输入 2
C9
I
ADC-C 输入 9
CMP1_HP0
I
CMPSS-1 高电平比较器正输入 0
I
CMPSS-1 低电平比较器正输入 0
14
CMP1_LP4
AIO232
14
10
10
7
0，4，8，12
9
9
6
6
4
CMP1_LP0
GPIO224
I/O
通用输入/输出 224。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A3
I
ADC-A 输入 3
C5
I
ADC-C 输入 5
CMP3_HN0
I
CMPSS-3 高电平比较器负输入 0
CMP3_HP3
I
CMPSS-3 高电平比较器正输入 3
CMP3_LN0
I
CMPSS-3 低电平比较器负输入 0
CMP3_LP3
I
CMPSS-3 低电平比较器正输入 3
8
8
5
5
3
GPIO242
I/O
通用输入/输出 242。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A4
I
ADC-A 输入 4
C14
I
ADC-C 输入 14
CMP2_HP0
I
CMPSS-2 高电平比较器正输入 0
CMP2_LP0
I
CMPSS-2 低电平比较器正输入 0
I
CMPSS-4 高电平比较器负输入 0
CMP4_HP3
I
CMPSS-4 高电平比较器正输入 3
CMP4_LN0
I
CMPSS-4 低电平比较器负输入 0
CMP4_LP3
I
CMPSS-4 低电平比较器正输入 3
I
用于数字输入 225 的模拟引脚
A5
I
ADC-A 输入 5
C2
I
ADC-C 输入 2
CMP3_HN1
I
CMPSS-3 高电平比较器负输入 1
CMP4_HN0
AIO225
23
23
19
19
12
0，4，8，12
13
CMP3_HP1
13
9
9
6
I
CMPSS-3 高电平比较器正输入 1
CMP3_LN1
I
CMPSS-3 低电平比较器负输入 1
CMP3_LP1
I
CMPSS-3 低电平比较器正输入 1
I
用于数字输入 244 的模拟引脚
A6
I
ADC-A 输入 6
CMP1_HP2
I
CMPSS-1 高电平比较器正输入 2
I
CMPSS-1 低电平比较器正输入 2
AIO244
0，4，8，12
6
CMP1_LP2
GPIO228
6
4
4
2
I/O
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通用输入/输出 228。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
A7
I
ADC-A 输入 7
C3
I
ADC-C 输入 3
CMP4_HN1
I
CMPSS-4 高电平比较器负输入 1
I
CMPSS-4 高电平比较器正输入 1
I
CMPSS-4 低电平比较器负输入 1
I
CMPSS-4 低电平比较器正输入 1
I
用于数字输入 245 的模拟引脚
A8
I
ADC-A 输入 8
C11
I
ADC-C 输入 11
CMP2_HP4
I
CMPSS-2 高电平比较器正输入 4
I
CMPSS-2 低电平比较器正输入 4
I
CMPSS-4 高电平比较器正输入 4
I
CMPSS-4 低电平比较器正输入 4
I
用于数字输入 241 的模拟引脚
A10
I
ADC-A 输入 10
C10
I
ADC-C 输入 10
CMP2_HN0
I
CMPSS-2 高电平比较器负输入 0
CMP2_HP3
I
CMPSS-2 高电平比较器正输入 3
CMP2_LN0
I
CMPSS-2 低电平比较器负输入 0
CMP2_LP3
I
CMPSS-2 低电平比较器正输入 3
CMP4_HP1
19
19
15
15
8
CMP4_LN1
CMP4_LP1
AIO245
0，4，8，12
CMP2_LP4
20
20
16
16
9
CMP4_HP4
CMP4_LP4
AIO241
0，4，8，12
25
25
21
21
13
GPIO230
I/O
通用输入/输出 230。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A11
I
ADC-A 输入 11
C0
I
ADC-C 输入 0
CMP1_HN1
I
CMPSS-1 高电平比较器负输入 1
I
CMPSS-1 高电平比较器正输入 1
CMP1_LN1
I
CMPSS-1 低电平比较器负输入 1
CMP1_LP1
I
CMPSS-1 低电平比较器正输入 1
I
用于数字输入 237 的模拟引脚
A12
I
ADC-A 输入 12
C1
I
ADC-C 输入 1
CMP2_HN1
I
CMPSS-2 高电平比较器负输入 1
CMP2_HP1
I
CMPSS-2 高电平比较器正输入 1
CMP1_HP1
AIO237
12
12
8
8
6
0，4，8，12
CMP2_LN1
I
CMPSS-2 低电平比较器负输入 1
CMP2_LP1
I
CMPSS-2 低电平比较器正输入 1
CMP4_HP2
I
CMPSS-4 高电平比较器正输入 2
CMP4_LP2
I
CMPSS-4 低电平比较器正输入 2
I
用于数字输入 238 的模拟引脚
A15
I
ADC-A 输入 15
C7
I
ADC-C 输入 7
I
CMPSS-1 高电平比较器负输入 0
I
CMPSS-1 高电平比较器正输入 3
I
CMPSS-1 低电平比较器负输入 0
I
CMPSS-1 低电平比较器正输入 3
I
用于数字输入 233 的模拟引脚
AIO238
18
18
14
14
8
0，4，8，12
CMP1_HN0
CMP1_HP3
10
CMP1_LN0
CMP1_LP3
AIO233
14
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0，4，8，12
10
7
7
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
A16
I
ADC-A 输入 16
C16
I
ADC-C 输入 16
2
2
2
2
32
GPIO28
I/O
A17
C17
27
27
GPIO20
通用输入/输出 28。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
I
ADC-A 输入 17
I
ADC-C 输入 17
I/O
通用输入/输出 20。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A18
I
ADC-A 输入 18
C18
I
ADC-C 输入 18
28
28
GPIO21
I/O
通用输入/输出 21。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A19
I
ADC-A 输入 19
C19
I
ADC-C 输入 19
29
29
22
23
GPIO13
I/O
通用输入/输出 13。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A20
I
ADC-A 输入 20
C20
I
ADC-C 输入 20
30
30
23
24
GPIO12
I/O
通用输入/输出 12。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A14
I
ADC-A 输入 14
C4
I
ADC-C 输入 4
I
CMPSS-3 高电平比较器正输入 4
I
CMPSS-3 低电平比较器正输入 4
I
用于数字输入 239 的模拟引脚
C6
I
ADC-C 输入 6
CMP3_HP0
I
CMPSS-3 高电平比较器正输入 0
I
CMPSS-3 低电平比较器正输入 0
CMP3_HP4
11
11
7
7
5
CMP3_LP4
AIO239
0，4，8，12
7
CMP3_LP0
7
4
4
2
GPIO226
I/O
通用输入/输出 226。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
A9
I
ADC-A 输入 9
C8
I
ADC-C 输入 8
CMP2_HP2
I
CMPSS-2 高电平比较器正输入 2
CMP2_LP2
I
CMPSS-2 低电平比较器正输入 2
CMP4_HP0
I
CMPSS-4 高电平比较器正输入 0
CMP4_LP0
I
CMPSS-4 低电平比较器正输入 0
24
24
20
20
GPIO227
13
I/O
通用输入/输出 227。该引脚还具有数字多路复用器功能
（此表的“GPIO”部分对这些功能进行了介绍）。
VREFHI
16
16
12
12
I
ADC- 高基准电压。在外部基准模式下，从外部驱动这
个引脚上的高基准电压。在内部基准模式下，电压由器
件驱动到该引脚。在任一模式下，在此引脚上放置至少
一个 2.2µF 电容器。此电容器应放置在 VREFHI 和
VREFLO 引脚之间尽可能靠近器件的位置。在 32 RHB
封装上，VREFHI 在内部连接至 VDDA。
VREFLO
17
17
13
13
I
ADC- 低基准电压
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
GPIO
GPIO0
0，4，8，12
I/O
通用输入/输出 0
EPWM1_A
1
O
ePWM-1 输出 A
CANA_RX
2
I
CAN-A 接收
OUTPUTXBAR7
3
O
输出 X-BAR 输出 7
SCIA_RX
5
I
SCI-A 接收数据
I2CA_SDA
6
I/OD
SPIA_STE
7
I/O
SPI-A 从器件发送使能 (STE)
EQEP1_INDEX
13
I/O
eQEP-1 索引
EPWM3_A
52
52
41
42
28
I2C-A 开漏双向数据
15
O
ePWM-3 输出 A
0，4，8，12
I/O
通用输入/输出 1
EPWM1_B
1
O
ePWM-1 输出 B
SCIA_TX
5
O
SCI-A 发送数据
I2CA_SCL
6
SPIA_SOMI
7
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
EQEP1_STROBE
9
I/O
eQEP-1 选通
GPIO1
EPWM3_B
51
51
40
41
27
I/OD
I2C-A 开漏双向时钟
15
O
ePWM-3 输出 B
0，4，8，12
I/O
通用输入/输出 2
EPWM2_A
1
O
ePWM-2 输出 A
OUTPUTXBAR1
5
O
输出 X-BAR 输出 1
SPIA_SIMO
7
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
SCIA_TX
9
O
SCI-A 发送数据
I2CB_SDA
11
I/OD
CANA_TX
14
O
CAN-A 发送
EPWM4_A
15
O
ePWM-4 输出 A
0，4，8，12
I/O
通用输入/输出 3
GPIO2
GPIO3
EPWM2_B
50
50
39
40
I2C-B 开漏双向数据
1
O
ePWM-2 输出 B
2、5
O
输出 X-BAR 输出 2
SPIA_CLK
7
I/O
SPI-A 时钟
SCIA_RX
9
OUTPUTXBAR2
49
49
38
39
26
I
SCI-A 接收数据
I2CB_SCL
11
I/OD
CANA_RX
14
I
CAN-A 接收
EPWM4_B
15
O
ePWM-4 输出 B
GPIO4
I2C-B 开漏双向时钟
0，4，8，12
I/O
通用输入/输出 4
EPWM3_A
1
O
ePWM-3 输出 A
I2CA_SCL
2
I/OD
I2C-A 开漏双向时钟
OUTPUTXBAR3
5
O
输出 X-BAR 输出 3
48
48
37
38
25
CANA_TX
6
O
CAN-A 发送
SPIA_SOMI
14
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
EPWM1_A
15
O
ePWM-1 输出 A
16
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
GPIO5
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
0，4，8，12
I/O
通用输入/输出 5
EPWM3_B
1
O
ePWM-3 输出 B
I2CA_SDA
2
I/OD
I2C-A 开漏双向数据
OUTPUTXBAR3
3
O
输出 X-BAR 输出 3
CANA_RX
6
I
CAN-A 接收
61
61
46
47
30
SPIA_STE
7
I/O
SCIA_RX
11
I
SCI-A 接收数据
EPWM1_B
15
O
ePWM-1 输出 B
GPIO6
SPI-A 从器件发送使能 (STE)
0，4，8，12
I/O
通用输入/输出 6
EPWM4_A
1
O
ePWM-4 输出 A
OUTPUTXBAR4
2
O
输出 X-BAR 输出 4
SYNCOUT
3
O
外部 ePWM 同步脉冲
64
64
48
48
EQEP1_A
5
I
eQEP-1 输入 A
EPWM2_A
15
O
ePWM-2 输出 A
0，4，8，12
I/O
通用输入/输出 7
EPWM4_B
1
O
ePWM-4 输出 B
EPWM2_A
2
O
ePWM-2 输出 A
OUTPUTXBAR5
3
O
输出 X-BAR 输出 5
EQEP1_B
5
I
eQEP-1 输入 B
GPIO7
57
57
43
43
29
SPIA_SIMO
7
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
SCIA_TX
11
O
SCI-A 发送数据
CANA_TX
14
O
CAN-A 发送
EPWM2_B
15
O
ePWM-2 输出 B
0，4，8，12
I/O
通用输入/输出 8
EPWM5_A
1
O
ePWM-5 输出 A
ADCSOCAO
3
O
外部 ADC 的 ADC 转换启动 A
EQEP1_STROBE
5
I/O
eQEP-1 选通
SCIA_TX
6
O
SCI-A 发送数据
SPIA_SIMO
7
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
I2CA_SCL
9
I/OD
0，4，8，12
I/O
通用输入/输出 9
EPWM5_B
1
O
ePWM-5 输出 B
SCIB_TX
2
O
SCI-B 发送数据
OUTPUTXBAR6
3
O
输出 X-BAR 输出 6
EQEP1_INDEX
5
I/O
eQEP-1 索引
SCIA_RX
6
I
SPIA_CLK
7
I/O
I2CB_SCL
14
I/OD
0，4，8，12
I/O
通用输入/输出 10
EPWM6_A
1
O
ePWM-6 输出 A
ADCSOCBO
3
O
外部 ADC 的 ADC 转换启动 B
EQEP1_A
5
I
eQEP-1 输入 A
SCIB_TX
6
O
SCI-B 发送数据
SPIA_SOMI
7
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
I2CA_SDA
9
I/OD
GPIO8
GPIO9
GPIO10
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47
62
63
47
62
63
36
47
I2C-A 开漏双向时钟
SCI-A 接收数据
SPI-A 时钟
I2C-B 开漏双向时钟
I2C-A 开漏双向数据
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
GPIO11
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
0，4，8，12
I/O
通用输入/输出 11
EPWM6_B
1
O
ePWM-6 输出 B
CANA_RX
2
I
CAN-A 接收
OUTPUTXBAR7
3
O
输出 X-BAR 输出 7
EQEP1_B
5
I
eQEP-1 输入 B
SCIB_RX
6
I
SCI-B 接收数据
SPIA_STE
7
I/O
SPI-A 从器件发送使能 (STE)
SPIA_SIMO
13
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
0，4，8，12
I/O
通用输入/输出 12。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
GPIO12
31
31
14
EPWM7_A
1
O
ePWM-7 输出 A
EQEP1_STROBE
5
I/O
eQEP-1 选通
30
30
23
24
SCIB_TX
6
O
SCI-B 发送数据
SPIA_CLK
11
I/O
SPI-A 时钟
CANA_RX
13
I
CAN-A 接收
0，4，8，12
I/O
通用输入/输出 13。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
GPIO13
EPWM7_B
1
O
ePWM-7 输出 B
EQEP1_INDEX
5
I/O
eQEP-1 索引
29
29
22
23
SCIB_RX
6
I
SPIA_SOMI
11
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
CANA_TX
13
O
CAN-A 发送
GPIO16
SCI-B 接收数据
0，4，8，12
I/O
通用输入/输出 16
SPIA_SIMO
1
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
OUTPUTXBAR7
3
O
输出 X-BAR 输出 7
EPWM5_A
5
O
ePWM-5 输出 A
SCIA_TX
6
O
SCI-A 发送数据
EQEP1_STROBE
9
I/O
eQEP-1 选通
XCLKOUT
11
O
外部时钟输出。此引脚从器件中输出所选时钟信号的分
频版本。
0，4，8，12
I/O
通用输入/输出 17
SPIA_SOMI
1
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
OUTPUTXBAR8
3
O
输出 X-BAR 输出 8
EPWM5_B
5
O
ePWM-5 输出 B
SCIA_RX
6
I
SCI-A 接收数据
EQEP1_INDEX
9
I/O
eQEP-1 索引
CANA_TX
11
O
CAN-A 发送
EPWM6_A
14
O
ePWM-6 输出 A
0，4，8，12
I/O
通用输入/输出 18
SPIA_CLK
1
I/O
SPI-A 时钟
SCIB_TX
2
O
SCI-B 发送数据
CANA_RX
3
I
CAN-A 接收
EPWM6_A
5
O
ePWM-6 输出 A
I2CA_SCL
6
I/OD
XCLKOUT
11
O
外部时钟输出。此引脚从器件中输出所选时钟信号的分
频版本。
ALT
I/O
晶体振荡器输出。
GPIO17
GPIO18
X2
18
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33
34
41
33
25
26
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32
33
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I2C-A 开漏双向时钟
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表 5-1. 引脚属性 （续）
信号名称
GPIO19
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
0，4，8，12
I/O
通用输入/输出 19
SPIA_STE
1
I/O
SPI-A 从器件发送使能 (STE)
SCIB_RX
2
I
SCI-B 接收数据
CANA_TX
3
O
CAN-A 发送
EPWM6_B
5
O
ePWM-6 输出 B
I2CA_SDA
6
42
42
33
34
22
I/OD
I2C-A 开漏双向数据
X1
ALT
I/O
晶体振荡器或单端时钟输入。器件初始化软件必须在启
用晶体振荡器之前配置该引脚。为了使用此振荡器，必
须将一个石英晶体电路连接至 X1 和 X2。此引脚也可用
于馈入单端 3.3V 电平时钟。
ExtR
ALT2
I
用于内部振荡器的外部电阻。这可用于提高时钟精度。
0，4，8，12
I/O
GPIO20
EQEP1_A
1
CANA_TX
3
SPIA_SIMO
通用输入/输出 20。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
I
eQEP-1 输入 A
O
CAN-A 发送
6
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
I2CA_SCL
11
I/OD
SCIC_TX
15
O
SCI-C 发送数据
0，4，8，12
I/O
通用输入/输出 21。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
GPIO21
27
27
EQEP1_B
1
CANA_RX
3
SPIA_SOMI
6
I/O
I2CA_SDA
11
I/OD
SCIC_RX
28
28
I2C-A 开漏双向时钟
I
eQEP-1 输入 B
I
CAN-A 接收
SPI-A 从器件输出，主器件输入 (SOMI)
I2C-A 开漏双向数据
15
I
0，4，8，12
I/O
通用输入/输出 22
EQEP1_STROBE
1
I/O
eQEP-1 选通
SCIB_TX
3
O
SCI-B 发送数据
SCIC_TX
9
O
SCI-C 发送数据
EPWM4_A
14
O
ePWM-4 输出 A
0，4，8，12
I/O
通用输入/输出 23
EQEP1_INDEX
1
I/O
eQEP-1 索引
SCIB_RX
3
SCIC_RX
9
GPIO22
GPIO23
EPWM4_B
56
54
56
54
42
SCI-C 接收数据
I
SCI-B 接收数据
I
SCI-C 接收数据
14
O
ePWM-4 输出 B
0，4，8，12
I/O
通用输入/输出 24
OUTPUTXBAR1
1
O
输出 X-BAR 输出 1
SPIA_STE
3
I/O
SPI-A 从器件发送使能 (STE)
EPWM4_A
5
O
ePWM-4 输出 A
SPIA_SIMO
6
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
SCIA_TX
11
O
SCI-A 发送数据
ERRORSTS
13
O
错误状态输出。该输出需要一个外部下拉。
GPIO24
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35
35
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27
15
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
GPIO28
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
0，4，8，12
引脚类
型
I/O
说明
通用输入/输出 28。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
SCIA_RX
1
I
SCI-A 接收数据
EPWM7_A
3
O
ePWM-7 输出 A
OUTPUTXBAR5
5
O
输出 X-BAR 输出 5
2
2
2
2
32
EQEP1_A
6
I
eQEP-1 输入 A
SCIC_TX
10
O
SCI-C 发送数据
SPIA_CLK
11
I/O
SPI-A 时钟
ERRORSTS
13
O
错误状态输出。该信号需要一个外部下拉电阻。
I2CB_SDA
14
I/OD
GPIO29
0，4，8，12
I/O
通用输入/输出 29
SCIA_TX
1
O
SCI-A 发送数据
EPWM7_B
3
O
ePWM-7 输出 B
OUTPUTXBAR6
5
O
输出 X-BAR 输出 6
EQEP1_B
6
I
eQEP-1 输入 B
SCIC_RX
10
I
SCI-C 接收数据
SPIA_STE
11
I/O
SPI-A 从器件发送使能 (STE)
ERRORSTS
13
O
错误状态输出。该信号需要一个外部下拉电阻。
I2CB_SCL
14
I/OD
0，4，8，12
I/O
I2CA_SDA
1
I/OD
EQEP1_INDEX
2
I/O
eQEP-1 索引
SPIA_CLK
3
I/O
SPI-A 时钟
EPWM4_B
5
O
ePWM-4 输出 B
GPIO32
1
40
1
40
1
31
1
32
31
20
I2C-B 开漏双向数据
I2C-B 开漏双向时钟
通用输入/输出 32
I2C-A 开漏双向数据
SCIC_TX
6
O
SCI-C 发送数据
CANA_TX
10
O
CAN-A 发送
ADCSOCBO
13
O
外部 ADC 的 ADC 转换启动 B
通用输入/输出 33
GPIO33
0，4，8，12
I/O
I2CA_SCL
1
I/OD
I2C-A 开漏双向时钟
OUTPUTXBAR4
5
O
输出 X-BAR 输出 4
SCIC_RX
6
I
SCI-C 接收数据
CANA_RX
10
I
CAN-A 接收
ADCSOCAO
13
O
外部 ADC 的 ADC 转换启动 A
0，4，8，12
I/O
通用输入/输出 35
GPIO35
32
32
24
25
SCIA_RX
1
I
SPIA_SOMI
2
I/O
I2CA_SDA
3
I/OD
CANA_RX
5
I
CAN-A 接收
SCIC_RX
7
I
SCI-C 接收数据
EQEP1_A
9
I
eQEP-1 输入 A
EPWM5_B
11
O
ePWM-5 输出 B
TDI
15
I
JTAG 测试数据输入 (TDI) - TDI 是引脚的默认多路复用
器选择。默认情况下，内部上拉电阻处于禁用状态。如
果将该引脚用作 JTAG TDI，则应启用内部上拉电阻或
在电路板上添加外部上拉电阻，以避免输入悬空。
20
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39
39
30
31
19
SCI-A 接收数据
SPI-A 从器件输出，主器件输入 (SOMI)
I2C-A 开漏双向数据
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
GPIO37
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
0，4，8，12
I/O
通用输入/输出 37
OUTPUTXBAR2
1
O
输出 X-BAR 输出 2
SPIA_STE
2
I/O
SPI-A 从器件发送使能 (STE)
I2CA_SCL
3
I/OD
SCIA_TX
5
O
SCI-A 发送数据
CANA_TX
6
O
CAN-A 发送
SCIC_TX
7
O
SCI-C 发送数据
EQEP1_B
9
I
eQEP-1 输入 B
EPWM5_A
11
O
ePWM-5 输出 A
O
JTAG 测试数据输出 (TDO) - TDO 是引脚的默认多路复
用器选择。默认情况下，内部上拉电阻处于禁用状态。
当没有 JTAG 活动时，TDO 功能将处于三态条件，使
这个引脚悬空；内部上拉电阻应该被启用或者在电路板
上增加一个外部上拉电阻来避免 GPIO 输入悬空。
I/O
通用输入/输出 39
O
外部 ePWM 同步脉冲
TDO
GPIO39
37
37
28
29
17
15
0，4，8，12
I2C-A 开漏双向时钟
SYNCOUT
13
EQEP1_INDEX
14
I/O
eQEP-1 索引
0，4，8，12
I/O
通用输入/输出 40
5
O
ePWM-2 输出 B
GPIO40
EPWM2_B
46
53
53
SCIB_TX
9
O
SCI-B 发送数据
EQEP1_A
10
I
eQEP-1 输入 A
0，4，8，12
I/O
通用输入/输出 41
O
ePWM-7 输出 A
O
ePWM-2 输出 A
GPIO41
EPWM7_A
1
EPWM2_A
5
SCIB_RX
9
I
SCI-B 接收数据
EQEP1_B
10
I
eQEP-1 输入 B
GPIO224
0，4，8，12
I/O
通用输入/输出 224。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
OUTPUTXBAR3
5
O
输出 X-BAR 输出 3
SPIA_SIMO
6
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
EPWM1_A
9
O
ePWM-1 输出 A
CANA_TX
10
O
CAN-A 发送
EQEP1_A
11
I
eQEP-1 输入 A
SCIC_TX
14
O
SCI-C 发送数据
GPIO226
0，4，8，12
I/O
通用输入/输出 226。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
EPWM6_A
5
SPIA_CLK
6
EPWM1_B
55
9
55
9
6
6
4
O
ePWM-6 输出 A
I/O
SPI-A 时钟
9
O
ePWM-1 输出 B
EQEP1_STROBE
11
I/O
eQEP-1 选通
SCIC_RX
14
I
GPIO227
0，4，8，12
I/O
I2CB_SCL
1
EPWM3_A
3
OUTPUTXBAR1
EPWM2_B
7
7
4
4
2
I/OD
24
24
20
20
13
SCI-C 接收数据
通用输入/输出 227。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
I2C-B 开漏双向时钟
O
ePWM-3 输出 A
5
O
输出 X-BAR 输出 1
6
O
ePWM-2 输出 B
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表 5-1. 引脚属性 （续）
信号名称
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
引脚类
型
说明
0，4，8，12
I/O
通用输入/输出 228。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
ADCSOCAO
3
O
外部 ADC 的 ADC 转换启动 A
CANA_TX
5
O
CAN-A 发送
SPIA_SOMI
6
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
EPWM2_B
9
O
ePWM-2 输出 B
EQEP1_B
11
I
eQEP-1 输入 B
GPIO230
0，4，8，12
I/O
I2CB_SDA
1
I/OD
EPWM3_B
3
O
ePWM-3 输出 B
CANA_RX
5
I
CAN-A 接收
EPWM2_A
6
O
ePWM-2 输出 A
I2CA_SDA
7
I/OD
0，4，8，12
I/O
通用输入/输出 242。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
GPIO228
GPIO242
6
25
6
25
4
21
4
21
2
13
通用输入/输出 230。该引脚还具有模拟功能（此表的
“模拟”部分对这些功能进行了介绍）。
I2C-B 开漏双向数据
I2C-A 开漏双向数据
OUTPUTXBAR2
5
O
输出 X-BAR 输出 2
SPIA_STE
6
I/O
SPI-A 从器件发送使能 (STE)
EPWM4_A
9
O
ePWM-4 输出 A
CANA_RX
10
I
CAN-A 接收
EQEP1_INDEX
11
I/O
eQEP-1 索引
8
8
5
5
3
测试、JTAG 和复位
TCK
36
TMS
38
XRSn
36
38
27
29
3
28
30
3
16
18
1
I
带有内部上拉电阻的 JTAG 测试时钟。
I/O
带有内部上拉电阻的 JTAG 测试模式选择 (TMS)。此串
行控制输入在 TCK 上升沿上的 TAP 控制器中计时。该
器件没有 TRSTn 引脚。在电路板上应放置一个外部上
拉电阻（推荐 2.2kΩ）以将 TMS 引脚连接至 VDDIO，
从而在正常运行期间将 JTAG 保持在复位状态。
I/OD
器件复位（输入）和看门狗复位（输出）。在上电条件
下，此引脚由器件驱动为低电平。外部电路也可能会驱
动此引脚以使器件复位生效。发生看门狗复位时，此引
脚也由 MCU 驱动为低电平。在看门狗复位期间，
XRSn 引脚在 512 个 OSCCLK 周期的看门狗复位持续
时间内被驱动为低电平。XRSn 和 VDDIO 之间应放置
一个 2.2kΩ 至 10kΩ 的电阻。如果在 XRSn 和 VSS
之间放置一个电容器进行噪声滤除，则该电容器的容值
应为 100nF 或更小。当看门狗复位生效时，这些值允
许看门狗在 512 个 OSCCLK 周期内正确地将 XRSn 引
脚驱动至 VOL。该引脚是具有内部上拉电阻的开漏输
出。如果此引脚由外部器件驱动，则应使用开漏器件进
行驱动。
3
3
4、44、
59
4、
44、
59
35、44
36、
45
24
1.2V 数字逻辑电源引脚。TI 建议在每个 VDD 引脚附近
放置一个总电容值约为 10µF 的去耦电容器。
VDDA
22
22
18
18
11
3.3V 模拟电源引脚。在每个引脚上放置一个最小值为
2.2µF 的去耦电容器。在 32 RHB 封装上，VREFHI 在
内部连接至 VDDA。
VDDIO
43、60
43、
60
34、45
35、
46
23
3.3V 数字 I/O 电源引脚。在每个引脚上放置一个最小值
为 0.1µF 的去耦电容器。
电源和接地
VDD
VREGENZ
22
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46
I
具有内部下拉电阻的内部稳压器使能。将低电平连接到
VSS 以启用内部 VREG。将高电平连接到 VDDIO 以使
用外部电源。
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-1. 引脚属性 （续）
信号名称
VSS
多路复用器位置
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
5、26、
45、58
5、
26、
45、
58
PAD
22、
37、
44
PAD
21
21
17
17
10
VSSA
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引脚类
型
说明
数字接地。对于 QFN 封装，必须将位于封装底部的接
地焊盘焊接到 PCB 的接地平面。
模拟接地
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23
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5.3 信号说明
5.3.1 模拟信号
表 5-2. 模拟信号
24
信号名称
引脚类
型
A0
I
A1
A2
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
ADC-A 输入 0
15
15
11
11
7
I
ADC-A 输入 1
14
14
10
10
7
I
ADC-A 输入 2
9
9
6
6
4
A3
I
ADC-A 输入 3
8
8
5
5
3
A4
I
ADC-A 输入 4
23
23
19
19
12
A5
I
ADC-A 输入 5
13
13
9
9
6
A6
I
ADC-A 输入 6
6
6
4
4
2
A7
I
ADC-A 输入 7
19
19
15
15
8
A8
I
ADC-A 输入 8
20
20
16
16
9
A9
I
ADC-A 输入 9
24
24
20
20
13
A10
I
ADC-A 输入 10
25
25
21
21
13
A11
I
ADC-A 输入 11
12
12
8
8
6
A12
I
ADC-A 输入 12
18
18
14
14
8
A14
I
ADC-A 输入 14
11
11
7
7
5
A15
I
ADC-A 输入 15
10
10
7
7
5
A16
I
ADC-A 输入 16
2
2
2
2
32
A17
I
ADC-A 输入 17
27
27
A18
I
ADC-A 输入 18
28
28
A19
I
ADC-A 输入 19
29
29
22
23
A20
I
ADC-A 输入 20
30
30
23
24
AIO225
I
用于数字输入 225 的模拟引脚
23
23
19
19
12
AIO231
I
用于数字输入 231 的模拟引脚
15
15
11
11
7
AIO232
I
用于数字输入 232 的模拟引脚
14
14
10
10
7
AIO233
I
用于数字输入 233 的模拟引脚
10
10
7
7
5
AIO237
I
用于数字输入 237 的模拟引脚
12
12
8
8
6
AIO238
I
用于数字输入 238 的模拟引脚
18
18
14
14
8
AIO239
I
用于数字输入 239 的模拟引脚
11
11
7
7
5
AIO241
I
用于数字输入 241 的模拟引脚
20
20
16
16
9
AIO244
I
用于数字输入 244 的模拟引脚
13
13
9
9
6
AIO245
I
用于数字输入 245 的模拟引脚
19
19
15
15
8
C0
I
ADC-C 输入 0
12
12
8
8
6
C1
I
ADC-C 输入 1
18
18
14
14
8
C2
I
ADC-C 输入 2
13
13
9
9
6
C3
I
ADC-C 输入 3
19
19
15
15
8
C4
I
ADC-C 输入 4
11
11
7
7
5
C5
I
ADC-C 输入 5
8
8
5
5
3
C6
I
ADC-C 输入 6
7
7
4
4
2
C7
I
ADC-C 输入 7
10
10
7
7
5
C8
I
ADC-C 输入 8
24
24
20
20
13
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说明
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表 5-2. 模拟信号 （续）
信号名称
引脚类
型
C9
I
C10
I
C11
I
C14
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
ADC-C 输入 9
9
9
6
6
4
ADC-C 输入 10
25
25
21
21
13
ADC-C 输入 11
20
20
16
16
9
I
ADC-C 输入 14
23
23
19
19
12
C15
I
ADC-C 输入 15
15
15
11
11
7
C16
I
ADC-C 输入 16
2
2
2
2
32
C17
I
ADC-C 输入 17
27
27
C18
I
ADC-C 输入 18
28
28
C19
I
ADC-C 输入 19
29
29
22
23
C20
I
ADC-C 输入 20
30
30
23
24
CMP1_DACL
I
CMPSS-1 低电平 DAC 输出
15
15
11
11
7
CMP1_HN0
I
CMPSS-1 高电平比较器负输入 0
10
10
7
7
5
CMP1_HN1
I
CMPSS-1 高电平比较器负输入 1
12
12
8
8
6
CMP1_HP0
I
CMPSS-1 高电平比较器正输入 0
9
9
6
6
4
CMP1_HP1
I
CMPSS-1 高电平比较器正输入 1
12
12
8
8
6
CMP1_HP2
I
CMPSS-1 高电平比较器正输入 2
6
6
4
4
2
CMP1_HP3
I
CMPSS-1 高电平比较器正输入 3
10
10
7
7
5
CMP1_HP4
I
CMPSS-1 高电平比较器正输入 4
14
14
10
10
7
CMP1_LN0
I
CMPSS-1 低电平比较器负输入 0
10
10
7
7
5
CMP1_LN1
I
CMPSS-1 低电平比较器负输入 1
12
12
8
8
6
CMP1_LP0
I
CMPSS-1 低电平比较器正输入 0
9
9
6
6
4
CMP1_LP1
I
CMPSS-1 低电平比较器正输入 1
12
12
8
8
6
CMP1_LP2
I
CMPSS-1 低电平比较器正输入 2
6
6
4
4
2
CMP1_LP3
I
CMPSS-1 低电平比较器正输入 3
10
10
7
7
5
说明
CMP1_LP4
I
CMPSS-1 低电平比较器正输入 4
14
14
10
10
7
CMP2_HN0
I
CMPSS-2 高电平比较器负输入 0
25
25
21
21
13
CMP2_HN1
I
CMPSS-2 高电平比较器负输入 1
18
18
14
14
8
CMP2_HP0
I
CMPSS-2 高电平比较器正输入 0
23
23
19
19
12
CMP2_HP1
I
CMPSS-2 高电平比较器正输入 1
18
18
14
14
8
CMP2_HP2
I
CMPSS-2 高电平比较器正输入 2
24
24
20
20
13
CMP2_HP3
I
CMPSS-2 高电平比较器正输入 3
25
25
21
21
13
CMP2_HP4
I
CMPSS-2 高电平比较器正输入 4
20
20
16
16
9
CMP2_LN0
I
CMPSS-2 低电平比较器负输入 0
25
25
21
21
13
CMP2_LN1
I
CMPSS-2 低电平比较器负输入 1
18
18
14
14
8
CMP2_LP0
I
CMPSS-2 低电平比较器正输入 0
23
23
19
19
12
CMP2_LP1
I
CMPSS-2 低电平比较器正输入 1
18
18
14
14
8
CMP2_LP2
I
CMPSS-2 低电平比较器正输入 2
24
24
20
20
13
CMP2_LP3
I
CMPSS-2 低电平比较器正输入 3
25
25
21
21
13
CMP2_LP4
I
CMPSS-2 低电平比较器正输入 4
20
20
16
16
9
CMP3_HN0
I
CMPSS-3 高电平比较器负输入 0
8
8
5
5
3
CMP3_HN1
I
CMPSS-3 高电平比较器负输入 1
13
13
9
9
6
CMP3_HP0
I
CMPSS-3 高电平比较器正输入 0
7
7
4
4
2
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25
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表 5-2. 模拟信号 （续）
信号名称
引脚类
型
CMP3_HP1
I
CMP3_HP2
I
CMP3_HP3
I
CMP3_HP4
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
CMPSS-3 高电平比较器正输入 1
13
13
9
9
6
CMPSS-3 高电平比较器正输入 2
15
15
11
11
7
CMPSS-3 高电平比较器正输入 3
8
8
5
5
3
I
CMPSS-3 高电平比较器正输入 4
11
11
7
7
5
CMP3_LN0
I
CMPSS-3 低电平比较器负输入 0
8
8
5
5
3
CMP3_LN1
I
CMPSS-3 低电平比较器负输入 1
13
13
9
9
6
CMP3_LP0
I
CMPSS-3 低电平比较器正输入 0
7
7
4
4
2
CMP3_LP1
I
CMPSS-3 低电平比较器正输入 1
13
13
9
9
6
CMP3_LP2
I
CMPSS-3 低电平比较器正输入 2
15
15
11
11
7
CMP3_LP3
I
CMPSS-3 低电平比较器正输入 3
8
8
5
5
3
CMP3_LP4
I
CMPSS-3 低电平比较器正输入 4
11
11
7
7
5
CMP4_HN0
I
CMPSS-4 高电平比较器负输入 0
23
23
19
19
12
CMP4_HN1
I
CMPSS-4 高电平比较器负输入 1
19
19
15
15
8
CMP4_HP0
I
CMPSS-4 高电平比较器正输入 0
24
24
20
20
13
CMP4_HP1
I
CMPSS-4 高电平比较器正输入 1
19
19
15
15
8
CMP4_HP2
I
CMPSS-4 高电平比较器正输入 2
18
18
14
14
8
CMP4_HP3
I
CMPSS-4 高电平比较器正输入 3
23
23
19
19
12
CMP4_HP4
I
CMPSS-4 高电平比较器正输入 4
20
20
16
16
9
CMP4_LN0
I
CMPSS-4 低电平比较器负输入 0
23
23
19
19
12
CMP4_LN1
I
CMPSS-4 低电平比较器负输入 1
19
19
15
15
8
CMP4_LP0
I
CMPSS-4 低电平比较器正输入 0
24
24
20
20
13
CMP4_LP1
I
CMPSS-4 低电平比较器正输入 1
19
19
15
15
8
CMP4_LP2
I
CMPSS-4 低电平比较器正输入 2
18
18
14
14
8
CMP4_LP3
I
CMPSS-4 低电平比较器正输入 3
23
23
19
19
12
CMP4_LP4
I
CMPSS-4 低电平比较器正输入 4
20
20
16
16
9
GPIO12
I/O
通用输入/输出 12
30
30
23
24
GPIO13
I/O
通用输入/输出 13
29
29
22
23
GPIO20
I/O
通用输入/输出 20
27
27
GPIO21
I/O
通用输入/输出 21
28
28
GPIO28
I/O
通用输入/输出 28
2
2
2
2
32
GPIO224
I/O
通用输入/输出 224
9
9
6
6
4
GPIO226
I/O
通用输入/输出 226
7
7
4
4
2
GPIO227
I/O
通用输入/输出 227
24
24
20
20
13
GPIO228
I/O
通用输入/输出 228
6
6
4
4
2
GPIO230
I/O
通用输入/输出 230
25
25
21
21
13
GPIO242
I/O
通用输入/输出 242
8
8
5
5
3
ADC- 高基准电压。在外部基准模式下，
从外部驱动这个引脚上的高基准电压。在
内部基准模式下，电压由器件驱动到该引
脚。在任一模式下，在此引脚上放置至少
一个 2.2µF 电容器。此电容器应放置在
VREFHI 和 VREFLO 引脚之间尽可能靠
近器件的位置。在 32 RHB 封装上，
VREFHI 在内部连接至 VDDA。
16
16
12
12
VREFHI
26
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I
说明
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
表 5-2. 模拟信号 （续）
信号名称
引脚类
型
VREFLO
I
说明
ADC- 低基准电压
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64 VPM
64 PM
48 RGZ
48 PT
17
17
13
13
32 RHB
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27
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5.3.2 数字信号
表 5-3. 数字信号
28
通用输入/输出
(GPIO)
64 VPM
64 PM
48 RGZ
48 PT
外部 ADC 的 ADC 转换启动 A
8、33、228
6、32、47
6、32、47
4、24、36
4、25
2
外部 ADC 的 ADC 转换启动 B
10、32
40、63
40、63
31
32
20
CAN-A 接收
0、3、5、11、
12、18、21、
33、35、230、
242
8、25、28、
30、31、32、
39、41、49、
52、61
8、25、28、
30、31、32、
39、41、49、
52、61
O
CAN-A 发送
2、4、7、13、
17、19、20、
32、37、224、
228
EPWM1_A
O
ePWM-1 输出 A
0、4、224
9、48、52
EPWM1_B
O
ePWM-1 输出 B
1、5、226
7、51、61
信号名称
引脚类
型
ADCSOCAO
O
ADCSOCBO
O
CANA_RX
I
CANA_TX
说明
32 RHB
5、21、23、 5、21、24、
24、30、
25、31、
32、38、
33、39、
41、46
42、47
3、13、
14、19、
21、26、
28、30
4、6、22、
28、31、
33、37、
39、43
4、6、23、
29、32、
34、38、
40、43
2、4、
17、20、
22、25、
29
9、48、52
6、37、41
6、38、42
4、25、28
7、51、61
4、40、46
4、41、47
2、27、30
25、50、55、
57、64
25、50、55、
57、64
21、39、
43、48
21、40、
43、48
13、29
6、9、27、29、 6、9、27、29、
34、37、40、
34、37、40、
42、48、50、
42、48、50、
57
57
EPWM2_A
O
ePWM-2 输出 A
2、6、7、41、
230
EPWM2_B
O
ePWM-2 输出 B
3、7、40、
227、228
6、24、49、
53、57
6、24、49、
53、57
4、20、38、 4、20、39、
43
43
2、13、
26、29
EPWM3_A
O
ePWM-3 输出 A
0、4、227
24、48、52
24、48、52
20、37、41
20、38、42
13、25、
28
EPWM3_B
O
ePWM-3 输出 B
1、5、230
25、51、61
25、51、61
21、40、46
21、41、47
13、27、
30
EPWM4_A
O
ePWM-4 输出 A
2、6、22、24、
242
8、35、50、
56、64
8、35、50、
56、64
5、26、39、 5、27、40、
48
48
EPWM4_B
O
ePWM-4 输出 B
3、7、23、32
40、49、54、
57
40、49、54、
57
31、38、
42、43
32、39、43
20、26、
29
EPWM5_A
O
ePWM-5 输出 A
8、16、37
33、37、47
33、37、47
25、28、36
26、29
17
EPWM5_B
O
ePWM-5 输出 B
9、17、35
34、39、62
34、39、62
30、47
31
19
10、17、18、
226
7、34、41、63
7、34、41、63
4、32
4、33
2、21
3、15
EPWM6_A
O
ePWM-6 输出 A
EPWM6_B
O
ePWM-6 输出 B
11、19
31、42
31、42
33
34
14、22
EPWM7_A
O
ePWM-7 输出 A
12、28、41
2、30、55
2、30、55
2、23
2、24
32
EPWM7_B
O
ePWM-7 输出 B
13、29
1、29
1、29
1、22
1、23
31
2、9、27、39、 2、9、27、39、
53、63、64
53、63、64
2、6、30、
48
2、6、31、
48
4、19、32
1、6、28、31、 1、6、28、31、
37、55、57
37、55、57
1、4、28、
43
1、4、29、
43
2、14、
17、29、
31
EQEP1_A
I
eQEP-1 输入 A
6、10、20、
28、35、40、
224
EQEP1_B
I
eQEP-1 输入 B
7、11、21、
29、37、41、
228
EQEP1_INDEX
I/O
eQEP-1 索引
0、9、13、17、
23、32、39、
242
8、29、34、
40、52、54、
62
8、29、34、
40、46、52、
54、62
5、22、31、 5、23、32、
3、20、28
42
41、42、47
EQEP1_STROBE
I/O
eQEP-1 选通
1、8、12、16、
22、226
7、30、33、
47、51、56
7、30、33、
47、51、56
4、23、25、 4、24、26、
41
36、40
ERRORSTS
O
错误状态输出。该信号需要一个外部下拉电阻。
24、28、29
1、2、35
1、2、35
1、2、26
1、2、27
15、31、
32
2、27
ExtR
I
用于内部振荡器的外部电阻。这可用于提高时钟精度。
19
42
42
33
34
22
GPIO0
I/O
通用输入/输出 0
0
52
52
41
42
28
GPIO1
I/O
通用输入/输出 1
1
51
51
40
41
27
GPIO2
I/O
通用输入/输出 2
2
50
50
39
40
GPIO3
I/O
通用输入/输出 3
3
49
49
38
39
26
GPIO4
I/O
通用输入/输出 4
4
48
48
37
38
25
GPIO5
I/O
通用输入/输出 5
5
61
61
46
47
30
GPIO6
I/O
通用输入/输出 6
6
64
64
48
48
GPIO7
I/O
通用输入/输出 7
7
57
57
43
43
GPIO8
I/O
通用输入/输出 8
8
47
47
36
47
GPIO9
I/O
通用输入/输出 9
9
62
62
GPIO10
I/O
通用输入/输出 10
10
63
63
GPIO11
I/O
通用输入/输出 11
11
31
31
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29
14
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表 5-3. 数字信号 （续）
通用输入/输出
(GPIO)
64 VPM
64 PM
48 RGZ
48 PT
通用输入/输出 12
12
30
30
23
24
通用输入/输出 13
13
29
29
22
23
I/O
通用输入/输出 16
16
33
33
25
26
GPIO17
I/O
通用输入/输出 17
17
34
34
GPIO18
I/O
通用输入/输出 18
18
41
41
32
33
21
GPIO19
I/O
通用输入/输出 19
19
42
42
33
34
22
GPIO20
I/O
通用输入/输出 20
20
27
27
GPIO21
I/O
通用输入/输出 21
21
28
28
GPIO22
I/O
通用输入/输出 22
22
56
56
GPIO23
I/O
通用输入/输出 23
23
54
54
42
GPIO24
I/O
通用输入/输出 24
24
35
35
26
27
15
GPIO28
I/O
通用输入/输出 28
28
2
2
2
2
32
GPIO29
I/O
通用输入/输出 29
29
1
1
1
1
31
GPIO32
I/O
通用输入/输出 32
32
40
40
31
32
20
GPIO33
I/O
通用输入/输出 33
33
32
32
24
25
GPIO35
I/O
通用输入/输出 35
35
39
39
30
31
19
GPIO37
I/O
通用输入/输出 37
37
37
37
28
29
17
GPIO39
I/O
通用输入/输出 39
39
GPIO40
I/O
通用输入/输出 40
40
53
53
GPIO41
I/O
通用输入/输出 41
41
55
55
GPIO224
I/O
通用输入/输出 224
224
9
9
6
6
4
GPIO226
I/O
通用输入/输出 226
226
7
7
4
4
2
GPIO227
I/O
通用输入/输出 227
227
24
24
20
20
13
GPIO228
I/O
通用输入/输出 228
228
6
6
4
4
2
GPIO230
I/O
通用输入/输出 230
230
25
25
21
21
13
GPIO242
I/O
通用输入/输出 242
242
8
8
5
5
3
I2CA_SCL
I/OD
I2C-A 开漏双向时钟
1、4、8、18、
20、33、37
27、32、37、
41、47、48、
51
27、32、37、
41、47、48、
51
24、28、
32、36、
37、40
25、29、
33、38、41
17、21、
25、27
I2CA_SDA
I/OD
I2C-A 开漏双向数据
0、5、10、19、
21、32、35、
230
25、28、39、
40、42、52、
61、63
25、28、39、
40、42、52、
61、63
21、30、
31、33、
41、46
21、31、
32、34、
42、47
13、19、
20、22、
28、30
I2CB_SCL
I/OD
I2C-B 开漏双向时钟
3、9、29、227
1、24、49、62
1、24、49、62
1、20、38、
47
1、20、39
13、26、
31
13、32
信号名称
引脚类
型
GPIO12
I/O
GPIO13
I/O
GPIO16
说明
32 RHB
46
I2CB_SDA
I/OD
I2C-B 开漏双向数据
2、28、230
2、25、50
2、25、50
2、21、39
2、21、40
OUTPUTXBAR1
O
输出 X-BAR 输出 1
2、24、227
24、35、50
24、35、50
20、26、39
20、27、40
13、15
OUTPUTXBAR2
O
输出 X-BAR 输出 2
3、37、242
8、37、49
8、37、49
5、28、38
5、29、39
3、17、26
OUTPUTXBAR3
O
输出 X-BAR 输出 3
4、5、224
9、48、61
9、48、61
6、37、46
6、38、47
4、25、30
OUTPUTXBAR4
O
输出 X-BAR 输出 4
6、33
32、64
32、64
24、48
25、48
OUTPUTXBAR5
O
输出 X-BAR 输出 5
7、28
2、57
2、57
2、43
2、43
29、32
OUTPUTXBAR6
O
输出 X-BAR 输出 6
9、29
1、62
1、62
1、47
1
31
OUTPUTXBAR7
O
输出 X-BAR 输出 7
0、11、16
31、33、52
31、33、52
25、41
26、42
14、28
OUTPUTXBAR8
O
输出 X-BAR 输出 8
17
34
34
SCIA_RX
I
SCI-A 接收数据
0、3、5、9、
17、28、35
2、34、39、
49、52、61、
62
2、34、39、
49、52、61、
62
2、30、38、 2、31、39、
41、46、47
42、47
19、26、
28、30、
32
SCIA_TX
O
SCI-A 发送数据
1、2、7、8、
16、24、29、
37
1、33、35、
37、47、50、
51、57
1、33、35、
37、47、50、
51、57
1、25、26、 1、26、27、
28、36、
29、40、
39、40、43
41、43
15、17、
27、29、
31
SCIB_RX
I
SCI-B 接收数据
11、13、19、
23、41
29、31、42、
54、55
29、31、42、
54、55
22、33、42
23、34
14、22
SCIB_TX
O
SCI-B 发送数据
9、10、12、
18、22、40
30、41、53、
56、62、63
30、41、53、
56、62、63
23、32、47
24、33
21
SCIC_RX
I
SCI-C 接收数据
21、23、29、
33、35、226
1、4、24、
30、42
1、4、25、
31
2、19、31
Copyright © 2023 Texas Instruments Incorporated
1、7、28、32、 1、7、28、32、
39、54
39、54
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表 5-3. 数字信号 （续）
SCIC_TX
O
SCI-C 发送数据
SPIA_CLK
I/O
SPI-A 时钟
SPIA_SIMO
I/O
SPI-A 从器件输入，主器件输出 (SIMO)
2、7、8、11、
16、20、24、
224
9、27、31、
33、35、47、
50、57
SPIA_SOMI
I/O
SPI-A 从器件输出，主器件输入 (SOMI)
1、4、10、13、
17、21、35、
228
6、28、29、
34、39、48、
51、63
SPIA_STE
I/O
SPI-A 从器件发送使能 (STE)
SYNCOUT
O
外部 ePWM 同步脉冲
I
JTAG 测试数据输入 (TDI) - TDI 是引脚的默认多路复用
器选择。默认情况下，内部上拉电阻处于禁用状态。如
果将该引脚用作 JTAG TDI，则应启用内部上拉电阻或
在电路板上添加外部上拉电阻，以避免输入悬空。
TDO
48 RGZ
48 PT
32 RHB
2、9、27、37、 2、9、27、37、
40、56
40、56
2、6、28、
31
2、6、29、
32
4、17、
20、32
3、9、12、18、 2、7、30、40、 2、7、30、40、
28、32、226
41、49、62
41、49、62
2、4、23、
31、32、
38、47
2、4、24、
32、33、39
2、20、
21、26、
32
9、27、31、
33、35、47、
50、57
6、25、26、 6、26、27、
36、39、43
40、43
4、14、
15、29
6、28、29、
34、39、48、
51、63
4、22、30、 4、23、31、
37、40
38、41
2、19、
25、27
0、5、11、19、 1、8、31、35、 1、8、31、35、
24、29、37、
37、42、52、
37、42、52、
242
61
61
1、5、26、
28、33、
41、46
1、5、27、
29、34、
42、47
3、14、
15、17、
22、28、
30、31
6、39
64
46、64
48
48
35
39
39
30
31
19
O
JTAG 测试数据输出 (TDO) - TDO 是引脚的默认多路复
用器选择。默认情况下，内部上拉电阻处于禁用状态。
当没有 JTAG 活动时，TDO 功能将处于三态条件，使
这个引脚悬空；内部上拉电阻应该被启用或者在电路板
上增加一个外部上拉电阻来避免 GPIO 输入悬空。
37
37
37
28
29
17
X1
I/O
晶体振荡器或单端时钟输入。器件初始化软件必须在启
用晶体振荡器之前配置该引脚。为了使用此振荡器，必
须将一个石英晶体电路连接至 X1 和 X2。此引脚也可
用于馈入单端 3.3V 电平时钟。
19
42
42
33
34
22
X2
I/O
晶体振荡器输出。
18
41
41
32
33
21
XCLKOUT
O
外部时钟输出。此引脚从器件中输出所选时钟信号的分
频版本。
16、18
33、41
33、41
25、32
26、33
21
TDI
30
通用输入/输出
(GPIO)
信号名称
引脚类
型
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说明
20、22、28、
32、37、224
64 VPM
64 PM
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Product Folder Links: TMS320F2800137 TMS320F2800135 TMS320F2800133 TMS320F2800132
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
5.3.3 电源和接地
表 5-4. 电源和接地
引脚类
型
说明
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
VDD
1.2V 数字逻辑电源引脚。TI 建议在每个 VDD 引脚附近
放置一个总电容值约为 10µF 的去耦电容器。
4、44、59
4、44、59
35、44
36、45
24
VDDA
3.3V 模拟电源引脚。在每个引脚上放置一个最小值为
2.2µF 的去耦电容器。在 32 RHB 封装上，VREFHI 在
内部连接至 VDDA。
22
22
18
18
11
VDDIO
3.3V 数字 I/O 电源引脚。在每个引脚上放置一个最小值
为 0.1µF 的去耦电容器。
43、60
43、60
34、45
35、46
23
具有内部下拉电阻的内部稳压器使能。将低电平连接到
VSS 以启用内部 VREG。将高电平连接到 VDDIO 以使
用外部电源。
46
数字接地。对于 QFN 封装，必须将位于封装底部的接
地焊盘焊接到 PCB 的接地平面。
5、26、45、58
5、26、45、58
PAD
22、37、44
PAD
21
21
17
17
10
信号名称
VREGENZ
VSS
VSSA
I
模拟接地
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5.3.4 测试、JTAG 和复位
表 5-5. 测试、JTAG 和复位
信号名称
引脚类
型
TCK
I
TMS
XRSn
64 VPM
64 PM
48 RGZ
48 PT
32 RHB
带有内部上拉电阻的 JTAG 测试时钟。
36
36
27
28
16
I/O
带有内部上拉电阻的 JTAG 测试模式选择
(TMS)。此串行控制输入在 TCK 上升沿
上的 TAP 控制器中计时。该器件没有
TRSTn 引脚。在电路板上应放置一个外
部上拉电阻（推荐 2.2kΩ）以将 TMS 引
脚连接至 VDDIO，从而在正常运行期间
将 JTAG 保持在复位状态。
38
38
29
30
18
I/OD
器件复位（输入）和看门狗复位（输
出）。在上电条件下，此引脚由器件驱动
为低电平。外部电路也可能会驱动此引脚
以使器件复位生效。发生看门狗复位时，
此引脚也由 MCU 驱动为低电平。在看门
狗复位期间，XRSn 引脚在 512 个
OSCCLK 周期的看门狗复位持续时间内
被驱动为低电平。XRSn 和 VDDIO 之间
应放置一个 2.2kΩ 至 10kΩ 的电阻。如
果在 XRSn 和 VSS 之间放置一个电容器
进行噪声滤除，则该电容器的容值应为
100nF 或更小。当看门狗复位生效时，这
些值允许看门狗在 512 个 OSCCLK 周期
内正确地将 XRSn 引脚驱动至 VOL。该
引脚是具有内部上拉电阻的开漏输出。如
果此引脚由外部器件驱动，则应使用开漏
器件进行驱动。
3
3
3
3
1
说明
5.4 引脚复用
5.4.1 GPIO 多路复用引脚
节 5.4.1.1 列出了 GPIO 多路复用引脚。
32
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5.4.1.1 GPIO 多路复用引脚
表 5-6. GPIO 多路复用引脚
0，4，8，
12
1
2
3
5
6
GPIO0
EPWM1_A
CANA_RX
OUTPUTXBAR7
SCIA_RX
I2CA_SDA
SPIA_STE
GPIO1
EPWM1_B
SCIA_TX
I2CA_SCL
SPIA_SOMI
EQEP1_STROBE
GPIO2
EPWM2_A
OUTPUTXBAR1
SPIA_SIMO
SCIA_TX
I2CB_SDA
CANA_TX
EPWM4_A
GPIO3
EPWM2_B
OUTPUTXBAR2
OUTPUTXBAR2
SPIA_CLK
SCIA_RX
I2CB_SCL
CANA_RX
EPWM4_B
GPIO4
EPWM3_A
I2CA_SCL
OUTPUTXBAR3
SPIA_SOMI
EPWM1_A
GPIO5
EPWM3_B
I2CA_SDA
OUTPUTXBAR3
GPIO6
EPWM4_A
OUTPUTXBAR4
SYNCOUT
EQEP1_A
GPIO7
EPWM4_B
EPWM2_A
OUTPUTXBAR5
EQEP1_B
GPIO8
EPWM5_A
ADCSOCAO
EQEP1_STROBE
SCIA_TX
GPIO9
EPWM5_B
OUTPUTXBAR6
EQEP1_INDEX
SCIA_RX
SPIA_CLK
GPIO10
EPWM6_A
ADCSOCBO
EQEP1_A
SCIB_TX
SPIA_SOMI
GPIO11
EPWM6_B
EQEP1_B
SCIB_RX
SPIA_STE
GPIO12
EPWM7_A
EQEP1_STROBE
SCIB_TX
SPIA_CLK
CANA_RX
GPIO13
EPWM7_B
EQEP1_INDEX
SCIB_RX
SPIA_SOMI
CANA_TX
GPIO16
SPIA_SIMO
OUTPUTXBAR7
EPWM5_A
SCIA_TX
EQEP1_STROBE
GPIO17
SPIA_SOMI
OUTPUTXBAR8
EPWM5_B
SCIA_RX
EQEP1_INDEX
GPIO18
SPIA_CLK
SCIB_TX
CANA_RX
EPWM6_A
I2CA_SCL
GPIO19
SPIA_STE
SCIB_RX
CANA_TX
EPWM6_B
I2CA_SDA
GPIO20
EQEP1_A
CANA_TX
SPIA_SIMO
GPIO21
EQEP1_B
CANA_RX
SPIA_SOMI
GPIO22
EQEP1_STROBE
SCIB_TX
SCIB_TX
CANA_RX
OUTPUTXBAR7
7
9
10
11
SPIA_STE
SCIA_RX
SPIA_SIMO
SCIA_TX
SPIA_SIMO
EPWM3_A
EPWM1_B
CANA_TX
I2CB_SCL
I2CA_SDA
SPIA_SIMO
XCLKOUT
CANA_TX
EPWM6_A
XCLKOUT
X2
X1
I2CA_SCL
SCIC_TX
I2CA_SDA
SCIC_RX
SCIC_TX
EPWM4_A
EQEP1_INDEX
SCIB_RX
SPIA_STE
EPWM4_A
SPIA_SIMO
SCIC_RX
GPIO28
SCIA_RX
EPWM7_A
OUTPUTXBAR5
EQEP1_A
GPIO29
SCIA_TX
EPWM7_B
OUTPUTXBAR6
EQEP1_B
GPIO32
I2CA_SDA
EQEP1_INDEX
SPIA_CLK
EPWM4_B
SCIC_TX
CANA_TX
GPIO33
I2CA_SCL
OUTPUTXBAR4
SCIC_RX
GPIO35
SCIA_RX
SPIA_SOMI
I2CA_SDA
CANA_RX
GPIO37
OUTPUTXBAR2
SPIA_STE
I2CA_SCL
SCIA_TX
CANA_TX
EPWM4_B
SCIA_TX
ERRORSTS
SCIC_TX
SPIA_CLK
ERRORSTS
I2CB_SDA
SCIC_RX
SPIA_STE
ERRORSTS
I2CB_SCL
ADCSOCBO
CANA_RX
ADCSOCAO
SCIC_RX
EQEP1_A
EPWM5_B
TDI
SCIC_TX
EQEP1_B
EPWM5_A
TDO
GPIO39
SYNCOUT
EPWM2_B
SCIB_TX
EQEP1_INDEX
EQEP1_A
SCIB_RX
EQEP1_B
GPIO224
OUTPUTXBAR3
SPIA_SIMO
EPWM1_A
CANA_TX
EQEP1_A
SCIC_TX
GPIO226
EPWM6_A
SPIA_CLK
EPWM1_B
EQEP1_STROBE
SCIC_RX
EPWM2_B
EQEP1_B
GPIO227
I2CB_SCL
GPIO228
EPWM2_A
EPWM3_A
OUTPUTXBAR1
EPWM2_B
ADCSOCAO
CANA_TX
SPIA_SOMI
EPWM2_B
I2CA_SCL
OUTPUTXBAR1
EPWM7_A
ALT
EPWM2_A
GPIO24
GPIO40
15
EPWM3_B
CANA_TX
CANA_RX
14
EQEP1_INDEX
GPIO23
GPIO41
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表 5-6. GPIO 多路复用引脚 （续）
0，4，8，
12
GPIO230
1
I2CB_SDA
GPIO242
2
3
5
6
7
EPWM3_B
CANA_RX
EPWM2_A
I2CA_SDA
OUTPUTXBAR2
SPIA_STE
9
10
11
EPWM4_A
CANA_RX
EQEP1_INDEX
13
14
15
ALT
AIO225
AIO231
AIO232
AIO233
AIO237
AIO238
AIO239
AIO241
AIO244
AIO245
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5.4.2 ADC 引脚上的数字输入 (AIO)
端口 H 上的 GPIO 与模拟引脚进行多路复用。这也称为 AIO。这些引脚只能在输入模式下工作。默认情况下，这
些引脚将用作模拟引脚，并且 GPIO 处于高阻抗状态。GPHAMSEL 寄存器用于配置这些引脚的数字或模拟操
作。
备注
如果将具有尖锐边缘（高 dv/dt）的数字信号连接到 AIO，则相邻的模拟信号可能会发生串扰。因此，
如果相邻通道用于模拟功能，用户应限制连接到 AIO 的信号的边沿速率。
5.4.3 ADC 引脚上的数字输入和输出 (AGPIO)
一些 GPIO 与模拟引脚进行多路复用，并具有数字输入和输出功能。这些也称为 AGPIO。与 AIO 不同，AGPIO
具有完整的输入和输出能力。
默认情况下，AGPIO 未连接，必须进行配置。表 5-7 显示了如何配置 AGPIO。要启用模拟功能，请设置模拟子
系统中的寄存器 AGPIOCTRLx。要启用数字功能，请设置通用输入/输出 (GPIO) 一章中的寄存器 GPxAMSEL。
表 5-7. AGPIO 配置
(1)
引脚连接到：
AGPIOCTRLx.GPIOy
（默认值 = 0）
GPxAMSEL.GPIOy
（默认值 = 1）
ADC
GPIOy
0
0
-
是
0
1
(1)
-
1
0
-
是
1
1
是
-
-
(1)
默认情况下，没有信号连接到 AGPIO 引脚。必须选择表中的其他行之一来实现引脚功能。
备注
如果将具有尖锐边缘（高 dv/dt）的数字信号连接到 AGPIO，则相邻的模拟信号可能会发生串扰。因
此，如果相邻通道用于模拟功能，用户可以限制连接到 AGPIO 的信号的边沿速率。
5.4.4 GPIO 输入 X-BAR
输入 X-BAR 用于将信号从 GPIO 路由到许多不同的 IP 块，例如 ADC、eCAP、ePWM 和外部中断（请参阅图
5-6）。 表 5-8 列出了输入 X-BAR 目标。有关配置输入 X-BAR 的详细信息，请参阅 TMS320F280013x 实时微控
制器技术参考手册 的“交叉开关 (X-BAR)”一章。
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图 5-6. 输入 X-BAR
表 5-8. 输入 X-BAR 目标
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
ECAP
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
EPWM X-BAR
是
是
是
是
是
是
是
是
是
是
是
是
是
是
输出 X-BAR
是
是
是
是
是
是
XINT1
XINT2
XINT3
输入
CPU XINT
EPWM 跳闸
TZ1、 TZ2、 TZ3、
TRIP1 TRIP2 TRIP3
TRIP6
ADC 转换启动
ADCEX
TSOC
EPWM/ECAP 同
步
EXTSY
NCIN1
DCCx
EXTSY
NCIN2
CLK CLK
1
1
CLK1 CLK0
EPG1 EPG1 EPG1 EPG1
IN1
IN2
IN3
IN4
EPG
36
XINT4 XINT5
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5.4.5 GPIO 输出 X-BAR 和 ePWM X-BAR
输出 X-BAR 有 8 个输出可以在 GPIO 多路复用器上选择作为 OUTPUTXBARx。ePWM X-BAR 有 8 个输出与
ePWM 的 TRIPx 输入相连。输出 X-BAR 和 ePWM X-BAR 的源如图 5-7 所示。
CMPSSx
ePWM and eCAP
Sync Chain
ADCSOCA0
Select Circuit
CTRIPOUTH
CTRIPOUTL
(Output X-BAR only)
CTRIPH
CTRIPL
(ePWM X-BAR only)
EXTSYNCOUT
TRIP4
TRIP5
ADCSOCA0
ADCSOCB0
Select Circuit
ADCSOCB0
eCAPx
ECAPxOUT
ADCx
EVT1
EVT2
EVT3
EVT4
EPWM
X-BAR
TRIP7
TRIP8
TRIP9
TRIP10
TRIP11
TRIP12
All
ePWM
Modules
eQEPx
Input X-BAR
EPGx
INPUT1-6
INPUT7-14
(ePWM X-BAR only)
Output
X-BAR
OUTPUTXBAR1
OUTPUTXBAR2
OUTPUTXBAR3
OUTPUTXBAR4
OUTPUTXBAR5
OUTPUTXBAR6
OUTPUTXBAR7
OUTPUTXBAR8
GPIO
Mux
EPGOUT
X-BAR Flags
(shared)
图 5-7. 输出 X-BAR 和 ePWM X-BAR 源
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5.5 GPIO 和 ADC 分配
表 5-9. GPIO 和 ADC 分配
特性
64 PM
64 PM（具有 VREGENZ）
(64 VPM)
48 PT
48 RGZ
32 RHB
GPIO
GPIO
23
22
13
16
10
AGPIO
11
11
8
8
5
总 GPIO
38
37
28
19
AIO
10
10
9
9
6
总 GPIO 和 AIO
48
47
34
37
25
JTAG 和振荡器 GPIO
4（TDI、TDO、X1、X2）
25
ADC
ADC 通道
10
10
9
9
6
AGPIO
11
11
8
8
5
总 ADC 通道数（单端）
21
21
17
17
11
5.6 带有内部上拉和下拉的引脚
器件上的某些引脚具有内部上拉或下拉。表 5-10 列出了拉动方向及其活动时间。默认情况下，GPIO 引脚的上拉
被禁用，可以通过软件启用。为了避免任何悬空的未键合输入，引导 ROM 将在特定封装中对未键合的 GPIO 引
脚启用内部上拉。表 5-10 中提到的带有上拉和下拉的其他引脚始终处于打开状态且无法被禁用。
表 5-10. 带有内部上拉和下拉的引脚
引脚
GPIOx
复位
(XRSn = 0)
器件引导
应用
禁用上拉
禁用上拉(1)
应用定义
GPIO35/TDI
禁用上拉
应用定义
GPIO37/TDO
禁用上拉
应用定义
TCK
上拉有效
TMS
上拉有效
XRSn
上拉有效
其他引脚（包括 AIO）
(1)
38
上拉或下拉未存在
给定封装中未绑定的引脚将具有由引导 ROM 启用内部上拉。
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5.7 未使用引脚的连接
对于不需要使用器件所有功能的应用，表 5-11 列出了对任何未使用引脚的可接受条件。当表 5-11 中列出了多个
选项时，任何选项都可接受。表 5-11 中未列的引脚需按照节 5 中所述进行连接。
表 5-11. 未使用引脚的连接
信号名称
可接受的做法
模拟
VREFHI
连接至 VDDA（仅在应用中未使用 ADC 时适用）
VREFLO
绑定到 VSSA
模拟输入引脚
•
•
无连接
绑定到 VSSA
•
通过电阻器连接到 VSSA
•
•
无连接
通过电阻器连接到 VSSA
模拟输入引脚（与 GPIO 共用）
数字
GPIOx
•
无连接（启用内部上拉的输入模式）
•
无连接（禁用内部上拉的输出模式）
•
上拉或下拉电阻器（任意值电阻器，输入模式，禁用内部上拉）
选择 TDI 多路复用器选项（默认）时，GPIO 处于输入模式。
GPIO35/TDI
•
•
启用内部上拉电阻
外部上拉电阻
当 TDO 复用选项被选中时（默认），GPIO 只在 JTAG 活动期间处于输出模式；否则，它处于三态条
件。必须对该引脚进行偏置，以避免在输入缓冲器上产生额外电流。
GPIO37/TDO
•
•
启用内部上拉电阻
外部上拉电阻
TCK
•
•
无连接
上拉电阻器
TMS
上拉电阻器
关闭 XTAL 和：
GPIO19/X1
•
输入模式，启用内部上拉电阻
•
输入模式，使用外部上拉或下拉电阻
•
输出模式，禁用内部上拉电阻
关闭 XTAL 和：
GPIO18/X2
•
输入模式，启用内部上拉电阻
•
输入模式，使用外部上拉或下拉电阻
•
输出模式，禁用内部上拉电阻
电源和接地
VDD
所有 VDD 引脚必须按照节 5.3 所述进行连接。不应使用引脚来偏置任何外部电路。
VDDA
如果未使用专用模拟电源，则连接到 VDDIO。
VDDIO
所有 VDDIO 引脚必须按照节 5.3 所述进行连接。
VSS
所有 VSS 引脚必须连接到电路板接地。
VSSA
如果未使用模拟接地，则连接到 VSS。
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6 规格
6.1 绝对最大额定值
在推荐的运行条件下（除非另有说明）(1) (2)
最小值
最大值
VDD 以 VSS 为基准
-0.3
1.5
VDDIO 以 VSS 为基准
-0.3
4.6
VDDA 以 VSSA 为基准
-0.3
4.6
输入电压
VIN (3.3V)
-0.3
4.6
V
输出电压
VO
-0.3
4.6
V
数字/模拟输入（每引脚），IIK（VIN < VSS/VSSA 或 VIN > VDDIO/
VDDA）(4)
-20
20
所有输入的总计，IIKTOTAL
（VIN < VSS/VSSA 或 VIN > VDDIO/VDDA）
-20
20
输出电流
数字输出（每引脚），IOUT
-20
20
mA
工作结温
TJ
-40
155
°C
贮存温度(3)
Tstg
–65
150
°C
电源电压
输入钳位电流
(1)
(2)
(3)
(4)
单位
V
mA
超出绝对最大额定值运行可能会对器件造成损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条件下
能够正常运行。如果超出建议运行条件但在绝对最大额定值范围内使用，器件可能不会完全正常运行，这可能影响器件的可靠性、功能
和性能，并缩短器件寿命。
除非另有说明，否则所有电压值均以 VSS 为基准。
长期高温贮存或在最大温度条件下超期使用可能会导致器件总体使用寿命缩短。有关更多信息，请参阅“半导体和 IC 封装热指标”应用
报告。
每个引脚的连续钳位电流为 ±2mA。请勿在此条件下连续工作，因为 VDDIO/VDDA 电压可能会在内部上升并影响其他电气规格。
6.2 ESD 等级
值
单位
采用 64 引脚 PM 封装的 F2800137、F2800135、F2800133
V(ESD）
静电放电 (ESD)
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
充电器件模型 (CDM)，符合
所有引脚
ANSI/ESDA/JEDEC JS-002 标准 64 引脚 PM 上的转角引脚：
(2)
1、16、17、32、33、48、49、
64
±500
±750
V
采用 48 引脚 PT 封装的 F2800137、F2800135、F2800133、F2800132
V(ESD）
静电放电 (ESD)
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
充电器件模型 (CDM)，符合
所有引脚
ANSI/ESDA/JEDEC JS-002 标准 48 引脚 PT 上的转角引脚：
(2)
1、12、13、24、25、36、37、
48
±500
±750
V
采用 48 引脚 RGZ 封装的 F2800137、F2800135、F2800133、F2800132
V(ESD）
静电放电 (ESD)
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
充电器件模型 (CDM)，符合
所有引脚
ANSI/ESDA/JEDEC JS-002 标准 48 引脚 RGZ 上的转角引脚：
(2)
1、12、13、24、25、36、37、
48
±500
±750
V
采用 32 引脚 RHB 封装的 F2800137、F2800135、F2800133、F2800132
40
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6.2 ESD 等级 （续）
值
V(ESD）
(1)
(2)
静电放电 (ESD)
单位
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
充电器件模型 (CDM)，符合
所有引脚
ANSI/ESDA/JEDEC JS-002 标准 32 引脚 RHB 上的转角引脚：
(2)
1、8、9、16、17、24、25、32
±500
V
±750
JEDEC 文档 JEP155 指出：500V HBM 时能够在标准 ESD 控制流程下安全生产。
JEDEC 文档 JEP157 指出：250V CDM 能够在标准 ESD 控制流程下安全生产。
6.3 建议运行条件
器件电源电压，VDDIO 和 VDDA
启用内部 BOR(3)
禁用内部 BOR
器件电源电压，VDD
最小值
标称值
最大值
VBOR-VDDIO(MAX) + VBOR-GB (2)
3.3
3.63
2.8
3.3
3.63
1.14
1.2
1.32
器件接地，VSS
模拟接地，VSSA
SRSUPPLY
单位
V
V
0
V
0
V
VDDIO、VDD、VDDA 相对于 VSS 的
电源电压斜升速率。(4)
数字输入电压
VSS – 0.3
VDDIO + 0.3
模拟输入电压
VSSA – 0.3
VDDA + 0.3
V
结温，TJ (1)
-40
140
°C
自然通风温度，TA
-40
125
°C
VIN
(1)
(2)
(3)
(4)
V
在 TJ = 105°C 以上的温度下长时间运行将缩短器件的使用寿命。更多信息，请参阅计算嵌入式处理器的有效使用寿命。
请参阅电源管理模块 (PMM) 部分。
默认情况下会启用内部 BOR。
请参阅“电源管理模块运行条件”表。
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6.4 功耗摘要
本小节中列出的电流值仅代表给定的测试条件下的值，而不是可能的绝对最大值。应用中的实际器件电流将随应
用代码和引脚配置的不同而变化。节 6.4.1 列出了系统电流消耗值。
6.4.1 系统电流消耗 - 启用 VREG - 内部电源
在建议的工作条件下测得（除非另有说明）
典型值：Vnom
参数
测试条件
最小值 典型值 最大值
单位
工作模式
IDDIO
(3)
IDDA
运行期间的 VDDIO 电流消耗
运行期间的 VDDA 电流消耗
这是典型重负载应用中电流的
估算值。实际电流会因系统活
动、I/O 电气负载和开关频率
而异。这包括启用内部 Vreg
时的内核电源电流。
- CPU 从 RAM 运行
- 闪存加电
- X1/X2 晶振加电
- PLL 被启用，SYSCLK=最
大器件频率
- 模拟模块加电
- 输出在没有直流负载的情况
下是静态
- 输入是静态高电平或低电平
30℃
36
mA
85℃
44
mA
125℃
50
mA
30℃
1.6
85℃
125℃
mA
2
mA
2.5
mA
空闲模式
IDDIO
IDDA
- CPU 处于空闲模式
器件处于空闲模式时的 VDDIO 电 - 闪存断电
流消耗
- PLL 被启用，SYSCLK=最
大器件频率，CPUCLK 被选
通
- X1/X2 晶振被加电
器件处于空闲模式时的 VDDA 电 - 模拟模块被断电
- 输出在没有直流负载的情况
流消耗
下是静态
- 输入为静态高电平或低电平
30℃
17
mA
85℃
21
mA
125℃
27
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
待机模式（PLL 启用）
IDDIO
IDDA
42
- CPU 处于待机模式
器件处于待机模式时的 VDDIO 电 - 闪存断电
流消耗
- PLL 被启用，SYSCLK 和
CPUCLK 会选通
- X1/X2 晶振断电
- 模拟模块断电
器件处于待机模式时的 VDDA 电 - 输出在没有直流负载的情况
流消耗
下是静态
- 输入为静态高电平或低电平
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30℃
7
mA
85℃
11
mA
125℃
17
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
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6.4.1 系统电流消耗 - 启用 VREG - 内部电源 （续）
在建议的工作条件下测得（除非另有说明）
典型值：Vnom
参数
测试条件
最小值 典型值 最大值
单位
待机模式（PLL 禁用）
IDDIO
IDDA
- CPU 处于待机模式
器件处于待机模式时的 VDDIO 电 - 闪存断电
流消耗
- PLL 被禁用，SYSCLK 和
CPUCLK 会选通
- X1/X2 晶振断电
- 模拟模块断电
器件处于待机模式时的 VDDA 电 - 输出在没有直流负载的情况
流消耗
下是静态
- 输入为静态高电平或低电平
30℃
- CPU 处于停机模式
器件处于停机模式时的 VDDIO 电 - 闪存被断电
流消耗
- PLL 被禁用，SYSCLK 和
CPUCLK 被选通
- X1/X2 晶振被断电
- 模拟模块被断电
器件处于停机模式时的 VDDA 电 - 输出在没有直流负载的情况
流消耗
下是静态
- 输入为静态高电平或低电平
30℃
5.8
85℃
125℃
30℃
mA
9
mA
15.5
mA
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
停机模式
IDDIO
IDDA
5
mA
85℃
8.2
mA
125℃
15
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
45
65
mA
0.1
2.5
mA
闪存擦除/编程
擦除/编程周期期间的 VDDIO 电流 - CPU 从 RAM 运行
消耗(1)
- 闪存进行连续编程/擦除操作
- PLL 被启用，SYSCLK 为
120MHz。
- 外设时钟被关闭。
- X1/X2 晶体上电
擦除/编程周期期间的 VDDA 电流 - 模拟器件断电
-输出在没有直流负载的情况
消耗
下是静态
- 输入为静态高电平或低电平
IDDIO
IDDA
复位模式
IDDIO
复位激活时的 VDDIO
电流消耗(2)
器件正在复位
IDDA
(1)
(2)
(3)
复位处于活动状态时的 VDDA 电
流消耗(2)
30℃
7
mA
85℃
10.7
mA
17
mA
30℃
0.01
mA
85℃
0.01
mA
125℃
0.01
mA
125℃
闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如 USB 编程器）的编程环境必须能够为器件和其他系
统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。
这是复位激活（即 XRSn 为低电平）时的电流消耗。
“内部电源”表中的 IDDIO 电流消耗值低于“外部电源”表中的 IDDIO + IDD 电流消耗值。这是因为“内部电源”表的“最大值”列将内
核稳压至 VDD NOM，而“外部电源”表的“最大值”列将内核稳压至 VDD MAX（来自建议工作条件 表）。
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6.4.2 系统电流消耗 - 禁用 VREG - 外部电源
在建议的工作条件下测得（除非另有说明）
典型值：Vnom
参数
测试条件
最小值 典型值 最大值
单位
工作模式
IDD
运行期间的 VDD 电流消耗
IDDIO
运行期间的 VDDIO 电流消耗
IDDA
运行期间的 VDDA 电流消耗
这是典型重负载应用中电流的
估算值。实际电流会因系统活
动、I/O 电气负载和开关频率
而异。这包括启用内部 Vreg
时的内核电源电流。
- CPU 从 RAM 运行
- 闪存加电
- X1/X2 晶振加电
- PLL 被启用，SYSCLK=最
大器件频率
- 模拟模块加电
- 输出在没有直流负载的情况
下是静态
- 输入是静态高电平或低电平
30℃
35
85℃
125℃
mA
42
mA
49.5
mA
30℃
5.8
mA
85℃
5.8
mA
125℃
5.8
mA
30℃
1.6
mA
85℃
125℃
2
mA
2.5
mA
空闲模式
30℃
IDD
IDDIO
IDDA
器件处于空闲模式时的 VDD 电流 - CPU 处于空闲模式
消耗
- 闪存断电
- PLL 被启用，SYSCLK=最
大器件频率，CPUCLK 被选
器件处于空闲模式时的 VDDIO 电 通
- X1/X2 晶振被加电
流消耗
- 模拟模块被断电
- 输出在没有直流负载的情况
器件处于空闲模式时的 VDDA 电 下是静态
- 输入为静态高电平或低电平
流消耗
14
85℃
125℃
mA
19
mA
26
mA
30℃
3.9
mA
85℃
3.9
mA
125℃
3.9
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
待机模式（PLL 启用）
30℃
IDD
IDDIO
IDDA
44
器件处于待机模式时的 VDD 电流
- CPU 处于待机模式
消耗
- 闪存断电
- PLL 被启用，SYSCLK 和
CPUCLK 会选通
器件处于待机模式时的 VDDIO 电
- X1/X2 晶振断电
流消耗
- 模拟模块断电
- 输出在没有直流负载的情况
下是静态
器件处于待机模式时的 VDDA 电 - 输入为静态高电平或低电平
流消耗
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3.6
85℃
125℃
mA
7.6
mA
17
mA
30℃
3.9
mA
85℃
3.9
mA
125℃
3.9
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
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6.4.2 系统电流消耗 - 禁用 VREG - 外部电源 （续）
在建议的工作条件下测得（除非另有说明）
典型值：Vnom
参数
测试条件
最小值 典型值 最大值
单位
待机模式（PLL 禁用）
30℃
IDD
IDDIO
IDDA
器件处于待机模式时的 VDD 电流
- CPU 处于待机模式
消耗
- 闪存断电
- PLL 被禁用，SYSCLK 和
CPUCLK 会选通
器件处于待机模式时的 VDDIO 电
- X1/X2 晶振断电
流消耗
- 模拟模块断电
- 输出在没有直流负载的情况
下是静态
器件处于待机模式时的 VDDA 电 - 输入为静态高电平或低电平
流消耗
2.6
85℃
125℃
mA
6.6
mA
13.5
mA
30℃
3.1
mA
85℃
3.1
mA
125℃
3.1
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
停机模式
30℃
IDD
IDDIO
IDDA
器件处于停机模式时的 VDD 电流
- CPU 处于停机模式
消耗
- 闪存被断电
- PLL 被禁用，SYSCLK 和
CPUCLK 被选通
器件处于停机模式时的 VDDIO 电
- X1/X2 晶振被断电
流消耗
- 模拟模块被断电
- 输出在没有直流负载的情况
下是静态
器件处于停机模式时的 VDDA 电 - 输入为静态高电平或低电平
流消耗
2.4
mA
85℃
6.2
mA
125℃
13.2
mA
30℃
3.1
mA
85℃
3.1
mA
125℃
3.1
mA
30℃
0.01
mA
85℃
0.1
mA
125℃
0.1
mA
32
50
mA
13
17
mA
0.1
2.5
mA
闪存擦除/编程
IDD
IDDIO
IDDA
擦除/编程周期期间的 VDD 流耗(1) - CPU 从 RAM 运行
- 闪存进行连续编程/擦除操作
擦除/编程周期期间的 VDDIO 电流
- PLL 被启用，SYSCLK 为
(1)
消耗
100MHz。
- 外设时钟被关闭。
- X1/X2 晶振加电
- 模拟器件断电
擦除/编程周期期间的 VDDA 电流 - 输出在没有直流负载的情况
消耗
下是静态
- 输入为静态高电平或低电平
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6.4.2 系统电流消耗 - 禁用 VREG - 外部电源 （续）
在建议的工作条件下测得（除非另有说明）
典型值：Vnom
参数
测试条件
最小值 典型值 最大值
单位
复位模式
IDD
IDDIO
IDDA
(1)
(2)
复位激活时的 VDD
电流消耗(2)
复位处于活动状态时的 VDDIO 电
器件正在复位
流消耗(2)
复位处于活动状态时的 VDDA 电
流消耗(2)
30℃
2.2
mA
85℃
4.2
mA
125℃
8.7
mA
30℃
5
mA
85℃
5
mA
125℃
5
mA
30℃
0.01
mA
85℃
0.01
mA
125℃
0.01
mA
闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如 USB 编程器）的编程环境必须能够为器件和其他系
统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。
这是复位激活（即 XRSn 为低电平）时的电流消耗。
6.4.3 工作模式测试说明
节 6.4.1、节 6.4.2 和节 6.4.5.1 列出了器件工作模式下的电流消耗值。工作模式下将估算应用可能遇到的流耗。这
些测量的测试条件具有以下属性：
• 从 RAM 执行代码。
• 闪存被读取，并保持激活状态。
• I/O 引脚不驱动任何外部元件。
• 所有外设都启用了时钟。
• 所有 CPU 都在积极执行代码。
• 所有模拟外设均已通电。ADC 和 DAC 会定期转换。
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6.4.4 电流消耗图
下面的图显示了器件频率、温度、电源与电流消耗之间关系的典型图示。实际结果因系统实现情况和具体条件而
异。
图 6-2 显示了内部电源在不同温度和工作模式下的典型工作电流曲线，数据基于系统电流消耗 - 启用 VREG - 内
部电源 表（30°C 数据在 VNOM 下获取，较高温度数据点在 VMAX 下获取）。图 6-3 显示了外部电源在不同温度
和工作模式下的典型工作电流曲线，数据基于 系统电流消耗 - 启用 VREG - 外部电源 表（30°C 数据在 VNOM 下
获取，较高温度数据点在 VMAX 下获取）。
图 6-1. 工作电流与频率间的关系
图 6-2. 电流与温度间的关系 - 内部电源
45
40
35
OPERATING
30
IDLE
IDD (mA)
STANDBY (PLL EN)
25
STANDBY (PLL DIS)
HALT
20
15
10
5
0
30
40
50
60
70
80
90
Temperature (°C)
100
110
120
图 6-3. 电流与温度间的关系 - 外部电源
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6.4.5 减少电流消耗
F280013x 器件提供了一些减少器件电流消耗的方法：
• 在应用的空闲期间，可以进入两种低功耗模式中的任何一种：空闲或待机。
• 如果代码从 RAM 中运行，闪存模块可能会断电。
• 禁用假定具有输出功能的引脚上的上拉电阻。
• 每个外设都有一个单独的时钟使能位 (PCLKCRx)。通过关闭给定应用中未使用的任何外设的时钟，可以减少
电流消耗。节 6.4.5.1 列出了通过使用 PCLKCRx 寄存器禁用时钟可以实现的典型电流降低。
• 为了在 LPM 模式下实现更低的 VDDA 电流消耗，请参阅 TMS320F280013x 实时微控制器技术参考手册 的
“模数转换器 (ADC)”一章，确保每个模块也断电。
6.4.5.1 每个禁用外设的典型电流降低
对于具有多个实例的外设，所引用的电流是针对所有模块的。
IDDIO 电流减少 (mA)
外设
ADC(1)
1.32
CMPSS_LITE(1)
0.57
CMPSS(1)
0.31
CPU 计时器
0.06
DCAN
1.25
DCC
0.08
eCAP
0.12
EPG
0.32
ePWM
4.13
HRPWM
1.98
eQEP
0.18
SCI
0.50
I2C
0.51
SPI
0.11
(1)
48
此电流代表了每个模块的数字部分汲取的电流。
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6.5 电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
数字和模拟 IO
IOH = IOH MIN
VOH
高电平输出电压
VOL
低电平输出电压
IOH
所有输出引脚的高电平输出源电流
IOH=-100μA
VDDIO * 0.8
IOL=IOL 最大值
0.4
IOL = 100µA
0.2
-4
IOL
所有输出引脚的低电平输出灌电流
ROH
所有输出引脚的高电平输出阻抗
VOH=VDDS-0.4V
50
ROL
所有输出引脚的低电平输出阻抗
VOL=0.4V
48
VIH
高电平输入电压
VIL
低电平输入电压
VHYSTERESIS
V
VDDIO – 0.2
mA
4
mA
65
96
Ω
60
84
Ω
2.0
V
0.8
输入迟滞 (AIO)
125
输入迟滞 (GPIO)
125
V
V
mV
IPULLDOWN
输入电流
带有下拉的引脚
VDDIO = 3.3V
VIN = VDDIO
120
µA
IPULLUP
输入电流
启用上拉的数字输入(1)
VDDIO = 3.3V
VIN = 0V
160
µA
RPULLDOWN
弱下拉电阻
RPULLUP
弱上拉电阻
ILEAK
输入电容
31.49
61.55
kΩ
19.89
29.45
53.63
kΩ
数字输入
上拉和输出被禁用
0V ≤ VIN ≤ VDDIO
0.1
模拟引脚
模拟驱动器禁用
0V ≤ VIN ≤ VDDA
0.1
引脚漏电流
CI
22.66
数字输入
µA
2
pF
模拟引脚(2)
VREG 和 BOR
VREG、POR、
BOR(4)
(1)
(2)
(3)
有关带有上拉或下拉的引脚列表，请参阅“带有内部上拉和下拉的引脚”表。
模拟引脚是单独指定的；请参阅“ADC 输入模型”部分中的“每通道寄生电容”表。
请参阅电源管理模块 (PMM) 部分。
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6.6 PM 封装的热阻特性
°C/W(1)
RΘJC
结至外壳热阻，顶部
21.9
结至外壳热阻，底部
不适用
RΘJB
结至电路板热阻
39.6
RΘJA（高 k PCB）
结至大气热阻
62.5
PsiJT
结至封装顶部
1.1
结至电路板
39.2
PsiJB
(1)
以上值基于 JEDEC 定义的 2S2P 系统（基于 JEDEC 定义的 1S0P 系统的 Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下 EIA/JEDEC 标准：
•
JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
•
JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
•
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
•
JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements
6.7 PT 封装的热阻特性
°C/W(1)
RΘJC
结至外壳热阻，顶部
21.2
结至外壳热阻，底部
不适用
RΘJB
结至电路板热阻
35.1
RΘJA（高 k PCB）
结至大气热阻
60.1
PsiJT
结至封装顶部
0.9
PsiJB
结至电路板
34.7
(1)
以上值基于 JEDEC 定义的 2S2P 系统（基于 JEDEC 定义的 1S0P 系统的 Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下 EIA/JEDEC 标准：
•
JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
•
JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
•
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
•
JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements
6.8 RGZ 封装的热阻特性
°C/W(1)
结至外壳热阻，顶部
18.6
结至外壳热阻，底部
2.8
RΘJB
结至电路板热阻
10.7
RΘJA（高 k PCB）
结至大气热阻
28.4
PsiJT
结至封装顶部
0.2
PsiJB
结至电路板
10.7
RΘJC
(1)
50
以上值基于 JEDEC 定义的 2S2P 系统（基于 JEDEC 定义的 1S0P 系统的 Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
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•
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•
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•
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6.9 RHB 封装的热阻特性
°C/W(1)
结至外壳热阻，顶部
22.5
结至外壳热阻，底部
2.8
RΘJB
结至电路板热阻
12.3
RΘJA（高 k PCB）
结至大气热阻
31.3
PsiJT
结至封装顶部
0.3
结至电路板
12.2
RΘJC
PsiJB
(1)
以上值基于 JEDEC 定义的 2S2P 系统（基于 JEDEC 定义的 1S0P 系统的 Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下 EIA/JEDEC 标准：
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6.10 散热设计注意事项
根据最终应用设计和运行情况，IDD 和 IDDIO 电流可能有所不同。最终产品中超过建议最大功率耗散的系统可能需
要额外的散热增强措施。环境温度 (TA) 随最终应用和产品设计的不同而不同。影响可靠性和功能性的关键参数是
结温 TJ，而不是环境温度。因此，应该注意将 TJ 保持在指定限值内。应该测量 Tcase 以评估工作结温 TJ。通常在
封装顶部表面的中心测量 Tcase。热应用报告半导体和 IC 封装热指标 有助于理解热指标和相关定义。
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6.11 系统
6.11.1 电源管理模块 (PMM)
6.11.1.1 引言
电源管理模块 (PMM) 可以处理运行器件时所需的所有电源管理功能。
6.11.1.2 概述
在图 6-4 中给出了 PMM 的框图。可以看出，PMM 包含多个子组件，这些子组件将在后续章节中进行介绍。
MCU
To Rest of Chip
PMM
I/O
POR
CPU Reset
Release
RISE
DELAY
(80us)
I/O
BOR
Internal
All
Monitors
Release
Signal
RISE
DELAY
(40us)
EN
VMONCTL.bit.BORLVMONDIS
CVDDIO
XRSn
VREGENZ
Internal
VSS
1.2v LDO
VREG
VDD
VSS
External
VDDIO
Internal
VDD
POR
OUT
IN
EN
External
CVDD
图 6-4. PMM 方框图
6.11.1.2.1 电源轨监视器
PMM 在电源轨上有电压监视器，一旦电压在上电期间超过设定的阈值，XRSn 信号便会释放为高电平。如果任何
电压降至编程的电平以下，这些电压监视器还可以使 XRSn 信号跳闸为低电平。后续各节将介绍各种电压监视
器。
备注
启动后，并非所有电压监视器都支持在应用中运行器件。在不支持电压监视器的情况下，如果器件在应
用运行过程中需要监视电源电压，则建议使用外部监控器。
三个电压监视器（I/O POR、I/O BOR、VDD POR）都必须在器件开始运行（即 XRSn 变为高电平）之前释放各
自的输出。但是，如果任何电压监视器跳闸，XRSn 将被驱动为低电平。当任何电压监视器跳闸时，I/O 保持高阻
抗。
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6.11.1.2.1.1 I/O POR（上电复位）监视器
I/O POR 监视器会监控 VDDIO 电源轨。在上电期间，这是第一个在 VDDIO 上释放的监视器（即第一个要解除跳
闸的监视器）。
6.11.1.2.1.2 I/O BOR（欠压复位）监视器
I/O BOR 监视器还会监控 VDDIO 电源轨。在上电期间，这是第二个在 VDDIO 上释放的监视器（即第二个要解除
跳闸的监视器）。与 I/O POR 相比，该监视器具有更严格的容差。
只 要 电 压 降 至 低 于 建 议 工 作 电 压 ， 都 会 导 致 I/O BOR 跳 闸 并 复 位 器 件 ， 但 可 以 通 过 将
VMONCTL.bit.BORLVMONDIS 设置为 1 来禁用该功能。只有在器件完全启动后，才能禁用 I/O BOR。如果 I/O
BOR 被禁用，I/O POR 将在电压下降时复位器件。
备注
I/O POR 跳闸的电平远低于 VDDIO 的最小建议电压，因此不应用于器件监控。
图 6-5 所示为 I/O BOR 的工作区域。
3.63 V
3.3 V
+10%
0%
Recommended
System Voltage
Regulator Range
VDDIO
Operating
Range
3.1 V
–6.1%
3.0 V
–9.1%
VBOR-GB
BOR Guard Band
VBOR-VDDIO
Internal BOR Threshold
2.81 V
2.80 V
–14.8%
–15.1%
图 6-5. I/O BOR 工作区域
6.11.1.2.1.3 VDD POR（上电复位）监视器
VDD POR 监视器可监控 VDD 电源轨。在上电期间，一旦电压超过 VDD 上编程的跳闸电平，该监视器就会释放
（即解除跳闸）。
备注
VDD POR 编程为低于 VDD 最小建议电压的水平，因此，如果应用中需要 VDD 监控，不应该依赖
VDD POR 来进行此监控。
6.11.1.2.2 外部监控器使用情况
VDDIO 监控：I/O BOR 支持应用使用，因此无需外部监控器来监控 I/O 电源轨。
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VDD 监控：
• VDD 由内部 VREG 供电：VDD 电源由 VDDIO 电源提供。VREG 的设计方式使有效的 VDDIO 电源（由 IO
BOR 监控）意味着有效的 VDD 电源。
• VDD 由外部电源供电：VDD POR 不支持应用使用。如果应用需要 VDD 监控，则可以使用外部监控器监控
VDD 电源轨。
备注
不支持将外部监控器与内部 VREG 一起使用。如果应用需要 VDD 监控，则必须使用具有 VREGENZ
引脚的封装从外部为 VDD 供电。
6.11.1.2.3 延迟块
电压监控器路径中的延迟块协同工作，以延迟电压监控器和 XRSn 之间的释放时间。当 XRSn 在外部 VREG 模式
下释放时，这些延迟旨在确保电压稳定。延迟块仅在上电期间（即，当 VDDIO 和 VDD 斜升时）有效。
延迟块有助于实现电源管理模块电气数据和时序中所指定的电源轨最小压摆率。
备注
方框图中指定的延迟数字是典型值。
6.11.1.2.4 内部 1.2V LDO 稳压器 (VREG)
内部 VREG 由 VDDIO 电源轨供电，并可以生成为 VDD 引脚供电所需的 1.2V 电压。启用它的方法是将
VREGENZ 引脚绑定为低电平。虽然有了内部 VREG 后便不再需要为 VDD 使用外部电源，但 VDD 引脚上仍需要
去耦电容器以确保 VREG 稳定性和避免瞬变。有关详细信息，请参阅 VDD 去耦 一节。
6.11.1.2.5 VREGENZ
VREGENZ（VREG 禁用）引脚可控制内部 VREG 的状态。要启用内部 VREG，请将 VREGENZ 引脚连接到逻辑
低电压。对于从外部为 VDD 供电（外部 VREG）的应用，通过将 VREGENZ 引脚连接至高电平来禁用内部
VREG。
备注
并非所有器件封装都具有 VREGENZ 引脚输出。对于没有 VREGENZ 的封装，不支持外部 VREG 模
式。
6.11.1.3 外部元件
6.11.1.3.1 去耦电容器
VDDIO 和 VDD 需要去耦电容器才能正常运行。后续章节将概述这些要求。
6.11.1.3.1.1 VDDIO 去耦
在 VDDIO 上放置最小的去耦电容值。请参阅 CVDDIO 参数（位于电源管理模块电气数据和时序中）。实际使用的
去耦电容值取决于驱动 VDDIO 的电源。可接受以下任一配置：
• 配置 1：根据 CVDDIO 参数在每个 VDDIO 引脚上放置一个去耦电容器。
• 配置 2：安装等效于 CVDDIO * VDDIO 引脚的单个去耦电容器。
备注
将去耦电容器（一个或多个）靠近器件引脚放置至关重要。
6.11.1.3.1.2 VDD 去耦
在 VDD 上放置最小的去耦电容值。请参阅 CVDD TOTAL 参数（位于电源管理模块电气数据和时序中）。
在外部 VREG 模式下，实际使用的去耦电容值取决于驱动 VDD 的电源。
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可接受以下任一配置：
• 配置 1：对 VDD 引脚上的 CVDD TOTAL 值执行除法运算。
• 配置 2：安装一个容值为 CVDD TOTAL 的去耦电容器。
备注
将去耦电容器（一个或多个）靠近器件引脚放置至关重要。
6.11.1.4 电源时序
6.11.1.4.1 电源引脚联动
强烈建议将所有 3.3V 电源轨连接在一起并由单个电源供电。该列表包括：
• VDDIO
• VDDA
此外，连接所有电源引脚以避免任何未连接的情况。
在外部 VREG 模式下，VDD 引脚应连接在一起并由单个电源供电。
在内部 VREG 模式下，将 VDD 引脚连接在一起是可选操作，只要每个 VDD 引脚上都有一个电容器连接到引脚即
可。请参阅 VDD 去耦 一节以了解 VDD 去耦配置。
器件上的模拟模块具有相当高的 PSRR；因此，在大多数情况下，VDDA 上的噪声必须超过电源轨的建议运行条
件之后，模拟模块才会出现性能下降。因此，单独为 VDDA 供电带来的好处通常微乎其微。然而，为了改善噪
声，一种可接受的做法是在 VDDIO 和 VDDA 之间放置一个 π 型滤波器。
备注
每个电源轨的所有电源引脚在内部连接在一起。例如，所有 VDDIO 引脚在内部连接在一起，所有 VDD
引脚在内部连接在一起，以此类推。
6.11.1.4.2 信号引脚电源序列
在给器件供电之前，请勿向任何数字引脚施加比 VDDIO 高 0.3V 或比 VSS 低 0.3V 的电压，也不得向任何模拟引
脚施加比 VDDA 高 0.3V 或比 VSSA 低 0.3V 的电压（包括 VREFHI ）。简单地说，只应在 XRSn 变为高电平后
驱动信号引脚，且前提是所有 3.3V 电源轨连接在一起。即使 VDDIO 和 VDDA 未连接在一起，仍需要进行此时序
控制。
小心
如果违反上述序列，则可能会发生器件故障，甚至可能造成损坏，因为电流将流经器件中的意外寄生
路径。
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6.11.1.4.3 电源引脚电源序列
6.11.1.4.3.1 外部 VREG/VDD 模式序列
图 6-6 展示了外部 VREG 模式的电源时序控制要求。所有参数的值可在电源管理模块电气数据和时序中找到。
VDDIO
VBOR-VDDIO-UP
SRVDDIO-UP
VPOR-VDDIO
VDDIO
(A)
SRVDD-UP
VBOR-VDDIO-DN(B)
VDD
VDD
Internal
All Monitors Release
Signal(C)
XRSn
Internal All
Monitors Release
Signal(D)
SRVDD-DN
VPOR-VDD-DN(B)
VPOR-VDD-UP(A)
XRSn
SRVDDIO-DN
VPOR-VDDIO
VDDIO - VDD
Delay
VDDIO-MON-TOT-DELAY
VXRSn-PU-DELAY
VXRSn-PD-DELAY
A.
该跳闸点是 XRSn 释放之前的跳闸点。请参阅“电源管理模块特性”表。
B.
该跳闸点是 XRSn 释放之后的跳闸点。请参阅“电源管理模块特性”表。
C.
上电期间，所有监视器释放信号在所有 POR 和 BOR 监控器释放后变为高电平。请参阅 PMM 方框图。
D.
在断电期间，如果任何 POR 或 BOR 监视器跳闸，所有监视器释放信号都会变为低电平。请参阅 PMM 方框图。
图 6-6. 外部 VREG 上电序列
• 在上电期间：
1. VDDIO（即 3.3V 电源轨）应首先以指定的最小压摆率出现。
2. VDD（即 1.2V 电源轨）应其次以指定的最小压摆率出现。
3. 还指定了 VDDIO 电源轨和 VDD 电源轨出现时间之间的时间差。
4. 在 VDDIO-MON-TOT-DELAY 和 VXRSN-PD-DELAY 指定的时间之后，XRSn 将被释放，并且器件会启动启动序列。
5. I/O BOR 监视器在上电和断电期间具有不同的释放点。
6. 在上电期间，VDDIO 和 VDD 电源轨都必须在 XRSn 释放之前启动。
• 在掉电期间：
1. 对 VDDIO 和 VDD 中哪个应先断电没有要求；但是，有最小压摆率规格。
2. I/O BOR 监视器在上电和断电期间具有不同的释放点。
3. 在断电期间跳闸的任何 POR 或 BOR 监视器都会导致 XRSn 在 VXRSN-PD-DELAY 之后变为低电平。
备注
所有监控器释放信号 是一个内部信号。
备注
如果有一个驱动 XRSn 的外部电路（例如，监控器），在所有内部和外部源释放 XRSn 引脚之前，启
动序列不会开始。
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6.11.1.4.3.2 内部 VREG/VDD 模式序列
图 6-7 展示了内部 VREG 模式的电源时序控制要求。所有所示参数的值均可在电源管理模块电气数据和时序中找
到。
VDDIO
VBOR-VDDIO-UP
VDDIO
(A)
VBOR-VDDIO-DN(B)
SRVDDIO-UP
Internal
All Monitors Release
Signal(C)
XRSn
Internal All
Monitors Release
Signal(D)
XRSn
SRVDDIO-DN
VPOR-VDDIO
VPOR-VDDIO
VDDIO-MON-TOT-DELAY
VXRSn-PU-DELAY
VXRSn-PD-DELAY
A.
该跳闸点是 XRSn 释放之前的跳闸点。请参阅“电源管理模块特性”表。
B.
该跳闸点是 XRSn 释放之后的跳闸点。请参阅“电源管理模块特性”表。
C.
上电期间，所有监视器释放信号在所有 POR 和 BOR 监控器释放后变为高电平。请参阅 PMM 方框图。
D.
在断电期间，如果任何 POR 或 BOR 监视器跳闸，所有监视器释放信号都会变为低电平。请参阅 PMM 方框图。
图 6-7. 内部 VREG 上电序列
• 在上电期间：
1. VDDIO（即 3.3V 电源轨）应提供指定的最小压摆率。
2. 在释放 I/O 监视器（I/O POR 和 I/O BOR）后，内部 VREG 将上电。
3. 在 VDDIO-MON-TOT-DELAY 和 VXRSN-PU-DELAY 指定的时间过后，XRSn 将被释放，并且器件的启动序列将开
始。
4. I/O BOR 监视器在上电和断电期间具有不同的释放点。
• 在断电期间：
1. 在断电期间对 VDDIO 的唯一要求是压摆率。
2. I/O BOR 监视器在上电和断电期间具有不同的释放点。
3. I/O BOR 跳闸将导致 XRSn 在 VXRSN-PD-DELAY 之后变为低电平，并使内部 VREG 断电。
备注
所有监视器释放信号 是一个内部信号。
备注
如果有一个驱动 XRSn 的外部电路（例如，监控器），在所有内部和外部源释放 XRSn 引脚之前，启
动序列不会开始。
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6.11.1.4.3.3 电源时序摘要和违规影响
电源轨的可接受上电序列汇总如下。此处的“上电”表示相关电源轨已达到建议的最低工作电压。
小心
不可接受的序列会导致可靠性问题并可能导致损坏。
为简单起见，建议将所有 3.3V 电源轨连接在一起，并按照电源引脚电源序列中的说明进行操作。
表 6-1. 外部 VREG 序列摘要
电源轨上电顺序
情形
可接受
VDDIO
VDDA
VDD
A
1
2
3
是
B
1
3
2
是
C
2
1
3
-
D
2
3
1
-
E
3
2
1
-
F
3
1
2
-
G
1
1
2
是
H
2
2
1
-
表 6-2. 内部 VREG 序列摘要
电源轨上电顺序
情形
可接受
VDDIO
VDDA
A
1
2
是
B
2
1
-
C
1
1
是
备注
应当仅在 VDDA 达到建议的最低工作电压后才为器件上的模拟模块供电。
6.11.1.4.3.4 电源压摆率
VDDIO 有最低压摆率要求。如果不满足最低压摆率要求，XRSn 可能会切换几次，直到 VDDIO 越过 I/O BOR 区
域。
备注
XRSn 上的切换操作对器件没有不利影响，因为只有当 XRSn 稳定为高电平时才会开始引导。但是，如
果使用器件的 XRSn 来选通其他 IC 的复位信号，则应满足压摆率要求以防止这种切换。
VDD 在外部 VREG 模式下具有最低压摆率要求。如果未满足最小转换率，则 VDD POR 可能会在满足 VDD 最低
工作电压之前释放，并且器件可能无法在正确的复位状态下启动。
6.11.1.5 建议运行条件对 PMM 的适用性
如建议运行条件 表中所述，器件上所有引脚的电压 (VIN) 应保持在 VSS – 0.3V 以上。低于该值的负电压将向器
件注入电流，从而可能导致运行异常。应特别注意 PMM 附近的引脚。这些引脚上的负电压可能会导致 POR 或
BOR 模块意外将 XRSn 置为有效或禁用内部 VREG（请参阅 PMM 方框图）。下面的 PMM 附近的引脚 表中显示
了该器件上 PMM 附近的引脚。
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表 6-3. PMM 附近的引脚
引脚名称
引脚编号
64V PM
64 PM
48 PT
48 RGZ
32 RHB
GPIO39
-
46
-
-
-
GPIO8
47
47
–
36
–
GPIO4
48
48
38
37
25
GPIO3
49
49
39
38
26
避免引脚上出现负噪声的方法包括（按重要性排序）：
1. 从源头降低或消除噪声。
2. 避免这些引脚上的噪声源之间的耦合。
3. 通过器件引脚附近的滤波器隔离任何噪声。
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6.11.1.6 电源管理模块电气数据和时序
6.11.1.6.1 电源管理模块运行条件
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
通用
CVDDIO (1) (2)
每个引脚的 VDDIO 电容(7)
0.1
uF
CVDDA (1) (2)
每个引脚的 VDDA 电容(7)
2.2
uF
SRVDD33 (3)
3.3V 电源轨（VDDIO、
VDDA）的电源电压斜升速率
20
VBOR-VDDIO-GB
(5)
100
mV/us
VDDIO 欠压复位电压保护带
0.1
V
总 VDD 电容(7)
10
uF
外部 VREG
CVDD 总计(1)
(4)
SRVDD12 (3)
1.2V 电源轨 (VDD) 的电源电
压斜升速率
10
VDDIO - VDD
延迟(6)
VDDIO 和 VDD 之间的斜坡延
迟
0
100
mV/us
us
内部 VREG
CVDD 总计(1)
(4)
(1)
(2)
(3)
(4)
(5)
(6)
(7)
总 VDD 电容(7)
10
uF
还应使用大容量电容器。去耦电容的确切值取决于为这些引脚供电的系统电压调节解决方案。
建议将 3.3V 电压轨（VDDIO、VDDA）连接在一起并由单电源供电。
请参阅电源压摆率 一节。电源斜坡速率高于最大值会触发片上 ESD 保护。
请参阅电源管理模块 (PMM) 一节，了解总去耦电容的可能配置。
TI 建议使用 VBOR-VDDIO-GB，避免由于正常电源噪声或 3.3V VDDIO 系统稳压器上的负载瞬态事件而导致 BOR-VDDIO 复位。要防止在
器件正常运行期间激活 BOR-VDDIO，良好的系统稳压器设计和去耦电容（符合系统稳压器规格）非常重要。VBOR-VDDIO-GB 的值是一个
系统级设计注意事项；此处列出的电压是许多应用的典型值。
3.3V 电源轨斜升时和 1.2V 电源轨斜升时之间的延迟。请参阅 VREG 序列摘要 表，了解允许的电源斜坡序列。
最大电容器容差应为 20%。
6.11.1.6.2 电源管理模块特征
在建议运行条件下测得（除非另有说明）
参数
VVREG
内部稳压器输出
VVREG-PU
内部稳压器上电时间
VVREG-INRUSH
(5)
内部稳压器浪涌电流
VPOR-VDDIO
VDDIO 上电复位电压
VBOR-VDDIO-UP 斜升时的 VDDIO 欠压复位电
(1)
压
VBOR-VDDIODOWN
(1)
VPOR-VDD-UP
(2)
VPOR-VDDDOWN
(2)
VXRSn-PUDELAY
(3)
VXRSn-PDDELAY
60
(4)
测试条件
最小值
典型值
最大值
单位
1.152
1.2
1.248
V
350
us
650
mA
XRSn 释放之前和之后
2.3
V
XRSn 释放之前
2.7
V
斜降时的 VDDIO 欠压复位电
压
XRSn 释放之后
斜升时的 VDD 上电复位电压
XRSn 释放之前
1
V
斜降时的 VDD 上电复位电压
XRSn 释放之后
1
V
上电期间电源斜升后的 XRSn
释放延迟
40
us
断电期间电源斜降后的 XRSn
跳闸延迟
2
us
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2.81
3.0
V
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6.11.1.6.2 电源管理模块特征 （续）
在建议运行条件下测得（除非另有说明）
参数
VDDIO-MONTOT-DELAY
VXRSn-MONRELEASE-DELAY
测试条件
最小值
(4)
(5)
最大值
单位
80
us
VDD POR 事件之后的 XRSn
释放延迟
40
us
40
us
120
us
VDDIO BOR 事件之后的
XRSn 释放延迟
电源处于工作范围内
VDDIO POR 事件之后的
XRSn 释放延迟
(1)
(2)
(3)
典型值
VDDIO 监视器（POR、
BOR）路径中的总延迟
请参阅电源电压 图。
VPOR-VDD 明显低于推荐的工作条件。如果需要监视 VDD，则需要一个外部监控器。
电源在越过相应电源轨的最低建议运行条件后被视为完全斜升。在该延迟生效之前，需要释放所有 POR 和 BOR 监视器。RC 网络延迟
将与该延迟相加。
断电时，任何跳闸的 POR 或 BOR 监视器都会立即使 XRSn 跳闸。该延迟是任何 POR、BOR 监视器跳闸和 XRSn 变为低电平之间的
时间。该延迟是变量，取决于电源的斜降速率。RC 网络延迟将与该延迟相加。
这是内部 VREG 导通时在 VDDIO 电源轨上汲取的瞬态电流。因此，当 VREG 导通时，VDDIO 电源轨上可能会出现一些压降，这可能
导致 VREG 逐步斜升。这不会对器件产生不利影响，但如果需要，可以通过在 VDDIO 上使用足够的去耦电容器或选择能够提供此瞬态
电流的 LDO 或直流/直流稳压器来降低影响。
电源电压
3.63 V
3.3 V
+10%
0%
Recommended
System Voltage
Regulator Range
VDDIO
Operating
Range
3.1 V
–6.1%
3.0 V
–9.1%
VBOR-GB
BOR Guard Band
VBOR-VDDIO
Internal BOR Threshold
2.81 V
2.80 V
–14.8%
–15.1%
图 6-8. 电源电压
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6.11.2 复位时序
XRSn 是器件复位引脚。它用作输入和漏极开路输出。该器件内置上电复位 (POR) 和欠压复位 (BOR) 监控器。在
上电期间，监控器电路会将 XRSn 引脚保持为低电平。有关更多详细信息，请参阅电源管理模块 (PMM) 部分。看
门狗或 NMI 看门狗复位也会驱动引脚至低电平。外部开漏电路可以驱动该引脚，从而使器件复位生效。
应在 XRSn 和 VDDIO 之间放置一个阻值为 2.2kΩ 至 10kΩ 的电阻。应在 XRSn 和 VSS 之间放置一个电容器进
行噪声滤除；电容应为 100nF 或更小。当看门狗复位生效时，这些值允许看门狗在 512 个 OSCCLK 周期内正确
地将 XRSn 引脚驱动至 VOL。图 6-9 显示了推荐的复位电路。
VDDIO
2.2 kW to 10 kW
Optional open-drain
Reset source
XRSn
£100 nF
图 6-9. 复位电路
6.11.2.1 复位源
“复位信号”表总结了各种复位信号及其对器件的影响。
表 6-4. 复位信号
CPU 内核复位
（C28x、FPU、
TMU）
外设
复位
JTAG/调试逻辑复
位
IOs
XRS 输出
POR
是
是
是
高阻态
是
BOR
是
是
是
高阻态
是
XRS 引脚
是
是
否
高阻态
-
WDRS
是
是
否
高阻态
是
NMIWDRS
是
是
否
高阻态
是
SYSRS（调试器复位）
是
是
否
高阻态
否
SCCRESET
是
是
否
高阻态
否
SIMRESET。XRS
是
是
否
高阻态
是
SIMRESET。CPU1RS
是
是
否
高阻态
否
复位源
参数 th(boot-mode) 必须考虑从这些来源启动的复位。
请参阅 TMS320F280013x 实时微控制器技术参考手册 中“系统控制”一章的“复位”部分。
小心
有些复位源由器件内部驱动。其中一些源会将 XRSn 驱动为低电平，用于禁用驱动引导引脚的任何其
他器件。SCCRESET 和调试器复位源不会驱动 XRSn；因此，用于引导模式的引脚不应由系统中的
其他器件主动驱动。引导配置规定可更改 OTP 中的引导引脚。
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6.11.2.2 复位电气数据和时序
6.11.2.2.1 复位 - XRSn - 时序要求
最小值
th（引导模式）
tw(RSL2)
最大值
单位
引导模式引脚的保持时间
1.5
ms
脉冲持续时间，热复位时 XRSn 处于低电平
3.2
µs
6.11.2.2.2 复位 - XRSn - 开关特性
在建议运行条件下测得（除非另有说明）
参数
最小值
tw(RSL1)
脉冲持续时间，XRSn 在电源稳定后由器件驱动为低电平
tw(WDRS)
脉冲持续时间，由看门狗生成的复位脉冲
tboot-flash
在闪存中第一次取指令之前的引导 ROM 执行时间
典型值
最大值
100
单位
µs
512tc(OSCCLK)
周期
1.2
ms
6.11.2.2.3 复位时序图
VDDIO VDDA
(3.3V)
VDD (1.2V)
tw(RSL1)
XRSn(A)
tboot-flash
Boot ROM
CPU
Execution
Phase
User code
th(boot-mode)(B)
Boot-Mode
Pins
User code dependent
GPIO pins as input
Peripheral/GPIO function
Based on boot code
Boot-ROM execution starts
GPIO pins as input (pullups are disabled)
I/O Pins
User code dependent
A.
XRSn 引脚可以由监控器或外部上拉电阻从外部驱动，请参阅“引脚属性”表。片上监控器将保持该引脚为低电平，直到电源处于有效范
B.
围内。
从任何源（参阅“复位源”部分）复位后，引导 ROM 代码将对引导模式引脚进行采样。基于引导模式引脚的状态，引导代码分支到目的
内存或者引导代码功能。如果引导 ROM 代码在上电条件后（在调试程序环境中）执行，则引导代码执行时间基于当前的 SYSCLK 速
度。SYSCLK 将基于用户环境，可以启用或不启用 PLL 。
图 6-10. 上电复位
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tw(RSL2)
XRSn
User code
CPU
Execution
Phase
Boot ROM
User code
Boot ROM execution starts
(initiated by any reset source)
Boot-Mode
Pins
Peripheral/GPIO function
GPIO Pins as Input
th(boot-mode)(A)
Peripheral/GPIO function
User-Code Execution Starts
I/O Pins
GPIO Pins as Input (Pullups are Disabled)
User-Code Dependent
User-Code Dependent
A.
从任何源（参阅“复位源”部分）复位后，引导 ROM 代码将对引导模式引脚进行采样。基于引导模式引脚的状态，引导代码分支到目的
内存或者引导代码功能。如果引导 ROM 代码在上电条件后（在调试程序环境中）执行，则引导代码执行时间基于当前的 SYSCLK 速
度。SYSCLK 将基于用户环境，可以启用或不启用 PLL 。
图 6-11. 热复位
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6.11.3 时钟规范
6.11.3.1 时钟源
表 6-5. 可能的基准时钟源
时钟源
说明
INTOSC1
内部振荡器 1。
10MHz 内部振荡器。
INTOSC2(1)
内部振荡器 2。
10MHz 内部振荡器。
X1 (XTAL)
X1 和 X2 引脚之间连接的外部晶体或谐振器，或连接到 X1 引脚的单端时钟。
(1)
复位时，内部振荡器 2 (INTOSC2) 为 PLL (OSCCLK) 的默认时钟源。
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SYSCLKDIVSEL
Watchdog
Timer
SYSPLL
INTOSC1
INTOSC2
OSCCLK
PLLSYSCLK
NMIWD
SYS
Divider
PLLRAWCLK
CPUCLK
FPU
TMU
SYSPLLCLKEN
X1 (XTAL)
OSCCLKSRCSEL
CPU
SYSCLK
SYSCLK
ePIE
GPIO
Mx RAMs
Lx RAMs
FLASH
Boot ROM
DCSM
System Control
WD
XINT
One per SYSCLK peripheral
PCLKCRx
PERx.SYSCLK
CPUTIMERs
ECAP
EQEP
EPWM
HRCAL
EPG
I2C
ADC
CMPSS
CMPSS_LITE
CAN
DCC
One per LSPCLK peripheral
LOSPCP
PCLKCRx
LSP
Divider
PERx.LSPCLK
LSPCLK
SCI
SPI
CLKSRCCTL2.CANxBCLKSEL
PERx.SYSCLK
CAN Bit Clock
图 6-12. 计时系统
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SYSPLL
OSCCLK
÷
INTCLK
(REFDIV+1)
VCO
VCOCLK
÷
PLLRAWCLK
(ODIV+1)
÷
IMULT
图 6-13. 系统 PLL
在系统 PLL 图中，
fPLLRAWCLK =
fOSCCLK
× IMULT
REFDIV + 1
ODIV + 1
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6.11.3.2 时钟频率、要求和特性
本节提供了输入时钟的频率和时序要求、PLL 锁定时间、内部时钟的频率以及输出时钟的频率和开关特性。
6.11.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
6.11.3.2.1.1 输入时钟频率
最小值
最大值
单位
f(XTAL)
频率，X1/X2，来自外部晶体或谐振器
10
20
MHz
f(X1)
频率，X1，来自外部振荡器
10
25
MHz
6.11.3.2.1.2 XTAL 振荡器特征
在建议运行条件下测得（除非另有说明）
参数
X1 VIL
X1 VIH
最小值
典型值
最大值
单位
有效低电平输入电压
-0.3
0.3 * VDDIO
V
有效高电平输入电压
0.7 * VDDIO
VDDIO + 0.3
V
6.11.3.2.1.3 使用外部时钟源（非晶体）时的 X1 输入电平特性
在建议运行条件下测得（除非另有说明）
最小值
最大值
X1 VIL
有效低电平输入电压（缓冲器）
参数
-0.3
0.3 * VDDIO
单位
V
X1 VIH
有效高电平输入电压（缓冲器）
0.7 * VDDIO
VDDIO + 0.3
V
6.11.3.2.1.4 X1 时序要求
最小值
最大值
tf(X1)
下降时间，X1
tr(X1)
上升时间，X1
tw(X1L)
脉冲持续时间，X1 低电平占 tc(X1) 的百分比
45%
55%
tw(X1H)
脉冲持续时间，X1 高电平占 tc(X1) 的百分比
45%
55%
最小值
最大值
单位
6
ns
6
ns
6.11.3.2.1.5 AUXCLKIN 时序要求
tf(AUXI)
下降时间，AUXCLKIN
tr(AUXI)
上升时间，AUXCLKIN
tw(AUXL)
脉冲持续时间，AUXCLKIN 低电平占 tc(XCI) 的百分比
45%
55%
tw(AUXH)
脉冲持续时间，AUXCLKIN 高电平占 tc(XCI) 的百分比
45%
55%
单位
6
ns
6
ns
6.11.3.2.1.6 APLL 特性
在建议运行条件下测得（除非另有说明）
参数
最小值
典型值
最大值
单位
PLL 锁定时间
SYS PLL 锁定时间(1)
(1)
68
5µs + (1024 * (REFDIV + 1) * tc(OSCCLK))
us
此处的 PLL 锁定时间定义了 PLL 启用 (SYSPLLCTL1[PLLENA]=1) 后 PLL 锁定所需的典型时间。此处未考虑使用双路钟比较器 (DCC)
验证 PLL 时钟的额外时间。TI 建议使用 C2000Ware 的最新示例软件来初始化 PLL。对于系统 PLL，请参阅 InitSysPll() 或
SysCtl_setClock()。
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6.11.3.2.1.7 XCLKOUT 开关特性 - 旁路或启用 PLL
在建议运行条件下测得（除非另有说明）
参数(1)
tf(XCO)
下降时间，XCLKOUT
tr(XCO)
上升时间，XCLKOUT
最小值
2(2)
tw(XCOL)
脉冲持续时间，XCLKOUT 低电平
H–
tw(XCOH)
脉冲持续时间，XCLKOUT 高电平
H – 2(2)
f(XCO)
频率，XCLKOUT
(1)
(2)
最大值
单位
6
ns
6
ns
2(2)
ns
H + 2(2)
ns
H+
50
MHz
假定这些参数有 6pF 的负载。
H = 0.5tc(XCO)
6.11.3.2.1.8 内部时钟频率
最小值
标称值
最大值
单位
MHz
f(SYSCLK)
频率，器件（系统）时钟
2
120
tc(SYSCLK)
周期，器件（系统）时钟
8.33
500
ns
f(INTCLK)
频率，系统 PLL 输入 VCO（在 REFDIV 之后）
2
20
MHz
f(VCOCLK)
频率，系统 PLL VCO（在 ODIV 之前）
220
600
MHz
f(PLLRAWCLK)
频率，系统 PLL 输出（在 SYSCLK 分频器之前）
6
240
MHz
f(PLL)
频率，PLLSYSCLK
2
120
MHz
跛行频率(1)
f(PLL_LIMP)
频率，PLL
f(LSP)
频率，LSPCLK
2
120
MHz
tc(LSPCLK)
周期，LSPCLK
8.33
500
ns
f(OSCCLK)
频率，OSCCLK（INTOSC1、INTOSC2、XTAL 或 X1）
f(EPWM)
频率，EPWMCLK
f(HRPWM)
频率，HRPWMCLK
(1)
45/(ODIV+1)
MHz
MHz
参阅各自的时钟
60
120
MHz
120
MHz
OSCCLK 无效时的 PLL 输出频率（OSCCLK 丢失导致 PLL 变为跛行模式）。
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6.11.3.3 输入时钟和 PLL
除了内部 0 引脚振荡器外，还支持三种类型的外部时钟源：
• 单端 3.3V 外部时钟。时钟信号应连接到 X1（如图 6-14 所示），且 XTALCR.SE 位设置为 1。
• 外部晶体。如图 6-15 所示，晶体应连接在 X1 和 X2 之间，其负载电容器连接至 VSS。
• 外部谐振器。如图 6-16 所示，谐振器应连接在 X1 和 X2 之间，且其接地端连接至 VSS。
Microcontroller
Microcontroller
VSS
GPIO19
GPIO18*
X1
X2
GPIO19
GPIO18
X1
X2
* Available as a
GPIO when X1 is
used as a clock
+3.3 V
VDD
VSS
Out
3.3-V Oscillator
Gnd
图 6-15. 外部晶体
图 6-14. 单端 3.3V 外部时钟
Microcontroller
VSS
GPIO19
GPIO18
X1
X2
图 6-16. 外部谐振器
6.11.3.4 XTAL 振荡器
6.11.3.4.1 引言
该器件中的晶体振荡器是一种嵌入式电振荡器，当与兼容的石英晶体（或陶瓷谐振器）配对使用时，可生成器件
所需的系统时钟。
6.11.3.4.2 概述
以下几节将介绍电振荡器和晶体的元件。
6.11.3.4.2.1 电子振荡器
该器件中的电子振荡器是皮尔斯振荡器。它是一个正反馈逆变器电路，需要一个调优电路才能振荡。当这个振荡
器与一个兼容的晶体配对时，会形成振荡电路。该振荡电路在晶体的基频处振荡。在该器件上，由于分流电容器
(C0) 和所需的负载电容器 (CL)，振荡器被设计成在并联谐振模式下运行。图 6-17 所示为电子振荡器和振荡电路
的元件。
70
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MCU
To Rest of Chip
XTAL Oscillator
Buffer
0
Comp
1
XCLKOUT
Circuit
[XTAL On]
Rbias
XCLKOUT
Pierce Inverter
GPIO
External
X2
X1
Internal
External
Rd
Crystal
CL1
Internal
CL2
GND
GND
图 6-17. 电子振荡器方框图
6.11.3.4.2.1.1 运行模式
此器件中的电振荡器有两种工作模式：晶体模式和单端模式。
6.11.3.4.2.1.1.1 晶体的工作模式
在晶体工作模式下，必须将带有负载电容器的石英晶体连接到 X1 和 X2。
当 [XTAL On] = 1 时，会启用此工作模式，这是通过设置 XTALCR.OSCOFF = 0 和 XTALCR.SE = 0 来实现的。
反馈环路有一个内部偏置电阻器，因此不应使用外部偏置电阻器。添加外部偏置电阻器会产生与内部 Rbias 并联
的电阻，从而移动工作偏置点并可能导致波形削波、占空比超出规格以及有效负电阻降低。
在此工作模式下，X1 上的结果时钟通过比较器 (Comp) 传递到芯片的其余部分。X1 上的时钟需要满足比较器的
VIH 和 VIL。有关比较器的 VIH 和 VIL 要求，请参阅 XTAL 振荡器特性 表。
6.11.3.4.2.1.1.2 单端工作模式
在单端工作模式下，一个时钟信号连接至 X1，而 X2 悬空。在此模式下不应使用石英晶体。
当 [XTAL On] = 0 时会启用此模式，这可通过设置 XTALCR.OSCOFF = 1 和 XTALCR.SE = 1 来实现。
在此工作模式下，X1 上的时钟通过一个缓冲器 (Buffer) 传递到芯片的其余部分。有关缓冲器的输入要求，请参阅
使用外部时钟源（非晶体）时的 X1 输入电平特征 表。
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6.11.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
通过配置 CLKSRCCTL3.XCLKOUTSEL 和 XCLKOUTDIVSEL.XCLKOUTDIV 寄存器，可以将馈入芯片其余部分
的电振荡器输出引出到 XCLKOUT 上以供观察。如需查看输出 XCLKOUT 的 GPIO 的列表，请参阅“GPIO 多路
复用引脚”表。
6.11.3.4.2.2 石英晶体
石英晶体可以由 LCR（电感-电容-电阻）电路进行电气表示。然而，与 LCR 电路不同，晶体由于低动态电阻而具
有非常高的 Q 值，并且阻尼也非常低。晶体元件如图 6-18 所示，并在下文中有相应说明。
Quartz Crystal
Internal
External
Cm
Rm
C0
CL
Lm
图 6-18. 晶体电气表示
Cm（动态电容）：表示晶体的弹性。
Rm（动态电阻）：表示晶体内的电阻损耗。这不是晶体的 ESR，但可以根据其他晶体元件的值进行近似计算。
Lm（动态电感）：表示晶体的振动质量。
C0（并联电容）：由两个晶体电极和杂散封装电容形成的电容。
CL（负载电容）：这是晶体在其电极处看到的有效电容。它位于晶体外部。晶体数据表中指明的频率 ppm 通常与
CL 参数相关联。
请注意，大多数晶体制造商将 CL 指定为晶体引脚上的有效电容，而一些晶体制造商将 CL 指定为仅其中一个晶体
引脚上的电容。请与晶体制造商核实 CL 的指定值，以便在计算中使用正确的值。
根据图 6-17，CL1 和 CL2 是串联的；因此，要找到晶体看到的等效总电容，必须应用电容串联公式：如果 CL1 =
CL2，只需计算 [CL1]/2 即可。
建议将杂散 PCB 电容与该值相加。合理的估算值为 3pF 至 5pF，但实际值将取决于相关的 PCB。
请注意，电振荡器和晶体都需要负载电容。所选的值必须同时满足电振荡器和晶振的要求。
CL 对晶体的影响是频率牵引。如果有效负载电容低于目标值，晶体频率将增加，反之亦然。然而，频率牵引的影
响通常非常小，通常会导致与标称频率相差不到 10ppm。
6.11.3.4.2.3 GPIO 工作模式
在 此 器 件 上 ， X1 和 X2 分 别 可 用 作 GPIO19 和 GPIO18 ， 具 体 取 决 于 XTAL 的 工 作 模 式 。 请 参 阅
TMS320F280013x 实时微控制器技术参考手册 中的“外部振荡器 (XTAL)”一节。
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6.11.3.4.3 正常运行
6.11.3.4.3.1 ESR – 有效串联电阻
有效串联电阻是晶体在谐振时提供给电子振荡器的电阻负载。ESR 越高，Q 越低，晶体启动或保持振荡的可能性
就越小。ESR 和晶体元件之间的关系如下所示。
ESR = Rm * 1 + C0
CL
2
(2)
请注意，ESR 与晶体的动态电阻不同，但如果有效负载电容远高于分流电容、则可以按此近似计算。
6.11.3.4.3.2 Rneg - 负电阻
负电阻是电振荡器向晶体呈现的阻抗。这是电振荡器为了克服振荡期间产生的损耗而必须为晶体提供的能量。
Rneg 描述了一个提供而不是消耗能量的电路，也可以看作是电路的总体增益。
为确保晶体在所有条件下都能启动，普遍接受的做法是让 Rneg > 3 倍 ESR 至 5 倍 ESR。请注意，启动晶体所需
的能量略大于维持振荡所需的能量；因此，如果能够确保在启动时满足负电阻要求，则维持振荡将不是问题。
图 6-19 和图 6-20 所示为该器件的负电阻与晶体元件之间的差异。从图中可以看出，晶体并联电容 (C0) 和有效负
载电容 (CL) 对电振荡器的负电阻有极大影响。请注意，这些是典型图；因此，请参阅表 6-6 了解设计中需要注意
的最小值和最大值。
6.11.3.4.3.3 启动时间
在选择晶体电路的元件时，启动时间是一个重要的考虑因素。如 Rneg - 负电阻一节所述，为了在所有条件下实现
可靠启动，建议晶体的 Rneg > 3 倍 ESR 至 5 倍 ESR。
晶体 ESR 和阻尼电阻 (Rd) 会极大地影响启动时间。这两个值越高，晶体启动所需的时间就越长。较长的启动时
间通常表明晶体和元件未正确匹配。
如需了解典型的启动时间，请参阅晶体振荡器规格。请注意，此处指定的数字是仅供参考的典型数字。实际启动
时间在很大程度上取决于所涉及的晶体和外部元件。
6.11.3.4.3.3.1 X1/X2 前提条件
在该器件上，X1/X2 上的 GPIO19/18 备选功能可用于在需要时缩短晶体的启动时间。此功能是通过将负载电容器
CL1 和 CL2 预调节到 XTAL 开启前的已知状态来实现的。有关详细信息，请参阅 TMS320F280013x 实时微控制
器技术参考手册。
6.11.3.4.3.4 DL – 驱动电平
驱动电平是指电子振荡器提供以及晶体耗散的功率。晶体制造商数据表中指定的最大驱动电平通常是晶体在不损
坏或显著缩短使用寿命的情况下可以耗散的最大驱动电平。另一方面，电子振荡器指定的驱动电平是它可以提供
的最大功率。电子振荡器提供的实际功率不一定是最大功率，具体取决于晶体和电路板元件。
如果电子振荡器的实际驱动电平超过晶体的最大驱动电平规格，则应安装阻尼电阻器 (Rd) 以限制电流并降低晶体
的功率耗散。请注意，Rd 会降低电路增益；因此，应评估要使用的实际值，以确保满足启动和持续振荡的所有其
他条件。
6.11.3.4.4 如何选择晶体
请参考晶体振荡器规格：
1. 选择一个晶体频率（例如，20MHz）。
2. 确认晶体的 ESR = 1mW。如果不满足此要求，则可以使用阻尼电阻 Rd。请参阅 DL - 驱动电平，了
解使用 Rd 时要考虑的其他要点。
6.11.3.4.5 测试
建议用户让晶体制造商使用其电路板对晶体进行完整表征，以确保晶体始终启动并保持振荡。
下面简要概述了可执行的一些测量：
由于晶体电路对电容非常敏感，建议不要将示波器探针连接到 X1 和 X2。如果必须使用示波器探针来监测
X1/X2，则应使用输入电容小于 1pF 的有源探针。
频率
1. 在 XCLKOUT 上引出 XTAL。
2. 测量该频率作为晶体频率。
负电阻
1.
2.
3.
4.
在 XCLKOUT 上引出 XTAL。
在负载电容器之间放置一个与晶体串联的电位器。
增加电位器的电阻，直到 XCLKOUT 上的时钟停止。
该电阻加上晶体的实际 ESR 就是电振荡器的负电阻。
启动时间
1. 关闭 XTAL。
2. 在 XCLKOUT 上引出 XTAL。
3. 开启 XTAL 并测量 XCLKOUT 上的时钟保持在 45% 和 55% 占空比范围内所需的时间。
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6.11.3.4.6 常见问题和调试提示
晶体无法启动
• 浏览如何选择晶体部分，确保没有违规。
晶体需要很长时间才能启动
• 如果安装了阻尼电阻 Rd，则其过高。
• 如果未安装阻尼电阻，则晶体 ESR 过高或由于高负载电容而导致总电路增益过低。
6.11.3.4.7 晶体振荡器规格
6.11.3.4.7.1 晶体振荡器参数
CL1、CL2
负载电容
C0
晶振并联电容
最小值
最大值
12
24
单位
pF
7
pF
6.11.3.4.7.2 晶振等效串联电阻 (ESR) 要求
对于晶振等效串联电阻 (ESR) 需求表：
1. 晶振并联电容 (C0) 应小于或等于 7pF。
2. ESR = 负电阻/3
表 6-6. 晶振等效串联电阻 (ESR) 要求
晶体频率 (MHz)
最大 ESR (Ω)
(CL1 = CL2 = 12pF)
最大 ESR (Ω)
(CL1 = CL2 = 24pF)
10
55
110
12
50
95
14
50
90
16
45
75
18
45
65
20
45
50
Negative Resistance vs. 10MHz Crystal
3000
C0 (pF)
1
3
5
7
9
Rneg (Ohms)
2500
2000
1500
1000
500
0
2
4
6
8
10
12
14
16
Effective CL (pF)
图 6-19. 10MHz 时的负电阻变化
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Negative Resistance vs. 20MHz Crystal
1600
C0 (pF)
1
3
5
7
9
1400
Rneg (Ohms)
1200
1000
800
600
400
200
0
2
4
6
8
10
12
14
16
Effective CL (pF)
图 6-20. 20MHz 时的负电阻变化
6.11.3.4.7.3 晶体振荡器电气特性
在建议运行条件下（除非另有说明）
参数
测试条件
最大值
单位
ESR 最大值 = 110Ω
CL1 = CL2 = 24pF
C0 = 7pF
4
ms
f = 20 MHz
ESR 最大值 = 50Ω
CL1 = CL2 = 24pF
C0 = 7pF
2
ms
1
晶振驱动电平 (DL)
76
典型值
f = 10MHz
启动时间(1)
(1)
最小值
mW
启动时间取决于晶体和振荡电路元件。TI 建议晶体供应商使用所选晶体来表征应用。
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6.11.3.5 内部振荡器
为了减少电路板生产成本和缩短应用开发时间，所有 F280013x 器件都包含两个独立的内部振荡器，称为
INTOSC1 和 INTOSC2。默认情况下，INTOSC2 设置为系统参考时钟 (OSCCLK) 源，INTOSC1 设置为备用时钟
源。
如 果 应 用 需 要 更 严 格 的 SCI 波 特 率 匹 配 ， 则 可 以 使 用 C2000Ware 中 提 供 的 SCI 波 特 率 调 优 示 例
(baud_tune_via_uart)。
6.11.3.5.1 INTOSC 特性
在建议运行条件下测得（除非另有说明）
参数
fINTOSC
最小值
典型
值
-40°C 至 125°C
9.82 (–1.8%)
10
10.1 (1.0%)
-30°C 至 90°C
9.86 (–1.4%)
10
10.1 (1.0%)
-10°C 至 85°C
9.9 (–1.0%)
10
10.1 (1.0%) MHz
9.7 (-3.0%)
10
10.3 (3.0%)
部件
频率，INTOSC1 和 INTOSC2(1)
F2800137、
F2800135
测试条件
F2800133、
F2800132
-40°C 至 125°C
fINTOSC-STABILITY 室温下的频率稳定性
全部
30°C，标称 VDD
tINTOSC-ST
全部
(1)
启动和趋稳时间
最大值 单位
±0.1
%
20
µs
由于回流焊的热应力和机械应力，INTOSC 频率可能会发生偏移。回流焊后烘烤可以使器件恢复到原始数据表性能。
6.11.3.5.2 INTOSC2 与外部精密电阻 (ExtR) 搭配使用
为获得更高的精度，可将一个外部精密电阻与 INTOSC2 搭配使用。
所需的外部元件包括：
• EXTR 引脚和 VSS 之间的 100kΩ 精密电阻器
• 用于噪声滤波的 10nF 电容器
• 用于低噪声电源和负载瞬态的 20μF VDDIO 电容最小值
图 6-21 展示了这些所需外部组件的示例图示。
VDDIO
ExtR Pin
10 nF
100 k
Place close to device and
avoid noise coupling
VSS
图 6-21. ExtR 示例原理图
在 EXTR 模式下，振荡器频率误差与 EXTR 电阻器的精度成正比。
VDDIO 电源的质量直接影响 EXTR INTOSC 性能。必须谨慎确定 VDDIO 电容值和电路设计，以便提供尽可能干
净的电源，避免抖动、噪声和其他性能问题。
在 EXTR 引脚上放置一个电阻可防止将该引脚用作 GPIO 或 X1。
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表 6-7 提供了 ExtR 规格值。
表 6-7. ExtR 规格
参数
最小值
典型值
最大值
fINTOSC2-ExtR-ERR-PERC
理想的 0% 误差 100kΩ ExtR 电阻器
测试条件
-0.7
0
+0.7
%
fINTOSC2-ExtR
理想的 0% 误差 100kΩ ExtR 电阻器
9.93
10
10.07
MHz
fExtR-SETTLING
切换至 ExtR 模式
ExtR 电阻 (RExtR)
1
ms
100
kΩ
10
nF
ExtR 去耦电容 (CExtR)
20
VDDIO 去耦电容 (CVDDIO)
单位
μF
表 6-8 提供了在给定电阻参数的情况下确定 INTOSC2 总误差的计算示例。
表 6-8. 样本总误差计算
参数
INTOSC2 理想频率变化
ExtR 电阻容差
ExtR 电阻器温度系数
工作温度
ExtR 数据表环境温度
总频率误差
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值
单位
0.70
%
RTOLERANCE
%
RTEMPCO
ppm/°C
TOPERATING_POINT
°C
TAMBIENT
°C
[(0.70/100) + (RTOLERANCE/100) + ((RTEMPCO/1E6) *
abs(TOPERATING_POINT-TAMBIENT))]*100
%
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表 6-9 提供了使用上述计算的示例值。
表 6-9. 总误差示例值
值
单位
INTOSC2 理想频率变化
参数
0.70
%
ExtR 电阻容差
0.10
%
ExtR 电阻器温度系数
25
ppm/ °C
工作温度
90
°C
ExtR 数据表环境温度
25
°C
总频率误差计算
((0.70/100) + (0.10/100) + ((25/1E6) * abs(90-25)))*100
%
总频率误差计算
0.96
%
为获得理想性能，请遵循以下电路板布局布线指南：
ExtR 迹线应尽可能短
ExtR 应布放到最近的 VSS 引脚
将 ExtR (RExtR) 和 CExtR 与 C2000 器件放在同一侧，并仅在同一层布线
任何相邻的 GPIO 引脚（例如 GPIO18、X2）都可以使用另一侧和不同的层进行布线，以便减少相邻的 GPIO
耦合
• VSS 连接必须同时连接到 VSS 平面并直接连接到 C2000 器件 VSS 引脚
• 建议在 ExtR 布线周围布放 VSS 防护布线，如图 6-22 所示
• 在 ExtR 和 CEXTR 下方的层中填充 VSS 或 VDDIO 平面，避免在相邻的层中布置信号布线
•
•
•
•
图 6-22. ExtR PCB 布局示例
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6.11.4 闪存参数
表 6-10 列出了不同时钟源和频率下所需的最低闪存等待状态。等待状态是寄存器 FRDCNTL[RWAIT] 中设置的
值。
表 6-10. 不同时钟源和频率下所需的最低闪存等待状态
(1)
CPUCLK (MHz)
等待状态
(FRDCNTL[RWAIT](1))
80 < CPUCLK ≤ 120
2
0 < CPUCLK ≤ 80
1
所需的最小 FRDCNTL[RWAIT] 为 1，不支持 RWAIT=0。
F280013x 器件具有经改进的 128 位预取缓冲器，可在不同等待状态下提供更高的闪存代码执行效率。图 6-23 和
图 6-24 展示了该系列器件与采用 64 位预取缓冲器的上一代器件在不同等待状态设置下的典型效率比较情况。使
用预取缓冲器时的等待状态执行效率将取决于应用软件中存在的分支数量。此处提供了线性代码和 if-then-else 代
码的两个示例。
100%
100%
95%
90%
Efficiency (%)
Efficiency (%)
90%
80%
70%
60%
Flash with 64-Bit Prefetch
Flash with 128-Bit Prefetch
50%
85%
80%
75%
Flash with 64-Bit Prefetch
Flash with 128-Bit Prefetch
70%
65%
40%
60%
30%
55%
0
1
2
3
Wait State
4
5
0
1
2
3
4
Wait State
D005
图 6-23. 具有大量 32 位浮点数学指令的应用程序代码
5
D006
图 6-24. 具有 16 位 If-Else 指令的应用程序代码
备注
主阵列闪存编程必须与 64 位地址边界对齐，并且每个 64 位字在每个写/擦除周期只能编程一次。
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6.11.4.1 闪存参数
参数
最小值
典型值
最大值
62.5
625
µs
2KB（扇区）
8
80
ms
2KB（扇区）
15
55
ms
64KB
17
61
ms
128KB
18
66
ms
256KB
21
78
ms
2KB（扇区）
25
130
ms
64KB
28
143
ms
128KB
30
157
ms
256KB
35
183
ms
2KB（扇区）
30
221
ms
64KB
33
243
ms
128KB
36
265
ms
128 数据位 + 16 ECC 位
编程时间(1)
擦除时间(2) (3)（25 个周期内）
擦除时间(2) (3)（1000 个周期时）
擦除时间(2) (3)（2000 个周期时）
256KB
擦除时间(2) (3)（20K 个周期时）
42
310
ms
2KB（扇区）
120
1003
ms
64KB
132
1102
ms
128KB
145
1205
ms
256KB
169
1410
ms
Nwec 每个存储体的写入/擦除周期(4)
100000
tretention 数据保持持续时间 (TJ = 85oC)
(1)
(2)
(3)
(4)
单位
20
周期
年
编程时间是最大器件频率下的值。编程时间包括闪存状态机的开销，但不包括将以下内容传输到 RAM 的时间：
•使用闪存 API 对闪存进行编程的代码
• 闪存 API 本身
• 要编程的闪存数据
换言之，此表中显示的时间是指器件 RAM 中的所有必需代码/数据都变为可用状态并准备好进行编程之后的
相应时间。所用 JTAG 调试探头的速度对传输时间有显著影响。
编程时间的计算以在指定的工作频率下一次编程 144 位为基础。编程时间包含 CPU
对编程的验证。写入/擦除 (W/E) 循环不会缩短编程时间，但会缩短擦除时间。
擦除时间包括由 CPU 对编程的验证，不涉及任何数据传输。
擦除时间包含 CPU 对擦除的验证。
当器件从 TI 出货时，片上闪存存储器处于一个被擦除状态。这样，当首次编辑器件时，在编程前无需擦除闪存存储器。然而，对于所有
随后的编程操作，需要执行擦除操作。
存储体和扇区写入/擦除周期的总和不能超过此数字。
6.11.5 RAM 规格
表 6-11. RAM 参数
RAM 类型 每个的大小
LS RAM
M0
M1
获取时间
（周期数）
读取时间
（周期数）
存储时间
（周期数）
支持的
总线宽度
（位数）
主机访问列表
等待状
态
突发访问支持
2
2
1
16/32
C28x
0
否
32KB
2KB
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6.11.6 ROM 规格
表 6-12. ROM 参数
每个的大 获取时间
（周期数）
小
RAM 类型
引导 ROM + 安全 ROM
82
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64KB
2
读取时间
（周期
数）
存储时间
（周期数）
支持的
总线宽度
（位数）
主机访问列
表
等待状
态
突发访问支持
2
1
16/32
C28x
0
否
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6.11.7 仿真/JTAG
JTAG（IEEE 标准 1149.1-1990 标准测试访问端口和边界扫描架构）端口有四个专用引脚：TMS、TDI、TDO 和
TCK。cJTAG（针对简化引脚和增强功能测试访问端口以及边界扫描架构的 IEEE 标准 1149.7-2009）端口，是一
个只需要两个引脚（TMS 和 TCK）的紧凑型 JTAG 接口，此接口可实现多路复用为传统 GPIO35 (TDI) 和
GPIO37 (TDO) 引脚的其他器件功能。
通常情况下，当 MCU 目标和 JTAG 接头之间的距离小于 6 英寸 (15.24cm)，并且 JTAG 链上没有其他器件时，
JTAG 信号上不需要缓冲器。否则，每个信号都应被缓冲。此外，对于大多数 10MHz 下的 JTAG 调试探针操作，
JTAG 信号上不需要串联电阻器。但是，如果需要高仿真速度（35MHz 左右），则应在每个 JTAG 信号上串联
22Ω 电阻。
JTAG 调试探针头的 PD（电源检测）引脚应连接到电路板 3.3V 电源。接头 GND 引脚应连接至电路板接地。
TDIS（电缆断开感应）也应连接至电路板接地。JTAG 时钟应从接头 TCK 输出引脚环回到接头的 RTCK 输入引脚
（以通过 JTAG 调试探针检测时钟连续性）。此 MCU 不支持 14 引脚和 20 引脚仿真接头上的 EMU0 和 EMU1
信号。这些信号应始终通过一对 2.2kΩ 至 4.7kΩ（取决于调试器端口的驱动强度）的板载上拉电阻在仿真接头处
上拉。通常使用 2.2kΩ 的阻值。
接头引脚 RESET 是 JTAG 调试探针接头的开漏输出，通过 JTAG 调试探针命令使电路板元件复位（仅通过 20 引
脚接头可用）。图 6-25 展示了如何将 14 引脚 JTAG 接头连接到 MCU 的 JTAG 端口信号图 6-26 展示了如何连接
到 20 引脚 JTAG 接头。20 引脚 JTAG 接头引脚 EMU2、EMU3 和 EMU4 未使用，应接地。
有关硬件断点和观察点的更多信息，请参阅 CCS 中 C2000 器件的硬件断点和观察点。
有关 JTAG 仿真的更多信息，请参阅 XDS 目标连接指南。
备注
JTAG 测试数据输入 (TDI) 是引脚的默认多路复用器选择。默认情况下，内部上拉处于禁用状态。如果
此引脚被用作 JTAG TDI，应该启用内部上拉电阻器或在电路板上增加一个外部上拉电阻器来避免悬空
输入。在 cJTAG 选项中，此引脚可用作 GPIO。
JTAG 测试数据输出 (TDO) 是引脚的默认多路复用器选择。默认情况下，内部上拉处于禁用状态。当没
有 JTAG 活动时，TDO 函数将处于三态条件，使此引脚悬空。应启用内部上拉或在电路板上添加外部
上拉，以避免 GPIO 输入悬空。在 cJTAG 选项中，此引脚可用作 GPIO。
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Distance between the header and the target
should be less than 6 inches (15.24 cm).
3.3 V
2.2 kΩ
TMS
(A)
MCU
1
3.3 V
10 kΩ
3
TDI
3.3 V
TDO
(A)
100 Ω
10 kΩ
3.3 V
5
7
9
11
TCK
4.7 kΩ
3.3 V
A.
13
TMS
TRST
TDI
TDIS
PD
KEY
TDO
GND
RTCK
GND
TCK
GND
EMU0
2
4
GND
6
8
10
12
4.7 kΩ
EMU1 14
3.3 V
cJTAG 选项不需要 TDI 和 TDO 连接，这些引脚可用作 GPIO。
图 6-25. 连接到 14 引脚 JTAG 接头
Distance between the header and the target
should be less than 6 inches (15.24 cm).
3.3 V
2.2 kΩ
TMS
MCU
TDI
(A)
TMS
TRST
3
TDI
TDIS 4
5
PD
KEY 6
7
TDO
GND 8
9
RTCK
GND 10
11
TCK
GND 12
13
EMU0
EMU1 14
15
RESET
GND 16
17
EMU2
EMU3 18
19
A low pulse from the JTAG debug probe
can be tied with other reset sources
to reset the board.
GND
EMU4
GND 20
10 kΩ
3.3 V
TDO
(A)
10 kΩ
100 Ω
3.3V
TCK
4.7 kΩ
3.3 V
Open
Drain
A.
2
1
3.3 V
GND
4.7 kΩ
3.3 V
GND
cJTAG 选项不需要 TDI 和 TDO 连接，这些引脚可用作 GPIO。
图 6-26. 连接到 20 引脚 JTAG 接头
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6.11.7.1 JTAG 电气数据和时序
6.11.7.1.1 JTAG 时序要求
编号
最小值
最大值
单位
1
tc(TCK)
周期时间，TCK
66.66
ns
1a
tw(TCKH)
脉冲持续时间，TCK 高电平（tc 的 40%）
26.66
ns
1b
tw(TCKL)
脉冲持续时间，TCK 低电平（tc 的 40%）
26.66
ns
tsu(TDI-TCKH)
TDI 有效至 TCK 高电平的输入设置时间
7
tsu(TMS-TCKH)
TMS 有效至 TCK 高电平的输入设置时间
7
th(TCKH-TDI)
从 TCK 高电平至 TDI 有效的输入保持时间
7
th(TCKH-TMS)
从 TCK 高电平至 TMS 有效的输入保持时间
7
3
4
ns
ns
6.11.7.1.2 JTAG 开关特征
在推荐的工作条件下（除非另有说明）
编号
2
参数
td(TCKL-TDO)
TCK 低电平到 TDO 有效的延迟时间
最小值
最大值
6
20
单位
ns
6.11.7.1.3 JTAG 时序图
1
1a
1b
TCK
2
TDO
3
4
TDI/TMS
图 6-27. JTAG 时序
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6.11.7.2 cJTAG 电气数据和时序
6.11.7.2.1 cJTAG 时序要求
编号
最小值
最大值
单位
1
tc(TCK)
周期时间，TCK
100
ns
1a
tw(TCKH)
脉冲持续时间，TCK 高电平（tc 的 40%）
40
ns
1b
tw(TCKL)
脉冲持续时间，TCK 低电平（tc 的 40%）
40
ns
tsu(TMS-TCKH)
TMS 有效至 TCK 高电平的输入设置时间
7
ns
tsu(TMS-TCKL)
输入设置时间，TMS 有效至 TCK 低电平
7
ns
th(TCKH-TMS)
从 TCK 高电平至 TMS 有效的输入保持时间
2
ns
th(TCKL-TMS)
输入保持时间，从 TCK 低电平至 TMS 有效
2
ns
3
4
6.11.7.2.2 cJTAG 开关特性
在建议运行条件下测得（除非另有说明）
编号
参数
2
td(TCKL-TMS)
延迟时间，TCK 低电平到 TMS 有效的时间
5
tdis(TCKH-TMS)
延迟时间，TCK 高电平到 TMS 禁用的时间
最小值
最大值
6
20
单位
ns
20
ns
6.11.7.2.3 cJTAG 时序图
1
1a
TCK
TMS
1b
3
TMS Input
4
3
4
TMS Input
2
5
TMS Output
图 6-28. cJTAG 时序
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6.11.8 GPIO 电气数据和时序
外设信号与通用输入/输出 (GPIO) 信号多路复用。复位时，GPIO 引脚配置为输入。对于特定的输入，用户还能选
择输入限定周期的数量来滤除不必要的噪声干扰。
GPIO 模块包含输出 X-BAR，其允许将各种内部信号路由到 GPIO 多路复用器位置中的 GPIO 上，并表示为
OUTPUTXBARx。GPIO 模块还包含输入 X-BAR，用于将来自任何 GPIO 输入的信号路由到不同的 IP 块，例如
ADC、eCAP、ePWM 和外部中断。有关更多详细信息，请参阅 TMS320F280013x 实时微控制器技术参考手册
中的“X-BAR”一章。
6.11.8.1 GPIO - 输出时序
6.11.8.1.1 通用输出开关特征
在推荐的工作条件下（除非另有说明）
参数
tr(GPO)
最小值
上升时间，GPIO 从低电平切换至高电平
tf(GPO)
下降时间，GPIO 从高电平切换至低电平
tfGPO
切换频率，GPIO 引脚
(1)
最大值
单位
所有 GPIO
6(1)
所有 GPIO
6(1)
ns
50
MHz
ns
上升时间和下降时间随负载而变化。这些值假定负载为 6pF。
6.11.8.1.2 通用输出时序图
GPIO
tf(GPO)
tr(GPO)
图 6-29. 通用输出时序
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6.11.8.2 GPIO - 输入时序
6.11.8.2.1 通用输入时序要求
最小值
QUALPRD=0
tw(SP)
采样周期
tw(IQSW)
输入限定符采样窗口
tw(GPI) (2)
脉冲持续时间，GPIO 低电平/高电平
(1)
(2)
单位
周期
2tc(SYSCLK)*QUALPRD
周期
tw(SP)*(n(1)-1)
周期
2tc(SYSCLK)
周期
tw(IQSW) + tw(SP) + 1tc(SYSCLK)
周期
QUALPRD≠0
同步模式
带输入限定符
最大值
1tc(SYSCLK)
“n”代表由 GPxQSELn 寄存器定义的合格样片的数量。
对于 tw(GPI)，对低电平有效信号在 VIL 至 VIL 之间测量脉宽，而高电平有效信号，在 VIH 至 VIH 之间测量脉宽。
6.11.8.2.2 采样模式
(A)
GPIO Signal
GPxQSELn = 1,0 (6 samples)
1
1
0
0
0
0
0
0
0
1
0
0
tw(SP)
0
1
1
1
1
Sampling Window
1
1
1
1
Sampling Period determined
by GPxCTRL[QUALPRD]
tw(IQSW)
1
(SYSCLK cycle * 2 * QUALPRD) * 5
(B)
(C)
SYSCLK
QUALPRD = 1
(SYSCLK/2)
(D)
Output From
Qualifier
A.
输入限定符将忽略此短时脉冲波干扰。QUALPRD 位字段指定了限定采样周期。该位字段可以在 00 至 0xFF 之间变化。如果
QUALPRD=00，那么采样周期为 1 个 SYSCLK 周期。对于任何其他的“n”值，限定采样周期为 2n SYSCLK 周期（也就是说，在每 2n
个 SYSCLK 周期上，GPIO 引脚将被采样）。
B.
通过 GPxCTRL 寄存器选择的限定周期会应用于包含 8 个 GPIO 引脚的组。
C.
此限定块可取 3 个或者 6 个样片。GPxQSELn 寄存器选择使用哪种采样模式。
D.
在所示的示例中，为了使限定器检测到变化，输入应该在 10 个 SYSCLK 周期或者更长周期内保持稳定。换句话说，输入应该在 (5 ×
QUALPRD × 2) 个 SYSCLK 周期内保持稳定。这将确保有 5 个采样周期用于检测。由于外部信号是异步驱动的，因此 13 SYSCLK 宽的
脉冲确保了可靠的识别。
图 6-30. 采样模式
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6.11.8.3 输入信号的采样窗口宽度
下述小节总结了各种输入限定符配置下的输入信号的采样窗口宽度。
采样频率表明相对于 SYSCLK 对信号进行采样的频率。
如果 QUALPRD ≠ 0，采样频率 = SYSCLK/(2 × QUALPRD)
如果 QUALPRD=0，则采样频率 = SYSCLK
如果 QUALPRD≠0，则采样周期 = SYSCLK 周期 × 2 × QUALPRD
在上面的等式中，SYSCLK 周期表示 SYSCLK 的时间周期。
如果 QUALPRD=0，则采样周期 = SYSCLK 周期
在给定的采样窗口中，采取输入信号的 3 个或者 6 个样片来确定信号的有效性。这是由写入到 GPxQSELn 寄存
器的值确定的。
情况 1：
使用 3 个样片进行限定
如果 QUALPRD≠0，则采样窗口宽度 =（SYSCLK 周期 x 2 x QUALPRD）× 2
如果 QUALPRD=0，则采样窗口宽度 =（SYSCLK 周期）x 2
情况 2：
使用 6 个样片进行限定
如果 QUALPRD≠0，则采样窗口宽度 =（SYSCLK 周期 x 2 x QUALPRD）× 5
如果 QUALPRD=0，则采样窗口宽度 =（SYSCLK 周期）x 5
SYSCLK
GPIOxn
tw(GPI)
图 6-31. 通用输入时序
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6.11.9 中断
C28x CPU 有 14 条外设中断线路，其中两条（INT13 和 INT14）分别直接连接到 CPU 计时器 1 和 2。其余 12
条通过增强型外设中断扩展 (ePIE) 模块连接到外设中断信号。ePIE 将多达 16 个外设中断多路复用到每条 CPU
中断线路中。它还会扩展矢量表以允许每个中断都有自己的 ISR。这使得 CPU 能够支持大量外设。
中断路径分为三级：外设、ePIE 和 CPU。每一级都有其自身的使能和标志寄存器。该系统允许 CPU 处理一个中
断并让其他中断挂起，在软件中实施嵌套中断并确定其优先级，以及在某些关键任务期间禁用中断。
图 6-32 所示为该器件的中断架构。
TIMER0
LPM Logic
WD
GPIO0
to
GPIOx
LPMINT
WDINT
INPUTXBAR4
INPUTXBAR5
Input
INPUTXBAR6
X-BAR
INPUTXBAR13
INPUTXBAR14
TINT0
WAKEINT
NMI module
XINT1 Control
XINT2 Control
XINT3 Control
XINT4 Control
XINT5 Control
NMI
CPU
ePIE
Peripherals
See ePIE Table
INT1
to
INT12
TIMER1
INT13
TIMER2
INT14
图 6-32. 器件中断架构
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6.11.9.1 外部中断 (XINT) 电气数据和时序
有关输入限定符参数的说明，请参阅“通用输入时序要求”表。
6.11.9.1.1 外部中断时序要求
最小值
tw(INT)
脉冲持续时间，INT 输入低电平/高电平
单位
周期
tw(IQSW) + tw(SP) + 1tc(SYSCLK)
周期
同步
带限定符
最大值
2tc(SYSCLK)
6.11.9.1.2 外部中断开关特性
在建议运行条件下测得（除非另有说明）
参数
td(INT)
(1)
延时时间，INT
低电平/高电平到中断矢量获取(1)
最小值
最大值
单位
tw(IQSW) + 14tc(SYSCLK)
tw(IQSW) + tw(SP) + 14tc(SYSCLK)
周期
这是假设 ISR 是在单周期存储器中。
6.11.9.1.3 外部中断时序
tw(INT)
XINT1, XINT2, XINT3,
XINT4, XINT5
td(INT)
Address bus
(internal)
Interrupt Vector
图 6-33. 外部中断时序
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6.11.10 低功率模式
该器件具有停机、空闲和待机三种时钟门控低功耗模式。
有关所有低功耗模式的更多详细信息以及进入和退出过程，请参阅 TMS320F280013x 实时微控制器技术参考手册
的“低功耗模式”一节。
6.11.10.1 时钟门控低功耗模式
该器件上的空闲和停机模式与其他 C28x 器件上的类似。表 6-13 描述了进入任何一种时钟门控低功耗模式时对系
统的影响。
表 6-13. 时钟门控低功耗模式对器件的影响
模块/
时钟域
IDLE
待机
HALT
SYSCLK
运行
门控
门控
CPUCLK
门控
门控
门控
连接到 PERx.SYSCLK 的模
块的时钟
运行
门控
门控
WDCLK
运行
运行
如果 CLKSRCCTL1.WDHALTI = 0，则进行门控
PLL
供电
供电
软件必须在进入 HALT 之前关闭 PLL。
INTOSC1
供电
供电
如果 CLKSRCCTL1.WDHALTI = 0，则断电
INTOSC2
供电
供电
如果 CLKSRCCTL1.WDHALTI = 0，则断电
闪存(1)
供电
供电
供电
XTAL(2)
供电
供电
供电
(1)
(2)
92
在任何 LPM 下，闪存模块不会由硬件断电。如果应用需要，可使用软件将其断电。 要了解更多信息，请参阅 TMS320F280013x 实时
微控制器技术参考手册 中“系统控制”一章的“闪存和 OTP 存储器”部分。
在任何 LPM 下，XTAL 不会由硬件断电。它可以通过软件将 XTALCR.OSCOFF 位设置为 1 来断电。如果不需要 XTAL，可以在应用期
间的任何时间完成此操作。
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6.11.10.2 低功耗模式唤醒时序
有关输入限定符参数的说明，请参阅“通用输入时序要求”表。
6.11.10.2.1 空闲模式时序要求
最小值
tw(WAKE)
脉冲持续时间，外部唤醒信号
无输入限定符
2tc(SYSCLK)
带输入限定符
2tc(SYSCLK) + tw(IQSW)
最大值
单位
周期
6.11.10.2.2 空闲模式开关特性
在推荐的运行条件下测得（除非另有说明）
参数
测试条件
来自闪存（活动状态）
延迟时间，外部唤醒信号到程序执行重新开
始的时间(1)
td(WAKE-IDLE)
来自 RAM
(1)
最大值
单位
无输入限定符
最小值
40tc(SYSCLK)
周期
带输入限定符
40tc(SYSCLK) + tw(WAKE)
周期
无输入限定符
25tc(SYSCLK)
周期
带输入限定符
25tc(SYSCLK) + tw(WAKE)
周期
这个时间是在 IDLE 指令之后立即开始指令执行的时间。ISR（由唤醒信号触发）的执行涉及额外延迟。
6.11.10.2.3 空闲进入和退出时序图
td(WAKE-IDLE)
Address/Data
(internal)
XCLKOUT
tw(WAKE)
WAKE
A.
(A)
WAKE 可以是任何启用的中断、WDINT 或 XRSn。IDLE 指令执行后，在唤醒信号生效前需要 5 个 OSCCLK 周期（最少）的延迟。
图 6-34. 空闲进入和退出时序图
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6.11.10.2.4 待机模式时序要求
最小值
tw(WAKE-INT)
(1)
脉冲持续时间，外部唤醒信
号
QUALSTDBY = 0 | 2tc(OSCCLK)
最大值
单位
3tc(OSCCLK)
QUALSTDBY > 0 |
(2 + QUALSTDBY)tc(OSCCLK) (1)
周期
(2 + QUALSTDBY) * tc(OSCCLK)
QUALSTDBY 是 LPMCR 寄存器中的一个 6 位字段。
6.11.10.2.5 待机模式开关特征
在推荐的工作条件下（除非另有说明）
参数
td(IDLE-XCOS)
测试条件
最小值
单位
16tc(INTOSC1)
周期
175tc(SYSCLK) + tw(WAKE-INT)
周期
3tc(OSC) + 15tc(SYSCLK) + tw(WAKE-INT)
周期
IDLE 指令被执行到 XCLKOUT 停止的延迟时
间
从闪存唤醒
td(WAKE-STBY) 延迟时间，外部唤醒信号到程序执行重新开始 （闪存模块处于活动
状态）
的时间(1)
td(WAKE-STBY)
从 RAM 唤醒
(1)
最大值
这个时间是在 IDLE 指令之后立即开始指令执行的时间。ISR（由唤醒信号触发）的执行涉及额外延迟。
6.11.10.2.6 待机模式进入和退出时序图
(C)
(A)
(B)
Device
Status
(F)
(D)(E)
STANDBY
STANDBY
(G)
Normal Execution
Flushing Pipeline
Wake-up
Signal
tw(WAKE-INT)
td(WAKE-STBY)
OSCCLK
XCLKOUT
td(IDLE-XCOS)
A.
执行空闲指令将器件置于待机模式。
B.
LPM 块响应待机信号，SYSCLK 在关闭之前最多保持 16 个 INTOSC1 时钟周期。此延迟使 CPU 流水线和其他待处理的操作能够正确刷
C.
新。
外设的时钟被关闭。然而，PLL 和看门狗并未关闭。此器件现在处于待机模式。IDLE 指令执行后，在唤醒信号生效前需要 5 个 OSCCLK
周期（最小值）的延迟。
D.
外部唤醒信号被驱动为有效。
E.
馈送到 GPIO 引脚的唤醒信号必须符合最小脉冲宽度要求。此外，此信号不能有毛刺。如果噪声信号馈送到 GPIO 引脚，器件的唤醒行为
F.
将是不确定的并且在随后的唤醒脉冲中器件可能不会退出低功耗模式。
在延迟周期后，退出待机模式。
G.
正常执行重新开始。器件将响应中断（如果启用）。
图 6-35. 待机模式进入和退出时序图
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6.11.10.2.7 停机模式时序要求
最小值
最大值
单位
tw(WAKE-GPIO)
脉冲持续时间，GPIO 唤醒信号(1)
toscst + 2tc(OSCCLK)
周期
tw(WAKE-XRS)
脉冲持续时间，XRS 唤醒信号(1)
toscst + 8tc(OSCCLK)
周期
(1)
对于将 X1/X2 用于 OSCCLK 的应用，用户必须表征其特定的振荡器启动时间，因为它取决于器件外部的电路/布局。要了解更多信息，
请参阅晶体振荡器 (XTAL) 部分。对于使用 INTOSC1 或 INTOSC2 作为 OSCCLK 的应用，请参阅“内部振荡器”部分，了解 toscst。振
荡器启动时间不适用于在 X1 引脚上使用单端晶振的应用，因为它由器件外部供电。
6.11.10.2.8 停机模式开关特征
在建议运行条件下（除非另有说明）
参数
td(IDLE-XCOS)
最大值
单位
16tc(INTOSC1)
周期
从闪存唤醒 - 闪存模块处于活动状态
75tc(OSCCLK)
周期
从 RAM 唤醒
75tc(OSCCLK)
IDLE 指令被执行到 XCLKOUT 停止的延迟时间
最小值
延迟时间，外部唤醒信号结束到 CPU1 程序执行重新开
始的时间
td(WAKE-HALT)
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6.11.10.2.9 停机模式进入和退出时序图
(C)
(A)
(B)
Device
Status
(F)
(D)(E)
HALT
(G)
HALT
Flushing Pipeline
Normal
Execution
GPIOn
td(WAKE-HALT)
tw(WAKE-GPIO)
OSCCLK
Oscillator Start-up Time
XCLKOUT
td(IDLE-XCOS)
A.
执行 IDLE 指令以将器件置于停机模式。
B.
LPM 块响应 HALT 信号，SYSCLK 在关闭之前最多保持 16 个 INTOSC1 时钟周期。此延迟使 CPU 流水线和其他待处理的操作能够正确
C.
刷新。
到外设的时钟被关闭并且 PLL 被关断。如果一个石英晶振或者陶瓷谐振器被用作时钟源，内部振荡器也被关断。器件现在处于停机模
式，并且功耗非常低。可以在停机模式中保持内部振荡器（INTOSC1 和 INTOSC2）以及看门狗处于活动中。为实现这一点，需要向
CLKSRCCTL1.WDHALTI 写入 1。IDLE 指令执行后，在唤醒信号生效前需要 5 个 OSCCLK 周期（最少）的延迟。
D.
当 GPIOn 引脚（用于使器件脱离 HALT 模式）被驱动为低电平时，振荡器被打开并且振荡器唤醒序列被启动。只有当振荡器稳定时，
GPIO 才应被驱动为高电平。这使得在 PLL 锁序列期间提供洁净的时钟信号。由于 GPIO 引脚的下降沿会以异步方式开始唤醒过程，因
此在进入停机模式之前和在此模式期间，应该注意保持低噪声环境。
E.
馈送到 GPIO 引脚的唤醒信号必须符合最小脉冲宽度要求。此外，此信号不能有毛刺。如果噪声信号馈送到 GPIO 引脚，器件的唤醒行为
F.
将是不确定的并且在随后的唤醒脉冲中器件可能不会退出低功耗模式。
当内核的 CLKIN 已启用时，器件将在一些延迟后响应中断（如果已启用）。现在退出停机模式。
G.
恢复正常运行。
H.
用户必须在停机唤醒时重新锁定 PLL，以确保稳定的 PLL 锁定。
图 6-36. 停机模式进入和退出时序图
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6.12 模拟外设
本节介绍了模拟子系统模块。
该器件上的模拟模块包括模数转换器 (ADC)、温度传感器、比较器子系统 (CMPSS) 和 Lite 比较器子系统型号
(CMPSS)。
模拟子系统具有以下特性：
• 灵活的电压基准
– ADC 以 VREFHI 和 VSSA 引脚为基准
• VREFHI 引脚电压可由外部驱动或由内部带隙电压基准生成。
• 内部电压基准范围可选为 0V 至 3.3V 或 0V 至 2.5V
– 比较器 DAC 以 VDDA 和 VSSA 为基准
• 灵活地使用引脚
– 比较器子系统输入和数字输入 (AIO)/输出 (AGPIO) 与 ADC 输入进行多路复用
– 低比较器 DAC (CMPx_DACL) 可选择性输出到多路复用 ADC 引脚供外部使用（不能与 CMPSS 比较功能
同时使用，仅在某些 CMPSS 实例中可用）
– 内部连接到所有 ADC 上的 VREFLO，用于偏移量自校准
图 6-37 展示了所有封装的模拟子系统方框图。图 6-38 展示了模拟组连接。节 6.12.1 列出了模拟引脚和内部连
接。节 6.12.2 列出了模拟信号的说明。
NOTE: VREFHI internally ed to VDDA on 32-pin package
(48/64-pin) VREFHI
CMP1_HP
CMP1_HN
NOTE: VREFLO internally ed to VSSA on 32-pin package
(48/64-pin) VREFLO
Reference Circuit
DAC12
Temp Sensor
(C12)
Vref
CMP1_LN
CMP1_LP
REFLO
CMP2_HP
CMP2_HN
/LPMXSEL4/
HPMXSEL2/
/LPMXSEL2/
HPMXSEL0/
/LPMXSEL0/
HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0
HPMXSEL2/
/LPMXSEL2/
HPMXSEL0/
/LPMXSEL0/
HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1
HPMXSEL4/
/LPMXSEL4/
AGPIO
AGPIO
AGPIO
AIO
AIO
AIO
CMPSS2 Input MUX
C6
A3/C5
A14/C4
A5/C2
A0/C15/CMP1_DACL
HPMXSEL0/
/LPMXSEL0/
HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0
HPMXSEL4/
/LPMXSEL4/
Analog Interconnect
AGPIO
AGPIO
AGPIO
AIO
AIO
AIO
CMPSS1 Input MUX
A10/C10
A9/C8
A4/C14
A12/C1
A8/C11
REFHI
ADC Inputs
A0 to A20
HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1
HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0
HPMXSEL2/
12-bits
REFLO
/LPMXSEL2/
DAC12
CMP3_HP
CMP3_HN
/LPMXSEL0/
DAC12
CMP4_HP
CMP4_HN
CMPSS4 Input MUX
Digital
Filter
CTRIP2L
CTRIPOUT2L
Digital
Filter
CTRIP3H
CTRIPOUT3H
Digital
Filter
CTRIP3L
CTRIPOUT3L
Digital
Filter
CTRIP4H
CTRIPOUT4H
Digital
Filter
CTRIP4L
CTRIPOUT4L
CMPSS_LITE 4
DAC12
REFHI
ADC Inputs
C0 to C20
/LPMXSEL4/
HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1
CTRIP2H
CTRIPOUT2H
DAC12
CMP3_LN
CMP3_LP
HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0
HPMXSEL2/
/LPMXSEL2/
HPMXSEL4/
Digital
Filter
CMPSS_LITE 3
VDDA
AGPIO
AGPIO
AGPIO
AIO
AIO
AIO
CTRIP1L
CTRIPOUT1L
DAC12
CMP2_LN
CMP2_LP
VDDA
Input MUX
HPMXSEL0/
(64-pin)
(64-pin)
(48/64-pin)
(48/64-pin)
ADC-A
HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1
CMPSS3 Input MUX
A7/C3
Input MUX
HPMXSEL4/
Digital
Filter
CMPSS_LITE 2
VDDA
A1
A6
A2/C9
A11/C0
A15/C7
CTRIP1H
CTRIPOUT1H
CMP1_DACL
DAC12
ANAREFSEL
Misc. Analog
Comparator Subsystem 1
Digital
Filter
VDDA
ADC-C
DAC12
CMP4_LN
CMP4_LP
12-bits
REFLO
AGPIO
AGPIO
AGPIO
AIO
AIO
AIO
CMPSS
Inputs
A16/C16
A17/C17
A18/C18
A19/C19
A20/C20
AGPIO
AGPIO
AGPIO
图 6-37. 模拟子系统方框图
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CMPSSx/CMPSSx_LITE
Input MUX
CMPxHPMX
CMPx_HP0
CMPx_HP1
CMPx_HP2
CMPx_HP3
CMPx_HP4
0
1
2
3
CMPx_HP
4
CMPxHNMX
0
CMPx_HN1
1
CMPx_LN0
0
CMPx_LN1
1
CMPx_HN
CMPxLNMX
To CMPSSx
CMPx_HN0
CMPx_LN
CMPxLPMX
CMPx_LP0
CMPx_LP1
CMPx_LP2
CMPx_LP3
CMPx_LP4
0
1
2
3
CMPx_LP
4
Gx_ADCA
Gx_ADCA
AIO or AGPIO
To ADCs
Gx_ADCC
Gx_ADCC
AIO or AGPIO
注意：AIO 仅支持数字输入模式。
图 6-38. 模拟组连接
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6.12.1 模拟引脚和内部连接
表 6-14. 模拟引脚和内部连接
ADC
引脚/封装
引脚名称
比较器子系统（多路复用器）
DAC
AIO 输入/
GPIO
64
QFP(5)
48 QFP
48 QFN
32 QFN
VREFHI
16
12
12
-(4)
VREFLO
17
13
13
-(4)
A6
6
4(1)
4(1)
2(1)
A6
-
CMP1 (HPMXSEL=2)
CMP1 (LPMXSEL=2)
GPIO228(3)
A2/C9
9
6
6
4
A2
C9
CMP1 (HPMXSEL=0)
CMP1 (LPMXSEL=0)
GPIO224(3)
A15/C7
10
7(1)
7(1)
5(1)
A15
C7
CMP1 (HPMXSEL=3)
CMP1 (HNMXSEL=0)
CMP1 (LPMXSEL=3)
CMP1 (LNMXSEL=0)
AIO233
A11/C0
12
8
8
6(1)
A11
C0
CMP1 (HPMXSEL=1)
CMP1 (HNMXSEL=1)
CMP1 (LPMXSEL=1)
CMP1 (LNMXSEL=1)
AIO237
A1
14
10
10
7(1)
A1
-
CMP1 (HPMXSEL=4)
25
21
21
13(1)
A10
C10
CMP2 (HPMXSEL=3)
C6
7
4(1)
4(1)
2(1)
-
C6
CMP3 (HPMXSEL=0)
A3/C5
8
5
5
3
A3
C5
CMP3 (HPMXSEL=3)
A14/C4
11
7(1)
7(1)
5(1)
A14
C4
CMP3 (HPMXSEL=4)
A5/C2
13
9
9
6(1)
A5
C2
CMP3 (HPMXSEL=1)
A
C
A13
C13
高
正
高
负
CMP1 (LPMXSEL=4)
CMP2 (HNMXSEL=0)
CMP2 (LPMXSEL=3)
CMP2 (LNMXSEL=0)
GPIO230(3)
CMP3
模拟组 3
15
11
11
7(1)
A0
C15
19
15
15
8(1)
A7
C3
CMP1_
DACL
GPIO226(3)
CMP3 (LPMXSEL=0)
CMP3 (HNMXSEL=0)
CMP3 (LPMXSEL=3)
CMP3 (LNMXSEL=0)
CMP3 (LPMXSEL=4)
CMP3 (HNMXSEL=1)
CMP3 (HPMXSEL=2)
CMP3 (LPMXSEL=1)
GPIO242(3)
AIO239
CMP3 (LNMXSEL=1)
CMP3 (LPMXSEL=2)
AIO244
AIO231
CMP4
模拟组 4
A7/C3
AIO232
CMP2
模拟组 2
A0/C15/CMP1_DACL
低
负
CMP1
模拟组 1
A10/C10
低
正
CMP4 (HPMXSEL=1)
CMP4 (HNMXSEL=1)
CMP4 (LPMXSEL=1)
CMP4 (LNMXSEL=1)
AIO245
CMP2 (LNMXSEL=1)
AIO238
CMP2/4
组合模拟组 2/4
A12/C1
18
14
14
8(1)
A12
C1
CMP2 (HPMXSEL=1)
CMP4 (HPMXSEL=2)
A8/C11
20
16
16
9
A8
C11
CMP2 (HPMXSEL=4)
CMP4 (HPMXSEL=4)
A4/C14
23
19
19
12
A4
C14
CMP2 (HPMXSEL=0)
CMP4 (HPMXSEL=3)
A9/C8
24
20
20
13(1)
A9
C8
CMP2 (HPMXSEL=2)
CMP4 (HPMXSEL=0)
CMP2 (HPMXSEL=5)
CMP2 (HNMXSEL=1)
CMP2 (LPMXSEL=1)
CMP4 (LPMXSEL=2)
CMP2 (LPMXSEL=4)
CMP4 (LPMXSEL=4)
CMP4 (HNMXSEL=0)
CMP2 (LPMXSEL=0)
CMP4 (LPMXSEL=3)
CMP2 (LPMXSEL=2)
CMP4 (LPMXSEL=0)
AIO241
CMP4 (LNMXSEL=0)
AIO225
GPIO227(3)
其他模拟
温度传感器(2)
-
-
-
-
-
C12
A16/C16
2
2
2
32
A16
C16
GPIO28(3)
A17/C17
27
-
-
-
A17
C17
GPIO20(3)
A18/C18
28
-
-
-
A18
C18
GPIO21(3)
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表 6-14. 模拟引脚和内部连接 （续）
ADC
引脚/封装
引脚名称
比较器子系统（多路复用器）
DAC
AIO 输入/
GPIO
64
QFP(5)
48 QFP
48 QFN
32 QFN
A
C
A19/C19
29
23
22
-
A19
C19
GPIO13(3)
A20/C20
30
24
23
-
A20
C20
GPIO12(3)
(1)
(2)
(3)
(4)
(5)
100
高
正
高
负
低
正
低
负
信号与另一个信号在该封装上作为单个引脚接合在一起。
仅限内部连接；不连接到器件引脚。
这些模拟引脚上的 GPIO 支持完整的数字输入和输出功能，称为 AGPIO。默认情况下，AGPIO 处于未连接状态；也就是说，模拟和数字功能都被禁用。有关配置详细信息，请参阅 ADC
引脚上的数字输入和输出 (AGPIO) 部分。
在 32 RHB 封装上，VREFHI 在内部连接到 VDDA，而 VREFLO 在内部连接到 VSSA。
该列适用于 64 PM 和具有 VREGENZ 的 64 PM (VPM) 型号。
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6.12.2 模拟信号说明
表 6-15. 模拟信号说明
信号名称
说明
AIOx
ADC 引脚上的数字输入
Ax
ADC A 输入
Cx
ADC C 输入
CMPx_HNy
比较器子系统高电平比较器负输入
CMPx_HPy
比较器子系统高电平比较器正输入
CMPx_LNy
比较器子系统低电平比较器负输入
CMPx_LPy
比较器子系统低电平比较器正输入
CMPx_DACL
来自较低 CMPSS DAC 的 DAC 输出（可连接到外部引脚）
温度传感器
内部温度传感器
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6.12.3 模数转换器 (ADC)
此处所述的 ADC 模块是一个逐次逼近 (SAR) 型 ADC，具有 12 位分辨率。本节将转换器的模拟电路称为“内
核”，包括通道选择 MUX、采样保持 (S/H) 电路、逐次逼近电路、电压基准电路和其他模拟支持电路。转换器的
数字电路被称为“包装器”，包括用于可编程转换的逻辑、结果寄存器、模拟电路接口、外设总线接口、后处理
电路以及其他片上模块接口。
每个 ADC 模块都包含一个采样保持 (S/H) 电路。ADC 模块被设计成在同一个芯片上重复多次，从而实现多个
ADC 的同步采样或独立运行。ADC 包装器基于转换启动 (SOC)（请参阅 TMS320F280013x 实时微控制器技术参
考手册 中“模数转换器 (ADC)”一章的“SOC 工作原理”一节）。
每个 ADC 具有以下特性：
• 12 位分辨率
• 由 VREFHI/VREFLO 设定的比例式外部基准
• 2.5V 或 3.3V 的可选内部基准电压
• 单端信号模式
• 具有多达 21 个通道的输入多路复用器
• 16 个可配置 SOC
• 16 个可单独寻址的结果寄存器
• 多个触发源
– 软件立即启动
– 所有 ePWM：ADCSOC A 或 B
– GPIO XINT2
– CPU 计时器 0/1/2
– ADCINT1/2
• 四个灵活的 PIE 中断
• 突发模式触发选项
• 四个后处理块，每块具有：
– 饱和偏移量校准
– 设定点计算的误差
– 具有中断和 ePWM 跳变功能的高电平、低电平和过零比较
– 触发至采样延迟采集
备注
并非每个通道都可以从所有 ADC 的引脚输出。请参阅“引脚配置和功能”部分以确定哪些通道可用。
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ADC 内核和 ADC 包装器的方框图如图 6-39 所示。
Analog-to-Digital Core
Analog-to-Digital Wrapper Logic
SOC Arbitration
& Control
ADCSOC
[15:0]
xV
2
IN-
SOCxSTART[15:0]
u
DOUT1
EOCx[15:0]
xV
1
IN+
CHSEL
ADCCOUNTER
TRIGGER[15:0]
SOC Delay
Timestamp
Converter
S/H Circuit
ACQPS
[15:0]
...
0
1
2
3
4
5
6
7
8
9
10
11
12
...
19
20
...
RESULT
ADCRESULT
0–15 Regs
ADCIN0
ADCIN1
ADCIN2
ADCIN3
ADCIN4
ADCIN5
ADCIN6
ADCIN7
ADCIN8
ADCIN9
ADCIN10
ADCIN11
ADCIN12
...
ADCIN19
ADCIN20
TRIGSEL
SOCx (0-15)
[15:0]
Triggers
Input Circuit
CHSEL
+
Trigger
Timestamp
-
ADCPPBxOFFCAL
saturate
ADCPPBxOFFREF
+
ADCPPBxRESULT
VREFHI
NOTE: VREFHI internally tied to VDDA on 32-pin package
ADCEVT
CONFIG
Bandgap
Reference Circuit
1.65-V Output
(3.3-V Range)
or
2.5-V Output
(2.5-V Range)
1
Event
Logic
ADCEVTINT
Post Processing Block (1-4)
0
Interrupt Block (1-4)
ADCINT1-4
VREFLO
NOTE: VREFLO internally tied to VSSA
on 32-pin package
Analog System Control
ANAREFSEL
ANAREFx2PSSEL
Reference Voltage Levels
图 6-39. ADC 模块方框图
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6.12.3.1 ADC 可配置性
一些 ADC 配置由 SOC 单独控制，而其他配置则由每个 ADC 模块全局控制。表 6-16 汇总了基本的 ADC 选项及
其可配置性级别。
表 6-16. ADC 选项和配置级别
(1)
选项
可配置性
时钟
按照模块(1)
分辨率
不可配置（仅限 12 位分辨率）
信号模式
不可配置（仅限单端信号模式）
基准电压源
对所有模块均为外部或内部
触发源
按照 SOC(1)
转换后的通道
按照 SOC
采集窗口持续时间
按照 SOC(1)
EOC 位置
按照模块
突发模式
按照模块(1)
将这些值以不同方式写入不同的 ADC 模块可能会导致 ADC 异步工作。有关 ADC 何时同步或异步运
行的指导，请参阅 TMS320F280013x 实时微控制器技术参考手册 中“模数转换器 (ADC)”一章的
“确保同步运行”一节。
6.12.3.1.1 信号模式
ADC 支持单端信号模式。以 VREFLO 为基准通过单个引脚 (ADCINx) 对转换器的输入电压进行采样。
VREFHI
Pin Voltage
VREFHI
ADCINx
ADCINx
ADC
VREFHI/2
VREFLO
VREFLO
(VSSA)
2n - 1
Digital Output
ADC Vin
0
图 6-40. 单端信号模式
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6.12.3.2 ADC 电气数据和时序
备注
ADC 输入应保持低于 VDDA + 0.3V。如果 ADC 输入高于此电平，则 ADC 可能会通过两种机制对其他
通道产生干扰：
• ADC 输入过压将过驱 CMPSS 多路复用器，从而干扰所有其他共用一个公共 CMPSS 多路复用器的
通道。无论 ADC 是否对过压输入进行采样，这种干扰都会持续存在
• 当 ADC 对过压 ADC 输入进行采样时，VREFHI 将被上拉至更高的电平。这将干扰任何通道上的后
续 ADC 转换，直到 VREF 稳定下来
备注
VREFHI 引脚必须保持低于 VDDA + 0.3V，以确保正常工作。如果 VREFHI 引脚超过此电平，可能会
激活阻塞电路，并且 VREFHI 的内部值可能会在内部浮动至 0V，从而导致 ADC 转换不正确。
6.12.3.2.1 ADC 运行条件
在建议运行条件下测得（除非另有说明）
参数
ADCCLK（源自 PERx.SYSCLK）
测试条件
最小值
典型值
F2800137、F2800135、
F2800133
5
60
F2800132
5
50
120MHz SYSCLK
F2800137、F2800135、
F2800133
采样率
采样窗口持续时间（由 ACQPS 和 PERx.SYSCLK
设置）(1)
具有 50Ω 或更小的 Rs
75
内部 VREFLO 连接
75
VREFHI
外部基准
2.4
VREFHI
ns
2.5 或 3.0
VDDA
V
内部基准电压 = 3.3V 范围
V
内部基准电压 = 2.5V 范围
2.5
V
VDDA
V
VSSA
VSSA
V
2.4
VDDA
V
内部基准电压 = 3.3V 范围
0
3.3
内部基准电压 = 2.5V 范围
0
2.5
VREFLO
VREFHI
0
VDDA(3)
封装 = 32QFN
VREFHI - VREFLO
外部基准
封装 = 32QFN
(1)
(2)
(3)
MHz
1.65
VREFLO
转换范围
单位
4 每秒百万次
采样
(MSPS)
3.45
100MHz SYSCLK
F2800132
VREFHI(2)
最大值
VDDA
VDDA
V
采样窗口还必须至少达到 1 个 ADCCLK 周期的长度，才能确保 ADC 正确运行。
在内部基准模式下，基准电压由器件从 VREFHI 引脚驱动。在此模式下，用户不应将电压驱动到引脚中。
在 32QFN 封装中，VREFHI 在内部连接至 VDDA，而 VREFLO 在内部连接至 VSSA。32QFN 封装不支持内部基准模式。
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6.12.3.2.2 ADC 特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
通用
120MHz SYSCLK
ADCCLK 转换周期
上电时间
10.1
11
ADCCLK
外部基准模式
500
µs
内部基准模式
5000
µs
在 2.5V 和 3.3V 范围之间切换时采用内部基准模
式。
5000
µs
VREFHI 输入电流(1)
130
µA
内部基准电容值(2)
2.2
µF
外部基准电容值(2)
2.2
µF
直流特性
内部基准电压
增益误差
外部基准
偏移量误差
45
–45
-5
±3
5
–5
±2
5
LSB
LSB
通道间增益误差(4)
2
LSB
通道间偏移量误差(4)
2
LSB
4
LSB
ADC
间增益误差(5)
所有 ADC 的 VREFHI 和 VREFLO 都相同
ADC
间偏移量误差(5)
所有 ADC 的 VREFHI 和 VREFLO 都相同
DNL 误差
INL 误差
ADC 间隔离
VREFHI = 2.5V，同步 ADC
2
LSB
>–1
±0.5
1
LSB
-2
±1.0
2
LSB
1
LSB
-1
交流特性
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自 X1
68.8
SNR(3)
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
INTOSC
60.1
THD(3)
VREFHI = 2.5V，fin = 100kHz
-80.6
dB
SFDR(3)
VREFHI = 2.5V，fin = 100kHz
79.2
dB
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自 X1
68.5
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
INTOSC
60.0
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，单个 ADC
11.0
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，同步 ADC
11.0
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，异步 ADC
不支持
SINAD(3)
ENOB(3)
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dB
dB
位
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6.12.3.2.2 ADC 特性 （续）
在建议运行条件下测得（除非另有说明）
参数
PSRR
(1)
(2)
(3)
(4)
(5)
测试条件
最小值
典型值
VDD = 1.2V 直流 + 100mV
直流至正弦（1kHz 时）
60
VDD = 1.2V 直流 + 100mV
直流至正弦（300kHz 时）
57
VDDA = 3.3V 直流 + 200mV
直流至正弦（1kHz 时）
60
VDDA = 3.3V 直流 + 200mV
正弦（900kHz 时）
57
最大值
单位
dB
当 ADC 输入大于 VDDA 时，VREFHI 上的负载电流会增加。这会导致转换不准确。
最好使用封装尺寸为 0805 或更小的陶瓷电容器。可接受高达 ±20% 的容差。
作为减少电容耦合和串扰的最佳实践的一部分，与 ADC 输入和 VREFHI 引脚相邻的引脚上的 IO 活动已尽可能减少。
同一 ADC 模块的所有通道之间的差异。
与其他 ADC 模块相比的最坏情况变化。
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6.12.3.2.3 每个引脚的 ADC 性能
每个引脚的 ADC 性能均受相邻引脚的影响。以下各图详细说明了这些引脚的性能差异。
11.6
11.4
ENOB
11.2
11
10.8
EXT_2.5
10.6
EXT_3.0
INT_2.5
A20/C20
A18/C18
A19/C19
A17/C17
A9/C8
A10/C10
A4/C14
A7/C3
A8/C11
A12/C1
A1
A0/C15
A5/C2
A11/C0
A14/C4
A2/C9
A15/C7
A3/C5
A6
A16/C16
C6
INT_3.0
10.4
ADC Channel
图 6-42. 48 引脚 PT LQFP 的每通道 ENOB
图 6-41. 64 引脚 PM LQFP 的每通道 ENOB
11.55
11.54
11.53
ENOB
11.52
11.51
11.5
11.49
11.48
11.47
A9/C8
A16/C16
A4/C14
A10/C10
A7/C3
A8/C11
A1
A12/C1
A5/C2
A0/C15
A11/C0
A15/C7
A3/C5
A6
A2/C9
EXT_3.0_VDDA
11.46
ADC Channel
图 6-43. 48 引脚 RGZ VQFN 的每通道 ENOB
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图 6-44. 32 引脚 RHB VQFN 的每通道 ENOB
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6.12.3.2.4 ADC 输入模型
表 6-17 和图 6-45 给出了 ADC 输入特性。
表 6-17. 编辑模型参数
说明
Cp
寄生输入电容
Ron
采样开关电阻
Ch
采样电容器
Rs
标称源阻抗
基准模式
值
请参阅表 6-18 至表 6-21
全部
外部基准，2.5V 内部基准
500Ω
3.3V 内部基准
860Ω
外部基准，2.5V 内部基准
12.5pF
3.3V 内部基准
7.5pF
50Ω
全部
ADC
Rs
ADCINx
Switch
AC
Ron
Cp
Ch
VREFLO
图 6-45. 输入模型
应将此输入模型与实际信号源阻抗配合使用，来确定采集窗口持续时间。要了解更多信息，请参阅
TMS320F280013x 实时微控制器技术参考手册 中“模数转换器 (ADC)”一章的“选择采集窗口持续时间”部分。
有关改进 ADC 输入电路的建议，请参阅 C2000 MCU 的 ADC 输入电路评估 应用报告。
表 6-18. 64 引脚 PM LQFP 的每通道寄生电容
ADC 通道
Cp (pF)
比较器已禁用
比较器已启用
A0/C15/CMP1_DACL
7.7
10.2
A1
1.6
4.1
A2/C9
1.5
4
A3/C5
1.8
4.3
A4/C14
2.4
4.9
A5/C2
2
4.5
A6
1.4
3.9
A7/C3
1.9
4.4
A8/C11
2.2
4.7
A9/C8
2.3
4.8
A10/C10
2
4.5
A11/C0
2.4
4.9
A12/C1
3.2
5.7
A14/C4/ADCINCAL
2.4
4.9
A15/C7
3
5.5
A16/C16
2.4
4.9
A17/C17
2.7
5.2
A18/C18
2.7
5.2
A19/C19
2.7
5.2
A20/C20
2.7
5.2
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表 6-18. 64 引脚 PM LQFP 的每通道寄生电容 （续）
Cp (pF)
ADC 通道
C6
比较器已禁用
比较器已启用
1.7
4.2
表 6-19. 48 引脚 PT LQFP 的每通道寄生电容
Cp (pF)
ADC 通道
比较器已禁用
比较器已启用
A0/C15/CMP1_DACL
7.7
10.2
A1
1.6
4.1
A2/C9
1.5
4
A3/C5
1.8
4.3
A4/C14
2.4
4.9
A5/C2
2
4.5
A6/C6
3.1
8.1
A7/C3
1.9
4.4
A8/C11
2.2
4.7
A9/C8
2.3
4.8
A10/C10
2
4.5
A11/C0
2.4
4.9
A12/C1
3.2
5.7
A14/A15/C4/C7/ADCINCAL
5.4
10.4
A16/C16
2.4
4.9
A19/C19
2.7
5.2
A20/C20
2.7
5.2
表 6-20. 48 引脚 RGZ VQFN 的每通道寄生电容
ADC 通道
110
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Cp (pF)
比较器已禁用
比较器已启用
A0/C15/CMP1_DACL
7.7
10.2
A1
1.6
4.1
A2/C9
1.5
4
A3/C5
1.8
4.3
A4/C14
2.4
4.9
A5/C2
2
4.5
A6/C6
3.1
8.1
A7/C3
1.9
4.4
A8/C11
2.2
4.7
A9/C8
2.3
4.8
A10/C10
2
4.5
A11/C0
2.4
4.9
A12/C1
3.2
5.7
A14/A15/C4/C7/ADCINCAL
5.4
10.4
A16/C16
2.4
4.9
A19/C19
2.7
5.2
A20/C20
2.7
5.2
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表 6-21. 32 引脚 RHB VQFN 的每通道寄生电容
ADC 通道
Cp (pF)
比较器已禁用
比较器已启用
A0/A1/C15/CMP1_DACL
9.3
14.3
A2/C9
1.5
4
A3/C5
1.8
4.3
A4/C14
2.4
4.9
A5/C2/A11/C0
4.4
9.4
A6/C6
3.1
8.1
A7/C3/A12/C1
5.1
10.1
A8/C11
2.2
4.7
A9/C8/A10/C10
4.3
9.3
A14/A15/C4/C7/ADCINCAL
5.4
10.4
A16/C16
2.4
4.9
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6.12.3.2.5 ADC 时序图
图 6-46 展示了在下列假设下两个 SOC 的 ADC 转换时序：
• SOC0 和 SOC1 配置为使用相同的触发器。
• 触发发生时，没有其他 SOC 正在转换或挂起。
• 轮循指针处于使 SOC0 首先转换的状态。
• ADCINTSEL 配置为在 SOC0 的转换结束时设置一个 ADCINT 标志（该标志是否传播到 CPU 以引起中断由
PIE 模块中的配置决定）。
表 6-22 列出了 ADC 时序参数的说明。表 6-23 列出了 ADC 时序。
Sample n
Input on SOC0.CHSEL
Input on SOC1.CHSEL
Sample n+1
ADC S+H
SOC0
SOC1
SYSCLK
ADCCLK
ADCTRIG
ADCSOCFLG.SOC0
ADCSOCFLG.SOC1
ADCRESULT0
(old data)
ADCRESULT1
(old data)
Sample n
Sample n+1
ADCINTFLG.ADCINTx
tSH
tLAT
tEOC
tINT
图 6-46. ADC 时序
表 6-22. ADC 时序参数说明
参数
说明
S+H 窗口的持续时间。
tSH
在该窗口结束时，S+H 电容器上的值则变为待转换成数字值的电压。持续时间由 (ACQPS + 1) 个 SYSCLK 周期计算得
出。ACQPS 可以为每个 SOC 单独配置，因此对于不同的 SOC，tSH 不一定相同。
注意：无论器件时钟设置如何，S+H 电容器上的值均在 S+H 窗口结束前大约 5ns 时被采集。
tLAT
112
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从 S+H 窗口结束到 ADC 结果锁存到 ADCRESULTx 寄存器的时间。
如果在此时间之前读取 ADCRESULTx 寄存器，返回的是之前的转换结果。
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表 6-22. ADC 时序参数说明 （续）
参数
说明
tEOC
从 S+H 窗口结束到下一个 ADC 转换的 S+H 窗口可以开始的时间。后续采样可以在锁存转换结果之前开始。
从 S+H 窗口结束到设置 ADCINT 标志（如果已配置）的时间。
如果 ADCCTL1 寄存器中的 INTPULSEPOS 位被置位，tINT 将与转换结束 (EOC) 信号相一致。
如果 INTPULSEPOS 位为 0，tINT 将与 S+H 窗口的结束相一致。如果 tINT 触发读取 ADC 结果寄存器（通过触发读取结
果的 ISR 来读取），必须注意确保读取发生在结果锁存之后（否则，读取的是之前的结果）。
tINT
如果 INTPULSEPOS 位为 0，并且 ADCINTCYCLE 寄存器中的 OFFSET 字段不为 0，则在设置 ADCINT 标志之前会有
OFFSET SYSCLK 周期的延迟。此延迟可用于在采样准备就绪时进入 ISR。
表 6-23. 12 位模式下的 ADC 时序
ADCCLK 预分频
(1)
SYSCLK 周期
ADCCTL2
预分频
预分频比
tEOC
tLAT
tINT
(Early)(1)
tINT
(Late)
0
1
11
13
0
11
2
2
21
23
0
21
4
3
31
34
0
31
6
4
41
44
0
41
8
5
51
55
0
51
10
6
61
65
0
61
12
7
71
76
0
71
14
8
81
86
0
81
默认情况下，如果 INTPULSEPOS 为 0，则 tINT 在 S+H 窗口后的一个 SYSCLK 周期内发生。这可以通过写入 ADCINTCYCLE 寄存器
的 OFFSET 字段来改变。
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6.12.4 温度传感器
6.12.4.1 温度传感器电气数据和时序
温度传感器可用于测量器件结温。温度传感器通过与 ADC 的内部连接进行采样，并通过 TI 提供的软件转换为温
度。在对温度传感器进行采样时，ADC 必须满足“温度传感器特性”表中的采集时间要求。
6.12.4.1.1 温度传感器特征
在建议运行条件下测得（除非另有说明）
参数
Tacc
温度精度
tstartup
启动时间
（TSNSCTL[ENABLE] 至采
样温度传感器）
tacq
ADC 采集时间
114
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测试条件
最小值
典型值
最大值
内部基准（-40°C 至 30°C）
-15
±2
15
°C
内部基准（30°C 至 85°C）
-9
±2
7
°C
内部基准（85°C 至 125°C）
-5
±2
8
°C
内部基准（125°C 至 140°C）
-6
±2
12
°C
外部基准（-40°C 至 30°C）
-8
±2
10
°C
外部基准（30°C 至 140°C）
-5
±2
8
°C
500
450
单位
µs
ns
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6.12.5 比较器子系统 (CMPSS)
比较器子系统 (CMPSS) 由模拟比较器和支持电路组成，这些电路对于峰值电流模式控制、开关模式电源、功率因
数校正、电压跳闸监控等电源应用非常有用。
该器件包含两种型号的 CMPSS 模块：CMPSS 和 CMPSS_LITE。这些模块共用一个通用架构，但是某些特性只
有完整 CMPSS 型号支持，而 CMPSS_LITE 型号并不支持。
比较器子系统基于多个模块构建而成。每个子系统包含两个比较器、两个基准 12 位 DAC（CMPSS_LITE 实例是
9.5 位有效基准 DAC）和两个数字滤波器。该子系统还包括一个斜坡发生器（仅限完整的 CMPSS 模块；
CMPSS_LITE 实例并不支持）。比较器在每个模块中用“H”或“L”表示，其中“H”代表高电平，“L”代表
低电平。每个比较器都会生成一个数字输出，指示正输入端的电压是否大于负输入端的电压。比较器的正输入由
一个外部引脚驱动（请参阅 TMS320F280013x 实时微控制器技术参考手册 中的 模拟子系统 一章，了解适用于
CMPSS 的多路复用器选项）。负输入可由外部引脚或可编程基准 12 位 DAC 驱动。每个比较器输出都会通过一
个可编程的数字滤波器，该滤波器可以去除伪跳变信号。如果不需要滤波，也可以使用未滤波的输出。一个斜坡
发生器电路可用于控制该子系统中高电平比较器的基准 12 位 DAC 值（仅限完整 CMPSS 模块；CMPSS_LITE
实例并不支持）。
每个 CMPSS 包含：
•
•
•
•
•
•
•
•
•
•
•
•
两个模拟比较器
两个可编程的基准 12 位 DAC（CMPSS_LITE 实例上为 9.5 位有效 DAC）
一个斜坡发生器（仅限完整 CMPSS；CMPSS_LITE 实例上没有）
两个数字滤波器，65536 最大滤波器时钟预分频
能够将各个子模块与 EPWMSYNCPER 同步
能够通过 EPWMBLANK 扩展清除信号
能够将输出与 SYSCLK 同步
能够锁存输出
能够反转输出
可选择在输入端使用迟滞
可选择通过外部信号或基准 DAC 驱动比较器的负输入
可选择在外部引脚上使用低电平比较器 DAC 输出 CMPx_DACL（仅限部分实例，不能与比较功能同时使用）
6.12.5.1 CMPSS 模块型号
该器件包含两种不同型号的 CMPSS 模块：CMPSS（完整模块）和 CMPSS_LITE（功能简化且性能降低）。表
6-24 中总结了这两种型号在特性上的差异。
表 6-24. CMPSS 和 CMPSS_LITE 特性比较
CMPSS
特性
CMPSS_LITE
高电平和低电平比较器
是
是
双 12 位基准 DAC
是
是（9.5 位有效）
DAC 斜坡生成
是
否
外部引脚上提供低 DAC 输出
是（某些情况）
否
数字滤波器
是
是
性能
完整性能（请参阅 CMPSS 比较器电气特性
表）
性能有所降低（请参阅 CMPSS_LITE 比较器
电气特性表）
6.12.5.2 CMPx_DACL
一些 CMPSS 模块实例支持缓冲到引脚的 DAC 输出。CMPSS 模块的此 CMPx_DACL 输出使用指定 CMPSS 模
块的低侧 DAC。当使用来自 CMPSS 实例的 DAC 输出时，该实例的所有其他 CMPSS 模块功能都不可用。
有关特定器件可用的 CMPx_DACL 实例，请参阅模拟引脚和内部连接 表的 DAC 列。
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有关 DAC 输出功能，请参阅 CMPx_DACL 的缓冲输出电气特性 部分。
6.12.5.3 CMPSS 连接图
CMP1_ HP
CMP1_HN
Comparator Subsystem 1
VDDA
Digital
Filter
DAC12
DAC12
CMP1_LN
CMP1_LP
CMP2_HP
CMP2_HN
Digital
Filter
CTRIP1H
CTRIP1H
CTRIPOUT1H
CTRIP1L
CMP1_DACL
CTRIP2H
CTRIP1L
CTRIPOUT1L
CTRIP2L
ePWM X- BAR
ePWMs
Output X- BAR
GPIO Mux
CMPSS_LITE 2
VDDA
Digital
Filter
CTRIP2H
CTRIPOUT2H
Digital
Filter
CTRIP2L
CTRIPOUT2L
DAC12
DAC12
CMP2_LN
CMP2_LP
CTRIP4H
CTRIP4L
CTRIPOUT1H
CTRIPOUT1L
CTRIPOUT2H
CMP4_ HP
CMP4_ HN
CMPSS_LITE 4
VDDA
Digital
Filter
CTRIP4H
CTRIPOUT4H
Digital
Filter
CTRIP4L
CTRIPOUT4L
CTRIPOUT2L
DAC12
DAC12
CMP4_LN
CMP4_ LP
CTRIPOUT4H
CTRIPOUT4L
图 6-47. CMPSS 连接
6.12.5.4 方框图
CMPSS 的方框图如图 6-48 所示。CMPSS_LITE 的方框图如图 6-49 所示。
• CTRIPx（x=“H”或“L”）信号连接到 ePWM X-BAR，用于 ePWM 跳变响应。更多有关 ePWM X-BAR 多
路复用器配置的详细信息，请参阅 TMS320F280013x 实时微控制器技术参考手册 TMS320F28P65x 实时微控
制器技术参考手册 中的“增强型脉宽调制器 (ePWM)”一章。
• CTRIPxOUTx（x=“H”或“L”）信号连接到输出 X-BAR，用于外部信号。更多有关输出 X-BAR 多路复用器
配置的详细信息，请参阅 TMS320F280013x 实时微控制器技术参考手册 TMS320F28P65x 实时微控制器技术
参考手册 中的“通用输入/输出 (GPIO)”一章。
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To LPM Wakeup
COMPSTS[COMPHSTS]
CMPx_HP
DACHVALS
SYSCLK
+
0
0
D Q
12-bit
DACH
CMPx_HN
DACHVALA
1
EN
Ramp Generator(H)
COMPH
0
0
_
D RQ
1
0
COMPCTL[CTRIPOUTHSEL]
OR
0
COMPSTS[COMPHLATCH]
1
COMPDACHCTL[DACSOURCE]
COMPCTL[CTRIPHSEL]
0 CTRIPH
1 To EPWM X-BAR
2 CTRIPOUTH
3 To OUTPUT X-BAR
S
R
R Q
COMPCTL[COMPHSOURCE]
OR
COMPSTSCLR[HSYNCCLREN]
COMPCTL[ASYNCHEN]
0
EPWMSYNCPER_H
OR
EPWM1SYNCPER
0
EPWM2SYNCPER
1
EPWM3SYNCPER
2
...
…
EPWMnSYNCPER n-1
Digital
Filter
1
1
COMPDACHCTL[RAMPSOURCE]
ASYNCH
SYNCH
COMPSTS[COMPHSTS]
>
D Q
COMPCTL[COMPHINV]
>
COMPDACHCTL[SWLOADSEL]
>
SYSCLK >
EPWMBLANK_H
0
COMPSTSCLR[HLATCHCLR]
1
AND
COMPDACHCTL[BLANKEN]
COMPSTSCLR[LSYNCCLREN]
COMPSTSCLR[LLATCHCLR]
COMPCTL[ASYNCLEN]
0
COMPDACHCTL[BLANKSOURCE]
CMPx_LP
D Q
0
D Q
1
0
DACLVALA
DACLVALS
>>1
1
12-bit
DACL
CMPx_LN
+
R Q
COMPL
0
0
D RQ
_
1
1
Digital
Filter
EN
S
3 CTRIPL
COMPSTS[COMPLSTS]
2 To EPWM X-BAR
SYNCL
1 CTRIPOUTL
ASYNCL
0 To OUTPUT X-BAR
SYSCLK
COMPCTL[COMPLSOURCE]
COMPCTL[COMPLINV]
Buer
To LPM Wakeup
COMPCTL[CTRIPOUTLSEL]
CMPx_DACL
To Pin
Enable
CMPxDACOUTEN
(from Analog Subsystem)
OR
COMPCTL[CTRIPLSEL]
R
>
SYSCLK >
>
...
EPWMnBLANK
0
1
2
…
n-1
COMPSTS[COMPLLATCH]
1
>
EPWM1BLANK
EPWM2BLANK
EPWM3BLANK
OR
0
COMPDACHCTL[SWLOADSEL]
Note: Enabling the DACL to a pin
disables all other func onality:
DACH, both COMP, the Ramp
Generator, and the digital lters.
图 6-48. CMPSS 模块方框图
COMPCTL[CTRIPHSEL]
0
D Q
1
DACHVALA
EN
CMPx_HP
12-bit
DACH(1)
CMPx_HN
+
COMPH
0
ASYNCH
SYNCH
COMPSTS[COMPHSTS]
SYSCLK
0
_
1
D RQ
Digital
Filter
R Q
0
OR
0
COMPSTS[COMPHLATCH]
COMPDACHCTL[RAMPSOURCE]
1
OR
COMPSTSCLR[HSYNCCLREN]
COMPCTL[ASYNCHEN]
0
EPWMSYNCPER_H
OR
EPWM1SYNCPER
0
EPWM2SYNCPER
1
EPWM3SYNCPER
2
...
…
EPWMnSYNCPER n-1
COMPCTL[CTRIPOUTHSEL]
1
COMPCTL[COMPHSOURCE]
0 CTRIPH
1 To EPWM X-BAR
2 CTRIPOUTH
3 To OUTPUT X-BAR
S
R
>
D Q
COMPCTL[COMPHINV]
>
DACHVALS
COMPDACHCTL[SWLOADSEL]
>
SYSCLK >
EPWMBLANK_H
COMPDACHCTL[BLANKEN]
0
COMPSTSCLR[HLATCHCLR]
1
AND
COMPSTSCLR[LSYNCCLREN]
COMPSTSCLR[LLATCHCLR]
COMPCTL[ASYNCLEN]
0
COMPDACHCTL[BLANKSOURCE]
CMPx_LP
D Q
0
D Q
1
DACLVALA
DACLVALS
12-bit
DACL(1)
CMPx_LN
+
R Q
COMPL
0
0
D RQ
_
1
1
>
SYSCLK >
>
...
EPWMnBLANK
0
1
2
…
n-1
EN
SYSCLK
COMPCTL[COMPLSOURCE]
COMPCTL[COMPLINV]
(1) CMPSS_LITE Reference DAC is 9.5-bit effective
COMPSTS[COMPLLATCH]
1
Digital
Filter
>
EPWM1BLANK
EPWM2BLANK
EPWM3BLANK
OR
0
COMPDACHCTL[SWLOADSEL]
R
OR
COMPCTL[CTRIPLSEL]
S
3 CTRIPL
COMPSTS[COMPLSTS]
2 To EPWM X-BAR
SYNCL
1 CTRIPOUTL
ASYNCL
0 To OUTPUT X-BAR
COMPCTL[CTRIPOUTLSEL]
图 6-49. CMPSS_LITE 模块方框图
每个基准 12 位 DAC 都可以配置为将基准电压驱动到相应比较器的负输入端。一些 CMPSS 实例还允许将低 DAC
输出路由到一个引脚以用作外部 DAC。在这种情况下、所有其他 CMPSS 模块功能都不可用、包括高 DAC、两
个比较器、斜坡生成和数字滤波器。 参考 12 位 DAC 如所示 图 6-50。
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VDDA
DACREF
DACHVALA
12-bit DACOUTH
DACH To COMPH
DACLVALA
12-bit DACOUTL
DACL To COMPL
VSSA
图 6-50. 参考设计方框图
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6.12.5.5 CMPSS 电气数据和时序
6.12.5.5.1 CMPSS 比较器电气特性
在建议运行条件下测得（除非另有说明）
参数
TPU
测试条件
典型值
上电时间
以输入为基准的偏移量误差
迟滞(1)
响应时间（从 CMPINx 输入更改到 ePWM X-BAR
输出或 X-BAR 输出的延迟）
PSRR
电源抑制比
CMRR
共模抑制比
最大值
500
比较器输入 (CMPINxx) 范围
(1)
最小值
低共模，反相输入设置为 50mV
0
VDDA
-20
20
1x
4
12
20
2x
17
24
33
3x
25
36
50
4x
30
单位
µs
V
mV
LSB
48
67
阶跃响应
21
60
斜坡响应 (1.65V/µs)
26
斜坡响应 (8.25mV/µs)
30
ns
高达 250kHz
46
dB
40
ns
dB
CMPSS DAC 用作确定应用多少迟滞的基准。因此，迟滞将随 CMPSS DAC 基准电压而变化。迟滞适用于所有比较器输入源配置。
6.12.5.5.2 CMPSS_LITE 比较器电气特性
在建议运行条件下测得（除非另有说明）
参数
TPU
上电时间
测试条件
比较器输入 (CMPINxx) 范围
以输入为基准的偏移量误差
通过 AIO/AGPIO，输入共模 =
VDDA 的 5% 至 95%
1x
迟滞(1)
响应时间（从 CMPINx 输入更改到 ePWM X-BAR
输出或 X-BAR 输出的延迟）
PSRR
电源抑制比
CMRR
共模抑制比
(1)
最小值
典型值
最大值
单位
500
µs
0
VDDA
V
-20
20
带隙未启用
2
10
19
2x
8
20
34
3x
15
30
51
4x
20
41
70
5次
26
52
88
6x
32
64
109
7x
38
77
131
阶跃响应
21
40
斜坡响应 (1.65V/µs)
26
斜坡响应 (8.25mV/µs)
30
46
高达 250kHz
40
mV
mV
ns
dB
dB
迟滞适用于所有比较器输入源配置。
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CMPSS 比较器以输入为基准的偏移量和迟滞
Input Referred Offset
CTRIPx
Logic Level
CTRIPx = 1
CTRIPx = 0
0
COMPINxP
Voltage
CMPINxN or
DACxVAL
图 6-51. CMPSS 比较器以输入为基准的偏移量
Hysteresis
CTRIPx
Logic Level
CTRIPx = 1
CTRIPx = 0
0
CMPINxN or
DACxVAL
COMPINxP
Voltage
图 6-52. CMPSS 比较器迟滞
6.12.5.5.3 CMPSS DAC 静态电气特性
在建议运行条件下测得（除非另有说明）
参数
CMPSS DAC 输出范围
测试条件
内部基准
静态偏移量误差(1)
静态增益误差(1)
最小值
典型值
最大值
单位
0
VDDA
–25
25
mV
V
-2
2
FSR 百分比
静态 DNL
已更正端点
>–1
4
LSB
静态 INL
已更正端点
–16
16
LSB
1
µs
满量程输出变化后稳定到 1LSB
趋稳时间
12
分辨率
CMPSS DAC 输出干扰(2)
由同一 CMPSS 模块内的比较器跳闸或
CMPSS DAC 代码更改引起的误差
–100
CMPSS DAC 干扰时间(2)
(1)
(2)
位
100
LSB
200
ns
包含以比较器输入为基准的误差。
在比较器跳闸后的一段时间内，CMPSS DAC 输出可能会出现干扰误差。
6.12.5.5.4 CMPSS_LITE DAC 静态电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
静态偏移量误差(1)
静态增益误差(1)
V
25
mV
0.5
FSR 百分比
-5
静态 INL
已更正端点
–7
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单位
VDDA
-0.5
已更正端点
静态 TUE（总体未调整误差）
最大值
–25
静态 DNL
120
典型值
0
CMPSS DAC 输出范围
5 LSB（12 位）
7 LSB（12 位）
35
mV
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6.12.5.5.4 CMPSS_LITE DAC 静态电气特性 （续）
在建议运行条件下测得（除非另有说明）
参数
测试条件
满量程输出变化后稳定到 1LSB
趋稳时间
分辨率(2)
(1)
(2)
最小值
典型值
最大值
单位
1
µs
12
位
包含以比较器输入为基准的误差。
单调响应时为 9.5 位有效分辨率
6.12.5.5.5 CMPSS 示意图
Offset Error
图 6-53. CMPSS DAC 静态偏移量
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Ideal Gain
Actual Gain
Actual Linear Range
图 6-54. CMPSS DAC 静态增益
Linearity Error
图 6-55. CMPSS DAC 静态线性
6.12.5.5.6 CMPSS DAC 动态误差
当使用斜坡发生器控制内部 DAC 时，阶跃大小可以根据应用需求而变化。由于 DAC 的阶跃大小小于满量程转
换，因此，稳定时间比 CMPSS DAC 静态电气特性 表 中列出的电气规格有所改善。下面的公式和图 6-56 可以根
据不同的 RAMPxDECVALA 值，提供有关与理想值之间预期电压误差的指导。
122
DYNAMICERROR = m × RAMPxDECVALA + b
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表 6-25. DAC 最大动态误差项
公式参数
最小值 (LSB)
最大值 (LSB)
m
0.10
0.18
b
3.7
5.6
备注
上述误差项基于目标器件的最大 SYSCLK。如果在最大 SYSCLK 以下运行，则“m”误差项应相应调
整。
300
Max Error
Min Error
Dynamic Error (LSB)
250
200
150
100
50
0
0
200
400
600
800
1000
RAMPxSTEPVALA
1200
1400
1600
图 6-56. CMPSS DAC 动态误差
6.12.5.5.7 CMPx_DACL 缓冲输出的运行条件
在建议运行条件下测得（除非另有说明）(1)
参数
RL
电阻负载(2)
CL
容性负载
VOUT
有效输出电压范围(3)
基准电压(4)
(1)
(2)
(3)
(4)
测试条件
最小值
典型值
最大值
5
单位
kΩ
100
pF
RL = 5kΩ
0.3
VDDA – 0.3
V
RL = 1kΩ
0.6
VDDA – 0.6
V
VREFHI
2.4
VDDA
V
2.5 或 3.0
典型值是在 VREFHI = 3.3V 和 VREFLO = 0V 时测得的，除非另外注明。在 VREFHI = 2.5V 和 VREFLO = 0V 条件下对最小值和最大
值进行测试或表征。
DAC 可以驱动最小 1kΩ 的阻性负载，但输出范围会受到限制。
这是 DAC 的线性输出范围。DAC 可以产生此范围以外的电压，但由于缓冲器的原因，输出电压将不呈线性。
为了获得卓越 PSRR 性能，VREFHI 应小于 VDDA。
6.12.5.5.8 CMPx_DACL 缓冲输出的电气特性
在建议运行条件下测得（除非另有说明）(1)
参数
测试条件
最小值
典型值
最大值
单位
1
mV/V
通用
分辨率(4)
12
-1
负载调整率
位
1.5
毛刺脉冲能量
电压输出稳定时间满量程
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在 0.3V 至 3V 切换后稳定到
2LSB
V-ns
2
µs
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6.12.5.5.8 CMPx_DACL 缓冲输出的电气特性 （续）
在建议运行条件下测得（除非另有说明）(1)
参数
测试条件
最小值
典型值
最大值
单位
电压输出稳定时间第 1/4 满量程
在 0.3V 至 0.75V 切换后稳定
到 2LSB
电压输出压摆率
从 0.3V 到 3V 转换的压摆率
负载瞬态的稳定时间
5kΩ 负载
TPU
带隙未启用
500
µs
–100
100
mV
–1.5
1.5
FSR 百分比
上电时间
2.8
1.6
µs
4.5
V/µs
328
ns
直流特性
偏移量
偏移量误差
Gain
增益误差(2)
DNL
微分非线性
已更正端点
-2
2 LSB（12 位）
INL
积分非线性
已更正端点
–7
7 LSB（12 位）
交流特性
输出噪声
从 100Hz 到 100kHz 的积分
噪声
600
µVrms
10kHz 时的噪声密度
800
nVrms/√Hz
SNR
信噪比
1kHz，200KSPS
64
dB
THD
总谐波失真
1kHz，200KSPS
-64.2
dB
SFDR
无杂散动态范围
1kHz，200KSPS
66
dB
SINAD
信噪比和失真比
1kHz，200KSPS
61.7
dB
PSRR
电源抑制比(3)
直流
70
dB
100kHz
30
dB
(1)
(2)
(3)
(4)
124
典型值是在 VREFHI = 3.3V 和 VREFLO = 0V 时测得的，除非另外注明。在 VREFHI = 2.5V 和 VREFLO = 0V 条件下对最小值和最大
值进行测试或表征。
增益误差是在线性输出范围内计算得出。
VREFHI = 3.2V，VDDA = 3.3V DC + 100mV 正弦。
11 位有效（单调响应）。
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6.13 控制外设
6.13.1 增强型脉宽调制器 (ePWM)
ePWM 外设是控制商业和工业设备中的许多电力电子系统的关键元件。通过从具有独立资源（这些独立资源可以
一起运行形成一个系统）的较小模块构建外设，ePWM 4 类模块能够以最小的 CPU 开销生成复杂的脉冲宽度波
形。ePWM 4 类模块的一些亮点包括复杂波形生成、死区生成、灵活的同步方案、高级跳变区功能和全局寄存器
重载功能。
借助该器件上的 ePWM 和 eCAP 同步方案，可灵活地划分 ePWM 和 eCAP 模块，并可在这些模块内进行局部同
步。
图 6-57 展示了 ePWM 模块。图 6-58 展示了 ePWM 跳变输入连接。
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Time-Base (TB)
TBPRD Shadow (24)
ePWM
SYNC
Scheme
EXTSYNCIN
TBPRDHR (8)
TBPRD Active (24)
EXTSYNCOUT
CTR=PRD
EPWMxSYNCI
TBCTL[PHSEN]
TBCTL[SWFSYNC]
Counter
Up/Down
(16 bit)
DCAEVT1/sync(A)
DCBEVT1/sync(A)
CTR=ZERO
TBCTR
Active (16)
CTR=PRD
CTR=ZERO
CTR_Dir
TBPHSHR (8)
16
Phase
Control
Event
Trigger
And
Interrupt
(ET)
CTR=CMPD
CTR_Dir
Counter Compare (CC)
CTR=CMPA
EPWMxSOCA
CTR=PRD or ZERO
CTR=CMPA
CTR=CMPB
CTR=CMPC
8
TBPHS Active (24)
EPWMx_INT
Action
Qualifier
(AQ)
EPWMxSOCB
On-chip
ADC
ADCSOCOUTSELECT
DCAEVT1.soc(A)
DCBEVT1.soc(A)
Select and pulse stretch
for external ADC
CMPAHR (8)
16
HiRes PWM (HRPWM)
CMPAHR (8)
ADCSOCAO
ADCSOCBO
CMPA Active (24)
CMPA Shadow (24)
EPWMA
ePWMxA
Dead
Band
(DB)
CTR=CMPB
CMPBHR (8)
PWM
Chopper
(DB)
Trip
Zone
(TZ)
16
CMPB Active (16)
EPWMB
ePWMxB
CMPB Shadow (16)
CMPBHR (8)
TBCNT (16)
CTR=CMPC
CTR=ZERO
DCAEVT1.inter
CMPC[15-0]
DCBEVT1.inter
16
DCAEVT2.inter
CMPC Active (16)
DCBEVT2.inter
CMPC Shadow (16)
EPWMx_TZ_INT
TZ1 to TZ3
EMUSTOP
CLOCKFAIL
EQEPxERR
DCAEVT1.force(A)
DCBEVT1.force(A)
TBCNT (16)
CTR=CMPD
DCAEVT2.force(A)
DCBEVT2.force(A)
CMPD[15-0]
16
CMPD Active (16)
CMPD Shadow (16)
A.
这些事件由 ePWM 数字比较 (DC) 子模块根据 TRIPIN 输入电平生成。
图 6-57. ePWM 子模块和关键内部信号互连
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GPIO0
Async/
Sync/
Sync+Filter
GPIOx
Input X-Bar
INPUT7
INPUT8
INPUT9
INPUT10
INPUT11
INPUT12
INPUT13
INPUT14
INPUT15
INPUT16
INPUT1
INPUT2
INPUT3
INPUT4
INPUT5
INPUT6
Other Sources
16:127
eCAPx
INPUT[1:16]
0:15
XINT1
XINT2
ADC
XINT3
Wrapper(s)
ePWM
eCAP
Sync Mux
XINT4
INPUT[1:14]
CMPSSx.TRIPH
CMPSSx.TRIPHORL
CMPSSx.TRIPL
ADCx.EVT1-4
ECAPx.OUT
PIE
XINT5
EXTSYNCIN1
EXTSYNCIN2
ePWM
X-Bar
TZ1
TZ2
TZ3
TRIP1
TRIP2
TRIP3
TRIP6
TRIP4
TRIP5
TRIP7
TRIP8
TRIP9
TRIP10
TRIP11
TRIP12
EPWMINT
TZINT
EPWMx.EPWMCLK
PCLKCR2[EPWMx]
TBCLKSYNC
PCLKCR0[TBCLKSYNC]
All
ePWM
Modules
ADCSOCAO Select
ADCSOCBO Select
EXTSYNCOUT
ADCSOCxO
SOCA
Reserved
ECCERR
PIEVECTERROR
EQEPERR
CLKFAIL
EMUSTOP
TRIP13
TRIP14
TRIP15
TZ4
TZ5
TZ6
SOCB
EPWMSYNCPER
Blanking Window
ADC
Wrapper(s)
CMPSS
图 6-58. ePWM 跳变输入连接
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6.13.1.1 控制外设同步
借助该器件上的 ePWM 和 eCAP 同步方案，可灵活地划分 ePWM 和 eCAP 模块，并可在这些模块内进行局部同
步。图 6-59 展示了同步方案。
CTR=CMPD
CLR
One Shot
Latch
DCAEVT1.sync
DCBEVT1.sync
0
EPWMSYNCOUTEN
TBCTL2[OSHTSYNCMODE]
CTR=CMPC
TBCTL3[OSSFRCEN]
CTR=ZERO
CTR=CMPB
:ULWH ³1´ WR
TBCTL2[OSHTSYNC]
:ULWH ³1´ WR
GLDCTL2[OSHTLD]
TBCTL
SWFSYNC
Set
Q
1
SWEN
ZEROEN
0
CMPBEN
1
OR
CMPCEN
0
EPWMxSYNCOUT
1
0
CMPDEN
DCARVT1EN
TBCTL2[SELFCLRTRREM]
DCBEVT1EN
Clear
Register
Disable
0
EPWM1SYNCOUT
|
|
|
EPWMxSYNCOUT
EPWMxSYNCIN
HRPCTL[PWMSYNCSELX]
ECAP1SYNCOUT
CTR=CMPC UP
|
|
|
CTR=CMPC DOWN
ECAPySYNCOUT
CTR=CMPD UP
Other Sources
CTR=CMPD DOWN
HRPCTL[PWMSYNCSEL]
EPWMSYNCINSEL
EPWMxSYNCPER
CMPSS
DAC
CTR=PRD
CTR=ZERO
Note: SYNCO and SYNCOUT are used interchangeably
图 6-59. 同步链架构
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6.13.1.2 ePWM 电气数据和时序
有关输入限定符参数的说明，请参阅“通用输入时序要求”表。
6.13.1.2.1 ePWM 时序要求
最小值
异步
tw(SYNCIN)
同步输入脉冲宽度
最大值
单位
2tc(EPWMCLK)
2tc(EPWMCLK)
同步
带输入限定符
周期
1tc(EPWMCLK) + tw(IQSW)
6.13.1.2.2 ePWM 开关特性
在建议运行条件下测得（除非另有说明）
参数(1)
tw(PWM)
脉冲持续时间，PWMx 输出高电平/低电平
tw(SYNCOUT)
同步输出脉冲宽度
td(TZ-PWM)
延迟时间，跳变输入激活到 PWM 强制高电平
延迟时间，跳变输入激活到 PWM 强制低电平
延迟时间，跳变输入激活到 PWM 高阻抗
(1)
最小值
最大值
20
单位
ns
8tc(SYSCLK)
周期
25
ns
引脚上 20pF 负载。
6.13.1.2.3 跳闸区输入时序
有关输入限定符参数的说明，请参阅“通用输入时序要求”表。
6.13.1.2.3.1 跳闸区域输入时序要求
最小值
tw(TZ)
脉冲持续时间，TZx 输入低电平
最大值
单位
异步
1tc(EPWMCLK)
周期
同步
2tc(EPWMCLK)
周期
1tc(EPWMCLK) + tw(IQSW)
周期
带输入限定符
6.13.1.2.3.2 PWM 高阻态特征时序图
EPWMCLK
tw(TZ)
(A)
TZ
td(TZ-PWM)
(B)
PWM
A.
TZ：TZ1、TZ2、TZ3、TRIP1 至 TRIP12
B.
PWM 是指器件内的所有 PWM 引脚。TZ 置于高电平后 PWM 引脚的状态取决于 PWM 恢复软件。
图 6-60. PWM 高阻态特征
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6.13.2 高分辨率脉宽调制器 (HRPWM)
通过使用专用的校准延迟线路，HRPWM 在单个模块和简化的校准系统内结合了多条延迟线路。对于每个 ePWM
模块，都有两个 HR 输出：
• 通道 A 上的 HR 占空比和死区控制
• 通道 B 上的 HR 占空比和死区控制
HRPWM 模块提供 PWM 分辨率（时间粒度），此分辨率明显优于使用传统数字 PWM 方法所能达到的分辨率。
HRPWM 模块的关键点为：
• 大大扩展了传统导出数字 PWM 的时间分辨率能力
• 此功能可用于单边沿（占空比和相移控制）以及双边沿控制，以实现频率/周期调制。
• 通过对 ePWM 模块的比较 A、B、相位、周期和死区寄存器的扩展来控制更加精细的时间粒度控制或边沿定
位。
6.13.2.1 HRPWM 电气数据和时序
6.13.2.1.1 高分辨率 PWM 特征
参数
微边沿定位 (MEP)
(1)
步长(1)
最小值 典型值
最大值
150
310
单位
ps
MEP 步长在高温和 VDD 上的电压最小时最大。MEP 步长将随温度的升高和电压的下降而增加，并随温度的下降和电压的升高而减小。
使用 HRPWM 特性的应用应该使用 MEP 比例因子优化器 (SFO) 估计软件功能。有关在最终应用中使用 SFO 功能的详细信息，请参阅
TI 软件库。SFO 功能有助于在 HRPWM 运行时动态估计每个 SYSCLK 周期的 MEP 步数。
6.13.3 外部 ADC 转换启动电气数据和时序
6.13.3.1 外部 ADC 转换启动开关特性
在建议运行条件下测得（除非另有说明）
参数
tw(ADCSOCL)
最小值
32tc(SYSCLK)
脉冲持续时间，ADCSOCxO 低电平
最大值
单位
周期
6.13.3.2 ADCSOCAO 或 ADCSOCBO 时序图
tw(ADCSOCL)
ADCSOCAO
or
ADCSOCBO
图 6-61. ADCSOCAO 或者 ADCSOCBO 时序
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6.13.4 增强型捕获 (eCAP)
eCAP 模块的特性包括：
•
•
•
•
测量旋转机械的速度（例如，通过霍尔传感器感应齿状链轮）
位置传感器脉冲之间的持续时间测量
脉冲序列信号的周期和占空比测量
解码来自占空比编码电流/电压传感器的电流或电压振幅
本章介绍的 eCAP 模块特性包括：
•
•
•
•
•
•
•
•
4 事件时间戳寄存器（每个 32 位）
边缘极性选择，最多选择四个序列时间戳捕获事件
对 4 个事件中的任何一个事件进行中断
单次采集多达 4 个事件时间戳
在深度为 4 的循环缓冲器中以连续模式采集时间戳
绝对时间戳采集
差分 (Δ) 模式时间戳采集
当未用于采集模式时，eCAP 模块可配置为单通道 PWM 输出
1 类 eCAP 的捕捉功能通过 0 类 eCAP 得到增强，增加了以下特性：
• 事件过滤器复位位
– 向 ECCTL2[CTRFILTRESET] 写入 1 会清零事件过滤器、模数计数器和任何挂起的中断标志。复位该位对
于初始化和调试很有用。
• 模数计数器状态位。
– 模数计数器 (ECCTL2 [MODCNTRSTS]) 指示接下来加载哪个捕捉寄存器。在 0 类 eCAP 中，无法了解模
数计数器的当前状态。
• 输入多路复用器
– ECCTL0 [INPUTSEL] 选择 128 个输入信号之一，详情请见 TMS320F280013x 实时微控制器技术参考手册
中“增强型捕捉 (eCAP)”一章的“配置 eCAP 器件引脚”一节。
• EALLOW 保护
– EALLOW 保护已添加到关键寄存器。为了维持与 0 类的软件兼容性，请配置
DEV_CFG_REGS.ECAPTYPE 以使这些寄存器不受保护。
2 类 eCAP 的捕捉功能通过 1 类 eCAP 得到增强，增加了以下特性：
• 添加了 ECAPxSYNCINSEL 寄存器
– 为每个 eCAP 添加了 ECAPxSYNCINSEL 寄存器以选择外部 SYNCIN。每个 eCAP 可以有一个单独的
SYNCIN 信号。
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6.13.4.1 eCAP 方框图
ECCTL2 [ SYNCI_EN, SYNCOSEL, SWSYNC]
ECCTL2[CAP/APWM]
SYNC
CTRPHS
(phase register−32 bit)
ECAPxSYNCIN
APWM Mode
OVF
TSCTR
(counter−32 bit)
ECAPxSYNCOUT
RST
CTR_OVF
CTR [0−31]
Delta−Mode
PRD [0−31]
PWM
Compare
Logic
Output
X-Bar
CMP [0−31]
32
CTR=PRD
CTR [0−31]
CTR=CMP
32
PRD [0−31]
ECCTL1 [ CAPLDEN, CTRRSTx]
HRCTRL[HRE]
32
32
APRD
shadow
HRCTRL[HRE]
LD1
CAP1
(APRD Active)
Polarity
Select
LD
32
CMP [0−31]
32
HRCTRL[HRE]
32
32
CAP2
(ACMP Active)
32
Polarity
Select
LD2
LD
Other
Sources
[127:16]
Event
qualifier
ACMP
shadow
HRCTRL[HRE]
Event
Prescale
16
ECCTL1[PRESCALE]
[15:0]
Input
X-Bar
32
32
Polarity
Select
LD3
CAP3
(APRD Shadow)
LD
CAP4
(ACMP Shadow)
LD
HRCTRL[HRE]
32
32
LD4
Polarity
Select
4
4
Edge Polarity Select
ECCTL1[CAPxPOL]
ECCTL2[CTRFILTRESET]
ECAPx
(to ePIE)
Interrupt
Trigger
and
Flag
Control
CTR_OVF
Continuous /
Oneshot
Capture Control
MODCNTRSTS
CTR=PRD
CTR=CMP
ECCTL2 [ REARM, CONT_ONESHT, STOP_WRAP]
Registers: ECEINT, ECFLG, ECCLR, ECFRC
Capture Pulse
SYSCLK
HRCLK
HR Submodule
HR Input
ECAPx_HRCAL
(to ePIE)
图 6-62. eCAP 方框图
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6.13.4.2 eCAP 同步
通过选择一个公共的 SYNCIN 源，eCAP 模块可以互相同步。eCAP 的 SYNCIN 源可以是软件同步输入或外部同
步输入。外部同步输入信号可来自 EPWM、eCAP 或 X-Bar。如图 6-63 所示，SYNC 信号由 ECAPx 的
ECAPxSYNCINSEL[SEL] 位中的选择定义。
ECAPx
Disable
0x0
0x1
ECAPxSYNCIN
Signals
ECAPxSYNCIN
EPWMxSYNCOUT
ECCTL2[SWSYNC]
CTR=PRD
(EPWM, ECAP,
INPUTXBAR, «)
EXTSYNCOUT
ECAPxSYNCOUT
Disable
Disable
SYNCSELECT[SYNCOUT]
0xn
ECCTL2[SYNCOSEL]
ECAPSYNCINSEL[SEL]
图 6-63. eCAP 同步方案
6.13.4.3 eCAP 电气数据和时序
6.13.4.3.1 eCAP 时序要求
最小值
tw(CAP)
采集输入脉冲宽度
异步
2tc(SYSCLK)
同步
2tc(SYSCLK)
带输入限定符
标称值
最大值
单位
ns
1tc(SYSCLK) + tw_(IQSW)
6.13.4.3.2 eCAP 开关特性
在建议运行条件下测得（除非另有说明）
参数
tw(APWM)
脉冲持续时间，APWMx 输出高电平/低电平
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最小值
20
典型值
最大值
单位
ns
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6.13.5 增强型正交编码器脉冲 (eQEP)
该器件上的 eQEP 模块为 2 类。eQEP 直接与线性或旋转增量编码器相连，以便从高性能运动和位置控制系统中
使用的旋转机器中获得位置、方向和速度信息。
该 eQEP 外设包含以下主要功能单元（请参阅图 6-64）：
• 针对每个引脚的可编程输入鉴定（GPIO MUX 的一部分）
• 正交解码器单元 (QDU)
• 用于位置测量的位置计数器和控制单元 (PCCU)
• 用于低速测量的正交边沿捕捉单元 (QCAP)
• 用于速度/频率测量的单位时基 (UTIME)
• 用于检测失速的看门狗计时器 (QWDOG)
• 正交模式适配器 (QMA)
System
control registers
To CPU
EQEPxENCLK
Data bus
SYSCLK
QCPRD
QCTMR
QCAPCTL
16
Enhanced QEP (eQEP) peripheral
16
16
Quadrature
capture unit
(QCAP)
QCTMRLAT
QCPRDLAT
QWDTMR
QWDPRD
QUTMR
QUPRD
Registers
used by
multiple units
32
QEPCTL
QEPSTS
QFLG
UTIME
16
UTOUT
QDECCTL
16
QWDOG
WDTOUT
PIE
QCLK
QDIR
QI
QS
PHE
EQEPxINT
32
Position counter/
control unit
(PCCU)
QPOSLAT
QPOSSLAT
QPOSILAT
QMA
Quadrature
decoder
(QDU)
PCSOUT
32
QPOSCNT
QPOSINIT
QPOSMAX
32
QPOSCMP
16
EQEPxAIN
EQEPx_A
EQEPxBIN
EQEPx_B
EQEPxIIN
EQEPxIOUT
EQEPxIOE
EQEPxSIN
EQEPxSOUT
EQEPxSOE
GPIO
MUX
EQEPx_INDEX
EQEPx_STROBE
QEINT
QFRC
QCLR
QPOSCTL
图 6-64. eQEP 方框图
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6.13.5.1 eQEP 电气数据和时序
有关输入限定符参数的说明，请参阅“通用输入时序要求”表。
6.13.5.1.1 eQEP 时序要求
最小值
tw(QEPP)
QEP 输入周期
tw(INDEXH)
QEP 索引输入高电平时间
tw(INDEXL)
QEP 索引输入低电平时间
tw(STROBH)
QEP 选通高电平时间
tw(STROBL)
QEP 选通输入低电平时间
(1)
同步(1)
与输入限定符同步
同步(1)
与输入限定符同步
同步(1)
与输入限定符同步
同步(1)
与输入限定符同步
同步(1)
与输入限定符同步
最大值
2tc(SYSCLK)
单位
周期
2[1tc(SYSCLK) + tw(IQSW)]
2tc(SYSCLK)
周期
2tc(SYSCLK) + tw(IQSW)
2tc(SYSCLK)
周期
2tc(SYSCLK) + tw(IQSW)
2tc(SYSCLK)
周期
2tc(SYSCLK) + tw(IQSW)
2tc(SYSCLK)
周期
2tc(SYSCLK) + tw(IQSW)
GPIO GPxQSELn 异步模式不得用于 eQEP 模块输入引脚。
6.13.5.1.2 eQEP 开关特性
在建议运行条件下测得（除非另有说明）
参数
td(CNTR)xin
td(PCS-OUT)QEP
最小值
最大值
单位
延迟时间，外部时钟到计数器增量
5tc(SYSCLK)
周期
延迟时间，QEP 输入边沿到位置比较同步输出
7tc(SYSCLK)
个周期
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6.14 通信外设
6.14.1 控制器局域网 (CAN)
备注
CAN 模块使用称为 DCAN 的 IP。本文档交替使用名称 CAN 和 DCAN 来引用此外设。
CAN 模块实现下列特性：
• 符合 ISO11898-1（Bosch® CAN 协议规范 2.0 A 和 B）
• 最高 1Mbps 的比特率
• 多个时钟源
• 32 个消息对象（邮箱），每个对象具有以下属性：
– 可配置为接收或者发送
– 可配置标准（11 位）或扩展（29 位）标识符
– 支持可编程标识符接收掩码
– 支持数据和远程帧
– 保留 0 到 8 个字节的数据
– 奇偶校验配置和数据 RAM
• 每个消息对象的单独标识符掩码
• 消息对象的可编程 FIFO 模式
• 用于自检操作的可编程环回模式
• 调试支持的挂起模式
• 软件模块复位
• 由一个可编程 32 位计时器实现在总线关闭状态后自动开启总线
• 2 条中断线路
备注
对于 100MHz 的 CAN 位时钟，最小比特率可以为 3.90625Kbps。
备注
片上振荡器的精度可在“INTOSC 特性”表中找到。根据相关参数（如 CAN 位时序设置、比特率、总
线长度和传播延迟），此振荡器的精度可能不符合 CAN 协议的要求。在这种情况下，必须使用外部时
钟源。
图 6-65 展示了 CAN 功能方框图。
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CAN_H
CAN Bus
CAN_L
External connections
Device
3.3V CAN Transceiver
CANx RX pin
CANx TX pin
CAN
CAN Core
Message RAM
Message Handler
Message
RAM
Interface
32
Message
Objects
(Mailboxes)
Register and Message
Object Access (IFx)
Test Modes
Only
Module Interface
CANINT0 CANINT1
(to ePIE)
CPU Bus
图 6-65. CAN 方框图
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6.14.2 内部集成电路 (I2C)
I2C 模块具有以下特性：
• 符合 NXP Semiconductor I2C 总线规范（版本 2.1）：
– 支持 8 位格式传输
– 7 位和 10 位寻址模式
– 常规调用
– START 字节模式
– 支持多个主器件-发送器和从器件-接收器
– 支持多个从器件-发送器和主器件-接收器
– 组合主器件发送/接收和接收/发送模式
– 数据传输速率从 10kbps 到高达 400Kbps（快速模式）
• 支持与以下兼容的电压阈值：
– SMBus 2.0 及更低版本
– PMBus 1.2 及更低版本
• 一个 16 字节接收 FIFO 和一个 16 字节发送 FIFO
• 支持两个 ePIE 中断
– I2Cx 中断 - 可以配置以下任何条件来生成 I2Cx 中断：
• 发送就绪
• 接收就绪
• 寄存器访问就绪
• 无确认
• 仲裁丢失
• 检测到停止条件
• 被寻址为从器件
– I2Cx_FIFO 中断：
• 发送 FIFO 中断
• 接收 FIFO 中断
• 模块启用和禁用能力
• 自由数据格式模式
图 6-66 展示了 I2C 外设模块如何在器件内连接。
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I2C module
I2CXSR
I2CDXR
TX FIFO
SDA
FIFO Interrupt
to CPU/PIE
RX FIFO
Peripheral bus
I2CRSR
SCL
I2CDRR
Clock
synchronizer
Control/status
registers
CPU
Prescaler
Noise filters
I2C INT
Interrupt to
CPU/PIE
Arbitrator
图 6-66. I2C 外设模块接口
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6.14.2.1 I2C 电气数据和时序
备注
为了满足所有的 I2C 协议时序规范，I2C 模块时钟必须配置为 7MHz 至 12MHz 范围内的值。
必须选择符合 I2C 标准时序的上拉电阻。在大多数情况下，2.2kΩ 的总线至 VDDIO 总线电阻是足够
的。要评估特定设计的上拉电阻值，请参阅 I2C 总线上拉电阻计算 应用报告。
6.14.2.1.1 I2C 时序要求
编号
最小值
最大值
单位
7
12
MHz
标准模式
T0
fmod
I2C 模块频率
T1
th(SDA-SCL)START
保持时间，启动条件，SDA 下降后 SCL 下降延迟
4.0
µs
T2
tsu(SCL-SDA)START
设置时间，重复启动，SDA 下降延迟之前 SCL 上升
4.0
µs
T3
th(SCL-DAT)
保持时间，SCL 下降后的数据
0
µs
(2)
T4
tsu(DAT-SCL)
设置时间，SCL 上升前的数据
T5
tr(SDA)
上升时间，SDA
250
1000 (1)
ns
ns
(1)
ns
T6
tr(SCL)
上升时间，SCL
1000
T7
tf(SDA)
下降时间，SDA
300
ns
T8
tf(SCL)
下降时间，SCL
300
ns
T9
tsu(SCL-SDA)STOP
设置时间，停止条件，SDA 上升延迟之前 SCL 上升
T10
tw(SP)
将由滤波器抑制的尖峰脉冲持续时间
T11
Cb
每条总线上的电容负载
T0
fmod
I2C 模块频率
T1
th(SDA-SCL)START
保持时间，启动条件，SDA 下降后 SCL 下降延迟
0.6
µs
T2
tsu(SCL-SDA)START
设置时间，重复启动，SDA 下降延迟之前 SCL 上升
0.6
µs
T3
th(SCL-DAT)
保持时间，SCL 下降后的数据
0
µs
T4
tsu(DAT-SCL)
设置时间，SCL 上升前的数据
100
ns
T5
tr(SDA)
上升时间，SDA
20
300
ns
T6
tr(SCL)
上升时间，SCL
20
300
ns
T7
tf(SDA)
下降时间，SDA
11.4
300
ns
T8
tf(SCL)
下降时间，SCL
11.4
300
T9
tsu(SCL-SDA)STOP
设置时间，停止条件，SDA 上升延迟之前 SCL 上升
T10
tw(SP)
将由滤波器抑制的尖峰脉冲持续时间
T11
Cb
4.0
µs
0
50
ns
400
pF
12
MHz
快速模式
(1)
(2)
7
0.6
ns
µs
0
每条总线上的电容负载
50
ns
400
pF
为更大限度地缩短上升时间，TI 建议在 SDA 和 SCL 总线线路上使用大约 2.2kΩ 网络上拉电阻的强上拉电阻。还建议匹配 SCL 和 SDA
引脚上使用的上拉电阻的值。
C2000 I2C 是一种快速模式器件。在标准模式主机上将 I2C 用作目标发送器时存在限制。更多详细信息，请参阅 TMS320F280013x 实
时 MCU 器件勘误表。
6.14.2.1.2 I2C 开关特征
在推荐的工作条件下（除非另有说明）
编号
参数
测试条件
最小值
最大值
单位
0
100
kHz
标准模式
S1
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fSCL
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SCL 时钟频率
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6.14.2.1.2 I2C 开关特征 （续）
在推荐的工作条件下（除非另有说明）
编号
参数
测试条件
最小值
最大值
单位
S2
TSCL
SCL 时钟周期
10
µs
S3
tw(SCLL)
脉冲持续时间，SCL 时钟低电平
4.7
µs
S4
tw(SCLH)
脉冲持续时间，SCL 时钟高电平
4.0
µs
S5
tBUF
停止和启动条件之间的总线空闲时间
4.7
µs
S6
tv(SCL-DAT)
有效时间，SCL 下降后的数据
3.45
µs
S7
tv(SCL-ACK)
有效时间，SCL 下降后的确认
3.45
µs
S8
II
引脚上的输入电流
-10
10
µA
S1
fSCL
SCL 时钟频率
0
400
kHz
S2
TSCL
SCL 时钟周期
2.5
µs
S3
tw(SCLL)
脉冲持续时间，SCL 时钟低电平
1.3
µs
S4
tw(SCLH)
脉冲持续时间，SCL 时钟高电平
0.6
µs
S5
tBUF
停止和启动条件之间的总线空闲时间
1.3
S6
tv(SCL-DAT)
有效时间，SCL 下降后的数据
0.9
µs
S7
tv(SCL-ACK)
有效时间，SCL 下降后的确认
0.9
µs
S8
II
引脚上的输入电流
10
µA
0.1 Vbus < Vi < 0.9 Vbus
快速模式
0.1 Vbus < Vi < 0.9 Vbus
µs
-10
6.14.2.1.3 I2C 时序图
STOP
START
SDA
ACK
T5
S6
T7
Contd...
S7
T10
S3
SCL
Contd...
S4
th
T6
Repeated
START
9
clock
T8
S2
SDA
STOP
S5
ACK
T2
T9
T1
SCL
9th
clock
图 6-67. I2C 时序图
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6.14.3 串行通信接口 (SCI)
SCI 是一种双线制异步串行端口，通常称为 UART。SCI 模块支持 CPU 与其他异步外设之间使用标准非归零码
(NRZ) 格式的数字通信
SCI 发送器和接收器都有一个用于减少服务开销的 16 级深度 FIFO，且具有各自独立的使能位和中断位。两者都
能独立进行半双工通信，或同时进行全双工通信。为了指定数据完整性，SCI 检查接收到的数据是否存在中断检
测、奇偶校验、超限和成帧错误。比特率通过 16 位波特选择寄存器可编程为不同的速度。
SCI 模块的特性包括：
• 两个外部引脚：
– SCITXD：SCI 发送-输出引脚
– SCIRXD：SCI 接收-输入引脚
– 波特率可编程为 64K 不同速率
• 数据字格式
– 1 个起始位
– 数据字长度可在 1 至 8 位之间编程
– 可选偶数/奇数/无奇偶校验位
– 1 个或 2 个停止位
• 四个错误检测标志：奇偶、超载、组帧、和中断检测
• 两种唤醒多处理器模式：空闲线和地址位
• 半双工或全双工操作
• 双缓冲接收和发送功能
• 发送器和接收器操作可通过带有状态标志的中断驱动或轮询算法来完成。
– 发送器：TXRDY 标志（发送器缓冲寄存器已准备好接收另一个字符）和 TX EMPTY 标志（发送器移位寄
存器为空）
– 接收器：RXRDY 标志（接收器缓冲寄存器已准备好接收另一个字符）、BRKDT 标志（发生了中断条件）
和 RX ERROR 标志（监测四个中断条件）
• 发送器和接收器中断的独立使能位（BRKDT 除外）
• NRZ 格式
• 自动波特检测硬件逻辑
• 16 级发送和接收 FIFO
备注
此模块中的所有寄存器均为 8 位寄存器。当寄存器被访问时，寄存器数据位于低位字节（位 7-0），高
位字节（位 15-8）读取为零。对高字节进行写入无效。
图 6-68 显示了 SCI 模块方框图。
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TXSHF
Register
SCITXD
8
TXENA
SCICTL1.1
Frame
Format and Mode
Parity
Even/Odd
0
TXEMPTY
1
SCICCR.6
SCICTL2.6
8
Enable
TX FIFO_0
SCICCR.5
88
TX FIFO_1
TX Interrupt
Logic
TX FIFO Interrupts
TXINT
To CPU
TX FIFO_N
TXINTENA
8
0
TXWAKE
SCICTL2.0
TXRDY
1
SCICTL2.7
SCICTL1.3
SCI TX Interrupt Select Logic
8
WUT
Transmit Data
Buffer Register
SCITXBUF.7-0
Auto Baud Detect Logic
RXENA
LSPCLK
Baud Rate
MSB/LSB
Registers
SCICTL1.0
RXSHF
Register
SCIHBAUD.15-8
SCIRXD
RXWAKE
8
SCILBAUD.7-0
SCIRXST.1
0
1
8
SCIFFENA
RX FIFO_0
SCIFFTX.14
8
RX FIFO_1
RX FIFO Interrupts
RX Interrupt
Logic
RXINT
To CPU
RX FIFO_N
RXFFOVF
8
0
SCIFFRX.15
1
RXBKINTENA
SCICTL2.1
RXRDY
SCIRXST.6
RXENA
BRKDT
SCICTL1.0
RXERRINTENA
SCIRXST.5
SCICTL1.6
SCI RX Interrupt Select Logic
8
SCIRXST.5-2
Receive Data
Buffer Register
SCIRXBUF.7-0
BRKDT
FE OE PE
RXERROR
SCIRXST.7
图 6-68. SCI 方框图
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6.14.4 串行外设接口 (SPI)
串行外设接口 (SPI) 是一种高速同步串行输入和输出 (I/O) 端口，其允许以编程的位传输速率将编程长度（1 至 16
位）的串行位流移入和移出器件。SPI 通常用于 MCU 控制器与外部外设或另一控制器之间的通信。典型应用包括
外部 I/O 或者通过诸如移位寄存器、显示驱动器和模数转换器 (ADC) 等器件进行外设扩展。SPI 的主器件或从器
件运行时支持多器件通信。该端口支持 16 级接收和发送 FIFO，以减少 CPU 服务开销。
SPI 模块的特性包括：
• SPISOMI：SPI 从器件输出/主器件输入引脚
• SPISIMO：SPI 从器件输入/主器件输出引脚
• SPISTE：SPI 从器件发送使能引脚
• SPICLK：SPI 串行时钟引脚
• 两种工作模式：主器件和从器件
• 波特率：125 个不同的可编程速率。可采用的最大波特率受限于 SPI 引脚上使用的 I/O 缓冲器的最大速度。
• 数据字长度：1 至 16 数据位
• 四种时钟方案（由时钟极性和时钟相位的位控制）包含：
– 无相位延迟的下降沿：SPICLK 高电平有效。SPI 在 SPICLK 信号的下降沿上发送数据，在 SPICLK 信号的
上升沿上接收数据。
– 有相位延迟的下降沿：SPICLK 高电平有效。SPI 在 SPICLK 信号下降沿提前半个周期发送数据，在
SPICLK 信号的下降沿上接收数据。
– 无相位延迟的上升沿：SPICLK 低电平无效。SPI 在 SPICLK 信号的上升沿上发送数据，在 SPICLK 信号的
下降沿上接收数据。
– 有相位延迟的上升沿：SPICLK 低电平无效。SPI 在 SPICLK 信号上升沿的半个周期之前发送数据，而在
SPICLK 信号的上升沿上接收数据。
• 同时接收和发送操作（可在软件中禁用发送功能）
• 发送器和接收器操作通过中断驱动或轮询算法完成
• 16 级发送/接收 FIFO
• 高速模式
• 延迟的发送控制
• 3 线 SPI 模式
• 在带有两个 SPI 模块的器件上实现数字音频接口接收模式的 SPISTE 反转
图 6-69 所示为 SPI CPU 接口。
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PCLKCR8
LSPCLK
Low-Speed
Prescaler
SYSCLK
CPU
Bit Clock
Peripheral Bus
SYSRS
SPISIMO
SPISOMI
SPI
GPIO MUX
SPICLK
SPIINT
SPITXINT
PIE
SPISTE
图 6-69. SPI CPU 接口
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6.14.4.1 SPI 主器件模式时序
下一节介绍了 SPI 主器件模式时序。 有关高速模式下 SPI 的更多信息，请参阅 TMS320F280013x 实时微控制器
技术参考手册 的“串行外设接口 (SPI)”一章。
备注
SPI 高速模式的所有时序参数都假设 SPICLK、SPISIMO 和 SPISOMI 上的负载电容为 5pF。
6.14.4.1.1 SPI 主模式时序要求
(BRR + 1) (1)
编号
最小值
最大值
单位
高速模式
8
tsu(SOMI)M
SPICLK 之前 SPISOMI 有效的设置时间
偶数，奇数
1
ns
9
th(SOMI)M
SPICLK 之后 SPISOMI 有效的保持时间
偶数，奇数
6.5
ns
SPICLK 之前 SPISOMI 有效的设置时间
偶数，奇数
15
ns
偶数，奇数
0
ns
正常模式
8
tsu(SOMI)M
9
th(SOMI)M
(1)
146
SPICLK 之后 SPISOMI 有效的保持时间
当 (SPIBRR + 1) 为偶数或 SPIBRR 为 0 或 2 时，(BRR + 1) 条件为偶数。当 (SPIBRR + 1) 为奇数且 SPIBRR 大于 3 时，(BRR + 1)
条件为奇数。
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6.14.4.1.2 SPI 主模式开关特性 - 时钟相位 0
在建议运行条件下（除非另有说明）
参数(1) (2)
编号
(BRR + 1)(3)
最小值
最大值
单位
偶数
4tc(LSPCLK)
128tc(LSPCLK)
奇数
5tc(LSPCLK)
127tc(LSPCLK)
偶数
0.5tc(SPC)M – 1
0.5tc(SPC)M + 1
奇数
0.5tc(SPC)M + 0.5tc(LSPCLK) – 1
0.5tc(SPC)M +
0.5tc(LSPCLK) + 1
偶数
0.5tc(SPC)M – 1
0.5tc(SPC)M + 1
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 1
0.5tc(SPC)M –
0.5tc(LSPCLK) + 1
Even
1.5tc(SPC)M – 3tc(SYSCLK) – 3
1.5tc(SPC)M –
3tc(SYSCLK) + 3
奇数
1.5tc(SPC)M – 4tc(SYSCLK) – 3
1.5tc(SPC)M –
4tc(SYSCLK) + 3
偶数
0.5tc(SPC)M – 3
0.5tc(SPC)M+3
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 3
0.5tc(SPC)M –
0.5tc(LSPCLK) + 3
ns
1
ns
通用
1
tc(SPC)M
周期时间，SPICLK
2
tw(SPC1)M
脉冲持续时间，SPICLK，第一个脉冲
3
tw(SPC2)M
脉冲持续时间，SPICLK，第二个脉冲
td(SPC)M
延迟时间，SPISTE 有效至 SPICLK 的
时间
23
24
tv(STE)M
有效时间，SPICLK 至 SPISTE 无效的
时间
ns
ns
ns
ns
高速模式
4
td(SIMO)M
延迟时间，SPICLK 至 SPISIMO 有效
的时间
5
tv(SIMO)M
有效时间，SPICLK 之后 SPISIMO 有
效的时间
偶数，奇数
偶数
0.5tc(SPC)M – 3
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 3
ns
正常模式
4
td(SIMO)M
延迟时间，SPICLK 至 SPISIMO 有效
的时间
5
tv(SIMO)M
有效时间，SPICLK 之后 SPISIMO 有
效的时间
(1)
(2)
(3)
2
偶数，奇数
偶数
0.5tc(SPC)M – 3
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 3
ns
ns
高速模式下引脚上的负载为 10pF。
正常模式下引脚上的负载为 20pF。
当 (SPIBRR + 1) 为偶数或 SPIBRR 为 0 或 2 时，(BRR + 1) 条件为偶数。当 (SPIBRR + 1) 为奇数且 SPIBRR 大于 3 时，(BRR + 1)
条件为奇数。
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6.14.4.1.3 SPI 主模式开关特性 - 时钟相位 1
在建议运行条件下（除非另有说明）
参数(1) (2)
编号
(BRR + 1)
最小值
最大值
偶数
4tc(LSPCLK)
128tc(LSPCLK)
奇数
5tc(LSPCLK)
127tc(LSPCLK)
偶数
0.5tc(SPC)M – 1
0.5tc(SPC)M + 1
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 1
0.5tc(SPC)M –
0.5tc(LSPCLK) + 1
偶数
0.5tc(SPC)M – 1
0.5tc(SPC)M + 1
奇数
0.5tc(SPC)M + 0.5tc(LSPCLK) – 1
0.5tc(SPC)M +
0.5tc(LSPCLK) + 1
2tc(SPC)M – 3tc(SYSCLK) – 3
2tc(SPC)M –
3tc(SYSCLK) + 3
单位
通用
1
tc(SPC)M
周期时间，SPICLK
2
tw(SPCH)M
脉冲持续时间，SPICLK，第一个脉冲
3
tw(SPC2)M
脉冲持续时间，SPICLK，第二个脉冲
23
td(SPC)M
延迟时间，SPISTE 有效至 SPICLK 的
时间
24
td(STE)M
延迟时间，SPICLK 至 SPISTE 无效的
时间
偶数
-3
3
奇数
-3
3
偶数，奇数
ns
ns
ns
ns
ns
高速模式
4
td(SIMO)M
延迟时间，SPISIMO 有效至 SPICLK
的时间
偶数
0.5tc(SPC)M – 2
奇数
0.5tc(SPC)M + 0.5tc(LSPCLK) – 2
5
tv(SIMO)M
有效时间，SPICLK 之后 SPISIMO 有
效的时间
偶数
0.5tc(SPC)M – 3
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 3
ns
ns
正常模式
4
td(SIMO)M
延迟时间，SPISIMO 有效至 SPICLK
的时间
偶数
0.5tc(SPC)M – 2
奇数
0.5tc(SPC)M + 0.5tc(LSPCLK) – 2
5
tv(SIMO)M
有效时间，SPICLK 之后 SPISIMO 有
效的时间
偶数
0.5tc(SPC)M – 3
奇数
0.5tc(SPC)M – 0.5tc(LSPCLK) – 3
(1)
(2)
148
ns
ns
高速模式下引脚上的负载为 10pF。
正常模式下引脚上的负载为 20pF。
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6.14.4.1.4 SPI 主器件模式时序图
1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
SPISIMO
Master Out Data Is Valid
8
9
Master In Data
Must Be Valid
SPISOMI
24
23
(A)
SPISTE
A.
除了在 FIFO 和非 FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。
图 6-70. SPI 主器件模式外部时序（时钟相位 = 0）
1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
Master Out Data Is Valid
SPISIMO
8
9
Master In Data Must
Be Valid
SPISOMI
(A)
23
24
SPISTE
A.
除了在 FIFO 和非 FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。
图 6-71. SPI 主器件模式外部时序（时钟相位 = 1）
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6.14.4.2 SPI 从器件模式时序
下一节介绍了 SPI 从器件模式时序。更多有关高速模式下 SPI 的信息，请参阅 TMS320F280013x 实时微控制器
技术参考手册 的“串行外设接口 (SPI)”一章。
6.14.4.2.1 SPI 从模式时序要求
编号
最小值
12
tc(SPC)S
周期时间，SPICLK
13
tw(SPC1)S
14
tw(SPC2)S
19
tsu(SIMO)S
20
th(SIMO)S
25
tsu(STE)S
26
th(STE)S
最大值
单位
4tc(SYSCLK)
ns
脉冲持续时间，SPICLK，第一个脉冲
2tc(SYSCLK) – 1
ns
脉冲持续时间，SPICLK，第二个脉冲
2tc(SYSCLK) – 1
ns
SPICLK 之前 SPISIMO 有效的设置时间
1.5tc(SYSCLK)
ns
SPICLK 之后 SPISIMO 有效的保持时间
1.5tc(SYSCLK)
ns
SPICLK 之前 SPISTE 有效的设置时间（时
钟相位 = 0）
2tc(SYSCLK) + 15
ns
SPICLK 之前 SPISTE 有效的设置时间（时
钟相位 = 1）
2tc(SYSCLK) + 15
ns
1.5tc(SYSCLK)
ns
SPICLK 之后 SPISTE 无效的保持时间
6.14.4.2.2 SPI 从模式开关特性
在建议运行条件下（除非另有说明）
参数(1)
编号
15
td(SOMI)S
延迟时间，SPICLK 至 SPISOMI 有效的时
间
16
tv(SOMI)S
有效时间，SPICLK 之后 SPISOMI 有效的
时间
(1)
150
最小值
最大值
12.5
0
单位
ns
ns
引脚上 20pF 负载。
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6.14.4.2.3 SPI 从器件模式时序图
12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
16
SPISOMI Data Is Valid
SPISOMI
19
20
SPISIMO Data
Must Be Valid
SPISIMO
25
26
SPISTE
图 6-72. SPI 从器件模式外部时序（时钟相位 = 0）
12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
SPISOMI
Data Valid
SPISOMI Data Is Valid
Data Valid
16
19
20
SPISIMO Data
Must Be Valid
SPISIMO
26
25
SPISTE
图 6-73. SPI 从器件模式外部时序（时钟相位 = 1）
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7 详细说明
7.1 概述
TMS320F280013x (F280013x) 是 C2000™ 实时微控制器系列的可扩展、超低延迟器件，旨在提高电力电子产品
的效率。
实时控制子系统基于 TI 的 32 位 C28x DSP 内核，可针对从片上闪存或 SRAM 运行的浮点或定点代码提供
120MHz 的信号处理性能。三角函数加速器 (TMU) 进一步增强了 C28x CPU 的性能，从而加快了对实时控制系统
关键的常用算法的速度。
F280013x 支持高达 256KB (128KW) 的闪存。高达 36KB (18KW) 的片上 SRAM 也可用于补充闪存。
高性能模拟块集成在 F280013x 实时微控制器 (MCU) 中，并与处理单元和 PWM 单元紧密耦合，从而提供出色的
实时信号链性能。14 个 PWM 通道可控制从三相逆变器到功率因数校正的各种功率级，以及其他先进的多级电源
拓扑。
各种业界通用的通信端口（如 SPI、SCI、I2C 和 CAN）不仅支持连接，还提供了多个引脚复用选项，可实现出色
的信号布局。
是否想详细了解 C2000 MCU 适用于实时控制系统的特性？查看 《使用 C2000™ 实时微控制器的基本开发指
南》，并访问 C2000™ 实时控制 MCU 页面。
C2000™ 实时控制微控制器 (MCU) 入门指南 涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要
的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。
准备好开始了吗？查看 TMDSCNCD2800137 评估板并下载 C2000Ware。
152
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7.2 功能方框图
功能方框图展示了 CPU 系统及关联的外设。
Boot ROM
C28x CPU
Secure Memories
shown in Red
Secure ROM
FPU32
TMU
Flash Bank0
128 Sectors
128KW (256KB)
CPU Timers
DCC
DCSM
ePIE
M0-M1 RAM
2KW (4KB)
LS0-LS1 RAM
16KW (32KB)
Crystal Oscillator
INTOSC1, INTOSC2
PLL
PF1
14x ePWM Chan.
(2 Hi-Res Capable)
(8
2x eCAP
2x eQEP
1x eQEP
(CW/CCW Support)
1x CMPSS
(Ramp Gen. DAC)
PF3
Result
2x 12-Bit ADC
PF4
Data
PF2
PF7
PF9
1x SPI
1x CAN
3x SCI
38x GPIO
(GPIO,
AGPIO, AIO)
Input XBAR
Output XBAR
2x I2C
NMI
Watchdog
Windowed
Watchdog
ePWM XBAR
3x CMPSS_LITE
(Static DAC)
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7.3 存储器
7.3.1 内存映射
表 7-1. 内存映射
大小
起始地址
结束地址
ECC/ 奇偶校验
访问保护
安全
M0 RAM
1K x 16
0x0000 0000
0x0000 03FF
ECC
是
-
M1 RAM
1K x 16
0x0000 0400
0x0000 07FF
ECC
是
-
PieVectTable
256 x 16
0x0000 0D00
0x0000 0DFF
-
-
-
LS0 RAM
8K x 16
0x0000 8000
0x0000 9FFF
奇偶校验
是
是
LS1 RAM
8K x 16
0x0000 A000
0x0000 BFFF
奇偶校验
是
是
1.5K x 16
0x0007 1000
0x0007 15FF
ECC
-
是
2
1K x 16
0x0007 8000
0x0007 83FF
ECC
-
是
2
存储器
TI OTP
1
用户 OTP
闪存
128K x 16
0x0008 0000
0x0009 FFFF
ECC
-
是
引导 ROM
32K x 16
0x003F 8000
0x003F FFFF
奇偶校验
-
-
饼图向量获取错误（引导 ROM 的一
部分）
1 x 16
0x003F FFBE
0x003F FFBF
奇偶校验
-
-
默认向量（引导 ROM 的一部分）
64 x 16
0x003F FFC0
0x003F FFFF
奇偶校验
-
-
(1)
(2)
TI OTP 仅供 TI 内部使用。
只有一部分是安全的。
7.3.1.1 专用 RAM (Mx RAM)
CPU 子系统有两个支持 ECC 功能的专用 RAM 模块：M0 和 M1。这些存储器是与 CPU 紧密耦合的小型非安全块
（即，只有 CPU 可以访问这些存储器）。
7.3.1.2 本地共享 RAM (LSx RAM)
CPU 可访问本地共享的 RAM (LSx RAM)。所有 LSx RAM 块都具有奇偶校验功能。这些存储器都是安全的，且具
有 CPU 访问保护（CPU 写入/CPU 获取）。
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ZHCSR52B – OCTOBER 2022 – REVISED NOVEMBER 2023
7.3.2 闪存映射
在 F280013x 器件上，提供了一个闪存存储体 (256KB [128KW])。对闪存进行编程的代码应在 RAM 之外执行，在
进行擦除或编程操作时，不应以任何形式存取闪存存储体。
表 7-2. 闪存存储器映射
器件型号
ECC 地址
地址
扇区
尺寸
START
END
尺寸
START
END
OTP 扇区
TI OTP 组 0（不安
全）
全部
1520 x 16
0x0007 1000
0x0007 15EF
128 x 16
0x0107 0200
0x0107 02BD
TI OTP 组 0（安全）
16 x 16
0x0007 15F0
0x0007 15FF
128 x 16
0x0107 02BE
0x0107 02BF
用户可配置的 DCSM
OTP 组 0
1K x 16
0x0007 8000
0x0007 83FF
128 x 16
0x0107 1000
0x0107 107F
扇区 0
1K x 16
0x0008 0000
0x0008 03FF
128 x 16
0x0108 0000
0x0108 007F
扇区 1
1K x 16
0x0008 0400
0x0008 07FF
128 x 16
0x0108 0080
0x0108 00FF
扇区 2
1K x 16
0x0008 0800
0x0008 0BFF
128 x 16
0x0108 0100
0x0108 017F
扇区 3
1K x 16
0x0008 0C00
0x0008 0FFF
128 x 16
0x0108 0180
0x0108 01FF
扇区 4
1K x 16
0x0008 1000
0x0008 13FF
128 x 16
0x0108 0200
0x0108 027F
扇区 5
1K x 16
0x0008 1400
0x0008 17FF
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表 7-2. 闪存存储器映射 （续）
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156
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表 7-2. 闪存存储器映射 （续）
器件型号
F2800137
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地址
扇区
尺寸
START
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尺寸
START
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表 7-2. 闪存存储器映射 （续）
器件型号
扇区
F2800137
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1K x 16
0x0009 8C00
0x0009 8FFF
128 x 16
0x0108 3180
0x0108 31FF
扇区 100
1K x 16
0x0009 9000
0x0009 93FF
128 x 16
0x0108 3200
0x0108 327F
扇区 101
1K x 16
0x0009 9400
0x0009 97FF
128 x 16
0x0108 3280
0x0108 32FF
扇区 102
1K x 16
0x0009 9800
0x0009 9BFF
128 x 16
0x0108 3300
0x0108 337F
扇区 103
1K x 16
0x0009 9C00
0x0009 9FFF
128 x 16
0x0108 3380
0x0108 33FF
扇区 104
1K x 16
0x0009 A000
0x0009 A3FF
128 x 16
0x0108 3400
0x0108 347F
扇区 105
1K x 16
0x0009 A400
0x0009 A7FF
128 x 16
0x0108 3480
0x0108 34FF
扇区 106
1K x 16
0x0009 A800
0x0009 ABFF
128 x 16
0x0108 3500
0x0108 357F
扇区 107
1K x 16
0x0009 AC00
0x0009 AFFF
128 x 16
0x0108 3580
0x0108 35FF
扇区 108
1K x 16
0x0009 B000
0x0009 B3FF
128 x 16
0x0108 3600
0x0108 367F
扇区 109
1K x 16
0x0009 B400
0x0009 B7FF
128 x 16
0x0108 3680
0x0108 36FF
扇区 110
1K x 16
0x0009 B800
0x0009 BBFF
128 x 16
0x0108 3700
0x0108 377F
扇区 111
1K x 16
0x0009 BC00
0x0009 BFFF
128 x 16
0x0108 3780
0x0108 37FF
扇区 112
1K x 16
0x0009 C000
0x0009 C3FF
128 x 16
0x0108 3800
0x0108 387F
扇区 113
1K x 16
0x0009 C400
0x0009 C7FF
128 x 16
0x0108 3880
0x0108 38FF
扇区 114
1K x 16
0x0009 C800
0x0009 CBFF
128 x 16
0x0108 3900
0x0108 397F
扇区 115
1K x 16
0x0009 CC00
0x0009 CFFF
128 x 16
0x0108 3980
0x0108 39FF
扇区 116
1K x 16
0x0009 D000
0x0009 D3FF
128 x 16
0x0108 3A00
0x0108 3A7F
扇区 117
1K x 16
0x0009 D400
0x0009 D7FF
128 x 16
0x0108 3A80
0x0108 3AFF
扇区 118
1K x 16
0x0009 D800
0x0009 DBFF
128 x 16
0x0108 3B00
0x0108 3B7F
扇区 119
1K x 16
0x0009 DC00
0x0009 DFFF
128 x 16
0x0108 3B80
0x0108 3BFF
扇区 120
1K x 16
0x0009 E000
0x0009 E3FF
128 x 16
0x0108 3C00
0x0108 3C7F
扇区 121
1K x 16
0x0009 E400
0x0009 E7FF
128 x 16
0x0108 3C80
0x0108 3CFF
扇区 122
1K x 16
0x0009 E800
0x0009 EBFF
128 x 16
0x0108 3D00
0x0108 3D7F
扇区 123
1K x 16
0x0009 EC00
0x0009 EFFF
128 x 16
0x0108 3D80
0x0108 3DFF
扇区 124
1K x 16
0x0009 F000
0x0009 F3FF
128 x 16
0x0108 3E00
0x0108 3E7F
扇区 125
1K x 16
0x0009 F400
0x0009 F7FF
128 x 16
0x0108 3E80
0x0108 3EFF
扇区 126
1K x 16
0x0009 F800
0x0009 FBFF
128 x 16
0x0108 3F00
0x0108 3F7F
扇区 127
1K x 16
0x0009 FC00
0x0009 FFFF
128 x 16
0x0108 3F80
0x0108 3FFF
7.3.3 外设寄存器内存映射
表 7-3. 外设寄存器内存映射
位字段名称
实例
结构
DriverLib 名称
基址
受流水线保护
外设帧 0 (PF0)
-
-
M0_RAM_BASE
0x0000_0000
-
-
-
M1_RAM_BASE
0x0000_0400
-
AdcaResultRegs
ADC_RESULT_REGS
ADCARESULT_BASE
0x0000_0B00
-
AdccResultRegs
ADC_RESULT_REGS
ADCCRESULT_BASE
0x0000_0B40
-
CpuTimer0Regs
CPUTIMER_REGS
CPUTIMER0_BASE
0x0000_0C00
-
CpuTimer1Regs
CPUTIMER_REGS
CPUTIMER1_BASE
0x0000_0C08
-
CpuTimer2Regs
CPUTIMER_REGS
CPUTIMER2_BASE
0x0000_0C10
-
PieCtrlRegs
PIE_CTRL_REGS
PIECTRL_BASE
0x0000_0CE0
-
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表 7-3. 外设寄存器内存映射 （续）
位字段名称
DriverLib 名称
基址
受流水线保护
PIE_VECT_TABLE
PIEVECTTABLE_BASE
0x0000_0D00
-
-
LS0_RAM_BASE
0x0000_8000
-
实例
PieVectTable
结构
-
-
LS1_RAM_BASE
0x0000_A000
-
UID_REGS
UID_BASE
0x0007_1140
-
DcsmZ1OtpRegs
DCSM_Z1_OTP
DCSM_Z1OTP_BASE
0x0007_8000
-
DcsmZ2OtpRegs
DCSM_Z2_OTP
DCSM_Z2OTP_BASE
0x0007_8200
-
UidRegs
外设帧 1 (PF1)
EPwm1Regs
EPWM_REGS
EPWM1_BASE
0x0000_4000
是
EPwm2Regs
EPWM_REGS
EPWM2_BASE
0x0000_4100
是
EPwm3Regs
EPWM_REGS
EPWM3_BASE
0x0000_4200
是
EPwm4Regs
EPWM_REGS
EPWM4_BASE
0x0000_4300
是
EPwm5Regs
EPWM_REGS
EPWM5_BASE
0x0000_4400
是
EPwm6Regs
EPWM_REGS
EPWM6_BASE
0x0000_4500
是
EPwm7Regs
EPWM_REGS
EPWM7_BASE
0x0000_4600
是
EQep1Regs
EQEP_REGS
EQEP1_BASE
0x0000_5100
是
ECap1Regs
ECAP_REGS
ECAP1_BASE
0x0000_5200
是
ECap2Regs
ECAP_REGS
ECAP2_BASE
0x0000_5240
是
CMPSS_REGS
CMPSS1_BASE
0x0000_5500
是
CmpssLite2Regs
CMPSS_LITE_REGS
CMPSSLITE2_BASE
0x0000_5540
是
CmpssLite3Regs
CMPSS_LITE_REGS
CMPSSLITE3_BASE
0x0000_5580
是
CmpssLite4Regs
CMPSS_LITE_REGS
CMPSSLITE4_BASE
0x0000_55C0
是
0x0000_6100
是
Cmpss1Regs
外设帧 2 (PF2)
SpiaRegs
SPI_REGS
SPIA_BASE
外设帧 3 (PF3)
AdcaRegs
ADC_REGS
ADCA_BASE
0x0000_7400
是
AdccRegs
ADC_REGS
ADCC_BASE
0x0000_7500
是
外设帧 4 (PF4)
InputXbarRegs
INPUT_XBAR_REGS
INPUTXBAR_BASE
0x0000_7900
是
XBAR_REGS
XBAR_BASE
0x0000_7920
是
SYNC_SOC_REGS
SYNCSOC_BASE
0x0000_7940
是
EPwmXbarRegs
EPWM_XBAR_REGS
EPWMXBAR_BASE
0x0000_7A00
是
OutputXbarRegs
OUTPUT_XBAR_REGS
OUTPUTXBAR_BASE
0x0000_7A80
是
GpioCtrlRegs
GPIO_CTRL_REGS
GPIOCTRL_BASE
0x0000_7C00
是
GpioDataRegs
GPIO_DATA_REGS
GPIODATA_BASE
0x0000_7F00
是
GPIO_DATA_READ_REGS
GPIODATAREAD_BASE
0x0000_7F80
是
DevCfgRegs
DEV_CFG_REGS
DEVCFG_BASE
0x0005_D000
是
ClkCfgRegs
CLK_CFG_REGS
CLKCFG_BASE
0x0005_D200
是
CpuSysRegs
CPU_SYS_REGS
CPUSYS_BASE
0x0005_D300
是
SYS_STATUS_REGS
SYSSTAT_BASE
0x0005_D400
是
ANALOG_SUBSYS_REGS
ANALOGSUBSYS_BASE
0x0005_D700
是
XbarRegs
SyncSocRegs
GpioDataReadRegs
SysStatusRegs
AnalogSubsysRegs
外设帧 6 (PF6)
Epg1Regs
EPG_REGS
EPG1_BASE
0x0005_EC00
是
Epg1MuxRegs
EPG_MUX_REGS
EPG1MUX_BASE
0x0005_ECD0
是
DcsmZ1Regs
DCSM_Z1_REGS
DCSM_Z1_BASE
0x0005_F000
是
DcsmZ2Regs
DCSM_Z2_REGS
DCSM_Z2_BASE
0x0005_F080
是
DCSM_COMMON_REGS
DCSMCOMMON_BASE
0x0005_F0C0
是
MEM_CFG_REGS
MEMCFG_BASE
0x0005_F400
是
ACCESS_PROTECTION_REGS
ACCESSPROTECTION_BASE
0x0005_F500
是
DcsmCommonRegs
MemCfgRegs
AccessProtectionRegs
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表 7-3. 外设寄存器内存映射 （续）
位字段名称
实例
MemoryErrorRegs
结构
DriverLib 名称
基址
受流水线保护
MEMORY_ERROR_REGS
MEMORYERROR_BASE
0x0005_F540
是
TestErrorRegs
TEST_ERROR_REGS
TESTERROR_BASE
0x0005_F590
是
Flash0CtrlRegs
FLASH_CTRL_REGS
FLASH0CTRL_BASE
0x0005_F800
是
Flash0EccRegs
FLASH_ECC_REGS
FLASH0ECC_BASE
0x0005_FB00
是
外设帧 7 (PF7)
CanaRegs
CAN_REGS
CANA_BASE
0x0004_8000
是
-
CANA_MSG_RAM_BASE
0x0004_9000
是
MpostRegs
MPOST_REGS
MPOST_BASE
0x0005_E200
是
Dcc0Regs
DCC_REGS
DCC0_BASE
0x0005_E700
是
-
外设帧 9 (PF9)
WdRegs
WD_REGS
WD_BASE
0x0000_7000
是
NMI_INTRUPT_REGS
NMI_BASE
0x0000_7060
是
XintRegs
XINT_REGS
XINT_BASE
0x0000_7070
是
SciaRegs
SCI_REGS
SCIA_BASE
0x0000_7200
是
ScibRegs
SCI_REGS
SCIB_BASE
0x0000_7210
是
ScicRegs
SCI_REGS
SCIC_BASE
0x0000_7220
是
I2caRegs
I2C_REGS
I2CA_BASE
0x0000_7300
是
I2cbRegs
I2C_REGS
I2CB_BASE
0x0000_7340
是
NmiIntruptRegs
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7.4 标识
表 7-4 列出了器件标识寄存器。有关这些器件标识寄存器的其他信息，请参阅 TMS320F280013x 实时微控制器技
术参考手册。
表 7-4. 器件标识寄存器
名称
地址
大小 (x16)
说明
位
选项
14-13
保留
保留
10-8
PIN_COUNT
2 = 64 引脚 (QFP)
3 = 80 引脚 (QFP)
4 = 48 引脚 (QFP)
PARTIDL
0x0005 D008
5 = 32 引脚 (QFN)
2
7 = 48 引脚 (QFN)
8 = 64 引脚（QFP，具有
VREGENZ）
7-6
QUAL
0 = 工程样片 (TMX)
1 = 试点生产 (TMP)
2 = 完全合格 (TMS)
器件型号标识号
PARTIDH
0x0005 D00A
2
TMS320F2800137
0x06FF 0500
TMS320F2800135
（非 VPM 封装）
0x06FD 0500
TMS320F2800133
0x06FB 0500
TMS320F2800132
0x06FA 0500
TMS320F2800135VPM
0x06F9 0500
器件修订版本号
REVID
0x0005 D00C
2
修订版 0
0x0000 0001
修订版 A
0x0000 0002
修订版 B
0x0000 0003
修订版 C
0x0000 0004
UID_UNIQUE0
0x0007 114A
2
唯一标识号。此编号在具有相同 PARTIDH 的每个单独器件上是
不同的。此唯一编号可以用作应用中的序列号。此编号仅存在于
TMS 器件上。
UID_UNIQUE1
0x0007 114C
2
唯一标识号。此编号在具有相同 PARTIDH 的每个单独器件上是
不同的。此唯一编号可以用作应用中的序列号。此编号仅存在于
TMS 器件上。
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7.5 C28x 处理器
CPU 是 32 位定点处理器。该器件借鉴了数字信号处理的最佳特性；精简指令集计算 (RISC)；以及微控制器架
构、固件和工具集。
CPU 的特性包含修改后的 Harvard 架构和循环寻址。RISC 特性是单周期指令执行、寄存器到寄存器操作和修改
后的 Harvard 架构。微控制器特性包含通过直观的指令集、字节打包和解包以及位操作来实现易用性。CPU 修改
后的 Harvard 架构使指令和数据获取能够并行执行。CPU 可以读取指令和数据，同时写入数据以在整个流水线中
保持单周期指令操作。CPU 通过六条独立的地址/数据总线完成此操作。
有关 CPU 架构和指令集的更多信息，请参阅 TMS320C28x CPU 和指令集参考指南。
7.5.1 浮点单元 (FPU)
C28x 加浮点 (C28x+FPU) 处理器通过增加支持 IEEE 单精度浮点运算的寄存器和指令来扩展 C28x 定点 CPU 的
功能。
具有 C28x+FPU 的器件包含标准 C28x 寄存器集以及一组额外的浮点单元寄存器。额外的浮点单元寄存器如下：
• 八个浮点结果寄存器，RnH（其中 n=0–7）
• 浮点状态寄存器 (STF)
• 重复块寄存器 (RB)
除 RB 寄存器外，所有浮点寄存器都采用影子化技术。这种影子化可用于高优先级中断，以实现浮点寄存器的快
速上下文保存和恢复。
有关 C28x 浮点单元 (FPU) 的更多信息，请参阅 TMS320C28x 扩展指令集技术参考手册。
7.5.2 三角法数学单元 (TMU)
三角函数加速器 (TMU) 通过增加指令和利用可加速执行常见三角函数和表 7-5 中所列算术运算的现有 FPU 指令
来扩展 C28x+FPU 的功能。
表 7-5. TMU 支持的指令
指令
C 等效运算
流水线周期
MPY2PIF32 RaH,RbH
a = b * 2π
2/3
DIV2PIF32 RaH,RbH
a = b / 2π
2/3
DIVF32 RaH,RbH,RcH
a = b/c
5
SQRTF32 RaH,RbH
a = sqrt(b)
5
SINPUF32 RaH,RbH
a = sin(b*2π)
4
COSPUF32 RaH,RbH
a = cos(b*2π)
4
ATANPUF32 RaH,RbH
a = atan(b)/2π
4
QUADF32 RaH,RbH,RcH,RdH
用于协助计算 ATANPU2 的运算
5
对现有指令、流水线或内存总线架构均未做任何更改。所有 TMU 指令都使用现有的 FPU 寄存器集（R0H 至
R7H）来执行运算。
更多信息，请参阅 TMS320C28x 扩展指令集技术参考手册。
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7.6 器件引导模式
本节介绍了默认引导模式以及该器件支持的所有可用引导模式。引导 ROM 使用引导模式选择、通用输入/输出
(GPIO) 引脚来确定引导模式配置。
表 7-6 显示了可供默认引导模式选择引脚选择的引导模式选项。用户可以选择对器件进行编程，以自定义引导表
中可选的引导模式以及使用的引导模式选择引脚 GPIO。
所有支持的外设引导模式都使用外设模块（SCIA、SPIA、I2CA、CANA 等）的第一个实例。凡是本章提到的这
些引导模式（例如 SCI 引导）时，实际均指第一个模块实例，如 SCIA 端口上的 SCI 引导。这同样适用于其他外
设引导。
请参阅复位 (XRSn) 开关特性表和 tboot-flash（在闪存中第一次取指令之前的引导 ROM 执行时间）的复位时序图。
表 7-6. 器件默认引导模式
(1)
引导模式
GPIO24
（默认引导模式选择引脚 1）
GPIO32
（默认引导模式选择引脚 0）
并行 IO
0
0
SCI/等待引导(1)
0
1
CAN
1
0
闪存
1
1
只要 SCI 在 SCI 自动波特率锁定过程中继续等待“A”或“a”，SCI 引导模式就可用作等待引导模式。
表 7-7 列出了器件上可能支持的引导模式。默认引导模式引脚为 GPIO24（引导模式引脚 1）和 GPIO32（引导模
式引脚 0）。如果用户在这些引脚上也使用外设，则可选择为引导模式引脚设置弱上拉，因此上拉可能会过驱动。
在此器件上，客户可以通过对用户可配置的双代码安全模块 (DCSM) OTP 位置进行编程来更改出厂默认的引导模
式引脚。
表 7-7. 所有可用的引导模式
引导模式编号
引导模式
0
并行
1
SCI/等待
2
CAN
3
闪存
4
等待
5
RAM
6
SPI
7
I2C
10
安全闪存
备注
所有支持的外设引导模式都使用外设模块（SCIA、SPIA、I2CA、CANA 等）的第一个实例。凡是本节
提到的这些引导模式（例如 SCI 引导）时，实际均指第一个模块实例，如 SCIA 端口上的 SCI 引导。
这同样适用于其他外设引导。
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7.6.1 器件引导配置
本节详细介绍了可用的引导配置以及如何对其进行配置。该器件支持 0 引导模式选择引脚到 3 个引导模式选择引
脚，以及 1 种配置的引导模式到 8 种配置的引导模式。
要更改器件并将其从默认设置配置为适合应用程序的自定义设置，请遵从以下过程：
1. 确定您希望应用程序能够引导的所有各种方式。（例如：用于主应用程序的闪存引导的主要引导选项、用于固
件更新的 CAN 引导的次级引导选项、用于调试的 SCI 引导的三级引导选项等）
2. 根据所需引导模式的数量，确定需要多少个引导模式选择引脚 (BMSP) 来在所选的引导模式之间进行选择。
（例如：需要 2 个 BMSP 来在 3 个引导模式选项之间进行选择）
3. 将所需的 BMSP 分配到物理 GPIO 引脚。（例如，BMSP0 到 GPIO10，BMSP1 到 GPIO51，BMSP2 保留
为默认禁用状态。）有关执行这些配置的所有详细信息，请参阅节 7.6.1.1。
4. 将确定的引导模式定义分配给自定义引导表中与 BMSP 的解码值相关的索引。例如，BOOTDEF0=引导至闪
存，BOOTDEF1=CAN 引导，BOOTDEF2=SCI 引导；所有其他 BOOTDEFx 保留为默认值/无。有关如何设
置和配置自定义引导模式表的所有详细信息，请参阅节 7.6.1.2。
此外，TMS320F280013x 实时微控制器技术参考手册 的“引导模式示例用例”一节提供了有关如何配置 BMSP
和自定义引导表的示例用例。
备注
CAN 引导模式打开 XTAL。在使用 CAN 引导模式之前，请确保在应用中安装了 XTAL。
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7.6.1.1 配置引导模式引脚
本节介绍了用户如何通过在用户可配置双区域安全模块 (DCSM) OTP 中对 BOOTPIN-CONFIG 位置（请参阅表
7-8）进行编程来自定义引导模式选择引脚。DCSM OTP 中的位置是 Z1-OTP-BOOTPIN-CONFIG 或 Z2-OTPBOOTPIN-CONFIG 。 调 试 时 ， EMU-BOOTPIN-CONFIG 是 Z1-OTP-BOOTPIN-CONFIG/Z2-OTP-BOOTPINCONFIG 的仿真等效，可进行编程，从而在不写入 OTP 的情况下使用不同的引导模式进行实验。可根据需要对器
件进行编程，以使用 0、1、2 或 3 个引导模式选择引脚。
备注
使用 Z2-OTP-BOOTPIN-CONFIG 时，在此位置编程的配置将优先于 Z1-OTP-BOOTPIN-CONFIG 中
的配置。建议先使用 Z1-OTP-BOOTPIN-CONFIG，然后如果需要更改 OTP 配置，请改为使用 Z2OTP-BOOTPIN-CONFIG。
表 7-8. BOOTPIN-CONFIG 位字段
位
名称
31:24
密钥
23:16
引导模式选择引脚 2 (BMSP2)
请参阅 BMSP0 说明，BMSP2 除外
15:8
引导模式选择引脚 1 (BMSP1)
请参阅 BMSP0 说明，BMSP1 除外
引导模式选择引脚 0 (BMSP0)
设置为在引导期间使用的 GPIO 引脚（最多 255）：
- 0x0 = GPIO0
- 0x01 = GPIO1
7:0
说明
将 0x5A 写入这 8 位以指示该寄存器中的位有效
- 等等
写入 0xFF 会禁用 BMSP0，此引脚不再用于选择引导模式。
备注
GPIO 224 到 253 是模拟引脚，但如果软件会写入 GPIOHAMSEL 寄存器位，则可以在这些引脚上进行
数字输入。
以下 GPIO 不能用作 BMSP。如果选择用于特定的 BMSP，引导 ROM 将自动为 BMSP0 和 BMSP1 选
择出厂默认 GPIO。BMSP2 的出厂默认值为 0xFF，这会禁用 BMSP。
• GPIO 14 和 GPIO 15（在任何封装上均不可用）
• GPIO 25 至 GPIO 27（在任何封装上均不可用）
• GPIO 30、GPIO 31、GPIO 34 和 GPIO 38（在任何封装上均不可用）
• GPIO 42 至 GPIO 58（在任何封装上均不可用）
• GPIO 62 至 GPIO 223（在任何封装上均不可用）
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表 7-9. 独立引导模式选择引脚解码
BOOTPIN_CONFIG
键
BMSP0
BMSP1
BMSP2
!= 0x5A
不用考虑
不用考虑
不用考虑
0xFF
0xFF
0xFF
引导模式 0 的引导表中定义的引导
（禁用所有 BMSP）
有效 GPIO
0xFF
0xFF
由 BMSP0 值定义的引导
（禁用 BMSP1 和 BMSP2）
0xFF
有效 GPIO
0xFF
由 BMSP1 值定义的引导
（禁用 BMSP0 和 BMSP2）
0xFF
0xFF
有效 GPIO
由 BMSP2 值定义的引导
（禁用 BMSP0 和 BMSP1）
有效 GPIO
有效 GPIO
0xFF
由 BMSP0 和 BMSP1 的值定义的引导
（禁用 BMSP2）
有效 GPIO
0xFF
有效 GPIO
由 BMSP0 和 BMSP2 的值定义的引导
（禁用 BMSP1）
0xFF
有效 GPIO
有效 GPIO
由 BMSP1 和 BMSP2 的值定义的引导
（禁用 BMSP0）
有效 GPIO
有效 GPIO
有效 GPIO
由 BMSP0、BMSP1 和 BMSP2 的值定义的引导
GPIO 无效
有效 GPIO
有效 GPIO
BMSP0 被复位为出厂默认 BMSP0 GPIO
由 BMSP0、BMSP1 和 BMSP2 的值定义的引导
有效 GPIO
GPIO 无效
有效 GPIO
BMSP1 被复位为出厂默认 BMSP1 GPIO
由 BMSP0、BMSP1 和 BMSP2 的值定义的引导
有效 GPIO
有效 GPIO
GPIO 无效
BMSP2 被复位为出厂默认状态，处于禁用状态
由 BMSP0 和 BMSP1 的值定义的引导
= 0x5A
实现的引导模式
由出厂默认 BMSP 定义的引导
备注
解码引导模式时，BMSP0 是引导表索引值的最低有效位，BMSP2 是最高有效位。建议在禁用 BMSP
时，先禁用 BMSP2。例如，在仅使用 BMSP2（禁用 BMSP1 和 BMSP0）的实例中，只能选择引导表
索引 0 和 4。在仅使用 BMSP0 的实例中，可选引导表索引 0 和 1。
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7.6.1.2 配置引导模式表选项
本节介绍了如何为器件配置引导定义表 BOOTDEF 以及相关的引导选项。64 位位置位于 Z1-OTP-BOOTDEFLOW 和 Z1-OTP-BOOTDEF-HIGH 位置的用户可配置 DCSM OTP 中。调试时，EMU-BOOTDEF-LOW 和 EMUBOOTDEF-HIGH 是 Z1-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH 的仿真等效，并且可以进行编程，
以便在不写入 OTP 的情况下使用不同的引导模式选项进行实验。引导定义表的自定义范围取决于正在使用多少引
导模式选择引脚 (BMSP)。例如，0 个 BMSP 等于 1 个表条目、1 个 BMSP 等于 2 个表条目、2 个 BMSP 等于 4
个表条目，而 3 个 BMSP 等于 8 个表条目。有关如何设置 BOOTPIN_CONFIG 和 BOOTDEF 值的示例，请参阅
TMS320F280013x 实时微控制器技术参考手册 。
备注
配置 Z2-OTP-BOOTPIN-CONFIG 时，将使用 Z2-OTP-BOOTDEF-LOW 和 Z2-OTP-BOOTDEF-HIGH
位置，而不是 Z1-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH 位置。有关 BOOTPIN_CONFIG
用法的更多详细信息，请参阅节 7.6.1.1。
表 7-10. BOOTDEF 位字段
BOOTDEF 名称
字节位置
名称
说明
为引导表的索引 0 设置引导模式。
BOOT_DEF0
7:0
BOOT_DEF0 模式/选项
例如，不同的引导模式及其选项可以包括使用不同
GPIO 来实现特定引导加载程序或使用不同闪存入口
点地址的引导模式。任何不支持的引导模式都会导
致器件进入等待引导或引导至闪存。
有关表中要设置的有效 BOOTDEF 值，请参阅
GPIO 分配。
BOOT_DEF1
15:8
BOOT_DEF1 模式/选项
BOOT_DEF2
23:16
BOOT_DEF2 模式/选项
BOOT_DEF3
31:24
BOOT_DEF3 模式/选项
BOOT_DEF4
39:32
BOOT_DEF4 模式/选项
BOOT_DEF5
47:40
BOOT_DEF5 模式/选项
BOOT_DEF6
55:48
BOOT_DEF6 模式/选项
BOOT_DEF7
63:56
BOOT_DEF7 模式/选项
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请参阅 BOOT_DEF0 说明
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7.6.2 GPIO 分配
本节详细介绍了用于在位于 Z1-OTP-BOOTDEF-LOW/ Z2-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH/
Z2-OTP-BOOTDEF-HIGH 的 BOOT_DEF 存储器位置中设置引导模式的 GPIO 和引导选项值。请参阅配置引导模
式表选项，了解如何配置 BOOT_DEF。选择引导模式选项时，请确认所用特定器件封装的引脚多路复用器选项中
提供了必要的引脚。
表 7-11. SCI 引导选项
选项
BOOTDEF 值
SCITXDA GPIO
SCIRXDA GPIO
0（默认值）
0x01
GPIO29
GPIO28
1
0x21
GPIO1
GPIO0
2
0x41
GPIO8
GPIO9
3
0x61
GPIO7
GPIO3
4
0x81
GPIO16
GPIO3
选项
BOOTDEF 值
CANTXA GPIO
CANRXA GPIO
0（默认值）
0x02
GPIO4
GPIO5
1
0x22
GPIO32
GPIO33
2
0x42
GPIO2
GPIO3
3
0x62
GPIO13
GPIO12
表 7-12. CAN 引导选项
备注
F280013x 和 F280015x CANTXA GPIO 选项 0（默认）选择不同。所有其他 CAN 引导选项 GPIO 选
择是相同的。有关详细信息，请参阅特定器件数据表。
表 7-13. I2C 引导选项
SDAA GPIO
SCLA GPIO
选项
BOOTDEF 值
0
0x07
GPIO0
GPIO1
1
0x27
GPIO32
GPIO33
2
0x47
GPIO5
GPIO4
表 7-14. RAM 引导选项
选项
BOOTDEF 值
RAM 入口点
（地址）
0
0x05
0x0000 0000
表 7-15. 闪存引导选项
168
选项
BOOTDEF 值
闪存入口点
（地址）
闪存扇区
0（默认值）
0x03
0x0008 0000
组 0 扇区 0
1
0x23
0x0008 8000
组 0 扇区 32
2
0x43
0x0008 FFF0
组 0 扇区 63 末尾
3
0x63
0x0009 0000
组 0 扇区 64
4
0x83
0x0009 8000
组 0 扇区 96
6
0xA3
0x0009 FFF0
组 0 扇区 127 末尾
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表 7-16. 安全闪存启动选项
选项
BOOTDEF 值
闪存入口点
（地址）
闪存扇区
0（默认值）
0x0A
0x0008 0000
组 0 扇区 0
1
0x2A
0x0008 8000
组 0 扇区 32
2
0x4A
0x0008 FFF0
组 0 扇区 63 末尾
3
0x6A
0x0009 0000
组 0 扇区 64
4
0x8A
0x0009 8000
组 0 扇区 96
表 7-17. 等待引导选项
选项
BOOTDEF 值
看门狗
0
0x04
被启用
1
0x24
禁用
表 7-18. SPI 引导选项
选项
BOOTDEF 值
SPISIMOA
SPISOMIA
SPICLKA
SPISTEA
0
0x06
GPIO7
GPIO1
GPIO3
GPIO5
1
0x26
GPIO16
GPIO1
GPIO3
GPIO0
2
0x46
GPIO8
GPIO10
GPIO9
GPIO11
3
0x66
GPIO16
GPIO13
GPIO12
GPIO29
表 7-19. 并行引导选项
选项
BOOTDEF 值
D0-D7 GPIO
28x(DSP) 控制 GPIO
主机控制 GPIO
0（默认值）
0x00
D0 - GPIO0
GPIO224
GPIO242
GPIO12
GPIO13
GPIO16
GPIO29
D1 - GPIO1
D2 - GPIO3
D3 - GPIO4
D4 - GPIO5
D5 - GPIO7
D6 - GPIO28
D7 - GPIO29
1
0x20
D0 - GPIO0
D1 - GPIO1
D2 - GPIO2
D3 - GPIO3
D4 - GPIO4
D5 - GPIO5
D6 - GPIO6
D7 - GPIO7
2
0x40
D0 - GPIO0
D1 - GPIO1
D2 - GPIO2
D3 - GPIO3
D4 - GPIO4
D5 - GPIO5
D6 - GPIO6
D7 - GPIO7
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7.7 安全性
安全功能由双代码安全模块 (DCSM) 强制执行。主要的防御层是保护芯片边界，该功能应始终启用。此外，还提
供了双区域安全功能以支持代码分区。
7.7.1 保护芯片边界
应使用以下两项功能以及固件更新代码中的身份验证来帮助防止未经授权的代码在器件上运行。
7.7.1.1 JTAGLOCK
在 USER OTP 中启用 JTAGLOCK 功能会禁用对器件资源的 JTAG 访问（例如调试探针）。
7.7.1.2 零引脚引导
在 USER OTP 中启用零引脚引导选项以及闪存引导会阻止所有基于引脚的外部引导加载程序选项（例如 SCI、
CAN、并行）。
7.7.2 双区域安全
双区域安全机制为两个区域提供保护：区域 1 (Z1) 和区域 2 (Z2)。这两个区域的安全实现是相同的。每个区域都
有自身的专用安全资源（OTP 存储器和安全 ROM）和分配的安全资源（LSx RAM 和闪存扇区）。
7.7.3 免责声明
Code Security Module Disclaimer
本器件所包含的代码安全模块 (CSM) 旨在对存储在相关存储器中的数据进行密码保护，并且由德州仪
器 (TI) 根据其标准条款和条件保证以符合 TI 发布的适用于本器件的保修期规范。
然而，TI 不保证或承诺 CSM 不会受到损坏或破坏，也不保证或承诺存储在相关存储器中的数据不能通
过其他方式访问。此外，除上述内容外，TI 也未对本器件的 CSM 或运行做任何保证或表示，包括对适
销性或特定用途适用性的任何暗示保证。
在任何情况下，TI 对以任何方法使用 CSM 或本器件产生的任何必然、特殊、间接、偶然或惩罚性损害
概不负责，无论 TI 是否已告知上述损害。排除的损害包括但不限于数据丢失、信誉损失、使用损失、
业务中断或其他经济损失。
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7.8 看门狗
该看门狗模块与之前的 TMS320C2000™ 微控制器上的模块相同，但对计数器的软件复位之间的时间提供一个可
选的下限。默认情况下会禁用此窗口倒计时，因此该看门狗完全向后兼容。
看门狗生成复位或中断。看门狗使用可选分频器通过内部振荡器计时。
图 7-2 显示了看门狗模块内的各种功能块。
WDCR.WDPRECLKDIV
WDCR.WDPS
WDCR.WDDIS
WDCNTR
WDCLK
(INTOSC1)
Overflow
WDCLK
Divider
8-bit
Watchdog
Counter
Watchdog
Prescaler
1-count
delay
SYSRSn
Clear
Count
WDWCR.MIN
WDKEY (7:0)
WDCR(WDCHK(2:0))
Watchdog
Key Detector
55 + AA
Good Key
Out of Window
Watchdog
Window
Detector
Bad Key
WDRSTn
1
0
1
WDINTn
Generate
512-WDCLK
Output Pulse
Watchdog Time-out
SCSR.WDENINT
图 7-2. 窗口看门狗
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7.9 C28x 计时器
CPU 计时器 0，1，和 2 是完全一样的 32 位计时器，具有可预设定周期和 16 位时钟预分频。此计时器具有 32
位递减计数寄存器，该寄存器在计数器达到 0 时生成一中断。计数器以 CPU 时钟速度除以预分频值设置形式递
减。当计数器达到 0 时，则自动重新加载 32 位周期值。
CPU 计时器 0 用于普通用途并连接至 PIE 块。CPU 计时器 1 也用于普通用途，并连接至 CPU 的 INT13。CPU
计时器 2 为 TI-RTOS 保留。该计时器连接至 CPU 的 INT14。如果未使用 TI-RTOS ，CPU 计时器 2 也可用于普
通用途。
CPU 计时器 2 可由下列任一器件计时：
• SYSCLK（默认）
• 内部振荡器 1 (INTOSC1)
• 内部振荡器 2 (INTOSC2)
• X1 (XTAL)
7.10 双路时钟比较器 (DCC)
DCC 模块用于根据第二个时钟评估和监测时钟输入，第二个时钟可以是更准确和可靠的版本。该仪器用于检测时
钟源或时钟结构中的故障，从而增强系统的安全性指标。
7.10.1 特性
DCC 具有以下特性：
• 允许应用确保两个时钟信号的频率之间保持固定的比率。
• 支持根据参考时钟周期数定义可编程公差窗口。
• 支持连续监视，而无需应用干预。
• 支持单序列模式进行点测量。
• 允许为每个计数器选择一个时钟源，从而产生几种特定的用例。
7.10.2 DCCx 时钟源中断的映射
表 7-20. DCCx 时钟源 0 表
DCCxCLKSRC0[3:0]
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时钟名称
0x0
XTAL/X1
0x1
INTOSC1
0x2
INTOSC2
0x4
TCK
0x5
CPU1.SYSCLK
0x8
AUXCLKIN
0xC
INPUT XBAR（输入 xbar 的输出 16）
其它
保留
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表 7-21. DCCx 时钟源 1 表
DCCxCLKSRC1[4:0]
时钟名称
0x0
PLLRAWCLK
0x2
INTOSC1
0x3
INTOSC2
0x6
CPU1.SYSCLK
0x9
输入 XBAR（输入 xbar 的输出 15）
0xA
AUXCLKIN
0xB
EPWMCLK
0xC
LSPCLK
0xD
ADCCLK
0xE
WDCLK
0xF
CAN0BITCLK
其它
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8 应用、实施和布局
8.1 应用和实现
备注
以下应用部分中的信息不属于 TI 器件规格的范围，TI 不担保其准确性和完整性。TI 的客 户应负责确定
器件是否适用于其应用。客户应验证并测试其设计，以确保系统功能。
“F2800x C2000™ 实时 MCU 系列的硬件设计指南”应用手册 是使用 C2000 器件的硬件开发人员的基本指南，
有助于简化设计过程，同时降低设计故障的可能性。论述的主要主题包括：电源要求、通用输入/输出 (GPIO) 连
接、模拟输入和 ADC、时钟生成和要求以及 JTAG 调试等。
8.2 器件主要特性
表 8-1. 器件主要特性
模块
特性
系统优势
监控
TI 的 32 位 C28x DSP 内核可为从片上闪存或 SRAM 运行的浮点或定点
高达 120MIPS
C28x：120MIPS
实时控制 CPU
闪存：高达 256KB
RAM：高达 36KB
32 位浮点单元 (FPU32)
三角法数学单元 (TMU)
代码提供 120MHz 的信号处理性能。
FPU32：原生硬件支持 IEEE-754 单精度浮点运算
TMU：使用加速器加快三角函数和算术运算执行速度，从而提高控制应
用的计算速度（例如 PLL 和 DQ 变换）。TMU 将帮助实现更快的控制
环路，从而提高效率和优化元件尺寸。
特殊指令支持非线性 PID 控制算法
毫米波和 AVDS
ADC 对全部三相电流和直流总线进行精准并行采样，且具有零抖动。
多达 2 个 ADC 模块
模数转换器 (ADC)
4MSPS
（12 位）
高达 21 通道
ADC 后处理 - 片上硬件将降低 ADC ISR 复杂度并缩短电流环路周期。
增加 ADC 数量在多相应用中很有用。提供更高的有效 MSPS（过采
样）和典型 ENOB 以实现更好的控制环路性能。
比较器子系统
(CMPSS)
CMPSS
1 个窗口比较器
系统保护无误报：
双 12 位 DAC
比较器子系统 (CMPSS) 模块适用于峰值电流模式控制、开关模式电
DAC 斜坡生成
源、功率因数校正和电压跳闸监控等应用。
外部引脚上提供低 DAC 输出
借助模拟比较器子系统提供的消隐窗口和滤波功能，PWM 跳闸触发和消
数字滤波器
60ns 跳闸检测时间
除不必要噪声变得非常容易。
斜率补偿
CMPSS_LITE
3 个窗口比较器
双 9.5 位有效基准 DAC
提供更出色的控制精度。无需进一步的 CPU 配置即可通过比较器、12
位 DAC (CMPSS) 和 9.5 位有效基准 DAC (CMPSS_LITE) 来控制
PWM。
使用同一引脚实现保护和控制。
数字滤波器
40ns 跳闸检测时间
斜率补偿
增强型正交编码器
1 个 eQEP 模块
脉冲 (eQEP)
174
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用于与线性或旋转增量编码器进行直接连接，以便获得高性能运动和位
置控制系统中使用的旋转机器的位置、方向和速度信息。另外，也可以
在其他应用中用于对来自外部器件（例如传感器）的输入脉冲进行计
数。
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表 8-1. 器件主要特性 （续）
模块
特性
2 个 eCAP 模块
系统优势
eCAP 的应用包含：
测量事件之间经过的时间（最多 4 个带时间戳 旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）
的事件）。
位置传感器脉冲之间的持续时间测量
增强型捕获 (eCAP)
通过输入 X-BAR 连接到任何 GPIO。
当未用于采集模式时，eCAP 模块可配置为单 脉冲序列信号的周期和占空比测量
通道 PWM 输出 (APWM)。
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对来自占空比编码电流/电压传感器的电流或电压幅度进行解码
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175
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表 8-1. 器件主要特性 （续）
模块
特性
系统优势
驱动
灵活的 PWM 波形生成功能，具有出色的电源拓扑覆盖范围。
多达 14 个 ePWM 通道
影子化死区和影子化动作限定器可实现自适应 PWM 生成和保护，从而
能够生成具有死区的高侧/低侧 PWM
支持谷底开关（能够在谷点切换 PWM 输出）
以及消隐窗口等特性
提高控制精度并降低功率损耗。
可改善功率因数 (PF) 和总谐波失真 (THD)，这在功率因数校正 (PFC) 应
用中尤为重要。可提高轻载效率。
对于变频和多相直流/直流应用至关重要，有助于实现高频控制环路
(>2MHz)。
一次性和全局重新加载功能
能够在高频下控制交错式 LLC 拓扑
针对逐周期 (CBC) 跳闸事件和一次性跳闸
增强型脉宽调制
(ePWM)
(OST) 事件进行独立 PWM 操作
在 SYNC 时加载（支持在发生 SYNC 事件时
的“影子到活动”加载）
提供逐周期保护并在故障条件下完全关闭 PWM。有助于实现多相 PFC
或直流/直流控制。
支持变频应用（允许在功率转换中进行 LLC 控制）。
无需软件干预即可关闭 PWM（无 ISR 延迟） 在出现故障时提供快速保护
延迟跳闸功能
有助于利用峰值电流模式控制 (PCMC) 相移全桥 (PSFB) 直流/直流转换
器轻松实现死区，无需占用大量 CPU 资源（即使发生基于比较器、跳闸
或同步输入事件的触发事件时也是如此）。
死区发生器 (DB) 子模块
通过向 PWM 信号上升沿 (RED) 和下降沿 (FED) 添加可编程延迟，防止
高侧和低侧栅极同时导通。
灵活的 PWM 相位关系和计时器同步
每个 ePWM 模块都能与其他 ePWM 模块或其他外设同步。可使 PWM
边沿彼此保持完全同步或与特定事件保持完全同步。
支持采用特定采样窗口实现灵活的 ADC 调度，与功率器件切换保持同
步。
2 个具有高分辨率功能 (150ps) 的通道
高分辨率脉宽调制
为占空比、周期、死区以及相位偏移提供
(HRPWM)
150ps 的步长，精度提高 99%
有利于精确控制并实现性能更佳的高频功率转换。
实现更干净的波形并避免输出端产生振荡/限制周期。
CONNECTIVITY
串行外设接口 (SPI) 1 个高速 SPI 端口
支持 30 MHz
串行通信接口 (SCI) 3 个 SCI (UART) 模块
与控制器连接
控制器局域网络
(CAN)
1 个 CAN 模块
内部集成电路 (I2C) 2 个 I2C 模块
176
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能够兼容经典 CAN 模块
与外部 EEPROM、传感器或控制器连接
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表 8-1. 器件主要特性 （续）
模块
特性
系统优势
其他系统特性
DCSM：防止对专有代码进行复制和逆向工程
安全增强功能
双区域代码安全模块 (DCSM)
看门狗：如果 CPU 陷入无休止的执行循环，则会产生复位
看门狗
寄存器受写保护
丢失时钟检测逻辑 (MCD)
寄存器受写保护：
纠错码 (ECC) 和奇偶校验
MCD：自动时钟故障检测
双路时钟比较器 (DCC)
ECC 和奇偶校验：single-bit 纠错和 double-bit 错误检测
针对系统配置寄存器进行锁定保护
防止虚假 CPU 写入
DCC：用于检测时钟源故障
交叉开关 (XBAR)
可灵活连接各种配置中的器件输入、输出和内
增强硬件设计的通用性：
部资源。
输入 X-BAR：将信号从任何 GPIO 路由到芯片内的多个 IP 块
• 输入 X-BAR
输出 XBAR：将内部信号路由到指定的 GPIO 引脚上
• 输出 X-BAR
ePWM X-BAR：将内部信号从各种 IP 块路由到 ePWM
• ePWM X-BAR
8.3 应用信息
8.3.1 典型应用
典型应用 一节将详细介绍该器件的一些应用。如需查看更详细的应用列表，请参阅本数据表的节 2。
8.3.1.1 空调室外机
空调室外机的设计注意事项包括更大限度提高电源效率、更大限度降低噪声以及成本。变速空调可以连续调节温
度，比定速空调更高效。空调室外机 (ODU) 由功率因数校正 (PFC) 级、压缩机电机驱动器和风扇电机驱动器组
成。ODU 压缩机和风扇电机采用基于无传感器磁场定向控制 (FOC) 的永磁同步电机 (PMSM) 驱动器，通过改变
电机的输入频率和电压来控制电机速度和扭矩。PFC 可确保电流波形跟随电压波形以改善线路侧功率因数，并且
不论负载或输入条件出现任何变化，都能将输出直流电压调节为恒定值。
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8.3.1.1.1 系统方框图
VDC
DC bus
VACL
165~265
VAC
Filter
and
Rectifier
Bridge
Vin
1A
3A
2A
Va1
VACN
PM1
Vb1
7A
Gate
Driver
1B
Vc1
3B
2B
Compressor
7B
Ia1
Ib1
3 phase voltage sensing
are only necessary for
FAST algorithm
Ic1
IPFC
DC bus
1A
CPU
PWM-1
4A
5A
6A
1B
32 bit FPU
Va2
2A
PM2
PWM-2
Vb2
2B
VACL
VACN
VDC
IPFC
Tpipe
Tenv
Texh
Tcom
3A
PWM-3
4B
5B
Vc2
6B
Fan
3B
ADCA
4A
Ia1
Ib1
Ic1
PWM-4
4B
3 phase voltage sensing
are only necessary for
FAST algorithm
5A
PWM-5
Ia1
Ib1
Ic1
Va1
Vb1
Vc1
Ia2
Ib2
Ic2
Va2
Vb2
Vc2
5B
6A
LDO or
+3.3 V DC/DC
6B
+12 V
7A
+15 V
PWM-6
ADCC
PWM-7
Aux. DC/DC
DC bus
7B
XBAR
CMPSS1
CMPSS2
CMPSS3
CMPSS4
+3.3 V
FO1
FO2
GPIO
EEV Stepper
Relays for Power, Valves
SCIA
Indoor Unit
SCIB
Debugger Host
I2C
EEPROM
OSC & PLL
CAN
System Host (option)
图 8-1. 采用三分流器和交错 PFC 且具有双电机控制功能的典型变频空调
178
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VDC
DC bus
1A
3A
2A
Vin
VACL
165~265
VAC
Filter
and
Rectifier
Bridge
VACN
Va1
PM1
Vb1
Gate
Driver
7A
1B
Vc1
3B
2B
Compressor
3 phase voltage sensing
are only necessary for
FAST algorithm
IPFC
DC bus
Idclink1
1A
CPU
PWM-1
4A
5A
6A
1B
32 bit FPU
Va2
2A
PM2
PWM-2
Vb2
2B
VACL
VACN
VDC
IPFC
Tpipe
Tenv
Texh
Tcom
3A
PWM-3
4B
Fan
ADCA
3 phase voltage sensing
are only necessary for
FAST algorithm
4A
PWM-4
4B
Idclink2
PWM-5
5B
ADCC
6A
LDO or
+3.3 V DC/DC
6B
+12 V
7A
+15 V
PWM-6
PWM-7
CMPSS1
CMPSS2
CMPSS3
CMPSS4
+3.3 V
Vc2
6B
3B
5A
Ia1
Va1
Vb1
Vc1
Ia2
Va2
Vb2
Vc2
5B
OSC & PLL
XBAR
DC bus
FO1
FO2
GPIO
EEV Stepper
Relays for Power, Valves
SCIA
Indoor Unit
SCIB
Debugger Host
I2C
Aux. DC/DC
EEPROM
图 8-2. 采用单分流器和单相 PFC 且具有双电机控制功能的典型变频空调
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VDC
DC bus
1A
3A
2A
Vin
VACL
165~265
VAC
Filter
&
Rectifier
Bridge
VACN
Va1
PM1
Vb1
7A
Gate
Driver
1B
3B
2B
Vc1
Compressor
3 phase voltage sensing
are only necessary for
FAST algorithm
IPFC
Idclink1
F280013x
1A
CPU
1B
LDO or
+3.3 V DC/DC
2A
+12 V
2B
+15 V
PWM-1
32 bit FPU
PWM-2
VACL
VACN
VDC
IPFC
Tpipe
Tenv
Texh
Tcom
Aux. DC/DC
DC bus
3A
PWM-3
3B
ADCA
4A
PWM-4
XBAR
Idclink1
Va1
Vb1
Vc1
FO1
ADCC
CMPSS1
CMPSS2
CMPSS3/4
GPIO
Relays for Fan
Relays for Power, Valves
SCIA
Indoor Unit
SCIB
Debugger Host
I2C
EEPROM
+3.3 V
OSC & PLL
图 8-3. 采用单分流器和单相 PFC 且具有单电机控制功能的典型变频空调
8.3.1.1.2 空调室外机资源
参考设计和相关培训视频
TIDM-02010：具有数字交错式 PFC、适用于 HVAC 的双电机控制参考设计
TIDM-02010 参考设计是一款适用于 HVAC 应用变频空调室外机控制器的 1.5kW 双电机驱动和功率因数校正
(PFC) 控制参考设计。此参考设计展示了一种对压缩机和风扇电机驱动器以及数字交错式升压 PFC 实现无传感器
三相 PMSM 矢量控制的方法，可通过单个 C2000™ 微控制器满足新的效率标准。此参考设计提供的硬件和软件
已经过测试，而且可随时使用，有助于加快开发，从而缩短产品上市时间。本参考设计包括硬件设计文件和软件
代码。
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变速空调 (HVAC) 参考设计演示（视频）
此视频介绍了适用于搭载单个 C2000 MCU 的 HVAC 应用设计并采用交错式 PFC 的双电机控制解决方案。此演
示中还介绍了在该参考设计上实现的测试结果。
8.3.1.2 洗衣机和烘干机
现代洗衣机和烘干机系统需要强大且高效能的电机控制、较低的噪声和振动以及全面的系统保护。此外，电机驱
动控制需要在不同负载下支持可变转速，从而提高清洗和烘干性能，并降低耗水量。C2000 MCU 作为功能强大的
实时控制器，能够通过无传感器磁场定向控制 (FOC) 满足这些需求，从而实现超高效率、超高电机功率、超低扭
矩纹波、更低可闻噪声，以及利用在洗衣机或烘干机滚筒重负载启动过程中电机加速时所需的最大电机转矩。采
用单芯片架构并使用双电机或单电机的不同洗衣机或烘干机类型如图 8-4、图 8-5 和图 8-6 所示。
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8.3.1.2.1 系统方框图
VDC
DC bus
1A
165~265
VAC
3A
2A
Va1
Filter
&
Rectifier
Bridge
ACIM or
PMSM
Vb1
1B
Ia1
Vc1
3B
2B
Ib1
Drum
3 phase voltage sensing
are only necessary for
FAST algorithm
Ic1
DC bus
1A
CPU
PWM-1
4A
5A
6A
1B
32 bit FPU
Va2
2A
PWM-2
Vb2
2B
Ia1
Ib1
Ic1
Va1
Vb1
Vc1
VDC
Tmtr1
Tinv1
3A
PWM-3
4B
Vc2
6B
5B
ACIM or
PMSM
Drum/Pump
3B
ADCA
4A
Ia2
Ib2
Ic2
PWM-4
4B
3 phase voltage sensing
are only necessary for
FAST algorithm
5A
PWM-5
Ia2
Ib2
Ic2
Va2
Vb2
Vc2
Tmtr2
Tinv2
5B
LDO or
+3.3 V DC/DC
6A
ADCC
PWM-6
Aux. DC/DC
6B
XBAR
+15 V
FO1
DC bus
FO2
CMPSS1
GPIO
Relay for Power
Relay for Inlet
Relay for Outlet
Relay for Heating
SCIA
System Control Unit
SCIB
Debugger Host
CMPSS2
CMPSS3
CMPSS4
I2C
+3.3 V
EEPROM
OSC & PLL
图 8-4. 使用三分流器电流检测的具有双电机控制的典型洗衣机和烘干机
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VDC
DC bus
1A
165~265
VAC
2A
3A
Va1
Filter
&
Rectifier
Bridge
PM1
Vb1
1B
Vc1
3B
2B
Drum
3 phase voltage sensing
are only necessary for
FAST algorithm
Idclink1
DC bus
F280013x
1A
CPU
PWM-1
4A
5A
6A
1B
32 bit FPU
Va2
2A
PM2
PWM-2
Vb2
2B
Idclink1
Va1
Vb1
Vc1
VDC
Tmtr1
Tinv1
3A
PWM-3
4B
Vc2
6B
Drum/Pump
3B
ADCA
3 phase voltage sensing
are only necessary for
FAST algorithm
4A
PWM-4
4B
5A
Idclink2
PWM-5
5B
Idclink2
Va2
Vb2
Vc2
Tmtr2
Tinv2
5B
LDO or
+3.3 V DC/DC
6A
ADCC
PWM-6
Aux. DC/DC
6B
XBAR
+15 V
FO1
DC bus
FO2
CMPSS1
GPIO
Relay for Power
Relay for Valves
SCIA
System Control Unit
SCIB
Debugger Host
CMPSS2
CMPSS3/4
+3.3 V
OSC & PLL
I2C
EEPROM(option)
图 8-5. 使用单分流器电流检测的具有双电机控制的典型洗衣机和烘干机
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VDC
DC bus
1A
165~265
VAC
2A
3A
Va1
Filter
&
Rectifier
Bridge
PM1
Vb1
1B
3B
2B
Vc1
Drum
3 phase voltage sensing
are only necessary for
FAST algorithm
Idclink1
F280013x
LDO or
+3.3 V DC/DC
1A
CPU
PWM-1
1B
32 bit FPU
Aux. DC/DC
2A
PWM-2
+15 V
DC bus
2B
Idclink1
Va1
Vb1
Vc1
3A
ADCA
PWM-3
3B
XBAR
VDC
Tmtr1
Tinv1
ADCC
FO1
GPIO
Relay for Power
Relay for Valves
SCIA
System Control Unit
SCIB
Debugger Host
CMPSS1
CMPSS2/3/4
I2C
+3.3 V
EEPROM(option)
OSC & PLL
图 8-6. 使用单分流器电流检测的具有单电机控制的典型洗衣机和烘干机
8.3.1.2.2 洗衣机和烘干机资源
参考设计和相关培训视频
TIDM-02010：具有数字交错式 PFC、适用于 HVAC 的双电机控制参考设计
TIDM-02010 参考设计是一款适用于 HVAC 应用变频空调室外机控制器的 1.5kW 双电机驱动和功率因数校正
(PFC) 控制参考设计。此参考设计展示了一种对压缩机和风扇电机驱动器以及数字交错式升压 PFC 实现无传感器
三相 PMSM 矢量控制的方法，可通过单个 C2000™ 微控制器满足新的效率标准。此参考设计提供的硬件和软件
已经过测试，而且可随时使用，有助于加快开发，从而缩短产品上市时间。本参考设计包括硬件设计文件和软件
代码。
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通用电机控制工程和实验用户指南
通用电机控制实验提供了使用 C2000 MCU 进行电机驱动控制的示例。此实验是包含不同无传感器（FAST™、
eSMO、InstaSPIN™-BLDC）和有传感器（增量编码器、霍尔）电机控制技术（FOC、梯形）的构建示例的单个
工程。此实验中的系统功能和调试接口可用于各种三相逆变器电机评估套件或客户自己的洗衣机、烘干机或冰箱
应用电路板。此实验的示例代码包含在 Motor Control 软件开发套件 (SDK) 中。MotorControl SDK (MC SDK) 包
含一套紧密相关的软件基础架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的电机控制系统开发时间，适
用于各种三相电机控制应用。
变速空调 (HVAC) 参考设计演示（视频）
此视频介绍了适用于搭载单个 C2000 MCU 的 HVAC 应用设计并采用交错式 PFC 的双电机控制解决方案。此演
示中还介绍了在该参考设计上实现的测试结果。
8.3.1.3 割草机器人
割草机器人系统具有多个低压电池供电的电机，需要精确控制这些电机以支持传动系统、切割和辅助功能。电机
效率对于延长使用时间非常重要，而高精度可确保在需要时实现自主运行。C2000 MCU 作为功能强大的实时控制
器，能够通过无传感器或基于传感器的磁场定向控制 (FOC) 满足这些需求，从而实现超高效率、超高电机功率、
超低扭矩纹波、更低可闻噪声，以及利用在重负载启动期间所需的最大电机扭矩。C2000 器件可用于多轴传动系
统控制、切割刀片和辅助功能，如升降机、泵或鼓风机。
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8.3.1.3.1 系统方框图
DC bus
VDC
F280013x-48PIN
1A
CPU
12~48
VDC
+3.3 V
UH1
1B
2A
PWM-2
2B
3A
PWM-3
3B
ADCA
4A
PWM-4
1A
1B
2A
2B
3A
3B
FO1
EN1
Ia1
Ib1
Ic1
4B
WH1
Va1
UH1
VH1
WH1
UL1
VL1 U
L1
WL1
Ia1
Ib1
Ic1
Vb1
Ia1
VL1
WL1
Ib1
Ic1
PMSM
Vc1
Left Wheel
DRV8323
5A
DC bus
PWM-5
Ia2
Ib2
Ic2
Va2
Vb2
Vc2
VH1
PWM-1
32 bit FPU
Ia1
Ib1
Ic1
Va1
Vb1
Vc1
VDC
Tpow1
DC/DC
5B
ADCC
6A
UH2
PWM-6
VH2
WH2
6B
Tpow2
XBAR
FO1
FO2
GPIO
EN1
EN2
CMPSS1
CMPSS2
CMPSS3
SCIA
Debug Unit
CMPSS4
I2C
Control Unit
OSC & PLL
SPI
Gate Driver (Option)
4A
4B
5A
5B
6A
6B
FO1
EN1
Ia2
Ib2
Ic2
UH2
VH2
WH2
UL2
VL2
WL2 UL2
Ia2
Ia2
Ib2
Ic2
Va2
Vb2
PMSM
Vc2
VL2
Ib2
WL2
Right Wheel
Ic2
DRV8323
+3.3 V
VDC
UH3
DC bus
VH3
WH3
F280013x-32PIN
CPU
PWM-1
1A
1B
32 bit FPU
120 MHz
PWM-2
2A
2B
Ia3
Ib3
Va3
VDC
ADCA
3A
PWM-3
3B
12 bit
3.45 MSPS
Tpow3
Ib3
Ic3
Vb3
Vc3
ADCC
12 bit
3.45MSPS
XBAR
FO3
GPIO
EN3
SCIA
Debug Unit
I2C
Control Unit
SPI
Gate Driver (Option)
1A
1B
2A
2B
3A
3B
FO3
EN3
Ia3
Ib3
Ic3
Va3
UH3
VH3
WH3
UL3
VL3
WL3 UL3
VL3
Ia3
Ib3
Ia3
Ib3
Ic3
DRV8329
Vb3
PMSM
Vc3
WL3
Blade
Ic3
Idclink3
CMPSS1
CMPSS2
CMPSS3/4
+3.3 V
OSC & PLL
图 8-7. 适用于割草机器人的双芯片解决方案
186
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DC bus
VDC
12~48
VDC
DC/DC
+3.3V
CPU
PWM-1
FO1
EN1
Ia1
Ib1
Ic1
1B
32 bit FPU
VH1
Vb1
Ia1
Ia1
Ib1
Ic1
WH1
Va1
UH1
VH1
WH1
UL1
VL1 U
L1
WL1
1A
1B
2A
2B
1A
UH1
VL1
WL1
Ib1
Ic1
PMSM
Vc1
Left Wheel
DRV8323
2A
DC bus
PWM-2
2B
Ia1
Ib1
Ic1
Va1
Vb1
Vc1
Ia2
Ib2
Ic2
Va2
Vb2
Vc2
VDC
Tpow
3A
VH2
WH2
3B
4A
PWM-4
ADCA
4B
5B
6A
PWM-6
FO1
EN1
Ia2
Ib2
Ic2
Ia2
Ib2
Ic2
PMSM
Vc2
VL2
Ib2
Ia2
WL2
Right Wheel
Ic2
PWM-7
DC bus
7B
CMPSS1
Vb2
DRV8323
7A
ADCC
Va2
UH2
VH2
WH2
UL2
VL2
WL2 UL2
3A
3B
4A
4B
5A
PWM-5
6B
Idclink3
Va3
Vb3
Vc3
UH2
PWM-3
XBAR
FO1
FO2
FO3
GPIO
EN1
EN2
EN3
CMPSS2
CMPSS3
CMPSS4
SCIA
Control/Debug Unit
OSC & PLL
I2C
Control Unit
SPI
Gate Driver (Option)
+3.3 V
UH3
UH3
VH3
WH3
UL3
VL3
WL3 UL3
5A
5B
6A
6B
7A
7B
FO3
EN3
Idclink3
Idclink3
Ia3
DRV8329
VH3
WH3
Va3
Vb3
PMSM
Vc3
VL3
Ib3
WL3
Blade
Ic3
Idclink3
图 8-8. 适用于割草机器人的单芯片解决方案
8.3.1.3.2 割草机器人资源
参考设计和相关培训视频
“在单个 C2000™ MCU 上使用 FCL 和 SFRA 进行双轴电机控制”应用报告
此设计指南可帮助评估快速电流环路 (FCL) 算法，该算法基于使用 TI LaunchPad 套件和逆变器 BoosterPack 套
件的单个 C2000 MCU 对双轴 PM 伺服驱动器进行高带宽内部环路电流控制。此参考设计的示例代码包含在
Motor Control 软件开发套件中。
“使用快速电流环对 PMSM 进行快速响应控制”应用报告
此参考资料有助于评估用于对 PM 伺服驱动器进行高带宽电流环路控制的快速电流环路 (FCL) 及其使用 C2000
MCU 进行的频率响应分析。此参考设计的示例代码包含在 Motor Control 软件开发套件中。
通用电机控制工程和实验用户指南
通用电机控制实验提供了使用 C2000 MCU 进行电机驱动控制的示例。此实验是包含不同无传感器（FAST™、
eSMO、InstaSPIN™-BLDC）和有传感器（增量编码器、霍尔）电机控制技术（FOC、梯形）的构建示例的单个
工程。此实验中的系统功能和调试接口可用于各种三相逆变器电机评估套件或客户自己的洗衣机、烘干机或冰箱
应用电路板。此实验的示例代码包含在 Motor Control 软件开发套件 (SDK) 中。MotorControl SDK (MC SDK) 包
含一套紧密相关的软件基础架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的电机控制系统开发时间，适
用于各种三相电机控制应用。
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8.3.1.4 商用电信整流器
商用通信电源整流器包含功率因数校正 (PFC) 级和直流/直流转换器级。通常使用图腾柱 PFC 作为 PFC 级。对于
直流/直流级，LLC 和相移全桥 (PSFB) 是两种常用的拓扑。商用通信电源整流器可采用单芯片和双芯片架构，如
图 8-9 和图 8-10 所示。
PFC 级从交流电源汲取与交流电压同相的正弦波电流，并在其输出端保持稳定的直流总线电压（VDC，通常为
+400 V）。该输出电压施加到直流/直流级的输入端，可将其转换为隔离式低输出电压 Vout（通常为 48V）。
8.3.1.4.1 系统方框图
Dc bus
VBUS
GaN
Si
VOUT
GaN
VACL
1A
95~275
VAC
F
I
L
T
E
R
2A
3A
4A
5A
+
IPFC
Si
GaN
GaN
2B
3B
VACN
1B
4B
5B
6A
6B
IRES
IOUT
Security:
AES, DCSM,
Secure boot
VACL
VACN
ADC
VBUS
VOUT
AMC1311
IPFC
Aux.
DC/DC
DC bus
IRES
C28x
IOUT
3V3
PWM1
3V3
PWM2
PWM3
I/On
Comms
I2C
PMBUS
SPI
UART
CAN
PWM4
PWM5
1A
1B
2A
2B
3A
3B
4A
4B
5A
5B
6A
PWM6
6B
Host
图 8-9. 商用通信电源整流器单芯片架构
188
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Dc bus
VBUS
GaN
Si
VOUT
GaN
VACL
95~275
VAC
2A
1A
F
I
L
T
E
R
4A
3A
5A
+
IPFC
Si
GaN
GaN
1B
2B
3B
VACN
4B
5B
6B
6A
IRES
IOUT
Aux.
DC/DC
DC bus
PWM1
C28x
3V3
PWM2
PWM3
Security:
AES, DCSM,
Secure boot
PWM4
Comms
ADC
GPIO
I2C
PMBUS
CAN
4A
1A
1B 4B
2A 5A
2B
3A 5B
3B
sync
PWM1
C28x
DC bus
PWM3
6A
6B
VACL
VOUT
VACN
IRES
VBUS
IOUT
IPFC
3V3
PWM2
Aux.
Isolated
DC/DC
PWM4
Security:
AES, DCSM,
Secure boot
I/O
Comms
ADC
SPI
UART
FSI
SPI
UART
FSI
GPIO
I2C
PMBUS
CAN
Host
图 8-10. 商用通信电源整流器双芯片架构
8.3.1.4.2 商用通信电源整流器资源
参考设计和相关培训视频
由 C2000™ 和 GaN 实现 CCM 图腾柱 PFC 和电流模式 LLC 的 1kW 参考设计
此参考设计在使用 C2000™ F28004x 微控制器的半桥 LLC 级上演示了一种混合迟滞控制 (HHC) 方法，这是一种
电流模式控制方法。该硬件基于 TIDA-010062 1kW、80 Plus 钛金级、GaN CCM 图腾柱无桥 PFC 和半桥 LLC
参考设计。通过另行添加感应卡实现了混合迟滞控制，从而在谐振电容器上重新生成电压。与单环路电压模式控
制方法 (VMC) 相比，该 HHC LLC 级具有更好的瞬态响应和易于控制的环路设计。
PMP41081 使用 C2000™ 实时微控制器的 1kW、12V HHC LLC 参考设计
该参考设计是一款使用 C2000™ 微控制器的 1kW、400V 至 12V 半桥谐振直流/直流平台，用于评估混合迟滞控
制 (HHC) 的负载瞬态性能。
具有有源钳位、功率密度大于 270W/in3 的 3kW 相移全桥参考设计
此参考设计是基于 GaN 的 3kW 相移全桥 (PSFB)，旨在实现更高的功率密度。该设计具有一个有源钳位，可尽可
能地减小次级同步整流器 MOSFET 的电压应力，以使用具有更好品质因数 (FoM) 的额定电压较低的 MOSFET。
PMP23126 在初级侧使用我们的 30mΩ GaN，在次级侧使用硅 MOSFET。与 Si MOSFET 相比，LMG3522 顶部
冷却 GaN 集成了驱动器和保护功能，可在更宽的工作范围内保持 ZVS，从而实现更高的效率。PSFB 以 100kHz
的频率运行，可实现 97.74% 的峰值效率。
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PMP41017 使用 GaN 和 C2000™ MCU 的 3kW 两相交错式半桥 LLC 参考设计
该参考设计是使用 LMG3422 和 C2000™ 器件的 3kW、两相交错式半桥电感器-电感器-电容器 (LLC)。
数控高效率和高功率密度 PFC 电路 - 第 2 部分（视频）
该演示将介绍两种使用 C2000 MCU 的无桥 PFC 设计。TI 高压 GaN 用于实现 3.3kW 交错式 CCM 图腾柱 PFC
和 1.6kW 交错式 TRM 图腾柱 PFC 设计。本书提供了详细的设计注意事项，以更大限度地降低开关损耗、电流交
叉失真、输入电流 THD 并提高效率和 PF。
TIDA-010203 采用 GaN 和 C2000™ 实时控制 MCU 的高效 PFC 级（视频）
GaN 功率 FET 和 C2000™ MCU 支持图腾柱功率因数校正 (PFC) 拓扑，可消除桥式整流器的功率损耗。
TIDA-010062 1kW、80 Plus Titanium、GaN CCM 图腾柱无桥 PFC 和半桥 LLC 参考设计
此参考设计是一种数字控制的紧凑型 1kW 交流/直流电源设计，适用于服务器电源单元 (PSU) 和通信电源整流器
应用。该高效设计支持两个主要功率级，包括一个前端连续导通模式 (CCM) 图腾柱无桥功率因数校正 (PFC) 级。
PFC 级采用带有集成驱动器的 LMG341x GaN FET，可在较宽的负载范围内实现更高的效率，并且符合 80 Plus
Titanium 要求。此设计还支持半桥 LLC 隔离式直流/直流级，以便在 1kW 功率下获得 +12V 直流输出。两个控制
卡使用 C2000™ 入门级高性能 MCU 来控制两个功率级。
TIDA-010203 采用 C2000 和 GaN 的 4kW 单相图腾柱 PFC 参考设计
此参考设计是一款具有 F280049/F280025 控制卡和 LMG342x EVM 板的 4kW CCM 图腾柱 PFC。此设计展示了
一个强大的 PFC 解决方案，它通过将控制器接地置于 MOSFET 桥臂的中间来避免隔离式电流检测。得益于非隔
离特性，可以通过高速放大器 OPA607 来实现交流电流检测，从而帮助实现可靠的过流保护。在此设计中，效
率、热感图像、交流压降、雷电浪涌和 EMI CE 均进行了充分的验证。此参考设计具有完整的测试数据，展示了
采用 C2000 和 GaN 的图腾柱 PFC 具有更高的成熟度，并且是高效产品 PFC 级设计的良好研究平台。
TIDM-1001 使用 C2000™ MCU 的两相交错式 LLC 谐振转换器参考设计
谐振转换器是常用的直流/直流转换器，通常用于服务器、电信、汽车、工业和其他电源应用。这些转换器性能
（效率、功率密度等）高，且不断提高各种行业标准要求和功率密度目标，是中高级电源应用的理想之选。此参
考 设 计 实 现 了 500W 的 数 控 式 两 相 交 错 LLC 谐 振 转 换 器 。 该 系 统 由 单 个 C2000 ™ 微 控 制 器 (MCU)
TMS320F280025C 控制，还可在所有工作模式下生成适合所有电源电子开关器件的 PWM 波形。此设计通过利用
创新的电流共享技术，可准确地实现相间均流。
TIDM-1007 交错式 CCM 图腾柱 PFC 参考设计（视频）
此视频介绍了使用 C2000 微控制器控制图腾柱 PFC 所需的硬件要素、控制要素和软件设计。此演示中还介绍了
在该参考设计上实现的测试结果。
变频、ZVS、5kW、基于 GaN 的两相图腾柱 PFC 参考设计
此参考设计是一种高密度、高效的 5kW 图腾柱功率因数校正 (PFC) 设计。设计采用两相图腾柱 PFC，能在可变
频率和零电压开关 (ZVS) 条件下运行。控制器采用新拓扑和改进型三角电流模式 (iTCM)，能够减小尺寸并提高效
率。设计方案为在 TMS320F280049C 微控制器内使用高性能处理内核，可在广泛的工作范围内保证效率。PFC
的运行频率范围为 100kHz 至 800kHz。峰值系统效率为 99%，该数值在 120W/in3 开放式框架功率密度下实现。
190
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9 器件和文档支持
TI 提供大量的开发工具。下面列出了用于评估器件性能、生成代码和开发解决方案的工具和软件。
9.1 入门和后续步骤
C2000™ 实时控制微控制器 (MCU) 入门指南 涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要
的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。
9.2 器件命名规则
为了标示产品开发周期所处的阶段，TI 为所有 DSP 器件和支持工具的器件型号分配了前缀。每个 DSP 商用产品
系列成员都具有以下三个前缀之一：TMX、TMP 或 TMS（例如，TMS320F2800137）。德州仪器 (TI) 为其支持
工具推荐使用三种可能的前缀指示符中的两个：TMDX 和 TMDS。这些前缀代表了产品开发的发展阶段，即从工
程原型（TMX 和 TMDX）直到完全合格的生产器件和工具（TMS 和 TMDS）。
器件开发演变流程：
TMX
试验器件不一定代表最终器件的电气规范标准，并且可能不使用生产组装流程。
TMP
原型器件不一定是最终器件模型，并且不一定符合最终电气标准规范。
TMS
完全合格的芯片模型的生产版本。
支持工具开发演变流程：
TMDX
还未经德州仪器 (TI) 完整内部质量测试的开发支持产品。
TMDS
完全合格的开发支持产品。
TMX 和 TMP 器件和 TMDX 开发支持工具供货时附带如下免责条款：
“开发的产品用于内部评估用途。”
生产器件和 TMDS 开发支持工具已进行完全特性描述，并且器件的质量和可靠性已经完全论证。TI 的标准保修证
书适用。
预测显示原型器件（X 或者 P）的故障率大于标准生产器件。由于这些器件的预期最终使用故障率仍未确定，故
德州仪器 (TI) 建议请勿将这些器件用于任何生产系统。请仅使用合格的生产器件。
TI 器件的命名规则还包括一个带有器件系列名称的后缀。这个后缀表示封装类型（例如，PM）。
如需 TMS320F280013x 器件 PM、PT、RGZ 和 RHB 封装类型的可订购器件型号，请参阅本文档的“封装选项
附录”，浏览 ti.com，或联系您的 TI 销售代表。
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Generic Part Number:
TMS
320
F
2800137
X
(blank)
F
2800137
Orderable Part Number:
PM
R
PREFIX(A)
TMX (X) = experimental device
TMS (blank) = qualified device
SHIPPING OPTIONS
(blank) = Tray
R = Large Tape and Reel
DEVICE FAMILY
320 = TMS320 MCU Family
PACKAGE TYPE
64-pin PM Low-Profile Quad Flatpack (LQFP)
64-pin VPM [PM Low-Profile Quad Flatpack (LQFP) with VREGENZ]
48-pin PT LQFP
48-pin RGZ Very Thin Quad Flatpack No Lead (VQFN)
32-pin RHB VQFN
TECHNOLOGY
F = Flash
DEVICE
2800137
2800135
2800133
2800132
A.
可订购器件型号使用前缀 X。
图 9-1. 器件命名规则
9.3 标识
图 9-2、图 9-3、图 9-4 和图 9-5 展示了封装编号法。表 9-1 列出了器件修订版本代码。
YMLLLLS = Lot Trace Code
F2800137PM
$$#-YMLLLLS
G4
YM
LLLL
S
$$
#
=
=
=
=
=
2-digit Year/Month Code
Assembly Lot Code
Assembly Site Code
Wafer Fab Code (one or two characters) as applicable
Silicon Revision Code
G4 = ECAT
Package
Pin 1
图 9-2. PM 封装的封装编号法
YMLLLLS = Lot Trace Code
PT
980
F2800137
YMLLLLS
$$# G4
980
YM
LLLL
S
$$
#
=
=
=
=
=
=
TI EIA Code
2-digit Year/Month Code
Assembly Lot Code
Assembly Site Code
Wafer Fab Code (one or two characters) as applicable
Silicon Revision Code
G4 = ECAT
Package
Pin 1
图 9-3. PT 封装的封装编号法
192
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YMLLLLS = Lot Trace Code
YM
LLLL
S
$$
#
F2800137
RGZ
$$#YMLLLLS
TI
G4
=
=
=
=
=
2-digit Year/Month Code
Assembly Lot Code
Assembly Site Code
Wafer Fab Code (one or two characters) as applicable
Silicon Revision Code
G4 = ECAT
Package
Pin 1
图 9-4. RGZ 封装的封装编号法
YM
LLLL
S
#
F2800
137RHB
TI YMS#
LLLL G4
=
=
=
=
2-digit Year/Month Code
Assembly Lot Code
Assembly Site Code
Silicon Revision Code
G4 = ECAT
Package
Pin 1
图 9-5. RHB 封装的封装编号法
表 9-1. 版本标识
(1)
器件修订版本代码
器件修订版本
REVID(1)
地址：0x5D00C
空白
0
0x0000 0001
该器件修订版本以 TMX 形式提供。
A
A
0x0000 0002
该器件修订版本的代码为 TMX。
B
B
0x0000 0003
该器件修订版本以 TMS 形式提供。修订版 B
和 C 在功能上是等效的。
C
C
0x0000 0004
该器件修订版本以 TMS 形式提供。修订版 B
和 C 在功能上是等效的。
备注
器件修订版本 ID
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9.4 工具与软件
TI 提供大量的开发工具。下面是部分用于评估器件性能、生成代码和开发解决方案的工具和软件。若要查看
C2000™ 实时控制 MCU 的所有可用工具和软件，请访问 C2000 实时控制 MCU - 设计和开发页面以及 C2000 软
件页面。
开发工具
F2800137 controlCARD
F2800137 controlCARD 是一种基于 HSEC180 controlCARD 的评估和开发工具，适用于 C2000™ F280013x 系
列的微控制器产品。controlCARD 非常适合用于初始评估和系统原型设计。它们也是完整的板级模块，利用两种
标准外形尺寸（100 引脚 DIMM 或 180 引脚 HSEC）中的一种来提供更低厚度的单板控制器解决方案。首次评估
时，通常购买与基板捆绑或捆绑在应用套件中的 controlCARD。
LAUNCHXL-F2800137
LAUNCHXL-F2800137 是一款适用于 TI C2000™ 实时控制器 F280013x 系列的低成本开发板。该板不仅适用于
初始评估和原型设计，还提供易于使用的标准化平台来开发未来的应用。该扩展版本 LaunchPad™ 开发套件可提
供额外引脚用于评估，并支持连接两个 BoosterPack™ 插件模块。
TI Resource Explorer
要增强您的体验，请务必查看 TI Resource Explorer 以浏览应用的示例、库和文档。
软件工具
用于 C2000 MCU 的 C2000Ware
用于 C2000™ MCU 的 C2000Ware 是一系列紧密相关的软件和文档，旨在尽可能缩短软件开发时间。它包括特
定于器件的驱动程序、库和外设示例。
Digital Power SDK
Digital Power SDK 包含一套紧密相关的软件基础架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的数字电
源系统的开发时间，可适用于各种交流/直流、直流/直流和直流/交流电源应用。软件中包含可运行于 C2000 数字
电源评估模块 (EVM) 和多种 TI 参考设计（适用于太阳能、电信、服务器、电动汽车充电器和工业电力输送应用）
上的固件。Digital Power SDK 包含数字电源应用在开发和评估等各阶段所需的所有资源。
Motor Control SDK
Motor Control SDK 包含一系列紧密相关的软件架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的电机控制
系统开发时间，适用于各种三相电机控制应用。软件中包含可运行于 C2000 电机控制评估模块 (EVM) 和多种 TI
设计 (TID)（适用于工业驱动和其他电机控制）上的固件。Motor Control SDK 包含高性能电机控制应用在开发和
评估等各阶段所需的所有资源。
适用于 C2000 微控制器的 Code Composer Studio™ (CCS) 集成开发环境 (IDE)
Code Composer Studio 是支持 TI 微控制器和嵌入式处理器产品系列的集成开发环境 (IDE)。Code Composer
Studio 包含一整套用于开发和调试嵌入式应用的工具。它包含优化的 C/C++ 编译器、源代码编辑器、项目构建环
境、调试器、分析器以及多种其他功能。直观的 IDE 提供了单一用户界面，带领用户完成应用开发流程的每个步
骤。熟悉的工具和界面使用户能够比以前更快地上手。Code Composer Studio 将 Eclipse 软件框架的优势和 TI
高级嵌入式调试功能相结合，为嵌入式开发人员提供了一种极具吸引力且功能丰富的开发环境。
SysConfig 系统配置工具 SysConfig 是一个全面的图形实用程序集合，用于配置引脚、外设、无线电、子系统和
其他组件。SysConfig 可助您直观地管理、发现和解决冲突，以便您有更多时间创建差异化应用。该工具的输出包
括 C 头文件和代码文件，这些文件可与软件开发套件 (SDK) 示例配合使用，或用于配置定制软件。SysConfig 工
具会自动选择满足输入要求的 pinmux 设置。SysConfig 工具作为独立安装程序集成在 CCS 中，也可以通过
dev.ti.com 云工具门户使用。有关 SysConfig 系统配置工具的更多信息，请访问系统配置工具页面。
C2000 第三方搜索工具 TI 与多家公司携手推出适用于 TI C2000 器件的各种解决方案和服务。这些公司可使用
C2000 器件加速量产流程。下载此搜索工具，快速浏览第三方详细信息，并寻找合适的第三方来满足您的需求。
UniFlash 独立闪存工具
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UniFlash 是一款独立工具，用于通过 GUI、命令行或脚本接口对片上闪存存储器进行编程。
模型
您可以从产品的“设计与开发”页面下载各种模型。这些模型包括 I/O 缓冲器信息规范 (IBIS) 模型和边界扫描描
述语言 (BSDL) 模型。若要查看所有可用模型，请访问每个器件的“设计与开发”页面的“设计工具与仿真”部
分。
培训
为帮助设计工程师充分利用 C2000 微控制器的特性和性能，TI 开发了各种培训资源。通过利用在线培训资料和可
下载的实际操作技术讲座，可方便地获得关于 C2000 微控制器系列的全方位的实际知识。这些培训资源旨在简化
学习过程，同时缩短开发时间并加快产品上市速度。有关各种培训资源的更多信息，请访问 C2000™ 实时控制
MCU - 支持和培训站点。此外，C2000 Academy 课程还为新用户提供了一种快速掌握 C2000 器件及其众多特性
的方法。对于刚开始使用 C2000 的用户来说，这是一个很好的切入点，可在 C2000 Academy 资源管理器页面上
找到此课程。
9.5 文档支持
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击通知 进行注册，即可每周接收产品信息更改摘
要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
下面列出了介绍处理器、相关外设以及其他配套技术资料的最新文档。
勘误
TMS320F280013x 实时 MCU 器件勘误表介绍了有关器件的已知公告，并给出了权变措施。
技术参考手册
TMS320F280013x 实时微控制器技术参考手册详述了 F280013x 微控制器中每个外设和子系统的集成、环境、功
能说明和编程模型。
CPU 用户指南
TMS320C28x CPU 和指令集参考指南介绍了 TMS320C28x 定点数字信号处理器 (DSP) 的中央处理器 (CPU) 和
汇编语言指令。此参考指南还介绍了这些 DSP 上可用的仿真特性。
TMS320C28x 扩展指令集技术参考手册介绍了 TMU、VCU-II 和 FPU 加速器的架构、流水线和指令集。
外设指南
C2000 实时控制外设参考指南介绍了 28x DSP 的外设参考指南。
工具指南
TMS320C28x 汇编语言工具 v22.6.0.LTS 用户指南介绍了用于 TMS320C28x 器件的汇编语言工具（用于开发汇
编语言代码的汇编器和其他工具）、汇编器指令、宏、通用目标文件格式和符号调试指令。
TMS320C28x 优化 C/C++ 编译器 v22.6.0.LTS 用户指南介绍了 TMS320C28x C/C++ 编译器。此编译器接受
ANSI 标准 C/C++ 源代码，并为 TMS320C28x 器件生成 TMS320 DSP 汇编语言源代码。
应用报告
SMT 和封装应用手册网站列出了有关 TI Surface Mount Technology (SMT) 的文档以及涵盖各种封装相关主题的
应用手册。
半导体包装方法介绍了向最终用户发货时对半导体器件使用的包装方法。
计算嵌入式处理器的有效使用寿命介绍了如何计算 TI 嵌入式处理器 (EP) 在电子系统中运行时的有效使用寿命。
本文档的目标读者为希望确定 TI EP 的可靠性是否符合终端系统可靠性要求的总工程师。
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IBIS（I/O 缓冲器信息规范）建模简介讨论了 IBIS 的各个方面，包括其历史、优势、兼容性、模型生成流程、输
入/输出结构建模中的数据要求以及未来趋势。
C2000™ 微控制器的串行闪存编程介绍了使用闪存内核和 ROM 加载程序对器件进行串行编程。
使用 C2000™ 实时微控制器的基本开发指南更深入探究了使与实时控制系统相关的 C2000 微控制器 (MCU) 脱颖
而出的器件。
9.6 支持资源
TI E2E™ 中文支持论坛是工程师的重要参考资料，可直接从专家处获得快速、经过验证的解答和设计帮助。搜索
现有解答或提出自己的问题，获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的使用条款。
9.7 商标
C2000™, TMS320C2000™, LaunchPad™, BoosterPack™, Code Composer Studio™, and TI E2E™ are
trademarks of Texas Instruments.
Bosch® is a registered trademark of Robert Bosch GmbH Corporation.
所有商标均为其各自所有者的财产。
9.8 静电放电警告
静电放电 (ESD) 会损坏这个集成电路。德州仪器 (TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
9.9 术语表
TI 术语表
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本术语表列出并解释了术语、首字母缩略词和定义。
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10 修订历史记录
Changes from MARCH 14, 2023 to NOVEMBER 2, 2023 (from Revision A (March 2023) to
Revision B (November 2023))
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Page
通篇：有关 TMS320F2800133 器件的信息现在是“量产数据”....................................................................... 1
特性 部分：更改了“片上存储器”特性下的“安全”特性................................................................................ 1
封装信息 表：添加了此表...................................................................................................................................2
器件信息 表：删除了 TMS320F2800135V 行。添加了“外部稳压器”列。向 TMS320F2800135 行的“封装
选项”列中添加了“64 VPM”...........................................................................................................................2
器件比较 表：删除了“F2800135V”列。在“使用 VREGENZ 的外部 VREG 支持”行“F2800135”列中阐
明 64 VPM 封装是唯一可用的封装。................................................................................................................. 6
器件比较 表：将“片上闪存和 RAM 的代码安全性”更改为“安全性：JTAGLOCK、零引脚引导、双区域安
全”。.................................................................................................................................................................6
引脚属性 表：更改了 TDO 的说明。.................................................................................................................. 8
引脚图 一节：将图标题从“F2800135V 的 64 引脚 PM Low-Profile Quad Flatpack（具有 VREGENZ）（顶视
图）”更改为“64 引脚 PM Low-Profile Quad Flatpack（具有 VREGENZ）（顶视图）”.............................. 8
数字信号 表：更改了 TDO 的说明。................................................................................................................ 24
ADC 引脚上的数字输入和输出 (AGPIO) 部分：更改了此部分......................................................................... 32
GPIO 和 ADC 分配 表：将“F2800135V”更改为“64 VPM”。................................................................... 38
电气特性 表：更改了 RPULLDOWN 最小值、典型值和最大值。将最小值从 27kΩ 更改为 22.66kΩ。将典型值从
31kΩ 更改为 31.49kΩ。将最大值从 37kΩ 更改为 61.55kΩ。......................................................................... 40
电气特性 表：更改了 RPULLUP 最小值、典型值和最大值。将最小值从 26kΩ 更改为 19.89kΩ。将典型值从
30kΩ 更改为 29.45kΩ。将最大值从 38kΩ 更改为 53.63kΩ。......................................................................... 40
ESD 等级 表：删除了 F2800135V。................................................................................................................40
电流消耗图 部分：新增了该部分...................................................................................................................... 47
外部监控器使用情况 部分：更改了“VDD 监控”段落。.................................................................................53
延迟块 部分：更改了此部分............................................................................................................................. 54
VREGENZ 部分：更改了此部分.......................................................................................................................54
VDDIO 去耦 部分：更改了此部分.................................................................................................................... 54
VDD 去耦 一节：更改了此部分........................................................................................................................ 54
电源引脚联动 一节：更改了此部分.................................................................................................................. 55
信号引脚电源序列 部分：更改了此部分........................................................................................................... 55
电源时序摘要和违规影响 一节：更改了此部分................................................................................................ 58
建议运行条件对 PMM 的适用性 部分：新增了该部分...................................................................................... 58
系统 PLL 图：更改了图.................................................................................................................................... 65
内部时钟频率 表：将 tc(SYSCLK) 最小值从 10ns 更改为 8.33ns。将 tc(LSPCLK) 最小值从 10ns 更改为
8.33ns。........................................................................................................................................................... 68
电气特性 表：更新了表.................................................................................................................................... 77
RAM 规格 部分：新增了该部分........................................................................................................................81
ROM 规格 部分：新增了该部分....................................................................................................................... 82
ADC 运行条件 表：更改了“采样速率”行。更改了“采样窗口持续时间（由 ACQPS 和 PERx.SYSCLK 设
置）”行......................................................................................................................................................... 105
每个引脚的 ADC 性能 部分：新增了该部分................................................................................................... 108
12 位模式下的 ADC 时序 表：删除了引用以下内容的脚注：TMS320F280013x 实时 MCU 器件勘误表 中的
“ADC：DMA 读取过时结果”公告................................................................................................................112
温度传感器特性 表：更新了 Tacc 温度精度。................................................................................................. 114
比较器子系统 (CMPSS) 模块 一节：更改了第一段。.....................................................................................115
引脚图 一节：添加了段落"每个基准 12 位 DAC 均可配置为将基准电压驱动至相应比较器的负输入端"。增加了
图表"参考 DAC 方框图"。...............................................................................................................................116
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• CMPx_DACL 缓冲输出的电气特性 表：删除了对“DNL（微分非线性）”中的“11 位有效（单调响应）”脚
注的引用......................................................................................................................................................... 119
• CMPSS DAC 动态误差 部分：新增了该部分................................................................................................. 122
• I2C 电气数据和时序 部分：在注释中添加了“必须选择符合 I2C 标准时序的上拉电阻器...”段落。............ 140
• I2C 时序要求 表：添加了脚注。.....................................................................................................................140
• 闪存存储器映射 表：从“器件型号”列中删除了 F2800135V。....................................................................155
• 安全 部分：将双代码安全模块 部分更改为安全 部分。..................................................................................170
• 空调室外机资源 部分：更改了参考设计和相关培训视频 部分........................................................................180
• 洗衣机和烘干机资源 部分：更改了参考设计和相关培训视频 部分.................................................................184
• 割草机器人资源 部分：更改了参考设计和相关培训视频 部分........................................................................187
• 商用通信电源整流器单芯片架构 图：更正了下部 FET 的 EPWM 标签。...................................................... 188
• 商用通信电源整流器双芯片架构 图：更正了下部 FET 的 EPWM 标签。...................................................... 188
• 器件命名规则 图：从器件中删除了“2800135V”。向封装类型中添加了“64 引脚 VPM [PM Low-Profile
Quad Flatpack (LQFP)（具有 VREGENZ）]”.............................................................................................. 191
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11 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
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5-Dec-2023
PACKAGING INFORMATION
Orderable Device
Status
(1)
Package Type Package Pins Package
Drawing
Qty
Eco Plan
(2)
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
(3)
Samples
(4/5)
(6)
F2800132PTR
ACTIVE
LQFP
PT
48
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800132
PT
Samples
F2800132RGZR
ACTIVE
VQFN
RGZ
48
4000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800132
RGZ
Samples
F2800132RHBR
ACTIVE
VQFN
RHB
32
3000
RoHS & Green
NIPDAU
Level-1-260C-UNLIM
-40 to 125
F2800
132RHB
Samples
F2800133PMR
ACTIVE
LQFP
PM
64
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800133PM
Samples
F2800133PTR
ACTIVE
LQFP
PT
48
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800133
PT
Samples
F2800133RGZR
ACTIVE
VQFN
RGZ
48
4000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800133
RGZ
Samples
F2800133RHBR
ACTIVE
VQFN
RHB
32
3000
RoHS & Green
NIPDAU
Level-1-260C-UNLIM
-40 to 125
F2800
133RHB
Samples
F2800135PMR
ACTIVE
LQFP
PM
64
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800135PM
Samples
F2800135PTR
ACTIVE
LQFP
PT
48
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800135
PT
Samples
F2800135RGZR
ACTIVE
VQFN
RGZ
48
4000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800135
RGZ
Samples
F2800135RHBR
ACTIVE
VQFN
RHB
32
3000
RoHS & Green
NIPDAU
Level-1-260C-UNLIM
-40 to 125
F2800
135RHB
Samples
F2800137PM
ACTIVE
LQFP
PM
64
160
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800137PM
Samples
F2800137PMR
ACTIVE
LQFP
PM
64
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800137PM
Samples
F2800137PT
ACTIVE
LQFP
PT
48
250
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800137
PT
Samples
F2800137PTR
ACTIVE
LQFP
PT
48
1000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800137
PT
Samples
F2800137RGZR
ACTIVE
VQFN
RGZ
48
4000
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-40 to 125
F2800137
RGZ
Samples
F2800137RHBR
ACTIVE
VQFN
RHB
32
3000
RoHS & Green
NIPDAU
Level-1-260C-UNLIM
-40 to 125
F2800
137RHB
Samples
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
5-Dec-2023
(1)
The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2)
RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of
工商网监
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