CY7C1069G30-10ZSXIT

CY7C1069G CY7C1069GE 带纠错码 （ECC）的 16 Mbit （2 M 字 × 8 位）静态 RAM 带纠错码 （ECC）的 16 Mbit （2 M 字 × 8 位）静态 RAM 性能 ■ 高速 ❐ tAA ■ ■ 要写入该器件，分别将芯片使能 （CE1 为低电平和 CE2 为高电 平）和写入使能 （WE）输入转为低电平。然后，将 8 个 I/O 引 脚 （I/O0 到 I/O7）上的数据写入到地址引脚 （A0 到 A20）上所 指定的位置。 = 10 ns 用于单比特错误纠错的嵌入式错误纠错代码 （ECC） 工作和待机模式低电流 当频率为 100 MHz 时， ICC = 90 mA （典型值） ❐ 典型值：ISB2 = 20 mA ❐ ■ 工作电压范围：1.65 V 到 2.2 V，2.2 V 到 3.6 V，4.5 V 到 5.5 V ■ 数据保持电压：1.0 V ■ 输入和输出兼容晶体管逻辑 （TTL） ■ ERR 引脚，用于表示单比特错误的检测和校正 ■ 适用于无铅的 54-pin TSOP II 和 48-ball VFBGA 等封装 功能描述 CY7C1069G 和 CY7C1069GE 是带嵌入式 ECC 的双芯片使能的 高性能 CMOS 快速静态 RAM 器件。CY7C1069G 器件可适用于 标准的引脚配置。 CY7C1069GE 器件具有一个单比特错误指示 引脚 （ERR），用于在 ECC 错误检测和校正事件中通知主机处 理器。 要读取该器件，分别将芯片使能 （CE1 为低电平和 CE2 为高电 平）和输出是能 （OE）转为低电平，同时强制写入使能 （WE） 为高电平。在这些条件下，地址引脚所指定的存储器位置中的内 容将显示在 I/O 引脚上。请参考 第 14 页上的真 值表 — CY7C1069G/CY7C1069GE，了解读写模式的完整说明。当取消 选择器件（CE1 为高电平或 CE2 为低电平），输出处于禁用状态 （OE 为高电平）或进行写操作期间 （CE1 为低电平、 CE2 为高 电平和 WE 为低电平）时，输入和输出引脚（I/O0 至 I/O7）将处 于高阻态。 在 CY7C1069GE 器件上，通过设置 ERR 输出 （ERR = 高电 平） [1]，可以指示访问位置中单比特错误的检测和纠正。 当取消选择器件 （CE1 为高电平或 CE2 为低电平）并取消设置 控制信号 （CE1 / CE2， OE， WE）时，所有的 I/O （I/O0 到 I/O7）均会进入高阻状态。 CY7C1069G 和 CY7C1069GE 器件 均适用于 54-pin TSOP II 封装和 48-ball VFBGA 封装。该 54-pin TSOP II 封装具有中心功耗和接地 （创新性）引脚分布。 要获取相关文档的完整列表，请单击此处。 注释： 1. 检测到错误时，该器件不支持自动回写功能。 赛普拉斯半导体公司 文档编号：001-92007 版本 *B • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 25, 2017 CY7C1069G CY7C1069GE 逻辑框图 — CY7C1069G 2M x 8 RAM ARRAY SENSE  AMPLIFIERS ROW DECODER A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 ECC DECODER DATAIN  DRIVERS ECC ENCODER I/O0‐I/O7 COLUMN  DECODER A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 WE OE CE2 CE1 逻辑框图 — CY7C1069GE 2M x 8 RAM ARRAY SENSE  AMPLIFIERS ROW DECODER A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 I/O0‐I/O7 ERR WE OE CE2 CE1 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 COLUMN  DECODER ECC DECODER DATAIN  DRIVERS ECC ENCODER 文档编号：001-92007 版本 *B 页 2/20 CY7C1069G CY7C1069GE 目录 引脚配置 ............................................................................. 4 产品系列概述 ...................................................................... 6 最大额定值 .......................................................................... 7 工作范围 ............................................................................. 7 直流电气特性 ...................................................................... 7 电容 .................................................................................... 8 热电阻 ................................................................................. 8 交流测试负载和波形 ........................................................... 8 数据保留特性 ...................................................................... 9 数据保持波形 ...................................................................... 9 交流切换特性 .................................................................... 10 切换波形 ........................................................................... 11 真值表 — CY7C1069G/CY7C1069GE ............................. 14 ERR 输出 — CY7C1069GE .............................................. 14 文档编号：001-92007 版本 *B 订购信息 ........................................................................... 15 订购代码定义 ............................................................. 15 封装图 ............................................................................... 16 缩略语 ............................................................................... 18 文档规范 ........................................................................... 18 测量单位 .................................................................... 18 文档修订记录页 ................................................................ 19 销售、解决方案和法律信息 .............................................. 20 全球销售和设计支持 .................................................. 20 产品 ........................................................................... 20 PSoC® 解决方案 ........................................................ 20 赛普拉斯开发者社区 .................................................. 20 技术支持 .................................................................... 20 页 3/20 CY7C1069G CY7C1069GE 引脚配置 图 1. 54 pin TSOP II 引脚分布 （顶层视图） — CY7C1069G [2] NC VCC NC I/O6 VSS I/O7 A4 A3 A2 A1 A0 NC CE1 VCC WE CE2 A19 A18 A17 A16 A15 I/O0 VCC I/O1 NC VSS NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 45 44 NC VSS NC I/O5 VCC I/O4 A5 A6 A7 A8 A9 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 NC OE VSS NC A20 A10 A11 A12 A13 A14 I/O3 VSS I/O2 NC VCC NC 54 53 52 51 50 49 48 47 46 图 2. 54 pin TSOP II 引脚分布 （顶层视图） — CY7C1069GE [2、 3] 注释： 2. NC 引脚并不与芯片相连。 3. ERR 是一个输出引脚。如果不被使用，这些引脚应该悬空。 文档编号：001-92007 版本 *B 页 4/20 CY7C1069G CY7C1069GE 引脚配置 （续） 图 3. 48 ball VFBGA 引脚分布 （顶层视图） — CY7C1069G [4] 1 2 3 4 5 6 NC OE A0 A1 A2 CE2 A NC NC A3 A4 CE1 NC B I/O0 NC A5 A6 NC I/O4 C VSS I/O1 A17 A7 I/O5 VCC D VCC I/O2 A18 A16 I/O6 VSS E I/O3 NC A14 A15 NC I/O7 F NC NC A12 A13 WE NC G A19 A8 A9 A10 A11 A20 H 图 4. 48 ball VFBGA 引脚分布 （顶视图） — CY7C1069GE [4、 5] 注释： 4. NC 引脚并不与芯片相连。 5. ERR 是一个输出引脚。如果不被使用，这些引脚应该悬空。 文档编号：001-92007 版本 *B 页 5/20 CY7C1069G CY7C1069GE 产品系列概述 功耗 产品 特性与选项 （请参阅 “ 引脚配置 ” 一节） 范围 工作电流 ICC （mA） 速度 VCC 范围 （V） （ns） f = fmax 典型值 [6] 双芯片使能 工业级 最大值 典型值 [6] 最大值 20 30 1.65 V 至 2.2 V 15 70 80 CY7C1069G30 2.2 V 至 3.6 V 10 90 110 CY7C1069G 4.5 V 到 5.5 V 10 90 110 CY7C1069GE18 双芯片使能和 ERR 输出 1.65 V 至 2.2 V 15 70 80 CY7C1069GE30 2.2 V 至 3.6 V 10 90 110 CY7C1069GE 4.5 V 到 5.5 V 10 90 110 CY7C1069G18 待机电流 ISB2 （mA） 注释： 6. 典型值仅供参考，并未得以保证，也未经过测试。典型值的测量条件为：VCC = 1.8 V （VCC 范围为 1.65 V 至 2.2 V）， VCC = 3 V （VCC 范围为 2.2 V 至 3.6 V）， VCC = 5 V （VCC 范围为 4.5 V 至 5.5 V）， TA = 25 °C。 文档编号：001-92007 版本 *B 页 6/20 CY7C1069G CY7C1069GE 最大额定值 输出电流 （低电平）.................................................... 20 mA 超过最大额定值可能会影响器件的使用寿命。这些用户指南未经 过测试。 存储温度 ................................................... –65 °C 至 +150 °C 静电放电电压 （根据 MIL-STD-883，方法 3015） ......................... > 2001 V 栓锁电流 ................................................................. > 140 mA 通电时的环境温度..................................... –55 °C 至 +125 °C 工作范围 VCC 相对于 GND 的供电电压范围为............ –0.5 V 至 +6.0 V 范围 环境温度 VCC 应用于高阻态下的输出的直流电压 [7] ..–0.5 V 至 VCC + 0.5 V 工业级 –40°C 至 +85°C 1.65 V 到 2.2 V、 2.2 V 到 3.6 V、 4.5 V 到 5.5 V 直流输入电压 [7] ...................................–0.5 V 至 VCC + 0.5 V 直流电气特性 工作温度范围为 –40 °C 至 85 °C 参数 VOH 说明 VIH VIL 10 ns/15 ns 最小值 典型值 [8] 最大值 输出高电平 1.65 V 至 2.2 V VCC = 最小值， IOH = –0.1 mA 电压 2.2 V 至 2.7 V VCC = 最小值， IOH = –1.0 mA 1.4 – – 2.0 – – 2.7 V 到 3.0 V VCC = 最小值， IOH = –4.0 mA 2.2 – – 3.0 V 到 3.6 V VCC = 最小值， IOH = –4.0 mA 2.4 – – 4.5 V 至 5.5 V VCC = 最小值， IOH = –4.0 mA 2.4 – – 4.5 V 至 5.5 V VOL 测试条件 VCC = 最小值， IOH = –0.1 mA 输出低电平 1.65 V 至 2.2 V VCC = 最小值， IOL = 0.1 mA 电压 2.2 V 至 2.7 V VCC = 最小值， IOL = 2 mA 2.7 V 至 3.6 V VCC = 最小值， IOL = 8 mA 4.5 V 至 5.5 V VCC = 最小值， IOL = 8 mA 输入高电平 1.65 V 至 2.2 V – 电压 2.2 V 至 2.7 V – VCC – 0.4 [9] – – – – 0.2 – – 0.4 – – 0.4 – – 0.4 1.4 – VCC + 0.2 2.0 – VCC + 0.3 2.0 – VCC + 0.3 2.7 V 到 3.6 V – 4.5 V 到 5.5 V – 2.0 – VCC + 0.5 输入低电平 1.65 V 至 2.2 V – 电压 [7] 2.2 V 至 2.7 V – –0.2 – 0.4 –0.3 – 0.6 – –0.3 – 0.8 2.7 V 至 3.6 V 4.5 V 至 5.5 V 单位 V V V V – –0.5 – 0.8 输入漏电流 GND < VIN < VCC –1.0 – +1.0 A IOZ 输出漏电流 GND < VOUT < VCC，输出被禁用 –1.0 – +1.0 A ICC 工作供电电流 VCC = 最大值，IOUT = 0 mA， f = 100 MHz CMOS 电平 f = 66.7 MHz – 90.0 110.0 mA IIX ISB1 自动 CE 断电电流 — TTL 输入 ISB2 自动 CE 断电电流 — CMOS 输入 – 70.0 80.0 最大 VCC， CE > VIH ， VIN > VIH 或 VIN < VIL， f = fMAX – – 40.0 mA 最大 VCC， CE > VCC – 0.2 V[10]， VIN > VCC – 0.2 V 或 VIN < 0.2 V， f = 0 – 20.0 [8] 30.0 mA [10] 注释： 7. 在脉冲宽度小于 20 ns 时， VIL(min) = –2.0 V 和 VIH(max) = VCC + 2 V 。 8. 典型值仅供参考，并未得以保证，也未经过测试。典型值的测量条件为：VCC = 1.8 V （VCC 范围为 1.65 V 至 2.2 V）， VCC = 3 V （VCC 范围为 2.2 V 至 3.6 V）， VCC = 5 V （VCC 范围为 4.5 V 至 5.5 V）， TA = 25 °C。 9. 该参数仅通过设计决定，未经过测试。 10. 对于所有双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 会处于高电平状态。 文档编号：001-92007 版本 *B 页 7/20 CY7C1069G CY7C1069GE 电容 参数 [11] 说明 CIN 输入电容 COUT I/O 电容 测试条件 54 pin TSOP II 48 ball VFBGA 单位 TA = 25 °C，f = 1 MHz，VCC = VCC（典型值） 10 10 pF 10 10 pF 热电阻 参数 [11] 说明 JA 热阻 （结至环境） JC 热电阻 （结至外壳） 测试条件 54 pin TSOP II 48 ball VFBGA 单位 无气流，被焊接到 3 × 4.5 英寸的四层印 刷电路板上 93.63 31.50 °C/W 21.58 15.75 °C/W 交流测试负载和波形 图 5. 交流测试负载和波形 [12] 高阻特性： 50  输出 VTH Z0 = 50  R1 VCC 输出 30 pF* * 包括 JIG 和 范围 （a） * 电容负载包括 测试环境中的 所有组件 R2  5 pF* (b) 所有输入脉冲 VHIGH GND 90% 90% 10% 上升时间 ： > 1 V/ns 10% （c） 下降时间： > 1 V/ns 参数 1.8 V 3.0 V 5.0 V 单位 R1 1667 317 317  R2 1538 351 351  VTH 0.9 1.5 1.5 V VHIGH 1.8 3 3 V 注释： 11. 初始测试参数。任何设计或流程更改可能会影响到这些参数。 12. 完整的器件交流操作假设 0 到 VCC （最小值）的升降时间为 100 s， VCC 稳定后的等待时间为 100 s。 文档编号：001-92007 版本 *B 页 8/20 CY7C1069G CY7C1069GE 数据保留特性 工作温度范围为 –40 °C 到 85 °C 参数 VDR 说明 条件 数据保留的 VCC – [13] 最小值 最大值 单位 1.0 – V ICCDR 数据保持电流 VCC = VDR， CE > VCC – 0.2 V ， VIN > VCC – 0.2 V 或 VIN < 0.2 V – 30.0 mA tCDR[14] 芯片取消选择到数据保留的时间 – 0 – ns tR[14、15] 操作恢复的时间 VCC > 2.2 V 10.0 – ns VCC < 2.2 V 15.0 – ns 数据保持波形 图 6. 数据保留波形 [13] VCC VCC(min) tCDR DATA RETENTION MODE VDR = 1.0 V VCC(min) tR CE 注释： 13. 对于所有双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 将处于高电平状态。 14. 该参数仅通过设计决定，且未经过测试。 15. 完整的器件操作要求 VDR 到 VCC(min.) 的线性升降时间 VCC > 100 s，或稳定于 VCC(min.) 的时间 > 100 s。 文档编号：001-92007 版本 *B 页 9/20 CY7C1069G CY7C1069GE 交流切换特性 工作温度范围为 –40 °C 到 85 °C 参数 [16] 说明 10 ns 15 ns 最小值 最大值 最小值 最大值 单位 读周期 tPOWER VCC 稳定到第一次访问的时间 [17, 18] 100.0 – 100.0 – s tRC 读周期的时间 10.0 – 15.0 – ns tAA 地址到数据 /ERR 有效的时间 – 10.0 – 15.0 ns tOHA 地址更改后的数据 /ERR 保持时间 3.0 – 3.0 – ns – 10.0 – 15.0 ns – 5.0 – 8.0 ns 0 – 1.0 – ns 有效的时间 [19] tACE CE 为低电平到数据 /ERR tDOE OE 为低电平到数据 /ERR 有效的时间 tLZOE tHZOE tLZCE tHZCE tPU tPD OE 为低电平到低阻态的时间 [20、 21、 22] OE 为高电平到高阻态的时间 [20、 21、 22] – 5.0 – 8.0 ns CE 为低电平到低阻态的时间 [19、 20、 21、 22] 3.0 – 3.0 – ns CE 为高电平到高阻态的时间 [19、 20、 21、 22] – 5.0 – 8.0 ns CE 为低电平到上电的时间 [18、 19] 0 – 0 – ns CE 为高电平到断电的时间 [18、 19] – 10.0 – 15.0 ns 10.0 – 15.0 – ns 7.0 – 12.0 – ns 写周期 [23、 24] tWC 写周期的时间 为低电平到写周期结束的时间 [19] tSCE CE tAW 地址建立到写周期结束的时间 7.0 – 12.0 – ns tHA 写周期结束后地址保持的时间 0 – 0 – ns tSA 地址设置到写周期开始的时间 0 – 0 – ns tPWE WE 脉冲宽度 7.0 – 12.0 – ns tSD 数据建立到写周期结束的时间 5.0 – 8.0 – ns tHD 写周期结束后数据保持的时间 0 – 0 – ns WE 为高电平到低阻态的时间 [20、 21、 22] 3.0 – 3.0 – ns WE 为低电平到高阻态的时间 [20、 21、 22] – 5.0 – 8.0 ns tLZWE tHZWE 注释： 16. 假设测试条件如下：信号跃变时间 （上升 / 下降）等于或低于 3 ns，时序参考电平为 1.5 V （对于 VCC > 3 V）和 VCC/2 （对于 VCC < 3 V），输入脉冲电平范围为 0 至 3 V （对于 VCC > 3 V）和 0 至 VCC （对于 VCC < 3V）。除非另有说明，否则读周期的测试条件使用第 8 页上的图 5 中的 （a）部分所显示的输出加载。 17. tPOWER 是指进行第一次存储器访问前供电电源处于稳定 VCC 的最小时间量。 18. 这些参数由设计保证，并未经过测试。 19. 对于所有双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 会处于高电平状态。 20. tHZOE、 tHZCE、 tHZWE、 tLZOE、 tLZCE 以及 tLZWE 如第 8 页上的图 5 中的 （b）部分所示 （其负载电容均为 5 pF）。跃变在稳定状态电压 200 mV 的条件下测量。 21. 在任一温度和电压范围条件下，对于所有器件， tHZCE 低于 tLZCE、 tHZBE 低于 tLZBE、 tHZOE 低于 tLZOE 以及 tHZWE 低于 tLZWE。 22. 初始测试参数。任何设计或流程更改可能会影响到这些参数。 23. 应该通过重叠 WE = VIL， CE = VIL 确定存储器的内部写入时间。若要启动写入操作，必须将这些信号处于低电平状态。任一信号转为高电平时，都会终止该操作。当 设置建立时间和保持时间时，必须考虑到终止写操作的信号边沿。 24. 第二个写周期 （WE 被控制， OE 为低电平）的最小写入脉冲宽度应为 tHZWE 和 tSD 的总和。 文档编号：001-92007 版本 *B 页 10/20 CY7C1069G CY7C1069GE 切换波形 图 7. CY7C1069G 的第一个读周期 （地址转换控制） [25、 26] tRC ADDRESS tAA tOHA DATA I/O PREVIOUS DATAOUT VALID DATAOUT VALID 图 8. CY7C1069GE 的第二个读周期 （地址转换控制） [25、 26] tRC ADDRESS tAA tOHA DATA I/O PREVIOUS DATAOUT VALID DATAOUT VALID tAA tOHA ERR PREVIOUS ERR VALID ERR VALID 注释： 25. 一直选中该器件， OE = VIL， CE = VIL。 26. 在读周期中， WE 为高电平。 文档编号：001-92007 版本 *B 页 11/20 CY7C1069G CY7C1069GE 切换波形 （续） 图 9. 第三个读周期 （OE 被控制， WE 为高电平） [27、 28、29] ADDRESS tRC CE tPD t HZCE tACE OE t HZOE tDOE t LZOE DATA I/O HIGH IMPEDANCE DATAOUT VALID HIGH IMPEDANCE t LZCE VCC SUPPLY CURRENT tPU ISB 注释： 27. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 将处于高电平状态。 28. 在读周期中， WE 为高电平。 29. CE 转为低电平前或处在低电平状态时，地址会变为有效状态。 文档编号：001-92007 版本 *B 页 12/20 CY7C1069G CY7C1069GE 切换波形 （续） 图 10. 第一个写周期 （CE 控制）[30、 31、32] tWC ADDRESS tSA tSCE CE tAW tHA t PWE WE OE t HZOE DATA I/O tHD tSD DATAIN VALID 注释 33 图 11. 第二个写周期 （WE 被控制， OE 为低电平） [30、 31、 32、 34] tWC ADDRESS tSCE CE tAW tSA tHA t PWE WE t HZWE DATA I/O 注释 33 tSD t LZWE tHD DATAIN VALID 注释： 30. 对于所有双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时， CE 会处于高电平状态。 31. 应该通过重叠 WE = VIL，CE = VIL 确定存储器的内部写入时间。若要启动写入操作，必须将这些信号处于低电平状态。任一信号转为高电平时，都会终止该操作。终 止写入操作的信号边沿作为输入数据建立和保持时序的参考源。 32. 如果 CE = VIH，或 OE = VIH，数据 I/O 将处于高阻态。 33. 在该过程中， I/O 处于输出状态。勿采用输入信号。 34. 最小写周期宽度应等于 tHZWE 和 tSD 的总和， 文档编号：001-92007 版本 *B 页 13/20 CY7C1069G CY7C1069GE 真值表 — CY7C1069G/CY7C1069GE CE1 CE2 OE [35] X X [35] L L WE 模式 I/O0–I/O7 功耗模式 [35] 高阻态 断电 待机 （ISB） X [35] X [35] 高阻态 断电 待机 （ISB） H L H 数据输出 读取所有位 活动 （ICC） L H X [35] L 数据输入 写入所有位 活动 （ICC） L H H H 高阻态 选中，输出被禁用 活动 （ICC） H X [35] X ERR 输出 — CY7C1069GE 输出 [36] 0 读操作，存储数据中没有单比特错误。 1 读操作，检测到并纠正了单比特错误。 高阻态 模式 取消选择器件 / 禁用输出 / 写操作 注释： 35. 这些引脚的输入电压电平应为 VIH 或 VIL。 36. ERR 是输出引脚。在不使用情况下，该引脚应处于悬空状态， 文档编号：001-92007 版本 *B 页 14/20 CY7C1069G CY7C1069GE 订购信息 速率 （ns） 10 电压范围 订购代码 封装图 2.2 V 至 3.6 V CY7C1069G30-10BVXI 封装类型 （封装为无铅） 51-85150 48-ball VFBGA ERR pin/ball 工作范围 无 工业级 CY7C1069G30-10BVXIT 51-85150 48-ball VFBGA，卷带 无 CY7C1069G30-10ZSXI 51-85160 54-pin TSOP II 无 CY7C1069G30-10ZSXIT 51-85160 54-pin TSOP II，卷带 无 CY7C1069GE30-10ZSXI 51-85160 54-pin TSOP II 有 CY7C1069GE30-10ZSXIT 51-85160 54-pin TSOP II，卷带 有 51-85150 48-ball VFBGA 无 51-85150 48-ball VFBGA，卷带 无 CY7C1069G-10ZSXI 51-85160 54-pin TSOP II 无 CY7C1069G-10ZSXIT 51-85160 54-pin TSOP II，卷带 无 4.5 V 至 5.5 V CY7C1069G-10BVXI CY7C1069G-10BVXIT 订购代码定义 CY 7 C 1 06 9 G E XX – XX XX X I X X = 空白或 T 空白 = 散装； T = 盘带封装 温度范围： I = 工业级 无铅 封装类型：XX = BV 或 ZS BV = 48-ball VFBGA; ZS = 54-pin TSOP II 速率：XX = 10 ns 或 15 ns 电压范围： 18 = 1.65 V 到 2.2 V ； 30 = 2.2 V 到 3.6 V ；无字符 = 4.5 V 到 5.5 V X = 空白或 E 空白 = 无 ERR 输出； E = 有 ERR 输出，单比特错误指示 加工技术：G = ULL65， 65 nm 数据宽度：9 = × 8 位 密度：06 = 16 Mbit 系列代码：1 = 快速异步 SRAM 系列 技术代码：C = CMOS 市场代码：7 = SRAM 公司 ID：CY = Cypress 文档编号：001-92007 版本 *B 页 15/20 CY7C1069G CY7C1069GE 封装图 图 12. 54 pin TSOP II （22.4 × 11.84 × 1.0 mm） Z54-II 封装外形， 51-85160 51-85160 *E 文档编号：001-92007 版本 *B 页 16/20 CY7C1069G CY7C1069GE 封装图 （续） 图 13. 48 ball VFBGA （6 × 8 × 1.0 mm） BV48/BZ48 封装外形， 51-85150 51-85150 *H 文档编号：001-92007 版本 *B 页 17/20 CY7C1069G CY7C1069GE 缩略语 文档规范 缩略语 说明 测量单位 CE 芯片使能 CMOS 互补金属氧化物半导体 °C 摄氏度 I/O 输入 / 输出 MHz 兆赫兹 输出使能 A 微安 静态随机存取存储器 s 微秒 mA 毫安 mm 毫米 ns 纳秒  欧姆 % 百分比 pF 皮法 V 伏特 W 瓦特 OE SRAM TSOP TTL 薄小外型封装 晶体管 - 晶体管逻辑 VFBGA 细间距球栅阵列 WE 写入使能 文档编号：001-92007 版本 *B 符号 测量单位 页 18/20 CY7C1069G CY7C1069GE 文档修订记录页 文档标题：CY7C1069G/CY7C1069GE，带纠错码 （ECC）的 16 Mbit （2 M 字 × 8 位）静态 RAM 文档编号：001-92007 修订版本 ** ECN 编号 4335657 变更者 GOX 提交日期 04/07/2014 本文档版本号为 Rev**，译自英文版 001-81539 Rev*C。 *A 4471861 WAHY 08/14/2014 本文档版本号为 Rev*A，译自英文版 001-81539 Rev*E。 *B 5693975 WAHY 04/25/2017 本文档版本号为 Rev*B，译自英文版 001-81539 Rev*I。 文档编号：001-92007 版本 *B 变更说明 页 19/20 CY7C1069G CY7C1069GE 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要想找到离您最近的办事处，请访问赛普拉 斯所在地。 PSoC® 解决方案 产品 ARM® Cortex® 微控制器 汽车级 时钟与缓冲器 接口 物联网 照明与电源控制 存储器 PSoC 触摸感应 USB 控制器 无线 / 射频 cypress.com/arm cypress.com/automotive cypress.com/clocks cypress.com/interface cypress.com/iot cypress.com/powerpsoc PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 论坛 | 项目 | 视频 | 博客 | 培训 | 组件 技术支持 cypress.com/support cypress.com/memory cypress.com/psoc cypress.com/touch cypress.com/usb cypress.com/wireless © 赛普拉斯半导体公司，2012-2017 年。本文件是赛普拉斯半导体公司及其子公司，包括 Spansion LLC（“ 赛普拉斯 ”）的财产。本文件，包括其包含或引用的任何软件或固件（“ 软件 ”），根据全 球范围内的知识产权法律以及美国与其他国家签署条约由赛普拉斯所有。除非在本款中另有明确规定，赛普拉斯保留在该等法律和条约下的所有权利，且未就其专利、版权、商标或其他知识产权授予 任何许可。如果软件并不附随有一份许可协议且贵方未以其他方式与赛普拉斯签署关于使用软件的书面协议，赛普拉斯特此授予贵方属人性质的、非独家且不可转让的如下许可 （无再许可权）（1）在 赛普拉斯特软件著作权项下的下列许可权 （一）对以源代码形式提供的软件，仅出于在赛普拉斯硬件产品上使用之目的且仅在贵方集团内部修改和复制软件，和 （二）仅限于在有关赛普拉斯硬件产品 上使用之目的将软件以二进制代码形式的向外部最终用户提供 （无论直接提供或通过经销商和分销商间接提供），和 （2）在被软件 （由赛普拉斯公司提供，且未经修改）侵犯的赛普拉斯专利的权利 主张项下，仅出于在赛普拉斯硬件产品上使用之目的制造、使用、提供和进口软件的许可。禁止对软件的任何其他使用、复制、修改、翻译或汇编。 在适用法律允许的限度内，赛普拉斯未对本文件或任何软件作出任何明示或暗示的担保，包括但不限于关于适销性和特定用途的默示保证。赛普拉斯保留更改本文件的权利，届时将不另行通知。在适 用法律允许的限度内，赛普拉斯不对因应用或使用本文件所述任何产品或电路引起的任何后果负责。本文件，包括任何样本设计信息或程序代码信息，仅为供参考之目的提供。文件使用人应负责正确 设计、计划和测试信息应用和由此生产的任何产品的功能和安全性。赛普拉斯产品不应被设计为、设定为或授权用作武器操作、武器系统、核设施、生命支持设备或系统、其他医疗设备或系统 （包括 急救设备和手术植入物）、污染控制或有害物质管理系统中的关键部件，或产品植入之设备或系统故障可能导致人身伤害、死亡或财产损失其他用途 （“ 非预期用途 ”）。关键部件指，若该部件发生 故障，经合理预期会导致设备或系统故障或会影响设备或系统安全性和有效性的部件。针对由赛普拉斯产品非预期用途产生或相关的任何主张、费用、损失和其他责任，赛普拉斯不承担全部或部分责 任且贵方不应追究赛普拉斯之责任。贵方应赔偿赛普拉斯因赛普拉斯产品任何非预期用途产生或相关的所有索赔、费用、损失和其他责任，包括因人身伤害或死亡引起的主张，并使之免受损失。 赛普拉斯、赛普拉斯徽标、Spansion、Spansion 徽标，及上述项目的组合，WICED，及 PSoC、CapSense、EZ-USB、F-RAM 和 Traveo 应视为赛普拉斯在美国和其他国家的商标或注册商标。请访 问 cypress.com 获取赛普拉斯商标的完整列表。其他名称和品牌可能由其各自所有者主张为该方财产。 文档编号：001-92007 版本 *B 修订日期 April 25, 2017 页 20/20