S6E2H16G0AGV20000

S6E2H1 シリーズ 32ビット ARM® Cortex®-M4F FM4 マイクロコントローラ S6E2H1 シリーズは、 高速処理と低コストを求める組込み制御用途向けに設計された、 高集積 32 ビットマイクロコントローラです。 本シリーズは、CPU に ARM Cortex-M4F プロセッサを搭載し、フラッシュメモリおよび SRAM のオンチップメモリとともに、周 辺機能として、モータ制御用タイマ, A/D コンバータ, 各種通信インタフェース( UART, CSIO, I2C, LIN)により構成されます。 特長 Cortex-M4F コアの I-Code バス, D-Code バスに接続します。 SRAM1, SRAM2 は、Cortex-M4F コアの System バスに接続しま す。 32 ビット ARM Cortex-M4F コア  プロセッサ版数: r0p1 最大 32 K バイト 最大 16 K バイト  SRAM2: 最大 16 K バイト  SRAM0:  最大動作周波数: 160 MHz  SRAM1:  FPU 搭載  DSP 命令対応 外部バスインタフェース  メモリ保護ユニット(MPU) : 組込みシステムの信頼性を向上 させます。  ネスト型ベクタ割込みコントローラ(NVIC) : 1 チャネルの NMI(ノンマスカブル割込み)と 128 チャネルの周辺割込みに 対応。16 の割込み優先度レベルを設定できます。  24 ビットシステムタイマ(Sys Tick) : OS タスク管理用のシス テムタイマです。  SRAM, NOR と NAND フラッシュおよび SDRAM デバイスに 対応  最大 9 チップセレクト CS0～CS8 (CS8 は SDRAM 専用)  8/16 ビットデータ幅  最大 25 ビットのアドレスビット  アドレス/データマルチプレクスをサポート オンチップメモリ  外部 RDY 機能をサポート  フラッシュメモリ  スクランブル機能サポート 本シリーズは、2 つの独立したフラッシュメモリを搭載します。  外部領域 0x6000_0000～0xDFFF_FFFF の領域を 4 M バイト 単位でスクランブルの有効/無効を設定可能  スクランブルキーを 2 種類設定可能  注意事項: 本機能を使用するためには、専用のソフトウェ アライブラリが必要です。  メインフラッシュメモリ • 最大 512 K バイト • 16 K バイトのトレースバッファメモリを使用した、フ ラッシュメモリアクセラレータ機能を内蔵 • フラッシュメモリへのリードアクセスは、動作周波数 72 MHz までは 0 wait-cycle です。 72 MHz より大きい場合でも、フラッシュメモリアクセラ レータ機能により、0 wait-cycle と同等なアクセスを行え ます。 • コード保護用セキュリティ機能  ワークフラッシュメモリ • 32 K バイト • リードサイクル： • 6 wait-cycle 動作周波数が 120 MHz を超え、160 MHz 以 下の場合 • 4 wait-cycle 動作周波数が 72 MHz を超え、120 MHz 以下 の場合 • 2 wait-cycle 動作周波数が 40 MHz を超え、72 MHz 以下 の場合 • 0 wait-cycle 動作周波数が 40 MHz 以下の場合 • セキュリティ機能はコード保護用セキュリティ機能と共 有 マルチファンクションシリアルインタフェース(最大 8 チャネル)  64 バイト FIFO あり(FIFO 段数は通信モード・ビット長の設 定により可変)  チャネルごとに動作モードを次の中から選択できます。  UART  CSIO  LIN  I2C  UART  SRAM  全二重ダブルバッファ  パリティあり/なし選択可能  専用ボーレートジェネレータ内蔵  外部クロックをシリアルクロックとして使用可能  ハードウェアフロー・コントロール : CTS/RTS による送受 信自動制御(ch.4 のみ)  豊富なエラー検出機能(パリティエラー, フレーミングエ ラー, オーバランエラー) 本シリーズのオンチップ SRAM は、3 つの独立した SRAM (SRAM0, SRAM1,SRAM2) により構成されます。SRAM0 は、 Cypress Semiconductor Corporation Document Number: 001-99424 Rev.*C • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 Revised February 22, 2017 S6E2H1 シリーズ  CSIO DA コンバータ(最大 2 チャネル)  全二重ダブルバッファ  R-2R 型  専用ボーレートジェネレータ内蔵  オーバランエラー検出機能  シリアルチップセレクト機能(ch.6,  高速 ch.7 のみ) SPI 対応(ch.4, ch.6 のみ) 5～16 ビット  データ長  LIN プロトコル Rev.2.1 対応  全二重ダブルバッファ  マスタ/スレーブモード対応  LIN break field 生成(13～16 ビット長に変更可能)  LIN break デリミタ生成(1～4 ビット長に変更可能)  豊富なエラー検出機能(パリティエラー, フレーミングエ ラー, オーバランエラー)  LIN ベースタイマ(最大 8 チャネル) チャネルごとに動作モードを次の中から選択できます。  16 ビット PWM タイマ  16 ビット PPG タイマ  16/32 ビットリロードタイマ  16/32 ビット PWC タイマ  イベントカウンタモード(外部クロックモード) 汎用 I/O ポート  I2 C  標準モード(最大  12 ビット分解能 100 kbps)/高速モード(最大 400 kbps)に対 応  高速モードプラス(Fm+) (最大 1000 kbps, ch.3=ch.A, ch.7=ch.B のみ)に対応 本シリーズは、端子が外部バスまたは周辺機能に使用されてい ない場合、汎用 I/O ポートとして使用できます。また、どの I/O ポートに周辺機能を割り当てるかを設定できるポートリロ ケート機能を搭載しています。 DMA コントローラ(8 チャネル)  端子ごとにプルアップ制御可能 DMA コントローラは、CPU とは独立した DMA 専用バスを持 ち、CPU と並列動作できます。  端子レベルを直接読出し可能  8 つを独自に構成かつ動作可能なチャネル  ソフトウェア要求または内蔵周辺機能要求による転送開始 可能  転送アドレス空間: 32 ビット(4 G バイト)  ポートリロケート機能  最大 100 本の高速汎用 I/O ポート@ 120 pin Package  一部のポートは、5 V トレラントに対応 該当する端子については「4. 端子機能一覧」と「5. 入出力回 路形式」を参照してください。  転送モード: ブロック転送/ バースト転送/ デマンド転送  転送データタイプ: バイト/ ハーフワード/ ワード  転送ブロック数: 1～16  転送回数: 1～65536 DSTC (Descriptor System data Transfer Controller) (256 チャネル) DSTC は、CPU を介さずにデータを高速に転送できます。 Descriptor システム方式を採用しており、あらかじめメモリ上 に構築された Descriptor の指定内容に従って、メモリ/Peripheral デバイスに直接アクセスを行い、データ転送動作を実行できま す。 多機能タイマ(最大 3 ユニット) 多機能タイマは、次のブロックで構成されます。 最小分解能: 6.25 ns  16 ビットフリーランタイマ×3 チャネル / ユニット  インプットキャプチャ×4 チャネル / ユニット  アウトプットコンペア×6 チャネル / ユニット  A/D 起動コンペア×6 チャネル / ユニット  波形ジェネレータ×3 チャネル / ユニット  16 ビット PPG タイマ×3 チャネル / ユニット ソフトウェア起動, ハードウェア起動, Chain 起動機能サポート モータ制御を実現するために次の機能を用意しています。 AD コンバータ(最大 24 チャネル)  PWM 信号出力機能  逐次比較型  DC チョッパ波形出力機能  3 ユニット搭載  デッドタイマ機能  変換時間: 0.5 μs @ 5 V  インプットキャプチャ機能  優先変換可能(2 レベルの優先度)  A/D コンバータ起動機能  スキャン変換モード  DTIF(モータ緊急停止)割込み機能  変換データ格納用 FIFO 搭載(スキャン変換用: 16 段, 優先変 換用: 4 段) Document Number: 001-99424 Rev.*C Page 2 of 158 S6E2H1 シリーズ リアルタイムクロック(RTC : Real Time Clock) CRC (Cyclic Redundancy Check)アクセラレータ 00 年～99 年までの年/月/日/時/分/秒/曜日のカウントを行いま す。 CRC アクセラレータは、ソフト処理負荷の高い CRC 計算を行 い、受信データおよびストレージの整合性確認処理負荷の軽減 を実現します。  日時指定(年/月/日/時/分)での割込み機能、年/月/日/時/分だけ の個別設定も可能 CCITT CRC16 と IEEE-802.3 CRC32 をサポートします。  設定時間後/設定時間ごとのタイマ割込み機能  CCITT CRC16 Generator Polynomial: 0x1021  カウントを継続して時刻書換え可能  IEEE-802.3 CRC32 Generator Polynomial: 0x04C11DB7  うるう年の自動カウント クアッドカウンタ (QPRC : Quadrature Position/Revolution Counter) (最大 3 チャネル) クアッドカウンタ(QPRC)は、ポジションエンコーダの位置を測 定するために使います。また、 設定によりアップダウンカウンタとしても使用できます。  3 つの外部イベント入力端子 AIN, BIN, ZIN の検出エッジを 設定可能  16 ビット位置カウンタ  16 ビット回転カウンタ クロック/リセット  クロック 5 種類のクロックソース(2 種類の外部発振, 2 種類の内蔵 CR 発 振, メイン PLL)から選択できます。  メインクロック:  サブクロック:  内蔵高速 CR クロック: CR クロック:  メイン PLL クロック  内蔵低速 4 MHz～48 MHz 32.768 kHz 4 MHz 100 kHz  リセット  INITX 端子からのリセット要求  2 つの 16 ビットコンペアレジスタ  電源投入リセット デュアルタイマ(32/16 ビットダウンカウンタ)  ウォッチドッグタイマリセット デュアルタイマは、2 つのプログラム可能な 32/16 ビットダ ウンカウンタで構成されます。 各タイマチャネルの動作モードを次の中から選択できます。  フリーランモード  ソフトウェアリセット  低電圧検出リセット  クロックスーパバイザリセット クロック監視機能(CSV : Clock Super Visor)  周期モード(=リロードモード) 内蔵 CR 発振による生成クロックを用いて外部クロックの異常 を監視します。  ワンショットモード  外部クロック異常(クロック停止)が検出されると、リセット 時計カウンタ  外部周波数異常が検出されると、割込みまたはリセットがア 時計カウンタは低消費電力モードからのウェイクアップに使 用します。クロックソースはメインクロック/サブクロック/内 蔵高速 CR クロック/内蔵低速 CR クロックから選択可能です。 がアサートされます。 サートされます。 低電圧検出機能(LVD : Low-Voltage Detect) インターバルタイマ : 最大 64 s@サブクロック使用時(32.768 kHz) 本シリーズは、2 段階で VCC の電圧を監視します。設定した 電圧より VCC 端子の電圧が下がった場合、低電圧検出機能に より割込みまたはリセットが発生します。 外部割込み制御ユニット  LVD1: 割込みによりエラーを報告  外部割込み入力端子: 最大 16 本  LVD2: オートリセット動作  立上り/立下りの両エッジ検出に対応  ノンマスカブル割込み(NMI)入力端子: 1 本 低消費電力モード ウォッチドッグタイマ(2 チャネル)  スリープ ウォッチドッグタイマは、タイムアウト値に達すると割込みま たはリセットを発生します。  タイマ 本シリーズには、ハードウェアウォッチドッグとソフトウェア ウォッチドッグの 2 つの異なるウォッチドッグがあります。 ハードウェアウォッチドッグタイマは内蔵低速 CR 発振で動作 するため、STOP 以外のすべての低消費電力モードで動作しま す。 Document Number: 001-99424 Rev.*C 6 種類の低消費電力モードに対応します。  RTC  ストップ  ディープスタンバイ RTC(RAM 保持あり・なし選択可能)  ディープスタンバイストップ(RAM 保持あり・なし選択可能) Page 3 of 158 S6E2H1 シリーズ VBAT デバッグ RTC(カレンダ回路)/32 kHz 発振回路に独立した電源を供給す ることで、RTC 動作時の消費電力を低減できます。 VBAT には以下の回路が含まれます。  シリアル・ワイヤ JTAG デバッグ・ポート (SWJ-DP)  RTC ユニーク ID  32 kHz 発振回路 41 ビットのデバイス固有の値を設定済み  パワーオン回路  バックアップレジスタ: 32 バイト  ポート回路  エンベデッド・トレース・マクロセル(ETM) 電源 2 種類の電源  ワイドレンジ電圧対応: VCC = 2.7 V～5.5 V  VBAT 用電源: Document Number: 001-99424 Rev.*C VBAT = 2.7 V～5.5 V Page 4 of 158 S6E2H1 シリーズ Table of Contents 特長 ......................................................................................................................................................................................... 1 1. 品種構成 ........................................................................................................................................................................... 7 2. パッケージと品種対応 ..................................................................................................................................................... 8 3. 端子配列図 ....................................................................................................................................................................... 9 4. 端子機能一覧.................................................................................................................................................................. 13 5. 入出力回路形式 .............................................................................................................................................................. 40 6. 取扱上のご注意 .............................................................................................................................................................. 47 6.1 設計上の注意事項 ........................................................................................................................................................ 47 6.2 パッケージ実装上の注意事項 ...................................................................................................................................... 48 6.3 使用環境に関する注意事項 ......................................................................................................................................... 50 7. デバイス使用上の注意 ................................................................................................................................................... 51 8. ブロックダイヤグラム ................................................................................................................................................... 54 9. メモリサイズ.................................................................................................................................................................. 55 10. メモリマップ.................................................................................................................................................................. 55 11. 各 CPU ステートにおける端子状態 ............................................................................................................................... 58 12. 電気的特性 ..................................................................................................................................................................... 65 12.1 絶対最大定格 ............................................................................................................................................................... 65 12.2 推奨動作条件 ............................................................................................................................................................... 66 12.3 直流規格 ...................................................................................................................................................................... 69 12.3.1 電流規格 ....................................................................................................................................................................... 69 12.3.2 端子特性 ....................................................................................................................................................................... 78 12.4 交流規格 ...................................................................................................................................................................... 80 12.4.1 メインクロック入力規格 .............................................................................................................................................. 80 12.4.2 サブクロック入力規格 ................................................................................................................................................. 81 12.4.3 内蔵 CR 発振規格......................................................................................................................................................... 81 12.4.4 メイン PLL の使用条件（PLL の入力クロックにメインクロックを使用）.................................................................. 82 12.4.5 メイン PLL の使用条件（メイン PLL の入力クロックに内蔵高速 CR クロックを使用） ........................................... 82 12.4.6 リセット入力規格 ........................................................................................................................................................ 82 12.4.7 パワーオンリセットタイミング ................................................................................................................................... 83 12.4.8 GPIO 出力規格 ............................................................................................................................................................. 84 12.4.9 外バスタイミング ........................................................................................................................................................ 85 12.4.10 ベースタイマ入力タイミング ................................................................................................................................... 97 12.4.11 CSIO タイミング ...................................................................................................................................................... 98 12.4.12 外部入力タイミング ............................................................................................................................................... 131 12.4.13 クアッドカウンタ タイミング ............................................................................................................................... 132 12.4.14 I2C タイミング ....................................................................................................................................................... 135 12.4.15 ETM タイミング ..................................................................................................................................................... 138 12.4.16 JTAG タイミング.................................................................................................................................................... 139 12.5 12 ビット A/D コンバータ ......................................................................................................................................... 140 12.6 12 ビット D/A コンバータ ......................................................................................................................................... 144 12.7 低電圧検出特性 ......................................................................................................................................................... 145 12.7.1 低電圧検出リセット ................................................................................................................................................... 145 12.7.2 低電圧検出割込み ...................................................................................................................................................... 145 12.8 メインフラッシュメモリ書込み/消去特性 ................................................................................................................. 146 12.9 ワークフラッシュメモリ書込み/消去特性 ................................................................................................................. 146 12.10 スタンバイ復帰時間 .................................................................................................................................................. 147 12.10.1 復帰要因: 割込み/WKUP ........................................................................................................................................ 147 12.10.2 復帰要因: リセット ................................................................................................................................................ 149 Document Number: 001-99424 Rev.*C Page 5 of 158 S6E2H1 シリーズ 13. オーダ型格 ................................................................................................................................................................... 151 14. パッケージ・外形寸法図 .............................................................................................................................................. 152 改訂履歴 ............................................................................................................................................................................... 156 セールス, ソリューションおよび法律情報 .......................................................................................................................... 158 Document Number: 001-99424 Rev.*C Page 6 of 158 S6E2H1 シリーズ 1. 品種構成 メモリサイズ 品種名 メインフラッシュメモリ ワークフラッシュメモリ オンチップ SRAM SRAM0 SRAM1 SRAM2 S6E2H14E0A S6E2H14F0A S6E2H14G0A 256 K バイト 32 K バイト 32 K バイト 16 K バイト 8 K バイト 8 K バイト S6E2H16E0A S6E2H16F0A S6E2H16G0A 512 K バイト 32 K バイト 64 K バイト 32 K バイト 16 K バイト 16 K バイト ファンクション 品種名 端子数 CPU 周波数 電源電圧範囲 DMAC DSTC 外部バスインタフェース マルチファンクションシリアル (UART/CSIO/LIN/I2C) ベースタイマ (PWC/リロードタイマ/PWM/PPG) 6ch. A/D 起動コンペア 多 4ch. インプットキャプチャ 機 3ch. フリーランタイマ 能 タ 6ch. アウトプットコンペア イ 3ch. 波形ジェネレータ マ PPG 3ch. クアッドカウンタ デュアルタイマ リアルタイムクロック 時計カウンタ CRC アクセラレータ ウォッチドッグタイマ 外部割込み I/O ポート 12 ビット A/D コンバータ 12 ビット D/A コンバータ クロック監視機能(CSV) 低電圧検出機能(LVD) 高速 内蔵 CR 低速 デバッグ機能 ユニーク ID Document Number: 001-99424 Rev.*C S6E2H14E0A S6E2H16E0A 80 S6E2H14F0A S6E2H14G0A S6E2H16F0A S6E2H16G0A 100 120/121 Cortex-M4F, MPU, NVIC 128ch. 160 MHz 2.7 V～5.5 V 8ch. 256ch. Addr:25-bit (最大), Addr:25-bit (最大), Addr:19-bit (最大), R/W data: 8-/16-bit R/W data: 8-/16-bit R/W data: 8-bit (最大), (最大), (最大), CS:9 (最大), CS:9 (最大), CS:5 (最大), SRAM, SRAM, SRAM, NOR フラッシュ, NOR フラッシュ, NOR フラッシュ NAND フラッシュ, SDRAM SDRAM 8ch. (最大) 8ch. (最大) 3 unit (最大) 63 pin (最大) 16ch. (3 unit) 3ch. (最大) 1 unit 1 unit 1 unit Yes 1ch. (SW) + 1ch. (HW) 16 pin (最大)+ NMI × 1 80 pin (最大) 100 pin (最大) 24ch. (3 unit) 2 unit (最大) Yes 2ch. 4 MHz 100 kHz SWJ-DP/ETM Yes Page 7 of 158 S6E2H1 シリーズ ＜注意事項＞ − 各製品に搭載される周辺機能の信号は、パッケージの端子数制限により、すべて割り当てることはできません。ご使用される 機能に応じて、I/O ポートのポートリロケート機能を用いて、端子を割り当ててください。 − 内蔵 CR のクロック周波数精度については、「12.4.3 内蔵 CR 発振規格」を参照してください。 2. パッケージと品種対応 パッケージ 品種名 S6E2H14E0A S6E2H16E0A S6E2H14F0A S6E2H16F0A S6E2H14G0A S6E2H16G0A - LQFP: LQH080 (0.5-mm pitch)  - LQFP: LQI100 (0.5-mm pitch) -  - LQFP: LQM120 (0.5-mm pitch) - -  FBGA: FDI121 (0.5-mm pitch) - -  : 対応 ＜注意事項＞ − 各パッケージの詳細は「14. パッケージ・外形寸法図」を参照してください。 Document Number: 001-99424 Rev.*C Page 8 of 158 S6E2H1 シリーズ 3. 端子配列図 LQH080 VSS P81 P80 VCC P60 P61 P62 P63 P00 P01 P02 P03 P04 P09 P0A P0B P0C P0D P0E VCC 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 (TOP VIEW) VCC 1 60 VSS P50 2 59 P21 P51 3 58 P22 P52 4 57 P23 P53 5 56 P1B P54 6 55 P1A P55 7 54 P19 P56 8 53 P18 P30 9 52 AVRH P31 10 51 AVRL P32 11 50 AVSS P33 12 49 AVCC P39 13 48 P17 P3A 14 47 P16 P3B 15 46 P15 P3C 16 45 P14 P3D 17 44 P13 P3E 18 43 P12 P3F 19 42 P11 VSS 20 41 P10 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 P44 P45 INITX P46 P47 P48 P49 VBAT C VSS VCC P4B P4C P4D P4E PE0 MD0 PE2 PE3 VSS LQFP - 80 Document Number: 001-99424 Rev.*C Page 9 of 158 S6E2H1 シリーズ LQI100 VSS P81 P80 VCC P60 P61 P62 P63 VSS P00 P01 P02 P03 P04 P05 P06 P07 P08 P09 P0A P0B P0C P0D P0E VCC 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 (TOP VIEW) VCC 1 75 VSS P50 2 74 P20 P51 3 73 P21 P52 4 72 P22 P53 5 71 P23 P54 6 70 P1E P55 7 69 P1D P56 8 68 P1C P30 9 67 P1B P31 10 66 P1A P32 11 65 P19 P33 12 64 P18 P34 13 63 AVRH P35 14 62 AVRL P36 15 61 AVSS P37 16 60 AVCC P38 17 59 P17 P39 18 58 P16 LQFP - 100 38 39 40 41 42 43 44 45 46 47 48 VBAT C VSS VCC P4B P4C P4D P4E PE0 MD0 PE2 50 37 P49 49 36 P48 PE3 35 Document Number: 001-99424 Rev.*C VSS 34 P47 VCC P46 P10 51 33 52 25 32 24 P45 P3F VSS INITX P11 31 53 30 23 P44 P12 P3E P43 P13 54 29 55 22 P42 21 P3D 28 P3C 27 P14 P41 P15 56 P40 57 20 26 19 VCC P3A P3B Page 10 of 158 Document Number: 001-99424 Rev.*C 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 P4C P4D P4E P70 P71 P72 P73 P74 PE0 MD0 PE2 PE3 VSS 41 P48 P4B 40 P47 VCC 39 P46 45 38 INITX VSS 37 P45 44 36 P44 C 35 P43 43 34 P42 42 33 P41 P49 32 P40 VBAT 31 VCC VSS P81 P80 VCC P60 P61 P62 P63 P64 P65 P66 P67 P68 VSS P00 P01 P02 P03 P04 P05 P06 P07 P08 P09 P0A P0B P0C P0D P0E VCC 120 119 118 117 116 115 114 113 112 111 110 109 108 107 106 105 104 103 102 101 100 99 98 97 96 95 94 93 92 91 S6E2H1 シリーズ LQM120 (TOP VIEW) 15 16 1 90 VSS 2 89 P20 3 88 P21 4 87 P22 5 86 P23 6 85 P24 7 84 P25 8 83 P26 9 82 P27 10 81 P1F 11 80 P1E 12 79 P1D 13 78 P1C 14 77 P1B 76 P1A 75 P19 17 74 P18 18 73 AVRH 19 72 AVRL 20 71 AVSS 21 70 AVCC 22 69 P17 23 68 P16 24 67 P15 25 66 P14 26 65 P13 27 64 P12 28 63 P11 29 62 P10 30 61 VCC LQFP - 120 Page 11 of 158 S6E2H1 シリーズ FDI121 (TOP VIEW) 1 2 3 4 5 6 7 8 9 10 11 A VSS P81 P80 VCC TRSTX VSS P06 P0A P0D VCC VSS B VCC P60 P61 P63 TCK TDO P07 P0B P0E P24 P20 C P50 P51 P62 P64 TDI TMS P08 P0C P25 P22 P21 D P52 P53 P54 P65 P66 P05 P09 P26 P1E P1D P23 E P30 P55 P56 P57 P67 P68 P27 P1C P1B P1A P19 F P34 P33 P32 P31 P58 P59 P1F P18 P17 P16 AVRH G P35 P36 P37 P38 P5A P5B P72 P15 P14 P13 AVRL H P39 P3A P3B P3C P43 P70 P71 P73 P12 P11 AVSS J P3D P3E P41 P45 P42 P4B P4C P4D P74 P10 AVCC K VCC P3F P44 X1A P48 P49 VCC P4E MD0 VSS VCC L VSS P40 INITX X0A VBAT C VSS MD1 X0 X1 VSS Document Number: 001-99424 Rev.*C Page 12 of 158 S6E2H1 シリーズ 4. 端子機能一覧 端子番号別 XXX_1, XXX_2 のように、 「_(アンダバー)」がついている端子の、 「_」以降の数字はリロケーションポート番号を示しています。 これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。 拡張ポート機能レジスタ(EPFR)によって利用する端子名を選択してください。 端子番号 端子名 LQFP120 1 LQFP100 1 LQFP80 1 FBGA121 B1 2 2 2 C1 3 3 3 C2 4 4 4 D1 VCC P50 CTS4_0 AIN0_2 RTO10_0 (PPG10_0) INT00_0 MADATA00_0 P51 RTS4_0 BIN0_2 RTO11_0 (PPG10_0) INT01_0 MADATA01_0 P52 SCK4_0 (SCL4_0) ZIN0_2 入出力 回路 形式 端子状態 形式 - - E K E K E I E I E K E K RTO12_0 (PPG12_0) MADATA02_0 P53 TIOA1_2 5 5 5 D2 6 6 6 D3 SOT4_0 (SDA4_0) RTO13_0 (PPG12_0) MADATA03_0 P54 TIOB1_2 SIN4_0 RTO14_0 (PPG14_0) INT02_0 MADATA04_0 P55 ADTG_1 SIN6_0 7 7 7 E2 RTO15_0 (PPG14_0) INT07_2 MADATA05_0 Document Number: 001-99424 Rev.*C Page 13 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 入出力 回路 形式 端子状態 形式 E K E I E K E K E I E I E Q I K P56 8 8 8 E3 9 - - E4 10 - - F5 11 - - F6 12 - - G5 13 - - G6 9 9 14 14 15 9 9 10 10 15 E1 E1 F4 - 10 10 Document Number: 001-99424 Rev.*C F4 SOT6_0 (SDA6_0) DTTI1X_0 INT08_2 MADATA06_0 P57 SCK6_0 (SCL6_0) MADATA07_0 RTO20_1 P58 SIN4_2 AIN1_0 INT04_2 MADATA08_0 RTO21_1 P59 SOT4_2 (SDA4_2) BIN1_0 INT07_1 MADATA09_0 RTO22_1 P5A SCK4_2 (SCL4_2) ZIN1_0 MADATA10_0 RTO23_1 P5B CTS4_2 MADATA11_0 RTO24_1 P30 TIOB0_1 RTS4_2 INT15_2 WKUP1 MADATA07_0 MADATA12_0 RTO25_1 P31 TIOB1_1 SIN3_1 INT09_2 MADATA08_0 MADATA13_0 DTTI2X_1 Page 14 of 158 S6E2H1 シリーズ 端子番号 LQFP120 16 16 17 17 18 18 19 19 20 20 21 21 22 LQFP100 端子名 LQFP80 11 11 - - 12 12 - - 13 - - - 14 - - - 15 - - - 16 - - - 17 - - 23 FBGA121 F3 F3 F2 F2 F1 F1 G1 G1 G2 G2 G3 G3 G4 - 18 13 Document Number: 001-99424 Rev.*C H1 P32 TIOB2_1 SOT3_1 (SDA3_1) INT10_1 MADATA09_0 MADATA14_0 P33 ADTG_6 TIOB3_1 SCK3_1 (SCL3_1) INT04_0 MADATA10_0 MADATA15_0 P34 TIOB4_1 FRCK0_0 MADATA11_0 MNALE_0 P35 TIOB5_1 IC03_0 INT08_1 MADATA12_0 MNCLE_0 P36 SIN5_2 IC02_0 INT09_1 MADATA13_0 MNWEX_0 P37 SOT5_2 (SDA5_2) IC01_0 INT05_2 MADATA14_0 MNREX_0 P38 SCK5_2 (SCL5_2) IC00_0 INT06_2 MADATA15_0 P39 ADTG_2 DTTI0X_0 RTCCO_2 SUBOUT_2 MSDCLK_0 入出力 回路 形式 端子状態 形式 N K N K E I E K E K E K E K L I Page 15 of 158 S6E2H1 シリーズ 端子番号 LQFP120 24 LQFP100 19 端子名 LQFP80 14 FBGA121 H2 - 25 20 15 H3 - 26 21 16 H4 - 27 22 17 J1 28 23 18 J2 29 24 19 K2 30 31 25 26 20 - L1 K1 32 27 - L2 33 28 - J3 34 29 - J5 Document Number: 001-99424 Rev.*C P3A TIOA0_1 AIN0_0 RTO00_0 (PPG00_0) MSDCKE_0 P3B TIOA1_1 BIN0_0 RTO01_0 (PPG00_0) MRASX_0 P3C TIOA2_1 ZIN0_0 RTO02_0 (PPG02_0) MCASX_0 P3D TIOA3_1 RTO03_0 (PPG02_0) MAD00_0 P3E TIOA4_1 RTO04_0 (PPG04_0) MAD01_0 P3F TIOA5_1 RTO05_0 (PPG04_0) MAD02_0 VSS VCC P40 TIOA0_0 RTO10_1 (PPG10_1) INT12_1 P41 TIOA1_0 RTO11_1 (PPG10_1) INT13_1 AIN2_0 P42 TIOA2_0 RTO12_1 (PPG12_1) MSDWEX_0 BIN2_0 入出力 回路 形式 端子状態 形式 G I G I G I G I G I G I - - G K G K G I Page 16 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 入出力 回路 形式 端子状態 形式 G I R J R J B C P S Q T O U O U - - E I N I N K P43 ADTG_7 TIOA3_0 35 30 - H5 RTO13_1 (PPG12_1) MCSX8_0 ZIN2_0 P44 TIOA4_0 36 31 21 K3 RTO14_1 (PPG14_1) DA0 P45 TIOB0_0 37 32 22 J4 38 33 23 L3 39 34 24 L4 40 35 25 K4 41 36 26 K5 42 37 27 K6 43 44 45 46 38 39 40 41 28 29 30 31 L5 L6 L7 K7 47 42 32 J6 48 43 33 J7 RTO15_1 (PPG14_1) DA1 INITX P46 X0A P47 X1A P48 VREGCTL P49 VWAKEUP VBAT C VSS VCC P4B TIOB1_0 SCS7_1 MAD03_0 P4C TIOB2_0 SCK7_1 (SCL7_1) AIN1_2 MAD04_0 P4D TIOB3_0 49 44 34 J8 SOT7_1 (SDA7_1) BIN1_2 INT13_2 MAD05_0 Document Number: 001-99424 Rev.*C Page 17 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 50 45 35 K8 51 - - H6 52 - - H7 53 - - G7 54 - - H8 P4E TIOB4_0 SIN7_1 ZIN1_2 FRCK1_1 INT11_1 WKUP2 MAD06_0 P70 TIOA4_2 AIN0_1 IC13_1 P71 TIOB4_2 BIN0_1 IC12_1 INT15_1 P72 TIOA6_0 SIN2_0 ZIN0_1 IC11_1 INT14_2 P73 TIOB6_0 SOT2_0 (SDA2_0) 入出力 回路 形式 端子状態 形式 I Q E I E K E K E K E I C E J D A A A B - - F M IC10_1 INT03_2 P74 55 - - J9 56 46 36 L8 57 47 37 K9 58 48 38 L9 59 49 39 L10 60 61 50 51 40 - L11 K11 62 52 41 J10 Document Number: 001-99424 Rev.*C SCK2_0 (SCL2_0) DTTI1X_1 PE0 MD1 MD0 PE2 X0 PE3 X1 VSS VCC P10 AN00 SIN1_1 FRCK0_2 INT02_1 MAD07_0 Page 18 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 63 53 42 H10 64 54 43 H9 65 55 44 G10 66 56 45 G9 67 57 46 G8 68 58 47 F10 69 59 48 F9 70 71 72 73 60 61 62 63 49 50 51 52 J11 H11 G11 F11 Document Number: 001-99424 Rev.*C P11 AN01 SOT1_1 (SDA1_1) IC00_2 MAD08_0 P12 AN02 SCK1_1 (SCL1_1) IC01_2 RTCCO_1 SUBOUT_1 MAD09_0 P13 AN03 SIN0_1 IC02_2 INT03_1 MAD10_0 P14 AN04 SOT0_1 (SDA0_1) IC03_2 MAD11_0 P15 AN05 SCK0_1 (SCL0_1) MAD12_0 ZIN2_2 RTO22_0 P16 AN06 SIN2_2 INT14_1 MAD13_0 BIN2_2 RTO21_0 P17 AN07 SOT2_2 (SDA2_2) WKUP3 MAD14_0 AIN2_2 RTO20_0 AVCC AVSS AVRL AVRH 入出力 回路 形式 端子状態 形式 F L F L F M F L F L F M F P - Page 19 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 74 64 53 F8 75 65 54 E11 76 66 55 E10 77 67 56 E9 78 68 - E8 79 69 - D10 80 70 - D9 81 - - F7 82 - - E7 P18 AN08 SCK2_2 (SCL2_2) MAD15_0 DTTI2X_0 P19 AN09 SIN4_1 IC00_1 INT05_1 MAD16_0 P1A AN10 SOT4_1 (SDA4_1) IC01_1 MAD17_0 P1B AN11 SCK4_1 (SCL4_1) IC02_1 MAD18_0 P1C AN12 CTS4_1 IC03_1 MAD19_0 P1D AN13 RTS4_1 DTTI0X_1 MAD20_0 P1E AN14 ADTG_5 FRCK0_1 MAD21_0 P1F ADTG_4 TIOB6_2 RTO05_1 (PPG04_1) P27 TIOA6_2 RTO04_1 (PPG04_1) 入出力 回路 形式 端子状態 形式 F L F M M L M L F L F L F L E I E K INT02_2 Document Number: 001-99424 Rev.*C Page 20 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 83 - - D8 84 - - C9 85 - - B10 P26 TIOB5_0 SCK2_1 (SCL2_1) RTO03_1 (PPG02_1) P25 TIOA5_0 SOT2_1 (SDA2_1) RTO02_1 (PPG02_1) P24 SIN2_1 RTO01_1 (PPG00_1) 入出力 回路 形式 端子状態 形式 E I E I E K F L F L F M F M - - INT01_2 P23 AN15 TIOA7_1 86 71 57 D11 SCK0_0 (SCL0_0) RTO00_1 (PPG00_1) - 58 87 72 C10 58 59 88 73 59 59 C11 89 74 - B11 90 91 75 76 60 61 A11 A10 Document Number: 001-99424 Rev.*C MAD22_0 P22 CROUT_0 AN16 TIOB7_1 SOT0_0 (SDA0_0) ZIN1_1 RTO23_0 P21 AN17 SIN0_0 BIN1_1 INT06_1 MAD23_0 RTO24_0 P20 AN18 AIN1_1 INT05_0 MAD24_0 RTO25_0 VSS VCC Page 21 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 92 77 62 B9 93 78 63 A9 P0E TIOB5_2 SCS6_1 IC13_0 MDQM1_0 P0D TIOA5_2 SCK6_1 (SCL6_1) 入出力 回路 形式 端子状態 形式 L I L I L I L K L K M N F N IC12_0 MDQM0_0 P0C TIOA6_1 94 95 79 80 64 65 C8 B8 SOT6_1 (SDA6_1) IC11_0 MALE_0 P0B TIOB6_1 SIN6_1 IC10_0 INT00_1 MCSX0_0 P0A SIN1_0 96 81 66 A8 FRCK1_0 INT12_2 MCSX1_0 67 97 82 D7 67 98 83 - C7 P09 AN19 TRACED0 TIOA3_2 SOT1_0 (SDA1_0) MCSX5_0 IC23_1 P08 AN20 TRACED1 TIOB3_2 SCK1_0 (SCL1_0) MCSX4_0 IC22_1 Document Number: 001-99424 Rev.*C Page 22 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 99 84 - B7 100 85 - A7 101 86 - D6 102 87 68 B6 103 88 69 C6 104 89 70 C5 105 90 71 B5 106 91 72 A5 107 92 - A6 108 - - E6 109 - - E5 Document Number: 001-99424 Rev.*C P07 AN21 TRACED2 TIOA0_2 SCK7_0 (SCL7_0) MCLKOUT_0 IC21_1 P06 AN22 TRACED3 TIOB0_2 SOT7_0 (SDA7_0) MCSX3_0 IC20_1 P05 AN23 ADTG_0 TRACECLK SIN7_0 INT01_1 MCSX2_0 FRCK2_1 P04 TDO SWO P03 TMS SWDIO P02 TDI MCSX6_0 P01 TCK SWCLK P00 TRSTX MCSX7_0 VSS P68 TIOB7_2 SCK3_0 (SCL3_0) INT00_2 P67 TIOA7_2 SOT3_0 (SDA3_0) 入出力 回路 形式 端子状態 形式 M N F N F O E G E G E H E G E H - - E K E I Page 23 of 158 S6E2H1 シリーズ 端子番号 LQFP120 LQFP100 端子名 LQFP80 FBGA121 110 - - D5 111 - - D4 112 - - C4 93 73 - - 93 73 114 94 74 C3 115 95 75 B3 116 96 76 B2 117 97 77 A4 118 98 78 A3 119 99 79 A2 120 100 80 *1 プルアップ抵抗制御なし A1 K10 113 Document Number: 001-99424 Rev.*C B4 P66 ADTG_8 SIN3_0 INT11_2 P65 TIOB7_0 SCK5_1 (SCL5_1) P64 TIOA7_0 SOT5_1 (SDA5_1) INT10_2 P63 CROUT_1 SIN5_1 INT03_0 MWEX_0 IC23_0 P62 ADTG_3 SIN5_0 INT04_1 MOEX_0 IC22_0 P61 TIOB2_2 SOT5_0 (SDA5_0) RTCCO_0 SUBOUT_0 ZIN2_1 P60 TIOA2_2 SCK5_0 (SCL5_0) NMIX WKUP0 MRDY_0 FRCK2_0 VCC P80 BIN2_1 IC21_0 P81 AIN2_1 IC20_0 VSS VSS 入出力 回路 形式 端子状態 形式 E K E I E K E K I K E I I F - - E *1 I E *1 I - - Page 24 of 158 S6E2H1 シリーズ 端子機能別 XXX_1, XXX_2 のように、 「_(アンダバー)」がついている端子の、 「_」以降の数字はリロケーションポート番号を示しています。 端子 機能 ADC ベース タイマ 0 ベース タイマ 1 ベース タイマ 2 端子名 ADTG_0 ADTG_1 ADTG_2 ADTG_3 ADTG_4 ADTG_5 ADTG_6 ADTG_7 ADTG_8 AN00 AN01 AN02 AN03 AN04 AN05 AN06 AN07 AN08 AN09 AN10 AN11 AN12 AN13 AN14 AN15 AN16 AN17 AN18 AN19 AN20 AN21 AN22 AN23 TIOA0_0 TIOA0_1 TIOA0_2 TIOB0_0 TIOB0_1 TIOB0_2 TIOA1_0 TIOA1_1 TIOA1_2 TIOB1_0 TIOB1_1 TIOB1_2 TIOA2_0 TIOA2_1 TIOA2_2 TIOB2_0 TIOB2_1 TIOB2_2 機能説明 A/D コンバータ外部トリガ入力端子 A/D コンバータアナログ入力端子。 ANxx は ADC ch.xx を示す。 ベースタイマ ch.0 の TIOA 端子 ベースタイマ ch.0 の TIOB 端子 ベースタイマ ch.1 の TIOA 端子 ベースタイマ ch.1 の TIOB 端子 ベースタイマ ch.2 の TIOA 端子 ベースタイマ ch.2 の TIOB 端子 Document Number: 001-99424 Rev.*C LQFP 120 101 7 23 114 81 80 17 35 110 62 63 64 65 66 67 68 69 74 75 76 77 78 79 80 86 87 88 89 97 98 99 100 101 32 24 99 37 14 100 33 25 5 47 15 6 34 26 116 48 16 115 端子番号 LQFP LQFP 100 80 86 7 7 18 13 94 74 70 12 12 30 52 41 53 42 54 43 55 44 56 45 57 46 58 47 59 48 64 53 65 54 66 55 67 56 68 69 70 71 57 72 58 73 59 74 82 67 83 84 85 86 27 19 14 84 32 22 9 9 85 28 20 15 5 5 42 32 10 10 6 6 29 21 16 96 76 43 33 11 11 95 75 FBGA 121 D6 E2 H1 C3 F7 D9 F2 H5 D5 J10 H10 H9 G10 G9 G8 F10 F9 F8 E11 E10 E9 E8 D10 D9 D11 C10 C11 B11 D7 C7 B7 A7 D6 L2 H2 B7 J4 E1 A7 J3 H3 D2 J6 F4 D3 J5 H4 B2 J7 F3 B3 Page 25 of 158 S6E2H1 シリーズ 端子 機能 ベース タイマ 3 ベース タイマ 4 ベース タイマ 5 ベース タイマ 6 端子名 TIOA3_0 TIOA3_1 TIOA3_2 TIOB3_0 TIOB3_1 TIOB3_2 TIOA4_0 TIOA4_1 TIOA4_2 TIOB4_0 TIOB4_1 TIOB4_2 TIOA5_0 TIOA5_1 TIOA5_2 TIOB5_0 TIOB5_1 TIOB5_2 TIOA6_0 TIOA6_1 TIOA6_2 TIOB6_0 TIOB6_1 TIOB6_2 機能説明 ベースタイマ ch.3 の TIOA 端子 ベースタイマ ch.3 の TIOB 端子 ベースタイマ ch.4 の TIOA 端子 ベースタイマ ch.4 の TIOB 端子 ベースタイマ ch.5 の TIOA 端子 ベースタイマ ch.5 の TIOB 端子 ベースタイマ ch.6 の TIOA 端子 ベースタイマ ch.6 の TIOB 端子 TIOA7_0 FBGA 121 H5 J1 D7 J8 F2 C7 K3 J2 H6 K8 F1 H7 C9 K2 A9 D8 G1 B9 G7 C8 E7 H8 B8 F7 - - C4 86 71 57 D11 TIOA7_2 109 - - E5 TIOB7_0 111 - - D4 87 72 58 C10 108 - - E6 105 90 71 B5 103 88 69 C6 102 105 104 102 103 101 97 98 99 100 106 87 90 89 87 88 86 82 83 84 85 91 68 71 70 68 69 72 B6 B5 C5 B6 C6 D6 D7 C7 B7 A7 A5 TIOB7_1 ベースタイマ ch.7 の TIOA 端子 ベースタイマ ch.7 の TIOB 端子 TIOB7_2 SWCLK SWDIO デバッガ 端子番号 LQFP LQFP 100 80 30 22 17 82 67 44 34 12 12 83 31 21 23 18 45 35 13 24 19 78 63 14 77 62 79 64 80 65 - 112 TIOA7_1 ベース タイマ 7 LQFP 120 35 27 97 49 17 98 36 28 51 50 18 52 84 29 93 83 19 92 53 94 82 54 95 81 SWO TCK TDI TDO TMS TRACECLK TRACED0 TRACED1 TRACED2 TRACED3 TRSTX シリアルワイヤデバッグインタ フェースクロック入力端子 シリアルワイヤデバッグインタ フェースデータ入出力端子 シリアルワイヤビューワ出力端子 JTAG テストクロック入力端子 JTAG テストデータ入力端子 JTAG デバッグデータ出力端子 JTAG テストモード状態入出力端子 ETM のトレース CLK 出力端子 ETM のトレースデータ出力端子 JTAG テストリセット入力端子 Document Number: 001-99424 Rev.*C Page 26 of 158 S6E2H1 シリーズ 端子 機能 端子名 外部 バス MAD00_0 MAD01_0 MAD02_0 MAD03_0 MAD04_0 MAD05_0 MAD06_0 MAD07_0 MAD08_0 MAD09_0 MAD10_0 MAD11_0 MAD12_0 MAD13_0 MAD14_0 MAD15_0 MAD16_0 MAD17_0 MAD18_0 MAD19_0 MAD20_0 MAD21_0 MAD22_0 MAD23_0 MAD24_0 機能説明 外部バスインタフェースアドレスバス Document Number: 001-99424 Rev.*C LQFP 120 27 28 29 47 48 49 50 62 63 64 65 66 67 68 69 74 75 76 77 78 79 80 86 88 89 端子番号 LQFP LQFP 100 80 22 17 23 18 24 19 42 32 43 33 44 34 45 35 52 41 53 42 54 43 55 44 56 45 57 46 58 47 59 48 64 53 65 54 66 55 67 56 68 69 70 71 73 74 - FBGA 121 J1 J2 K2 J6 J7 J8 K8 J10 H10 H9 G10 G9 G8 F10 F9 F8 E11 E10 E9 E8 D10 D9 D11 C11 B11 Page 27 of 158 S6E2H1 シリーズ 端子 機能 外部 バス 端子名 MCSX0_0 MCSX1_0 MCSX2_0 MCSX3_0 MCSX4_0 MCSX5_0 MCSX6_0 MCSX7_0 MCSX8_0 MADATA00_0 MADATA01_0 MADATA02_0 MADATA03_0 MADATA04_0 MADATA05_0 MADATA06_0 MADATA07_0 MADATA08_0 MADATA09_0 MADATA10_0 MADATA11_0 MADATA12_0 MADATA13_0 MADATA14_0 MADATA15_0 MDQM0_0 MDQM1_0 MALE_0 MRDY_0 MCLKOUT_0 MNALE_0 MNCLE_0 MNREX_0 MNWEX_0 MOEX_0 MWEX_0 MSDCLK_0 MSDCKE_0 外部 バス MRASX_0 MCASX_0 MSDWEX_0 機能説明 外部バスインタフェースチップセレクト出力端子 外部バスインタフェースデータバス 外部バスインタフェースバイトマスク信号出力端子 マルチプレクス時アドレスラッチイネーブル信号 外部 RDY 入力信号 外部バスクロック出力端子 NAND フラッシュ出力端子をコントロールする外部 バスインタフェース ALE 信号 NAND フラッシュ出力端子をコントロールする外部 バスインタフェース CLE 信号 NAND フラッシュをコントロールする外部バスイン タフェースリード許可信号 NAND フラッシュをコントロールする外部バスイン タフェースライト許可信号 SRAM の外部バスインタフェース リード許可信号 SRAM の外部バスインタフェース ライト許可信号 SDRAM インタフェース SDRAM クロック出力端子 SDRAM インタフェース SDRAM クロックイネーブル端子 SDRAM インタフェース SDRAM ロウアクティブ端子 SDRAM インタフェース SDRAM カラムアクティブ端子 SDRAM インタフェース SDRAM ライトイネーブル端子 Document Number: 001-99424 Rev.*C LQFP 120 95 96 101 100 98 97 104 106 35 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 93 92 94 116 99 端子番号 LQFP LQFP 100 80 80 65 81 66 86 85 83 82 67 89 70 91 72 30 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 9 10 10 11 11 12 12 13 14 15 16 17 78 63 77 62 79 64 96 76 84 - FBGA 121 B8 A8 D6 A7 C7 D7 C5 A5 H5 C1 C2 D1 D2 D3 E2 E3 E4 F5 F6 G5 G6 E1 F4 F3 F2 A9 B9 C8 B2 B7 18 - - F1 19 - - G1 21 - - G3 20 - - G2 114 94 74 C3 113 93 73 B4 23 18 - H1 24 19 - H2 25 20 - H3 26 21 - H4 34 29 - J5 Page 28 of 158 S6E2H1 シリーズ 端子 機能 端子名 外部 割込み INT00_0 INT00_1 INT00_2 INT01_0 INT01_1 INT01_2 INT02_0 INT02_1 INT02_2 INT03_0 INT03_1 INT03_2 INT04_0 INT04_1 INT04_2 INT05_0 INT05_1 INT05_2 INT06_1 INT06_2 INT07_1 INT07_2 INT08_1 INT08_2 INT09_1 INT09_2 INT10_1 INT10_2 INT11_1 INT11_2 INT12_1 INT12_2 INT13_1 INT13_2 INT14_1 INT14_2 INT15_1 INT15_2 NMIX 機能説明 外部割込み要求 00 の入力端子 外部割込み要求 01 の入力端子 外部割込み要求 02 の入力端子 外部割込み要求 03 の入力端子 外部割込み要求 04 の入力端子 外部割込み要求 05 の入力端子 外部割込み要求 06 の入力端子 外部割込み要求 07 の入力端子 外部割込み要求 08 の入力端子 外部割込み要求 09 の入力端子 外部割込み要求 10 の入力端子 外部割込み要求 11 の入力端子 外部割込み要求 12 の入力端子 外部割込み要求 13 の入力端子 外部割込み要求 14 の入力端子 外部割込み要求 15 の入力端子 ノンマスカブル割込み入力端子 Document Number: 001-99424 Rev.*C LQFP 120 2 95 108 3 101 85 6 62 82 113 65 54 17 114 10 89 75 21 88 22 11 7 19 8 20 15 16 112 50 110 32 96 33 49 68 53 52 14 116 端子番号 LQFP LQFP 100 80 2 2 80 65 3 3 86 6 6 52 41 93 73 55 44 12 12 94 74 74 65 54 16 73 59 17 7 7 14 8 8 15 10 10 11 11 45 35 27 81 66 28 44 34 58 47 9 9 96 76 FBGA 121 C1 B8 E6 C2 D6 B10 D3 J10 E7 B4 G10 H8 F2 C3 F5 B11 E11 G3 C11 G4 F6 E2 G1 E3 G2 F4 F3 C4 K8 D5 L2 A8 J3 J8 F10 G7 H7 E1 B2 Page 29 of 158 S6E2H1 シリーズ 端子 機能 端子名 GPIO P00 P01 P02 P03 P04 P05 P06 P07 P08 P09 P0A P0B P0C P0D P0E P10 P11 P12 P13 P14 P15 P16 P17 P18 P19 P1A P1B P1C P1D P1E P1F P20 P21 P22 P23 P24 P25 P26 P27 P30 P31 P32 P33 P34 P35 P36 P37 P38 P39 P3A P3B P3C P3D P3E P3F 機能説明 汎用入出力ポート 0 汎用入出力ポート 1 汎用入出力ポート 2 汎用入出力ポート 3 Document Number: 001-99424 Rev.*C LQFP 120 106 105 104 103 102 101 100 99 98 97 96 95 94 93 92 62 63 64 65 66 67 68 69 74 75 76 77 78 79 80 81 89 88 87 86 85 84 83 82 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 端子番号 LQFP LQFP 100 80 91 72 90 71 89 70 88 69 87 68 86 85 84 83 82 67 81 66 80 65 79 64 78 63 77 62 52 41 53 42 54 43 55 44 56 45 57 46 58 47 59 48 64 53 65 54 66 55 67 56 68 69 70 74 73 59 72 58 71 57 9 9 10 10 11 11 12 12 13 14 15 16 17 18 13 19 14 20 15 21 16 22 17 23 18 24 19 FBGA 121 A5 B5 C5 C6 B6 D6 A7 B7 C7 D7 A8 B8 C8 A9 B9 J10 H10 H9 G10 G9 G8 F10 F9 F8 E11 E10 E9 E8 D10 D9 F7 B11 C11 C10 D11 B10 C9 D8 E7 E1 F4 F3 F2 F1 G1 G2 G3 G4 H1 H2 H3 H4 J1 J2 K2 Page 30 of 158 S6E2H1 シリーズ 端子 機能 端子名 GPIO P40 P41 P42 P43 P44 P45 P46 P47 P48 P49 P4B P4C P4D P4E P50 P51 P52 P53 P54 P55 P56 P57 P58 P59 P5A P5B P60 P61 P62 P63 P64 P65 P66 P67 P68 P70 P71 P72 P73 P74 P80 P81 PE0 PE2 PE3 機能説明 汎用入出力ポート 4 汎用入出力ポート 5 汎用入出力ポート 6 汎用入出力ポート 7 汎用入出力ポート 8 汎用入出力ポート E Document Number: 001-99424 Rev.*C LQFP 120 32 33 34 35 36 37 39 40 41 42 47 48 49 50 2 3 4 5 6 7 8 9 10 11 12 13 116 115 114 113 112 111 110 109 108 51 52 53 54 55 118 119 56 58 59 端子番号 LQFP LQFP 100 80 27 28 29 30 31 21 32 22 34 24 35 25 36 26 37 27 42 32 43 33 44 34 45 35 2 2 3 3 4 4 5 5 6 6 7 7 8 8 96 76 95 75 94 74 93 73 98 78 99 79 46 36 48 38 49 39 FBGA 121 L2 J3 J5 H5 K3 J4 L4 K4 K5 K6 J6 J7 J8 K8 C1 C2 D1 D2 D3 E2 E3 E4 F5 F6 G5 G6 B2 B3 C3 B4 C4 D4 D5 E5 E6 H6 H7 G7 H8 J9 A3 A2 L8 L9 L10 Page 31 of 158 S6E2H1 シリーズ 端子 機能 マルチ ファンク ション シリアル 0 端子名 機能説明 SIN0_0 SIN0_1 マルチファンクションシリアルインタフェース ch.0 の入力端子 SOT0_0 (SDA0_0) マルチファンクションシリアルインタフェース ch.0 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT0 として、I2C 端子(動作 モード 4)として使用するときは SDA0 として機能し ます。 FBGA 121 C11 G10 72 58 C10 66 56 45 G9 マルチファンクションシリアルインタフェース ch.0 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK0 として、I2C 端子(動作モー ド 4)として使用するときは SCL0 として機能します。 86 71 57 D11 67 57 46 G8 SIN1_0 SIN1_1 マルチファンクションシリアルインタフェース ch.1 の入力端子 96 62 81 52 66 41 A8 J10 SOT1_0 (SDA1_0) マルチファンクションシリアルインタフェース ch.1 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT1 として、I2C 端子(動作 モード 4)として使用するときは SDA1 として機能し ます。 97 82 67 D7 63 53 42 H10 マルチファンクションシリアルインタフェース ch.1 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK1 として、I2C 端子(動作モー ド 4)として使用するときは SCL1 として機能します。 98 83 - C7 64 54 43 H9 マルチファンクションシリアルインタフェース ch.2 の入力端子 53 85 68 58 47 G7 B10 F10 マルチファンクションシリアルインタフェース ch.2 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT2 として、I2C 端子(動作 モード 4)として使用するときは SDA2 として機能し ます。 54 - - H8 84 - - C9 69 59 48 F9 マルチファンクションシリアルインタフェース ch.2 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK2 として、I2C 端子(動作モー ド 4)として使用するときは SCL2 として機能します。 55 - - J9 83 - - D8 74 64 53 F8 SOT0_1 (SDA0_1) SCK0_1 (SCL0_1) SOT1_1 (SDA1_1) SCK1_0 (SCL1_0) SCK1_1 (SCL1_1) マルチ ファンク ション シリアル 2 端子番号 LQFP LQFP 100 80 73 59 55 44 87 SCK0_0 (SCL0_0) マルチ ファンク ション シリアル 1 LQFP 120 88 65 SIN2_0 SIN2_1 SIN2_2 SOT2_0 (SDA2_0) SOT2_1 (SDA2_1) SOT2_2 (SDA2_2) SCK2_0 (SCL2_0) SCK2_1 (SCL2_1) SCK2_2 (SCL2_2) Document Number: 001-99424 Rev.*C Page 32 of 158 S6E2H1 シリーズ 端子 機能 マルチ ファンク ション シリアル 3 端子名 機能説明 SIN3_0 SIN3_1 マルチファンクションシリアルインタフェース ch.3 の入力端子 SOT3_0 (SDA3_0) マルチファンクションシリアルインタフェース ch.3 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT3 として、I2C 端子(動作 モード 4)として使用するときは SDA3 として機能し ます。 SOT3_1 (SDA3_1) SCK3_0 (SCL3_0) SCK3_1 (SCL3_1) マルチ ファンク ション シリアル 4 マルチ ファンク ション シリアル 5 SIN4_0 SIN4_1 SIN4_2 SOT4_0 (SDA4_0) SOT4_1 (SDA4_1) SOT4_2 (SDA4_2) SCK4_0 (SCL4_0) SCK4_1 (SCL4_1) SCK4_2 (SCL4_2) CTS4_0 CTS4_1 CTS4_2 RTS4_0 RTS4_1 RTS4_2 SIN5_0 SIN5_1 SIN5_2 SOT5_0 (SDA5_0) SOT5_1 (SDA5_1) SOT5_2 (SDA5_2) SCK5_0 (SCL5_0) SCK5_1 (SCL5_1) SCK5_2 (SCL5_2) LQFP 120 110 15 端子番号 LQFP LQFP 100 80 10 10 FBGA 121 D5 F4 109 - - E5 16 11 11 F3 マルチファンクションシリアルインタフェース ch.3 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK3 として、I2C 端子(動作モー ド 4)として使用するときは SCL3 として機能します。 108 - - E6 17 12 12 F2 マルチファンクションシリアルインタフェース ch.4 の入力端子 6 75 10 6 65 - 6 54 - D3 E11 F5 マルチファンクションシリアルインタフェース ch.4 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT4 として、I2C 端子(動作 モード 4)として使用するときは SDA4 として機能し ます。 5 5 5 D2 76 66 55 E10 11 - - F6 4 4 4 D1 77 67 56 E9 12 - - G5 2 78 13 3 79 14 114 113 20 2 68 3 69 9 94 15 2 3 9 74 - C1 E8 G6 C2 D10 E1 C3 B4 G2 マルチファンクションシリアルインタフェース ch.5 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT5 として、I2C 端子(動作 モード 4)として使用するときは SDA5 として機能し ます。 115 95 75 B3 112 - - C4 21 16 - G3 マルチファンクションシリアルインタフェース ch.5 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK5 として、I2C 端子(動作モー ド 4)として使用するときは SCL5 として機能します。 116 96 76 B2 111 - - D4 22 17 - G4 マルチファンクションシリアルインタフェース ch.4 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK4 として、I2C 端子(動作モー ド 4)として使用するときは SCL4 として機能します。 マルチファンクションシリアルインタフェース ch.4 の CTS 入力端子 マルチファンクションシリアルインタフェース ch.4 の RTS 出力端子 マルチファンクションシリアルインタフェース ch.5 の入力端子 Document Number: 001-99424 Rev.*C Page 33 of 158 S6E2H1 シリーズ 端子 機能 端子名 SIN6_0 SIN6_1 SOT6_0 (SDA6_0) マルチ ファンク ション シリアル 6 SOT6_1 (SDA6_1) SCK6_0 (SCL6_0) SCK6_1 (SCL6_1) SCS6_1 SIN7_0 SIN7_1 SOT7_0 (SDA7_0) マルチ ファンク ション シリアル 7 SOT7_1 (SDA7_1) SCK7_0 (SCL7_0) SCK7_1 (SCL7_1) SCS7_1 機能説明 マルチファンクションシリアル インタフェース ch.6 の入力端子 マルチファンクションシリアル インタフェース ch.6 の出力端子。UART/CSIO/LIN 端 子(動作モード 0～3)として使用するときは SOT6 と して、I2C 端子(動作モード 4)として使用するときは SDA6 として機能します。 マルチファンクションシリアルインタフェース ch.6 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK6 として、I2C 端子(動作モー ド 4)として使用するときは SCL6 として機能します。 マルチファンクションシリアルインタフェース ch.6 のシリアルチップセレクト端子 マルチファンクションシリアルインタフェース ch.7 の入力端子 マルチファンクションシリアルインタフェース ch.7 の出力端子。UART/CSIO/LIN 端子(動作モード 0～3) として使用するときは SOT7 として、I2C 端子(動作 モード 4)として使用するときは SDA7 として機能し ます。 マルチファンクションシリアルインタフェース ch.7 のクロック I/O 端子。CSIO 端子(動作モード 2)とし て使用するときは SCK7 として、I2C 端子(動作モー ド 4)として使用するときは SCL7 として機能します。 マルチファンクションシリアルインタフェースの ch.7 シリアルチップセレクト端子 Document Number: 001-99424 Rev.*C LQFP 120 7 95 端子番号 LQFP LQFP 100 80 7 7 80 65 FBGA 121 E2 B8 8 8 8 E3 94 79 64 C8 9 - - E4 93 78 63 A9 92 77 62 B9 101 50 86 45 35 D6 K8 100 85 - A7 49 44 34 J8 99 84 - B7 48 43 33 J7 47 42 32 J6 Page 34 of 158 S6E2H1 シリーズ 端子 機能 機能説明 LQFP 120 DTTI0X_0 多機能タイマ 0 の RTO00～RTO05 出力を制御する波 形ジェネレータの入力信号 23 18 13 H1 79 69 - D10 16 ビットフリーランタイマ ch.0 の 外部クロック入力端子 18 80 62 22 75 63 21 76 64 20 77 65 19 78 66 13 70 52 17 65 53 16 66 54 15 67 55 14 68 56 41 54 42 55 43 56 44 45 F1 D9 J10 G4 E11 H10 G3 E10 H9 G2 E9 G10 G1 E8 G9 多機能タイマ 0 の波形ジェネレータ出力端子。 PPG0 出力モードで使用するときは、PPG00 として機 能します。 24 19 14 H2 86 71 57 D11 多機能タイマ 0 の波形ジェネレータ出力端子。 PPG0 出力モードで使用するときは、PPG00 として機 能します。 25 20 15 H3 85 - - B10 多機能タイマ 0 の波形ジェネレータ出力端子。 PPG0 出力モードで使用するときは、PPG02 として機 能します。 26 21 16 H4 84 - - C9 多機能タイマ 0 の波形ジェネレータ出力端子。 PPG0 出力モードで使用するときは、PPG02 として機 能します。 27 22 17 J1 83 - - D8 多機能タイマ 0 の波形ジェネレータ出力端子。 PPG0 出力モードで使用するときは、PPG04 として機 能します。 28 23 18 J2 82 - - E7 多機能タイマ 0 の波形ジェネレータ出力端子。 PPG0 出力モードで使用するときは、PPG04 として機 能します。 29 24 19 K2 81 - - F7 DTTI0X_1 多機能 タイマ 0 端子番号 LQFP LQFP 100 80 端子名 FRCK0_0 FRCK0_1 FRCK0_2 IC00_0 IC00_1 IC00_2 IC01_0 IC01_1 IC01_2 IC02_0 IC02_1 IC02_2 IC03_0 IC03_1 IC03_2 RTO00_0 (PPG00_0) RTO00_1 (PPG00_1) RTO01_0 (PPG00_0) RTO01_1 (PPG00_1) RTO02_0 (PPG02_0) RTO02_1 (PPG02_1) RTO03_0 (PPG02_0) RTO03_1 (PPG02_1) RTO04_0 (PPG04_0) RTO04_1 (PPG04_1) RTO05_0 (PPG04_0) RTO05_1 (PPG04_1) 多機能タイマ 0 の 16 ビットインプットキャプチャの 入力端子。 ICxx は、チャネル数を示します。 Document Number: 001-99424 Rev.*C FBGA 121 Page 35 of 158 S6E2H1 シリーズ 端子 機能 端子名 DTTI1X_0 LQFP 120 端子番号 LQFP LQFP 100 80 FBGA 121 8 8 8 E3 55 - - J9 96 81 66 A8 50 45 35 K8 IC10_0 95 80 65 B8 IC10_1 54 - - H8 IC11_0 94 79 64 C8 53 - - G7 93 78 63 A9 IC12_1 52 - - H7 IC13_0 92 77 62 B9 IC13_1 51 - - H6 2 2 2 C1 32 27 - L2 3 3 3 C2 33 28 - J3 4 4 4 D1 34 29 - J5 5 5 5 D2 35 30 - H5 6 6 6 D3 36 31 21 K3 7 7 7 E2 37 32 22 J4 DTTI1X_1 FRCK1_0 FRCK1_1 IC11_1 IC12_0 多機能 タイマ 1 機能説明 多機能タイマ 1 の RTO10～RTO15 出力を制御する波 形ジェネレータの入力信号 16 ビットフリーランタイマ ch.1 の外部クロック入力 端子 多機能タイマ 1 の 16 ビットインプットキャプチャの 入力端子。 ICxx は、チャネル数を示します。 RTO10_0 (PPG10_0) RTO10_1 (PPG10_1) RTO11_0 (PPG10_0) RTO11_1 (PPG10_1) RTO12_0 (PPG12_0) RTO12_1 (PPG12_1) RTO13_0 (PPG12_0) RTO13_1 (PPG12_1) RTO14_0 (PPG14_0) RTO14_1 (PPG14_1) 多機能タイマ 1 の波形ジェネレータ出力端子。 PPG1 出力モードで使用するときは、PPG10 として機 能します。 RTO15_0 (PPG14_0) 多機能タイマ 1 の波形ジェネレータ出力端子。 PPG1 出力モードで使用するときは、PPG14 として機 能します。 RTO15_1 (PPG14_1) 多機能タイマ 1 の波形ジェネレータ出力端子。 PPG1 出力モードで使用するときは、PPG10 として機 能します。 多機能タイマ 1 の波形ジェネレータ出力端子。 PPG1 出力モードで使用するときは、PPG12 として機 能します。 多機能タイマ 1 の波形ジェネレータ出力端子。 PPG1 出力モードで使用するときは、PPG12 として機 能します。 多機能タイマ 1 の波形ジェネレータ出力端子。 PPG1 出力モードで使用するときは、PPG14 として機 能します。 Document Number: 001-99424 Rev.*C Page 36 of 158 S6E2H1 シリーズ 端子 機能 端子名 機能説明 DTTI2X_0 DTTI2X_1 多機能タイマ 2 の RTO20～RTO25 出力を制御する波 形ジェネレータの入力信号 FRCK2_0 FRCK2_1 16 ビットフリーランタイマ ch.2 の外部クロック入力 端子 IC22_0 IC22_1 多機能 タイマ 2 クアッド カウンタ 0 クアッド カウンタ 1 IC23_0 IC23_1 RTO20_0 (PPG20_0) RTO20_1 (PPG20_1) RTO21_0 (PPG20_0) RTO21_1 (PPG20_1) RTO22_0 (PPG22_0) RTO22_1 (PPG22_1) RTO23_0 (PPG22_0) RTO23_1 (PPG22_1) RTO24_0 (PPG24_0) RTO24_1 (PPG24_1) RTO25_0 (PPG24_0) RTO25_1 (PPG24_1) AIN0_0 AIN0_1 AIN0_2 BIN0_0 BIN0_1 BIN0_2 ZIN0_0 ZIN0_1 ZIN0_2 AIN1_0 AIN1_1 AIN1_2 BIN1_0 BIN1_1 BIN1_2 ZIN1_0 ZIN1_1 ZIN1_2 端子番号 LQFP LQFP 100 80 64 53 FBGA 121 F8 15 10 10 F4 116 101 96 86 76 - B2 D6 119 100 99 85 79 - A2 A7 118 99 98 84 78 - A3 B7 114 98 94 83 74 - C3 C7 113 97 93 82 73 67 B4 D7 多機能タイマ 2 の波形ジェネレータ出力端子。 PPG2 出力モードで使用するときは、PPG20 として機 能します。 69 59 48 F9 9 - - E4 多機能タイマ 2 の波形ジェネレータ出力端子。 PPG2 出力モードで使用するときは、PPG20 として機 能します。 68 58 47 F10 10 - - F5 多機能タイマ 2 の波形ジェネレータ出力端子。 PPG2 出力モードで使用するときは、PPG22 として機 能します。 67 57 46 G8 11 - - F6 多機能タイマ 2 の波形ジェネレータ出力端子。 PPG2 出力モードで使用するときは、PPG22 として機 能します。 87 72 58 C10 12 - - G5 多機能タイマ 2 の波形ジェネレータ出力端子。 PPG2 出力モードで使用するときは、PPG24 として機 能します。 88 73 59 C11 13 - - G6 多機能タイマ 2 の波形ジェネレータ出力端子。 PPG2 出力モードで使用するときは、PPG24 として機 能します。 89 74 - B11 14 9 9 E1 24 51 2 25 52 3 26 53 4 10 89 48 11 88 49 12 87 50 19 2 20 3 21 4 74 43 73 44 72 45 14 2 15 3 16 4 33 34 35 H2 H6 C1 H3 H7 C2 H4 G7 D1 F5 B11 J7 F6 C11 J8 G5 C10 K8 IC20_0 IC20_1 IC21_0 IC21_1 LQFP 120 74 多機能タイマ 2 の 16 ビットインプットキャプチャの 入力端子。 ICxx は、チャネル数を示します。 QPRC ch.0 の AIN 入力端子 QPRC ch.0 の BIN 入力端子 QPRC ch.0 の ZIN 入力端子 QPRC ch.1 の AIN 入力端子 QPRC ch.1 の BIN 入力端子 QPRC ch.1 の ZIN 入力端子 Document Number: 001-99424 Rev.*C Page 37 of 158 S6E2H1 シリーズ 端子 機能 端子名 AIN2_0 AIN2_1 クアッド カウンタ 2 低消費電力 DAC VBAT Reset QPRC ch.2 の AIN 入力端子 AIN2_2 BIN2_0 BIN2_1 BIN2_2 ZIN2_0 ZIN2_1 リアル タイム クロック 機能説明 ZIN2_2 RTCCO_0 RTCCO_1 RTCCO_2 SUBOUT_0 SUBOUT_1 SUBOUT_2 WKUP0 WKUP1 WKUP2 WKUP3 DA0 DA1 VREGCTL VWAKEUP INITX MD1 Mode MD0 QPRC ch.2 の BIN 入力端子 QPRC ch.2 の ZIN 入力端子 リアルタイムクロックの 0.5 秒パルス出力端子 サブクロック出力端子 ディープスタンバイモード復帰信号入力端子 0 ディープスタンバイモード復帰信号入力端子 1 ディープスタンバイモード復帰信号入力端子 2 ディープスタンバイモード復帰信号入力端子 3 D/A コンバータ ch.0 のアナログ出力端子 D/A コンバータ ch.1 のアナログ出力端子 オンボードレギュレータ制御用端子 ハイバネーション状態からの復帰信号入力端子 外部リセット入力端子。 INITX=L のとき、リセットが有効。 モード 1 端子。 フラッシュメモリのシリアル書込み時は、MD1=L を 入力してください。 モード 0 端子。 通常動作時は、MD0=L を入力してください。フラッ シュメモリのシリアル書込み時は、MD0=H を入力し てください。 Power VCC 電源端子 GND VSS GND 端子 Clock X0 X1 X0A X1A CROUT_0 CROUT_1 メインクロック(発振)入力端子 メインクロック(発振)I/O 端子 サブクロック(発振)入力端子 サブクロック(発振)I/O 端子 高速内蔵 CR 発振クロック出力ポート Document Number: 001-99424 Rev.*C LQFP 120 33 119 端子番号 LQFP LQFP 100 80 28 99 79 FBGA 121 J3 A2 69 34 59 29 48 - F9 J5 118 68 98 58 78 47 A3 F10 35 115 30 95 75 H5 B3 67 115 64 23 115 64 23 116 14 50 69 36 37 41 42 57 95 54 18 95 54 18 96 9 45 59 31 32 36 37 46 75 43 13 75 43 13 76 9 35 48 21 22 26 27 G8 B3 H9 H1 B3 H9 H1 B2 E1 K8 F9 K3 J4 K5 K6 38 33 23 L3 56 46 36 L8 57 47 37 K9 1 31 46 61 91 117 107 30 45 60 90 120 1 26 41 51 76 97 92 25 40 50 75 100 1 31 61 77 20 30 40 60 80 B1 K1 K7 K11 A10 A4 A6 L1 L7 L11 A11 A1 - - - K10 58 59 39 40 87 113 48 49 34 35 72 93 38 39 24 25 58 73 L9 L10 L4 K4 C10 B4 Page 38 of 158 S6E2H1 シリーズ 端子 機能 ADC Power VBAT Power ADC GND C 端子 端子名 AVCC AVRL AVRH VBAT AVSS C 機能説明 A/D コンバータ, D/A コンバータの アナログ電源端子 A/D コンバータのアナログ基準電圧入力端子 A/D コンバータのアナログ基準電圧入力端子 VBAT 電源端子バックアップ電源（電池など）やシ ステム電源からの供給 LQFP 120 端子番号 LQFP LQFP 100 80 FBGA 121 70 60 49 J11 72 73 62 63 51 52 G11 F11 43 38 28 L5 A/D コンバータ, D/A コンバータの GND 端子 71 61 50 H11 電源安定化容量端子 44 39 29 L6 ＜注意事項＞ − 本デバイスには、JTAG 標準のテストアクセスポート(TAP)が搭載されていますが、IEEE 1149.1-2001 に完全に準拠してい ません。32bit の ID 番号は、他シリーズの ID 番号と重なる場合があります。また、JTAG 端子は TAP コントローラへのアク セス以外の目的に対しても使用されます。 Document Number: 001-99424 Rev.*C Page 39 of 158 S6E2H1 シリーズ 5. 入出力回路形式 分 類 A 回路 備考 メイン発振/GPIO 切換え可能 メイン発振機能選択時 P-ch P-ch Digital output X1 − 発振帰還抵抗 : 約 1 MΩ − スタンバイ制御あり − GPIO 機能選択時 N-ch Digital output R − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − CMOS レベルヒステリシス入力 − プルアップ抵抗 : 約 50 kΩ Pull-up resistor control Digital input Standby mode control Clock input Standby mode control Digital input Standby mode control R P-ch P-ch Digital output N-ch Digital output X0 Pull-up resistor control B Pull-up resistor Digital input Document Number: 001-99424 Rev.*C Page 40 of 158 S6E2H1 シリーズ 分 類 C 回路 備考 Digital input − オープンドレイン出力 − CMOS レベルヒステリシス入力 − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − I2C 端子として使用するとき、デジタ Digital output N-ch E P-ch P-ch Digital output ル出力 P-ch トランジスタは常にオフ です。 N-ch Digital output R Pull-up resistor control Digital input Standby mode control F P-ch P-ch N-ch Digital output Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − 入力制御あり − アナログ入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − I2C 端子として使用するとき、デジタ ル出力 P-ch トランジスタは常にオフ です。 Pull-up resistor control R Digital input Standby mode control Analog input Input control Document Number: 001-99424 Rev.*C Page 41 of 158 S6E2H1 シリーズ 分 類 G 回路 P-ch P-ch 備考 Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -12 mA, IOL = 12 mA − I2C 端子として使用するとき、デジタ ル出力 P-ch トランジスタは常にオフ です。 N-ch Digital output R Pull-up resistor control Digital input Standby mode control I P-ch P-ch N-ch Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − 5V トレラント − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − PZR レジスタ制御可能 Digital output R Pull-up resistor control Digital input Standby mode control CMOS レベルヒステリシス入力 J Mode input Document Number: 001-99424 Rev.*C Page 42 of 158 S6E2H1 シリーズ 分 類 L 回路 P-ch P-ch 備考 Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -8 mA, IOL = 8 mA − I2C 端子として使用するとき、デジタ ル出力 P-ch トランジスタは常にオフ です。 N-ch Digital output Pull-up resistor control Digital input R Standby mode control M P-ch P-ch N-ch R Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − 入力制御あり − アナログ入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -8 mA, IOL = 8 mA Digital output Pull-up resistor control Digital input Standby mode control Analog input Input control Document Number: 001-99424 Rev.*C Page 43 of 158 S6E2H1 シリーズ 分 類 N 回路 P-ch P-ch 備考 Pull-up resistor control Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − 5V トレラント − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA (GPIO) − IOL = 20 mA (Fast Mode Plus) − N-ch N-ch I2C 端子として使用するとき、デジタ ル出力 P-ch トランジスタは常にオフ Digital output です。 Fast mode control R Digital input Standby mode control O P-ch P-ch Pull-up resistor control Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − 5V トレラント − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − IO の設定はペリフェラルマニュアル 『本編』の『VBAT ドメイン』の章を 参照してください N-ch Digital output R Digital input Standby mode control Document Number: 001-99424 Rev.*C Page 44 of 158 S6E2H1 シリーズ 分 類 P 回路 P-ch P-ch X0A 備考 Pull-up resistor control Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − IO の設定はペリフェラルマニュアル 『本編』の『VBAT ドメイン』の章を 参照してください N-ch Digital output R Digital input Standby mode control OSC サブ発振/GPIO 切換え可能 Q サブ発振機能選択時 P-ch P-ch X1A N-ch Pull-up resistor control Digital output Digital output − 発振帰還抵抗 : 約 10 MΩ − スタンバイ制御あり GPIO 機能選択時 − CMOS レベル出力 − CMOS レベルヒステリシス入力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -4 mA, IOL = 4 mA − IO の設定はペリフェラルマニュアル 『本編』の『VBAT ドメイン』の章を R Digital input 参照してください Standby mode control OSC RX Standby mode control Clock input Document Number: 001-99424 Rev.*C Page 45 of 158 S6E2H1 シリーズ 分 類 R 回路 P-ch P-ch 備考 Pull-up resistor control Digital output − CMOS レベル出力 − CMOS レベルヒステリシス入力 − アナログ出力 − プルアップ抵抗制御あり − スタンバイ制御あり − プルアップ抵抗 : 約 50 kΩ − IOH = -12 mA, IOL = 12 mA (4.5V～5.5V) − N-ch Digital output IOH = -8 mA, IOL = 8 mA (2.7V～4.5V) R Digital input Standby mode control Analog output Document Number: 001-99424 Rev.*C Page 46 of 158 S6E2H1 シリーズ 6. 取扱上のご注意 半導体デバイスは、ある確率で故障します。また、半導体デバイスの故障は、使用される条件(回路条件, 環境条件など)によっても 大きく左右されます。 以下に、半導体デバイスをより信頼性の高い状態で使用していただくために、注意・配慮しなければならない事項について説明し ます。 6.1 設計上の注意事項 ここでは、半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。 絶対最大定格の遵守 半導体デバイスは、過剰なストレス (電圧, 電流, 温度など) が加わると破壊する可能性があります。この限界値を定めたものが絶 対最大定格です。従って、定格を一項目でも超えることのないようご注意ください。 推奨動作条件の遵守 推奨動作条件は、半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は、全てこの条件の範囲内で保証されま す。常に推奨動作条件下で使用してください。この条件を越えて使用すると、信頼性に悪影響を及ぼすことがあります。 本資料に記載されていない項目, 使用条件, 論理組み合わせでの使用は、保証していません。記載されている以外の条件での使用 をお考えの場合は、必ず事前に営業部門までご相談ください。 端子の処理と保護 半導体デバイスには、電源および各種入出力端子があります。これらに対して以下の注意が必要です。 (1) 過電圧・過電流の防止 各端子に最大定格を超える電圧・電流が印加されると、デバイスの内部に劣化が生じ、著しい場合には破壊に至ります。機 器の設計の際には、このような過電圧・過電流の発生を防止してください。 (2) 出力端子の保護 出力端子を電源端子または他の出力端子とショートしたり、大きな容量負荷を接続すると大電流が流れる場合があります。 この状態が長時間続くとデバイスが劣化しますので、このような接続はしないようにしてください。 (3) 未使用入力端子の処理 インピーダンスの非常に高い入力端子は、オープン状態で使用すると動作が不安定になる場合があります。適切な抵抗を介 して電源端子やグランド端子に接続してください。 ラッチアップ 半導体デバイスは、基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧が加えられた場合、内部 の寄生 PNPN 接合 (サイリスタ構造) が導通して、数百 mA を越える大電流が電源端子に流れ続けることがあります。これをラッ チアップと呼びます。この現象が起きるとデバイスの信頼性を損ねるだけでなく、破壊に至り発熱・発煙・発火の恐れもあります。 これを防止するために、以下の点にご注意ください。 (1) 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ, サージ等にも注意してください。 (2) 電源投入シーケンスを考慮し、異常な電流が流れないようにしてください。 Document Number: 001-99424 Rev.*C Page 47 of 158 S6E2H1 シリーズ 安全等の規制と規格の遵守 世界各国では、安全や、電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際しては、これらの規制と 規格に適合するようお願いします。 フェイル・セーフ設計 半導体デバイスは、ある確率で故障が発生します。半導体デバイスが故障しても、結果的に人身事故, 火災事故, 社会的な損害を 生じさせないよう、お客様は、装置の冗長設計, 延焼対策設計, 過電流防止設計, 誤動作防止設計などの安全設計をお願いします。 用途に関する注意 本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途に使用されることを意図して設 計・製造されています。極めて高度な安全性が要求され、仮に当該安全性が確保されない場合、社会的に重大な影響を与えかつ直 接生命・身体に対する重大な危険性を伴う用途 (原子力施設における核反応制御, 航空機自動飛行制御,航空交通管制, 大量輸送シ ステムにおける運行制御, 生命維持のための医療機器, 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼 性が要求される用途 (海底中継器, 宇宙衛星をいう) に使用されるよう設計・製造されたものではありません。当社は、これらの用 途に当該製品が使用されたことにより発生した損害などについては、責任を負いかねますのでご了承ください。 6.2 パッケージ実装上の注意事項 パッケージには、リード挿入形と表面実装形があります。いずれの場合も、はんだ付け時の耐熱性に関する品質保証は,当社の推奨 する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門までお問い合わせください。 リード挿入形 リード挿入形パッケージのプリント板への実装方法は、プリント板へ直接はんだ付けする方法とソケットを使用してプリント板に 実装する方法とがあります。 プリント板へ直接はんだ付けする場合は、プリント板のスルーホールにリード挿入後、噴流はんだによるフローはんだ方法 (ウェー ブソルダリング法) が一般的に使用されます。この場合、はんだ付け実装時には、通常最大定格の保存温度を上回る熱ストレスが リード部分に加わります。当社の実装推奨条件で実装してください。 ソケット実装方法でご使用になる場合、ソケットの接点の表面処理と IC のリードの表面処理が異なるとき、長時間経過後、接触 不良を起こすことがあります。このため、ソケットの接点の表面処理と IC のリードの表面処理の状態を確認してから実装するこ とをお勧めします。 表面実装形 表面実装形パッケージは、リード挿入形と比較して、リードが細く薄いため、リードが変形し易い性質をもっています。また、パッ ケージの多ピン化に伴い、リードピッチも狭く、リード変形によるオープン不良や、はんだブリッジによるショート不良が発生し やすいため、適切な実装技術が必要となります。 当社ははんだリフロー方法を推奨し、製品ごとに実装条件のランク分類を実施しています。当社推奨のランク分類に従って実装し てください。 鉛フリーパッケージ FBGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合、使用状況により接合強度が低下することがあり ますのでご注意願います。 Document Number: 001-99424 Rev.*C Page 48 of 158 S6E2H1 シリーズ 半導体デバイスの保管について プラスチックパッケージは樹脂でできているため、自然の環境に放置することにより吸湿します。吸湿したパッケージに実装時の 熱が加わった場合、界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります。以下の点にご注意くださ い。 (1) 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて、温度変化の少ない場所に保管してく ださい。 (2) 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70%RH 以下, 温度 5°C～30°C で保管をお願いします。ドライ パッケージを開封した場合には湿度 40%～70%RH を推奨いたします。 (3) 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い、乾燥剤としてシリカゲルを使 用しております。半導体デバイスはアルミラミネート袋に入れて密封して保管してください。 (4) 腐食性ガスの発生する場所や塵埃の多い所は避けてください。 ベーキングについて 吸湿したパッケージはベーキング (加熱乾燥) を実施することにより除湿することが可能です。 ベーキングは、当社の推奨する条件で実施してください。 条件:125°C/24 時間 静電気 半導体デバイスは静電気による破壊を起こしやすいため、以下の点についてご注意ください。 (1) 作業環境の相対湿度は 40 % ~ 70%RH にしてください。 除電装置 (イオン発生装置) の使用なども必要に応じて検討してください。 (2) 使用するコンベア, 半田槽, 半田ゴテ, および周辺付帯設備は大地に接地してください。 (3) 人体の帯電防止のため、指輪または腕輪などから高抵抗 (1 MΩ 程度) で大地に接地したり、導電性の衣服・靴を着用し、床に 導電マットを敷くなど帯電電荷を最小限に保つようにしてください。 (4) 治具, 計器類は, 接地または帯電防止化を実施してください。 (5) 組立完了基板の収納時、発泡スチロールなどの帯電し易い材料の使用は避けてください。 Document Number: 001-99424 Rev.*C Page 49 of 158 S6E2H1 シリーズ 6.3 使用環境に関する注意事項 半導体デバイスの信頼性は、先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあたっては、以下の点にご 注意ください。 (1) 湿度環境 高湿度環境下での長期の使用は、デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合があります。 高湿度が想定される場合は、防湿処理を施す等の配慮をお願いします。 (2) 静電気放電 半導体デバイスの直近に高電圧に帯電したものが存在すると、放電が発生し誤動作の原因となることがあります。 このような場合、帯電の防止または放電の防止の処置をお願いします。 (3) 腐食性ガス, 塵埃, 油 腐食性ガス雰囲気中や、塵埃, 油等がデバイスに付着した状態で使用すると、化学反応によりデバイスに悪影響を及ぼす場合 があります。このような環境下でご使用の場合は、防止策についてご検討ください。 (4) 放射線・宇宙線 一般のデバイスは、設計上、放射線, 宇宙線にさらされる環境を想定しておりません。したがって、これらを遮蔽してご使用 ください。 (5) 発煙・発火 樹脂モールド型のデバイスは、不燃性ではありません。発火物の近くでは、ご使用にならないでください。発煙・発火しま すと、その際に毒性を持ったガスが発生する恐れがあります。 その他、特殊な環境下でのご使用をお考えの場合は、営業部門にご相談ください。 Document Number: 001-99424 Rev.*C Page 50 of 158 S6E2H1 シリーズ 7. デバイス使用上の注意 電源端子について VCC, VSS 端子が複数ある場合、デバイス設計上はラッチアップなどの誤動作を防止するためにデバイス内部で同電位にすべきも のどうしを接続してありますが、不要輻射の低減・グランドレベルの上昇によるストローブ信号の誤動作の防止・総出力電流規格 を遵守などのために、必ずそれらすべてを外部で電源およびグランドに接続してください。また、電流供給源からできる限り低 インピーダンスで本デバイスの各電源端子と GND 端子に接続してください。 さらに、本デバイスの近くで各電源端子 と GND 端子の間に 0.1 μF 程度のセラミックコンデンサをバイパスコンデンサとして接 続することを推奨します。 電源端子について 電源電圧の変動が VCC の推奨動作条件内においても、急激な変化があると誤動作することがあります。安定化の基準として VCC は、商用周波数 (50 Hz～60 Hz) におけるリプル変動(ピークピーク値) を推奨動作条件内の 10％以内にしてください。かつ電源切 換えによる瞬間変動の過渡変動率は 0.1 V/μs 以下にしてください。 水晶発振回路について X0/X1, X0A/X1A 端子の近辺のノイズは本デバイスの誤動作の原因となります。X0/X1, X0A/X1A 端子および水晶発振子さらにグ ランドへのバイパスコンデンサはできる限り近くに配置するようにプリント板を設計してください。 また、X0/X1, X0A/X1A 端子の周りをグランドで囲むようなプリント板アートワークは安定した動作を期待できるため、強く推奨 します。 実装基板にて、使用する水晶振動子の発振評価を実施してください。 サブクロック用水晶振動子について 本シリーズのサブクロック発振回路は消費電流を低く抑えた設計を行っており、増幅度が低い回路となっています。安定した発振 をさせるためサブクロック用水晶振動子には、以下の条件を満たす水晶振動子の使用を推奨します。  表面実装タイプ サイズ: 3.2 mm × 1.5 mm 以上 負荷容量: 6 pF～7 pF 程度  リードタイプ 負荷容量: 6 pF～7 pF 程度 Document Number: 001-99424 Rev.*C Page 51 of 158 S6E2H1 シリーズ 外部クロック使用時の注意 メインクロックの入力として外部クロックを使用する場合は、X0/X1 端子を外部クロック入力に設定し、X0 端子にクロックを入 力してください。X1(PE3)端子は汎用 I/O ポートとして使用できます。 同様にサブクロックの入力として外部クロックを使用する場合は、X0A/X1A 端子を外部クロック入力に設定し、X0A 端子にクロッ クを入力してください。X1A(P47)端子は汎用 I/O ポートとして使用できます。 ・外部クロック使用例 本デバイス X0(X0A) 外部クロック入力に 設定 汎用 I/O ポートとし て使用可能 X1(PE3), X1A(P47) マルチファンクションシリアル端子を I2C 端子として使用する場合の扱いについて マルチファンクションシリアル端子を I2C 端子として使用する場合、デジタル出力 P-ch トランジスタは常にディセーブルです。し かし、I2C 端子もほかの端子と同様に、デバイスの電気的特性を守り、電源をオフにしたまま外部 I2C バスシステムへ接続してはい けません。 C 端子について 本シリーズはレギュレータを内蔵しています。必ず C 端子と GND 端子の間にレギュレータ用の平滑コンデンサ(CS)を接続してく ださい。平滑コンデンサにはセラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。 なお、積層セラミックコンデンサは、温度による容量値の変化幅に特性(F 特性, Y5V 特性)を持つものがあります。コンデンサの温 度特性を確認し、使用条件において規格値を満たすコンデンサを使用してください。 本シリーズでは 4.7 μF 程度の平滑コンデンサを推奨します。 C 本デバイス CS VSS GND モード端子(MD0)について モード端子(MD0)は VCC 端子または VSS 端子に直接接続してください。内蔵フラッシュメモリ書換えなどの目的で、モード端子 レベルを変更できるようにプルアップまたはプルダウンをする場合には、ノイズによりデバイスが意図せずテストモードに入るの を防止するため、プルアップまたはプルダウンに使用する抵抗値はできるだけ低く抑えると共に、モード端子から VCC 端子また は VSS 端子への距離を最小にし、できるだけ低インピーダンスで接続するようにプリント基板を設計してください。 Document Number: 001-99424 Rev.*C Page 52 of 158 S6E2H1 シリーズ 電源投入時について 電源を投入/切断する際は同時か、あるいは次の順番で投入/切断を行ってください。すべての電源の投入後に正常動作します。 VBAT のみ電源 on するには、VBAT と VCC を電源 on して、ハイバネーション制御してから VCC を電源 off することで可能です。 ハイバネーション制御については、FM4 ペリフェラルマニュアル(002-04856)の CHAPTER 7-2: VBAT ドメイン(A)を参照ください。 なお、A/D コンバータおよび D/A コンバータを使用しない場合でも、AVCC = VCC レベル, AVSS = VSS レベルに接続してください。 投入時: VBAT → VCC VCC → AVCC → AVRH 切断時: AVRH → AVCC → VCC VCC → VBAT シリアル通信について シリアル通信においては、ノイズなどにより間違ったデータを受信する可能性があります。そのため、ノイズを抑えるボードの設 計をしてください。 また、万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し、最後にデータのチェックサムなどを付加してエラー 検出を行ってください。エラーが検出された場合には、再送を行うなどの処理をしてください。 メモリサイズの異なる製品間およびフラッシュメモリ製品と MASK 製品の特性差について メモリサイズの異なる製品間およびフラッシュメモリ製品と MASK 製品ではチップレイアウトやメモリ構造の違いにより消費電 流や ESD, ラッチアップ, ノイズ特性, 発振特性等を含めた電気的特性が異なります。 お客様にて同一シリーズの別製品に切り換えて使用する際は、電気的特性の評価を行ってください。 5 V トレラント I/O のプルアップ機能について 5 V トレラント I/O のプルアップ機能使用時は VCC 電圧以上の信号を入力してはいけません。 基板上の隣接配線について 水晶発振回路 X1A と P48/VREGCTL の配線を隣接して並走させると、P48/VREGCTL の変化で X1A にノイズが載り、発振が誤カ ウントする可能性があります。それを避けるために、両者の配線の距離をできるだけ離し、間にグランドパタンを挿入してくださ い。 本デバイス P46/ X0A P47/ X1A P48/ P49/ VREGCTL VWAKEUP 配線を並走させない グランド グランドパタン挿入 デバッグ機能を兼用している端子について TDO/TMS/TDI/TCK/TRSTX, SWO/SWDIO/SWCLK と兼用している端子は出力のみで使用してください。入力として使用してはいけ ません。 Document Number: 001-99424 Rev.*C Page 53 of 158 S6E2H1 シリーズ 8. ブロックダイヤグラム *: S6E2H14E0A, S6E2H16E0A では、ETM は使用できません。 Document Number: 001-99424 Rev.*C Page 54 of 158 S6E2H1 シリーズ 9. メモリサイズ メモリサイズについては、 「1. 品種構成」の「メモリサイズ」を参照してください。 10. メモリマップ メモリマップ (1) Peripherals Area 0x41FF_FFFF Reserved 0x4007_0000 0x4006_F000 GPIO 0xFFFF_FFFF Reserved Reserved 0xE010_0000 0xE000_0000 0xD000_0000 Cortex-M4 Private Peripherals Reg. Area 0x4006_2000 0x4006_1000 0x4006_0000 External Device Area 0x4004_0000 0x4003_F000 DSTC DMAC Reserved EXT-bus I/F 0x6000_0000 Reserved Reserved 0x4400_0000 0x4200_0000 0x4003_C800 32 Mbytes Bit band alias 0x4003_C100 0x4003_B000 Peripherals 0x4000_0000 0x4003_A000 0x4003_9000 0x4003_8000 Reserved 0x2400_0000 0x2200_0000 0x4003_6000 32 Mbytes Bit band alias Reserved 0x2010_0000 0x200E_0000 0x200C_0000 0x2004_4000 メモリサイズの 詳細は 次項の「●メモリマップ(2)」 を参照してください。 0x2004_0000 0x2003_C000 0x2000_0000 0x1FFF_8000 0x0050_0000 0x0040_0000 Work Flash I/F Work Flash Reserved SRAM2 SRAM1 Reserved SRAM0 Reserved Security/CR Trim MainFlash 0x0000_0000 0x4003_5000 RTC/Port Ctrl Watch Counter CRC MFS Reserved LVD/DS mode 0x4003_4000 0x4003_3000 0x4003_2000 Reserved 0x4003_1000 Int-Req.Read EXTI Reserved CR Trim 0x4003_0000 0x4002_F000 0x4002_E000 Reserved 0x4002_8000 0x4002_7000 0x4002_6000 0x4002_5000 0x4002_4000 0x4002_3000 0x4002_2000 0x4002_1000 0x4002_0000 0x4001_6000 0x4001_5000 0x4001_3000 0x4001_2000 0x4001_1000 0x4001_0000 0x4000_1000 0x4000_0000 Document Number: 001-99424 Rev.*C Peripheral Clock Gating 0x4003_C000 Low Speed CR Prescaler A/DC QPRC Base Timer PPG Reserved MFT Unit2 MFT Unit1 MFT Unit0 Reserved Dual Timer Reserved SW WDT HW WDT Clock/Reset Reserved MainFlash I/F Page 55 of 158 S6E2H1 シリーズ メモリマップ (2) S6E2H16E0A S6E2H16F0A S6E2H16G0A 0x200D_FFFF S6E2H14E0A S6E2H14F0A S6E2H14G0A 0x200D_FFFF Reserved 0x200C_8000 0x200C_0000 Reserved 0x200C_8000 Work Flash 32Kbytes 0x200C_0000 Work Flash 32Kbytes Reserved Reserved 0x2004_4000 SRAM2 16 Kbytes 0x2004_0000 SRAM1 16 Kbytes 0x2004_2000 0x2004_0000 SRAM2 8 Kbytes 0x2003_E000 SRAM1 8 Kbytes 0x2003_C000 Reserved Reserved 0x2000_0000 0x2000_0000 SRAM0 32 Kbytes 0x1FFF_C000 SRAM0 16 Kbytes 0x1FFF_8000 Reserved Reserved 0x0040_6000 0x0040_6000 0x0040_4000 General purpose 0x0040_4000 General purpose 0x0040_2000 CR trimming Security 0x0040_2000 CR trimming Security 0x0040_0000 0x0040_0000 Reserved 0x0008_0000 Reserved MainFlash 512 Kbytes 0x0004_0000 MainFlash 256 Kbytes 0x0000_0000 Document Number: 001-99424 Rev.*C 0x0000_0000 Page 56 of 158 S6E2H1 シリーズ ペリフェラル・アドレスマップ スタート アドレス 0x4000_0000 0x4000_1000 0x4001_0000 0x4001_1000 0x4001_2000 0x4001_3000 0x4001_5000 0x4001_6000 0x4002_0000 0x4002_1000 0x4002_2000 0x4002_3000 0x4002_4000 0x4002_5000 0x4002_6000 0x4002_7000 0x4002_8000 0x4002_E000 0x4002_F000 0x4003_0000 0x4003_1000 0x4003_2000 0x4003_3000 0x4003_4000 0x4003_5000 0x4003_5800 0x4003_6000 0x4003_8000 0x4003_9000 0x4003_A000 0x4003_B000 0x4003_C000 0x4003_C100 0x4003_C800 0x4003_F000 0x4004_0000 0x4006_0000 0x4006_1000 0x4006_2000 0x4006_F000 0x4006_7000 0x200E_0000 エンド アドレス 0x4000_0FFF 0x4000_FFFF 0x4001_0FFF 0x4001_1FFF 0x4001_2FFF 0x4001_4FFF 0x4001_5FFF 0x4001_FFFF 0x4002_0FFF 0x4002_1FFF 0x4002_2FFF 0x4003_FFFF 0x4002_4FFF 0x4002_5FFF 0x4002_6FFF 0x4002_7FFF 0x4002_DFFF 0x4002_EFFF 0x4002_FFFF 0x4003_0FFF 0x4003_1FFF 0x4003_4FFF 0x4003_3FFF 0x4003_4FFF 0x4003_57FF 0x4003_5FFF 0x4003_7FFF 0x4003_8FFF 0x4003_9FFF 0x4003_AFFF 0x4003_BFFF 0x4003_C0FF 0x4003_C7FF 0x4003_EFFF 0x4003_FFFF 0x4005_FFFF 0x4006_0FFF 0x4006_1FFF 0x4006_EFFF 0x4006_FFFF 0x41FF_FFFF 0x200E_FFFF Document Number: 001-99424 Rev.*C バス AHB APB0 APB1 APB2 AHB AHB 周辺機能 MainFlash I/F レジスタ 予約 クロック・リセット制御 ハードウェアウォッチドッグタイマ ソフトウェアウォッチドッグタイマ 予約 デュアルタイマ 予約 多機能タイマ unit0 多機能タイマ unit1 多機能タイマ unit2 予約 PPG ベースタイマ クアッドカウンタ A/D コンバータ 予約 内蔵 CR トリミング 予約 外部割込み 割込み要因確認レジスタ 予約 D/A コンバータ 予約 低電圧検出 ディープスタンバイ制御部 予約 マルチファンクションシリアル CRC 時計カウンタ RTC/Port Ctrl 低速 CR 補正 周辺クロック停止 予約 外部バス I/F 予約 DMAC レジスタ DSTC レジスタ 予約 GPIO 予約 WorkFlash I/F レジスタ Page 57 of 158 S6E2H1 シリーズ 11. 各 CPU ステートにおける端子状態 端子の状態として使用している語句は、以下の意味を持ちます。  INITX=0 INITX 端子が L レベルの期間です。  INITX=1 INITX 端子が H レベルの期間です。  SPL=0 スタンバイモードコントロールレジスタ(STB_CTL)のスタンバイ端子レベル設定ビット(SPL)が 0 に設定された状態です。  SPL=1 スタンバイモードコントロールレジスタ(STB_CTL)のスタンバイ端子レベル設定ビット(SPL)が 1 に設定された状態です。  入力可 入力機能が使用可能な状態です。  内部入力"0"固定 入力機能が使用できない状態です。内部入力は L に固定されます。  Hi-Z 端子駆動用トランジスタを駆動禁止状態にし、端子を Hi-Z にします。  設定不可 設定できません。  直前状態保持 本モードに遷移する直前の状態を保持します。 内蔵されている周辺機能が動作中であれば、その周辺機能にしたがいます。 ポートとして使用している場合は、その状態を保持します。  アナログ入力可 アナログ入力が許可されています。  トレース出力 トレース機能が使用可能な状態です。  GPIO 選択 ディープスタンバイモード時、汎用 I/O ポートに切り換わります。  設定禁止 仕様制限により設定禁止です。 Document Number: 001-99424 Rev.*C Page 58 of 158 S6E2H1 シリーズ 端子状態一覧表 端 子 状 態 形 式 グループ 機能名 パワーオン リセット または 低電圧検出 状態 電源不安定 ‐ ‐ INITX 入力 状態 デバイス 内部 リセット 状態 ランモード または スリープ モード 状態 電源安定 INITX=0 INITX=1 ‐ ‐ 電源安定 INITX=1 ‐ タイマモード, RTC モード または ストップモード 状態 ディープスタンバイ RTC モード または ディープスタンバイ ストップモード 状態 電源安定 電源安定 INITX=1 INITX=1 SPL=0 SPL=1 SPL=0 SPL=1 Hi-Z/ Hi-Z/ GPIO 選択 直前状態 内部入力 内部入力 内部入力 保持 "0"固定 "0"固定 "0"固定 ディープ スタンバイ モード 復帰直後 状態 電源安定 INITX=1 - GPIO 選択時 設定不可 設定不可 設定不可 直前状態 保持 メイン水晶 発振入力端子/ 外部メイン クロック入力 選択時 入力可 入力可 入力可 入力可 入力可 GPIO 選択時 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ Hi-Z/ GPIO 選択 内部入力 内部入力 内部入力 "0"固定 "0"固定 "0"固定 GPIO 選択 外部メイン クロック入力 選択時 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ 内部入力 "0"固定 直前状態 保持 メイン水晶 発振出力端子 Hi-Z/ 内部入力 "0"固定 または 入力可 Hi-Z/ 内部入力 "0"固定 Hi-Z/ 内部入力 "0"固定 C INITX 入力端子 プルアップ/ 入力可 プルアッ プ/ 入力可 プルアッ プ/ 入力可 プルアップ/ 入力可 D モード 入力端子 入力可 入力可 入力可 入力可 入力可 入力可 入力可 入力可 入力可 モード 入力端子 入力可 入力可 入力可 入力可 入力可 入力可 入力可 入力可 入力可 GPIO 選択時 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ 入力可 GPIO 選択 Hi-Z/ 入力可 GPIO 選択 NMIX 選択時 設定不可 設定不可 設定不可 WKUP 入力可 Hi-Z/ WKUP 入力可 A B E F 入力可 入力可 直前状態 保持 入力可 Hi-Z/ 内部入力 "0"固定 GPIO 選択 入力可 直前状態保持/ 発振停止時*1 は Hi-Z/ 内部入力"0"固定 プルアップ プルアッ / プ/ 入力可 入力可 プルアッ プ/ 入力可 プルアッ プルアップ/ プ/ 入力可 入力可 直前状態 保持 GPIO 選択 上記以外の リソース選択 時 Hi-Z GPIO 選択時 Document Number: 001-99424 Rev.*C Hi-Z/ 入力可 Hi-Z/ 入力可 直前状態 保持 直前状態 保持 Hi-Z/ 内部入力 "0"固定 直前状態 保持 Page 59 of 158 S6E2H1 シリーズ 端 子 状 態 形 式 グループ 機能名 パワーオン リセット または 低電圧検出 状態 電源不安定 ‐ ‐ JTAG 選択時 Hi-Z INITX 入力 状態 デバイス 内部 リセット 状態 電源安定 INITX=0 INITX=1 ‐ ‐ プルアッ プ/ 入力可 タイマモード, RTC モード または ストップモード 状態 ディープスタンバイ RTC モード または ディープスタンバイ ストップモード 状態 ディープ スタンバイ モード 復帰直後 状態 電源安定 INITX=1 ‐ 電源安定 INITX=1 SPL=0 SPL=1 電源安定 INITX=1 SPL=0 SPL=1 電源安定 INITX=1 - プルアッ プ/ 入力可 直前状態 保持 直前状態 保持 G H ランモード または スリープ モード 状態 直前状態 保持 直前状態 保持 設定不可 設定不可 設定不可 Hi-Z/ Hi-Z/ GPIO 選択 内部入力 内部入力 内部入力 "0"固定 "0"固定 "0"固定 GPIO 選択 JTAG 選択時 Hi-Z プルアッ プ/ 入力可 プルアッ プ/ 入力可 直前状態 保持 直前状態 保持 直前状態 保持 Hi-Z/ Hi-Z/ GPIO 選択 内部入力 内部入力 内部入力 "0"固定 "0"固定 "0"固定 GPIO 選択 Hi-Z/ Hi-Z/ GPIO 選択 内部入力 内部入力 内部入力 "0"固定 "0"固定 "0"固定 GPIO 選択 上記以外の リソース選択 時 直前状態 保持 設定不可 設定不可 設定不可 Hi-Z Hi-Z/ 入力可 Hi-Z/ 入力可 設定不可 設定不可 設定不可 リソース選択 時 I 直前状態 保持 直前状態 保持 直前状態 保持 GPIO 選択時 アナログ出力 選択時 上記以外の リソース選択 時 Hi-Z Hi-Z/ 入力可 Hi-Z/ 入力可 設定不可 設定不可 設定不可 *2 直前状態 保持 直前状態 保持 GPIO 選択時 外部割込み 許可選択時 K 直前状態 保持 GPIO 選択時 GPIO 選択時 J 直前状態 保持 上記以外の リソース選択 時 Hi-Z GPIO 選択時 Document Number: 001-99424 Rev.*C Hi-Z/ 入力可 Hi-Z/ 入力可 直前状態 保持 *3 Hi-Z/ 内部入力 "0"固定 Hi-Z/ GPIO 選択 内部入力 内部入力 "0"固定 "0"固定 GPIO 選択 Hi-Z/ GPIO 選択 内部入力 内部入力 "0"固定 "0"固定 GPIO 選択 直前状態 保持 直前状態 保持 直前状態 保持 Hi-Z/ 内部入力 "0"固定 Page 60 of 158 S6E2H1 シリーズ 端 子 状 態 形 式 グループ 機能名 ランモード または スリープ モード 状態 タイマモード, RTC モード または ストップモード 状態 ディープスタンバイ RTC モード または ディープスタンバイ ストップモード 状態 ディープ スタンバイ モード 復帰直後 状態 電源安定 INITX=0 INITX=1 ‐ ‐ 電源安定 INITX=1 ‐ 電源安定 INITX=1 SPL=0 SPL=1 電源安定 INITX=1 SPL=0 SPL=1 電源安定 INITX=1 - Hi-Z Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ Hi-Z/ GPIO 選択 内部入力 内部入力 内部入力 "0"固定 "0"固定 "0"固定 GPIO 選択 Hi-Z Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ GPIO 選択 内部入力 内部入力 "0"固定 "0"固定 GPIO 選択 パワーオン リセット または 低電圧検出 状態 電源不安定 ‐ ‐ アナログ入力 選択時 INITX 入力 状態 デバイス 内部 リセット 状態 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 L 上記以外の リソース選択 時 GPIO 選択時 アナログ入力 選択時 M 外部割込み 許可選択時 上記以外の リソース選択 時 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 直前状態 保持 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ 内部入力 "0"固定 GPIO 選択時 Document Number: 001-99424 Rev.*C Page 61 of 158 S6E2H1 シリーズ 端 子 状 態 形 式 グループ 機能名 電源不安定 ‐ ‐ アナログ入力 選択時 N パワーオン リセット または 低電圧検出 状態 Hi-Z ランモード または スリープ モード 状態 タイマモード, RTC モード または ストップモード 状態 電源安定 INITX=0 INITX=1 ‐ ‐ 電源安定 INITX=1 ‐ 電源安定 INITX=1 SPL=0 SPL=1 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 INITX 入力 状態 デバイス 内部 リセット 状態 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 トレース選択 時 上記以外の リソース選択 時 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 ディープスタンバイ RTC モード または ディープスタンバイ ストップモード 状態 電源安定 INITX=1 SPL=0 SPL=1 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 ディープ スタンバイ モード 復帰直後 状態 電源安定 INITX=1 ‐ Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ GPIO 選択 内部入力 内部入力 "0"固定 "0"固定 GPIO 選択 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 トレース 出力 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ 内部入力 "0"固定 GPIO 選択時 アナログ入力 選択時 Hi-Z Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 トレース選択 時 O 外部割込み 許可選択時 上記以外の リソース選択 時 設定不可 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 GPIO 選択時 アナログ入力 選択時 P WKUP 許可時 上記以外の リソース選択 時 設定不可 GPIO 選択時 Document Number: 001-99424 Rev.*C 設定不可 設定不可 直前状態 保持 直前状態 保持 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 トレース 出力 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 直前状態 保持 Hi-Z/ GPIO 選択 内部入力 内部入力 "0"固定 "0"固定 Hi-Z/ 内部入力 "0"固定 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 直前状態 保持 WKUP 入力可 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 Hi-Z/ WKUP 入力可 Hi-Z/ Hi-Z/ GPIO 選択 内部入力 内部入力 内部入力 "0"固定 "0"固定 "0"固定 GPIO 選択 Hi-Z/ 内部入力 "0"固定/ アナログ 入力可 GPIO 選択 Page 62 of 158 S6E2H1 シリーズ 端 子 状 態 形 式 グループ 機能名 パワーオン リセット または 低電圧検出 状態 電源不安定 ‐ ‐ INITX 入力 状態 デバイス 内部 リセット 状態 電源安定 INITX=0 INITX=1 ‐ ‐ ランモード または スリープ モード 状態 タイマモード, RTC モード または ストップモード 状態 電源安定 INITX=1 ‐ 電源安定 INITX=1 SPL=0 SPL=1 WKUP 許可時 Q 外部割込み許 可 選択時 上記以外の リソース選択 時 設定不可 設定不可 直前状態 保持 設定不可 直前状態 保持 Hi-Z GPIO 選択時 Hi-Z/ 入力可 Hi-Z/ 入力可 直前状態 保持 Hi-Z/ 内部入力 "0"固定 ディープスタンバイ RTC モード または ディープスタンバイ ストップモード 状態 電源安定 INITX=1 SPL=0 SPL=1 Hi-Z/ WKUP WKUP 入力可 入力可 Hi-Z/ GPIO 選択 内部入力 内部入力 "0"固定 "0"固定 ディープ スタンバイ モード 復帰直後 状態 電源安定 INITX=1 ‐ GPIO 選択 *1: サブタイマ, 低速 CR タイマモード, ストップモード, RTC モード, ディープスタンバイ RTC モード, ディープスタンバイス トップモードは発振が停止します。 *2: タイマモード状態は直前状態保持、RTC モードまたはストップモード状態は GPIO 選択/内部入力 0 固定です。 *3: タイマモード状態は直前状態保持、RTC モードまたはストップモード状態は Hi-Z/内部入力 0 固定です。 Document Number: 001-99424 Rev.*C Page 63 of 158 S6E2H1 シリーズ VBAT 端子状態形式 VBAT ドメイン端子状態一覧表 VBAT パワー オン リセット グループ *1 機能名 INITX 入力 状態 ラン デバイス モード 内部 または リセット スリープ 状態 モード 状態 タイマモード, RTC モード または ストップモード 状態 電源不安 電源安定 電源安定 電源安定 電源安定 定 ‐ INITX=0 INITX=1 INITX=1 INITX=1 ‐ ‐ ‐ ‐ SPL=0 SPL=1 直前状態 直前状態 直前状態 直前状態 直前状態 設定不可 保持 保持 保持 保持 保持 GPIO 選択時 サブ水晶 発振 入力端子 S / 入力可 入力可 入力可 入力可 入力可 外部サブ クロック 入力選択 時 GPIO 直前状態 直前状態 直前状態 直前状態 設定不可 選択時 保持 保持 保持 保持 外部サブ クロック 直前状態 直前状態 直前状態 直前状態 設定不可 入力 保持 保持 保持 保持 選択時 T Hi-Z/ 直前状態 サブ水晶 内部入力 保持/ 直前状態 直前状態 直前状態 発振出力 "0"固定 発振 保持 保持 保持 または 端子 停止時は 入力可 Hi-Z*2 リソース 選択時 U Hi-Z GPIO 選択時 直前状態 直前状態 直前状態 直前状態 保持 保持 保持 保持 ディープスタンバイ RTC モード または ディープスタンバイ ストップモード 状態 ディープ VBAT スタンバイ VBAT RTC RTC モード モード モード 復帰直後 復帰直後 状態 状態 状態 電源安定 電源安定 INITX=1 SPL=0 SPL=1 直前状態 直前状態 保持 保持 INITX=1 GPIO 選択 電源安 電源安定 定 設定禁 止 直前状 直前状態 態 保持 保持 入力可 入力可 入力可 入力可 直前状態 保持 直前状態 保持 直前状態 保持 GPIO 選択 設定禁 止 直前状態 保持 直前状態 保持 直前状態 保持 直前状態 保持 直前状 直前状態 態 保持 保持 直前状態 保持/ 発振 停止時は Hi-Z *2 直前状態 保持/ 発振 停止時は Hi-Z *2 直前状態 保持/ 発振 停止時は Hi-Z *2 直前状態 保持 直前状 直前状態 態 保持 保持 直前状態 保持 直前状態 保持 直前状態 保持 直前状態 保持 直前状 直前状態 態 保持 保持 - *1: VBAT,VCC 電源投入状態 *2: WTOSCCNT レジスタの連携制御ビット(SOSCNTL)が 0 の場合は直前状態保持。 WTOSCCNT レジスタの連携制御ビット(SOSCNTL)が 1 の場合は、ストップモード, ディープスタンバイストップモード時に発 振が停止します。 Document Number: 001-99424 Rev.*C Page 64 of 158 S6E2H1 シリーズ 12. 電気的特性 12.1 絶対最大定格 項目 電源電圧*1 ,*2 電源電圧(VBAT) *1 ,*3 アナログ電源電圧*1 ,*4 アナログ基準電圧*1 ,*4 入力電圧*1 記号 定格値 備考 VCC 最大 VSS + 6.5 VBAT AVCC AVRH VSS - 0.5 VSS - 0.5 VSS - 0.5 VSS + 6.5 VSS + 6.5 VSS + 6.5 VCC + 0.5 (≦6.5 V) VSS + 6.5 AVCC + 0.5 (≦6.5 V) VCC + 0.5 (≦6.5 V) 10 20 20 22.4 4 8 12 20 100 50 - 10 mA mA mA mA mA mA mA mA mA mA mA 4 mA タイプ 8 mA タイプ 12 mA タイプ I2C Fm+ 4 mA タイプ 8 mA タイプ 12 mA タイプ I2C Fm+ 20 - 20 -4 8 - 12 - 100 - 50 + 150 mA mA mA mA mA mA mA °C 8 mA タイプ 12 mA タイプ 4 mA タイプ 8 mA タイプ 12 mA タイプ VI VSS - 0.5 VSS - 0.5 アナログ端子入力電圧*1 VIA VSS - 0.5 出力電圧*1 VO VSS - 0.5 "L"レベル最大出力電流*5 IOL - "L"レベル平均出力電流*6 IOLAV - ∑IOL ∑IOLAV - "H"レベル最大出力電流*5 IOH - "H"レベル平均出力電流*6 IOHAV - "L"レベル最大総出力電流 "L"レベル平均総出力電流*7 単位 最小 VSS - 0.5 ∑IOH "H"レベル最大総出力電流 ∑IOHAV "H"レベル平均総出力電流*7 TSTG 保存温度 *1: VSS = AVSS = 0 V を基準にした値です。 - 55 V V V V V V 5 V トレラント V V 4 mA タイプ *2: VCC は VSS - 0.5 V より低くなってはいけません。 *3: VBAT は VSS - 0.5 V より低くなってはいけません。 *4: 電源投入時など VCC + 0.5 V を超えてはいけません。 *5: 最大出力電流は、該当する端子 1 本のピーク値を規定します。 *6: 平均出力電流は、該当する端子 1 本に流れる電流の 100 ms の期間内での平均電流を規定します。 *7: 平均総出力電流は、該当する端子すべてに流れる電流の 100 ms の期間内での平均電流を規定します。 ＜注意事項＞ − 絶対最大定格を超えるストレス (電圧, 電流, 温度など) の印加は、半導体デバイスを破壊する可能性があります。したがっ て、定格を一項目でも超えることのないようご注意ください。 Document Number: 001-99424 Rev.*C Page 65 of 158 S6E2H1 シリーズ 12.2 推奨動作条件 項目 電源電圧 電源電圧(VBAT) アナログ電源電圧 基準電圧 記号 条件 VCC VBAT AVCC AVRH CS 平滑コンデンサ容量 規格値 - 最小 2.7*4 2.7 2.7 *3 最大 5.5 5.5 5.5 AVCC - 1 10 単位 V V V V μF 備考 AVCC=VCC 内蔵レギュレータ 用*1 TJ - 40 + 125 °C ジャンクション温度 T 40 *2 °C 周囲温度 A *1: 平滑コンデンサの接続方法は、 「デバイス使用上の注意」の「C 端子について」を参照してください。 動作温度 *2: 周囲温度(TA)の最大温度は、ジャンクション温度(TJ)を超えない範囲まで保証可能です。 周囲温度(TA)の計算式を以下に示します。 TA (Max) = TJ (Max) - Pd(Max) × θja Pd: 消費電力(W) θja: パッケージ熱抵抗(°C/W) Pd(Max) = VCC × ICC (Max) + Σ (IOL×VOL) + Σ ((VCC-VOH) × (- IOH)) IOL: L レベル出力電流 IOH: H レベル出力電流 VOL: L レベル出力電圧 VOH: H レベル出力電圧 *3: アナログ基準電圧は、コンペアクロック周期によって規格値が異なります。 詳細は「12.5 12 ビット A/D コンバータ」の章を参照してください。 *4: 電源電圧が最小値未満かつ低電圧リセット/割込み検出電圧以上の間は、内蔵高速 CR クロック (メイン PLL 使用含む)または 内蔵低速 CR クロックでの命令実行と低電圧検出のみ動作可能です。 各パッケージにおけるパッケージ熱抵抗と最大許容電力を以下に示します。 半導体デバイスは最大許容電力以下で動作が保証されます。 パッケージ熱抵抗と最大許容電力表 パッケージ LQH080 (0.5-mm pitch) LQI100 (0.5-mm pitch) LQM120 (0.5-mm pitch) FDI121 (0.5-mm pitch) 基板 熱抵抗 θja (°C/W) 単層両面 4層 単層両面 4層 単層両面 4層 単層両面 4層 82 56 59 39 71 50 63 37 最大許容電力(mW) TA=+85°C 488 714 678 1026 563 800 635 1081 TA=+105°C 244 357 339 513 282 400 317 540 ＜注意事項＞ − 推奨動作条件は、半導体デバイスの正常な動作を確保するための条件です。電気的特性の規格値は、すべてこの条件の範囲内 で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると、信頼性に悪影響を及ぼすことがあ ります。 データシートに記載されていない項目, 使用条件, 論理の組合せでの使用は、保証していません。記載されている以外の条件 での使用をお考えの場合は、必ず事前に営業部門までご相談ください。 Document Number: 001-99424 Rev.*C Page 66 of 158 S6E2H1 シリーズ 消費電力(Pd)の算出方法 消費電力は以下の式で表されます。 Pd = VCC × ICC + Σ (IOL × VOL) + Σ ((VCC - VOH) × (- IOH)) IOL: L レベル出力電流 IOH: H レベル出力電流 VOL: L レベル出力電圧 VOH: H レベル出力電圧 ICC はデバイス内で消費される電流です。 以下に分解できます。 ICC = ICC(INT) + ΣICC(IO) ICC(INT) : レギュレータを通して内部 Logic, メモリなどで消費される電流 ΣICC(IO) : 出力端子にて消費される電流(I/O スイッチング電流)の合計 ICC(INT)については「3.直流規格」の「(1)電流規格」によって予測できます (本規格の値は端子固定時の値のため、ICC(IO)は含んで いません)。 ICC(IO)についてはお客様のシステムに依存します。 以下の計算式により算出してください。 ICC(IO) = (CINT + CEXT) × VCC × fsw CINT: CEXT: fSW: 項目 端子内部負荷容量 記号 CINT 端子内部負荷容量 出力端子の外部負荷容量 端子スイッチング周波数 条件 容量値 4 mA タイプ 1.93 pF 8 mA タイプ 3.45 pF 12 mA タイプ 3.42 pF お客様ご自身で消費電力を評価可能な場合には、ICC(Max)の値は以下のように算出してください。 (1) 常温(+25°C)にて電流値 ICC(Typ)を測定 (2) (1)の値に動作時最大リーク電流値 ICC(leak_max)を加算 ICC(Max) = ICC(Typ) + ICC(leak_max) 項目 記号 動作時最大リーク電流 ICC(leak_max) Document Number: 001-99424 Rev.*C 条件 TJ = +125°C TJ = +105°C TJ = +85°C 電流値 16.8 mA 8.6 mA 5.8 mA Page 67 of 158 S6E2H1 シリーズ 電流説明図 Pd = VCC×ICC + Σ(IOL×VOL)＋Σ((VCC-VOH)×(－IOH)) ICC = ICC(INT)＋ΣICC(IO) VCC A ICC Chip ICC(INT) ΣICC(IO) A Regulator VOL V A ・・・ V IOL Flash VOH ・・・ Logic IOH RAM ICC(IO) CEXT ・・・ Document Number: 001-99424 Rev.*C Page 68 of 158 S6E2H1 シリーズ 12.3 直流規格 12.3.1 電流規格 Table 12-1 通常動作(PLL)の標準と最大の消費電流，フラッシュ·メモリから実行しているとき （フラッシュアクセラレータモードとトレースバッファ機能が有効） 項目 電源電流 記号 ICC 端子 名 VCC 規格値 条件 周波数*4 通常動作*5, *6 *9 (PLL) 160 MHz 144 MHz 120 MHz 100 MHz 80 MHz 60 MHz 40 MHz 20 MHz 8 MHz 4 MHz 160 MHz 144 MHz 120 MHz 100 MHz 80 MHz 60 MHz 40 MHz 20 MHz 8 MHz 4 MHz 標準*1 最大*2 51 47 39 33 27 20 14 7.6 3.9 2.7 30 28 23 20 16 12 8.7 5.0 2.8 2.1 71 67 59 53 47 40 34 28 24 23 51 48 43 40 36 32 29 25 23 22 単位 備考 mA *3 周辺クロック すべて ON 時 mA *3 周辺クロック すべて OFF 時 *1: TA=+25°C,VCC=3.3 V *2: TJ=+125°C,VCC=5.5 V *3: 全ポート固定時 *4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2。 *5: フラッシュアクセラレータモード, トレースバッファ機能動作 (FRWTR.RWT = 10, FBFCR.BE = 1)のとき *6: メインフラッシュメモリへのデータアクセスなし。 *7: 周波数は HCLK の値です。PCLK0=PCLK2=HCLK/2, PCLK1=HCLK。 *8: フラッシュアクセラレータモード, トレースバッファ機能停止 (FRWTR.RWT = 10, FBFCR.BE = 0)のとき *9: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 69 of 158 S6E2H1 シリーズ Table 12-2 通常動作(PLL)の標準と最大の消費電流，データアクセスを含むコードがフラッシュ·メモリから実行しているとき（フ ラッシュアクセラレータモードとトレースバッファ機能が無効） 規格値 端子 項目 記号 条件 周波数*7 単位 備考 名 標準*1 最大*2 76 160 MHz 56 71 144 MHz 51 電源電流 ICC VCC 通常動作*8 *9 (PLL) 120 MHz 100 MHz 80 MHz 60 MHz 40 MHz 20 MHz 8 MHz 4 MHz 160 MHz 144 MHz 120 MHz 100 MHz 80 MHz 60 MHz 40 MHz 20 MHz 8 MHz 4 MHz 43 37 30 23 16 8.5 4.3 2.9 30 28 24 20 17 13 9.2 5.3 3.0 2.2 63 57 50 43 36 29 25 23 51 48 44 41 37 33 30 26 23 23 mA *3 周辺クロック すべて ON 時 mA *3 周辺クロック すべて OFF 時 *1: TA=+25°C,VCC=3.3 V *2: TJ=+125°C,VCC=5.5 V *3: 全ポート固定時 *4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2。 *5: フラッシュアクセラレータモード, トレースバッファ機能動作 (FRWTR.RWT = 10, FBFCR.BE = 1)のとき *6: メインフラッシュメモリへのデータアクセスなし。 *7: 周波数は HCLK の値です。PCLK0=PCLK2=HCLK/2, PCLK1=HCLK。 *8: フラッシュアクセラレータモード, トレースバッファ機能停止 (FRWTR.RWT = 10, FBFCR.BE = 0)のとき *9: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 70 of 158 S6E2H1 シリーズ Table 12-3 通常動作(PLL)の標準と最大の消費電流，データアクセスを含むコードがフラッシュ·メモリから実行しているとき（フ ラッシュ 0 サイクルウェイトモード，リードアクセス 0 ウェイト） 規格値 端子 項目 記号 条件 周波数*4 単位 備考 名 標準*1 最大*2 58 72 MHz 38 53 60 MHz 33 電源電流 ICC VCC 通常動作*5 *6 (PLL) 48 MHz 28 48 36 MHz 22 42 24 MHz 16 36 12 MHz 8 MHz 4 MHz 72 MHz 60 MHz 48 MHz 36 MHz 24 MHz 12 MHz 8 MHz 4 MHz 9.5 6.9 4.2 29 26 22 18 13 7.8 5.8 3.7 30 27 25 49 46 42 38 33 28 26 24 mA *3 周辺クロック すべて ON 時 mA *3 周辺クロック すべて OFF 時 *1: TA=+25°C, VCC=3.3 V *2: TJ=+125°C, VCC=5.5 V *3: 全ポート固定時 *4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK。 *5: 0 wait-cycle (FRWTR.RWT = 00, FSYNDN.SD = 000)のとき *6: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 71 of 158 S6E2H1 シリーズ Table 12-4 通常動作(PLL 以外)の標準と最大の消費電流，データアクセスを含むコードがフラッシュ·メモリから実行していると き（フラッシュ 0 サイクルウェイトモード，リードアクセス 0 ウェイト） 規格値 項目 記号 端子名 条件 周波数*4 単位 備考 標準*1 最大*2 *3 周辺クロック 4.0 24 mA すべて ON 時 通常動作*5 4 MHz *3 (メイン発振) 周辺クロック 3.2 24 mA すべて OFF 時 *3 周辺クロック 3.2 24 mA すべて ON 時 通常動作*5 4 MHz *3 (内蔵高速 CR) 周辺クロック 2.7 23 mA すべて OFF 時 ICC VCC 電源電流 *3 通常動作*5 *6 (サブ発振) 通常動作*5 (内蔵低速 CR) 0.34 21 mA 0.30 21 mA 0.36 21 mA 0.33 21 mA 32 kHz 100 kHz 周辺クロック すべて ON 時 *3 周辺クロック すべて OFF 時 *3 周辺クロック すべて ON 時 *3 周辺クロック すべて OFF 時 *1: TA=+25°C, VCC=3.3 V *2: TJ=+125°C, VCC=5.5 V *3: 全ポート固定時 *4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2。 *5: 0 wait-cycle (FRWTR.RWT = 00, FSYNDN.SD = 000)のとき *6: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 72 of 158 S6E2H1 シリーズ Table 12-5 Sleep 動作(PLL)の標準と最大の消費電流，PCLK0 = PCLK1 = PCLK2 = HCLK/2 のとき 規格値 項目 記号 端子名 条件 周波数*4 単位 標準*1 最大*2 55 160 MHz 35 52 144 MHz 32 電源電流 ICCS VCC Sleep 動作*6 (PLL) 120 MHz 100 MHz 80 MHz 60 MHz 40 MHz 20 MHz 8 MHz 4 MHz 160 MHz 144 MHz 120 MHz 100 MHz 80 MHz 60 MHz 40 MHz 20 MHz 8 MHz 4 MHz 27 23 18 14 9.9 5.5 3.1 2.3 14 13 11 9.5 7.8 6.3 4.6 2.9 2.2 2.0 47 43 39 34 30 26 23 23 35 33 31 30 28 27 25 23 23 22 mA *3 周辺クロック すべて ON 時 mA *3 周辺クロック すべて OFF 時 Table 12-6 Sleep 動作(PLL)の標準と最大の消費電流，PCLK0 = PCLK1 = PCLK2 = HCLK のとき 規格値 項目 記号 端子名 条件 周波数*5 単位 標準*1 最大*2 43 72 MHz 23 39 60 MHz 19 電源電流 ICCS VCC Sleep 動作*6 (PLL) 48 MHz 16 36 36 MHz 12 32 24 MHz 8.5 29 12 MHz 8 MHz 4 MHz 72 MHz 60 MHz 48 MHz 36 MHz 24 MHz 12 MHz 8 MHz 4 MHz 5.1 3.9 2.7 8.8 7.6 6.3 5.1 3.9 2.7 2.3 1.9 25 24 23 29 28 27 25 24 23 23 22 備考 備考 mA *3 周辺クロック すべて ON 時 mA *3 周辺クロック すべて OFF 時 *1: TA=+25°C, VCC=3.3 V *2: TJ=+125°C, VCC=5.5 V *3: 全ポート固定時 *4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2。 *5: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK。 *6: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 73 of 158 S6E2H1 シリーズ Table 12-7 Sleep 動作(PLL 以外)の標準と最大の消費電流，PCLK0 = PCLK1 = PCLK2 = HCLK/2 のとき 規格値 端子 項目 記号 条件 周波数*4 単位 名 標準*1 最大*2 Sleep 動作*5 (メイン発振) Sleep 動作 (内蔵高速 CR) 電源電流 ICCS 2.1 22 mA *3 周辺クロック すべて ON 時 1.3 22 mA *3 周辺クロック すべて OFF 時 1.3 22 mA 0.8 21 mA 0.28 21 mA 0.27 21 mA 0.29 21 mA *3 周辺クロック すべて ON 時 0.28 21 mA *3 周辺クロック すべて OFF 時 4 MHz 4 MHz VCC Sleep 動作 (サブ発振) Sleep 動作 (内蔵低速 CR) 備考 32 kHz 100 kHz *3 周辺クロック すべて ON 時 *3 周辺クロック すべて OFF 時 *3 周辺クロック すべて ON 時 *3 周辺クロック すべて OFF 時 *1: TA=+25°C, VCC=3.3 V *2: TJ=+125°C, VCC=5.5 V *3: 全ポート固定時 *4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2。 *5: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 74 of 158 S6E2H1 シリーズ Table 12-8 ストップモード，タイマモード，RTC モードの標準と最大の消費電流 規格値 端子 項目 記号 条件 周波数 名 標準*1 最大*2 ストップモード ICCH タイマモード *5 (メイン発振) タイマモード (内蔵高速 CR) 電源電流 ICCT - 4 MHz 4 MHz 単位 0.21 0.94 mA - 7.6 mA - 10 mA 1.4 2.1 mA - 8.8 mA - 11 mA 0.49 1.2 mA - 7.9 mA - 11 mA 0.23 0.96 mA - 7.6 mA - 10 mA 0.24 0.97 mA - 7.6 mA - 10 mA 0.21 0.94 mA - 7.6 mA - 10 mA VCC タイマモード (サブ発振) タイマモード (内蔵低速 CR) ICCR RTC モード (サブ発振) 32 kHz 100 kHz 32 kHz 備考 *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *1: VCC=3.3 V *2: VCC=5.5 V *3: 全ポート固定時 *4: LVD OFF 時 *5: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む) Document Number: 001-99424 Rev.*C Page 75 of 158 S6E2H1 シリーズ Table 12-9 ディープスタンバイストップモード，ディープスタンバイ RTC モード，VBAT の標準と最大の消費電流 規格値 項目 記号 端子名 条件 周波数 単位 備考 標準*1 最大*2 ディープ スタンバイストップ モード (RAM OFF 時) ICCHD 24 40 µA - 640 µA - 813 µA 41 146 µA - 1616 µA - 2059 µA 24 40 µA - 640 µA - 813 µA 41 146 µA - 1616 µA - 2059 µA 0.015 0.14 µA - 4.0 µA - 9.4 µA 1.3 2.4 µA - 6.2 µA - 12 µA ディープ スタンバイストップ モード (RAM ON 時) VCC ディープ スタンバイ RTC モー ド*6 (RAM OFF 時) 電源電流 ICCRD 32 kHz ディープ スタンバイ RTC モー ド*6 (RAM ON 時) RTC 停止*7 ICCVBA T VBAT - RTC 動作 *6*7 *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *3, *4, *5 TA=+25°C *3, *4, *5 TA=+85°C *3, *4, *5 TA=+105°C *3, *4 TA=+25°C *3, *4 TA=+85°C *3, *4 TA=+105°C *1: VCC=3.3 V *2: VCC=5.5 V *3: 全ポート固定時 *4: LVD OFF 時 *5: サブ発振 OFF 時 *6: 水晶振動子(32 kHz)使用時(発振回路の消費電流を含む) *7: VCC 電源投入後、RTC の設定を行った時 Document Number: 001-99424 Rev.*C Page 76 of 158 S6E2H1 シリーズ Table 12-10 低電圧検出回路，メインフラッシュメモリ書込み/消去の標準と最大の消費電流 規格値 項目 記号 端子名 条件 最小 標準 最大 低電圧 検出回路 (LVD) 電源電流 ICCLVD メインフラッ シュメモリ 書込み/消去電 流 ICCFLASH ワークフラッ シュメモリ 書込み/消去電 流 ICCWFLASH VCC 単位 動作時 - 4 7 μA 書込み/ 消去時 - 13.4 15.9 mA 書込み/ 消去時 - 11.5 13.6 mA 備考 割込み発生用 *1 *1: フラッシュメモリへ書込み、または消去するときは電源電流 ICC にフラッシュ書込み/消去電流 ICCFLASH が加算されます。 Table 12-11 ペリフェラル消費電流 クロック 系列 40 周波数(MHz) 80 160 全ポート 0.16 0.32 0.62 - 0.68 1.35 2.63 ペリフェラル 単位 GPIO DMAC HCLK PCLK1 PCLK2 DSTC - 0.93 1.88 3.65 外部バス I/F - 0.17 0.34 0.71 ベースタイマ 4 ch. 0.18 0.37 0.73 多機能タイマ/PPG 1 unit / 4 ch. 0.61 1.22 2.43 クアッドカウンタ 1 unit 0.04 0.07 0.14 A/DC 1 unit 0.22 0.44 0.88 マルチファンクション シリアル 1 ch. 0.30 0.60 - Document Number: 001-99424 Rev.*C 単位 備考 mA TA=+25°C VCC=3.3 V mA mA TA=+25°C VCC=3.3 V TA=+25°C VCC=3.3 V Page 77 of 158 S6E2H1 シリーズ 12.3.2 端子特性 (VCC = 項目 H レベル 入力電圧 (ヒステリシス入 力) L レベル 入力電圧 (ヒステリシス入 力) 記号 VIHS VILS 端子名 CMOS ヒステリシス入力端 子, MD0, MD1 5V トレラント入力端子 I2C Fm+ 兼用 入力端子 CMOS ヒステリシス入力端 子, MD0, MD1 5V トレラント 入力端子 I2C Fm+ 兼用 入力端子 4 mA タイプ 8 mA タイプ H レベル 出力電圧 VOH 12 mA タイプ I2C Fm+ 兼用 AVCC = 2.7V ~ 5.5V, VSS = AVSS = 0V) 規格値 最小 標準 最大 単 位 - VCC×0.8 - VCC + 0.3 V - VCC×0.8 - VSS + 5.5 V - VCC×0.7 - VSS + 5.5 V - VSS - 0.3 - VCC×0.2 V - VSS- 0.3 - VCC×0.2 V - VSS - VCC×0.3 V VCC - 0.5 - VCC V VCC - 0.5 - VCC V VCC - 0.5 - VCC V VCC - 0.5 - VCC V 条件 VCC ≧4.5 V, IOH = - 4 mA VCC < 4.5 V, IOH = - 2 mA VCC ≧4.5 V, IOH = - 8 mA VCC < 4.5 V, IOH = - 4 mA VCC ≧4.5 V, IOH = - 12 mA VCC < 4.5 V, IOH = - 8 mA VCC ≧4.5 V, IOH = - 4 mA 備考 GPIO 時 VCC < 4.5 V, IOH = - 3 mA Document Number: 001-99424 Rev.*C Page 78 of 158 S6E2H1 シリーズ 項目 記号 端子名 4 mA タイプ 8 mA タイプ L レベル 出力電圧 VOL 12 mA タイプ 条件 規格値 単位 最小 標準 最大 VSS - 0.4 V VSS - 0.4 V VSS - 0.4 V VCC < 4.5 V, IOH = 3 mA VCC ≦5.5 V, IOH = 20 mA VSS - 0.4 V VCC ≧4.5 V, IOL = 4 mA VCC < 4.5 V, IOL = 2 mA VCC ≧4.5 V, IOH = 8 mA Vcc < 4.5 V, IOH = 4 mA VCC ≧4.5 V, IOL = 12 mA VCC < 4.5 V, IOL = 8 mA VCC ≧4.5 V, IOH = 4 mA I2C Fm+ 兼用 GPIO 時 I2C Fm+時 入力リーク 電流 IIL - - -5 - +5 プルアップ 抵抗値 RPU プルアップ 端子 VCC ≧4.5 V 25 50 100 VCC < 4.5 V 30 80 200 CIN VCC, VBAT, VSS, AVCC, AVSS, AVRH 以外 - - 5 15 入力容量 Document Number: 001-99424 Rev.*C 備考 μA kΩ pF Page 79 of 158 S6E2H1 シリーズ 12.4 交流規格 12.4.1 メインクロック入力規格 (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 入力周波数 端子名 fCH 入力クロック周期 入力クロック パルス幅 入力クロック 立上り, 立下り 時間 内部動作クロック*1 周波数 内部動作クロック*1 サイクル時間 tCYLH X0, X1 tCF, tCR 条件 規格値 最小 最大 VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V PWH/tCYLH, PWL/tCYLH 4 4 4 4 20.83 50 48 20 48 20 250 250 45 - 単位 備考 MHz 水晶発振子接続時 MHz 外部クロック時 ns 外部クロック時 55 % 外部クロック時 - 5 ns 外部クロック時 fCC - - - 160 MHz fCP0 fCP1 fCP2 - - - 80 160 80 MHz MHz MHz tCYCC - - 6.25 - ns tCYCP0 tCYCP1 tCYCP2 - - 12.5 6.25 12.5 - ns ns ns ベースクロック (HCLK/FCLK) APB0 バスクロック*2 APB1 バスクロック*2 APB2 バスクロック*2 ベースクロック (HCLK/FCLK) APB0 バスクロック*2 APB1 バスクロック*2 APB2 バスクロック*2 *1: 各内部動作クロックの詳細については、 『FM4 ファミリ ペリフェラルマニュアル』の『CHAPTER 2-1:クロック』を参照してく ださい。 *2: 各ペリフェラルが接続されている APB バスについては「8. ブロックダイヤグラム」を参照してください。 X0 Document Number: 001-99424 Rev.*C Page 80 of 158 S6E2H1 シリーズ 12.4.2 サブクロック入力規格 (VBAT = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 入力周波数 端子名 1/ tCYLL 入力クロック周期 tCYLL 入力クロックパルス幅 X0A, X1A - 条件 規格値 単位 備考 最小 標準 最大 - 32 32.768 - 100 kHz kHz 水晶発振接続時 外部クロック時 PWH/tCYLL, PWL/tCYLL 10 - 31.25 μs 外部クロック時 45 - 55 % 外部クロック時 VBAT 0.8 × VBAT VBAT VBAT VBAT X0A 12.4.3 内蔵 CR 発振規格 内蔵高速 CR (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 条件 規格値 最小 標準 最大 TJ = -20°C ~ + 105°C 3.92 4 4.08 TJ = - 40°C ~ + 125°C 3.88 4 4.12 TJ = - 40°C ~ + 125°C 2.9 4 5 - - 単位 備考 トリミング時*1 クロック周波数 周波数安定時間 fCRH tCRWT 30 MHz 非トリミング時 μs *2 *1: 出荷時に設定されるフラッシュメモリ内の CR トリミング領域の値を周波数トリミング値/温度トリミング値に使用した場合 *2: トリミング値設定後に高速 CR クロックの周波数が安定するまでの時間です。 なお、トリミング値設定後、周波安定時間が経過するまでの期間も高速 CR クロックをソースクロックとして使用できます。 内蔵低速 CR (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 クロック周波数 記号 条件 fCRL - Document Number: 001-99424 Rev.*C 規格値 最小 標準 最大 50 100 150 単位 備考 kHz Page 81 of 158 S6E2H1 シリーズ 12.4.4 メイン PLL の使用条件（PLL の入力クロックにメインクロックを使用） (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 規格値 単位 最小 標準 最大 200 - - μs 4 13 200 - - 16 80 320 160 MHz 逓倍 MHz MHz PLL 発振安定待ち時間*1 tLOCK (LOCK UP 時間) fPLLI PLL 入力クロック周波数 PLL 逓倍率 fPLLO PLL マクロ発振クロック周波数 fCLKPLL メイン PLL クロック周波数*2 *1: PLL の発振が安定するまでの待ち時間 備考 *2: メイン PLL クロック(CLKPLL)の詳細については、 『FM4 ファミリ ペリフェラルマニュアル』の『CHAPTER:クロック』を参 照してください。 12.4.5 メイン PLL の使用条件（メイン PLL の入力クロックに内蔵高速 CR クロックを使用） (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 規格値 単位 最小 標準 最大 200 - - μs 3.8 50 190 - 4 - 4.2 75 320 160 MHz 逓倍 MHz MHz PLL 発振安定待ち時間*1 tLOCK (LOCK UP 時間) fPLLI PLL 入力クロック周波数 PLL 逓倍率 fPLLO PLL マクロ発振クロック周波数 fCLKPLL メイン PLL クロック周波数*2 *1: PLL の発振が安定するまでの待ち時間 備考 *2: メイン PLL クロック(CLKPLL)の詳細については、 『FM4 ファミリ ペリフェラルマニュアル』の『CHAPTER:クロック』を参 照してください。 ＜注意事項＞ − メイン PLL のソースクロックには、必ず周波数トリミングおよび温度トリミングを行った高速 CR クロック(CLKHC)を入力 してください。 12.4.6 リセット入力規格 (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 リセット入力時間 記号 端子名 条件 tINITX INITX - Document Number: 001-99424 Rev.*C 規格値 最小 最大 500 - 単位 備考 ns Page 82 of 158 S6E2H1 シリーズ 12.4.7 パワーオンリセットタイミング (VSS = 0V, TA = - 40°C ~ + 105°C) 項目 電源断時間 記号 端子名 dV/dt パワーオンリセット解除までの時間 VCC 単位 備考 - ms *1 - 1000 mV/µs *2 - 0.60 ms 最小 標準 最大 - 50 - VCC: 0.2V ~ 2.70V 1.3 - 0.33 tOFF 電源立上り速度 規格値 条件 tPRT *1: VCC は tOFF 最小期間中 0.2V 以下である必要があります。この状態が満たせない場合、誤った初期化が発生する可能性がありま す。 *2: この dV/dt 規格は cold start (tOFF>50ms)のパワーオン時に適用されます。 ＜注意事項＞ − tOFF は必ず満たす必要があります。もし tOFF が満たせない場合は、起動時および電圧降下発生時に 12.4.6 に従い外部リセット (INTX)を入れて下さい。 2.7V VCC VDH 0.2V dV/dt 0.2V tPRT Internal RST RST Active CPU Operation 0.2V tOFF release start 用語解説  VDH: 低電圧検出リセット解除電圧。 「12.7.低電圧検出特性」を参照してください。 Document Number: 001-99424 Rev.*C Page 83 of 158 S6E2H1 シリーズ 12.4.8 GPIO 出力規格 (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 出力周波数 記号 端子名 条件 tPCYCLE Pxx* VCC ≧4.5 V VCC < 4.5 V 規格値 最小 最大 - 50 32 単位 MHz MHz *: GPIO が対象です。 Pxx tPCYCLE Document Number: 001-99424 Rev.*C Page 84 of 158 S6E2H1 シリーズ 12.4.9 外バスタイミング 外バスクロック出力規格 (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 端子名 条件 規格値 最小 単位 最大 50*2 MHz VCC ≧4.5 V VCC < 4.5 V 32*3 MHz *1: 外バスクロック出力(MCLKOUT)は HCLK の分周クロックです。 設定の詳細は『FM4 ファミリ ペリフェラルマニュアル』の『CHAPTER: 外部バスインタフェース』を参照してください。 出力周波数 tCYCLE MCLKOUT*1 *2: AHB バスクロックが 100 MHz を超えるときは 4 分周以上の設定で MCLKOUT を生成してください。 *3: AHB バスクロックが 64 MHz を超えるときは 4 分周以上の設定で MCLKOUT を生成してください。 0.8 × Vcc 0.8 × Vcc MCLK tCYCLE 外バス信号入出力規格 (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 条件 規格値 単位 0.8 × VCC V 0.2 × VCC V VOH 0.8 × VCC V VOL 0.2 × VCC V VIH 信号入力規格 VIL 備考 信号出力規格 入力信号 VIH VIL VIH VIL 出力信号 VOH VOL VOH VOL Document Number: 001-99424 Rev.*C Page 85 of 158 S6E2H1 シリーズ セパレートバスアクセス 非同期 SRAM モード (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 MOEX 最小パルス幅 MCSX↓→アドレス 出力遅延時間 MOEX↑→アドレス ホールド時間 MCSX↓→ MOEX↓遅延時間 MOEX↑→ MCSX↑時間 MCSX↓→MDQM↓ 遅延時間 データセットアップ →MOEX↑時間 MOEX↑→ データホールド時間 MWEX 最小パルス幅 MWEX↑→アドレス 出力遅延時間 MCSX↓→MWEX↓ 遅延時間 MWEX↑→MCSX↑ 遅延時間 MCSX↓→MDQM↓ 遅延時間 MCSX↓→ データ出力時間 MWEX↑→ データホールド時間 記号 端子名 tOEW MOEX tCSL – AV MCSX[7:0], MAD[24:0] tOEH - AX MOEX, MAD[24:0] tCSL - OEL tOEH - CSH tCSL - RDQML tDS - OE tDH - OE MOEX, MCSX[7:0] MCSX, MDQM[1:0] MOEX, MADATA[15:0] MOEX, MADATA[15:0] tWEW MWEX tWEH - AX MWEX, MAD[24:0] tCSL - WEL tWEH - CSH tCSL-WDQML tCSL-DX tWEH - DX MWEX, MCSX[7:0] MCSX, MDQM[1:0] MCSX, MADATA[15:0] MWEX, MADATA[15:0] 条件 VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V 規格値 単位 最小 最大 MCLK×n-3 - -9 -12 MCLK×m-9 MCLK×m-12 20 38 +9 +12 MCLK×m+9 MCLK×m+12 MCLK×m+9 MCLK×m+12 MCLK×m+9 MCLK×m+12 MCLK×m+9 MCLK×m+12 - 0 - ns MCLK×n-3 - ns 0 MCLK×m-9 MCLK×m-12 0 0 MCLK×n-9 MCLK×n-12 0 MCLK×n-9 MCLK×n-12 MCLK-9 MCLK-12 0 MCLK×m+9 MCLK×m+12 MCLK×n+9 MCLK×n+12 MCLK×m+9 MCLK×m+12 MCLK×n+9 MCLK×n+12 MCLK+9 MCLK+12 MCLK×m+9 MCLK×m+12 ns ns ns ns ns ns ns ns ns ns ns ns ns ＜注意事項＞ − 外部負荷容量 CL= 30 pF 時 (m=0～15, n=1～16) Document Number: 001-99424 Rev.*C Page 86 of 158 S6E2H1 シリーズ tCYCLE MCLK tOEH-CSH MCSX[7:0] MAD[24:0] tCSL-AV tWEH-CSH tOEH-AX Address tWEH-AX tCSL-AV Address tCSL-OEL tOEW MOEX tCSL-WDQML tCSL-RDQML MDQM[1:0] tCSL-WEL tWEW MWEX MADATA[15:0] tDS-OE tDH-OE RD tWEH-DX WD Invalid tCSL-DX Document Number: 001-99424 Rev.*C Page 87 of 158 S6E2H1 シリーズ セパレートバスアクセス 同期 SRAM モード (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 アドレス遅延時間 記号 端子名 条件 tAV MCLK, MAD[24:0] VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V tCSL MCSX 遅延時間 tCSH tREL MOEX 遅延時間 tREH データセットアップ →MCLK↑時間 MCLK↑→ データホールド時間 MCLK, MADATA[15:0] tDH MCLK, MADATA[15:0] MWEX 遅延時間 tWEH MCLK↑→ データ出力時間 MCLK↑→ データホールド時間 MCLK, MOEX tDS tWEL MDQM[1:0] 遅延時間 MCLK, MCSX[7:0] tDQML tDQMH tODS tOD MCLK, MWEX MCLK, MDQM[1:0] MCLK, MADATA[15:0] MCLK, MADATA[15:0] 規格値 最小 1 1 1 1 1 最大 9 12 9 12 9 12 9 12 9 12 単位 ns ns ns ns ns 19 37 - ns 0 - ns 1 1 1 1 MCLK+1 1 9 12 9 12 9 12 9 12 MCLK+18 MCLK+24 18 24 ns ns ns ns ns ns ＜注意事項＞ − 外部負荷容量 CL= 30 pF 時 Document Number: 001-99424 Rev.*C Page 88 of 158 S6E2H1 シリーズ tCYCLE MCLK tCSL MCSX[7:0] tCSH tAV tAV Address MAD[24:0] MOEX Address tREL tREH tDQML tDQMH MDQM[1:0] MWEX tDS tDQML tDQMH tWEL tWEH tDH RD tOD WD Invalid MADATA[15:0] tODS Document Number: 001-99424 Rev.*C Page 89 of 158 S6E2H1 シリーズ マルチプレクスバスアクセス 非同期 SRAM モード (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 マルチプレクス アドレス遅延時間 マルチプレクス アドレスホールド 時間 記号 端子名 条件 VCC≧4.5 V tALE-CHMADV MALE, MADATA[15:0] VCC < 4.5 V 規格値 最小 0 最大 10 20 VCC≧4.5 V MCLK×n+0 MCLK×n+10 VCC < 4.5 V MCLK×n+0 MCLK×n+20 tCHMADH 単位 ns ns ＜注意事項＞ − 外部負荷容量 CL = 30 pF 時 (m=0 ~ 15, n=1 ~ 16) MCLK MCSX[7:0] MALE MAD [24:0] MOEX MDQM [1:0] MWEX MADATA[15:0] Document Number: 001-99424 Rev.*C Page 90 of 158 S6E2H1 シリーズ マルチプレクスバスアクセス 同期 SRAM モード (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 端子名 VCC≧4.5 V tCHAL MCLK, ALE MALE 遅延時間 条件 tCHAH VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V 規格値 最小 最大 単位 9 ns 12 ns 9 ns 12 ns 1 tOD ns 1 tOD ns 1 1 備考 VCC≧4.5 V MCLK↑→ マルチプレクス アドレス遅延時間 tCHMADV MCLK↑→ マルチプレクス データ出力時間 tCHMADX MCLK, MADATA[15:0] VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V ＜注意事項＞ − 外部負荷容量 CL= 30 pF 時 MCLK MCSX[7:0] MALE MAD [24:0] MOEX MDQM [1:0] MWEX MADATA[15:0] Document Number: 001-99424 Rev.*C Page 91 of 158 S6E2H1 シリーズ NAND フラッシュモード (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 MNREX 最小パルス幅 データセットアップ →MNREX↑時間 MNREX↑→ データホールド時間 MNALE↑→ MNWEX 遅延時間 MNALE↓→ MNWEX 遅延時間 MNCLE↑→ MNWEX 遅延時間 MNWEX↑→ MNCLE 遅延時間 MNWEX 最小パルス幅 MNWEX↓→ データ出力時間 MNWEX↑→ データホールド時間 記号 端子名 tNREW MNREX tDS – NRE tDH – NRE tALEH - NWEL tALEL - NWEL tCLEH - NWEL tNWEH - CLEL tNWEW tNWEL – DV tNWEH – DX 条件 MNREX, MADATA[15:0] MNREX, MADATA[15:0] MNALE, MNWEX MNALE, MNWEX MNCLE, MNWEX MNCLE, MNWEX MNWEX MNWEX, MADATA[15:0] MNWEX, MADATA[15:0] VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V VCC≧4.5 V VCC < 4.5 V 規格値 単位 最小 最大 MCLK×n-3 - ns 20 38 - ns 0 - ns MCLK×m-9 MCLK×m-12 MCLK×m-9 MCLK×m-12 MCLK×m-9 MCLK×m-12 MCLK×m+9 MCLK×m+12 MCLK×m+9 MCLK×m+12 MCLK×m+9 MCLK×m+12 MCLK×m+9 MCLK×m+12 0 MCLK×n-3 - -9 -12 +9 +12 MCLK×m+9 MCLK×m+12 0 ns ns ns ns ns ns ns ＜注意事項＞ − 外部負荷容量 CL= 30 pF 時 (m=0 ~ 15, n=1 ~ 16) NAND フラッシュリード MCLK MNREX MADATA[15:0] Document Number: 001-99424 Rev.*C リード Page 92 of 158 S6E2H1 シリーズ NAND フラッシュアドレスライト MCLK MNALE MNCLE MNWEX MADATA[15:0] ライト NAND フラッシュコマンドライト MCLK MNALE MNCLE MNWEX MADATA[15:0] Document Number: 001-99424 Rev.*C ライト Page 93 of 158 S6E2H1 シリーズ 外部 RDY 入力タイミング (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 MCLK↑ MRDY 入力 セットアップ時間 記号 端子名 tRDYI MCLK, MRDY 規格値 条件 最小 VCC≧4.5 V 19 VCC < 4.5 V 37 最大 単 位 - ns 備考 RDY 入力時 ··· MCLK Over 2cycle Original MOEX MWEX tRDYI MRDY RDY 解除時 ··· ··· MCLK 2 cycles Extended MOEX MWEX tRDYI 0.5×VCC MRDY Document Number: 001-99424 Rev.*C Page 94 of 158 S6E2H1 シリーズ SDRAM モード (VCC = 2.7V ~ 3.6V, VSS = 0V) 項目 記号 端子名 出力周波数 tCYCSD アドレス遅延時間 規格値 単位 最小 最大 MSDCLK - 32 MHz tAOSD MSDCLK, MAD[15:0] 2 12 ns MSDCLK↑→データ 出力遅延時間 tDOSD MSDCLK, MADATA[31:0] 2 12 ns MSDCLK↑→データ 出力 Hi-Z 時間 tDOZSD MSDCLK, MADATA[31:0] 2 20 ns MDQM[1:0]遅延時間 tWROSD MSDCLK, MDQM[1:0] 1 12 ns MCSX 遅延時間 tMCSSD MSDCLK, MCSX8 2 12 ns MRASX 遅延時間 tRASSD MSDCLK, MRASX 2 12 ns MCASX 遅延時間 tCASSD MSDCLK, MCASX 2 12 ns MSDWEX 遅延時間 tMWESD MSDCLK, MSDWEX 2 12 ns MSDCKE 遅延時間 tCKESD MSDCLK, MSDCKE 2 12 ns データセットアップ時間 tDSSD MSDCLK, MADATA[31:0] 23 - ns データホールド時間 tDHSD MSDCLK, MADATA[31:0] 0 - ns ＜注意事項＞ − 外部負荷容量 CL= 30 pF 時 Document Number: 001-99424 Rev.*C Page 95 of 158 S6E2H1 シリーズ SDRAM アクセス tCYCSD MSDCLK tAOSD MAD[24:0] MDQM[1:0] MCSX MRASX MCASX MSDWEX MSDCKE Address tWROSD tMCSSD tRASSD tCASSD tMWESD tCKESD tDSSD MADATA[15:0] tDOSD MADATA[15:0] Document Number: 001-99424 Rev.*C tDHSD RD tDOZSD WD Page 96 of 158 S6E2H1 シリーズ 12.4.10 ベースタイマ入力タイミング タイマ入力タイミング (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 入力パルス幅 記号 端子名 条件 tTIWH, tTIWL TIOAn/TIOBn (ECK, TIN として使 用するとき) - tTIWH 規格値 最小 最大 2tCYCP - 単位 備考 ns tTIWL ECK VIHS VIHS TIN VILS VILS トリガ入力タイミング (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 入力パルス幅 記号 端子名 条件 tTRGH, tTRGL TIOAn/TIOBn (TGIN として 使用するとき) - tTRGH VIHS TGIN 規格値 最小 最大 2tCYCP - 単位 備考 ns tTRGL VIHS VILS VILS ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 ベースタイマが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 Document Number: 001-99424 Rev.*C Page 97 of 158 S6E2H1 シリーズ 12.4.11 CSIO タイミング 同期シリアル(SPI = 0, SCINV = 0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 ボーレート シリアルクロック サイクルタイム - - tSCYC SCKx SCK↓→SOT 遅延時間 tSLOVI SIN→SCK↑ セットアップ時間 tIVSHI SCK↑→SIN ホールド時間 tSHIXI シリアルクロック L パルス幅 シリアルクロック H パルス幅 端子名 SCKx, SOTx SCKx, SINx SCKx, SINx 条件 - 内部シフト クロック動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 - 8 - 8 Mbps 4tCYCP - 4tCYCP - ns -30 +30 - 20 + 20 ns 50 - 30 - ns 0 - 0 - ns tSLSH SCKx 2tCYCP - 10 - 2tCYCP - 10 - ns tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns - 50 - 30 ns 10 - 10 - ns 20 - 20 - ns - 5 5 - 5 5 ns ns SCK↓→SOT 遅延時間 tSLOVE SIN→SCK↑ セットアップ時間 tIVSHE SCK↑→SIN ホールド時間 tSHIXE SCK 立下り時間 SCK 立上り時間 tF tR SCKx, SOTx SCKx, SINx SCKx, SINx SCKx SCKx 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は同リロケート・ポート番号のみの保証です。 例えば SCLKx_0, SOTx_1 の組み合わせは保証外です。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 98 of 158 S6E2H1 シリーズ tSCYC VOH SCK VOL VOL tSLOVI VOH VOL SOT tIVSHI VIH VIL SIN tSHIXI VIH VIL MS ビット = 0 tSLSH SCK VIH tF VIL tSHSL VIL SIN VIH tR tSLOVE SOT VIH VOH VOL tIVSHE VIH VIL tSHIXE VIH VIL MS ビット = 1 Document Number: 001-99424 Rev.*C Page 99 of 158 S6E2H1 シリーズ 同期シリアル(SPI = 0, SCINV = 1) (VCC = 2.7V ~ 5.5V, VSS = 0V) VCC ≧4.5 V VCC < 4.5 V 項目 記号 端子名 条件 - - - tSCYC SCKx SCK↑→SOT 遅延時間 tSHOVI SCKx, SOTx SIN→SCK↓ セットアップ時間 tIVSLI SCK↓→SIN ホールド時間 tSLIXI ボーレート シリアルクロック サイクルタイム シリアルクロック L パルス幅 シリアルクロック H パルス幅 SCKx, SINx SCKx, SINx 内部シフト クロック動作 単位 最小 最大 最小 最大 - 8 - 8 Mbps 4tCYCP - 4tCYCP - ns -30 + 30 - 20 + 20 ns 50 - 30 - ns 0 - 0 - ns tSLSH SCKx 2tCYCP - 10 - 2tCYCP - 10 - ns tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns - 50 - 30 ns 10 - 10 - ns 20 - 20 - ns - 5 5 - 5 5 ns ns SCK↑→SOT 遅延時間 tSHOVE SIN→SCK↓ セットアップ時間 tIVSLE SCK↓→SIN ホールド時間 tSLIXE SCK 立下り時間 SCK 立上り時間 tF tR SCKx, SOTx SCKx, SINx SCKx, SINx SCKx SCKx 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は同リロケート・ポート番号のみの保証です。 例えば SCLKx_0, SOTx_1 の組み合わせは保証外です。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 100 of 158 S6E2H1 シリーズ tSCYC VOH SCK VOH VOL tSHOVI VOH VOL SOT tIVSLI VIH VIL SIN tSLIXI VIH VIL MS ビット = 0 tSHSL SCK VIL tR tSLSH VIH tSHOVE SOT SIN VIH VIL VIL tF VOH VOL tIVSLE VIH VIL tSLIXE VIH VIL MS ビット = 1 Document Number: 001-99424 Rev.*C Page 101 of 158 S6E2H1 シリーズ 同期シリアル(SPI = 1, SCINV = 0) (VCC = 2.7V ~ 5.5V, VSS = 0V) VCC ≧4.5 V VCC < 4.5 V 項目 記号 端子名 条件 - - - tSCYC SCK↑→SOT 遅延時間 tSHOVI SIN→SCK↓ セットアップ時間 tIVSLI SCK↓→SIN ホールド時間 tSLIXI SOT→SCK↓遅延時間 tSOVLI ボーレート シリアルクロック サイクルタイム シリアルクロック L パルス幅 シリアルクロック H パルス幅 単位 最小 最大 最小 最大 - 8 - 8 Mbps SCKx 4tCYCP - 4tCYCP - ns SCKx, SOTx -30 + 30 - 20 + 20 ns 50 - 30 - ns 0 - 0 - ns 2tCYCP - 30 - 2tCYCP - 30 - ns SCKx, SINx SCKx, SINx SCKx, SOTx 内部シフト クロック動作 tSLSH SCKx 2tCYCP - 10 - 2tCYCP - 10 - ns tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns - 50 - 30 ns 10 - 10 - ns 20 - 20 - ns - 5 5 - 5 5 ns ns SCK↑→SOT 遅延時間 tSHOVE SIN→SCK↓ セットアップ時間 tIVSLE SCK↓→SIN ホールド時間 tSLIXE SCK 立下り時間 SCK 立上り時間 tF tR SCKx, SOTx SCKx, SINx SCKx, SINx SCKx SCKx 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は同リロケート・ポート番号のみの保証です。 例えば SCLKx_0, SOTx_1 の組み合わせは保証外です。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 102 of 158 S6E2H1 シリーズ tSCYC VOH VOL SCK VOH VOL SOT VOH VOL tIVSLI tSLIXI VIH VIL SIN VOL tSHOVI tSOVLI VIH VIL MS ビット = 0 tSLSH SCK SOT VIH VIL tSHSL VIH VIL tF *V tR VIH tSHOVE VOH VOL OH VOL tIVSLE SIN tSLIXE VIH VIL VIH VIL MS ビット = 1 *: TDR レジスタにライトすると変化 Document Number: 001-99424 Rev.*C Page 103 of 158 S6E2H1 シリーズ 同期シリアル(SPI = 1, SCINV = 1) (VCC = 2.7V ~ 5.5V, VSS = 0V) VCC ≧4.5 V VCC < 4.5 V 項目 ボーレート シリアルクロック サイクルタイム 記号 端子名 条件 - - - tSCYC SCKx SCK↓→SOT 遅延時間 tSLOVI SIN→SCK↑ セットアップ時間 tIVSHI SCK↑→SIN ホールド時間 tSHIXI SOT→SCK↑遅延時間 tSOVHI シリアルクロック L パルス幅 シリアルクロック H パルス幅 SCKx, SOTx SCKx, SINx SCKx, SINx SCKx, SOTx 内部シフト クロック動作 単位 最小 最大 最小 最大 - 8 - 8 Mbps 4tCYCP - 4tCYCP - ns - 30 + 30 - 20 + 20 ns 50 - 30 - ns 0 - 0 - ns 2tCYCP - 30 - 2tCYCP - 30 - ns tSLSH SCKx 2tCYCP - 10 - 2tCYCP - 10 - ns tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns - 50 - 30 ns 10 - 10 - ns 20 - 20 - ns - 5 5 - 5 5 ns ns SCK↓→SOT 遅延時間 tSLOVE SIN→SCK↑ セットアップ時間 tIVSHE SCK↑→SIN ホールド時間 tSHIXE SCK 立下り時間 SCK 立上り時間 tF tR SCKx, SOTx SCKx, SINx SCKx, SINx SCKx SCKx 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は同リロケート・ポート番号のみの保証です。 例えば SCLKx_0, SOTx_1 の組み合わせは保証外です。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 104 of 158 S6E2H1 シリーズ tSCYC VOH SCK tSOVHI SOT tSLOVI VOH VOL VOH VOL tSHIXI tIVSHI VIH VIL SIN VOH VOL VIH VIL MS ビット = 0 tSHSL tR SCK VIL VIH tSLSH VIH VIL tF VIL VIH tSLOVE SOT VOH VOL VOH VOL tIVSHE SIN tSHIXE VIH VIL VIH VIL MS ビット = 1 Document Number: 001-99424 Rev.*C Page 105 of 158 S6E2H1 シリーズ 同期シリアル チップセレクト使用時(SCINV = 0, CSLVL=1) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 条件 tCSSI 内部 シフト クロック 動作 SCS↓→SCK↓セットアップ 時間 SCK↑→SCS↑ホールド時間 tCSHI SCS ディセレクト時間 tCSDI SCS↓→SCK↓セットアップ 時間 SCK↑→SCS↑ホールド時間 tCSHE SCS ディセレクト時間 tCSDE tCSSE SCS↓→SOT 遅延時間 tDSE SCS↑→SOT 遅延時間 tDEE 外部 シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-50 (*1)+0 (*1)-50 (*1)+0 ns (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP ns 3tCYCP+30 - 3tCYCP+30 - ns 0 - 0 - ns 3tCYCP+30 - 3tCYCP+30 - ns - 40 - 40 ns 0 - 0 - ns ns (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 106 of 158 S6E2H1 シリーズ SCS 出力 tCSDI tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 SCS 入力 tCSDE tCSSE tCSHE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 107 of 158 S6E2H1 シリーズ 同期シリアル チップセレクト使用時(SCINV = 1, CSLVL=1) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↓→SCK↑セットアップ 時間 SCK↓→SCS↑ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI SCS↓→SCK↑セットアップ 時間 SCK↓→SCS↑ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 条件 内部シフト クロック 動作 tCSSE 外部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-50 (*1)+0 (*1)-50 (*1)+0 ns (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP ns 3tCYCP+30 - 3tCYCP+30 - ns 0 - 0 - ns 3tCYCP+30 - 3tCYCP+30 - ns ns SCS↓→SOT 遅延時間 tDSE - 40 - 40 ns SCS↑→SOT 遅延時間 tDEE 0 - 0 - ns (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 108 of 158 S6E2H1 シリーズ SCS 出力 tCSDI tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 SCS 入力 tCSDE tCSHE tCSSE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 109 of 158 S6E2H1 シリーズ 同期シリアル チップセレクト使用時(SCINV = 0, CSLVL=0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↑→SCK↓セットアップ 時間 SCK↑→SCS↓ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI 条件 内部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-50 (*1)+0 (*1)-50 (*1)+0 ns (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP ns 3tCYCP+30 - 3tCYCP+30 - ns 0 - 0 - ns ns SCS↑→SCK↓セットアップ 時間 SCK↑→SCS↓ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 3tCYCP+30 - 3tCYCP+30 - ns SCS↑→SOT 遅延時間 tDSE - 40 - 40 ns SCS↓→SOT 遅延時間 tDEE 0 - 0 - ns tCSSE 外部シフト クロック 動作 (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 110 of 158 S6E2H1 シリーズ tCSDI SCS 出力 tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 tCSDE SCS 入力 tCSHE tCSSE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 111 of 158 S6E2H1 シリーズ 同期シリアル チップセレクト使用時(SCINV = 1, CSLVL=0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↑→SCK↑セットアップ 時間 SCK↓→SCS↓ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI 条件 内部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-50 (*1)+0 (*1)-50 (*1)+0 ns (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP (*2)+0 (*3)-50 +5tCYCP (*2)+50 (*3)+50 +5tCYCP ns 3tCYCP+30 - 3tCYCP+30 - ns 0 - 0 - ns ns SCS↑→SCK↑セットアップ 時間 SCK↓→SCS↓ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 3tCYCP+30 - 3tCYCP+30 - ns SCS↑→SOT 遅延時間 tDSE - 40 - 40 ns SCS↓→SOT 遅延時間 tDEE 0 - 0 - ns tCSSE 外部シフト クロック 動作 (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 112 of 158 S6E2H1 シリーズ tCSDI SCS 出力 tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 tCSDE SCS 入力 tCSHE tCSSE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 113 of 158 S6E2H1 シリーズ 高速同期シリアル(SPI = 0, SCINV = 0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 端子名 シリアルクロック サイクルタイム tSCYC SCKx SCK↓→SOT 遅延時間 tSLOVI SCKx, SOTx 条件 内部シフト クロック動作 Vcc ≧4.5 V Vcc < 4.5 V 単位 最小 最大 最小 最大 4tCYCP - 4tCYCP - ns -10 +10 -10 +10 ns - 12.5 - ns 14 SIN→SCK↑ セットアップ時間 tIVSHI SCKx, SINx SCK↑→SIN ホールド時間 tSHIXI SCKx, SINx 5 - 5 - ns シリアルクロック L パルス幅 tSLSH SCKx 2tCYCP -5 - 2tCYCP -5 - ns シリアルクロック H パルス幅 tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns SCK↓→SOT 遅延時間 tSLOVE SCKx, SOTx - 15 - 15 ns 5 - 5 - ns 5 - 5 - ns SIN→SCK↑ セットアップ時間 tIVSHE SCK↑→SIN ホールド時間 tSHIXE SCKx, SINx 12.5* 外部シフト クロック動作 SCKx, SINx SCK 立下り時間 tF SCKx - 5 - 5 ns SCK 立上り時間 tR SCKx - 5 - 5 ns ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は以下の端子のみの保証です。 ・ チップセレクトなし：SIN4_1, SOT4_1, SCK4_1 ・ チップセレクトあり：SIN6_1, SOT6_1, SCK6_1, SCS6_1 − 外部負荷容量 CL = 30 pF 時(＊は CL=10 pF 時) Document Number: 001-99424 Rev.*C Page 114 of 158 S6E2H1 シリーズ tSCYC VOH SCK VOL VOL tSLOVI VOH VOL SOT tIVSHI VIH VIL SIN tSHIXI VIH VIL MS ビット = 0 tSLSH SCK VIH tF VIL tSHSL VIL SIN VIH tR tSLOVE SOT VIH VOH VOL tIVSHE VIH VIL tSHIXE VIH VIL MS ビット = 1 Document Number: 001-99424 Rev.*C Page 115 of 158 S6E2H1 シリーズ 高速同期シリアル(SPI = 0, SCINV = 1) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 端子名 シリアルクロック サイクルタイム tSCYC SCKx SCK↑→SOT 遅延時間 tSHOVI SCKx, SOTx SIN→SCK↓ セットアップ時間 tIVSLI SCKx, SINx SCK↓→SIN ホールド時間 tSLIXI SCKx, SINx シリアルクロック L パルス幅 tSLSH シリアルクロック H パルス幅 条件 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 4tCYCP - 4tCYCP - ns -10 +10 -10 +10 ns - 12.5 - ns 5 - 5 - ns SCKx 2tCYCP -5 - 2tCYCP -5 - ns tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns SCK↑→SOT 遅延時間 tSHOVE SCKx, SOTx - 15 - 15 ns SIN→SCK↓ セットアップ時間 tIVSLE SCKx, SINx 5 - 5 - ns SCK↓→SIN ホールド時間 tSLIXE SCKx, SINx 5 - 5 - ns SCK 立下り時間 tF SCKx - 5 - 5 ns SCK 立上り時間 tR SCKx - 5 - 5 ns 内部シフト クロック動作 14 12.5* 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は以下の端子のみの保証です。 ・ チップセレクトなし：SIN4_1, SOT4_1, SCK4_1 ・ チップセレクトあり：SIN6_1, SOT6_1, SCK6_1, SCS6_1 − 外部負荷容量 CL = 30 pF 時(＊は CL=10 pF 時) Document Number: 001-99424 Rev.*C Page 116 of 158 S6E2H1 シリーズ tSCYC VOH SCK VOH VOL tSHOVI VOH VOL SOT tIVSLI VIH VIL SIN tSLIXI VIH VIL MS ビット = 0 tSHSL SCK VIL tR tSLSH VIH tSHOVE SOT SIN VIH VIL VIL tF VOH VOL tIVSLE VIH VIL tSLIXE VIH VIL MS ビット = 1 Document Number: 001-99424 Rev.*C Page 117 of 158 S6E2H1 シリーズ 高速同期シリアル(SPI = 1, SCINV = 0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 端子名 シリアルクロック サイクルタイム tSCYC SCK↑→SOT 遅延時間 VCC ≧4.5 V VCC < 4.5 V 条件 単位 最小 最大 最小 最大 SCKx 4tCYCP - 4tCYCP - ns tSHOVI SCKx, SOTx -10 +10 -10 +10 ns SIN→SCK↓ セットアップ時間 tIVSLI SCKx, SINx - 12.5 - ns SCK↓→SIN ホールド時間 tSLIXI SCKx, SINx 5 - 5 - ns SOT→SCK↓遅延時間 tSOVLI SCKx, SOTx 2tCYCP -10 - 2tCYCP -10 - ns シリアルクロック L パルス幅 tSLSH SCKx 2tCYCP -5 - 2tCYCP - 5 - ns シリアルクロック H パルス幅 tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns SCK↑→SOT 遅延時間 tSHOVE SCKx, SOTx - 15 - 15 ns SIN→SCK↓ セットアップ時間 tIVSLE SCKx, SINx 5 - 5 - ns SCK↓→SIN ホールド時間 tSLIXE SCKx, SINx 5 - 5 - ns SCK 立下り時間 tF SCKx - 5 - 5 ns SCK 立上り時間 tR SCKx - 5 - 5 ns 内部シフト クロック動作 14 12.5* 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は以下のリロケート・ポート番号組み合わせのみの保証です。 ・ チップセレクトなし：SIN4_1, SOT4_1, SCK4_1 ・ チップセレクトあり：SIN6_1, SOT6_1, SCK6_1, SCS6_1 − 外部負荷容量 CL = 30 pF 時(＊は CL=10 pF 時) Document Number: 001-99424 Rev.*C Page 118 of 158 S6E2H1 シリーズ tSCYC VOH VOL SCK VOH VOL SOT VOH VOL tIVSLI tSLIXI VIH VIL SIN VOL tSHOVI tSOVLI VIH VIL MS ビット = 0 tSLSH VIH SCK SOT VIL tSHSL VIH VIL tF *V tR VIH tSHOVE VOH VOL OH VOL tIVSLE SIN tSLIXE VIH VIL VIH VIL MS ビット = 1 *: TDR レジスタにライトすると変化 Document Number: 001-99424 Rev.*C Page 119 of 158 S6E2H1 シリーズ 高速同期シリアル(SPI = 1, SCINV = 1) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 端子名 シリアルクロック サイクルタイム tSCYC SCK↓→SOT 遅延時間 VCC ≧4.5 V VCC < 4.5 V 条件 単位 最小 最大 最小 最大 SCKx 4tCYCP - 4tCYCP - ns tSLOVI SCKx, SOTx -10 +10 -10 +10 ns SIN→SCK↑ セットアップ時間 tIVSHI SCKx, SINx - 12.5 - ns SCK↑→SIN ホールド時間 tSHIXI SCKx, SINx 5 - 5 - ns SOT→SCK↑遅延時間 tSOVHI SCKx, SOTx 2tCYCP -10 - 2tCYCP -10 - ns シリアルクロック L パルス幅 tSLSH SCKx 2tCYCP -5 - 2tCYCP -5 - ns シリアルクロック H パルス幅 tSHSL SCKx tCYCP + 10 - tCYCP + 10 - ns SCK↓→SOT 遅延時間 tSLOVE SCKx, SOTx - 15 - 15 ns SIN→SCK↑ セットアップ時間 tIVSHE SCKx, SINx 5 - 5 - ns SCK↑→SIN ホールド時間 tSHIXE SCKx, SINx 5 - 5 - ns SCK 立下り時間 tF SCKx - 5 - 5 ns SCK 立上り時間 tR SCKx - 5 - 5 ns 14 内部シフト クロック動作 12.5* 外部シフト クロック動作 ＜注意事項＞ − CLK 同期モード時の交流規格です。 − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − 本規格は以下のリロケート・ポート番号組み合わせのみの保証です。 ・ チップセレクトなし：SIN4_1, SOT4_1, SCK4_1 ・ チップセレクトあり：SIN6_1, SOT6_1, SCK6_1, SCS6_1 − 外部負荷容量 CL = 30 pF 時(＊は CL=10 pF 時) Document Number: 001-99424 Rev.*C Page 120 of 158 S6E2H1 シリーズ tSCYC VOH SCK tSOVHI SOT tSLOVI VOH VOL VOH VOL tSHIXI tIVSHI VIH VIL SIN VOH VOL VIH VIL MS ビット = 0 tSHSL tR SCK VIL VIH tSLSH VIH VIL tF VIL VIH tSLOVE SOT VOH VOL VOH VOL tIVSHE SIN tSHIXE VIH VIL VIH VIL MS ビット = 1 Document Number: 001-99424 Rev.*C Page 121 of 158 S6E2H1 シリーズ 高速同期シリアル チップセレクト使用時(SCINV = 0, CSLVL=1) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↓→SCK↓セットアップ 時間 SCK↑→SCS↑ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI SCS↓→SCK↓セットアップ 時間 SCK↑→SCS↑ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 条件 内部シフト クロック 動作 tCSSE 外部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-20 (*1)+0 (*1)-20 (*1)+0 ns (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP ns 3tCYCP+15 - 3tCYCP+15 - ns 0 - 0 - ns 3tCYCP+15 - 3tCYCP+15 - ns ns SCS↓→SOT 遅延時間 tDSE - 25 - 25 ns SCS↑→SOT 遅延時間 tDEE 0 - 0 - ns (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 122 of 158 S6E2H1 シリーズ SCS 出力 tCSDI tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 SCS 入力 tCSDE tCSSE tCSHE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 123 of 158 S6E2H1 シリーズ 高速同期シリアル チップセレクト使用時(SCINV = 1, CSLVL=1) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↓→SCK↑セットアップ 時間 SCK↓→SCS↑ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI SCS↓→SCK↑セットアップ 時間 SCK↓→SCS↑ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 条件 内部シフト クロック 動作 tCSSE 外部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-20 (*1)+0 (*1)-20 (*1)+0 ns (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP ns 3tCYCP+15 - 3tCYCP+15 - ns 0 - 0 - ns 3tCYCP+15 - 3tCYCP+15 - ns ns SCS↓→SOT 遅延時間 tDSE - 25 - 25 ns SCS↑→SOT 遅延時間 tDEE 0 - 0 - ns (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 124 of 158 S6E2H1 シリーズ SCS 出力 tCSDI tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 SCS 入力 tCSDE tCSHE tCSSE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 125 of 158 S6E2H1 シリーズ 高速同期シリアル チップセレクト使用時(SCINV = 0, CSLVL=0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↑→SCK↓セットアップ 時間 SCK↑→SCS↓ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI 条件 内部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-20 (*1)+0 (*1)-20 (*1)+0 ns (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP ns 3tCYCP+15 - 3tCYCP+15 - ns 0 - 0 - ns ns SCS↑→SCK↓セットアップ 時間 SCK↑→SCS↓ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 3tCYCP+15 - 3tCYCP+15 - ns SCS↑→SOT 遅延時間 tDSE - 25 - 25 ns SCS↓→SOT 遅延時間 tDEE 0 - 0 - ns tCSSE 外部シフト クロック 動作 (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 126 of 158 S6E2H1 シリーズ tCSDI SCS 出力 tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 tCSDE SCS 入力 tCSHE tCSSE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 127 of 158 S6E2H1 シリーズ 高速同期シリアル チップセレクト使用時(SCINV = 1, CSLVL=0) (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 SCS↑→SCK↑セットアップ 時間 SCK↓→SCS↓ホールド時間 tCSHI SCS ディセレクト時間 tCSDI tCSSI 条件 内部シフト クロック 動作 VCC ≧4.5 V VCC < 4.5 V 単位 最小 最大 最小 最大 (*1)-20 (*1)+0 (*1)-20 (*1)+0 ns (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP (*2)+0 (*3)-20 +5tCYCP (*2)+20 (*3)+20 +5tCYCP ns 3tCYCP+15 - 3tCYCP+15 - ns 0 - 0 - ns ns SCS↑→SCK↑セットアップ 時間 SCK↓→SCS↓ホールド時間 tCSHE SCS ディセレクト時間 tCSDE 3tCYCP+15 - 3tCYCP+15 - ns SCS↑→SOT 遅延時間 tDSE - 25 - 25 ns SCS↓→SOT 遅延時間 tDEE 0 - 0 - ns tCSSE 外部シフト クロック 動作 (*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] (*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns] ＜注意事項＞ − tCYCP は、APB バスクロックのサイクル時間です。 マルチファンクションシリアルが接続されている APB バス番号については「8.ブロックダイヤグラム」を参照してください。 − CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリフェラルマニュアル』を参照 してください。 − 外部負荷容量 CL = 30 pF 時 Document Number: 001-99424 Rev.*C Page 128 of 158 S6E2H1 シリーズ tCSDI SCS 出力 tCSHI tCSSI SCK 出力 SOT (SPI=0) SOT (SPI=1) MS ビット = 0 tCSDE SCS 入力 tCSHE tCSSE SCK 入力 tDEE SOT (SPI=0) tDSE SOT (SPI=1) MS ビット = 1 Document Number: 001-99424 Rev.*C Page 129 of 158 S6E2H1 シリーズ 外部クロック(EXT = 1) : 非同期時のみ (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 規格値 条件 最小 最大 単位 シリアルクロック L パルス幅 tSLSH tCYCP + 10 - ns シリアルクロック H パルス幅 SCK 立下り時間 SCK 立上り時間 tSHSL tF tR tCYCP + 10 - 5 5 ns ns ns CL = 30 pF tR SCK Document Number: 001-99424 Rev.*C tSHSL V IL VIH tF tSLSH VIH V IL 備考 V IL VIH Page 130 of 158 S6E2H1 シリーズ 12.4.12 外部入力タイミング (VCC = 2.7V ~ 5.5V, VSS = 0V) 規格値 項目 記号 端子名 条件 単位 最小 最大 - 2tCYCP*1 - ns - 2tCYCP*1 2tCYCP + 100*1 - ns ns 500*2 - ns A/D コンバータトリガ入力 ADTG 入力パルス幅 tINH, tINL FRCKx ICxx DTTIxX INT00 ~ INT15, NMIX 備考 - フリーランタイマ入力クロック インプットキャプチャ 波形ジェネレータ 外部割込み, NMI ディープスタンバイ ウェイクアップ *1: tCYCP は APB バスクロックのサイクル時間です(タイマモード, ストップモードの停止時を除く)。A/D コンバータ, 多機能タイマ, 外部割込みが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。 WKUPx - 500*3 - ns *2: タイマモード, ストップモード時 *3: ディープスタンバイ RTC モード, ディープスタンバイストップモード時 Document Number: 001-99424 Rev.*C Page 131 of 158 S6E2H1 シリーズ 12.4.13 クアッドカウンタ タイミング (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 記号 規格値 最小値 最大値 条件 tAHL AIN 端子 H 幅 tALL AIN 端子 L 幅 tBHL BIN 端子 H 幅 tBLL BIN 端子 L 幅 AIN H レベルから tAUBU PC_Mode2 または PC_Mode3 BIN 立上り時間 BIN H レベルから tBUAD PC_Mode2 または PC_Mode3 AIN 立下り時間 AIN L レベルから tADBD PC_Mode2 または PC_Mode3 BIN 立下り時間 BIN L レベルから tBDAU PC_Mode2 または PC_Mode3 AIN 立上り時間 BIN H レベルから tBUAU PC_Mode2 または PC_Mode3 AIN 立上り時間 AIN H レベルから tAUBD PC_Mode2 または PC_Mode3 BIN 立下り時間 BIN L レベルから tBDAD PC_Mode2 または PC_Mode3 AIN 立下り時間 AIN L レベルから tADBU PC_Mode2 または PC_Mode3 BIN 立上り時間 tZHL QCR:CGSC="0" ZIN 端子 H 幅 tZLL QCR:CGSC="0" ZIN 端子 L 幅 ZIN レベル確定から tZABE QCR:CGSC="1" AIN/BIN 立下り立上り時間 AIN/BIN 立下り立上り時間から tABEZ QCR:CGSC="1" ZIN レベル確定 *: tCYCP は APB バスクロックのサイクル時間です(タイマモード, ストップモード時を除く)。 2tCYCP* - 単位 ns クアッドカウンタが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。 tALL tAHL AIN tAUBU tADBD tBUAD tBDAU BIN tBHL Document Number: 001-99424 Rev.*C tBLL Page 132 of 158 S6E2H1 シリーズ tBLL tBHL BIN tBUAU tBDAD tAUBD tADBU AIN tAHL tALL ZIN Document Number: 001-99424 Rev.*C Page 133 of 158 S6E2H1 シリーズ ZIN AIN/BIN Document Number: 001-99424 Rev.*C Page 134 of 158 S6E2H1 シリーズ 12.4.14 I2C タイミング Standard-mode，Fast-mode (VCC = 2.7V ~ 5.5V, VSS = 0V) 項目 SCL クロック周波数 (反復)「スタート」条件 ホールド時間 SDA↓→SCL↓ SCL クロック L 幅 SCL クロック H 幅 反復「スタート」条件 セットアップ時間 SCL↑→SDA↓ データホールド時間 SCL↓→SDA↓↑ データセットアップ時間 SDA↓↑→SCL↑ 「ストップ」条件 セットアップ時間 SCL↑→SDA↑ 「ストップ」条件と 「スタート」条件との間の バスフリー時間 ノイズフィルタ 記号 条件 Standard-mode Fast-mode 単位 最小 最大 最小 最大 fSCL 0 100 0 400 kHz tHDSTA 4.0 - 0.6 - μs tLOW tHIGH 4.7 4.0 - 1.3 0.6 - μs μs tSUSTA 4.7 - 0.6 - μs 0 3.45*2 0 0.9*3 μs tSUDAT 250 - 100 - ns tSUSTO 4.0 - 0.6 - μs tBUF 4.7 - 1.3 - μs 2tCYCP*4 - 2tCYCP*4 - ns 4tCYCP*4 - 4tCYCP*4 - ns 6tCYCP*4 - 6tCYCP*4 - ns 8tCYCP*4 - 8tCYCP*4 - ns 10tCYCP*4 - 10tCYCP*4 - ns 12tCYCP*4 - 12tCYCP*4 - ns 14tCYCP*4 - 14tCYCP*4 - ns 16tCYCP*4 - 16tCYCP*4 - ns tHDDAT tSP CL = 30 pF, R = (Vp/IOL)*1 2 MHz ≦ tCYCP