H5GQ1H24AFR-T0C

H5GQ1H24AFR 1Gb (32Mx32) GDDR5 SGRAM H5GQ1H24AFR This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 1 H5GQ1H24AFR Revision History Revision No. 0.1 0.2 0.3 0.4 0.5 0.6 Defined target spec. Updated tRTPS / tRTW / tFAW / t32AW / Thermal Characteristics Updated tCKE / Pin Cap / CRCWL / CRCRL/ IDD / PLL Value Updated tRRDL / Revision ID/ Density ID Removed tFLK / tSTDBYLK Updated tCKE / tCKSRE / tCKSRX (@ 6Gbps only) Updated Updated Updated Updated Updated Updated CRCWL / VREFD Selection Coding Auto VREFD Training tCKE & tPD Leakage Current x16 Mode IDD Value & 1.35V Timing Parameters Ordering Information History Draft Date Dec. 2008 Mar. 2009 April. 2009 May. 2009 May. 2009 July. 2009 Remark Preliminary Preliminary Preliminary Preliminary Preliminary Preliminary 0.7 1.0 VREFD Options Figure31 change Revision 1.0 Release Sep. 2009 Nov. 2009 Preliminary Rev. 1.0/Nov. 2009 2 H5GQ1H24AFR TABLE OF CONTENTS FEATURES........................................................................................................................................................5 FEATURES..............................................................................................................................................5 FUNCTIONAL DESCRIPTION....................................................................................................................5 DEFINITION OF SINGLE STATE TERMINOLOGY....................................................................................................7 CLOCKING..........................................................................................................................................................8 INITIALIZATION................................................................................................................................................10 POWER UP SEQUENCE...........................................................................................................................10 INITIALIZATION WITH STABLE POWER..................................................................................................11 VENDOR ID...........................................................................................................................................13 ADDRESS.........................................................................................................................................................15 ADDRESSING.........................................................................................................................................15 ADDRESS BUS INVERSION(ABI)..............................................................................................................16 BAND GROUP........................................................................................................................................18 TRAINING........................................................................................................................................................21 INTERFACE TRAINING SEQUENCE..........................................................................................................21 ADDRESS TRAINING..............................................................................................................................22 WCK2CK TRAINING...............................................................................................................................25 READ TRAINING...................................................................................................................................32 WRITE TRAINING.................................................................................................................................38 MODE REGISTER..............................................................................................................................................41 Mode REGISTER 0(MR0).......................................................................................................................42 Mode REGISTER 1(MR1).......................................................................................................................45 Mode REGISTER 2(MR2).......................................................................................................................48 Mode REGISTER 3(MR3).......................................................................................................................50 Mode REGISTER 4(MR4).......................................................................................................................52 Mode REGISTER 5(MR5).......................................................................................................................55 Mode REGISTER 6(MR6).......................................................................................................................57 Mode REGISTER 7(MR7).......................................................................................................................60 Mode REGISTER 15(MR15)....................................................................................................................62 OPERATION......................................................................................................................................................63 COMMAND.............................................................................................................................................63 DESELECT.............................................................................................................................................65 NO OPERATION.....................................................................................................................................65 MODE REGISTER SET.............................................................................................................................65 ACTIVATION..........................................................................................................................................66 BANK RESTRITIONS...............................................................................................................................68 WRITE (WOM).......................................................................................................................................70 WRITE DATA MAS(DM)...........................................................................................................................89 Rev. 1.0/Nov. 2009 3 H5GQ1H24AFR READ....................................................................................................................................................86 DQ PREAMBLE .....................................................................................................................................95 READ AND WRITE DATA BUS INVERSION (DBI).......................................................................................97 ERROR DETECTION CODE.....................................................................................................................99 PRECHARGE........................................................................................................................................103 AUTO PRECHARGE...............................................................................................................................104 REFRESH.............................................................................................................................................104 SELF REFRESH....................................................................................................................................106 POWER-DOWN....................................................................................................................................109 COMMAND TRUTH TABLE.....................................................................................................................110 RDQS MODE........................................................................................................................................114 CLOCK FREQUENCY CHANGE SEQUENCE..............................................................................................116 DYNAMIC VOLTAGE SWITCHING(DVS).................................................................................................117 TEMPERATURE SENSOR.......................................................................................................................119 DUTY CYCLE CORRECTOR....................................................................................................................120 OPERATING CONDITIONS................................................................................................................................122 Absolute Maximum Ratings...................................................................................................................122 AC & DC Characteristics........................................................................................................................124 CLOCK TO DATA TIMING SENSITIVITY..................................................................................................148 PACKAGE SPECIFICATION................................................................................................................................151 BALL-OUT...............................................................................................................................................151 SIGNALS.................................................................................................................................................153 ON DIE TERMINATION(ODT)....................................................................................................................156 PACKAGE DIMENSIONS...........................................................................................................................157 MIRROR FUNCTION(MF) ENABLE AND X16 MODE ENABLE.................................................................................158 BOUNDARY SCAN............................................................................................................................................163 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 4 H5GQ1H24AFR FEATURES • Single ended interface for data, address and command • Quarter data‐rate differential clock inputs CK/CK# for  ADR/CMD • Two half data‐rate differential clock inputs WCK/ WCK#, each associated with two data bytes (DQ, DBI#,  EDC) • Double Data Rate (DDR) data (WCK) • Single Data Rate (SDR) command (CK) • Double Data Rate (DDR) addressing (CK) • 16 internal banks • 4 bank groups for tCCDL = 3 tCK • 8n prefetch architecture: 256 bit per array read or write  access • Burst length: 8 only • Programmable CAS latency: 5 to 20 tCK • Programmable WRITE latency: 1 to 7 tCK • WRITE Data mask function via address bus (single/ double byte mask) • Data bus inversion (DBI) & address bus inversion  (ABI) • Input/output PLL on/off mode • Address training: address input monitoring by DQ  pins • WCK2CK clock training with phase information by  EDC pins • Data read and write training via READ FIFO • READ FIFO pattern preload by LDFF command • Direct write data load to READ FIFO by WRTR  command • Consecutive read of READ FIFO by RDTR command • Read/Write data transmission integrity secured by  cyclic redundancy check (CRC‐8) • READ/WRITE EDC on/off mode • Programmable EDC hold pattern for CDR • Programmable CRC READ latency = 0 to 3 tCK • Programmable CRC WRITE latency = 7 to 14 tCK • Low Power modes • RDQS mode on EDC pin • Optional on‐chip temperature sensor with read‐out • Auto & self refresh modes • Auto precharge option for each burst access • 32ms, auto refresh (8k cycles) • Temperature sensor controlled self refresh rate • On‐die termination (ODT); nominal values of 60 ohm  and 120 ohm • Pseudo open drain (POD‐15) compatible outputs (40  ohm pulldown, 60 ohm pullup) • ODT and output drive strength auto‐calibration with  external resistor ZQ pin (120 ohm) • Programmable termination and driver strength offsets • Selectable external or internal VREF for data inputs;  programmable offsets for internal VREF • Separate external VREF for address / command inputs • Vendor ID, FIFO depth and Density info fields for  identification • x32/x16 mode configuration set at power‐up with EDC  pin • Mirror function with MF pin • Boundary scan function with SEN pin • 1.6V / 1.5V +/‐ 0.045V supply for device operation  (VDD) • 1.6V / 1.5V +/‐ 0.045V supply for I/O interface (VDDQ) • 170 ball BGA package Rev. 1.0/Nov. 2009 FUNCTIONAL DESCRIPTION The  GDDR5  SGRAM  is  a  high  speed  dynamic random‐access  memory  designed  for  applications requiring  high  bandwidth.  GDDR5  devices  contain the following number of bits: 1 Gb has 1,073,741,824 bits and sixteen banks The  GDDR5  SGRAM  uses  a  8n  prefetch architecture  and  DDR  interface  to  achieve  high‐ speed  operation.  The  device  can  be  configured  to operate  in  x32  mode  or  x16  (clamshell)  mode.  The mode  is  detected  during  device  initialization.  The GDDR5  interface  transfers  two  32  bit  wide  data words  per  WCK  clock  cycle  to/from  the  I/O  pins. Corresponding  to  the  8n‐prefetch  a  single  write  or read  access  consists  of  a  256  bit  wide,  two  CK  clock cycle  data  transfer  at  the  internal  memory  core  and eight corresponding 32 bit wide one‐half WCK clock cycle data transfers at the I/O pins.  The  GDDR5  SGRAM  operates  from  a  differential clock  CK  and  CK#.  Commands  are  registered  at every rising edge of CK. Addresses are registered at every  rising  edge  of  CK  and  every  rising  edge  of CK#.  GDDR5  replaces  the  pulsed  strobes  (WDQS  & RDQS)  used  in  previous  DRAMs  such  as  GDDR4 with  a  free  running  differential  forwarded  clock (WCK/WCK#)  with  both  input  and  output  data registered  and  driven  respectively  at  both  edges  of the forwarded WCK.  Read and write accesses to the GDDR5 SGRAM are burst  oriented;  an  access  starts  at  a  selected  location and  consists  of  a  total  of  eight  data  words.  Accesses begin with the registration of an ACTIVE command, which  is  then  followed  by  a  READ  or  WRITE command.  The  address  bits  registered  coincident with the ACTIVE command and the next rising CK# edge  are  used  to  select  the  bank  and  the  row  to  be accessed.  The  address  bits  registered  coincident with  the  READ  or  WRITE  command  and  the  next rising  CK#  edge  are  used  to  select  the  bank  and  the column location for the burst access. 5 H5GQ1H24AFR ORDERING INFORMATION Part No H5GQ1H24AFR-R0C H5GQ1H24AFR-T3C H5GQ1H24AFR-T2L (Note1) H5GQ1H24AFR-T2C H5GQ1H24AFR-T1C H5GQ1H24AFR-T0C VDD/VDDQ = 1.5V Power Supply VDD/VDDQ = 1.6V CK Frequency WCK Frequency Max Data Rate 1.50GHz 1.375GHz 1.25GHz 1.25GHz 1.125GHz 1.00GHz 3.00GHz 2.75GHz 2.50GHz 2.50GHz 2.25GHz 2.00GHz 6.0Gbps/pin 5.5Gbps/pin 5.0Gbps/pin 5.0Gbps/pin 4.5Gbps/pin 4.0Gbps/pin POD_15 Interface Above Hynix P/N’s are Leead-free, RoHS Compliant and Halogen-free. Note.1)It supports not only 5Gbps @ 1.5V, but also 3.2Gbps @ 1.35V. Rev. 1.0 /Nov. 2009 6 H5GQ1H24AFR  0.1. DEFINITION OF SIGNAL STATE TERMINOLOGY GDDR5 SGRAM will be operated in both ODT Enable (terminated) and ODT Disable (unterminated)  modes. For highest data rates it is recommended to operate in the ODT Enable mode. ODT Disable mode  is designed to reduce power and may operate at reduced data rates. There exist situations where ODT  Enable mode can not be guaranteed for a short period of time, i.e. during power up. Following are four terminologies defined for the state of a device (GDDR5 SGRAM or controller) pin dur‐ ing operation. The state of the bus will be determined by the combination of the device pins connected to  the bus in the system. For example in GDDR5 it is possible for the SGRAM pin to be tristated while the  controller pin is High or ODT. In both cases the bus would be High if the ODT is enabled. For details on  the GDDR5 SGRAM pins and their function see “PACKAGE SPECIFICATION” on page 156 and “SIG‐ NALS” on page 158 in the section entitled “PACKAGE SPECIFICATION” on page 156. Device pin signal level: • High: A device pin is driving the Logic “1” state. • Low: A device pin is driving the Logic “0” state. • Hi‐Z: A device pin is tristate. • ODT: A device pin terminates with ODT setting, which could be terminating or tristate depending on Mode  Register setting. Bus signal level: • High: One device on bus is High and all other devices on bus are either ODT or Hi‐Z. The voltage level on the bus  would be nominally VDDQ • Low: One device on bus is Low and all other devices on bus are either ODT or Hi‐Z. The voltage level on the bus  would be nominally VOL(DC) if ODT was enabled, or VSSQ if Hi‐Z. • Hi‐Z: All devices on bus are Hi‐Z. The voltage level on bus is undefined as the bus is floating. • ODT: At least one device on bus is ODT and all others are Hi‐Z. The voltage level on the bus would be nominally  VDDQ. Rev. 1.0/Nov. 2009 7 H5GQ1H24AFR  0.2. CLOCKING The GDDR5 SGRAM operates from a differential clock CK and CK#. Commands are registered at every  rising edge of CK. Addresses are registered at every rising edge of CK and every rising edge of CK#. GDDR5 uses a DDR data interface and an 8n‐prefetch architecture.   The data interface uses two differen‐ tial forwarded clocks (WCK/WCK#). DDR means that the data is registered at every rising edge of WCK  and rising edge of WCK#. WCK and WCK# are continuously running and operate at twice the frequency  of the command/address clock (CK/CK#).  CK# CK COMMAND ADDRESS WCK# WCK DQ*1 Figure 1: GDDR5 Clocking and Interface Relationship  Note : Figure.1 shows the relationship between the data rate of the buses and the clocks and is not a timing diagram. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 8 H5GQ1H24AFR . Controller ADD/CMD centered with CK/CK# CMD/ADD D Q GDDR5 SGRAM CMD sampled by CK/CK# as SDR ADD sampled by CK/CK# as DDR D Q QB CMD/ADD DRAM  core CK/CK# (1GHz) Oscillator PLL WCK2CK Alignment Data Tx/Rx D Q PLL /2 WCK/WCK# (2GHz) To EDC pin WCKint (1GHz) early/late Clock Phase Controller Phase detector/ Phase accumulator corelogic early/late from calibration data DQ [0]‐[7] (4Gbps) Q D Q D Receiver clock Clock Phase Controller DQ D D Q Q DRAM  core For 8 data bits Figure 2: Block Diagram of an example clock system This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 9 H5GQ1H24AFR  1. INITIALIZATION  1.1. POWER‐UP SEQUENCE GDDR5 SGRAMs must be powered up and initialized in a predefined manner as shown in Figure . Operational procedures other than those specified may result in undefined operation. The Mode Registers do not have RESET default values, except for ABI#, ADR/CMD termination, and the EDC hold pattern. If the mode registers are not set during the initialization sequence, it may lead to unspecified operation. Step 1 2 3 4 5 6 7 Apply power to VDD Apply power to VDDQ at same time or after power is applied to VDD Apply VREFC and VREFD at same time or after power is applied to VDDQ After power is stable, provide stable clock signals CK/CK# Assert and hold RESET# low to ensure all drivers are in Hi‐Z and all active terminations are off. Assert and hold NOP command. Wait a minimum of 200μs. If boundary scan mode is necessary, SEN can be asserted HIGH to enter boundary scan mode. Boundary scan mode must be  entered directly after power‐up while RESET# is low. Once boundary scan is executed, power‐up sequence should be followed. Set CKE# for the desired ADR/CMD ODT settings, then bring RESET# High to latch in the logic state of CKE#, tATS and tATH must  be met during this procedure. See Table 1 for the values and logic states for CKE#. The rising edge of RESET# will determine  x32 mode or x16 mode depending on the state of EDC1(EDC2 when MF=1). In normal x32 mode, EDC1 has to be sustained HIGH  until RESET# is HIGH. See Table  for the values and logic states for EDC1(EDC2 when MF=1). Bring CKE# Low after tATH is satisfied  Wait at least 200μs referenced from the beginning of tATS Issue at least 2 NOP commands Issue a PRECHARGE ALL command followed by NOP commands until tRP is satisfied Issue MRS command to MR15. Set GDDR5 SGRAM into address training mode (optional) Complete address training (optional) Issue MRS command to read the Vendor ID Issue MRS command to set WCK01/WCK01# and WCK23/WCK23# termination values Provide stable clock signals WCK01/WCK01# and WCK23/WCK23# Issue MRS commands to use PLL or not and select the position of a WCK/CK phase detector. The use of PLL and the position of a  phase detector should be issued before WCK2CK training. Issue MRS commands including PLL reset to the mode registers in any  order. tMRD must be met during this procedure. WLmrs, CLmrs, CRCWL and CRCRL must be programmed before WCK2CK  training. Issue two REFRESH commands followed by NOP until tRFC is satisfied After any necessary GDDR5 training sequences such as WCK2CK training, READ training (LDFF, RDTR) and WRITE training  (WRTR, RDTR), the device is ready for operation. 8 9 10 11 12 13 14 15 16 17 18 19 20 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 10 H5GQ1H24AFR Table 1  Address and Command Termination VALUE (OHMS) ZQ/2 ZQ CKE# at RESET# high transition Low High VDD VDDQ VREFD/C (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) tATS tATH (( )) RESET# (( )) (( )) CKE# CK# CK CMD (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) NOP NOP( ( NOP NOP PRE NOP TRAIN / MRS (( )) (( )) A.C. A.C. ADR DQ, DBI# EDC (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) TRAIN / MRS (( )) (( )) ADR ADR ADR ADR (( (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) TRAIN / MRS (( )) (( )) )) TRAIN / MRS (( (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) EDC WCK# WCK x32 x16 (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) TRAIN / MRS (( )) (( )) (( )) All Banks Precharge min. 200 μs Voltages and CK stable Note:  A.C. = Any Command min. 200 μs tRP Execution of steps 13‐21 in Power‐up sequence Figure 3: GDDR5 SGRAM Power‐up Initialization 1.2. Initialization with Stable Power The following sequence is required for reset subsequent to power‐up initialization. This requires that the  power has been stable within the specified VDD and VDDQ ranges since power‐up initialization (See  Figure 4) This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 11 H5GQ1H24AFR 1) Assert RESET# Low anytime when reset is needed. 2) Hold RESET# Low for minimum 100ns. Assert and hold NOP command. 3) Set CKE# for the desired ADR/CMD ODT settings, then bring RESET# High to latch in the logic state of  CKE#; tATS and tATH must be met during this procedure. Keep EDC1 (MF=0) / EDC2 (MF=1) at the same  logic level as during power‐up initialization as device functionality is not guaranteed if the I/O width has  changed. 4) Continue with step 9 of the power‐up initialization sequence. VDD, VDDQ VREFD/C (( )) (( )) (( )) (( )) (( )) (( )) tATS tATH (( )) RESET# (( )) (( )) CKE# CK# CK CMD (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( (( )) )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) NOP NOP( ( NOP NOP PRE NOP TRAIN / MRS (( )) (( )) A.C. A.C. ADR DQ, DBI# EDC WCK# WCK (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) TRAIN / MRS (( )) (( )) ADR ADR ADR ADR (( (( )) (( )) (( )) (( )) (( )) (( )) (( )) )) (( )) (( )) (( )) (( )) (( )) (( )) TRAIN / MRS (( )) (( )) )) (( )) (( )) TRAIN / MRS (( All Banks Precharge min. 100 ns min. 200 μs tRP Execution of steps 13‐21 in Power‐up sequence Notes:  1.  A.C. = Any Command 2.  Device functionality is not guaranteed if x32/x16 mode is not the same as during power‐up initialization. Figure 4: Initialization with Stable Power This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 12 H5GQ1H24AFR  1.2. VENDOR ID GDDR5 SGRAMs are required to include a Vendor ID feature that allows the controller to receive informa‐ tion from the GDDR5 SGRAM to differentiate between different vendors and different devices using a  software algorithm.  When the Vendor ID function is enabled the GDDR5 SGRAM will provide its Manufacturers Vendor Code  on bits [3:0] as shown in Table 2; Revision Identification on bits [7:4]; Density on bits [9:8] ; FIFO Depth on  bits [11:10] as shown in Table 3 & Table4. Bits [15:12] are RFU.     Vendor ID is part of the INFO field of Mode Register 3 (MR3) and is selected by issuing a MODE REGIS‐ TER SET command with MR3 bit A6 set to 1, and bit A7 set to 0. MR3 bits A0‐A5 and A8‐A11 are set to the  desired values.  The Vendor ID will be driven onto the DQ bus after the MRS command that sets bits A6 to 1 and A7 to 0.  The DQ bus will be continuously driven until an MRS command sets MR3 A6 and A7 back to 0 to disable  the INFO field or to another valid state for the INFO field if the INFO field includes support for additional  vendor specific information. The DQ bus will be in ODT state after tWRIDOFF (max). The code can be sam‐ pled by the controller after waiting tWRIDON (max) and before tWRIDOFF (min). DBI is not enabled or  ignored during all Vendor ID operations. Table 4 shows the mapping of the Vendor ID info to the physical  DQs. The 16 bits of Vendor ID are sent on Byte 0 and 2 when MF=0. When MF=1 the 16 bits are sent on  Byte 1 and 3. Optionally the vendor may replicate the data on the other 2 bytes when in x32 mode. Byte 0  would be replicated on Byte 1 and Byte 2 would be replicated on Byte 3 when MF=0. When MF=1, Byte 1  would be replicated on Byte 0 and Byte 3 would be replicated on Byte 2.   TABLE 2. Manufacturers Vendor Code Manufacturers ID 0 1 2 3 4 5 6 7 8 9 A B C D E F Bit 3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Bit 2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Bit 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Bit 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Name of Company Reserved Samsung Qimonda Elpida Etron Nanya Hynix ProMOS Winbond ESMT Reserved Reserved Reserved Reserved Reserved Micron This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 13 H5GQ1H24AFR Table 3  Revision ID & Density & FIFO Depth Revision ID Bit 7 0 Bit 6 0 Bit 6 0 Bit 4 1 Bit 9 0 Density Bit 8 1 Bit 11 1 FIFO Bit 10 0 Table 4  Vendor ID to DQ mapping Bit MF=0 MF=1 Feature Bit MF=0 MF=1 Feature 15 DQ23 DQ15 7 DQ7 DQ31 6 DQ6 DQ30 5 DQ5 DQ29 4 DQ4 DQ28 3 DQ3 DQ27 2 DQ2 DQ26 1 DQ1 DQ25 0 DQ0 DQ24 Revision Identification 14 DQ22 DQ14 RFU 13 DQ21 DQ13 12 DQ20 DQ12 11 DQ19 DQ11 Manufacturers Vendor Code 10 DQ18 DQ10 9 DQ17 DQ9 Density 8 DQ16 DQ8 FIFO Depth CK# CK CMD BA0‐BA3 A2‐A5 A8 A7 A11 A6 A9,A10 A0,A1 NOP MRS MRA Code NOP NOP NOP NOP MRS MRA Code NOP NOP NOP NOP Code Code Code Code Code Code Code Code tWRIDON(max) DQ Vendor ID + Rev Code   tWRIDOFF(min) MRA = Mode Register Address; Code = Opcode to be loaded Donʹt Care Figure 5: Vendor ID Timing Diagram This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 14 H5GQ1H24AFR  2. ADDRESS  2.1. ADDRESSING GDDR5 SGRAMs use a double data rate address scheme to reduce pins required on the GDDR5 SGRAM  as shown in Table 5. The addresses should be provided to the GDDR5 SGRAM in two parts; the first half is  latched on the rising edge of CK along with the command pins such as RAS#, CAS# and WE#; the second  half is latched on the next rising edge of CK#. The use of DDR addressing allows all address values to be latched in at the same rate as the SDR com‐ mands. All addresses related to command access have been positioned for latching on the initial rising  edge for faster decoding. Table 5  Address Pairs Clock Rising CK Rising CK# BA3 A3 BA2 A4 BA1 A5 BA0 A2 (A12) (RFU) A11 A6 A10 A0 A9 A1 A8 A7 Note: Address pin A12 is required only for 2G density. GDDR5 addressing includes support for 1G density. For all densities two modes are supported (x32 mode  or x16 mode). x32 and x16 modes differ only in the number of valid column addresses, as shown in Table6.  Table 6  Addressing Scheme 1G x32 mode Row address Column address Bank address Autoprecharge Page Size Refresh  Refresh period A0~A11 A0~A5 BA0~BA3 A8 2K 8K/32ms  3.9us x16 mode A0~A11 A0~A6 BA0~BA3 A8 2K 8K/32ms 3.9us This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 15 H5GQ1H24AFR  2.2. ADDRESS BUS INVERSION (ABI) Address Bus Inversion (ABI) reduces the power requirements on address pins, as the no. of address lines  driving a low level can be limited to 4 (in case A12/RFU is not wired) or 5 (in case A12/RFU is wired). The Address Bus Inversion function is associated with the electrical signalling on the address lines  between a controller and the GDDR5 SGRAM, regardless of whether the information conveyed on the  address lines is a row or column address, a mode register op‐code, a data mask, or any other pattern. The ABI# input is an active Low double data rate (DDR) signal and sampled by the GDDR5 SGRAM at the  rising edge of CK and the rising edge of CK# along with the address inputs. Once enabled by the corresponding ABI Mode Register bit, the GDDR5 SGRAM will invert the pattern  received on the address inputs in case ABI# was sampled Low, or leave the pattern non‐inverted in case  ABI# was sampled High, as shown in Figure 6. Address  Pins ABI# 8 (9) 8 (9) to  DRAM  core from Mode Register: 0 = enabled 1 = disabled Note: bus width is 8 when A12/RFU pin is not present, and 9 when A12/RFU pin is present Figure 6: Example of Address Bus Inversion Logic This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 16 H5GQ1H24AFR The flow diagram in Figure 7 illustrates the ABI operation. The controller decides whether to invert or not  invert the data conveyed on the address lines. The GDDR5 SGRAM has to perform the reverse operation  based on the level of the ABI# pin. Address input timing parameters are only valid with ABI being enabled  and a maximum of 4 address inputs driven Low.  Controller Data to be sent  on address lines Determine ’0’ count No ’0’ count > 4 ? Yes ABI# = ’H’ Don’t invert ABI# = ’L’ Invert ABI# = ’H’ Don’t invert ABI# = ’L’ Invert GDDR5 SGRAM Data received  on address lines Figure 7: Address Bus Inversion (ABI) Flow Diagram This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 17 H5GQ1H24AFR  2.3. BANK GROUPS For GDDR5 SGRAM devices operating at frequencies above a certain threshold, the activity within a bank  group must be restricted to ensure proper operation of the device. The 8 or 16 banks in GDDR5 SGRAMs  are divided into four bank groups. The bank groups feature is controlled by bits A10 and A11 in Mode  Register 3 (MR3). The assignment of the banks to the bank groups is shown in Table 7. Table 7  Bank Groups Bank 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Addressing BA3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 BA2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 BA1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 BA0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Group D Group C Group B Group A 1G 16 banks These bank groups allow the specification of different command delay parameters depending on whether  back‐to‐back accesses are to banks within one bank group or across bank groups as shown in Table 8.   This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 18 H5GQ1H24AFR Table 8  Command Sequences Affected by Bank Groups Corresponding AC Timing Parameter Command Sequence Bank Groups  Disabled tRRDS tCCDS tCCDS tWTRS tRTPS Bank Groups Enabled Accesses to different bank  Accesses within the same  groups bank group tRRDS tCCDS tCCDS tWTRS 1 tck tRRDL tCCDL tCCDL tWTRL tRTPL 1 Notes ACTIVE to ACTIVE WRITE to WRITE READ to READ Internal WRITE to READ READ to PRECHARGE Note.1 : Parameters tRTPS and tRTPL apply only when READ and PRECHARGE go to the same bank; use tRTPS when BG are  disabled, and tRTPL when BG are enabled. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 19 H5GQ1H24AFR Back-to-back column accesses based on tCCDL and tCCDS parameters. Example 1 (Bank Groups disabled): tCCDS = 2 * tCK T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 CLK CAS A0 DQ A0 A1 A1 B0 B0 B1 B1 C0 C0 C1 C1 D0 D0 Example 2: (Bank Groups enabled): tCCDL = 4 * tCK T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 CLK CAS A0 DQ A0 A1 A1 A2 A2 A3 A3 Example 3: (Bank Groups enabled): tCCDS = 2 * tCK T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 CLK CAS A0 DQ A0 B0 B0 A1 A1 B1 B1 C0 C0 D0 D0 C1 C1 Notes: 1) Column accesses are to open banks, and tRCD has been met. 2) CL = 0 assumed 3) Ax, Bx, Cx, Dx: accesses to bank groups A, B, C or D, respectively  4) With bank groups enabled, tCCDL is 3tCK, as programmed in MR3. Rev. 1.0 /Nov. 2009 20 H5GQ1H24AFR  3. TRAINING  3.1. INTERFACE TRAINING SEQUENCE Due to the high data rates of GDDR5, it is recommended that the interfaces be trained to operate with the  optimal timings. GDDR5 SGRAM has features defined which allow for complete and efficient training of  the I/O interface without the use of the GDDR5 SGRAM array. The interface trainings are required for nor‐ mal DRAM functionality  unless running in lower frequency modes as described in the low frequency sec‐ tion. Interface timings will only be guaranteed after all required trainings have been executed. A recommended order of training sequences has been chosen based on the following criteria: The address training must be done first to allow full access to the Mode Registers. (MRS for address train‐ ing is a special single data rate mode register set guaranteed to work without training). Address input tim‐ ing shall function without training as long as tAS/H are met at the GDDR5 SGRAM. WCK2CK training should be done before read training because a shift in WCK relative CK will cause a  shift in all READ timings relative to CK. READ training should be done before WRITE training because optimal WRITE training depends on cor‐ rect READ data. Initialization Address Training (optional) WCK2CK Alignment Training READ Training WRITE Training Start Normal Operation Figure 8: Interface Training Sequence This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 21 H5GQ1H24AFR  3.2. ADDRESS TRAINING The GDDR5 SGRAM provides means for address bus interface training. The controller may use the  address training mode to improve the timing margins on the address bus. Address training mode is entered and exited via the ADT bit in Mode Register 15 (MR15). Mode Register  15 supports the same setup and hold times on the address pins as for commands to allow a safe entry into  address training mode. Address training mode uses an internal bridge between the GDDR5 SGRAM’s address inputs and DQ/ DBI# outputs. It also uses a special READ command for address capture that is encoded using the SDR  command pins only (CS#,RAS#,CAS#,WE# = L,H,L,H). The address values normally used to encode the  commands will not be interpreted. Once the address training mode has been entered, the address values  registered coincident with this special READ command will be transmitted to the controller on the DQ/ DBI# pins. The controller is then expected to compare the address pattern received to the expected value  and to adjust the address transmit timing accordingly. The procedure may be repeated using different  address pattern and interface timings. No WCK clock is required for this special READ command operation during address training mode. The  latched addresses are driven out asynchronously.  The only commands allowed during address training mode are this special READ, MRS (e.g. to exit  address training mode) and NOP / DESELECT. When enabled by the ABI bit in Mode Register 1, address bus inversion (ABI) is effective during address  training mode. It is suggested to train the ABI# pin’s interface timing together with the other address lines.  The timing diagram in Figure 9 illustrates the typical command sequence in address training mode. The  DQ/DBI# output drivers are enabled as long as the ADT bit is set. The minimum spacing between consec‐ utive special READ commands is 2 tCK. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 22 H5GQ1H24AFR CK# CK CMD MRS NOP READ (*) NOP READ (*) NOP READ (*) NOP MRS NOP NOP NOP NOP ADDR MR15 A10=1 ADRx ADRx R# R ADRy ADRy R R# ADRz ADRz R R# MR15 A10=0 tMRD tADR Even DQ Odd DQ tADR tADR tADZ ADRx R ADRx R# ADRy R ADRy R# ADRz R ADRz R# Notes: 1) READ command encoding: CS# = L, RAS# = H, CAS# = L, WE# = H  2) ADRxR   = 1st half of address x, sampled on rising edge of CK;      ADRxR# = 2nd half of address x, sampled on rising edge of CK# 3) Addresses sampled on rising edge of CK are returned on even DQ after tADR;      addresses sampled on rising edge of CK# are returned on odd DQ simultaneously with even DQ 4) DQs are enabled when ADT bit in Mode Register 15 set to 1 (Enter Address Training Mode)     DQs are disabled after tADZ when ADT bit in Mode Register 15 set to 0 (Exit Address Training Mode) Donʹt Care Figure 9: Address Training Timing Table 9  AC timings in Address Training Mode Parameter READ command to data out delay  ADT off to DQ/DBI# in ODT state delay Symbol tADR tADZ Min 0.5*tCK+0 ‐‐ Max 0.5*tCK+10 0.5*tCK+10 Unit ns ns Table 10 defines the correspondence between address bits and DQ/DBI#. Devices configured to x16 mode  reflect the address on the two bytes being enabled in that mode, which are bytes 0 and 2 for MF=0 and  bytes 1 and 3 for MF=1 configurations. Devices configured to x32 mode reflect the address on the same DQ  as in x16 mode; in addition they are allowed but not required to reflect the address on those bytes that are  disabled in x16 mode, thus reflecting each address twice. Devices not supporting an A12/RFU pin shall drive a logic High on the DBI# pins.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 23 H5GQ1H24AFR Table 10  Address to DQ Mapping in Address Training Mode  Output DQ Address bits registered at rising edge of CK A12 DBI0# DBI1# A8 DQ22 DQ30 A11 DQ20 DQ28 BA1 DQ18 DQ26 BA2 DQ16 DQ24 BA3 DQ6 DQ14 BA0 DQ4 DQ12 A9 DQ2 DQ10 A10 DQ0 DQ8  Output DQ Address bits registered at rising edge of CK# RFU DBI2# DBI3# A7 DQ23 DQ31 A6 DQ21 DQ29 A5 DQ19 DQ27 A4 DQ17 DQ25 A3 DQ7 DQ15 A2 DQ5 DQ13 A1 DQ3 DQ11 A0 DQ1 DQ9 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 24 H5GQ1H24AFR  3.3. WCK2CK TRAINING The purpose of WCK2CK training is to align the data WCK clock with the command CK clock to aid in the  GDDR5 SGRAM’s internal data synchronization between the logic clocked by CK/CK# and WCK/WCK#.  This will help to define both Read and Write latencies between the GDDR5 SGRAM and memory control‐ ler. WCK2CK training mode is controlled via MRS.  Before starting WCK2CK training, the following conditions must be met: • CK/CK# clock is stable and toggling • The timing of all address and command pins must be guaranteed • PLL on/off(MR1 bit A7) and PLL delay compensation enable(MR7 bit A2) are set to desired mode before WCK to  CK training is started • The desired WCK2CK alignment point (MR6, bit A0) is selected • The EDC hold pattern (MR4, bits A0‐A3) must be programmed to ‘1111’ • 2 Mode Register bits for internal WCK01 and WCK23 inversion (MR3, bits A2‐A3) must be set to a known state  • All banks are idle and no other command execution is in progress WCK2CK training must be done after any of the following conditions: • Device initialization • Any CLmrs, WLmrs, CRCRL or CRCWL latency change • CK and WCK frequency changes • PLL on/off(MR1 bit A7) and PLL delay compensation mode(MR7 bit A2) changes • Change of the WCK2CK alignment point (MR6, bit A0) • WCK state change from off to toggling, including self refresh exit or exit from power‐down when bit A1 (LP2) in  MR5 is set Figure 10 and Figure 11 show example WCK2CK training sequences. WCK2CK training is entered via  MRS by setting bit A4 in MR3. This will initiate the WCK divide‐by‐2 circuits associated with WCK01 and  WCK23 clocks in the GDDR5 SGRAM. In case the divide‐by‐2 circuits are at opposite output phases,  which is indicated by opposite “early/late” phases on the EDC pins associated with WCK01 and WCK23  (see below), they may be put in phase by using the WCK01 and WCK23 inversion bits. Alternatively, the  WCK clocks may be put into a stable inactive state for this initialization event to aid in resetting all divid‐ ers to the same output phase as shown in Figure 11. The challenge of this method is to restart the  WCK clocks in a way that even their first clock edges meet the WCK clock input specification. Otherwise,  divide‐by‐2 circuits for both WCK01 and WCK23 might again have opposite phase alignment.  Figure 12 illustrates how the WCK phase information is derived. The phase detectors (PD) sample the  internally divided‐by‐2 WCK clocks. Only one sample point is shown in the figure for clarity. In reality,  when WCK2CK training mode is enabled, a sample will occur every tCK and will be translated to the EDC  pins accordingly. If the divided‐by‐2 WCK clock arrives early, then the EDC pin outputs the EDC hold  pattern during the time interval specified in Figure 12. If the divided‐by‐2 WCK clock arrives late, then the  EDC pin outputs the inverted EDC hold pattern during the time interval specified in Figure 12. This is  shown in Table 11. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 25 H5GQ1H24AFR CK CK# CMD WCK WCK# tLK Enter WCK2CK Training Start WCK2CK  Phase Search PLL Reset  (PLL on only) tMRD Exit WCK2CK Training (sets data synchronizers,  rests FIFO pointers) NOP NOP MRS NOP NOP NOP NOP MRS MRS A.C. Figure 10: Example WCK2CK Training Sequence CK# CK CMD WCK WCK# tWCK2MRS tMRSTWCK tWCK2TR tLK tMRD NOP MRS NOP NOP NOP NOP NOP NOP MRS MRS Valid Enter WCK2CK Training by MRS (resets WCK divide‐  by‐2 circuits) WCK Restart Start WCK2CK Phase Search PLL Reset  (PLL on only) Exit WCK2CK  Training by MRS (Set data synchronizers,  resets FIFO pointers) Figure 11: Example WCK2CK Training Sequence with WCK Stopping This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 26 H5GQ1H24AFR CK 1 WCK01/2 WCK23/2 (internal) 1 Early EDC0 EDC2  ‐ tWCK2CK WCK Early x x x x x x x ~ ~ x 1       1       1       1 tWCKTPH x x x x x x x WCK01/2 WCK23/2 (internal) 2 Late EDC0 EDC2 0  + tWCK2CK WCK Late x x x x x x x ~ ~ x 0       0       0       0 tWCKTPH x x x x x x x WCK01/2 WCK23/2 (internal) 3 Aligned EDC0 EDC2 x x x x x x x ~ ~ x x x x x x x x x x x x tWCKTPH Figure 12: EDC pin Behaviour for WCK2CK Training (assumes ‘1111’ as EDC Hold Pattern) Table 11  Phase Detector and EDC Pin behavior WCK/2 value sampled by CK ‘1’ ‘0’ WCK2CK Phase ‘Early’ ‘Late’ Data on EDC Pin EDC hold (‘1111’) Inverted EDC Hold (‘0000’) Action Increase Delay on WCK Decrease Delay on WCK The ideal alignment is indicated by the phase detector output transitioning from “early” to “late” when  the delay of the WCK phase is continuously increased. The WCK phase range for ideal alignment is speci‐ fied by the parameter tWCK2CKPIN ; the value(s) vary with the PLL  mode (on or off) and the selected align‐ ment point.  If enabled, the PLL shall not interfere in the behavior of the WCK2CK training. Significantly moving the  phase and/or stopping the WCK during training may disturb the PLL. It is required to perform a PLL reset  after the WCK2CK training has determined and selected the proper alignment between WCK and CK  clocks. The PLL lock time tLK must be met before exiting WCK2CK training to guarantee that the PLL is in  lock such that the GDDR5 SGRAM data synchronizers are set upon WCK2CK training exit.  WCK2CK training is exited via MRS by resetting bit A4 in MR3. For proper reset of the data synchronizers  it is required that the WCK and CK clocks are aligned within tWCK2CKSYNC at the time of the WCK2CK  training exit.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 27 H5GQ1H24AFR After exiting WCK2CK training mode, the WCK phase is allowed to further drift from the ideal alignment  point by a maximum of tWCK2CK (e.g. due to voltage and temperature variation). Once this WCK phase  drift exceeds tWCK2CK(min) or tWCK2CK(max), it is required to repeat the WCK2CK training and realign  the clocks. WCK2CK alignment at PIN Mode  The WCK and CK phase alignment point can be changed via MRS by setting bit A0 in MR6. In normal  mode, when MR6 A0 is set to ‘0’, the phases of CK and WCK are aligned at CK pins and the end of WCK  tree as shown in Figure 13. On the other hand, when MR6 A0 is set to ‘1’, the phases of CK and WCK are  aligned at the pin as shown in Figure 14. PIN mode is supported up to the max CK clock frequency of        fCKPIN, and is an option to reduce the time of WCK2CK training at low frequency.   WCK WCK# CK CK# EDC D CK Q Internal WCK/2 Phase Detector Internal CK Figure 13: Normal Mode   WCK WCK# CK CK# EDC D CK Q Internal WCK/2 Phase Detector Internal CK Figure 14: Pin Mode WCK2CK Auto Synchronization  GDDR5 SGRAMs support a WCK2CK automatic synchronization mode that eliminates the need for  WCK2CK training upon power‐down exit. This mode is controlled by the autosync bit (MR7, bit A4), and  is effective when the LP2 bit (MR5, bit A1) is set and the WCK clocks are stopped during power‐down.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 28 H5GQ1H24AFR Also, this mode works for both normal and PIN mode. When WCK2CK automatic synchronization mode  is enabled, a full WCK2CK training including Phase search is not required after power‐down exit,  although WCK2CK MRS must be issued momentarily for setting the data synchronizers. However, WCK  and CK clocks must meet the tWCK2CKSYNC specification upon power‐down exit. Any allowed command  may be issued after tXPN or after tLK in case the PLL had been enabled upon power‐down entry. The PLL  sequence is not affected by this mode. The use of WCK2CK automatic synchronization mode is restricted  to lower operating frequencies up to fCKAUTOSYNC as described in the datasheets. Table 12 describes WCK2CK training methods for different frequency ranges. Each Frequency range is  vendor specific. Normal and PIN mode of WCK2CK training are described in Table 12. Each frequency  range is DRAM vendor specific. Divider initialization can be done by training with WCK2CK inversion,  WCK2CK stopping, or WCK2CK auto‐sync. If the user wants to use WCK2CK stop for divider initializa‐ tion instead of WCK2CK auto‐sync, the user must not set the WCK2CK auto‐sync. Low frequency, the  combined use of PIN and WCK2CK auto‐sync modes can minimize WCK2CK training time. Table 12  WCK2CK training simplified for Normal mode and PIN mode High Frequency  Frequency WCK2CK alignment mode Phase Search Low Frequency  ＜ 2Gbps ≥ 2Gbps Normal Required PIN Required Normal No* PIN No* * Note: The divided WCK/WCK# should be aligned CK/CK# by WCK2CK Auto Synchronization or WCK stop mode The following examples describe the WCK2CK training in more detail. Example 1: outline of a basic WCK2CK training sequence without WCK clock stop: 1)  Enable training mode via MRS and wait tMRD 2)  Sweep and observe the phase independently for WCK01 on EDC0 and WCK23 on EDC2; in case                 the internal divide‐by‐2 circuits are at opposite phase use either the WCK01 or WCK23 inversion  bit                 to flip one of the WCK divide‐by‐2 circuits 3)  Adjust the WCK phase independently for WCK01 and WCK23 to the optimal point (“ideal                  alignment”) 4)  Issue a PLL reset and wait for tLK (PLL on mode only) 5)  While all WCK and CK are aligned, exit WCK2CK training mode via MRS 6)  Wait tMRD for the reset of data synchronizers This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 29 H5GQ1H24AFR Example 2: outline of a basic WCK2CK training sequence with optional WCK clock stop: 1)  Stop WCK clocks with WCK01/WCK23 LOW and WCK01#/WCK23# HIGH 2)  Wait tWCK2MRS for internal WCK clocks to settle 3)  Enable training mode via MRS and wait tMRD for divide‐by‐2 circuits to reset 4)  Start WCK clocks without glitches (both divide‐by‐2 circuits remain in sync) 5)  Wait tWCK2TR for internal WCK clocks to stabilize 6)  Sweep and observe the phase independently for WCK01 on EDC0 and WCK23 on EDC2; adjust  the                  WCK phase to the optimal point (“ideal alignment”) 7)  Issue a PLL reset and wait tLK (PLL on mode only) 8)  While all WCK and CK are aligned, exit WCK2CK training mode via MRS 9)  Wait tMRD for the reset of data synchronizers READ and WRITE latency timings are defined relative to CK. Any offset in WCK and CK at the pins and/ or the phase detector will be reflected in the latency timings. The parameters used to define the relation‐ ship between WCK and CK are shown in Figure 6. For more details on the impact on READ and WRITE  timings see the OPERATIONS section. tCK CK# CK tCH tCL Case 1: Negative tWCK2CKPIN; tWCK2CK = 0 (ideal WCK2CK alignment) tWCKH tWCKL tWCK tWCK2CKPIN WCK# WCK Case 2: Negative tWCK2CKPIN; negative tWCK2CK WCK# WCK Case 3: Positive tWCK2CKPIN; tWCK2CK = 0 (ideal WCK2CK alignment) WCK# WCK Case 4: Positive tWCK2CKPIN; positive tWCK2CK WCK WCK# Note: tWCK2CKPIN and tWCK2CK parameter values could be negative or positive numbers, depending on the selected WCK2CK alignment point, PLL‐on‐or PLL‐off mode operation and design implementation. They also vary across  PVT. WCK2CK training is required to determine the correct WCK‐to‐CK phase for stable device operation.  tWCK2CKPIN + tWCK2CK tWCK2CKPIN tWCK2CKPIN + tWCK2CK Figure 15: WCK2CK Timings This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 30 H5GQ1H24AFR GDDR5 WCK2CK Training in x16 mode For configurations with WCK clocks not shared between two GDDR5 SGRAMs it is suggested to set the  WCK phase to the ideal alignment point. However, for configurations where two GDDR5 SGRAMs (x16)  share their WCK clocks as in a x16 clamshell, an offset given by the midpoint of both DRAM’s ideal WCK  positions may be required. The maximum allowed offset in this case is specified by parameter  tWCK2CKSYNC: it defines the WCK offset range from the ideal alignment which still guarantees a GDDR5  SGRAM device to internally synchronize its WCK and CK clocks upon training exit. Example: outline of training sequence for x32 and x16 configurations with 2 GDDR5 SGRAMs sharing  their WCK clocks (e.g. clamshell): 1)  Enable training mode for both DRAMs via MRS and wait tMRD 2)  For both DRAMs sweep and observe the phase independently for WCK01 on EDC0 and WCK23  on                 EDC2; in case the internal divide‐by‐2 circuits are at opposite phases use either the WCK01 or                 WCK23 inversion bit to flip one of the WCK divide‐by‐2 circuits; in case of shared CS# signals use                 MREMF0 and MREMF1 bits in MR15 to explicitly direct the MRS command for this phase flipping                   to either DRAM1 or DRAM2 (“soft chip select”); 3)  Sweep and observe the phase on DRAM1 independently for WCK01 on EDC0 and WCK23 on                  EDC2; store the setting for the optimal WCK phase 4)  Sweep and observe the phase on DRAM2 independently for WCK01 on EDC0 and WCK23 on                  EDC2; store the setting for the optimal WCK phase 5)  Sweep WCK01 and WCK23 phase to midpoint of DRAM1 and DRAM2 optimal settings 6)  Issue a PLL reset and wait for tLK (PLL on mode only) 7)  While all WCK and CK are aligned, exit WCK2CK training mode via MRS 8)  Wait tMRD for the reset of data synchronizers This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 31 H5GQ1H24AFR  3.4. READ TRAINING Read training allows the memory controller to find the data‐eye center (symbol training) and burst frame  location (frame training) for each high‐speed output of the GDDR5 SGRAM. Each pin (DQ0‐DQ31, DBI0#‐ DBI3#, EDC0‐EDC3) can be individually trained during this sequence. For Read Training the following conditions must be true: • at least one bank is active, or an auto refresh must be in progress and bit A2 in Mode Register 5 (MR5) is set to 0 to  allow training during auto refresh (to disable this special REF enabling of the WCK clock tree an ACT command  must be issued, or the device must be set into power‐down or self refresh mode) • WCK2CK training must be complete  • the PLL must be locked, if enabled • RDBI and WDBI must be enabled prior to and during Read Training if the training shall include the DBI# pins.  RDCRC and WRCRC must be enabled prior to and during Read Training if the training shall include the EDC  pins. The following commands are associated with Read Training: • LDFF to preload the Read FIFO; • RDTR to read a burst of data directly out of the Read FIFO. Neither LDFF nor RDTR access the memory core. No MRS is required to enter Read Training. Figure 16 shows an example of the internal data paths used with LDFF and RDTR. Table 13 lists AC timing  parameters associated with Read Training. Table 13   LDFF and RDTR TIMINGS VALUES PARAMETER ACTIVE to LDFF command delay ACTIVE to RDTR command delay REFRESH to RDTR or WRTR command delay RDTR to RDTR command delay LDFF to LDFF command cycle time LDFF(111) to LDFF command cycle time LDFF(111) to RDTR command delay READ or RDTR to LDFF command delay a. The min. value does not exceed 8 tCK. SYMBOL MIN tRCDLTR tRCDRTR tREFTR tCCDS tLTLTR tLTL7TR tLTRTR tRDTLT 10 10 10 2 4 4 4 4 MAX – – – – – – – – UNIT NOTES ns ns ns tCK tCK tCK tCK tCK a This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 32 H5GQ1H24AFR Serial to Parallel  Converter RX e.g. 500Mbps 9 8:1 72 DQ 72 Reverse DBI 64 WRTR strobe (CK domain) WRTR FIFO 6 ×  72=432  bits per byte DQ0‐DQ7 DBI0# e.g. 4Gbps M U X CRC8 DRAM Core 0 8 Parallel to Serial  Converter TX 1 9 2 3 4 5 6 7 M U X  72 72 DBI 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 64 9 8:1 72 32 33 34 35 36 37 38 39 WRTR LDFF 72 e.g. 40 41 42 43 44 45 46 47 500Mbps 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 RDTR strobe 01234 output pointer 012345 input pointer (WCK) CRC FIFO 6 × 8 =48 bits per byte Parallel to Serial  Converter M U X WRTR strobe LDFF strobe (burst 7) M U X 8 8 0 1 2 3 4 5 6 7 012345 input pointer 8 8 DEMUX BA0‐BA2 CRC strobe LDFF strobe (burst 7) EDC0 TX 8:1 LDFF M U X RDTR strobe (WCK) 01234 output pointer 10 Address  Path ADDR RX 8 Data path used with LDFF Data path used with WRTR Data path used with LDFF/WRTR Data path used with RDTR Notes: 1) FIFO depth of 5 shown; supported FIFO depths: 4, 5 or 6 2) data paths shown for 1 of 4 bytes (byte 0) Figure 16: Data Paths used for Read and Write Training LDFF Command The LDFF command (Figure 17) is used to securely load data to the GDDR5 SGRAM Read FIFOs via the  address bus. Depending on the GDDR5 SGRAM READ FIFO depth nFIFO 6, any bit pattern of length 32‐ 48 can be loaded uniquely to every DQ, DBI# and EDC pin within a byte. The FIFO depth is fixed by  design and can be read via the Vendor ID function. Eight LDFF commands are required to fill one FIFO stage; each LDFF command loads one burst position,  and the bank addresses BA0‐BA2 select the burst position from 0 to 7. The data pattern is conveyed on address pins A0‐A7 for DQ0‐DQ7, A9 for DBI0#, and BA3 for EDC0; the  data are internally replicated to all 4 bytes, as shown in Figure 18. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 33 H5GQ1H24AFR LDFF loads the DBI FIFO regardless of the WDBI and RDBI Mode Register bits. It also loads the EDC FIFO  regardless of the WRCRC and RDCRC Mode Register bits, and no CRC is calculated; however, RDBI and  RDCRC must be enabled to read the DBI and EDC bits, respectively, with the RDTR command. LDFF CK# CK CKE# CS# LOW RAS# CAS# WE# A9, BA3 A1, A3 A8,A10,A11 A0,A7,A6 BA0‐BA2 A2, A4,A5 DATA DATA 0,0,1 DATA BP BP = Burst Position DATA = FIFO data DATA Figure 17: LDFF Command This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 34 H5GQ1H24AFR LDFF Command CK# CK L A10 A9 BA0 BA3 BA2 BA1 H A11 L A8 A0 A1 A2 A3 A4 A5 A6 A7 A0 A1 A2 A3 A4 A5 A6 A7 A9 BA3 1 FIFO STAGE = 1 BURST 0 1 2 3 4 5 6 7 Address‐to‐DQ Mapping Byte 0 Byte 1 Byte 2 Byte 3 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ16 DQ24 DQ17 DQ25 DQ10 DQ18 DQ26 DQ11 DQ19 DQ27 DQ12 DQ20 DQ28 DQ13 DQ21 DQ29 DQ14 DQ22 DQ30 DQ15 DQ23 DQ31 DBI0# DBI1# DBI2# DBI3# EDC0 EDC1 EDC2 EDC3 Burst Position 2 3 4 0 0 1 1 1 0 0 1 0 BA2 BA1 BA0 0 0 0 0 1 0 0 1 5 1 0 1 6 1 1 0 7 1 1 1 LDFF FIFO Load Pulse Figure 18: LDFF Command Address to DQ/DBI#/EDC Mapping All burst addresses 0 to 7 must be loaded; LDFF commands to burst address 0 to 6 may be issued in ran‐ dom order; the LDFF command to burst address 7 (LDFF7) must be the last of 8 consecutive LDFF com‐ mands, as it effectively loads the data into the FIFO and results in a FIFO pointer increment. Consecutive  LDFF commands have to be spaced by at least tLTLTR, and at least tLTL7TR cycles are required after each  LDFF command to burst address 7. LDFF pattern may efficiently be replicated to the next FIFO stages by issuing consecutive LDFF commands  to burst address 7 (with identical data pattern). The data pattern in the scratch memory for LDFF will be  available until the first RDTR command. The DQ/DBI# output buffers remain in ODT state during LDFF. An amount of LDFF commands to burst address 7 greater than the FIFO depth is allowed and shall result  in a looping of the FIFO’s data input. The total number of LDFF commands to burst address 7 modulo FIFO depth must equal the total number  of RDTR commands modulo FIFO depth when used in conjunction with RDTR. No READ or WRITE com‐ mands are allowed between LDFF and RDTR. The EDC hold pattern is driven on the EDC pins during LDFF (provided RDQS mode is not enabled). This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 35 H5GQ1H24AFR RDTR Command A RDTR burst is initiated with a RDTR command as shown in Figure 19. No bank or column addresses are  used as the data is read from the internal READ FIFO, not the array. The length of the burst initiated with  a RDTR command is eight. There is no interruption nor truncation of RDTR bursts. RDTR CK# CK CKE# CS# LOW RAS# CAS# WE# A9 (A12) A1 A8,A10,A11 A7,A0,A6 BA0‐BA3 A2‐A5 0,1,1 Figure 19: RDTR Command A RDTR command may only be issued when a bank is open or a refresh is in progress and bit A2 in MR5  is set to 0 to allow training during refresh. RDBI and RDCRC must be enabled to read the DBI and EDC bits, respectively, with the RDTR command.  If not set, the DBI# pins will remain in ODT state, and the EDC pins will drive the EDC hold pattern. In case of the RDQS mode, the EDC pin functions like with a normal READ in this mode. The DBI# pin  behaves like a DQ, and no encoding with DBI is performed. An amount of RDTR commands greater than the FIFO depth is allowed and shall result in a looping of the  FIFO’s data output. The FIFO depth from which the RDTR data is read must be a number between 4‐6 and  must be specified by the DRAM vendor. The FIFO depth is read via the Vendor ID function. During RDTR bursts, the first valid data‐out element will be available after the CAS latency (CL). The  latency is the same as for READ. The data on the EDC pins comes with additional CRC latency (tCRCRD)  after the CL. Upon completion of a burst, assuming no other RDTR command has been initiated, all DQ and DBI# pins  will drive a value of ʹ1ʹ and the ODT will be enabled at a maximum of 1 tCK later. The drive value and ter‐ mination value may be different due to separately defined calibration offsets. If the ODT is disabled, the  pins will drive Hi‐Z. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 36 H5GQ1H24AFR Data from any RDTR burst may be concatenated with data from a subsequent RDTR command. A contin‐ uous flow of data can be maintained. The first data element from the new burst follows the last element of  a completed burst. The new RDTR command should be issued after the first RDTR command according to  the tCCDS timing. A WRTR can be issued any time after a RDTR command as long as the bus turn around time tRTW is met. The total number of RDTR commands modulo FIFO depth must be equal to total number of WRTR com‐ mands modulo FIFO depth when used in conjunction with WRTR. No READ or WRITE commands are  allowed between WRTR and RDTR. The total number of RDTR commands modulo FIFO depth must be equal to the total number of LDFF  commands to burst position 7 modulo FIFO depth when used in conjunction with LDFF. No READ or  WRITE commands are allowed between LDFF and RDTR. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 37 H5GQ1H24AFR  3.5. WRITE TRAINING Write training allows the memory controller to find the data‐eye center (symbol training) and burst frame  location (frame training) for each high‐speed input of the GDDR5 SGRAM. Each pin (DQ0‐DQ31, DBI0#‐ DBI3#) can be individually trained during this sequence. For Write Training the following conditions must be true: • at least one bank is active, or an auto refresh must be in progress and bit A2 in Mode Register 5 (MR5) is set to 0 to  allow training during auto refresh (to disable this special REF enabling of the WCK clock tree an ACT command  must be issued, or the device must be set into power‐down or self refresh mode) • the PLL must be locked, if enabled. • WCK2CK training should be complete • Read training should be complete • RDBI and WDBI must be enabled prior to and during Write Training if the training shall include the DBI# pins.  RDCRC and WRCRC must be enabled prior to and during Write Training if the training shall include the EDC  pins. The following commands are associated with Write Training: • WRTR to write a burst of data directly into the Read FIFO; • RDTR to read a burst of data directly out of the Read FIFO. Neither WRTR nor RDTR access the memory core. No MRS is required to enter Write Training. Figure 16 shows an example of the internal data paths used with WRTR and RDTR. Figure 21 shows a typ‐ ical Write training command sequence using WRTR and RDTR. Table 14 lists AC timing parameters asso‐ ciated with WRITE Training. Table 14   WRTR and RDTR Timings VALUES PARAMETER ACTIVE to WRTR command delay ACTIVE to RDTR command delay REFRESH to RDTR or WRTR command delay RD/WR bank A to RD/WR bank B command delay  different bank groups WRTR to RDTR command delay WRITE to WRTR command delay READ or RDTR to WRITE or WRTR command delay SYMBOL MIN tRCDWTR tRCDRTR tREFTR tCCDS tWTRTR tWRWTR tRTW 10 10 10 2 WL‐tWLmin WL+CRCWL+2 1 MAX – – – – – – – ns ns ns tCK tCK tCK ns b a UNIT NOTES a. tCCDS is either for gapless consecutive READ or RDTR (any combination), gapless consecutive WRITE, or gapless consecutive           WRTR commands. b. tRTW is not a device limit but determined by the system bus turnaround time. The difference between tWCK2DQO and tWCK2DQI            shall be considered in the calculation of the bus turnaround time. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 38 H5GQ1H24AFR WRTR Command A WRTR burst is initiated with a WRTR command as shown in Figure 20. No bank or column addresses  are used as the data is written to the internal READ FIFO, not the array. The length of the burst initiated  with a WRTR command is eight. There is no interruption nor truncation of WRTR bursts. WRTR CK# CK CKE# CS# LOW RAS# CAS# WE# A9 (A12) A1 A8,A10,A11 A7,A0,A6 BA0‐BA3 A2‐A5 0,1,1 Figure 20: WRTR Command A WRTR command may only be issued when a bank is open or a refresh is in progress and bit A2 in MR5  is set to 0 to allow training during refresh. WDBI and WRCRC must be enabled to write the DBI and EDC bits, respectively, with the WRTR com‐ mand. If WDBI is not set, a ‘1’ will be written to the DBI FIFO, and a ‘1’ will be assumed for the DBI# input  in the CRC calculation. In contrast to a normal WRITE, no CRC is returned by the WRTR command and  the EDC pins will drive the EDC hold pattern.  In case of the RDQS mode, the EDC pin functions like with a normal READ in this mode. Please note that  RDCRC must be enabled to read the calculated CRC data with the RDTR command. An amount of WRTR commands equal to the FIFO depth is required to fully load the FIFO; any number of  WRTR commands greater than the FIFO depth is allowed and shall result in a looping of the FIFO’s data  input. The FIFO depth to which the WRTR data is written must be 6. The FIFO depth is read via the Ven‐ dor ID function. During WRTR bursts, the first valid data‐in element must be available at the input latch after the Write  Latency (WL). The Write Latency is the same as for WRITE. Upon completion of a burst, assuming no other WRTR data is expected on the bus the GDDR5 SGRAM  DQ and DBI# pins will be driven according to the ODT state. Any additional input data will be ignored. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 39 H5GQ1H24AFR Data from any WRTR burst may be concatenated with data from a subsequent WRTR command. A contin‐ uous flow of data can be maintained. The first data element from the new burst follows the last element of  a completed burst. The new WRTR command should be issued after the previous WRTR command  according to the tCCDS timing. A RDTR can be issued any time after a WRTR command as long as the internal bus turn around time  tRTWTR is met. The total number of WRTR commands modulo FIFO depth must equal the total number of RDTR com‐ mands modulo FIFO depth when used in conjunction with RDTR. No READ or WRITE commands are  allowed between WRTR and RDTR. T0 CK# CK CMD ADDR WLmrs WCK WCK# WRTR T1 T2 T3 T4 T5 Ta Ta+1 Ta+2 Ta+3 Ta+4 NOP WRTR NOP NOP NOP RDTR NOP RDTR NOP NOP WLmrs tWTRTR CLmrs CRCRL CLmrs CRCRL D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 DQ EDC EDC Hold EDC Hold EDC Hold EDC Hold EDC Hold EDC Hold EDC Hold EDC Hold 1.  WLmrs, CLmrs and CRCRL set to 1 for ease of illustration; check Mode Register definition for supported settings 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. Figure 21: Write Training using WRTR and RDTR Commands This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 40 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 Donʹt Care D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 H5GQ1H24AFR  4. MODE REGISTERS GDDR5 specifies 10 Mode Registers to define the specific mode of operation. MR0 to MR7 and MR15 are defined as shown in the overview in Figure 22. MR8 to MR13 are not defined and may be used by DRAM vendors for vendor specific features. Reprogramming the Mode Registers will not alter the contents of the memory array. All Mode Registers are programmed via the MODE REGISTER SET (MRS) command and will retain the stored information until they are reprogrammed or the device loses power. Mode Registers must be loaded when all banks are idle and no bursts are in progress, and the controller must wait the specified time tMRD before initiating any subsequent operation. Violating either of these requirements will result in unspecified operation. No default states are defined for Mode Registers except when otherwise noted. Users therefore must fully initialize all Mode Registers to the desired values e.g. upon power-up. Reserved states should not be used, as unknown operation or incompatibility with future versions may result. RFU bits are reserved for future use and must be programmed to 0. Bit A12 is not used for any mode register programming as this address input is not defined for 1G density. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 MR0 MR1 MR2 MR3 0 0 0 0 0 Write Recovery (WR) TM CAS Latency (CLmrs) Write Latency  (WLmrs) Driver  Strength 0 0 0 1 0 PLL  WDBI RDBI PLL Reset ABI Cal  ADR/CMD Data  Upd Termination Termination OCD Pullup  Driver Offset 0 0 1 0 0 ADR/CMD  Data and WCK  Termination Offset Termination Offset Bank  Groups WCK  Termination Info OCD Pulldown  Driver Offset 0 0 1 1 0 RDQS WCK  WCK WCK Mode 2CK 23Inv 01Inv Self Refresh MR4 0 1 0 0 0 EDC  WR  RD  13Inv CRC CRC CRC Read  CRC Write Latency  Latency (CRCWL) (CRCRL)   EDC Hold Pattern MR5 MR6 MR7 MR14 MR15 0 1 0 1 0 RFU VREFD Offset Upper 2 bytes PLL Bandwidth  (PLLBW) VREFD Offset Lower 2 bytes VREFD LP3 LP2 RFU 0 1 1 0 0 Auto VREFD  WCK  VREFD Merge PIN RFU 0 1 1 1 0 DCC RFU Half  Temp  DQ  Auto  LF  VREFD Sense PreA Sync Mode RFU MRE MRE RFU ADT MF1 MF0 1 1 1 1 0 X X X X X X X X Figure 22. Mode Registers Overview This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 41 H5GQ1H24AFR  4.1. MODE REGISTER 0 (MR0) Mode Register 0 controls operating modes such as Write Latency, CAS latency, Write Recovery and Test Mode as shown in Figure 23. The register is programmed via the MODE REGISTER SET (MRS) command with BA0=0, BA1=0, BA2=0 and BA3=0. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 Write Recovery (WR) TM CAS Latency (CLmrs) Write Latency  (WLmrs) A11 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A10 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A9 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A8 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Write Recovery  (WR) 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 A7 0 1 Test Mode Normal Test Mode A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 Write Latency  (WLmrs) RFU 1 2 3 4 5 6 7 A6 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A5 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A4 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A3 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 CAS Latency (CLmrs) 5  6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 Figure 23. Mode Register 0 (MR0) Definition This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 42 H5GQ1H24AFR WRITE Latency (WLmrs) The WRITE latency (WLmrs) is the delay in clock cycles used in the calculation of the total WRITE latency (WL)  between  the  registration  of  a  WRITE  command  and  the  availability  of  the  first  piece  of  input  data. DRAM vendor specifications should be checked for value(s) of WLmrs supported. The full WRITE latency definition can be found in the section entitled OPERATION. When  the  WRITE  latencies  are  set  to  small  values  (i.e.  1,2,...  clocks),  the  input  receivers  never  turn  off,  in turn, raising the operating power. When the WRITE latency is set to higher values (i.e. .. 6, 7 clocks) the input receivers  turn  on  when  the  WRITE  command  is  registered.  Refer  to  vendor  datasheets  for  value(s)  of WLmrs where the input receivers are always on or only turn on when the WRITE command is registered Speed 6.0Gbps 5.5Gbps 5.0Gbps 4.5Gbps 4.0Gbps Allowable Operating Frequency (Gbps) WL7 WL6 WL5 WL4 WL3 WL2 WL1 CAS Latency (CLmrs) The  CAS  latency  (CLmrs)  is  the  delay  in  clock  cycles  used  in  the  calculation  of  the  total  READ  latency (CL) between the registration of a READ command and the availability of the first piece of output data.  By default CLmrs is specified by bits A3‐A6, defining a CLmrs range of 5 to 20 tCK. DRAM  vendor  specifications  should  be  checked  for  value(s)  of  CLmrs  supported.  The  full  READ  latency definition can be found in the section entitled OPERATION Speed RDBI ON/OFF OFF ON OFF ON OFF ON OFF ON OFF ON Allowable Operating Frequency (Gbps) CL20 CL19 CL18 CL17 CL16 CL15 CL14 CL13 CL12 6.0Gbps 5.5Gbps 5.0Gbps 4.5Gbps 4.0Gbps Rev. 1.0 /Nov. 2009 43 H5GQ1H24AFR WRITE Recovery (WR) The programmed WR value is used for the auto precharge feature along with tRP to determine tDAL. The WR  register  bits  are  not  a  required  function  and  may  be  implemented  at  the  discretion  of  the  DRAM manufacturer. WR must be programmed with a value greater than or equal to RU{tWR/tCK}, where RU stands for round up, tWR is the analog value from the vendor datasheet and tCK is the operating clock cycle time. By default WR is specified by bits A8‐A11, defining a WR range of 4 to 19 tCK.   Test Mode The  normal  operating  mode  is  selected  by  issuing  a  MODE  REGISTER  SET  command  with  bit  A7  set  to ’0’, and bits A0‐A6 and A8‐A11 set to the desired values. Programming bit A7 to ‘1’ places the device into a test mode that is only to be used by the DRAM manufacturer. No functional operation is specified with test mode enabled. Rev. 1.0 /Nov. 2009 44 H5GQ1H24AFR  4.2. MODE REGISTER 1 (MR1) Mode Register 1 controls functions like drive strength, data termination, address/command termination, Read DBI, Write DBI, ABI, control of calibration updates and PLL as shown in Figure 24. The register is programmed via the MODE REGISTER SET (MRS) command with BA0=1, BA1=0, BA2=0 and BA3=0. Bits A0‐A1, A4‐A6 and A10 of this register are initialized with’0’s.  BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 1 0 PLL  ABI WDBI RDBI PLL Reset Cal  ADR/CMD Data  Upd Termination Termination Driver  Strength A1 0 A11 0 1 PLL Reset No Yes A0 0 1 0 1 Driver Strength Auto Calibration On A7 0 1 PLL Off On 0 1 1 RFU Nominal (60/40) RFU A10 0 1 ABI On Off A6 0 1 Calibration Update On Off A3 0 0 1 1 A2 0 1 0 1 Data Termination Disabled ZQ/2 ZQ RFU A9 0 1 Write DBI On Off A8 0 1 Read DBI On Off A5 0 0 1 1 A4 0 1 0 1 ADD/CMD Termination CKE# value at Reset ZQ/2 ZQ Disabled Figure 24. Mode Register 1 (MR1) Definition Impedance Autocalibration of Output Buffer and Active Terminator GDDR5 SGRAMs offer autocalibrating impedance output buffers and on‐die terminations. This enables a user  to  match  the  driver  impedance  and  terminations  to  the  system  within  a  given  range.  To  adjust  the impedance,  an  external  precision  resistor  is  connected  between  the  ZQ  pin  and  VSSQ.  A  nominal  resistor This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 45 H5GQ1H24AFR value  of  120  Ohms  is  equivalent  to  the  40  Ohms  Pulldown  and  60  Ohms  Pullup  nominal  impedances  of GDDR5 SGRAMs. RESET#, CK and CK# are not internally terminated. CK and CK# shall be terminated on the system using external 1% resistors to VDDQ. The  output  driver  and  on‐die  termination  impedances  are  updated  during  all  REFRESH  commands  to compensate  for  variations  in  supply  voltage  and  temperature.  The  impedance  updates  are  transparent  to the system. Driver Strength Bits  A0  and  A1  define  the  driver  strength.  The  Auto  Calibration  setting  enables  the  Auto‐Calibration functionality  for  the  Pulldown,  Pullup  and  Termination  over  process,  temperature  and  voltage  changes. The design target for the factory setting is 40 Ohm Pulldown, 60 Ohm Pullup driver strength with nominal process, voltage and temperature conditions. The nominal option enables the factory setting for the Pulldown, Pullup driver strength and termination. With  this  option  enabled,  driver  strength  and  termination  are  expected  to  change  with  process,  voltage and temperature. AC timings are only guaranteed with Auto Calibration. Data Termination Bits A2 and A3 define the data termination value for the on‐die termination (ODT) for the DQ and DBI# pins in combination with the driver strength setting. The termination can be set to a value of ZQ/2 which is intended for a single loaded system, or ZQ which is  intended  for  a  weaker  termination  used  in  a  lower  power  or  frequency  applications.  The  data termination may also be turned off. ADR/CMD Termination Bits  A4  and  A5  define  the  address/command  termination.  The  default  setting  (’00’)  provides  that  the address/command termination is determined by latching CKE# on the rising edge of RESET#.  The  address/command  termination  can  also  be  set  to  a  value  of  ZQ/2  which  is  intended  for  a  single loaded  system,  or  ZQ  which  is  intended  for  double  loaded  configurations  with  two  devices  sharing  a common address/command bus. The address/command termination may also be turned off. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 46 H5GQ1H24AFR Calibration Update  The  Calibration  Update  setting  enables  the  calibration  value  to  be  updated  automatically  by  the  auto calibration engine. The function is enabled upon power‐up to reduce update induced jitter. The user may decide to suppress updates from the auto calibration engine by disabling Calibration Update (A6=1).  The  calibration  updates  can  occur  with  any  REFRESH  command.  The  update  is  not  complete  for  a  time tKO  after  the  latching  of  the  REFRESH  command.  During  this  tKO  time,  only  NOP  or  DESELECT commands may be issued PLL and PLL Reset If a PLL   is to be used, it must be enabled for normal operation by setting bit A7 to ’1’.   A PLL reset is done by turning the PLL off then on, or by use of the PLL Reset bit A11. The PLL Reset bit is self clearing meaning that it returns back to the value ‘0’ after the PLL reset function has been issued. RDBI and WDBI Bit  A8  controls  Data  Bus  Inversion  (DBI)  for  READs  (RDBI),  and  bit  A9  controls  Data  Bus  Inversion  for WRITEs  (WDBI).  For  more  details  on  DBI  see  READ  and  WRITE  Data  Bus  Inversion  (DBI)  in  the  section entitled OPERATION. ABI Address  Bus  Inversion  (ABI)  is  selected  independently  from  DBI  using  bit  A10.  When  enabled  any  data sent over the address bus (whether opcode, addresses, LDFF data or DM) is inverted or not inverted based on the state of ABI# signal. For more details on ABI see Address Bus Inversion (ABI) in the section entitled OPERATION. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 47 H5GQ1H24AFR  4.3. MODE REGISTER 2 (MR2) Mode Register 2 defines the output driver (OCD) and termination offsets as shown in Figure 25. Mode  Register  2  is  programmed  via  the  MODE  REGISTER  SET  (MRS)  command  with  BA0=0,  BA1=1, BA2=0 and BA3=0. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 1 0 0 ADR/CMD  Data and WCK  Termination Offset Termination Offset OCD Pullup  Driver Offset OCD Pulldown  Driver Offset A8 0 0 0 0 1 1 1 1 A7 0 0 1 1 0 0 1 1 A6 0 1 0 1 0 1 0 1 Data and WCK  Termination Offset 0 +1 +2 +3 ‐4 ‐3 ‐2 ‐1 A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 OCD Pulldown  Driver Offset 0 +1 +2 +3 ‐4 ‐3 ‐2 ‐1 A11 0 0 0 0 1 1 1 1 A10 0 0 1 1 0 0 1 1 A9 0 1 0 1 0 1 0 1 ADR/CMD  Termination Offset 0 +1 +2 +3 ‐4 ‐3 ‐2 ‐1 A5 0 0 0 0 1 1 1 1 A4 0 0 1 1 0 0 1 1 A3 0 1 0 1 0 1 0 1 OCD Pullup  Driver Offset 0 +1 +2 +3 ‐4 ‐3 ‐2 ‐1 Figure 25. Mode Register 2 (MR2) Definition Impedance Offsets The  driver  and  termination  impedances  may  be  offset  individually  for  PD  driver,  PU  driver,  DQ/DBI#/ WCK  termination  and  address/command  termination.  The  offset  impedance  step  values  may  be  non‐ linear  and  will  vary  across  PVT.  With  negative  offset  steps  the  drive  strengths  will  be  decreased  and  Ron This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 48 H5GQ1H24AFR will  be  increased.  With  positive  offset  steps  the  drive  strengths  will  be  increased  and  Ron  will  be decreased.  With  negative  offset  steps  the  termin‐ation  value  will  be  increased.  With  positive  offset  steps the termination value will be decreased. IV curves and AC timings are only guaranteed with zero offset.   Offset PU Driver Autocalibrated Impedance Offset PD Driver Auto/Fixed nominal (60/40) Fixed Impedance Offset ADD/CMD Termination Pullup  Impedance ZQ 120  Ohms Calibration  Engine Pulldown Impedance VSSQ ADD/CMD  Termination  Impedance Note: sum of offset + auto‐ calibrated impedance cannot  exceed maximum/ minimum    available impedance steps Offset DQ/DBI#/WCK Termination DQ/DBI#/WCK  Termination Impedance Figure 26. Impedance Offsets This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 49 H5GQ1H24AFR  4.4. MODE REGISTER 3 (MR3) Mode Register 3 controls functions including Bank Groups, WCK termination, self refresh, RDQS mode, DRAM Info and WCK2CK training as shown in Figure 27. Mode  Register  3  is  programmed  via  the  MODE  REGISTER  SET  (MRS)  command  with  BA0=1,  BA1=1, BA2=0 and BA3=0. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 1 1 0 Bank  Groups WCK  Termination Info RDQS WCK  WCK WCK Mode 2CK 23Inv 01Inv Self Refresh A11 0 1 A10 X X Bank Groups off / tCCDL = 2 tCK on / tCCDL = 3 tCK A1 0 0 1 1 A0 0 1 0 1 Self Refresh 32 ms 16ms 8ms RFU A9 0 0 1 1 A8 0 1 0 1 WCK Termination Disabled ZQ/2 ZQ RFU A3 0 WCK23 Invert Off On A5 0 1 RDQS  Mode Off On A2 0 1 WCK01 Invert Off On A7 0 0 1 1 A6 0 1 0 1 DRAM Info off Vendor ID Temperature Readout  RFU A4 0 1 1 WCK2CK Training Off On Figure 27. Mode Register 3 (MR3) Definition Self Refresh The refresh interval in self refresh mode may be set to 32ms, 16ms and 8ms.  WCK2CK Bit  A4  (WCK2CK)  enables  and  disables  the  WCK2CK  alignment  training.  For  details  on  this  training sequence, see the section on TRAINING. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 50 H5GQ1H24AFR WCK01 / WCK23 Inversion Bits A2 and A3 control whether the internal phase of the WCK01 and WCK23 clock inputs after internal divide‐by‐2  shall  be  inverted,  corresponding  to  a  2  U.I.  phase  shift.  The  bits  are  used  in  conjunction  with WCK2CK training mode. RDQS Mode Bit  A5  enables  the  RDQS  mode  of  the  GDDR5  SGRAM.  In  this  mode  the  EDC  pins  will  act  as  a  READ strobe  (RDQS).  No  CRC  is  supported  in  RDQS  mode,  and  all  related  bits  in  MR4  will  be  ignored.  A detailed description of the RDQS mode can be found in the section entitled OPERATION. DRAM Info Bits  A6  and  A7  enable  the  DRAM  Info  mode  which  is  provided  to  output  the  Vendor  ID,  or  the  current junction temperature. The  Vendor  ID  identifies  the  manufacturer  of  the  GDDR5  SGRAM,  and  provides  the  die  revision, memory density and FIFO depth. The Temperature Readout provides the SGRAM’s junction temperature. The on‐chip temperature sensor is enabled in advance by bit A6 in MR7.  WCK Termination Bits A8  and A9  define the termination  value for the on‐die  termination  (ODT) for the WCK01,  WCK01#, WCK23 and WCK23# pins in combination with the driver strength setting. The termination can be set to a value of ZQ/2 which is intended for a single loaded system, or ZQ which is  intended  for  double  load  configurations  with  two  devices  sharing  the  WCK  clocks.  The  WCK termination may also be turned off. Bank Groups Bit  A11  enables  the  bank  groups  feature.  With  A11  set  to  ‘1’,  the  bank  groups  feature  is  enabled  and tCCDL is 3tCK. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 51 H5GQ1H24AFR  4.5. MODE REGISTER 4 (MR4) Mode  Register  4  defines  the  Error  Detection  Code  (EDC)  features  of  GDDR5  SGRAMs  as  shown  in Figure 28. The register is programmed via the MODE REGISTER SET (MRS) command with BA0=0, BA1=0, BA2=1 and BA3=0. Bits A0‐A3 (EDC Hold Pattern) of this register are initialized with ’1111’. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 1 0 0 0 EDC  WR  RD  13Inv CRC CRC CRC Read  Latency CRC Write Latency  (CRCWL) (CRCRL)   EDC Hold Pattern A11 0 1 EDC Hold Pattern Invert  for EDC1 + EDC3  EDC hold pattern not  inverted EDC hold pattern inverted A3 0 A2 0 A1 0 A0 0 EDC Hold Pattern Pattern ... 1 1 1 1 Pattern Burst  Burst  Burst  Burst Pos 3 Pos 2 Pos 1 Pos 0 A10 0 1 WR CRC On Off A9 0 1 RD CRC On Off A6 0 0 0 A5 0 0 1 1 0 0 1 1 A4 0 1 0 1 0 1 0 1 CRC Write Latency (CRCWL) N/A 8 9 10 11 12 13 14 A8 0 0 1 1 A7 0 1 0 1 CRC Read Latency (CRCRL) 0 1  2 3 0 1 1 1 1 Figure 28. Mode Register 4 (MR4) Definition EDC Hold pattern / EDC13 Invert The 4‐bit EDC hold pattern is considered a background pattern transmitted on the EDC pins. The register is initialized with all ’1’s. The pattern is shifted from right to left and repeated with every clock cycle. The output timing is the same as of a READ burst.  CRC  bursts  calculated  from  WRITEs  or  READs  will  replace  the  EDC  hold  pattern  for  the  duration  of those bursts, provided CRC is enabled for those bursts. With  each  MRS  command  to  MR4  that  changes  bits  A0‐A3  or  A9‐A11,  the  EDC  hold  pattern  will  be undefined for tMRD. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 52 H5GQ1H24AFR The EDC hold pattern will not be transmitted when the device is in address training mode, in WCK2CK training  mode,  in  RDQS  mode,  in  self  refresh  mode,  in  reset  state,  in  power‐down  state  with  the  LP2  bit set, or in scan mode. With register bit A11 set High, EDC1 and EDC3 will transmit the inverted EDC hold pattern, resulting in a pseudo‐differential pattern. Please note that this function is not available in x16 configuration. Bit A11 is ignored  for  READ,  WRITE  and  RDTR  CRC  bursts  and  the  clock  phase  information  in  WCK2CK  training mode. CRC Write Latency (CRCWL) The  value  of  the  CRC  write  latency  is  loaded  into  register  bits  A4‐A6.  If  the  DRAM  vendor  does  not support  the  Mode  Register  definition  of  CRCWL,  the  Mode  Register  settings  will  be  ignored.  In  that  case the  valid  fixed  latency  is  given  with  the  DRAM  vendor’s  specification.  The  user  must  set  the  CRCWL Mode Register bits. Allowable Operating Frequency (Gbps) CRCWL14 CRCWL13 CRCWL12 CRCWL11 CRCWL10 CRCWL9 CRCWL8 Speed 6.0Gbps 5.5Gbps 5.0Gbps 4.5Gbps 4.0Gbps CRC Read Latency (CRCRL) The value of the CRC read latency is loaded into register bits A7‐A8. If the DRAM vendor does not support the  Mode  Register  definition  of  CRCRL,  the  Mode  Register  settings  will  be  ignored.  In  that  case  the  valid fixed latency is given with the DRAM vendor’s specification. The user must set the CRCRL Mode Register bits. Speed RDBI ON/OFF OFF ON OFF ON OFF ON OFF ON OFF ON Allowable Operating Frequency (Gbps) CRCRL3 CRCRL2 CRCRL1 CRCRL0 6.0Gbps 5.5Gbps 5.0Gbps 4.5Gbps 4.0Gbps This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 53 H5GQ1H24AFR Read CRC Bit  A9  controls  the  CRC  calculation  for  READ  bursts.  When  enabled,  the  calculated  CRC  pattern  will  be transmitted  on  the  EDC  pins  with  the  latency  as  programmed  in  the  CRCRL  field  of  this  register.  With Read  CRC  being  off,  no  CRC  will  be  calculated  for  READ  bursts,  and  the  EDC  hold  pattern  will  be transmitted instead. Write CRC Bit A10 controls the CRC calculation for WRITE bursts. When enabled, the calculated CRC pattern will be transmitted  on  the  EDC  pins  with  the  latency  as  programmed  in  the  CRCWL  field  of  this  register.  With Write CRC being off, no CRC will be calculated for WRITE bursts, and the EDC hold pattern will be trans‐ mitted instead. Rev. 1.0 /Nov. 2009 54 H5GQ1H24AFR  4.6. MODE REGISTER 5 (MR5) Mode Register 5 defines digital RAS, PLL band‐width and low power modes as shown in Figure 29. The register is programmed via the MODE REGISTER SET (MRS) command with BA0=1, BA1=0, BA2=1 and BA3=0. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 1 0 1 0 RFU PLL Bandwidth LP3 LP2 RFU A1 A5 0 0 0 0 1 1 1 1 A4 0 0 1 1 0 0 1 1 A3 0 1 0 1 0 1 0 1 ‐3dB [MHz] BW3dBLL 13 18 22 28 36 44 54 69 Peak [MHz] BWPKLL 2 4 5 7 10 13 15 20 Peak [dB] PKLL ＜ 1.2 ＜ 1.1 ＜ 1.1 ＜ 1.2 ＜ 1.2 ＜ 1.2 ＜ 1.7 ＜ 1.5 A2 0 1 LP3 Off On 0 1 LP2 Off On Note 1) PLL BW characteristics is extracted at 4Gbps Note 2) PLL BW is linearly proportional to the data rate Figure 29. Mode Register 5 (MR5) Definition This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 55 H5GQ1H24AFR Low Power Modes (LP2, LP3) Bits A1‐A2 control several low power modes of the GDDR5 SGRAM. The modes are independent of each other. When bit A1 (LP2) is set, the WCK receivers may be turned off during power‐down. When  bit  A2  (LP3)  is  set,  RDTR,  WRTR  and  LDFF  commands  are  not  allowed  while  a  REF  command  is being executed. PLL Bandwidth The PLL bandwidth may optionally be configured to match system characteristics. Each setting defines a unique combination of ‐3dB corner frequency, peaking frequency and peaking magnitude.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 56 H5GQ1H24AFR  4.7. MODE REGISTER 6 (MR6) Mode  Register  6  controls  the  WCK2CK  alignment  point  and  defines  VREFD  related  features  such  as source, level, offsets, VREFD Merge and VREFD Auto Calibration mode, as shown in Figure 30. The  register  is  programmed  via  the  MODE  REGISTER  SET  (MRS)  command  with  BA0=0,  BA1=1,  BA2=1 and BA3=0. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 1 1 0 0 VREFD Offset Bytes in rows A‐F VREFD Offset Bytes in rows M‐U Auto VREFD  WCK  VREFD VREFD Merge PIN A11 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A10 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A9 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A8 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 VREFD  Offset 0 /  default +1 +2 +3 +4 +5 +6 +7 0 / Auto  (opt.) ‐7 ‐6 ‐5 ‐4 ‐3 ‐2 ‐1 A7 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A6 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A5 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 VREFD  Offset 0 /  default +1 +2 +3 +4 +5 +6 +7 0 / Auto  (opt.) ‐7 ‐6 ‐5 ‐4 ‐3 ‐2 ‐1 A3 0 1 A1 0 1 A0 0 1 WCK2CK  Alignment Pt. PD inside  DRAM PD at pins VREFD Merge Off On VREFD external VREFD pins internally generated Figure 30. Mode Register 6 (MR6) Definition WCK2CK Alignment Point (WCKPIN) Bit A0 defines the position of the alignment point between CK and WCK. When set to ‘0‘, the alignment point will be at the phase detector inside the GDDR5 SGRAM. When set to ‘1‘, the alignment point will be at the CK and WCK pins.  Input Reference Voltage for DQ and DBI# Pins GDDR5 SGRAMs offer multiple options for the input reference voltage (Vref) for the DQ and DBI# pins, as shown in Figure 31.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 57 H5GQ1H24AFR Separate  Vref  circuits  are  associated  with  the  bytes  in  rows  A  to  F  and  the  bytes  in  rows  M  to  U,  with separate VREFD pins for the required external Vref. The  only  mandatory  mode  is  that  Vref  will  be  supplied  externally  at  the  VREFD  pins.  This  mode  is configured with bits A1‐A3 and bit A7 in MR7 all set to ’0’.  VREFD Offsets 0.7*VDDQ (opt.) 0.5*VDDQ (opt.) + VREFD VREFD Merge (opt.) + ‐ Receiver DQ/DBI# + Figure 31. VREFD Options VREFD Merge The  VREFD  Merge  mode  is  enabled  when  bit  A1  is  set  to’1’.  The  externally  supplied  VFRED  and  the internally  generated  Vref  will  be  merged,  resulting  in  the  average  value  of  both.  DRAM  vendor specifications  should  be  checked  for  values  of  external  resistors  that  may  be  connected  to  VREFD  pins  in this VREF Merge mode. Auto VREFD Training When  Auto  is  set  for  VREFD  offsets,  the  internal  Vref  generator  must  be  trained.  Bit  A2  enables  this training;  the  bit  is  self‐clearing,  meaning  that  it  returns  back  to  the  value  ‘0’  after  the  training  has completed.  Once  the  training  mode  is  enabled,  the  GDDR5  SGRAM  drives  the  EDC  pins  Low  to  indicate  to  the controller  that  the  training  has  started.  The  controller  is  now  expected  to  send  the  specified  PRBS  pattern to the GDDR5 SGRAM. Upon completion of the training, the GDDR5 SGRAM stops driving the EDC pins Low, and the EDC pins will resume transmitting the EDC hold pattern. But, it is not supported. VREFD Bit  A3  selects  between  external  and  internal  Vref.  The  bit  is  “Don’t  Care”  when  VREF  Merge  mode  is selected. VREFD Offsets and VREFD Auto Mode It  supports  the  capability  to  offset  Vref  independently  for  the  upper  2  bytes  and  the  lower  2  bytes.  The offset step values may be non‐linear and will vary  across PVT.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 58 H5GQ1H24AFR The vendors may optionally support the offset capability to be applied to the external Vref (not shown in Figure 31). The optional Auto setting for VREFD enables the GDDR5 SGRAM to search for its own optimal internal Vref. There is no offset from this internally determined value (see also Auto VREFD Training). This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 59 H5GQ1H24AFR  4.8. MODE REGISTER 7 (MR7) Mode  Register  7  controls  features  like  PLL  Standby,  PLL  Fast‐Lock,  PLL  Delay  Compensation,  Low Frequency  mode,  Auto  Synchronization,  Data  Preamble,  Temperature  Sensor  operation,  Half  VREFD, VDD Range and DCC as shown in Figure 32. The  register  is  programmed  via  the  MODE  REGISTER  SET  (MRS)  command  with  BA0=1,  BA1=1,  BA2=1 and BA3=0. BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 1 1 1 0 DCC RFU Half  Temp  DQ  Auto  LF  VREFD Sense PreA Sync Mode RFU A11 0 0 1 1 A10 0 1 0 1 DCC no DCC / DCC off or hold / opt. DCC start  DCC reset l RFU A4 0 1 WCK2CK Auto Sync Off On A5 0 1 Data Preamble Off On A3 0 1 Low Frequency Mode Off On A7 0 1 Half VFRED 0.7 * VDDQ 0.5 * VDDQ A6 0 1 Temperature Sensor Off On Figure 32. Mode Register 7 (MR7) Definition Low Frequency Mode When  Low  Frequency  Mode  is  enabled  by  bit  A3,  the  power  consumption  of  input  receivers  and  clock trees is reduced. The maximum operating frequency for this low frequency mode is given in the vendor‘s datasheet.  WCK2CK Auto Synchronization GDDR5  SGRAMs  support  a  WCK2CK  automatic  synchronization  mode  that  eliminates  the  need  for WCK2CK  training  upon  power‐down  exit  or  for  reducing  WCK2CK  training  time  at  low  frequency.  This mode is controlled by bit A4. For a detailed description see WCK2CK Auto Synchronization in the section entitled WCK2CK Training. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 60 H5GQ1H24AFR Data Preamble When  enabled  by  bit  A5,  non‐gapless  READ  bursts  will  be  preceded  by  a  fixed  data  preamble  on  the  DQ and  DBI#  pins  of  4  U.I.  duration.  The  programmed  READ  latency  does  not  change  when  the  Data Preamble  is  enabled.  The  pattern  is  not  encoded  with  RDBI,  however,  if  RDBI  is  disabled,  the  DBI#  pins will not toggle and drive a HIGH.  Temperature Sensor The on‐chip temperature sensor is enabled by bit A6. A  detailed  description  of  the  Temperature  Sensor  can  be  found  in  the  VENDOR  ID,  TEMP  SENSOR  and SCAN section. Half VREFD This  mode  allows  users  to  adjust  the  Vref  level  in  case  the  GDDR5  SGRAM  is  operated  without termination: when bit A7 is set to’1’, a Vref level of nominally 0.5 * VDDQ is expected at the VREFD pin or being generated internally (see Figure 31). Duty Cycle Correction (DCC) Bits A10 and A11 control the operation of the duty cycle corrector (DCC). The DCC can be used to cancel out  a  static  duty  cycle  error  on  the  WCK  clocks.  For  more  details  see  Duty  Cycle  Correction  (DCC)  in  the section entitled OPERATION.  VREFD Selection Options Summary The following table summarizes the complete set of VREFD selection options. Table 15  VREFD Selection Options MR6 A3 Internal VREFD 0 0 1 1 MR7 A7 Half VREFD 0 1 0 1 External External Internal  0.7 * VDDQ Internal  0.5 * VDDQ Description This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 61 H5GQ1H24AFR  4.9. MODE REGISTER 15 (MR15) Mode  Register  15  controls  address  training  mode  (ADT)  and  access  to  Mode  Registers  0  to  14  (MRE)  as shown in Figure 33. The  register  is  programmed  via  the  MODE  REGISTER  SET  (MRS)  command  with  BA0=1,  BA1=1,  BA2=1 and BA3=1. Mode  Register  15  is  a  special  register  that  operates  in  SDR  addressing  mode.  Increased  setup  and  hold times as for command inputs are assumed to ensure the MRS command to this register is successful while address  training  (ADT)  has  not  taken  place  and  the  integrity  of  DDR  addresses  may  not  be  guaranteed. This is indicated by setting bits A0‐A7 to Don’t Care (“X”) which are paired with the usable bits (A8‐A11) and the Mode Register address (BA0‐BA3). BA3 BA2 BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 1 1 1 0 RFU ADT MRE MRE MF1 MF0 X X X X X X X X A10 Address Training (ADT) 0 1 Off On A9 0 1 MR0‐14 Enable MF=1 Enabled Disabled A8 0 1 MR0‐14 Enable MF=0 Enabled Disabled Figure 33. Mode Register 15 (MR15) Definition Address Training (ADT) Address training mode is enabled and disabled with bit A10. Mode Register 0‐14 Enable When disabled by bit A8 (for SGRAMs configured to MF=0) or bit A9 (for SGRAMs configured to MF=1), the  GDDR5  SGRAM  will  ignore  any  MODE  REGISTER  SET  command  to  Mode  Registers  0  to  14.  If enabled,  MODE  REGISTER  SET  commands  function  as  normal.  MODE  REGISTER  SET  commands  to Mode Register 15 (this register) are not affected and will always be executed. This  functional  allows  for  individual  configuration  of  two  GDDR5  SGRAMS  on  a  common  address  bus without the use of a CS# pin. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 62 H5GQ1H24AFR  5. OPERATION  5.1. COMMANDS Table 16  Truth Table ‐ Commands Operation Symbol Previous  Current  cycle cycle DESELECT (NOP) NO OPERATION (NOP) MODE REGISTER SET ACTIVE (Select bank &  activate row) READ (Select bank and  column, & start burst) READ with Autoprecharge Load FIFO READ Training WRITE without Mask   (Select bank and column, &  start burst) WRITE without Mask with  Autoprecharge WRITE with single‐byte  mask WRITE with single‐byte  mask with Autoprecharge WRITE with double‐byte  mask (WDM) WRITE with double‐byte  mask with Autoprecharge WRITE Training PRECHARGE (Deactivate  row in bank or banks) PRECHARGE ALL REFRESH POWER DOWN ENTRY POWER DOWN EXIT SELF REFRESH ENTRY SELF REFRESH EXIT DES NOP MRS ACT RD RDA LDFF RDTR WOM L L L L L L L L L X X L L L L L L L CKE# CS# H L L L L L L L L  RAS# CAS# WE# X H L L H H H H H X H L H L L L L L X H L H H H H H L BA X X MRA BA BA BA X X BA A11 X X A10 X X A8 X X Opcode RA A6,  A7, A9,  (A12) X X A0‐ A5 (A6) X X Notes 1, 2, 8 1, 2, 8 1, 2, 3 1, 2, 4 L L H H L L L L H L L H L L L X X X X X CA CA X X CA 1, 2, 5,  9 1, 2, 5 1, 2, 7 1, 2 1, 2, 5 WOMA WSM WSMA WDM WDMA WRTR PRE PREALL REF PDE PDX SRE SRX L L L L L L L L L L H L H L L L L L L L L L H L H L L L L L L L L L L H L H L L H L H H H H H H L L L X H X H L X H L L L L L L H H L X H X H L X H L L L L L L L L H X H X H H X H BA BA BA BA BA X BA X X X X X X X L L L H H H X X X X X X X X L H H L L H X X X X X X X X H L H L H L L H X X X X X X X X X X X X X X X X X X X X CA CA CA CA CA X X X X X X X X X 1, 2, 5 1, 2, 5 1, 2, 5 1, 2, 5 1, 2, 5 1, 2 1, 2 1, 2 1, 6 1 1 1 1, 6 1 Notes: 1) H = Logic High Level; L = Logic Low Level; X = Don’t care: signal may be H or L, but not floating 2) Addresses shown are logical addresses; physical addresses are inverted when address bus inversion (ABI) is activated and ABI#=L 3) BA0‐BA3 provide the Mode Register address (MRA), A0‐A11 the opcode to be loaded 4) BA0‐BA3 provide the bank address (BA), A0‐A11 (A12) provide the row address (RA). 5) BA0‐BA3 provide the bank address, A0‐A5 (A6) provide the column address (CA); no sub‐word addressing within a burst of 8. 6) The command is Refresh when CKE#(n) = L and Self Refresh Entry when CKE#(n) = H. 7) BA0‐BA3 and CA are used to select burst location and data respectively 8) DESELECT and NOP are functionally interchangeable 9) In address training mode READ is decoded from the commands pins only with RAS# = H, CAS# = L, WE# = H This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 63 H5GQ1H24AFR Figure 34 and Figure 35 illustrate the timings associated with the Command and Address input as well as  Data input. tCK CK# CK tCH tCL tCMDPW COMMAND tAPW ADDRESS tAPW tAS tAH tCMDS tCMDH tAS tAH Donʹt Care Figure 34. Command and Address Input Timings WCK# WCK tWCK2DQI tWCK2DQI tDIPW tDIVW DQ/DBI# (1 Pin) tDIPW tDIVW Figure 35. Data Input Timings This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 64 H5GQ1H24AFR  5.2. DESELECT (NOP) The DESELECT function (CS# HIGH) prevents new commands from being executed by the GDDR5  SGRAM. The GDDR5 SGRAM is effectively deselected. Operations already in progress are not affected.  5.3. NO OPERATION (NOP) The NO OPERATION (NOP) command is used to instruct the selected GDDR5 SGRAM to perform a NOP  (CS# LOW). This prevents unwanted commands from being registered during idle or wait states. Opera‐ tions already in progress are not affected.  5.4. MODE REGISTER SET The MODE REGISTER SET command is used to load the Mode Registers of the GDDR5 SGRAM. The bank  address inputs BA0‐BA3 select the Mode Register, and address puts A0‐A11(A12) determine the op‐code  to be loaded. See MODE REGISTER for a register definition. The MODE REGISTER SET command can  only be issued when all banks are idle and no bursts are in progress, and a subsequent executable com‐ mand cannot be issued until tMRD is met. Mode Register Set CK# CK CKE# LOW CS# RAS# CAS# WE# A8‐A11 (A12) A0,A1,A6,A7 BA0‐BA3 A2‐A5 CO A8,9,10,11, (12) CO A0,1,6,7 BA BA0,1,2,3 CO A2,3,4,5 RA = Row Address DONʹT CARE CO = Op‐code BA = Bank Address EN AP = Enable Auto Precharge DIS AP = Disable Aut o Precharge Figure 36. MRS Command This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 65 H5GQ1H24AFR CK# CK CMD NOP PRE ALL NOP tRP Old Setting MRS NOP tMRD Updating Setting New Setting A.C. NOP A.C. = any command allowed in bank idle state Figure 37. Mode Register Set Timings  5.5. ACTIVATION Before any READ or WRITE commands can be issued to a bank in the GDDR5 SGRAM, a row in that bank  must be “opened”. This is accomplished by the ACTIVE command (see Figure 38): BA0 ‐BA3 select the  bank, and A0‐A11 (A12) select the row to be activated. Once a row is open, a READ or WRITE command  could be issued to that row, subject to the tRCD specification.  A subsequent ACTIVE command to another row in the same bank can only be issued after the previous  row has been closed (precharged). The minimum time interval between two successive ACTIVE com‐ mands on the same bank is defined by tRC. A minimum time, tRAS, must have elapsed between opening  and closing a row. A subsequent ACTIVE command to another bank can be issued while the first bank is being accessed,  which results in a reduction of total row‐access overhead. The minimum time interval between two suc‐ cessive ACTIVE commands on different banks to different bank groups is defined by tRRDS. With bank  groups enabled, the minimum time interval between two successive ACTIVE commands to different  banks in the same bank group is defined by tRRDL. In all other cases the interval is defined by tRRDS.  Figure  shows the tRCD and tRRD definition. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 66 H5GQ1H24AFR The row remains active until a PRECHARGE command (or READ or WRITE command with Auto Pre‐ charge) is issued to the bank. Row Activation CK# CK CKE# LOW CS# RAS# CAS# WE# A8‐A11 (A12) A0, A1,A6,A7 BA0‐BA3 A2‐A5 RA A8,9,10,11, (12) RA A0,1,6,7 BA BA0,1,2,3 RA A2,3,4,5 RA = Row Address CA = Column Address BA = Bank Address DONʹT CARE Figure 38. Active Command T0 CK# CK CMD ADDR NOP T1 T2 Ta0 Ta1 Tb0 Tb1 Tc0 Tc1 ACT BA RA RA NOP RD/WR NOP PRE* BA NOP ACT BA RA RA NOP BA CA tRCD tRAS tRP tRC (*) = could also be PREALL BA = bank address; RA = row address; CA = column address tRCD = tRCDRD, tRCDWR, tRCDRTR, tRCDWTR or tRCDLTR, depending on command Donʹt Care Figure 39. Bank Activation Command Cycle This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 67 H5GQ1H24AFR  5.6. BANK RESTRICTIONS There may be a need to limit the number of activates in a rolling window to ensure that the instantaneous  current supplying capability of the devices is not exceeded. To reflect the short term capability of the  GDDR5 SGRAM current supply, the parameter tFAW (four activate window) is defined. No more than 4  banks may be activated in a rolling tFAW window. Converting to clocks is done by dividing tFAW (ns) by  tCK (ns) and rounding up to next integer value. As an example of the rolling window, if (tFAW/tCK) rounds  up to 10 clocks, and an activate command is issued at clock N, no more than three further activate com‐ mands may be issued at clocks N+1 through N+9 as illustrated in Figure 40.  To reflect a longer term GDDR5 SGRAM current supply capability, the parameter t32AW (thirty‐two acti‐ vate window) is defined. No more than 32 banks may be activated in a rolling t32AW window. Converting  to clocks is done by dividing t32AW (ns) by tCK (ns) and rounding up to next integer value. The use of a  shorter and longer rolling activation window allows the GDDR5 SGRAM design to be optimized to handle  higher instantaneous currents within a shorter window while still limiting the current strain over a longer  period of time. This means that in general t32AW will be greater than or equal to 8* tFAW as shown in  Figure41. It is preferable that GDDR5 SGRAMs have no rolling activation window restrictions (tFAW = 4 * tRRD).   CK# CK CMD ACT tRRD ACT ACT ACT ACT ACT ACT ACT tRRD tRRD tFAW tFAW + 3 * t RRD tRRD tRRD tRRD tRRD = tRRDL or tRRDS depending on Bank Groups on/off setting and accessed banks Figure 40. tRRD and tFAW This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 68 H5GQ1H24AFR A.) t32AW > 8 * tFAW tFAW tFAW tFAW tFAW tFAW tFAW tFAW tFAW tFAW t32AW B.)   t32AW = 8 * tFAW tFAW tFAW tFAW tFAW t32AW tFAW tFAW tFAW tFAW tFAW Figure 41. t32AW This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 69 H5GQ1H24AFR  5.7. WRITE (WOM) WRITE bursts are initiated with a WRITE command as shown in Figure 42. The bank and column  addresses are provided with the WRITE command and auto precharge is either enabled or disabled for  that access with the A8 pin. If auto precharge is enabled, the row being accessed is precharged at the com‐ pletion of the burst after tRAS(min) has been met.  The length of the burst initiated with a WRITE command  is eight and the column address is unique for this burst of eight. There is no interruption nor truncation of  WRITE bursts. WRITE CK# CK CKE# CS# RAS# CAS# WE# A10,A11 A0,A6 A9 (A12) A1 A8 A7 BA0‐BA3 A2‐A5 EN AP DIS AP LOW 0,0 CA CA BA CA BA = Bank Address; CA = Column Address EN AP = Enable Auto‐Precharge; DIS AP = Disable Auto‐Precharge Figure 42. WRITE Command During WRITE bursts, the first valid data‐in element must be available at the input latch after the Write  Latency (WL). The Write Latency is defined as WLmrs * tCK + tWCK2CKPIN + tWCK2CK + tWCK2DQI, where  WLmrs is the number of clock cycles programed in MR0, tWCK2CKPIN is the phase offset between WCK  and CK at the pins when phase aligned at phase detector, tWCK2CK is the alignment error between WCK  and CK at the GDDR5 SGRAM phase detector, and tWCK2DQI is the WCK to DQ/DBI# offset as measured  at the DRAM pins to ensure concurrent arrival at the latch. The total delay is relative to the data eye center  averaged over one double‐byte. The maximum skew within a double‐byte is defined by tDQDQI.  The data input valid window, tDIVW, defines the time region when input data must be valid for reliable  data capture at the receiver for any one worst‐case channel. It accounts for jitter between data and clock at  the latching point introduced in the path between the DRAM pads and the latching point. Any additional  jitter introduced into the source signals (i.e. within the system before the DRAM pad) must be accounted  for in the final timing budget together with the chosen PLL mode and bandwidth. tDIVW is measured at  the pins. tDIVW is defined for the PLL off and on mode separately. In the case of PLL on, tDIVW must be  specified for each supported bandwidth. In general tDIVW is smaller than tDIPW. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 70 H5GQ1H24AFR The data input pulse width, tDIPW, defines the minimum positive or negative input pulse width for any  one worst‐case channel required for proper propagation of an external signal to the receiver. tDIPW is mea‐ sured at the pins. tDIPW is independent of the PLL mode. In general tDIPW is larger than tDIVW. Upon completion of a burst, assuming no other WRITE data is expected on the bus the GDDR5 SGRAM  DQ and DBI# pins will be driven according to the ODT state. Any additional input data will be ignored.  Data for any WRITE burst may not be truncated with a subsequent WRITE command.  Data from any WRITE burst may be concatenated with data from a subsequent WRITE command. A con‐ tinuous flow of data can be maintained. The first data element from the new burst follows the last element  of a completed burst. The new WRITE command should be issued after the previous WRITE command  according to the tCCD timing. If that WRITE command is to another bank then an ACTIVE command must  precede the WRITE command and tRCDWR also must be met.  A READ can be issued any time after a WRITE command as long as the internal turn around time tWTR is  met. If that READ command is to another bank, then an ACTIVE command must precede the READ com‐ mand and tRCDRD also must be met.  A PRECHARGE can also be issued to the GDDR5 SGRAM with the same timing restriction as the new  WRITE command if tRAS is met. After the PRECHARGE command, a subsequent command to the same  bank cannot be issued until tRP is met. The data inversion flag is received on the DBI# pin to identify whether to store the true or inverted data. If  DBI# is LOW, the data will be stored after inversion inside the GDDR5 SGRAM and not inverted if DBI# is  HIGH. WRITE Data Inversion can be enabled (A9=0) or disabled (A9=1) using WDBI in MR1. When enabled by the WRCRC flag in MR4, EDC data are returned to the controller with a latency of  (WLmrs + CRCWL) * tCK + tWCK2CKPIN + tWCK2CK + tWCK2DQO, where CRCWL is the CRC Write latency  programmed in MR4 and tWCK2DQO is the WCK to DQ/DBI#/EDC phase offset at the DRAM pins. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 71 H5GQ1H24AFR WLmrs CK# CK tCH tCL tCK tWCK2CKPIN + tWCK2CK WCK WCK# Case 1: Negative tWCK2DQI tWCK2DQI DQ/DBI# (mean) DQ/DBI# (first bit) DQ/DBI# (last bit) D0 D1 D2 D3 D4 D5 D6 D7 tDQDQI(min) D0 D1 D2 D3 D4 D5 D6 D7 tDQDQI(max) D0 D1 D2 D3 D4 D5 D6 D7 Case 2: Positive tWCK2DQI DQ/DBI# (mean) DQ/DBI# (first bit) DQ/DBI# (last bit) tWCK2DQI D0 D1 D2 D3 D4 D5 D6 D7 tDQDQI(min) D0 D1 D2 D3 D4 D5 D6 D7 tDQDQI(max) D0 D1 D2 D3 D4 D5 D6 D7 Donʹt Care 1) WLmrs is the WRITE latency programmed in Mode Register MR0. 2) Timings are shown with positive tWCK2CKPIN and tWCK2CK values. See WCK2CK timings for  tWCK2CKPIN and tWCK2CK ranges. 3) tWCK2DQI parameter values could be negative or positive numbers, depending on PLL‐on or PLL‐off mode   operation and design implementation. They also vary across PVT. Data training is required to determine  the actual tWCK2DQI value for stable WRITE operation. 4) tDQDQI defines the minimum to maximum variation of tWCK2DQI  within a double byte (x32 mode) or   a single byte (x16 mode). 5) Data Read timings are used for CRC return timing from WRITE commands with CRC enabled. Figure 43. WRITE Timings This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 72 H5GQ1H24AFR T0 T1 T2 T3 T3n T4 T4n T5 T6 T7 T8 CK# CK COMMAND WRITE NOP NOP NOP NOP NOP NOP NOP NOP ADDRESS Bank a, Col n Col n WL = WLmrs = 3 WCK WCK# DQ DO n DO n+7 DBI# DBI n DBI n+7 EDC EDC Hold Pattern DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 3 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  4.  Before the WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 5.  tWCK2DQI = 0 is shown for illustration purposes. Figure 44. Single WRITE without EDC This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 73 H5GQ1H24AFR T0 CK# CK T1 T2 T3 T3n T4 T4n T5 (( )) (( )) T11 T12 T13 COMMAND WRITE NOP NOP NOP NOP NOP (( )) ( ( NOP )) (( )) (( )) NOP NOP ADDRESS Bank a, Col n Col n WL = WLmrs = 3 WCK WCK# DQ DO n DO n+7 (( )) (( )) (( )) DBI# DBI n DBI n+7 (( )) EDC EDC Hold Pattern (( )) (( )) EDC n EDC n+7 EDC Hold  Pattern CRCWL = 8 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 3 and CRCWL = 8 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  4.  Before the WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 5.  tWCK2DQI, tWCKDQO = 0 is shown for illustration purposes. Figure 45. Single WRITE with EDC This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 74 H5GQ1H24AFR T0 CK# CK T1 T2 (( )) (( )) T5 T5n T6 T6n T7 (( )) (( )) (( )) (( )) (( )) (( )) T10 T10n T11 T11n T12 COMMAND WRITE NOP ACT (( )) WRITE (( )) (( ) ) Bank b, ( ( Col n )) tRCDWR NOP NOP NOP NOP NOP ADDRESS Bank a, Col m Col m Bank b, Row Row Col n WL = WLmrs = 5 WCK WCK# DQ WL = WLmrs = 5 (( )) (( )) (( )) (( )) (( )) DO m DO m+7 (( )) DO n DO n+7 DBI# (( )) DBI m DBI m+7 (( )) DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 5 and tRCDWR = 3 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  5.  Before the WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 6.  tWCK2DQI = 0 is shown for illustration purposes. Figure 46. Non-Gapless WRITEs This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 75 H5GQ1H24AFR T0 CK# CK T1 T2 T2n T3 T3n T4 T4n T5 T5n T6 T7 T8 COMMAND WRITE NOP WRITE NOP NOP NOP NOP NOP NOP tCCD ADDRESS Bank a, Col m Col m Bank a, Col n Col n WL = WLmrs = 2 WCK WCK# DQ WL = WLmrs = 2 DO m DO m+7 DO n DO n+7 DBI# DBI m DBI m+7 DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 2 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tCCD = tCCDS when bank groups is disabled or the second WRITE is to a different bank group, otherwise tCCD=tCCDL. 5.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  6.  Before the WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 7.  tWCK2DQI = 0 is shown for illustration purposes. Figure 47. Gapless WRITEs This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 76 H5GQ1H24AFR T0 CK# CK WRITE NOP T1 (( )) (( )) (( )) (( )) (( )) (( )) T3 T3n T4 T4n T5 (( )) (( )) (( )) (( )) (( )) (( )) Ta0 (( )) (( )) Ta6 Ta6n Ta7 Ta8 COMMAND NOP NOP NOP READ (( )) NOP (( )) (( )) (( )) NOP NOP ADDRESS Bank a, Col m Col m Bank b, Col n Col n WL = WLmrs = 3 WCK WCK# DQ (( )) (( )) (( )) DO m DO m+7 tWTR CL = CLmrs = 6 (( )) (( )) (( )) (( )) (( )) (( )) DO n DO n+7 DBI# (( )) DBI m DBI m+7 (( )) (( )) DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 3 and CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tWTR = tWTRL when bank groups is enabled and both WRITE and READ access banks in the same bank group, otherwise tWTR=tWTRS. 5.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  6.  Before the READ and WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD or tRCDWR respectively must be met. 7.  tWCK2DQI, tWCKDQO = 0 is shown for illustration purposes. Figure 48. WRITE to READ This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 77 H5GQ1H24AFR T0 CK# CK T1 T2 T3 T3n T4 T4n T5 T6 (( )) (( )) (( )) (( )) (( )) (( )) Ta0 Ta1 COMMAND WRITE NOP NOP NOP NOP NOP NOP PRE NOP tWR ADDRESS Bank a, Col n Col n tRP Bank a, or all WL = WLmrs = 3 WCK WCK# DQ DO n DO n+7 (( )) (( )) (( )) DBI# DBI n DBI n+7 (( )) DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 3 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  5.  Before the WRITE command, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 6.  tWCK2DQI = 0 is shown for illustration purposes. Figure 49. WRITE to PRECHARGE This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 78 H5GQ1H24AFR  5.8. WRITE DATA MASK (DM) The traditional method of using a DM pin for WRITE data mask must be abandoned for a new method.  Due to the high data rate of GDDR5 SGRAMs, bit errors are expected on the interface and are not recover‐ able when they occur on the traditional DM pin. In GDDR5 the DM is sent to the SGRAM over the address following the bank/column address cycle associ‐ ated with the command, during the NOP/DESELECT commands between the WRITE command and the  next command. The DM is used to mask the corresponding data according to the following table. Table 17: DM State FUNCTION Write Enable Write Inhibit DM  Value 0 1 DQ Valid X Two additional WRITE commands that augment the traditional WRITE Without Mask (WOM) are  required for proper DM support: • WDM: WRITE‐With‐Doublebyte‐Mask:  2 cycle command where the 1st cycle carries address information and the 2nd cycle carries data mask  information (2 byte granularity); This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 79 H5GQ1H24AFR WDM CK# CK CKE# CS# LOW RAS# CAS# WE# A9 (A12) A1 A10,A11 A0,A6 A8 A7 BA0‐BA3 A2‐A5 CA DM DM 0,1 CA DM DM EN AP DIS AP DM DM BA CA DM DM BA = Bank Address; CA = Column Address; DM = Data Mask EN AP = Enable Auto‐Precharge; DIS AP = Disable Auto‐Precharge Note: NOP shown as an example only Figure 50. WRITE-With-Doublebyte-Mask Command This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 80 H5GQ1H24AFR T0 CK# CK T1 T2 T2n T3 T3n T4 T4n T5 T5n T6 T7 T8 COMMAND WDM NOP WDM NOP NOP NOP NOP NOP NOP tCCD ADDRESS Bank a, Col m Col m DM m DM m Bank a, Col n Col n DM n DM n WL = WLmrs = 2 WCK WCK# DQ WL = WLmrs = 2 DO m DO m+7 DO n DO n+7 DBI# DBI m DBI m+7 DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 2 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tCCD = tCCDS when bank groups is disabled or the second WRITE is to a different bank group, otherwise tCCD=tCCDL. 5.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  6.  Before the WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 7.  tWCK2DQI = 0 is shown for illustration purposes. Figure 51. WDM Timing This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 81 H5GQ1H24AFR • WSM: WRITE‐With‐Singlebyte‐Mask:  3 cycle command where the 1st cycle carries address information, the 2nd and 3rd cycle carry data mask  information WSM CK# CK CKE# CS# LOW RAS# CAS# WE# A9 (A12) A1 A10,A11 A0,A6 A8 A7 BA0‐BA3 A2‐A5 CA DM DM DM DM 0,1 CA DM DM DM DM EN AP DIS AP DM DM DM DM BA CA DM DM DM DM BA = Bank Address; CA = Column Address; DM = Data Mask EN AP = Enable Auto‐Precharge; DIS AP = Disable Auto‐Precharge Note: NOP shown as an example only Figure 52. WRITE-With-Singlebyte-Mask Command This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 82 H5GQ1H24AFR T0 CK# CK T1 T2 (( )) (( )) T5 T5n T6 T6n T7 (( )) (( )) T10 T10n T11 T11n T12 COMMAND WSM NOP NOP (( )) WSM (( )) (( ) ) Bank b, ( ( Col n )) NOP NOP (( )) NOP (( )) (( NOP NOP ADDRESS Bank a, Col m Col m DM m DM m DM m DM m Col n DM n DM n DM n DM n ) ) (( )) WL = WLmrs = 5 WCK WCK# DQ (( )) (( )) (( )) DO m WL = WLmrs = 5 (( )) (( )) DO m+7 (( ) ) DO n DO n+7 DBI# (( )) DBI m DBI m+7 (( ) ) DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 5 and tRCDWR = 3 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  5.  Before the WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDWR must be met. 6.  tWCK2DQI = 0 is shown for illustration purposes. Figure 53. WSM Timing This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 83 H5GQ1H24AFR Table 18  WDM Mapping for mirrored & non‐mirrored x32 Mode Byte and Burst Position Masked during WDM ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 ADR CK Rising Edge Byte DQ[15:0] DQ[15:0] DQ[15:0] DQ[15:0] DQ[31:16] DQ[31:16] DQ[31:16] DQ[31:16] Burst 0 1 2 3 0 1 2 3 ADR A0 A1 A2 A3 A4 A5 A6 A7 ADR CK# Rising Edge Byte DQ[15:0] DQ[15:0] DQ[15:0] DQ[15:0] DQ[31:16] DQ[31:16] DQ[31:16] DQ[31:16] Burst 4 5 6 7 4 5 6 7 Table 19   WDM Mapping for non‐mirrored x16 Mode Byte and Burst Position Masked during WDM ADR CK Rising Edge ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 Byte DQ[7:0] DQ[7:0] DQ[7:0] DQ[7:0] DQ[23:16] DQ[23:16] DQ[23:16] DQ[23:16] Burst 0 1 2 3 0 1 2 3 ADR A0 A1 A2 A3 A4 A5 A6 A7 ADR CK# Rising Edge Byte DQ[7:0] DQ[7:0] DQ[7:0] DQ[7:0] DQ[23:16] DQ[23:16] DQ[23:16] DQ[23:16] Burst 4 5 6 7 4 5 6 7 Table 20   WDM Mapping for mirrored x16 Mode Byte and Burst Position Masked during WDM ADR CK Rising Edge ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 Byte DQ[15:8] DQ[15:8] DQ[15:8] DQ[15:8] DQ[31:24] DQ[31:24] DQ[31:24] DQ[31:24] Burst 0 1 2 3 0 1 2 3 ADR A0 A1 A2 A3 A4 A5 A6 A7 ADR CK# Rising Edge Byte DQ[15:8] DQ[15:8] DQ[15:8] DQ[15:8] DQ[31:24] DQ[31:24] DQ[31:24] DQ[31:24] Burst 4 5 6 7 4 5 6 7 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 84 H5GQ1H24AFR Table 21  WSM Mapping for mirrored and non‐mirrored x32 Mode Byte and Burst Position Masked During WSM ADR CK 1st rising Edge ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 Byte DQ[7:0] DQ[7:0] DQ[7:0] DQ[7:0] DQ[23:16] DQ[23:16] DQ[23:16] DQ[23:16] Burst 0 1 2 3 0 1 2 3 ADR CK# 1st rising Edge ADR A0 A1 A2 A3 A4 A5 A6 A7 Byte DQ[7:0] DQ[7:0] DQ[7:0] DQ[7:0] DQ[23:16] DQ[23:16] DQ[23:16] DQ[23:16] Burst 4 5 6 7 4 5 6 7 ADR CK 2nd rising Edge ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 Byte DQ[15:8] DQ[15:8] DQ[15:8] DQ[15:8] DQ[31:24] DQ[31:24] DQ[31:24] DQ[31:24] Burst 0 1 2 3 0 1 2 3 ADR CK# 2nd rising Edge ADR A0 A1 A2 A3 A4 A5 A6 A7 Byte DQ[15:8] DQ[15:8] DQ[15:8] DQ[15:8] DQ[31:24] DQ[31:24] DQ[31:24] DQ[31:24] Burst 4 5 6 7 4 5 6 7 Table 22  WSM Mapping for non‐mirrored x16 Mode Byte and Burst Position Masked During WSM ADR CK 1st rising Edge ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 Byte DQ[7:0] DQ[7:0] DQ[7:0] DQ[7:0] DQ[23:16] DQ[23:16] DQ[23:16] DQ[23:16] Burst 0 1 2 3 0 1 2 3 ADR CK# 1st rising Edge ADR A0 A1 A2 A3 A4 A5 A6 A7 Byte DQ[7:0] DQ[7:0] DQ[7:0] DQ[7:0] DQ[23:16] DQ[23:16] DQ[23:16] DQ[23:16] Burst 4 5 6 7 4 5 6 7 ADR CK 2nd rising Edge Byte ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ Burst 0 1 2 3 0 1 2 3 ADR CK# 2nd rising Edge Byte ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ Burst 4 5 6 7 4 5 6 7 Table 23  WSM Mapping for mirrored x16 Mode Byte and Burst Position Masked During WSM ADR CK 1st rising Edge Byte ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ Burst 0 1 2 3 0 1 2 3 ADR CK# 1st rising Edge Byte ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ Burst 4 5 6 7 4 5 6 7 ADR CK 2nd rising Edge ADR A10 A9 BA0 BA3 BA2 BA1 A11 A8 Byte DQ[15:8] DQ[15:8] DQ[15:8] DQ[15:8] DQ[31:24] DQ[31:24] DQ[31:24] DQ[31:24] Burst 0 1 2 3 0 1 2 3 ADR CK# 2nd rising Edge ADR A0 A1 A2 A3 A4 A5 A6 A7 Byte DQ[15:8] DQ[15:8] DQ[15:8] DQ[15:8] DQ[31:24] DQ[31:24] DQ[31:24] DQ[31:24] Burst 4 5 6 7 4 5 6 7 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 85 H5GQ1H24AFR  5.9. READ A READ burst is initiated with a READ command as shown in Figure 54. The bank and column addresses  are provided with the READ command and auto precharge is either enabled or disabled for that access  with the A8 address. If auto precharge is enabled, the row being accessed is precharged at the completion  of the burst after tRAS(min) has been met.  The length of the burst initiated with a READ command is eight  and the column address is unique for this burst of eight. There is no interruption nor truncation of READ  bursts. READ CK# CK CKE# CS# RAS# CAS# WE# A10,A11 A0,A6 A9 (A12) A1 A8 A7 BA0‐BA3 A2‐A5 EN AP DIS AP LOW 0,0 CA CA BA CA BA = Bank Address; CA = Column Address EN AP = Enable Auto‐Precharge; DIS AP = Disable Auto‐Precharge Figure 54. READ Command During READ bursts, the first valid data‐out element will be available after the CAS latency (CL). The CAS  Latency is defined as CLmrs * tCK + tWCK2CKPIN + tWCK2CK + tWCK2DQO, where CLmrs is the number of  clock cycles programed in MR0, tWCK2CKPIN is the phase offset between WCK and CK at the pins when  phase aligned at phase detector, tWCK2CK is the alignment error between WCK and CK at the GDDR5  SGRAM phase detector, and tWCK2DQO is the WCK to DQ/DBI#/EDC offset as measured at the DRAM  pins. The total delay is relative to the data eye initial edge averaged over one double‐byte. The maximum  skew within a double‐byte is defined by tDQDQO.  Upon completion of a burst, assuming no other READ command has been initiated, all DQ and DBI# pins  will drive a value of ʹ1ʹ and the ODT will be enabled at a maximum of 1 tCK later. The drive value and ter‐ mination value may be different due to separately defined calibration offsets. If the ODT is disabled, the  pins will drive Hi‐Z. Data from any READ burst may be concatenated with data from a subsequent READ command. A contin‐ uous flow of data can be maintained. The first data element from the new burst follows the last element of  a completed burst. The new READ command should be issued after the previous READ command accord‐ ing to the tCCD timing. If that READ command is to another bank then an ACTIVE command must pre‐ cede the READ command and tRCDRD also must be met.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 86 H5GQ1H24AFR A WRITE can be issued any time after a READ command as long as the bus turn around time tRTW is met.  If that WRITE command is to another bank, then an ACTIVE command must precede the second WRITE  command and tRCDWR also must be met.  A PRECHARGE can also be issued to the GDDR5 SGRAM with the same timing restriction as the new  READ command if tRAS is met. After the PRECHARGE command, a subsequent command to the same  bank cannot be issued until tRP is met. The data inversion flag is driven on the DBI# pin to identify whether the data is true or inverted data. If  DBI# is HIGH, the data is not inverted, and if LOW it is inverted. READ Data Inversion can be enabled  (A8=0) or disabled (A8=1) using RDBI in MR1.  This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 87 H5GQ1H24AFR When enabled by the RDCRC flag in MR4, EDC data is returned to the controller with a latency of (CLmrs  + CRCRL) * tCK + tWCK2CKPIN + tWCK2CK + tWCK2DQO, where CRCRL is the CRC Read latency pro‐ grammed in MR4. CLmrs CK# CK tWCK2CKPIN + tWCK2CK WCK WCK# Case 1: Negative tWCK2DQO tWCK2DQO DQ/DBI#/EDC (mean) DQ/DBI#/EDC (first bit) DQ/DBI#/EDC (last bit) D0 D1 D2 D3 D4 D5 D6 D7 tDQDQO(min) D0 D1 D2 D3 D4 D5 D6 D7 tDQDQO(max) D0 D1 D2 D3 D4 D5 D6 D7 tCH tCL tCK Case 2: Positive tWCK2DQO DQ/DBI#/EDC (mean) DQ/DBI#/EDC (first bit) DQ/DBI#/EDC (last bit) tWCK2DQO D0 D1 D2 D3 D4 D5 D6 D7 tDQDQO(min) D0 D1 D2 D3 D4 D5 D6 D7 tDQDQO(max) D0 D1 D2 D3 D4 D5 D6 D7 Donʹt Care 1) CLmrs is the CAS latency programmed in Mode Register MR0. 2) Timings are shown with positive tWCK2CKPIN and tWCK2CK values. See WCK2CK timings for  tWCK2CKPIN and tWCK2CK ranges. 3) tWCK2DQO parameter values could be negative or positive numbers, depending on PLL‐on or PLL‐off mode   operation and design implementation. They also vary across PVT. Data training is required to determine  the actual tWCK2DQO value for stable READ operation. 4) tDQDQO defines the minimum to maximum variation of tWCK2DQO within a double byte (x32 mode) or   a single byte (x16 mode). 5) tDQDQO also applies for CRC data from WRITE and READ commands with CRC enabled, the EDC hold pattern, and the data strobe in RDQS mode. Figure 55. READ Word Lane Timing This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 88 H5GQ1H24AFR T0 CK# CK COMMAND READ NOP NOP T1 T2 (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) T5 T6 T6n T7 T7n T8 T9 T10 NOP NOP NOP NOP NOP NOP ADDRESS Bank a, Col n Col n CL = CLmrs = 6 WCK WCK# DQ DO n DO n+7 DBI# DBI n DBI n+7 ODT ODT Enabled (( )) (( )) (( )) (( )) ODT Disabled ODT Enabled EDC EDC Hold Pattern DONʹT CARE TRANSITIONING DATA Notes: 1.  CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes. WCK2CK training determines the needed offset between WCK and CK. 3.  Before the READ command, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD must be met. 4.  tWCK2DQO = 0 is shown for illustration purposes. Figure 56. Single READ without EDC This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 89 H5GQ1H24AFR T0 CK# CK T1 (( )) (( )) (( )) (( )) (( )) (( )) T6 T6n T7 T7n T8 T9 T10 T10n T11 T11n T12 COMMAND READ NOP NOP NOP NOP NOP NOP NOP NOP ADDRESS Bank a, Col n Col n CL = CLmrs = 6 WCK WCK# DQ (( )) (( )) (( )) DO n DO n+7 DBI# (( )) DBI n DBI n+7 EDC (( )) (( )) EDC Hold Pattern EDC n EDC n+7 EDC Hold  Pattern CRCRL = 4 DONʹT CARE TRANSITIONING DATA Notes: 1.  CLmrs = 6 and CRCRL = 4 are shown as examples.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes. WCK2CK training determines the needed offset between WCK and CK. 3.  Before the READ command, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD must be met. 4.  tWCK2DQO = 0 is shown for illustration purposes. Figure 57. Single READ with EDC This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 90 H5GQ1H24AFR T0 CK# CK NOP T1 (( )) (( )) (( )) (( )) (( )) (( )) T3 (( )) (( )) T6 T6n T7 T7n T8 T9 T9n T10 T10n T11 COMMAND READ READ tCCD ADDRESS Bank a, Col m Col m (( )) NOP (( )) (( )) (( )) NOP NOP NOP NOP NOP Bank b, Col n Col n CL = CLmrs = 6 WCK WCK# DQ CL = CLmrs = 6 (( )) (( )) (( )) (( )) (( )) (( )) DO m DO m+7 DO n DO n+7 DBI# (( )) (( )) DBI m DBI m+7 DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tCCD = tCCDL when bank groups are enabled and both READs access banks in the same bank group; otherwise tCCD=tCCDS.  5.  Before the READ commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD must be met. 6.  tWCK2DQI = 0 is shown for illustration purposes. Figure 58. Non-Gapless READs This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 91 H5GQ1H24AFR T0 CK# CK READ NOP READ NOP T1 T2 T3 (( )) (( )) (( )) (( )) (( )) (( )) T6 T6n T7 T7n T8 T8n T9 T9n T10 COMMAND NOP NOP NOP NOP NOP tCCD ADDRESS Bank a, Col m Col m Bank b, Col n Col n CL = CLmrs = 6 WCK WCK# DQ (( )) (( )) (( )) DO m DO m+7 DO n DO n+7 DBI# (( )) DBI m DBI m+7 DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tCCD = tCCDS when bank groups are disabled or the second READ is to a different bank group; otherwise tCCD=tCCDL.  5.  Before the READ commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD must be met. 6.  tWCK2DQI = 0 is shown for illustration purposes. Figure 59. Gapless READs This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 92 H5GQ1H24AFR T0 CK# CK T1 (( )) (( )) (( )) (( )) (( )) (( )) T6 T6n T7 T7n T8 T9 T10 T10n T11 T11n T12 COMMAND READ NOP NOP WRITE NOP NOP NOP NOP NOP tRTW ADDRESS Bank a, Col m Col m Bank b, Col n Col n CL = CLmrs = 6 WCK WCK# DQ (( )) (( )) (( )) DO m WL = WLmrs = 3 DO m+7 DO n DO n+7 DBI# (( )) DBI m DBI m+7 DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  WLmrs = 3 and CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes.  WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tWTR = tWTRL when bank groups is enabled and both WRITE and READ access banks in the same bank group, otherwise tWTR=tWTRS. 5.  For WRITE operations it is important that the latching point meet the data valid window requirements, which may or may not be center aligned at the pins.  6.  Before the READ and WRITE commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD or tRCDWR respectively must be met. 7.  tWCK2DQI, tWCKDQO = 0 is shown for illustration purposes. Figure 60. READ to WRITE This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 93 H5GQ1H24AFR T0 CK# CK T1 T2 T3 T4 T5 T6 T6n T7 T7n T8 COMMAND READ NOP PRE NOP NOP NOP NOP NOP NOP tRTP ADDRESS Bank a, Col n Col n Bank a, or all tRP CL = CLmrs = 6 WCK WCK# DQ DO n DO n+7 DBI# DBI n DBI n+7 DONʹT CARE TRANSITIONING DATA Notes: 1.  CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes. WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  tRTP = tRTPL when bank groups are enabled and the PRECHARGE command accesses the same bank; otherwise tRTP = tRTPS.  5.  Before the READ commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD must be met. 6.  tWCK2DQO = 0 is shown for illustration purposes. Figure 61. READ to PRECHARGE This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 94 H5GQ1H24AFR  5.10. DQ PREAMBLE DQ preamble is a  feature for GDDR5 SGRAMs that is used for READ data. DQ preamble conditions the  DQs for better signal integrity on the initial data of a burst. Once enabled by bit 5 in MR7, the DQ preamble will precede all READ bursts, including non‐consecutive  READ bursts with a minimum gap of 1 tCK, as shown in Figure 58.   When enabled, the DQ preamble pat‐ tern applies to all DQ and DBI# pins in a byte, and the same pattern is used for all bytes as shown in  Figure62. DQ preamble is enabled or disabled for all bytes. The EDC pin in each byte is not included in the  DQ preamble. If ODT is enabled, the ODT is disabled 1 tCK before the start of the preamble pattern as  shown in Figure 63. The preamble pattern on the DBI# pin is only enabled if the MR for RDBI is enabled (MR1 A8 bit). During  the preamble the DBI# pin is treated as another DQ pin and the preamble pattern on the DQs is not  encoded with RDBI. If RDBI is disabled, then the DBI# pin drives ODT.  Byte 0 DQ7 DQ6 DQ5 DQ4 DQ3 DQ2 DQ1 DQ0 DBI0# Byte 1 DQ15 DQ14 DQ13 DQ12 DQ11 DQ10 DQ9 DQ8 DBI1# Byte 2 DQ23 DQ22 DQ21 DQ20 DQ19 DQ18 DQ17 DQ16 DBI2# Byte 3 DQ31 DQ30 DQ29 DQ28 DQ27 DQ26 DQ25 DQ24 DBI3# Max 0’s 1 1 1 1 1 1 1 1 1 0 Idle 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 0 1 0 1 0 1 0 5 Preamble 1 0 1 0 1 0 1 0 1 4 0 1 0 1 0 1 0 1 0 5 1 0 1 0 1 0 1 0 1 4 x x x x x x x x x 4 x x x x x x x x x 4 x x x x x x x x x 4 Burst x x x x x x x x x 4 x x x x x x x x x 4 x x x x x x x x x 4 x x x x x x x x x 4 x x x x x x x x x 4 Time Notes: 1) The number of Max 0’s in the burst is 4 only if RDBI is enabled. Max 0‘s is on a per byte basis and does not include the EDC pin. 2) x = Valid Data Figure 62. DQ Preamble Pattern This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 95 H5GQ1H24AFR T0 CK# CK COMMAND READ NOP T1 (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) (( )) T4 T5 T5n T6 T6n T7 T7n T8 T9 T10 NOP NOP NOP NOP NOP NOP NOP ADDRESS Bank a, Col n Col n CL = CLmrs = 6 WCK WCK# DQ6 DO n DO n+7 DQ7 DO n DO n+7 DBI# DBI n DBI n+7 ODT ODT Enabled (( )) (( )) ODT Disabled ODT Enabled DONʹT CARE TRANSITIONING DATA Notes: 1.  CLmrs = 6 is shown as an example.  Actual supported values will be found in the MR and AC timings sections. 2.  WCK and CK are shown aligned (tWCK2CKPIN=0, tWCK2CK=0) for illustration purposes. WCK2CK training determines the needed offset between WCK and CK. 3.  EDC may be on or off.  See Figure 4 for EDC Timing. 4.  DQ6, DQ7 and the DBI# pin are shown to illustrate the DQ preamble pattern. RDBI is Enabled (MR1 A8=0). 5.  Before the READ commands, an ACTIVE (ACT) command is required to be issued to the GDDR5 SGRAM and tRCDRD must be met. 6.  tWCK2DQO = 0 is shown for illustration purposes. Figure 63. Preamble Timing Diagram This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 96 H5GQ1H24AFR  5.11. READ and WRITE DATA BUS INVERSION (DBI) The GDDR5 SGRAM Data Bus Inversion (DBIdc) reduces the DC power consumption on data pins, as the  number of DQ lines driving a low level can be limited to 4 within a byte. DBIdc is evaluated per byte. There is one DBI# pin per byte: DBI0# is associated with DQ0‐DQ7, DBI1# with DQ8‐DQ15, DBI2# with  DQ16‐DQ23 and DBI3# with DQ24‐DQ31. The DBI# pins are bidirectional active Low double data rate (DDR) signals. For Writes, they are sampled  by the GDDR5 SGRAM along with the DQ of the same byte. For Reads, they are driven by the GDDR5  SGRAM along with the DQ of the same byte. Once enabled by the corresponding RDBI Mode Register bit, the GDDR5 SGRAM inverts read data and  sets DBI# Low, when the number of ’0’ data bits within a byte is greater than 4; otherwise the GDDR5  SGRAM does not invert the read data and sets DBI# High, as shown in Figure 64. Once enabled by the corresponding WDBI Mode Register bit, the GDDR5 SGRAM inverts write data  received on the DQ inputs in case DBI# was sampled Low, or leaves the data non‐inverted in case DBI#  was sampled High, as shown in Figure 65. from  DRAM core 8 8 DQ ’0’ count >4 from Mode Register: 0 = enabled 1 = disabled DBI# Figure 64. Example of Data Bus Inversion Logic for READs 8 DQ DBI# 8 to  DRAM core from Mode Register: 0 = enabled 1 = disabled Figure 65. Example of Data Bus Inversion Logic for WRITEs The flow diagram in Figure 66 illustrates the DBIdc operation. In any case, the transmitter (the controller  for WRITEs, the GDDR5 SGRAM for READs) decides whether to invert or not invert the data conveyed on  the DQs. The receiver (the GDDR5 SGRAM for WRITEs, the controller for READs) has to perform the  reverse operation based on the level on the DBI# pin. Data input and output timing parameters are only  valid with DBI being enabled and a maximum of 4 data lines per byte driven Low. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 97 H5GQ1H24AFR Transmitter Logical  output data Determine ’0’ count in data byte No DBI# = ’H’ Don’t invert  data byte ’0’ count > 4 ? Yes DBI# = ’L’ Invert  data byte  DBI# = ’H’ Don’t invert  data byte DBI# = ’L’ Invert  data byte  Receiver Logical  input data Figure 66. DBI Flow Diagram DBI# Pin Special Function Overview The DBI# pin has special behavior compared to DQ pins because of the ability to enable and disable it via  MRS. For either WRITE or READ DBI# pin training, both DBI READ and DBI WRITE in MRS must be  enabled. The behavior of the DBI# pin in various mode register settings is summarized below: If both DBI READ and DBI WRITE are enabled: • Pin drives DBI FIFO data with RDTR command • DBI# pin FIFO accepts WRTR data with the WRTR command If only DBI READ is enabled: • DBI# pin drives ODT when not READ or RDTR If only DBI WRITE is enabled: • Pin always drives ODT (unless RESET) If both DBI READ and DBI WRITE are disabled: • DBI# pin drives ODT (unless RESET) This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 98 H5GQ1H24AFR  5.12. ERROR DETECTION CODE (EDC) The GDDR5 SGRAM provides error detection on the data bus to improve system reliability. The device  generates a checksum per byte lane for both READ and WRITE data and returns the checksum to the con‐ troller. Based on the checksum, the controller can decide if the data (or the returned CRC) was transmitted  in error and retry the READ or WRITE command. The GDDR5 SGRAM itself does not perform any error  correction. The features of the EDC are: • 8 bit checksum on 72 bits (9 channels x 8 bit burst) • dedicated EDC transfer pin per 9 channels (4x per GDDR5 SGRAM) • asymmetrical latencies on EDC transfer for Reads and Writes The CRC polynomial used by the GDDR5 SGRAM is an ATM‐8 HEC, X^8+X^2+X^1+1. The starting seed  value is set in hardware at “zero”. Table 24 shows the error types that are detectable and the detection rate. Table 24  Error Correction Details Error Type Random Single Bit Random Double Bit Random Odd Count Burst  Vnew shown as an example of a voltage change Figure 76. DVS Sequence This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 118 H5GQ1H24AFR  5.22. TEMPERATURE SENSOR GDDR5 SGRAMs incorporate a temperature sensor with digital temperature readout function. This func‐ tion allows the controller to monitor the GDDR5 SGRAM die’s junction temperature and use this informa‐ tion to make sure the device is operated within the specified temperature range or to adjust interface  timings relative to temperature changes over time. The temperature sensor is enabled by bit A6 in Mode Register 7 (MR7). In this case the temperature read‐ out is valid after tTSEN. Hynix applies 10us to tTSEN. The temperature readout uses the DRAM Info mode feature. The digital value is driven asynchronously  on the DQ bus following the MRS command to Mode Register 3 (MR3) that sets bit A7 to 1 and bit A6 to 0.  The temperature readout will be continuously driven until an MRS command sets both bits to 0.  The GDDR5 SGRAM’s junction temperature is linearly encoded as shown in Table 35. Hynix has the read‐ out to a subset of six digital codes out of Table 35, corresponding to six temperature thresholds.  Table 34  Temperature Sensor Readout Pattern Binary Temperature Readout Temperature [°C] ＜ 45 55 65 75 85 95 ＞ 95 MF=0: DQ[5:0] MF=1: DQ[31:26] 000000 000001 000011 000111 001111 011111 111111 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 119 H5GQ1H24AFR  5.23. DUTY CYCLE CORRECTOR (DCC) As GDDR5 SGRAMs can operate with the PLL off during normal operation, the use of a Duty Cycle Cor‐ rector (DCC) can correct for the duty cycle of the WCK. DCC can be used at any time, however, rising and  falling edges of WCK can be shifted according to the DCC type. The DCC should be enabled before WCK  training and should be run for tDCC in order to effectively correct any error.  Table 35  DCC Timings Parameter Required time for duty cycle corrector Symbol tDCC Min 150 Max ‐ Unit tCK DCC can correct the duty cycle error within the range of  ± 100ps. WCK# WCK CK# CK CMD NOP NOP MRS NOP NOP NOP NOP MRS MRS A.C. tWCKTMRS tMRD tWCKTTR tDCC tLK tMRD DCC reset Enter WCK2CK Training (reset WCK divide by circuits) Start WCK2CK Phase Training PLL Reset Enter WCK2CK Training (sets data synchronizers, resets FIFO pointers)  DCC start DCC stop or not  Figure 77. Timing Diagram of DCC Control Signals DCC control signals • DCC reset : The DCC reset is used to initialize the DCC code and should be issued anytime before the WCK  enables (MRS7 A11:1,  A10:0) • DCC start : The DCC start is used to update the DCC code and should be issued anytime after the WCK is stable  (MRS7 A11:0, A10:1) • DCC stop : The DCC stop is used to make it stop to update the DCC code while the DCC code is held. This should  be issued after enough time from DCC start if needs (MRS7 A11:0, A10:0) This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 120 H5GQ1H24AFR Table 36  DCC Control Signals A11 0 0 1 1 A10 0 1 0 1 DCC no DCC & DCC stop DCC start DCC reset RFU This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 121 H5GQ1H24AFR  6. OPERATING CONDITIONS  6.1. ABSOLUTE MAXIMUM RATINGS Voltage on Vdd Supply     Relative to Vss...................................................  ‐0.5V to +2.0V Voltage on VddQ Supply     Relative to Vss ..................................................  ‐0.5V to +2.0V Voltage on Vref and Inputs     Relative to Vss ..................................................  ‐0.5V to +2.0V Voltage on I/O Pins     Relative to Vss ..................................................  ‐0.5V to VddQ +0.5V Storage Temperature (plastic) ............................  ‐55°C to +150°C Short Circuit Output Current .............................  50mA *Stresses greater than those listed may cause permanent damage to the device. This is a stress rating only, and functional operation of  the device at these or any other conditions above those indicated in the operational sections of this specification is not implied.  Exposure to absolute maximum rating conditions for extended periods may affect reliability. Table 37  Capacitance PARAMETER Delta Input/Output Capacitance: DQs, DBI#, EDC,  WCK, WCK# Delta Input Capacitance: Command and Address Delta Input Capacitance: CK, CK# Input/Output Capacitance: DQs, DBI#, EDC, WCK,  WCK# Input Capacitance: Command and Address Input Capacitance: CK, CK#, WCK, WCK# Input Capacitance: CKE# SYMBOL DCio DCi1 DCi2 Cio Ci1 Ci2 Ci3 MIN 0 0 0 1.2 0.9 0.9 0.9 MAX 0.5 0.5 0.3 1.9 1.6 1.6 1.6 UNITS pF pF pF pF pF pF pF NOTES Table 38  Thermal Characteristics Parameter Description Value 45 1s Theta_JA 2s2p Theta_JB Theta_JC o Units C/W 1,2,4,5 Notes Thermal resistance junction to ambient 33 30 oC/W oC/W o 1,4,5 (at Tc 115oC) 1,2,4,5 1,3 1,6 Thermal resistance junction to board Thermal resistance junction to case 12 3 C/W oC/W Notes:  1.  Measurement procedures for each parameter must follow standard procedures defined in the current JEDEC JESD‐51 standard. 2.  Theta_JA measured with the low and high thermal conductivity test board defined in JESD51‐9 This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 122 H5GQ1H24AFR 3.  Theta_JB measured with the special boundary condition defined in JESD51‐8 4.  Theta_JA  should only be used for comparing the thermal performance of single package and not for system related junction. 5.  Theta_JA is  the  natural convection junction‐to‐ambient  air thermal  resistance measured in one cubic  foot sealed enclosure      as decribed in JESD  51‐2.       The environment is sometimes refered to  as “still‐air” although  natural convection causes  the  air to move. 6.  Theta_JC case surface is defined as the “outside surface of the package (case) closest to  the  chip  mounting area when  that      same  surface is properly hear sunk” so as to minimize temperature variation across that surface. This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsability for use of circuits described. No patent licenses are implied. Rev. 1.0 /Nov. 2009 123 H5GQ1H24AFR  6.2. AC & DC CHARACTERISTICS All GDDR5 SGRAMs are designed for 1.5V typical voltage supplies. The interface of GDDR5 with 1.5V  VDDQ will follow the POD15 specification. All AC and DC values are measured at the ball. Table 39  DC Operating Conditions Parameter Device Supply Voltage Output Supply Voltage Device Supply Voltage Output Supply Voltage Reference Voltage for DQ and DBI# pins Reference Voltage for DQ and DBI# pins External Reference Voltage for address and  command DC Input Logic HIGH Voltage for address and  command DC Input Logic LOW Voltage for address and  command DC Input Logic HIGH Voltage for DQ and DBI#  pins with VREFD DC Input Logic LOW Voltage for DQ and DBI#  pins with VREFD DC Input Logic HIGH Voltage for DQ and DBI#  pins with VREFD2 DC Input Logic LOW Voltage for DQ and DBI#  pins with VREFD2 Input Logic HIGH Voltage for RESET#, SEN, MF Input Logic LOW Voltage for RESET#, SEN, MF Input logic HIGH voltage for  EDC1/2 (x16 mode detect) Input logic LOW voltage for  EDC1/2 (x16 mode detect) Input Leakage Current Any Input 0V