物料型号：
- IDT23S09
器件简介：
- IDT23S09是一款高速锁相环（PLL）时钟缓冲器，用于高速时钟分配应用。它能够在10MHz至133MHz的范围内对输入时钟和输出时钟之间的相位进行对齐，实现零延迟。
引脚分配：
- REF()：1号引脚，输入参考时钟，5V容限输入。
- CLKA1(2)：2号引脚，输出时钟，A组。
- CLKA2(2)：3号引脚，输出时钟，A组。
- VDD：4、13号引脚，3.3V电源。
- GND：5、12号引脚，地。
- CLKB1(2)：6号引脚，输出时钟，B组。
- CLKB2(2)：7号引脚，输出时钟，B组。
- S2(3)：8号引脚，选择输入位2。
- S1(3)：9号引脚，选择输入位1。
- CLKB3(2)：10号引脚，输出时钟，B组。
- CLKB4(2)：11号引脚，输出时钟，B组。
- CLKA3(2)：14号引脚，输出时钟，A组。
- CLKA4(21)：15号引脚，输出时钟，A组。
- CLKOUT2)：16号引脚，输出时钟，PLL内部反馈在此引脚。
参数特性：
- 工作频率：10MHz至133MHz。
- 供电电压：3.3V VDD。
- 传播延时：输出偏斜<250ps，低抖动<200ps。
- 封装：SOIC和TSSOP。
功能详解：
- IDT23S09接受一个参考输入，并驱动两组低偏斜时钟。-1H版本的设备工作频率可达133MHz，并且驱动能力高于-1设备。所有部件都有片上PLL，锁相于REF引脚的输入时钟。PLL反馈在片上，从CLKOUT引脚获得。没有输入时钟时，IDT23S09进入省电模式，此时商业温度范围下功耗小于12µA，工业温度范围下小于25µA，输出为三态。
应用信息：
- SDRAM、电信、数据通信、PC主板/工作站的关键路径延迟设计。
