MT36HTF51272FZ-80EM1D6

2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM Features DDR2 SDRAM FBDIMM MT36HTF25672FZ – 2GB MT36HTF51272FZ – 4GB Features Figure 1: 240-Pin FBDIMM (MO-256 R/C E) • DDR2 functionality and operations supported as defined in the component data sheet • 240-pin, fully buffered dual in-line memory module (FBDIMM) • Fast data transfer rates: PC2-6400, PC2-5300, or PC2-4200 • 2GB (256 Meg x 72), 4GB (512 Meg x 72) • 3.2 Gb/s, 4 Gb/s, or 4.8 Gb/s link transfer rates • High-speed, 1.5V differential, point-to-point link between the host controller and advanced memory buffer (AMB) • Fault-tolerant; can work around a bad bit lane in each direction • High-density scaling with up to eight FBDIMM devices per channel • SMBus interface to AMB for configuration register access • In-band and out-of-band command access • Deterministic protocol Module height: 30.35mm (1.19in) Options Marking • Package – 240-pin DIMM (halogen-free) • Frequency/CAS latency – 2.5ns @ CL = 5 (DDR2-800) – 3.0ns @ CL = 5 (DDR2-667) Z -80E -667 Features (Continued) • Mixed-signal built-in self-test (MBIST) and interrupt-driven built-in self-test (IBIST) test functions • Transparent mode for DRAM test support • VDD = V DDQ = 1.8V for DRAM • VREF = 0.9V SDRAM command and address termination • VCC = 1.5V for AMB • VDDSPD = 3–3.6V for AMB and EEPROM • Serial presence-detect (SPD) with EEPROM • Gold edge contacts • Dual-rank • Supports 95°C operation with 2X refresh – Enables memory controller to optimize DRAM accesses for maximum performance – Delivers precise control and repeatable memory behavior • Automatic DDR2 SDRAM bus and channel calibration • Transmitter de-emphasis to reduce intersymbol interference (ISI) Table 1: Key Timing Parameters Speed Grade Industry Nomenclature Data Rate (MT/s) CL = 6 CL = 5 CL = 4 CL = 3 tRCD (ns) tRP (ns) tRC (ns) -80E PC2-6400 800 800 533 400 12.5 12.5 55 -667 PC2-5300 – 667 533 400 15 15 55 -53E PC2-4200 – – 533 400 15 15 55 PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN 1 Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. Products and specifications discussed herein are subject to change by Micron without notice. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM Features Table 2: Addressing Parameter 2GB 4GB 8K 8K 4 BA[1:0] 8 BA[2:0] 1KB 1KB 512Mb (128 Meg x 4) 1Gb (256 Meg x 4) Row address 16K A[13:0] 16K A[13:0] Column address 2K A[11, 9:0] 2K A[11, 9:0] 2 S#[1:0] 2 S#[1:0] Refresh count Device bank address Device page size per bank Device configuration Module rank address Table 3: Part Numbers and Timing Parameters – 2GB Base device: MT47H128M4,1 512Mb DDR2 SDRAM Module Part Number2 Density Configuration Module Memory Clock/ Clock Cycles Link Transfer Bandwidth Data Rate (CL-tRCD-tRP) Rate MT36HTF25672FZ-80E__ 2GB 256 Meg x 72 6.4 GB/s 2.5ns/800 MT/s 5-5-5 4.8 GT/s MT36HTF25672FZ-667__ 2GB 256 Meg x 72 5.3 GB/s 3.0ns/667 MT/s 5-5-5 4.0 GT/s Table 4: Part Numbers and Timing Parameters – 4GB Base device: MT47H256M4,1 1Gb DDR2 SDRAM Module Part Number2 Density Configuration Module Memory Clock/ Clock Cycles Link Transfer Bandwidth Data Rate (CL-tRCD-tRP) Rate MT36HTF51272FZ-80E__ 4GB 512 Meg x 72 6.4 GB/s 2.5ns/800 MT/s 5-5-5 4.8 GT/s MT36HTF51272FZ-667__ 4GB 512 Meg x 72 5.3 GB/s 3.0ns/667 MT/s 5-5-5 4.0 GT/s Notes: 1. The data sheet for the base device can be found on Micron’s Web site. 2. All part numbers end with a four-place code (not shown) that designates component, PCB, and AMB revisions. Consult factory for current revision codes. Example: MT36HTF51272FZ-80EM1D6. PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN 2 Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM Pin Assignments and Descriptions Pin Assignments and Descriptions Table 5: Pin Assignments 240-Pin DDR2 FBDIMM Front 240-Pin DDR2 FBDIMM Back Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol Pin Symbol PS9#1 121 VDD 151 SN3 181 92 VSS 122 VDD 152 SN3# 93 PS5 123 VDD 153 VSS PN10# 94 PS5# 124 VSS 154 VSS 95 VSS 125 VDD 155 66 PN11 96 PS6 126 VDD 156 PN5 67 PN11# 97 PS6# 127 VDD PN5# 68 VSS 98 VSS 128 VSS 1 VDD 31 PN3 61 PN9# 91 2 VDD 32 PN3# 3 VDD 33 VSS 62 VSS 63 PN10 4 VSS 34 5 VDD 35 PN4 64 PN4# 65 6 VDD 36 VSS 7 VDD 8 VSS 37 38 SS9#1 SN9# 211 182 VSS 212 VSS 183 SN10 213 SS5 SN4 184 SN10# 214 SS5# SN4# 185 VSS 215 VSS VSS 186 SN11 216 SS6 157 SN5 187 SN11# 217 SS6# 158 SN5# 188 VSS 218 VSS 9 VCC 39 VSS 69 VSS 99 PS7 129 VCC 159 VSS 189 VSS 219 SS7 10 VCC 40 PN131 70 PS0 100 PS7# 130 VCC 160 SN131 190 SS0 220 SS7# 11 VSS 41 PN13#1 71 PS0# 101 VSS 131 VSS 161 SN13#1 191 SS0# 221 VSS 12 VCC 42 VSS 72 VSS 102 PS8 132 VCC 162 VSS 192 VSS 222 SS8 13 VCC 43 VSS 73 PS1 103 PS8# 133 VCC 163 VSS 193 SS1 223 SS8# 14 VSS 44 DNU 74 PS1# 104 VSS 134 VSS 164 DNU 194 SS1# 224 VSS 15 VTT 45 DNU 75 VSS 105 DNU 135 VTT 165 DNU 195 VSS 225 DNU 16 DNU 46 VSS 76 PS2 106 DNU 136 DNU 166 VSS 196 SS2 226 DNU 17 RESET# 47 VSS 77 PS2# 107 VSS 137 M_TEST (DNU) 167 VSS 197 SS2# 227 VSS 18 VSS 48 PN121 78 VSS 108 VDD 138 VSS 168 SN121 198 VSS 228 SCK PN12#1 79 PS3 109 VDD 139 DNU 169 SN12#1 199 SS3 229 SCK# 19 DNU 49 20 DNU 50 VSS 80 PS3# 110 VSS 140 DNU 170 VSS 200 SS3# 230 VSS 21 VSS 51 PN6 81 VSS 111 VDD 141 VSS 171 SN6 201 VSS 231 VDD 22 PN0 52 PN6# 82 PS4 112 VDD 142 SN0 172 SN6# 202 SS4 232 VDD 23 PN0# 53 VSS 83 PS4# 113 VDD 143 SN0# 173 VSS 203 SS4# 233 VDD 24 VSS 54 PN7 84 VSS 114 VSS 144 VSS 174 SN7 204 VSS 234 VSS 25 PN1 55 PN7# 85 VSS 115 VDD 145 SN1 175 SN7# 205 VSS 235 VDD 26 PN1# 56 VSS 86 DNU 116 VDD 146 SN1# 176 VSS 206 DNU 236 VDD 27 VSS 57 PN8 87 DNU 117 VTT 147 VSS 177 SN8 207 DNU 237 VTT 28 PN2 58 PN8# 88 VSS 118 SA2 148 SN2 178 SN8# 208 VSS 238 VDDSPD 29 PN2# 59 VSS 89 VSS 119 SDA 149 SN2# 179 VSS 209 VSS 239 SA0 PN9 90 PS91 210 SS91 240 SA1 Note: 1. The following signals are cyclical redundancy code (CRC) bits and thus appear out of the normal sequence: PN12/PN12#, SN12/SN12#, PN13/PN13#, SN13/SN13#, PS9/PS9#, and SS9/SS9#. 30 VSS 60 PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN 120 SCL 150 3 VSS 180 SN9 Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM Pin Assignments and Descriptions Table 6: Pin Descriptions Symbol Type Description PS[9:0] Input Primary southbound data, positive lines. PS#[9:0] Input Primary southbound data, negative lines. SCK Input System clock input, positive line. SCK# Input System clock input, negative line. SCL Input Serial presence-detect (SPD) clock input. SS[9:0] Input Secondary southbound data, positive lines. SS#[9:0] Input Secondary southbound data, negative lines. PN[13:0] Output Primary northbound data, positive lines. PN#[13:0] Output Primary northbound data, negative lines. SN[13:0] Output Secondary northbound data, positive lines. SN#[13:0] Output Secondary northbound data, negative lines. VID0 Output Voltage identification, connected to VSS. Indicates 1.5V DRAM present on module. SA[2:0] I/O SPD address inputs, also used to select the FBDIMM number in the AMB. SPD data input/output. SDA I/O RESET# Supply AMB reset signal. VCC Supply AMB core power and AMB channel interface power (1.5V). VDD Supply DRAM power and AMB DRAM I/O power (1.5V). VTT Supply DRAM clock, command, and address termination power (VDD/2). VDDSPD Supply SPD/AMB SMBus power. VSS Supply Ground. M_TEST – The M_TEST pin provides an external connection for testing the margin of VREF, which is produced by a voltage divider on the module. It is not intended to be used in normal system operation and must not be connected (DNU) in a system. This test pin may have other features on future card designs and will be included in this specification at that time. DNU – Do not use. PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN 4 Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM System Block Diagram System Block Diagram Figure 2: System Block Diagram DDR2 connector with unique key 10 Memory controller 14 SMBus Commodity DDR2 SDRAM devices DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component AMB AMB AMB DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component DDR2 component Up to 8 modules • • • DDR2 component AMB CK source SMBus access to buffer registers Common clock source PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN 5 Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM Functional Block Diagram Functional Block Diagram Figure 3: Functional Block Diagram VSS RS0# RS1# DQS0 DQS0# DQ0 DQ1 DQ2 DQ3 DQS1 DQS1# DQ8 DQ9 DQ10 DQ11 DQS2 DQS2# DQ16 DQ17 DQ18 DQ19 DQS3 DQS3# DQ24 DQ25 DQ26 DQ27 DQS4 DQS4# DQ32 DQ33 DQ34 DQ35 DQS5 DQS5# DQ40 DQ41 DQ42 DQ43 DQS6 DQS6# DQ48 DQ49 DQ50 DQ51 DQS7 DQS7# DQ56 DQ57 DQ58 DQ59 DQS8 DQS8# CB0 CB1 CB2 CB3 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U2 DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ DQS13 DQS13# DQ36 DQ37 DQ38 DQ39 DQS14 DQS14# DQ44 DQ45 DQ46 DQ47 DQS15 DQS15# DQ52 DQ53 DQ54 DQ55 DQS16 DQS16# DQ60 DQ61 DQ62 DQ63 U18 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U28 DQ28 DQ29 DQ30 DQ31 U20 DM CS# DQS DQS# U16 DQS12 DQS12# U23 DM CS# DQS DQS# U14 DQ20 DQ21 DQ22 DQ23 U25 DM CS# DQS DQS# U13 DQS11 DQS11# U30 DM CS# DQS DQS# U11 DQ12 DQ13 DQ14 DQ15 U32 DM CS# DQS DQS# U7 DQS10 DQS10# U35 DM CS# DQS DQS# U5 DQ4 DQ5 DQ6 DQ7 U37 DM CS# DQS DQS# U4 DQS9 DQS9# DQS17 DQS17# CB4 CB5 CB6 CB7 U29 U9 Out to controller In from controller Data input/output signals to DDR2 channel U1–U4, U6–U37 PN[13:0] PN#[13:0] PS[9:0] PS#[9:0] DQ[63:0] DQS[17:0] DQS#[17:0] CB[7:0] SCL SDA SA0 SA[2:1] SCK, SCK# RESET# PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN SN[13:0] SN#[13:0] SS[9:0] SS#[9:0] A M B A[15:0] RAS#, CAS# WE#, ODT0 CS0#, CS1# CKE0, CKE1 CK0, CK0# CK1, CK1# CK2, CK2# CK3, CK3# DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U1 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U3 SCL DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U6 Out to adjacent FBDIMM WP A0 A1 DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U8 U31 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U10 U24 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U12 U22 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U15 U21 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U17 U19 DM CS# DQS DQS# DM CS# DQS DQS# DQ DQ DQ DQ DQ DQ DQ DQ U26 SDA VDDSPD A2 VCC VSS SA0 SA1 SA2 Command, address, and clock signals to DDR2 channel U1–U4, U6–U37 Command, address, and clock line terminations: RAS#, CAS#, A[15:0], ODT0, WE#, BA[2:0], VTT CK0, CK0#, CK1, CK1#, CK2, CK2#, CK3, CK3# VTT CS0#, CS1#, CKE0, CKE1 VTT 6 U33 DM CS# DQS DQS# VTT SPD EEPROM U34 DM CS# DQS DQS# U38 In from adjacent FBDIMM U36 U27 Terminators SPD EEPROM, AMB AMB VDD DDR2 SDRAM VREF DDR2 SDRAM VSS DDR2 SDRAM SPD EEPROM, AMB Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM General Description General Description Micron’s FBDIMM devices adhere to the currently proposed industry specifications for FBDIMMs. The following specifications contain detailed information on FBDIMM design, interfaces, and theory of operation and are listed here for the system designers’ convenience. Refer to the JEDEC Web site for available specifications. • • • • • FBDIMM Design Specification – pending JEDEC approval FBDIMM: Architecture and Protocol – JESD206 FBDIMM: Advanced Memory Buffer (AMB) – JESD82-20 Design for Test, Design for Validation (DFx) Specification Serial Presence-Detect (SPD) for Fully Buffered DIMM – JEDEC Standard No. 21-C, page 4.1.2.7-1 This DDR2 SDRAM module is a high-bandwidth, large-capacity channel solution that has a narrow host interface. FBDIMM devices use DDR2 SDRAM devices isolated from the channel behind an AMB on the FBDIMM. Memory device capacity remains high, and total memory capacity scales with DDR2 SDRAM bit density. As shown in the System Block Diagram, the FBDIMM channel provides a communication path from a host controller to an array of DDR2 SDRAM devices, with the DDR2 SDRAM devices buffered behind an AMB device. The physical isolation of the DDR2 SDRAM devices from the channel enhances the communication path and significantly increases the reliability and availability of the memory subsystem. Advanced Memory Buffer The AMB isolates the DDR2 SDRAM devices from the channel. This single-chip AMB component, located in the center of each FBDIMM, acts as a repeater and buffer for all signals and commands exchanged between the host controller and DDR2 SDRAM devices, including data input and output. The AMB communicates with the host controller and adjacent FBDIMMs on a system board using an industry-standard, high-speed, differential, 1.5V, point-to-point interface. The AMB also enables buffering of memory traffic to support large memory capacities. Refer to the JEDEC JESD82-20 specification for further information. PDF: 09005aef83d491e1 htf36c256_512x72fz.pdf - Rev. D 4/14 EN 7 Micron Technology, Inc. reserves the right to change products or specifications without notice. © 2009 Micron Technology, Inc. All rights reserved. 2GB, 4GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM Electrical Specifications Electrical Specifications Stresses greater than those listed may cause permanent damage to the module. This is a stress rating only, and functional operation of the module at these or any other conditions outside those indicated in the device data sheet is not implied. Exposure to absolute maximum rating conditions for extended periods may adversely affect reliability. Table 7: Absolute Maximum Ratings Parameter Min Max Units Notes Voltage on any pin relative to VSS Symbol VIN, VOUT –0.3 +1.75 V 1 Voltage on VCC pin relative to VSS VCC –0.3 +1.75 V Voltage on VDD pin relative to VSS VDD –0.5 +2.3 V Voltage on VTT pin relative to VSS VTT –0.5 +2.3 V DDR2 SDRAM device operating case temperature TC 0 +95 °C 0 +110 °C AMB device operating temperature Notes: 2, 3 1. VIN should not be greater than VCC. 2. TC is specified at 95°C only when using 2X refresh timing (tREFI = 7.8µs at or below 85°C; tREFI = 3.9µs above 85°C); refer to the DDR2 SDRAM component data sheet. 3. See applicable DDR2 SDRAM component data sheet for tREFI and extended mode register settings. The tREFI parameter is used to specify the doubled refresh interval necessary to sustain