LP2996MRX

LP2996 DDR ターミ ネーシ ン・レギュ ョ レータ 2003 年 11 月 fix the layout. CN Rereleased to the web after linking a footnote. SN Rereleased to the web after adding a new footnote. SN Rereleased to the web as the package info. got swapped. SN released to the web. SN composed after deleting the PVIN, SD, VDDQ line under 動作定格 . SN composed. SN made text edits.SN composed with spec changes in the elec. div. SN composed with added curves copied from LP2994 numbers 31 thru 37. SN added curves copied from LP2994 numbers 31 thru 37. SN composed with image load. SN VIP DDR ター ネーシ ン・ ミ ョ レギュ レータ 2996 LP Chance Dunlap 20020801 24060 DS200575 LP2996 LP2996 DDR ター ネーシ ン・レギュ ミ ョ レータ 概要 LP2996 は、JEDEC 標準の SSTL-2 仕様に適合する DDRSDRAM タ ミ ー ネーシ ンのリ ョ ニア・ レギュ タです。 LP2996 は レー 負荷変動に対して優れた応答を発揮する高速オペア ンプを内蔵 しています。 出力段は 1.5A の連続電流を供給で さ き、 らに DDRSDRAM タ ミ ー ネーシ ンに求められる最大 3A の変動ピーク も ョ に 対応していますが、貫通電流は発生しません。 VSENSE 端子を 介した電圧監視によ り優れた出力負荷レギュ レーシ ン ョ を実現す る と に、チ プセ ト DDR DIMM に必要な VREF 電圧も生 とも ッ ッや 成して出力します。 このほか LP2996 は、Suspend-to-RAM (STR) 機能をサポー トす る テ ブ LOW のシ ッ ダウ (SD) 端子を備えています。SD アク ィ ャト ン を LOW にする と、VTT 出力は TRI-STATE のハイ ン ・イ ピーダン テ ブを保ち ます。本モー ドでは待機 ス な ますが、VREF はアク ィ とり 時消費電流が小さ なるため、電力節減を図れます。 く 特長 ■ ■ ■ ■ ■ ■ ■ ■ 電流ソースおよ び電流シンク 低出力電圧オフセ ト ッ 外付け抵抗不要 リ ニア・ ポロジー ト Suspend-to-RAM (STR) 機能 少ない外付け部品 サーマル・シ ッ ダウ ャト ン SO-8、PSOP-8、LLP-16 パ ケージで供給 ッ アプリケーシ ン ョ ■ DDR-I と DDR-II ター ネーシ ン電圧に対応 ミ ョ ■ SSTL-2 と SSTL-3 ター ネーシ ン ミ ョ ■ HSTL ター ネーシ ン ミ ョ 代表的なアプリケーシ ン回路 ョ 20021202 © National Semiconductor Corporation DS200575-04-JP 1 LP2996 ピン配置図 Top View LLP-16 Layout PSOP-8 Layout SO-8 Layout 端子説明 SO-8 ピンまたは PSOP-8 ピン 1 2 3 4 5 6 7 8 LLP ピン 2 4 5 7 8 10 11, 12 14, 15 1, 3, 6, 9, 13, 16 端子名 GND SD VSENSE VREF VDDQ AVIN PVIN VTT NC グラ ン ウド シ ッ ダウ ャト ン レギュ ト レー された VTT の電圧フ ー ィ ドバッ ク入力端子 内部リ ァ フ レンス電圧 VDDQ/2 のバッ ァ出力 フ 内部リ ァ フ レンス電圧 VDDQ/2 を生成するための入力電圧 内部制御回路電源入力端子 パワー・オペアンプ出力段専用電源入力端子 ター ネーシ ン抵抗に接続する ー ネーシ ン電圧出力 ミ ョ タミ ョ 内部接続な し 機能 製品情報 Order Number LP2996M LP2996MX LP2996MR LP2996MRX LP2996LQ LP2996LQX Package Type SO-8 SO-8 PSOP-8 PSOP-8 LLP-16 LLP-16 NSC Package Drawing M08A M08A MRA08A MRA08A LQA16A LQA16A Supplied As 95 Units per Rail 2500 Units Tape and Reel 95 Units Tape and Reel 2500 Units Tape and Reel 1000 Units Tape and Reel 4500 Units Tape and Reel www.national.com/jpn/ 2 LP2996 絶対最大定格 (Note 1) 本データ トには軍用・航空宇宙用の規格は記載されていません。 シー 関連する電気的信頼性試験方法の規格を参照下さい。 リ ド温度 ( ハン ー ダ付け、10 秒間 ) ESD 耐圧 (Note 2) 260 ℃ 1kV GND 基準の PVIN、AVIN、VDDQ 各電圧 保存温度範囲 接合部温度 SO-8 熱抵抗 ( JA) θ PSOP-8 熱抵抗 ( JA) θ LLP-16 熱抵抗 ( JA) θ − 0.3V ∼＋ 6V − 65 ℃∼＋ 150 ℃ 150 ℃ 151 ℃ /W 43 ℃ /W 51 ℃ /W 動作定格 接合部温度範囲 (Note 3) GND 基準の AVIN 電圧 PVIN 電源電圧 SD 入力電圧 0 ℃∼＋ 125 ℃ 2.2V ∼ 5.5V 0 ∼ AVIN 0 ∼ AVIN 電気的特性 標準字体で記載された仕様は TJ ＝ 25 ℃の場合であ り、太字で記載されたリ ッ ミ ト値は「動作温度範囲」 (TJ ＝ 0° ∼＋ 125° に適 C C) 用されます (Note 4)。 特記のない限り AVIN ＝ PVIN ＝ 2.5V、VDDQ ＝ 2.5V です (Note 5)。 、 3 www.national.com/jpn/ LP2996 電気的特性 ( つづき ) り、太字で記載されたリ ッ ミ ト値は「動作温度範囲」 (TJ ＝ 0° ∼＋ 125° に適 C C) 標準字体で記載された仕様は TJ ＝ 25 ℃の場合であ 用されます (Note 4)。 特記のない限り AVIN ＝ PVIN ＝ 2.5V、VDDQ ＝ 2.5V です (Note 5)。 、 Note 1: 「絶対最大定格」と は、デバイ スが破壊する可能性のある ミ ト値をいいます。 リッ 「動作定格」と はデバイ スが正し く機能する条件を示しますが、特定の 性能限界を保証する ものであ ません。 保証された仕様、お びそのテス り よ ト条件については「電気的特性」を参照して ださい。 仕様の保証は、表記 く のテス ト条件にのみ適用されます。 記載のテス ト条件以外でデバイ を動作させる ス と、性能特性が低下する とがあ ます。 こ り Note 2: Note 3: Note 4: Note 5: Note 6: Note 7: Note 8: 使用したテス ト回路は人体モデルに基づき、100pF のコ ンデンサから直列抵抗 1.5kΩを通して各端子に放電させます。 高温では、熱抵抗に基づいてデバイ をデ レーテ ン スィ ィ グする必要があ ます。SO-8 パ ケージでは、 ト シ ク しで接合部から周囲への熱抵抗θ り ッ ヒー ・ ン な JA ＝ 151.2 ℃ /W でデ レーテ ン して ださい。 ィ ィグ く 25 ℃時のリ ッ ミ ト値は 100％テス されます。 全動作温度範囲における ミ ト値は、統計的品質管理 (SQC) 方式によ ト リッ って決められた補正データ を加味し て保証されています。これらのリ ッ ミ ト値は、ナシ ナル セ コ ダク ー社の平均出荷品質レベル (AOQL) の計算に使用されます。 ョ ミン タ して定義されます。 VIN は、VIN ＝ AVIN ＝ PVIN と して定義されています。 非動作時電流は AVIN に流れ込む電流と と、ダイ温 最大許容消費電力は、最大接合部温度 TJ (MAX)、接合部・周囲間熱抵抗 θ 、周囲温度 TA の関数です。 最大許容消費電力を超える JA 度が極端に上昇して レギュ タはサーマル・シ ッ ダウ レー ャ ト ン状態に入り ます。 レーシ ンは 10ms の電流パルス ョ を用いて VTT を測定しテス されています。 ト VTT 負荷レギュ www.national.com/jpn/ 4 LP2996 代表的な性能特性 Iq vs AVIN in SD Iq vs AVIN VIH and VIL VREF vs IREF VREF vs VDDQ VTT vs IOUT 5 www.national.com/jpn/ LP2996 代表的な性能特性 ( つづき ) VTT vs VDDQ Iq vs AVIN in SD Temperature Iq vs AVIN Temperature Maximum Sourcing Current vs AVIN (VDDQ ＝ 2.5V, PVIN ＝ 1.8V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 2.5V, PVIN ＝ 2.5V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 2.5V, PVIN ＝ 3.3V) www.national.com/jpn/ 6 LP2996 代表的な性能特性 ( つづき ) Maximum Sinking Current vs AVIN (VDDQ ＝ 2.5V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 1.8V, PVIN ＝ 1.8V) Maximum Sinking Current vs AVIN (VDDQ ＝ 1.8V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 1.8V, PVIN ＝ 3.3V) 7 www.national.com/jpn/ LP2996 ブロ ク図 ッ 説明 LP2996 は、JEDEC 標準の SSTL-2 仕様に適合する DDRSDRAM バス・ ー ネーシ ンのリ タミ ョ ニア・ レギュ タです。 VTT レー 出力には VDDQ/2 に等しいレギュ ト電圧が得られ、電流はシ レー ンク ソースの両方に対応しています。 出力段は優れた負荷レ と ギュ レーシ ン ョ を維持する う よ に設計されてお 、貫通電流の発生 り が防止されています。また、LP2996 は 2 種類の異なる電源レー ル ( 電圧 ) での動作に対応してお 、パワー出力段と り アナロ グ回 路を分離で ます。 電源を分割する き と、内部消費電力の低減を 図れます。 LP2996 は、 また 次世代の DDR-SDRAM メモリ (DDR II) に対応したタ ミ ー ネーシ ン ソ ューシ ン ョ・リ ョ を構成可能です。 ま た、SSTL-3 や HSTL と いった、 異なる ッ I/F 用のター ネー ロジ ク ミ シ ン電圧も生成で ます。 ョ き シ ーズ・ス ブ・タ ミ リ タ ー ネーテ ド・ロジ ク (SSTL) は、メモリバ ッ ッ スのデータ転送時の信号品質を改善するために開発されま した。 このタ ミ ー ネーシ ン方式は、 ョ 高い周波数で DDR-SDRAM のデー タ転送を行う際に、 信号反射によ るデー ・エラーを防ぐためには タ 不可欠と言えます。 最も一般的なター ネーシ ン回路形式は、 ミ ョ さ チ プセ ト メ ッ ッ と モリの間に 1 つの直列抵抗 RS を設け、 らにター レル・ ミ ネーシ ン抵抗 RT を 1 つ用いる、Class II シグナル・パラ ョ タミ ー ネーシ ンです。 回路の例を Figure 1 に示します。 ョ FIGURE 1. SSTL-Termination Scheme www.national.com/jpn/ 8 LP2996 端子説明 AVIN および PVIN AVIN お び PVIN は LP2996 の電源端子です。 AVIN は、全内 よ V 部回路の電源と して用いられます。PVIN は、 TT 生成用の出力 段専用電源です。アプリ ケーシ ンによ ョ っては両電源端子に異な る電源を与えて動作させるの も可能です。 VTT に近い電圧の場 合 RSDON によ て出力が制限されますが、PVIN に高電圧を与 っ えれば最大連続出力電流を増加させる とがで ます。ただ こ き し、 と内部電力損失が増え、設計が熱的な PVIN に高電圧を与える 制約を受ける問題点が生じます。 SSTL-2 アプリ ケーシ ンでは、 ョ AVIN と PVIN を も 2.5V レールに接続するのが最も妥当です。 とに 短絡によ 2 つの端子を個別にバイパスする必要はあ ません。 り り 入力電圧の選択に対する唯一の制約と して、 IN は AVIN 以下 PV でなければな ません。 過度の内部電力消費によ り る熱リ ッ ミ トへの 到達を防ぐため、PVIN は 3.3V 以下の電圧レールに接続する と こ を推奨します。 接合部温度がサーマル・シ ッ ダウ ャ ト ン温度超える と、デバイ スはマニュアルでのシャ ト ン時と同じ状態に入り ッ ダウ 、 VREF はそのま ま維持されますが、VTT は TRI-STATE にな ます。 り VREF VREF は内部リ ァ フ レンス電圧 VDDQ/2 のバッ ァ出力です。本出 フ 力は、ノースブリ ジ・チッ ッ と ッ プセ ト メモリ に対する フ レンス電 リァ 圧と して使用します。 通常それらの入力のイ ピーダンスは高いの ン イ して端 で、VREF 端子を流れる電流はわずかです。ノ ズ対策と 子近く にバイパス コンデンサを設ける レギュ ・ と、 レーシ ン性能が ョ 改善されます。推奨品は 0.1μ から 0.01μ のセラ ッ ・ ンデ F F ミク コ トする ンサです。 VREF 出力は、Suspend-to-RAM 機能をサポー ため、 ャ ト ン時お びサーマル シ ッ ダウ シ ッ ダウ よ ・ ャ ト ン時も テ ブ アク ィ 状態を維持します。 VTT VTTはバスのタ ミ ー ネーシ ン抵抗に与え ョ られる レギュ ト電圧出 レー 力です。 VDDQ/2 電圧に高い精度で追従し、併せて電流ソース と電流シンクの能力を備えています。LP2996 は、 高速応答によ っ て最大± 3Aまでのピーク電流変動に対応でき よ に設計されて るう 「代表的な性能特性」 います。最大連続電流は VIN の関数で、 に記載されています。 最大連続電流定格を超える変動が長時間 にわた り見込まれるのであれば、出力コンデンサ容量を十分大き く して過度の電圧低下の発生を防いで ださい。LP2996 は出力 く 電流の大き な変動に も耐え得る う よ に設計されていますが、すべ ての条件の とで、そのよ な状況に長時間対応するのは困難で も う す。その理由は、小型の標準パ ケージを採用しているため、 ッ 過 大な内部電力損失によ って生じる熱を逃がせないためです。 長 時間にわた り大電流が求められる場合は、最大接合部温度を超 えないよ に注意が必要です。 熱に応じて、使用定格を適切に う 下げる う して ださい (「放熱」 よに く を参照 )。接合部温度がサー マル・シ ッ ダウ ャ ト ン・ポイ ト ン を超える と、ヒ シテリ を持つ リ シス トッ な ます。 プ・ポイ ト温度を下回る ン まで、VTT は TRI-STATE と り VDDQ VDDQ は入力で、VTT のレギュ ト レー に必要な内部リ ァ フ レンス電 圧の生成に使われます。 フ レ リ ァ ンス電圧は 2 個の 50kΩ 内蔵抵 抗の分圧によ って生成されます。これによ って、VTT の VDDQ/2 に対する正確な追従が得られます。リモー ・センス なる う ト と よに VDDQ 端子に配線して ださい。 AVIN または PVIN の代わ に、 く り DIMM 点の 2.5V を VDDQ に直接接続すればよ し う。こ いで ょ う する と内部リ ァ ンス電圧は、電源配線での電圧降下の影響を フレ 受けずに、 DDRメ モリ部の電源電圧に正確に追従します。 SSTLー ネーシ ン電圧 ョ 2 アプリ ケーシ ンで VDDQ は 2.5V なので、タ ミ ョ VTT と して 1.25V が生成されます。 ( 温度に対する VTT の変化 範囲の正確な値は「電気的特性」の表を参照して ださい )。 く VSENSE 本センス端子の目的は、遠端の負荷レギュ レーシ ンの改善にあ ョ ミ り ます。 多く のマザーボー ドでは、VTT は長い配線を通ってター ネーシ ン抵抗に接続されます。このと LP2996 の出力点で電 ョ き 圧のセンス を行う と、長い配線によ て起こる大き っ な電圧降下によ り バス端のタ ミ 、 ー ネーシ ン電圧はバスの他点よ も低く て ョ り なっ しま う問題が生じます。そこでバスの中点付近の電圧を VSENSE 端 子に与え、 バス遠端で電圧が低下する問題を改善する う して よに く ださい。この方法によ バス全体の電圧が良好に保たれます。 り 遠端での負荷レギュ レーシ ン ョ を行わない場合は、VSENSE 端子 には VTT を与えなければな ません。 VSENSE 信号の配線をメモ り リ に近接して実装する際は注意が必要です。 VSENSE 配線にノ イ ズが重畳する VTTの正確な と レギュ レーシ ンに影響を与える場 ョ に F ミ ク ンデン 合があ ます。 VSENSE 端子の近く 0.1μ セラ ッ ・コ り サを設ける と、高周波数信号がフ ルタ ィ されるので、誤動作を防 げます。 部品の選択 入力コ ンデンサ LP2996 は、入力安定化を 目的とする入力コ ンデンサは必要では あ ません。ただ り し大き な負荷変動時に入力電圧の低下を防ぐた めに、入力コンデンサの使用を推奨します。 入力コンデンサは、 に配置します。アプリ ケーシ ンの要件に ョ 可能な限り PVIN の近く よ って推奨条件が異な ます。アルミ電解コンデンサを用いた場 り 合、推奨容量は 50μ です。セラ ッ ・ ンデンサを用いる場合 F ミク コ は、容量は 10μ 前後と F し、誘電体の温度特性が X5R 以上の コ ンデンサが理想的といえ ます。なお、LP2996 が 2.5V DC-DC コンバータの出力コンデンサの近く にレイ ト アウ されている場合は、 入力コンデンサを省略しても構いません。 2 系統の電源レール (AVIN と PVIN) を使用する場合、PVIN 端子の可能な限り近 に く 47μ コ F ンデンサを配置して ださい。また、デバイ く スに過度のノ イ F ミ ク ンデ ズがカ プリ グ ッ ン しないよ AVIN 端子に 0.1μ セラ ッ ・コ う、 ンサを追加して も構いません。 シッ ャ トダウン LP2996 は、VTT 出力を TRI-STATE にする テ ブ LOW の アク ィ シ ッ ダウ ャ ト ン端子を備えています。 ャ ト ン中は VTT に AVIN シ ッ ダウ を超える電圧を与えてはな ません。 ャ ト ン端子を LOW に り シ ッ ダウ した場合、 LP2996 の待機時消費電流は下が ますが、 DDQ の り V イ ピーダンスは内部リ ァ ンス電圧の生成のために100kΩで一 ン フレ 定です。そのため、シャ ト ン時の総電力損失の計算では、 ッ ダウ 両方の電流 ( 待機時消費電流と VDDQ を流れる電流 ) を考慮す る必要があ ます。 詳細は「放熱」の項を参照して ださい。 り く シ ッ ダウ ャ ト ン端子は内部でプルア プされているため、デバイ を ッ ス タ ーンオ ンする場合はシ ッ ダウ ャ ト ン端子を AVIN に接続するか開 放に します。 9 www.national.com/jpn/ LP2996 部品の選択 ( つづき ) 出力コンデンサ LP2996 は、出力コ ンデンサの容量お び ESR ( 等価直列抵抗 ) よ に依存しないよ う設計されています。そのため柔軟にコ ンデンサを 選択で ます。出力コ き ンデンサは、アプリ ケーシ ン ョ と負荷変動に く DDR-SDRAM 対するVTTの応答要求に基づいて決めて ださい。 を用いた SSTL アプリ ケーシ ンでは、 μ 以上の低 ESR コ ョ 100 F ンデ ンサを一般的に推奨し ます。このう ESR は、見込ま ち れる最大電 流スパイ と、許容される出力電圧低下から決定して ださい。入 ク く 手可能な ンデンサ類のう コ ち、代表的な品種について次に説明し ます。 AL −アル 電解コンデンサは 120Hz における ン ミ イ ピーダンスのみ を規定している点に注意が必要で、これは高い周波数領域では 特性が劣る と こ を示しています。LP2996 回路にアル 電解コ ミ ンデ ンサを適用で る条件は、20kHz ∼ 100kHz の高い周波数領域 き で イ ピーダンスが規定されている場合に限られます。アル 電 もン ミ 解コ ンデンサを複数個並列に接続する と総 ESR を下げられます。 ただ し問題点は ESR が温度によ り変化する とで、低温になる こ と ESR が急激に増大します。 セラ ッ − セラ ッ ・コ ミク ミ ク ンデンサは、一般的に容量は 10μ ∼ F 100μ と大き あ ませんが、ESR が極めて小さい ( 通常 10mΩ F くり 以下 ) ため、優れたノ ズ・バイパス特性を備えています。しか イ し使用している誘電体の種類よ ては、 っ 電圧と温度に対して充分 な特性を備えていない も存在します。一般的に容量が小さい もの と いった理由によ 、 ミ ク コ り セラ ッ ・ ンデンサはアル 電解コ ミ ンデンサ な どに並列接続しての使用を推奨します。 た使用するすべての ま セラ ッ ・ ンデンサには、 ミクコ 誘電体の温度特性が X5R 以上の品 種を推奨します。 化合物 − OS-CON ( 有機半導体 ) や SP ( 機能性高分子 ) の よ な化合物を用いたコ う ンデンサが、数社から リ されていま リ ース す。これらのコ ンデンサは低 ESR を維持しながら大き な容量を実 現しています。 他のコンデンサに比べてコス は高く り ト な ますが、 実装サイズ と性能が重要な場合に最適なソリ ューシ ン ョ といえま す。 FIGURE 2. θ vs Airflow (SO-8) JA デバイ スの実装と ウ ド内層に熱を放出するためにビアを ま グラ ン う く使用する さ と、 らなる改善が図れます。基板表面層に幅広かつ 銅箔厚を厚く した配線を適用して も同じ効果が得られます。基板 のレイ ト設計を注意深く行えば、Figure 2 に示される公称値よ アウ り も低いθ にな ます。 り JA LLP パ ケージの出力電流を最大限に引き出す上で、 ッ 基板レイ ア ウ も極めて重要です。 DAP 直下に単純にビアを打つだけで ト も、 ます。 Figure 3 は、18μ m/35μ m/35μ m/ θ を大幅に低下でき JA 18μ の銅箔で構成される 4 層 JEDEC 基板に実装した場合の m LLP パ ケージの熱特性です。ビアを間隔 1.27mm にて最大 4 ッ つに増や したと 50.41 ℃ /W のθ が得られています。このグ き、 JA ラ フにおける ビアのメ キ厚は 36μ です。 ッ m 放熱 LP2996 はリ ニア・ レギュ レータ なので、熱の原因と なる内部損失 って発生します。デバイ を損壊から守るには最 ス が VTT 電流によ 大許容接合部温度を超えてはな らないので、見込まれる最大周 囲温度と消費電力に とづき、デバイ を定格以下で動作させる も ス よ う注意を払う必要があ ます。 り 最大許容内部温度上昇 (TRmax) は、アプリ ケーシ ンで与え ョ られる最大周囲温度 (TAmax) と、最 大許容接合部温度 (TJmax) から求められます。 TRmax ＝ TJmax − TAmax この式から、 デバイ スの最大消費電力 (PDmax) は次式で示されま す。 PDmax ＝ TRmax /θ JA LP2996 のθ は、使用 しているパ ケージ、 ン ッ プリ ト基板の銅箔 JA 厚み、 ビアの数、 フローで決ま ます。た えば SO-8 パ ケー エア り と ッ ジ を、標準的な 203 × 102mm、銅箔厚み 35μ の基板に実装 m し、エア フローな しの室温で 0.5W を消費させた場合の θ は、 JA 163 ℃ /W です。 また JEDEC ス ン ドの 76 × 102mm、 μ タ ダー 70 m 厚銅箔の基板を用いる θ は 151.2 ℃ /W に低下します。 と、 JA Figure 2 に上記 2 つの基板における、 フローに対するθ の エア JA 変化を示します。 FIGURE 3. LLP-16 θ vs # of Vias (4 Layer JEDEC JA Board)) 上 パ ケージに定常的なエア ッ フローを与えて JA は低下します。 もθ 記条件で 2 × 2 のビア配列を用いた場合、エア フローによ JA るθ の低下を Figure 4 に示します。 www.national.com/jpn/ 10 LP2996 放熱 ( つづき ) ト ンが LOW ではないアク ィ ダウ テ ブ状態では、内部消費電力は 次の式で算出されます。 PD ＝ PAVIN ＋ PVDDQ ＋ PVTT PAVIN ＝ IAVIN × VAVIN PVDDQ ＝ VVDDQ × IVDDQ ＝ (VVDDQ)2 ÷ RVDDQ VTT の最大消費電力を求める場合、電流がシ ク時と ン ソース時 り し ン の両状態で VTT を検討する必要があ ます。ただ VTT はシ ク ソースの両方の状態を同時に採り得ないため、合計ではどち と らか 1 つの値のみを加算します。 PVTT ＝ VVTT × ILOAD ( シンク時 ) PVTT ＝ ( VPVIN − VVTT) × ILOAD ( ソース時 ) シャ ト ン・ステー にある LP2996 の消費電力も計算可能で ッ ダウ ト な シンク電流も ソース電流も流れ す。VTT 出力は TRI-STATE と り ないため、電力計算において該当項は取り除いて考え ます ( 漏 れ電流は無視で る )。シ ッ ダウ き ャ ト ン中は、 低減されてはいる もの の AVIN の待機時消費電流と、VDDQ 端子に現れる一定のイ ン ピーダンスによ 、若干の損失が生じます。 り PD ＝ PAVIN ＋ PVDDQ θ の最適化を行い、あわせて周囲温度が低い基板領域に JA LP2996 を配置すれば、デバイ を り大き スよ な消費電力で使用可 能にな ます。 内部消費電力は主に、シ り ンクかソースに依らない AV V VTT の出力電流、 IN の待機時消費電流、 DDQ の待機時消 費電流といった 3 種類の損失の合計と して求められます。シ ッ ャ PAVIN ＝ IAVIN × VAVIN PVDDQ ＝ VVDDQ × IVDDQ ＝ (VVDDQ)2 ÷ RVDDQ ※ RVDDQ ＝ 50kΩ＋ 50kΩ FIGURE 4. θ vs Airflow Speed (JEDEC Board with 4 JA Vias) 11 www.national.com/jpn/ LP2996 代表的なアプリ ケーシ ン回路 ョ LP2996 が構成上と り得る オプシ ン ョ を示すために、 ま なアプ さ ざま リ ケーシ ン回路を Figure 5 ∼ 14 に示します。 個々の回路の性 ョ 能は、このデータ ト シー の前半にある「代表的な性能特性」の っ う グラ フに、AVIN と PVIN の電圧によ て最大出力電流がどのよ に影響を受けるかが示されています。 SSTL-2 アプリ ケーシ ン ョ SSTL-2 ター ネーシ ン方式の実装をする ミ ョ アプリ ケーシ ンでは、 ョ すべての入力レールを 2.5V レールに接続する と こ を推奨します。 消費電力、部品点数、部品選択の レー フで最適と ト ドオ なるから です。 回路例を Figure 5 に示します。 FIGURE 5. Recommended SSTL-2 Implementation 消費電力または効率が設計上の大き な課題と なっている場合は、 LP2996 を分割電源で動作させます。出力段 (PVIN) は 1.8V 程 度の低電圧で動作させ、 アナロ グ回路 (AVIN) には 2.5V、3.3V、 または 5V といった高電圧を与え ます。このよ にする う と、VTT か ら電流が供給された きで と も内部消費電力を小さ で ます。 くき この 回路の問題点は低電圧動作によ り最大連続電流が小さ なる くこ とですが、 SSTL-2 アプリ ケーシ ンのあ ョ らゆるマザーボー ドでは充 分です。 出力コ ンデンサを大き する く と、大き な負荷電流遷移に 対応で る時間を長く き き で ます。 FIGURE 6. Lower Power Dissipation SSTL-2 Implementation SSTL-2 アプリ ケーシ ンの第 3 のオプシ ンは、1.8V 電源レール ョ ョ がな 、かつ 2.5V を使用するのが望ま く く し ない状態で、LP2996 の PVIN を 3.3V レールに接続した場合です。 AVIN は PVIN よ り 低く き はで ないため、この場合 AVIN は、3.3V ま たは 5V レール に限られます。 この構成では放熱が大き なる反面、 く 最大連続出 力電流が得られます。 LP2996 が接合部温度を最大定格を超え てしま う大電流レベルの状況にな らないよ に注意が必要です。 う このよ な ス う リ クがあるため、 出力段に公称 3.3V よ も高い電圧を り 与える とは推奨されません。 こ www.national.com/jpn/ 12 LP2996 代表的なアプリケーシ ン回路 ( つづき ) ョ FIGURE 7. SSTL-2 Implementation with higher voltage rails DDR-II アプリケーシ ン ョ VDDQ 端子と内部抵抗分圧回路は他の回路と切り 離されています ので、LP2996 を DDR-II メ ・アプリ モリ ケーシ ンに適用する と ョ こ も可能です。 Figure 8、9 は推奨回路の実装例です。 出力特性 は「代表的な性能特性」のグラ フに示されています。Figure 8 は DDR-II アプリ ケーシ ンの推奨回路構成です。 出力段を 1.8V ョ レールに接続し、 IN 端子を 3.3Vまたは 5Vレールに接続します。 AV FIGURE 8. Recommended DDR-II Termination 1.8V レールを出力段に使用で ない場合は、3.3V レールを接続 き する案も考え られます。 VTT 出力電圧が低いため、熱損失の増 大によ って最大接合部温度を超えないよ に注意が必要です。 う そ のため、PVIN に公称 3.3V 以上の電圧レールを与えるのは推奨 されません。この構成の利点は、ソース シンクで、最大連続電 と 流を大き でき こ く る とです。 13 www.national.com/jpn/ LP2996 代表的なアプリケーシ ン回路 ( つづき ) ョ FIGURE 9. DDR-II Termination with higher voltage rails レベル・シフ ト SSTL-3 など、SSTL-2 以外のスタ ンダー ドに適用するために、 レーシ ン ョ VDDQ に対して 0.5 倍以外の係数で出力電圧のレギュ を行いたい場合があ ます。 り 係数を変えて任意の電圧を得る には い つかの方法があ ます。その 1 つは、 TT から VSENSE 端子 く り V に帰還抵抗を追加して、出力のレベル・シフ を行う方法です。 ト この方法を用いた回路を Figure 10、11 に示します。 Figure 10 り は、2 個の追加抵抗を使って、内部リ ァ フ レンス電圧 VDDQ/2 よ も高い電圧に レベル・ フ シ トする回路です。VTT の正確な電圧は 次の式から求められます。 VTT ＝ VDDQ/2 ( 1 ＋ R1/R2) FIGURE 10. Increasing VTT by Level Shifting 逆に、抵抗 R2 を VSENSE と VDDQ の間に置けば、VTT 出力を 内部リ ァ ンス電圧 VDDQ/2 よ も低く き フレ り で ます。 TT と抵抗の関 V 係は次の式で表されます。 VTT ＝ VDDQ/2 (1 − R1/R2) FIGURE 11. Decreasing VTT by Level Shifting www.national.com/jpn/ 14 LP2996 代表的なアプリケーシ ン回路 ( つづき ) ョ HSTL アプリケーシ ン ョ LP2996 は、VDDQ に 1.5V レールを接続するだけで、簡単に HSTL アプリ ケーシ ンに適用で ます。ター ネーシ ン抵抗に与 ョ き ミ ョ え られる VTT と VREF 電圧はお そ 0.75V にな ます。 最適な性 よ り く 能を得るために AVIN と PVIN は 2.5V レールに接続して ださい。 FIGURE 12. HSTL Application QDR アプリケーシ ン ョ クッ ワ ド・データ レー (QDR) アプリ ・ト ケーシ ンは高いメ ョ モリ性能 を得るために複数のチャ ネルを使用 します。そのためバス信号線 数が増え、ター ネーシ ンに必要な電流レベル ミ ョ も大き な ます。 くり そこで ー ネーシ ンでは、 タミ ョ 複数チャ ネルの各チャ ネルごと に個別 の LP2996 を使用する と こ を推奨します。基板レイ ト アウ を単純化 でき、各レギュ レータの内部消費電力も抑え られます。 各レギュ ク レー タから出力される個々の VREF 信号を各 DIMM バン に与え ます。チ プセ ト用のリ ァ ンス電圧は、局所的に抵抗分圧を ッッ フレ 行う か、LP2996 のう ちの 1 つから与え ます。 VREF は VTT に追 従する とが見込まれ、またデバイ こ ス間のばらつきは小さいため、 各 LP2996 のリ ァ フ レンス電圧の差はわずかです。 出力コンデンサの選択 LP2996 を SSTL-2 I/O 信号のタ ミ ー ネーシ ン用に使用 ョ したアプリ ケーシ ンでは、Figure 13 に示す代表的アプリ ョ ケーシ ン回路を ョ 適用可能です。 FIGURE 13. Typical SSTL-2 Application Circuit この回路は、最小の基板面積と最小の部品点数で ー ネーシ タミ ョ ン回路を実現しています。 選択すべき ンデンサの容量は、ター コ ミ ネーシ ンする信号線数と最大負荷電流に依存して異な ます ョ り が、VTT が長い配線で分配されているマザーボー ドやアプリ ケー シ ンでは、複数のバルク ンデンサを使用し、さ ョ ・コ らに高周波デ カ プリ ・ ンデンサを追加する とが望ま ッ ング コ こ れます。 次の Figure 14 に、2 個のバルク出力コ ンデンサを、最適な位置である VTT 層の両端に配置した回路例を示します。ESR が小さ かつコス く ト が低い大容量アル 電解コ ミ ンデンサを使用 しています。 15 www.national.com/jpn/ LP2996 代表的なアプリケーシ ン回路 ( つづき ) ョ FIGURE 14. Typical SSTL-2 Application Circuit for Motherboards 一般の PC アプリ ケーシ ンでは、モジュールに実装された DDRョ SDRAM DIMM によ って長いイ タ ン ーコネ ト ク が生じるため、多数 のデカ プリ グが必要です。そのため、 ッン 通常 1000μ の容量範 F 囲のアル 電解コ ミ ンデンサをバルク コ ・ ンデンサと して使用します。 4. 熱特性を改善するには、 ッ パ ケージからの放熱量を増やすため に表面層の銅箔を大き して ださい。グラ ン くく ウ ド配線と内部グ ラン ウ ド・プレーン を接続する多数のビア も放熱を助けます。さ らに、製造基準と して許容されるのであれば、ビアはパ ケー ッ ジ下部に も配置して ださい。 く イ チン 5. VSENSE 信号の配線設計では、ス ッ グする I/O 信号から ノ ズを拾わないよ に注意が必要です。 VSENSE 端子の近く イ う に 0.1μ セラ ッ ・ ンデンサを置 と、好ま く F ミク コ く し ない高周波信 く 号をフ ルタ ングでき ィリ ます。 VSENSE 配線が長い場合、と に 検討を要します。 6. VREF には レギュ レーシ ン性能の改善のため、 μ ∼ 0.01μ ョ 0.1 F F のセラ ッ ミ ク・コンデンサを接続してノ イズをバイパス く して ださ い。コ ンデンサは VREF 端子の可能な限り近く に配置して だ く さい。 PCB 設計に関する考慮 1. パワー・ レールの入力コ ンデンサは、可能な限り PVIN 端子の 近く に配置して ださい。 く 2. VSENSE 端子には、 TT タ ミ V ー ネーシ ン ョ されるバスのレギュ レー シ ンが必要な点に接続して ださい。 ョ く マザーボー ・ ド アプリ ケー シ ンではタ ミ ョ ー ネーシ ン・バスの中点が理想的です。 ョ ッ ッの 3. VDDQ 入力は、DIMM またはチ プセ ト VDDQ 電源に対し てリモー ・センス なる う ト と よ に接続します。 内部リ ァ フ レンス電 圧を最も精度高く 生成で る う り き よ にな ます。 www.national.com/jpn/ 16 LP2996 外形寸法図 特記のない限り inches (millimeters) 8-Lead Small Outline Package (M8) NS Package Number M08A   16-Lead LLP Package (LD) NS Package Number LQA16A 単位は millimeters 17 www.national.com/jpn/ LP2996 DDR ターミ ネーシ ン・レギュ ョ レータ 外形寸法図 特記のない限り inches (millimeters) 8-Lead PSOP Package (PSOP-8) NS Package Number MRA08A 生命維持装置への使用について 弊社の製品はナショナル セミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし て使用することはできません。 1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使 用されることを意図されたもの、または (b) 生命を維持ある いは支持するものをいい、 ラベルにより表示される使用法に 従って適切に使用された場合に、 これの不具合が使用者に身 体的障害を与えると予想されるものをいいます。 2. 重要な部品とは、 生命維持にかかわる装置またはシステム内 のすべての部品をいい、 これの不具合が生命維持用の装置ま たはシステムの不具合の原因となりそれらの安全性や機能 に影響を及ぼすことが予想されるものをいいます。 ナショナル セミコンダクター ジャパン株式会社 本社／〒 135-0042 東京都江東区木場 2-17-16 技術資料（日本語 / 英語）はホームページより入手可能です。 TEL.(03)5639-7300 その他のお問い合わせはフリーダイヤルをご利用下さい。 フリーダイヤル www.national.com/jpn/ 0120-666-116 本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。 また掲載内容は予告無く変更されることがありますのでご了承ください。