LPC1315FHN33,551

LPC1315/16/17/45/46/47 32 位 ARM Cortex-M3 微控制器；最高 64 kB 闪存； 12 kB SRAM ； USB 设备； USART ； EEPROM 修订版：1 — 2012 年 3 月 22 日 初始数据手册 1. 简介 LPC1315/16/17/45/46/47 系列是基于 ARM Cortex-M3 的微控制器，适合高度集成和低功 耗的嵌入式应用。 ARM Cortex-M3 是下一代微控制器内核，具有易调试、易集成等系统增 强优势。 LPC1315/16/17/45/46/47 以高达 72 MHz 的 CPU 频率工作。ARM Cortex-M3 内核 CPU 采 用 3 级流水线和哈佛架构，具有独立的本地指令和数据总线以及用于系统外设的第三总线。 此外， Cortex-M3 内核 CPU 还包含一个内部预取单元支持不确定的分支操作。 LPC1345/46/47 具备高度灵活和可配置的全速 USB2.0 设备控制器，该系列为当今要求苛 刻的连接解决方案带来无与伦比的设计灵活性以及无缝集成。 LPC1315/16/17/45/46/47上的补充数字外设包括高达64 kB闪存、8 kB或10 kB SRAM 数 据 存 储 器、一 个 超 快 速 模 式 I 2C 总 线 接 口、一 个 支 持 同 步 模 式 和 智 能 卡 接 口 的 RS-485/EIA-485 USART、两个 SSP 接口、四个通用计数器 / 定时器、一个 8 通道 12 位 ADC 和最多 51 个通用 I/O 引脚。 2. 特性和优势  系统：  ARM Cortex-M3 r2p1 处理器，工作频率高达 72 MHz。  ARM Cortex-M3 内置可嵌套中断向量控制器 (NVIC)。  可以从多个输入源选择非屏蔽中断 (NMI) 输入。  系统定时器。  存储器：  最高 64 kB 片内闪存程序存储器，具有 256 字节页擦除功能。  通过片内启动引导程序软件执行的在系统编程 (ISP) 和在应用编程 (IAP)。支持通过 USB 更新闪存。  最高 4 kB 片内 EEPROM 数据存储器，支持片内 API。  最高 12 kB SRAM 数据存储器。  16 kB Boot ROM，具有 USB API 支持、功率控制、 EEPROM 和闪存 IAP/ISP。 NXP Semiconductors LPC1315/16/17/45/46/47 32-bit ARM Cortex-M3 微控制器  调试选项：  用于 BSDL 的标准 JTAG 测试接口。  串行线调试。  支持 ETM ARM Cortex-M3 调试时间戳。  数字外设：  多达 51 个通用 I/O (GPIO) 引脚，上拉 / 下拉电阻、中继模式、输入逆变器和伪开漏模 式可配置。 8 个引脚支持可编程干扰滤波器。  最多可以选择 8 个 GPIO 引脚作为边沿和电平敏感中断源。  2 个 GPIO 分组中断模块基于一组 GPIO 引脚的输入状态的可编程模式使能中断。  一个引脚 (P0_7) 上的大电流源输出驱动器 (20 mA)。  真开漏引脚 （P0_4 和 P0_5）上的大电流吸收驱动器 (20 mA)。  四个通用计数器 / 定时器，总共具有多达 8 个捕获输入和 13 个匹配输出。  可编程窗口化看门狗定时器 (WWDT)，包含内部低功率看门狗振荡器 (WDO)。  重复中断定时器 （RI 定时器）。  模拟外设：  12 位 ADC，具有 8 个输入通道和高达 500 kSamples/s 的采样率。  串行接口：  USB 2.0全速设备控制器(LPC1345/46/47)，具有片内基于ROM的USB驱动程序库。  USART，生成小数波特率，内部 FIFO，全调制解调器控制信号交换接口，支持 RS-485/9 位模式以及同步模式。 USART 支持异步智能卡接口 (ISO 7816-3)。  两个 SSP 控制器，搭载 FIFO 和多协议功能。  I2C 总线接口，支持完整 I2C 总线规范以及超快速模式（可识别多个地址且数据速率 高达 1 Mbit/s）和监控模式。  时钟生成：  晶振，工作频率范围为 1 MHz 至 25 MHz （系统振荡器），带故障检测器。  12 MHz 高频内部 RC 振荡器 (IRC)，可进行调整，使其在整个电压和温度范围内精确 到 1%。 IRC 可选择性用作系统时钟。  内部低功率低频看门狗振荡器 (WDO)，具有可编程频率输出。  系统振荡器或 IRC 作为时钟源时， PLL 允许 CPU 以最大 CPU 速率运行。  为 USB 提供第二个专用 PLL (LPC1345/46/47)。  时钟输出功能，其中分频器可反映系统振荡器、主时钟、 IRC 或看门狗振荡器。  功率控制：  4 种节能模式：睡眠模式、深度睡眠模式、掉电模式和深度掉电模式。  功率配置驻留在 Boot ROM 内，可通过一次简单函数调用，针对任何给定应用来优化 性能并最大限度降低功耗。  通过复位、可选择的 GPIO 引脚、看门狗中断或 USB 端口活动从深度睡眠模式和掉电 模式唤醒处理器。  使用一个特殊功能引脚从深度掉电模式唤醒处理器。  集成 PMU （电源管理单元）可最大程度降低睡眠模式、深度睡眠模式、掉电模式和 深度掉电模式的功耗。  上电复位 (POR)。  掉电检测，为中断和强制复位设有 4 个独立的阈值。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 2 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器     识别器件的唯一序列号。 3.3 V 单电源 （2.0 V 至 3.6 V）。 温度范围 −40 °C 至 +85 °C。 提供 LQFP64、 LQFP48 和 HVQFN33 封装。 3. 应用  消费电子外设  医疗行业  工业控制  手持式扫描仪  USB 音频设备 4. 订购信息 表 1. 订购信息 产品型号 封装 名称 描述 LPC1345FHN33 HVQFN33 塑料热性能优化型超薄四侧扁平封装；无引脚； 33 个端子；主体尺寸 7 × 7 × 不适用 0.85 mm LPC1345FBD48 LQFP48 塑封薄型四侧扁平封装； 48 引脚；主体尺寸 7 × 7 × 1.4 mm LPC1346FHN33 HVQFN33 塑料热性能优化型超薄四侧扁平封装；无引脚； 33 个端子；主体尺寸 7 × 7 × 不适用 0.85 mm LPC1346FBD48 LQFP48 塑封薄型四侧扁平封装； 48 引脚；主体尺寸 7 × 7 × 1.4 mm LPC1347FHN33 HVQFN33 塑料热性能优化型超薄四侧扁平封装；无引脚； 33 个端子；主体尺寸 7 × 7 × 不适用 0.85 mm LPC1347FBD48 LQFP48 塑封薄型四侧扁平封装； 48 引脚；主体尺寸 7 × 7 × 1.4 mm SOT313-2 LPC1347FBD64 LQFP64 LQFP64：塑封薄型四侧扁平封装； 64 引脚；主体尺寸 10 × 10 × 1.4 mm SOT314-2 LPC1315FHN33 HVQFN33 塑料热性能优化型超薄四侧扁平封装；无引脚； 33 个端子；主体尺寸 7 × 7 × 不适用 0.85 mm LPC1315FBD48 LQFP48 塑封薄型四侧扁平封装； 48 引脚；主体尺寸 7 × 7 × 1.4 mm LPC1316FHN33 HVQFN33 塑料热性能优化型超薄四侧扁平封装；无引脚； 33 个端子；主体尺寸 7 × 7 × 不适用 0.85 mm LPC1316FBD48 LQFP48 塑封薄型四侧扁平封装； 48 引脚；主体尺寸 7 × 7 × 1.4 mm LPC1317FHN33 HVQFN33 塑料热性能优化型超薄四侧扁平封装；无引脚； 33 个端子；主体尺寸 7 × 7 × 不适用 0.85 mm LPC1317FBD48 LQFP48 塑封薄型四侧扁平封装； 48 引脚；主体尺寸 7 × 7 × 1.4 mm SOT313-2 LPC1317FBD64 LQFP64 LQFP64：塑封薄型四侧扁平封装； 64 引脚；主体尺寸 10 × 10 × 1.4 mm SOT314-2 LPC1315_16_17_45_46_47 初始数据手册 版本 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 SOT313-2 SOT313-2 SOT313-2 SOT313-2 © NXP B.V. 2012. 版权所有。 3 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 4.1 订购选项 表 2. 订购选项 产品型号 闪存 [kB] SRAM [kB] EEPROM USB [kB] 设备 SRAM0 USB SRAM SRAM1 SSP I2C/ FM+ ADC 通道 GPIO 引脚 LPC1345FHN33 32 8 2 - 2 是 2 1 8 26 LPC1345FBD48 32 8 2 - 2 是 2 1 8 40 LPC1346FHN33 48 8 2 - 4 是 2 1 8 26 LPC1346FBD48 48 8 2 - 4 是 2 1 8 40 LPC1347FHN33 64 8 2 2 4 是 2 1 8 26 LPC1347FBD48 64 8 2 2 4 是 2 1 8 40 LPC1347FBD64 64 8 2 2 4 是 2 1 8 51 LPC1315FHN33 32 8 - - 2 否 2 1 8 28 LPC1315FBD48 32 8 - - 2 否 2 1 8 40 LPC1316FHN33 48 8 - - 4 否 2 1 8 28 LPC1316FBD48 48 8 - - 4 否 2 1 8 40 LPC1317FHN33 64 8 - 2 4 否 2 1 8 28 LPC1317FBD48 64 8 - 2 4 否 2 1 8 40 LPC1317FBD64 64 8 - 2 4 否 2 1 8 51 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 4 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 5. 功能框图 SWD, JTAG XTALIN XTALOUT LPC1315/16/17 LPC1345/46/47 RESET ㌫㔏ᥟ㦑ಘ IRC, WDO ⍻䈅/䈳䈅᧕ਓ BOD EEPROM 2/4 kB SRAM 8/10/12 kB Ӿᵪ GPIO ㄟਓ 0/ GPIO ㄟਓ 1 ROM 16 kB Ӿᵪ PLL0 USB PLL 䰚ᆈ 32/48/64 kB Ӿᵪ Ӿᵪ AHB-LITE ᙫ㓯 儈䙏 GPIO ѫᵪ USB ಘԦ᧗ࡦಘ Ӿᵪ (LPC1345/46/47) Ӿᵪ CTS, RTS, DTR SCLK CT16B0_MAT[2:0] CT16B0_CAP[1:0](2) CT16B1_MAT[1:0] CT16B1_CAP[1:0](2) CT32B0_MAT[3:0] CT32B0_CAP[1:0](2) CT32B1_MAT[3:0] CT32B1_CAP[1:0](2) USB_DP USB_DM USB_VBUS USB_FTOGGLE, USB_CONNECT AHB ࡠ APB ẕ᧕ RXD TXD DCD , DSR(1), RI(1) CLKOUT POR ARM CORTEX-M3 ㌫㔏ᙫ㓯 ᰦ䫏⭏ᡀǃ ࣏⦷᧗ࡦǃ ㌫㔏࣏㜭 USART/Ც㜭঑᧕ਓ AD[7:0] 12 ս ADC SCL, SDA I2C ᙫ㓯 16 ս䇑ᮠಘ/ᇊᰦಘ 0 16 ս䇑ᮠಘ/ᇊᰦಘ 1 32 ս䇑ᮠಘ/ᇊᰦಘ 0 SSP0 SCK0, SSEL0, MISO0, MOSI0 SSP1 SCK1, SSEL1, MISO1, MOSI1 IOCON 32 ս䇑ᮠಘ/ᇊᰦಘ 1 ㌫㔏᧗ࡦ デਓⴻ䰘⤇ᇊᰦಘ GPIO ᕅ㝊 GPIO ᕅ㝊ѝᯝ GPIO ᕅ㝊 GPIO GROUP0 ѝᯝ GPIO ᕅ㝊 GPIO GROUP1 ѝᯝ PMU RI ᇊᰦಘ 002aag241 (1) 仅提供 LQFP48 和 LQFP64 封装。 (2) CT16B0_CAP1、 CT16B1_CAP1、 CT32B1_CAP1 输入仅可用于 LQFP64 封装。 CT32B0_CAP0 输入仅可用于 LQFP48 和 LQFP64 封装。 图 1. 功能框图 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 5 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 6. 引脚信息 PIO0_19/TXD/CT32B0_MAT1 PIO0_18/RXD/CT32B0_MAT0 PIO0_17/RTS/CT32B0_CAP0/SCLK VDD PIO1_15/DCD/CT16B0_MAT2/SCK1 PIO0_23/AD7 PIO0_16/AD5/CT32B1_MAT3/WAKEUP SWDIO/PIO0_15/AD4/CT32B1_MAT2 31 30 29 28 27 26 25 ㄟᆀ 1 ㍒ᕅ४ 32 6.1 引脚配置 PIO1_19/DTR/SSEL1 1 24 TRST/PIO0_14/AD3/CT32B1_MAT1 RESET/PIO0_0 2 23 TDO/PIO0_13/AD2/CT32B1_MAT0 PIO0_1/CLKOUT/CT32B0_MAT2 3 22 TMS/PIO0_12/AD1/CT32B1_CAP0 XTALIN 4 21 TDI/PIO0_11/AD0/CT32B0_MAT3 XTALOUT 5 20 PIO0_22/AD6/CT16B1_MAT1/MISO1 VDD 6 19 SWCLK/PIO0_10/SCK0/CT16B0_MAT2 PIO0_20/CT16B1_CAP0 7 18 PIO0_9/MOSI0/CT16B0_MAT1/SWO PIO0_2/SSEL0/CT16B0_CAP0 8 17 PIO0_8/MISO0/CT16B0_MAT0 LPC1315FHN33 LPC1316FHN33 LPC1317FHN33 9 10 11 12 13 14 15 16 PIO0_3 PIO0_4/SCL PIO0_5/SDA PIO0_21/CT16B1_MAT0/MOSI1 PIO1_23/CT16B1_MAT1/SSEL1 PIO1_24/CT32B0_MAT0 PIO0_6/R/SCK0 PIO0_7/CTS 33 VSS 002aag870 䘿᰾‫؟‬㿶മ 图 2. 引脚配 HVQFN33 封装 （LPC1315/16/17 - 无 USB） LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 6 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors VDD PIO1_15/DCD/CT16B0_MAT2/SCK1 PIO0_23/AD7 PIO0_16/AD5/CT32B1_MAT3/WAKEUP SWDIO/PIO0_15/AD4/CT32B1_MAT2 27 26 25 PIO0_17/RTS/CT32B0_CAP0/SCLK 28 PIO0_18/RXD/CT32B0_MAT0 30 29 PIO0_19/TXD/CT32B0_MAT1 31 ㄟᆀ 1 ㍒ᕅ४ 32 32-bit ARM Cortex-M3 微控制器 PIO1_19/DTR/SSEL1 1 24 TRST/PIO0_14/AD3/CT32B1_MAT1 RESET/PIO0_0 2 23 TDO/PIO0_13/AD2/CT32B1_MAT0 PIO0_1/CLKOUT/CT32B0_MAT2/USB_FTOGGLE 3 22 TMS/PIO0_12/AD1/CT32B1_CAP0 XTALIN 4 21 TDI/PIO0_11/AD0/CT32B0_MAT3 XTALOUT 5 20 PIO0_22/AD6/CT16B1_MAT1/MISO1 VDD 6 19 SWCLK/PIO0_10/SCK0/CT16B0_MAT2 PIO0_20/CT16B1_CAP0 7 18 PIO0_9/MOSI0/CT16B0_MAT1/SWO PIO0_2/SSEL0/CT16B0_CAP0 8 17 PIO0_8/MISO0/CT16B0_MAT0 LPC1345FHN33 LPC1346FHN33 LPC1347FHN33 9 10 11 12 13 14 15 16 PIO0_3/USB_VBUS PIO0_4/SCL PIO0_5/SDA PIO0_21/CT16B1_MAT0/MOSI1 USB_DM USB_DP PIO0_6/USB_CONNECT/SCK0 PIO0_7/CTS 33 VSS 002aag874 䘿᰾‫؟‬㿶മ 图 3. 引脚配置 HVQFN33 封装 （LPC1345/46/47 - 有 USB） LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 7 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 37 PIO1_14/DSR/CT16B0_MAT1/RXD 38 PIO1_22/RI/MOSI1 39 SWDIO/PIO0_15/AD4/CT32B1_MAT2 40 PIO0_16/AD5/CT32B1_MAT3/WAKEUP 41 VSS 42 PIO0_23/AD7 43 PIO1_15/DCD/CT16B0_MAT2/SCK1 44 VDD 45 PIO0_17/RTS/CT32B0_CAP0/SCLK 46 PIO0_18/RXD/CT32B0_MAT0 47 PIO0_19/TXD/CT32B0_MAT1 48 PIO1_16/RI/CT16B0_CAP0 32-bit ARM Cortex-M3 微控制器 PIO1_25/CT32B0_MAT1 1 36 PIO1_13/DTR/CT16B0_MAT0/TXD PIO1_19/DTR/SSEL1 2 35 TRST/PIO0_14/AD3/CT32B1_MAT1 RESET/PIO0_0 3 34 TDO/PIO0_13/AD2/CT32B1_MAT0 PIO0_1/CLKOUT/CT32B0_MAT2 4 33 TMS/PIO0_12/AD1/CT32B1_CAP0 VSS 5 XTALIN 6 XTALOUT 7 VDD 8 PIO0_20/CT16B1_CAP0 9 32 TDI/PIO0_11/AD0/CT32B0_MAT3 31 PIO1_29/SCK0/CT32B0_CAP1 LPC1315FBD48 LPC1316FBD48 LPC1317FBD48 30 PIO0_22/AD6/CT16B1_MAT1/MISO1 29 SWCLK/PIO0_10/SCK0/CT16B0_MAT2 28 PIO0_9/MOSI0/CT16B0_MAT1/SWO PIO0_2/SSEL0/CT16B0_CAP0 10 27 PIO0_8/MISO0/CT16B0_MAT0 图 4. PIO1_28/CT32B0_CAP0/SCLK 24 PIO0_7/CTS 23 PIO0_6/R/SCK0 22 PIO1_24/CT32B0_MAT0 21 n.c. 20 n.c. 19 PIO1_23/CT16B1_MAT1/SSEL1 18 PIO0_21/CT16B1_MAT0/MOSI1 17 PIO0_5/SDA 16 PIO0_4/SCL 15 25 PIO1_31 PIO0_3 14 26 PIO1_21/DCD/MISO1 PIO1_27/CT32B0_MAT3/TXD 12 PIO1_20/DSR/SCK1 13 PIO1_26/CT32B0_MAT2/RXD 11 002aag875 引脚配置 LQFP48 封装 （LPC1315/16/17 - 无 USB） LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 8 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 37 PIO1_14/DSR/CT16B0_MAT1/RXD 38 PIO1_22/RI/MOSI1 39 SWDIO/PIO0_15/AD4/CT32B1_MAT2 40 PIO0_16/AD5/CT32B1_MAT3/WAKEUP 41 VSS 42 PIO0_23/AD7 44 VDD 43 PIO1_15/DCD/CT16B0_MAT2/SCK1 45 PIO0_17/RTS/CT32B0_CAP0/SCLK 46 PIO0_18/RXD/CT32B0_MAT0 47 PIO0_19/TXD/CT32B0_MAT1 48 PIO1_16/RI/CT16B0_CAP0 32-bit ARM Cortex-M3 微控制器 PIO1_25/CT32B0_MAT1 1 36 PIO1_13/DTR/CT16B0_MAT0/TXD PIO1_19/DTR/SSEL1 2 35 TRST/PIO0_14/AD3/CT32B1_MAT1 RESET/PIO0_0 3 34 TDO/PIO0_13/AD2/CT32B1_MAT0 PIO0_1/CLKOUT/CT32B0_MAT2/USB_FTOGGLE 4 VSS 5 XTALIN 6 XTALOUT 7 VDD 8 29 SWCLK/PIO0_10/SCK0/CT16B0_MAT2 PIO0_20/CT16B1_CAP0 9 28 PIO0_9/MOSI0/CT16B0_MAT1/SWO 33 TMS/PIO0_12/AD1/CT32B1_CAP0 32 TDI/PIO0_11/AD0/CT32B0_MAT3 LPC1345FBD48 LPC1346FBD48 LPC1347FBD48 31 PIO1_29/SCK0/CT32B0_CAP1 30 PIO0_22/AD6/CT16B1_MAT1/MISO1 PIO0_2/SSEL0/CT16B0_CAP0 10 27 PIO0_8/MISO0/CT16B0_MAT0 图 5. PIO1_28/CT32B0_CAP0/SCLK 24 PIO0_7/CTS 23 PIO0_6/USB_CONNECT/SCK0 22 PIO1_24/CT32B0_MAT0 21 USB_DP 20 USB_DM 19 PIO1_23/CT16B1_MAT1/SSEL1 18 PIO0_21/CT16B1_MAT0/MOSI1 17 PIO0_5/SDA 16 PIO0_4/SCL 15 25 PIO1_31 PIO0_3/USB_VBUS 14 26 PIO1_21/DCD/MISO1 PIO1_27/CT32B0_MAT3/TXD 12 PIO1_20/DSR/SCK1 13 PIO1_26/CT32B0_MAT2/RXD 11 002aag876 引脚配置 LQFP48 封装 （LPC1345/46/47 - 有 USB） LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 9 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 49 PIO1_14 50 PIO1_3 51 PIO1_22 52 SWDIO/PIO0_15 53 PIO0_16 54 VSS 55 VSSA 56 PIO0_23 57 PIO1_15 59 VDDA 58 VDD 60 PIO0_17 61 PIO0_18 62 PIO0_19 63 PIO1_16 64 VREFP 32-bit ARM Cortex-M3 微控制器 PIO1_0 1 48 VREFN PIO1_25 2 47 PIO1_13 PIO1_19 3 46 TRST/PIO0_14 RESET/PIO0_0 4 45 TDO/PIO0_13 PIO0_1 5 44 TMS/PIO0_12 PIO1_7 6 43 PIO1_11 VSS 7 42 TDI/PIO0_11 XTALIN 8 XTALOUT 9 41 PIO1_29 LPC1315/16/17 40 PIO0_22 VDD 10 39 PIO1_8 PIO0_20 11 38 SWCLK/PIO0_10 PIO1_10 12 37 PIO0_9 PIO0_2 13 36 PIO0_8 PIO1_26 14 35 PIO1_21 PIO1_27 15 34 PIO1_2 PIO1_4 16 PIO1_5 32 PIO1_28 31 PIO0_7 30 PIO0_6 29 PIO1_18 28 PIO1_24 27 n.c. 26 n.c. 25 PIO1_23 24 PIO1_17 23 PIO0_21 22 PIO0_5 21 PIO0_4 20 PIO0_3 19 PIO1_1 17 PIO1_20 18 33 VDD 002aag581 有关完整引脚名，请参见表 3。 图 6. 引脚配置 LQFP64 封装 （LPC1315/16/17 - 无 USB） LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 10 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 49 PIO1_14 50 PIO1_3 51 PIO1_22 52 SWDIO/PIO0_15 53 PIO0_16 54 VSS 55 VSSA 56 PIO0_23 57 PIO1_15 59 VDDA 58 VDD 60 PIO0_17 61 PIO0_18 62 PIO0_19 63 PIO1_16 64 VREFP 32-bit ARM Cortex-M3 微控制器 PIO1_0 1 48 VREFN PIO1_25 2 47 PIO1_13 PIO1_19 3 46 TRST/PIO0_14 RESET/PIO0_0 4 45 TDO/PIO0_13 PIO0_1 5 44 TMS/PIO0_12 PIO1_7 6 43 PIO1_11 VSS 7 42 TDI/PIO0_11 XTALIN 8 XTALOUT 9 41 PIO1_29 LPC1345/46/47 40 PIO0_22 VDD 10 39 PIO1_8 PIO0_20 11 38 SWCLK/PIO0_10 PIO1_10 12 37 PIO0_9 PIO0_2 13 36 PIO0_8 PIO1_26 14 35 PIO1_21 PIO1_27 15 34 PIO1_2 PIO1_4 16 PIO1_5 32 PIO1_28 31 PIO0_7 30 PIO0_6 29 PIO1_18 28 PIO1_24 27 USB_DP 26 PIO1_23 24 USB_DM 25 PIO1_17 23 PIO0_21 22 PIO0_5 21 PIO0_4 20 PIO0_3 19 PIO1_1 17 图 7. PIO1_20 18 33 VDD 002aag561 引脚配置 LQFP64 封装 （LPC1345/46/47 - 有 USB） LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 11 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 6.2 引脚描述 引脚描述 （LPC1315/16/17 - 无 USB） PIO0_2/SSEL0/ CT16B0_CAP0 HVQFN33 4 3 2 5 13 4 10 [2] 3 [3] 8 [3] PIO0_3 19 14 9 [3] PIO0_4/SCL 20 15 10 [4] PIO0_5/SDA 21 16 [3] 29 PIO0_7/CTS 30 23 16 [5] PIO0_8/MISO0/ CT16B0_MAT0 36 27 17 [3] SWCLK/PIO0_10/SCK0/ CT16B0_MAT2 LPC1315_16_17_45_46_47 初始数据手册 37 38 28 29 15 [4] PIO0_6/R/ SCK0 PIO0_9/MOSI0/ CT16B0_MAT1/ SWO 22 11 18 19 [3] [3] 描述 类型 PIO0_1/CLKOUT/ CT32B0_MAT2 LQFP48 RESET/PIO0_0 LQFP64 符号 复位状态 [1] 表 3. I ； PU I RESET — 外部复位输入，具有 20 ns 干扰滤波器。此引 脚上短至 50 ns 的下降脉冲唤将复位器件，导致 I/O 端口 和外设呈现默认状态，并且处理器从地址 0 开始执行。此 引脚也用作调试选择输入。低电平选择 JTAG 边界扫描。 高电平选择 ARM SWD 调试模式。 - I/O PIO0_0 — 通用数字输入 / 输出引脚。 I ； PU I/O PIO0_1 — 通用数字输入 / 输出引脚。复位期间，当此引 脚为低电平时，启动 ISP 命令处理程序。 - O CLKOUT — Clockout 引脚。 - O CT32B0_MAT2 — 32 位定时器 0 的匹配输出 2。 I ； PU I/O PIO0_2 — 通用数字输入 / 输出引脚。 I/O SSEL0 — SSP0 的从机选择。 I CT16B0_CAP0 — 16 位定时器 0 的捕获输入 0。 I ； PU I/O PIO0_3 — 通用数字输入 / 输出引脚。 IA I/O PIO0_4 — 通用数字输入 / 输出引脚 （开漏）。 - I/O SCL — I2C 总线时钟输入 / 输出（开漏）。仅当在 I/O 配 置寄存器中选择 I2C 超快速模式时，用作高电流接收器。 IA I/O PIO0_5 — 通用数字输入 / 输出引脚 （开漏）。 - I/O SDA — I2C 总线数据输入 / 输出（开漏）。仅当在 I/O 配 置寄存器中选择 I2C 超快速模式时，用作高电流接收器。 I ； PU I/O PIO0_6 — 通用数字输入 / 输出引脚。 - - R — 保留。 - I/O SCK0 — SSP0 的串行时钟。 I ； PU I/O PIO0_7 — 通用数字输入 / 输出引脚 （大电流输出驱动 器）。 - I CTS — USART 的 “准许发送”输入。 I ； PU I/O PIO0_8 — 通用数字输入 / 输出引脚。 - I/O MISO0 — SSP0 的主机输入从机输出。 - O CT16B0_MAT0 — 16 位定时器 0 的匹配输出 0。 I ； PU I/O PIO0_9 — 通用数字输入 / 输出引脚。 - I/O MOSI0 — SSP0 的主机输出从机输入。 - O CT16B0_MAT1 — 16 位定时器 0 的匹配输出 1。 - O SWO — 串行线跟踪输出。 I ； PU I SWCLK — JTAG 接口的串行线时钟和测试时钟 TCK。 - I/O PIO0_10 — 通用数字输入 / 输出引脚。 - O SCK0 — SSP0 的串行时钟。 - O CT16B0_MAT2 — 16 位定时器 0 的匹配输出 2。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 12 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1315/16/17 - 无 USB） （续） TDO/PIO0_13/AD2/ CT32B1_MAT0 TRST/PIO0_14/AD3/ CT32B1_MAT1 SWDIO/PIO0_15/AD4/ CT32B1_MAT2 PIO0_16/AD5/ CT32B1_MAT3/WAKEUP PIO0_17/RTS/ CT32B0_CAP0/SCLK PIO0_18/RXD/ CT32B0_MAT0 PIO0_19/TXD/ CT32B0_MAT1 PIO0_20/CT16B1_CAP0 LPC1315_16_17_45_46_47 初始数据手册 HVQFN33 42 32 21 44 45 46 52 53 60 61 62 11 33 34 35 39 40 45 46 47 9 22 23 24 25 26 30 31 32 7 [6] [6] [6] [6] [6] [7] [3] [3] [3] [3] 描述 类型 TMS/PIO0_12/AD1/ CT32B1_CAP0 LQFP48 TDI/PIO0_11/AD0/ CT32B0_MAT3 LQFP64 符号 复位状态 [1] 表 3. I ； PU I TDI — JTAG 接口的测试数据输入。 - I/O PIO0_11 — 通用数字输入 / 输出引脚。 - I AD0 — A/D 转换器，输入 0。 - O CT32B0_MAT3 — 32 位定时器 0 的匹配输出 3。 I ； PU I TMS — JTAG 接口的测试模式选择。 - I/O PIO_12 — 通用数字输入 / 输出引脚。 - I AD1 — A/D 转换器，输入 1。 - I CT32B1_CAP0 — 32 位定时器 1 的捕获输入 0。 I ； PU O TDO — JTAG 接口的测试数据输出。 - I/O PIO0_13 — 通用数字输入 / 输出引脚。 - I AD2 — A/D 转换器，输入 2。 - O CT32B1_MAT0 — 32 位定时器 1 的匹配输出 0。 I ； PU I TRST — JTAG 接口的测试复位。 - I/O PIO0_14 — 通用数字输入 / 输出引脚。 - I AD3 — A/D 转换器，输入 3。 - O CT32B1_MAT1 — 32 位定时器 1 的匹配输出 1。 I ； PU I/O SWDIO — 串行调试接口输入 / 输出。 - I/O PIO0_15 — 通用数字输入 / 输出引脚。 - I AD4 — A/D 转换器，输入 4。 - O CT32B1_MAT2 — 32 位定时器 1 的匹配输出 2。 I ； PU I/O PIO0_16 — 通用数字输入 / 输出引脚。 - I AD5 — A/D 转换器，输入 5。 - O CT32B1_MAT3 — 32 位定时器 1 的匹配输出 3。 - I WAKEUP — 带20 ns干扰滤波器的深度掉电模式唤醒引 脚。要进入深度掉电模式，必须从外部将此引脚上拉到 高电平；要退出深度掉电模式，必须将其下拉到低电 平。以短至 50 ns 的下降脉冲唤醒器件。 I ； PU I/O PIO0_17 — 通用数字输入 / 输出引脚。 - O RTS — USART 的 “请求发送”输出。 - I CT32B0_CAP0 — 32 位定时器 0 的捕获输入 0。 - I/O SCLK — 同步模式下 USART 的串行时钟输入 / 输出。 I ； PU I/O PIO0_18 — 通用数字输入 / 输出引脚。 - I RXD — USART 的接收器输入。用于 UART ISP 模式。 - O CT32B0_MAT0 — 32 位定时器 0 的匹配输出 0。 I ； PU I/O PIO0_19 — 通用数字输入 / 输出引脚。 - O TXD — USART 的发送器输出。用于 UART ISP 模式。 - O CT32B0_MAT1 — 32 位定时器 0 的匹配输出 1。 I ； PU I/O PIO0_20 — 通用数字输入 / 输出引脚。 - I CT16B1_CAP0 — 16 位定时器 1 的捕获输入 0。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 13 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1315/16/17 - 无 USB） （续） HVQFN33 22 17 12 40 30 20 [3] [6] PIO0_23/AD7 56 42 27 [6] PIO1_0/CT32B1_MAT0 1 - - [3] PIO1_1/CT32B1_MAT1 17 - - [3] PIO1_2/CT32B1_MAT2 34 - - [3] PIO1_3/CT32B1_MAT3 50 - - [3] PIO1_4/CT32B1_CAP0 16 - - [3] 描述 类型 PIO0_22/AD6/ CT16B1_MAT1/MISO1 LQFP48 PIO0_21/CT16B1_MAT0/ MOSI1 LQFP64 符号 复位状态 [1] 表 3. I ； PU I/O PIO0_21 — 通用数字输入 / 输出引脚。 - O CT16B1_MAT0 — 16 位定时器 1 的匹配输出 0。 - I/O MOSI1 — SSP1 的主机输出从机输入。 I ； PU I/O PIO0_22 — 通用数字输入 / 输出引脚。 - I AD6 — A/D 转换器，输入 6。 - O CT16B1_MAT1 — 16 位定时器 1 的匹配输出 1。 - I/O MISO1 — SSP1 的主机输入从机输出。 I ； PU I/O PIO0_23 — 通用数字输入 / 输出引脚。 - I AD7 — A/D 转换器，输入 7。 I ； PU I/O PIO1_0 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT0 — 32 位定时器 1 的匹配输出 0。 I ； PU I/O PIO1_1 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT1 — 32 位定时器 1 的匹配输出 1。 I ； PU I/O PIO1_2 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT2 — 32 位定时器 1 的匹配输出 2。 I ； PU I/O PIO1_3 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT3 — 32 位定时器 1 的匹配输出 3。 I ； PU I/O PIO1_4 — 通用数字输入 / 输出引脚。 - I CT32B1_CAP0 — 32 位定时器 1 的捕获输入 0。 I ； PU I/O PIO1_5 — 通用数字输入 / 输出引脚。 PIO1_5/CT32B1_CAP1 32 - - [3] - I CT32B1_CAP1 — 32 位定时器 1 的捕获输入 1。 PIO1_7 6 - - [3] I ； PU I/O PIO1_7 — 通用数字输入 / 输出引脚。 - [3] I ； PU I/O PIO1_8 — 通用数字输入 / 输出引脚。 - [3] I ； PU I/O PIO1_10 — 通用数字输入 / 输出引脚。 I ； PU I/O PIO1_11 — 通用数字输入 / 输出引脚。 I ； PU I/O PIO1_13 — 通用数字输入 / 输出引脚。 - O DTR — USART 的 “数据终端就绪”输出。 - O CT16B0_MAT0 — 16 位定时器 0 的匹配输出 0。 - O TXD — USART 的发送器输出。 I ； PU I/O PIO1_14 — 通用数字输入 / 输出引脚。 - I DSR — USART 的 “数据设置就绪”输入。 - O CT16B0_MAT1 — 16 位定时器 0 的匹配输出 1。 - I RXD — USART 的接收器输入。 I ； PU I/O PIO1_15 — 通用数字输入 / 输出引脚。 - I DCD — USART 的 “数据载波检测”输入。 - O CT16B0_MAT2 — 16 位定时器 0 的匹配输出 2。 - I/O SCK1 — SSP1 的串行时钟。 PIO1_8 PIO1_10 39 12 - PIO1_11 43 - - [3] PIO1_13/DTR/ CT16B0_MAT0/TXD 47 36 - [3] PIO1_14/DSR/ CT16B0_MAT1/RXD PIO1_15/DCD/ CT16B0_MAT2/SCK1 LPC1315_16_17_45_46_47 初始数据手册 49 57 37 43 - 28 [3] [3] 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 14 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1315/16/17 - 无 USB） （续） HVQFN33 63 48 - 23 PIO1_18/CT16B1_CAP1/ TXD 28 PIO1_19/DTR/SSEL1 3 PIO1_20/DSR/SCK1 PIO1_21/DCD/MISO1 PIO1_22/RI/MOSI1 PIO1_23/CT16B1_MAT1/ SSEL1 PIO1_24/CT32B0_MAT0 PIO1_25/CT32B0_MAT1 PIO1_26/CT32B0_MAT2/ RXD PIO1_27/CT32B0_MAT3/ TXD PIO1_28/CT32B0_CAP0/ SCLK LPC1315_16_17_45_46_47 初始数据手册 18 35 51 24 27 2 14 15 31 - - 2 13 26 38 18 21 1 11 12 24 - - 1 - - - 13 14 [3] [3] [3] [3] [3] [3] [3] [3] [3] - [3] - [3] - - [3] [3] 描述 类型 PIO1_17/CT16B0_CAP1/ RXD LQFP48 PIO1_16/RI/ CT16B0_CAP0 LQFP64 符号 复位状态 [1] 表 3. I ； PU I/O PIO1_16 — 通用数字输入 / 输出引脚。 - I RI — USART 的振铃指示器输入。 - I CT16B0_CAP0 — 16 位定时器 0 的捕获输入 0。 I ； PU I/O PIO1_17 — 通用数字输入 / 输出引脚。 - I CT16B0_CAP1 — 16 位定时器 0 的捕获输入 1。 - I RXD — USART 的接收器输入。 I ； PU I/O PIO1_18 — 通用数字输入 / 输出引脚。 - I CT16B1_CAP1 — 16 位定时器 1 的捕获输入 1。 - O TXD — USART 的发送器输出。 I ； PU I/O PIO1_19 — 通用数字输入 / 输出引脚。 - O DTR — USART 的 “数据终端就绪”输出。 - I/O SSEL1 — SSP1 的从机选择。 I ； PU I/O PIO1_20 — 通用数字输入 / 输出引脚。 - I DSR — USART 的 “数据设置就绪”输入。 - I/O SCK1 — SSP1 的串行时钟。 I ； PU I/O PIO1_21 — 通用数字输入 / 输出引脚。 - I DCD — USART 的 “数据载波检测”输入。 - I/O MISO1 — SSP1 的主机输入从机输出。 I ； PU I/O PIO1_22 — 通用数字输入 / 输出引脚。 - I RI — USART 的振铃指示器输入。 - I/O MOSI1 — SSP1 的主机输出从机输入。 I ； PU I/O PIO1_23 — 通用数字输入 / 输出引脚。 - O CT16B1_MAT1 — 16 位定时器 1 的匹配输出 1。 - I/O SSEL1 — SSP1 的从机选择。 I ； PU I/O PIO1_24 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT0 — 32 位定时器 0 的匹配输出 0。 I ； PU I/O PIO1_25 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT1 — 32 位定时器 0 的匹配输出 1。 I ； PU I/O PIO1_26 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT2 — 32 位定时器 0 的匹配输出 2。 - I RXD — USART 的接收器输入。 I ； PU I/O PIO1_27 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT3 — 32 位定时器 0 的匹配输出 3。 - O TXD — USART 的发送器输出。 I ； PU I/O PIO1_28 — 通用数字输入 / 输出引脚。 - I CT32B0_CAP0 — 32 位定时器 0 的捕获输入 0。 - I/O SCLK — 同步模式下 USART 的串行时钟输入 / 输出。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 15 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1315/16/17 - 无 USB） （续） HVQFN33 41 31 - [3] [3] 描述 类型 LQFP48 PIO1_29/SCK0/ CT32B0_CAP1 LQFP64 符号 复位状态 [1] 表 3. I ； PU I/O PIO1_29 — 通用数字输入 / 输出引脚。 - I/O SCK0 — SSP0 的串行时钟。 - I CT32B0_CAP1 — 32 位定时器 0 的捕获输入 1。 I ； PU I/O PIO1_31 — 通用数字输入 / 输出引脚。 未连接。 PIO1_31 - 25 - n.c. 25 19 - - - n.c. 26 20 - - - 未连接。 XTALIN 8 6 4 [8] - - 振荡器电路和内部时钟发生器电路的输入。输入电压不 得超过 1.8 V。 XTALOUT 9 7 5 [8] - - 振荡器放大器的输出。 VDDA 59 - - - - 模拟 3.3 V 焊盘电源电压：名义上该电压应当与 VDD 相 同，但应将其隔离以最大限度降低噪声和错误。该电压 用来为 ADC 供电。如果未使用 ADC，则该引脚应当与 3.3V 电源连接。 VREFN 48 - - - - ADC 负基准电压：名义上该电压应当与 VSS 相同，但应 将其隔离以最大限度降低噪声和错误。该引脚上的电平 用作 ADC 的基准。 VREFP 64 - - - - ADC 正基准电压：名义上该电压应当与 VDDA 相同，但 应将其隔离以最大限度降低噪声和错误。该引脚上的电 平用作 ADC 的基准。如果未使用 ADC，则该引脚应当 与 3.3V 电源连接。 VSSA 55 - - - - 模拟接地：0 V 参考。名义上该电压应当与 VSS 初始数据 手册相同，但应将其隔离以最大限度降低噪声和错误。 VDD 10; 33; 58 8; 44 6; 29 - - 供给内部调压器和外部轨的电源电压。在 LQFP48 和 HVQFN33 封装上，此引脚也将连接到 3.3 V ADC 电源 和基准电压。 VSS 7; 54 5; 41 33 - - 地线。 [1] 复位后默认功能的引脚状态：I = 输入； O = 输出； PU = 使能内部上拉电阻； IA = 非工作，未使能上拉电阻 / 下拉电阻； F = 浮动；未 使用时，浮动引脚应接地或者连接电源以最大限度降低功耗。 [2] 关于复位焊盘配置，请参见图 33。在深度掉电模式下，不能使用 RESET 功能。使用 WAKEUP 引脚复位芯片和从深度掉电模式唤醒。在 深度掉电模式下，需要在该引脚上安装一个外部上拉电阻。 [3] 5V 容限的焊盘，提供带可配置上拉 / 下拉电阻和可配置滞回的数字 I/O 功能 （参见图 32）。 [4] I2C 总线引脚符合 I2C 总线规范，用于 I2C 标准模式、 I2C 快速模式和 I2C 超快速模式。 [5] 5 V 容限的焊盘，提供带可配置上拉 / 下拉电阻和可配置滞回的数字 I/O 功能 （参见图 32）；包括大电流输出驱动器。 [6] 5 V 容限的焊盘，提供带可配置上拉 / 下拉电阻、可配置滞回和模拟输入的数字 I/O 功能。当配置为 ADC 输入时，禁用焊盘的数字部分， 引脚非 5 V 容限 （参见图 32）；包括可编程数字输入干扰滤波器。 [7] WAKEUP 引脚。 5 V 容限的焊盘，提供带可配置上拉 / 下拉电阻、可配置滞回和模拟输入的数字 I/O 功能。当配置为 ADC 输入时，禁用 焊盘的数字部分，引脚非 5 V 容限 （参见图 32）；包括数字输入干扰滤波器。 [8] 未使用系统振荡器时，按如下所示连接 XTALIN 和 XTALOUT：XTALIN 可悬空或接地（最好接地以降低噪声敏感性）。XTALOUT 应悬空。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 16 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1345/46/47 - 有 USB） LQFP48 HVQFN33 RESET/PIO0_0 4 3 2 [2] PIO0_1/CLKOUT/ CT32B0_MAT2/ USB_FTOGGLE 5 4 3 [3] PIO0_2/SSEL0/ CT16B0_CAP0 PIO0_3/USB_VBUS PIO0_4/SCL PIO0_5/SDA PIO0_6/USB_CONNECT/ SCK0 PIO0_7/CTS 13 19 20 21 29 30 PIO0_8/MISO0/ CT16B0_MAT0 36 PIO0_9/MOSI0/ CT16B0_MAT1/ SWO 37 LPC1315_16_17_45_46_47 初始数据手册 10 14 15 16 22 23 27 28 8 [3] 描述 类型 LQFP64 符号 复位状态 [1] 表 4. I ； PU I RESET — 外部复位输入，具有 20 ns 干扰滤波器。此引 脚上短至 50 ns 的下降脉冲唤将复位器件，导致 I/O 端口 和外设呈现默认状态，并且处理器从地址 0 开始执行。此 引脚也用作调试选择输入。低电平选择 JTAG 边界扫描。 高电平选择 ARM SWD 调试模式。 - I/O PIO0_0 — 通用数字输入 / 输出引脚。 I ； PU I/O PIO0_1 — 通用数字输入 / 输出引脚。复位期间，当此 引脚为低电平时，启动 ISP 命令处理程序或者 USB 设备 枚举。 - O CLKOUT — Clockout 引脚。 - O CT32B0_MAT2 — 32 位定时器 0 的匹配输出 2。 - O USB_FTOGGLE — USB 1 ms 帧起始信号。 I ； PU I/O PIO0_2 — 通用数字输入 / 输出引脚。 I/O SSEL0 — SSP0 的从机选择。 I CT16B0_CAP0 — 16 位定时器 0 的捕获输入 0。 I/O PIO0_3 — 通用数字输入 / 输出引脚。复位期间，当此引 脚为低电平时，启动 ISP 命令处理程序。复位期间，高 电平启动 USB 设备枚举。 9 [3] I ； PU - I USB_VBUS — 监控是否存在 USB 总线供电。 10 [4] IA I/O PIO0_4 — 通用数字输入 / 输出引脚 （开漏）。 - I/O SCL — I2C 总线时钟输入 / 输出（开漏）。仅当在 I/O 配 置寄存器中选择 I2C 超快速模式时，用作高电流接收器。 IA I/O PIO0_5 — 通用数字输入 / 输出引脚 （开漏）。 - I/O SDA — I2C 总线数据输入 / 输出（开漏）。仅当在 I/O 配 置寄存器中选择 I2C 超快速模式时，用作高电流接收器。 I ； PU I/O PIO0_6 — 通用数字输入 / 输出引脚。 - O USB_CONNECT — 用于在软件控制下开关 1.5 kΩ 电阻 的信号。与 SoftConnect USB 功能搭配使用。 - I/O SCK0 — SSP0 的串行时钟。 I ； PU I/O PIO0_7 — 通用数字输入 / 输出引脚 （大电流输出驱动 器）。 - I CTS — USART 的 “准许发送”输入。 I ； PU I/O PIO0_8 — 通用数字输入 / 输出引脚。 - I/O MISO0 — SSP0 的主机输入从机输出。 11 15 [4] [3] 16 [5] 17 [3] 18 [3] - O CT16B0_MAT0 — 16 位定时器 0 的匹配输出 0。 I ； PU I/O PIO0_9 — 通用数字输入 / 输出引脚。 - I/O MOSI0 — SSP0 的主机输出从机输入。 - O CT16B0_MAT1 — 16 位定时器 0 的匹配输出 1。 - O SWO — 串行线跟踪输出。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 17 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1345/46/47 - 有 USB） （续） TDI/PIO0_11/AD0/ CT32B0_MAT3 TMS/PIO0_12/AD1/ CT32B1_CAP0 TDO/PIO0_13/AD2/ CT32B1_MAT0 TRST/PIO0_14/AD3/ CT32B1_MAT1 SWDIO/PIO0_15/AD4/ CT32B1_MAT2 PIO0_16/AD5/ CT32B1_MAT3/WAKEUP PIO0_17/RTS/ CT32B0_CAP0/SCLK PIO0_18/RXD/ CT32B0_MAT0 LPC1315_16_17_45_46_47 初始数据手册 HVQFN33 38 29 19 42 44 45 46 52 53 60 61 32 33 34 35 39 40 45 46 21 22 23 24 25 26 30 31 [3] [6] [6] [6] [6] [6] [7] [3] [3] 描述 类型 LQFP48 SWCLK/PIO0_10/SCK0/ CT16B0_MAT2 LQFP64 符号 复位状态 [1] 表 4. I ； PU I SWCLK — JTAG 接口的串行线时钟和测试时钟 TCK。 - I/O PIO0_10 — 通用数字输入 / 输出引脚。 - O SCK0 — SSP0 的串行时钟。 - O CT16B0_MAT2 — 16 位定时器 0 的匹配输出 2。 I ； PU I TDI — JTAG 接口的测试数据输入。 - I/O PIO0_11 — 通用数字输入 / 输出引脚。 - I AD0 — A/D 转换器，输入 0。 - O CT32B0_MAT3 — 32 位定时器 0 的匹配输出 3。 I ； PU I TMS — JTAG 接口的测试模式选择。 - I/O PIO_12 — 通用数字输入 / 输出引脚。 - I AD1 — A/D 转换器，输入 1。 - I CT32B1_CAP0 — 32 位定时器 1 的捕获输入 0。 I ； PU O TDO — JTAG 接口的测试数据输出。 - I/O PIO0_13 — 通用数字输入 / 输出引脚。 - I AD2 — A/D 转换器，输入 2。 - O CT32B1_MAT0 — 32 位定时器 1 的匹配输出 0。 I ； PU I TRST — JTAG 接口的测试复位。 - I/O PIO0_14 — 通用数字输入 / 输出引脚。 - I AD3 — A/D 转换器，输入 3。 - O CT32B1_MAT1 — 32 位定时器 1 的匹配输出 1。 I ； PU I/O SWDIO — 串行调试接口输入 / 输出。 - I/O PIO0_15 — 通用数字输入 / 输出引脚。 - I AD4 — A/D 转换器，输入 4。 - O CT32B1_MAT2 — 32 位定时器 1 的匹配输出 2。 I ； PU I/O PIO0_16 — 通用数字输入 / 输出引脚。 - I AD5 — A/D 转换器，输入 5。 - O CT32B1_MAT3 — 32 位定时器 1 的匹配输出 3。 - I WAKEUP — 带20 ns干扰滤波器的深度掉电模式唤醒引 脚。要进入深度掉电模式，必须从外部将此引脚上拉到 高电平；要退出深度掉电模式，必须将其下拉到低电 平。以短至 50 ns 的下降脉冲唤醒器件。 I ； PU I/O PIO0_17 — 通用数字输入 / 输出引脚。 - O RTS — USART 的 “请求发送”输出。 - I CT32B0_CAP0 — 32 位定时器 0 的捕获输入 0。 - I/O SCLK — 同步模式下 USART 的串行时钟输入 / 输出。 I ； PU I/O PIO0_18 — 通用数字输入 / 输出引脚。 - I RXD — USART 的接收器输入。用于 UART ISP 模式。 - O CT32B0_MAT0 — 32 位定时器 0 的匹配输出 0。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 18 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1345/46/47 - 有 USB） （续） HVQFN33 62 47 32 [3] PIO0_20/CT16B1_CAP0 11 9 7 [3] PIO0_21/CT16B1_MAT0/ MOSI1 22 17 12 [3] PIO0_22/AD6/ CT16B1_MAT1/MISO1 PIO0_23/AD7 PIO1_0/CT32B1_MAT0 PIO1_1/CT32B1_MAT1 PIO1_2/CT32B1_MAT2 PIO1_3/CT32B1_MAT3 PIO1_4/CT32B1_CAP0 PIO1_5/CT32B1_CAP1 PIO1_7 PIO1_8 40 56 1 17 34 50 16 32 6 39 30 42 - 描述 类型 LQFP48 PIO0_19/TXD/ CT32B0_MAT1 LQFP64 符号 复位状态 [1] 表 4. I ； PU I/O PIO0_19 — 通用数字输入 / 输出引脚。 - O TXD — USART 的发送器输出。用于 UART ISP 模式。 - O CT32B0_MAT1 — 32 位定时器 0 的匹配输出 1。 I ； PU I/O PIO0_20 — 通用数字输入 / 输出引脚。 - I CT16B1_CAP0 — 16 位定时器 1 的捕获输入 0。 I ； PU I/O PIO0_21 — 通用数字输入 / 输出引脚。 - O CT16B1_MAT0 — 16 位定时器 1 的匹配输出 0。 - I/O MOSI1 — SSP1 的主机输出从机输入。 I ； PU I/O PIO0_22 — 通用数字输入 / 输出引脚。 - I AD6 — A/D 转换器，输入 6。 - O CT16B1_MAT1 — 16 位定时器 1 的匹配输出 1。 - I/O MISO1 — SSP1 的主机输入从机输出。 I ； PU I/O PIO0_23 — 通用数字输入 / 输出引脚。 - I AD7 — A/D 转换器，输入 7。 I ； PU I/O PIO1_0 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT0 — 32 位定时器 1 的匹配输出 0。 I ； PU I/O PIO1_1 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT1 — 32 位定时器 1 的匹配输出 1。 I ； PU I/O PIO1_2 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT2 — 32 位定时器 1 的匹配输出 2。 I ； PU I/O PIO1_3 — 通用数字输入 / 输出引脚。 - O CT32B1_MAT3 — 32 位定时器 1 的匹配输出 3。 I ； PU I/O PIO1_4 — 通用数字输入 / 输出引脚。 - I CT32B1_CAP0 — 32 位定时器 1 的捕获输入 0。 I ； PU I/O PIO1_5 — 通用数字输入 / 输出引脚。 - I CT32B1_CAP1 — 32 位定时器 1 的捕获输入 1。 - [3] I ； PU I/O PIO1_7 — 通用数字输入 / 输出引脚。 - [3] I ； PU I/O PIO1_8 — 通用数字输入 / 输出引脚。 20 27 [6] [6] - [3] - [3] - [3] - [3] - [3] - [3] PIO1_10 12 - - [3] I ； PU I/O PIO1_10 — 通用数字输入 / 输出引脚。 PIO1_11 43 - - [3] I ； PU I/O PIO1_11 — 通用数字输入 / 输出引脚。 - [3] I ； PU I/O PIO1_13 — 通用数字输入 / 输出引脚。 - O DTR — USART 的 “数据终端就绪”输出。 PIO1_13/DTR/ CT16B0_MAT0/TXD PIO1_14/DSR/ CT16B0_MAT1/RXD LPC1315_16_17_45_46_47 初始数据手册 47 49 36 37 - [3] - O CT16B0_MAT0 — 16 位定时器 0 的匹配输出 0。 - O TXD — USART 的发送器输出。 I ； PU I/O PIO1_14 — 通用数字输入 / 输出引脚。 - I DSR — USART 的 “数据设置就绪”输入。 - O CT16B0_MAT1 — 16 位定时器 0 的匹配输出 1。 - I RXD — USART 的接收器输入。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 19 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1345/46/47 - 有 USB） （续） PIO1_17/CT16B0_CAP1/ RXD HVQFN33 57 43 28 63 23 PIO1_18/CT16B1_CAP1/ TXD 28 PIO1_19/DTR/SSEL1 3 PIO1_20/DSR/SCK1 PIO1_21/DCD/MISO1 PIO1_22/RI/MOSI1 PIO1_23/CT16B1_MAT1/ SSEL1 PIO1_24/CT32B0_MAT0 PIO1_25/CT32B0_MAT1 PIO1_26/CT32B0_MAT2/ RXD PIO1_27/CT32B0_MAT3/ TXD LPC1315_16_17_45_46_47 初始数据手册 18 35 51 24 27 2 14 15 48 - - 2 13 26 38 18 21 1 11 12 - - - 1 - - - - - [3] [3] [3] [3] [3] [3] [3] [3] [3] [3] - [3] - [3] - [3] 描述 类型 PIO1_16/RI/ CT16B0_CAP0 LQFP48 PIO1_15/DCD/ CT16B0_MAT2/SCK1 LQFP64 符号 复位状态 [1] 表 4. I ； PU I/O PIO1_15 — 通用数字输入 / 输出引脚。 - I DCD — USART 的 “数据载波检测”输入。 - O CT16B0_MAT2 — 16 位定时器 0 的匹配输出 2。 - I/O SCK1 — SSP1 的串行时钟。 I ； PU I/O PIO1_16 — 通用数字输入 / 输出引脚。 - I RI — USART 的振铃指示器输入。 - I CT16B0_CAP0 — 16 位定时器 0 的捕获输入 0。 I ； PU I/O PIO1_17 — 通用数字输入 / 输出引脚。 - I CT16B0_CAP1 — 16 位定时器 0 的捕获输入 1。 - I RXD — USART 的接收器输入。 I ； PU I/O PIO1_18 — 通用数字输入 / 输出引脚。 - I CT16B1_CAP1 — 16 位定时器 1 的捕获输入 1。 - O TXD — USART 的发送器输出。 I ； PU I/O PIO1_19 — 通用数字输入 / 输出引脚。 - O DTR — USART 的 “数据终端就绪”输出。 - I/O SSEL1 — SSP1 的从机选择。 I ； PU I/O PIO1_20 — 通用数字输入 / 输出引脚。 - I DSR — USART 的 “数据设置就绪”输入。 - I/O SCK1 — SSP1 的串行时钟。 I ； PU I/O PIO1_21 — 通用数字输入 / 输出引脚。 - I DCD — USART 的 “数据载波检测”输入。 - I/O MISO1 — SSP1 的主机输入从机输出。 I ； PU I/O PIO1_22 — 通用数字输入 / 输出引脚。 - I RI — USART 的振铃指示器输入。 - I/O MOSI1 — SSP1 的主机输出从机输入。 I ； PU I/O PIO1_23 — 通用数字输入 / 输出引脚。 - O CT16B1_MAT1 — 16 位定时器 1 的匹配输出 1。 - I/O SSEL1 — SSP1 的从机选择。 I ； PU I/O PIO1_24 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT0 — 32 位定时器 0 的匹配输出 0。 I ； PU I/O PIO1_25 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT1 — 32 位定时器 0 的匹配输出 1。 I ； PU I/O PIO1_26 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT2 — 32 位定时器 0 的匹配输出 2。 - I RXD — USART 的接收器输入。 I ； PU I/O PIO1_27 — 通用数字输入 / 输出引脚。 - O CT32B0_MAT3 — 32 位定时器 0 的匹配输出 3。 - O TXD — USART 的发送器输出。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 20 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 引脚描述 （LPC1345/46/47 - 有 USB） （续） PIO1_31 USB_DM HVQFN33 31 24 - 41 25 31 25 19 - [3] [3] 描述 类型 PIO1_29/SCK0/ CT32B0_CAP1 LQFP48 PIO1_28/CT32B0_CAP0/ SCLK LQFP64 符号 复位状态 [1] 表 4. I ； PU I/O PIO1_28 — 通用数字输入 / 输出引脚。 - I CT32B0_CAP0 — 32 位定时器 0 的捕获输入 0。 - I/O SCLK — 同步模式下 USART 的串行时钟输入 / 输出。 I ； PU I/O PIO1_29 — 通用数字输入 / 输出引脚。 - I/O SCK0 — SSP0 的串行时钟。 - I CT32B0_CAP1 — 32 位定时器 0 的捕获输入 1。 - [3] I ； PU I/O PIO1_31 — 通用数字输入 / 输出引脚。 13 [8] F - USB_DM — USB双向 D− 线路。（仅 LPC1345/46/46。） USB_DP 26 20 14 [8] F - USB_DP — USB 双向 D+ 线路。（仅 LPC1345/46/46。） XTALIN 8 6 4 [9] - - 振荡器电路和内部时钟发生器电路的输入。输入电压不 得超过 1.8 V。 XTALOUT 9 7 5 [9] - - 振荡器放大器的输出。 VDDA 59 - - - - 模拟 3.3 V 焊盘电源电压：名义上该电压应当与 VDD 相 同，但应将其隔离以最大限度降低噪声和错误。该电压 用来为 ADC 供电。如果未使用 ADC，则该引脚应当与 3.3V 电源连接。 VREFN 48 - - - - ADC 负基准电压：名义上该电压应当与 VSS 相同，但应 将其隔离以最大限度降低噪声和错误。该引脚上的电平 用作 ADC 的基准。 VREFP 64 - - - - ADC 正基准电压：名义上该电压应当与 VDDA 相同，但 应将其隔离以最大限度降低噪声和错误。该引脚上的电 平用作 ADC 的基准。如果未使用 ADC，则该引脚应当 与 3.3V 电源连接。 VSSA 55 - - - - 模拟接地：0 V 参考。名义上该电压应当与 VSS 相同，但 应将其隔离以最大限度降低噪声和错误。 VDD 10; 33; 58 8; 44 6; 29 - - 供给内部调压器和外部轨的电源电压。在 LQFP48 和 HVQFN33 封装上，此引脚也将连接到 3.3 V ADC 电源 和基准电压。 VSS 7; 54 5; 41 33 - - 地线。 [1] 复位后默认功能的引脚状态：I = 输入； O = 输出； PU = 使能内部上拉电阻； IA = 非工作，未使能上拉电阻 / 下拉电阻； F = 浮动；未 使用时，浮动引脚应接地或者连接电源以最大限度降低功耗。 [2] 关于复位焊盘配置，请参见图 33。在深度掉电模式下，不能使用 RESET 功能。使用 WAKEUP 引脚复位芯片和从深度掉电模式唤醒。在 深度掉电模式下，需要在该引脚上安装一个外部上拉电阻。 [3] 5V 容限的焊盘，提供带可配置上拉 / 下拉电阻和可配置滞回的数字 I/O 功能 （参见图 32）。 [4] I2C 总线引脚符合 I2C 总线规范，用于 I2C 标准模式、 I2C 快速模式和 I2C 超快速模式。 [5] 5 V 容限的焊盘，提供带可配置上拉 / 下拉电阻和可配置滞回的数字 I/O 功能 （参见图 32）；包括大电流输出驱动器。 [6] 5 V 容限的焊盘，提供带可配置上拉 / 下拉电阻、可配置滞回和模拟输入的数字 I/O 功能。当配置为 ADC 输入时，禁用焊盘的数字部分， 引脚非 5 V 容限 （参见图 32）；包括可编程数字输入干扰滤波器。 [7] WAKEUP 引脚。 5 V 容限的焊盘，提供带可配置上拉 / 下拉电阻、可配置滞回和模拟输入的数字 I/O 功能。当配置为 ADC 输入时，禁用 焊盘的数字部分，引脚非 5 V 容限 （参见图 32）；包括数字输入干扰滤波器。 [8] Pad 提供 USB 函数。它们根据 USB 规格修订版 2.0 进行的设计 （仅全速和低速模式）。此 pad 无法承受 5 V 电压。 [9] 未使用系统振荡器时，按如下所示连接XTALIN和XTALOUT：XTALIN可悬空或接地（最好接地以降低噪声敏感性）。XTALOUT应悬空。15 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 21 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7. 功能描述 7.1 片内闪存编程存储器 LPC1315/16/17/45/46/47 包含最高 64 kB 片内闪存程序存储器。通过片内启动引导程序软 件使用在系统编程(ISP)和在应用编程(IAP)可进行闪存的编程。也支持通过USB更新闪存。 闪存分成大小为 4 kB 的扇区，每个扇区包含 16 页。可以使用 IAP 擦除页命令擦除各含 256 字节的单个页。 7.2 EEPROM LPC1315/16/17/45/46/47 包含 2 kB 或 4 kB 的片内字节可擦除和字节可编程 EEPROM 数 据存储器。通过片内启动引导程序软件使用在应用编程 (IAP) 可进行 EEPROM 的编程。 7.3 SRAM LPC1315/16/17/45/46/47 总共包含 8 kB、 10 kB 或 12 kB 片内静态 RAM 存储器。 7.4 片内 ROM 片内 ROM 包含启动引导程序以及下列应用编程接口 (API)： • • • • • 闪存支持在系统编程 (ISP) 和在应用编程 (IAP)，包括 IAP 擦除页命令。 EEPROM 支持 IAP USB API （HID、 CDC 和 MSC 驱动器）（仅 LPC1345/46/47） 用于配置功耗和 PLL 设置的功率配置 支持通过 USB 更新闪存 （仅 LPC1345/46/47） 7.5 存储器映射 LPC1315/16/17/45/46/47 包含几个不同的存储器区域，如下列各图所示。图 8 显示了从用 户程序角度来看，复位后的整个地址空间的总映射。中断向量区支持地址重新映射。 AHB 外设区的大小为 2 MB，可分配多达 128 个外设。APB 外设区的大小为 512 kB，可分 配多达 32 个外设。每种类型的每一个外设空间的大小均为 16 kB。从而简化了每个外设的 地址解码。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 22 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 4 GB LPC1315/16/17/45/46/47 0xFFFF FFFF ‫⮉؍‬ 0xE010 0000 у⭘ཆ䇮ᙫ㓯 0xE000 0000 ‫⮉؍‬ APB ཆ䇮 26 - 31 ‫⮉؍‬ 0x5000 4000 GPIO 0x5000 0000 ‫⮉؍‬ 0x4008 4000 USB APB ཆ䇮 1 GB ‫⮉؍‬ 2 kB USB SRAM (LPC134x) ‫⮉؍‬ 0.5 GB 2 kB SRAM1 (LPC1317/47) 25 RI ᇊᰦಘ 24 GPIO GROUP1 ѝᯝ 23 GPIO GROUP0 ѝᯝ 22 SSP1 0x4008 0000 20 - 21 ‫⮉؍‬ 0x4000 0000 19 GPIO ᕅ㝊ѝᯝ 0x2000 4800 18 ㌫㔏᧗ࡦ 0x2000 4000 17 IOCON 0x2000 0800 16 15 SSP0 䰚ᆈ/EEPROM ᧗ࡦಘ 14 PMU 0x2000 0000 ‫⮉؍‬ 0 GB 32 kB ⡷޵䰚ᆈ (LPC1315/45) 0x4005 C000 0x4005 8000 0x4004 C000 0x4004 C000 0x4004 8000 0x4004 4000 0x4004 0000 0x4003 C000 0x4003 8000 ‫⮉؍‬ 0x4002 4000 8 ‫⮉؍‬ 0x4002 0000 7 ADC 0x4001 C000 6 32 ս䇑ᮠಘ/ᇊᰦಘ 1 0x4001 8000 0x1000 2000 5 32 ս䇑ᮠಘ/ᇊᰦಘ 0 0x4001 4000 0x1000 0000 4 16 ս䇑ᮠಘ/ᇊᰦಘ 1 0x4001 0000 3 16 ս䇑ᮠಘ/ᇊᰦಘ 0 0x4000 C000 2 USART/Ც㜭঑ 0x4000 8000 1 0 WWDT 0x4000 4000 0x0001 0000 48 kB ⡷޵䰚ᆈ (LPC1316/46) 0x4006 0000 9 ‫⮉؍‬ 64 kB ⡷޵䰚ᆈ (LPC1317/47) 0x4006 4000 0x4002 8000 0x1FFF 0000 ‫⮉؍‬ 8 kB SRAM0 0x4006 8000 10 - 13 ‫⮉؍‬ 0x1FFF 4000 16 kB ᕅሬ ROM 0x4008 0000 0x0000 C000 0x0000 8000 I2C ᙫ㓯 0x4000 0000 0x0000 00C0 ᴹ᭸ѝᯝੁ䟿 0x0000 0000 0x0000 0000 002aag562 图 8. LPC1315/16/17/45/46/47 存储器映射 7.6 可嵌套中断向量控制器 (NVIC) 可嵌套中断向量控制器 (NVIC) 是 Cortex-M3 不可或缺的一部分。它与 CPU 紧密结合，降 低了中断延时，并让新进中断可以得到高效处理。 7.6.1 特性 • • • • LPC1315_16_17_45_46_47 初始数据手册 可控制系统的异常及外设中断。 在 LPC1315/16/17/45/46/47 中， NVIC 最多支持 32 个向量中断。 8 个可编程的中断优先级 （带硬件优先级屏蔽功能）。 软件中断生成功能。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 23 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7.6.2 中断源 每个外围设备均有一条中断线连接到 NVIC，但可能有好几个中断标志。各个中断标志还可 能代表一个以上的中断源。 7.7 IOCON 模块 IOCON 模块允许微控制器的选定引脚具有多个功能。配置寄存器控制允许引脚和片内外设 之间连接的多路复用器。 外设在被激活前以及在任何相关中断被启用前，应连接至相应的引脚。应将任何未映射到相 关引脚的已启用外设功能的活动视为未定义。 7.7.1 特性 • 可编程上拉、下拉或中继模式。 • 如果使能所有 GPIO 引脚（PIO0_4 和 PIO0_5 除外）的上拉电阻，则这些引脚都将上拉 至 3.3 V (VDD = 3.3 V)。 • 可编程伪开漏模式。 • PIO0_22、PIO0_23以及PIO0_11至PIO0_16引脚上的可编程10 ns干扰滤波器。默认关 闭干扰滤波器。 • 可编程滞回。 • 可编程输入逆变器。 7.8 通用输入 / 输出 GPIO 没有连接到特定外围设备功能的器件引脚由 GPIO 寄存器进行控制。引脚可动态配置为输入 或输出。在一次写操作中可设置或清除多个输出。 LPC1315/16/17/45/46/47 使用加速的 GPIO 功能： • GPIO 寄存器为专用的 AHB 外设，这样可实现最快的 I/O 时序。 • 整个端口值可写在一个指令中。 任何提供数字功能的 GPIO 引脚都可在被编程后生成某个电平、上升沿或下降沿、或这两者 上的中断。 GPIO 模块由三部分组成： 1. GPIO 端口。 2. GPIO 引脚中断模块用于控制八个被选为引脚中断的 GPIO 引脚。 3. 两个 GPIO 分组中断模块用于控制来自所有 GPIO 引脚的两个组合中断。 7.8.1 特性 • • • • GPIO 引脚可以通过软件配置为输入或输出。 所有 GPIO 引脚都默认设置为输入，复位时禁用中断。 引脚寄存器允许单独感测和设置各引脚。 可从所有 GPIO 引脚中选择多达 8 个 GPIO 引脚，以创建一个边沿或电平敏感的 GPIO 中 断请求。 • 每个端口中的任何引脚均可触发端口中断。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 24 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7.9 USB 接口 注：USB 接口仅可用于器件 LPC1345/46/47。 通用串行总线 (USB) 是一条 4 线总线，支持主机和一或多个 （最多 127 个）外设之间的通 信。主机控制器通过一个基于令牌的协议将 USB 带宽分配到连接的设备上。总线支持热插 拔和动态配置设备。所有传送都由主机控制器发起。 LPC1345/46/47 USB 接口包含一个带片内 PHY （物理层）的全速设备控制器，用于设备 功能。 注：使用 USB 之前，在默认电源模式中通过功率配置配置 LPC1345/46/47 （参见第 7.18.5.1 节）。器件处于性能模式、效率模式或低功耗模式时，切勿使用 USB。 7.9.1 全速 USB 器件控制器 设备控制器使能与 USB 主机控制器的 12 Mbit/s 数据交换。它由寄存器接口、串行接口引 擎和端点缓冲区存储器组成。串行接口引擎解码 USB 数据流并将数据写入对应的端点缓 冲区。已完成 USB 传输的状态或错误条件通过状态寄存器来指示。也会生成中断 （若已 使能）。 7.9.1.1 特性 • • • • • • • • 提供专用 USB PLL。 完全符合 USB 2.0 规范 （全速）。 支持 10 个物理 （5 个逻辑）端点，包括一个控制端点。 支持单缓冲和双缓冲。 每个非控制端点都支持批量、中断或等时端点类型。 支持从 USB 活动上的深度睡眠模式和掉电模式唤醒和远程唤醒。 支持 SoftConnect。 支持链路电源管理 (LPM)。 7.10 USART LPC1315/16/17/45/46/47 含有一个 USART。 USART 具有完全的调制解调器控制功能，支持同步模式和智能卡接口。 RS-485/9 位模式 允许使用 9 位模式进行软件地址检测和自动地址检测。 USART 使用一个小数波特率生成器。用高于 2 MHz 的任何晶频均可获得标准波特率 （如 115200 Bd）。 7.10.1 特性 • • • • • • • LPC1315_16_17_45_46_47 初始数据手册 最大 USART 数据比特率为 3.125 Mbit/s。 16 字节接收和发送 FIFO。 寄存器位置符合 16C550 业界标准。 接收器 FIFO 的触发点为 1 B、 4 B、 8 B 和 14 B。 内置小数波特率生成器涵盖范围广泛的波特率，不需要特定值的外部晶体。 用于波特率控制的小数分频器、自动波特率功能，FIFO 控制机制允许实施软件流控制。 支持 RS-485/9 位模式。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 25 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 • 支持调制解调器控制。 • 支持同步模式。 • 包括智能卡接口 (ISO 7816-3)。 7.11 SSP 串行 I/O 控制器 SSP 控制器可控制 SSP、 4 线 SSI 或 Microwire 总线的操作。它可以与总线上的多个主机 和从机进行交互。在指定数据传输中，总线上只有一个主机和一个从机进行通信。 SSP 支 持全双工传输， 4 位至 16 位的数据帧可在主机与从机之间来回流动。在实际应用中，这些 数据流往往只有一个会传送有意义的数据。 7.11.1 特性 • • • • • • 最大 SSP 速度为 25 Mbit/s （主机）或 4.17 Mbit/s （从机）（SSP 模式下） 兼容摩托罗拉 SPI、 4 线德州仪器 SSI 和国家半导体 Microwire 总线 同步串行通信 主机或从机操作 同时适用于发送与接收的 8 帧 FIFO 4 位至 16 位帧 7.12 I2C 总线串行 I/O 控制器 LPC1315/16/17/45/46/47 包含一个 I2C 总线控制器。 I2C 总线是双向的，仅使用以下两根线进行 IC 间控制：串行时钟线 (SCL) 和串行数据线 (SDA)。每个设备均由一个唯一的地址进行识别，并且可用作一个纯接收器设备 （例如， LCD 驱动器）或一个同时具有信息收发功能的发送器 （例如，存储器）。发送器和 / 或接 收器可在主机或从机模式下工作，具体取决于芯片是需要启动数据传输还是只被寻址。 I2C 是一种多主机总线，可由所连接的多个总线主机进行控制。 7.12.1 特性 • I2C 接口是一种符合 I2C 总线的接口，具有开漏引脚。I2C 总线接口支持超快速模式，比 特率最高为 1 Mbit/s。 • • • • • • • • • LPC1315_16_17_45_46_47 初始数据手册 易于配置为主机、从机或主机 / 从机。 可编程时钟实现了通用速率控制。 在主机与从机之间的双向数据传输。 多主机总线 （无中央主机）。 在同时发送的主机之间进行仲裁，从而避免总线上的串行数据的讹误。 串行时钟同步允许具有不同位率的设备通过一个串行总线通信。 串行时钟同步可用作一种反馈检验机制来挂起和恢复串行传输。 I2C 总线可用于测试和诊断。 I2C 总线控制器支持多个地址识别和总线监控模式。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 26 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7.13 12 位 ADC LPC1315/16/17/45/46/47 包含一个 ADC。它是具有八个通道的单 12 位逐次逼近型 ADC。 7.13.1 特性 • • • • • • • • • 12 位逐次逼近型 ADC。 输入在 8 个引脚和 3 个内部源中多路复用。 低功耗模式。 10 位，双转换速率模式 （转换速率高达 1 Msample/s）。 测量范围：VREFN 至 VREFP （通常为 3 V ；不得超过 VDDA 电压电平）。 高达 500 kHz 的 12 位转换速率。 用于单个或多个输入的连发转换模式。 输入引脚或定时器匹配信号跳变的选择性转换。 在 LQFP64 封装上，电源和参考引脚（VDDA、VSSA、VREFP、VREFN）在单独的引脚 上输出，以获得出色的抗噪声能力。 7.14 通用外部事件计数器 / 定时器 LPC1315/16/17/45/46/47 包括两个 32 位计数器 / 定时器和两个 16 位计数器 / 定时器。计 数器 / 定时器设计用于对系统衍生时钟的周期进行计数。它可根据四个匹配寄存器选择产生 中断或者在指定的定时器值执行其他操作。每个计数器 / 定时器还包括 1 个捕获输入，用来 在输入信号跃迁时捕获定时器值，同时可根据需要产生一个中断。 7.14.1 特性 • 一个带有可编程 32 位 /16 位预分频器的 32 位 /16 位定时器 / 计数器。 • 计数器或定时器操作。 • 每个定时器有一个捕获通道，可在输入信号跳变时快速捕获定时器值。捕获事件也可能 会产生一个中断。 • 每个定时器有四个匹配寄存器，允许： – 连续操作，可选择在匹配时产生中断。 – 在与可选中断生成相匹配时停止定时器运行。 – 在与可选中断生成相匹配时进行定时器复位。 • 匹配寄存器拥有四个外部输出，它们具有如下功能： – 匹配时设置低电平。 – 匹配时设置高电平。 – 匹配时切换。 – 匹配时不执行任何操作。 • 可配置定时器和预分频器在指定捕获事件清零。此特性通过在输入脉冲前沿清零定时 器并捕获定时器在后沿的值，方便进行脉冲宽度测量。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 27 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7.15 重复中断 (RI) 定时器 重复中断定时器提供了一个自由运行的 48 位计数器，它将与一个可选值进行比较，在出现 匹配时会产生一个中断。可以屏蔽定时器 / 比较的任意位，使其避开匹配检测。重复中断定 时器可用于创建一个按预定的时间间隔重复的中断。 7.15.1 特性 • 根据主时钟运行的 48 位计数器。计数器可自由运行，或在生成 RIT 中断时复位。 • 48 位比较值。 • 48 位比较掩码。计数器值等于比较值时，会在屏蔽后生成中断。这样可实现简单比较无 法实现的组合。 • 支持 ETM 时间戳生成器。 7.16 系统定时器 ARM Cortex-M3 包括一个系统节拍定时器 (SYSTICK)，可在固定时间间隔内 （通常为 10 ms）生成一个 SYSTICK 专用异常。 7.17 窗口化看门狗定时器 (WWDT) 看门狗的用途是，在软件未能在可编程设定的时间窗口内定期为控制器提供服务时复位该 控制器。 7.17.1 特性 • • • • • • • • 如果没有在可编程设定的超时期间内定期重新载入，则产生片内复位。 可选的窗口操作需要在最短与最长时间周期（这两者均可编程设定）范围内重新载入。 可在看门狗超时之前的可编程时间生成可选的警报中断。 可通过软件使能，但需要硬件复位或禁用看门狗复位 / 中断。 错误的看门狗输入时序会令看门狗产生复位或中断 （如使能）。 具有指示看门狗复位的标志。 带内部前置分频器的可编程 24 位定时器。 可从 (Tcy(WDCLK) × 256 × 4) 到 (Tcy(WDCLK) × 224 × 4) 中选择 Tcy(WDCLK) × 4 倍数的时间 周期。 • 看门狗时钟 (WDCLK) 源可从 IRC 或看门狗振荡器 (WDO) 中选择。这为看门狗在不同功 率条件下提供了较宽的潜在时序选择范围。 7.18 时钟和电源控制 7.18.1 集成振荡器 LPC1315/16/17/45/46/47 包括三个独立的振荡器：系统振荡器、内部 RC 振荡器 (IRC) 和 看门狗振荡器。每个振荡器都可用于特定应用中所要求的多种用途。 在复位之后，LPC1315/16/17/45/46/47 将从内部 RC 振荡器运行，直到通过软件进行切换。 这就使得系统可以在无任何外部晶体的情况下运行，并使启动引导程序代码按照已知频率 运行。 有关 LPC1315/16/17/45/46/47 时钟生成的概述，请参见图 9。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 28 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 CPUǃ㌫㔏᧗ࡦǃPMU ㌫㔏ᰦ䫏 n ㌫㔏ᰦ䫏࠶仁ಘ ᆈۘಘǃཆ䇮ᰦ䫏 SYSAHBCLKCTRLn ˄AHB ᰦ䫏֯㜭˅ IRC ᥟ㦑ಘ ѫᰦ䫏 SSP0 ཆ䇮ᰦ䫏࠶仁ಘ SSP0 USART ཆ䇮ᰦ䫏࠶仁ಘ UART SSP1 ཆ䇮ᰦ䫏࠶仁ಘ SSP1 USB 48 MHz ᰦ䫏 ࠶仁ಘ USB CLKOUT ᕅ㝊ᰦ䫏 ࠶仁ಘ CLKOUT ᕅ㝊 ⴻ䰘⤇ᥟ㦑ಘ MAINCLKSEL ˄ѫᰦ䫏䘹ᤙ˅ IRC ᥟ㦑ಘ ㌫㔏 PLL ㌫㔏ᥟ㦑ಘ SYSPLLCLKSEL ˄㌫㔏 PLL ᰦ䫏䘹ᤙ˅ USB PLL ㌫㔏ᥟ㦑ಘ USBPLLCLKSEL ˄USB ᰦ䫏䘹ᤙ˅ USBCLKSEL ˄USB ᰦ䫏䘹ᤙ˅ IRC ᥟ㦑ಘ ㌫㔏ᥟ㦑ಘ ⴻ䰘⤇ᥟ㦑ಘ CLKOUTSEL ˄CLKOUT ᰦ䫏䘹ᤙ˅ IRC ᥟ㦑ಘ WDT ⴻ䰘⤇ᥟ㦑ಘ WDCLKSEL ˄WDT ᰦ䫏䘹ᤙ˅ 002aag563 USB 接口仅可用于器件 LPC1345/46/47。 图 9. LPC1315/16/17/45/46/47 时钟生成框图 7.18.1.1 内部 RC 振荡器 IRC 可用作 WDT 的时钟源，以及 / 或者用作依次驱动系统 PLL 和 CPU 的时钟。标称的 IRC 频率为 12 MHz。可对 IRC 进行调整，使其在整个电压和温度范围内精确到 1 %。 上电、任何芯片复位或从深度掉电模式唤醒后，LPC1315/16/17/45/46/47 会使用 IRC 作为 时钟源。软件稍后可能会切换到其他可用时钟源之一。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 29 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7.18.1.2 系统振荡器 系统振荡器可用作使用或不使用 PLL 的 CPU 的时钟源。 LPC1315/16/17/45/46/47 必须使 用系统振荡器将时钟源提供给 USB。 系统振荡器的工作频率范围介于 1 MHz 到 25 MHz 之间。此频率可通过系统 PLL 提升到更 高的频率，最高达到 CPU 的最大工作频率。 7.18.1.3 看门狗振荡器 看门狗振荡器可用作直接驱动 CPU、看门狗定时器或 CLKOUT 引脚的时钟源。可编程看门 狗振荡器标称频率介于 7.8 kHz 和 1.7 MHz 之间。工艺和温度范围内的频率变化为 ±40 % （另请参见表 13）。 7.18.2 系统 PLL 和 USB PLL LPC1315/16/17/45/46/47包含一个系统PLL和一个用于生成48 MHz USB时钟的专用PLL。 系统 PLL 和 USB PLL 相同。 PLL 接受范围介于 10 MHz 与 25 MHz 之间的输入时钟频率。输入频率可通过一个电流控制 振荡器 (CCO) 倍增至高频。乘数可以是一个 1 至 32 的整数值。CCO 的工作频率范围介于 156 MHz 与 320 MHz 之间，因此在循环中有一个额外的分频器，用以确保 CCO 位于其频 率范围内的同时， PLL 能提供所需的输出频率。输出分频器可设置为按 2、 4、 8 或 16 分 频，以产生输出时钟。PLL 输出频率必须低于 100 MHz。由于输出分频器的最小值为 2，因 此这就确保了 PLL 输出有 50 % 的占空比。芯片复位后， PLL 会被关闭和绕过，并且可通 过软件使能。程序必须配置并激活 PLL、等待 PLL 锁定，然后连接到 PLL 作为时钟源。PLL 建立时间为 100 μs。 7.18.3 时钟输出 LPC1315/16/17/45/46/47 具有时钟输出功能，可将 IRC 振荡器、系统振荡器、看门狗振荡 器或主时钟传送至输出引脚。 7.18.4 唤醒过程 LPC1315/16/17/45/46/47 通过使用 12 MHz IRC 振荡器作为时钟源，在上电时以及从深度 掉电模式中唤醒时开始操作。这使得芯片操作可快速恢复。如果应用中需要主振荡器或 PLL，则软件将需要使能这些功能，并在将它们用作时钟源之前等待它们进入稳定状态。 7.18.5 功率控制 LPC1315/16/17/45/46/47 支持多种电源控制功能。处理器有四种特殊的功耗降低模式：睡 眠模式、深度睡眠模式、掉电模式和深度掉电模式。 CPU 时钟速率也可根据需要通过更改 时钟源、重新配置 PLL 值以及 / 或改变 CPU 时钟分频器值来控制。这就根据应用要求在功 率和处理速度之间实现了平衡。此外，提供了一个寄存器来关闭各个片内外设的时钟，这样 就消除了特定应用中所不需要的任何外设的所有动态电源使用，从而实现功耗的微调。选定 的外设具有各自的时钟分频器，可提供更好的电源控制。 7.18.5.1 功率配置 通过对功率配置的简单调用，工作模式和睡眠模式下的功耗可针对具体应用进行优化。电源 配置程序配置 LPC1315/16/17/45/46/47 的下列某个功耗模式： • 对应于复位后电源配置的默认模式。 • 对应于优化后处理能力的 CPU 性能模式。 • 对应于电流消耗和 CPU 性能之间优化后平衡的效率模式。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 30 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 • 对应于最低功耗的低电流模式。 此外，功率配置包括针对给定系统时钟和 PLL 输入时钟选择最佳 PLL 设置的程序。 注：使用 USB 时，在默认模式下配置 LPC1345/46/47。 7.18.5.2 睡眠模式 进入睡眠模式时，会停止内核的时钟。从睡眠模式中恢复无需任何特殊序列，只需重新使能 ARM 内核的时钟。 在睡眠模式下，指令的执行被挂起，直到发生复位或中断。在睡眠模式下，外设功能继续运 行，并可能产生中断使处理器继续运行。睡眠模式消除了处理器自身、存储器系统及相关控 制器和内部总线的动态功耗。 7.18.5.3 深度睡眠模式 在深度睡眠模式下，LPC1315/16/17/45/46/47 处于睡眠模式，除 IRC 之外的所有外设时钟 以及所有时钟源均关闭。除非 IRC 被选作看门狗定时器的输入，否则 IRC 输出被禁用。此 外，所有模拟模块均被关闭，闪存处于待机模式。在深度睡眠模式下，用户可选择使看门狗 振荡器和 BOD 电路保持运行，以进行自定时唤醒和 BOD 保护。 LPC1315/16/17/45/46/47 可通过复位、选择的 GPIO 引脚、看门狗定时器中断或生成 USB 端口活动的中断从深度睡眠模式中唤醒。 深度睡眠模式可省电，且唤醒时间较短。 7.18.5.4 掉电模式 在掉电模式下， LPC1315/16/17/45/46/47 处于睡眠模式，除看门狗振荡器 （如已选择）之 外的所有外设时钟以及所有时钟源均关闭。此外，所有模拟模块和闪存均被关闭。在掉电模 式下，用户可选择使 BOD 电路保持运行以进行 BOD 保护。 LPC1315/16/17/45/46/47 可通过复位、选择的 GPIO 引脚、看门狗定时器中断或生成 USB 端口活动的中断从掉电模式中唤醒。 掉电模式与深度睡眠模式相比，功耗更低，但需要更长唤醒时间。 7.18.5.5 深度掉电模式 在深度掉电模式下，除了 WAKEUP 引脚之外，整个芯片的电源都被关闭。 LPC1315/16/17/45/46/47 可通过 WAKEUP 引脚从深度掉电模式中唤醒。 可通过设置 PMU 模块中的锁定位来防止 LPC1315/16/17/45/46/47 进入深度掉电模式。锁 定深度掉电模式使用户能让看门狗定时器或 BOD 始终保持运行。 进入深度掉电模式时，WAKEUP 引脚上需要一个外部上拉电阻来使其保持高电平。RESET 引脚必须保持高电平以防止其在深度掉电模式下悬空。 7.18.6 系统控制 7.18.6.1 复位 LPC1315/16/17/45/46/47 有四个复位源：RESET 引脚、看门狗复位、上电复位 (POR) 和 掉电检测 (BOD) 电路。RESET 引脚为施密特触发输入引脚。由任意源产生的芯片复位（在 工作电压达到可用电平后）都可启动 IRC 并初始化闪存控制器。 以短至 50 ns 的下降脉冲复位器件。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 31 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 当移除内部复位时，处理器将在地址 0 处开始执行，该地址最初是从引导模块映射的复位 向量。这时，所有处理器和外设寄存器都已经初始化为预定值。 若使用深度掉电模式，需要在 RESET 引脚上安装一个外部上拉电阻。 7.18.6.2 掉电检测 LPC1315/16/17/45/46/47 包括四个用于监控 VDD 引脚上电压的电平。如果该电压低于四个 所选电平之一，则 BOD 会产生发送至 NVIC 的中断信号。可针对 NVIC 中断使能寄存器中 的中断来使能该信号以产生 CPU 中断；否则软件可通过读取专用状态寄存器来监控信号。 可选择四个附加阈值电平来引起芯片的强制复位。 7.18.6.3 代码安全 （代码读保护 - CRP） LPC1315/16/17/45/46/47 的该功能允许用户使能系统中不同的安全级别，这样就能限制对 片内闪存的访问以及对串行调试接口 (SWD) 和在系统编程 (ISP) 的使用。需要时，通过将 特定模式编入专用闪存位置来调用 CRP。 IAP 命令不受 CRP 影响。 此外，在不使能 CRP 的情况下可禁用通过 PIO0_1 引脚的 ISP 入口。有关详情，请参见 《LPC1315/16/17/45/46/47 用户手册》。 有三种代码读保护等级： 1. CRP1 禁用通过 SWD 对芯片的访问并允许使用有限的一组 ISP 命令进行部分闪存更 新（闪存扇区 0 除外）。此模式在要求 CRP 且需要更新闪存字段但不能擦除所有扇区 时有用。 2. CRP2 禁用通过 SWD 对芯片的访问并只允许使用较少的一组 ISP 命令进行闪存的全面 擦除和更新。 3. 运行选择了 CRP3 等级的应用程序会全面禁用通过 SWD 引脚和 ISP 对芯片的访问。该 模式还有效禁止了通过 PIO0_1 引脚来强行进入 ISP 的行为。用户的应用程序可决定是 调用 IAP 来进行闪存更新还是通过 USART 重新调用 ISP 命令来进行闪存更新 （根据 需要）。 注意 如果选择了第三级代码读保护 (CRP3)，则不可对设备进行进一步的出厂测试。 除 CRP 的三种等级外，可禁用针对有效用户代码进行的引脚 PIO0_1 采样。有关详情，请 参见 《LPC1315/16/17/45/46/47 用户手册》。 7.18.6.4 APB 接口 APB 外设位于一个 APB 总线上。 7.18.6.5 AHBLite AHBLite 将 ARM Cortex-M3 的 CPU 总线连接至闪存、主静态 RAM 和 ROM。 7.18.6.6 外部中断输入 所有 GPIO 引脚都可以是电平或边沿敏感中断输入。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 32 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 7.19 仿真和调试 ARM Cortex-M3 集成了调试功能。除了标准 JTAG 边界扫描外，还支持串行调试接口功能。 ARM Cortex-M0 的配置可支持最多四个断点和两个观察点。 RESET 引脚在 JTAG 边界扫描 （RESET = 低电平）和 ARM SWD 调试 （RESET = 高电 平）之间选择。复位 LPC1315/16/17/45/46/47 时，禁用 ARM SWD 调试端口。 注：POR 之后 250 μs 内不应启动边界扫描操作，测试 TAP 应当在边界扫描后复位。边界 扫描不受代码读保护的影响。 注：JTAG 接口不得用于调试目的。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 33 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 8. 极限值 表 5. 极限值 依照 “绝对最大额定值体系 (IEC 60134)”。 [1] 符号 参数 VDD 电源电压 （内核和外部轨） 条件 Min Max 单位 2.0 3.6 V −0.5 +5.5 V VI 输入电压 5 V 容压 I/O 引脚；仅当存在 VDD 电 源电压时才有效 [2] IDD 电源电流 每个电源引脚 [3] - 100 mA [3] - 100 mA - 100 mA −65 +150 °C - 150 °C - 1.5 W −5000 +5000 V ISS 接地电流 每个接地引脚 Ilatch I/O 闩锁电流 −(0.5VDD) < VI < (1.5VDD) ； Tj < 125 °C Tstg 存储温度 非运行 Tj(max) 最大结点温度 Ptot(pack) 总功耗 （每个封装） VESD [1] 静电放电电压 [4] 基于封装的热传递，不是器件的功耗 人体模型；所有引脚 [5] 以下情况适用于极限值： a) 该产品包含专门设计用以保护其内部器件的电路，用来防止过量静电荷的破坏作用。但建议仍要采取一些常规预防措施避免超过最大 额定值。 b) 参数在工作温度范围内有效，除非另有说明。所有电压都是相对于 VSS 而言的，除非另有说明。 [2] 包括三态模式下输出端的电压。 [3] 峰值电流的上限为对应最大电流的 25 倍。 [4] 最大非运行存储温度不同于所需储藏期限的温度，后者应根据所需的储藏期限来确定。更多详情，请参阅 JEDEC 规范 (J-STD-033B.1)。 [5] 人体模型：相当于 100 pF 电容通过 1.5 kΩ 串联电阻放电。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 34 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 9. 静态特性 表 6. 静态特性 Tamb = −40 °C 至 +85 °C，除非另有说明。 符号 参数 VDD 电源电压 （内核和外部 轨） IDD 电源电流 条件 [2] Min 典型值 [1] Max 单位 2.0 3.3 3.6 V - 0.5 - mA - 2 - mA - 14 - mA - 1 - mA 工作模式； VDD = 3.3 V ； Tamb = 25 °C ；代码 while(1){} 从闪存执行； 系统时钟 = 1 MHz [3][5][6] [7][8][9] 系统时钟 = 12 MHz [4][5][6] [7][8][9] 系统时钟 = 72 MHz [5][6][7] [8][9][10] 睡眠模式； VDD = 3.3 V ； Tamb = 25 °C ； [4][5][6] [7][8][9] 系统时钟 = 12 MHz 深度睡眠模式； VDD = 3.3 V ； Tamb = 25 °C [5][8] - 280 - μA 掉电模式； VDD = 3.3 V ； Tamb = 25 °C [5][8] - 2.1 - μA [11] - 220 - nA 深度掉电模式； VDD = 3.3 V ； Tamb = 25 °C 标准端口引脚， RESET IIL 低电平输入电流 VI = 0 V ；片内上拉电阻禁用 - 0.5 10 nA IIH 高电平输入电流 VI = VDD ；片内下拉电阻禁用 - 0.5 10 nA IOZ 断态输出电流 VO = 0 V ； VO = VDD ；禁用片内上 拉 / 下拉电阻 - 0.5 10 nA VI 输入电压 配置引脚以提供一个数字功能 0 - 5.0 V 0 - VDD V [12][13] [14] VO 输出电压 VIH 高电平输入电压 0.7VDD - - V VIL 低电平输入电压 - - 0.3VDD V Vhys 迟滞电压 - 0.4 - V 高电平输出电压 2.0 V< VDD ≤ 3.6 V ； IOH = −4 mA VDD − 0.4 - - V VDD = 2.0 V ； IOH = −3 mA VDD − 0.4 - - V VOH 激活输出 VOL 低电平输出电压 2.0 V ≤ VDD ≤ 3.6 V ； IOL = 4 mA - - 0.4 V IOH 高电平输出电流 VOH = VDD − 0.4 V ； 2.0 V < VDD ≤ 3.6 V −4 - - mA −3 - - mA 4 - - mA - - −45 mA VDD = 2.0 V IOL 低电平输出电流 VOL = 0.4 V 2.0 V ≤ VDD ≤ 3.6 V IOHS 高电平短路输出电流 LPC1315_16_17_45_46_47 初始数据手册 [15] VOH = 0 V 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 35 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 表 6. 静态特性 （续） Tamb = −40 °C 至 +85 °C，除非另有说明。 符号 参数 条件 [15] Min 典型值 [1] Max 单位 - - 50 mA IOLS 低电平短路输出电流 VOL = VDD Ipd 下拉电流 VI = 5 V 10 50 150 μA Ipu 上拉电流 VI = 0 V ； 2.0 V < VDD ≤ 3.6 V −15 −50 −85 μA −10 −50 −85 μA VDD < VI < 5 V 0 0 0 μA VDD = 2.0 V 高电平驱动输出引脚 (PIO0_7) IIL 低电平输入电流 VI = 0 V ；片内上拉电阻禁用 - 0.5 10 nA IIH 高电平输入电流 VI = VDD ；片内下拉电阻禁用 - 0.5 10 nA IOZ 断态输出电流 VO = 0 V ； VO = VDD ；禁用片内上 拉 / 下拉电阻 - 0.5 10 nA VI 输入电压 配置引脚以提供一个数字功能 0 - 5.0 V 0 - VDD V - - V [12][13] [14] VO 输出电压 VIH 激活输出 高电平输入电压 0.7VDD VIL 低电平输入电压 - - 0.3VDD V Vhys 迟滞电压 0.4 - - V VOH 高电平输出电压 2.5 V ≤ VDD ≤ 3.6 V ； IOH = −20 mA VDD − 0.4 - - V 2.0 V ≤ VDD < 2.5 V ； IOH = −12 mA VDD − 0.4 - - V VOL 低电平输出电压 2.0 V ≤ VDD ≤ 3.6 V ； IOL = 4 mA - - 0.4 V IOH 高电平输出电流 VOH = VDD − 0.4 V ； 2.5 V ≤ VDD ≤ 3.6 V 20 - - mA 2.0 V ≤ VDD < 2.5 V 12 - - mA 4 - - mA - - 50 mA IOL 低电平输出电流 VOL = 0.4 V IOLS 低电平短路输出电流 VOL = VDD Ipd 下拉电流 VI = 5 V 10 50 150 μA Ipu 上拉电流 VI = 0 V −15 −50 −85 μA −10 −50 −85 μA 0 0 0 μA 2.0 V ≤ VDD ≤ 3.6 V [15] 2.0 V < VDD ≤ 3.6 V VDD = 2.0 V VDD < VI < 5 V LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 36 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 表 6. 静态特性 （续） Tamb = −40 °C 至 +85 °C，除非另有说明。 符号 参数 条件 Min 典型值 [1] Max 单位 - V I2C 总线引脚 （PIO0_4 和 PIO0_5） VIH 高电平输入电压 0.7VDD - VIL 低电平输入电压 - - 0.3VDD V Vhys 迟滞电压 - 0.05VDD - V IOL 低电平输出电流 VOL = 0.4 V ； I2C 总线引脚配置为标 准模式引脚 2.0 V ≤ VDD ≤ 3.6 V 3.5 - - mA VDD = 2.0 V 3.0 - - mA VOL = 0.4 V ； I2C 总线引脚配置为超 快速模式引脚 2.0 V < VDD ≤ 3.6 V 20 - - mA 16 - - 低电平输出电流 IOL VDD = 2.0 V 输入泄漏电流 ILI [16] VI = VDD VI = 5 V - 2 4 μA - 10 22 μA 振荡器引脚 Vi(xtal) 晶体输入电压 −0.5 1.8 1.95 V Vo(xtal) 晶体输出电压 −0.5 1.8 1.95 V [2] - - ±10 μA [2] - - 5.25 V |(D+) − (D−)| [2] 0.2 - - V 包括 VDI 范围 [2] 0.8 - 2.5 V 单端接收器切换阈值 [2] 0.8 - 2.0 V VOL 低电平输出电压 针对低速 / 低速模式； 1.5 kΩ 的 RL 到 3.6 V [2] - - 0.18 V VOH 高电平输出电压 驱动；针对低速 / 全速模式； 15 kΩ 的 RL 到 GND [2] 2.8 - 3.5 V Ctrans 收发器电容 引脚到 GND [2] - - 20 pF 36 - 44.1 Ω USB 引脚 断态输出电流 IOZ VBUS 总线电源电压 差分输入灵敏度电压 VDI 差分共模电压范围 VCM Vth(rs)se ZDRV 0 V < VI < 3.3 V 无法达到高速的驱动器 的输出阻抗 33 Ω 串联电阻；稳态驱动 [17][2] [1] 无法保证得到典型额定值。上表列出的值是在室温 (25 °C)、标称的电源电压下测得的。 [2] 对于 USB 操作 3.0 V ≤ VDD ≤ 3.6 V。设计保证。 [3] 系统振荡器使能； PLL 和 IRC 禁用。 [4] IRC 使能；系统振荡器禁用；系统 PLL 禁用。 [5] 执行 IDD 测量时，所有引脚配置为 GPIO 输出驱动低电平并且上拉电阻禁用。 [6] BOD 禁用。 [7] 所有外设在 AHBCLKCTRL 寄存器中禁用。 USART 和 SSP0/1 的外设时钟在 syscon 模块中禁用。 [8] 从外部下拉 USB_DP 和 USB_DM 至低电平。 [9] 运行功率配置中的 set_power 例程时选择低电流模式 PWR_LOW_CURRENT。 [10] IRC 禁用；系统振荡器使能；系统 PLL 使能。 [11] 从外部上拉 WAKEUP 引脚至高电平。在深度掉电模式下，需要在 RESET 引脚上安装一个外部上拉电阻。 [12] 包括三态模式下输出端的电压。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 37 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 [13] VDD 电源电压必须存在。 [14] 在深度掉电模式下，三态输出进入三态模式。 [15] 只要电流限制不超过器件允许的最大电流即可。 [16] 到 VSS。 [17] 包括 USB_DP 和 USB_DM 上的 33 Ω ± 1 % 外部电阻。 9.1 BOD 静态特性 表 7. BOD 静态特性 [1] Tamb = 25 °C。 符号 参数 条件 Min 典型值 Max Vth 阈值电压 中断电平 0 单位 断言 - 1.65 - V 取消 - 1.80 - V 断言 - 2.22 - V 取消 - 2.35 - V 断言 - 2.52 - V 取消 - 2.66 - V 断言 - 2.80 - V 取消 - 2.90 - V 断言 - 1.46 - V 取消 - 1.63 - V 断言 - 2.06 - V 取消 - 2.15 - V 断言 - 2.35 - V 取消 - 2.43 - V 断言 - 2.63 - V 取消 - 2.71 - V 中断电平 1 中断电平 2 中断电平 3 复位电平 0 复位电平 1 复位电平 2 复位电平 3 [1] 将电平值写入 BOD 控制寄存器 BODCTRL 可选择中断电平，参见 《LPC1315/16/17/45/46/47 用户手册》。 9.2 功耗 在 下 列 条 件 下 执 行 工 作 模 式、睡 眠 模 式 和 深 度 睡 眠 模 式 中 的 功 率 测 量 （参 见 《LPC1315/16/17/45/46/47 用户手册》）： • 将所有引脚配置为 GPIO 引脚，上拉电阻在 IOCON 模块中禁用。 • 使用 GPIOnDIR 寄存器将 GPIO 引脚配置为输出。 • 对所有 GPIOnDATA 寄存器进行写 0 操作可将各输出驱动为低电平。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 38 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 IDD (mA) 002aag900 18 72 MHz 60 MHz 48 MHz 36 MHz 24 MHz 12 MHz 6 MHz 3 MHz 1 MHz 12 6 0 2 2.2 2.4 2.6 2.8 3 3.2 3.4 VDD (V) 3.6 条件：Tamb = 25 °C ；从闪存中执行 while(1){} 代码时进入工作模式；禁用内部上拉电阻；禁用 BOD ；禁用 SYSAHBCLKCTRL 寄存器中的所有外设；禁用所有外设时钟；从外部下拉 USB_DP 和 USB_DM 至低电平。 1 MHz - 6 MHz：系统振荡器使能； PLL、 IRC 禁用。 12 MHz：IRC 使能；系统振荡器、 PLL 禁用。 24 MHz - 72 MHz：IRC 禁用；系统振荡器、 PLL 使能。 图 10. 典型电源电流与调压器的电源电压 VDD 在工作模式下的关系 IDD (mA) 002aag901 18 72 MHz 60 MHz 48 MHz 36 MHz 24 MHz 12 MHz 6 MHz 3 MHz 1 MHz 14.4 10.8 7.2 3.6 0 -40 -15 10 35 60 ⑙ᓖ (°C) 85 条件：VDD = 3.3 V ；从闪存中执行 while(1){} 代码时进入工作模式；禁用内部上拉电阻；禁用 BOD ；禁用 SYSAHBCLKCTRL 寄存器中的所有外设；禁用所有外设时钟；从外部下拉 USB_DP 和 USB_DM 至低电平。 1 MHz - 6 MHz：系统振荡器使能； PLL、 IRC 禁用。 12 MHz：IRC 使能；系统振荡器、 PLL 禁用。 24 MHz - 72 MHz：IRC 禁用；系统振荡器、 PLL 使能。 图 11. LPC1315_16_17_45_46_47 初始数据手册 典型电源电流与温度在工作模式下的关系 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 39 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 IDD (mA) 002aag902 6 72 MHz 60 MHz 48 MHz 36 MHz 24 MHz 12 MHz 6 MHz 3 MHz 1 MHz 4 2 0 -40 -15 10 35 60 ⑙ᓖ (°C) 85 条件：VDD = 3.3 V ；从闪存进入睡眠模式；禁用内部上拉电阻；禁用 BOD ；禁用 SYSAHBCLKCTRL 寄存器中的所有外设；禁用所有外设时钟；从外部下拉 USB_DP 和 USB_DM 至低电平。 1 MHz - 6 MHz：系统振荡器使能； PLL、 IRC 禁用。 12 MHz：IRC 使能；系统振荡器、 PLL 禁用。 24 MHz - 72 MHz：IRC 禁用；系统振荡器、 PLL 使能。 图 12. 典型电源电流与温度在睡眠模式下的关系 002aag891 300 IDD (μA) 290 3.6 V 3.3 V 2.0 V 280 270 260 250 -40 -15 10 35 60 ⑙ᓖ (°C) 85 条件：禁用 BOD ； PDSLEEPCFG 寄存器中的所有振荡器和模拟模块关闭；从外部下拉 USB_DP 和 USB_DM 至低电平。 图 13. LPC1315_16_17_45_46_47 初始数据手册 典型电源电流与温度在深度睡眠模式下的关系 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 40 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 IDD (μA) 002aag892 18 12 3.6 V 3.3 V 2.0 V 6 0 -40 -15 10 35 60 ⑙ᓖ (°C) 85 条件：禁用 BOD ； PDSLEEPCFG 寄存器中的所有振荡器和模拟模块关闭；从外部下拉 USB_DP 和 USB_DM 至低电平。 图 14. 典型电源电流与温度在掉电模式下的关系 002aag893 0.8 IDD (μA) 0.6 3.6 V 3.3 V 2.0 V 0.4 0.2 0 -40 图 15. LPC1315_16_17_45_46_47 初始数据手册 -15 10 35 60 ⑙ᓖ (°C) 85 典型电源电流与温度在深度掉电模式下的关系 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 41 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 表 8. 各个模拟模块和数字模块的功耗 所测得的每个外设的电源电流是 SYSAHBCLKCTRL 寄存器或 PDRUNCFG 寄存器 （用于模拟模块）中使能外设时钟与禁用 外设时钟之间的电源电流差值。在这两种寄存器中，所有其他模块都禁用并且不执行任何代码。 Tamb = 25 °C 时在典型样本上 测得。除非另有说明，否则系统振荡器和 PLL 以这两个测量结果运行。 不同系统时钟频率下每个外设的典型电 备注 源电流 （单位：mA） 不适用 12 MHz 48 MHz 72 MHz IRC 0.23 - - - 系统振荡器运行； PLL 关闭；独立于主时钟频率。 12 MHz 时的系统振 荡器 0.23 - - - IRC 运行； PLL 关闭；独立于主时钟频率。 500 kHz/2 时的看门 0.002 狗振荡器 - - - 系统振荡器运行； PLL 关闭；独立于主时钟频率。 BOD 0.045 - - - 独立于主时钟频率。 主 PLL 或 USB PLL - 0.26 0.34 0.48 ADC - 0.07 0.25 0.37 CLKOUT - 0.14 0.56 0.82 CT16B0 - 0.01 0.05 0.08 CT16B1 - 0.01 0.04 0.06 CT32B0 - 0.01 0.05 0.07 CT32B1 - 0.01 0.04 0.06 GPIO - 0.21 0.80 1.17 IOCON - 0.00 0.02 0.02 I2C - 0.03 0.12 0.17 ROM - 0.04 0.15 0.22 SSP0 - 0.11 0.41 0.60 SSP1 - 0.11 0.41 0.60 USART - 0.20 0.76 1.11 WDT - 0.01 0.05 0.08 USB - - 1.2 - LPC1315_16_17_45_46_47 初始数据手册 主时钟在 CLKOUTDIV 寄存器中 4 分频。 GPIO 引脚配置为输出并设置为低电平。如果 GPIO 在 SYSAHBCLKCFG 寄存器中禁用，则保持方向和引脚状态。 选择主时钟作为 WDT 的时钟源。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 42 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 9.3 电气引脚特性 002aae990 3.6 VOH (V) 3.2 2.8 2.4 2 0 10 20 30 40 50 60 IOH (mA) 条件：VDD = 3.3 V ；引脚 PIO0_7 上。 图 16. 高电平驱动输出：典型高电平输出电压 VOH 与高电平输出电流 IOH 的关系 002aaf019 60 IOL (mA) 40 20 0 0 0.2 0.4 0.6 VOL (V) 条件：VDD = 3.3 V ；引脚 PIO0_4 和引脚 PIO0_5 上。 图 17. LPC1315_16_17_45_46_47 初始数据手册 I2C 总线引脚 （大电流吸收）：典型低电平输出电流 IOL 与低电平输出电压 VOL 的关系 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 43 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 002aae991 15 IOL (mA) 10 5 0 0 0.2 0.4 0.6 VOL (V) 条件：VDD = 3.3 V ；标准端口引脚和 PIO0_7。 图 18. 典型低电平输出电流 IOL 与低电平输出电压 VOL 的关系 002aae992 3.6 VOH (V) 3.2 2.8 2.4 2 0 8 16 24 IOH (mA) 条件：VDD = 3.3 V ；标准端口引脚。 图 19. LPC1315_16_17_45_46_47 初始数据手册 典型高电平输出电压 VOH 与高电平输出源电流 IOH 的关系 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 44 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 002aae988 10 0 1 2 3 4 5 VI (V) 条件：VDD = 3.3 V ；标准端口引脚。 图 20. 典型上拉电流 Ipu 与输入电压 VI 的关系 002aae989 80 60 40 20 0 0 1 2 3 4 5 VI (V) 条件：VDD = 3.3 V ；标准端口引脚。 图 21. LPC1315_16_17_45_46_47 初始数据手册 典型下拉电流 Ipd 与输入电压 VI 的关系 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 45 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 10. 动态特性 10.1 闪存 /EEPROM 存储器 表 9. 闪存特性 Tamb = −40 °C 至 +85 °C，除非另有说明。 符号 参数 Nendu 耐受性 tret 保持时间 条件 擦除时间 ter Max 单位 10000 100000 - 周期 上电 10 - - 年 未上电 20 - - 年 95 100 105 ms 0.95 1 1.05 ms 扇区或多个连续扇区 [2] 编程时间 tprog 典型值 Min [1] [1] 程序 / 擦除周期数。 [2] 编程时间是针对将 256 字节从 RAM 写至闪存来给定的。数据必须以 256 字节的模块写入闪存中。 表 10. EEPROM 特性 Tamb = −40 °C 至 +85 °C ； VDD = 2.7 V 至 3.6 V。 符号 参数 fclk 条件 Min 典型值 Max 单位 时钟频率 200 375 400 kHz Nendu 耐受性 100000 1000000 - 周期 tret 保持时间 上电 100 200 - 年 300 - 年 未上电 150 ter 擦除时间 64 字节 - 1.8 - ms tprog 编程时间 64 字节 - 1.1 - ms 10.2 外部时钟 表 11. 动态特性：外部时钟 Tamb = −40 °C 至 +85 °C ；规定范围内的 VDD。 [1] LPC1315_16_17_45_46_47 初始数据手册 符号 参数 fosc Tcy(clk) 条件 Min 典型值 [2] Max 单位 振荡器频率 1 - 25 MHz 时钟周期时间 40 - 1000 ns tCHCX 时钟高电平时间 Tcy(clk) × 0.4 - - ns tCLCX 时钟低电平时间 Tcy(clk) × 0.4 - - ns tCLCH 时钟上升时间 - - 5 ns tCHCL 时钟下降时间 - - 5 ns [1] 参数在工作温度范围内有效，除非另有说明。 [2] 无法保证得到典型额定值。上表列出的值是在室温 (25 °C)、标称的电源电压下测得的。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 46 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 tCHCL tCHCX tCLCH tCLCX Tcy(clk) 002aaa907 图 22. LPC1315_16_17_45_46_47 初始数据手册 外部时钟时序 （振幅至少为 Vi(RMS) = 200 mV） 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 47 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 10.3 内部振荡器 表 12. 动态特性：IRC Tamb = −40 °C 至 +85 °C ； 2.7 V ≤ VDD ≤ 3.6 V[1]。 符号 参数 条件 Min 典型值 [2] Max 单位 fosc(RC) 内部 RC 振荡器频率 - 11.88 12 MHz 12.12 [1] 参数在工作温度范围内有效，除非另有说明。 [2] 无法保证得到典型额定值。上表列出的值是在室温 (25 °C)、标称的电源电压下测得的。 002aaf403 12.15 f (MHz) 12.05 VDD = 3.6 V 3.3 V 3.0 V 2.7 V 2.4 V 2.0 V 11.95 11.85 10 35 60 85 ⑙ᓖ (°C) 条件：频率值是典型值。2.7 V ≤ VDD ≤ 3.6 V 并且 Tamb = −40 °C 至 +85 °C 时，可保证得到 12 MHz ± 1 % 精度。电压低于 2.7 V 时，器件之间的变化可能会导致 IRC 不在 12 MHz ± 1 % 精度的规格范 围内。 图 23. 表 13. 符号 fosc(int) LPC1315_16_17_45_46_47 初始数据手册 内部 RC 振荡器频率与温度的关系 动态特性：看门狗振荡器 参数 条件 内部振荡器频率 Min 典型值 [1] Max 单位 WDTOSCCTRL 寄存器中DIVSEL = 0x1F， FREQSEL = 0x1 ； [2][3] - 7.8 - kHz WDTOSCCTRL 寄存器中DIVSEL = 0x00， FREQSEL = 0xF [2][3] - 1700 - kHz [1] 无法保证得到典型额定值。上表列出的值是在标称的电源电压下测得的。 [2] 工艺和温度范围内 （Tamb = −40 °C 至 +85 °C）的典型频率变化为 ±40 %。 [3] 参见 《LPC1315/16/17/45/46/47 用户手册》。 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 48 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 10.4 I/O 引脚 表 14. 动态特性：I/O 引脚 [1] Tamb = −40 °C 至 +85 °C ； 3.0 V ≤ VDD ≤ 3.6 V。 符号 参数 条件 Min 典型值 Max 单位 tr 上升时间 引脚配置为输出 3.0 - 5.0 ns tf 下降时间 引脚配置为输出 2.5 - 5.0 ns [1] 适用于标准端口引脚和 RESET 引脚。 10.5 I2C 总线 表 15. 动态特性：I2C 总线引脚 [1] Tamb = −40 °C 至 +85 °C。 [2] 符号 参数 条件 Min Max 单位 fSCL SCL 时钟频率 标准模式 0 100 kHz 快速模式 0 400 kHz 超快速模式 0 1 MHz SDA 和 SCL 信号的 - 300 ns 快速模式 20 + 0.1 × Cb 300 ns 超快速模式 - 120 ns 标准模式 4.7 - μs 快速模式 1.3 - μs 超快速模式 0.5 - μs 标准模式 4.0 - μs 快速模式 0.6 - μs 超快速模式 0.26 - μs 标准模式 0 - μs 快速模式 0 - μs 超快速模式 0 - μs 标准模式 250 - ns 快速模式 100 - ns 超快速模式 50 - ns 下降时间 tf [4][5][6][7] 标准模式 tLOW tHIGH tHD;DAT tSU;DAT [1] SCL 时钟的低电平 周期 SCL 时钟的高电平 周期 数据保持时间 数据建立时间 [3][4][8] [9][10] 有关详情，请参见 I2C 总线规范 UM10204。 [2] 参数在工作温度范围内有效，除非另有说明。 [3] tHD;DAT 是根据 SCL 的下降沿测量得出的数据保持时间；适用于数据传输和确认。 [4] ) 对于 SDA 信号，器件的内部必须能够提供至少 300 ns 的保持时间（关于 SCL 信号的 VIH(min)），以便桥接 SCL 下降沿的未定义区域。 [5] Cb = 一条总线的总电容 （以 pF 为单位）。 [6] SDA 和 SCL 总线的最大 tf 被指定为 300 ns。 SDA 输出阶段的最大下降时间 tf 被指定为 250 ns。这将使得串联保护电阻能够在 SDA 和 SCL 引脚与 SDA/SCL 总线之间进行连接，而不会超出指定的最大 tf。 [7] 在超快速模式中，为输出阶段和总线时序指定的下降时间相同。如果使用串联电阻，那么设计者在考虑总线时序时应虑及这种情况。 [8] 标准模式和快速模式的最大 tHD;DAT 可以分别为 3.45 μs 和 0.9 μs，但必须小于按跳变时间计算的 tVD;DAT 或 tVD;ACK 的最大值 （参见 UM10204）。只有在器件没有延长 SCL 信号的低电平周期 (tLOW) 时，才必须满足此最大值。如果时钟延长了 SCL，则在建立时间之前， 数据必须一直有效，然后才能释放时钟。 [9] tSU;DAT 是根据 SCL 的上升沿测量得出的数据建立时间；适用于数据传输和确认。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 49 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 [10] 快速模式 I2C 总线器件可在标准模式 I2C 总线系统中使用，但必须满足 tSU;DAT = 250 ns 这一要求。如果器件没有延长 SCL 信号的低电平 周期，则会自动默认为这种情况。如果此类器件没有延长 SCL 信号的低电平周期，则它必须将下一个数据位输出到 SDA 线 tr(max) + tSU;DAT = 1000 + 250 = 1250 ns （根据标准模式 I2C 总线规格），然后才能释放 SCL 线。此外，确认时序也必须满足此建立时间。 tf SDA tSU;DAT 70 % 30 % 70 % 30 % tHD;DAT tf 70 % 30 % SCL tVD;DAT tHIGH 70 % 30 % 70 % 30 % 70 % 30 % tLOW S 1 / fSCL 002aaf425 图 24. I2C 总线引脚时钟时序 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 50 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 10.6 SSP 接口 表 16. 动态特性：SPI 模式下的 SSP 引脚 符号 参数 条件 Min Max 单位 时钟周期时间 全双工模式 [1] 40 - ns 仅当发送时 [1] 27.8 - ns SPI 模式下； 2.4 V ≤ VDD ≤ 3.6 V [2] 15 - ns 2.0 V ≤ VDD < 2.4 V [2] 20 - ns 0 - ns SSP 主机 Tcy(clk) 数据建立时间 tDS tDH 数据保持时间 SPI 模式下 [2] tv(Q) 数据输出有效时间 SPI 模式下 [2] - 10 ns SPI 模式下 [2] 0 - ns 13.9 - ns SPI 模式下 [3][4] 0 - ns SPI 模式下 [3][4] 3 × Tcy(PCLK) + 4 - ns SPI 模式下 [3][4] - 3 × Tcy(PCLK) + 11 ns SPI 模式下 [3][4] - 2 × Tcy(PCLK) + 5 ns th(Q) 数据输出保持时间 SSP 从机 Tcy(PCLK) PCLK 周期时间 数据建立时间 tDS 数据保持时间 tDH tv(Q) th(Q) 数据输出有效时间 数据输出保持时间 [1] Tcy(clk) = (SSPCLKDIV × (1 + SCR) × CPSDVSR) / fmain。来自 SPI 比特率的时钟周期时间 Tcy(clk) 是主时钟频率 fmain、SSP 外围设备时钟 分频器 (SSPCLKDIV)、 SSP SCR 参数 （在 SSP0CR0 寄存器中指定）以及 SSP CPSDVSR 参数 （在 SSP 时钟前置分频寄存器中指 定）的一个函数。 [2] Tamb = −40 °C 至 85 °C。 [3] Tcy(clk) = 12 × Tcy(PCLK)。 [4] Tamb = 25 °C ； VDD = 3.3 V。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 51 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 Tcy(clk) tclk(H) tclk(L) SCK (CPOL = 0) SCK (CPOL = 1) tv(Q) th(Q) ᮠᦞᴹ᭸ MOSI ᮠᦞᴹ᭸ tDS ᮠᦞᴹ᭸ MISO th(Q) ᮠᦞᴹ᭸ ᮠᦞᴹ᭸ tDH tDS MISO ᮠᦞᴹ᭸ CPHA = 1 ᮠᦞᴹ᭸ tv(Q) MOSI tDH CPHA = 0 ᮠᦞᴹ᭸ 002aae829 图 25. LPC1315_16_17_45_46_47 初始数据手册 SPI 模式下的 SSP 主机时序 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 52 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 Tcy(clk) tclk(H) tclk(L) tDS tDH SCK (CPOL = 0) SCK (CPOL = 1) MOSI ᮠᦞᴹ᭸ ᮠᦞᴹ᭸ tv(Q) th(Q) ᮠᦞᴹ᭸ MISO tDH tDS MOSI ᮠᦞᴹ᭸ MISO ᮠᦞᴹ᭸ CPHA = 1 ᮠᦞᴹ᭸ ᮠᦞᴹ᭸ tv(Q) th(Q) CPHA = 0 ᮠᦞᴹ᭸ 002aae830 图 26. LPC1315_16_17_45_46_47 初始数据手册 SPI 模式下的 SSP 从机时序 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 53 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 11. ADC 电气特性 表 17. ADC 特性 VDDA = 2.7 V 至 3.6 V ； Tamb = −40 °C 至 +85 °C，除非另有说明； 12 位分辨率。 符号 参数 VIA 模拟输入电压 Cia 模拟输入电容 IDDA(ADC) ADC 模拟电源电流 条件 位于 VDDA 引脚上 （仅 限于 LQFP64 封装） [1] Min 典型值 Max 单位 0 - VDDA V - 5 - pF - 5 - μA 低功耗模式 - 350 - μA [2][3] - - ±1 LSB [4] - - ±5 LSB ADC 转换期间 微分线性误差 ED EL(adj) 积分非线性 偏移误差 [5][6] - - ±2.5 LSB EG 增益误差 [7] - - ±0.3 % ET 绝对误差 [8] - - 7 LSB Rvsi 电压源接口电阻 [9] - 1 - kΩ fclk(ADC) ADC 时钟频率 - - 15.5 MHz - - 500 kHz EO fc(ADC) ADC 转换频率 [10] [1] 通过设置 ADC CR 寄存器中的 LPWRMODE 位选择 ADC 低功耗模式。参见 《LPC1315/16/17/45/46/47 用户手册》。 [2] ADC 是单调的，不存在失码的情况。 [3] 微分线性误差 (ED) 是指实际步长宽度与理想步长宽度之间的差异。参见图 27。 [4] 积分非线性 (EL(adj)) 是指在对增益和偏移误差进行适当的调整后，实际与理想传递曲线的步长中心之间的峰值差异。参见图 27。 [5] 偏移误差 (EO) 是指拟合实际曲线的直线与拟合理想曲线的直线之间的绝对差异。参见图 27。 [6] ADC TRM 寄存器中的 ADCOFFS 值 （位 7:4） = 2。参见 《LPC1315/16/17/45/46/47 用户手册》。 [7] 增益误差 (EG) 是指消除了偏移误差后拟合实际传递曲线的直线与拟合理想传递曲线的直接之间的相对差异百分比。参见图 27。 [8] 绝对误差 (ET) 是指非校准 ADC 的实际传递曲线与理想传递曲线的步长中心之间的最大差异。参见图 27。 [9] 参见图 27。 [10] 转换频率对应于每秒的采样数。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 54 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 ‫〫ٿ‬ 䈟ᐞ EO ໎⳺ 䈟ᐞ EG 4095 4094 4093 4092 4091 4090 (2) 7 ԓ⸱ 䗃ࠪ (1) 6 5 (5) 4 (4) 3 (3) 2 1 њ LSB ˄⨶ᜣ˅ 1 0 1 2 3 ‫〫ٿ‬䈟ᐞ EO 4 5 6 7 4090 4091 4092 4093 4094 4095 4096 VIA (LSBideal) 1 LSB = VREFP − VREFN 4096 002aad948 (1) 实际传递曲线的例子。 (2) 理想传递曲线。 (3) 微分线性误差 (ED)。 (4) 积分非线性 (EL(adj))。 (5) 实际传递曲线的步长中心。 图 27. 12 位 ADC 特性 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 55 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 12. 应用信息 12.1 建议的 USB 接口解决方案 VDD USB_CONNECT LPC1345/46/47 䖟䘎᧕ᔰ‫ޣ‬ R1 1.5 kΩ USB_VBUS USB_DP RS = 33 Ω USB_DM USB-B ර䘎᧕ಘ RS = 33 Ω VSS 002aag564 图 28. 自供电设备上的 USB 接口 VDD LPC1345/46/47 R1 1.5 kΩ USB_VBUS USB-B ර䘎᧕ಘ USB_DP RS = 33 Ω USB_DM RS = 33 Ω VSS 002aag565 图 29. 总线供电设备上的 USB 接口 12.2 XTAL 输入 片内振荡器的输入电压限制为 1.8 V。如果振荡器由从机模式下的时钟驱动，建议输入通过 Ci = 100 pF 的电容来耦合。要将输入电压限制为指定范围，应选择附加的接地电容 Cg，以 系数 Ci/(Ci + Cg) 衰减输入电压。从机模式下，需要最小 200 mV(RMS)。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 56 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 LPC1xxx XTALIN Ci 100 pF Cg 002aae788 图 30. 片内振荡器的从机模式运行 在从机模式下，输入时钟信号应通过 100 pF 的电容（图 30）进行耦合，振幅介于 200 mV (RMS) 到 1000 mV (RMS) 之间。这对应于信号摆幅在 280 mV 和 1.4 V 之间的方波信号。 可使该配置中的 XTALOUT 引脚处于断开状态。 振荡模式中使用的外部元件和模型如图 31、表 18 和表 19 中所示。如果是基本模式的振荡， 由于反馈电阻集成在芯片上，因此只有一个晶体以及电容 CX1 和 CX2 需要从外部进行连接 （基本频率由 L、 CL 和 RS 表示）。电容 CP （如图 31 中所示）表示并联封装电容，它不得 大于 7 pF。参数 FOSC、 CL、 RS 和 CP 由晶体制造商提供。 LPC1xxx L XTALIN XTALOUT = CL CP XTAL RS CX2 CX1 002aaf424 图 31. 表 18. 振荡器模式与模型：操作的振荡模式和外部晶体模型 （用来评估 CX1/CX2 的值） 振荡模式 （晶体和外部元件参数）低频模式下 CX1/CX2 的推荐值 基础振荡频率 FOSC 晶体负载电容 CL 最大晶体串联电阻 RS 外部负载电容 CX1、 CX2 1 MHz - 5 MHz 10 pF < 300 Ω 18 pF、 18 pF 20 pF < 300 Ω 39 pF、 39 pF 30 pF < 300 Ω 57 pF、 57 pF 10 pF < 300 Ω 18 pF、 18 pF 20 pF < 200 Ω 39 pF、 39 pF 30 pF < 100 Ω 57 pF、 57 pF 5 MHz - 10 MHz LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 57 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 表 18. 振荡模式 （晶体和外部元件参数）低频模式下 CX1/CX2 的推荐值 （续） 基础振荡频率 FOSC 晶体负载电容 CL 最大晶体串联电阻 RS 外部负载电容 CX1、 CX2 10 MHz - 15 MHz 10 pF < 160 Ω 18 pF、 18 pF 20 pF < 60 Ω 39 pF、 39 pF 10 pF < 80 Ω 18 pF、 18 pF 15 MHz - 20 MHz 表 19. 振荡模式 （晶体和外部元件参数）高频模式下 CX1/CX2 的推荐值 基础振荡频率 FOSC 晶体负载电容 CL 最大晶体串联电阻 RS 外部负载电容 CX1、 CX2 15 MHz - 20 MHz 10 pF < 180 Ω 18 pF、 18 pF 20 pF < 100 Ω 39 pF、 39 pF 10 pF < 160 Ω 18 pF、 18 pF 20 pF < 80 Ω 39 pF、 39 pF 20 MHz - 25 MHz 12.3 XTAL 印刷电路板 (PCB) 布局指南 晶体应在尽可能靠近芯片的振荡器输入和输出引脚的 PCB 上进行连接。请注意，如果使用 第三个谐波晶体，则负载电容 Cx1、 Cx2 和 Cx3 具有一个公共的接地层。外部元件也必须连 接到该接地层。循环必须尽可能的小，以使通过 PCB 进行耦合时所产生的噪音尽可能的小。 此外，寄生现象也应保持尽可能的小。应根据 PCB 布局中的寄生现象增量，选择较小的 Cx1 和 Cx2 值。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 58 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 12.4 标准 I/O 焊盘配置 图 32 显示标准 I/O 引脚 （具有模拟输入功能）的几种可用引脚模式： • • • • • 数字输出驱动器 数字输入：上拉启用 / 禁用 数字输入：下拉启用 / 禁用 数字输入：中继模式启用 / 禁用 模拟输入 VDD VDD ᔰ┿֯㜭 䗃ࠪ֯㜭 䝽㖞Ѫᮠᆇ䗃ࠪ 傡ࣘಘⲴᕅ㝊 ᕪк᣹ ESD ᮠᦞ䗃ࠪ PIN ᕪл᣹ ESD VSS VDD ᕡк᣹ к᣹֯㜭 ѝ㔗⁑ᔿ֯㜭 䝽㖞Ѫ ᮠᆇ䗃‫Ⲵޕ‬ᕅ㝊 ᕡл᣹ л᣹֯㜭 ᮠᦞ䗃‫ޕ‬ 10 ns RC ᒢᢠ└⌒ಘ 䘹ᤙᮠᦞ 䘶ਈಘ 䘹ᤙᒢᢠ └⌒ಘ 䝽㖞Ѫ ⁑ᤏ䗃‫Ⲵޕ‬ᕅ㝊 䘹ᤙ⁑ᤏ䗃‫ޕ‬ ⁑ᤏ䗃‫ޕ‬ 002aaf695 图 32. 标准 I/O 焊盘配置 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 59 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 12.5 复位焊盘配置 VDD VDD VDD Rpu ESD 20 ns RC ᒢᢠ└⌒ಘ ༽ս PIN ESD VSS 图 33. 002aaf274 复位焊盘配置 12.6 ADC 使用说明 下列指南显示如何提高超出表 17 中所列出的 ADC 规范的噪声环境中 ADC 的性能： • • • • ADC 输入线路必须较短并且尽可能靠近 LPC1315/16/17/45/46/47 芯片。 ADC 输入线路必须避开快速切换数字信号和有噪声的电源线路。 由于 ADC 和数字内核共用相同的电源，电源线必须经过充分滤波。 要在高噪声环境中提高 ADC 性能，应在 ADC 转换时将器件置于睡眠模式。 注：在 LQFP64 封装上，可在单独的引脚上连接模拟电源电压和基准电压，以获得更好的 抗噪声能力。 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 60 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 13. 封装尺寸 HVQFN33φງᯏᮙ✣໔ᕰශ䎻㮺഑‫ם‬ᡷᒩሷ㻻χᰖᕋ㝐χ φງᯏᮙ✣໔ᕰශ䎻㮺഑‫ם‬ᡷᒩሷ㻻χᰖᕋ㝐χ 33 Ѡㄥᆆχѱ։ተሮ 7 x 7 x 0.85 mm A B D ㄟᆀ 1 ㍒ᕅ४ E A A1 c 䈖മ X e1 e 9 16 C C A B C v w b y1 C y L 8 17 e e2 Eh 33 1 ㄟᆀ 1 ㍒ᕅ४ 24 32 X 25 Dh 0 2.5 5 mm ࡫ᓖ ቪረ অս A(1) A1 b ᴰབྷ٬ 1.00 0.05 0.35 mm ḷ߶٬ 0.85 0.02 0.28 ᴰሿ٬ 0.80 0.00 0.23 c D(1) Dh E(1) 0.2 7.1 7.0 6.9 4.85 4.70 4.55 7.1 7.0 6.9 Eh e e1 e2 L 0.75 4.85 4.70 0.65 4.55 4.55 0.60 0.45 4.55 v 0.1 w y 0.05 0.08 y1 0.1 ⌘᜿ 1. нवᤜ⇿䗩ᴰབྷ 0.075 mm Ⲵກᯉᡆ䠁኎ケ䎧䜘࠶DŽ ቪረ⡸ᵜ hvqfn33_po ৲㘳᮷⥞ IEC JEDEC JEITA --- 图 34. ㅜа䀂ᣅᖡ ਁ㹼ᰕᵏ 09-03-17 09-03-23 封装尺寸 HVQFN33 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 61 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 LQFP48φງᯏ㮺ශ഑‫ם‬ᡷᒩሷ㻻χ φງᯏ㮺ශ഑‫ם‬ᡷᒩሷ㻻χ48 ᕋ㝐χѱ։ተሮ 7 x 7 x 1.4 mm SOT313-2 c y X 36 25 A 37 24 ZE e E HE A A2 (A 3) A1 w M ᕅ㝊 1 ㍒ᕅ θ bp Lp L 13 48 䈖മ X 12 1 ZD e v M A w M bp D B HD v M B 0 2.5 5 mm ࡫ᓖ ተሮδmm ᱥ৕ခተሮε ተሮδ ঋփ AⲺ ᴶཝ‫ٲ‬ A1 A2 A3 bp c D (1) E (1) e HD HE L Lp v w y mm 1.6 0.20 0.05 1.45 1.35 0.25 0.27 0.17 0.18 0.12 7.1 6.9 7.1 6.9 0.5 9.15 8.85 9.15 8.85 1 0.75 0.45 0.2 0.12 0.1 Z D (1) Z E (1) θ 0.95 0.55 7o 0o 0.95 0.55 ⌞ᝅ 1. нवᤜ⇿䗩ᴰབྷ 0.25 mm Ⲵກᯉᡆ䠁኎ケ䎧䜘࠶DŽ ተሮ⡾ᵢ SOT313-2 图 35. ৸㘹ᮽ⥤ IEC JEDEC 136E05 MS-026 JEITA ㅢж䀈ᣋᖧ ਇ㺂ᰛᵕ 00-01-19 03-02-25 封装尺寸 LQFP48 (SOT313-2) LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 62 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 LQFP64φງᯏ㮺ශ഑‫ם‬ᡷᒩሷ㻻χ φງᯏ㮺ශ഑‫ם‬ᡷᒩሷ㻻χ64 ᕋ㝐χѱ։ተሮ 10 x 10 x 1.4 mm SOT314-2 c y X A 48 33 49 32 ZE e E HE A A2 (A 3) A1 wM θ bp ᕅ㝊 1 ㍒ᕅ 64 Lp L 17 䈖മ X 16 1 ZD e v M A wM bp D B HD v M B 0 2.5 5 mm ࡫ᓖ ተሮδmm ᱥ৕ခተሮε ተሮδ ঋփ AⲺ ᴶཝ‫ٲ‬ A1 A2 A3 bp c D (1) E (1) e mm 1.6 0.20 0.05 1.45 1.35 0.25 0.27 0.17 0.18 0.12 10.1 9.9 10.1 9.9 0.5 HD HE 12.15 12.15 11.85 11.85 L Lp v w y 1 0.75 0.45 0.2 0.12 0.1 Z D (1) Z E (1) 1.45 1.05 1.45 1.05 θ 7o 0o ⌞ᝅ 1. нवᤜ⇿䗩ᴰབྷ 0.25 mm Ⲵກᯉᡆ䠁኎ケ䎧䜘࠶DŽ ተሮ⡾ᵢ SOT314-2 图 36. ৸㘹ᮽ⥤ IEC JEDEC 136E10 MS-026 JEITA ㅢж䀈ᣋᖧ ਇ㺂ᰛᵕ 00-01-19 03-02-25 封装尺寸 LQFP64 (SOT314-2) LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 63 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 14. 焊接 HVQFN33 ሷ㻻Ⲻഔ⍷❀㝐փ‫ؗ‬ᚥ Hx Gx ৲㿱䈖മ X P nSPx By Hy Gy SLy Ay nSPy C D SLx Bx Ax 0.60 ✺ⴈ 0.30 ✺䭑㞿 䈖മ X ঐս䶒〟 ቪረ˄ԕ mm Ѫঅս˅ P Ax Ay Bx By C D Gx Gy Hx Hy SLx SLy nSPx nSPy 0.5 5.95 5.95 4.25 4.25 0.85 0.27 5.25 5.25 6.2 6.2 3.75 3.75 3 3 ਁ㹼ᰕᵏ 图 37. 11-11-15 11-11-20 002aag766 HVQFN33 封装的回流焊 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 64 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 LQFP48 ሷ㻻Ⲻഔ⍷❀㝐փ‫ؗ‬ᚥ SOT313-2 Hx Gx P2 Hy (0.125) P1 Gy By Ay C D2 (8×) D1 Bx Ax 䙊⭘㝊ս⁑ᔿ 䈧৲㿱ሱ㻵ቪረമԕḕⴻᇎ䱵ᐳተ ✺ⴈ ঐս䶒〟 ቪረ˄ԕ mm Ѫঅս˅ P1 P2 0.500 0.560 图 38. Ax Ay 10.350 10.350 Bx By C D1 D2 Gx 7.350 7.350 1.500 0.280 0.500 7.500 Gy Hx Hy 7.500 10.650 10.650 sot313-2_fr LQFP48 封装的回流焊 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 65 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 LQFP64 ሷ㻻Ⲻഔ⍷❀㝐փ‫ؗ‬ᚥ SOT314-2 Hx Gx P2 Hy (0.125) P1 Gy By Ay C D2 (8×) D1 Bx Ax 䙊⭘㝊ս⁑ᔿ 䈧৲㿱ሱ㻵ቪረമԕḕⴻᇎ䱵ᐳተ ✺ⴈ ঐս䶒〟 ቪረ˄ԕ mm Ѫঅս˅ P1 0.500 图 39. P2 Ax Ay Bx By 0.560 13.300 13.300 10.300 10.300 C D1 D2 1.500 0.280 0.400 Gx Gy Hx Hy 10.500 10.500 13.550 13.550 sot314-2_fr LQFP64 封装的回流焊 LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 66 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 15. 缩略词 表 20. LPC1315_16_17_45_46_47 初始数据手册 缩略词 首字母缩略词 描述 A/D 模拟到数字 ADC 模数转换器 AHB 高级高性能总线 APB 高级外设总线 BOD 掉电检测 CDC 通信设备类 ETM 嵌入式跟踪宏单元 GPIO 通用输入 / 输出 HID 人机接口设备 JTAG 联合测试行动小组 MSC 海量存储设备类 PLL 锁相环 RC 电阻 - 电容 SPI 串行外设接口 SSI 串行同步接口 SSP 同步串口 TAP 测试访问端口 USART 通用同步 / 异步收发器 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 67 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 16. 修订记录 表 21. 修订记录 文档 ID 发布日期 数据手册状态 更改说明 取代版本 LPC1315_16_17_45_46_47 v.1 20120322 初始数据手册 - - LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 68 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 17. 法律信息 17.1 数据手册状态 文档状态 [1][2] 产品状态 [3] 定义 客观 [ 缩略版 ] 数据手册 开发 该文档包含产品开发客观规范的数据。 初始 [ 缩略版 ] 数据手册 验证 该文档含有初始规范的数据。 产品 [ 缩略版 ] 数据手册 生产 该文档含有产品规范。 [1] 请在开始或完成设计之前查看最新发布文件。 [2] 有关缩略版数据手册的说明见 “定义”部分。 [3] 自本文件发布以来，文件中的器件产品状态可能已发生变化；如果存在多个器件，则可能存在差异。欲了解最新产品状态信息，请访问 http://www.nxp.com。 17.2 定义 初稿 — 本文仅为初稿版本。内容仍在内部审查，尚未正式批准，可能会有进一 步修改或补充。恩智浦半导体对本文信息的准确性或完整性不做任何说明或保 证，并对因使用此信息而导致的后果不承担任何责任。 缩略版数据手册 — 缩略版数据手册为产品型号和标题完全相同的完全版数据 手册的节选。缩略版数据手册仅供快速参考使用，不包括详细和完整的信息。 欲了解详细、完整的信息，请查看相关的完整版数据手册，可向当地的恩智浦 半导体销售办事处索取。如完整版与缩略版存在任何不一致或冲突，请以完整 版为准。 产品规格 — 产品数据手册中提供的信息和数据规定了恩智浦半导体与其客户 之间约定的产品规格，恩智浦半导体及客户另行书面说明时除外。在任何情况 下，若协议认为恩智浦半导体产品需要具有超出产品数据手册规定的功能和质 量，则该协议无效。 17.3 免责声明 有限担保和责任 — 本文中的信息据信是准确和可靠的。但是，恩智浦半导体对 此处所含信息的准确性或完整性不做任何明示或暗示的说明或保证，并对因使 用此信息而导致的后果不承担任何责任。恩智浦半导体不对本文中非源自恩智 浦半导体的信息内容负责。 在任何情况下，对于任何间接、意外、惩罚性、特殊或衍生性损害 （包括但不 限于利润损失、积蓄损失、业务中断、因拆卸或更换任何产品而产生的开支或 返工费用），无论此等损害是否基于侵权行为 （包括过失）、担保、违约或任 何其他法理，恩智浦半导体均不承担任何责任。 对于因任何原因给客户带来的任何损害，恩智浦半导体对本文所述产品的总计 责任和累积责任仅限于恩智浦商业销售条款和条件所规定的范围。 修改权利 — 恩智浦半导体保留对本文所发布的信息 （包括但不限于规格和产 品说明）随时进行修改的权利，恕不另行通知。本文件将取代并替换之前就此 提供的所有信息。 适宜使用 — 恩智浦半导体产品并非设计、授权或担保适合用于生命保障、生命 关键或安全关键系统或设备，军事、飞机、太空或生命保障设备，亦非设计、 授权或担保适合用于在恩智浦半导体产品失效或故障时会导致人员受伤、死亡 或严重财产或环境损害的应用。恩智浦半导体及其供应商对在此类设备或应用 中加入和 / 或使用恩智浦半导体产品不承担任何责任，客户需自行承担因加入 和 / 或使用恩智浦半导体产品而带来的风险。 应用 — 本文件所述任何产品的应用仅限于例证目的。此类应用如不经进一步 测试或修改用于特定用途，恩智浦半导体对其适用性不做任何说明或保证。 客户负责自行利用恩智浦半导体的产品进行设计和应用，对于应用或客户产品 设计，恩智浦半导体无义务提供任何协助。客户须自行负责检验恩智浦半导体 的产品是否适用于其规划的应用和产品，以及是否适用于其第三方客户的规划 应用和使用。客户须提供适当的设计和操作安全保障措施，以降低与应用和产 品相关的风险。 对于因客户应用或产品的任何缺陷或故障，或者客户的第三方客户的应用或使 用导致的任何故障、损害、开支或问题，恩智浦半导体均不承担任何责任。客 户负责对自己基于恩智浦半导体的产品的应用和产品进行所有必要测试，以避 免这些应用和产品或者客户的第三方客户的应用或使用存在任何缺陷。恩智浦 不承担与此相关的任何责任。 限值 — 超过一个或多个限值 （如 IEC 60134 绝对最大额定值体系所规定）会 给设备带来永久性损坏。限值仅为强度额定值，若设备工作于这些条件下或者 超过 “建议工作条件部分”（若有）或者本文档 “特性”部分规定的条件下， 则不在担保范围之内。持续或反复超过限值将对设备的质量和可靠性造成永久 性、不可逆转的影响。 商业销售条款和条件 — 除非有效书面单项协议另有规定，恩智浦半导体 的 产 品 的 销 售 遵 循 关 于 商 业 销 售 的 一 般 条 款 和 条 件 （见 http://www.nxp.com/profile/terms）。如果只达成了单项协议，则该协议的条款 和条件适用。恩智浦半导体特此明确反对，应用客户就其购买恩智浦半导体的 产品而制定的一般条款和条件。 无销售或许可要约 — 本文档中的任何信息均不得被理解或解释为对承诺开放 的销售产品的要约，或者授予、让与或暗示任何版权、专利或其他工业或知识 产权的任何许可。 出口管制 — 本文件以及此处所描述的产品可能受出口法规的管制。出口可能 需要事先经主管部门批准。 非汽车应用产品 — 除非本数据手册明确表示，恩智浦半导体的本特定产品适 用于汽车应用，否则，均不适用于汽车应用。未根据汽车测试或应用要求进行 验证或测试。对于在汽车器件或应用中包括和 / 或使用非汽车应用产品的行为， 恩智浦半导体不承担任何责任。 客户将产品用于设计导入以及符合汽车规范和标准的汽车应用时，客户 (a) 若 使用产品，则恩智浦半导体不对产品的此等汽车应用、用途和规范作任何担 保；并且 (b) 若客户使用恩智浦半导体所提供规格以外的产品用于汽车应用， 须自行承担所有风险；并且 (c) 对于因客户设计以及客户超出恩智浦半导体标 准担保范围和恩智浦半导体所提供规格使用非汽车应用产品而导致的任何责 任、损害或产品故障索赔，客户须免除恩智浦半导体的全部责任。 17.4 商标 注意：所有引用的品牌、产品名称、服务名称以及商标均为其各自所有者的 资产。 I2C 总线 — 标志是恩智浦的商标。 18. 联系信息 有关详细信息，请访问：http://www.nxp.com 欲咨询销售办事处地址，请发送电子邮件至：salesaddresses@nxp.com LPC1315_16_17_45_46_47 初始数据手册 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 © NXP B.V. 2012. 版权所有。 69 of 71 LPC1315/16/17/45/46/47 NXP Semiconductors 32-bit ARM Cortex-M3 微控制器 19. 内容 1 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 2 特性和优势 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 3 应用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 4 订购信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 4.1 订购选项 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 5 功能框图 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 6 引脚信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 6.1 引脚配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 6.2 引脚描述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 7 功能描述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 7.1 片内闪存编程存储器 . . . . . . . . . . . . . . . . . . . 22 7.2 EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 7.3 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 7.4 片内 ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 7.5 存储器映射 . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 7.6 可嵌套中断向量控制器 (NVIC) . . . . . . . . . . . . 23 7.6.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 7.6.2 中断源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 7.7 IOCON 模块 . . . . . . . . . . . . . . . . . . . . . . . . . . 24 7.7.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 7.8 通用输入 / 输出 GPIO . . . . . . . . . . . . . . . . . . 24 7.8.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 7.9 USB 接口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 7.9.1 全速 USB 器件控制器 . . . . . . . . . . . . . . . . . . 25 7.9.1.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 7.10 USART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 7.10.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 7.11 SSP 串行 I/O 控制器 . . . . . . . . . . . . . . . . . . . 26 7.11.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 7.12 I2C 总线串行 I/O 控制器 . . . . . . . . . . . . . . . . . 26 7.12.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 7.13 12 位 ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 7.13.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 7.14 通用外部事件计数器 / 定时器 . . . . . . . . . . . . . 27 7.14.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 7.15 重复中断 (RI) 定时器 . . . . . . . . . . . . . . . . . . . 28 7.15.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 7.16 系统定时器 . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 7.17 窗口化看门狗定时器 (WWDT) . . . . . . . . . . . . 28 7.17.1 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 7.18 时钟和电源控制 . . . . . . . . . . . . . . . . . . . . . . . 28 7.18.1 集成振荡器 . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 7.18.1.1 内部 RC 振荡器 . . . . . . . . . . . . . . . . . . . . . . . 29 7.18.1.2 系统振荡器 . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 7.18.1.3 看门狗振荡器 . . . . . . . . . . . . . . . . . . . . . . . . . 30 7.18.2 系统 PLL 和 USB PLL . . . . . . . . . . . . . . . . . . 30 7.18.3 时钟输出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 7.18.4 唤醒过程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 LPC1315_16_17_45_46_47 初始数据手册 7.18.5 功率控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.5.1 功率配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.5.2 睡眠模式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.5.3 深度睡眠模式 . . . . . . . . . . . . . . . . . . . . . . . . 7.18.5.4 掉电模式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.5.5 深度掉电模式 . . . . . . . . . . . . . . . . . . . . . . . . 7.18.6 系统控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.6.1 复位 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.6.2 掉电检测 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.6.3 代码安全 （代码读保护 - CRP） . . . . . . . . . . 7.18.6.4 APB 接口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.6.5 AHBLite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.18.6.6 外部中断输入 . . . . . . . . . . . . . . . . . . . . . . . . 7.19 仿真和调试 . . . . . . . . . . . . . . . . . . . . . . . . . . 8 极限值 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 静态特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.1 BOD 静态特性 . . . . . . . . . . . . . . . . . . . . . . . . 9.2 功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.3 电气引脚特性 . . . . . . . . . . . . . . . . . . . . . . . . 10 动态特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.1 闪存 /EEPROM 存储器 . . . . . . . . . . . . . . . . . 10.2 外部时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.3 内部振荡器 . . . . . . . . . . . . . . . . . . . . . . . . . . 10.4 I/O 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.5 I2C 总线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.6 SSP 接口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 ADC 电气特性 . . . . . . . . . . . . . . . . . . . . . . . . . 12 应用信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.1 建议的 USB 接口解决方案 . . . . . . . . . . . . . . 12.2 XTAL 输入 . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.3 XTAL 印刷电路板 (PCB) 布局指南 . . . . . . . . 12.4 标准 I/O 焊盘配置 . . . . . . . . . . . . . . . . . . . . . 12.5 复位焊盘配置 . . . . . . . . . . . . . . . . . . . . . . . . 12.6 ADC 使用说明 . . . . . . . . . . . . . . . . . . . . . . . . 13 封装尺寸 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 焊接 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 缩略词 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 修订记录 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 法律信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17.1 数据手册状态 . . . . . . . . . . . . . . . . . . . . . . . . 17.2 定义 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17.3 免责声明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17.4 商标 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 联系信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 本文档中所有信息均受法律免责声明保护。 修订版：1 — 2012 年 3 月 22 日 30 30 31 31 31 31 31 31 32 32 32 32 32 33 34 35 38 38 43 46 46 46 48 49 49 51 54 56 56 56 58 59 60 60 61 64 67 68 69 69 69 69 69 69 70 © NXP B.V. 2012. 版权所有。 70 of 71 NXP Semiconductors LPC1315/16/17/45/46/47 32-bit ARM Cortex-M3 微控制器 This translated version is for reference only, and the English version shall prevail in case of any discrepancy between the translated and English versions. 版权所有 2012 恩智浦有限公司 未经许可，禁止转载 注意：关于本文及相关产品的重要说明详见 “法律信息”一节。 © NXP B.V. 2012. 保留所有权利。 有关详细信息，请访问：http://www.nxp.com 欲咨询销售办事处地址，请发送电子邮件至：salesaddresses@nxp.com 发布日期：2012 年 3 月 22 日 文档号： LPC1315_16_17_45_46_47