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FDMF5826DC –集成有温度监控器的智能功率级 (SPS) 模块
特性
包含 Flip Chip 低侧 MOSFET 和 Dual Cool 架构的
超紧凑型 5 mm x 5 mm PQFN 封装
高电流处理能力：60 A
自动 DCM（低侧栅极关断）使用 ZCD# 输入
低侧 MOSFET 中的 Fairchild SyncFET™ 技术（集
成肖特基二极管）
集成式自举肖特基二极管
三态 5 V PWM 输入栅极驱动器
低侧驱动 (LDRV) 的动态电阻模式可在负电感电流期
间减慢低侧 MOSFET 开关
具有模块温度报告功能的执监控器
高侧短路故障 # 检测/关断
双通道模式使能/故障 # 引脚
ZCD# 输入和 EN 输入各自的内部上拉和下拉
®
Fairchild PowerTrench MOSFET，可提供干净的电
压波形并降低振铃噪声
优化的/极短的死区时间
VCC 欠压锁定 (UVLO)
为使开关频率达到 1.5 MHz 而进行优化
PWM 最低可控导通时间：30 ns
低关断电流：< 2 mA
优化的 FET 对以实现最高效率：10 ~ 15% 占空比
工作结温范围：-40°C 至 +125°C
描述
SPS 系 列 是 Fairchild 新 一 代 完 全 优 化 的 超 小 型 集 成
MOSFET 及驱动器功率级解决方案，可用于高电流、高
频率、同步降压 DC-DC 应用。FDMF5826DC 将一个带
有自举肖特基二级管的驱动器、两个功率 MOSFET 和一
个热监控器集成至热增强的超紧凑型 5 mm x 5 mm 封装
内。
通过集成的方法对 SPS 开关功率级进行了优化，以实现
驱动器和 MOSFET 的动态性能、最小化系统电感和功率
MOSFET RDS(ON) 。 SPS 系列采 用 Fairchild 的 高性能
®
PowerTrench MOSFET 技术，可以减少开关振铃，省
去大多数降压转换器应用中使用的缓冲器电路。
驱动器 IC 通过减少死区时间和传播延迟，可进一步提高
性 能 。 热 监控 功 能 会 发 出 潜 在 过 温 情 况 的 警 告 。
FDMF5826DC 还为提高轻载效率整合了自动 DCM 模式
(ZCD#)。FDMF5826DC 还提供了三态 5 V PWM 输入，
可实现与广泛的 PWM 控制器的兼容性。
应用
服务器和工作站、V-Core 和非 V-Core 直流—
直流转换器
台式和一体式电脑、V-Core 和非 V-Core 直流—直
流转换器
高性能游戏主板
高电流直流—直流负载点 (POL) 转换器
网络和电信微处理器稳压器
小尺寸稳压器模块
飞兆绿色封装并符合 RoHS 标准
订购信息
器件编号
额定电流
封装
顶标
FDMF5826DC
60 A
31 引脚、铜条键合 PQFN SPS、5.0 mm x 5.0 mm 封装
5826DC
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FDMF5826DC —集成有温度监控器的智能功率级 (SPS) 模块
2016 年 5 月
V5V
VIN
RVCC
CPVCC
PVCC
EN
CVCC
VCC
CVIN
VIN
GL
EN/FAULT#
RBOOT
PWM Input
BOOT
PWM
FDMF5826DC
OFF
CBOOT
PHASE
ZCD#
ON
LOUT
VTMON
TMON
RTMON
SW
ITMON
AGND
VOUT
PGND
COUT
图 1. 典型应用框图
功能框图
EN/
FAULT#
VCC
BOOT
PVCC
VIN
ITMON
←
TMON
THERMAL
MONITOR
0.8V/2.0V
FAULT
LATCH
FAULT
VCC
PHASE
LEVEL
SHIFT
EN/UVLO
HDRV
POR
RUP_ PWM
PWM
SW
PWM INPUT
PVCC
PWM CONTROL
LOGIC
RDN_ PWM
LDRV1
PVCC
POR
VCC
GL
LDRV2
↓
10uA
ZCD/CCM/DCM
LOGIC
ZCD#
0.8V/2.0V
AGND
PGND
图 2. 功能框图
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2
FDMF5826DC —集成有温度监控器的智能功率级 (SPS) 模块
应用框图
31
30
PVCC
PGND
12
27
PGND
GL
13
26
PGND
SW
14
25
PGND
SW
15
24
PGND
SW
VIN
10
TMON
VIN
9
EN/
FAULT#
29
1
28
2
27
3
26
4
25
29
5
24
11
6
15
30
7
14
10
8
13
31
12
9
PWM
1
ZCD#
2
VCC
3
AGND
4
BOOT
5
NC
6
PHASE
7
VIN
8
32
AGND
11
VIN
28
22
23
22
23
SW
21
21
SW
20
20
SW
19
19
SW
18
18
SW
17
17
SW
16
SW
16
SW
33
GL
图 3. 引脚配置—俯视图和透视图
引脚定义
引脚号
名称
描述
1
PWM
栅极驱动器 IC 的 PWM 输入
2
ZCD#
ZCD（自动 DCM）比较器的使能 输入
3
VCC
所有模拟控制功能的电源输入；这是“静态的”VCC
4，32
AGND
IC 模拟部分和基板的模拟接地，内部连接至 PGND
5
BOOT
高侧 MOSFET 栅极驱动器的电源。BOOT 与 PHASE 之间的电容器提供导通 N 沟道高侧
MOSFET 所需的电荷
6
NC
7
PHASE
8~11
VIN
12~15，28
PGND
16~26
SW
高侧和低侧 MOSFET 之间的开关节点；同时是栅极驱动器 SW 节点比较器的输入和 ZCD
比较器的输入
27，33
GL
栅极低电平、低侧 MOSFET 栅极监控器
29
PVCC
LS
30
TMON
温度监控和上报引脚
31
EN /
FAULT#
未连接
自举电容器的返回连接，内部连接至 SW 节点
功率级的功率输入
功率级的功率地
(1)
栅极驱动器和自举二极管的电源输入
(2)
两个功能：栅极驱动器 IC 的使能输入；FAULT# - 在检测到故障情况（HS MOSFET
短路）时，内部下拉在物理上将该引脚拉至低电平。
注意：
1. LS=低侧。
2. HS =高侧。
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3
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引脚配置
如果应力超过绝对最大额定值，器件可能会损坏。在超出推荐的工作条件的情况下，该器件可能无法正常工作，所以不
建议让器件在这些条件下长期工作。此外，长期在高于推荐的工作条件下工作，会影响器件的可靠性。绝对最大额定值
仅是应力规格值。TA = TJ = 25°C
符号
参数
最小值 最大值
单位
VCC
电源电压
以 AGND 为基准
-0.3
6.0
V
PVCC
驱动电压
以 AGND 为基准
-0.3
6.0
V
VEN/FAULT#
输出启用/禁用
以 AGND 为基准
-0.3
6.0
V
VPWM
PWM 信号输入
以 AGND 为基准
-0.3
VCC+0.3
V
VZCD#
ZCD 模式输入
以 AGND 为基准
-0.3
6.0
V
以 AGND 为基准（仅适用于直流）
-0.3
6.0
以 AGND 为基准，AC VIN 导通：典型 12 VDC
-> VCC/PVCC 导通：典型 5 VDC
包含正电感电流的连续电流模式 1 (CCM1)
在这种模式下，电感电流总是流向输出电容器，尤其是
在重载功率级。高侧 MOSFET 通过传导电感电流的低侧
体二极管导通，并且 SW 大约为低于接地电压的VF，这
意味着硬开关导通和 关断高侧 MOSFET。
-> EN 高电平：典型 5 VDC
-> PWM 信令：5 V 高电平 /0 V 低电平
VIN 引脚绑定至系统主要直流电源电轨。
PVCC 和 VCC 引脚绑定在一起，向栅极驱动和逻辑电路
提供来自系统 VCC 电轨的电源。或者，PVCC 引脚可以
直接绑定至系统 VCC 电轨，并且 VCC 引脚通过位于
PVCC 引脚和 VCC 引脚之间的滤波电阻由 PVCC 引脚
供电。滤波电阻能够减少从 PVCC 到 VCC 的开关噪声影
响。
非连续电流模式 (DCM)
通常在轻载功率级，高侧 MOSFET 在零电感电流时导
通，随电感电流斜坡上升，然后再在每个开关周期回到
零电流。当高侧 MOSFET 在 DCM 模式运行下导通时，
SW 节点可能为低于接地电压的 VF 到高于 VIN 的 VF 之
间的任意电压。这是因为在低侧 MOSFET 关断后，SW
节点电容随电感电流谐振。
EN 引脚可以通过一个外部上拉电阻绑定至 VCC 电轨，
并且一旦 VCC 电轨导通，该引脚则保持高电平。或者，
EN 引脚可以直接连接至 PWM 控制器，用于其它用途。
不管 SW 节点电压如何，驱动器 IC 中的电平转换器应该
能 够 导 通 高 侧 MOSFEMT 。 在 这 种 情 况 下 ， 高 侧
MOSFET 关断正电流。
高侧驱动器
高侧驱动器 (HDRV) 设计用来驱动一个浮置 N 沟道
MOSFET (Q1)。高侧驱动器的偏置电压由自举电源电路
形成，该电路包含内部肖特基二极管和外部自举电容器
(CBOOT) 。 启 动 期 间 ， SW 节点 保 持 在 PGND ， 允 许
CBOOT 通过内部自举二极管向 PVCC 充电。当 PWM 输
入变为高电平时，HDRV 开始向高侧 MOSFET 的栅极
（ 内部 GH 引脚 ） 充 电 。 在 该 过 渡 过 程 中 ， 电 荷 从
CBOOT 中移除，并传输至 Q1 的栅极。当 Q1 导通时，
SW 升至 VIN，迫使 BOOT 引脚达到 VIN + VBOOT，从而
为 Q1 提供充分的 VGS 增强。为了完成开关周期，通过
将 HDRV 拉至 SW 关断 Q1。当 SW 跌至 PGND 时，
CBOOT 重新充电至 PVCC。HDRV 输出与 PWM 输入同
相。当驱动器被禁用或 PWM 信号保持在三态窗口的时
间超过三态保持时间 tD_HOLD-OFF 时，高侧栅极保持在低
电平。
在该模式期间，LDRV1 和 LDRV2 并联运行并且低侧栅
极驱动器上拉和下拉电阻以全强度运行。
包含负电感电流的连续电流模式 2 (CCM2)
该模式通常用于同步降压转换器中，将能量从输出电容
器中取出，然后将能量传输至输入电容器（间歇模
式）。在这种模式下，当低侧 MOSFET 关断时，电感电
流是负向的（即流向 MOSFET）（当高侧 MOSFET 导
通时也可能为负向）。这种情况会导致，当高侧
MOSFET 用作同步整流器（暂时运行在同步间歇模式
下）时，低侧 MOSFET 进行硬开关。
在 该 模 式 期 间 ， 只 有 “ 较 弱 的 ” LDRV2 用 于 低 侧
MOSFET 导通和关断。目的是在进行硬开关以减少 VDS
应力时，减缓低侧 MOSFET 的开关速度。
低侧驱动器
CCM1/DCM/CCM2 模式下的死区时间
低侧驱动器 (LDRV) 设计用于驱动以大地为基准，低
RDS(ON)，N 沟道 MOSFET (Q2) 栅源极。LDRV 的内部
偏置在内部连接于 PVCC 与 AGND 之间。当启用驱动
器时，驱动器输出与 PWM 输入之间的相移为 180°。当
禁用驱动器时 (EN = 0 V)，LDRV 保持低电平。
驱动器 IC 设计确保最短 MOSFET 死区时间，同时去掉
潜在的穿通（交叠导通）电流。为了确保最佳的模块效
率，必须在 CCM1 和 DCM 模式运行期间将体二极管导
通时间缩短至很小的毫微秒范围。当在与 CCM1/DCM
不同的模式下运行功率 MOSFET 时，CCM2 模式会改
变栅极驱动电阻。必须考虑改变后的死区时间运行。
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连续电流模式 2 (CCM2) 运行
SPS FMDF5826DC 低侧驱动器设计的一个主要特性是
能够在检测到负电感电流时控制低侧栅极驱动器部分，
称为 CCM2 运行。这是通过 ZCD 比较器信号实现的。
按比例缩减驱动强度的主要原因是在低侧 MOSFET 硬开
关电感电流时限制 VDS 峰值应力。该 VDS 峰值应力是包
含大量负载瞬态和快速广泛的输出电压调节的应用中存
在的一个问题。
上电顺序
CCM1/DCM 模式下，高侧 MOSFET 关断到低侧
MOSFET 导通死区时间
为了在高侧 MOSFET 关断到低侧 MOSFET 导通过渡过
程中获得非常短的死区时间，需要在 SPS 栅极驱动器中
实现一个固定的死区时间方法。固定死区时间电路监控
内部 HS 信号，并且不管 SW 节点状态如何都会在所需
tD_DEADOFF (~ 5 ns，tD_DEADOFF = tFD_OFF1) 后添加一个足
够长的固定延迟至 GL 栅极。
在某些情况下，ZCD# 上升沿信号领先 PWM 上升沿
几十毫微秒，这会导致出现 GH 和 GL 交叠。当 PWM
控 制 器 发 送 领 先 、 滞 后 的 或 同步的 PWM 和 ZCD#
信号时，可能出现这种情况。为了避免这种现象，添加
另外一个固定传输延迟 (tFD_ON1)，确保在低侧 MOSFET
关断到高侧 MOSFET 导通之间总是存在最小延迟。
退出三态状况
CCM2 模式下，低侧 MOSFET 关断到高侧 MOSFET 导
通死区时间
如 CCM2 模式运行章节所述，在检测到 CCM2 模式
时，低侧驱动器强度可以调整。CCM2 特性能够减缓低
侧 MOSFET 的充电和放电过程，从而在低侧 MOSFET
硬开关（负电感电流）期间最大程度地减少峰值开关电
当退出有效的三态状况时，FDMF5826DC 的栅极驱动器
会执行 PWM 输入指令。如果 PWM 输入由三态变为低
电平，则导通低侧 MOSFET。如果 PWM 输入由三态变
为高电平，则导通高侧 MOSFET。如下面图 29 所示。
VIH_PWM
VIH_PWM
PWM
VTRI_HI
VTRI_LO
VIL_PWM
VIH_PWM
VTRI_HI
VTRI_HI
VTRI_LO
3-State
Window
VIL_PWM
VIL_PWM
90%
GH to SW
90%
10%
10%
90%
90%
GL
10%
tPD_PHGLL
tD_DEADON
10%
10%
10%
tPD_PLGHL
tPD_THGHH
tPD_PHGLL
tD_DEADON2
tD_DEADOFF
10%
tD_HOLD-OFF
tPD_TLGLH
tD_HOLD-OFF
SW
Inductor
Current
Less than
tD_HOLD-OFF
Less than
tD_HOLD-OFF
3-State
GL / GH
tHOLD_OFF
off
Window
3-State
GL / GH
tHOLD_OFF
off
Window
NOTES:
tPD_XXX = propagation delay from external signal (PWM, ZCD#, etc.) to IC generated signal. Example : tPD_PHGLL – PWM going HIGH to low-side MOSFET VGS (GL) going LOW
tD_XXX = delay from IC generated signal to IC generated signal. Example : tD_DEADON – low-side MOSFET VGS LOW to high-side MOSFET VGS HIGH
PWM
tPD_PHGLL = PWM rise to LS VGS fall, VIH_PWM to 90% LS VGS
tPD_PLGHL = PWM fall to HS VGS fall, VIL_PWM to 90% HS VGS
tPD_PHGHH = PWM rise to HS VGS rise, VIH_PWM to 10% HS VGS (ZCD# held LOW)
Exiting 3-State
tPD_TSGHH = PWM 3-State to HIGH to HS VGS rise, VIH_PWM to 10% HS VGS
tPD_TSGLH = PWM 3-State to LOW to LS VGS rise, VIL_PWM to 10% LS VGS
ZCD#
tPD_ZLGLL = ZCD# fall to LS VGS fall, VIL_ZCD# to 90% LS VGS
tPD_ZHGLH = ZCD# rise to LS VGS rise, VIH_ZCD# to 10% LS VGS
Dead Times
tD_DEADON = LS VGS fall to HS VGS rise, LS-Comp trip value to 10% HS VGS
tD_DEADOFF = SW fall to LS VGS rise, SW-Comp trip value to 10% LS VGS
图 29. PWM 高电平/低电平/三态时序图
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压过冲。为了避免交叠导通，低侧栅极的降速还需要调
整（增加）低侧 MOSFET 关断到高侧 MOSFET 导通之
间的死区时间。实现一个相当长的固定死区时间
(tFD_ON2)，以确保在 CCM2 模式运行期间不存在交叠导
通。
CCM1/DCM 模式下，低侧 MOSFET 关断到高侧
MOSFET 导通死区时间
为了防止在低侧 MOSFET 关断到高侧 MOSFET 导通开
关过渡过程中出现交叠，采用一个自适应电路监控 GL
引脚电压。当 PWM 信号变为高电平时，GL 在一个传输
延迟 (tPD_PHGLL) 后变为低电平。一旦 GL 引脚放电至低
于 ~ 1 – 2 V，GH 在一个自适应延迟 tD_DEADON 后被拉至
高电平。
VIH_PWM
SPS 模块用于多相 VR 拓扑中，需要该模块在三态状况
中等待一个不确定的时间。较长的空闲时间会致使自举
电容器逐渐放电，直至根据 PVCC 和VOUT 最终出现钳
位。较低的 BOOT-SW 电压可能导致电平转换电路以及
所有 HDRV 浮置电路的传输延迟增加，是从 BOOT-SW
电轨偏置。逐渐耗尽的 BOOT-SW 电容器电压还可能导
致另一个问题，即在导通期间施加到 HS MOSFET 栅极
的 电压。较低的 BOOT-SW 电压会导致非常弱的 HS 栅
极驱动，因此，会增大 HS RDS(ON) 并增加不可靠运行的
风 险 ， 这 是 因 为 如 果 BOOT-SW 跌 得 太 低 ， HS
MOSFET 可能不会导通。
PWM
GH to
PHASE
GL
GL / GH
off
LOW
BOOT-SW
detect
Low BOOT-SW voltage detected
图 30. 检测到较低的 BOOT-SW 电压并且 PWM
从三态变为高电平
为了解决这个问题，当模块在三态状况时，SPS 监控较
低的 BOOT-SW 电压。当模块以较低的 BOOT-SW 电压
退出三态状况时，不管 PWM 输入如何都会输出一个
100 ns 的最短 GL 导通 时间。这样就能确保自举电容器
会被充分充电至一个安全的工作电平并且最小化对系统
瞬态响应的影响。下面列举退出三态状况的场景。
100 ns
GL pulse
PWM LOW
> 100 ns
VIL_PWM
PWM
GH to
PHASE
如果该部分以较低的 BOOT-SW 电压退出三态状况
并且控制器发出 PWM=HIGH 的指令，SPS 会输出
一个 100 ns 的 GL 脉冲并且执行 PWM=HIGH 指令
（参见图 30）。
GL
GL / GH
off
LOW
BOOT-SW
detect
如果该部分以较低的 BOOT-SW 电压退出三态状况
并且控制器发出 PWM=LOW 指令的时间为 100 ns
或 更 长 ， SPS 执 行 PWM 输 入 的 指 令 。 如 果
PWM=LOW 的 时 间 少 于 100 ns ， GL 保 持 导 通
100 ns，然后执行 PWM 输入的指令（参见图 31 和
图 32）。
> 100 ns
GL pulse
Low BOOT-SW voltage detected
图 31. 检测到较低的 BOOT-SW 电压并且 PWM
从三态变为低电平的时间超过 100 ns
PWM LOW
< 100 ns
VIL_PWM
PWM
如果未检测到低 BOOT-SW 电压状况，在退出三态
时，SPS 执行 PWM 指令（参见图 33）。
GH to
PHASE
在退出三态状况或在初始上电时，SPS 短暂停留在自适
应死区时间模式中。自适应死区时间模式持续时间不超
过两个 (2) 连续的开关周期，从而为自举电容器提供足
够的时间充电至一个安全的电平。模块会切换回固定的
死区时间控制，从而实现最大的效率。
GL
GL / GH
off
LOW
BOOT-SW
detect
100 ns
GL pulse
Low BOOT-SW voltage detected
图 32. 检测到较低的 BOOT-SW 电压并且 PWM
从三态变为低电平的时间少于 100 ns
VIH_PWM
VIL_PWM
PWM
GH to
PHASE
GL
GL / GH
off
GL / GH
off
LOW
BOOT-SW
detect
Low BOOT-SW voltage NOT detected
图 33. 未检测到较低的 BOOT-SW 电压并且 PWM
从三态变为高电平或低电平
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FDMF5826DC —集成有温度监控器的智能功率级 (SPS) 模块
以较低的 BOOT-SW 电压退出三态
ZCD 控制模块包含用于确定电感电流何时反向并且控制
何时关断低侧 MOSFET 的电路。低偏移比较器在 LS
MOSFET 导通期间监控低侧 MOSFET 的 SW 至 PGND
电压。当感测电压的极性从负改为正时，比较器会改变
状态并且已检测到反向电流。该比较器偏移必须在最差
为 0.5 mV 的范围内检测负 VSW。负偏移用于确保电感电
比较器在低侧栅极驱动上升沿过后导通，由低侧栅极驱
动器的输入信号关断。这样一来，零电流比较器连接到
一个先断后合连接，允许用低电压晶体管设计该比较
器。
VIH_ZCD#
ZCD#
VIL_ZCD#
VIH_PWM
VIH_PWM
PWM
VIH_PWM
VIL_PWM
90%
GH to
SW
10%
10%
90%
GL
10%
90%
10%
tPD_PHGLL
tPD_PLGHL
tD_DEADON
90%
90%
10%
10%
tPD_PHGLL
tD_DEADOFF
CCM
SW
tPD_ZCD
CCM
(Negative inductor current)
tPD_PHGHH
tPD_ZHGLH
Delay from PWM going
HIGH to HS VGS HIGH
(HS turn-on in DCM)
tD_DEADON2
DCM
tPD_ZLGLL
Delay from ZCD# going Delay from ZCD# going
HIGH to LS VGS HIGH
LOW to LS VGS LOW
VIN
DCM
VOUT
Inductor
Current
(simplified
slopes)
SW
(zoom)
VZCD_OFF :
-0.5mV
CCM operation with
positive inductor current
DCM operation: Diode
Emulation using the GL (LS
MOSFET VGS) to eliminate
negative inductor current
CCM operation with
negative inductor current
DCM operation: Diode
Emulation using the GL (LS
MOSFET VGS) to eliminate
negative inductor current
ZCD# used to
control negative
inductor current
(fault condition)
图 34. ZCD# & PWM 时序图
温度监控 (TMON)
VTMON
[V]
FDMF5826DC 提供温度监控 (TMON)，对过温状况发出
警 告。 栅极 驱动 器采 用 TMON 引 脚提 供与 绝对温度
(PTAT) 成正比的模拟电流。模拟电流应该与合理选择的
到 AGND 的外部电阻器结合使用，从而形成与温度成正
比的 TMON (VTMON) 两侧电压。可能需要一个滤波电容
来最小化模拟电流 ITMON 中的噪声尖峰。噪声尖峰是由功
率 MOSFET 开 关 到 驱 动 器 VCC 引 脚 的 dv / dt 和
di / dt 反馈耦合形成的。
1.45
1.0
25
TJ [°C]
图 35. 栅极驱动器 TJ 与 VTMON 的关系
TMON 引脚需要到 AGND 的一个下拉电阻 (RTMON) 和滤
波电容器 (CTMON)。通过采用 25 kΩ RTMON 和 0.1 µF
CTMON，TMON 电压在栅极驱动器 TJ 为 25°C 时大约为
1 V，当驱动器温度达到 150°C 时为 1.5 V。VTMON 信号
可以连接至 PWM 控制器或系统 MCU，以指示栅极驱动
器的热状态。图 35 显示采用 25 kΩ RTMON 和 0.1 µF
CTMON 时的栅极驱动器温度与 TMON 引脚电压的关系。
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150
* RTMON = 25 kW, CTMON = 0.1 µF
TMON 电压根据以下方程式定义：
(1)
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流从不反向；一些小的体二极管导通更倾向于有负电
流。
过零检测 (ZCD) 运行
灾难性故障
SPS FDMF5826DC 包含一个灾难性故障特性。如果检
测 到 HS MOSFET 短 路 ， 驱 动 器 会 在 内 部 拉 低
EN/FAULT# 引脚并关断 SPS 驱动器。目的是实现一个
基本电路，通过监控 LDRV 和 SW 节点状态测试 HS
MOSFET 短路。
55
49.2
50
RTMON [kW]
45
43.1
39.4
40
35
34.5
30.7
29.5
30
25.9
25
如果检测到 HS 短路故障，SPS 模块会对故障闩锁进行
计 时 ， 关 断 模 块 。 若 要 重 启 该 模 块 ， 需 要 一 个 VCC
POR 事件。
38.3
TJ=100C
TJ=150C
TJ=200C
23.0
20
1
1.5
2
2.5
3
VTMON [V]
图 36. VTMON 与 RTMON 之间的关系
PWM
LDRV
(internal)
HS FET short during
LS FET turning on
SW
Potential noise from
adjacent phases switching
SW-Fault
(internal)
FAULT
false trigger
(internal)
EN/FAULT#
Normal switching operation
EN/FAULT#
pulled LOW and
driver IC disabled
图 37. 灾难性故障波形
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例如，如果当驱动器 TJ 达到 150°C 时需要 2 V VTMON，
计算所得的 RTMON 值为 34.5 kΩ。图 36 显示以方程式为
依据的 VTMON、RTMON 和驱动器 TJ(1) 之间的关系。
PWM（输入）
PVCC 和 VCC 去耦合电容器
PVCC 和 VCC 电源电压范围是 4.5 V ~ 5.5 V，常规应用
的典型电压为 5 V。
PWM 引脚识别 PWM 控制器发出的三个不同逻辑电平：
高电平、低电平、三态 当 PWM 引脚接收一个高电平指
令，栅极驱动器导通高侧 MOSFET。当 PWM 引脚接收
一个低电平指令，栅极驱动器导通低侧 MOSFET。当
PWM 引脚接收到一个三态窗口 (VTRI_Window) 内的电压信
号并且超过了三态延迟时间，栅极驱动器同时关断高侧和
低侧 MOSFET。为了识别控制器发出的高电阻三态信
号 ， PWM 引 脚 包 含 一 个 从 VCC 到 PWM， 然 后 到
AGND 的电阻分压器。当控制器发出的 PWM 信号为高
电阻时，电阻分压器在 PWM 引脚上设置一个三态窗口内
的电压电平。
VCC 上的 R-C 滤波器
ZCD#（输入）
PVCC 引脚提供高侧和低侧功率 MOSFET 的栅极驱动电
源。多数情况下，PVCC 可以直连至 VCC，该引脚为驱
动器的模拟和逻辑模块提供电源。为了避免开关噪声从
PVCC 注入 VCC，可在 PVCC 和 VCC 去耦合电容器之
间插入一个滤波电阻。
当 ZCD# 引脚设置为高电平时，ZCD 功能被禁用，并且
高侧和低侧 MOSFET 在 CCM（或 FCCM（强制 CCM）
模式）下根据 PWM 信号进行开关。当 ZCD# 引脚为低
电平时，在低侧 MOSFET 导通期间，低侧 MOSFT 在
SPS 驱动器检测到负电感电流时关断。该 ZCD 特性允许
在轻载状况和 PFM/DCM 模式运行时提高转换器效率。
对于电源输入（PVCC 和 VCC 引脚），需要局部去耦合
电容器 在开关运行过程中提供峰值驱动电流，减少噪
声。将至少 0.68 ~ 1 µF/0402 ~ 0603/X5R ~ X7R 多层陶
瓷电容器用于两个电源电轨。使这些电容器靠近 PVCC
和 VCC 引脚以及 PGND 和 AGND 覆铜面。如果需要将
这些电容器放置在电路板底面，在去耦合电容器的每个焊
盘上设置通孔，使底部的电容器焊盘连接至顶部的
PVCC 和 VCC 引脚。
推荐滤波电阻取值 范围是 0 ~ 10 Ω，多数应用的典型值
为 0 Ω。
ZCD# 引脚有一个来自 VCC 的内部电流源，因此它可以
无需使用外部上拉电阻。一旦向 VCC 供电并且启用驱动
器，ZCD# 引脚保持逻辑高电平，无需外部元件，并且驱
动器在 CCM 或 FCCM 模式下进行开关运行。ZCD# 引
脚可接地，以便由 SPS 自己在 DCM 模式下进行自动二
极管模拟，或者可以将其连接到控制器或系统，以执行它
们发出的指令。
自举电路
自举电路采用一个电荷存储电容器 (CBOOT)。一个 0.1 ~
0.22 µF/0402 ~ 0603/X5R ~ X7R 的自举电容器通常适用
于多数开关应用。具体应用可能需要一个串联自举电阻，
从而降低高侧 MOSFET 的开关速度。当 SPS 的开关电
压 超过 15 V VIN 时或者能够有效控制 VSW 过冲时，需要
自举电阻。通常推荐采用零至 6 Ω 的 RBOOT 值，以减少
SW 节点上的过多电压 尖峰和振铃。由于高侧 MOSFET
较高的开关损耗，较高的 RBOOT 值可能导致效率降低。
ZCD# ~ VCC 上的典型上拉电阻值为 10 kΩ，用于确保
稳定的 ZCD# 高电平。如果不使用 ZCD 功能，用一个上
拉电阻将 ZCD# 引脚绑定至 VCC。不要在 ZCD# 引脚上
添加任何噪声滤波电容器。
不要在 BOOT 引脚与 GND 之间添加电容器或电阻器。
TMON（输出）
EN/FAULT#（输入/输出）
在正常运行期间（未检测到故障），TMON 引脚提供与
栅极驱动器绝对温度成正比的模拟电流。通过在 TMON
引脚采用到 AGND 的 25 kΩ RTMON 和 0.1 µF CTMON，它
在 25°C 驱动器 TJ 时输出 1 V，在 150°C 驱动器 TJ 时输
出 1.5 V。CTMON 为滤波电容器，能够最大程度地减少注
入到 TMON 引脚的开关噪声。TMON 引脚可以连接至
PWM 控制器或系统控制器，用于监控 SPS 模块温度。
通过将 EN 引脚拉至高电平启用 SPS 中的驱动器。EN
引脚有 250 kΩ 的内部下拉电阻，因此需要通过一个外部
电阻器上拉至 VCC，或连接至控制器或系统，以执行它们
发出的指令。如果 EN 引脚浮置，该引脚就不能导通驱动
器。
当出现一个高侧 MOSFET 故障时，故障标识低电平信号
在 EN/FAULT# 引脚上被断言。然后，驱动器关断。
如 果 在 采 用 25 kΩ RTMON 时 ， TMON 引 脚 电 压 超 过
1.5 V，驱动器温度会超过 150°C。可以根据RTMON 值和
驱动器结温，将 VTMON 调节为 1.5 V，因此用户可以采用
不 同 的 VTMON 和 RTMON 监 控 更 合适 的 驱动 器 。 参 考
TMON 章节定义驱动器温度，VTMON 和 RTMON 值。
EN ~ VCC 上的典型上拉电阻值是 10 kΩ。不要在 EN 引
脚上添加噪声滤波电容器。
如果不使用 TMON 特性，浮置 TMON 引脚。
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应用信息
图 38 显示功耗和效率测量的示意图。
功耗计算 和方程式示例：
PIN = (VIN IIN) + (VCC ICC)
PSW = VSW IOUT
POUT = VOUT IOUT
PLOSS_MODULE = PIN – PSW
PLOSS_TOTAL = PIN – POUT
EFFIMODULE = (PSW / PIN) 100
EFFITOTAL = (POUT / PIN) 100
[W]
[W]
[W]
[W]
[W]
[%]
[%]
Pulse
Generator
PWM
Power
Supply 1
Power
Supply 2
VIN / IIN
VIN
HS
VCC / ICC
GD
PVCC
LS
VCC
Electronic
Load
VOUT
VSW / IOUT
VOUT / IOUT
Fairchild SPS
Evaluation Board
图 38. 功耗和效率测量示意图
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功耗和效率
图 39 至图 42 提供了 FDMF5826DC 和关键元件的单相
和多相布局示例。所有大电流路径如 VIN、SW、VOUT
和 GND 覆铜都应该尽量短而宽，以减小寄生电感和电
阻。这有助于 实现更加稳定、均匀分布的电流，以及增
强的热辐射和系统性能。
当 SPS 的工作电压超过 15 V VIN 并且它能够有效控制高
侧 MOSFET 导通压摆率和 SW 电压过冲时，可能需要一
个自举电阻器。在同步降压设计中，由于地面反弹或较高
的正负 VSW 振铃，可能存在噪声问题，RBOOT 可以改善
其噪声运行余量。插入一个自举电阻能够降低 SPS 模块
效率。必须考虑效率与开关噪声之间的关系。通常来说，
RBOOT 取值范围为 0.5 W至 6.0 W时能够有效减少 VSW
过冲。
输入陶瓷旁路电容器必须靠近 VIN 和 PGND 引脚。这是
为了减少大电流电源回路电感和功率 MOSFET 开关运行
感应的输入电流纹波。
VIN 和 PGND 引脚通过高于 100 MHz 的频率元件来处理
较大的电流瞬态。如果可能，这些引脚应该直连至 VIN
和电路板 GND 平面。不推荐采用降温引线与这些引脚串
联，因为这会增加额外的寄生电感至电源路径。与 VIN
或 PGND 引脚串联增加的电感会增加正向和负向 VSW 振
铃，因而会降低系统的抗噪声能力。
SW 铜引线有两个用途。除了作为从 SPS 封装到输出电
感器的高频电流路径，它还用作低侧 MOSFET 的散热
器。引线应该足够短而宽，从而为 SPS 和电感器之间的
高频大电流提供一个低电阻路径。短而宽的引线能够最大
程度地减少电力损耗和 SPS 温升。SW 节点是具有高噪
声电势的高电压高频率开关节点。必须注意最小化与相邻
引线的耦合。由于铜引线用作低侧 MOSFET 的散热器，
使用可能的最大面积进行平衡，从而改善 SPS 冷却效
果，同时保持可以接受的噪声发射。
PGND 焊盘和引脚应该通过多个过孔连接至 GND 覆铜
面，以确保稳定接地。接地不良可能在 PGND 和 AGND
之间产生噪声 和瞬态偏移电压电平。这可能会导致栅极
驱动器和 MOSFET 故障运行。
输出电感器应该靠近 FDMF5826DC 放置，以减少由 SW
铜引线产生的功耗。还应该注意电感器散热不会使 SPS
变热。
BOOT 引脚振铃可以通过靠近放置自举电容器得到最有
效的控制。不要在 BOOT 到 PGND 之间添加任何额外电
容 器 。 这 可 能 会 导 致 通 过 BOOT 二 极 管 的 电 流 过
大，进而导致较高的功散。
®
在输出级使用 PowerTrench MOSFET，能够有效地最
小化由于快速开关产生的振铃。多数情况下，无需在 SW
节点上使用 RC 缓冲电路。若要使用缓冲电路，该电路应
该靠近 SW 和 PGND 引脚放置。缓冲电路的电阻器和电
容器的大小必须合适，以确保不会因为高功散产生过多热
量。
ZCD# 和 EN 引脚分别具有较弱的上拉和下拉电流源。
这些引脚不应有任何噪声滤波电容器。除非绝对必要，不
要浮置这些引脚。
在 VIN 和 VOUT 覆铜区域设置多个过孔，以相互连接顶
层、内层和底层，从而均匀分布电流和热传导。不要在
SW 覆铜区域设置太多过孔，以避免开关波形中出现额外
寄生电感和噪声。只要效率和热性能可以接受，在顶层仅
设置一个 SW 铜节点，不要在 SW 覆铜上设置过孔，以
最小化开关节点寄生噪声。过孔应该相对较大，并且具有
相当低的电感。关键高频元件，如 RBOOT 、CBOOT 、RC
缓冲电路和旁路电容器应该尽可能地靠近 PCB 板顶层对
应 的 SPS 模 块 引 脚 。 如 果 不 可 行 ， 可 以 将 它 们
设置在电路板底面，通过一个低电感过孔网络将它们的引
脚从底部 连接到顶部。
PVCC、 VCC 和 BOOT 电容器的去耦合电容器必须尽量
靠 近 PVCC ~ PGND 、 VCC ~ AGND 和 BOOT ~
PHASE 引脚对，以确保干净稳定的电源。它们的布线应
该短而宽，以最小化 PCB 寄生电阻和电感。
电路板布局应该包含一个用于 BOOT ~ PHASE 小值串联
自举电阻的占位符。自举回路的大小，包括串联 RBOOT
和 CBOOT，应该尽可能得小。
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PCB 布局指南
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PCB 布局指南（接上页）
图 39. 单相电路板布局示例–俯视图
图 40. 单相电路板布局示例–仰视图（镜像）
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PCB 布局指南（接上页）
图 41. 包含 6 mm x 6 mm 电感器的 6 相电路板布局示例–俯视图
图 42. 包含 6 mm x 6 mm 电感器的 6 相电路板布局示例–仰视图（镜像）
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3.80±0.10
(0.85)
C.L.
0.50 (2X)
0.30
16
0.40
1.03
1.92±0.10
17 18 19
20
15
24
14
25
13
26
12
33
0.45
11
0.55
0.30
27
0.30
28
0.55 (0.22)
29
32
10
30 1.03±0.10
9
0.40
C A B
C
0.35
0.15
0.85
21 22 23
C.L.
1.03±0.10
0.10
0.05
0.40
31
7
8
6
5
4
3
2
1
0.50
0.30
PIN #1 INDICATOR
0.30
0.20 (31X)
0.50
(0.38)
1.98±0.10
1.32±0.10
0.50
B
0.10 C
5.00±0.10
2X
SEE
DETAIL 'A'
A
C.L.
8
PIN#1
INDICATOR
1
31
9
NOTES: UNLESS OTHERWISE SPECIFIED
C.L.
5.00±0.10
1.63
(0.82) 15
24
16
(0.68)
0.10 C
23
2X
3.53
0.10 C
0.80
0.70
0.08 C
0.05 MAX
0.30
0.20
SCALE: 2:1
0.05
0.00
C
SEATING
PLANE
A) DOES NOT FULLY CONFORM TO JEDEC
REGISTRATION MO-220, DATED
MAY/2005.
B) ALL DIMENSIONS ARE IN MILLIMETERS.
C) DIMENSIONS DO NOT INCLUDE BURRS
OR MOLD FLASH. MOLD FLASH OR
BURRS DOES NOT EXCEED 0.10MM.
D) DIMENSIONING AND TOLERANCING PER
ASME Y14.5M-1994.
E) DRAWING FILE NAME: MKT-PQFN31AREV4
F) FAIRCHILDSEMICONDUCTOR
1.90
2.10
2.15
2.70
0.00
0.90
1.37
2.70
2.10
1.95
1.90
1.75
C.L.
23
16
2.70
0.60
26
0.40
27
0.05
0.00
C.L.
28
29
0.50 TYP
30
1.90
12
33
11
2.10
1.90
1.75
0.10
0.27
0.62
32
31
9
0.60(13X)
1
2
3
4
5
6
7
8
0.20
0.30 (13X)
LAND PATTERN
RECOMMENDATION
2.10
0.07
0.34
0.50 TYP
1.76
5.40
15
24
1.90
1.75
1.90
2.10
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