User’s Manual
8
表紙
78K0/Kx2
ユーザーズマニュアル ハードウェア編
8 ビット・シングルチップ・マイクロコントローラ
本資料に記載の全ての情報は本資料発行時点のものであり、ルネサス エレクトロニクスは、
予告なしに、本資料に記載した製品または仕様を変更することがあります。
ルネサス エレクトロニクスのホームページなどにより公開される最新情報をご確認ください。
www.renesas.com
Rev.4.01
2010.07
ご注意書き
１． 本資料に記載されている内容は本資料発行時点のものであり、予告なく変更することがあります。当社製品
のご購入およびご使用にあたりましては、事前に当社営業窓口で最新の情報をご確認いただきますとともに、
当社ホームページなどを通じて公開される情報に常にご注意ください。
2.
本資料に記載された当社製品および技術情報の使用に関連し発生した第三者の特許権、著作権その他の知的
財産権の侵害等に関し、当社は、一切その責任を負いません。当社は、本資料に基づき当社または第三者の
特許権、著作権その他の知的財産権を何ら許諾するものではありません。
3.
当社製品を改造、改変、複製等しないでください。
4.
本資料に記載された回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作例、応用例を説
明するものです。お客様の機器の設計において、回路、ソフトウェアおよびこれらに関連する情報を使用す
る場合には、お客様の責任において行ってください。これらの使用に起因しお客様または第三者に生じた損
害に関し、当社は、一切その責任を負いません。
5.
輸出に際しては、「外国為替及び外国貿易法」その他輸出関連法令を遵守し、かかる法令の定めるところに
より必要な手続を行ってください。本資料に記載されている当社製品および技術を大量破壊兵器の開発等の
目的、軍事利用の目的その他軍事用途の目的で使用しないでください。また、当社製品および技術を国内外
の法令および規則により製造・使用・販売を禁止されている機器に使用することができません。
6.
本資料に記載されている情報は、正確を期すため慎重に作成したものですが、誤りがないことを保証するも
のではありません。万一、本資料に記載されている情報の誤りに起因する損害がお客様に生じた場合におい
ても、当社は、一切その責任を負いません。
7.
当社は、当社製品の品質水準を「標準水準」、
「高品質水準」および「特定水準」に分類しております。また、
各品質水準は、以下に示す用途に製品が使われることを意図しておりますので、当社製品の品質水準をご確
認ください。お客様は、当社の文書による事前の承諾を得ることなく、「特定水準」に分類された用途に当
社製品を使用することができません。また、お客様は、当社の文書による事前の承諾を得ることなく、意図
されていない用途に当社製品を使用することができません。当社の文書による事前の承諾を得ることなく、
「特定水準」に分類された用途または意図されていない用途に当社製品を使用したことによりお客様または
第三者に生じた損害等に関し、当社は、一切その責任を負いません。なお、当社製品のデータ・シート、デ
ータ・ブック等の資料で特に品質水準の表示がない場合は、標準水準製品であることを表します。
標準水準：
コンピュータ、OA 機器、通信機器、計測機器、AV 機器、家電、工作機械、パーソナル機器、
産業用ロボット
高品質水準： 輸送機器（自動車、電車、船舶等）、交通用信号機器、防災・防犯装置、各種安全装置、生命
維持を目的として設計されていない医療機器（厚生労働省定義の管理医療機器に相当）
特定水準：
航空機器、航空宇宙機器、海底中継機器、原子力制御システム、生命維持のための医療機器（生
命維持装置、人体に埋め込み使用するもの、治療行為（患部切り出し等）を行うもの、その他
直接人命に影響を与えるもの）
（厚生労働省定義の高度管理医療機器に相当）またはシステム
等
8.
本資料に記載された当社製品のご使用につき、特に、最大定格、動作電源電圧範囲、放熱特性、実装条件そ
の他諸条件につきましては、当社保証範囲内でご使用ください。当社保証範囲を超えて当社製品をご使用さ
れた場合の故障および事故につきましては、当社は、一切その責任を負いません。
9.
当社は、当社製品の品質および信頼性の向上に努めておりますが、半導体製品はある確率で故障が発生した
り、使用条件によっては誤動作したりする場合があります。また、当社製品は耐放射線設計については行っ
ておりません。当社製品の故障または誤動作が生じた場合も、人身事故、火災事故、社会的損害などを生じ
させないようお客様の責任において冗長設計、延焼対策設計、誤動作防止設計等の安全設計およびエージン
グ処理等、機器またはシステムとしての出荷保証をお願いいたします。特に、マイコンソフトウェアは、単
独での検証は困難なため、お客様が製造された最終の機器・システムとしての安全検証をお願いいたします。
10.
当社製品の環境適合性等、詳細につきましては製品個別に必ず当社営業窓口までお問合せください。ご使用
に際しては、特定の物質の含有･使用を規制する RoHS 指令等、適用される環境関連法令を十分調査のうえ、
かかる法令に適合するようご使用ください。お客様がかかる法令を遵守しないことにより生じた損害に関し
て、当社は、一切その責任を負いません。
11.
本資料の全部または一部を当社の文書による事前の承諾を得ることなく転載または複製することを固くお
断りいたします。
12.
本資料に関する詳細についてのお問い合わせその他お気付きの点等がございましたら当社営業窓口までご
照会ください。
注 1.
本資料において使用されている「当社」とは、ルネサス エレクトロニクス株式会社およびルネサス エレ
クトロニクス株式会社がその総株主の議決権の過半数を直接または間接に保有する会社をいいます。
注 2.
本資料において使用されている「当社製品」とは、注 1 において定義された当社の開発、製造製品をいい
ます。
CMOSデバイスの一般的注意事項
① 入力端子の印加波形
入力ノイズや反射波による波形歪みは誤動作の原因になりますので注意してください。
CMOSデバイスの入力がノイズなどに起因して，VIL（MAX.）からVIH（MIN.）までの領域にとどまる
ような場合は，誤動作を引き起こす恐れがあります。入力レベルが固定な場合はもちろん，VIL（MAX.）
からVIH（MIN.）までの領域を通過する遷移期間中にチャタリングノイズ等が入らないようご使用く
ださい。
② 未使用入力の処理
CMOSデバイスの未使用端子の入力レベルは固定してください。
未使用端子入力については，CMOSデバイスの入力に何も接続しない状態で動作させるのではなく，
プルアップかプルダウンによって入力レベルを固定してください。また，未使用の入出力端子が出
力となる可能性（タイミングは規定しません）を考慮すると，個別に抵抗を介してVDDまたはGNDに
接続することが有効です。
資料中に「未使用端子の処理」について記載のある製品については，その内容を守ってください。
③ 静電気対策
MOSデバイス取り扱いの際は静電気防止を心がけてください。
MOSデバイスは強い静電気によってゲート絶縁破壊を生じることがあります。運搬や保存の際に
は，当社が出荷梱包に使用している導電性のトレーやマガジン・ケース，または導電性の緩衝材，
金属ケースなどを利用し，組み立て工程にはアースを施してください。プラスチック板上に放置し
たり，端子を触ったりしないでください。
また，MOSデバイスを実装したボードについても同様の扱いをしてください。
④ 初期化以前の状態
電源投入時，MOSデバイスの初期状態は不定です。
電源投入時の端子の出力状態や入出力設定，レジスタ内容などは保証しておりません。ただし，
リセット動作やモード設定で定義している項目については，これらの動作ののちに保証の対象とな
ります。
リセット機能を持つデバイスの電源投入後は，まずリセット動作を実行してください。
⑤ 電源投入切断順序
内部動作および外部インタフェースで異なる電源を使用するデバイスの場合，原則として内部電
源を投入した後に外部電源を投入してください。切断の際には，原則として外部電源を切断した後
に内部電源を切断してください。逆の電源投入切断順により，内部素子に過電圧が印加され，誤動
作を引き起こしたり，異常電流が流れ内部素子を劣化させたりする場合があります。
資料中に「電源投入切断シーケンス」についての記載のある製品については，その内容を守って
ください。
⑥ 電源OFF時における入力信号
当該デバイスの電源がOFF状態の時に，入力信号や入出力プルアップ電源を入れないでください。
入力信号や入出力プルアップ電源からの電流注入により，誤動作を引き起こしたり，異常電流が流
れ内部素子を劣化させたりする場合があります。
資料中に「電源OFF時における入力信号」についての記載のある製品については，その内容を守
ってください。
このマニュアルの使い方
対 象 者
このマニュアルは、78K0/Kx2マイクロコントローラの機能を理解し，その応用システムや応用プログ
ラムを設計，開発するユーザのエンジニアを対象としています。
対象製品は，次に示す各製品です。
従来規格品
78K0/KB2
78K0/KC2
拡張規格品
μ PD78F0500, 78F0501, 78F0502, 78F0503,
μ PD78F0500A, 78F0501A, 78F0502A, 78F0503A,
78F0503D, 78F0500(A), 78F0501(A), 78F0502(A),
78F0503DA, 78F0500A(A), 78F0501A(A),
78F0503(A), 78F0500(A2), 78F0501(A2),
78F0502A(A), 78F0503A(A), 78F0500A(A2),
78F0502(A2), 78F0503(A2)
78F0501A(A2), 78F0502A(A2), 78F0503A(A2)
μ PD78F0511, 78F0512, 78F0513, 78F0514,
μ PD78F0511A, 78F0512A, 78F0513A, 78F0514A,
78F0515, 78F0513D, 78F0515D, 78F0511(A),
78F0515A, 78F0513DA, 78F0515DA,
78F0512(A), 78F0513(A), 78F0514(A),
78F0511A(A), 78F0512A(A), 78F0513A(A),
78F0515(A), 78F0511(A2), 78F0512(A2),
78F0514A(A), 78F0515A(A), 78F0511A(A2),
78F0513(A2), 78F0514(A2), 78F0515(A2)
78F0512A(A2), 78F0513A(A2), 78F0514A(A2),
78F0515A(A2)
78K0/KD2
78K0/KE2
78K0/KF2
μ PD78F0521, 78F0522, 78F0523, 78F0524,
μ PD78F0521A, 78F0522A, 78F0523A, 78F0524A,
78F0525, 78F0526, 78F0527, 78F0527D,
78F0525A, 78F0526A, 78F0527A, 78F0527DA,
78F0521(A), 78F0522(A), 78F0523(A),
78F0521A(A), 78F0522A(A), 78F0523A(A),
78F0524(A), 78F0525(A), 78F0526(A),
78F0524A(A), 78F0525A(A), 78F0526A(A),
78F0527(A), 78F0521(A2), 78F0522(A2),
78F0527A(A), 78F0521A(A2), 78F0522A(A2),
78F0523(A2), 78F0524(A2), 78F0525(A2),
78F0523A(A2), 78F0524A(A2), 78F0525A(A2),
78F0526(A2), 78F0527(A2)
78F0526A(A2), 78F0527A(A2)
μ PD78F0531, 78F0532, 78F0533, 78F0534,
μ PD78F0531A, 78F0532A, 78F0533A, 78F0534A,
78F0535, 78F0536, 78F0537, 78F0537D,
78F0535A, 78F0536A, 78F0537A, 78F0537DA,
78F0531(A), 78F0532(A), 78F0533(A),
78F0531A(A), 78F0532A(A), 78F0533A(A),
78F0534(A), 78F0535(A), 78F0536(A),
78F0534A(A), 78F0535A(A), 78F0536A(A),
78F0537(A), 78F0531(A2), 78F0532(A2),
78F0537A(A), 78F0531A(A2), 78F0532A(A2),
78F0533(A2), 78F0534(A2), 78F0535(A2),
78F0533A(A2), 78F0534A(A2), 78F0535A(A2),
78F0536(A2), 78F0537(A2)
78F0536A(A2), 78F0537A(A2)
μ PD78F0544, 78F0545, 78F0546, 78F0547,
μ PD78F0544A, 78F0545A, 78F0546A, 78F0547A,
78F0547D, 78F0544(A), 78F0545(A),
78F0547DA, 78F0544A(A), 78F0545A(A),
78F0546(A), 78F0547(A), 78F0544(A2),
78F0546A(A), 78F0547A(A), 78F0544A(A2),
78F0545(A2), 78F0546(A2), 78F0547(A2)
78F0545A(A2), 78F0546A(A2), 78F0547A(A2)
従来規格品と拡張規格品の違い
78K0/Kx2マイクロコントローラの従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA,
78F05xxDA）の違いは，次のとおりです。
・A/D変換時間
・X1発振回路特性
・命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロック周波数，外部メイン・
システム・クロック入力ハイ・レベル幅，ロウ・レベル幅（AC特性）
・フラッシュ・メモリ書き換え回数と保持年数
・セルフ・プログラミング・ライブラリの処理時間
・セルフ・プログラミング・ライブラリの割り込み応答時間
詳細については，1. 1 従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA, 78F05xxDA）の
違いを参照してください。
目
的
このマニュアルは，次の構成に示す機能をユーザに理解していただくことを目的としています。
構
成
78K0/Kx2マイクロコントローラのマニュアルは，このマニュアルと命令編（78K0マイクロコントロー
ラ共通）の2冊に分かれています。
78K0/Kx2
78K/0シリーズ
ユーザーズ・マニュアル
ユーザーズ・マニュアル
命令編
●端子機能
●CPU機能
●内部ブロック機能
●命令セット
●割り込み
●命令の説明
●その他の内蔵周辺機能
●電気的特性
読 み 方
このマニュアルを読むにあたっては，電気，論理回路，マイクロコントローラの一般知識を必要とし
ます。
□ 78K0/Kx2マイクロコントローラの(A) 水準品，(A2) 水準品のマニュアルとしてお使いになる方へ
→標準製品と (A) 水準品，(A2) 水準品は品質水準のみが異なります。 (A) 水準品，(A2) 水準品
については品名を次のように読み替えてください。
・μ PD78F05xx→μ PD78F05xx(A), 78F05xx(A2)
・μ PD78F05xxA→μ PD78F05xxA(A), 78F05xxA(A2)
→目次に従って読んでください。本文欄外の★印は，本版で改訂された主な箇所を示しています。
この"★"をPDF上でコピーして「検索する文字列」に指定することによって，改版箇所を容易に
検索できます。
□レジスタ・フォーマットの見方
→ビット番号を□で囲んでいるものは，そのビット名称がRA78K0では予約語に，CC78K0では
#pragma sfr指令で，sfr変数として定義されているものです。
□レジスタ名が分かっていてレジスタの詳細を確認するとき
→付録C レジスタ索引を利用してください。
□78K0マイクロコントローラの命令機能の詳細を知りたいとき
→別冊の78K/0シリーズ
凡
例
データ表記の重み
ユーザーズ・マニュアル
命令編（U12326J）を参照してください。
：左が上位桁，右が下位桁
アクティブ・ロウの表記 ：×××（端子，信号名称に上線）
注
：本文中につけた注の説明
注意
：気をつけて読んでいただきたい内容
備考
：本文の補足説明
数の表記
：2進数…××××または××××B
10進数…××××
16進数…××××H
関連資料
関連資料は暫定版の場合がありますが，この資料では「暫定」の表示をしておりません。あらかじめご了承くだ
さい。
デバイスの関連資料
資
料
名
資料番号
和
78K0/Kx2
78K0/Kx2
ユーザーズ・マニュアル
アプリケーション・ノート
英
文
このマニュアル U18598E
ユーザーズ・マニュアル
78K/0シリーズ
文
命令編
フラッシュ・メモリ・プログラミング
U12326J
U12326E
U17739J
U17739E
U17516J
U17516E
U17517J
U17517E
U18274J
U18274E
U18275J
U18275E
（プログラマ編）
78K0/Kx2
78K0/Kx2
ユーザーズ・マニュアル
アプリケーション・ノート
78K0マイクロコントローラ
®
EEPROM エミュレーション
ユーザーズ・マニュアル
セルフ・プログラミング・ライブラリ
78K0マイクロコントローラ
フラッシュ・メモリ・セルフ・プログラミング
Type01
ユーザーズ・マニュアル
EEPROMエミュレーション・ライブラリ Type01
フラッシュ・メモリ書き込み用の資料（ユーザーズ・マニュアル）
資
料
名
資料番号
和
文
英
PG-FP5 フラッシュ・メモリ・プログラマ
U18865J
U18865E
PG-FP4 フラッシュ・メモリ・プログラマ
U15260J
U15260E
注意
文
上記関連資料は予告なしに内容を変更することがあります。設計などには，必ず最新の資料をご使用くださ
い。
開発ツール（ハードウエア）の資料（ユーザーズ・マニュアル）
資
料
名
資料番号
和
QB-78K0KX2
QB-MINI2
インサーキット・エミュレータ
プログラミング機能付きオンチップ・デバッグ・エミュレータ
文
英
文
U17341J
U17341E
U18371J
U18371E
開発ツール（ソフトウエア）の資料
資
料
名
資料番号
和
RA78K0
Ver.3.80
アセンブラ・パッケージ
ユーザーズ・マニュアル
注1
RA78K0
Ver.4.01
CC78K0
Ver.3.70 Cコンパイラ
使用上の留意点（文書）
ユーザーズ・マニュアル
CC78K0
SM+
Ver4.00 使用上の留意点（文書）
U17199J
U17199E
言語編
U17198J
U17198E
構造化アセンブリ言語編 U17197J
U17197E
システム・シミュレータ
文
ZUD-CD-07-0181
ZUD-CD-07-0181-E
操作編
U17201J
U17201E
言語編
U17200J
U17200E
ZUD-CD-07-0103
ZUD-CD-07-0103-E
注2
ユーザーズ・マニュアル
英
操作編
注1
注2
文
操作編
U18601J
U18601E
ユーザ・オープン・
U18212J
U18212E
操作編
U18330J
U18330E
操作編
U18492J
U18492E
U16934J
U16934E
U18416J
U18416E
インタフェース編
ID78K0-QB
Ver.2.94
統合デバッガ
ユーザーズ・マニュアル
ID78K0-QB
Ver.3.00
統合デバッガ
ユーザーズ・マニュアル
PM plus Ver.5.20
注4
PM+ Ver.6.30
注3
ユーザーズ・マニュアル
ユーザーズ・マニュアル
注1. この資料は，RA78K0 Ver.4.01のインストール時に，ツール本体と一緒に，PCにインストールされます。
「RA78K0 Ver.4.01 使用上の留意点（文書）」に記載されていない内容に関しては，RA78K0 Ver.3.80のユ
ーザーズ・マニュアルを参照してください。
2. この資料は，CC78K0 Ver.4.00のインストール時に，ツール本体と一緒に，PCにインストールされます。
「CC78K0
Ver4.00
使用上の留意点（文書）」に記載されていない内容に関しては，CC78K0
Ver.3.70の
ユーザーズ・マニュアルを参照してください。
3. PM+
Ver.5.20は，RA78K0 Ver.3.80に同梱されている統合開発環境です。
4. PM+
Ver.6.30は，RA78K0 Ver.4.01に同梱されている統合開発環境です。ソフトウエア・ツール（アセンブ
ラ，Cコンパイラ，デバッガ，シミュレータ）の複数の異なるバージョン製品を管理することができます。
注意
上記関連資料は予告なしに内容を変更することがあります。設計などには，必ず最新の資料をご使用くださ
い。
その他の資料
資
料
名
資料番号
和
SEMICONDUCTOR SELECTION GUIDE -Products and Packages-
X13769X
半導体デバイス
注
実装マニュアル
英
文
NEC半導体デバイスの品質水準
C11531J
C11531E
NEC半導体デバイスの信頼性品質管理
C10983J
C10983E
静電気放電（ESD）破壊対策ガイド
C11892J
C11892E
半導体
C12769J
−
U11416J
−
C10302J
−
品質／信頼性ハンドブック
マイクロコンピュータ関連製品ガイド
★
文
社外メーカ編
ROMコードの発注方法 インフォメーション
注 「半導体デバイス実装マニュアル」のホーム・ページ参照
和文：http://www2.renesas.com/pkg/ja/jissou/index.html
英文：http://www2.renesas.com/pkg/en/mount/index.html
注意
上記関連資料は予告なしに内容を変更することがあります。設計などには，必ず最新の資料をご使用くださ
い。
すべての商標および登録商標は、それぞれの所有者に帰属します。
EEPROMは、ルネサス エレクトロニクス株式会社の登録商標です。
Windowsは、米国Microsoft Corporationの米国およびその他の国における登録商標または商標です。
SuperFlashは、米国Silicon Storage Technology, Inc.の米国、日本などの国における登録商標です。
®
注意：本製品はSilicon Storage Technology, Inc.からライセンスを受けたSuperFlash を使用しています。
目次
第1章
1. 1
1. 2
1. 3
1. 4
1. 5
1. 6
1. 7
1. 8
第2章
概
説 ･･･ 19
従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA, 78F05xxDA）の違い ･･･ 19
1. 1. 1
A/D変換時間 ･･･ 20
1. 1. 2
X1発振回路特性 ･･･ 20
1. 1. 3 命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロッ
ク周波数，外部メイン・システム・クロック入力ハイ・レベル幅，ロウ・レベル幅（AC
特性）･･･ 21
1. 1. 4 フラッシュ・メモリ書き換え回数と保持年数 ･･･ 22
1. 1. 5 セルフ・プログラミング・ライブラリの処理時間 ･･･ 23
1. 1. 6 セルフ・プログラミング・ライブラリの割り込み応答時間 ･･･ 29
特
徴 ･･･ 33
応用分野 ･･･ 34
オーダ情報 ･･･ 35
端子接続図（Top View） ･･･ 42
1. 5. 1 78K0/KB2 ･･･ 42
1. 5. 2 78K0/KC2 ･･･ 44
1. 5. 3 78K0/KD2 ･･･ 47
1. 5. 4 78K0/KE2 ･･･ 48
1. 5. 5 78K0/KF2 ･･･ 50
端子名称 ･･･ 51
ブロック図 ･･･ 52
1. 7. 1 78K0/KB2 ･･･ 52
1. 7. 2 78K0/KC2 ･･･ 53
1. 7. 3 78K0/KD2 ･･･ 54
1. 7. 4 78K0/KE2 ･･･ 55
1. 7. 5 78K0/KF2 ･･･ 56
機能概要 ･･･ 57
端子機能 ･･･ 60
2. 1
端子機能一覧 ･･･ 60
2. 1. 1 78K0/KB2 ･･･ 61
2. 1. 2 78K0/KC2 ･･･ 64
2. 1. 3 78K0/KD2 ･･･ 67
2. 1. 4 78K0/KE2 ･･･ 70
2. 1. 5 78K0/KF2 ･･･ 74
2. 2 端子機能の説明 ･･･ 78
2. 2. 1 P00-P06（Port 0）
2. 2. 2 P10-P17（Port 1）
2. 2. 3 P20-P27（Port 2）
2. 2. 4 P30-P33（Port 3）
2. 2. 5 P40-P47（Port 4）
R01UH0008JJ0401 Rev.4.01
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･･･
･･･
･･･
･･･
･･･
78
79
81
82
83
9
2. 2. 6 P50-P57（Port 5） ･･･ 84
2. 2. 7 P60-P67（Port 6） ･･･ 84
2. 2. 8 P70-P77（Port 7） ･･･ 85
2. 2. 9 P120-P124（Port 12） ･･･ 86
2. 2. 10 P130（Port 13） ･･･ 88
2. 2. 11 P140-P145（Port 14） ･･･ 88
2. 2. 12 AVREF, AVSS, VDD, EVDD, VSS, EVSS ･･･ 89
2. 2. 13 RESET ･･･ 91
2. 2. 14 REGC ･･･ 91
2. 2. 15 FLMD0 ･･･ 91
2. 3 端子の入出力回路と未使用端子の処理 ･･･ 92
第3章
CPUアーキテクチャ ･･･ 96
3. 1
メモリ空間 ･･･ 96
3. 1. 1 内部プログラム・メモリ空間 ･･･ 111
3. 1. 2 メモリ・バンク（フラッシュ・メモリが96 Kバイト以上の製品のみ） ･･･ 113
3. 1. 3 内部データ・メモリ空間 ･･･ 114
3. 1. 4 特殊機能レジスタ（SFR：Special Function Register）領域 ･･･ 116
3. 1. 5 データ・メモリ・アドレシング ･･･ 116
3. 2 プロセッサ・レジスタ ･･･ 125
3. 2. 1 制御レジスタ ･･･ 125
3. 2. 2 汎用レジスタ ･･･ 128
3. 2. 3 特殊機能レジスタ（SFR：Special Function Register） ･･･ 130
3. 3 命令アドレスのアドレシング ･･･ 136
3. 3. 1 レラティブ・アドレシング ･･･ 136
3. 3. 2 イミーディエト・アドレシング ･･･ 137
3. 3. 3 テーブル・インダイレクト・アドレシング ･･･ 138
3. 3. 4 レジスタ・アドレシング ･･･ 138
3. 4 オペランド・アドレスのアドレシング ･･･ 139
3. 4. 1 インプライド・アドレシング ･･･ 139
3. 4. 2 レジスタ・アドレシング ･･･ 140
3. 4. 3 ダイレクト・アドレシング ･･･ 141
3. 4. 4 ショート・ダイレクト・アドレシング ･･･ 142
3. 4. 5 特殊機能レジスタ（SFR）アドレシング ･･･ 143
3. 4. 6 レジスタ・インダイレクト・アドレシング ･･･ 144
3. 4. 7 ベースト・アドレシング ･･･ 145
3. 4. 8 ベースト・インデクスト・アドレシング ･･･ 146
3. 4. 9 スタック・アドレシング ･･･ 147
第4章 メモリ・バンク切り替え機能 （フラッシュ・メモリが96 Kバイト以上の製品
のみ） ･･･ 148
4. 1
4. 2
4. 3
4. 4
メモリ・バンク ･･･ 148
メモリ空間表現の違い ･･･ 149
メモリ・バンク選択レジスタ（BANK） ･･･ 150
メモリ・バンク切り替え使用方法 ･･･ 151
4. 4. 1 メモリ・バンク間の値の参照 ･･･ 151
4. 4. 2 メモリ・バンク間の命令分岐 ･･･ 153
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10
4. 4. 3
4. 4. 4
第5章
5. 1
5. 2
5. 3
5. 4
5. 5
5. 6
第6章
メモリ・バンク間のサブルーチン・コール ･･･ 155
割り込みによるバンク・エリアへの命令分岐 ･･･ 157
ポート機能 ･･･ 159
ポートの機能 ･･･ 159
ポートの構成 ･･･ 163
5. 2. 1 ポート0 ･･･ 164
5. 2. 2 ポート1 ･･･ 175
5. 2. 3 ポート2 ･･･ 181
5. 2. 4 ポート3 ･･･ 183
5. 2. 5 ポート4 ･･･ 186
5. 2. 6 ポート5 ･･･ 188
5. 2. 7 ポート6 ･･･ 189
5. 2. 8 ポート7 ･･･ 193
5. 2. 9 ポート12 ･･･ 195
5. 2. 10 ポート13 ･･･ 198
5. 2. 11 ポート14 ･･･ 199
ポート機能を制御するレジスタ ･･･ 203
ポート機能の動作 ･･･ 219
5. 4. 1 入出力ポートへの書き込み ･･･ 219
5. 4. 2 入出力ポートからの読み出し ･･･ 220
5. 4. 3 入出力ポートでの演算 ･･･ 220
兼用機能使用時のポート・モード・レジスタ，出力ラッチの設定 ･･･ 220
ポート・レジスタn（Pn）に対する1ビット・メモリ操作命令に関する注意事項 ･･･ 223
クロック発生回路 ･･･ 224
6. 1
6. 2
6. 3
6. 4
クロック発生回路の機能 ･･･ 224
クロック発生回路の構成 ･･･ 225
クロック発生回路を制御するレジスタ ･･･ 228
システム・クロック発振回路 ･･･ 239
6. 4. 1 X1発振回路 ･･･ 239
6. 4. 2 XT1発振回路 ･･･ 239
6. 4. 3 サブシステム・クロックを使用しない場合 ･･･ 242
6. 4. 4 高速内蔵発振回路 ･･･ 242
6. 4. 5 低速内蔵発振回路 ･･･ 242
6. 4. 6 プリスケーラ ･･･ 242
6. 5 クロック発生回路の動作 ･･･ 243
6. 6 クロックの制御 ･･･ 247
6. 6. 1 高速システム・クロックの制御例 ･･･ 247
6. 6. 2 高速内蔵発振クロックの制御例 ･･･ 250
6. 6. 3 サブシステム・クロックの制御例 ･･･ 253
6. 6. 4 低速内蔵発振クロックの制御例 ･･･ 255
6. 6. 5 CPUクロック，周辺ハードウエア・クロックへの供給クロック ･･･ 256
6. 6. 6 CPUクロック状態移行図 ･･･ 257
6. 6. 7 CPUクロックの移行前の条件と移行後の処理 ･･･ 263
6. 6. 8 CPUクロックの切り替えとメイン・システム・クロックの切り替えに要する時間 ･･･ 265
6. 6. 9 クロック発振停止前の条件 ･･･ 267
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11
6. 6. 10
第7章
周辺ハードウエアとソース・クロック ･･･ 268
16ビット・タイマ／イベント・カウンタ00, 01 ･･･ 269
7. 1
7. 2
7. 3
7. 4
16ビット・タイマ／イベント・カウンタ00, 01の機能 ･･･ 269
16ビット・タイマ／イベント・カウンタ00, 01の構成 ･･･ 270
16ビット・タイマ／イベント・カウンタ00, 01を制御するレジスタ ･･･ 276
16ビット・タイマ／イベント・カウンタ00, 01の動作 ･･･ 287
7. 4. 1 インターバル・タイマとしての動作 ･･･ 287
7. 4. 2 方形波出力としての動作 ･･･ 290
7. 4. 3 外部イベント・カウンタとしての動作 ･･･ 294
7. 4. 4 TI00n端子の有効エッジ入力によるクリア＆スタート・モードとしての動作 ･･･ 298
7. 4. 5 フリー・ランニング・タイマとしての動作 ･･･ 314
7. 4. 6 PPG出力としての動作 ･･･ 324
7. 4. 7 ワンショット・パルス出力としての動作 ･･･ 328
7. 4. 8 パルス幅測定としての動作 ･･･ 333
7. 5 TM0nの特殊な使用方法 ･･･ 342
7. 5. 1 CR01nのTM0n動作中の書き換え ･･･ 342
7. 5. 2 LVS0n, LVR0nの設定について ･･･ 342
7. 6 16ビット・タイマ／イベント・カウンタ00, 01の注意事項 ･･･ 344
第8章
8ビット・タイマ／イベント・カウンタ50, 51 ･･･ 349
8. 1
8. 2
8. 3
8. 4
8ビット・タイマ／イベント・カウンタ50, 51の機能 ･･･ 349
8ビット・タイマ／イベント・カウンタ50, 51の構成 ･･･ 349
8ビット・タイマ／イベント・カウンタ50, 51を制御するレジスタ ･･･ 352
8ビット・タイマ／イベント・カウンタ50, 51の動作 ･･･ 358
8. 4. 1 インターバル・タイマとしての動作 ･･･ 358
8. 4. 2 外部イベント・カウンタとしての動作 ･･･ 360
8. 4. 3 方形波出力としての動作 ･･･ 361
8. 4. 4 PWM出力としての動作 ･･･ 362
8. 5 8ビット・タイマ／イベント・カウンタ50, 51の注意事項 ･･･ 366
第9章
9. 1
9. 2
9. 3
9. 4
第10章
10. 1
10. 2
10. 3
10. 4
8ビット・タイマH0, H1 ･･･ 367
8ビット・タイマH0, H1の機能 ･･･ 367
8ビット・タイマH0, H1の構成 ･･･ 367
8ビット・タイマH0, H1を制御するレジスタ ･･･ 371
8ビット・タイマH0, H1の動作 ･･･ 377
9. 4. 1 インターバル・タイマ／方形波出力としての動作 ･･･ 377
9. 4. 2 PWM出力としての動作 ･･･ 380
9. 4. 3 キャリア・ジェネレータとしての動作（8ビット・タイマH1のみ） ･･･ 386
時計用タイマ ･･･ 393
時計用タイマの機能 ･･･ 393
時計用タイマの構成 ･･･ 395
時計用タイマを制御するレジスタ ･･･ 395
時計用タイマの動作 ･･･ 397
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12
10. 4. 1 時計用タイマとしての動作 ･･･ 397
10. 4. 2 インターバル・タイマとしての動作 ･･･ 398
10. 5 時計用タイマの注意事項 ･･･ 399
第11章
11. 1
11. 2
11. 3
11. 4
第12章
12. 1
12. 2
12. 3
12. 4
第13章
ウォッチドッグ・タイマ ･･･ 400
ウォッチドッグ・タイマの機能 ･･･ 400
ウォッチドッグ・タイマの構成 ･･･ 401
ウォッチドッグ・タイマを制御するレジスタ ･･･ 402
ウォッチドッグ・タイマの動作 ･･･ 403
11. 4. 1 ウォッチドッグ・タイマの動作制御 ･･･ 403
11. 4. 2 ウォッチドッグ・タイマのオーバフロー時間の設定 ･･･ 404
11. 4. 3 ウォッチドッグ・タイマのウインドウ・オープン期間の設定 ･･･ 405
クロック出力／ブザー出力制御回路 ･･･ 407
クロック出力／ブザー出力制御回路の機能 ･･･ 407
クロック出力／ブザー出力制御回路の構成 ･･･ 408
クロック出力／ブザー出力制御回路を制御するレジスタ ･･･ 408
クロック出力／ブザー出力制御回路の動作 ･･･ 412
12. 4. 1 クロック出力としての動作 ･･･ 412
12. 4. 2 ブザー出力としての動作 ･･･ 412
A/Dコンバータ ･･･ 413
13. 1
13. 2
13. 3
13. 4
A/Dコンバータの機能 ･･･ 413
A/Dコンバータの構成 ･･･ 414
A/Dコンバータで使用するレジスタ ･･･ 416
A/Dコンバータの動作 ･･･ 425
13. 4. 1 A/Dコンバータの基本動作 ･･･ 425
13. 4. 2 入力電圧と変換結果 ･･･ 426
13. 4. 3 A/Dコンバータの動作モード ･･･ 428
13. 5 A/Dコンバータ特性表の読み方 ･･･ 430
13. 6 A/Dコンバータの注意事項 ･･･ 433
第14章
14. 1
14. 2
14. 3
14. 4
シリアル・インタフェースUART0 ･･･ 437
シリアル・インタフェースUART0の機能 ･･･ 437
シリアル・インタフェースUART0の構成 ･･･ 438
シリアル・インタフェースUART0を制御するレジスタ ･･･ 441
シリアル・インタフェースUART0の動作 ･･･ 446
14. 4. 1 動作停止モード ･･･ 446
14. 4. 2 アシンクロナス・シリアル・インタフェース（UART）モード ･･･ 447
14. 4. 3 専用ボー・レート・ジェネレータ ･･･ 453
14. 4. 4 ボー・レートの算出 ･･･ 455
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13
第15章
15. 1
15. 2
15. 3
15. 4
第16章
16. 1
16. 2
16. 3
16. 4
第17章
17. 1
17. 2
17. 3
17. 4
第18章
シリアル・インタフェースUART6 ･･･ 459
シリアル・インタフェースUART6の機能 ･･･ 459
シリアル・インタフェースUART6の構成 ･･･ 464
シリアル・インタフェースUART6を制御するレジスタ ･･･ 467
シリアル・インタフェースUART6の動作 ･･･ 477
15. 4. 1 動作停止モード ･･･ 477
15. 4. 2 アシンクロナス・シリアル・インタフェース（UART）モード ･･･ 478
15. 4. 3 専用ボー・レート・ジェネレータ ･･･ 492
15. 4. 4 ボー・レートの算出 ･･･ 493
シリアル・インタフェースCSI10, CSI11 ･･･ 499
シリアル・インタフェースCSI10, CSI11の機能 ･･･ 499
シリアル・インタフェースCSI10, CSI11の構成 ･･･ 500
シリアル・インタフェースCSI10, CSI11を制御するレジスタ ･･･ 502
シリアル・インタフェースCSI10, CSI11の動作 ･･･ 510
16. 4. 1 動作停止モード ･･･ 510
16. 4. 2 3線式シリアルI/Oモード ･･･ 511
シリアル・インタフェースCSIA0 ･･･ 523
シリアル・インタフェースCSIA0の機能 ･･･ 523
シリアル・インタフェースCSIA0の構成 ･･･ 524
シリアル・インタフェースCSIA0を制御するレジスタ ･･･ 526
シリアル・インタフェースCSIA0の動作 ･･･ 535
17. 4. 1 動作停止モード ･･･ 535
17. 4. 2 3線式シリアルI/Oモード ･･･ 535
17. 4. 3 自動送受信機能付き3線式シリアルI/Oモード ･･･ 541
シリアル・インタフェースIIC0 ･･･ 563
18. 1
18. 2
18. 3
18. 4
シリアル・インタフェースIIC0の機能 ･･･ 563
シリアル・インタフェースIIC0の構成 ･･･ 566
シリアル・インタフェースIIC0を制御するレジスタ ･･･ 569
I2Cバス・モードの機能 ･･･ 582
18. 4. 1 端子構成 ･･･ 582
18. 5 I2Cバスの定義および制御方法 ･･･ 583
18. 5. 1 スタート・コンディション ･･･ 583
18. 5. 2 アドレス ･･･ 584
18. 5. 3 転送方向指定 ･･･ 584
18. 5. 4 アクノリッジ（ACK） ･･･ 585
18. 5. 5 ストップ・コンディション ･･･ 586
18. 5. 6 ウエイト ･･･ 587
18. 5. 7 ウエイト解除方法 ･･･ 589
18. 5. 8 割り込み要求（INTIIC0）発生タイミングおよびウエイト制御 ･･･ 590
18. 5. 9 アドレスの一致検出方法 ･･･ 591
18. 5. 10 エラーの検出 ･･･ 591
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14
18. 5. 11 拡張コード ･･･ 592
18. 5. 12 アービトレーション ･･･ 593
18. 5. 13 ウエイク・アップ機能 ･･･ 595
18. 5. 14 通信予約 ･･･ 595
18. 5. 15 その他の注意事項 ･･･ 599
18. 5. 16 通信動作 ･･･ 600
18. 5. 17 I2C割り込み要求（INTIIC0）の発生タイミング ･･･ 608
18. 6 タイミング・チャート ･･･ 629
第19章
19. 1
19. 2
19. 3
19. 4
第20章
20. 1
20. 2
20. 3
20. 4
第21章
21. 1
21. 2
21. 3
第22章
乗除算器 ･･･ 636
乗除算器の機能 ･･･ 636
乗除算器の構成 ･･･ 636
乗除算器を制御するレジスタ ･･･ 641
乗除算器の動作 ･･･ 642
19. 4. 1 乗算動作 ･･･ 642
19. 4. 2 除算動作 ･･･ 644
割り込み機能 ･･･ 646
割り込み機能の種類 ･･･ 646
割り込み要因と構成 ･･･ 646
割り込み機能を制御するレジスタ ･･･ 651
割り込み処理動作 ･･･ 672
20. 4. 1 マスカブル割り込み要求の受け付け動作 ･･･ 672
20. 4. 2 ソフトウエア割り込み要求の受け付け動作 ･･･ 675
20. 4. 3 多重割り込み処理 ･･･ 675
20. 4. 4 割り込み要求の保留 ･･･ 678
キー割り込み機能 ･･･ 679
キー割り込みの機能 ･･･ 679
キー割り込みの構成 ･･･ 680
キー割り込みを制御するレジスタ ･･･ 681
スタンバイ機能 ･･･ 682
22. 1
スタンバイ機能と構成 ･･･ 682
22. 1. 1 スタンバイ機能 ･･･ 682
22. 1. 2 スタンバイ機能を制御するレジスタ ･･･ 683
22. 2 スタンバイ機能の動作 ･･･ 685
22. 2. 1 HALTモード ･･･ 685
22. 2. 2 STOPモード ･･･ 690
第23章
23. 1
リセット機能 ･･･ 696
リセット要因を確認するレジスタ ･･･ 706
R01UH0008JJ0401 Rev.4.01
2010.07.15
15
第24章
24. 1
24. 2
24. 3
24. 4
第25章
パワーオン・クリア回路 ･･･ 707
パワーオン・クリア回路の機能 ･･･
パワーオン・クリア回路の構成 ･･･
パワーオン・クリア回路の動作 ･･･
パワーオン・クリア回路の注意事項
707
708
708
･･･ 711
低電圧検出回路 ･･･ 713
25. 1
25. 2
25. 3
25. 4
低電圧検出回路の機能 ･･･ 713
低電圧検出回路の構成 ･･･ 713
低電圧検出回路を制御するレジスタ ･･･ 714
低電圧検出回路の動作 ･･･ 717
25. 4. 1 リセットとして使用時の設定 ･･･ 718
25. 4. 2 割り込みとして使用時の設定 ･･･ 723
25. 5 低電圧検出回路の注意事項 ･･･ 728
第26章
26. 1
26. 2
第27章
オプション・バイト ･･･ 731
オプション・バイトの機能 ･･･ 731
オプション・バイトのフォーマット ･･･ 732
フラッシュ・メモリ ･･･ 735
27. 1
27. 2
27. 3
27. 4
27. 5
27. 6
メモリ・サイズ切り替えレジスタ ･･･ 735
内部拡張RAMサイズ切り替えレジスタ ･･･ 736
フラッシュ・メモリ・プログラマによる書き込み方法 ･･･ 738
プログラミング環境 ･･･ 738
通信方式 ･･･ 739
オンボード上の端子処理 ･･･ 741
27. 6. 1 FLMD0端子 ･･･ 742
27. 6. 2 シリアル・インタフェース端子 ･･･ 742
27. 6. 3 RESET端子 ･･･ 743
27. 6. 4 ポート端子 ･･･ 744
27. 6. 5 REGC端子 ･･･ 744
27. 6. 6 その他の信号端子 ･･･ 744
27. 6. 7 電
源 ･･･ 745
27. 7 プログラミング方法 ･･･ 745
27. 7. 1 フラッシュ・メモリ制御 ･･･ 745
27. 7. 2 フラッシュ・メモリ・プログラミング・モード ･･･ 746
27. 7. 3 通信方式の選択 ･･･ 747
27. 7. 4 通信コマンド ･･･ 747
27. 8 セキュリティ設定 ･･･ 749
27. 9 PG-FP4, PG-FP5使用時の各コマンド処理時間（参考値） ･･･ 751
27. 10 セルフ書き込みによるフラッシュ・メモリ・プログラミング ･･･ 753
27. 10. 1 ブート・スワップ機能 ･･･ 765
27. 11 書き込み済み品発注用ROMコードの作成方法 ･･･ 767
27. 11. 1 ROMコードの発注手順 ･･･ 767
R01UH0008JJ0401 Rev.4.01
2010.07.15
16
第28章
28. 1
28. 2
第29章
オンチップ・デバッグ機能 （μ PD78F05xxD, 78F05xxDAのみ） ･･･ 769
QB-MINI2とμ PD78F05xxD, 78F05xxDAの接続 ･･･ 769
QB-MINI2が使用する予約領域 ･･･ 771
命令セットの概要 ･･･ 772
29. 1
凡
例 ･･･ 773
29. 1. 1 オペランドの表現形式と記述方法 ･･･ 773
29. 1. 2 オペレーション欄の説明 ･･･ 774
29. 1. 3 フラグ動作欄の説明 ･･･ 774
29. 2 オペレーション一覧 ･･･ 775
29. 3 アドレシング別命令一覧 ･･･ 783
第30章
電気的特性（標準品） ･･･ 787
第31章
電気的特性（(A) 水準品） ･･･ 817
第32章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃） ･･･ 845
第33章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃） ･･･ 873
第34章
外 形 図 ･･･ 901
34. 1
34. 2
34. 3
34. 4
34. 5
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
･･･
･･･
･･･
･･･
･･･
901
904
909
911
921
第35章
半田付け推奨条件 ･･･ 925
第36章
ウエイトに関する注意事項 ･･･ 930
36. 1
36. 2
ウエイトに関する注意事項 ･･･ 930
ウエイトが発生する周辺ハードウエア ･･･ 931
付録A 開発ツール ･･･ 933
A. 1
A. 2
ソフトウエア・パッケージ ･･･ 936
言語処理用ソフトウエア ･･･ 936
R01UH0008JJ0401 Rev.4.01
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17
A. 3
フラッシュ・メモリ書き込み用ツール ･･･ 937
A. 3. 1 フラッシュ・メモリ・プログラマ PG-FP5, FL-PR5, PG-FP4, FL-PR4を使用する場
合 ･･･ 937
A. 3. 2 プログラミング機能付きオンチップ・デバッグ・エミュレータ QB-MINI2を使用す
る場合 ･･･ 938
A. 4 デバッグ用ツール（ハードウエア） ･･･ 938
A. 4. 1 インサーキット・エミュレータ QB-78K0KX2を使用する場合 ･･･ 938
A. 4. 2 プログラミング機能付きオンチップ・デバッグ・エミュレータ QB-MINI2を使用す
る場合 ･･･ 940
A. 5 デバッグ用ツール（ソフトウエア） ･･･ 941
付録B ターゲット・システム設計上の注意 ･･･ 942
付録C レジスタ索引 ･･･ 949
C. 1
C. 2
レジスタ索引（50音順） ･･･ 949
レジスタ索引（アルファベット順） ･･･ 953
付録D 注意事項一覧 ･･･ 957
付録E 改版履歴 ･･･ 984
E. 1
E. 2
本版で改訂された主な箇所 ･･･ 984
前版までの改版履歴 ･･･ 985
R01UH0008JJ0401 Rev.4.01
2010.07.15
18
78K0/Kx2
ルネサスマイクロコンピュータ
第1章 概
1. 1
R01UH0008JJ0401
Rev.4.01
2010.07.15
説
従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA,
78F05xxDA）の違い
78K0/Kx2マイクロコントローラの従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA,
78F05xxDA）の違いは，次のとおりです。
・A/D変換時間
・X1発振回路特性
・命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロック周波数，外部メイン・
システム・クロック入力ハイ・レベル幅，ロウ・レベル幅（AC特性）
・フラッシュ・メモリ書き換え回数と保持年数
・セルフ・プログラミング・ライブラリの処理時間
・セルフ・プログラミング・ライブラリの割り込み応答時間
R01UH0008JJ0401 Rev.4.01
2010.07.15
19
78 K0/Kx2
1. 1. 1
第1章
概
MAX.
単位
20.0
MHz
10.0
MHz
5.0
MHz
MAX.
単位
20.0
MHz
5.0
MHz
説
A/D変換時間
（1）従来規格品（μ PD78F05xx, 78F05xxD）
項 目
変換時間
略
号
tCONW
条
件
4.0 V≦AVREF≦5.5 V
2.7 V≦AVREF＜4.0 V
2.3 V≦AVREF＜2.7 V
MIN.
MAX.
6.1
36.7
12.2
36.7
27
66.6
MIN.
MAX.
6.1
66.6
12.2
66.6
27
66.6
注
単
位
μs
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）
項 目
変換時間
略
号
tCONW
条
件
4.0 V≦AVREF≦5.5 V
2.7 V≦AVREF＜4.0 V
2.3 V≦AVREF＜2.7 V
注
注
単
位
μs
標準品と（A）水準品のみ。
1. 1. 2
X1発振回路特性
（1）従来規格品（μ PD78F05xx, 78F05xxD）
発振子
項
目
件
発振周波数（fX）
TYP.
1.0
注2
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
MIN.
注2
4.0 V≦VDD≦5.5 V
セラミック発振子， X1クロック
水晶振動子
条
1.0
注1
1.0
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）
発振子
項
目
セラミック発振子， X1クロック
水晶振動子
注1.
2.
発振周波数（fX）
条
MIN.
TYP.
注2
2.7 V≦VDD≦5.5 V
1.8 V≦VDD＜2.7 V
件
1.0
注1
1.0
標準品と（A）水準品のみ。
オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
20
78 K0/Kx2
第1章
概
説
1. 1. 3 命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・
クロック周波数，外部メイン・システム・クロック入力ハイ・レベル幅，ロ
ウ・レベル幅（AC特性）
（1）従来規格品（μ PD78F05xx, 78F05xxD）
項
目
略
号
MIN.
件
メイン・システム・ 4.0 V≦VDD≦5.5 V
TCY
命令サイクル
条
（最小命令実行時間）
クロック（fXP）動作 2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
注1
fPRS = fXH
fPRS = fRH
ム・クロック周波数
32
μs
32
μs
125
μs
20
MHz
10
MHz
5
MHz
7.6
8.4
MHz
7.6
10.4
MHz
20.0
MHz
10.0
MHz
5.0
MHz
114
122
注1
2.7 V≦VDD≦5.5 V
（XSEL = 0）
外 部 メ イ ン ・ シ ス テ fEXCLK
0.2
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
1.8 V≦VDD＜2.7 V
注1,
5
4.0 V≦VDD≦5.5 V
1.0
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
1.0
注1
クロック入力ハイ／ロ tEXCLKL
2.7 V≦VDD＜4.0 V
ウ・レベル幅
1.8 V≦VDD＜2.7 V
注6
注6
1.0
外部メイン・システム・ tEXCLKH, 4.0 V≦VDD≦5.5 V
24
注1
位
μs
4.0 V≦VDD≦5.5 V
（XSEL = 1）
ロック周波数
単
32
0.4
サブシステム・クロック（fSUB）動作
MAX.
0.1
注3
注2
周辺ハードウエア・ク fPRS
TYP.
ns
48
ns
96
ns
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）
項
目
命令サイクル
略
号
TCY
（最小命令実行時間）
条
MIN.
件
メイン・システム・ 2.7 V≦VDD≦5.5 V
クロック（fXP）動作 1.8 V≦VDD＜2.7 V
ロック周波数
fPRS = fXH
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
fPRS = fRH
（XSEL = 0）
外 部 メ イ ン ・ シ ス テ fEXCLK
ム・クロック周波数
1.8 V≦VDD＜2.7 V
2.7 V≦VDD≦5.5 V
1.8 V≦VDD＜2.7 V
1.8 V≦VDD＜2.7 V
125
μs
20
MHz
20
MHz
5
MHz
7.6
8.4
MHz
7.6
10.4
MHz
20.0
MHz
5.0
MHz
122
注4
注1
注1,
5
1.0
注1
外部メイン・システム・ tEXCLKH, 2.7 V≦VDD≦5.5 V
クロック入力ハイ／ロ tEXCLKL
μs
114
2.7 V≦VDD≦5.5 V
注1
位
32
0.4
4.0 V≦VDD≦5.5 V
（XSEL = 1）
単
μs
注3
サブシステム・クロック（fSUB）動作
MAX.
32
0.1
注1
注2
周辺ハードウエア・ク fPRS
TYP.
注6
1.0
24
ns
96
ns
ウ・レベル幅
注1. 標準品と（A）水準品のみ。
2. 78K0/KB2には，サブシステム・クロックはありません。
3. 8 MHz内蔵発振器で動作時は，0.38 μsとなります。
4. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fXH/2（10 MHz）以下
にしてください。ただし乗除算器回路については，fXH（20 MHz）での動作が可能です。
5. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fRH/2以下にしてください。
6. オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
R01UH0008JJ0401 Rev.4.01
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21
78 K0/Kx2
第1章
概
説
1. 1. 4 フラッシュ・メモリ書き換え回数と保持年数
項
従来規格品（μ PD78F05xx,
目
拡張規格品（μ PD78F05xxA, 78F05xxDA）
78F05xxD）
1チップあたりの書き換え回数
100回（保持10年）
フラッシュ・メモリ・プログラマ
使用時および当社提供のライブ
（保持年数）
注1
ラリ
1000回
（保持15年）
を使用時，プログラム更新
用途
当社提供のEEPROMエミュレー
ション・ライブラリ
注2
使用時，書
10000回
（保持5年）
き換えROMサイズ：4 Kバイト，
データ更新用途
上記以外の条件
注3
100回
（保持10年）
注1. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
ユーザーズ・マニュアル（資料番号：
U17516J）」で指定されるサンプル・ライブラリを除きます。
2. 「78K0/Kx2
EEPROMエミュレーション
アプリケーション・ノート（資料番号：U17517J）」で指定さ
れるサンプル・プログラムを除きます。
3. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
ユーザーズ・マニュアル（資料番号：
U17516J）」で指定されるサンプル・ライブラリ，および「78K0/Kx2 EEPROMエミュレーション
アプ
リケーション・ノート（資料番号：U17517J）」で指定されるサンプル・プログラム使用時を含みます。
R01UH0008JJ0401 Rev.4.01
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22
78 K0/Kx2
第1章
概
説
1. 1. 5 セルフ・プログラミング・ライブラリの処理時間
（1）従来規格品（μ PD78F05xx, 78F05xxD）（1/3）
① 高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
／アセンブラ
Max.
977.75
イニシャライズ・ライブラリ
753.875
753.125
12770.875
12765.875
モード・チェック・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ワード・ライト・ライブラリ
Max.
4.25
セルフ・プログラミング・スタート・ライブラリ
ブロック・イレース・ライブラリ
Min.
36909.5
356318
36904.5
356296.25
1214
2409
1207
2402
(1214.375)
(2409.375)
(1207.375)
(2402.375)
25618.875
ブロック・ベリファイ・ライブラリ
25613.875
4.25
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
871.25 (871.375)
866 (866.125)
ション・ライブラリ
オプション値：04H
863.375 (863.5)
858.125 (858.25)
オプション値：05H
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
②
1024.75（1043.625）
1037.5（1038.375）
105524.75
790809.375
105523.75
790808.375
1496.5
2691.5
1489.5
2684.5
(1496.875)
(2691.875)
(1489.875)
(2684.875)
高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
Min.
セルフ・プログラミング・スタート・ライブラリ
4.25
イニシャライズ・ライブラリ
443.5
219.625
モード・チェック・ライブラリ
ワード・ライト・ライブラリ
218.875
12236.625
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
Max.
12231.625
36363.25
355771.75
36358.25
355750
679.75
1874.75
672.75
1867.75
(1875.125)
(673.125)
(680.125)
25072.625
ブロック・ベリファイ・ライブラリ
(1868.125)
25067.625
4.25
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
337 (337.125)
331.75 (331.875)
ション・ライブラリ
オプション値：04H
329.125 (239.25)
323.875 (324)
オプション値：05H
502.25 (503.125)
497 (497.875)
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
104978.5
541143.125
104977.5
541142.125
962.25 (962.625)
2157.25
955.25 (955.625)
2150.25
(2157.625)
備考1.
（
(2150.625)
）内は，書き込み開始アドレス構造体を内部高速RAM以外に配置した場合の値です。
2.
上記の処理時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第1章
概
説
（1）従来規格品（μ PD78F05xx, 78F05xxD）（2/3）
③
高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・
ダイレクト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
49/fCPU+485.8125
イニシャライズ・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
モード・チェック・ライブラリ
Min.
35/fCPU+374.75
29/fCPU+374.75
174/fCPU+6382.0625
134/fCPU+6382.0625
174/fCPU
174/fCPU
134/fCPU
134/fCPU
+31093.875
+298948.125
+31093.875
+298948.125
318 (321) /fCPU
318 (321) /fCPU
262 (265) /fCPU
262 (265) /fCPU
+644.125
+1491.625
+644.125
+1491.625
174/fCPU+13448.5625
134/fCPU+13448.5625
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
171 (172) /fCPU+432.4375
129 (130) /fCPU+432.4375
ション・ライブラリ
オプション値：04H
181 (182) /fCPU+427.875
139 (140) /fCPU+427.875
オプション値：05H
404 (411) /fCPU+496.125
362 (369) /fCPU+496.125
セット・インフォメーション・ライブラリ
75/fCPU
75/fCPU +652400
+79157.6875
EEPROMライト・ライブラリ
備考1.
（
67/fCPU
67/fCPU +652400
+79157.6875
318 (321) /fCPU
318 (321) /fCPU
262 (265) /fCPU
262 (265) /fCPU
+799.875
+1647.375
+799.875
+1647.375
）内は，書き込み開始アドレス構造体を内部高速RAM以外に配置した場合の値です。
2.
上記の処理時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第1章
概
説
（1）従来規格品（μ PD78F05xx, 78F05xxD）（3/3）
④
高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・
ダイレクト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
49/fCPU+224.6875
イニシャライズ・ライブラリ
35/fCPU+113.625
29/fCPU+113.625
174/fCPU+6120.9375
134/fCPU+6120.9375
モード・チェック・ライブラリ
ブロック・イレース・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
ブロック・ブランク・チェック・ライブラリ
Min.
174/fCPU+
174/fCPU+
134/fCPU+
30820.75
298675
30820.75
318 (321) /fCPU+
318 (321) /fCPU+
262 (265) /fCPU+
262 (265) /fCPU+
383
1230.5
383
1230.5
174/fCPU+13175.4375
134/fCPU+298675
134/fCPU+13175.4375
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
171 (172) /fCPU+171.3125
129 (130) /fCPU+171.3125
ション・ライブラリ
オプション値：04H
181 (182) /fCPU+166.75
139 (140) /fCPU+166.75
オプション値：05H
404 (411) /fCPU+231.875
362 (369) /fCPU+231.875
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
（
75/fCPU+
75/fCPU+
67/fCPU+
67/fCPU+
78884.5625
527566.875
78884.5625
527566.875
318 (321) /fCPU+
318 (321) /fCPU+
262 (265) /fCPU+
262 (265) /fCPU+
538.75
1386.25
538.75
1386.25
）内は，書き込み開始アドレス構造体を内部高速RAM以外に配置した場合の値です。
2.
上記の処理時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
25
78 K0/Kx2
第1章
概
説
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）（1/3）
① 高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
Min.
Max.
4.0
4.5
4.0
4.5
イニシャライズ・ライブラリ
1105.9
1106.6
1105.9
1106.6
モード・チェック・ライブラリ
905.7
906.1
904.9
905.3
ブロック・ブランク・チェック・ライブラリ
12776.1
12778.3
12770.9
12772.6
ブロック・イレース・ライブラリ
26050.4
349971.3
26045.3
349965.6
セルフ・プログラミング・スタート・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
セルフ・プログラミング・エンド・ライブラリ
1180.1+203×w
1184.3+2241×w
1172.9+203×w
1176.3+2241×w
25337.9
25340.2
25332.8
25334.5
4.0
4.5
4.0
4.5
ゲット・インフォメー
オプション値：03H
1072.9
1075.2
1067.5
1069.1
ション・ライブラリ
オプション値：04H
1060.2
1062.6
1054.8
1056.6
オプション値：05H
1023.8
1028.2
1018.3
1022.1
70265.9
759995.0
70264.9
759994.0
1316.8+347×w
1320.9+2385×w
1309.0+347×w
1312.4+2385×w
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
② 高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
Min.
Max.
4.0
4.5
4.0
4.5
イニシャライズ・ライブラリ
449.5
450.2
449.5
450.2
モード・チェック・ライブラリ
249.3
249.7
248.6
248.9
ブロック・ブランク・チェック・ライブラリ
12119.7
12121.9
12114.6
12116.3
ブロック・イレース・ライブラリ
25344.7
349266.4
25339.6
349260.8
445.8+203×w
449.9+2241×w
438.5+203×w
441.9+2241×w
24682.7
24684.9
24677.6
24679.3
4.0
4.5
4.0
4.5
セルフ・プログラミング・スタート・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
417.6
419.8
412.1
413.8
ション・ライブラリ
オプション値：04H
405.0
407.4
399.5
401.3
オプション値：05H
367.4
371.8
361.9
365.8
69569.3
759297.3
69568.3
759296.2
795.1+347×w
799.3+2385×w
787.4+347×w
790.8+2385×w
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
上記の処理時間は，書き込み開始アドレス構造体を内部高速RAMに配置した場合の時間で，かつ高速内蔵
発振器の安定動作中（RSTS = 1）の時間です。
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
3.
w：書き込みデータのワード数（1ワード = 4 バイト）
R01UH0008JJ0401 Rev.4.01
2010.07.15
26
78 K0/Kx2
第1章
概
説
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）（2/3）
③
高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・
ダイレクト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
55/fCPU+594
イニシャライズ・ライブラリ
36/fCPU+495
30/fCPU+495
179/fCPU+6429
136/fCPU+6429
モード・チェック・ライブラリ
ブロック・イレース・ライブラリ
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
ブロック・ブランク・チェック・ライブラリ
Min.
179/fCPU +19713
179/fCPU
136/fCPU +19713
+268079
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
136/fCPU
+268079
333/fCPU
333/fCPU
272/fCPU
272/fCPU
+647+136×w
+647+1647×w
+647+136×w
+647+1647×w
179/fCPU+13284
136/fCPU+13284
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
180/fCPU+581
134fCPU+581
ション・ライブラリ
オプション値：04H
190/fCPU+574
144/fCPU+574
オプション値：05H
350/fCPU+535
304/fCPU+535
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
80/fCPU +43181
80/fCPU+572934
72/fCPU+43181
72/fCPU+572934
333/fCPU
333/fCPU
268/fCPU
268/fCPU
+729+209×w
+729+1722×w
+729+209×w
+729+1722×w
上記の処理時間は，書き込み開始アドレス構造体を内部高速RAMに配置した場合の時間で，かつ高速内蔵
発振器の安定動作中（RSTS = 1）の時間です。
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
3.
fCPU：CPU動作クロック周波数
4.
w：書き込みデータのワード数（1ワード = 4 バイト）
R01UH0008JJ0401 Rev.4.01
2010.07.15
27
78 K0/Kx2
第1章
概
説
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）（3/3）
④
高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・
ダイレクト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
55/fCPU+272
イニシャライズ・ライブラリ
36/fCPU+173
30/fCPU+173
179/fCPU+6108
136/fCPU+6108
モード・チェック・ライブラリ
ブロック・ブランク・チェック・ライブラリ
Min.
ブロック・イレース・ライブラリ
179/fCPU+19371
179/fCPU+267738
136/fCPU+19371
136/fCPU+267738
ワード・ライト・ライブラリ
333/fCPU+247+
333/fCPU+247+
272/fCPU+247+
272/fCPU+247+
136×w
1647×w
136×w
1647×w
ブロック・ベリファイ・ライブラリ
179/fCPU+12964
136/fCPU+12964
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
180/fCPU+261
134/fCPU+261
ション・ライブラリ
オプション値：04H
190/fCPU+254
144/fCPU+254
オプション値：05H
350/fCPU+213
304/fCPU+213
セット・インフォメーション・ライブラリ
80/fCPU+42839
80/fCPU+572592
72/fCPU +42839
72/fCPU+572592
EEPROMライト・ライブラリ
333/fCPU+516+
333/fCPU+516+
268/fCPU+516+
268/fCPU+516+
209×w
1722×w
209×w
1722×w
備考1.
上記の処理時間は，書き込み開始アドレス構造体を内部高速RAMに配置した場合の時間で，かつ高速内蔵
発振器の安定動作中（RSTS = 1）の時間です。
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
3.
fCPU：CPU動作クロック周波数
4.
w：書き込みデータのワード数（1ワード = 4 バイト）
R01UH0008JJ0401 Rev.4.01
2010.07.15
28
78 K0/Kx2
第1章
概
説
1. 1. 6 セルフ・プログラミング・ライブラリの割り込み応答時間
（1）従来規格品（μ PD78F05xx, 78F05xxD）（1/2）
①
高速内蔵発振クロック使用時
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
Cコンパイラのノーマル・モデル
Cコンパイラのスタティック・モデル／
アセンブラ
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
933.6
668.6
927.9
662.9
ブロック・イレース・ライブラリ
1026.6
763.6
1020.9
757.9
ワード・ライト・ライブラリ
2505.8
1942.8
2497.8
1934.8
ブロック・ベリファイ・ライブラリ
958.6
693.6
952.9
687.9
セット・インフォメーション・ラ
476.5
211.5
475.5
210.5
2760.8
2168.8
2759.5
2167.5
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
上記の割り込み応答時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
備考1.
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
②
高速システム・クロック使用時（Cコンパイラのノーマル・モデル）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
179/fCPU+507
179/fCPU+407
179/fCPU+1650
179/fCPU+714
ブロック・イレース・ライブラリ
179/fCPU+559
179/fCPU+460
179/fCPU+1702
179/fCPU+767
ワード・ライト・ライブラリ
333/fCPU+1589
333/fCPU+1298
333/fCPU+2732
333/fCPU+1605
ブロック・ベリファイ・ライブラリ
179/fCPU+518
179/fCPU+418
179/fCPU+1661
179/fCPU+725
セット・インフォメーション・ラ
80/fCPU+370
80/fCPU+165
80/fCPU+1513
80/fCPU+472
29/fCPU+1759
29/fCPU+1468
29/fCPU+1759
29/fCPU+1468
333/fCPU+834
333/fCPU+512
333/fCPU+2061
333/fCPU+873
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
備考1.
fCPU：CPU動作クロック周波数
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
29
78 K0/Kx2
第1章
概
説
（1）従来規格品（μ PD78F05xx, 78F05xxD）（2/2）
③
高速システム・クロック使用時（Cコンパイラのスタティック・モデル／アセンブラ）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
136/fCPU+507
136/fCPU+407
136/fCPU+1650
136/fCPU+714
ブロック・イレース・ライブラリ
136/fCPU+559
136/fCPU+460
136/fCPU+1702
136/fCPU+767
ワード・ライト・ライブラリ
272/fCPU+1589
272/fCPU +1298
272/fCPU+2732
272/fCPU+1605
ブロック・ベリファイ・ライブラリ
136/fCPU+518
136/fCPU+418
136/fCPU+1661
136/fCPU+725
セット・インフォメーション・ラ
72/fCPU+370
72/fCPU+165
72/fCPU+1513
72/fCPU+472
19/fCPU+1759
19/fCPU+1468
19/fCPU+1759
19/fCPU+1468
268/fCPU+834
268/fCPU+512
268/fCPU+2061
268/fCPU+873
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
備考1.
fCPU：CPU動作クロック周波数
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
30
78 K0/Kx2
第1章
概
説
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）（1/2）
①
高速内蔵発振クロック使用時
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
Cコンパイラのノーマル・モデル
Cコンパイラのスタティック・モデル／
アセンブラ
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
1100.9
431.9
1095.3
426.3
ブロック・イレース・ライブラリ
1452.9
783.9
1447.3
778.3
ワード・ライト・ライブラリ
1247.2
579.2
1239.2
571.2
ブロック・ベリファイ・ライブラリ
1125.9
455.9
1120.3
450.3
セット・インフォメーション・ラ
906.9
312.0
905.8
311.0
1215.2
547.2
1213.9
545.9
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
上記の割り込み応答時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
備考1.
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
②
高速システム・クロック使用時（Cコンパイラのノーマル・モデル）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
179/fCPU+567
179/fCPU+246
179/fCPU+1708
179/fCPU+569
ブロック・イレース・ライブラリ
179/fCPU+780
179/fCPU+459
179/fCPU+1921
179/fCPU+782
ワード・ライト・ライブラリ
333/fCPU+763
333/fCPU+443
333/fCPU+1871
333/fCPU+767
ブロック・ベリファイ・ライブラリ
179/fCPU+580
179/fCPU+259
179/fCPU+1721
179/fCPU+582
セット・インフォメーション・ラ
80/fCPU+456
80/fCPU+200
80/fCPU+1598
80/fCPU+459
29/fCPU+767
29/fCPU+447
29/fCPU+767
29/fCPU+447
333/fCPU+696
333/fCPU+376
333/fCPU+1838
333/fCPU+700
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
備考1.
fCPU：CPU動作クロック周波数
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
31
78 K0/Kx2
第1章
概
説
（2）拡張規格品（μ PD78F05xxA, 78F05xxDA）（2/2）
③
高速システム・クロック使用時（Cコンパイラのスタティック・モデル／アセンブラ）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
136/fCPU+567
136/fCPU+246
136/fCPU+1708
136/fCPU+569
ブロック・イレース・ライブラリ
136/fCPU+780
136/fCPU+459
136/fCPU+1921
136/fCPU+782
ワード・ライト・ライブラリ
272/fCPU+763
272/fCPU +443
272/fCPU+1871
272/fCPU+767
ブロック・ベリファイ・ライブラリ
136/fCPU+580
136/fCPU+259
136/fCPU+1721
136/fCPU+582
セット・インフォメーション・ラ
72/fCPU+456
72/fCPU+200
72/fCPU+1598
72/fCPU+459
19/fCPU+767
19/fCPU+447
19/fCPU+767
19/fCPU+447
268/fCPU+696
268/fCPU+376
268/fCPU+1838
268/fCPU+700
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
備考1.
fCPU：CPU動作クロック周波数
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
32
78 K0/Kx2
1. 2
第1章
特
概
説
徴
○高速（0.1 μ s：高速システム・クロック20 MHz動作時）から超低速（122 μ s：サブシステム・クロック32.768
kHz動作時）まで最小命令実行時間を変更可能
○汎用レジスタ：8ビット×32レジスタ（8ビット×8レジスタ×4バンク）
○ROM（フラッシュ・メモリ）, RAM容量
注
ROM
高速
注
RAM
拡張
注
78K0/KB2
78K0/KC2
RAM
30/36ピン
38/44ピン
48ピン
−
−
−
128
1
6
KB
KB
KB
96
1
4
KB
KB
KB
60
1
2
KB
KB
KB
78K0/KD2
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
μ PD78F0527D,
μ PD78F0537D,
μ PD78F0547D,
78F0527DA
78F0537DA
78F0547DA
μ PD78F0527,
μ PD78F0537,
μ PD78F0547,
78F0527A
78F0537A
78F0547A
−
−
−
μ PD78F0526,
μ PD78F0536,
μ PD78F0546,
78F0526A
78F0536A
78F0546A
−
−
μ PD78F0515D,
μ PD78F0525,
μ PD78F0535,
μ PD78F0545,
78F0515DA
78F0525A
78F0535A
78F0545A
μ PD78F0515,
78F0515A
48
1
1
KB
KB
KB
32
1
−
KB
KB
24
1
KB
KB
16
768 B
−
−
KB
8 KB 512 B
−
−
−
μ PD78F0514,
μ PD78F0524,
μ PD78F0534,
μ PD78F0544,
78F0514A
78F0524A
78F0534A
78F0544A
μ PD78F0503D,
μ PD78F0513D,
μ PD78F0513,
μ PD78F0523,
μ PD78F0533,
78F0503DA
78F0513DA
78F0513A
78F0523A
78F0533A
μ PD78F0503,
μ PD78F0513,
78F0503A
78F0513A
μ PD78F0502,
μ PD78F0512,
μ PD78F0512,
μ PD78F0522,
μ PD78F0532,
78F0502A
78F0512A
78F0512A
78F0522A
78F0532A
μ PD78F0501,
μ PD78F0511,
μ PD78F0511,
μ PD78F0521,
μ PD78F0531,
78F0501A
78F0511A
78F0511A
78F0521A
78F0531A
μ PD78F0500,
−
−
−
−
−
−
−
−
78F0500A
注
メモリ・サイズ切り替えレジスタ（IMS）と内部拡張RAMサイズ切り替えレジスタ（IXS）により，内部フ
ラッシュ・メモリ，内部高速RAM容量，内部拡張RAM容量の変更可能です。IMSとIXSについては，27. 1
メモリ・サイズ切り替えレジスタ，27. 2
内部拡張RAMサイズ切り替えレジスタを参照してください。
○バッファRAM：32バイト（自動送受信機能付きCSIの転送用として使用可能, 78K0/KF2のみ）
○単電源のフラッシュ・メモリ内蔵
○セルフ・プログラミング内蔵（ブート・スワップ機能あり）
○オンチップ・デバッグ機能内蔵（μ PD78F05xxD, 78F05xxDAのみ）
注
注 μ PD78F05xxD, 78F05xxDAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチッ
プ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，
製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デ
バッグ機能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
33
78 K0/Kx2
第1章
概
説
○パワーオン・クリア（POC）回路，低電圧検出（LVI）回路内蔵
○ウォッチドッグ・タイマ（低速内蔵発振クロックで動作可能）内蔵
○10ビット分解能A/Dコンバータ（AVREF = 2.3∼5.5 V）内蔵
○乗除算器（16ビット×16ビット, 32ビット÷16ビット），キー割り込み機能，クロック出力／ブザー出力制
御回路，I/Oポート，タイマ, シリアル・インタフェースを内蔵
○電源電圧
・標準品，（A）水準品：
VDD = 1.8∼5.5 V
・（A2）水準品：
VDD = 2.7∼5.5 V
○動作周囲温度
・標準品，（A）水準品：
TA = −40∼＋85 ℃
・（A2）水準品：
TA = −40∼＋125 ℃
備考
1. 3
製品により，搭載している機能が異なります。1. 7 ブロック図，1. 8 機能概要を参照してください。
応用分野
○自動車電装（(A), (A2) 水準品対応）
・Body電装系のシステム制御（パワー・ウインドウ，キーレス・エントリ受信など）
・制御系のサブマイコン
○カー・オーディオ
○AV機器，ホーム・オーディオ
○PC周辺機器（キーボードなど）
○家電製品
・エアコン
・電子レンジ，炊飯器
○産業機器
・ポンプ
・自動販売機
・FA（Factory Automation）
R01UH0008JJ0401 Rev.4.01
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34
78 K0/Kx2
1. 4
第1章
概
説
オーダ情報
【オーダ名称】
μPD78F05xy××××(×)-×××-××
半導体部材
A
AX,
G
鉛
すべての部位に鉛を含有していない製品
フリー
外部端子および内部その他に鉛を含有し
ていない製品（Ni/Pd/Auめっき）
品質水準
なし
標準（一般電気機器用：TA = −40∼＋85℃）
(A), A,
特別（高信頼度電子機器用：TA = −40∼＋85℃）
(A2),A2
特別（高信頼度電子機器用：TA = −40∼＋125℃）
パッケージ・タイプ
50y MC-5A4
(KB2)
MC-CAB
FC-AA3
30ピン・プラスチックSSOP（7.62
mm (300) ）
36ピン・プラスチックFLGA（4x4 ）
51y MC-GAA 38ピン・プラスチックSSOP（7.62
mm (300) ）
(KC2)
GB-UES
製品タイプ
なし 従来規格品
A
拡張規格品
GA-8EU
GA-GAM
オンチップ・デバッグ機能
なし 非搭載
Ｄ 搭載
44ピン・プラスチックLQFP（10x10）
GB-GAF
48ピン・プラスチックLQFP
（ファインピッチ）（7x7）
52y GB-UET 52ピン・プラスチックLQFP（10x10）
(KD2)
GB-GAG
53y GB-UEU
(KE2)
GB-GAH
GC-UBS
64ピン・プラスチックLQFP
（ファインピッチ）（10x10）
64ピン・プラスチックLQFP（14x14）
GC-GAL
GK-UET
64ピン・プラスチックLQFP（12x12）
GK-GAJ
GA-9EV
GA-HAB
64ピン・プラスチックTQFP
（ファインピッチ）（7x7）
FC-AA1
64ピン・プラスチックFLGA（5x5）
F1-AA2
64ピン・プラスチックFBGA（4x4）
54y GC-UBT 80ピン・プラスチックLQFP（14x14）
(KF2)
GC-GAD
GK-8EU
GK-GAK
80ピン・プラスチックLQFP
（ファインピッチ）（12x12）
高速RAM容量
F
製品タイプ
フラッシュ・メモリ製品
拡張RAM容量
フラッシュ・
メモリ容量
5x0 512バイト
-
8 Kバイト
5x1 768バイト
-
16 Kバイト
5x2 1 Kバイト
-
24 Kバイト
5x3 1 Kバイト
-
32 Kバイト
5x4 1 Kバイト
1 Kバイト
48 Kバイト
5x5 1 Kバイト
2 Kバイト
60 Kバイト
5x6 1 Kバイト
4 Kバイト
96 Kバイト
5x7 1 Kバイト
6 Kバイト
128 Kバイト
品質水準とその応用分野の詳細については当社発行の資料「NEC 半導体デバイスの品質水準」
（資料番号 C11531J）をご覧ください。
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35
78 K0/Kx2
第1章
概
説
【オーダ名称一覧】
（1/6）
78K0/Kx2マ
パッケージ
イクロコン
製品
品質
タイプ
水準
オーダ名称
トローラ
78K0/KB2
30ピン・プラスチ
従来
ッ ク SSOP （ 7.62
規格品
mm (300) ）
標準品
78F0503MC-5A4-A, 78F0503DMC-5A4-A注
（A）
水準品
（ A2 ）
拡張
μ PD78F0500MC-5A4-A, 78F0501MC-5A4-A, 78F0502MC-5A4-A,
μ PD78F0500MC(A)-CAB-AX, 78F0501MC(A)-CAB-AX,
78F0502MC(A)-CAB-AX, 78F0503MC(A)-CAB-AX
μ PD78F0500MC(A2)-CAB-AX, 78F0501MC(A2)-CAB-AX,
水準品
78F0502MC(A2)-CAB-AX, 78F0503MC(A2)-CAB-AX
標準品
μ PD78F0500AMC-CAB-AX, 78F0501AMC-CAB-AX,
78F0502AMC-CAB-AX, 78F0503AMC-CAB-AX,
規格品
78F0503DAMC-CAB-AX注
（A）
水準品
（ A2 ）
水準品
36ピン・プラスチ
従来
ックFLGA（4x4）
規格品
拡張
標準品
38ピン・プラスチ
拡張
ッ ク SSOP （ 7.62
規格品
mm (300) ）
標準品
標準品
（ A2 ）
ックLQFP
規格品
（10x10）
μ PD78F0500FC-AA3-A, 78F0501FC-AA3-A, 78F0502FC-AA3-A,
μ PD78F0500AFC-AA3-A, 78F0501AFC-AA3-A,
μ PD78F0511AMC-GAA-AX, 78F0512AMC-GAA-AX,
μ PD78F0511AMCA-GAA-G, 78F0512AMCA-GAA-G,
78F0513AMCA-GAA-G
μ PD78F0511AMCA2-GAA-G, 78F0512AMCA2-GAA-G,
水準品
78F0513AMCA2-GAA-G
標準品
μ PD78F0511GB-UES-A, 78F0512GB-UES-A, 78F0513GB-UES-A,
78F0513DGB-UES-A注
（A）
水準品
（ A2 ）
水準品
拡張
78F0502AMCA2-CAB-G, 78F0503AMCA2-CAB-G
78F0513AMC-GAA-AX, 78F0513DAMC-GAA-AX注
水準品
従来
μ PD78F0500AMCA2-CAB-G, 78F0501AMCA2-CAB-G,
78F0502AFC-AA3-A, 78F0503AFC-AA3-A, 78F0503DAFC-AA3-A注
（A）
44ピン・プラスチ
78F0502AMCA-CAB-G, 78F0503AMCA-CAB-G
78F0503FC-AA3-A, 78F0503DFC-AA3-A注
規格品
78K0/KC2
μ PD78F0500AMCA-CAB-G, 78F0501AMCA-CAB-G,
標準品
μ PD78F0511GB(A)-GAF-AX, 78F0512GB(A)-GAF-AX,
78F0513GB(A)-GAF-AX
μ PD78F0511GB(A2)-GAF-AX, 78F0512GB(A2)-GAF-AX,
78F0513GB(A2)-GAF-AX
μ PD78F0511AGB-GAF-AX, 78F0512AGB-GAF-AX,
78F0513AGB-GAF-AX, 78F0513DAGB-GAF-AX注
規格品
（A）
水準品
（ A2 ）
水準品
μ PD78F0511AGBA-GAF-G, 78F0512AGBA-GAF-G,
78F0513AGBA-GAF-G
μ PD78F0511AGBA2-GAF-G, 78F0512AGBA2-GAF-G,
78F0513AGBA2-GAF-G
注 μ PD78F0503D, 78F0503DA, 78F0513D, 78F0513DAには開発／評価用にオンチップ・デバッグ機能が搭載さ
れています。オンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えて
しまう可能性があり，製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでくださ
い。オンチップ・デバッグ機能を使用した製品については，クレーム受け付け対象外となります。
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36
78 K0/Kx2
第1章
概
説
（2/6）
78K0/Kx2マ
パッケージ
イクロコン
製品
品質
タイプ
水準
オーダ名称
トローラ
78K0/KC2
48ピン・プラスチ
従来
ックLQFP（ファイ
規格品
ンピッチ）（7x7）
標準品
μ PD78F0511GA-8EU-A, 78F0512GA-8EU-A, 78F0513GA-8EU-A,
78F0514GA-8EU-A, 78F0515GA-8EU-A, 78F0515DGA-8EU-A注
（A）
水準品
μ PD78F0511GA(A)-GAM-AX, 78F0512GA(A)-GAM-AX,
78F0513GA(A)-GAM-AX, 78F0514GA(A)-GAM-AX,
78F0515GA(A)-GAM-AX
（ A2 ）
水準品
μ PD78F0511GA(A2)-GAM-AX, 78F0512GA(A2)-GAM-AX,
78F0513GA(A2)-GAM-AX, 78F0514GA(A2)-GAM-AX,
78F0515GA(A2)-GAM-AX
拡張
標準品
μ PD78F0511AGA-GAM-AX, 78F0512AGA-GAM-AX,
78F0513AGA-GAM-AX, 78F0514AGA-GAM-AX,
規格品
78F0515AGA-GAM-AX, 78F0515DAGA-GAM-AX注
（A）
水準品
μ PD78F0511AGAA-GAM-G, 78F0512AGAA-GAM-G,
78F0513AGAA-GAM-G, 78F0514AGAA-GAM-G,
78F0515AGAA-GAM-G
（ A2 ）
水準品
μ PD78F0511AGAA2-GAM-G, 78F0512AGAA2-GAM-G,
78F0513AGAA2-GAM-G, 78F0514AGAA2-GAM-G,
78F0515AGAA2-GAM-G
78K0/KD2
52ピン・プラスチ
従来
ックLQFP
規格品
標準品
μ PD78F0521GB-UET-A, 78F0522GB-UET-A, 78F0523GB-UET-A,
78F0524GB-UET-A, 78F0525GB-UET-A, 78F0526GB-UET-A,
78F0527GB-UET-A, 78F0527DGB-UET-A注
（10x10）
（A）
水準品
μ PD78F0521GB(A)-GAG-AX, 78F0522GB(A)-GAG-AX,
78F0523GB(A)-GAG-AX, 78F0524GB(A)-GAG-AX,
78F0525GB(A)-GAG-AX, 78F0526GB(A)-GAG-AX,
78F0527GB(A)-GAG-AX
（ A2 ）
水準品
μ PD78F0521GB(A2)-GAG-AX, 78F0522GB(A2)-GAG-AX,
78F0523GB(A2)-GAG-AX, 78F0524GB(A2)-GAG-AX,
78F0525GB(A2)-GAG-AX, 78F0526GB(A2)-GAG-AX,
78F0527GB(A2)-GAG-AX
拡張
標準品
μ PD78F0521AGB-GAG-AX, 78F0522AGB-GAG-AX,
78F0523AGB-GAG-AX, 78F0524AGB-GAG-AX,
規格品
78F0525AGB-GAG-AX, 78F0526AGB-GAG-AX,
78F0527AGB-GAG-AX, 78F0527DAGB-GAG-AX注
（A）
水準品
μ PD78F0521AGBA-GAG-G, 78F0522AGBA-GAG-G,
78F0523AGBA-GAG-G, 78F0524AGBA-GAG-G,
78F0525AGBA-GAG-G, 78F0526AGBA-GAG-G,
78F0527AGBA-GAG-G
（ A2 ）
水準品
μ PD78F0521AGBA2-GAG-G, 78F0522AGBA2-GAG-G,
78F0523AGBA2-GAG-G, 78F0524AGBA2-GAG-G,
78F0525AGBA2-GAG-G, 78F0526AGBA2-GAG-G,
78F0527AGBA2-GAG-G
注 μ PD78F0515D, 78F0515DA, 78F0527D, 78F0527DAには開発／評価用にオンチップ・デバッグ機能が搭載さ
れています。オンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えて
しまう可能性があり，製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでくださ
い。オンチップ・デバッグ機能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
37
78 K0/Kx2
第1章
概
説
（3/6）
78K0/Kx2マ
パッケージ
イクロコン
製品
品質
タイプ
水準
オーダ名称
トローラ
78K0/KE2
64ピン・プラスチ
従来
ックLQFP（ファイ
規格品
標準品
μ PD78F0531GB-UEU-A, 78F0532GB-UEU-A, 78F0533GB-UEU-A,
78F0534GB-UEU-A, 78F0535GB-UEU-A, 78F0536GB-UEU-A,
78F0537GB-UEU-A, 78F0537DGB-UEU-A注
ンピッチ）
（10x10）
（A）
水準品
μ PD78F0531GB(A)-GAH-AX, 78F0532GB(A)-GAH-AX,
78F0533GB(A)-GAH-AX, 78F0534GB(A)-GAH-AX,
78F0535GB(A)-GAH-AX, 78F0536GB(A)-GAH-AX,
78F0537GB(A)-GAH-AX
（ A2 ）
水準品
μ PD78F0531GB(A2)-GAH-AX, 78F0532GB(A2)-GAH-AX,
78F0533GB(A2)-GAH-AX, 78F0534GB(A2)-GAH-AX,
78F0535GB(A2)-GAH-AX, 78F0536GB(A2)-GAH-AX,
78F0537GB(A2)-GAH-AX
拡張
標準品
μ PD78F0531AGB-GAH-AX, 78F0532AGB-GAH-AX,
78F0533AGB-GAH-AX, 78F0534AGB-GAH-AX,
規格品
78F0535AGB-GAH-AX, 78F0536AGB-GAH-AX,
78F0537AGB-GAH-AX, 78F0537DAGB-GAH-AX注
（A）
水準品
μ PD78F0531AGBA-GAH-G, 78F0532AGBA-GAH-G,
78F0533AGBA-GAH-G, 78F0534AGBA-GAH-G,
78F0535AGBA-GAH-G, 78F0536AGBA-GAH-G,
78F0537AGBA-GAH-G
（ A2 ）
水準品
μ PD78F0531AGBA2-GAH-G, 78F0532AGBA2-GAH-G,
78F0533AGBA2-GAH-G, 78F0534AGBA2-GAH-G,
78F0535AGBA2-GAH-G, 78F0536AGBA2-GAH-G,
78F0537AGBA2-GAH-G
注 μ PD78F0537D, 78F0537DAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチッ
プ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，
製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバ
ッグ機能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
38
78 K0/Kx2
第1章
概
説
（4/6）
78K0/Kx2マ
パッケージ
イクロコン
製品
品質
タイプ
水準
オーダ名称
トローラ
78K0/KE2
64ピン・プラスチ
従来
ックLQFP
規格品
標準品
μ PD78F0531GC-UBS-A, 78F0532GC-UBS-A, 78F0533GC-UBS-A,
78F0534GC-UBS-A, 78F0535GC-UBS-A, 78F0536GC-UBS-A,
78F0537GC-UBS-A, 78F0537DGC-UBS-A注
（14x14）
（A）
水準品
μ PD78F0531GC(A)-GAL-AX, 78F0532GC(A)-GAL-AX,
78F0533GC(A)-GAL-AX, 78F0534GC(A)-GAL-AX,
78F0535GC(A)-GAL-AX, 78F0536GC(A)-GAL-AX,
78F0537GC(A)-GAL-AX
（ A2 ）
水準品
μ PD78F0531GC(A2)-GAL-AX, 78F0532GC(A2)-GAL-AX,
78F0533GC(A2)-GAL-AX, 78F0534GC(A2)-GAL-AX,
78F0535GC(A2)-GAL-AX, 78F0536GC(A2)-GAL-AX,
78F0537GC(A2)-GAL-AX
拡張
標準品
μ PD78F0531AGC-GAL-AX, 78F0532AGC-GAL-AX,
78F0533AGC-GAL-AX, 78F0534AGC-GAL-AX,
規格品
78F0535AGC-GAL-AX, 78F0536AGC-GAL-AX,
78F0537AGC-GAL-AX, 78F0537DAGC-GAL-AX注
（A）
水準品
μ PD78F0531AGCA-GAL-G, 78F0532AGCA-GAL-G,
78F0533AGCA-GAL-G, 78F0534AGCA-GAL-G,
78F0535AGCA-GAL-G, 78F0536AGCA-GAL-G,
78F0537AGCA-GAL-G
（ A2 ）
水準品
μ PD78F0531AGCA2-GAL-G, 78F0532AGCA2-GAL-G,
78F0533AGCA2-GAL-G, 78F0534AGCA2-GAL-G,
78F0535AGCA2-GAL-G, 78F0536AGCA2-GAL-G,
78F0537AGCA2-GAL-G
注 μ PD78F0537D, 78F0537DAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチッ
プ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，
製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバ
ッグ機能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
39
78 K0/Kx2
第1章
概
説
（5/6）
78K0/Kx2マ
パッケージ
イクロコン
製品
品質
タイプ
水準
オーダ名称
トローラ
78K0/KE2
64ピン・プラスチ
従来
ックLQFP
規格品
標準品
μ PD78F0531GK-UET-A, 78F0532GK-UET-A, 78F0533GK-UET-A,
78F0534GK-UET-A, 78F0535GK-UET-A, 78F0536GK-UET-A,
78F0537GK-UET-A, 78F0537DGK-UET-A注
（12x12）
（A）
水準品
μ PD78F0531GK(A)-GAJ-AX, 78F0532GK(A)-GAJ-AX,
78F0533GK(A)-GAJ-AX, 78F0534GK(A)-GAJ-AX,
78F0535GK(A)-GAJ-AX, 78F0536GK(A)-GAJ-AX,
78F0537GK(A)-GAJ-AX
（ A2 ）
水準品
μ PD78F0531GK(A2)-GAJ-AX, 78F0532GK(A2)-GAJ-AX,
78F0533GK(A2)-GAJ-AX, 78F0534GK(A2)-GAJ-AX,
78F0535GK(A2)-GAJ-AX, 78F0536GK(A2)-GAJ-AX,
78F0537GK(A2)-GAJ-AX
拡張
標準品
μ PD78F0531AGK-GAJ-AX, 78F0532AGK-GAJ-AX,
78F0533AGK-GAJ-AX, 78F0534AGK-GAJ-AX,
規格品
78F0535AGK-GAJ-AX, 78F0536AGK-GAJ-AX,
78F0537AGK-GAJ-AX, 78F0537DAGK-GAJ-AX注
（A）
水準品
μ PD78F0531AGKA-GAJ-G, 78F0532AGKA-GAJ-G,
78F0533AGKA-GAJ-G, 78F0534AGKA-GAJ-G,
78F0535AGKA-GAJ-G, 78F0536AGKA-GAJ-G,
78F0537AGKA-GAJ-G
（ A2 ）
水準品
μ PD78F0531AGKA2-GAJ-G, 78F0532AGKA2-GAJ-G,
78F0533AGKA2-GAJ-G, 78F0534AGKA2-GAJ-G,
78F0535AGKA2-GAJ-G, 78F0536AGKA2-GAJ-G,
78F0537AGKA2-GAJ-G
64ピン・プラスチ
従来
ックTQFP（ファイ
規格品
標準品
μ PD78F0531GA-9EV-A, 78F0532GA-9EV-A, 78F0533GA-9EV-A,
78F0534GA-9EV-A, 78F0535GA-9EV-A, 78F0536GA-9EV-A,
78F0537GA-9EV-A, 78F0537DGA-9EV-A注
ンピッチ）（7x7）
拡張
規格品
標準品
μ PD78F0531AGA-HAB-AX, 78F0532AGA-HAB-AX,
78F0533AGA-HAB-AX, 78F0534AGA-HAB-AX,
78F0535AGA-HAB-AX, 78F0536AGA-HAB-AX,
78F0537AGA-HAB-AX, 78F0537DAGA-HAB-AX注
注 μ PD78F0537D, 78F0537DAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチッ
プ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，
製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバ
ッグ機能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
40
78 K0/Kx2
第1章
概
説
（6/6）
78K0/Kx2マ
パッケージ
イクロコン
製品
品質
タイプ
水準
オーダ名称
トローラ
78K0/KE2
64ピン・プラスチ
従来
ックFLGA（5x5）
規格品
標準品
μ PD78F0531FC-AA1-A, 78F0532FC-AA1-A, 78F0533FC-AA1-A,
78F0534FC-AA1-A, 78F0535FC-AA1-A, 78F0536FC-AA1-A,
78F0537FC-AA1-A, 78F0537DFC-AA1-A注
拡張
標準品
μ PD78F0531AFC-AA1-A, 78F0532AFC-AA1-A,
78F0533AFC-AA1-A, 78F0534AFC-AA1-A,
規格品
78F0535AFC-AA1-A, 78F0536AFC-AA1-A,
78F0537AFC-AA1-A, 78F0537DAFC-AA1-A注
★
64ピン・プラスチ
拡張
ックFBGA（4x4）
規格品
標準品
μ PD78F0531AF1-AA2-A, 78F0532AF1-AA2-A,
78F0533AF1-AA2-A, 78F0534AF1-AA2-A,
78F0535AF1-AA2-A, 78F0536AF1-AA2-A,
78F0537AF1-AA2-A, 78F0537DAF1-AA2-A注
78K0/KF2
80ピン・プラスチ
従来
ックLQFP
規格品
（14x14）
標準品
（A）
水準品
（ A2 ）
拡張
μ PD78F0544GC-UBT-A, 78F0545GC-UBT-A, 78F0546GC-UBT-A,
78F0547GC-UBT-A, 78F0547DGC-UBT-A注
μ PD78F0544GC(A)-GAD-AX, 78F0545GC(A)-GAD-AX,
78F0546GC(A)-GAD-AX, 78F0547GC(A)-GAD-AX
μ PD78F0544GC(A2)-GAD-AX, 78F0545GC(A2)-GAD-AX,
水準品
78F0546GC(A2)-GAD-AX, 78F0547GC(A2)-GAD-AX
標準品
μ PD78F0544AGC-GAD-AX, 78F0545AGC-GAD-AX,
78F0546AGC-GAD-AX, 78F0547AGC-GAD-AX,
規格品
78F0547DAGC-GAD-AX注
（A）
水準品
（ A2 ）
水準品
80ピン・プラスチ
従来
ックLQFP（ファイ
規格品
ン ピ ッ チ ）
標準品
水準品
（ A2 ）
拡張
78F0546AGCA-GAD-G, 78F0547AGCA-GAD-G
μ PD78F0544AGCA2-GAD-G, 78F0545AGCA2-GAD-G,
78F0546AGCA2-GAD-G, 78F0547AGCA2-GAD-G
μ PD78F0544GK-8EU-A, 78F0545GK-8EU-A, 78F0546GK-8EU-A,
78F0547GK-8EU-A, 78F0547DGK-8EU-A注
（A）
（12x12）
μ PD78F0544AGCA-GAD-G, 78F0545AGCA-GAD-G,
μ PD78F0544GK(A)-GAK-AX, 78F0545GK(A)-GAK-AX,
78F0546GK(A)-GAK-AX, 78F0547GK(A)-GAK-AX
μ PD78F0544GK(A2)-GAK-AX, 78F0545GK(A2)-GAK-AX,
水準品
78F0546GK(A2)-GAK-AX, 78F0547GK(A2)-GAK-AX
標準品
μ PD78F0544AGK-GAK-AX, 78F0545AGK-GAK-AX,
78F0546AGK-GAK-AX, 78F0547AGK-GAK-AX,
規格品
78F0547DAGK-GAK-AX注
（A）
水準品
（ A2 ）
水準品
注
μ PD78F0544AGKA-GAK-G, 78F0545AGKA-GAK-G,
78F0546AGKA-GAK-G, 78F0547AGKA-GAK-G
μ PD78F0544AGKA2-GAK-G, 78F0545AGKA2-GAK-G,
78F0546AGKA2-GAK-G, 78F0547AGKA2-GAK-G
μ PD78F0537D, 78F0537DA, 78F0547D, 78F0547DAには開発／評価用にオンチップ・デバッグ機能が搭載
されています。オンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越え
てしまう可能性があり，製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでくだ
さい。オンチップ・デバッグ機能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
41
78 K0/Kx2
1. 5
第1章
概
説
端子接続図（Top View）
1. 5. 1 78K0/KB2
・30ピン・プラスチックSSOP（7.62 mm (300) ）
ANI1/P21
1
30
ANI2/P22
ANI0/P20
2
29
ANI3/P23
P01/TI010/TO00
3
28
AVSS
P00/TI000
4
27
AVREF
P120/INTP0/EXLVI
5
26
P10/SCK10/TxD0
RESET
6
25
P11/SI10/RxD0
FLMD0
7
24
P12/SO10
注
8
23
P13/TxD6
P121/X1/OCD0A注
P122/X2/EXCLK/OCD0Ｂ
注
9
22
P14/RxD6
REGC
10
21
P15/TOH0
VSS
11
20
P16/TOH1/INTP5
VDD
12
19
P17/TI50/TO50
P60/SCL0
13
18
P30/INTP1
P61/SDA0
14
17
P31/INTP2/OCD1A注
P33/TI51/TO51/INTP4
15
16
P32/INTP3/OCD1B注
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
AVSSはVSSと同電位にしてください。
2.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
3.
ANI0/P20-ANI3/P23は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
42
78 K0/Kx2
第1章
概
説
・36ピン・プラスチックFLGA（4x4）
Top View
Bottom View
6
5
4
3
2
1
A
B
C
D
E
F
F
E
D
C
B
A
インデクス・マーク
名
ピン番号
A1
NC
称
名
ピン番号
注1
注2
名
ピン番号
C1
P17/TI50/TO50
E1
AVREF
C2
P14/RxD6
E2
AVSS
A2
P32/INTP3/OCD1B
A3
P30/INTP1
C3
P13/TxD6
E3
ANI2/P22
A4
P61/SDA0
C4
P00/TI000
E4
ANI1/P21
A5
P33/TI51/TO51/INTP4 C5
E5
FLMD0
E6
RESET
A6
NC
注1
注2
VDD
注2
C6
P121/X1/OCD0A
D1
P11/SI10/RxD0
F1
NC
称
注1
B1
P31/INTP2/OCD1A
B2
P16/TOH1/INTP5
D2
P12/SO10
F2
ANI3/P23
B3
P15/TOH0
D3
P10/SCK10/TxD0
F3
ANI0/P20
B4
P60/SCL0
D4
REGC
F4
P01/TI010/TO00
B5
EVDD
D5
VSS
F5
P120/INTP0/EXLVI
B6
EVSS
D6
P122/X2/EXCLK/
F6
NC
OCD0B
注1
注2
NCは，VSSに接続することを推奨します。
注1.
2.
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
称
AVSSとEVSSは，VSSと同電位にしてください。
2.
EVDDは，VDDと同電位にしてください。
3.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
4.
ANI0/P20-ANI3/P23は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
43
78 K0/Kx2
第1章
概
説
1. 5. 2 78K0/KC2
・38ピン・プラスチックSSOP（7.62 mm (300) ）
注
1
38
ANI2/P22
ANI0/P20
2
37
ANI3/P23
P01/TI010/TO00
3
36
ANI4/P24
P00/TI000
4
35
ANI5/P25
P120/INTP0/EXLVI
5
34
AVSS
RESET
6
33
AVREF
P124/XT2/EXCLKS
7
32
P10/SCK10/TxD0
P123/XT1
8
31
P11/SI10/RxD0
FLMD0
9
30
P12/SO10
P122/X2/EXCLK/OCD0B注
10
29
P13/TxD6
P121/X1/OCD0A注
11
28
P14/RxD6
REGC
12
27
P15/TOH0
VSS
13
26
P16/TOH1/INTP5
VDD
14
25
P17/TI50/TO50
P60/SCL0
15
24
P30/INTP1
P61/SDA0
16
23
P31/INTP2/OCD1A注
P62/EXSCL0
17
22
P32/INTP3/OCD1B注
P63
18
21
P70/KR0
P33/TI51/TO51/INTP4
19
20
P71/KR1
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
ANI1/P21
AVSSはVSSと同電位にしてください。
2.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
3.
ANI0/P20-ANI5/P25は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
44
78 K0/Kx2
第1章
概
説
ANI7/P27
ANI6/P26
ANI5/P25
ANI4/P24
ANI3/P23
ANI2/P22
ANI1/P21
ANI0/P20
P01/TI010/TO00
P00/TI000
P120/INTP0/EXLVI
・44ピン・プラスチックLQFP（10x10）
44 43 42 41 40 39 38 37 36 35 34
P41
1
33
AVSS
P40
2
32
AVREF
RESET
3
31
P10/SCK10/TxD0
P124/XT2/EXCLKS
4
30
P11/SI10/RxD0
P123/XT1
5
29
P12/SO10
FLMD0
6
28
P13/TxD6
P122/X2/EXCLK/OCD0B注
7
27
P14/RxD6
P121/X1/OCD0A注
8
26
P15/TOH0
REGC
9
25
P16/TOH1/INTP5
VSS
10
24
P17/TI50/TO50
VDD
11
23
P30/INTP1
注
P31/INTP2/OCD1A注
P70/KR0
P32/INTP3/OCD1B注
P71/KR1
P72/KR2
P73/KR3
P33/TI51/TO51/INTP4
P63
P61/SDA0
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
P62/EXSCL0
P60/SCL0
12 13 14 15 16 17 18 19 20 21 22
AVSSはVSSと同電位にしてください。
2.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
3.
ANI0/P20-ANI7/P27は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
45
78 K0/Kx2
第1章
概
説
VDD
VSS
REGC
P121/X1/OCD0A注
P122/X2/EXCLK/OCD0B注
FLMD0
P123/XT1
P124/XT2/EXCLKS
RESET
P40
P41
P120/INTP0/EXLVI
・48ピン・プラスチックLQFP（ファインピッチ）（7x7）
1
2
3
4
5
6
7
8
9
10
11
12
48 47 46 45 44 43 42 41 40 39 38 37
36
35
34
33
32
31
30
29
28
27
26
25
13 14 15 16 17 18 19 20 21 22 23 24
P140/PCL/INTP6
P00/TI000
P01/TI010/TO00
P130
P20/ANI0
ANI1/P21
ANI2/P22
ANI3/P23
ANI4/P24
ANI5/P25
ANI6/P26
ANI7/P27
P31/INTP2/OCD1A注
P30/INTP1
P17/TI50/TO50
P16/TOH1/INTP5
P15/TOH0
P14/RxD6
P13/TxD6
P12/SO10
P11/Sl10/RxD0
P10/SCK10/TxD0
AVREF
AVSS
P60/SCL0
P61/SDA0
P62/EXSCL0
P63
P33/TI51/TO51/INTP4
P75
P74
P73/KR3
P72/KR2
P71/KR1
P70/KR0
P32/INTP3/OCD1B注
注
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
AVSSはVSSと同電位にしてください。
2.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
3.
ANI0/P20-ANI7/P27は，リセット解除後はアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
46
78 K0/Kx2
第1章
概
説
1. 5. 3 78K0/KD2
ANI7/P27
ANI6/P26
ANI5/P25
ANI4/P24
ANI3/P23
ANI2/P22
ANI1/P21
P20/ANI0
P130
P03
P02
P01/TI010/TO00
P00/TI000
・52ピン・プラスチックLQFP（10x10）
52 51 50 49 48 47 46 45 44 43 42 41 40
P140/PCL/INTP6
1
39
AVSS
P120/INTP0/EXLVI
2
38
AVREF
P41
3
37
P10/SCK10/TXD0
P40
4
36
P11/SI10/RXD0
RESET
5
35
P12/SO10
P124/XT2/EXCLKS
6
34
P13/TXD6
P123/XT1
7
33
P14/RXD6
FLMD0
8
32
P15/TOH0
P122/X2/EXCLK/OCD0B注
9
31
P16/TOH1/INTP5
P121/X1/OCD0A注
10
30
P17/TI50/TO50
REGC
11
29
P30/INTP1
VSS
12
28
P31/INTP2/OCD1A注
VDD
13
27
P32/INTP3/OCD1B注
P70/KR0
P71/KR1
P72/KR2
P73/KR3
P74/KR4
P75/KR5
P76/KR6
P77/KR7
P33/TI51/TO51/INTP4
P63
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
P62/EXSCL0
P60/SCL0
注
P61/SDA0
14 15 16 17 18 19 20 21 22 23 24 25 26
AVSSはVSSと同電位にしてください。
2.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
3.
ANI0/P20-ANI7/P27は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
47
78 K0/Kx2
第1章
概
説
1. 5. 4 78K0/KE2
・64ピン・プラスチックLQFP（ファインピッチ）（10x10）
・64ピン・プラスチックLQFP（14x14）
・64ピン・プラスチックLQFP（12x12）
P140/PCL/INTP6
P141/BUZ/INTP7
P00/TI000
P01/TI010/TO00
P02/SO11注2
P03/SI11注2
P04/SCK11注2
P130
ANI0/P20
ANI1/P21
ANI2/P22
ANI3/P23
ANI4/P24
ANI5/P25
ANI6/P26
ANI7/P27
・64ピン・プラスチックTQFP（7x7）
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
P120/INTP0/EXLVI
P43
P42
P41
P40
RESET
P124/XT2/EXCLKS
P123/XT1
FLMD0
P122/X2/EXCLK/OCD0B注1
P121/X1/OCD0A注1
REGC
VSS
EVSS
VDD
EVDD
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
AVSS
AVREF
P10/SCK10/TxD0
P11/SI10/RxD0
P12/SO10
P13/TxD6
P14/RxD6
P15/TOH0
P16/TOH1/INTP5
P17/TI50/TO50
P30/INTP1
P53
P52
P51
P50
P31/INTP2/OCD1A注1
P60/SCL0
P61/SDA0
P62/EXSCL0
P63
P33/TI51/TO51/INTP4
P77/KR7
P76/KR6
P75/KR5
P74/KR4
P73/KR3
P72/KR2
P71/KR1
P70/KR0
P06/TO01注2/TI011注2
P05/SSI11注2/TI001注2
P32/INTP3/OCD1B注1
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
注1.
オンチップ・デバッグ機能搭載品のみ。
2.
フラッシュ・メモリが48 Kバイト以上の製品のみ。
注意1.
AVSSとEVSSは，VSSと同電位にしてください。
備考
2.
EVDDは，VDDと同電位にしてください。
3.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
4.
ANI0/P20-ANI7/P27は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
48
78 K0/Kx2
第1章
概
説
・64ピン・プラスチックFLGA（5x5）
・64ピン・プラスチックFBGA（4x4）
Top View
Bottom View
8
7
6
5
4
3
2
1
H G F E D C B A
A B C D E F G H
インデクス・マーク
ピン番号
名
称
ピン番号
名
称
ピン番号
名
A1
AVSS
C1
ANI4/P24
E1
P130
A2
AVREF
C2
ANI3/P23
E2
ANI0/P20
称
注2
ピン番号
名
称
G1
P141/BUZ/INTP7
G2
P140/PCL/INTP6
G3
P43
A3
P11/SI10/RxD0
C3
ANI7/P27
E3
P03/SI11
A4
P13/TxD6
C4
P10/SCK10/TxD0
E4
P42
G4
RESET
A5
P16/TOH1/INTP5
C5
P17/TI50/TO50
E5
P77/KR7
G5
REGC
A6
P53
C6
P30/INTP1
E6
P33/TI51/TO51/INTP4 G6
VSS
E7
P74/KR4
G7
VDD
E8
P76/KR6
G8
P61/SDA0
F1
P01/TI010/TO00
H1
P120/INTP0/EXLVI
F2
P00/TI000
H2
P124/XT2/EXCLKS
A7
P51
C7
A8
P32/INTP3/OCD1B
B1
B2
注1
P31/INTP2/OCD1A
注2
C8
P06 /TO01
ANI5/P25
D1
ANI1/P21
ANI6/P26
D2
ANI2/P22
B3
P12/SO10
D3
P04/SCK11
B4
P15/TOH0
D4
B5
P14/RxD6
D5
注1
/TI011
注2
注2
注2
F3
P02/SO11
H3
P123/XT1
P72/KR2
F4
P41
H4
FLMD0
P70/KR0
F5
P40
H5
P122/X2/EXCLK
/OCD0B
B6
P52
B7
P50
B8
P05/SSI11
注1.
注2
/TI001
注2
D6
P71/KR1
F6
P60/SCL0
H6
P121/X1/OCD0A
D7
P75/KR5
F7
P62/EXSCL0
H7
EVSS
D8
P73/KR3
F8
P63
H8
EVDD
注1
オンチップ・デバッグ機能搭載品のみ。
2.
フラッシュ・メモリが48 Kバイト以上の製品のみ。
注意1.
AVSSとEVSSは，VSSと同電位にしてください。
備考
注1
2.
EVDDは，VDDと同電位にしてください。
3.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
4.
ANI0/P20-ANI7/P27は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
49
78 K0/Kx2
第1章
概
説
1. 5. 5 78K0/KF2
・80ピン・プラスチックLQFP（14x14）
P140/PCL/INTP6
P141/BUZ/BUSY0/INTP7
P142/SCKA0
P143/SIA0
P144/SOA0
P145/STB0
P00/TI000
P01/TI010/TO00
P02/SO11
P03/SI11
P04/SCK11
P130
ANI0/P20
ANI1/P21
ANI2/P22
ANI3/P23
ANI4/P24
ANI5/P25
ANI6/P26
ANI7/P27
・80ピン・プラスチックLQFP（ファインピッチ）（12x12）
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61
P120/INTP0/EXLVI
P47
P46
P45
P44
P43
P42
P41
P40
RESET
P124/XT2/EXCLKS
P123/XT1
FLMD0
P122/X2/EXCLK/OCD0B注
P121/X1/OCD0A注
REGC
VSS
EVSS
VDD
EVDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
AVSS
AVREF
P57
P56
P55
P54
P10/SCK10/TxD0
P11/SI10/RxD0
P12/SO10
P13/TxD6
P14/RxD6
P15/TOH0
P16/TOH1/INTP5
P17/TI50/TO50
P30/INTP1
P53
P52
P51
P50
P31/INTP2/OCD1A注
P60/SCL0
P61/SDA0
P62/EXSCL0
P63
P33/TI51/TO51/INTP4
P64
P65
P66
P67
P77/KR7
P76/KR6
P75/KR5
P74/KR4
P73/KR3
P72/KR2
P71/KR1
P70/KR0
P06/TI011/TO01
P05/TI001/SSI11
P32/INTP3/OCD1B注
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
注
オンチップ・デバッグ機能搭載品のみ。
注意1.
備考
AVSSとEVSSは，VSSと同電位にしてください。
2.
EVDDは，VDDと同電位にしてください。
3.
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
4.
ANI0/P20-ANI7/P27は，リセット解除後にアナログ入力モードになります。
端子名称は，1. 6 端子名称を参照してください。
R01UH0008JJ0401 Rev.4.01
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50
78 K0/Kx2
1. 6
第1章
概
説
端子名称
ANI0-ANI7
：Analog Input
P120-P124
：Port 12
AVREF
：Analog Reference Voltage
P130
：Port 13
AVSS
：Analog Ground
P140-P145
：Port 14
BUSY0
：Serial Busy Input
PCL
：Programmable Clock Output
BUZ
：Buzzer Output
REGC
：Regulator Capacitance
EVDD
：Power Supply for Port
RESET
：Reset
EVSS
：Ground for Port
RxD0, RxD6
：Receive Data
EXCLK
：External Clock Input
SCK10, SCK11
：Serial Clock Input/Output
(Main System Clock)
EXCLKS
EXLVI
SCKA0
：External Clock Input
SCL0
：Serial Clock Input/Output
(Subsystem Clock)
SDA0
：Serial Data Input/Output
SI10, SI11, SIA0
：Serial Data Input
：External potential Input
for Low-voltage detector
SO10, SO11, SOA0 ：Serial Data Output
EXSCL0
：External Serial Clock Input
SSI11
：Serial Interface Chip Select Input
FLMD0
：Flash Programming Mode
STB0
：Serial Strobe
INTP0-INTP7
：External Interrupt Input
TI000, TI010,
：Timer Input
KR0-KR7
：Key Return
TI001, TI011,
NC
：Non-connection
TI50, TI51
OCD0A, OCD0B,
：On Chip Debug Input/Output
TO00, TO01,
：Timer Output
TO50, TO51
OCD1A, OCD1B
P00-P06
：Port 0
TOH0, TOH1,
P10-P17
：Port 1
TxD0, TxD6
：Transmit Data
P20-P27
：Port 2
VDD
：Power Supply
P30-P33
：Port 3
VSS
：Ground
P40-P47
：Port 4
X1, X2
：Crystal Oscillator (Main System
P50-P57
：Port 5
P60-P67
：Port 6
P70-P77
：Port 7
R01UH0008JJ0401 Rev.4.01
2010.07.15
Clock)
XT1, XT2
：Crystal Oscillator (Subsystem Clock)
51
78 K0/Kx2
1. 7
第1章
概
説
ブロック図
1. 7. 1 78K0/KB2
TO00/TI010/P01
TI000/P00
RxD6/P14 (LINSEL)
16-bit TIMER/
EVENT COUNTER 00
TOH0/P15
PORT 0
2
P00, P01
PORT 1
8
P10-P17
PORT 2
4
P20-P23
PORT 3
4
P30-P33
PORT 6
2
P60, P61
PORT 12
3
P120-P122
8-bit TIMER H0
TOH1/P16
8-bit TIMER H1
INTERNAL
LOW-SPEED
OSCILLATOR
WATCHDOG TIMER
8-bit TIMER/
EVENT COUNTER 50
TI50/TO50/P17
8-bit TIMER/
EVENT COUNTER 51
TI51/TO51/P33
78K/0
CPU
CORE
FLASH
MEMORY
POWER ON CLEAR/
LOW VOLTAGE
INDICATOR
SERIAL
INTERFACE UART0
RxD6/P14
TxD6/P13
SERIAL
INTERFACE UART6
LINSEL
SI10/P11
SO10/P12
SCK10/P10
INTP1/P30INTP4/P33
SYSTEM
CONTROL
INTERNAL
HIGH-SPEED
OSCILLATOR
SERIAL
INTERFACE CSI10
SDA0/P61
SCL0/P60
ANI0/P20ANI3/P23
AVREF
AVSS
RxD6/P14 (LINSEL)
INTP0/P120
INTERNAL
HIGH-SPEED
RAM
VOLTAGE
REGULATOR
SERIAL
INTERFACE IIC0
EXLVI/P120
RESET CONTROL
ON-CHIP DEBUG注1
RxD0/P11
TxD0/P10
POC/LVI
CONTROL
OCD0A注1/X1, OCD1A注1/P31
OCD0B注1/X2, OCD1B注1/P32
RESET
X1/P121
X2/EXCLK/P122
REGC
4
A/D CONVERTER
4
INTERRUPT
CONTROL
INTP5/P16
VDD,
VSS, FLMD0
EVDD注2 EVSS注2
注1. オンチップ・デバッグ機能搭載品のみ。
2. 36ピン製品のみ。
R01UH0008JJ0401 Rev.4.01
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52
78 K0/Kx2
第1章
概
説
1. 7. 2 78K0/KC2
TO00/TI010/P01
TI000/P00
RxD6/P14 (LINSEL)
16-bit TIMER/
EVENT COUNTER 00
TOH0/P15
PORT 0
2
P00, P01
PORT 1
8
P10-P17
PORT 2
8
P20-P25, P26注1, P27注1
8-bit TIMER H1
PORT 3
4
P30-P33
INTERNAL
LOW-SPEED
OSCILLATOR
PORT 4
2
P40注1, P41注1
PORT 6
4
P60-P63
PORT 7
6
P70, P71, P72注1,
P73注1, P74注2, P75注2
PORT 12
5
P120-P124
8-bit TIMER H0
TOH1/P16
WATCHDOG TIMER
8-bit TIMER/
EVENT COUNTER 50
TI50/TO50/P17
8-bit TIMER/
EVENT COUNTER 51
TI51/TO51/P33
WATCH TIMER
RxD0/P11
TxD0/P10
SERIAL
INTERFACE UART0
RxD6/P14
TxD6/P13
SERIAL
INTERFACE UART6
LINSEL
SI10/P11
SO10/P12
SCK10/P10
SERIAL
INTERFACE CSI10
EXSCL0/P62
SDA0/P61
SCL0/P60
ANI0/P20-ANI5/P25,
ANI6/P26注1, ANI7/P27注1
AVREF
AVSS
78K/0
CPU
CORE
FLASH
MEMORY
P130注2
PORT 14注2
P140注2
CLOCK OUTPUT
CONTROL注2
INTERNAL
HIGH-SPEED
RAM
INTERNAL
EXPANSION
RAM注3
KEY RETURN
ON-CHIP DEBUG注4
A/D CONVERTER
SYSTEM
CONTROL
INTP5/P16
4
EXLVI/P120
KR0/P70, KR1/P71,
KR2/P72注1, KR3/P73注1
RESET CONTROL
8
INTERRUPT
CONTROL
INTP6/P140注2
POC/LVI
CONTROL
MULTIPLIER&
DIVIDER注3
SERIAL
INTERFACE IIC0
4
PCL/P140注2
POWER ON CLEAR/
LOW VOLTAGE
INDICATOR
RxD6/P14 (LINSEL)
INTP0/P120
INTP1/P30INTP4/P33
PORT 13注2
VDD
VSS FLMD0
OCD0A注4/X1, OCD1A注4/P31
OCD0B注4/X2, OCD1B注4/P32
RESET
X1/P121
X2/EXCLK/P122
XT1/P123
XT2/EXCLKS/P124
INTERNAL
HIGH-SPEED
OSCILLATOR
VOLTAGE
REGULATOR
REGC
注1. 44ピン製品と48ピン製品のみ。
2. 48ピン製品のみ。
3. フラッシュ・メモリが48 Kバイト以上の製品のみ。
4. オンチップ・デバッグ機能搭載品のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
53
78 K0/Kx2
第1章
概
説
1. 7. 3 78K0/KD2
TO00/TI010/P01
TI000/P00
RxD6/P14 (LINSEL)
16-bit TIMER/
EVENT COUNTER 00
TOH0/P15
PORT 0
4
P00-P03
PORT 1
8
P10-P17
PORT 2
8
P20-P27
8-bit TIMER H1
PORT 3
4
P30-P33
INTERNAL
LOW-SPEED
OSCILLATOR
PORT 4
2
P40, P41
PORT 6
4
P60-P63
PORT 7
8
P70-P77
PORT 12
5
P120-P124
8-bit TIMER H0
TOH1/P16
WATCHDOG TIMER
8-bit TIMER/
EVENT COUNTER 50
TI50/TO50/P17
8-bit TIMER/
EVENT COUNTER 51
TI51/TO51/P33
78K/0
CPU
CORE
WATCH TIMER
FLASH
MEMORY
BANK注1
RxD0/P11
TxD0/P10
SERIAL
INTERFACE UART0
RxD6/P14
TxD6/P13
SERIAL
INTERFACE UART6
LINSEL
SI10/P11
SO10/P12
SCK10/P10
SERIAL
INTERFACE CSI10
EXSCL0/P62
SDA0/P61
SCL0/P60
ANI0/P20ANI7/P27
AVREF
AVSS
INTP5/P16
P130
PORT 14
P140
CLOCK OUTPUT
CONTROL
INTERNAL
HIGH-SPEED
RAM
INTERNAL
EXPANSION
RAM注2
KEY RETURN
POC/LVI
CONTROL
8
EXLVI/P120
KR0/P70KR7/P77
RESET CONTROL
MULTIPLIER&
DIVIDER注2
SERIAL
INTERFACE IIC0
ON-CHIP DEBUG注3
8
A/D CONVERTER
SYSTEM
CONTROL
4
PCL/P140
POWER ON CLEAR/
LOW VOLTAGE
INDICATOR
RxD6/P14 (LINSEL)
INTP0/P120
INTP1/P30INTP4/P33
PORT 13
INTERNAL
HIGH-SPEED
OSCILLATOR
INTERRUPT
CONTROL
VDD
OCD0A注3/X1, OCD1A注3/P31
OCD0B注3/X2, OCD1B注3/P32
RESET
X1/P121
X2/EXCLK/P122
XT1/P123
XT2/EXCLKS/P124
VSS FLMD0
INTP6/P140
VOLTAGE
REGULATOR
REGC
注1. フラッシュ・メモリが96 Kバイト以上の製品のみ。
2. フラッシュ・メモリが48 Kバイト以上の製品のみ。
3. オンチップ・デバッグ機能搭載品のみ。
R01UH0008JJ0401 Rev.4.01
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54
78 K0/Kx2
第1章
概
説
1. 7. 4 78K0/KE2
TO00/TI010/P01
TI000/P00
RxD6/P14 (LINSEL)
16-bit TIMER/
EVENT COUNTER 00
TO01注2/TI011注2/P06
TI001注2/P05
16-bit TIMER/
EVENT COUNTER 01注2
TOH0/P15
PORT 0
7
P00-P06
PORT 1
8
P10-P17
PORT 2
8
P20-P27
PORT 3
4
P30-P33
PORT 4
4
P40-P43
PORT 5
4
P50-P53
PORT 6
4
P60-P63
PORT 7
8
P70-P77
PORT 12
5
P120-P124
8-bit TIMER H0
TOH1/P16
8-bit TIMER H1
INTERNAL
LOW-SPEED
OSCILLATOR
WATCHDOG TIMER
8-bit TIMER/
EVENT COUNTER 50
TI50/TO50/P17
8-bit TIMER/
EVENT COUNTER 51
TI51/TO51/P33
WATCH TIMER
PORT 13
78K/0
CPU
CORE
FLASH
MEMORY
PORT 14
P130
2
P140, P141
BANK注1
RxD0/P11
TxD0/P10
SERIAL
INTERFACE UART0
RxD6/P14
TxD6/P13
SERIAL
INTERFACE UART6
LINSEL
SI10/P11
SO10/P12
SCK10/P10
SERIAL
INTERFACE CSI10
SI11注2/P03
SO11注2/P02
SCK11注2/P04
SSI11注2/P05
SERIAL
INTERFACE CSI11注2
PCL/P140
POWER ON CLEAR/
LOW VOLTAGE
INDICATOR
KEY RETURN
ON-CHIP DEBUG注3
8
SYSTEM
CONTROL
A/D CONVERTER
VDD, VSS, FLMD0
EVDD EVSS
4
INTP5/P16
INTP6/P140,
INTP7/P141
CLOCK OUTPUT
CONTROL
POC/LVI
CONTROL
8
EXLVI/P120
KR0/P70KR7/P77
RESET CONTROL
SERIAL
INTERFACE IIC0
RxD6/P14 (LINSEL)
INTP0/P120
INTP1/P30INTP4/P33
INTERNAL
EXPANSION
RAM注2
BUZ/P141
MULTIPLIER&
DIVIDER注2
EXSCL0/P62
SDA0/P61
SCL0/P60
ANI0/P20ANI7/P27
AVREF
AVSS
INTERNAL
HIGH-SPEED
RAM
BUZZER OUTPUT
INTERRUPT
CONTROL
2
OCD0A注3/X1, OCD1A注3/P31
OCD0B注3/X2, OCD1B注3/P32
RESET
X1/P121
X2/EXCLK/P122
XT1/P123
XT2/EXCLKS/P124
INTERNAL
HIGH-SPEED
OSCILLATOR
VOLTAGE
REGULATOR
REGC
注1. フラッシュ・メモリが96 Kバイト以上の製品のみ。
2. フラッシュ・メモリが48 Kバイト以上の製品のみ。
3. オンチップ・デバッグ機能搭載品のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
55
78 K0/Kx2
第1章
概
説
1. 7. 5 78K0/KF2
TO00/TI010/P01
TI000/P00
RxD6/P14 (LINSEL)
16-bit TIMER/
EVENT COUNTER 00
TO01/TI011/P06
TI001/P05
16-bit TIMER/
EVENT COUNTER 01
TOH0/P15
PORT 0
7
P00-P06
PORT 1
8
P10-P17
PORT 2
8
P20-P27
PORT 3
4
P30-P33
8-bit TIMER H1
PORT 4
8
P40-P47
INTERNAL
LOW-SPEED
OSCILLATOR
PORT 5
8
P50-P57
PORT 6
8
P60-P67
PORT 7
8
P70-P77
PORT 12
5
P120-P124
8-bit TIMER H0
TOH1/P16
WATCHDOG TIMER
8-bit TIMER/
EVENT COUNTER 50
TI50/TO50/P17
8-bit TIMER/
EVENT COUNTER 51
TI51/TO51/P33
WATCH TIMER
PORT 13
78K/0
CPU
CORE
FLASH
MEMORY
PORT 14
P130
6
P140-P145
BANK注1
RxD0/P11
TxD0/P10
SERIAL
INTERFACE UART0
RxD6/P14
TxD6/P13
SERIAL
INTERFACE UART6
LINSEL
SI10/P11
SO10/P12
SCK10/P10
SERIAL
INTERFACE CSI10
SI11/P03
SO11/P02
SCK11/P04
SSI11/P05
SERIAL
INTERFACE CSI11
SIA0/P143
SOA0/P144
SCKA0/P142
STB0/P145
BUSY0/P141
SERIAL
INTERFACE CSIA0
EXSCL0/P62
SDA0/P61
SCL0/P60
SERIAL
INTERFACE IIC0
ANI0/P20ANI7/P27
AVREF
AVSS
INTERNAL
HIGH-SPEED
RAM
INTERNAL
EXPANSION
RAM
CLOCK OUTPUT
CONTROL
PCL/P140
POWER ON CLEAR/
LOW VOLTAGE
INDICATOR
KEY RETURN
POC/LVI
CONTROL
8
EXLVI/P120
KR0/P70KR7/P77
MULTIPLIER&
DIVIDER
ON-CHIP DEBUG注2
SYSTEM
CONTROL
VDD, VSS, FLMD0
EVDD EVSS
8
INTERNAL
HIGH-SPEED
OSCILLATOR
OCD0A注2/X1, OCD1A注2/P31
OCD0B注2/X2, OCD1B注2/P32
RESET
X1/P121
X2/EXCLK/P122
XT1/P123
XT2/EXCLKS/P124
A/D CONVERTER
VOLTAGE
REGULATOR
4
INTP5/P16
INTP6/P140,
INTP7/P141
BUZ/P141
RESET CONTROL
RxD6/P14 (LINSEL)
INTP0/P120
INTP1/P30INTP4/P33
BUZZER OUTPUT
REGC
INTERRUPT
CONTROL
2
注1. フラッシュ・メモリが96 Kバイト以上の製品のみ。
2. オンチップ・デバッグ機能搭載品のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
56
78 K0/Kx2
第1章
1. 8
概
説
機能概要
（1/2）
78K0/Kx2
78K0/KB2
項 目
78K0/KC2
30/36ピン
38/44ピン
48ピン
8
16
24
32
16
24
32
16
24
32
48
60
高速RAM（Kバイト）
0.5
0.75
1
1
0.75
1
1
0.75
1
1
1
1
拡張RAM（Kバイト）
−
−
−
−
−
−
−
−
−
−
1
2
フラッシュ・メモリ
（Kバイト）
バンク（フラッシュ・メモリ）
−
標準品，（A）水準品：VDD = 1.8∼5.5 V，（A2）水準品：VDD = 2.7∼5.5 V
電源電圧
レギュレータ
内蔵
0.1 μ s（20 MHz：VDD = 2.7∼5.5 V）／0.4 μ s（5 MHz：VDD = 1.8∼5.5 V）
メイン
クロック
最小命令実行時間
高速システム
20 MHz：VDD = 2.7∼5.5 V／5 MHz：VDD = 1.8∼5.5 V
高速内蔵発振
8 MHz（TYP.）： VDD = 1.8∼5.5 V
サブ
240 kHz（TYP.）：VDD = 1.8∼5.5 V
ポート
低速内蔵発振
注1
注1
注1
・31（38ピン）
23
合計
注1
32.768 kHz（TYP.）： VDD = 1.8∼5.5 V
−
注1
41
・37（44ピン）
タイマ
N-ch O.D.（6 V耐圧）
2
4
4
16ビット（TM0）
1 ch
8ビット（TM5）
2 ch
8ビット（TMH）
2 ch
時計用
1 ch
−
シリアル インタフェース
1 ch
ウォッチドッグ（WDT）
3線式CSI
−
自動送受信3線式CSI
−
注2
UART/3線式CSI
1 ch
LIN-bus対応UART
1 ch
･
2
I Cバス
10ビットA/D
1 ch
・6 ch（38ピン）
4 ch
8 ch
割り込み
・8 ch（44ピン）
外部
6
内部
14
キー割り込み
−
7
8
16
・2 ch（38ピン）
4 ch
リセット
・4 ch（44ピン）
RESET端子
あり
POC
1.59 V±0.15 V
LVI
電源電圧の検出レベルを選択可能
WDT
あり
クロック出力／ブザー出力
−
乗除算器
−
オンチップ・デバッグ機能 μ PD78F0503D, 78F0503DAのみ
動作周囲温度
クロック出力のみ
μ PD78F0513D,
78F0513DAのみ
あり
μ PD78F0515D, 78F0515DAのみ
標準品，（A）水準品：TA = −40∼＋85 ℃, （A2）水準品：TA = −40∼＋125 ℃
注1. 拡張規格品（μ PD78F05xxA, 78F05xxDA）の標準品の場合です。他の規格品および水準品については，第30章
電気的特性（標準品）∼第33章
2.
電気的特性（(A2) 水準品：TA: −40∼＋125 ℃）を参照してください。
端子を兼用しているため，どちらかを選択して使用します。
R01UH0008JJ0401 Rev.4.01
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57
78 K0/Kx2
第1章
概
説
（2/2）
78K0/Kx2
78K0/KD2
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
項 目
16
24
32
48
60
96
128
16
24
32
48
60
96
128
48
60
96
128
高速RAM（Kバイト）
0.75
1
1
1
1
1
1
0.75
1
1
1
1
1
1
1
1
1
1
拡張RAM（Kバイト）
−
−
−
1
2
4
6
−
−
−
1
2
4
6
1
2
4
6
4
6
4
6
4
6
フラッシュ・メモリ
（Kバイト）
バンク（フラッシュ・メモリ）
−
−
−
標準品，（A）水準品：VDD = 1.8∼5.5 V，（A2）水準品：VDD = 2.7∼5.5 V
電源電圧
レギュレータ
内蔵
0.1 μ s（20 MHz：VDD = 2.7∼5.5 V／0.4 μ s（5 MHz：VDD = 1.8∼5.5 V）
メイン
クロック
最小命令実行時間
高速システム
20 MHz：VDD = 2.7∼5.5 V／5 MHz：VDD = 1.8∼5.5 V
高速内蔵発振
8 MHz（TYP.）： VDD = 1.8∼5.5 V
240 kHz（TYP.）：VDD = 1.8∼5.5 V
ポート タイマ
低速内蔵発振
注1
注1
注1
32.768 kHz（TYP.）： VDD = 1.8∼5.5 V
サブ
注1
注1
合計
45
55
71
N-ch O.D.（6 V耐圧）
4
4
4
16ビット（TM0）
1 ch
2 ch
シリアル インタフェース
8ビット（TM5）
2 ch
8ビット（TMH）
2 ch
時計用
1 ch
ウォッチドッグ（WDT）
1 ch
3線式CSI
1 ch
−
自動送受信3線式CSI
1 ch
−
注2
UART/3線式CSI
1 ch
LIN-bus対応UART
1 ch
･
2
1 ch
10ビットA/D
8 ch
割り込み
I Cバス
8
外部
9
16
内部
19
8 ch
リセット
キー割り込み
RESET端子
あり
POC
1.59 V±0.15 V
LVI
電源電圧の検出レベルを選択可能
WDT
あり
クロック出力／ブザー出力
クロック出力のみ
乗除算器
オンチップ・デバッグ機能
20
−
あり
μ PD78F0527D, 78F0527DAのみ
動作周囲温度
あり
−
μ PD78F0537D, 78F0537DAのみ
あり
μ PD78F0547D,
78F0547DAのみ
標準品，（A）水準品：TA = −40∼＋85 ℃, （A2）水準品：TA = −40∼＋125 ℃
注1. 拡張規格品（μ PD78F05xxA, 78F05xxDA）の標準品の場合です。他の規格品および水準品については，第30章
電気的特性（標準品）∼第33章
2.
電気的特性（(A2) 水準品：TA: −40∼＋125 ℃）を参照してください。
端子を兼用しているため，どちらかを選択して使用します。
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58
78 K0/Kx2
第1章
概
説
次にタイマの概要を示します。
16ビット・タイマ／イベ 8ビット・タイマ／イベ 8ビット・タイマH0, H1
時計用
ウォッチ
ント・カウンタ00, 01
タイマ
ドッグ・
TM00
機能
備考
TM50
TM51
TMH0
タイマ
TMH1
注1
1チャネル
1チャネル
1チャネル
1チャネル
1チャネル
外部イベント・カウンタ 1チャネル
1チャネル
1チャネル
1チャネル
−
−
−
−
1チャネル
−
PPG出力
1出力
1出力
−
−
−
−
−
−
PWM出力
−
−
1出力
1出力
1出力
1出力
−
−
パルス幅測定
2入力
2入力
−
−
−
−
−
−
方形波出力
1出力
1出力
1出力
1出力
1出力
1出力
−
−
−
−
−
−
1出力
−
注2
−
−
注1
1チャネル
時計用タイマ
−
−
−
−
−
−
ウォッチドッグ・タイマ
−
−
−
−
−
−
−
1チャネル
2
2
1
1
1
1
１
−
割り込み要因
2.
TM01
インターバル・タイマ 1チャネル
キャリア・ジェネレータ
注1.
ント・カウンタ50, 51
−
時計用タイマは時計用タイマとインターバル・タイマの機能を同時に使用可能です。
TM51とTMH1を組み合わせることで，キャリア・ジェネレータ・モードとして使用できます。
製品により，搭載するタイマが異なります。
78K0/KB2
78K0/KC2
78K0/KD2
16ビット・タイマ／
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
○
イベント・カウンタ00
16ビット・タイマ／
−
○
イベント・カウンタ01
8ビット・タイマ／
○
イベント・カウンタ50
8ビット・タイマ／
○
イベント・カウンタ51
8ビット・タイマH0
○
8ビット・タイマH1
○
時計用タイマ
ウォッチドッグ・
−
○
○
タイマ
○：搭載，−：非搭載
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59
78 K0/Kx2
第2章
端子機能
第2章 端子機能
2. 1
端子機能一覧
端子の入出力バッファ電源は，製品によって異なります。それぞれの電源と端子の関係を次に示します。
表2−1 各端子の入出力バッファ電源（AVREF, VDD）
・78K0/KB2: 30ピン・プラスチックSSOP（7.62 mm (300)）
・78K0/KC2: 38ピン・プラスチックSSOP（7.62 mm (300)）, 44ピン・プラスチックLQFP（10x10）,
48ピン・プラスチックLQFP（ファインピッチ）（7x7）
・78K0/KD2: 52ピン・プラスチックLQFP（10x10）
電源
対応する端子
AVREF
P20-P27
VDD
P20-P27以外の端子
表2−2 各端子の入出力バッファ電源（AVREF, EVDD, VDD）
・78K0/KB2: 36ピン・プラスチックFLGA（4x4）
・78K0/KE2: 64ピン・プラスチックLQFP（ファインピッチ）（10x10）, 64ピン・プラスチックLQFP（14x14）
64ピン・プラスチックLQFP（12x12）, 64ピン・プラスチックTQFP（7x7）,
64ピン・プラスチックFLGA（5x5）, 64ピン・プラスチックFBGA（4x4）
・78K0/KF2: 80ピン・プラスチックLQFP（14x14）, 80ピン・プラスチックLQFP（ファインピッチ）（12x12）
電源
対応する端子
AVREF
P20-P27
EVDD
P20-P27, P121-P124以外のポート端子
VDD
・P121-P124
・ポート以外の端子
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60
78 K0/Kx2
第2章
端子機能
2. 1. 1 78K0/KB2
（1）ポート機能：78K0/KB2
機能名称
P00
入出力
入出力
機
能
ポート0。
リセット時
入力ポート
兼用機能
TI000
2ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
P01
TI010/TO00
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P10
入出力
ポート1。
入力ポート
SCK10/TxD0
P11
8ビット入出力ポート。
SI10/RxD0
P12
1ビット単位で入力／出力の指定可能。
SO10
P13
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TxD6
P14
RxD6
P15
TOH0
P16
TOH1/INTP5
P17
TI50/TO50
P20-P23
入出力
ポート2。
アナログ
4ビット入出力ポート。
入力
ANI0-ANI3
1ビット単位で入力／出力の指定可能。
P30
入出力
ポート3。
入力ポート
INTP1
P31
4ビット入出力ポート。
INTP2/OCD1A
注
P32
1ビット単位で入力／出力の指定可能。
INTP3/OCD1B
注
P33
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
INTP4/TI51/TO51
P60
入出力
ポート6。
入力ポート
SCL0
2ビット入出力ポート。
出力はN-chオープン・ドレーン出力（6 V耐圧）。
P61
SDA0
1ビット単位で入力／出力の指定可能。
P120
P121
入出力
ポート12。
3ビット入出力ポート。
入力ポート
INTP0/EXLVI
X1/OCD0A
注
1ビット単位で入力／出力の指定可能。
P122
注
P120のみ，ソフトウエアの設定により，内蔵プルアップ抵抗を使
X2/EXCLK/
用可能。
OCD0B
注
μ PD78F0503D, 78F0503DA（オンチップ・デバッグ機能搭載品）のみ
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78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（1/2）：78K0/KB2
機能名称
ANI0-ANI3
入出力
入力
機
能
A/Dコンバータのアナログ入力
リセット時
兼用機能
ア ナ ロ グ 入 P20-P23
力
EXLVI
FLMD0
INTP0
入力
−
入力
INTP1
外部低電圧検出用電位入力
フラッシュ・メモリ・プログラミング・モード引き込み。
入力ポート
P120/INTP0
−
−
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち下 入力ポート
P120/EXLVI
がりの両エッジ）指定可能な外部割り込み要求入力
P30
INTP2
P31/OCD1A
注
INTP3
P32/OCD1B
注
INTP4
P33/TI51/TO51
INTP5
P16/TOH1
REGC
−
内部動作用レギュレータ出力（2.5 V）安定容量接続。
−
−
−
−
コンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
RESET
入力
システム・リセット入力。
RxD0
入力
UART0のシリアル・データ入力
RxD6
TxD0
入力ポート
UART6のシリアル・データ入力
出力
TxD6
UART0のシリアル・データ出力
P11/SI10
P14
入力ポート
UART6のシリアル・データ出力
P10/SCK10
P13
SCK10
入出力
CSI10のクロック入出力
SI10
入力
CSI10のシリアル・データ入力
P11/RxD0
SO10
出力
CSI10のシリアル・データ出力
P12
SCL0
入出力
I Cのクロック入出力
入力ポート
2
SDA0
TI000
2
入力ポート
入力
P10/TxD0
P60
I Cのシリアル・データ入出力
P61
16ビット・タイマ／イベント・カウンタ00への外部カウント・ク 入力ポート
P00
ロック入力。
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジス
タ（CR000, CR010）へのキャプチャ・トリガ入力。
TI010
入力
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジス 入力ポート
TI50
入力
8ビット・タイマ／イベント・カウンタ50への外部カウント・ク 入力ポート
P01/TO00
タ（CR000）へのキャプチャ・トリガ入力
P17/TO50
ロック入力
TI51
8ビット・タイマ／イベント・カウンタ51への外部カウント・ク
P33/TO51/INTP4
ロック入力
TO00
出力
16ビット・タイマ／イベント・カウンタ00出力
入力ポート
P01/TI010
TO50
出力
8ビット・タイマ／イベント・カウンタ50出力
入力ポート
P17/TI50
TO51
TOH0
8ビット・タイマ／イベント・カウンタ51出力
出力
TOH1
8ビット・タイマH0出力
P33/TI51/INTP4
入力ポート
8ビット・タイマH1出力
X1
−
X2
−
メイン・システム・クロック用発振子接続
P15
P16/INTP5
P121/OCD0A
入力ポート
P122/EXCLK/
OCD0B
EXCLK
注
入力
メイン・システム・クロック用外部クロック入力
注
入力ポート
入力ポート
注
P122/X2/OCD0B
注
μ PD78F0503D, 78F0503DA（オンチップ・デバッグ機能搭載品）のみ
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62
78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（2/2）：78K0/KB2
機能名称
VDD
入出力
−
機
能
30ピン製品： P20-P23以外の正電源
リセット時
兼用機能
−
−
−
−
−
−
−
−
−
−
36ピン製品： P121, P122の正電源，およびポート部以外の正電
源
EVDD
注1
−
36ピン製品： P20-P23, P121, P122以外のポート部の正電源。
VDDと同電位にしてください。
AVREF
−
A/Dコンバータの基準電圧入力およびP20-P23, A/Dコンバータの
正電源
VSS
−
30ピン製品： P20-P23以外のグランド電位
36ピン製品： P121, P122のグランド電位，およびポート部以外の
グランド電位
注1
EVSS
−
36ピン製品： P20-P23, P121, P122以外のポート部のグランド
電位。VSSと同電位にしてください。
AVSS
−
OCD0A
OCD1A
OCD0B
OCD1B
注1.
2.
注2
入力
注2
注2
A/Dコンバータのグランド電位。VSSと同電位にしてください。
オンチップ・デバッグ・モード引き込み用接続（μ PD78F0503D, 入力ポート
P121/X1
78F0503DAのみ）
P31/INTP2
−
注2
P122/X2/EXCLK
P32/INTP3
36ピン製品のみ。
μ PD78F0503D, 78F0503DA（オンチップ・デバッグ機能搭載品）のみ。
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78 K0/Kx2
第2章
端子機能
2. 1. 2 78K0/KC2
（1）ポート機能（1/2）：78K0/KC2
機能名称
P00
入出力
入出力
機
能
ポート0。
リセット時
入力ポート
2ビット入出力ポート。
P01
兼用機能
TI000
TI010/TO00
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P10
入出力
ポート1。
入力ポート
SCK10/TxD0
P11
8ビット入出力ポート。
SI10/RxD0
P12
1ビット単位で入力／出力の指定可能。
SO10
P13
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TxD6
P14
RxD6
P15
TOH0
P16
TOH1/INTP5
P17
TI50/TO50
P20-P25
注1
P26 , P27
入出力
注1
ポート2。
アナログ入力
ANI0-ANI5
注1
8ビット入出力ポート。
ANI6 , ANI7
注1
1ビット単位で入力／出力の指定可能。
P30
入出力
ポート3。
入力ポート
INTP1
P31
4ビット入出力ポート。
INTP2/OCD1A
P32
1ビット単位で入力／出力の指定可能。
INTP3/OCD1B
P33
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TI51/TO51/INTP4
注1
P40 , P41
注1
入出力
ポート4。
入力ポート
注2
注2
−
2ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P60
入出力
ポート6。
入力ポート
SCL0
P61
4ビット入出力ポート。
SDA0
P62
P60-P63の出力はN-chオープン・ドレーン出力（6 V耐圧）。
EXSCL0
P63
1ビット単位で入力／出力の指定可能。
P70, P71
入出力
ポート7。
注1
注1
6ビット入出力ポート。
注3
注3
1ビット単位で入力／出力の指定可能。
P72 , P73
P74 , P75
−
入力ポート
KR0, KR1
KR2注1, KR3注1
−
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P120
入出力
ポート12。
入力ポート
INTP0/EXLVI
注2
P121
5ビット入出力ポート。
X1/OCD0A
P122
1ビット単位で入力／出力の指定可能。
X2/EXCLK/
P120のみ，ソフトウエアの設定により，内蔵プルアップ抵抗を
OCD0B
使用可能。
XT1
P123
P124
注2
XT2/EXCLKS
注1. 44ピン製品と48ピン製品のみ。
38ピン製品の場合，PM2のビット6, 7には1を，PM4のビット0, 1, PM7のビット2, 3, P2のビット6, 7, P4のビ
ット0, 1, P7のビット2, 3には0を必ず設定してください。
2. μ PD78F0513D, 78F0513DA, 78F0515D, 78F0515DA（オンチップ・デバッグ機能搭載品）のみ。
3. 48ピン製品のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
64
78 K0/Kx2
第2章
端子機能
（1）ポート機能（2/2）：78K0/KC2
機能名称
P130
注
P140
注
入出力
出力
機
能
ポート13。
リセット時
兼用機能
出力ポート
−
入力ポート
PCL/INTP6
1ビット出力専用ポート。
入出力
ポート14。
注
1ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
48ピン製品のみ。
注
（2）ポート以外の機能（1/2）：78K0/KC2
機能名称
入出力
ANI0-ANI5
注1
入力
機
能
A/Dコンバータのアナログ入力
リセット時
アナログ入力
注1
P26 , P27
入力
EXSCL0
P20-P25
注1
ANI6 , ANI7
EXLVI
兼用機能
入力
外部低電圧検出用電位入力
2
I Cの外部クロック入力。
注1
入力ポート
P120/INTP0
入力ポート
P62
外部クロックを入力する場合は，6.4 MHzのクロックを入力して
ください。
FLMD0
−
INTP0
入力
INTP1
フラッシュ・メモリ・プログラミング・モード引き込み。
−
−
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち 入力ポート
P120/EXLVI
下がりの両エッジ）指定可能な外部割り込み要求入力
P30
注2
INTP2
P31/OCD1A
INTP3
P32/OCD1B
INTP4
P33/TI51/TO51
INTP5
INTP6
P16/TOH1
注3
P140/PCL
KR0, KR1
注1
KR2 , KR3
PCL
注2
注3
入力
キー割り込み入力
入力ポート
注1
注3
P70, P71
注1
P72 , P73
出力
クロック出力（高速システム・クロック，サブシステム・クロ 入力ポート
注1
P140/INTP6
注3
ックのトリミング用）
REGC
−
内部動作用レギュレータ出力（2.5 V）安定容量接続。
−
−
−
−
コンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
RESET
入力
システム・リセット入力。
RxD0
入力
UART0のシリアル・データ入力
入力ポート
P11/SI10
RxD6
入力
UART6のシリアル・データ入力
入力ポート
P14
SCK10
入出力
CSI10のクロック入出力
SCL0
入出力
入力ポート
P10/TxD0
2
入力ポート
P60
2
I Cのクロック入出力
SDA0
入出力
I Cのシリアル・データ入出力
入力ポート
P61
SI10
入力
CSI10のシリアル・データ入力
入力ポート
P11/RxD0
SO10
出力
CSI10のシリアル・データ出力
入力ポート
P12
注1. 44ピン製品と48ピン製品のみ。
38ピン製品の場合，PM2のビット6, 7には1を，PM7のビット2, 3, P2のビット6, 7, P7のビット2, 3には0を必
ず設定してください。
2. μ PD78F0513D, 78F0513DA, 78F0515D, 78F0515DA（オンチップ・デバッグ機能搭載品）のみ。
3. 48ピン製品のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
65
78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（2/2）：78K0/KC2
機能名称
TI000
入出力
入力
機
能
リセット時
16ビット・タイマ／イベント・カウンタ00への外部カウント・ 入力ポート
兼用機能
P00
クロック入力。
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ
スタ（CR000, CR010）へのキャプチャ・トリガ入力。
TI010
入力
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ 入力ポート
P01/TO00
スタ（CR000）へのキャプチャ・トリガ入力
TI50
入力
8ビット・タイマ／イベント・カウンタ50への外部カウント・ク 入力ポート
P17/TO50
ロック入力
TI51
8ビット・タイマ／イベント・カウンタ51への外部カウント・ク
P33/TO51/INTP4
ロック入力
TO00
出力
16ビット・タイマ／イベント・カウンタ00出力
入力ポート
P01/TI010
TO50
出力
8ビット・タイマ／イベント・カウンタ50出力
入力ポート
P17/TI50
TO51
8ビット・タイマ／イベント・カウンタ51出力
TOH0
出力
TOH1
8ビット・タイマH0出力
P33/TI51/INTP4
入力ポート
8ビット・タイマH1出力
P15
P16/INTP5
TxD0
出力
UART0のシリアル・データ出力
入力ポート
P10/SCK10
TxD6
出力
UART6のシリアル・データ出力
入力ポート
P13
メイン・システム・クロック用発振子接続
入力ポート
P121/OCD0A
入力ポート
P122/EXCLK/
X1
−
X2
−
OCD0B
EXCLK
入力
XT1
−
XT2
−
EXCLKS
入力
注
注
メイン・システム・クロック用外部クロック入力
入力ポート
P122/X2/OCD0B
サブシステム・クロック用発振子接続
入力ポート
P123
入力ポート
P124/EXCLKS
入力ポート
P124/XT2
サブシステム・クロック用外部クロック入力
VDD
−
P20-P27以外の正電源
−
−
AVREF
−
A/Dコンバータの基準電圧入力およびP20-P27, A/Dコンバータ
−
−
注
の正電源
VSS
AVSS
OCD0A
注
OCD1A
注
OCD0B
注
OCD1B
注
注
−
P20-P27以外のグランド電位
−
−
−
A/Dコンバータのグランド電位。VSSと同電位にしてください。
−
−
入力
オンチップ・デバッグ・モード引き込み用接続
（μ PD78F0513D, 78F0513DA, 78F0515D, 78F0515DAのみ）
−
入力ポート
P121/X1
P31/INTP2
P122/X2/EXCLK
P32/INTP3
μ PD78F0513D, 78F0513DA, 78F0515D, 78F0515DA（オンチップ・デバッグ機能搭載品）のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
66
78 K0/Kx2
第2章
端子機能
2. 1. 3 78K0/KD2
（1）ポート機能：78K0/KD2
機能名称
P00
入出力
入出力
機
能
ポート0。
リセット時
入力ポート
兼用機能
TI000
P01
４ビット入出力ポート。
P02
1ビット単位で入力／出力の指定可能。
−
P03
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
−
P10
入出力
ポート1。
TI010/TO00
入力ポート
SCK10/TxD0
P11
8ビット入出力ポート。
SI10/RxD0
P12
1ビット単位で入力／出力の指定可能。
SO10
P13
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TxD6
P14
RxD6
P15
TOH0
P16
TOH1/INTP5
P17
TI50/TO50
P20-P27
入出力
ポート2。
アナログ入力
ANI0-ANI7
入力ポート
INTP1
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
P30
入出力
ポート3。
P31
4ビット入出力ポート。
INTP2/OCD1A
注
P32
1ビット単位で入力／出力の指定可能。
INTP3/OCD1B
注
P33
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TI51/TO51/INTP4
P40, P41
入出力
ポート4。
入力ポート
−
2ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P60
入出力
ポート6。
入力ポート
SCL0
4ビット入出力ポート。
SDA0
P62
N-chオープン・ドレーン出力（6 V耐圧）。
EXSCL0
P63
1ビット単位で入力／出力の指定可能。
P61
P70-P77
入出力
ポート7。
−
入力ポート
KR0-KR7
入力ポート
INTP0/EXLVI
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P120
入出力
ポート12。
注
P121
5ビット入出力ポート。
X1/OCD0A
P122
1ビット単位で入力／出力の指定可能。
X2/EXCLK/OCD0B
P123
P120のみ，ソフトウエアの設定により，内蔵プルアップ抵抗を
XT1
P124
使用可能。
XT2/EXCLKS
P130
出力
ポート13。
注
出力ポート
−
入力ポート
PCL/INTP6
1ビット出力専用ポート。
P140
入出力
ポート14。
1ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
注 μ PD78F0527D, 78F0527DA（オンチップ・デバッグ機能搭載品）のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
67
78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（1/2）：78K0/KD2
機能名称
入出力
機
能
リセット時
兼用機能
ANI0-ANI7
入力
A/Dコンバータのアナログ入力
アナログ入力
P20-P27
EXLVI
入力
外部低電圧検出用電位入力
入力ポート
P120/INTP0
入力ポート
P62
EXSCL0
入力
2
I Cの外部クロック入力。
外部クロックを入力する場合は，6.4 MHzのクロックを入力して
ください。
FLMD0
−
フラッシュ・メモリ・プログラミング・モード引き込み。
INTP0
入力
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち 入力ポート
P120/EXLVI
下がりの両エッジ）指定可能な外部割り込み要求入力
P30
INTP1
−
−
INTP2
P31/OCD1A
注
INTP3
P32/OCD1B
注
INTP4
P33/TI51/TO51
INTP5
P16/TOH1
INTP6
P140/PCL
KR0-KR7
入力
キー割り込み入力
PCL
出力
クロック出力（高速システム・クロック，サブシステム・クロ 入力ポート
入力ポート
P70-P77
P140/INTP6
ックのトリミング用）
REGC
−
内部動作用レギュレータ出力（2.5 V）安定容量接続。
−
−
−
−
コンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
RESET
入力
システム・リセット入力。
RxD0
入力
UART0のシリアル・データ入力
RxD6
SCK10
入力ポート
UART6のシリアル・データ入力
入出力
CSI10のクロック入出力
P14
入力ポート
2
SCL0
I Cのクロック入出力
2
P11/SI10
P10/TxD0
P60
SDA0
入出力
I Cのシリアル・データ入出力
入力ポート
P61
SI10
入力
CSI10のシリアル・データ入力
入力ポート
P11/RxD0
SO10
出力
CSI10のシリアル・データ出力
入力ポート
P12
TxD0
出力
UART0のシリアル・データ出力
入力ポート
P10/SCK10
TxD6
TI000
入力
UART6のシリアル・データ出力
P13
16ビット・タイマ／イベント・カウンタ00への外部カウント・ 入力ポート
P00
クロック入力。
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ
スタ（CR000, CR010）へのキャプチャ・トリガ入力。
TI010
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ
P01/TO00
スタ（CR000）へのキャプチャ・トリガ入力
TI50
入力
8ビット・タイマ／イベント・カウンタ50への外部カウント・ク 入力ポート
P17/TO50
ロック入力
TI51
8ビット・タイマ／イベント・カウンタ51への外部カウント・ク
P33/TO51/INTP4
ロック入力
TO00
出力
16ビット・タイマ／イベント・カウンタ00出力
入力ポート
P01/TI010
TO50
出力
8ビット・タイマ／イベント・カウンタ50出力
入力ポート
P17/TI50
TO51
8ビット・タイマ／イベント・カウンタ51出力
P33/TI51/INTP4
注 μ PD78F0527D, 78F0527DA（オンチップ・デバッグ機能搭載品）のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
68
78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（2/2）：78K0/KD2
機能名称
TOH0
入出力
出力
TOH1
★
機
能
8ビット・タイマH0出力
リセット時
入力ポート
8ビット・タイマH1出力
X1
−
X2
−
メイン・システム・クロック用発振子接続
兼用機能
P15
P16/INTP5
入力ポート
P121/OCD0A
P122/EXCLK/
OCD0B
EXCLK
★
入力
XT1
−
XT2
★
入力
注
メイン・システム・クロック用外部クロック入力
入力ポート
P122/X2/OCD0B
サブシステム・クロック用発振子接続
入力ポート
P123
入力ポート
P124/EXCLKS
入力ポート
P124/XT2
−
EXCLKS
注
サブシステム・クロック用外部クロック入力
VDD
−
P20-P27以外の正電源
−
−
AVREF
−
A/Dコンバータの基準電圧入力およびP20-P27, A/Dコンバータ
−
−
注
の正電源
VSS
AVSS
OCD0A
注
OCD1A
注
OCD0B
注
OCD1B
注
−
P20-P27以外のグランド電位
−
−
−
A/Dコンバータのグランド電位。VSSと同電位にしてください。
−
−
入力
オンチップ・デバッグ・モード引き込み用接続（μ PD78F0527D, 入力ポート
P121/X1
78F0527DAのみ）
P31/INTP2
−
P122/X2/EXCLK
P32/INTP3
注 μ PD78F0527D, 78F0527DA（オンチップ・デバッグ機能搭載品）のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
69
78 K0/Kx2
第2章
端子機能
2. 1. 4 78K0/KE2
（1）ポート機能（1/2）：78K0/KE2
機能名称
P00
入出力
入出力
機
能
ポート0。
リセット時
入力ポート
兼用機能
TI000
P01
7ビット入出力ポート。
TI010/TO00
P02
1ビット単位で入力／出力の指定可能。
SO11
P03
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
SI11
注1
注1
P04
SCK11
P05
TI001
P06
TI011
P10
入出力
ポート1。
入力ポート
注1
注1
注1
/ SSI11
注1
/TO01
SCK10/TxD0
P11
8ビット入出力ポート。
SI10/RxD0
P12
1ビット単位で入力／出力の指定可能。
SO10
P13
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TxD6
P14
RxD6
P15
TOH0
P16
TOH1/INTP5
P17
P20-P27
注1
TI50/TO50
入出力
ポート2。
アナログ入力
ANI0-ANI7
入力ポート
INTP1
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
P30
入出力
ポート3。
注2
P31
4ビット入出力ポート。
INTP2/OCD1A
P32
1ビット単位で入力／出力の指定可能。
INTP3/OCD1B
P33
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TI51/ TO51/ INTP4
P40-P43
入出力
ポート4。
入力ポート
−
入力ポート
−
注2
4ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P50-P53
入出力
ポート5。
4ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P60
入出力
ポート6。
入力ポート
SCL0
4ビット入出力ポート。
SDA0
P62
N-chオープン・ドレーン出力（6 V耐圧）。
EXSCL0
P63
1ビット単位で入力／出力の指定可能。
P61
P70-P77
入出力
ポート7。
−
入力ポート
KR0-KR7
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
注1. フラッシュ・メモリが48 Kバイト以上の製品のみ。
2. μ PD78F0537D, 78F0537DA（オンチップ・デバッグ機能搭載品）のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
70
78 K0/Kx2
第2章
端子機能
（1）ポート機能（2/2）：78K0/KE2
機能名称
P120
入出力
入出力
機
能
ポート12。
リセット時
入力ポート
兼用機能
INTP0/EXLVI
注
P121
5ビット入出力ポート。
X1/OCD0A
P122
1ビット単位で入力／出力の指定可能。
X2/EXCLK/
P120のみ，ソフトウエアの設定により，内蔵プルアップ抵抗を
OCD0B
使用可能。
XT1
P123
P124
P130
注
XT2/EXCLKS
出力
ポート13。
出力ポート
−
入力ポート
PCL/INTP6
1ビット出力専用ポート。
P140
入出力
ポート14。
2ビット入出力ポート。
P141
BUZ/INTP7
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
注 μ PD78F0537D, 78F0537DA（オンチップ・デバッグ機能搭載品）のみ。
（2）ポート以外の機能（1/3）：78K0/KE2
機能名称
入出力
機
能
リセット時
兼用機能
ANI0-ANI7
入力
A/Dコンバータのアナログ入力
アナログ入力
P20-P27
BUZ
出力
ブザー出力
入力ポート
P141/INTP7
EXLVI
入力
外部低電圧検出用電位入力
入力ポート
P120/INTP0
入力ポート
P62
EXSCL0
入力
2
I Cの外部クロック入力。
外部クロックを入力する場合は，6.4 MHzのクロックを入力して
ください。
FLMD0
INTP0
−
入力
INTP1
フラッシュ・メモリ・プログラミング・モード引き込み。
−
−
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち 入力ポート
P120/EXLVI
下がりの両エッジ）指定可能な外部割り込み要求入力
P30
INTP2
P31/OCD1A
注
INTP3
P32/OCD1B
注
INTP4
P33/TI51/TO51
INTP5
P16/TOH1
INTP6
P140/PCL
INTP7
P141/BUZ
KR0-KR7
入力
キー割り込み入力
PCL
出力
クロック出力（高速システム・クロック，サブシステム・クロ 入力ポート
入力ポート
P70-P77
P140/INTP6
ックのトリミング用）
REGC
−
内部動作用レギュレータ出力（2.5 V）安定容量接続。
−
−
−
−
コンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
RESET
入力
システム・リセット入力。
RxD0
入力
UART0のシリアル・データ入力
RxD6
注
UART6のシリアル・データ入力
入力ポート
P11/SI10
P14
μ PD78F0537D, 78F0537DA（オンチップ・デバッグ機能搭載品）のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
71
78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（2/3）：78K0/KE2
機能名称
SCK10
SCK11
入出力
入出力
注1
SCL0
機
能
CSI10のクロック入出力
リセット時
入力ポート
CSI11のクロック入出力
入出力
2
I Cのクロック入出力
2
兼用機能
P10/TxD0
P04
入力ポート
P60
SDA0
入出力
I Cのシリアル・データ入出力
入力ポート
P61
SI10
入力
CSI10のシリアル・データ入力
入力ポート
P11/RxD0
SI11
注1
SO10
SO11
CSI11のシリアル・データ入力
出力
注1
SSI11
注1
TI000
CSI10のシリアル・データ出力
P03
入力ポート
CSI11のシリアル・データ出力
入力
入力
CSI11のチップ・セレクト入力
P12
P02
入力ポート
16ビット・タイマ／イベント・カウンタ00への外部カウント・ 入力ポート
P05/TI001
P00
クロック入力
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ
スタ（CR000, CR010）へのキャプチャ・トリガ入力
TI001
注1
16ビット・タイマ／イベント・カウンタ01への外部カウント・
P05/SSI11
注1
クロック入力
16ビット・タイマ／イベント・カウンタ01のキャプチャ・レジ
スタ（CR001, CR011）へのキャプチャ・トリガ入力
TI010
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ
P01/TO00
スタ（CR000）へのキャプチャ・トリガ入力
TI011
注1
16ビット・タイマ／イベント・カウンタ01のキャプチャ・レジ
P06/TO01
注1
スタ（CR001）へのキャプチャ・トリガ入力
TI50
入力
8ビット・タイマ／イベント・カウンタ50への外部カウント・ク 入力ポート
P17/TO50
ロック入力
TI51
8ビット・タイマ／イベント・カウンタ51への外部カウント・ク
P33/TO51/INTP4
ロック入力
TO00
TO01
出力
注1
TO50
出力
入力ポート
8ビット・タイマH0出力
出力
UART0のシリアル・データ出力
−
X2
−
メイン・システム・クロック用発振子接続
P17/TI50
P15
P16/INTP5
入力ポート
UART6のシリアル・データ出力
X1
P10/SCK10
P13
入力ポート
P121/OCD0A
★
入力
XT1
−
XT2
−
EXCLKS
入力
注2
P122/EXCLK/
OCD0B
EXCLK
注1
P33/TI51/INTP4
入力ポート
8ビット・タイマH1出力
TxD6
★
8ビット・タイマ／イベント・カウンタ50出力
P01/TI010
P06/TI011
8ビット・タイマ／イベント・カウンタ51出力
出力
TOH1
TxD0
入力ポート
16ビット・タイマ／イベント・カウンタ01出力
TO51
TOH0
16ビット・タイマ／イベント・カウンタ00出力
注2
メイン・システム・クロック用外部クロック入力
入力ポート
P122/X2/OCD0B
サブシステム・クロック用発振子接続
入力ポート
P123
入力ポート
P124/EXCLKS
入力ポート
P124/XT2
サブシステム・クロック用外部クロック入力
注2
注1. フラッシュ・メモリが48 Kバイト以上の製品のみ。
2. μ PD78F0537D, 78F0537DA（オンチップ・デバッグ機能搭載品）のみ。
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72
78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（3/3）：78K0/KE2
機能名称
入出力
機
能
リセット時
兼用機能
VDD
−
P121-P124の正電源，およびポート部以外の正電源
−
−
EVDD
−
P20-P27, P121-P124以外のポート部の正電源。VDDと同電位に
−
−
−
−
−
−
−
−
−
−
してください。
★
AVREF
−
A/Dコンバータの基準電圧入力およびP20-P27, A/Dコンバータ
VSS
−
P121-P124のグランド電位，およびポート部以外のグランド電
の正電源
位
EVSS
−
P20-P27, P121-P124以外のポート部のグランド電位。VSSと同
電位にしてください。
AVSS
−
OCD0A
注
OCD1A
注
OCD0B
注
OCD1B
注
注
入力
A/Dコンバータのグランド電位。VSSと同電位にしてください。
オンチップ・デバッグ・モード引き込み用接続（μ PD78F0537D, 入力ポート
P121/X1
78F0537DAのみ）
P31/INTP2
−
P122/X2/EXCLK
P32/INTP3
μ PD78F0537D, 78F0537DA（オンチップ・デバッグ機能搭載品）のみ。
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73
78 K0/Kx2
第2章
端子機能
2. 1. 5 78K0/KF2
（1）ポート機能（1/2）：78K0/KF2
機能名称
P00
入出力
入出力
機
能
ポート0。
リセット時
入力ポート
兼用機能
TI000
P01
7ビット入出力ポート。
TI010/TO00
P02
1ビット単位で入力／出力の指定可能。
SO11
P03
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
SI11
P04
SCK11
P05
TI001/SSI11
P06
TI011/TO01
P10
入出力
ポート1。
入力ポート
SCK10/TxD0
P11
8ビット入出力ポート。
SI10/RxD0
P12
1ビット単位で入力／出力の指定可能。
SO10
P13
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TxD6
P14
RxD6
P15
TOH0
P16
TOH1/INTP5
P17
P20-P27
TI50/TO50
入出力
ポート2。
アナログ入力
ANI0-ANI7
入力ポート
INTP1
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
P30
入出力
ポート3。
P31
4ビット入出力ポート。
INTP2/OCD1A注
P32
1ビット単位で入力／出力の指定可能。
INTP3/OCD1B注
P33
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
TI51/TO51/INTP4
P40-P47
入出力
ポート4。
入力ポート
−
入力ポート
−
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P50-P57
入出力
ポート5。
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
P60
入出力
ポート6。
入力ポート
SCL0
P61
8ビット入出力ポート。
SDA0
P62
P60-P63の出力はN-chオープン・ドレーン出力（6 V耐圧）。
EXSCL0
P63-P67
1ビット単位で入力／出力の指定可能。
−
P64-P67のみ，ソフトウエアの設定により，内蔵プルアップ抵
抗を使用可能。
P70-P77
入出力
ポート7。
入力ポート
KR0-KR7
8ビット入出力ポート。
1ビット単位で入力／出力の指定可能。
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
注 μ PD78F0547D, 78F0547DA（オンチップ・デバッグ機能搭載品）のみ
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74
78 K0/Kx2
第2章
端子機能
（1）ポート機能（2/2）：78K0/KF2
機能名称
P120
入出力
入出力
機
能
ポート12。
リセット時
入力ポート
兼用機能
INTP0/EXLVI
P121
5ビット入出力ポート。
X1/OCD0A注
P122
1ビット単位で入力／出力の指定可能。
X2/EXCLK/
P120のみ，ソフトウエアの設定により，内蔵プルアップ抵抗を
OCD0B注
使用可能。
XT1
P123
P124
P130
XT2/EXCLKS
出力
ポート13。
出力ポート
−
入力ポート
PCL/INTP6
1ビット出力専用ポート。
P140
入出力
ポート14。
P141
6ビット入出力ポート。
BUZ/BUSY0/INTP7
P142
1ビット単位で入力／出力の指定可能。
SCKA0
P143
ソフトウエアの設定により，内蔵プルアップ抵抗を使用可能。
SIA0
P144
SOA0
P145
STB0
注 μ PD78F0547D, 78F0547DA（オンチップ・デバッグ機能搭載品）のみ
（2）ポート以外の機能（1/3）：78K0/KF2
機能名称
入出力
機
能
リセット時
兼用機能
ANI0-ANI7
入力
A/Dコンバータのアナログ入力
アナログ入力
P20-P27
BUSY0
入力
CSIA0のビジィ入力
入力ポート
P141/BUZ/INTP7
BUZ
出力
ブザー出力
入力ポート
P141/BUSY0/INTP7
EXLVI
入力
外部低電圧検出用電位入力
入力ポート
P120/INTP0
入力ポート
P62
EXSCL0
入力
2
I Cの外部クロック入力。
外部クロックを入力する場合は，6.4 MHzのクロックを入力して
ください。
FLMD0
INTP0
−
入力
INTP1
フラッシュ・メモリ・プログラミング・モード引き込み。
−
−
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち 入力ポート
P120/EXLVI
下がりの両エッジ）指定可能な外部割り込み要求入力
P30
INTP2
P31/OCD1A注
INTP3
P32/OCD1B注
INTP4
P33/TI51/TO51
INTP5
P16/TOH1
INTP6
P140/PCL
INTP7
P141/BUZ/BUSY0
KR0-KR7
入力
キー割り込み入力
PCL
出力
クロック出力（高速システム・クロック，サブシステム・クロ 入力ポート
入力ポート
P70-P77
P140/INTP6
ックのトリミング用）
REGC
−
内部動作用レギュレータ出力（2.5 V）安定容量接続。
−
−
−
−
コンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
RESET
入力
システム・リセット入力。
RxD0
入力
UART0のシリアル・データ入力
入力ポート
P11/SI10
RxD6
入力
UART6のシリアル・データ入力
入力ポート
P14
注 μ PD78F0547D, 78F0547DA（オンチップ・デバッグ機能搭載品）のみ
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78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（2/3）：78K0/KF2
機能名称
SCK10
入出力
入出力
機
能
CSI10, CSI11のクロック入出力
リセット時
入力ポート
SCK11
SCKA0
SCL0
兼用機能
P10/TxD0
P04
入出力
入出力
CSIA0のクロック入出力
入力ポート
P142
2
入力ポート
P60
2
I Cのクロック入出力
SDA0
入出力
I Cのシリアル・データ入出力
入力ポート
P61
SI10
入力
CSI10, CSI11のシリアル・データ入力
入力ポート
P11/RxD0
SI11
P03
SIA0
入力
CSIA0のシリアル・データ入力
入力ポート
P143
SO10
出力
CSI10, CSI11のシリアル・データ出力
入力ポート
P12
SO11
P02
SOA0
出力
CSIA0のシリアル・データ出力
入力ポート
P144
SSI11
入力
CSI11のチップ・セレクト入力
入力ポート
P05/TI001
STB0
出力
CSIA0のストローブ出力
入力ポート
P145
TI000
入力
16ビット・タイマ／イベント・カウンタ00への外部カウント・ 入力ポート
P00
クロック入力。
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ
スタ（CR000, CR010）へのキャプチャ・トリガ入力
TI001
16ビット・タイマ／イベント・カウンタ01への外部カウント・
P05/SSI11
クロック入力。
16ビット・タイマ／イベント・カウンタ01のキャプチャ・レジ
スタ（CR001, CR011）へのキャプチャ・トリガ入力
TI010
入力
16ビット・タイマ／イベント・カウンタ00のキャプチャ・レジ 入力ポート
P01/TO00
スタ（CR000）へのキャプチャ・トリガ入力
TI011
16ビット・タイマ／イベント・カウンタ01のキャプチャ・レジ
P06/TO01
スタ（CR001）へのキャプチャ・トリガ入力
TI50
入力
8ビット・タイマ／イベント・カウンタ50への外部カウント・ク 入力ポート
P17/TO50
ロック入力
TI51
8ビット・タイマ／イベント・カウンタ51への外部カウント・ク
P33/TO51/INTP4
ロック入力
TO00
出力
TO01
TO50
入力ポート
16ビット・タイマ／イベント・カウンタ01出力
出力
TO51
TOH0
16ビット・タイマ／イベント・カウンタ00出力
8ビット・タイマ／イベント・カウンタ50出力
P06/TI011
入力ポート
8ビット・タイマ／イベント・カウンタ51出力
出力
TOH1
8ビット・タイマH0出力
P01/TI010
P17/TI50
P33/TI51/INTP4
入力ポート
8ビット・タイマH1出力
P15
P16/INTP5
TxD0
出力
UART0のシリアル・データ出力
入力ポート
P10/SCK10
TxD6
出力
UART6のシリアル・データ出力
入力ポート
P13
メイン・システム・クロック用発振子接続
入力ポート
P121/OCD0A注
入力ポート
P122/EXCLK/
X1
−
X2
−
OCD0B注
EXCLK
入力
メイン・システム・クロック用外部クロック入力
入力ポート
P122/X2/OCD0B注
注 μ PD78F0547D, 78F0547DA（オンチップ・デバッグ機能搭載品）のみ
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78 K0/Kx2
第2章
端子機能
（2）ポート以外の機能（3/3）：78K0/KF2
機能名称
入出力
XT1
−
XT2
−
EXCLKS
入力
機
能
サブシステム・クロック用発振子接続
サブシステム・クロック用外部クロック入力
リセット時
兼用機能
入力ポート
P123
入力ポート
P124/EXCLKS
入力ポート
P124/XT2
VDD
−
P121-P124の正電源，およびポート部以外の正電源
−
−
EVDD
−
P20-P27, P121-P124以外のポート部の正電源。VDDと同電位に
−
−
−
−
−
−
−
−
−
−
してください。
AVREF
−
A/Dコンバータの基準電圧入力およびP20-P27, A/Dコンバータ
の正電源
VSS
−
P121-P124のグランド電位，およびポート部以外のグランド電
位
EVSS
−
P20-P27, P121-P124以外のポート部のグランド電位。VSSと同
電位にしてください。
AVSS
−
OCD0A
注
OCD1A
注
OCD0B
注
OCD1B
注
入力
A/Dコンバータのグランド電位。VSSと同電位にしてください。
オンチップ・デバッグ・モード引き込み用接続（μ PD78F0547D, 入力ポート
P121/X1
78F0547DAのみ）
P31/INTP2
−
P122/X2/EXCLK
P32/INTP3
注 μ PD78F0547D, 78F0547DA（オンチップ・デバッグ機能搭載品）のみ
R01UH0008JJ0401 Rev.4.01
2010.07.15
77
78 K0/Kx2
第2章
2. 2
端子機能
端子機能の説明
製品により，搭載している端子が異なります。1. 4 端子接続図（Top View），2. 1 端子機能一覧を参
備考
照してください。
2. 2. 1 P00-P06（Port 0）
入出力ポートです。入出力ポートのほかにタイマの入出力，シリアル・インタフェースのデータ入出力，ク
ロック入出力，チップ・セレクト入力機能があります。
78K0/KB2
78K0/KC2
78K0/KD2
P00/TI000
○
○
P01/TI010/TO00
○
○
P02/SO11
−
P03/SI11
−
P04/SCK11
−
P05/TI001/SSI11
P06/TI011/TO01
−
−
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
○
○
○
P02
注
P03
注
−
−
−
78K0/KF2
○
P02
注
○
P03
注
○
P04
注
○
P05
注
○
P06
注
○
78K0/KD2の製品と，フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品は，ポート機能のみで，兼用機
注
能はありません。
備考
○：搭載，−：非搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ0（PM0）の設定により，1ビット単位で入
力ポートまたは出力ポートに指定できます。プルアップ抵抗オプション・レジスタ0（PU0）の設定により，
内蔵プルアップ抵抗を使用できます。
（2）コントロール・モード
タイマの入出力，シリアル・インタフェースのデータ入出力，クロック入出力，チップ・セレクト入力
として機能します。
（a）TI000, TI001
16ビット・タイマ／イベント・カウンタ00, 01への外部カウント・クロック入力端子および16ビッ
ト・タイマ／イベント・カウンタ00, 01のキャプチャ・レジスタ（CR000, CR010またはCR001,
CR011）へのキャプチャ・トリガ信号入力端子です。
（b）TI010, TI011
16ビット・タイマ／イベント・カウンタ00, 01のキャプチャ・レジスタ（CR000またはCR001）へ
のキャプチャ・トリガ信号入力端子です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
78
78 K0/Kx2
第2章
端子機能
（c）TO00, TO01
16ビット・タイマ／イベント・カウンタ00, 01のタイマ出力端子です。
（d）SI11
シリアル・インタフェースCSI11のシリアル・データ入力端子です。
（e）SO11
シリアル・インタフェースCSI11のシリアル・データ出力端子です。
（f）SCK11
シリアル・インタフェースCSI11のシリアル・クロック入出力端子です。
（g）SSI11
シリアル・インタフェースCSI11のチップ・セレクト入力端子です。
2. 2. 2 P10-P17（Port 1）
入出力ポートです。入出力ポートのほかに，外部割り込み要求入力，シリアル・インタフェースのデータ入
出力，クロック入出力，タイマの入出力機能があります。
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
P10/SCK10/TxD0
○
P11/SI10/RxD0
○
P12/SO10
○
P13/TxD6
○
P14/RxD6
○
P15/TOH0
○
P16/TOH1/INTP5
○
P17/TI50/TO50
○
備考
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
○：搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ1（PM1）の設定により，1ビット単位で入
力ポートまたは出力ポートに指定できます。プルアップ抵抗オプション・レジスタ1（PU1）の設定により，
内蔵プルアップ抵抗を使用できます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
79
78 K0/Kx2
第2章
端子機能
（2）コントロール・モード
外部割り込み要求入力，シリアル・インタフェースのデータ入出力，クロック入出力，タイマの入出力
として機能します。
（a）SI10
シリアル・インタフェースCSI10のシリアル・データ入力端子です。
（b）SO10
シリアル・インタフェースCSI10のシリアル・データ出力端子です。
（c）SCK10
シリアル・インタフェースCSI10のシリアル・クロック入出力端子です。
（d）RxD0
シリアル・インタフェースUART0のシリアル・データ入力端子です。
（e）RxD6
シリアル・インタフェースUART6のシリアル・データ入力端子です。
（f）TxD0
シリアル・インタフェースUART0のシリアル・データ出力端子です。
（g）TxD6
シリアル・インタフェースUART6のシリアル・データ出力端子です。
（h）TI50
8ビット・タイマ／イベント・カウンタ50への外部カウント・クロック入力端子です。
（i）TO50
8ビット・タイマ／イベント・カウンタ50のタイマ出力端子です。
（j）TOH0, TOH1
8ビット・タイマH0, H1のタイマ出力端子です。
（k）INTP5
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち下がりの両エッジ）指定可能な外部
割り込み要求入力端子です。
R01UH0008JJ0401 Rev.4.01
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80
78 K0/Kx2
第2章
端子機能
2. 2. 3 P20-P27（Port 2）
入出力ポートです。入出力ポートのほかにA/Dコンバータのアナログ入力機能があります。
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
P20/ANI0
○
○
○
P21/ANI1
○
○
○
P22/ANI2
○
○
○
P23/ANI3
○
○
○
P24/ANI4
−
○
○
P25/ANI5
−
○
○
P26/ANI6
−
○
注
P27/ANI7
−
○
注
○
○
78K0/KF2
78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7
注
には0を必ず設定してください。
備考
○：搭載，−：非搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ2（PM2）の設定により，1ビット単位で入
力ポートまたは出力ポートに指定できます。
（2）コントロール・モード
A/Dコンバータのアナログ入力端子（ANI0-ANI7）として機能します。アナログ入力端子として使用する
場合，13. 6
注意
A/Dコンバータの注意事項（5）ANI0/P20-ANI7/P27を参照してください。
ANI0/P20-ANI7/P27は，リセット解除後はアナログ入力モードになります。
R01UH0008JJ0401 Rev.4.01
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81
78 K0/Kx2
第2章
端子機能
2. 2. 4 P30-P33（Port 3）
入出力ポートです。入出力ポートのほかに外部割り込み要求入力，タイマ入出力機能があります。
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
P30/INTP1
○
P31/INTP2/
○
OCD1A
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
注
P32/INTP3/
OCD1B
フラッシュ・
78K0/KF2
○
注
P33/INTP4/TI51/
○
TO51
注
OCD1A, OCD1Bはオンチップ・デバッグ機能搭載品（μ PD78F05xx, 78F05xxDA）のみ。
備考
○：搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ3（PM3）の設定により，1ビット単位で入
力ポートまたは出力ポートに指定できます。プルアップ抵抗オプション・レジスタ3（PU3）の設定により，
内蔵プルアップ抵抗を使用できます。
（2）コントロール・モード
外部割り込み要求入力，タイマの入出力として機能します。
（a）INTP1-INTP4
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち下がりの両エッジ）指定可能な外部
割り込み要求入力端子です。
（b）TI51
8ビット・タイマ／イベント・カウンタ51への外部カウント・クロック入力端子です。
（c）TO51
8ビット・タイマ／イベント・カウンタ51のタイマ出力端子です。
注意1. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）は，誤動作を防ぐため，
リセット解除までにP31/INTP2/OCD1Aを必ずプルダウンしてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
82
78 K0/Kx2
第2章
端子機能
注意2. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31/INTP2/OCD1A
端子が，フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接
続時に未使用の場合，次のように処理してください。
P31/INTP2/OCD1A
フラッシュ・メモリ・プログラマ接続
オンチップ・デバッ
リセット時
グ・エミュレータ接続
リセット解除時
抵抗を介してEVSS注に接続してください。
入力時：抵抗を介して，EVDD注または
EVSS注に接続してください。
（ただし，オンチップ・
デバッグ・モード引き
出力時：オープンにしてください。
込み用端子として使用
しない場合）
EVSS端子がない製品は，VSSに接続してください。EVDD端子がない製品は，VDDに接続して
注
ください。
備考
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31, P32は，オンチッ
プ・デバッグ機能を使用するとき，オンチップ・デバッグ・モード引き込み用端子（OCD1A,
OCD1B）として使用できます。オンチップ・デバッグ・エミュレータ（QB-MINI2）との
オンチップ・デバッグ機能（μ PD78F05xxD, PD78F05xxDAの
接続については，第28章
み）を参照してください。
2. 2. 5 P40-P47（Port 4）
入出力ポートです。ポート・モード・レジスタ4（PM4）の設定により，1ビット単位で入力ポートまたは出
力ポートに指定できます。プルアップ抵抗オプション・レジスタ4（PU4）の設定により，内蔵プルアップ抵抗
を使用できます。
78K0/KB2
P40
−
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
注
○
○
○
注
○
○
○
○
P41
−
P42
−
−
○
○
P43
−
−
○
○
P44
−
−
−
○
P45
−
−
−
○
P46
−
−
−
○
P47
−
−
−
○
○
78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM4のビット0, 1とP4のビット0, 1には必ず
注
0を設定してください。
備考
○：搭載，−：非搭載
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83
78 K0/Kx2
第2章
端子機能
2. 2. 6 P50-P57（Port 5）
入出力ポートです。ポート・モード・レジスタ5（PM5）の設定により，1ビット単位で入力ポートまたは出
力ポートに指定できます。プルアップ抵抗オプション・レジスタ5（PU5）の設定により，内蔵プルアップ抵抗
を使用できます。
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・メ
メモリが32 K
モリが48 Kバ
バイト以下
イト以上
78K0/KF2
P50
−
○
○
P51
−
○
○
P52
−
○
○
P53
−
○
○
P54
−
−
○
P55
−
−
○
P56
−
−
○
P57
−
−
○
備考
○：搭載，−：非搭載
2. 2. 7 P60-P67（Port 6）
入出力ポートです。入出力ポートのほかにシリアル・インタフェースのデータ入出力，クロック入出力，外
部クロック入力機能があります。
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・メ
メモリが32 K
モリが48 Kバ
バイト以下
イト以上
78K0/KF2
P60/SCL0
○
○
○
P61/SDA0
○
○
○
P62/EXSCL0
−
○
○
P63
−
○
○
P64
−
−
○
P65
−
−
○
P66
−
−
○
P67
−
−
○
備考
○：搭載，−：非搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ6（PM6）の設定により，1ビット単位で入
力ポートまたは出力ポートに指定できます。プルアップ抵抗オプション・レジスタ6（PU6）の設定により，
P64-P67は内蔵プルアップ抵抗を使用できます。
P60-P63の出力はN-chオープン・ドレーン出力（6 V耐圧）になっています。
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84
78 K0/Kx2
第2章
端子機能
（2）コントロール・モード
シリアル・インタフェースのデータ入出力，クロック入出力，外部クロック入力として機能します。
（a）SDA0
シリアル・インタフェースIIC0のシリアル・データ入出力端子です。
（b）SCL0
シリアル・インタフェースIIC0のシリアル・クロック入出力端子です。
（c）EXSCL0
シリアル・インタフェースIIC0の外部クロック入力端子です。外部クロックを入力する場合は，
6.4MHzのクロックを入力してください。
2. 2. 8 P70-P77（Port 7）
入出力ポートです。入出力ポートのほかにキー割り込み入力機能があります。
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
P70/KR0
−
○
○
P71/KR1
−
○
○
P72/KR2
−
P73/KR3
−
P74/KR4
−
注1
○
注1
○
P74
注2
注2
78K0/KF2
○
○
○
P75/KR5
−
P75
P76/KR6
−
−
○
P77/KR7
−
−
○
○
注1. 78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM7のビット2, 3とP7のビット2, 3には必
ず0を設定してください。
2. 78K0/KC2の38ピン製品と44ピン製品は搭載していません。また，48ピン製品はポート機能のみで，兼用機能
はありません。
備考
○：搭載，−：非搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ7（PM7）の設定により，1ビット単位で入
力ポートまたは出力ポートに指定できます。プルアップ抵抗オプション・レジスタ7（PU7）の設定により，
内蔵プルアップ抵抗を使用できます。
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78 K0/Kx2
第2章
端子機能
（2）コントロール・モード
キー割り込み入力端子として機能します。
（a）KR0-KR7
キー割り込み入力端子です。
2. 2. 9 P120-P124（Port 12）
入出力ポートです。入出力ポートのほかに外部割り込み要求入力，外部低電圧検出用電位入力，メイン・シ
ステム・クロック用発振子接続，サブシステム・クロック用発振子接続，メイン・システム・クロック用外部
クロック入力，サブシステム・クロック用外部クロック入力機能があります。
78K0/KB2
P120/INTP0/EXLVI
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
○
○
○
○
○
○
P123/XT1
−
○
P124/XT2/
−
○
P121/X1/OCD0A
注
P122/X2/EXCLK/
OCD0B
78K0/KF2
注
EXCLKS
注
OCD0A, OCD0Bはオンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のみ。
備考
○：搭載，−：非搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ12（PM12）の設定により，入力ポートまた
は出力ポートに指定できます。プルアップ抵抗オプション・レジスタ12（PU12）の設定により，P120の
み内蔵プルアップ抵抗を使用できます。
（2）コントロール・モード
外部割り込み要求入力，外部低電圧検出用電位入力，メイン・システム・クロック用発振子接続，サブ
システム・クロック用発振子接続，メイン・システム・クロック用外部クロック入力，サブシステム・ク
ロック用外部クロック入力として機能します。
（a）INTP0
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち下がりの両エッジ）指定可能な外部
割り込み要求入力（INTP0）として機能します。
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78 K0/Kx2
第2章
端子機能
（b）EXLVI
外部低電圧検出用電位入力端子です。
（c）X1, X2
メイン・システム・クロック用発振子接続端子です。
（d）EXCLK
メイン・システム・クロック用外部クロック入力端子です。
（e）XT1, XT2
サブシステム・クロック用発振子接続端子です。
（f）EXCLKS
サブシステム・クロック用外部クロック入力端子です。
注意
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP121/X1/OCD0A端子
が，フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時
に未使用の場合，次のように処理してください。
P121/X1/OCD0A
フラッシュ・メモリ・プログラマ接続
オンチップ・デバッ
リセット時
グ・エミュレータ接続
リセット解除時
（ただし，オンチップ・
デバッグ・モード引き
抵抗を介してVSSに接続してください。
入力時：抵抗を介して，VDD またはVSSに
接続してください。
出力時：オープンにしてください。
込み用端子として使用
しない場合）
備考
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のX1, X2は，オンチップ・
デバッグ機能を使用するとき，オンチップ・デバッグ・モード引き込み用端子（OCD0A,
OCD0B）として使用できます。オンチップ・デバッグ・エミュレータ（QB-MINI2）との
接続については，第28章
オンチップ・デバッグ機能（μ PD78F05xxD, 78F05xxDAのみ）
を参照してください。
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78 K0/Kx2
第2章
端子機能
2. 2. 10 P130（Port 13）
出力専用ポートです。
78K0/KB2
P130
−
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
注
○
○
78K0/KC2の38ピン製品と44ピン製品は搭載していません。
注
備考1.
リセットがかかるとP130はロウ・レベルを出力するため，リセットがかかる前にP130をハイ・レベル出力
にした場合，P130からの出力をCPUのリセット信号として疑似的に出力するという使い方ができます（5.
2. 10 ポート13の備考の図を参照）。
2.
○：搭載，−：非搭載
2. 2. 11 P140-P145（Port 14）
入出力ポートです。入出力ポートのほかに外部割り込み要求入力，クロック出力，ブザー出力，シリアル・
インタフェースのデータ入出力，クロック入出力，ビジィ入力，ストローブ出力機能があります。
78K0/KB2
78K0/KC2
注1
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・
フラッシュ・メ
メモリが32 K
モリが48 Kバ
バイト以下
イト以上
P140/PCL/INTP6
−
P141/BUZ/BUSY0/
−
−
−
P142/SCKA0
−
−
−
−
○
P143/SIA0
−
−
−
−
○
P144/SOA0
−
−
−
−
○
P145/STB0
−
−
−
−
○
○
○
○
P141/BUZ/INTP7
○
注2
○
INTP7
注1.
78K0/KC2の38ピン製品と44ピン製品は搭載していません。
2. 78K0/KE2の製品は，BUSY0入力機能はありません。
備考
○：搭載，−：非搭載
1ビット単位で次のような動作モードを指定できます。
（1）ポート・モード
入出力ポートとして機能します。ポート・モード・レジスタ14（PM14）の設定により，1ビット単位で
入力ポートまたは出力ポートに指定できます。プルアップ抵抗オプション・レジスタ14（PU14）の設定に
より，内蔵プルアップ抵抗を使用できます。
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78 K0/Kx2
第2章
端子機能
（2）コントロール・モード
外部割り込み要求入力，クロック出力，ブザー出力，シリアル・インタフェースのデータ入出力，クロ
ック入出力，ビジィ入力，ストローブ出力機能として機能します。
（a）INTP6, INTP7
有効エッジ（立ち上がり，立ち下がり，立ち上がりおよび立ち下がりの両エッジ）指定可能な外部
割り込み要求入力端子です。
（b）PCL
クロック出力端子です。
（c）BUZ
ブザー出力端子です。
（d）BUSY0
シリアル・インタフェースCSIA0のビジィ入力端子です。
（e）SIA0
シリアル・インタフェースCSIA0のシリアル・データ入力端子です。
（f）SOA0
シリアル・インタフェースCSIA0のシリアル・データ出力端子です。
（g）SCKA0
シリアル・インタフェースCSIA0のシリアル・クロック入出力端子です。
（h）STB0
シリアル・インタフェースCSIA0のストローブ出力端子です。
2. 2. 12 AVREF, AVSS, VDD, EVDD, VSS, EVSS
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
AVREF
○
○
○
AVSS
○
○
○
VDD
○
○
○
−
○
○
○
−
○
注
EVDD
○
VSS
○
EVSS
注
○
注
78K0/KB2の30ピン製品は搭載していません。
備考
○：搭載，−：非搭載
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78 K0/Kx2
第2章
端子機能
（a）AVREF
A/Dコンバータの基準電圧入力，およびP20-P27, A/Dコンバータの正電源供給端子です。
注
A/Dコンバータを使用しない場合は，EVDDまたはVDDに直接接続してください 。
注
ポート2をデジタル・ポートとして使用する場合は，VDDと同電位にしてください。
（b）AVSS
A/Dコンバータのグランド電位端子です。A/Dコンバータを使用しないときでも，常にVSSと同電位
で使用してください。
（c）VDD, EVDD
注
VDDは，P121-P124の正電源，およびポート部以外の正電源供給端子です 。
EVDDは，P20-P27, P121-P124以外の，ポート部の正電源供給端子です。
VDDとEVDDは，常に同電位で使用してください。
注
EVDD端子が搭載されていない製品では，VDDをP20-P27以外の正電源供給端子として使用して
ください。
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78 K0/Kx2
第2章
端子機能
（d）VSS, EVSS
注
VSSは，P121-P124のグランド電位，およびポート部以外のグランド電位端子です 。
EVSSは，P20-P27, P121-P124以外の，ポート部のグランド電位端子です。
VSSとEVSSは，常に同電位で使用してください。
注
EVSS端子が搭載されていない製品では，VSSをP20-P27以外のグランド電位端子として使用し
てください。
2. 2. 13 RESET
ロウ・レベル・アクティブのシステム・リセット入力端子です。
2. 2. 14 REGC
内部動作用レギュレータ出力（2.5 V）安定容量接続端子です。コンデンサ（0.47∼1 μ F）を介し，VSSに接
続してください。
REGC
VSS
注意
上図の破線部分の配線を極力短くしてください。
2. 2. 15 FLMD0
フラッシュ・メモリ・プログラミング・モード引き込み用端子です。
通常動作モード時には，FLMD0をEVSSまたはVSSに接続してください。
フラッシュ・メモリ・プログラミング・モード時には，フラッシュ・メモリ・プログラマと接続してくださ
い。
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78 K0/Kx2
第2章
2. 3
端子機能
端子の入出力回路と未使用端子の処理
各端子の入出力タイプと，未使用端子の処理を表2−3に示します。
また，各タイプの入出力回路の構成は，図2−1を参照してください。
備考
製品により，搭載している端子が異なります。1. 5 端子接続図（Top View），2. 1 端子機能一覧を参
照してください。
表2−3 各端子の入出力回路タイプ（1/3）
端子名称
入出力回路タイプ
P00/TI000
5-AQ
入出力
入出力
未使用時の推奨接続方法
入力時：個別に抵抗を介して，EVDDまたはEVSSのいずれかに接続し
P01/TI010/TO00
てください。
P02/SO11
5-AG
P03/SI11
注1
出力時：オープンにしてください。
P04/SCK11
P05/TI001/SSI11
P06/TI011/TO01
P10/SCK10/TxD0
5-AQ
P11/SI10/RxD0
P12/SO10
5-AG
P13/TxD6
P14/RxD6
5-AQ
P15/TOH0
5-AG
P16/TOH1/INTP5
5-AQ
P17/TI50/TO50
ANI0/P20- ANI7/P27
注2
11-G
＜デジタル入力設定時およびアナログ入力設定時＞
個別に抵抗を介して，AVREFまたはAVSSに接続してください。
＜デジタル出力設定時＞
オープンにしてください。
注1. 「5-AG」タイプ：78K0/KD2とフラッシュ・メモリが32 Kバイト以下の78K0/KE2
「5-AQ」タイプ：78K0/KF2とフラッシュ・メモリが48 Kバイト以上の78K0/KE2
（上記以外の製品は，P03-P06を搭載していません）
2. ANI0/P20-ANI7/P27は，リセット解除後はアナログ入力モードになります。
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き換えてください。
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78 K0/Kx2
第2章
端子機能
表2−3 各端子の入出力回路タイプ（2/3）
端子名称
入出力回路タイプ
5-AQ
P30/INTP1
入出力
入出力
未使用時の推奨接続方法
入力時：個別に抵抗を介して，EVDDまたはEVSSのいずれかに接続し
注1
P31/INTP2/OCD1A
てください。
出力時：オープンにしてください。
P32/INTP3/OCD1B
P33/TI51/TO51/INTP4
P40-P47
5-AG
P50-P57
P60/SCL0
13-AI
入力時：個別に抵抗を介して，EVDDまたはEVSSに接続，またはEVSS
P61/SDA0
に直接接続してください。
出力時：ポートの出力ラッチに0を設定してロウ・レベル出力でオー
P62/EXSCL0
P63
13-P
P64-P67
5-AG
P70/KR0-P77/KR7
5-AQ
プンにしてください。
入力時：個別に抵抗を介して，EVDDまたはEVSSのいずれかに接続し
てください。
出力時：オープンにしてください。
P120/INTP0/EXLVI
P121/X1/OCD0A
注1,
2
37
入力時：個別に抵抗を介して，VDDまたはVSSに接続してください。
注2
P122/X2/EXCLK/OCD0B
P123/XT1
出力時：オープンにしてください。
注2
P124/XT2/EXCLKS
注2
P130
3-C
出力
オープンにしてください。
P140/PCL/INTP6
5-AQ
入出力
入力時：個別に抵抗を介して，EVDDまたはEVSSのいずれかに接続し
P141/BUZ/BUSY0/INTP7
てください。
出力時：オープンにしてください。
P142/SCKA0
P143/SIA0
注1. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31/INTP2/OCD1A端子とP121/X1/OCD0A
端子が，フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時に未使用の場合，
次のように処理してください。
P31/INTP2/OCD1A
P121/X1/OCD0A
フラッシュ・メモリ・プログラマ接続
抵抗を介してEVSS に接続してくださ
抵抗を介してVSSに接続してください。
オンチップ・デバッ
リセット時
い。
グ・エミュレータ接
リセット解除時
入力時：抵抗を介して，EVDD または
続（ただし，オンチ
ップ・デバッグ・モ
入力時：抵抗を介して，VDDまたはVSS
EVSSに接続してください。
出力時：オープンにしてください。
に接続してください。
出力時：オープンにしてください。
ード引き込み用端
子として使用しな
い場合）
2.
未使用時は，入出力ポート・モード（図6−3，図6−4
クロック動作モード選択レジスタ（OSCCTL）のフ
ォーマットを参照）で上記の推奨接続方法を行ってください。
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き換えてください。
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78 K0/Kx2
第2章
端子機能
表2−3 各端子の入出力回路タイプ（3/3）
端子名称
P144/SOA0
入出力回路タイプ
5-AG
入出力
入出力
入力時：個別に抵抗を介して，EVDDまたはEVSSのいずれかに接続し
てください。
P145/STB0
★
未使用時の推奨接続方法
出力時：オープンにしてください。
AVREF
−
−
＜P20-P27のうち，1本でもデジタル・ポートとして設定時＞
EVDDまたはVDDと同電位にしてください。
＜P20-P27をすべてアナログ・ポートとして設定時＞
1.8 V ≦AVREF ≦VDDとなる電位にしてください。
★
★
AVSS
−
FLMD0
38-A
RESET
2
REGC
注
−
EVSS, VSSと同電位にしてください。
−
EVSSまたはVSSに接続してください。
入力
−
−
注
EVDDに直接接続または抵抗を介して接続してください。
コンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
FLMD0は，フラッシュ・メモリにデータを書き込むときに使用する端子です。オンボードでフラッシュ・メモ
リのデータを書き換える場合は，抵抗（10 kΩ：推奨）を介して，EVSSまたはVSSに接続してください。オン
チップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）でオンチップ・デバッグを行う場合も同様です。
図2−1 端子の入出力回路一覧（1/2）
タイプ2
タイプ5-AG
EVDD
pullup
enable
P-ch
EVDD
IN
data
P-ch
IN/OUT
ヒステリシス特性を有するシュミット・トリガ入力となっています。
output
disable
N-ch
EVSS
input
enable
タイプ3-C
タイプ5-AQ
EVDD
pullup
enable
EVDD
P-ch
P-ch
EVDD
data
OUT
data
P-ch
IN/OUT
N-ch
EVSS
output
disable
N-ch
EVSS
input
enable
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き換えてください。
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78 K0/Kx2
第2章
端子機能
図2−1 端子の入出力回路一覧（2/2）
タイプ11-G
タイプ37
VDD
AVREF
data
P-ch
data
X2,
XT2
P-ch
IN/OUT
output
disable
output
disable
N-ch
reset
N-ch
VSS
P-ch
VDD
コンパレータ
N-ch
input
enable
AVSS
P-ch
+
data
_
P-ch
N-ch
X1,
XT1
直列抵抗ストリング電圧
output
disable
AVSS
N-ch
reset
VSS
input enable
input
enable
タイプ13-P
タイプ38-A
IN/OUT
data
output
disable
IN
N-ch
input
enable
EVSS
input
enable
タイプ13-AI
IN/OUT
data
output
disable
N-ch
EVSS
input
enable
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き換えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
95
78 K0/Kx2
第3章
CPU アーキテクチャ
第3章 CPUアーキテクチャ
3. 1
メモリ空間
78K0/Kx2マイクロコントローラは，64 Kバイトのメモリ空間をアクセスできます。図3−1から図3−11に，メ
モリ・マップを示します。
注意1.
メモリ・サイズ切り替えレジスタ（IMS）と内部拡張RAMサイズ切り替えレジスタ（IXS）のリセッ
ト解除後の初期値は内部メモリ容量にかかわらず，78K0/Kx2マイクロコントローラのすべての製品
において一定（IMS = CFH, IXS = 0CH）となっています。したがって，リセット解除後に製品ごと
に次に示す値を必ず設定してください。
2.
メモリ・サイズを設定する場合，IMSを設定したあとに，IXSを設定してください。また，内部ROM
領域と内部拡張RAM領域が重ならないように，メモリ・サイズを設定してください。
表3−1 メモリ・サイズ切り替えレジスタ（IMS）の設定値（78K0/KC2の38ピン，44ピン製品，78K0/KB2）
78K0/KB2
78K0/KC2の
IMS
ROM容量
内部高速RAM容量
38ピン，44ピン
製品
μ PD78F0500,
−
42H
8 Kバイト
512バイト
04H
16 Kバイト
768バイト
C6H
24 Kバイト
1 Kバイト
C8H
32 Kバイト
1 Kバイト
78F0500A
μ PD78F0501,
μ PD78F0511,
78F0501A
78F0511A
μ PD78F0502,
μ PD78F0512,
78F0502A
78F0512A
μ PD78F0503,
μ PD78F0513,
78F0503A,
78F0513A,
注
78F0503D ,
78F0503DA
注
注
78F0513D ,
78F0513DA
注
注 オンチップ・デバッグ機能搭載品は，IMSの設定によりROM容量とRAM容量をデバッグ対象の製品
に合わせ，デバッグすることができます。IMSの設定は，デバッグ対象の製品に合わせてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
96
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−2 メモリ・サイズ切り替えレジスタ（IMS）と内部拡張RAMサイズ切り替えレジスタ（IXS）の設定値
（78K0/KC2の48ピン製品, 78K0/KD2, 78K0/KE2, 78K0/KF2）
78K0/KC2の
78K0/KD2
78K0/KE2
78K0/KF2
IMS
IXS
48ピン製品
μ PD78F0511, μ PD78F0521, μ PD78F0531,
78F0511A
78F0521A
78F0522A
C6H
−
0CH
78F0532A
μ PD78F0513, μ PD78F0523, μ PD78F0533,
78F0513A
0CH
78F0531A
μ PD78F0512, μ PD78F0522, μ PD78F0532,
78F0512A
04H
−
78F0523A
C8H
−
0CH
78F0533A
μ PD78F0514, μ PD78F0524, μ PD78F0534, μ PD78F0544, CCH
78F0514A
78F0524A
78F0534A
78F0544A
μ PD78F0515, μ PD78F0525, μ PD78F0535, μ PD78F0545, CFH
78F0515A,
78F0525A
0AH
78F0535A
08H
78F0545A
ROM
内部高速
容量
RAM容量 RAM容量
16 K
768
バイト
バイト
24 K
1K
バイト
バイト
内部拡張
−
−
32 K
1K
バイト
バイト
48 K
1K
1K
バイト
バイト
バイト
−
60 K
2K
バイト
バイト
注1
78F0515D ,
78F0515DA
−
注1
μ PD78F0526, μ PD78F0536, μ PD78F0546, CCH
78F0526A
−
78F0536A
78F0546A
78F0537A,
注1
78F0527D ,
78F0527DA
注1
04H
78F0537DA
注1
4K
注2
00H
バイト
バイト
128 K
6K
注2
78F0547A,
注1
78F0537D ,
96 K
注2
μ PD78F0527, μ PD78F0537, μ PD78F0547, CCH
78F0527A,
注2
バイト
バイト
注1
78F0547D ,
78F0547DA
注1
注1. オンチップ・デバッグ機能搭載品は，IMSとIXSの設定によりROM容量とRAM容量をデバッグ
対象の製品に合わせ，デバッグすることができます。IMSとIXSの設定は，デバッグ対象の製品
に合わせてください。
2. μ PD78F05x6, 78F05x6A (x = 2-4) の内部ROM容量は96 Kバイト，μ PD78F05x7, 78F05x7A,
78F05x7D, 78F05x7DA (x = 2-4) の内部ROM容量は128 Kバイトですが，メモリ・バンクを使
用するため，内部ROM容量が48 Kバイトの製品と同じ設定値になります。メモリ・バンク設定
のレジスタについては，4. 3 メモリ・バンク選択レジスタ（BANK）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
97
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−1 メモリ・マップ（μ PD78F0500, 78F0500A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
１ＦＦＦＨ
プログラム領域
内部高速RAM
512×8ビット
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
ＦＤ００Ｈ
ＦＣＦＦＨ
オプション・バイト領域注１
5×8ビット
ブート・
クラスタ１
プログラム領域
データ・メモリ
空間
１０００Ｈ
０ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
使用不可
プログラム領域
1915×8ビット
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
２０００Ｈ
１ＦＦＦＨ
プログラム・
メモリ空間
００４０Ｈ
００３ＦＨ
フラッシュ・メモリ
8192×8ビット
CALLTテーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
ブート・
クラスタ０注２
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
オプション・バイト領域注１
5×8ビット
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換え禁止することができます（27. 8 セキュリティ設
定を参照）。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
１ＦＦＦＨ
ブロック07H
１Ｃ００Ｈ
１ＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック01H
ブロック00H
1 Kバイト
98
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−2 メモリ・マップ（μ PD78F0501, 78F0501A, 78F0511, 78F0511A, 78F0521, 78F0521A, 78F0531,
78F0531A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
３ＦＦＦＨ
プログラム領域
内部高速RAM
768×8ビット
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
ＦＣ００Ｈ
ＦＢＦＦＨ
オプション・バイト領域注１
5×8ビット
１ＦＦＦＨ
ブート・
クラスタ１
プログラム領域
データ・メモリ
空間
１０００Ｈ
０ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
使用不可
プログラム領域
1915×8ビット
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
４０００Ｈ
３ＦＦＦＨ
プログラム・
メモリ空間
００４０Ｈ
００３ＦＨ
フラッシュ・メモリ
16384×8ビット
CALLTテーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
ブート・
クラスタ０注２
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
オプション・バイト領域注１
5×8ビット
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換え禁止することができます（27. 8 セキュリティ設
定を参照）。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
３ＦＦＦＨ
ブロック0FH
３Ｃ００Ｈ
３ＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック01H
ブロック00H
1 Kバイト
99
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−3 メモリ・マップ（μ PD78F0502, 78F0502A, 78F0512, 78F0512A, 78F0522, 78F0522A, 78F0532,
78F0532A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
５ＦＦＦＨ
プログラム領域
内部高速RAM
1024×8ビット
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
１ＦＦＦＨ
注１
オプション・バイト領域
5×8ビット
ブート・
クラスタ１
プログラム領域
データ・メモリ
空間
１０００Ｈ
０ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
使用不可
プログラム領域
1915×8ビット
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
６０００Ｈ
５ＦＦＦＨ
プログラム・
メモリ空間
００４０Ｈ
００３ＦＨ
フラッシュ・メモリ
24576×8ビット
CALLTテーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
ブート・
クラスタ０注２
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
オプション・バイト領域注１
5×8ビット
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換え禁止することができます（27. 8 セキュリティ設
定を参照）。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
５ＦＦＦＨ
ブロック17H
５Ｃ００Ｈ
５ＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック01H
ブロック00H
1 Kバイト
100
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−4 メモリ・マップ（μ PD78F0503, 78F0503A, 78F0513, 78F0513A, 78F0523, 78F0523A, 78F0533,
78F0533A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
７ＦＦＦＨ
プログラム領域
内部高速RAM
1024×8ビット
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
オプション・バイト領域
5×8ビット
１ＦＦＦＨ
注１
ブート・
クラスタ１
プログラム領域
データ・メモリ
空間
１０００Ｈ
０ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
使用不可
プログラム領域
1915×8ビット
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
８０００Ｈ
７ＦＦＦＨ
プログラム・
メモリ空間
００４０Ｈ
００３ＦＨ
フラッシュ・メモリ
32768×8ビット
CALLTテーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
ブート・
クラスタ０注２
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
オプション・バイト領域注１
5×8ビット
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換え禁止することができます（27. 8 セキュリティ設
定を参照）。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
７ＦＦＦＨ
ブロック1FH
７Ｃ００Ｈ
７ＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック01H
ブロック00H
1 Kバイト
101
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−5 メモリ・マップ（μ PD78F0503D, 78F0503DA, 78F0513D, 78F0513DA）
ＦＦＦＦＨ
７ＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
プログラム領域
１０８ＦＨ
１０８ＥＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
１０８５Ｈ
１０８４Ｈ
内部高速RAM
1024×8ビット
１０８０Ｈ
１０７ＦＨ
１ＦＦＦＨ
オンチップ・デバッグ・
セキュリティID設定領域注１
10×8ビット
オプション・バイト領域注１
5×8ビット
ブート・
クラスタ１
プログラム領域
１０００Ｈ
０ＦＦＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
CALLFエントリ領域
2048×8ビット
データ・メモリ
空間
０８００Ｈ
０７ＦＦＨ
プログラム領域
1905×8ビット
使用不可
００８ＦＨ
００８ＥＨ
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
８０００Ｈ
７ＦＦＦＨ
プログラム・
メモリ空間
００４０Ｈ
００３ＦＨ
フラッシュ・メモリ
32768×8ビット
ブート・
クラスタ０注２
オプション・バイト領域注１
5×8ビット
CALLTテーブル領域
64×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
オンチップ・デバッグ・
セキュリティID設定領域注１
10×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト，0085H-008EHにオンチップ・デバッグ・
セキュリティIDを設定
ブート・スワップ使用時
：0080H-0084H，1080H-1084Hにオプション・バイト，0085H-008EH，
1085H-108EHにオンチップ・デバッグ・セキュリティID設定
2.
セキュリティの設定により，ブート・クラスタ0は書き換えを禁止することができます（27. 8 セキュリティ
設定を参照）。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
７ＦＦＦＨ
ブロック1FH
７Ｃ００Ｈ
７ＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック01H
ブロック00H
1 Kバイト
102
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−6 メモリ・マップ（μ PD78F0514, 78F0514A, 78F0524, 78F0524A, 78F0534, 78F0534A, 78F0544,
78F0544A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
ＢＦＦＦＨ
内部高速RAM
1024×8ビット
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
データ・メモリ
空間
プログラム領域
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
使用不可
バッファRAM
32×8ビット注３
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
プログラム領域
1915×8ビット
Ｆ４００Ｈ
Ｆ３ＦＦＨ
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
使用不可
Ｃ０００Ｈ
ＢＦＦＦＨ
プログラム・
メモリ空間
００４０Ｈ
００３ＦＨ
フラッシュ・メモリ
49152×8ビット
ブート・
クラスタ０注２
CALLTテーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
オプション・バイト領域注１
5×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
ブート・
クラスタ１
１０００Ｈ
０ＦＦＦＨ
内部拡張RAM
1024×8ビット
命令をフェッチ
できるRAM空間
オプション・バイト領域注１
5×8ビット
プログラム領域
使用不可
プログラム
RAM空間
１ＦＦＦＨ
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換え禁止することができます（27. 8 セキュリティ設
定を参照）。
3.
バッファRAMは，μ PD78F0544, 78F0544A（78K0/KF2）のみに内蔵されています。μ PD78F0514, 78F0514A,
78F0524, 78F0524A, 78F0534, 78F0534Aでは，FA00H-FA1FHの領域は使用不可です。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
ＢＦＦＦＨ
ブロック2FH
ＢＣ００Ｈ
ＢＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック01H
ブロック00H
1 Kバイト
103
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−7 メモリ・マップ（μ PD78F0515, 78F0515A, 78F0525, 78F0525A, 78F0535, 78F0535A, 78F0545,
78F0545A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
ＥＦＦＦＨ
内部高速RAM
1024×8ビット
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
プログラム領域
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
使用不可
バッファRAM
32×8ビット注３
データ・メモリ
空間
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
オプション・バイト領域注１
5×8ビット
１ＦＦＦＨ
ブート・
クラスタ１
プログラム領域
１０００Ｈ
０ＦＦＦＨ
使用不可
CALLFエントリ領域
2048×8ビット
プログラム
RAM空間
命令をフェッチ
できるRAM空間
内部拡張RAM
2048×8ビット
０８００Ｈ
０７ＦＦＨ
プログラム領域
1915×8ビット
Ｆ０００Ｈ
ＥＦＦＦＨ
プログラム・
メモリ空間
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
フラッシュ・メモリ
61440×8ビット
００４０Ｈ
００３ＦＨ
オプション・バイト領域注１
5×8ビット
ブート・
クラスタ０注２
CALLTテーブル領域
64×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
００００Ｈ
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換えを禁止することができます（27. 8 セキュリティ
設定を参照）。
3.
バッファRAMは，μ PD78F0545, 78F0545A（78K0/KF2）のみに内蔵されています。μ PD78F0515, 78F0515A,
78F0525, 78F0525A, 78F0535, 78F0535Aでは，FA00H-FA1FHの領域は使用不可です。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
ＥＦＦＦＨ
ＥＣ００Ｈ
ＥＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック3BH
ブロック01H
ブロック00H
1 Kバイト
104
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−8 メモリ・マップ（μ PD78F0515D, 78F0515DA）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
プログラム領域
１０８ＦＨ
１０８ＥＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
１０８５Ｈ
１０８４Ｈ
内部高速RAM
1024×8ビット
ＦＢ００Ｈ
ＦＡＦＦＨ
１０８０Ｈ
１０７ＦＨ
１ＦＦＦＨ
オンチップ・デバッグ・
セキュリティID設定領域注１
10×8ビット
オプション・バイト領域注１
5×8ビット
ブート・
クラスタ１
プログラム領域
１０００Ｈ
０ＦＦＦＨ
使用不可
データ・メモリ
空間
ＥＦＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
プログラム
RAM空間
プログラム領域
1905×8ビット
内部拡張RAM
2048×8ビット
命令をフェッチ
できるRAM空間
００８ＦＨ
００８ＥＨ
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
Ｆ０００Ｈ
ＥＦＦＦＨ
プログラム・
メモリ空間
フラッシュ・メモリ
61440×8ビット
００４０Ｈ
００３ＦＨ
オンチップ・デバッグ・
セキュリティID設定領域注１
10×8ビット
ブート・
クラスタ０注２
オプション・バイト領域注１
5×8ビット
CALLTテーブル領域
64×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
００００Ｈ
注1.
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト，0085H-008EHにオンチップ・デバッグ・
セキュリティIDを設定
ブート・スワップ使用時
：0080H-0084H，1080H-1084Hにオプション・バイト，0085H-008EH，
1085H-108EHにオンチップ・デバッグ・セキュリティID設定
2.
セキュリティの設定により，ブート・クラスタ0は書き換えを禁止することができます（27. 8 セキュリティ
設定を参照）。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
ＥＦＦＦＨ
ＥＣ００Ｈ
ＥＢＦＦＨ
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ブロック3BH
ブロック01H
ブロック00H
1 Kバイト
105
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−9 メモリ・マップ（μ PD78F0526, 78F0526A, 78F0536, 78F0536A, 78F0546, 78F0546A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
内部高速RAM
1024×8ビット
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
データ・メモリ
空間
７ＦＦＦＨ
プログラム領域
使用不可
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
バッファRAM
32×8ビット注３
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
プログラム
RAM空間
命令をフェッチ
できるRAM空間
Ｅ８００Ｈ
Ｅ７ＦＦＨ
使用不可
８０００Ｈ
７ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
（メモリ・バンク2）
０８００Ｈ
０７ＦＦＨ
プログラム領域
1915×8ビット
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）
（メモリ・バンク3）
コモン・
エリア
フラッシュ・メモリ
32768×8ビット
（メモリ・バンク1）
ブート・
クラスタ０注２
CALLTテーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
００４０Ｈ
００３ＦＨ
オプション・バイト領域注１
5×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
注1.
ブート・
クラスタ１
１０００Ｈ
０ＦＦＦＨ
内部拡張RAM
4096×8ビット
Ｃ０００Ｈ
ＢＦＦＦＨ
プログラム・
メモリ空間
オプション・バイト領域注１
5×8ビット
プログラム領域
使用不可
バンク・
エリア
１ＦＦＦＨ
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換えを禁止することができます（27. 8 セキュリティ
設定を参照）。
3.
バッファRAMは，μ PD78F0546, 78F0546A（78K0/KF2）のみに内蔵されています。μ PD78F0526, 78F0526A,
78F0536, 78F0536Aでは，FA00H-FA1FHの領域は使用不可です。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
（メモリ・バンク0）
ＢＦＦＦＨ
バンク・
エリア
ＢＣ００Ｈ
ＢＢＦＦＨ
８４ＦＦＨ
８３ＦＦＨ
８０００Ｈ
７ＦＦＦＨ
（メモリ・バンク1）
（メモリ・バンク2）
（メモリ・バンク3）
ブロック2FH
ブロック3FH
ブロック4FH
ブロック5FH
ブロック20H
ブロック30H
ブロック40H
ブロック50H
ブロック1FH
７Ｃ００Ｈ
７ＢＦＦＨ
コモン・
エリア
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
1 Kバイト
００００Ｈ
ブロック01H
ブロック00H
R01UH0008JJ0401 Rev.4.01
2010.07.15
106
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−10 メモリ・マップ（μ PD78F0527, 78F0527A, 78F0537, 78F0537A, 78F0547, 78F0547A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
汎用レジスタ
32×8ビット
ＦＥＥ０Ｈ
ＦＥＤＦＨ
内部高速RAM
1024×8ビット
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
データ・メモリ
空間
７ＦＦＦＨ
プログラム領域
使用不可
１０８５Ｈ
１０８４Ｈ
１０８０Ｈ
１０７ＦＨ
バッファRAM
32×8ビット注３
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
オプション・バイト領域注１
5×8ビット
使用不可
内部拡張RAM
6144×8ビット
命令をフェッチ
できるRAM空間
Ｅ０００Ｈ
ＤＦＦＦＨ
プログラム領域
（メモリ・バンク2）
１０００Ｈ
０ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
０８００Ｈ
０７ＦＦＨ
使用不可
プログラム領域
1915×8ビット
Ｃ０００Ｈ
ＢＦＦＦＨ
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）
バンク・
エリア
８０００Ｈ
７ＦＦＦＨ
（メモリ・バンク5）
（メモリ・バンク3）
コモン・
エリア
フラッシュ・メモリ
32768×8ビット
オプション・バイト領域注１
5×8ビット
ブート・
クラスタ０注２
CALLTテーブル領域
64×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト設定
ブート・スワップ使用時
2.
００４０Ｈ
００３ＦＨ
（メモリ・バンク1）
００００Ｈ
注1.
ブート・
クラスタ１
（メモリ・バンク4）
プログラム
RAM空間
プログラム・
メモリ空間
１ＦＦＦＨ
：0080H-0084H，1080H-1084Hにオプション・バイト設定
セキュリティの設定により，ブート・クラスタ0は書き換えを禁止することができます（27. 8 セキュリティ
設定を参照）。
3.
バッファRAMは，μ PD78F0547, 78F0547A（78K0/KF2）のみに内蔵されています。μ PD78F0527, 78F0527A,
78F0537, 78F0537Aでは，FA00H-FA1FHの領域は使用不可です。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
（メモリ・バンク0）
ＢＦＦＦＨ
バンク・
エリア
ＢＣ００Ｈ
ＢＢＦＦＨ
８４ＦＦＨ
８３ＦＦＨ
８０００Ｈ
７ＦＦＦＨ
ブロック2FH
（メモリ・バンク1）
ブロック3FH
（メモリ・バンク5）
（メモリ・バンク2）
ブロック7FH
ブロック4FH
・・・
ブロック20H
ブロック30H
ブロック40H
ブロック70H
ブロック1FH
７Ｃ００Ｈ
７ＢＦＦＨ
コモン・
エリア
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
1 Kバイト
００００Ｈ
ブロック01H
ブロック00H
R01UH0008JJ0401 Rev.4.01
2010.07.15
107
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−11 メモリ・マップ（μ PD78F0527D, 78F0527DA, 78F0537D, 78F0537DA, 78F0547D, 78F0547DA）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
ＦＦ００Ｈ
ＦＥＦＦＨ
７ＦＦＦＨ
汎用レジスタ
32×8ビット
プログラム領域
ＦＥＥ０Ｈ
ＦＥＤＦＨ
１０８ＦＨ
１０８ＥＨ
内部高速RAM
1024×8ビット
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
データ・メモリ
空間
１０８５Ｈ
１０８４Ｈ
使用不可
１０８０Ｈ
１０７ＦＨ
バッファRAM
32×8ビット注３
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
ブート・
クラスタ１
オプション・バイト領域注１
5×8ビット
プログラム領域
１０００Ｈ
０ＦＦＦＨ
CALLFエントリ領域
2048×8ビット
（メモリ・バンク4）
内部拡張RAM
6144×8ビット
命令をフェッチ
できるRAM空間
Ｅ０００Ｈ
ＤＦＦＦＨ
（メモリ・バンク2）
０８００Ｈ
０７ＦＦＨ
プログラム領域
1905×8ビット
使用不可
００８ＦＨ
００８ＥＨ
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）
００８５Ｈ
００８４Ｈ
００８０Ｈ
００７ＦＨ
Ｃ０００Ｈ
ＢＦＦＦＨ
バンク・
エリア
８０００Ｈ
７ＦＦＦＨ
（メモリ・バンク5）
（メモリ・バンク3）
コモン・
エリア
フラッシュ・メモリ
32768×8ビット
００４０Ｈ
００３ＦＨ
（メモリ・バンク1）
オンチップ・デバッグ・
セキュリティID設定領域注１
10×8ビット
ブート・
クラスタ０注２
オプション・バイト領域注１
5×8ビット
CALLTテーブル領域
64×8ビット
ベクタ・テーブル領域
64×8ビット
００００Ｈ
００００Ｈ
注1.
オンチップ・デバッグ・
セキュリティID設定領域注１
10×8ビット
使用不可
プログラム
RAM空間
プログラム・
メモリ空間
１ＦＦＦＨ
ブート・スワップ未使用時 ：0080H-0084Hにオプション・バイト，0085H-008EHにオンチップ・デバッグ・
セキュリティIDを設定
ブート・スワップ使用時
：0080H-0084H，1080H-1084Hにオプション・バイト，0085H-008EH，
1085H-108EHにオンチップ・デバッグ・セキュリティID設定
2.
セキュリティの設定により，ブート・クラスタ0は書き換えを禁止することができます（27. 8 セキュリティ
設定を参照）。
3.
バッファRAMは，μ PD78F0547D, 78F0547DA（78K0/KF2）のみに内蔵されています。μ PD78F0527D,
78F0527DA, 78F0537D, 78F0537DAでは，FA00H-FA1FHの領域は使用不可です。
備考
フラッシュ・メモリはブロックごとに分かれています（1ブロック = 1 Kバイト）。アドレス値とブロック番
号については，表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応を参照してください。
（メモリ・バンク0）
ＢＦＦＦＨ
バンク・
エリア
ＢＣ００Ｈ
ＢＢＦＦＨ
８４ＦＦＨ
８３ＦＦＨ
８０００Ｈ
７ＦＦＦＨ
ブロック2FH
（メモリ・バンク1）
ブロック3FH
（メモリ・バンク5）
（メモリ・バンク2）
ブロック7FH
ブロック4FH
・・・
ブロック20H
ブロック30H
ブロック40H
ブロック70H
ブロック1FH
７Ｃ００Ｈ
７ＢＦＦＨ
コモン・
エリア
０７ＦＦＨ
０４００Ｈ
０３ＦＦＨ
1 Kバイト
００００Ｈ
ブロック01H
ブロック00H
R01UH0008JJ0401 Rev.4.01
2010.07.15
108
78 K0/Kx2
第3章
CPU アーキテクチャ
フラッシュ・メモリのアドレス値とブロック番号の対応を次に示します。
表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応（1/2）
（1）フラッシュ・メモリが60 Kバイト以下の製品（メモリ・バンクあり）
アドレス値
ブロック
アドレス値
番号
ブロック
アドレス値
番号
ブロック
アドレス値
番号
ブロック
番号
0000H-03FFH
00H
4000H-43FFH
10H
8000H-83FFH
20H
C000H-C3FFH
30H
0400H-07FFH
01H
4400H-47FFH
11H
8400H-87FFH
21H
C400H-C7FFH
31H
0800H-0BFFH
02H
4800H-4BFFH
12H
8800H-8BFFH
22H
C800H-CBFFH
32H
0C00H-0FFFH
03H
4C00H-4FFFH
13H
8C00H-8FFFH
23H
CC00H-CFFFH
33H
1000H-13FFH
04H
5000H-53FFH
14H
9000H-93FFH
24H
D000H-D3FFH
34H
1400H-17FFH
05H
5400H-57FFH
15H
9400H-97FFH
25H
D400H-D7FFH
35H
1800H-1BFFH
06H
5800H-5BFFH
16H
9800H-9BFFH
26H
D800H-DBFFH
36H
1C00H-1FFFH
07H
5C00H-5FFFH
17H
9C00H-9FFFH
27H
DC00H-DFFFH
37H
2000H-23FFH
08H
6000H-63FFH
18H
A000H-A3FFH
28H
E000H-E3FFH
38H
2400H-27FFH
09H
6400H-67FFH
19H
A400H-A7FFH
29H
E400H-E7FFH
39H
2800H-2BFFH
0AH
6800H-6BFFH
1AH
A800H-ABFFH
2AH
E800H-EBFFH
3AH
2C00H-2FFFH
0BH
6C00H-6FFFH
1BH
AC00H-AFFFH
2BH
EC00H-EFFFH
3BH
3000H-33FFH
0CH
7000H-73FFH
1CH
B000H-B3FFH
2CH
3400H-37FFH
0DH
7400H-77FFH
1DH
B400H-B7FFH
2DH
3800H-3BFFH
0EH
7800H-7BFFH
1EH
B800H-BBFFH
2EH
3C00H-3FFFH
0FH
7C00H-7FFFH
1FH
BC00H-BFFFH
2FH
備考 μ PD78F0500, 78F0500A：
ブロック番号00H-07H
μ PD78F05x1, 78F05x1A (x = 0-3)：
ブロック番号00H-0FH
μ PD78F05x2, 78F05x2A (x = 0-3)：
ブロック番号00H-17H
μ PD78F05x3, 78F05x3A (x = 0-3),
78F0503D, 78F0503DA, 78F0513D ,78F0513DA：
ブロック番号00H-1FH
μ PD78F05x4, 78F05x4A (x = 1-4)：
ブロック番号00H-2FH
μ PD78F05x5, 78F05x5A (x = 1-4), 78F0515D, 78F0515DA： ブロック番号00H-3BH
R01UH0008JJ0401 Rev.4.01
2010.07.15
109
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−3 フラッシュ・メモリのアドレス値とブロック番号の対応（2/2）
（2）フラッシュ・メモリが96 Kバイト以上の製品（メモリ・バンクなし）
番号
0000H-03FFH
00H
8000H-83FFH
0400H-07FFH
01H
0800H-0BFFH
0
ブロ
アドレス値
ック
番号
20H
8000H-83FFH
8400H-87FFH
21H
02H
8800H-8BFFH
0C00H-0FFFH
03H
1000H-13FFH
アドレス値
ック
番号
ック
番号
8000H-83FFH
8400H-87FFH
41H
8400H-87FFH
61H
22H
8800H-8BFFH
42H
8800H-8BFFH
62H
8C00H-8FFFH
23H
8C00H-8FFFH
43H
8C00H-8FFFH
63H
04H
9000H-93FFH
24H
9000H-93FFH
44H
9000H-93FFH
64H
1400H-17FFH
05H
9400H-97FFH
25H
9400H-97FFH
45H
9400H-97FFH
65H
1800H-1BFFH
06H
9800H-9BFFH
26H
9800H-9BFFH
46H
9800H-9BFFH
66H
1C00H-1FFFH
07H
9C00H-9FFFH
27H
9C00H-9FFFH
47H
9C00H-9FFFH
67H
2000H-23FFH
08H
A000H-A3FFH
28H
A000H-A3FFH
48H
A000H-A3FFH
68H
2400H-27FFH
09H
A400H-A7FFH
29H
A400H-A7FFH
49H
A400H-A7FFH
69H
2800H-2BFFH
0AH
A800H-ABFFH
2AH
A800H-ABFFH
4AH
A800H-ABFFH
6AH
2C00H-2FFFH
0BH
AC00H-AFFFH
2BH
AC00H-AFFFH
4BH
AC00H-AFFFH
6BH
3000H-33FFH
0CH
B000H-B3FFH
2CH
B000H-B3FFH
4CH
B000H-B3FFH
6CH
3400H-37FFH
0DH
B400H-B7FFH
2DH
B400H-B7FFH
4DH
B400H-B7FFH
6DH
3800H-3BFFH
0EH
B800H-BBFFH
2EH
B800H-BBFFH
4EH
B800H-BBFFH
6EH
3C00H-3FFFH
0FH
BC00H-BFFFH
2FH
BC00H-BFFFH
4FH
BC00H-BFFFH
6FH
4000H-43FFH
10H
8000H-83FFH
30H
8000H-83FFH
50H
8000H-83FFH
4400H-47FFH
11H
8400H-87FFH
31H
8400H-87FFH
51H
8400H-87FFH
71H
4800H-4BFFH
12H
8800H-8BFFH
32H
8800H-8BFFH
52H
8800H-8BFFH
72H
4C00H-4FFFH
13H
8C00H-8FFFH
33H
8C00H-8FFFH
53H
8C00H-8FFFH
73H
5000H-53FFH
14H
9000H-93FFH
34H
9000H-93FFH
54H
9000H-93FFH
74H
5400H-57FFH
15H
9400H-97FFH
35H
9400H-97FFH
55H
9400H-97FFH
75H
5800H-5BFFH
16H
9800H-9BFFH
36H
9800H-9BFFH
56H
9800H-9BFFH
76H
5C00H-5FFFH
17H
9C00H-9FFFH
37H
9C00H-9FFFH
57H
9C00H-9FFFH
77H
6000H-63FFH
18H
A000H-A3FFH
38H
A000H-A3FFH
58H
A000H-A3FFH
78H
6400H-67FFH
19H
A400H-A7FFH
39H
A400H-A7FFH
59H
A400H-A7FFH
79H
6800H-6BFFH
1AH
A800H-ABFFH
3AH
A800H-ABFFH
5AH
A800H-ABFFH
7AH
6C00H-6FFFH
1BH
AC00H-AFFFH
3BH
AC00H-AFFFH
5BH
AC00H-AFFFH
7BH
7000H-73FFH
1CH
B000H-B3FFH
3CH
B000H-B3FFH
5CH
B000H-B3FFH
7CH
7400H-77FFH
1DH
B400H-B7FFH
3DH
B400H-B7FFH
5DH
B400H-B7FFH
7DH
7800H-7BFFH
1EH
B800H-BBFFH
3EH
B800H-BBFFH
5EH
B800H-BBFFH
7EH
7C00H-7FFFH
1FH
BC00H-BFFFH
3FH
BC00H-BFFFH
5FH
BC00H-BFFFH
7FH
備考 μ PD78F05x6, 78F05x6A (x = 2-4)
μ PD78F05x7, 78F05x7A, 78F05x7D, 78F05x7DA (x = 2-4)
R01UH0008JJ0401 Rev.4.01
2010.07.15
3
4
ブロ
40H
1
2
ブロ
メモ リ ・ バ ン ク
アドレス値
ック
メモ リ ・ バ ン ク
ブロ
メモ リ ・ バ ン ク
アドレス値
5
60H
70H
：ブロック番号00H-5FH
：ブロック番号00H-7FH
110
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 1. 1 内部プログラム・メモリ空間
内部プログラム・メモリ空間にはプログラムおよびテーブル・データなどを格納します。通常，プログラム・
カウンタ（PC）でアドレスします。
78K0/Kx2マイクロコントローラは，各製品ごとに次に示す内部ROM（フラッシュ・メモリ）を内蔵していま
す。
表3−4 内部ROM容量
78K0/KB2
30/36ピン
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
内部ROM
（フラッシュ・メモリ）
38/44ピン
48ピン
52ピン
64ピン
80ピン
−
−
−
−
−
μ PD78F0500,
78F0500A
8192×8ビット
（0000H-1FFFH）
μ PD78F0501,
μ PD78F0511,
μ PD78F0511,
μ PD78F0521,
μ PD78F0531,
78F0501A
78F0511A
78F0511A
78F0521A
78F0531A
μ PD78F0502,
μ PD78F0512,
μ PD78F0512,
μ PD78F0522,
μ PD78F0532,
78F0502A
78F0512A
78F0512A
−
（0000H-3FFFH）
−
78F0522A
78F0532A
μ PD78F0503D, μ PD78F0513D, μ PD78F0513,
μ PD78F0523,
μ PD78F0533,
78F0503DA
78F0513DA
78F0513A
78F0523A
78F0533A
μ PD78F0503,
μ PD78F0513,
78F0503A
78F0513A
μ PD78F0514,
μ PD78F0524,
μ PD78F0534,
μ PD78F0544,
78F0514A
78F0524A
78F0534A
78F0544A
μ PD78F0515D, μ PD78F0525,
μ PD78F0535,
μ PD78F0545,
78F0515DA
78F0525A
78F0535A
78F0545A
μ PD78F0526,
μ PD78F0536,
μ PD78F0546,
78F0526A
78F0536A
78F0546A
−
−
−
−
16384×8ビット
24576×8ビット
（0000H-5FFFH）
−
32768×8ビット
（0000H-7FFFH）
49152×8ビット
（0000H-BFFFH）
61440×8ビット
（0000H-EFFFH）
μ PD78F0515,
78F0515A
−
−
−
98304×8ビット
（0000H-7FFFH（コモン・
エリア：32 Kバイト）+
8000H-BFFFH（バンク・
エリア：16 Kバイト）×4）
−
−
−
μ PD78F0527D, μ PD78F0537D, μ PD78F0547D,
131072×8ビット
78F0527DA
78F0537DA
78F0547DA
μ PD78F0527,
μ PD78F0537,
μ PD78F0547,
エリア：32 Kバイト）+
78F0527A
78F0537A
78F0547A
8000H-BFFFH（バンク・
（0000H-7FFFH（コモン・
エリア：16 Kバイト）×6）
内部プログラム・メモリ空間には，次に示す領域を割り付けています。
（1）ベクタ・テーブル領域
0000H-003FHの64バイト領域はベクタ・テーブル領域として予約されています。ベクタ・テーブル領域
には，リセット，各割り込み要求発生により分岐するときのプログラム・スタート・アドレスを格納して
おきます。
16ビット・アドレスのうち下位8ビットが偶数アドレスに，上位8ビットが奇数アドレスに格納されます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
111
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−5 ベクタ・テーブル
ベクタ・テーブル・アドレス
割り込み要因
KB2
KC2
KD2
KE2
KF2
0000H
RESET入力，POC, LVI，WDT
○
○
○
○
○
0004H
INTLVI
○
○
○
○
○
0006H
INTP0
○
○
○
○
○
0008H
INTP1
○
○
○
○
○
000AH
INTP2
○
○
○
○
○
000CH
INTP3
○
○
○
○
○
000EH
INTP4
○
○
○
○
○
0010H
INTP5
○
○
○
○
○
0012H
INTSRE6
○
○
○
○
○
0014H
INTSR6
○
○
○
○
○
0016H
INTST6
○
○
○
○
○
0018H
INTCSI10 / INTST0
○
○
○
○
○
001AH
INTTMH1
○
○
○
○
○
001CH
INTTMH0
○
○
○
○
○
001EH
INTTM50
○
○
○
○
○
0020H
INTTM000
○
○
○
○
○
0022H
INTTM010
○
○
○
○
○
0024H
INTAD
○
○
○
○
○
0026H
INTSR0
○
○
○
○
○
0028H
INTWTI
−
○
○
○
○
002AH
INTTM51
○
○
○
○
○
002CH
INTKR
−
○
○
○
○
002EH
INTWT
−
○
○
○
○
○
○
○
−
○
○
0030H
INTP6
−
0032H
INTP7
−
0034H
INTIIC0 / INTDMU
○
注2
○
注1
−
注2
○
○
注2
○
0036H
INTCSI11
−
−
−
○
0038H
INTTM001
−
−
−
○
注2
注3
注3
注3
○
○
○
003AH
INTTM011
−
−
−
003CH
INTACSI
−
−
−
−
○
003EH
BRK
○
○
○
○
○
○
○
注1. 48ピン製品のみ。
2. INTIIC0:
フラッシュ・メモリが32 Kバイト以下の製品
INTIIC0/INTDMU: フラッシュ・メモリが48 Kバイト以上の製品
3. フラッシュ・メモリが48 Kバイト以上の製品のみ。
備考
○：搭載，−：非搭載
R01UH0008JJ0401 Rev.4.01
2010.07.15
112
78 K0/Kx2
第3章
CPU アーキテクチャ
（2）CALLT命令テーブル領域
0040H-007FHの64バイト領域には，1バイト・コール命令（CALLT）のサブルーチン・エントリ・アド
レスを格納することができます。
（3）オプション・バイト領域
0080H-0084H，1080H-1084Hの5バイト領域にオプション・バイト領域を用意しています。ブート・ス
ワップ未使用時は0080H-0084Hに，ブート・スワップ使用時には0080H-0084Hと1080H-1084Hにオプショ
ン・バイトを設定してください。詳細は第26章
オプション・バイトを参照してください。
（4）CALLF命令エントリ領域
0800H-0FFFHの領域は，2バイト・コール命令（CALLF）で直接サブルーチン・コールすることができ
ます。
（5）オンチップ・デバッグ・セキュリティID設定領域（μ PD78F05xxD, 78F05xxDAのみ）
0085H-008EH，1085H-108EHの10バイト領域にオンチップ・デバッグ・セキュリティID設定領域を用意
しています。ブート・スワップ未使用時には0085H-008EHに，ブート・スワップ使用時には0085H-008EH
と1085H-108EHに10バイトのオンチップ・デバッグ・セキュリティIDを設定してください。詳細は第28章
オンチップ・デバッグ機能（μ PD78F05xxD, 78F05xxDAのみ）を参照してください。
3. 1. 2 メモリ・バンク（フラッシュ・メモリが96 Kバイト以上の製品のみ）
μ PD78F05x6, 78F05x6A (x = 2-4) ではメモリ・バンク0-3，μ PD78F05x7, 78F05x7A, 78F05x7D,
78F05x7DA (x = 2-4) ではメモリ・バンク0-5が，8000H-BFFFHの16 Kバイト領域に配置されています。
メモリ・バンクの切り替えは，メモリ・バンク選択レジスタ（BANK）で行います。詳細については，第4章
メモリ・バンク切り替え機能（フラッシュ・メモリが96 Kバイト以上の製品のみ）を参照してください。
注意1.
2.
異なるメモリ・バンク間で命令フェッチはできません。
異なるメモリ・バンク間での分岐，アクセスは直接実行できません。異なるメモリ・バンク間で
分岐，アクセスをする場合は，コモン・エリアを経由してください。
3.
割り込み処理はコモン・エリアに配置してください。
4.
7FFFHから8000Hにまたがる命令は，メモリ・バンク0のみ実行可能です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
113
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 1. 3 内部データ・メモリ空間
78K0/Kx2マイクロコントローラは，次に示すRAMを内蔵しています。
（1）内部高速RAM
内部高速RAMのFEE0H-FEFFHの32バイトの領域には，8ビット・レジスタ8個を1バンクとする汎用レジ
スタが， 4バンク割り付けられます。
プログラム領域として命令を書いて実行することはできません。
また，スタック・メモリは内部高速RAMを使用します。
表3−6 内部高速RAM容量
78K0/KB2
30/36ピン
μ PD78F0500,
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
38/44ピン
48ピン
52ピン
64ピン
80ピン
−
−
−
−
−
78F0500A
μ PD78F0511,
μ PD78F0511,
μ PD78F0521,
μ PD78F0531,
78F0501A
78F0511A
78F0511A
78F0521A
78F0531A
μ PD78F0502,
μ PD78F0512,
μ PD78F0512,
μ PD78F0522,
μ PD78F0532,
78F0502A
78F0512A
78F0512A
−
−
78F0522A
78F0532A
μ PD78F0523,
μ PD78F0533,
78F0513A
78F0523A
78F0533A
μ PD78F0514,
μ PD78F0524,
μ PD78F0534,
μ PD78F0544,
78F0514A
78F0524A
78F0534A
78F0544A
μ PD78F0515D, μ PD78F0525,
μ PD78F0535,
μ PD78F0545,
78F0515DA
78F0525A
78F0535A
78F0545A
78F0503DA
78F0513DA
μ PD78F0503,
μ PD78F0513,
78F0503A
78F0513A
−
−
768×8ビット
（FC00H-FEFFH）
μ PD78F0503D, μ PD78F0513D, μ PD78F0513,
−
512×8ビット
（FD00H-FEFFH）
μ PD78F0501,
−
内部高速RAM
1024×8ビット
（FB00H-FEFFH）
−
μ PD78F0515,
78F0515A
−
−
−
μ PD78F0526,
μ PD78F0536,
μ PD78F0546,
78F0526A
78F0536A
78F0546A
−
−
−
μ PD78F0527D, μ PD78F0537D, μ PD78F0547D,
R01UH0008JJ0401 Rev.4.01
2010.07.15
78F0527DA
78F0537DA
78F0547DA
μ PD78F0527,
μ PD78F0537,
μ PD78F0547,
78F0527A
78F0537A
78F0547A
114
78 K0/Kx2
第3章
CPU アーキテクチャ
（2）内部拡張RAM
内部拡張RAMは内部高速RAMと同様に通常データ領域として使用できるほか，プログラム領域として命
令を書いて実行することができます。
また，スタック・メモリは内部拡張RAMを使用することができません。
表3−7 内部拡張RAM容量
78K0/KB2
30/36ピン
μ PD78F0500,
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
38/44ピン
48ピン
52ピン
64ピン
80ピン
−
−
−
−
−
内部拡張RAM
−
78F0500A
μ PD78F0501,
μ PD78F0511,
μ PD78F0511,
μ PD78F0521,
μ PD78F0531,
78F0501A
78F0511A
78F0511A
78F0521A
78F0531A
μ PD78F0502,
μ PD78F0512,
μ PD78F0512,
μ PD78F0522,
μ PD78F0532,
78F0502A
78F0512A
78F0512A
78F0522A
78F0532A
μ PD78F0503D, μ PD78F0513D, μ PD78F0513,
μ PD78F0523,
μ PD78F0533,
78F0503DA
78F0513DA
78F0513A
78F0523A
78F0533A
μ PD78F0503,
μ PD78F0513,
78F0503A
78F0513A
μ PD78F0534,
−
−
−
−
−
μ PD78F0514,
μ PD78F0524,
μ PD78F0544,
78F0514A
78F0524A
78F0534A
78F0544A
−
−
μ PD78F0515D, μ PD78F0525,
μ PD78F0535,
μ PD78F0545,
78F0515DA
78F0525A
78F0535A
78F0545A
μ PD78F0526,
μ PD78F0536,
μ PD78F0546,
78F0526A
78F0536A
78F0546A
1024×8ビット
（F400H-F7FFH）
2048×8ビット
（F000H-F7FFH）
μ PD78F0515,
78F0515A
−
−
−
−
−
−
μ PD78F0527D, μ PD78F0537D, μ PD78F0547D,
78F0527DA
78F0537DA
78F0547DA
μ PD78F0527,
μ PD78F0537,
μ PD78F0547,
78F0527A
78F0537A
78F0547A
4096×8ビット
（E800H-F7FFH）
6144×8ビット
（E000H-F7FFH）
（3）バッファRAM（78K0/KF2のみ）
78K0/KF2は32バイト（FA00H-FA1FH）のバッファRAMを内蔵しています。バッファRAMは自動送受信
機能付きCSIの転送用として使用できます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
115
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 1. 4 特殊機能レジスタ（SFR：Special Function Register）領域
FF00H-FFFFHの領域には，オンチップ周辺ハードウエアの特殊機能レジスタ（SFR）が割り付けられていま
す（3. 2. 3 特殊機能レジスタ（SFR：Special Function Register）の表3−8 特殊機能レジスタ一覧参照）。
注意
SFRが割り付けられていないアドレスにアクセスしないでください。
3. 1. 5 データ・メモリ・アドレシング
次に実行する命令のアドレスを指定したり，命令を実行する際に操作対象となるレジスタやメモリなどのア
ドレスを指定する方法をアドレシングといいます。
命令を実行する際に操作対象となるメモリのアドレシングについて，78K0/Kx2マイクロコントローラでは，
その操作性などを考慮して豊富なアドレシング・モードを備えました。特にデータ・メモリを内蔵している領
域では，特殊機能レジスタ（SFR）や汎用レジスタなど，それぞれのもつ機能にあわせて特有のアドレシング
が可能です。図3−12から図3−19にデータ・メモリとアドレシングの対応を示します。各アドレシングの詳細
については，3. 4 オペランド・アドレスのアドレシングを参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
116
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−12 データ・メモリとアドレシングの対応（μ PD78F0500, 78F0500A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
512×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ダイレクト・アドレシング
ＦＤ００Ｈ
ＦＣＦＦＨ
レジスタ・インダイレクト・
アドレシング
ベースト・アドレシング
使用不可
ベースト・インデクスト・
アドレシング
２０００Ｈ
１ＦＦＦＨ
フラッシュ・メモリ
8192×8ビット
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
117
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−13 データ・メモリとアドレシングの対応（μ PD78F0501, 78F0501A, 78F0511, 78F0511A,
78F0521, 78F0521A, 78F0531, 78F0531A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
768×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ダイレクト・アドレシング
ＦＣ００Ｈ
ＦＢＦＦＨ
レジスタ・インダイレクト・
アドレシング
ベースト・アドレシング
使用不可
ベースト・インデクスト・
アドレシング
４０００Ｈ
３ＦＦＦＨ
フラッシュ・メモリ
16384×8ビット
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
118
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−14 データ・メモリとアドレシングの対応（μ PD78F0502, 78F0502A, 78F0512, 78F0512A,
78F0522, 78F0522A, 78F0532, 78F0532A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
1024×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ダイレクト・アドレシング
ＦＢ００Ｈ
ＦＡＦＦＨ
レジスタ・インダイレクト・
アドレシング
ベースト・アドレシング
使用不可
ベースト・インデクスト・
アドレシング
６０００Ｈ
５ＦＦＦＨ
フラッシュ・メモリ
24576×8ビット
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
119
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−15 データ・メモリとアドレシングの対応（μ PD78F0503, 78F0503A, 78F0513, 78F0513A,
78F0523, 78F0523A, 78F0533, 78F0533A, 78F0503D, 78F0503DA, 78F0513D, 78F0513DA）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
1024×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ダイレクト・アドレシング
ＦＢ００Ｈ
ＦＡＦＦＨ
レジスタ・インダイレクト・
アドレシング
ベースト・アドレシング
使用不可
ベースト・インデクスト・
アドレシング
８０００Ｈ
７ＦＦＦＨ
フラッシュ・メモリ
32768×8ビット
００００Ｈ
R01UH0008JJ0401 Rev.4.01
2010.07.15
120
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−16 データ・メモリとアドレシングの対応（μ PD78F0514, 78F0514A, 78F0524, 78F0524A,
78F0534, 78F0534A, 78F0544, 78F0544A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
1024×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
使用不可
バッファRAM
32×8ビット注
使用不可
ダイレクト・アドレシング
レジスタ・インダイレクト・
アドレシング
ベースト・アドレシング
内部拡張RAM
1024×8ビット
ベースト・インデクスト・
アドレシング
Ｆ４００Ｈ
Ｆ３ＦＦＨ
使用不可
Ｃ０００Ｈ
ＢＦＦＦＨ
フラッシュ・メモリ
49152×8ビット
００００Ｈ
注 バッファRAMは，μ PD78F0544, 78F0544A（78K0/KF2）のみに内蔵されています。μ PD78F0514, 78F0514A,
78F0524, 78F0524A, 78F0534, 78F0534Aでは，FA00H-FA1FHの領域は使用不可です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
121
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−17 データ・メモリとアドレシングの対応（μ PD78F0515, 78F0515A, 78F0525, 78F0525A,
78F0535, 78F0535A, 78F0545, 78F0545A, 78F0515D, 78F0515DA）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
1024×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
使用不可
バッファRAM
32×8ビット注
使用不可
ダイレクト・アドレシング
レジスタ・インダイレクト・
アドレシング
ベースト・アドレシング
内部拡張RAM
2048×8ビット
ベースト・インデクスト・
アドレシング
Ｆ０００Ｈ
ＥＦＦＦＨ
フラッシュ・メモリ
61440×8ビット
００００Ｈ
注
バッファRAMは，μ PD78F0545, 78F0545A（78K0/KF2）のみに内蔵されています。μ PD78F0515, 78F0515A,
78F0525, 78F0525A, 78F0535, 78F0535A, 78F0515D, 78F0515DAでは，FA00H-FA1FHの領域は使用不可で
す。
R01UH0008JJ0401 Rev.4.01
2010.07.15
122
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−18 データ・メモリとアドレシングの対応（μ PD78F0526, 78F0526A, 78F0536, 78F0536A,
78F0546, 78F0546A）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
1024×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
使用不可
バッファRAM
32×8ビット注1
ダイレクト・アドレシング
レジスタ・インダイレクト・
アドレシング
使用不可
ベースト・アドレシング
ベースト・インデクスト・
アドレシング
内部拡張RAM
4096×8ビット
16384×8ビット
注2
（メモリ・バンク2）
Ｅ８００Ｈ
Ｅ７ＦＦＨ
使用不可
Ｃ０００Ｈ
ＢＦＦＦＨ
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）注2
８０００Ｈ
７ＦＦＦＨ
フラッシュ・メモリ
32768×8ビット
16384×8ビット
注2
（メモリ・バンク3）
16384×8ビット
注2
（メモリ・バンク1）
００００Ｈ
注1. バッファRAMは，μ PD78F0546, 78F0546A（78K0/KF2）のみに内蔵されています。μ PD78F0526,
78F0526A, 78F0536, 78F0536Aでは，FA00H-FA1FHの領域は使用不可です。
2. メモリ・バンク選択レジスタ（BANK）で設定していないメモリ・バンクに分岐およびアドレシングする
場合は，BANKでメモリ・バンクの設定を切り替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
123
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−19 データ・メモリとアドレシングの対応（μ PD78F0527, 78F0527A, 78F0537, 78F0537A, 78F0547,
78F0547A, 78F0527D, 78F0527DA, 78F0537D, 78F0537DA, 78F0547D, 78F0547DA）
ＦＦＦＦＨ
特殊機能レジスタ（SFR）
256×8ビット
SFRアドレシング
ＦＦ２０Ｈ
ＦＦ１ＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＥＥ０Ｈ
ＦＥＤＦＨ
汎用レジスタ
32×8ビット
レジスタ・アドレシング
ショート・ダイレクト・
アドレシング
内部高速RAM
1024×8ビット
ＦＥ２０Ｈ
ＦＥ１ＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
使用不可
バッファRAM
32×8ビット注1
ダイレクト・アドレシング
レジスタ・インダイレクト・
アドレシング
使用不可
ベースト・アドレシング
内部拡張RAM
6144×8ビット
16384×8ビット
注2
（メモリ・バンク4）
ベースト・インデクスト・
アドレシング
16384×8ビット
注2
（メモリ・バンク2）
Ｅ０００Ｈ
ＤＦＦＦＨ
使用不可
Ｃ０００Ｈ
ＢＦＦＦＨ
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）注2
８０００Ｈ
７ＦＦＦＨ
16384×8ビット
注2
（メモリ・バンク5）
フラッシュ・メモリ
32768×8ビット
16384×8ビット
注2
（メモリ・バンク3）
16384×8ビット
注2
（メモリ・バンク1）
００００Ｈ
注1. バッファRAMは，μ PD78F0547, 78F0547A, 78F0547D, 78F0547DA（78K0/KF2）のみに内蔵されていま
す。μ PD78F0527, 78F0527A, 78F0537, 78F0537A, 78F0527D, 78F0527DA, 78F0537D, 78F0537DAでは，
FA00H-FA1FHの領域は使用不可です。
2. メモリ・バンク選択レジスタ（BANK）で設定していないメモリ・バンクに分岐およびアドレシングする
場合は，BANKでメモリ・バンクの設定を切り替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
124
78 K0/Kx2
3. 2
第3章
CPU アーキテクチャ
プロセッサ・レジスタ
78K0/Kx2マイクロコントローラは，次のプロセッサ・レジスタを内蔵しています。
3. 2. 1 制御レジスタ
プログラム・シーケンス，ステータス，スタック・メモリの制御など専用の機能を持ったレジスタです。制
御レジスタには，プログラム・カウンタ（PC），プログラム・ステータス・ワード（PSW），スタック・ポイ
ンタ（SP）があります。
（1）プログラム・カウンタ（PC）
プログラム・カウンタは，次に実行するプログラムのアドレス情報を保持する16ビット・レジスタです。
通常動作時には，フェッチする命令のバイト数に応じて，自動的にインクリメントされます。分岐命令
実行時には，イミーディエト・データやレジスタの内容がセットされます。
リセット信号の発生により，0000Hと0001H番地のリセット・ベクタ・テーブルの値がプログラム・カ
ウンタにセットされます。
図3−20 プログラム・カウンタの構成
0
15
PC PC15 PC14 PC13 PC12 PC11 PC10 PC9 PC8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0
（2）プログラム・ステータス・ワード（PSW）
プログラム・ステータス・ワードは，命令の実行によってセット，リセットされる各種フラグで構成さ
れる8ビット・レジスタです。
プログラム・ステータス・ワードの内容は，ベクタ割り込み要求受け付け時およびPUSH PSW命令の実
行時にスタック領域に格納され，RETB, RETI命令およびPOP PSW命令の実行時に復帰されます。
リセット信号の発生により，02Hになります。
図3−21 プログラム・ステータス・ワードの構成
7
PSW
IE
0
Z
RBS1
AC
RBS0
0
ISP
CY
（a）割り込み許可フラグ（IE）
CPUの割り込み要求受け付け動作を制御するフラグです。
IE = 0のときは割り込み禁止（DI）状態となり，マスカブル割り込みはすべて禁止されます。
IE = 1のときは割り込み許可（EI）状態となります。このとき割り込み要求の受け付けは，インサー
ビス・プライオリティ・フラグ（ISP），各割り込み要因に対する割り込みマスク・フラグおよび優先
順位指定フラグにより制御されます。
このフラグは，DI命令の実行または割り込みの受け付けでリセット（0）され，EI命令の実行により
セット（1）されます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
125
78 K0/Kx2
第3章
CPU アーキテクチャ
（b）ゼロ・フラグ（Ｚ）
演算結果がゼロのときセット（1）され，それ以外のときにリセット（0）されるフラグです。
（c）レジスタ・バンク選択フラグ（RBS0, RBS1）
4個のレジスタ・バンクのうちの1つを選択する2ビットのフラグです。
SEL RBn命令の実行によって選択されたレジスタ・バンクを示す2ビットの情報が格納されています。
（d）補助キャリー・フラグ（AC）
演算結果で，ビット3からキャリーがあったとき，またはビット3へのボローがあったときセット（1）
され，それ以外のときリセット（0）されるフラグです。
（e）インサービス・プライオリティ・フラグ（ISP）
受け付け可能なマスカブル・ベクタ割り込みの優先順位を管理するフラグです。ISP = 0のときは優
先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）（20. 3（3）優先順位指定フラグ・レジス
タ（PR0L, PR0H, PR1L, PR1H）参照）で低位に指定されたベクタ割り込み要求は受け付け禁止とな
ります。なお，実際に割り込み要求が受け付けられるかどうかは，割り込み許可フラグ（IE）の状態
により制御されます。
（f）キャリー・フラグ（CY）
加減算命令実行時のオーバフロー，アンダフローを記憶するフラグです。また，ローテート命令実
行時はシフト・アウトされた値を記憶し，ビット演算命令実行時には，ビット・アキュームレータと
して機能します。
（3）スタック・ポインタ（SP）
メモリのスタック領域の先頭アドレスを保持する16ビットのレジスタです。スタック領域としては内部
高速RAM領域のみ設定可能です。
図3−22 スタック・ポインタの構成
15
0
SP SP15 SP14 SP13 SP12 SP11 SP10 SP9 SP8 SP7 SP6 SP5 SP4 SP3 SP2 SP1 SP0
スタック・メモリへの書き込み（退避）動作に先立ってデクリメントされ，スタック・メモリからの読
み取り（復帰）動作のあとインクリメントされます。
各スタック動作によって退避／復帰されるデータは図3−23, 3−24のようになります。
注意
SPの内容はリセット信号の発生により，不定になりますので，必ずスタック使用前にイニシャ
ライズしてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
126
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−23 スタック・メモリへ退避されるデータ
（a）PUSH rp命令（SPがFEE0Hの場合）
SP
FEE0H
ＦＥＥ０Ｈ
ＦＥＤＦＨ レジスタ・ペア上位
SP
FEDEH
ＦＥＤＥＨ レジスタ・ペア下位
（b）CALL, CALLF, CALLT命令（SPがFEE0Hの場合）
SP
SP
FEE0H
FEDEH
ＦＥＥ０Ｈ
ＦＥＤＦＨ
PC15-PC8
ＦＥＤＥＨ
PC7-PC0
（c）割り込み，BRK命令（SPがFEE0Hの場合）
SP
SP
R01UH0008JJ0401 Rev.4.01
2010.07.15
FEE0H
FEDDH
ＦＥＥ０Ｈ
ＦＥＤＦＨ
PSW
ＦＥＤＥＨ
PC15-PC8
ＦＥＤＤＨ
PC7-PC0
127
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−24 スタック・メモリから復帰されるデータ
（a）POP rp命令（SPがFEDEHの場合）
SP
FEE0H
ＦＥＥ０Ｈ
ＦＥＤＦＨ レジスタ・ペア上位
SP
FEDEH
ＦＥＤＥＨ レジスタ・ペア下位
（b）RET命令（SPがFEDEHの場合）
SP
SP
FEE0H
FEDEH
ＦＥＥ０Ｈ
ＦＥＤＦＨ
PC15-PC8
ＦＥＤＥＨ
PC7-PC0
（c）RETI, RETB命令（SPがFEDDHの場合）
SP
SP
FEE0H
FEDDH
ＦＥＥ０Ｈ
ＦＥＤＦＨ
PSW
ＦＥＤＥＨ
PC15-PC8
ＦＥＤＤＨ
PC7-PC0
3. 2. 2 汎用レジスタ
汎用レジスタは，データ・メモリの特定番地（FEE0H-FEFFH）にマッピングされており，8ビット・レジス
タ8個（X, A, C, B, E, D, L, H）を1バンクとして4バンクのレジスタで構成されています。
各レジスタは，それぞれ8ビット・レジスタとして使用できるほか，2個の8ビット・レジスタをペアとして16
ビット・レジスタとしても使用できます（AX, BC, DE, HL）。
また，機能名称（X, A, C, B, E, D, L, H, AX, BC, DE, HL）のほか，絶対名称（R0-R7, RP0-RP3）ででも記述
できます。
命令実行時に使用するレジスタ・バンクは，CPU制御命令（SEL RBn）によって設定します。4レジスタ・バ
ンク構成になっていますので，通常処理で使用するレジスタと割り込み時で使用するレジスタをバンクごとに
切り替えることにより，効率のよいプログラムを作成できます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
128
78 K0/Kx2
第3章
CPU アーキテクチャ
図3−25 汎用レジスタの構成
（a）機能名称
８ビット処理
16ビット処理
ＦＥＦＦＨ
H
レジスタ・バンク0
HL
L
ＦＥＦ８Ｈ
D
レジスタ・バンク1
DE
E
ＦＥＦ０Ｈ
B
レジスタ・バンク2
BC
C
ＦＥＥ８Ｈ
A
レジスタ・バンク3
AX
X
ＦＥＥ０Ｈ
15
0
7
0
（b）絶対名称
８ビット処理
16ビット処理
ＦＥＦＦＨ
R7
レジスタ・バンク0
RP3
R6
ＦＥＦ８Ｈ
R5
レジスタ・バンク1
RP2
R4
ＦＥＦ０Ｈ
R3
レジスタ・バンク2
RP1
R2
ＦＥＥ８Ｈ
R1
レジスタ・バンク3
RP0
R0
ＦＥＥ０Ｈ
15
R01UH0008JJ0401 Rev.4.01
2010.07.15
0
7
0
129
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 2. 3 特殊機能レジスタ（SFR：Special Function Register）
特殊機能レジスタは，汎用レジスタとは異なり，それぞれ特別な機能を持つレジスタです。
FF00H-FFFFHの領域に割り付けられています。
特殊機能レジスタは，演算命令，転送命令，ビット操作命令などにより，汎用レジスタと同じように操作で
きます。操作可能なビット単位（1, 8, 16）は，各特殊機能レジスタで異なります。
各操作ビット単位ごとの指定方法を次に示します。
・1ビット操作
1ビット操作命令のオペランド（sfr.bit）にアセンブラで予約されている略号を記述します。アドレスでも
指定できます。
・8ビット操作
8ビット操作命令のオペランド（sfr）にアセンブラで予約されている略号を記述します。アドレスでも指定
できます。
・16ビット操作
16ビット操作命令のオペランド（sfrp）にアセンブラで予約されている略号を記述します。アドレスを指定
するときは偶数アドレスを記述してください。
表3−8に特殊機能レジスタの一覧を示します。表中の項目の意味は次のとおりです。
・略号
特殊機能レジスタのアドレスを示す略号です。RA78K0で予約語に，CC78K0では#pragma sfr指令で，sfr
変数として定義されているものです。RA78K0, ID78K0-QB, SM+ for 78K0およびSM+ for 78K0/KX2使用時
に命令のオペランドとして記述できます。
・R/W
該当する特殊機能レジスタが読み出し（Read）／書き込み（Write）可能かどうかを示します。
R/W ：読み出し／書き込みがともに可能
R ：読み出しのみ可能
W ：書き込みのみ可能
・操作可能ビット単位
操作可能なビット単位（1, 8, 16）を○で示します。−は操作できないビット単位であることを示します。
・リセット時
リセット信号発生時の各レジスタの状態を示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
130
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−8 特殊機能レジスタ一覧（1/5）
アドレス
特殊機能レジスタ（SFR）名称
略
号
R/W
操作可能ビット範囲
1
8
ビット ビット
16
リセッ K K K K K
B C D E F
ト時
2 2 2 2 2
ビット
FF00H
ポート・レジスタ0
P0
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF01H
ポート・レジスタ1
P1
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF02H
ポート・レジスタ2
P2
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF03H
ポート・レジスタ3
P3
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF04H
ポート・レジスタ4
P4
R/W
○
○
−
00H
− ○ ○ ○ ○
FF05H
ポート・レジスタ5
P5
R/W
○
○
−
00H
− − − ○ ○
FF06H
ポート・レジスタ6
P6
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF07H
ポート・レジスタ7
P7
R/W
○
○
−
00H
− ○ ○ ○ ○
FF08H
10ビットA/D変換結果レジスタ
ADCR
R
−
−
○
ADCRH
R
−
○
−
00H
○ ○ ○ ○ ○
FF09H
8ビットA/D変換結果レジスタ
0000H ○ ○ ○ ○ ○
FF0AH
受信バッファ・レジスタ6
RXB6
R
−
○
−
FFH
○ ○ ○ ○ ○
FF0BH
送信バッファ・レジスタ6
TXB6
R/W
−
○
−
FFH
○ ○ ○ ○ ○
FF0CH
ポート・レジスタ12
P12
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF0DH
ポート・レジスタ13
P13
R/W
○
○
−
00H
−
注
○ ○ ○
FF0EH
ポート・レジスタ14
P14
R/W
○
○
−
00H
−
注
○ ○ ○
FF0FH
シリアルI/Oシフト・レジスタ10
SIO10
R
−
○
−
00H
○ ○ ○ ○ ○
FF10H
16ビット・タイマ・カウンタ00
TM00
R
−
−
○
0000H ○ ○ ○ ○ ○
R/W
−
−
○
0000H ○ ○ ○ ○ ○
R/W
−
−
○
0000H ○ ○ ○ ○ ○
R
−
○
−
00H
○ ○ ○ ○ ○
FF11H
FF12H
16ビット・タイマ・キャプチャ／コンペア・レ CR000
FF13H
ジスタ000
FF14H
16ビット・タイマ・キャプチャ／コンペア・レ CR010
FF15H
ジスタ010
FF16H
8ビット・タイマ・カウンタ50
TM50
FF17H
8ビット・タイマ・コンペア・レジスタ50
CR50
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF18H
8ビット・タイマHコンペア・レジスタ00
CMP00
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF19H
8ビット・タイマHコンペア・レジスタ10
CMP10
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF1AH
8ビット・タイマHコンペア・レジスタ01
CMP01
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF1BH
8ビット・タイマHコンペア・レジスタ11
CMP11
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF1FH
8ビット・タイマ・カウンタ51
TM51
R
−
○
−
00H
○ ○ ○ ○ ○
FF20H
ポート・モード・レジスタ0
PM0
R/W
○
○
−
FFH
○ ○ ○ ○ ○
FF21H
ポート・モード・レジスタ1
PM1
R/W
○
○
−
FFH
○ ○ ○ ○ ○
FF22H
ポート・モード・レジスタ2
PM2
R/W
○
○
−
FFH
○ ○ ○ ○ ○
FF23H
ポート・モード・レジスタ3
PM3
R/W
○
○
−
FFH
○ ○ ○ ○ ○
FF24H
ポート・モード・レジスタ4
PM4
R/W
○
○
−
FFH
− ○ ○ ○ ○
FF25H
ポート・モード・レジスタ5
PM5
R/W
○
○
−
FFH
− − − ○ ○
FF26H
ポート・モード・レジスタ6
PM6
R/W
○
○
−
FFH
○ ○ ○ ○ ○
FF27H
ポート・モード・レジスタ7
PM7
R/W
○
○
−
FFH
− ○ ○ ○ ○
FF28H
A/Dコンバータ・モード・レジスタ
ADM
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF29H
アナログ入力チャネル指定レジスタ
ADS
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF2CH
ポート・モード・レジスタ12
PM12
R/W
○
○
−
FFH
○ ○ ○ ○ ○
FF2EH
ポート・モード・レジスタ14
PM14
R/W
○
○
−
FFH
−
FF2FH
A/Dポート・コンフィギュレーション・レジスタ ADPC
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF30H
プルアップ抵抗オプション・レジスタ0
R/W
○
○
−
00H
○ ○ ○ ○ ○
注
PU0
注
○ ○ ○
48ピン製品のみ内蔵。
R01UH0008JJ0401 Rev.4.01
2010.07.15
131
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−8 特殊機能レジスタ一覧（2/5）
アドレス
特殊機能レジスタ（SFR）名称
略
号
R/W
操作可能ビット範囲
1
8
ビット ビット
16
リセッ K K K K K
B C D E F
ト時
2 2 2 2 2
ビット
FF31H
プルアップ抵抗オプション・レジスタ1
PU1
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF33H
プルアップ抵抗オプション・レジスタ3
PU3
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF34H
プルアップ抵抗オプション・レジスタ4
PU4
R/W
○
○
−
00H
− ○ ○ ○ ○
FF35H
プルアップ抵抗オプション・レジスタ5
PU5
R/W
○
○
−
00H
− − − ○ ○
FF36H
プルアップ抵抗オプション・レジスタ6
PU6
R/W
○
○
−
00H
− − − − ○
FF37H
プルアップ抵抗オプション・レジスタ7
PU7
R/W
○
○
−
00H
− ○ ○ ○ ○
FF3CH プルアップ抵抗オプション・レジスタ12
PU12
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF3EH
プルアップ抵抗オプション・レジスタ14
PU14
R/W
○
○
−
00H
−
注1
○ ○ ○
FF40H
クロック出力選択レジスタ
CKS
R/W
○
○
−
00H
−
注1
○ ○ ○
FF41H
8ビット・タイマ・コンペア・レジスタ51
CR51
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF43H
8ビット・タイマ・モード・コントロール・レジ TMC51
R/W
○
○
−
00H
○ ○ ○ ○ ○
スタ51
FF48H
外部割り込み立ち上がりエッジ許可レジスタ
EGP
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF49H
外部割り込み立ち下がりエッジ許可レジスタ
EGN
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF4AH
シリアルI/Oシフト・レジスタ11
R
−
○
−
00H
− − −
注2
○
FF4CH 送信バッファ・レジスタ11
SOTB11
SIO11
R/W
−
○
−
00H
− − −
注2
○
FF4FH
入力切り替え制御レジスタ
ISC
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF50H
アシンクロナス・シリアル・インタフェース動作 ASIM6
R/W
○
○
−
01H
○ ○ ○ ○ ○
R
−
○
−
00H
○ ○ ○ ○ ○
R
−
○
−
00H
○ ○ ○ ○ ○
モード・レジスタ6
FF53H
アシンクロナス・シリアル・インタフェース受信 ASIS6
エラー・ステータス・レジスタ6
FF55H
アシンクロナス・シリアル・インタフェース送信 ASIF6
ステータス・レジスタ6
FF56H
クロック選択レジスタ6
CKSR6
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF57H
ボー・レート・ジェネレータ・コントロール・レ BRGC6
R/W
−
○
−
FFH
○ ○ ○ ○ ○
R/W
○
○
−
16H
○ ○ ○ ○ ○
R
−
○
○
00H
−
注2 注2 注2
○
00H
−
注2 注2 注2
○
○
00H
−
注2 注2 注2
○
00H
−
注2 注2 注2
○
○
00H
−
注2 注2 注2
○
00H
−
注2 注2 注2
○
00H
−
注2 注2 注2
○
00H
−
注2 注2 注2
○
注2 注2 注2
○
ジスタ6
FF58H
アシンクロナス・シリアル・インタフェース・コ ASICL6
ントロール・レジスタ6
FF60H
剰余データ・レジスタ0
FF61H
FF62H
乗除算データ・レジスタA0
SD
SDR0L
R0
SDR0H
−
○
MD MDA0LL R/W
−
○
FF63H
A0L MDA0LH
−
○
FF64H
MD
−
○
FF65H
A0H MDA0HH
−
○
MD MDB0L R/W
−
○
B0
−
○
FF66H
乗除算データ・レジスタB0
FF67H
MDA0HL R/W
MDB0H
○
FF68H
乗除算器コントロール・レジスタ0
DMUC0
R/W
○
○
−
00H
−
FF69H
8ビット・タイマHモード・レジスタ0
TMHMD0
R/W
○
○
−
00H
○ ○ ○ ○ ○
注1. 48ピン製品のみ内蔵。
2. フラッシュ・メモリが48 Kバイト以上の製品のみ内蔵。
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2010.07.15
132
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−8 特殊機能レジスタ一覧（3/5）
アドレス
特殊機能レジスタ（SFR）名称
略
号
R/W
操作可能ビット範囲
1
8
ビット ビット
16
リセッ K K K K K
B C D E F
ト時
2 2 2 2 2
ビット
FF6AH
タイマ・クロック選択レジスタ50
TCL50
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF6BH
8ビット・タイマ・モード・コントロール・レジ TMC50
R/W
○
○
−
00H
○ ○ ○ ○ ○
TMHMD1
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF6DH 8ビット・タイマHキャリア・コントロール・レ TMCYC1
R/W
○
○
−
00H
○ ○ ○ ○ ○
スタ50
FF6CH 8ビット・タイマHモード・レジスタ1
ジスタ1
FF6EH
キー・リターン・モード・レジスタ
KRM
R/W
○
○
−
00H
− ○ ○ ○ ○
FF6FH
時計用タイマ動作モード・レジスタ
WTM
R/W
○
○
−
00H
− ○ ○ ○ ○
FF70H
アシンクロナス・シリアル・インタフェース動 ASIM0
R/W
○
○
−
01H
○ ○ ○ ○ ○
R/W
−
○
−
1FH
○ ○ ○ ○ ○
作モード・レジスタ0
FF71H
ボー・レート・ジェネレータ・コントロール・ BRGC0
レジスタ0
FF72H
受信バッファ・レジスタ0
RXB0
R
−
○
−
FFH
○ ○ ○ ○ ○
FF73H
アシンクロナス・シリアル・インタフェース受 ASIS0
R
−
○
−
00H
○ ○ ○ ○ ○
W
−
○
−
FFH
○ ○ ○ ○ ○
信エラー・ステータス・レジスタ0
FF74H
送信シフト・レジスタ0
TXS0
FF80H
シリアル動作モード・レジスタ10
CSIM10
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF81H
シリアル・クロック選択レジスタ10
CSIC10
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF84H
送信バッファ・レジスタ10
SOTB10
R/W
−
○
−
00H
○ ○ ○ ○ ○
FF88H
シリアル動作モード・レジスタ11
CSIM11
R/W
○
○
−
00H
− − −
注1
○
FF89H
シリアル・クロック選択レジスタ11
CSIC11
R/W
○
○
−
00H
− − −
注1
○
FF8CH タイマ・クロック選択レジスタ51
TCL51
R/W
○
○
−
00H
○ ○ ○ ○ ○
FF90H
シリアル動作モード指定レジスタ0
CSIMA0
R/W
○
○
−
00H
− − − − ○
FF91H
シリアル・ステータス・レジスタ0
CSIS0
R/W
○
○
−
00H
− − − − ○
FF92H
シリアル・トリガ・レジスタ0
CSIT0
R/W
○
○
−
00H
− − − − ○
FF93H
分周値選択レジスタ0
BRGCA0
R/W
−
○
−
03H
− − − − ○
FF94H
自動データ転送アドレス・ポイント指定レジス ADTP0
R/W
−
○
−
00H
− − − − ○
タ0
FF95H
自動データ転送間隔指定レジスタ0
ADTI0
R/W
−
○
−
00H
− − − − ○
FF96H
シリアルI/Oシフト・レジスタ0
SIOA0
R/W
−
○
−
00H
− − − − ○
FF97H
自動データ転送アドレス・カウント・レジスタ0 ADTC0
R
−
○
−
00H
− − − − ○
FF99H
ウォッチドッグ・タイマ・イネーブル・レジス WDTE
R/W
−
○
−
1AH/
○ ○ ○ ○ ○
9AH
タ
FF9FH
クロック動作モード選択レジスタ
OSCCTL
R/W
○
○
−
注2
00H
80H
注3
○ ○ ○ ○ ○
FFA0H
内蔵発振モード・レジスタ
RCM
R/W
○
○
−
FFA1H
メイン・クロック・モード・レジスタ
MCM
R/W
○
○
−
00H
○ ○ ○ ○ ○
FFA2H
メインOSCコントロール・レジスタ
MOC
R/W
○
○
−
80H
○ ○ ○ ○ ○
FFA3H
発振安定時間カウンタ状態レジスタ
OSTC
R
○
○
−
00H
○ ○ ○ ○ ○
FFA4H
発振安定時間選択レジスタ
OSTS
R/W
−
○
−
05H
○ ○ ○ ○ ○
○ ○ ○ ○ ○
注1. フラッシュ・メモリが48 Kバイト以上の製品のみ内蔵。
2. WDTEのリセット値は，オプション・バイトの設定で決定します。
3. リセット解除直後は00Hですが，高速内蔵発振器の発振精度安定待ち後に，自動的に80Hに切り替わります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
133
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−8 特殊機能レジスタ一覧（4/5）
アドレス
特殊機能レジスタ（SFR）名称
略
号
R/W
操作可能ビット範囲
1
8
ビット ビット
16
リセッ K K K K K
B C D E F
ト時
2 2 2 2 2
ビット
FFA5H
IICシフト・レジスタ0
IIC0
R/W
−
○
−
00H
○ ○ ○ ○ ○
FFA6H
IICコントロール・レジスタ0
IICC0
R/W
○
○
−
00H
○ ○ ○ ○ ○
FFA7H
スレーブ・アドレス・レジスタ0
SVA0
R/W
−
○
−
00H
○ ○ ○ ○ ○
FFA8H
IICクロック選択レジスタ0
IICCL0
R/W
○
○
−
00H
○ ○ ○ ○ ○
FFA9H
IIC機能拡張レジスタ0
IICX0
R/W
○
○
−
00H
○ ○ ○ ○ ○
FFAAH
IIC状態レジスタ0
IICS0
R
○
○
−
00H
○ ○ ○ ○ ○
FFABH
IICフラグ・レジスタ0
IICF0
R/W
○
○
−
00H
○ ○ ○ ○ ○
FFACH リセット・コントロール・フラグ・レジスタ
FFB0H
16ビット・タイマ・カウンタ01
注1
RESF
R
−
○
−
00H
TM01
R
−
−
○
0000H − − −
注2
○
R/W
−
−
○
0000H − − −
注2
○
R/W
−
−
○
0000H − − −
注2
○
R/W
○
○
−
00H
− − −
注2
○
○ ○ ○ ○ ○
FFB1H
FFB2H
16ビット・タイマ・キャプチャ／コンペア・レジ CR001
FFB3H
スタ001
FFB4H
16ビット・タイマ・キャプチャ／コンペア・レジ CR011
FFB5H
スタ011
FFB6H
16ビット・タイマ・モード・コントロール・レジ TMC01
スタ01
FFB7H
プリスケーラ・モード・レジスタ01
PRM01
R/W
○
○
−
00H
− − −
注2
○
FFB8H
キャプチャ／コンペア・コントロール・レジス CRC01
R/W
○
○
−
00H
− − −
注2
○
R/W
○
○
−
00H
− − −
注2
○
R/W
○
○
−
00H
○ ○ ○ ○ ○
PRM00
R/W
○
○
−
00H
○ ○ ○ ○ ○
FFBCH キャプチャ／コンペア・コントロール・レジス CRC00
R/W
○
○
−
00H
○ ○ ○ ○ ○
R/W
○
○
−
00H
○ ○ ○ ○ ○
R/W
○
○
−
タ01
FFB9H
16ビット・タイマ出力コントロール・レジスタ TOC01
01
FFBAH
16ビット・タイマ・モード・コントロール・レ TMC00
ジスタ00
FFBBH
プリスケーラ・モード・レジスタ00
タ00
FFBDH 16ビット・タイマ出力コントロール・レジスタ TOC00
00
FFBEH
低電圧検出レジスタ
LVIM
FFBFH
低電圧検出レベル選択レジスタ
LVIS
R/W
○
○
−
FFE0H
割り込み要求フラグ・レジスタ0L
IF0
IF0L
R/W
○
○
○
FFE1H
割り込み要求フラグ・レジスタ0H
IF0H
R/W
○
○
FFE2H
割り込み要求フラグ・レジスタ1L
IF1L
R/W
○
○
FFE3H
割り込み要求フラグ・レジスタ1H
IF1H
R/W
○
○
FFE4H
割り込みマスク・フラグ・レジスタ0L
MK0 MK0L R/W
○
○
FFE5H
割り込みマスク・フラグ・レジスタ0H
MK0H R/W
○
○
FFE6H
割り込みマスク・フラグ・レジスタ1L
MK1 MK1L R/W
○
○
FFE7H
割り込みマスク・フラグ・レジスタ1H
MK1H R/W
○
○
IF1
○
○
○
00H
00H
注3
注3
○ ○ ○ ○ ○
○ ○ ○ ○ ○
00H
○ ○ ○ ○ ○
00H
○ ○ ○ ○ ○
00H
○ ○ ○ ○ ○
00H
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
注1. RESFのリセット値は，リセット要因により変化します。
2. フラッシュ・メモリが48 Kバイト以上の製品のみ内蔵。
3. LVIM, LVISのリセット値は，リセット要因により変化します。
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134
78 K0/Kx2
第3章
CPU アーキテクチャ
表3−8 特殊機能レジスタ一覧（5/5）
アドレス
特殊機能レジスタ（SFR）名称
略
号
R/W
操作可能ビット範囲
1
8
ビット ビット
FFE8H
優先順位指定フラグ・レジスタ0L
FFE9H
優先順位指定フラグ・レジスタ0H
PR0 PR0L
R/W
○
○
PR0H R/W
○
○
R/W
○
○
PR1H R/W
○
○
IMS
R/W
−
○
BANK
R/W
−
IXS
R/W
R/W
PR1 PR1L
FFEAH 優先順位指定フラグ・レジスタ1L
FFEBH 優先順位指定フラグ・レジスタ1H
FFF0H
メモリ・サイズ切り替えレジスタ
FFF3H
メモリ・バンク選択レジスタ
FFF4H
注3,4
内部拡張RAMサイズ切り替えレジスタ
注3,4
FFFBH プロセッサ・クロック・コントロール・レジス PCC
16
リセッ K K K K K
B C D E F
ト時
2 2 2 2 2
ビット
FFH
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
FFH
○ ○ ○ ○ ○
−
CFH
○ ○ ○ ○ ○
○
−
00H
− −
−
○
−
0CH
注2 注2 注2 注2
○
○
−
01H
○ ○ ○ ○ ○
○
○
注1 注1 注1
○
タ
注1.
フラッシュ・メモリが96 Kバイト以上の製品のみ内蔵。
2.
内部拡張RAMを内蔵している製品のみ設定してください。
3.
IMSとIXSのリセット解除後の初期値は内部メモリ容量にかかわらず，78K0/Kx2マイクロコントローラすべて
の製品において一定（IMS = CFH, IXS = 0CH）となっています。したがって，リセット解除後，製品ごとに
表3−1，表3−2に示す値を必ず設定してください。
4.
オンチップ・デバッグ機能搭載品はIMSとIXSの設定により，ROM容量とRAM容量をデバッグ対象の製品に合
わせ，デバッグすることができます。IMSとIXSの設定は，デバッグ対象の製品に合わせてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
135
78 K0/Kx2
3. 3
第3章
CPU アーキテクチャ
命令アドレスのアドレシング
命令アドレスは，プログラム・カウンタ（PC）とメモリ・バンク選択レジスタ（BANK）の内容によって決定
されます。PCの内容は，通常，命令を１つ実行するごとにフェッチする命令のバイト数に応じて自動的にインク
リメント（1バイトに対して＋1）されます。しかし，分岐を伴う命令を実行する際には，次に示すようなアドレ
シングにより分岐先アドレス情報がPCにセットされて分岐します（各命令についての詳細は78K/0シリーズ
ーザーズ・マニュアル
ユ
命令編（U12326J）を参照してください）。
3. 3. 1 レラティブ・アドレシング
【機
能】
次に続く命令の先頭アドレスに命令コードの8ビット・イミーディエト・データ（ディスプレースメント
値：jdisp8）を加算した値が，プログラム・カウンタ（PC）に転送されて分岐します。ディスプレースメ
ント値は，符号付きの2の補数データ（−128∼＋127）として扱われ，ビット7が符号ビットとなります。
つまり，レラティブ・アドレシングでは，次に続く命令の先頭アドレスから相対的に−128∼＋127の範囲
に分岐するということです。
BR $addr16命令および条件付き分岐命令を実行する際に行われます。
【図
解】
15
0
…
PC
PCはBR命令の次の命令の
先頭アドレス
＋
15
8 7 6
S
⎧
⎪
⎪
⎪
⎪
⎪
⎪
⎨
⎪
⎪
⎪
⎪
⎪
⎪
⎩
α
0
jdisp8
15
0
PC
S = 0のとき，αは全ビット０
S = 1のとき，αは全ビット１
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2010.07.15
136
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 3. 2 イミーディエト・アドレシング
【機
能】
命令語中のイミーディエト・データがプログラム・カウンタ（PC）に転送され，分岐します。
CALL !addr16, BR !addr16, CALLF !addr11命令を実行する際に行われます。
CALL !addr16, BR !addr16命令は，全プログラム・メモリ空間に分岐できます。ただし，メモリ・バンク
選択レジスタ（BANK）で設定していないメモリ・バンクに分岐する場合は，BANKでメモリ・バンクの設
定を切り替えてから分岐してください。
CALLF !addr11命令は，0800H-0FFFHの領域に分岐します。
【図
解】
CALL !addr16, BR !addr16命令の場合
7
0
CALL or BR
Low Addr.
High Addr.
15
0
8 7
PC
CALLF !addr11命令の場合
7
6
4 3
0
fa10-8
CALLF
fa7-0
15
PC
R01UH0008JJ0401 Rev.4.01
2010.07.15
11 10
8 7
0
0 0 0 0 1
137
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 3. 3 テーブル・インダイレクト・アドレシング
【機
能】
命令コードのビット1からビット5のイミーディエト・データによりアドレスされる特定ロケーションの
テーブルの内容（分岐先アドレス）がプログラム・カウンタ（PC）に転送され，分岐します。
CALLT［addr5］命令を実行する際にテーブル・インダイレクト・アドレシングが行われます。この命令
では0040H-007FHのメモリ・テーブルに格納されたアドレスを参照し，全プログラム・メモリ空間に分岐
できます。ただし，メモリ・バンク選択レジスタ（BANK）で設定していないメモリ・バンクに分岐する場
合は，BANKでメモリ・バンクの設定を切り替えてから分岐してください。
【図
解】
15
addr5
命令コード
0
6
0
0
0
7
6
5
1
1
0
0
0
0
1
0
ta4-0
0
7
0
0
0
0
1
ta4-0
1
0
0
1
15
実効アドレス
0
5
0
0
メモリ（テーブル）
8
7
6
0
0
1
5
1
0
0
…
実効アドレスと
addr5は同値
0
Low Addr.
High Addr.
実効アドレス＋1
15
0
8 7
PC
3. 3. 4 レジスタ・アドレシング
【機
能】
命令語によって指定されるレジスタ・ペア（AX）の内容がプログラム・カウンタ（PC）に転送され，分
岐します。
BR AX命令を実行する際に行われます。
【図
解】
7
A
rp
15
0
0 7
X
8 7
0
PC
R01UH0008JJ0401 Rev.4.01
2010.07.15
138
78 K0/Kx2
3. 4
第3章
CPU アーキテクチャ
オペランド・アドレスのアドレシング
命令を実行する際に操作対象となるレジスタやメモリなどを指定する方法（アドレシング）として次に示すい
くつかの方法があります。
3. 4. 1 インプライド・アドレシング
【機
能】
汎用レジスタの領域にあるアキュームレータ（A, AX）として機能するレジスタを自動的（暗黙的）にア
ドレスするアドレシングです。
78K0/Kx2マイクロコントローラの命令語中でインプライド・アドレシングを使用する命令は次のとおり
です。
命
令
インプライド・アドレシングで指定されるレジスタ
MULU
被乗数としてAレジスタ，積が格納されるレジスタとしてAXレジスタ
DIVUW
被除数および商を格納するレジスタとしてAXレジスタ
ADJBA/ADJBS
10進補正の対象となる数値を格納するレジスタとしてAレジスタ
ROR4/ROL4
ディジット・ローテートの対象となるディジット・データを格納するレジスタとしてAレジスタ
【オペランド形式】
命令によって自動的に決定するため，特定のオペランド形式を持ちません。
【記
述
例】
MULU Xの場合
8ビット×8ビットの乗算命令において，AレジスタとXレジスタの積をAXに格納する。ここで，A, AXレ
ジスタがインプライド・アドレシングで指定されている。
R01UH0008JJ0401 Rev.4.01
2010.07.15
139
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 2 レジスタ・アドレシング
【機
能】
オペランドとして汎用レジスタをアクセスするアドレシングです。アクセスされる汎用レジスタは，レ
ジスタ・バンク選択フラグ（RBS0, RBS1）および，命令コード中のレジスタ指定コードにより指定されま
す。
レジスタ・アドレシングは，次に示すオペランド形式を持つ命令を実行する際に行われ，8ビット・レジ
スタを指定する場合は命令コード中の3ビットにより8本中の1本を指定します。
【オペランド形式】
表現形式
記
述
方
r
X, A, C, B, E, D, L, H
rp
AX, BC, DE, HL
法
r, rpは，機能名称（X, A, C, B, E, D, L, H, AX, BC, DE, HL）のほかに絶対名称（R0-R7, RP0-RP3）で記
述できます。
【記
述
例】
MOV A, C；rにＣレジスタを選択する場合
命令コード
0
1
1
0
0
0
1
0
レジスタ指定コード
INCW DE；rpにDEレジスタ・ペアを選択する場合
命令コード
1
0
0
0
0
1
0
0
レジスタ指定コード
R01UH0008JJ0401 Rev.4.01
2010.07.15
140
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 3 ダイレクト・アドレシング
【機
能】
命令語中のイミーディエト・データが示すメモリを直接アドレスするアドレシングです。
すべてのメモリ空間に対してアドレシングできます。ただし，メモリ・バンク選択レジスタ（BANK）で
設定していないメモリ・バンクにアドレシングする場合は，BANKでメモリ・バンクの設定を切り替えてか
ら，アドレシングしてください。
【オペランド形式】
表現形式
addr16
【記
述
記
述
方
法
レーベルまたは16ビット・イミーディエト・データ
例】
MOV A, !0FE00H；!addr16をFE00Hとする場合
命令コード
【図
1
0
0
0
1
1
1
0
OPコード
0
0
0
0
0
0
0
0
00H
1
1
1
1
1
1
1
0
FEH
解】
7
0
OP code
⎧
⎪
⎨
⎪
⎩
addr16（下位）
addr16（上位）
メモリ
R01UH0008JJ0401 Rev.4.01
2010.07.15
141
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 4 ショート・ダイレクト・アドレシング
【機
能】
命令語中の8ビット・データで，固定空間の操作対象メモリを直接アドレスするアドレシングです。
このアドレシングが適用される固定空間とは，FE20H-FF1FHの256バイト空間で，FE20H-FEFFHには
内部RAMが，FF00H-FF1FHには特殊機能レジスタ（SFR）がマッピングされています。
ショート・ダイレクト・アドレシングが適用されるSFR領域（FF00H-FF1FH）は，全SFR領域の一部分
です。この領域には，プログラム上で頻繁にアクセスされるポートや，タイマ／イベント・カウンタのコ
ンペア・レジスタ，キャプチャ・レジスタがマッピングされており，短いバイト数，短いクロック数でこ
れらのSFRを操作できます。
実効アドレスのビット8は，8ビット・イミーディエト・データが20H-FFHの場合は0になり，00H-1FH
の場合は1になります。【図解】を参照してください。
【オペランド形式】
表現形式
記
述
方
法
saddr
レーベルまたはFE20H-FF1FHを示すイミーディエト・データ
saddrp
レーベルまたはFE20H-FF1FHを示すイミーディエト・データ（偶数アドレス
のみ）
【記
述
例】
；FE30HをLB1で定義
MOV LB1, A
；LB1はsaddr領域のFE30Hを示し，そこにAレジスタの値を転送する場合
⋮
LB1 EQU 0FE30H
命令コード
【図
1
1
1
1
0
0
1
0
OPコード
0
0
1
1
0
0
0
0
30H（saddr-offset）
解】
7
0
OP code
saddr-offset
⎧
⎪
⎪
⎪
⎪
⎪
⎪
⎨
⎪
⎪
⎪
⎪
⎪
⎪
⎩
15
実効アドレス
1
8 7
1
1
1
1
1
1
ショート・ダイレクト・メモリ
0
α
８ビット・イミーディエト・データが20H-FFHのとき，α= 0
８ビット・イミーディエト・データが00H-1FHのとき，α= 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
142
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 5 特殊機能レジスタ（SFR）アドレシング
【機
能】
命令語中の8ビット・イミーディエト・データでメモリ・マッピングされている特殊機能レジスタ（SFR）
をアドレスするアドレシングです。
このアドレシングが適用されるのはFF00H-FFCFH, FFE0H-FFFFHの240バイト空間です。ただし，
FF00H-FF1FHにマッピングされているSFRは，ショート・ダイレクト・アドレシングでもアクセスできま
す。
【オペランド形式】
表現形式
【記
記
述
方
法
sfr
特殊機能レジスタ名
sfrp
16ビット操作可能な特殊機能レジスタ名（偶数アドレスのみ）
述
例】
MOV PM0, A；sfrにPM0（FF20H）を選択する場合
命令コード
【図
1
1
1
1
0
1
1
0
OPコード
0
0
1
0
0
0
0
0
20H（sfr-offset）
解】
7
0
OP code
sfr-offset
SFR
15
実効アドレス
1
8
1
1
R01UH0008JJ0401 Rev.4.01
2010.07.15
1
1
1
1
7
0
1
143
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 6 レジスタ・インダイレクト・アドレシング
【機
能】
オペランドとして指定されるレジスタ・ペアの内容でメモリをアドレスするアドレシングです。アクセ
スされるレジスタ・ペアは，レジスタ・バンク選択フラグ（RBS0, RBS1）および，命令コード中のレジス
タ・ペア指定コードにより指定されます。
すべてのメモリ空間に対してアドレシングできます。ただし，メモリ・バンク選択レジスタ（BANK）で
設定していないメモリ・バンクにアドレシングする場合は，BANKでメモリ・バンクの設定を切り替えてか
ら，アドレシングしてください。
【オペランド形式】
表現形式
−
【記
述
記
述
方
法
［DE］, ［HL］
例】
MOV A, ［DE］；レジスタ・ペアに［DE］を選択する場合
命令コード
【図
1
0
0
0
0
1
0
1
解】
16
DE
0
8 7
D
E
レジスタ・ペアDEで指定
されたメモリ・アドレス
7
メモリ
0
アドレスされたメモリ
の内容が転送される
7
0
A
R01UH0008JJ0401 Rev.4.01
2010.07.15
144
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 7 ベースト・アドレシング
【機
能】
HLレジスタ・ペアをベース・レジスタとし，この内容に8ビットのイミーディエト・データを加算した
結果でメモリをアドレスするアドレシングです。アクセスされるHLレジスタ・ペアは，レジスタ・バンク
選択フラグ（RBS0, RBS1）で指定されるレジスタ・バンク中のものです。加算は，オフセット・データを
正の数として16ビットに拡張して行います。16ビット目からの桁上がりは無視します。
すべてのメモリ空間に対してアドレシングできます。ただし，メモリ・バンク選択レジスタ（BANK）で
設定していないメモリ・バンクにアドレシングする場合は，BANKでメモリ・バンクの設定を切り替えてか
ら，アドレシングしてください。
【オペランド形式】
表現形式
−
【記
述
記
述
方
法
［HL＋byte］
例】
MOV A, ［HL＋10H］；byteを10Hとする場合
命令コード
【図
1
0
1
0
1
1
1
0
0
0
0
1
0
0
0
0
解】
16
HL
8 7
H
0
L
＋10H
7
メモリ
0
アドレスされたメモリ
の内容が転送される
7
0
A
R01UH0008JJ0401 Rev.4.01
2010.07.15
145
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 8 ベースト・インデクスト・アドレシング
【機
能】
HLレジスタ・ペアをベース・レジスタとし，この内容に命令語中で指定されるBレジスタまたはCレジス
タの内容を加算した結果でメモリをアドレスするアドレシングです。アクセスされるHL, B, Cレジスタは，
レジスタ・バンク選択フラグ（RBS0, RBS1）で指定されるレジスタ・バンク中のレジスタです。加算は，
BレジスタまたはCレジスタの内容を正の数として16ビットに拡張して行います。16ビット目からの桁上が
りは無視します。
すべてのメモリ空間に対してアドレシングできます。ただし，メモリ・バンク選択レジスタ（BANK）で
設定していないメモリ・バンクにアドレシングする場合は，BANKでメモリ・バンクの設定を切り替えてか
ら，アドレシングしてください。
【オペランド形式】
表現形式
記
−
【記
述
述
方
法
0
1
0
［HL＋B］, ［HL＋C］
例】
MOV A, ［HL＋B］；Bレジスタを選択する場合
命令コード
【図
1
0
1
1
1
解】
16
HL
0
8 7
H
L
+
7
B
7
メモリ
⎧
⎪
⎨
0
⎪
⎩
0
アドレスされたメモリの
内容が転送される
7
0
A
R01UH0008JJ0401 Rev.4.01
2010.07.15
146
78 K0/Kx2
第3章
CPU アーキテクチャ
3. 4. 9 スタック・アドレシング
【機
能】
スタック・ポインタ（SP）の内容により，スタック領域を間接的にアドレスするアドレシングです。
PUSH, POP，サブルーチン・コール，リターン命令の実行時および割り込み要求発生によるレジスタの
退避／復帰時に自動的に用いられます。
スタック・アドレシングは，内部高速RAM領域のみアクセスできます。
【記
述
例】
PUSH DE；DEレジスタをセーブする場合
命令コード
【図
1
0
1
1
0
1
0
1
解】
7
SP
SP
R01UH0008JJ0401 Rev.4.01
2010.07.15
FEE0H
FEDEH
メモリ
0
ＦＥＥ０Ｈ
ＦＥＤＦＨ
D
ＦＥＤＥＨ
E
147
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
第4章 メモリ・バンク切り替え機能
（フラッシュ・メモリが96 Kバイト以上の製品のみ）
4. 1
メモリ・バンク
78K0/KD2, 78K0/KE2, 78K0/KF2のμ PD78F05x6, 78F05x6A, 78F05x7, 78F05x7A, 78F05x7D, 78F05x7DAは
8000H-BFFFHのメモリ空間をメモリ・バンクとして切り替えることで，96Kバイト，128KバイトのROM容量を
実現しています。
μ PD78F05x6, 78F05x6Aではメモリ・バンク0-3，μ PD78F05x7, 78F05x7A, 78F05x7D, 78F05x7DAではメモ
リ・バンク0-5が次のように配置されています。
メモリ・バンクの切り替えは，メモリ・バンク選択レジスタ（BANK）で行います。
図4−1 内部ROM（フラッシュ・メモリ）配置
（a）μ PD78F05x6, 78F05x6A（フラッシュ・メモリが96 Kバイトの製品）
（メモリ・バンク3）
（メモリ・バンク2）
（メモリ・バンク1）
ＢＦＦＦＨ
バンク・
エリア
８０００Ｈ
７ＦＦＦＨ
コモン・
エリア
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）
フラッシュ・メモリ
32768×8ビット
００００Ｈ
（b）μ PD78F05x7, 78F05x7A, 78F05x7D, 78F05x7DA（フラッシュ・メモリが128 Kバイトの製品）
（メモリ・バンク5）
（メモリ・バンク4）
（メモリ・バンク3）
（メモリ・バンク2）
（メモリ・バンク1）
ＢＦＦＦＨ
バンク・
エリア
８０００Ｈ
７ＦＦＦＨ
コモン・
エリア
フラッシュ・メモリ
16384×8ビット
（メモリ・バンク0）
フラッシュ・メモリ
32768×8ビット
００００Ｈ
備考
x = 2-4
R01UH0008JJ0401 Rev.4.01
2010.07.15
148
78 K0/Kx2
第4章
4. 2
メモリ・バンク切り替え機能
メモリ空間表現の違い
78K0/Kx2マイクロコントローラのメモリ・バンク対応製品では，アドレスの見え方として，次の2種類があり
ます。
・メモリ・バンク番号＋CPUアドレス
・フラッシュ実アドレス（HEX FORMAT [BANK] ）
図4−2 アドレスの見え方
（b）フラッシュ実アドレス（HEX FORMAT [BANK] ）
１ＦＦＦＦＨ
メモリ・バンク５
１Ｃ０００Ｈ
（16 Kバイト）
１ＢＦＦＦＨ
メモリ・バンク４
（16 Kバイト）
１８０００Ｈ
１７ＦＦＦＨ
メモリ・バンク３
（16 Kバイト）
１４０００Ｈ
１３ＦＦＦＨ
メモリ・バンク２
（16 Kバイト）
１００００Ｈ
０ＦＦＦＦＨ
メモリ・バンク１
（16 Kバイト）
０Ｃ０００Ｈ
０ＢＦＦＦＨ
メモリ・バンク0
（16 Kバイト）
０８０００Ｈ
０７ＦＦＦＨ
（a）メモリ・バンク番号＋CPUアドレス
メモリ・バンク5
メモリ・バンク4
メモリ・バンク3
メモリ・バンク2
メモリ・バンク1
ＢＦＦＦＨ
バンク・
エリア
メモリ・バンク0
（16 Kバイト）
８０００Ｈ
７ＦＦＦＨ
コモン・
エリア
コモン
（32 Kバイト）
コモン
（32 Kバイト）
００００Ｈ
０００００Ｈ
メモリ・バンク番号＋CPUアドレスは，アドレス空間に空きがある表現となっているのに対し，フラッシュ実
アドレスは，アドレス空間の空きを詰めた表現となっています。
ユーザ・プログラム上でのアドレシングでは，メモリ・バンク番号＋CPUアドレスを使用します。オンボード・
プログラミングおよびセルフ・プログラミング・サンプル・ライブラリを使用しないセルフ・プログラミング
注1
では，フラッシュ実アドレスを使用します。
アセンブラ（RA78K0）から初期設定で出力されるHEXファイルは，フラッシュ実アドレスとなりますので，ご
注2
注意ください。その他シミュレータ，デバッガ などのツール類におけるアドレス表現は，表4−1を参照してく
ださい。
注1. セルフ・プログラミング・サンプル・ライブラリを使用してセルフ・プログラミングを行う場合，アドレ
スは自動的に変換されるため，メモリ・バンク番号＋CPUアドレスを使用できます。
2. SM+ for 78K0, SM+ for 78K0/Kx2, ID78K0-QB
R01UH0008JJ0401 Rev.4.01
2010.07.15
149
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
表4−1 メモリ・バンクのアドレス表現
CPUアドレス
メモリ・バンク番号
フラッシュ実アドレス
シミュレータ，デバッガ
注1
でのアドレス表現
注2
08000H-0BFFFH
08000H-0BFFFH
メモリ・バンク1
0C000H-0FFFFH
18000H-1BFFFH
メモリ・バンク2
10000H-13FFFH
28000H-2BFFFH
メモリ・バンク3
14000H-17FFFH
38000H-3BFFFH
メモリ・バンク4
18000H-1BFFFH
48000H-4BFFFH
メモリ・バンク5
1C000H-1FFFFH
58000H-5BFFFH
08000H-0BFFFH
メモリ・バンク0
注1.
2.
SM+ for 78K0, SM+ for 78K0/Kx2, ID78K0-QB
使用するメモリ・バンクは，メモリ・バンク選択レジスタ（BANK）で設定してください（図4−3を参照）。
詳細については，RA78K0
Ver.3.80
および78K0マイクロコントローラ
ユーザーズ・マニュアル
ユーザーズ・マニュアル
アセンブラ・パッケージ
操作編 （U17199J），
セルフ・プログラミング・ライブラリ
Type01
（U18274J）を参照してください。
4. 3
メモリ・バンク選択レジスタ（BANK）
メモリ・バンク選択レジスタ（BANK）で，使用するメモリ・バンクを設定します。
BANKは，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図4−3 メモリ・バンク選択レジスタ（BANK）のフォーマット
アドレス：FFF3H リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
BANK
0
0
0
0
0
BANK2
BANK1
BANK0
BANK2
BANK1
BANK0
バンクの設定
μ PD78F05x6, 78F05x6A
μ PD78F05x7, 78F05x7A,
78F05x7D, 78F05x7DA
0
0
0
コモン・エリア（32 KB）＋メモリ・バンク0（16 KB）
0
0
1
コモン・エリア（32 KB）＋メモリ・バンク1（16 KB）
0
1
0
コモン・エリア（32 KB）＋メモリ・バンク2（16 KB）
0
1
1
コモン・エリア（32 KB）＋メモリ・バンク3（16 KB）
1
0
0
設定禁止
コモン・エリア（32 KB）＋
メモリ・バンク4（16 KB）
1
0
1
コモン・エリア（32 KB）＋
メモリ・バンク5（16 KB）
上記以外
注意
設定禁止
BANKレジスタの書き換えは，必ずコモン・エリア（0000H-7FFFH）内で行ってください。
バンク・エリア（8000H-BFFFH）内でBANKレジスタを切り替えると，CPUが暴走してし
まうため，バンク・エリア内でのBANKレジスタの書き換えは，絶対に行わないでください。
備考
x = 2-4
R01UH0008JJ0401 Rev.4.01
2010.07.15
150
78 K0/Kx2
4. 4
第4章
メモリ・バンク切り替え機能
メモリ・バンク切り替え使用方法
メモリ・バンク選択レジスタ（BANK）で設定したメモリ・バンクは，バンク・エリアに反映され，アドレス可
能になります。そのため，現在設定しているメモリ・バンクとは異なるメモリ・バンクにアクセスする場合は，
BANKレジスタで設定する必要があります。
バンク・エリア（8000H-BFFFH）内でBANKレジスタを書き換える命令を実行することはできないため，メモ
リ・バンクを切り替える場合は，コモン･エリア（0000H-7FFFH）に命令を分岐し，そこでBANKレジスタを書き
換えてください。
注意1.
2.
異なるメモリ・バンク間で命令フェッチはできません。
異なるメモリ・バンク間での分岐，アクセスは直接実行できません。異なるメモリ・バンク間で分岐，
アクセスをする場合は，コモン・エリアを経由してください。
3.
割り込み処理はコモン・エリアに配置してください。
4.
7FFFHから8000Hにまたがる命令は，メモリ・バンク0のみ実行可能です。
4. 4. 1 メモリ・バンク間の値の参照
メモリ・バンクから，他のメモリ・バンクへ直接，値を参照することはできません。
メモリ・バンクから他のメモリ・バンクにアクセスするときは，一度コモン・エリア（0000H-7FFFH）に分
岐し，コモン・エリアにてBANKレジスタを書き換えたあとに，値の参照を行ってください。
メモリ・バンクn
バンク・
エリア
メモリ・バンクm
値の参照
コモン・
エリア
メモリ・バンクn
バンク・
エリア
メモリ・バンクm
値の参照
コモン・
エリア
R01UH0008JJ0401 Rev.4.01
2010.07.15
151
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
・ソフトウエア例（Aレジスタに参照する値を格納する場合）
RAMD
DSEG
R_BNKA: DS
R_BNKN: DS
R_BNKRN: DS
SADDR
2
1
1
;参照先のアドレス指定用RAMを確保
;参照先のメモリ・バンク番号指定用RAMを確保
;参照元のメモリ・バンク番号退避用RAMを確保
―――――――――――――――――――――――――――――――――――――――――――――――――
ETRC
CSEG
UNIT
ENTRY:
MOV
MOVW
CALL
R_BNKN,#BANKNUM DATA1
;参照先のメモリ・バンク番号を格納
R_BNKA,#DATA1
;参照先のアドレスを格納
!BNKRD
;メモリ・バンク間参照用サブルーチンをコール
:
:
―――――――――――――――――――――――――――――――――――――――――――――――――
BNKC
CSEG
AT
7000H
PUSH
MOV
XCH
MOV
XCHW
MOVW
XCHW
MOV
XCH
MOV
MOV
POP
HL
A,R_BNKN
A,BANK
R_BNKRN,A
AX,HL
AX,R_BNKA
HL,AX
A,[HL]
A,R_BNKRN
BANK,A
A,R_BNKRN
HL
BNKRD:
RET
;メモリ・バンク間参照用サブルーチン
;HLレジスタの内容を退避
;参照先のメモリ・バンク番号を取得
;参照元と参照先のメモリ・バンク番号を交換
;参照元のメモリ・バンク番号を退避
;Xレジスタを退避
;参照先のアドレスを取得
;参照先のアドレスを指定
;目的の値をリード
;参照元のメモリ・バンク番号を取得
;参照元のメモリ・バンク番号を指定
;目的の値をAレジスタにライト
;HLレジスタの内容を復帰
;復帰
―――――――――――――――――――――――――――――――――――――――――――――――――
DATA
DATA1:
CSEG
DB
BANK3
0AAH
END
R01UH0008JJ0401 Rev.4.01
2010.07.15
152
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
4. 4. 2 メモリ・バンク間の命令分岐
メモリ・バンクから他のメモリ・バンクへ，直接に命令分岐はできません。
メモリ・バンクから他のメモリ・バンクへ命令分岐をするときは，一度コモン・エリア（0000H-7FFFH）に
分岐し，コモン・エリアでBANKレジスタを書き換えたあと，再度，分岐命令を行ってください。
メモリ・バンクn
バンク・
エリア
メモリ・バンクm
命令分岐
コモン・
エリア
メモリ・バンクn
バンク・
エリア
メモリ・バンクm
命令分岐
コモン・
エリア
R01UH0008JJ0401 Rev.4.01
2010.07.15
153
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
・ソフトウエア例1（すべてのエリアから分岐する場合）
RAMD
R_BNKA:
R_BNKN:
RSAVEAX:
DSEG
DS
DS
DS
SADDR
2
1
2
ETRC
ENTRY:
CSEG
UNIT
;分岐先のメモリ・バンク指定用RAMを確保
;分岐先のメモリ・バンク番号指定用RAMを確保
;AXレジスタ退避用RAMを確保
MOV
MOVW
BR
R_BNKN,#BANKNUM TEST
;分岐先のメモリ・バンク番号をRAMに格納
R_BNKA,#TEST
;分岐先のアドレスをRAMに格納
!BNKBR
;メモリ・バンク間分岐処理に分岐
:
:
――――――――――――――――――――――――――――――――――――――――――――――――――
BNKC
BNKBR:
CSEG
AT
7000H
MOVW
MOV
MOV
MOVW
PUSH
MOVW
RET
RSAVEAX,AX
A,R_BNKN
BANK,A
AX,R_BNKA
AX
RSAVEAX, AX
;AXレジスタを退避
;分岐先のメモリ・バンク番号を取得
;分岐先のメモリ・バンク番号を指定
;分岐先のアドレス指定
;分岐先のアドレスをスタックにセット
;AXレジスタを復帰
;分岐
――――――――――――――――――――――――――――――――――――――――――――――――――
BN3
TEST:
CSEG
BANK3
MOV ･･･
:
:
END
・ソフトウエア例2 （コモン・エリアから任意のバンク・エリアに分岐する場合）
ETRC
ENTRY:
CSEG
AT
2000H
MOV
BR
R_BNKN,#BANKNUM TEST
!TEST
;分岐先のメモリ・バンク番号をRAMに格納
;分岐先のアドレスをRAMに格納
――――――――――――――――――――――――――――――――――――――――――――――――――
BN3
TEST:
CSEG
BANK3
MOV ･･･
:
:
END
R01UH0008JJ0401 Rev.4.01
2010.07.15
154
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
4. 4. 3 メモリ・バンク間のサブルーチン・コール
メモリ・バンク間で直接サブルーチン・コールをすることはできません。
メモリ・バンク間でサブルーチン・コールをする場合は，一度コモン・エリア（0000H-7FFFH）に分岐し，
そこでコール先のメモリ・バンクをBANKレジスタで指定し，CALL命令を実行し，その中でコール先に分岐し
てください。
このとき，変更前のBANKレジスタの値はRAMなどに退避させ，RET命令を実行する前に，BANKレジスタの
値を戻してください。
メモリ・バンクn
バンク・
エリア
メモリ・バンクm
CALL命令
コモン・
エリア
メモリ・バンクn
バンク・
エリア
コモン・
エリア
メモリ・バンクm
BR命令
CALL
命令
CALL
命令
RET命令
RET命令
BANKの切り替えと
コール元のメモリ・
バンク番号退避
R01UH0008JJ0401 Rev.4.01
2010.07.15
155
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
・ソフトウエア例
RAMD
DSEG
SADDR
R_BNKA: DS
2
;コール先のアドレス指定用RAMを確保
R_BNKN: DS
1
;コール先のメモリ・バンク番号指定用RAMを確保
R_BNKRN: DS
1
;コール元のメモリ・バンク番号退避用RAMを確保
RSAVEAX: DS
2
;AXレジスタ退避用RAMを確保
――――――――――――――――――――――――――――――――――――――――――――――――――
ETRC
CSEG
UNIT
ENTRY:
MOV
R_BNKN,#BANKNUM TEST
;コール先のメモリ・バンク番号をRAMに格納
MOVW
R_BNKA,#TEST
;コール先のアドレスをRAMに格納
CALL
!BNKCAL
;メモリ・バンク間コール処理ルーチンに分岐
:
:
――――――――――――――――――――――――――――――――――――――――――――――――――
BNKC
CSEG
AT
7000H
BNKCAL:
;メモリ・バンク間コール処理ルーチン
MOVW
RSAVEAX,AX
; AXレジスタを退避
MOV
A,R_BNKN
;コール先のメモリ・バンク番号を取得
XCH
A,BANK
;バンク変更とコール元のメモリ・バンク番号を取得
MOV
R_BNKRN,A
;コール元のメモリ・バンク番号をRAMに退避
CALL
!BNKCALS
;コール先に分岐するためのサブコール
MOVW
XCH
MOV
MOVW
RET
RSAVEAX,AX
A,R_BNKRN
BANK,A
AX, RSAVEAX
;AXレジスタを退避
;コール元のメモリ・バンク番号を取得
;コール元のメモリ・バンク番号を指定
;AXレジスタを復帰
;コール元にリターン
MOVW
PUSH
MOVW
RET
AX,R_BNKA
AX
AX,RSAVEAX
;コール先のアドレス指定
;コール先のアドレスをスタックにセット
;元のAXレジスタを復帰
;コール先に分岐
BNKCALS:
――――――――――――――――――――――――――――――――――――――――――――――――――
BN3
TEST:
CSEG
BANK3
MOV ･･･
:
:
RET
END
備考
上記のソフトウエア例は，多重の処理には対応していません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
156
78 K0/Kx2
第4章
メモリ・バンク切り替え機能
4. 4. 4 割り込みによるバンク・エリアへの命令分岐
割り込み発生時のベクタ・テーブルによるバンク・エリアへの命令分岐は，割り込み発生時にBANKレジスタ
で指定されているメモリ・バンクへ分岐することはできますが，割り込み発生時のBANKレジスタを特定するこ
とは困難です。
したがって，ベクタ・テーブルで指定する分岐先アドレスをコモン・エリア（0000H-7FFFH）に指定し，コ
モン・エリアで分岐先のメモリ・バンクをBANKレジスタで指定し，CALL命令を実行してください。このとき，
変更前のBANKレジスタの値はRAMに退避し，RETI命令実行前に，BANKレジスタの値を戻してください。
備考
すばやい応答を必要とする割り込み処理は，割り込み処理自体をコモン・エリアに配置してください。
メモリ・バンクn
バンク・
エリア
メモリ・バンクm
命令分岐
コモン・
エリア
ベクタ・テーブル
元のメモリ・バンク番号退避。
処理先のアドレス，メモリ・
バンクを指定し，コール命令
を実行
・ソフトウエア例（16ビット・タイマ／イベント・カウンタ00の割り込み要求発生を使用する場合）
VCTBL
CSEG
DW
RAMD
DSEG
R_BNKRN: DS
AT
0020H
BNKITM000
;タイマ割り込み先のアドレスを指定
SADDR
1
;割り込み前のメモリ・バンク番号退避用RAMを確保
―――――――――――――――――――――――――――――――――――――――――――――――――――
BNKC
CSEG
AT
BNKITM000:
PUSH
AX
7000H
;メモリ・バンク間割り込み処理ルーチン
;AXレジスタの内容を退避
MOV
MOV
MOV
CALL
MOV
MOV
A,BANK
R_BNKRN,A
BANK,#BANKNUM TEST
!TEST
A,R_BNKRN
BANK,A
;割り込み前のメモリ・バンク番号をRAMに退避
;割り込みルーチンのメモリ・バンク番号を指定
;割り込みルーチンをコール
;割り込み前のメモリ・バンク番号を復帰
POP
AX
;AXレジスタの内容を復帰
RETI
―――――――――――――――――――――――――――――――――――――――――――――――――――
BN3
TEST:
CSEG
BANK3
;割り込み処理ルーチン
MOV ･･･
:
:
RET
END
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2010.07.15
157
78 K0/Kx2
備考
第4章
メモリ・バンク切り替え機能
効率良くバンク切り替え機能を利用するために，次の点を留意してください。
・頻繁に使用するルーチンは，コモン・エリアに配置してください。
・参照予定の値をRAMに展開すると，すべての領域から参照可能となります。
・メモリ・バンクに配置したルーチンの参照先や分岐先は，同じメモリ・バンクに配置すると，コード・サ
イズと処理が効率的になります。
・すばやい応答が要求される割り込み処理は，コモン・エリアに配置してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
158
78 K0/Kx2
第5章
ポート機能
第5章 ポート機能
5. 1
ポートの機能
ポート端子の入出力バッファ電源は，製品によって異なります。それぞれの電源と端子の関係を次に示します。
表5−1 各端子の入出力バッファ電源（AVREF, VDD）
・78K0/KB2: 30ピン・プラスチックSSOP（7.62 mm (300)）
・78K0/KC2: 38ピン・プラスチックSSOP（7.62 mm (300)）, 44ピン・プラスチックLQFP（10x10）,
48ピン・プラスチックLQFP（ファインピッチ）（7x7）
・78K0/KD2: 52ピン・プラスチックLQFP（10x10）
電源
対応する端子
AVREF
P20-P27
VDD
P20-P27以外の端子
表5−2 各端子の入出力バッファ電源（AVREF, EVDD, VDD）
・78K0/KB2: 36ピン・プラスチックFLGA（4x4）
・78K0/KE2: 64ピン・プラスチックLQFP（ファインピッチ）（10x10）, 64ピン・プラスチックLQFP（14x14）
64ピン・プラスチックLQFP（12x12）, 64ピン・プラスチックTQFP（7x7）,
64ピン・プラスチックFLGA（5x5）, 64ピン・プラスチックFBGA（4x4）
・78K0/KF2: 80ピン・プラスチックLQFP（14x14）, 80ピン・プラスチックLQFP（ファインピッチ）（12x12）
電源
対応する端子
AVREF
P20-P27
EVDD
P20-P27, P121-P124以外のポート端子
VDD
・P121-P124
・ポート以外の端子
78K0/Kx2マイクロコントローラは，デジタル入出力ポートを備えており，多様な制御を行うことができます。
各ポートの機能は表5−3のとおりです。
また，デジタル入出力ポートとしての機能以外に，各種兼用機能を備えています。兼用機能については，第2章
端子機能を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
159
78 K0/Kx2
第5章
ポート機能
表5−3 ポートの機能（1/3）
K K K K K 機能名称
入出力
機
能
リセット時
兼用機能
B C D E F
2 2 2 2 2
○ ○ ○ ○ ○ P00
入出力
○ ○ ○ ○ ○ P01
ポート0。
入力ポート
TI000
入出力ポート。
TI010/TO00
SO11
− −
注1 注2
○ P02
1ビット単位で入力／出力の指定可能。
− −
注1 注2
○ P03
ソフトウエアの設定により，内蔵プルアップ抵抗を使
SI11
用可能。
SCK11
− − −
注2
○ P04
− − −
注2
○ P05
TI001/SSI11
− − −
注2
○ P06
TI011/TO01
○ ○ ○ ○ ○ P10
入出力
ポート1。
入力ポート
SCK10/TxD0
○ ○ ○ ○ ○ P11
入出力ポート。
SI10/RxD0
○ ○ ○ ○ ○ P12
1ビット単位で入力／出力の指定可能。
SO10
○ ○ ○ ○ ○ P13
ソフトウエアの設定により，内蔵プルアップ抵抗を使
TxD6
○ ○ ○ ○ ○ P14
用可能。
RxD6
○ ○ ○ ○ ○ P15
TOH0
○ ○ ○ ○ ○ P16
TOH1/INTP5
○ ○ ○ ○ ○ P17
TI50/TO50
○ ○ ○ ○ ○ P20
ポート2。
ア ナ ロ グ 入 ANI0
○ ○ ○ ○ ○ P21
入出力ポート。
力
○ ○ ○ ○ ○ P22
1ビット単位で入力／出力の指定可能。
入出力
ANI1
ANI2
○ ○ ○ ○ ○ P23
ANI3
− ○ ○ ○ ○ P24
ANI4
− ○ ○ ○ ○ P25
ANI5
−
注3
○ ○ ○ P26
ANI6
−
注3
○ ○ ○ P27
ANI7
○ ○ ○ ○ ○ P30
入出力
ポート3。
入力ポート
INTP1
注4
○ ○ ○ ○ ○ P31
入出力ポート。
INTP2/OCD1A
○ ○ ○ ○ ○ P32
1ビット単位で入力／出力の指定可能。
INTP3/OCD1B
○ ○ ○ ○ ○ P33
ソフトウエアの設定により，内蔵プルアップ抵抗を使
TI51/TO51/INTP4
注4
用可能。
注1. 78K0/KD2の製品はポート機能（P02, P03）のみで，兼用機能はありません。
2. フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品は，ポート機能（P02-P06）のみで，兼用機能はあ
りません。フラッシュ・メモリが48 Kバイト以上の78K0/KE2の製品は，ポート機能（P02-P06）と兼用機能
があります。
3. 78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7
には0を必ず設定してください。
4. OCD1A, OCD1Bはオンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のみ。
備考
○：搭載，−：非搭載
R01UH0008JJ0401 Rev.4.01
2010.07.15
160
78 K0/Kx2
第5章
ポート機能
表5−3 ポートの機能（2/3）
K K K K K
機能名称
入出力
機
能
リセット時
兼用機能
B C D E F
2 2 2
−
2
2
注1
○ ○ ○ P40
注1
○ ○ ○ P41
入出力
ポート4。
−
入力ポート
入出力ポート。
−
− − − ○ ○ P42
1ビット単位で入力／出力の指定可能。
−
− − − ○ ○ P43
ソフトウエアの設定により，内蔵プルアップ抵抗を使
−
− − − − ○ P44
用可能。
−
−
− − − − ○ P45
−
− − − − ○ P46
−
− − − − ○ P47
−
− − − ○ ○ P50
入出力
ポート5。
−
入力ポート
− − − ○ ○ P51
入出力ポート。
−
− − − ○ ○ P52
1ビット単位で入力／出力の指定可能。
−
− − − ○ ○ P53
ソフトウエアの設定により，内蔵プルアップ抵抗を使
−
− − − − ○ P54
用可能。
−
− − − − ○ P55
−
− − − − ○ P56
−
− − − − ○ P57
−
○ ○ ○ ○ ○ P60
入出力
ポート6。
入力ポート
SCL0
○ ○ ○ ○ ○ P61
入出力ポート。
SDA0
− ○ ○ ○ ○ P62
P60-P63の出力はN-chオープン・ドレーン出力（6 V
EXSCL0
− ○ ○ ○ ○ P63
耐圧）。
−
− − − − ○ P64
1ビット単位で入力／出力の指定可能。
−
− − − − ○ P65
P64-P67はソフトウエアの設定により，内蔵プルアッ
− − − − ○ P66
プ抵抗を使用可能。
−
−
− − − − ○ P67
− ○ ○ ○ ○ P70
−
入出力
− ○ ○ ○ ○ P71
−
−
注1
注1
ポート7。
入力ポート
KR0
入出力ポート。
KR1
○ ○ ○ P72
1ビット単位で入力／出力の指定可能。
KR2
○ ○ ○ P73
ソフトウエアの設定により，内蔵プルアップ抵抗を使
KR3
用可能。
KR4
−
注2
○ ○ ○ P74
−
注2
○ ○ ○ P75
KR5
− − ○ ○ ○ P76
KR6
− − ○ ○ ○ P77
KR7
注1. 78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM4のビット0, 1, PM7のビット2, 3とP4
のビット0, 1, P7のビット2, 3には0を必ず設定してください。
2. 78K0/KC2の38ピン製品と44ピン製品は搭載していません。また，48ピン製品はポート機能（P74, P75）のみ
で，兼用機能はありません。
備考
○：搭載，−：非搭載
R01UH0008JJ0401 Rev.4.01
2010.07.15
161
78 K0/Kx2
第5章
ポート機能
表5−3 ポートの機能（3/3）
K K K K K
機能名称
入出力
機
能
リセット時
兼用機能
B C D E F
2 2 2
2
2
○ ○ ○ ○ ○ P120
入出力
ポート12。
入力ポート
INTP0/EXLVI
○ ○ ○ ○ ○ P121
入出力ポート。
X1/OCD0A注3
○ ○ ○ ○ ○ P122
1ビット単位で入力／出力の指定可能。
X2/EXCLK/
P120のみ，ソフトウエアの設定により，内蔵プルアッ
OCD0B注3
プ抵抗を使用可能。
XT1
− ○ ○ ○ ○ P123
− ○ ○ ○ ○ P124
−
注1
○ ○ ○ P130
XT2/EXCLKS
出力
ポート13。
出力ポート
−
出力専用ポート。
−
注1
○ ○ ○ P140
入出力
ポート14。
入力ポート
PCL/INTP6
入出力ポート。
− − −
注2
○ P141
1ビット単位で入力／出力の指定可能。
BUZ/BUSY0/INTP7
ソフトウエアの設定により，内蔵プルアップ抵抗を使
− − − − ○ P142
用可能。
SCKA0
− − − − ○ P143
SIA0
− − − − ○ P144
SOA0
− − − − ○ P145
STB0
注1. 78K0/KC2の38ピン製品と44ピン製品は搭載していません。
2. 78K0/KE2の製品は，BUSY0入力機能はありません。
3. OCD0A, OCD0Bはオンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のみ。
備考
○：搭載，−：非搭載
R01UH0008JJ0401 Rev.4.01
2010.07.15
162
78 K0/Kx2
5. 2
第5章
ポート機能
ポートの構成
ポートは，次のハードウエアで構成しています。
表5−4 ポートの構成
項
目
制御レジスタ
構
成
・78K0/KB2
ポート・モード・レジスタ（PMxx）
：PM0-PM3, PM6, PM12
ポート・レジスタ（Pxx）
：P0-P3, P6, P12
プルアップ抵抗オプション・レジスタ（PUxx）
：PU0, PU1, PU3, PU12
A/Dポート・コンフィギュレーション・レジスタ（ADPC）
・78K0/KC2の38ピン製品，44ピン製品
ポート・モード・レジスタ（PMxx）
：PM0-PM4, PM6, PM7, PM12
ポート・レジスタ（Pxx）
：P0-P4, P6, P7, P12
プルアップ抵抗オプション・レジスタ（PUxx）
：PU0, PU1, PU3, PU4, PU7, PU12
A/Dポート・コンフィギュレーション・レジスタ（ADPC）
・78K0/KC2の48ピン製品，78K0/KD2
ポート・モード・レジスタ（PMxx）
：PM0-PM4, PM6, PM7, PM12, PM14
ポート・レジスタ（Pxx）
：P0-P4, P6, P7, P12-P14
プルアップ抵抗オプション・レジスタ（PUxx）
：PU0, PU1, PU3, PU4, PU7, PU12, PU14
A/Dポート・コンフィギュレーション・レジスタ（ADPC）
・78K0/KE2
ポート・モード・レジスタ（PMxx）
：PM0-PM7, PM12, PM14
ポート・レジスタ（Pxx）
：P0-P7, P12-P14
プルアップ抵抗オプション・レジスタ（PUxx）
：PU0, PU1, PU3-PU5, PU7, PU12, PU14
A/Dポート・コンフィギュレーション・レジスタ（ADPC）
・78K0/KF2
ポート・モード・レジスタ（PMxx）
：PM0-PM7, PM12, PM14
ポート・レジスタ（Pxx）
：P0-P7, P12-P14
プルアップ抵抗オプション・レジスタ（PUxx）
：PU0, PU1, PU3-PU7, PU12, PU14
A/Dポート・コンフィギュレーション・レジスタ（ADPC）
ポート
・78K0/KB2：合計23本（CMOS入出力：21本，N-chオープン・ドレーン入出力：2本）
・78K0/KC2の38ピン製品：合計31本（CMOS入出力：27本，N-chオープン・ドレーン入出力：4本）
・78K0/KC2の44ピン製品：合計37本（CMOS入出力：33本，N-chオープン・ドレーン入出力：4本）
・78K0/KC2の48ピン製品：合計41本（CMOS入出力：36本，CMOS出力：1本，N-chオープン・ドレーン入
出力：4本）
・78K0/KD2：合計45本（CMOS入出力：40本，CMOS出力：1本，N-chオープン・ドレーン入出力：4本）
・78K0/KE2：合計55本（CMOS入出力：50本，CMOS出力：1本，N-chオープン・ドレーン入出力：4本）
・78K0/KF2：合計71本（CMOS入出力：66本，CMOS出力：1本，N-chオープン・ドレーン入出力：4本）
プルアップ抵抗
・78K0/KB2：合計15本
・78K0/KC2の38ピン製品：合計17本
・78K0/KC2の44ピン製品：合計21本
・78K0/KC2の48ピン製品：合計24本
・78K0/KD2：合計28本
・78K0/KE2：合計38本
・78K0/KF2：合計54本
R01UH0008JJ0401 Rev.4.01
2010.07.15
163
78 K0/Kx2
第5章
ポート機能
5. 2. 1 ポート0
78K0/KB2
78K0/KC2
78K0/KD2
P00/TI000
○
○
P01/TI010/TO00
○
○
P02/SO11
−
P03/SI11
−
P04/SCK11
−
P05/TI001/SSI11
P06/TI011/TO01
−
−
P03
注
−
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
○
○
P02
−
フラッシュ・
○
注
−
78K0/KE2
○
P02
注
○
P03
注
○
P04
注
○
P05
注
○
P06
注
○
78K0/KD2の製品と，フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品は，ポート機能のみで，兼用機
注
能はありません。
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ0（PM0）により1ビット単位で入力モード／
出力モードの指定ができます。P00-P06端子を入力ポートとして使用するとき，プルアップ抵抗オプション・
レジスタ0（PU0）により1ビット単位で内蔵プルアップ抵抗を使用できます。
また，兼用機能としてタイマ入出力，シリアル・インタフェースのデータ入出力，クロック入出力，チップ・
セレクト入力があります。
リセット信号の発生により，入力モードになります。
図5−1∼図5−6にポート0のブロック図を示します。
注意
P02/SO11, P04/SCK11 を 汎 用ポ ート と して 使用す る 場合 ，シリ ア ル動 作モー ド ・レ ジスタ 11
（CSIM11）とシリアル・クロック選択レジスタ11（CSIC11）は初期状態と同じ設定（00H）にして
ください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
164
78 K0/Kx2
第5章
ポート機能
図5−1 P00のブロック図
EVDD
WRPU
PU0
PU00
P-ch
兼用機能
内 部 バ ス
RD
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P00）
P00/TI000
WRPM
PM0
PM00
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
165
78 K0/Kx2
第5章
ポート機能
図5−2 P01のブロック図
EVDD
WRPU
PU0
PU01
P-ch
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P01）
P01/TI010/TO00
WRPM
PM0
PM01
兼用機能
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
166
78 K0/Kx2
第5章
ポート機能
図5−3 P02のブロック図（1/2）
(1) 78K0/KD2とフラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品
EVDD
WRPU
PU0
PU02
P-ch
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P02）
P02
WRPM
PM0
PM02
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
167
78 K0/Kx2
第5章
ポート機能
図5−3 P02のブロック図（2/2）
(2) 78K0/KF2とフラッシュ・メモリが48 Kバイト以上の78K0/KE2の製品
EVDD
WRPU
PU0
PU02
P-ch
RD
セ
レ
ク
タ
内
部
バ
ス
WRPORT
P0
出力ラッチ
（P02）
P02/SO11
WRPM
PM0
PM02
兼用機能
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
168
78 K0/Kx2
第5章
ポート機能
図5−4 P03, P05のブロック図（1/2）
(1) 78K0/KD2とフラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品
EVDD
WRPU
PU0
PU03, PU05
P-ch
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P03, P05）
P03, P05
WRPM
PM0
PM03, PM05
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考1. 78K0/KD2：P03（P05は搭載していません）
フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品：P03, P05
2. EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
169
78 K0/Kx2
第5章
ポート機能
図5−4 P03, P05のブロック図（2/2）
(2) 78K0/KF2とフラッシュ・メモリが48 Kバイト以上の78K0/KE2の製品
EVDD
WRPU
PU0
PU03, PU05
P-ch
兼用機能
内
部
バ
ス
RD
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P03, P05）
P03/SI11,
P05/SSI11/TI001
WRPM
PM0
PM03, PM05
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
170
78 K0/Kx2
第5章
ポート機能
図5−5 P04のブロック図（1/2）
(1) 32 Kバイト以下の78K0/KE2の製品
EVDD
WRPU
PU0
PU04
P-ch
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P04）
P04
WRPM
PM0
PM04
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
171
78 K0/Kx2
第5章
ポート機能
図5−5 P04のブロック図（2/2）
(2) 78K0/KF2とフラッシュ・メモリが48 Kバイト以上の78K0/KE2の製品
EVDD
WRPU
PU0
PU04
P-ch
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P04）
P04/SCK11
WRPM
PM0
PM04
兼用機能
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
172
78 K0/Kx2
第5章
ポート機能
図5−6 P06のブロック図（1/2）
(1) 32 Kバイト以下の78K0/KE2の製品
EVDD
WRPU
PU0
PU06
P-ch
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P06）
P06
WRPM
PM0
PM06
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
173
78 K0/Kx2
第5章
ポート機能
図5−6 P06のブロック図（2/2）
(2) 78K0/KF2とフラッシュ・メモリが48 Kバイト以上の78K0/KE2の製品
EVDD
WRPU
PU0
PU06
P-ch
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P0
出力ラッチ
（P06）
P06/TI011/TO01
WRPM
PM0
PM06
兼用機能
P0
：ポート・レジスタ0
PU0
：プルアップ抵抗オプション・レジスタ0
PM0
：ポート・モード・レジスタ0
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
174
78 K0/Kx2
第5章
ポート機能
5. 2. 2 ポート1
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
P10/SCK10/TxD0
○
P11/SI10/RxD0
○
P12/SO10
○
P13/TxD6
○
P14/RxD6
○
P15/TOH0
○
P16/TOH1/INTP5
○
P17/TI50/TO50
○
備考
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
○：搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ1（PM1）により1ビット単位で入力モード／
出力モードの指定ができます。P10-P17端子を入力ポートとして使用するとき，プルアップ抵抗オプション・
レジスタ1（PU1）により1ビット単位で内蔵プルアップ抵抗を使用できます。
また，兼用機能として外部割り込み要求入力，シリアル・インタフェースのデータ入出力，クロック入出力，
タイマの入出力があります。
リセット信号の発生により，入力モードになります。
図5−7∼図5−11にポート1のブロック図を示します。
注意1. P10/SCK10/TxD0, P12/SO10を汎用ポートとして使用する場合，シリアル動作モード・レジスタ10
（CSIM10）とシリアル・クロック選択レジスタ10（CSIC10）は初期状態と同じ設定（00H）にし
てください。
2. P13/TxD6を汎用ポートとして使用する場合は，アシンクロナス・シリアル・インタフェース・コ
ントロール・レジスタ6（ASICL6）のビット0（TXDLV6）を0（TxD6通常出力）に設定してくだ
さい。
R01UH0008JJ0401 Rev.4.01
2010.07.15
175
78 K0/Kx2
第5章
ポート機能
図5−7 P10のブロック図
EVDD
WRPU
PU1
PU10
P-ch
兼用機能
RD
内 部 バ ス
セ
レ
ク
タ
WRPORT
P1
出力ラッチ
（P10）
P10/SCK10/TxD0
WRPM
PM1
PM10
兼用機能
P1
：ポート・レジスタ1
PU1
：プルアップ抵抗オプション・レジスタ1
PM1
：ポート・モード・レジスタ1
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
176
78 K0/Kx2
第5章
ポート機能
図5−8 P11, P14のブロック図
EVDD
WRPU
PU1
PU11, PU14
P-ch
兼用機能
内 部 バ ス
RD
セ
レ
ク
タ
WRPORT
P1
出力ラッチ
（P11, P14）
P11/SI10/RxD0,
P14/RxD6
WRPM
PM1
PM11, PM14
P1
：ポート・レジスタ1
PU1
：プルアップ抵抗オプション・レジスタ1
PM1
：ポート・モード・レジスタ1
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
177
78 K0/Kx2
第5章
ポート機能
図5−9 P12, P15のブロック図
EVDD
WRPU
PU1
PU12, PU15
P-ch
RD
セ
レ
ク
タ
内
部
バ
ス
WRPORT
P1
出力ラッチ
（P12, P15）
WRPM
P12/SO10,
P15/TOH0
PM1
PM12, PM15
兼用機能
P1
：ポート・レジスタ1
PU1
：プルアップ抵抗オプション・レジスタ1
PM1
：ポート・モード・レジスタ1
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
178
78 K0/Kx2
第5章
ポート機能
図5−10 P13のブロック図
EVDD
WRPU
PU1
PU13
P-ch
RD
セ レ ク タ
内 部 バ ス
WRPORT
P1
出力ラッチ
（P13）
P13/TxD6
WRPM
PM1
PM13
兼用機能
P1
：ポート・レジスタ1
PU1
：プルアップ抵抗オプション・レジスタ1
PM1
：ポート・モード・レジスタ1
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
179
78 K0/Kx2
第5章
ポート機能
図5−11 P16, P17のブロック図
EVDD
WRPU
PU1
PU16, PU17
P-ch
兼用機能
RD
内 部 バ ス
セ
レ
ク
タ
WRPORT
P1
出力ラッチ
（P16, P17）
P16/TOH1/INTP5,
P17/TI50/TO50
WRPM
PM1
PM16, PM17
兼用機能
P1
：ポート・レジスタ1
PU1
：プルアップ抵抗オプション・レジスタ1
PM1
：ポート・モード・レジスタ1
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
180
78 K0/Kx2
第5章
ポート機能
5. 2. 3 ポート2
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
P20/ANI0
○
○
○
P21/ANI1
○
○
○
P22/ANI2
○
○
○
P23/ANI3
○
○
○
P24/ANI4
−
○
○
P25/ANI5
−
○
○
注
○
注
○
P26/ANI6
−
○
P27/ANI7
−
○
78K0/KF2
78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7
注
には0を必ず設定してください。
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ2（PM2）により1ビット単位で入力モード／
出力モードの指定ができます。
また，兼用機能としてA/Dコンバータのアナログ入力があります。
P20/ANI0-P27/ANI7をデジタル入力として使用する場合は，A/Dポート・コンフィギュレーション・レジスタ
（ADPC）でデジタル入出力に，かつPM2で入力モードに設定して，下位ビットから使用してください。
P20/ANI0-P27/ANI7をデジタル出力として使用する場合は，ADPCでデジタル入出力に，かつPM2で出力モー
ドに設定してください。
表5−5 P20/ANI0-P27/ANI7端子機能の設定
ADPC
PM2
デジタル入出力選択
入力モード
アナログ入力選択
入力モード
ADS
−
出力モード
出力モード
−
P20/ANI0-P27/ANI7端子
デジタル入力
デジタル出力
ANI選択
アナログ入力（変換対象）
ANI非選択
アナログ入力（非変換対象）
ANI選択
設定禁止
ANI非選択
リセット信号の発生により，P20/ANI0-P27/ANI7はすべてアナログ入力になります。
図5−12にポート2のブロック図を示します。
注意
ポート2をデジタル・ポートとして使用する場合は，AVREFをVDDと同電位にしてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
181
78 K0/Kx2
第5章
ポート機能
図5−12 P20-P27のブロック図
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P2
出力ラッチ
（P20-P27）
P20/ANI0P27/ANI7
WRPM
PM2
PM20-PM27
A/Dコンバータ
P2
：ポート・レジスタ2
PM2
：ポート・モード・レジスタ2
RD
：リード信号
WR×× ：ライト信号
注意
78K0/KC2の38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7には0を必ず設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
182
78 K0/Kx2
第5章
ポート機能
5. 2. 4 ポート3
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
P30/INTP1
○
P31/INTP2/
○
OCD1A
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
注
P32/INTP3/
OCD1B
フラッシュ・
78K0/KF2
○
注
P33/INTP4/TI51/
○
TO51
注
OCD1A, OCD1Bはオンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のみ。
備考
○：搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ3（PM3）により1ビット単位で入力モード／
出力モードの指定ができます。P30-P33端子を入力ポートとして使用する場合，プルアップ抵抗オプション・
レジスタ3（PU3）により1ビット単位で内蔵プルアップ抵抗を使用できます。
また，兼用機能として外部割り込み要求入力，タイマの入出力があります。
リセット信号の発生により，入力モードになります。
図5−13, 図5−14にポート3のブロック図を示します。
注意1. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）は，誤動作を防ぐため，リセット
解除までにP31/INTP2/OCD1Aを必ずプルダウンしてください。
2. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31/INTP2/OCD1A端子が，フ
ラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時に未使用の場合，
次のように処理してください。
P31/INTP2/OCD1A
抵抗を介してEVSS注に接続してください。
フラッシュ・メモリ・プログラマ接続
オンチップ・デバッグ・エミュレー
リセット時
タ接続（ただし，オンチップ・デバ
リセット解除時
ッグ・モード引き込み用端子として
使用しない場合）
注
入力時：抵抗を介して，EVDD注または
EVSS注に接続してください。
出力時：オープンにしてください。
EVSS端子がない製品は，VSSに接続してください。EVDD端子がない製品は，VDDに接続してください。
備考 オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31, P32は，オンチップ・デバッ
グ機能を使用するとき，オンチップ・デバッグ・モード引き込み用（OCD1A, OCD1B）として使用で
きます。オンチップ・デバッグ・エミュレータ（QB-MINI2）との接続については，第28章
オンチッ
プ・デバッグ機能（μ PD78F05xxD, 78F05xxDAのみ）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
183
78 K0/Kx2
第5章
ポート機能
図5−13 P30-P32のブロック図
EVDD
WRPU
PU3
PU30-PU32
P-ch
兼用機能
内 部 バ ス
RD
セ
レ
ク
タ
WRPORT
P3
出力ラッチ
（P30-P32）
WRPM
P30/INTP1,
P31/INTP2/OCD1A，
P32/INTP3/OCD1B
PM3
PM30-PM32
P3
：ポート・レジスタ3
PU3
：プルアップ抵抗オプション・レジスタ3
PM3
：ポート・モード・レジスタ3
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
184
78 K0/Kx2
第5章
ポート機能
図5−14 P33のブロック図
EVDD
WRPU
PU3
PU33
P-ch
兼用機能
RD
内 部 バ ス
セ
レ
ク
タ
WRPORT
P3
出力ラッチ
（P33）
P33/INTP4/TI51/TO51
WRPM
PM3
PM33
兼用機能
P3
：ポート・レジスタ3
PU3
：プルアップ抵抗オプション・レジスタ3
PM3
：ポート・モード・レジスタ3
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
185
78 K0/Kx2
第5章
ポート機能
5. 2. 5 ポート4
78K0/KB2
P40
−
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
注
○
○
○
注
○
○
○
○
P41
−
P42
−
−
○
○
P43
−
−
○
○
P44
−
−
−
○
P45
−
−
−
○
P46
−
−
−
○
P47
−
−
−
○
○
78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM4のビット0, 1とP4のビット0, 1には必ず
注
0を設定してください。
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ4（PM4）により1ビット単位で入力モード／
出力モードの指定ができます。P40-P47端子を入力ポートとして使用する場合，プルアップ抵抗オプション・
レジスタ4（PU4）により1ビット単位で内蔵プルアップ抵抗を使用できます。
リセット信号の発生により，入力モードになります。
図5−15にポート4のブロック図を示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
186
78 K0/Kx2
第5章
ポート機能
図5−15 P40-P47のブロック図
EVDD
WRPU
PU4
PU40-PU47
P-ch
RD
内
セレクタ
部
バ
WRPORT
P4
出力ラッチ
（P40-P47）
ス
WRPM
P40-P47
PM4
PM40-PM47
P4
：ポート・レジスタ4
PU4
：プルアップ抵抗オプション・レジスタ4
PM4
：ポート・モード・レジスタ4
RD
：リード信号
WR×× ：ライト信号
注意
78K0/KC2の38ピン製品の場合，PM4のビット0, 1とP4のビット0, 1には必ず0を設定してください。
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
187
78 K0/Kx2
第5章
ポート機能
5. 2. 6 ポート5
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
P50
−
○
○
P51
−
○
○
P52
−
○
○
P53
−
○
○
P54
−
−
○
P55
−
−
○
P56
−
−
○
P57
−
−
○
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ5（PM5）により1ビット単位で入力モード／
出力モードの指定ができます。P50-P57端子を入力ポートとして使用する場合は，プルアップ抵抗オプション・
レジスタ5（PU5）により1ビット単位で内蔵プルアップ抵抗を使用できます。
リセット信号の発生により，入力モードになります。
図5−16にポート5のブロック図を示します。
図5−16 P50-P57のブロック図
EVDD
WRPU
PU5
PU50-PU57
P-ch
RD
内
セレクタ
部
バ
WRPORT
P5
出力ラッチ
（P50-P57）
ス
WRPM
P50-P57
PM5
PM50-PM57
P5
：ポート・レジスタ5
PU5
：プルアップ抵抗オプション・レジスタ5
PM5
：ポート・モード・レジスタ5
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
188
78 K0/Kx2
第5章
ポート機能
5. 2. 7 ポート6
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
P60/SCL0
○
○
○
P61/SDA0
○
○
○
P62/EXSCL0
−
○
○
P63
−
○
○
P64
−
−
○
P65
−
−
○
P66
−
−
○
P67
−
−
○
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ6（PM6）により1ビット単位で入力モード／
出力モードの指定ができます。P64-P67端子を入力ポートとして使用する場合は，プルアップ抵抗オプション・
レジスタ6（PU6）により1ビット単位で内蔵プルアップ抵抗を使用できます。
P60-P63端子の出力は，N-chオープン・ドレーン出力（6 V耐圧）です。
また，兼用機能としてシリアル・インタフェースのデータ入出力，クロックの入出力，外部クロック入力が
あります。
リセット信号の発生により，入力モードになります。
図5−17∼図5−20にポート6のブロック図を示します。
備考
P62/EXSCL0をシリアル・インタフェースの外部クロック入力端子として使用する場合，6.4MHzのク
ロックを入力してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
189
78 K0/Kx2
第5章
ポート機能
図5−17 P60, P61のブロック図
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P6
出力ラッチ
（P60, P61）
P60/SCL0,
P61/SDA0
WRPM
PM6
PM60, PM61
兼用機能
P6
：ポート・レジスタ6
PM6
：ポート・モード・レジスタ6
RD
：リード信号
WR×× ：ライト信号
注意
P60, P61は出力モード時においても，入力バッファがオンになっているため，中間電位を入れた場合，貫通
電流が流れます。したがって，P60, P61が出力モードの場合には，中間電位を入れないでください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
190
78 K0/Kx2
第5章
ポート機能
図5−18 P62のブロック図
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P6
出力ラッチ
（P62）
P62/EXSCL0
WRPM
PM6
PM62
P6
：ポート・レジスタ6
PM6
：ポート・モード・レジスタ6
RD
：リード信号
WR×× ：ライト信号
注意
P62は出力モード時においても，入力バッファがオンになっているため，中間電位を入れた場合，貫通電流
が流れます。したがって，P62が出力モードの場合には，中間電位を入れないでください。
図5−19 P63のブロック図
RD
内 部 バ ス
セ
レ
ク
タ
WRPORT
P6
出力ラッチ
（P63）
P63
WRPM
PM6
PM63
P6
：ポート・レジスタ6
PM6
：ポート・モード・レジスタ6
RD
：リード信号
WR×× ：ライト信号
R01UH0008JJ0401 Rev.4.01
2010.07.15
191
78 K0/Kx2
第5章
ポート機能
図5−20 P64-P67のブロック図
EVDD
WRPU
PU6
PU64-PU67
内
部
バ
ス
P-ch
RD
セ
レ
ク
タ
WRPORT
P6
出力ラッチ
（P64-P67）
P64-P67
WRPM
PM6
PM64-PM67
P6
：ポート・レジスタ6
PM6
：ポート・モード・レジスタ6
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
192
78 K0/Kx2
第5章
ポート機能
5. 2. 8 ポート7
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
P70/KR0
−
○
○
P71/KR1
−
○
○
P72/KR2
P73/KR3
P74/KR4
−
−
−
注1
○
注1
○
P74
注2
注2
78K0/KF2
○
○
○
P75/KR5
−
P75
P76/KR6
−
−
○
P77/KR7
−
−
○
○
注1. 78K0/KC2の38ピン製品は搭載していません。38ピン製品の場合，PM7のビット2, 3とP7のビット2, 3には必
ず0を設定してください。
2. 78K0/KC2の38ピン製品と44ピン製品は搭載していません。また，48ピン製品はポート機能のみで，兼用機能
はありません。
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ7（PM7）により1ビット単位で入力モード／
出力モードの指定ができます。P70-P77端子を入力ポートとして使用するとき，プルアップ抵抗オプション・
レジスタ7（PU7）により1ビット単位で内蔵プルアップ抵抗を使用できます。
また，兼用機能としてキー・リターン入力があります。
リセット信号の発生により，入力モードになります。
図5−21にポート7のブロック図を示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
193
78 K0/Kx2
第5章
ポート機能
図5−21 P70-P77のブロック図
EVDD
WRPU
PU7
PU70-PU77
P-ch
兼用機能
内 部 バ ス
RD
セ
レ
ク
タ
WRPORT
P7
出力ラッチ
（P70-P77）
P70/KR0
P77/KR7
WRPM
PM7
PM70-PM77
P7
：ポート・レジスタ7
PU7
：プルアップ抵抗オプション・レジスタ7
PM7
：ポート・モード・レジスタ7
RD
：リード信号
WR×× ：ライト信号
注意
78K0/KC2の38ピン製品の場合，PM7のビット2, 3とP7のビット2, 3には必ず0を設定してください。
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
194
78 K0/Kx2
第5章
ポート機能
5. 2. 9 ポート12
78K0/KB2
P120/INTP0/EXLVI
78K0/KC2
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
○
○
○
○
○
○
P123/XT1
−
○
P124/XT2/
−
○
P121/X1/OCD0A
注
P122/X2/EXCLK/
OCD0B
78K0/KF2
注
EXCLKS
注
OCD0A, OCD0Bはオンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のみ。
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ12（PM12）により，1ビット単位で入力モー
ド／出力モードの指定ができます。P120のみ，入力ポートとして使用する場合，プルアップ抵抗オプション・
レジスタ12（PU12）により内蔵プルアップ抵抗を使用できます。
また兼用機能として外部割り込み要求入力，外部低電圧検出用電位入力，メイン・システム・クロック用発
振子接続，サブシステム・クロック用発振子接続，メイン・システム・クロック用外部クロック入力，サブシ
ステム・クロック用外部クロック入力があります。
リセット信号の発生により，入力モードになります。
図5−22，図5−23にポート12のブロック図を示します。
注意1. P121-P124端子を，メイン・システム・クロック用発振子接続（X1, X2），サブシステム・クロック
発振子接続（XT1, XT2），メイン・システム・クロック用外部クロック入力（EXCLK），サブシス
テム・クロック用外部クロック入力（EXCLKS）として使用する場合は，クロック動作モード選択レ
ジスタ（OSCCTL）でX1発振モード，XT1発振モードまたは外部クロック入力モードに設定してく
ださい（詳細は，6. 3 （1）クロック動作モード選択レジスタ（OSCCTL），（3）サブシステム・
クロック端子の動作モードの設定方法を参照）。OSCCTLのリセット値は00H（P121-P124はすべて
入出力ポート）となります。このとき，PM121-PM124, P121- P124の設定は不要です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
195
78 K0/Kx2
第5章
ポート機能
注意2. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP121/X1/OCD0A端子が，フラ
ッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時に未使用の場合，次
のように処理してください。
P121/X1/OCD0A
フラッシュ・メモリ・プログラマ接続
抵抗を介してVSSに接続してください。
オンチップ・デバッグ・エミュレー
リセット時
タ接続（ただし，オンチップ・デバ
リセット解除時
ッグ・モード引き込み用端子として
使用しない場合）
入力時：抵抗を介して，VDDまたはVSSに接
続してください。
出力時：オープンにしてください。
備考 オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のX1, X2は，オンチップ・デバッグ
機能を使用するとき，オンチップ・デバッグ・モード引き込み用（OCD0A, OCD0B）として使用でき
ます。オンチップ・デバッグ・エミュレータ（QB-MINI2）との接続については，第28章
オンチップ・
デバッグ機能（μ PD78F05xxD, 78F05xxDAのみ）を参照してください。
図5−22 P120のブロック図
EVDD
WRPU
PU12
PU120
P-ch
兼用機能
内 部 バ ス
RD
セ
レ
ク
タ
WRPORT
P12
出力ラッチ
（P120）
P120/INTP0/EXLVI
WRPM
PM12
PM120
P12
：ポート・レジスタ12
PU12 ：プルアップ抵抗オプション・レジスタ12
PM12 ：ポート・モード・レジスタ12
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
196
78 K0/Kx2
第5章
ポート機能
図5−23 P121-P124のブロック図
OSCCTL
OSCSEL/
OSCSELS
RD
セ
レ
ク
タ
WRPORT
P12
出力ラッチ
（P122/P124）
P122/X2/EXCLK/OCD0B,
P124/XT2/EXCLKS
WRPM
PM12
PM122/PM124
OSCCTL
内
部
バ
ス
OSCSEL/
OSCSELS
OSCCTL
EXCLK, OSCSEL/
EXCLKS, OSCSELS
RD
セ
レ
ク
タ
WRPORT
P12
出力ラッチ
（P121/P123）
WRPM
P121/X1/OCD0A,
P123/XT1
PM12
PM121/PM123
OSCCTL
OSCSEL/
OSCSELS
P12
：ポート・レジスタ12
PU12
：プルアップ抵抗オプション・レジスタ12
PM12
：ポート・モード・レジスタ12
OSCCTL ：クロック動作モード選択レジスタ
RD
：リード信号
WR××
：ライト信号
R01UH0008JJ0401 Rev.4.01
2010.07.15
197
78 K0/Kx2
第5章
ポート機能
5. 2. 10 ポート13
78K0/KB2
P130
注
78K0/KC2
−
○
78K0/KD2
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
注
78K0/KF2
○
78K0/KC2の38ピン製品と44ピン製品は搭載していません。
備考
○：搭載，−：非搭載
出力専用ポートです。
図5−24にポート13のブロック図を示します。
図5−24 P130のブロック図
RD
内 部 バ ス
WRPORT
P13
出力ラッチ
（P130）
P13
：ポート・レジスタ13
RD
：リード信号
P130
WR×× ：ライト信号
備考 リセットがかかるとP130はロウ・レベルを出力するため，リセットがかかる前にP130をハイ・レベル
出力にした場合，P130からの出力をCPUのリセット信号として疑似的に出力するという使い方ができ
ます。
リセット信号
P130
ソフトウエアにて設定
R01UH0008JJ0401 Rev.4.01
2010.07.15
198
78 K0/Kx2
第5章
ポート機能
5. 2. 11 ポート14
78K0/KB2
P140/PCL/INTP6
P141/BUZ/BUSY0/
−
78K0/KC2
○
注1
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
○
○
P141/BUZ/INTP7
○
注2
−
−
−
○
P142/SCKA0
−
−
−
−
○
P143/SIA0
−
−
−
−
○
P144/SOA0
−
−
−
−
○
P145/STB0
−
−
−
−
○
INTP7
78K0/KC2の38ピン製品と44ピン製品は搭載していません。
注1.
2. 78K0/KE2の製品は，BUSY0入力機能はありません。
備考
○：搭載，−：非搭載
出力ラッチ付き入出力ポートです。ポート・モード・レジスタ14（PM14）により1ビット単位で入力モード
／出力モードの指定ができます。P140-P145端子を入力ポートとして使用するとき，プルアップ抵抗オプショ
ン・レジスタ14（PU14）により1ビット単位で内蔵プルアップ抵抗を使用できます。
また，兼用機能として外部割り込み要求入力，ブザー出力，クロック出力，シリアル・インタフェースのデ
ータ入出力，クロック入出力，ビジィ入力，ストローブ出力があります。
リセット信号の発生により，入力モードになります。
図5−25∼図5−28にポート14のブロック図を示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
199
78 K0/Kx2
第5章
ポート機能
図5−25 P140, P141のブロック図
EVDD
WRPU
PU14
PU140, PU141
P-ch
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P14
出力ラッチ
（P140, P141）
P140/PCL/INTP6,
P141/BUZ/BUSY0/INTP7
WRPM
PM14
PM140, PM141
兼用機能
P14
：ポート・レジスタ14
PU14 ：プルアップ抵抗オプション・レジスタ14
PM14 ：ポート・モード・レジスタ14
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
200
78 K0/Kx2
第5章
ポート機能
図5−26 P142のブロック図
EVDD
WRPU
PU14
PU142
P-ch
兼用機能
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P14
出力ラッチ
（P142）
P142/SCKA0
WRPM
PM14
PM142
兼用機能
P14
：ポート・レジスタ14
PU14 ：プルアップ抵抗オプション・レジスタ14
PM14 ：ポート・モード・レジスタ14
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
201
78 K0/Kx2
第5章
ポート機能
図5−27 P143のブロック図
EVDD
WRPU
PU14
PU143
P-ch
兼用機能
内
部
バ
ス
RD
セ
レ
ク
タ
WRPORT
P14
出力ラッチ
（P143）
P143/SIA0
WRPM
PM14
PM143
P14
：ポート・レジスタ14
PU14 ：プルアップ抵抗オプション・レジスタ14
PM14 ：ポート・モード・レジスタ14
RD
：リード信号
WR×× ：ライト信号
備考
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
202
78 K0/Kx2
第5章
ポート機能
図5−28 P144, P145のブロック図
EVDD
WRPU
PU14
PU144, PU145
P-ch
RD
内
部
バ
ス
セ
レ
ク
タ
WRPORT
P14
出力ラッチ
（P144, P145）
WRPM
P144/SOA0,
P145/STB0
PM14
PM144, PM145
兼用機能
P14
：ポート・レジスタ14
PU14 ：プルアップ抵抗オプション・レジスタ14
PM14 ：ポート・モード・レジスタ14
RD
：リード信号
WR×× ：ライト信号
備考
5. 3
EVDD, EVSS端子がない製品は，EVDDをVDDに，EVSSをVSSに置き替えてください。
ポート機能を制御するレジスタ
ポートは，次の4種類のレジスタで制御します。
・ポート・モード・レジスタ（PMxx）
・ポート・レジスタ（Pxx）
・プルアップ抵抗オプション・レジスタ（PUxx）
・A/Dポート・コンフィギュレーション・レジスタ（ADPC）
R01UH0008JJ0401 Rev.4.01
2010.07.15
203
78 K0/Kx2
第5章
ポート機能
（1）ポート・モード・レジスタ（PMxx）
ポートの入力／出力を1ビット単位で設定するレジスタです。
ポート・モード・レジスタは，それぞれ1ビット・メモリ操作命令または8ビット・メモリ操作命令で設
定します。
リセット信号の発生により，FFHになります。
ポート端子を兼用機能の端子として使用する場合，5. 5 兼用端子使用時のポート・モード・レジスタ，
出力ラッチの設定を参照し，設定してください。
図5−29 ポート・モード・レジスタのフォーマット（78K0/KB2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PM0
1
1
1
1
1
1
PM01
PM00
FF20H
FFH
R/W
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
FF21H
FFH
R/W
PM2
1
1
1
1
PM23
PM22
PM21
PM20
FF22H
FFH
R/W
PM3
1
1
1
1
PM33
PM32
PM31
PM30
FF23H
FFH
R/W
PM6
1
1
1
1
1
1
PM61
PM60
FF26H
FFH
R/W
PM12
1
1
1
1
1
PM122
PM121
PM120
FF2CH
FFH
R/W
PMmn
Pmn端子の入出力モードの選択
（m = 0-3, 6, 12 ; n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
注意
PM0のビット2-7，PM2のビット4-7，PM3のビット4-7，PM6のビット2-7，PM12のビット3-7には，
必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
204
78 K0/Kx2
第5章
ポート機能
図5−30 ポート・モード・レジスタのフォーマット（78K0/KC2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PM0
1
1
1
1
1
1
PM01
PM00
FF20H
FFH
R/W
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
FF21H
FFH
R/W
PM2
PM27
PM26
PM25
PM24
PM23
PM22
PM21
PM20
FF22H
FFH
R/W
PM3
1
1
1
1
PM33
PM32
PM31
PM30
FF23H
FFH
R/W
PM4
1
1
1
1
1
1
PM41
PM40
FF24H
FFH
R/W
PM6
1
1
1
1
PM63
PM62
PM61
PM60
FF26H
FFH
R/W
PM7
1
1
PM75注
PM74注
PM73
PM72
PM71
PM70
FF27H
FFH
R/W
PM12
1
1
1
PM124
PM123
PM122
PM121
PM120
FF2CH
FFH
R/W
PM14注
1
1
1
1
1
1
1
PM140注
FF2EH
FFH
R/W
PMmn
Pmn端子の入出力モードの選択
（m = 0-4, 6, 7, 12, 14 ; n = 0-7）
注
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
48ピン製品のみ。
注意 38ピン製品の場合，PM0のビット2-7, PM2のビット6, 7, PM3のビット4-7, PM4のビット2-7, PM6
のビット4-7, PM7のビット4-7, PM12のビット5-7には必ず1を設定してください。また，PM4のビッ
ト0, 1, PM7のビット2, 3には必ず0を設定してください。
44ピン製品の場合，PM0のビット2-7, PM3のビット4-7, PM4のビット2-7, PM6のビット4-7, PM7の
ビット4-7, PM12のビット5-7には必ず1を設定してください。
48ピン製品の場合，PM0のビット2-7, PM3のビット4-7, PM4のビット2-7, PM6のビット4-7, PM7の
ビット6, 7, PM12のビット5-7, PM14のビット1-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
205
78 K0/Kx2
第5章
ポート機能
図5−31 ポート・モード・レジスタのフォーマット（78K0/KD2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PM0
1
1
1
1
PM03
PM02
PM01
PM00
FF20H
FFH
R/W
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
FF21H
FFH
R/W
PM2
PM27
PM26
PM25
PM24
PM23
PM22
PM21
PM20
FF22H
FFH
R/W
PM3
1
1
1
1
PM33
PM32
PM31
PM30
FF23H
FFH
R/W
PM4
1
1
1
1
1
1
PM41
PM40
FF24H
FFH
R/W
PM6
1
1
1
1
PM63
PM62
PM61
PM60
FF26H
FFH
R/W
PM7
PM77
PM76
PM75
PM74
PM73
PM72
PM71
PM70
FF27H
FFH
R/W
PM12
1
1
1
PM124
PM123
PM122
PM121
PM120
FF2CH
FFH
R/W
PM14
1
1
1
1
1
1
1
PM140
FF2EH
FFH
R/W
PMmn
Pmn端子の入出力モードの選択
（m = 0-4, 6, 7, 12, 14 ; n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
注意
PM0のビット4-7，PM3のビット4-7，PM4のビット2-7，PM6のビット4-7，PM12のビット5-7，PM14
のビット1-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
206
78 K0/Kx2
第5章
ポート機能
図5−32 ポート・モード・レジスタのフォーマット（78K0/KE2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PM0
1
PM06
PM05
PM04
PM03
PM02
PM01
PM00
FF20H
FFH
R/W
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
FF21H
FFH
R/W
PM2
PM27
PM26
PM25
PM24
PM23
PM22
PM21
PM20
FF22H
FFH
R/W
PM3
1
1
1
1
PM33
PM32
PM31
PM30
FF23H
FFH
R/W
PM4
1
1
1
1
PM43
PM42
PM41
PM40
FF24H
FFH
R/W
PM5
1
1
1
1
PM53
PM52
PM51
PM50
FF25H
FFH
R/W
PM6
1
1
1
1
PM63
PM62
PM61
PM60
FF26H
FFH
R/W
PM7
PM77
PM76
PM75
PM74
PM73
PM72
PM71
PM70
FF27H
FFH
R/W
PM12
1
1
1
PM124
PM123
PM122
PM121
PM120
FF2CH
FFH
R/W
PM14
1
1
1
1
1
1
PM141
PM140
FF2EH
FFH
R/W
PMmn
Pmn端子の入出力モードの選択
（m = 0-7, 12, 14 ; n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
注意
PM0のビット7，PM3のビット4-7，PM4のビット4-7，PM5のビット4-7，PM6のビット4-7，PM12
のビット5-7，PM14のビット2-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
207
78 K0/Kx2
第5章
ポート機能
図5−33 ポート・モード・レジスタのフォーマット（78K0/KF2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PM0
1
PM06
PM05
PM04
PM03
PM02
PM01
PM00
FF20H
FFH
R/W
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
FF21H
FFH
R/W
PM2
PM27
PM26
PM25
PM24
PM23
PM22
PM21
PM20
FF22H
FFH
R/W
PM3
1
1
1
1
PM33
PM32
PM31
PM30
FF23H
FFH
R/W
PM4
PM47
PM46
PM45
PM44
PM43
PM42
PM41
PM40
FF24H
FFH
R/W
PM5
PM57
PM56
PM55
PM54
PM53
PM52
PM51
PM50
FF25H
FFH
R/W
PM6
PM67
PM66
PM65
PM64
PM63
PM62
PM61
PM60
FF26H
FFH
R/W
PM7
PM77
PM76
PM75
PM74
PM73
PM72
PM71
PM70
FF27H
FFH
R/W
PM12
1
1
1
PM124
PM123
PM122
PM121
PM120
FF2CH
FFH
R/W
PM14
1
1
PM145
PM144
PM143
PM142
PM141
PM140
FF2EH
FFH
R/W
PMmn
Pmn端子の入出力モードの選択
（m = 0-7, 12, 14 ; n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
注意
PM0のビット7，PM3のビット4-7，PM12のビット5-7，PM14のビット6, 7には必ず1を設定してく
ださい。
R01UH0008JJ0401 Rev.4.01
2010.07.15
208
78 K0/Kx2
第5章
ポート機能
（2）ポート・レジスタ（Pxx）
ポート出力時にチップ外に出力するデータをライトするレジスタです。
リードする場合，入力モード時は端子レベルが，出力モード時はポートの出力ラッチの値が読み出され
ます。
ポート・レジスタは，それぞれ1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図5−34 ポート・レジスタのフォーマット（78K0/KB2）
略号
7
6
5
4
3
2
1
0
アドレス
P0
0
0
0
0
0
0
P01
P00
FF00H
00H（出力ラッチ） R/W
P1
P17
P16
P15
P14
P13
P12
P11
P10
FF01H
00H（出力ラッチ） R/W
P2
0
0
0
0
P23
P22
P21
P20
FF02H
00H（出力ラッチ） R/W
P3
0
0
0
0
P33
P32
P31
P30
FF03H
00H（出力ラッチ） R/W
P6
0
0
0
0
0
0
P61
P60
FF06H
00H（出力ラッチ） R/W
P12
0
0
0
0
0
P122注
P121注
P120
FF0CH
00H（出力ラッチ） R/W
Pmn
R/W
m = 0-3, 6, 12; n = 0-7
出力データの制御（出力モード時）
注
リセット時
入力データの読み出し（入力モード時）
0
0を出力
ロウ・レベルを入力
1
1を出力
ハイ・レベルを入力
P121, P122の出力ラッチは，端子モードが外部クロック入力モードの場合，常に0が読み出されます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
209
78 K0/Kx2
第5章
ポート機能
図5−35 ポート・レジスタのフォーマット（78K0/KC2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
P0
0
0
0
0
0
0
P01
P00
FF00H
00H（出力ラッチ）
R/W
P1
P17
P16
P15
P14
P13
P12
P11
P10
FF01H
00H（出力ラッチ）
R/W
P2
P27
P26
P25
P24
P23
P22
P21
P20
FF02H
00H（出力ラッチ）
R/W
P3
0
0
0
0
P33
P32
P31
P30
FF03H
00H（出力ラッチ）
R/W
P4
0
0
0
0
0
0
P41
P40
FF04H
00H（出力ラッチ）
R/W
P6
0
0
0
0
P63
P62
P61
P60
FF06H
00H（出力ラッチ）
R/W
P7
0
0
P75注1
P74注1
P73
P72
P71
P70
FF07H
00H（出力ラッチ）
R/W
P12
0
0
0
P124注2
P123注2
P122注2
P121注2
P120
FF0CH
00H（出力ラッチ）
R/W
P13注1
0
0
0
0
0
0
0
P130注1
FF0DH
00H（出力ラッチ）
R/W
P14注1
0
0
0
0
0
0
0
P140注1
FF0EH
00H（出力ラッチ）
R/W
Pmn
m = 0-4, 6, 7, 12-14; n = 0-7
出力データの制御（出力モード時）
入力データの読み出し（入力モード時）
0
0を出力
ロウ・レベルを入力
1
1を出力
ハイ・レベルを入力
注1. 48ピン製品のみ。
2. P121-P124の出力ラッチは，端子モードが外部クロック入力モードの場合，常に0が読み出されます。
注意
38ピン製品の場合，P2のビット6, 7，P4のビット0, 1，P7のビット2, 3には必ず0を設定してくだ
さい。
R01UH0008JJ0401 Rev.4.01
2010.07.15
210
78 K0/Kx2
第5章
ポート機能
図5−36 ポート・レジスタのフォーマット（78K0/KD2）
略号
7
6
5
4
3
2
1
0
アドレス
P0
0
0
0
0
P03
P02
P01
P00
FF00H
00H（出力ラッチ） R/W
P1
P17
P16
P15
P14
P13
P12
P11
P10
FF01H
00H（出力ラッチ） R/W
P2
P27
P26
P25
P24
P23
P22
P21
P20
FF02H
00H（出力ラッチ） R/W
P3
0
0
0
0
P33
P32
P31
P30
FF03H
00H（出力ラッチ） R/W
P4
0
0
0
0
0
0
P41
P40
FF04H
00H（出力ラッチ） R/W
P6
0
0
0
0
P63
P62
P61
P60
FF06H
00H（出力ラッチ） R/W
P7
P77
P76
P75
P74
P73
P72
P71
P70
FF07H
00H（出力ラッチ） R/W
P12
0
0
0
P124
P120
FF0CH
00H（出力ラッチ） R/W
P13
0
0
0
0
0
0
0
P130
FF0DH
00H（出力ラッチ） R/W
P14
0
0
0
0
0
0
0
P140
FF0EH
00H（出力ラッチ） R/W
Pmn
注
P123
注
P122
P121
注
R/W
m = 0-4, 6, 7, 12-14; n = 0-7
出力データの制御（出力モード時）
注
注
リセット時
入力データの読み出し（入力モード時）
0
0を出力
ロウ・レベルを入力
1
1を出力
ハイ・レベルを入力
P121-P124の出力ラッチは，端子モードが外部クロック入力モードの場合，常に0が読み出されます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
211
78 K0/Kx2
第5章
ポート機能
図5−37 ポート・レジスタのフォーマット（78K0/KE2）
略号
7
6
5
4
3
2
1
0
アドレス
P0
0
P06
P05
P04
P03
P02
P01
P00
FF00H
00H（出力ラッチ） R/W
P1
P17
P16
P15
P14
P13
P12
P11
P10
FF01H
00H（出力ラッチ） R/W
P2
P27
P26
P25
P24
P23
P22
P21
P20
FF02H
00H（出力ラッチ） R/W
P3
0
0
0
0
P33
P32
P31
P30
FF03H
00H（出力ラッチ） R/W
P4
0
0
0
0
P43
P42
P41
P40
FF04H
00H（出力ラッチ） R/W
P5
0
0
0
0
P53
P52
P51
P50
FF05H
00H（出力ラッチ） R/W
P6
0
0
0
0
P63
P62
P61
P60
FF06H
00H（出力ラッチ） R/W
P7
P77
P76
P75
P74
P73
P72
P71
P70
FF07H
00H（出力ラッチ） R/W
P12
0
0
0
P120
FF0CH
00H（出力ラッチ） R/W
P13
0
0
0
0
0
0
0
P130
FF0DH
00H（出力ラッチ） R/W
P14
0
0
0
0
0
0
P141
P140
FF0EH
00H（出力ラッチ） R/W
Pmn
P124
注
P123
注
P122
P121
注
R/W
m = 0-7, 12-14; n = 0-7
出力データの制御（出力モード時）
注
注
リセット時
入力データの読み出し（入力モード時）
0
0を出力
ロウ・レベルを入力
1
1を出力
ハイ・レベルを入力
P121-P124の出力ラッチは，端子モードが外部クロック入力モードの場合，常に0が読み出されます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
212
78 K0/Kx2
第5章
ポート機能
図5−38 ポート・レジスタのフォーマット（78K0/KF2）
略号
7
6
5
4
3
2
1
0
アドレス
P0
0
P06
P05
P04
P03
P02
P01
P00
FF00H
00H（出力ラッチ） R/W
P1
P17
P16
P15
P14
P13
P12
P11
P10
FF01H
00H（出力ラッチ） R/W
P2
P27
P26
P25
P24
P23
P22
P21
P20
FF02H
00H（出力ラッチ） R/W
P3
0
0
0
0
P33
P32
P31
P30
FF03H
00H（出力ラッチ） R/W
P4
P47
P46
P45
P44
P43
P42
P41
P40
FF04H
00H（出力ラッチ） R/W
P5
P57
P56
P55
P54
P53
P52
P51
P50
FF05H
00H（出力ラッチ） R/W
P6
P67
P66
P65
P64
P63
P62
P61
P60
FF06H
00H（出力ラッチ） R/W
P7
P77
P76
P75
P74
P73
P72
P71
P70
FF07H
00H（出力ラッチ） R/W
P12
0
0
0
P124
P120
FF0CH
00H（出力ラッチ） R/W
P13
0
0
0
0
0
0
0
P130
FF0DH
00H（出力ラッチ） R/W
P14
0
0
P145
P144
P143
P142
P141
P140
FF0EH
00H（出力ラッチ） R/W
Pmn
注
P123
注
P122
P121
注
R/W
m = 0-7, 12-14; n = 0-7
出力データの制御（出力モード時）
注
注
リセット時
入力データの読み出し（入力モード時）
0
0を出力
ロウ・レベルを入力
1
1を出力
ハイ・レベルを入力
P121-P124の出力ラッチは，端子モードが外部クロック入力モードの場合，常に0が読み出されます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
213
78 K0/Kx2
第5章
ポート機能
（3）プルアップ抵抗オプション・レジスタ（PUxx）
内蔵プルアップ抵抗を使用するか，しないかを設定するレジスタです。プルアップ抵抗オプション・レ
ジスタで内蔵プルアップ抵抗の使用を指定した端子で，入力モードに設定したビットにのみ，ビット単位
で内部プルアップ抵抗が使用できます。出力モードに設定したビットは，プルアップ抵抗オプション・レ
ジスタの設定にかかわらず，内蔵プルアップ抵抗は接続されません。兼用機能の出力端子として使用する
ときも同様です。
プルアップ抵抗オプション・レジスタは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で
設定します。
リセット信号の発生により，00Hになります。
図5−39 プルアップ抵抗オプション・レジスタのフォーマット（78K0/KB2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PU0
0
0
0
0
0
0
PU01
PU00
FF30H
00H
R/W
PU1
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
FF31H
00H
R/W
PU3
0
0
0
0
PU33
PU32
PU31
PU30
FF33H
00H
R/W
PU12
0
0
0
0
0
0
0
PU120
FF3CH
00H
R/W
PUmn
Pmnの内蔵プルアップ抵抗の選択
（m = 0, 1, 3, 12 ; n = 0-7）
0
内蔵プルアップ抵抗を接続しない
1
内蔵プルアップ抵抗を接続する
R01UH0008JJ0401 Rev.4.01
2010.07.15
214
78 K0/Kx2
第5章
ポート機能
図5−40 プルアップ抵抗オプション・レジスタのフォーマット（78K0/KC2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PU0
0
0
0
0
0
0
PU01
PU00
FF30H
00H
R/W
PU1
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
FF31H
00H
R/W
PU3
0
0
0
0
PU33
PU32
PU31
PU30
FF33H
00H
R/W
PU4
0
0
0
0
0
0
PU41
PU40
FF34H
00H
R/W
PU7
0
0
PU75注
PU74注
PU73
PU72
PU71
PU70
FF37H
00H
R/W
PU12
0
0
0
0
0
0
0
PU120
FF3CH
00H
R/W
PU14注
0
0
0
0
0
0
0
PU140注
FF3EH
00H
R/W
PUmn
Pmnの内蔵プルアップ抵抗の選択
（m = 0, 1, 3, 4, 7, 12, 14 ; n = 0-7）
注
0
内蔵プルアップ抵抗を接続しない
1
内蔵プルアップ抵抗を接続する
48ピン製品のみ。
R01UH0008JJ0401 Rev.4.01
2010.07.15
215
78 K0/Kx2
第5章
ポート機能
図5−41 プルアップ抵抗オプション・レジスタのフォーマット（78K0/KD2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PU0
0
0
0
0
PU03
PU02
PU01
PU00
FF30H
00H
R/W
PU1
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
FF31H
00H
R/W
PU3
0
0
0
0
PU33
PU32
PU31
PU30
FF33H
00H
R/W
PU4
0
0
0
0
0
0
PU41
PU40
FF34H
00H
R/W
PU7
PU77
PU76
PU75
PU74
PU73
PU72
PU71
PU70
FF37H
00H
R/W
PU12
0
0
0
0
0
0
0
PU120
FF3CH
00H
R/W
PU14
0
0
0
0
0
0
0
PU140
FF3EH
00H
R/W
PUmn
Pmnの内蔵プルアップ抵抗の選択
（m = 0, 1, 3, 4, 7, 12, 14 ; n = 0-7）
0
内蔵プルアップ抵抗を接続しない
1
内蔵プルアップ抵抗を接続する
R01UH0008JJ0401 Rev.4.01
2010.07.15
216
78 K0/Kx2
第5章
ポート機能
図5−42 プルアップ抵抗オプション・レジスタのフォーマット（78K0/KE2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PU0
0
PU06
PU05
PU04
PU03
PU02
PU01
PU00
FF30H
00H
R/W
PU1
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
FF31H
00H
R/W
PU3
0
0
0
0
PU33
PU32
PU31
PU30
FF33H
00H
R/W
PU4
0
0
0
0
PU43
PU42
PU41
PU40
FF34H
00H
R/W
PU5
0
0
0
0
PU53
PU52
PU51
PU50
FF35H
00H
R/W
PU7
PU77
PU76
PU75
PU74
PU73
PU72
PU71
PU70
FF37H
00H
R/W
PU12
0
0
0
0
0
0
0
PU120
FF3CH
00H
R/W
PU14
0
0
0
0
0
0
PU141
PU140
FF3EH
00H
R/W
PUmn
Pmnの内蔵プルアップ抵抗の選択
（m = 0, 1, 3-5, 7, 12, 14 ; n = 0-7）
0
内蔵プルアップ抵抗を接続しない
1
内蔵プルアップ抵抗を接続する
R01UH0008JJ0401 Rev.4.01
2010.07.15
217
78 K0/Kx2
第5章
ポート機能
図5−43 プルアップ抵抗オプション・レジスタのフォーマット（78K0/KF2）
略号
7
6
5
4
3
2
1
0
アドレス
リセット時
R/W
PU0
0
PU06
PU05
PU04
PU03
PU02
PU01
PU00
FF30H
00H
R/W
PU1
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
FF31H
00H
R/W
PU3
0
0
0
0
PU33
PU32
PU31
PU30
FF33H
00H
R/W
PU4
PU47
PU46
PU45
PU44
PU43
PU42
PU41
PU40
FF34H
00H
R/W
PU5
PU57
PU56
PU55
PU54
PU53
PU52
PU51
PU50
FF35H
00H
R/W
PU6
PU67
PU66
PU65
PU64
0
0
0
0
FF36H
00H
R/W
PU7
PU77
PU76
PU75
PU74
PU73
PU72
PU71
PU70
FF37H
00H
R/W
PU12
0
0
0
0
0
0
0
PU120
FF3CH
00H
R/W
PU14
0
0
PU145
PU144
PU143
PU142
PU141
PU140
FF3EH
00H
R/W
PUmn
Pmnの内蔵プルアップ抵抗の選択
（m = 0, 1, 3-7, 12, 14 ; n = 0-7）
0
内蔵プルアップ抵抗を接続しない
1
内蔵プルアップ抵抗を接続する
（4）A/Dポート・コンフィギュレーション・レジスタ（ADPC）
P20/ANI0-P27/ANI7端子を，ポートのデジタル入出力／A/Dコンバータのアナログ入力に切り替えるレジ
スタです。
ADPCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
P20/ANI0-P23/ANI3端子：78K0/KB2
P20/ANI0-P25/ANI5端子：78K0/KC2の38ピン製品
P20/ANI0-P27/ANI7端子：上記以外の製品
R01UH0008JJ0401 Rev.4.01
2010.07.15
218
78 K0/Kx2
第5章
A/Dポート・コンフィギュレーション・レジスタ（ADPC）のフォーマット
図5−44
アドレス：FF2FH
ポート機能
リセット時：00H R/W
略号
7
6
5
4
3
2
1
0
ADPC
0
0
0
0
ADPC3
ADPC2
ADPC1
ADPC0
ADPC3
ADPC2
ADPC1
ADPC0
デジタル入出力（D）／アナログ入力（A）の
切り替え
P27/
右以外 KC2の
の製品 38ピン KB2
P26/
P25/
P24/
P23/
P22/
P21/
P20/
ANI7 ANI6 ANI5 ANI4 ANI3 ANI2 ANI1 ANI0
注1
注1
注1
注2
注2
0
0
0
0
A
A
A
A
A
A
A
A
0
0
0
1
A
A
A
A
A
A
A
D
0
0
1
0
A
A
A
A
A
A
D
D
0
0
1
1
A
A
A
A
A
D
D
D
0
1
0
0
A
A
A
A
D
D
D
D
0
1
0
1
A
A
A
D
D
D
D
D
0
1
1
0
A
A
D
D
D
D
D
D
0
1
1
1
A
D
D
D
D
D
D
D
1
0
0
0
D
D
D
D
D
D
D
D
上記以外
注1.
2.
設定禁止
設定可
設定禁止
注意1.
A/D変換で使用するチャネルは，ポート・モード・レジスタ2（PM2）で入力モードに選択し
てください。
2. ADPCにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロックが
停止しているときに，ADPCにデータを書き込まないでください。詳細は第36章
ウエイト
に関する注意事項を参照してください。
5. 4
ポート機能の動作
ポートの動作は，次に示すように入出力モードの設定によって異なります。
5. 4. 1 入出力ポートへの書き込み
（1）出力モードの場合
転送命令により，出力ラッチに値を書き込めます。また，出力ラッチの内容が端子より出力されます。
一度出力ラッチに書き込まれたデータは，もう一度出力ラッチにデータを書き込むまで保持されます。
また，リセット信号が発生したときに，出力ラッチのデータはクリアされます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
219
78 K0/Kx2
第5章
ポート機能
（2）入力モードの場合
転送命令により，出力ラッチに値を書き込めます。しかし，出力バッファがオフしていますので，端子
の状態は変化しません。
一度出力ラッチに書き込まれたデータは，もう一度出力ラッチにデータを書き込むまで保持されます。
また，リセット信号が発生したときに，出力ラッチのデータはクリアされます。
5. 4. 2 入出力ポートからの読み出し
（1）出力モードの場合
転送命令により，出力ラッチの内容が読み出せます。出力ラッチの内容は変化しません。
（2）入力モードの場合
転送命令により，端子の状態が読み出せます。出力ラッチの内容は変化しません。
5. 4. 3 入出力ポートでの演算
（1）出力モードの場合
出力ラッチの内容と演算を行い，結果を出力ラッチに書き込みます。また，出力ラッチの内容が端子よ
り出力されます。
一度出力ラッチに書き込まれたデータは，もう一度出力ラッチにデータを書き込むまで保持されます。
また，リセット信号が発生したときに，出力ラッチのデータはクリアされます。
（2）入力モードの場合
端子レベルをリードし，その内容と演算を行います。演算結果を出力ラッチに書き込みます。しかし，
出力バッファがオフしていますので，端子の状態は変化しません。
また，リセット信号が発生したときに，出力ラッチのデータはクリアされます。
5. 5
兼用機能使用時のポート・モード・レジスタ，出力ラッチの設定
ポート端子を兼用機能の端子として使用する場合，ポート・モード・レジスタ，出力ラッチを表5−6のように
設定してください。
備考
製品により，搭載しているポート端子が異なります。表5−3
R01UH0008JJ0401 Rev.4.01
2010.07.15
ポートの機能を参照してください。
220
78 K0/Kx2
第5章
ポート機能
表5−6 兼用機能使用時のポート・モード・レジスタ，出力ラッチの設定（1/2）
端子名称
兼用機能
名
称
PM××
P××
入出力
P00
TI000
入力
1
×
P01
TI010
入力
1
×
TO00
出力
0
0
P02
SO11
出力
0
0
P03
SI11
入力
1
×
P04
SCK11
入力
1
×
出力
0
1
SSI11
入力
1
×
TI001
入力
1
×
P05
P06
TI011
入力
1
×
TO01
出力
0
0
SCK10
入力
1
×
出力
0
1
TxD0
出力
0
1
SI10
入力
1
×
RxD0
入力
1
×
P12
SO10
出力
0
0
P13
TxD6
出力
0
1
P14
RxD6
入力
1
×
P15
TOH0
出力
0
0
P16
TOH1
出力
0
0
INTP5
入力
1
×
TI50
入力
1
×
出力
0
0
入力
1
×
P10
P11
P17
TO50
P20-P27
注
ANI0-ANI7
注
注 ANI0/P20-ANI7/P27端子の機能は，A/Dポート・コンフィギュレータ・レジスタ（ADPC），アナログ入力チャ
ネル指定レジスタ（ADS），PM2の設定で決定します。
ADPC
アナログ入力選択
PM2
入力モード
出力モード
ADS
ANI0/P20-ANI7/P27端子
ANI選択
アナログ入力（変換対象）
ANI非選択
アナログ入力（非変換対象）
ANI選択
設定禁止
ANI非選択
デジタル入出力選択
備考 ×
入力モード
−
デジタル入力
出力モード
−
デジタル出力
：don’t care
PM×× ：ポート・モード・レジスタ
P××
：ポートの出力ラッチ
R01UH0008JJ0401 Rev.4.01
2010.07.15
221
78 K0/Kx2
第5章
ポート機能
表5−6 兼用機能使用時のポート・モード・レジスタ，出力ラッチの設定（2/2）
端子名称
兼用機能
名
称
PM××
P××
入出力
P30-P32
INTP1-INTP3
入力
1
×
P33
INTP4
入力
1
×
TI51
入力
1
×
TO51
出力
0
0
P60
SCL0
入出力
0
0
P61
SDA0
入出力
0
0
P62
EXSCL0
入力
1
×
P70-P77
KR0-KR7
入力
1
×
P120
INTP0
入力
1
×
EXLVI
入力
1
×
−
×
×
−
×
×
×
×
−
×
×
−
×
×
入力
×
×
PCL
出力
0
0
INTP6
入力
1
×
BUZ
出力
0
0
INTP7
入力
1
×
BUSY0
入力
1
×
SCKA0
入力
1
×
出力
0
1
P121
X1注
P122
X2注
EXCLK
P123
XT1
注
P124
XT2
注
注
EXCLKS
P140
P141
P142
入力
注
P143
SIA0
入力
1
×
P144
SOA0
出力
0
0
P145
STB0
出力
0
0
注 P121-P124端子を，メイン・システム・クロック用発振子接続（X1, X2），サブシステム・クロック発振子接
続（XT1, XT2），メイン・システム・クロック用外部クロック入力（EXCLK），サブシステム・クロック用外
部クロック入力（EXCLKS）として使用する場合は，クロック動作モード選択レジスタ（OSCCTL）でX1発振
モード，XT1発振モードまたは外部クロック入力モードに設定する必要があります（詳細は，6. 3 （1） クロ
ック動作モード選択レジスタ（OSCCTL），（3）サブシステム・クロック端子の動作モードの設定方法を参照）。
OSCCTLのリセット値は00H（P121-P124はすべて入出力ポート）となります。このとき，PM121-PM124,
P121-P124の設定は不要です。
備考1. ×
：don’t care
PM××
：ポート・モード・レジスタ
P×× ：ポートの出力ラッチ
2. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のX1, X2, P31, P32は，オンチップ・デバ
ッグ機能を使用するとき，オンチップ・デバッグ・モード引き込み用（OCD0A, OCD0B, OCD1A, OCD1B）
として使用できます。オンチップ・デバッグ・エミュレータ（QB-MINI2）との接続については，第28章
オ
ンチップ・デバッグ機能（μ PD78F05xxD, 78F05xxDAのみ）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
222
78 K0/Kx2
第5章
5. 6
ポート機能
ポート・レジスタn（Pn）に対する1ビット・メモリ操作命令に関す
る注意事項
入力／出力が混在しているポートに対して1ビット・メモリ操作命令を行った場合，操作対象のビットだけでな
く，操作対象ではない入力ポートの出力ラッチの値も書き換わる可能性があります。
そのため，任意のポートを入力モードから出力モードに切り替える前には，出力ラッチの値を書き直すことを
推奨します。
＜例＞ P10は出力ポート，P11-P17は入力ポート（端子状態はすべてハイ・レベル）で，かつポート1の出力ラ
ッチの値が“00H”のとき，出力ポートP10の出力を1ビット・メモリ操作命令により“ロウ・レベル”
→“ハイ・レベル”とすると，ポート1の出力ラッチの値は，“FFH”になります。
説明： PMnmビット = 1であるポートのPnレジスタへの書き込みの対象は出力ラッチ，読み出しの対象は端子
状態です。
1ビット・メモリ操作命令は78K0/Kx2マイクロコントローラ内部で，次の順序で行われます。
Pnレジスタを8ビット単位で読み出し
対象の1ビットを操作
Pnレジスタへ8ビット単位で書き込み
のとき，出力ポートであるP10は出力ラッチの値（0）を読み出し，入力ポートであるP11-P17は
端子状態を読み出します。このときP11-P17の端子状態が“ハイ･レベル”とすると，読み出し値
は“FEH”となります。
の操作で，値は“FFH”となります。
の操作で，出力ラッチに“FFH”が書き込まれます。
図5−45
1ビット・メモリ操作命令（P10の場合）
P10ビットに対して，
1ビット・メモリ操作
命令（set1 P1.0）
を実行
P10
ロウ・レベル出力
P11-P17
P10
ハイ・レベル出力
P11-P17
端子状態：ハイ・レベル
ポート1の出力ラッチ
0
0
0
0
端子状態：ハイ・レベル
ポート1の出力ラッチ
0
0
0
0
1
1
1
1
1
1
1
1
P10ビットへのビット操作命令
① ポート・レジスタ1（P1）を8ビット単位で読み出す。
・出力ポートであるP10については，ポートの出力ラッチの値（0）を読み出す。
・入力ポートであるP11-P17については，端子状態（1）を読み出す。
② P10ビットをセット（1）する。
③ ②の結果を8ビット単位でポート・レジスタ1（P1）の出力ラッチへ書き込む。
R01UH0008JJ0401 Rev.4.01
2010.07.15
223
78 K0/Kx2
第6章
クロック発生回路
第6章 クロック発生回路
6. 1
クロック発生回路の機能
クロック発生回路は，CPUおよび周辺ハードウエアに供給するクロックを発生する回路です。
システム・クロックおよびクロック発振回路には，次の種類があります。
（1）メイン・システム・クロック
①
X1発振回路
X1, X2に発振子を接続することにより，fX = 1∼20 MHzのクロックを発振します。STOP命令の実行
またはメインOSCコントロール・レジスタ（MOC）により，発振を停止することができます。
②
高速内蔵発振回路
fRH = 8 MHz（TYP.）のクロックを発振します。リセット解除後，CPUは必ずこの高速内蔵発振クロ
ックで動作を開始します。STOP命令の実行または内蔵発振モード・レジスタ（RCM）の設定により，
発振を停止することができます。
また，EXCLK/X2/P122端子から外部メイン・システム・クロック（fEXCLK = 1∼20 MHz）を供給するこ
とができます。STOP命令の実行またはRCMの設定により，外部メイン・システム・クロック入力を無効
にすることができます。
メイン・システム・クロックは，メイン・クロック・モード・レジスタ（MCM）で高速システム・クロ
ック（X1クロックまたは外部メイン・システム・クロック）と高速内蔵発振クロックを切り替えられます。
（2）サブシステム・クロック
注
・サブシステム・クロック発振回路
XT1, XT2に32.768 kHzの発振子を接続することにより，fXT = 32.768 kHzのクロックを発振します。
プロセッサ・クロック・コントロール・レジスタ（PCC）とクロック動作モード選択レジスタ（OSCCTL）
の設定により，発振を停止することができます。
また，EXCLKS/XT2/P124端子から外部サブシステム・クロック（fEXCLKS = 32.768 kHz）を供給すること
ができます。PCCとOSCCTLの設定により，外部サブシステム・クロック入力を無効にすることができま
す。
78K0/KB2には，サブシステム・クロックはありません。
注
備考
fX
：X1クロック発振周波数
fRH
：高速内蔵発振クロック周波数
fEXCLK
：外部メイン・システム・クロック周波数
fXT
：XT1クロック発振周波数
fEXCLKS
：外部サブシステム・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
224
78 K0/Kx2
第6章
クロック発生回路
（3）低速内蔵発振クロック（ウォッチドッグ・タイマ用クロック）
・低速内蔵発振回路
fRL = 240kHz（TYP.）のクロックを発振します。リセット解除後，必ず低速内蔵発振クロックは動
作を開始します。
オプション・バイトで「低速内蔵発振器をソフトウエアにより停止可能」に設定した場合，内蔵発
振モード・レジスタ（RCM）を設定することで，発振を停止することができます。
低速内蔵発振クロックをCPUクロックとして使用することはできません。低速内蔵発振クロックで
動作するハードウエアは次のとおりです。
・ウォッチドッグ・タイマ
7
9
・TMH1（fRL, fRL/2 またはfRL/2 選択時）
備考
6. 2
fRL
：低速内蔵発振クロック周波数
クロック発生回路の構成
クロック発生回路は，次のハードウエアで構成しています。
表6−1 クロック発生回路の構成
項
目
制御レジスタ
構
成
クロック動作モード選択レジスタ（OSCCTL）
プロセッサ・クロック・コントロール・レジスタ（PCC）
内蔵発振モード・レジスタ（RCM）
メインOSCコントロール・レジスタ（MOC）
メイン・クロック・モード・レジスタ（MCM）
発振安定時間カウンタ状態レジスタ（OSTC）
発振安定時間選択レジスタ（OSTS）
発振回路
X1発振回路
XT1発振回路
注
高速内蔵発振回路
低速内蔵発振回路
注
78K0/KB2には，XT1発振回路（サブシステム・クロック）はありません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
225
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図6−1 クロック発生回路のブロック図（78K0/KB2）
内部バス
メインOSC
コントロール・
レジスタ（MOC）
クロック動作モード
選択レジスタ
（OSCCTL）
AMPH EXCLK OSCSEL
メイン・クロック・
モード・レジスタ
（MCM）
MCS
MSTOP
メイン・クロック・
モード・レジスタ
（MCM）
発振安定時間選択
レジスタ（OSTS）
OSTS2 OSTS1 OSTS0
XSEL MCM0
プロセッサ・クロック・
コントロール・
レジスタ（PCC）
PCC2 PCC1 PCC0
3
3
STOP
X1発振安定時間
カウンタ
発振安定時間
MOST MOST MOST MOST MOST カウンタ
11 13 14
15 16 状態レジスタ
（OSTC）
高速システム・クロック
発振回路
X1/P121
X2/EXCLK
/P122
水晶/セラミック
発振
外部入力
クロック
周辺ハードウエア・
クロック切り替え
fXH
周辺ハードウエア・
クロック（fPRS）
制御回路
fX
fEXCLK
システム・クロック fXP
切り替え
プリスケーラ
fXP
2
fXP
22
fXP
23
fXP
24
低速内蔵
fRL
発振回路
（240 kHz(TYP.)）
セレクタ
高速内蔵
fRH
発振回路
（8 MHz (TYP.)）
CPUクロック（fCPU）
ウォッチドッグ・
タイマ，8ビット・
タイマH1
第6章
LSRSTOP RSTOP
内蔵発振モード･
レジスタ（RCM）
内部バス
オプション・
バイト
1：停止不可
0：停止可能
226
クロック発生回路
RSTS
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図6−2 クロック発生回路のブロック図（78K0/KC2, 78K0/KC2, 78K0/KE2, 78K0/KF2）
内部バス
メインOSC
コントロール・
レジスタ（MOC）
クロック動作モード
選択レジスタ
（OSCCTL）
AMPH EXCLK OSCSEL
メイン・クロック・
モード・レジスタ
（MCM）
MCS
MSTOP
メイン・クロック・
モード・レジスタ
（MCM）
発振安定時間選択
レジスタ（OSTS）
OSTS2 OSTS1 OSTS0
プロセッサ・クロック・
コントロール・
レジスタ（PCC）
XTSTART CLS
XSEL MCM0
CSS PCC2 PCC1 PCC0
3
4
STOP
X1発振安定時間
カウンタ
サブシステム・
クロック
発振回路へ
発振安定時間
MOST MOST MOST MOST MOST カウンタ
11 13 14
15 16 状態レジスタ
（OSTC）
高速システム・クロック
発振回路
X1/P121
水晶/セラミック
発振
X2/EXCLK
/P122
周辺ハードウエア・
クロック切り替え
fXH
制御回路
fX
外部入力
クロック
fEXCLK
メイン・システム・ fXP
クロック
切り替え
高速内蔵
fRH
発振回路
（8 MHz (TYP.)）
水晶発振
XT2/EXCLKS
/P124
外部入力
クロック
fXT
1/2
fSUB
fXP
2
fXP
22
fXP
23
fXP
24
CPUクロック（fCPU）
fSUB
2
低速内蔵
fRL
発振回路
（240 kHz(TYP.)）
時計用タイマ，
クロック出力
ウォッチドッグ・
タイマ，8ビット・
タイマH1
fEXCLKS
RSTS
LSRSTOP RSTOP
内蔵発振モード･
レジスタ
（RCM）
内部バス
227
クロック発生回路
クロック動作モード
選択レジスタ
（OSCCTL）
オプション・
バイト
1：停止不可
0：停止可能
第6章
XTSTART EXCLKS OSCSELS
プロセッサ・クロック・
コントロール・
レジスタ（PCC）
プリスケーラ
セレクタ
サブシステム・クロック
発振回路
XT1/P123
周辺ハードウエア・
クロック（fPRS）
78 K0/Kx2
第6章
備考 fX
6. 3
クロック発生回路
：X1クロック発振周波数
fRH
：高速内蔵発振クロック周波数
fEXCLK
：外部メイン・システム・クロック周波数
fXH
：高速システム・クロック周波数
fXP
：メイン・システム・クロック周波数
fPRS
：周辺ハードウエア・クロック周波数
fCPU
：CPUクロック周波数
fXT
：XT1クロック発振周波数
fEXCLKS
：外部サブシステム・クロック周波数
fSUB
：サブシステム・クロック周波数
fRL
：低速内蔵発振クロック周波数
クロック発生回路を制御するレジスタ
クロック発生回路は，次の7種類のレジスタで制御します。
・クロック動作モード選択レジスタ（OSCCTL）
・プロセッサ・クロック・コントロール・レジスタ（PCC）
・内蔵発振モード・レジスタ（RCM）
・メインOSCコントロール・レジスタ（MOC）
・メイン・クロック・モード・レジスタ（MCM）
・発振安定時間カウンタ状態レジスタ（OSTC）
・発振安定時間選択レジスタ（OSTS）
（1）クロック動作モード選択レジスタ（OSCCTL）
高速システム・クロックとサブシステム・クロックの動作モード，内蔵している発振器のゲインを選択
するレジスタです。
OSCCTLは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
228
78 K0/Kx2
第6章
クロック発生回路
図6−3 クロック動作モード選択レジスタ（OSCCTL）のフォーマット（78K0/KB2）
アドレス：FF9FH
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
OSCCTL
EXCLK
OSCSEL
0
0
0
0
0
AMPH
EXCLK
OSCSEL
P121/X1端子
高速システム・クロック
P122/X2/EXCLK端子
端子の動作モード
0
0
入出力ポート・モード
入出力ポート
0
1
X1発振モード
水晶／セラミック発振子接続
1
0
入出力ポート・モード
入出力ポート
1
1
外部クロック入力モード
入出力ポート
AMPH
発振周波数の制御
0
1 MHz≦f XH ≦10 MHz
1
10 MHz＜f XH ≦20 MHz
注意1.
外部クロック入力
高速システム・クロック周波数が10MHzを越える場合は，必ずAMPHに1を設定して
ください。
★
2.
AMPHは，メイン・クロック・モード・レジスタ（MCM）を設定する前に設定して
ください。
3.
AMPHは，リセット解除後，周辺機能を設定する前に設定してください。リセット解
除後1回のみ設定可能です。CPUクロックに高速システム・クロック（X1発振）を選
択する場合は，AMPHに1を設定してから4.06∼16.12 μ s間，CPUクロックに高速シ
ステム・クロック（外部クロック入力）を選択する場合は，AMPHに1を設定してか
ら外部クロックの160クロック分，CPUクロックの供給が停止されます。
4.
AMPH = 1設定時にSTOP命令を実行した場合，CPUクロックが高速内蔵発振クロッ
クのときはSTOPモード解除後に4.06∼16.12 μ s間，CPUクロックが高速システム・
クロック（外部クロック入力）のときはSTOPモード解除後に外部クロックの160ク
ロック分，CPUクロックの供給が停止されます。CPUクロックが高速システム・ク
ロック（X1発振）のときは，STOPモード解除後に発振安定時間をカウントします。
5.
EXCLKとOSCSELを別の値に書き換える場合，メインOSCコントロール・レジスタ
（MOC）のビット7（MSTOP）が1（X1発振回路停止またはEXCLK端子からの外部
クロック無効）であることを必ず確認してください。
6.
備考
ビット1-5には，必ず0を設定してください。
fXH：高速システム・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
229
78 K0/Kx2
第6章
クロック発生回路
図6−4 クロック動作モード選択レジスタ（OSCCTL）のフォーマット
（78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
アドレス：FF9FH
7
略号
OSCCTL
R/W
リセット時：00H
6
5
4
注
注
OSCSELS
EXCLK
OSCSEL
EXCLKS
EXCLK
OSCSEL
高速システム・クロック
3
2
1
0
0
0
0
AMPH
P121/X1端子
P122/X2/EXCLK端子
端子の動作モード
0
0
入出力ポート・モード
入出力ポート
0
1
X1発振モード
水晶／セラミック発振子接続
1
0
入出力ポート・モード
入出力ポート
1
1
外部クロック入力モード
入出力ポート
AMPH
外部クロック入力
発振周波数の制御
0
1 MHz≦f XH ≦10 MHz
1
10 MHz＜f XH ≦20 MHz
EXCLKS，OSCSELSは，XTSTART（プロセッサ・クロック・コントロール・レジスタ
注
（PCC）のビット6）と組み合わせて使用します。（3）サブシステム・クロック端子の動
作モードの設定方法を参照してください。
注意1.
高速システム・クロック周波数が10MHzを越える場合は，必ずAMPHに1を設定して
ください。
★
2.
AMPHは，メイン・クロック・モード・レジスタ（MCM）を設定する前に設定して
ください。
3.
AMPHは，リセット解除後，周辺機能を設定する前に設定してください。リセット解
除後1回のみ設定可能です。CPUクロックに高速システム・クロック（X1発振）を選
択する場合は，AMPHに1を設定してから4.06∼16.12 μ s間，CPUクロックに高速シ
ステム・クロック（外部クロック入力）を選択する場合は，AMPHに1を設定してか
ら外部クロックの160クロック分，CPUクロックの供給が停止されます。
4.
AMPH = 1設定時にSTOP命令を実行した場合，CPUクロックが高速内蔵発振クロッ
クのときはSTOPモード解除後に4.06∼16.12 μ s間，CPUクロックが高速システム・
クロック（外部クロック入力）のときはSTOPモード解除後に外部クロックの160ク
ロック分，CPUクロックの供給が停止されます。CPUクロックが高速システム・ク
ロック（X1発振）のときは，STOPモード解除後に発振安定時間をカウントします。
5.
EXCLKとOSCSELを別の値に書き換える場合，メインOSCコントロール・レジスタ
（MOC）のビット7（MSTOP）が1（X1発振回路停止またはEXCLK端子からの外部
クロック無効）であることを必ず確認してください。
6.
備考
ビット1-3には，必ず0を設定してください。
fXH：高速システム・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
230
78 K0/Kx2
第6章
クロック発生回路
（2）プロセッサ・クロック・コントロール・レジスタ（PCC）
CPUクロックの選択，分周比，サブシステム・クロックの動作モードを設定するレジスタです。
PCCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，01Hになります。
図6−5 プロセッサ・クロック・コントロール・レジスタ（PCC）のフォーマット（78K0/KB2）
アドレス：FFFBH
リセット時：01H
R/W
略号
7
6
5
4
3
2
1
0
PCC
0
0
0
0
0
PCC2
PCC1
PCC0
PCC2
PCC1
PCC0
0
0
0
fXP
0
0
1
fXP/2（デフォルト）
0
1
0
fXP/22
0
1
1
fXP/23
1
0
0
fXP/24
上記以外
注意1.
2.
備考
CPUクロック（fCPU）の選択
設定禁止
ビット3-7には，必ず0を設定してください。
PCCの分周比の設定では，周辺ハードウエア・クロック（fPRS）は分周されません。
fXP
：メイン・システム・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
231
78 K0/Kx2
第6章
クロック発生回路
図6−6 プロセッサ・クロック・コントロール・レジスタ（PCC）のフォーマット
（78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
アドレス：FFFBH
略号
PCC
R/W
リセット時：01H
7
6
注2
XTSTART
0
注1
5
4
3
2
1
0
CLS
CSS
0
PCC2
PCC1
PCC0
CLS
CPUクロックのステータス
0
メイン・システム・クロック
1
サブシステム・クロック
CSS
PCC2
PCC1
PCC0
0
0
0
0
fXP
0
0
1
fXP/2（デフォルト）
0
1
0
fXP/22
0
1
1
fXP/23
1
0
0
fXP/24
0
0
0
fSUB/2
0
0
1
0
1
0
0
1
1
1
0
0
1
上記以外
CPUクロック（fCPU）の選択
設定禁止
注1. ビット5は，Read Onlyです。
2. XTSTARTは，EXCLKS，OSCSELS（クロック動作モード選択レジスタ（OSCCTL）
のビット5, 4）と組み合わせて使用します。（3）サブシステム・クロック端子の動作
モードの設定方法を参照してください。
注意1.
2.
ビット3, 7には，必ず0を設定してください。
PCCの分周比の設定では，周辺ハードウエア・クロック（fPRS）は分周されません。
備考1. fXP
2. fSUB
：メイン・システム・クロック周波数
：サブシステム・クロック周波数
78K0/Kx2マイクロコントローラの一番速い命令はCPUクロック2クロックで実行されます。したがって，
CPUクロック（fCPU）と最小命令実行時間の関係は，表6−2のようになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
232
78 K0/Kx2
第6章
クロック発生回路
表6−2 CPUクロックと最小命令実行時間の関係
CPUクロック（fCPU）
最小命令実行時間：2/fCPU
サブシステム・クロック
メイン・システム・クロック
高速システム・クロック
注1
高速内蔵発振クロック
10 MHz動作時 20 MHz動作時
fXP
注1
8 MHz（TYP.）動作時
32.768 kHz動作時
0.2 μ s
0.1 μ s
0.25 μ s（TYP.）
−
0.4 μ s
0.2 μ s
0.5 μ s（TYP.）
−
fXP/2
2
0.8 μ s
0.4 μ s
1.0 μ s（TYP.）
−
fXP/2
3
1.6 μ s
0.8 μ s
2.0 μ s（TYP.）
−
fXP/2
4
3.2 μ s
1.6 μ s
4.0 μ s（TYP.）
−
fXP/2
fSUB/2
注1.
注2
−
注2
122.1 μ s
−
CPUクロックに供給するメイン・システム・クロックの設定（高速システム・クロック／高速内蔵発振クロ
ック）は，メイン・クロック・モード・レジスタ（MCM）で行います（図6−9参照）。
2.
78K0/KB2には，サブシステム・クロックはありません。
（3）サブシステム・クロック端子の動作モードの設定方法
注
サブシステム・クロック端子の動作モード は，プロセッサ・クロック・コントロール・レジスタ（PCC）
のビット6（XTSTART）とクロック動作モード選択レジスタ（OSCCTL）のビット5, 4（EXCLKS,
OSCSELS）を組み合わせて設定します。
注
78K0/KB2には，サブシステム・クロックはありません。
表6−3 サブシステム・クロック端子の動作モードの設定
（78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
PCC
ビット6
OSCCTL
サブシステム・クロック端子の
ビット5
ビット4
XTSTART EXCLKS
OSCSELS
P123/XT1端子
動作モード
P124/XT2/EXCLKS
端子
0
0
0
入出力ポート・モード
入出力ポート
0
0
1
XT1発振モード
水晶発振子接続
0
1
0
入出力ポート・モード
入出力ポート
0
1
1
外部クロック入力モード
入出力ポート
1
×
×
XT1発振モード
水晶発振子接続
外部クロック入力
注意 XTSTART, EXCLKSとOSCSELSを別の値に書き換える場合，プロセッサ・クロック・コントロール・
レジスタ（PCC）のビット5（CLS）が0（メイン・システム・クロックでCPU動作）であることを
確認してください。
備考
×：don’t care
R01UH0008JJ0401 Rev.4.01
2010.07.15
233
78 K0/Kx2
第6章
クロック発生回路
（4）内蔵発振モード・レジスタ（RCM）
内蔵発振器の動作モードを設定するレジスタです。
RCMは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
注1
リセット信号の発生により，80H になります。
図6−7 内蔵発振モード・レジスタ（RCM）のフォーマット
アドレス：FFA0H
リセット時：80H
注1
R/W
注2
略号
7
6
5
4
3
2
1
0
RCM
RSTS
0
0
0
0
0
LSRSTOP
RSTOP
RSTS
高速内蔵発振器のステータス
0
高速内蔵発振器の発振精度安定待ち中
1
高速内蔵発振器安定動作
LSRSTOP
低速内蔵発振器の発振／停止
0
低速内蔵発振器の発振
1
低速内蔵発振器の停止
RSTOP
注1.
高速内蔵発振器の発振／停止
0
高速内蔵発振器の発振
1
高速内蔵発振器の停止
リセット解除直後は00Hですが，高速内蔵発振器の発振精度安定待ち後に，自動的に
80Hに切り替わります。
2.
注意
ビット7は，Read Onlyです。
RSTOPに1を設定するとき，必ずCPUクロックが高速内蔵発振クロック以外で動作し
ていることを確認してください。具体的には，次のいずれかの条件です。
78K0/KB2の場合
①
・MCS = 1のとき（CPUクロックが高速システム・クロックで動作）
78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2の場合
②
・MCS = 1のとき（CPUクロックが高速システム・クロックで動作）
・CLS = 1のとき（CPUクロックがサブシステム・クロックで動作）
また，高速内蔵発振クロックで動作している周辺ハードウエアを停止してから，
RSTOPに1を設定してください。
（5）メインOSCコントロール・レジスタ（MOC）
高速システム・クロック動作モードを選択するレジスタです。
このレジスタは，高速システム・クロック以外のクロックによるCPU動作時に，X1発振回路を停止また
はEXCLK端子からの外部クロックを無効にする場合に使用します。
MOCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，80Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
234
78 K0/Kx2
第6章
クロック発生回路
図6−8 メインOSCコントロール・レジスタ（MOC）のフォーマット
アドレス：FFA2H
R/W
リセット時：80H
略号
7
6
5
4
3
2
1
0
MOC
MSTOP
0
0
0
0
0
0
0
MSTOP
高速システム・クロックの動作制御
X1発振モード時
外部クロック入力モード時
0
X1発振回路動作
EXCLK端子からの外部クロック有効
1
X1発振回路停止
EXCLK端子からの外部クロック無効
注意1.
MSTOPに1を設定するとき，必ずCPUクロックが高速システム・クロック以外で動
作していることを確認してください。具体的には，次のいずれかの条件です。
78K0/KB2の場合
①
・MCS = 0のとき（CPUクロックが高速内蔵発振クロックで動作）
78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2の場合
②
・MCS = 0のとき（CPUクロックが高速内蔵発振クロックで動作）
・CLS = 1のとき（CPUクロックがサブシステム・クロックで動作）
また，高速システム・クロックで動作している周辺ハードウエアを停止してから，
MSTOPに1を設定してください。
2.
クロック動作モード選択レジスタ（OSCCTL）のビット6（OSCSEL）が0のとき（入出力
ポート・モード），MSTOPに0を設定しないでください。
3.
周辺ハードウエア・クロックを停止すると，周辺ハードウエアは動作不可となります。周
辺ハードウエア・クロック停止後に再開する場合は，周辺ハードウエアを初期化してくだ
さい。
（6）メイン・クロック・モード・レジスタ（MCM）
CPUクロックに供給するメイン・システム・クロックの選択と，周辺ハードウエア・クロックに供給す
るクロックの選択をするレジスタです。
MCMは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
235
78 K0/Kx2
第6章
クロック発生回路
図6−9 メイン・クロック・モード・レジスタ（MCM）のフォーマット
アドレス：FFA1H
R/W
リセット時：00H
注
略号
7
6
5
4
3
2
1
0
MCM
0
0
0
0
0
XSEL
MCS
MCM0
XSEL
MCM0
メイン・システム・クロックと周辺ハードウエアへの供給クロック選択
メイン・システム・クロック（f XP ） 周辺ハードウエア・クロック（f PRS ）
0
0
0
1
1
0
1
1
高速内蔵発振クロック（f RH ）
高速システム・クロック（f XH ）
高速システム・クロック（f XH ）
MCS
注
高速内蔵発振クロック（f RH ）
メイン・システム・クロックのステータス
0
高速内蔵発振クロックで動作
1
高速システム・クロックで動作
ビット1はRead Onlyです。
注意1. XSELはリセット解除後，1回だけ設定が可能です。
2. CPUクロックがサブシステム・クロックで動作しているとき，MCM0を書き換えないでくだ
さい。
3. 次の周辺機能には，XSELとMCM0の設定によらず，fPRS以外のクロックが供給されます。
・ウォッチドッグ・タイマ（低速内蔵発振クロックで動作）
・8ビット・タイマH1のカウント・クロックに「fRL」,「fRL/27」または「fRL/29」を選択時（低
速内蔵発振クロックで動作）
・クロック・ソースに外部クロックを選択している周辺ハードウエア
（ただし，TM0n（n = 0, 1）の外部カウント・クロック選択時（TI00n端子の有効エッジ）
は除く）
（7）発振安定時間カウンタ状態レジスタ（OSTC）
X1クロックの発振安定時間カウンタのカウント状態を示すレジスタです。CPUクロックが高速内蔵発振
クロックまたはサブシステム・クロックで，X1クロックの発振を開始したとき，X1クロックの発振安定時
間を確認することができます。
OSTCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で読み出すことができます。
リセット信号の発生（RESET入力，POC, LVI，WDTによるリセット），STOP命令，MSTOP（MOCレ
ジスタのビット7）= 1により，00Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
236
78 K0/Kx2
第6章
クロック発生回路
図6−10 発振安定時間カウンタ状態レジスタ（OSTC）のフォーマット
アドレス：FFA3H
R
リセット時：00H
略号
7
6
5
4
3
2
1
0
OSTC
0
0
0
MOST11
MOST13
MOST14
MOST15
MOST16
MOST11
MOST13
MOST14
MOST15
MOST16
発振安定時間のステータス
fX = 10 MHz時
1
0
0
0
0
211/fX以上
13
fX = 20 MHz時
204.8 μ s以上 102.4 μ s以上
1
1
0
0
0
2 /fX以上
819.2 μ s以上 409.6 μ s以上
1
1
1
0
0
214/fX以上
1.64 ms以上 819.2 μ s以上
1
1
1
1
1
1
1
1
0
1
15
3.27 ms以上 1.64 ms以上
16
6.55 ms以上 3.27 ms以上
2 /fX以上
2 /fX以上
注意1. 上記時間経過後，MOST11から順番に“1”となっていき，そのまま“1”を保持し
ます。
2. 発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間ま
でのステータスしかセットされないので注意してください。
3. X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含み
ません。
STOPモード解除
X1端子の
電圧波形
a
備考
fX：X1クロック発振周波数
（8）発振安定時間選択レジスタ（OSTS）
STOPモード解除時のX1クロックの発振安定時間を選択するレジスタです。
CPUクロックにX1クロックを選択した場合，STOPモード解除後は，OSTSで設定した時間をウエイトし
ます。
CPUクロックに高速内蔵発振クロックを選択した場合，STOPモード解除後は，OSTCで発振安定時間が
経過したかを確認してください。OSTCでは，あらかじめOSTSで設定した時間までの確認ができます。
OSTSは，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，05Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
237
78 K0/Kx2
第6章
クロック発生回路
図6−11 発振安定時間選択レジスタ（OSTS）のフォーマット
アドレス：FFA4H
R/W
リセット時：05H
略号
7
6
5
4
3
2
1
0
OSTS
0
0
0
0
0
OSTS2
OSTS1
OSTS0
OSTS2
OSTS1
OSTS0
発振安定時間の選択
fX = 10 MHz時
0
0
211/fX
1
13
fX = 20 MHz時
204.8 μ s
102.4 μ s
0
1
0
2 /fX
819.2 μ s
409.6 μ s
0
1
1
214/fX
1.64 ms
819.2 μ s
15
3.27 ms
1.64 ms
16
6.55 ms
3.27 ms
1
0
1
0
0
2 /fX
1
2 /fX
上記以外
設定禁止
注意1. CPUクロックがX1クロック時にSTOPモードへ移行する場合は，STOP命令を実行す
る前にOSTSを設定してください。
2. X1クロックの発振安定時間中は，OSTSレジスタを変更しないでください。
3. 発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間ま
でのステータスしかセットされないので注意してください。
4. X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含み
ません。
STOPモード解除
X1端子の
電圧波形
a
備考
fX：X1クロック発振周波数
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78 K0/Kx2
6. 4
第6章
クロック発生回路
システム・クロック発振回路
6. 4. 1 X1発振回路
X1発振回路はX1, X2端子に接続された水晶振動子またはセラミック発振子（1∼20 MHz）によって発振しま
す。
また，外部クロックを入力することができます。その場合はEXCLK端子にクロック信号を入力してください。
図6−12にX1発振回路の外付け回路例を示します。
図6−12
X1発振回路の外付け回路例
（a）水晶，セラミック発振
（b）外部クロック
VSS
X1
X2
外部クロック
EXCLK
注意を次ページに示します。
6. 4. 2 XT1発振回路
注
XT1発振回路 はXT1, XT2端子に接続された水晶振動子（標準：32.768 kHz）によって発振します。
また，外部クロックを入力することができます。その場合はEXCLKS端子にクロック信号を入力してくださ
い。
図6−13にXT1発振回路の外付け回路例を示します。
注
78K0/KB2には，XT1発振回路はありません。
図6−13
（a）水晶発振
XT1発振回路の外付け回路例
（b）外部クロック
VSS
XT1
32.768
kHz
XT2
外部クロック
EXCLKS
注意を次ページに示します。
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78 K0/Kx2
第6章
クロック発生回路
注意1. X1発振回路およびXT1発振回路を使用する場合は，配線容量などの影響を避けるために，図6−
12, 6−13の破線の部分を次のように配線してください。
・配線は極力短くする。
・他の信号線と交差させない。また，変化する大電流が流れる線と接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位となるようにする。大電流が流れるグラ
ンド・パターンに接地しない。
・発振回路から信号を取り出さない。
特に，XT1発振回路は，低消費電力にするために増幅度の低い回路になっていますのでご注意く
ださい。
図6−14に発振子の接続の悪い例を示します。
図6−14 発振子の接続の悪い例（1/2）
（a）接続回路の配線が長い
（b）信号線が交差している
PORT
VSS
備考
X1
X2
VSS
X1
X2
サブシステム・クロックをご使用の場合は，X1, X2をXT1, XT2と読み替えてください。また，XT2
側に直列に抵抗を挿入してください。
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240
78 K0/Kx2
第6章
クロック発生回路
図6−14 発振子の接続の悪い例（2/2）
（c） 変化する大電流が信号線に
近接している
（d） 発振回路部のグランド・ライン上に電流が流れる
（A点，B点，C点の電位が変動する）
VDD
VSS
X1
Pmn
X2
VSS
X1
X2
大
電
流
A
B
C
大電流
（e）信号を取り出している
VSS
備考
X1
X2
サブシステム・クロックをご使用の場合は，X1, X2をXT1, XT2と読み替えてください。また，XT2
側に直列に抵抗を挿入してください。
注意2. X2とXT1が平行に配線されている場合，X2のクロストーク・ノイズがXT1に相乗し誤動作を引き
起こすことがあります。
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78 K0/Kx2
第6章
クロック発生回路
6. 4. 3 サブシステム・クロックを使用しない場合
注
低消費電力動作や時計動作等のためにサブシステム・クロック を使用する必要のない場合，また入出力ポー
トとして使用しない場合は，XT1, XT2端子を入出力ポート・モード（OSCSELS = 0）にし，次のように処置し
てください。
注 78K0/KB2には，サブシステム・クロックはありません。
・入力時（PM123/PM124 = 1）：
個別に抵抗を介して，VDDまたはVSSに接続してください
・出力時（PM123/PM124 = 0）：
オープンにしてください
備考
OSCSELS：クロック動作モード選択レジスタ（OSCCTL）のビット4
PM123，PM124：ポート・モード・レジスタ12（PM12）のビット3, 4
6. 4. 4 高速内蔵発振回路
78K0/Kx2マイクロコントローラは，高速内蔵発振回路を内蔵しています。内蔵発振モード・レジスタ（RCM）
にて発振を制御できます。
リセット解除後，高速内蔵発振回路は自動的に発振を開始します（8 MHz（TYP.））。
6. 4. 5 低速内蔵発振回路
78K0/Kx2マイクロコントローラは，低速内蔵発振回路を内蔵しています。
低速内蔵発振クロックは，ウォッチドッグ・タイマおよび8ビット・タイマH1のクロックとしてのみ使用しま
す。CPUクロックとして使用できません。
オプション・バイトで「ソフトウエアにより停止可能」または「停止不可」を選択できます。「ソフトウエ
アにより停止可能」に選択した場合，内蔵発振モード・レジスタ（RCM）にて発振を制御できます。
リセット解除後，低速内蔵発振回路は自動的に発振を開始し，オプション・バイトで「ウォッチドッグ・タ
イマを動作許可」に設定した場合は，ウォッチドッグ・タイマを駆動します（240 kHz（TYP.））。
6. 4. 6 プリスケーラ
プリスケーラは，CPUへの供給クロックにメイン・システム・クロックを選択する場合，メイン・システム・
クロックを分周して，クロックを生成します。
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6. 5
第6章
クロック発生回路
クロック発生回路の動作
クロック発生回路は次に示す各種クロックを発生し，かつ，スタンバイ・モードなどのCPUの動作モードを制
御します（図6−1, 図6−2を参照）。
fXP
○メイン・システム・クロック
fXH
・高速システム・クロック
X1クロック
fX
外部メイン・システム・クロック
fRH
・高速内蔵発振クロック
fSUB
○サブシステム・クロック
・XT1クロック
○低速内蔵発振クロック
fEXCLKS
fRL
fCPU
○周辺ハードウエア・クロック
注
注
fXT
・外部サブシステム・クロック
○CPUクロック
fEXCLK
fPRS
78K0/KB2には，サブシステム・クロックはありません。
78K0/Kx2マイクロコントローラでは，リセット解除後，CPUは高速内蔵発振回路の出力により動作を開始しま
す。これにより次のことが可能となります。
（1）セキュリティ機能の強化
リセット解除後に破壊や接続不良などでX1クロックが動かないとき，デフォルトでCPUクロックがX1ク
ロックの場合では，デバイスはその時点で動作不能となってしまいます。しかしCPUのスタート・クロッ
クが高速内蔵発振クロックの場合，リセット解除後に高速内蔵発振クロックで起動することができます。
これにより，リセットの要因をソフトウエアで認識したり，異常時にセーフティ処理を行うなど，最低限
の動作でシステムを安全に終了することが可能となります。
（2）パフォーマンスの向上
X1クロックの発振安定時間を待たずにCPUを起動できるため，トータル・パフォーマンスの向上が可能
です。
電源電圧投入時のクロック発生回路の動作を，図6−15に示します。
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第6章
クロック発生回路
図6−15 電源電圧投入時のクロック発生回路の動作
（1.59 V POCモード設定時（オプション・バイト：POCMODE = 0））
電源電圧
（VDD）
1.8 V注1, 2
1.59 V
(TYP.)
0.5 V/ms
(MIN.)注1, 2
0V
内部リセット信号 ①
リセット処理
(11∼45 μs )
③
電圧安定待ち
(1.93∼5.39 ms)
⑤
高速内蔵発振クロック
CPUクロック
ソフトウエアにて
切り替え
高速システム・クロック
⑤
サブシステム・クロック
②
高速内蔵発振
クロック（fRH）
注3
高速システム・
クロック（fXH）
（X1発振選択時）
④
X1クロック発振安定時間：211/fX-216/fX注4
サブシステム・
クロック（fSUB）
（XT1発振選択時）注5
④
ソフトウエアにて
X1発振を開始に設定
ソフトウエアにて
XT1発振を開始に設定
①
電源投入後，パワーオン・クリア（POC）回路による内部リセット信号が発生されます。
②
電源電圧が1.59 V (TYP.) を越えると，リセットが解除され，高速内蔵発振器が自動的に発振開始されます。
③
電源電圧が0.5 V/ms (MIN.) の傾きで立ち上がると，リセット解除後に電源／レギュレータの電圧安定待ち時間
が経過してから，リセット処理が行われたのちに，CPUが高速内蔵発振クロックで動作開始します。
X1クロックまたはXT1クロックは，ソフトウエアにて発振開始を設定してください（6. 6. 1 高速システム・ク
④
ロックの制御例の(1)，6. 6. 3 サブシステム・クロックの制御例の(1)を参照）。
CPUをX1クロックまたはXT1クロックに切り替える場合は，クロックの発振安定待ち後に，ソフトウエアにて
⑤
切り替えを設定してください（6. 6. 1 高速システム・クロックの制御例の(3)，6. 6. 3 サブシステム・クロック
の制御例の(3)を参照）。
注1.
標準品，(A) 水準品では，電源投入時から1.8 Vに達するまでの電圧の立ち上がりが，0.5 V/ms (MIN.) よりも
緩やかな場合は，電源投入時から1.8 Vに達するまで，RESET端子にロウ･レベルを入力するか，オプション・
バイトで2.7 V/1.59 V POCモードを設定（POCMODE = 1）してください（図6−16参照）。1.8 Vに達するま
でRESET端子にロウ･レベルを入力したとき，RESET端子によるリセット解除後は，図6−15の②以降と同様
のタイミングで動作します。
2.
(A2) 水準品では，電源投入時から2.7 Vに達するまでの電圧の立ち上がりが，0.75 V/ms (MIN.) よりも緩や
かな場合は，電源投入時から2.7 Vに達するまで，RESET端子にロウ･レベルを入力してください。2.7 Vに達
するまでRESET端子にロウ･レベルを入力したとき，RESET端子によるリセット解除後は，図6−15の②以降
と同様のタイミングで動作します。
3.
高速内蔵発振クロックの発振精度安定待ち時間は，内部の電圧安定待ち時間に含まれます。
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注4.
第6章
クロック発生回路
リセット解除時（上図）およびCPUクロックが高速内蔵発振クロックの場合のSTOPモード解除時は，X1ク
ロックの発振安定時間を発振安定時間カウンタ状態レジスタ（OSTC）で確認してください。またCPUクロッ
クが高速システム・クロック（X1発振）の場合，STOPモード解除時の発振安定時間を，発振安定時間選択レ
ジスタ（OSTS）で設定してください。
5.
78K0/KB2には，サブシステム・クロックはありません。
注意
EXCLK端子およびEXCLKS端子からの外部クロック入力を使用する場合，発振安定待ち時間は不要です。
備考
マイコン動作中，ソフトウエアの設定により，CPUクロックとして使用していないクロックを停止すること
ができます。また，高速内蔵発振クロックと高速システム・クロックはSTOP命令の実行により，クロックを
停止することができます（6. 6. 1 高速システム・クロックの制御例の(4)，6. 6. 2 高速内蔵発振クロックの
制御例の(3)，6. 6. 3 サブシステム・クロックの制御例の(4)を参照）。
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78 K0/Kx2
第6章
クロック発生回路
図6−16 電源電圧投入時のクロック発生回路の動作
（2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1））
2.7 V (TYP.)
電源電圧
（VDD）
0V
内部リセット信号
①
③
リセット処理
(11∼45 μs )
⑤
高速内蔵発振クロック
CPUクロック
ソフトウエアにて
切り替え
高速システム・クロック
⑤
サブシステム・クロック
②
高速内蔵発振
クロック（fRH）
高速システム・
クロック（fXH）
（X1発振選択時）
発振精度安定待ち
(86∼361 μs)
④
X1クロック発振安定時間：
211/fX-216/fX注1
サブシステム・
クロック（fSUB）
（XT1発振選択時）注2
ソフトウエアにて ④
X1発振を開始に設定
ソフトウエアにて
XT1発振を開始に設定
①
電源投入後，パワーオン・クリア（POC）回路による内部リセット信号が発生されます。
②
電源電圧が2.7 V (TYP.) を越えると，リセットが解除され，高速内蔵発振器が自動的に発振開始されます。
③
リセット解除後，リセット処理が行われたのちに，CPUが高速内蔵発振クロックで動作開始します。
④
X1クロックまたはXT1クロックは，ソフトウエアにて発振開始を設定してください（6. 6. 1 高速システム・ク
ロックの制御例の(1)，6. 6. 3 サブシステム・クロックの制御例の(1)を参照）。
CPUをX1クロックまたはXT1クロックに切り替える場合は，クロックの発振安定待ち後に，ソフトウエアにて
⑤
切り替えを設定してください（6. 6. 1 高速システム・クロックの制御例の(3)，6. 6. 3 サブシステム・クロック
の制御例の(3)を参照）。
注1.
リセット解除時（上図）およびCPUクロックが高速内蔵発振クロックの場合のSTOPモード解除時は，X1ク
ロックの発振安定時間を発振安定時間カウンタ状態レジスタ（OSTC）で確認してください。またCPUクロッ
クが高速システム・クロック（X1発振）の場合，STOPモード解除時の発振安定時間を，発振安定時間選択レ
ジスタ（OSTS）で設定してください。
2.
78K0/KB2には，サブシステム・クロックはありません。
注意 1. 電源電圧が1.59 V（TYP.）に達したあと，1.93∼5.39 msの電圧安定待ち時間が必要となります。1.59 V
（TYP.）から2.7 V（TYP.）に達する時間が，1.93 ms以内の場合は，リセット処理前に0∼5.39 msの電源安
定待ち時間が自動的に発生します。
2. EXCLK端子およびEXCLKS端子からの外部クロック入力を使用する場合，発振安定待ち時間は不要です。
備考
マイコン動作中，ソフトウエアの設定により，CPUクロックとして使用していないクロックを停止すること
ができます。また，高速内蔵発振クロックと高速システム・クロックはSTOP命令の実行により，クロックを
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246
78 K0/Kx2
第6章
クロック発生回路
停止することができます（6. 6. 1 高速システム・クロックの制御例の(4)，6. 6. 2 高速内蔵発振クロックの
制御例の(3)，6. 6. 3 サブシステム・クロックの制御例の(4)を参照）。
6. 6
クロックの制御
6. 6. 1 高速システム・クロックの制御例
高速システム・クロックは，次の2種類があります。
・X1クロック
：X1，X2端子に水晶／セラミック発振子接続
・外部メイン・システム・クロック ：EXCLK端子に外部クロック入力
また，未使用時では，X1/P121，X2/EXCLK/P122端子を入出力ポートとして使用できます。
注意
X1/P121，X2/EXCLK/P122端子のリセット解除時は，入出力ポート・モードです。
次の設定手順例を，以下に示します。
（1）X1クロックを発振する場合
（2）外部メイン・システム・クロックを使用する場合
（3）高速システム・クロックをCPUクロック，周辺ハードウエア・クロックとして使用する場合
（4）高速システム・クロックを停止する場合
（1） X1クロックを発振する場合の設定手順例
①
周波数の設定（OSCCTLレジスタ）
AMPHで，使用する周波数に応じて，内蔵している発振器のゲインを設定します
注
AMPH
発振周波数の制御
0
1 MHz≦f XH ≦10 MHz
1
10 MHz＜f XH ≦20 MHz
AMPHは，リセット解除後，周辺機能を設定する前に設定してください。リセット解除後1回の
注
み設定可能です。AMPHに1を設定してから4.06∼16.12 μ s間，CPUクロックの供給が停止され
ます。
fXH：高速システム・クロック周波数
備考
②
P121/X1，P122/X2/EXCLK端子の設定，動作モードの選択（OSCCTLレジスタ）
EXCLKを0，OSCSELを1に設定すると，ポート・モードからX1発振モードへ切り替わります。
EXCLK
OSCSEL
高速システム・クロック
P121/X1端子
P122/X2/EXCLK端子
端子の動作モード
0
③
1
X1発振モード
水晶／セラミック発振子接続
X1クロックの発振制御（MOCレジスタ）
MSTOPを0に設定すると，X1発振回路が発振を開始します。
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78 K0/Kx2
第6章
④
クロック発生回路
X1クロックの発振安定待ち
OSTCレジスタを確認し，必要な時間の経過をウエイトします。
ウエイト中は，高速内蔵発振クロックで他のソフトウエア処理を実行できます。
注意1.
2.
X1クロック動作中にEXCLK，OSCSELを書き換えないでください
電源電圧が，使用するクロックの動作可能電圧（第30章
電気的特性（標準品）∼第33章
電気
的特性（(A2) 水準品：TA = −40∼＋125 ℃）を参照）に達してから，X1クロックの設定を行っ
てください。
（2） 外部メイン・システム・クロックを使用する場合の設定手順例
①
周波数の設定（OSCCTLレジスタ）
AMPHで，使用する周波数を設定します
注
AMPH
発振周波数の制御
0
1 MHz≦f XH ≦10 MHz
1
10 MHz＜f XH ≦20 MHz
AMPHは，リセット解除後，周辺機能を設定する前に設定してください。リセット解除後1回の
注
み設定可能です。AMPHに1を設定してから外部クロックの160クロック分，CPUクロックの供
給が停止されます。
fXH：高速システム・クロック周波数
備考
②
P121/X1, P122/X2/EXCLK端子の設定，動作モードの選択（OSCCTLレジスタ）
EXCLK，OSCSELをそれぞれ1に設定すると，ポート・モードから外部クロック入力モードへ切り
替えます。
EXCLK
OSCSEL
高速システム・クロック
P121/X1端子
P122/X2/EXCLK端子
端子の動作モード
1
③
1
外部クロック入力モード
入出力ポート
外部クロック入力
外部メイン・システム・クロックの入力制御（MOCレジスタ）
MSTOPを0に設定すると，外部メイン・システム・クロックの入力が有効になります。
注意1.
2.
外部メイン・システム・クロック動作中にEXCLK，OSCSELを書き換えないでください。
電源電圧が，使用するクロックの動作可能電圧（第30章
電気的特性（標準品）∼第33章
電気
的特性（(A2) 水準品：TA = −40∼＋125 ℃）を参照）に達してから，外部メイン・システム・ク
ロックの設定を行ってください。
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78 K0/Kx2
第6章
クロック発生回路
（3）高速システム・クロックをCPUクロック，周辺ハードウエア・クロックとして使用する場合の設定手順例
①
注
高速システム・クロックの発振を設定
（6. 6. 1（1） X1クロックを発振する場合の設定手順例，または（2） 外部メイン・システム・クロッ
クを使用する場合の設定手順例を参照）。
注
②
高速システム・クロック動作中の場合，①の設定不要です。
高速システム・クロックをメイン・システム・クロックに設定（MCMレジスタ）
XSELとMCM0をそれぞれ1に設定すると，メイン・システム・クロックと周辺ハードウエアに，高
速システム・クロックが供給されます。
XSEL
MCM0
メイン・システム・クロックと周辺ハードウエアへの供給クロック選択
メイン・システム・クロック（f XP ） 周辺ハードウエア・クロック（f PRS ）
1
注意
1
高速システム・クロック（f XH ）
高速システム・クロック（f XH ）
メイン・システム・クロックに高速システム・クロックを選択した場合，周辺ハードウエア・
クロックに高速システム・クロック以外のクロックを設定することはできません。
③
メイン・システム・クロックをCPUクロックに選択，分周比の選択（PCCレジスタ）
CSSを0に設定すると，CPUにメイン・システム・クロックが供給されます。CPUクロックの分周比
を選択する場合は，PCC0，PCC1，PCC2で選択します。
CSS
PCC2
PCC1
PCC0
0
0
0
0
fXP
0
0
1
fXP/2（デフォルト）
0
1
0
fXP/22
0
1
1
fXP/23
1
0
0
fXP/24
上記以外
CPUクロック（fCPU）の選択
設定禁止
（4）高速システム・クロックを停止する場合の設定手順例
高速システム・クロックを停止するには，次の2つの方法があります。
・STOP命令を実行し，X1発振を停止する（外部クロックを使用している場合は，クロック入力無効）
・MSTOPを1に設定し，X1発振を停止する（外部クロックを使用している場合は，クロック入力無効）
（a） STOP命令を実行する場合
①
周辺ハードウエアの停止を設定
STOPモード中に使用できない周辺ハードウエアをすべて停止します（STOPモード中に使用で
きない周辺ハードウエアについては，第22章
②
スタンバイ機能を参照してください）。
スタンバイ解除後のX1クロックの発振安定時間の設定
CPUがX1クロックで動作している場合，STOP命令実行前までにOSTSレジスタの値を設定しま
す。
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第6章
③
クロック発生回路
STOP命令の実行
STOP命令を実行すると，STOPモードに移行し，X1発振は停止します（外部クロック入力は無
効になります）。
（b） MSTOPを1に設定し，X1発振を停止（外部クロック入力を無効）する場合
①
CPUクロックのステータス（PCC, MCMレジスタ）を確認
CLSとMCSで，CPUクロックが高速システム・クロック以外で動作しているかを確認します。
CLS = 0，MCS = 1の場合，CPUに高速システム・クロックが供給されていますので，CPUクロ
ックを高速システム・クロック以外のクロックに変更してください。
・78K0/KB2
MCS
CPUクロックのステータス
0
高速内蔵発振クロック
1
高速システム・クロック
・78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2
②
CLS
MCS
CPUクロックのステータス
0
0
高速内蔵発振クロック
0
1
高速システム・クロック
1
×
サブシステム・クロック
高速システム・クロックの停止（MOCレジスタ）
MSTOPを1に設定すると，X1発振は停止します（外部クロック入力は無効になります）。
注意
MSTOPに1を設定するとき，必ずMCS = 0またはCLS = 1であることを確認してください。ま
た，高速システム・クロックで動作している周辺ハードウエアを停止してください。
6. 6. 2 高速内蔵発振クロックの制御例
次の設定手順例を，以下に示します。
（1）高速内蔵発振クロックの発振を再開する場合
（2）高速内蔵発振クロックをCPUクロック，高速内蔵発振クロックまたは高速システム・クロックを周辺ハ
ードウエア・クロックとして使用する場合
（3）高速内蔵発振クロックを停止する場合
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第6章
クロック発生回路
注1
（1）高速内蔵発振クロックの発振を再開する場合の設定手順例
①
高速内蔵発振クロック発振の再開の設定（RCMレジスタ）
RSTOPを0に設定すると高速内蔵発振クロックは発振を再開します。
②
高速内蔵発振クロック発振精度安定時間待ち（RCMレジスタ）
注2
RSTSに1がセットされるまでウエイトします 。
注1.
リセット解除後，高速内蔵発振器は自動的に発振し，高速内蔵発振クロックがCPUクロックとして
選択されます。
2.
CPUクロック，周辺ハードウエア・クロックに精度が必要ない場合はウエイト省略可能です。
（2）高速内蔵発振クロックをCPUクロック，高速内蔵発振クロックまたは高速システム・クロックを周辺ハー
ドウエア・クロックとして使用する場合
①
・高速内蔵発振クロックの発振を再開
注
（6. 6. 2（1） 高速内蔵発振クロックの発振を再開する場合の設定手順例を参照）。
・高速システム・クロックを発振
注
（周辺ハードウエア・クロックとして高速システム・クロックを使用する場合に設定必要。6. 6. 1（1）
X1クロックを発振する場合の設定手順例，（2）外部メイン・システム・クロックを使用する場合の
設定手順例を参照）
注
②
高速内蔵発振クロック，高速システム・クロック動作中の場合，①の設定不要です。
メイン・システム・クロックと周辺ハードウエアへの供給クロック選択（MCMレジスタ）
XSELとMCM0で，メイン・システム・クロックと周辺ハードウエア・クロックを設定してください。
XSEL
MCM0
メイン・システム・クロックと周辺ハードウエアへの供給クロック選択
メイン・システム・クロック（f XP ） 周辺ハードウエア・クロック（f PRS ）
③
0
0
0
1
1
0
高速内蔵発振クロック（f RH ）
高速内蔵発振クロック（f RH ）
高速システム・クロック（f XH ）
CPUクロックの分周比の選択（PCCレジスタ）
CSSを0に設定すると，CPUにメイン・システム・クロックが供給されます。CPUクロックの分周比
を選択する場合は，PCC0，PCC1，PCC2で選択します。
CSS
PCC2
PCC1
PCC0
0
0
0
0
fXP
0
0
1
fXP/2（デフォルト）
0
1
0
fXP/22
0
1
1
fXP/23
1
0
0
fXP/24
上記以外
R01UH0008JJ0401 Rev.4.01
2010.07.15
CPUクロック（fCPU）の選択
設定禁止
251
78 K0/Kx2
第6章
クロック発生回路
（3）高速内蔵発振クロックを停止する場合の設定手順例
高速内蔵発振クロックを停止するには，次の2つの方法があります。
・STOP命令を実行し，STOPモードに移行する
・RSTOPを1に設定し，高速内蔵発振クロックを停止する
（a） STOP命令を実行する場合
①
周辺ハードウエアの設定
STOPモード中に使用できない周辺ハードウエアをすべて停止します（STOPモード中に使用で
きない周辺ハードウエアについては，第22章
②
スタンバイ機能を参照してください）。
スタンバイ解除後のX1クロックの発振安定時間の設定
CPUがX1クロックで動作している場合，STOP命令実行前までにOSTSレジスタの値を設定しま
す。STOPモード解除後，すぐにCPUを動作したい場合は，MCM0を0に設定し，CPUクロックを
高速内蔵発振クロックに切り替え，RSTS = 1であることを確認します。
STOP命令の実行
③
STOP命令を実行すると，STOPモードに移行し，高速内蔵発振クロックは停止します。
（b） RSTOPを1に設定し，高速内蔵発振クロックを停止する場合
CPUクロックのステータスを確認（PCC，MCMレジスタ）
①
CLSとMCSで，CPUクロックが高速内蔵発振クロック以外で動作していることを確認します。
CLS = 0, MCS = 0の場合，CPUに高速内蔵発振クロックが供給されていますので，CPUクロック
を高速内蔵発振クロック以外のクロックに変更してください。
・78K0/KB2
MCS
CPUクロックのステータス
0
高速内蔵発振クロック
1
高速システム・クロック
・78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2
CLS
MCS
0
0
高速内蔵発振クロック
0
1
高速システム・クロック
1
×
サブシステム・クロック
②
CPUクロックのステータス
高速内蔵発振クロックの停止（RCMレジスタ）
RSTOPを1に設定すると，高速内蔵発振クロックが停止します。
注意
RSTOPに1を設定するとき，必ずMCS =1またはCLS = 1であることを確認してください。ま
た，高速内蔵発振クロックで動作している周辺ハードウエアを停止してください。
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252
78 K0/Kx2
第6章
クロック発生回路
6. 6. 3 サブシステム・クロックの制御例
サブシステム・クロック注は，次の2種類があります。
・XT1クロック
：XT1，XT2端子に水晶発振子接続
・外部サブシステム・クロック
：EXCLKS端子に外部クロック入力
また，未使用時では，XT1/P123，XT2/EXCLKS/P124端子を入出力ポートとして使用できます。
注
78K0/KB2には，サブシステム・クロックはありません。
注意1.
XT1/P123，XT2/EXCLKS/P124端子のリセット解除時は，入出力ポート・モードです。
2. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが停止し
ている場合，およびSTOPモード時の場合，周辺ハードウエアの端子からの外部クロックで周辺ハー
ドウエアを動作開始させないでください。
次の設定手順例を，以下に示します。
（1）XT1クロックを発振する場合
（2）外部サブシステム・クロックを使用する場合
（3）サブシステム・クロックをCPUクロックとして使用する場合
（4）サブシステム・クロックを停止する場合
（1） XT1クロックを発振する場合の設定手順例
①
XT1，XT2端子の設定，動作モードの選択（PCC, OSCCTLレジスタ）
XTSTART, EXCLKS，OSCSELSを次のいずれかに設定すると，ポート・モードからXT1発振モード
へ切り替わります。
XTSTART
EXCLKS OSCSELS サブシステム・クロッ
ク端子の動作モード
備考
②
0
0
1
1
×
×
XT1発振モード
P123/XT1端子
P124/XT2/
EXCLKS端子
水晶／セラミック発振子接続
×：don’t care
サブシステム・クロックの発振安定待ち
タイマ機能などを用いて，サブシステム・クロックに必要な発振安定時間をソフトウエアにてウエ
イトしてください。
注意
サブシステム・クロック動作中にXTSTART, EXCLKS, OSCSELSを書き換えないでください。
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253
78 K0/Kx2
第6章
クロック発生回路
（2）外部サブシステム・クロックを使用する場合の設定手順例
XT1, XT2端子の設定，XT1クロック／外部クロックの選択，発振制御（PCC, OSCCTLレジスタ）
①
XTSTARＴを0，EXCLKSとOSCSELSを1に設定すると，ポート・モードから外部クロック入力モー
ドへ切り替わります。この場合，EXCLKS/XT2/P124端子に外部クロックを入力してください。
XTSTART
EXCLKS OSCSELS サブシステム・クロック
P123/XT1端子
EXCLKS端子
端子の動作モード
0
注意
1
1
外部クロック入力モード
P124/XT2/
入出力ポート
外部クロック入力
サブシステム・クロック動作中にXTSTART, EXCLKS, OSCSELSを書き換えないでください。
（3）サブシステム・クロックをCPUクロックとして使用する場合の設定手順例
①
サブシステム・クロックを発振
注
（6. 6. 3（1） XT1クロックを発振する場合の設定手順例，（2）外部サブシステム・クロックを使用す
る場合の設定手順例を参照）
注
②
サブシステム・クロック動作中の場合，①の設定不要です。
CPUクロックの切り替え（PCCレジスタ）
CSSに1を設定すると，CPUにサブシステム・クロックが供給されます。
CSS
PCC2
PCC1
PCC0
1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
CPUクロック（fCPU）の選択
fSUB/2
上記以外
設定禁止
（4）サブシステム・クロックを停止する場合の設定手順例
①
CPUクロックのステータスを確認（PCC, MCMレジスタ）
CLSとMCSで，CPUクロックがサブシステム・クロック以外で動作しているかを確認します。
CLS = 1の場合，CPUにサブシステム・クロックが供給されていますので，CPUクロックをサブシ
ステム・クロック以外のクロックに変更してください。
CLS
MCS
0
0
高速内蔵発振クロック
0
1
高速システム・クロック
1
×
サブシステム・クロック
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CPUクロックのステータス
254
78 K0/Kx2
第6章
②
クロック発生回路
サブシステム・クロックの停止（OSCCTLレジスタ）
OSCSELSを0に設定すると，XT1発振が停止します（外部クロック入力は無効になります）。
注意1.
OSCSELSに0を設定するとき，必ずCLS = 0であることを確認してください。また，サブシステム・
クロックで時計用タイマが動作している場合は，時計用タイマの動作を停止してください。
2.
STOP命令でサブシステム・クロックの発振を停止することはできません。
6. 6. 4 低速内蔵発振クロックの制御例
低速内蔵発振クロックは，CPUクロックとして使用することはできません。
次の周辺ハードウエアのみを動作させることができます。
・ウォッチドッグ・タイマ
・8ビット・タイマH1（カウント・クロックにfRLを選択した場合）
また，オプション・バイトにより，次の動作モードを選択できます。
・低速内蔵発振器の発振停止不可
・ソフトウエアにて低速内蔵発振器の発振停止可
リセット解除後，低速内蔵発振器は自動的に発振します。オプション・バイトで「ウォッチドッグ・タイマ
を動作許可」に設定した場合は，ウォッチドッグ・タイマを駆動します（240 kHz（TYP.））
（1）低速内蔵発振クロックを停止する場合の設定手順例
①
LSRSTOPを1に設定（RCMレジスタ）
LSRSTOPを1に設定すると，低速内蔵発振クロックは発振を停止します。
（2）低速内蔵発振クロックの発振を再開する場合の設定手順例
①
LSRSTOPを0に設定（RCMレジスタ）
LSRSTOPを0に設定すると，低速内蔵発振クロックは発振を再開します。
注意
オプション・バイトにて「低速内蔵発振器の発振停止不可」に設定している場合，低速内蔵発振クロッ
クの発振制御はできません。
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255
78 K0/Kx2
第6章
クロック発生回路
6. 6. 5 CPUクロック，周辺ハードウエア・クロックへの供給クロック
CPUクロック，周辺ハードウエア・クロックへの供給クロックとレジスタの設定を次に示します。
表6−4 CPUクロック，周辺ハードウエア・クロックへの供給クロックとレジスタの設定（78K0/KB2）
供給クロック
CPUクロックへの
周辺ハードウエア・クロックへ
供給クロック
の供給クロック
XSEL
MCM0
EXCLK
0
×
×
X1クロック
1
0
0
外部メイン・システム・クロック
1
0
1
X1クロック
1
1
0
外部メイン・システム・クロック
1
1
1
高速内蔵発振クロック
高速内蔵発振クロック
備考1. 78K0/KB2には，サブシステム・クロックはありません。
2. XSEL
：メイン・クロック・モード・レジスタ（MCM）のビット2
MCM0 ：MCMのビット0
EXCLK ：クロック動作モード選択レジスタ（OSCCTL）のビット7
×
：don’t care
表6−5 CPUクロック，周辺ハードウエア・クロックへの供給クロックとレジスタの設定
（78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
XSEL
CSS
MCM0
EXCLK
0
0
×
×
X1クロック
1
0
0
0
外部メイン・システム・クロック
1
0
0
1
X1クロック
1
0
1
0
外部メイン・システム・クロック
1
0
1
1
高速内蔵発振クロック
0
1
×
×
X1クロック
1
1
0
0
1
1
1
0
1
1
0
1
1
1
1
1
供給クロック
CPUクロックへの
周辺ハードウエア・クロックへ
供給クロック
の供給クロック
高速内蔵発振クロック
高速内蔵発振クロック
サブシステム・クロック
外部メイン・システム・クロック
備考 XSEL
CSS
：メイン・クロック・モード・レジスタ（MCM）のビット2
：プロセッサ・クロック・コントロール・レジスタ（PCC）のビット4
MCM0 ：MCMのビット0
EXCLK ：クロック動作モード選択レジスタ（OSCCTL）のビット7
×
：don’t care
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256
78 K0/Kx2
第6章
クロック発生回路
6. 6. 6 CPUクロック状態移行図
この製品のCPUクロック状態移行図を図6−17，図6−18に示します。
図6−17
CPUクロック状態移行図（1.59 V POCモード設定時（オプション・バイト：POCMODE = 0），78K0/KB2）
電源ON
低速内蔵発振：ウエイクアップ
高速内蔵発振：ウエイクアップ
X1発振/EXCLK入力：停止（入出力ポート・モード）
VDD＜1.59 V（TYP.）
（A） リセット解除
VDD≧1.59 V（TYP.）
低速内蔵発振：動作中
高速内蔵発振：動作中
X1発振/EXCLK入力：停止（入出力ポート・モード）
（B）
低速内蔵発振：動作可
高速内蔵発振：動作中
X1発振/EXCLK入力：CPU選択可
CPU:高速内蔵発振
動作中
VDD≧1.8 V（MIN.）注
（H）
CPU:高速内蔵発振
→STOP
低速内蔵発振：動作可
高速内蔵発振：停止
X1発振/EXCLK入力：停止
（E）
低速内蔵発振：動作可
高速内蔵発振：CPU選択可
X1発振/EXCLK入力：動作中
（C）
CPU:高速内蔵発振
→HALT
CPU:X1発振/EXCLK入力
動作中
（I）
（F）
CPU:X1発振/EXCLK入力
→STOP
CPU:X1発振/EXCLK入力
→HALT
低速内蔵発振：動作可
高速内蔵発振：動作可
X1発振/EXCLK入力：動作中
注
備考
低速内蔵発振：動作可
高速内蔵発振：動作中
X1発振/EXCLK入力：動作可
低速内蔵発振：動作可
高速内蔵発振：停止
X1発振/EXCLK入力：停止
標準品，(A) 水準品：1.8 V， (A2) 水準品：2.7 V
2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）では，電源投入後，電源電圧が2.7 V
（TYP.）を越えると上図の（A）に移行し，リセット処理（11∼45 μ s）後に上図の（B）に移行します。
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2010.07.15
257
78 K0/Kx2
図6−18
第6章
クロック発生回路
CPUクロック状態移行図（1.59 V POCモード設定時（オプション・バイト：POCMODE = 0），
78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
低速内蔵発振：ウエイクアップ
高速内蔵発振：ウエイクアップ
X1発振/EXCLK入力：停止（入出力ポート・モード）
XT1発振/EXCLKS入力：停止（入出力ポート・モード）
電源ON
VDD＜1.59 V（TYP.）
VDD≧1.59 V（TYP.）
（A） リセット解除
低速内蔵発振：動作中
高速内蔵発振：動作中
X1発振/EXCLK入力：停止（入出力ポート・モード）
XT1発振/EXCLKS入力：停止（入出力ポート・モード）
低速内蔵発振：動作可
高速内蔵発振：CPU選択可
X1発振/EXCLK入力：CPU選択可
XT1発振/EXCLKS入力：動作中
低速内蔵発振：動作可
高速内蔵発振：動作中
X1発振/EXCLK入力：CPU選択可
XT1発振/EXCLKS入力：CPU選択可
VDD≧1.8 V（MIN.）注
（B）
（H）
CPU:高速内蔵発振
動作中
CPU:高速内蔵発振
→STOP
（D）
CPU:XT1発振/EXCLKS入力
動作中
CPU:XT1発振/EXCLKS入力
→HALT
低速内蔵発振：動作可
高速内蔵発振：動作可
X1発振/EXCLK入力：動作可
XT1発振/EXCLKS入力：動作中
（E）
CPU:高速内蔵発振
→HALT
（C）
（G）
低速内蔵発振：動作可
高速内蔵発振：停止
X1発振/EXCLK入力：停止
XT1発振/EXCLKS入力：動作可
CPU:X1発振/EXCLK入力
動作中
低速内蔵発振：動作可
高速内蔵発振：動作中
X1発振/EXCLK入力：動作可
XT1発振/EXCLKS入力：動作可
（I）
低速内蔵発振：動作可
高速内蔵発振：CPU選択可
X1発振/EXCLK入力：動作中
XT1発振/EXCLKS入力：CPU選択可
CPU:X1発振/EXCLK入力
→STOP
（F）
CPU:X1発振/EXCLK入力
→HALT
★
低速内蔵発振：動作可
高速内蔵発振：停止
X1発振/EXCLK入力：停止
XT1発振/EXCLKS入力：動作可
低速内蔵発振：動作可
高速内蔵発振：動作可
X1発振/EXCLK入力：動作中
XT1発振/EXCLKS入力：動作可
注
備考
標準品，(A) 水準品：1.8 V， (A2) 水準品：2.7 V
2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）では，電源投入後，電源電圧が2.7 V
（TYP.）を越えると上図の（A）に移行し，リセット処理（11∼45 μ s）後に上図の（B）に移行します。
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258
78 K0/Kx2
第6章
クロック発生回路
CPUクロックの移行とSFRレジスタの設定例などを表6−6に示します。
表6−6
CPUクロックの移行とSFRレジスタの設定例（1/5）
（1）リセット解除後 (A) に，CPUを高速内蔵発振クロック動作 (B) へ移行
SFRレジスタの設定
状態遷移
(A) → (B)
SFRレジスタ設定不要（リセット解除後の初期状態）
（2）リセット解除後 (A) に，CPUを高速システム・クロック動作 (C) へ移行
（リセット解除直後，CPUは高速内蔵発振クロックで動作 (B) ）
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
AMPH
EXCLK
OSCSEL
MSTOP
OSTC
XSEL
MCM0
レジスタ
状態遷移
(A) → (B) → (C)
0
0
1
0
確認必要
1
1
0
1
1
0
確認不要
1
1
1
0
1
0
確認必要
1
1
1
1
1
0
確認不要
1
1
（X1クロック：1 MHz≦fXH≦10 MHz）
(A) → (B) → (C)（外部メイン・システム・
クロック： 1 MHz≦fXH≦10 MHz）
(A) → (B) → (C)
（X1クロック：10 MHz＜fXH≦20 MHz）
(A) → (B) → (C)（外部メイン・システム・
クロック：10 MHz＜fXH≦20 MHz）
注意
設定するクロックの動作可能電圧（第30章
電気的特性（標準品）∼第33章
電気的特性（ (A2) 水準品：
TA = −40∼＋125 ℃）を参照）に電源電圧が達してから，クロックを設定してください。
注
（3）リセット解除後 (A) に，CPUをサブシステム・クロック動作 (D) へ移行
（リセット解除直後，CPUは高速内蔵発振クロックで動作 (B) ）
注
78K0/KB2には，サブシステム・クロックはありません。
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
XTSTART
EXCLKS
OSCSELS
発振安定待ち
CSS
0
0
1
必要
1
1
×
×
0
1
1
不要
1
状態遷移
(A) → (B) → (D)（XT1クロック）
(A) → (B) → (D)（外部サブシステム・クロック）
備考1.
2.
表6−6の (A) – (I) は，図6−17，図6−18の(A) – (I) と対応しています。
EXCLK, OSCSEL, EXCLKS, OSCSELS, AMPH
：クロック動作モード選択レジスタ（OSCCTL）のビット7-4, 0
MSTOP
：メインOSCコントロール・レジスタ（MOC）のビット7
XSEL, MCM0
：メイン・クロック・モード・レジスタ（MCM）のビット2, 0
XTSTART, CSS
：プロセッサ・クロック・コントロール・レジスタ（PCC）のビット6, 4
×
：don’t care
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2010.07.15
259
78 K0/Kx2
第6章
表6−6
クロック発生回路
CPUクロックの移行とSFRレジスタの設定例（2/5）
（4）CPUを高速内蔵発振クロック動作 (B) から高速システム・クロック動作 (C) へ移行
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
注
AMPH
EXCLK
OSCSEL
MSTOP
OSTC
XSEL
注
MCM0
レジスタ
状態遷移
0
0
1
0
確認必要
1
1
0
1
1
0
確認不要
1
1
(B) → (C)（X1クロック：10 MHz＜fXH≦20 MHz）
1
0
1
0
確認必要
1
1
(B) → (C)（外部メイン・システム・クロック：
1
1
1
0
確認不要
1
1
(B) → (C)
（X1クロック：1 MHz≦fXH≦10 MHz）
(B) → (C)（外部メイン・システム・クロック：
1 MHz≦fXH≦10 MHz）
10 MHz＜fXH≦20 MHz）
設定済みの場合は不要
高速システム・ク
ロック動作中の場
合は不要
注
リセット解除後，1回のみ設定可能です。設定済みの場合は不要です。
注意
設定するクロックの動作可能電圧（第30章
電気的特性（標準品）∼第33章
電気的特性（ (A2) 水準品：
TA = −40∼＋125 ℃）を参照）に電源電圧が達してから，クロックを設定してください。
注
（5）CPUを高速内蔵発振クロック動作 (B) から，サブシステム・クロック動作 (D) へ移行
注
78K0/KB2には，サブシステム・クロックはありません。
（SFRレジスタの設定順序）
XTSTART
EXCLKS
OSCSELS
発振安定待ち
CSS
(B) → (D)（XT1クロック）
0
0
1
必要
1
1
×
×
(B) → (D)（外部サブシステム・クロック）
0
1
1
不要
1
SFRレジスタの設定フラグ
状態遷移
サブシステム・クロック動作中の場合は不要
備考1.
2.
表6−6の (A) – (I) は，図6−17，図6−18の(A) – (I) と対応しています。
EXCLK, OSCSEL, EXCLKS, OSCSELS, AMPH
：クロック動作モード選択レジスタ（OSCCTL）のビット7-4, 0
MSTOP
：メインOSCコントロール・レジスタ（MOC）のビット7
XSEL, MCM0
：メイン・クロック・モード・レジスタ（MCM）のビット2, 0
XTSTART, CSS
：プロセッサ・クロック・コントロール・レジスタ（PCC）のビット6, 4
×
：don’t care
R01UH0008JJ0401 Rev.4.01
2010.07.15
260
78 K0/Kx2
第6章
表6−6
クロック発生回路
CPUクロックの移行とSFRレジスタの設定例（3/5）
（6）CPUを高速システム・クロック動作 (C) から，高速内蔵発振クロック動作 (B) へ移行
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
RSTOP
RSTS
MCM0
0
1を確認
0
状態遷移
(C) → (B)
高速内蔵発振クロック動作中の場合は不要
注
（7）CPUを高速システム・クロック動作 (C) から，サブシステム・クロック動作 (D) へ移行
78K0/KB2には，サブシステム・クロックはありません。
注
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
XTSTART
EXCLKS
OSCSELS
発振安定待ち
CSS
0
0
1
必要
1
1
×
×
0
1
1
不要
1
状態遷移
(C) → (D)（XT1クロック）
(C) → (D)（外部サブシステム・クロック）
サブシステム・クロック動作中の場合は不要
注
（8）CPUをサブシステム・クロック動作 (D) から，高速内蔵発振クロック動作 (B) へ移行
78K0/KB2には，サブシステム・クロックはありません。
注
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
RSTOP
RSTS
MCM0
CSS
0
1を確認
0
0
状態遷移
(D) → (B)
↑
備考1.
2.
高速内蔵発振クロック動作中の
XSELが0の場
場合は不要
合は不要
表6−6の (A) – (I) は，図6−17，図6−18の(A) – (I) と対応しています。
MCM0
：メイン・クロック・モード・レジスタ(MCM)のビット0
EXCLKS, OSCSELS ：クロック動作モード選択レジスタ（OSCCTL）のビット5, 4
RSTS, RSTOP
：内蔵発振モード・レジスタ（RCM）のビット7, 0
XTSTART, CSS
：プロセッサ・クロック・コントロール・レジスタ（PCC）のビット6, 4
×
：don’t care
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261
78 K0/Kx2
第6章
表6−6
クロック発生回路
CPUクロックの移行とSFRレジスタの設定例（4/5）
注
（9）CPUをサブシステム・クロック動作 (D) から高速システム・クロック動作 (C) へ移行
78K0/KB2には，サブシステム・クロックはありません。
注
（SFRレジスタの設定順序）
SFRレジスタの設定フラグ
注
AMPH
EXCLK
OSCSEL
MSTOP
OSTC
XSEL
注
MCM0
CSS
レジスタ
状態遷移
(D) → (C)
0
0
1
0
確認必要
1
1
0
0
1
1
0
確認不要
1
1
0
1
0
1
0
確認必要
1
1
0
1
1
1
0
確認不要
1
1
0
（X1クロック：1 MHz≦fXH≦10 MHz）
(D) → (C)（外部メイン・システム・
クロック：1 MHz≦fXH≦10 MHz）
(D) → (C)
（X1クロック：10 MHz＜fXH≦20 MHz）
(D) → (C)（外部メイン・システム・
クロック：10 MHz＜fXH≦20 MHz）
設定済みの場合は不要
高速システム・ク
設定済みの場合は
ロック動作中の
不要
場合は不要
注
リセット解除後，1回のみ設定可能です。設定済みの場合は不要です。
注意
設定するクロックの動作可能電圧（第30章
電気的特性（標準品）∼第33章
電気的特性（ (A2) 水準品：
TA = −40∼＋125 ℃）を参照）に電源電圧が達してから，クロックを設定してください。
（10）・CPUが高速内蔵発振クロック動作中 (B) にHALTモード（E）へ移行
・CPUが高速システム・クロック動作中 (C) にHALTモード（F）へ移行
注
・CPUがサブシステム・クロック動作中 (D) にHALTモード（G）へ移行
状態遷移
(B) → (E)
設定内容
HALT命令を実行する
(C) → (F)
(D) → (G)
注
注
78K0/KB2には，サブシステム・クロックはありません。
備考1.
2.
表6−6の (A) – (I) は，図6−17，図6−18の(A) – (I) と対応しています。
EXCLK, OSCSEL, AMPH
：クロック動作モード選択レジスタ（OSCCTL）のビット7, 6, 0
MSTOP
：メインOSCコントロール・レジスタ（MOC）のビット7
XSEL, MCM0
：メイン・クロック・モード・レジスタ（MCM）のビット2, 0
CSS
：プロセッサ・クロック・コントロール・レジスタ（PCC）のビット4
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2010.07.15
262
78 K0/Kx2
第6章
表6−6
クロック発生回路
CPUクロックの移行とSFRレジスタの設定例（5/5）
（11）・CPUが高速内蔵発振クロック動作中 (B) にSTOPモード（H）へ移行
・CPUが高速システム・クロック動作中 (C) にSTOPモード（I）へ移行
（設定順序）
状態遷移
設定内容
(B) → (H)
STOPモード中に動作できない周辺
(C) → (I)
機能を停止する
備考1.
2.
STOP命令を実行する
表6−6の (A) – (I) は，図6−17，図6−18の(A) – (I) と対応しています
EXCLK, OSCSEL, AMPH
：クロック動作モード選択レジスタ（OSCCTL）のビット7, 6, 0
MSTOP
：メインOSCコントロール・レジスタ（MOC）のビット7
XSEL, MCM0
：メイン・クロック・モード・レジスタ（MCM）のビット2, 0
CSS
：プロセッサ・クロック・コントロール・レジスタ（PCC）のビット4
6. 6. 7 CPUクロックの移行前の条件と移行後の処理
CPUクロックの移行前の条件と移行後の処理について，次に示します。
R01UH0008JJ0401 Rev.4.01
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263
78 K0/Kx2
第6章
クロック発生回路
表6−7 CPUクロックの移行について
CPUクロック
移行前
KB2,
高速内蔵発振
KC2,
クロック
移行前の条件
移行後の処理
移行後
X1クロック
X1発振が安定していること
・MSTOP = 0, OSCSEL = 1, EXCLK = 0
KD2,
・発振安定時間経過後
・高速内蔵発振器停止可能
（RSTOP = 1）
・AMPH =1を設定した場合，設定し
KE2,
てから4.06∼16.12 μ s間，CPUク
KF2
ロックの供給停止
外部メイン・
EXCLK端子からの外部クロック入
システム・クロッ
力を有効にすること
ク
・MSTOP = 0, OSCSEL = 1, EXCLK = 1
・高速内蔵発振器停止可能
（RSTOP = 1）
・AMPH =1を設定した場合，設定し
てからEXCLK端子からの外部ク
ロックの160クロック分，CPUク
ロックの供給停止
X1クロック
高速内蔵発振
高速内蔵発振器が発振されているこ
X1発振停止可能（MSTOP = 1）
外部メイン・
クロック
と
外部メイン・システム・クロック入
・RSTOP=0
力を無効に設定可能（MSTOP = 1）
XT1発振が安定していること
高速内蔵発振器を停止（RSTOP =
・XTSTART = 0, EXCLKS = 0, OSCSELS = 1
1）すると，動作電流を低減可能
システム・クロッ
ク
KC2,
高速内蔵発振
KD2,
クロック
KE2,
X1クロック
KF2
外部メイン・シス
（KB2
以外）
XT1クロック
またはXTSTART = 1
・発振安定時間経過後
X1発振停止可能（MSTOP = 1）
外部メイン・システム・クロック入
力を無効に設定可能（MSTOP = 1）
テム・クロック
高速内蔵発振
外部サブシステ
クロック
ム・クロック
EXCLKS端子からの外部クロック入
高速内蔵発振器を停止（RSTOP =
力を有効にすること
1）すると，動作電流を低減可能
・XTSTART = 0, EXCLKS = 1, OSCSELS = 1
X1クロック
X1発振停止可能（MSTOP = 1）
外部メイン・シス
外部メイン・システム・クロック入
テム・クロック
力を無効に設定可能（MSTOP = 1）
XT1クロック，
高速内蔵発振
高速内蔵発振器が発振され，メイ
XT1発振停止または外部サブシステ
外部サブシステ
クロック
ン・システム・クロックに高速内蔵
ム・クロック入力を無効に設定可能
発振クロックが選択されていること
ム・クロック
（OSCSELS = 0）
・RSTOP = 0, MCS = 0
X1クロック
X1発振が安定，かつメイン・システ
・XT1発振停止または外部サブシス
ム・クロックに高速システム・クロ
テム・クロック入力を無効に設定
ックが選択されていること
可能（OSCSELS = 0）
・MSTOP = 0, OSCSEL = 1, EXCLK = 0
・AMPH =1を設定した場合，設定し
・発振安定時間経過後
てから4.06∼16.12 μ s間，CPUク
・MCS = 1
ロックの供給停止
外部メイン・シス
EXCLK端子からの外部クロックが
テム・クロック
入力有効，かつメイン・システム・
クロックに高速システム・クロック
が選択されていること
・XT1発振停止または外部サブシス
テム・クロック入力を無効に設定
可能（OSCSELS = 0）
・AMPH =1を設定した場合，設定し
・MSTOP = 0, OSCSEL = 1, EXCLK = 1
てからEXCLK端子からの外部ク
・MCS = 1
ロックの160クロック分，CPUク
ロックの供給停止
備考
78K0/KB2には，サブシステム・クロックはありません。
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264
78 K0/Kx2
第6章
クロック発生回路
6. 6. 8 CPUクロックの切り替えとメイン・システム・クロックの切り替えに要する
時間
プロセッサ・クロック・コントロール・レジスタ（PCC）のビット0-2（PCC0-PCC2）とビット4（CSS）の
注
設定により，CPUクロックの切り替え（メイン・システム・クロック⇔サブシステム・クロック ）およびメイ
ン・システム・クロックの分周比変更をすることができます。
実際の切り替え動作は，PCCを書き換えた直後ではなく，PCCを変更したのち，数クロックは切り替え前の
クロックで動作します（表6−8，表6−9参照）。
注
CPUクロックがメイン・システム・クロックで動作しているか，サブシステム・クロック で動作しているか
は，PCCのビット5（CLS）で判定できます。
78K0/KB2には，サブシステム・クロックはありません。
注
表6−8 CPUクロックの切り替えおよびメイン・システム・クロックの分周比変更に要する最大時間
（78K0/KB2）
切り替え前の設定値
PCC2
PCC1
切り替え後の設定値
PCC0
PCC2
PCC1
PCC0
PCC2
PCC1
PCC0
PCC2
PCC1
PCC0
PCC2
PCC1
PCC0
PCC2
PCC1
PCC0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
0
0
0
0
0
1
8クロック
0
1
0
4クロック
4クロック
0
1
1
2クロック
2クロック
2クロック
1
0
0
1クロック
1クロック
1クロック
備考
16クロック
16クロック
16クロック
16クロック
8クロック
8クロック
8クロック
4クロック
4クロック
2クロック
1クロック
表6−8のクロック数は，切り替え前のCPUクロックのクロック数です。
表6−9 CPUクロックの切り替えおよびメイン・システム・クロックの分周比変更に要する最大時間
（78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
切り替え前の設定値
切り替え後の設定値
CSS PCC2 PCC1 PCC0 CSS PCC2 PCC1 PCC0 CSS PCC2 PCC1 PCC0 CSS PCC2 PCC1 PCC0 CSS PCC2 PCC1 PCC0 CSS PCC2 PCC1 PCC0 CSS PCC2 PCC1 PCC0
0
0
1
注意
0
0
0
0
0
0
16クロック
1
0
0
1
0
0
0
1
0
0
0
0
0
1
8クロック
0
1
0
4クロック
4クロック
0
1
1
2クロック
2クロック
2クロック
1
0
0
1クロック
1クロック
1クロック
1クロック
×
×
×
2クロック
2クロック
2クロック
2クロック
1
0
1
0
0
1
×
×
×
16クロック
16クロック
16クロック
2fXP/fSUBクロック
8クロック
8クロック
8クロック
fXP/fSUBクロック
4クロック
4クロック
fXP/2fSUBクロック
2クロック
fXP/4fSUBクロック
fXP/8fSUBクロック
2クロック
メイン・システム・クロックの分周の選択（PCC0-PCC2）とメイン・システム・クロックからサブシステム・
クロックへの切り替え（CSSを0→1）を同時に設定しないでください。
ただし，メイン・システム・クロックの分周の選択（PCC0-PCC2）とサブシステム・クロックからメイン・
システム・クロックへの切り替え（CSSを1→0）は同時に設定可能です。
備考1. 表6−9のクロック数は，切り替え前のCPUクロックのクロック数です。
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78 K0/Kx2
第6章
クロック発生回路
備考2. CPUクロックをメイン・システム・クロックからサブシステム・クロックに切り替える場合のクロック数
は，小数点以下を切り上げてください。
例
CPUクロックをfXP/2→fSUB/2に切り替える場合(fXP = 10 MHz, fSUB = 32.768 kHz発振時)
fXP/fSUB = 10000 / 32.768 ≒ 305.1 → 306クロック
また，メイン・クロック・モード・レジスタ（MCM）のビット0（MCM0）の設定により，メイン・システ
ム・クロックの切り替え（高速内蔵発振クロック⇔高速システム・クロック）をすることができます。
実際の切り替え動作は，MCM0を書き換えた直後ではなく，MCM0を変更したのち，数クロックは切り替え
前のクロックで動作します（表6−10参照）。
CPUクロックが高速内蔵発振クロックで動作しているか，高速システム・クロックで動作しているかは，MCM
のビット1（MCS）で判定できます。
表6−10 メイン・システム・クロックの切り替えに要する最大時間
切り替え前の設定値
切り替え後の設定値
MCM0
MCM0
0
0
1
1
1＋2fRH/fXHクロック
1＋2fXH/fRHクロック
注意1. 高速内蔵発振クロックから高速システム・クロックに切り替える場合，あらかじめMCMのビ
ット2（XSEL）を1に設定しておく必要があります。XSELはリセット解除後，1回だけ設定
可能です。
2. CPUクロックがサブシステム・クロックで動作しているとき，MCM0を書き換えないでくだ
さい。
備考1. 表6−10のクロック数は，切り替え前のメイン・システム・クロックのクロック数です。
2. 表6−10のクロック数は，小数点以下を切り捨ててください。
例
メイン・システム・クロックを高速内蔵発振クロックから高速システム・クロックに切り替え
る場合（fRH = 8 MHz, fXH =10 MHz発振時）
1＋2fRH/fXH = 1＋2×8/10 = 1＋2×0.8 = 1＋1.6 = 2.6 → 2クロック
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78 K0/Kx2
第6章
クロック発生回路
6. 6. 9 クロック発振停止前の条件
クロック発振停止（外部クロック入力無効）するためのレジスタのフラグ設定と停止前の条件を次に示しま
す。
表6−11 クロック発振停止前の条件とフラグ設定（78K0/KB2）
クロック
注
高速内蔵発振クロック
クロック停止（外部クロック入力無効）前条件
MCS = 1
SFRレジスタのフラグ設定
RSTOP = 1
（CPUクロックが高速システム・クロックで動作）
X1クロック
MCS = 0
外部メイン・システム・クロック
注
MSTOP = 1
（CPUクロックが高速内蔵発振クロックで動作）
78K0/KB2には，サブシステム・クロックはありません。
表6−12 クロック発振停止前の条件とフラグ設定（78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）
クロック
高速内蔵発振クロック
クロック停止（外部クロック入力無効）前条件
MCS = 1またはCLS = 1
SFRレジスタのフラグ設定
RSTOP = 1
（CPUクロックが高速内蔵発振クロック以外で動作）
X1クロック
外部メイン・システム・クロック
XT1クロック
外部サブシステム・クロック
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2010.07.15
MCS = 0またはCLS = 1
MSTOP = 1
（CPUクロックが高速システム・クロック以外で動作）
CLS = 0
OSCSELS = 0
（CPUクロックがサブシステム・クロック以外で動作）
267
78 K0/Kx2
第6章
クロック発生回路
6. 6. 10 周辺ハードウエアとソース・クロック
78K0/Kx2マイクロコントローラに内蔵されている周辺ハードウエアとソース･クロックを次に示します。
備考
製品により，内蔵している周辺ハードウエアが異なります。1. 7 ブロック図，1. 8 機能概要を参照
してください。
表6−13 周辺ハードウエアとソース・クロック
ソース・クロック
周辺ハードウエ
サブシステム・
低速内蔵発振
ア・クロック
クロック（fSUB）
クロック（fRL）
（fPRS）
周辺ハードウエア
TM50出力
周辺ハードウエアの端
子からの外部クロック
注1
16ビット・タイマ／
00
○
×
×
×
○（TI000端子）
イベント・カウンタ
01
○
×
×
×
○（TI001端子）
8ビット・タイマ／イ
50
○
×
×
×
○（TI50端子）
ベント・カウンタ
51
○
×
×
×
○（TI51端子）
8ビット・タイマ
H0
○
×
×
○
×
H1
○
×
○
×
×
時計用タイマ
○
○
×
×
×
ウォッチドッグ・タイマ
×
×
○
×
×
ブザー出力
○
×
×
×
×
クロック出力
○
○
×
×
×
A/Dコンバータ
○
×
×
×
×
注2
注2
注2
注2
シリアル・
UART0
○
×
×
○
×
インタフェー
UART6
○
×
×
○
×
ス
CSI10
○
×
×
×
○（SCK10端子）
CSI11
○
×
×
×
○（SCK11端子）
CSIA0
○
×
×
×
○（SCKA0端子）
IIC0
○
×
×
×
○ （ EXSCL0, SCL0 端
注2
注2
注2
注2
子）
注1.
78K0/KB2には，サブシステム・クロックはありません。
2. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが停止している場
合，およびSTOPモード時の場合，周辺ハードウエアの端子からの外部クロックで周辺ハードウエアを動作開
始させないでください。
備考
○：選択可能，×：選択不可
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2010.07.15
268
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
第7章 16ビット・タイマ／イベント・カウンタ00, 01
78K0/KB2
78K0/KC2
78K0/KD2
16ビット・タイマ／
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
○
イベント・カウンタ
00
16ビット・タイマ／
−
○
イベント・カウンタ
01
○：搭載，−：非搭載
7. 1
16ビット・タイマ／イベント・カウンタ00, 01の機能
16ビット・タイマ／イベント・カウンタ00, 01には，次のような機能があります。
（1）インターバル・タイマ
あらかじめ設定した任意の時間間隔で割り込みを発生します。
（2）方形波出力
任意の周波数の方形波出力が可能です。
（3）外部イベント・カウンタ
外部から入力される信号のパルス数を測定できます。
（4）ワンショット・パルス出力
出力パルス幅を任意に設定できるワンショット・パルスを出力できます。
（5）PPG出力
周波数と出力パルス幅を任意に設定できる矩形波を出力できます。
（6）パルス幅測定
外部から入力される信号のパルス幅を測定できます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
269
78 K0/Kx2
第7章
7. 2
16 ビット・タイマ／イベント・カウンタ 00, 01
16ビット・タイマ／イベント・カウンタ00, 01の構成
16ビット・タイマ／イベント・カウンタ0nは，次のハードウエアで構成されています。
表7−1 16ビット・タイマ／イベント・カウンタ0nの構成
項
目
構
成
タイマ／カウンタ
16ビット・タイマ・カウンタ0n（TM0n）
レジスタ
16ビット・タイマ・キャプチャ／コンペア・レジスタ00n, 01n（CR00n, CR01n）
タイマ入力
TI00n, TI01n端子
タイマ出力
TO0n端子，出力制御回路
制御レジスタ
16ビット・タイマ・モード・コントロール・レジスタn（TMC0n）
キャプチャ／コンペア・コントロール・レジスタn（CRC0n）
16ビット・タイマ出力コントロール・レジスタn（TOC0n）
プリスケーラ・モード・レジスタ0n（PRM0n）
ポート・モード・レジスタ0（PM0）
ポート・レジスタ0（P0）
n = 0：
備考
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
図7−1，図7−2にブロック図を示します。
図7−1 16ビット・タイマ／イベント・カウンタ00のブロック図
内部バス
キャプチャ／コンペア・
コントロール・レジスタ00
（CRC00）
CRC002CRC001 CRC000
セレクタ
CR010へ
TI010/TO00/P01
セレクタ
ノイズ
除去
回路
INTTM000
16ビット・タイマ・キャプチャ／
コンペア・レジスタ000（CR000）
一致
fPRS
ノイズ
除去
回路
16ビット・タイマ・
カウンタ00（TM00）
クリア
一致
TO00出力
TO00/TI010/
P01
2
出力ラッチ
（P01）
PM01
16ビット・タイマ・キャプチャ／
コンペア・レジスタ010（CR010）
セレクタ
ノイズ
除去
回路
TI000/P00
出力制御回路
セレクタ
fPRS
fPRS/22
fPRS/28
INTTM010
CRC002
PRM001PRM000
プリスケーラ・モード・
レジスタ00（PRM00）
TMC003 TMC002 TMC001 OVF00 OSPT00 OSPE00 TOC004 LVS00 LVR00 TOC001 TOE00
16ビット・タイマ・
16ビット・タイマ出力コント
モード・コントロール・
ロール・レジスタ00（TOC00）
レジスタ00（TMC00）
内部バス
（注意1∼3は，次ページにあります。）
R01UH0008JJ0401 Rev.4.01
2010.07.15
270
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−2 16ビット・タイマ／イベント・カウンタ01のブロック図
内部バス
キャプチャ／コンペア・
コントロール・レジスタ01
（CRC01）
CRC012CRC011 CRC010
セレクタ
CR011へ
セレクタ
ノイズ
除去
回路
TI011/TO01/P06
INTTM001
16ビット・タイマ・キャプチャ／
コンペア・レジスタ001（CR001）
一致
クリア
一致
ノイズ
除去
回路
fPRS
16ビット・タイマ・
カウンタ01（TM01）
出力制御回路
セレクタ
fPRS
fPRS/24
fPRS/26
TO01出力
2
出力ラッチ
（P06）
ノイズ
除去
回路
PM06
16ビット・タイマ・キャプチャ／
コンペア・レジスタ011（CR011）
セレクタ
TI001/P05/
SSI11
TO01/TI011/
P06
INTTM011
CRC012
PRM011PRM010
TMC013 TMC012 TMC011 OVF01 OSPT01 OSPE01 TOC014 LVS01 LVR01 TOC011 TOE01
16ビット・タイマ・
16ビット・タイマ出力コント
モード・コントロール・
ロール・レジスタ01（TOC01）
レジスタ01（TMC01）
プリスケーラ・モード・
レジスタ01（PRM01）
内部バス
注意1. P01端子はTI010有効エッジとタイマ出力（TO00）を, P06端子はTI011有効エッジとタイマ出力（TO01）
をそれぞれ同時に使用できません。どちらかの機能を選択して使用してください。
2. 16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2（TMC0n3, TMC0n2）
= 00に設定したタイミングとキャプチャ・トリガの入力が競合した場合，キャプチャ・データは不定と
なります。
3. キャプチャ・モードからコンペア・モードに変更する場合は，いったんTMC0n3, TMC0n2ビット = 00
にしてから，設定を変更してください。
なお，一度キャプチャした値は，リセットしないかぎりCR00nに格納されたままです。コンペア・モー
ドに変更したあとは，必ずコンペア値を設定してください。
（1）16ビット・タイマ・カウンタ0n（TM0n）
TM0nは，カウント・パルスをカウントする16ビットのリード専用レジスタです。
カウント・クロックの立ち上がりに同期して，カウンタをインクリメントします。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
271
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−3 16ビット・タイマ・カウンタ0n（TM0n）のフォーマット
アドレス：FF10H, FF11H（TM00），FFB0H, FFB1H（TM01）
FF10H（TM00）, FFB0H（TM01）
FF11H（TM00）, FFB1H（TM01）
15
14
13
12
11
10
9
R
リセット時：0000H
8
7
6
5
4
3
2
1
0
TM0n
（n = 0, 1）
TM0nを16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2（TMC0n3,
TMC0n2） = 00以外のときにリードすることにより，カウント値をリードできます。TMC0n3, TMC0n2 =
00の状態でリードした場合には，0000Hがリードされます。
次の場合，カウント値は0000Hになります。
・リセット信号の発生時
・TMC0n3, TMC0n2をクリア（00）したとき
・TI00n端子の有効エッジ入力でクリア＆スタート・モード時，TI00n端子に有効エッジが入力された
とき
・TM0nとCR00nの一致でクリア＆スタート・モード時，TM0nとCR00nが一致したとき
・ワンショット・パルス出力モードで，OSPT0nをセット（1）したとき，またはTI00n端子に有効エ
ッジが入力されたとき
注意
TM0nをリードしても，CR01nにはキャプチャしません。
（2）16ビット・タイマ・キャプチャ／コンペア・レジスタ00n（CR00n）,
16ビット・タイマ・キャプチャ／コンペア・レジスタ01n（CR01n）
キャプチャ機能とコンペア機能を切り替えて使用できる16ビットのレジスタです。キャプチャ機能とコ
ンペア機能の切り替えは，CRC0nで行います。
CR00nはタイマ停止中（TMC0n3, TMC0n2 = 00）に書き換えを行ってください。
CR01nは，所定の方法で設定した場合，動作中に書き換え可能です。詳細は7. 5. 1 CR01nのTM0n動作
中の書き換えを参照してください。
16ビット単位でリード／ライト可能です。
リセット信号の発生により，0000Hになります。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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272
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−4 16ビット・タイマ・キャプチャ／コンペア・レジスタ00n（CR00n）のフォーマット
アドレス：FF12H, FF13H （CR000），FFB2H, FFB3H（CR001）
FF12H（CR000）, FFB2H（CR001）
FF13H（CR000）, FFB3H（CR001）
15
14
13
12
11
10
9
R/W
リセット時：0000H
8
7
6
5
4
3
2
1
0
CR00n
（n = 0, 1）
（ i ） CR00nをコンペア・レジスタとして使用するとき
CR00nに設定した値とTM0nのカウント値を常に比較し，一致したときに割り込み信号
（INTTM00n）を発生します。書き換えられるまで値を保持します。
注意
コンペア・モードに設定したCR00nはキャプチャ・トリガが入力されても，キャプチャ
動作を行いません。
（ ii ） CR00nをキャプチャ・レジスタとして使用するとき
キャプチャ・トリガの入力により，TM0nのカウント値をCR00nにキャプチャします。
キャプチャ・トリガとして，TI00n端子の逆相のエッジかTI01n端子の有効エッジの選択がで
きます。キャプチャ・トリガの選択は，CRC0n, PRM0nで設定します。
図7−5 16ビット・タイマ・キャプチャ／コンペア・レジスタ01n（CR01n）のフォーマット
アドレス：FF14H, FF15H（CR010），FFB4H, FFB5H（CR011）
リセット時：0000H
FF14H（CR010）, FFB4H（CR011）
FF15H（CR010）, FFB5H（CR011）
15
14
13
12
11
10
9
R/W
8
7
6
5
4
3
2
1
0
CR01n
（n = 0, 1）
（ i ） CR01nをコンペア・レジスタとして使用するとき
CR01nに設定した値とTM0nのカウント値を常に比較し，一致したときに割り込み信号
（INTTM01n）を発生します。
注意
コンペア・モードに設定したCR01nはキャプチャ・トリガが入力されても，キャプチャ
動作を行いません。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2,
フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（ ii ） CR01nをキャプチャ・レジスタとして使用するとき
キャプチャ・トリガの入力により，TM0nのカウント値をCR01nにキャプチャします。
キャプチャ・トリガとして，TI00n端子の有効エッジの選択ができます。TI00n端子の有効エ
ッジは，PRM0nで設定します。
（ iii ） CR00n, CR01nをコンペア・レジスタとして使用した場合の設定範囲
CR00n, CR01nをコンペア・レジスタとして使用するときには，次の範囲で値を設定してくだ
さい。
動
CR00nの設定範囲
作
インターバル・タイマとしての動作
CR01nの設定範囲
注
0000H＜N≦FFFFH
0000H ≦M≦FFFFH
方形波出力としての動作
通常，使用しません。一致割り込
外部イベント・カウンタとしての動作
み信号（INTTM01n）をマスクし
てください。
注
注
0000H ≦N≦FFFFH
0000H ≦M≦FFFFH
PPG出力としての動作
M＜N≦FFFFH
0000H ≦M＜N
ワンショット・パルス出力としての動作
0000H ≦N≦FFFFH（N ≠ M）
TI00n端子の有効エッジ入力によるクリ
ア＆スタート・モードとしての動作
フリー・ランニング・タイマとしての動作
注
注
注
注
0000H ≦M≦FFFFH（M ≠ N）
0000Hに設定した場合，タイマ動作直後の一致割り込みは発生せず，タイマ出力も変化しません。
0000Hに設定した場合，最初の一致タイミングは次のようになります。なお，一致割り込みは，
タイマ・カウンタ（TM0nレジスタ）が0000Hから0001Hになるタイミングで発生します。
・オーバフローによるタイマ・カウンタ・クリア時
・TI00n端子の有効エッジによるタイマ・カウンタ・クリア時
（TI00n端子の有効エッジ入力でクリア＆スタート・モードのとき）
・コンペア一致によるタイマ・カウンタ・クリア時
（TM0nとCR00nの一致でクリア＆スタート・モード（CR00n = 0000H以外，CR01n = 0000H）
のとき）
タイマ・カウンタ・クリア
TM0nレジスタ
コンペア・レジスタの設定値
（0000H）
タイマ動作許可ビット
（TMC0n3, TMC0n2）
動作禁止
（00）
動作許可（00以外）
割り込み要求信号
割り込み信号
発生されず
割り込み信号
発生
備考1. N：CR00nの設定値，M：CR01nの設定値
2. TMC0n3, TMC0n2については，7.3（1）16ビット・タイマ・モード・コントロール・レジスタ
0n（TMC0n）を参照してください。
3. n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
表7−2 CR00n, CR01nのキャプチャ動作
外部入力信号
TI00n端子入力
TI01n端子入力
キャプチャ動作
CR00n の キ ャ プ
CRC0n1 = 1
ES0n1, ES0n0の設定値
CRC0n1ビット = 0
ES1n1, ES1n0の設定値
チャ動作
TI00n端子入力
キャプチャするエッジの位置
TI01n端子入力
キャプチャするエッジの位置
（逆相）
01：立ち上がり
01：立ち上がり
00：立ち下がり
00：立ち下がり
11：両エッジ
11：両エッジ
（キャプチャできません）
割り込み信号
キャプチャしても
割り込み信号
INTTM00n信号は発生しない
CR01n の キ ャ プ
TI00n端子入力
チャ動作
注
キャプチャするごとに
INTTM00n信号が発生
ES0n1, ES0n0の設定値
キャプチャするエッジの位置
01：立ち上がり
00：立ち下がり
11：両エッジ
割り込み信号
キャプチャするごとに
INTTM01n信号が発生
注
CR01nのキャプチャ動作には，CRC0n1ビットの設定による影響はありません。
TI00n端子入力の逆相でTM0nレジスタのカウント値をCR00nレジスタにキャプチャする場合，キャプチャ後
注意
に割り込み要求信号（INTTM00n）は発生しません。この動作中に，TI01n端子から有効エッジが検出された
場合，キャプチャ動作は行われませんが，外部割り込み信号としてINTTM00n信号が発生します。外部割り込
みを使用しない場合は，INTTM00n信号をマスクしてください。
備考1.
CRC0n1：7. 3（2）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）参照
ES1n1, ES1n0, ES0n1, ES0n0：7. 3（4）プリスケーラ・モード・レジスタ0n（PRM0n）参照
2.
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
7. 3
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
16ビット・タイマ／イベント・カウンタ00, 01を制御するレジスタ
16ビット・タイマ／イベント・カウンタ0nを制御するレジスタを次に示します。
・16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
・キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
・16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
・プリスケーラ・モード・レジスタ0n（PRM0n）
・ポート・モード・レジスタ0（PM0）
・ポート・レジスタ0（P0）
（1）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0nは，16ビット・タイマ／イベント・カウンタ0nの動作モード，TM0nのクリア・モード，出力タ
イミングの設定およびオーバフローを検出する8ビットのレジスタです。
TMC0nは，動作中（TMC0n3, TMC0n2 = 00以外のとき）の書き換えは禁止です。
ただし，TMC0n3, TMC0n2を00（動作停止）に設定する場合と，OVF0nに0を設定する場合は，書き換
え可能です。
TMC0nは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
注意 16ビット・タイマ／イベント・カウンタ0nは，TMC0n3, TMC0n2に00（動作停止モード）以外
の値を設定した時点で動作を開始します。動作を停止させるには，TMC0n3, TMC0n2に00を設
定してください。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−6 16ビット・タイマ・モード・コントロール・レジスタ00（TMC00）のフォーマット
アドレス：FFBAH リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
TMC00
0
0
0
0
TMC003
TMC002
TMC001
OVF00
TMC003
TMC002
0
0
16ビット・タイマ／イベント・カウンタ00の動作許可
16ビット・タイマ／イベント・カウンタ00動作禁止。動作クロック供給停止。16
ビット・タイマ・カウンタ00（TM00）をクリア。
0
1
フリー・ランニング・タイマ・モード
1
0
TI000端子の有効エッジ入力 でクリア&スタート・モード
1
1
TM00とCR000の一致でクリア&スタート・モード
注
TMC001
タイマ出力（TO00）反転条件
0
・TM00とCR000の一致，TM00とCR010の一致
1
・TM00とCR000の一致，TM00とCR010の一致
・TI000端子の有効エッジのトリガ入力
OVF00
TM00のオーバフロー・フラグ
クリア（0） OVF00への0クリアまたはTMC003, TMC002 = 00
セット（1） オーバフロー発生
OVF00は，すべての動作モード（フリー・ランニング・タイマ・モード，TI000端子の有効エッジ入力でク
リア&スタート・モード，TM00とCR000の一致でクリア&スタート・モード）でTM00の値がFFFFHから0000H
になるとき，セット（1）されます。
OVF00に1を書き込むことでもセット（1）できます。
注
TI000端子の有効エッジは，プリスケーラ・モード・レジスタ00（PRM00）のビット5, 4（ES001,
ES000）で設定します。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−7 16ビット・タイマ・モード・コントロール・レジスタ01（TMC01）のフォーマット
アドレス：FFB6H リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
TMC01
0
0
0
0
TMC013
TMC012
TMC011
OVF01
TMC013
TMC012
0
0
16ビット・タイマ／イベント・カウンタ01の動作許可
16ビット・タイマ／イベント・カウンタ01動作禁止。動作クロック供給停止。16
ビット・タイマ・カウンタ01（TM01）をクリア。
0
1
フリー・ランニング・タイマ・モード
1
0
TI001端子の有効エッジ入力 でクリア&スタート・モード
1
1
TM01とCR001の一致でクリア&スタート・モード
注
TMC011
タイマ出力（TO01）反転条件
0
・TM01とCR001の一致，TM01とCR011の一致
1
・TM01とCR001の一致，TM01とCR011の一致
・TI001端子の有効エッジ
OVF01
TM01のオーバフロー・フラグ
クリア（0） OVF01への0クリアまたはTMC013, TMC012 = 00
セット（1） オーバフロー発生
OVF01は，すべての動作モード（フリー・ランニング・タイマ・モード，TI001端子の有効エッジ入力でク
リア&スタート・モード，TM01とCR001の一致でクリア&スタート・モード）でTM01の値がFFFFHから0000H
になるとき，セット（1）されます。
OVF01に1を書き込むことでもセット（1）できます。
注
TI001端子の有効エッジは，プリスケーラ・モード・レジスタ01（PRM01）のビット5, 4（ES011,
ES010）で設定します。
（2）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0nは，CR00n, CR01nの動作を制御するレジスタです。
CRC0nは，動作中（TMC0n3, TMC0n2 = 00以外のとき）の書き換えは禁止です。
CRC0nは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
278
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−8 キャプチャ／コンペア・コントロール・レジスタ00（CRC00）のフォーマット
アドレス：FFBCH
リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
CRC00
0
0
0
0
0
CRC002
CRC001
CRC000
CRC002
CR010の動作モードの選択
0
コンペア・レジスタとして動作
1
キャプチャ・レジスタとして動作
CRC001
CR000のキャプチャ・トリガの選択
0
TI010端子の有効エッジでキャプチャする
1
TI000端子の有効エッジの逆相でキャプチャする
注
TI010, TI000端子の有効エッジはPRM00で設定します。
ただし，CRC001 = 1のときにES001, ES000 = 11（両エッジ）に指定すると，TI000端子の有効エッジを検
出できません。
CRC000
CR000の動作モードの選択
0
コンペア・レジスタとして動作
1
キャプチャ・レジスタとして動作
TMC003, TMC002 = 11（TM00とCR000の一致でクリア&スタート・モード）を設定した場合は，CRC000
には必ず0を設定してください。
TI010端子から有効エッジが検出された場合，キャプチャ動作は行われませんが，外部割り込
注
み信号としてINTTM000信号が発生します。
注意
キャプチャを確実に行うためのキャプチャ・トリガには，プリスケーラ・モード・レジス
タ00（PRM00）で選択したカウント・クロックの2周期分より長いパルスが必要です。
図7−9 CR01nのキャプチャ動作例（立ち上がりエッジ指定時）
有効エッジ
カウント・クロック
TM0n
N−3
N−2
N−1
N
N＋1
TI00n
立ち上がりエッジ検出
CR01n
N
INTTM01n
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
279
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−10 キャプチャ／コンペア・コントロール・レジスタ01（CRC01）のフォーマット
アドレス：FFB8H
リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
CRC01
0
0
0
0
0
CRC012
CRC011
CRC010
CRC012
CR011の動作モードの選択
0
コンペア・レジスタとして動作
1
キャプチャ・レジスタとして動作
CRC011
CR001のキャプチャ・トリガの選択
0
TI011端子の有効エッジでキャプチャする
1
TI001端子の有効エッジの逆相でキャプチャする
注
TI011, TI001端子の有効エッジはPRM01で設定します。
ただし，CRC011 = 1のときにES011, ES010 = 11（両エッジ）に指定すると，TI001端子の有効エッジを検
出できません。
CRC010
CR001の動作モードの選択
0
コンペア・レジスタとして動作
1
キャプチャ・レジスタとして動作
TMC013, TMC012 = 11（TM01とCR001の一致でクリア&スタート・モード）を設定した場合は，CRC010
には必ず0を設定してください。
注
TI011端子から有効エッジが検出された場合，キャプチャ動作は行われませんが，外部割り込
み信号としてINTTM001信号が発生します。
注意
キャプチャを確実に行うためのキャプチャ・トリガには，プリスケーラ・モード・レジス
タ01（PRM01）で選択したカウント・クロックの2周期分より長いパルスが必要です（図7
−9 CR01nのキャプチャ動作例（立ち上がりエッジ指定時）を参照）。
（3）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
TOC0nは，TO0n出力を制御する8ビットのレジスタです。
TOC0nは，OSPT0nだけが動作中（TMC0n3, TMC0n2 = 00以外のとき）に書き換え可能です。それ以外
のビットについては，動作中の書き換えは禁止です。
ただし，タイマ動作中にCR01nの値を変更する手段としての，TOC0n4の書き換えは可能です（7. 5. 1
CR01nのTM0n動作中の書き換えを参照してください）。
TOC0nは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
注意
TOC0nを設定するときは，必ず次の順序で設定してください。
①TOC0n4, TOC0n1のセット（1）
②TOE0nだけを単独でセット（1）
③LVS0nまたはLVR0nのどちらか片方だけをセット（1）
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
280
78 K0/Kx2
第7章
図7−11
アドレス： FFBDH
16 ビット・タイマ／イベント・カウンタ 00, 01
16ビット・タイマ出力コントロール・レジスタ00（TOC00）のフォーマット
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
TOC00
0
OSPT00
OSPE00
TOC004
LVS00
LVR00
TOC001
TOE00
OSPT00
ソフトウエアによるワンショット・パルス出力トリガ
0
−
1
ワンショット・パルス出力
リード値は常に“0”です。ワンショット・パルス出力モード以外ではセット(1)しないでください。
セット（1）すると，TM00はクリア＆スタートします。
OSPE00
ワンショット・パルス出力動作の制御
0
連続パルス出力
1
ワンショット・パルス出力
ワンショット・パルス出力は，フリー・ランニング・タイマ・モード，またはTI000端子の有効エッジ入力で
クリア＆スタート・モードのときに，正常に動作します。
TM00とCR000の一致でクリア＆スタート・モードでは，ワンショット・パルスを出力できません。
TOC004
CR010とTM00の一致によるTO00出力の制御
0
反転動作禁止
1
反転動作許可
TOC004 = 0でも，割り込み信号（INTTM010）は発生します。
LVS00
LVR00
TO00出力の状態の設定
0
0
変化しない
0
1
TO00出力初期値ロウ・レベル（TO00出力をクリア（0））
1
0
TO00出力初期値ハイ・レベル（TO00出力をセット（1））
1
1
設定禁止
・LVS00, LVR00は，TO00出力レベルの初期値を設定できます。設定が不要な場合は，LVS00, LVR00を00
のままにしてください。
・LVS00, LVR00は，必ずTOE00 = 1のときに設定してください。
LVS00, LVR00とTOE00を同時にセット（1）することも禁止です。
・LVS00, LVR00はトリガ・ビットです。セット（1）することで，TO00出力レベルの初期値を設定します。
クリア（0）しても，TO00出力に影響はありません。
・LVS00, LVR00のリード値は常に“0”です。
・LVS00, LVR00の設定方法の詳細は，7. 5. 2
LVS0n, LVR0nの設定についてを参照してください。
・実際のTO00/TI010/P01端子の出力はTO00出力のほかに，PM01とP01によって決まります。
TOC001
CR000とTM00の一致によるTO00出力の制御
0
反転動作禁止
1
反転動作許可
TOC001 = 0でも，割り込み信号（INTTM000）は発生します。
TOE00
TO00出力制御
0
出力禁止（TO00出力はロウ・レベルに固定）
1
出力許可
R01UH0008JJ0401 Rev.4.01
2010.07.15
281
78 K0/Kx2
第7章
図7−12
アドレス： FFB9H
16 ビット・タイマ／イベント・カウンタ 00, 01
16ビット・タイマ出力コントロール・レジスタ01（TOC01）のフォーマット
リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
TOC01
0
OSPT01
OSPE01
TOC014
LVS01
LVR01
TOC011
TOE01
OSPT01
ソフトウエアによるワンショット・パルス出力トリガ
0
−
1
ワンショット・パルス出力
リード値は常に“0”です。ワンショット・パルス出力モード以外ではセット(1)しないでください。
セット（1）すると，TM01はクリア＆スタートします。
OSPE01
ワンショット・パルス出力動作の制御
0
連続パルス出力
1
ワンショット・パルス出力
ワンショット・パルス出力は，フリー・ランニング・タイマ・モード，またはTI001端子の有効エッジ入力で
クリア＆スタート・モードのときに，正常に動作します。
TM01とCR001の一致でクリア＆スタート・モードでは，ワンショット・パルスを出力できません。
TOC014
CR011とTM01の一致によるTO01出力の制御
0
反転動作禁止
1
反転動作許可
TOC014 = 0でも，割り込み信号（INTTM011）は発生します。
LVS01
LVR01
TO01出力の状態の設定
0
0
変化しない
0
1
TO01出力初期値ロウ・レベル（TO01出力をクリア（0））
1
0
TO01出力初期値ハイ・レベル（TO01出力をセット（1））
1
1
設定禁止
・LVS01, LVR01は，TO01出力レベルの初期値を設定できます。設定が不要な場合は，LVS01, LVR01を00
のままにしてください。
・LVS01, LVR01は，必ずTOE01 = 1のときに設定してください。
LVS01, LVR01とTOE01を同時にセット（1）することも禁止です。
・LVS01, LVR01はトリガ・ビットです。セット（1）することで，TO01出力レベルの初期値を設定します。
クリア（0）しても，TO01出力に影響はありません。
・LVS01, LVR01のリード値は常に“0”です。
・LVS01, LVR01の設定方法の詳細は，7. 5. 2
LVS0n, LVR0nの設定についてを参照してください。
・実際のTO01/TI011/P06端子の出力はTO01出力のほかに，PM06とP06によって決まります。
TOC011
CR001とTM01の一致によるTO01出力の制御
0
反転動作禁止
1
反転動作許可
TOC011 = 0でも，割り込み信号（INTTM001）は発生します。
TOE01
TO01出力制御
0
出力禁止（TO01出力はロウ・レベルに固定）
1
出力許可
R01UH0008JJ0401 Rev.4.01
2010.07.15
282
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（4）プリスケーラ・モード・レジスタ0n（PRM0n）
PRM0nは，TM0nのカウント・クロック，およびTI00n, TI01n端子入力の有効エッジを設定するレジスタ
です。
PRM0nは，動作中（TMC0n3, TMC0n2ビット = 00以外のとき）の書き換えは禁止です。
PRM0n は1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
注意1.
PRM0n1, PRM0n0ビット =11（カウント・クロックをTI00n端子の有効エッジに指定）に設
定する場合，次の設定は禁止です。
・TI00n端子の有効エッジでクリア＆スタート・モード
・TI00n端子をキャプチャ・トリガに設定
2.
リセット後，TI00n端子またはTI01n端子がハイ・レベルの状態で，TI00n端子またはTI01n端
子の有効エッジを立ち上がりエッジまたは両エッジに指定して，16ビット・タイマ／イベン
ト・カウンタ0nの動作を許可すると，そのハイ・レベルを立ち上がりエッジとして検出して
しまいます。TI00n端子またはTI01n端子をプルアップしている場合などは注意してください。
ただし，いったん動作を停止させたあとの再動作許可時には，立ち上がりエッジは検出され
ません。
3.
P01端子はTI010有効エッジとタイマ出力（TO00）を, P06端子はTI011有効エッジとタイマ出
力（TO01）をそれぞれ同時に使用できません。どちらかの機能を選択して使用してください。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
283
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−13 プリスケーラ・モード・レジスタ00（PRM00）のフォーマット
アドレス：FFBBH
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
PRM00
ES101
ES100
ES001
ES000
0
0
PRM001
PRM000
ES101
ES100
0
0
立ち下がりエッジ
0
1
立ち上がりエッジ
1
0
設定禁止
1
1
立ち上がり／立ち下がりの両エッジ
ES001
ES000
0
0
立ち下がりエッジ
0
1
立ち上がりエッジ
1
0
設定禁止
1
1
立ち上がり／立ち下がりの両エッジ
PRM001
PRM000
TI010端子の有効エッジの選択
TI000端子の有効エッジの選択
カウント・クロックの選択
fPRS = 2 MHz
0
fPRS
0
1
fPRS/22
0
8
1
1
注1.
注2
0
1
fPRS/2
fPRS = 5 MHz
注1
fPRS = 10 MHz
fPRS = 20 MHz
注3
2 MHz
5 MHz
10 MHz
20 MHz
500 kHz
1.25 MHz
2.5 MHz
5 MHz
7.81 kHz
19.53 kHz
39.06 kHz
78.12 kHz
TI000有効エッジ
注4,
5
周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異
なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2.
1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）
で動作している（XSEL = 0）場合，PRM001 = PRM000 = 0（カウント・クロック：fPRS）は
設定禁止です。
3.
4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
4.
TI000端子からの外部クロックには，周辺ハードウエア・クロック（fPRS）の2周期分より長い
パルスが必要です。
5.
CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが
停止している場合，およびSTOPモード時の場合，TI000端子からの外部クロックでタイマ動
作を開始させないでください。
備考 fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
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284
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−14 プリスケーラ・モード・レジスタ01（PRM01）のフォーマット
アドレス：FFB7H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
PRM01
ES111
ES110
ES011
ES010
0
0
PRM011
PRM010
ES111
ES110
0
0
立ち下がりエッジ
0
1
立ち上がりエッジ
1
0
設定禁止
1
1
立ち上がり／立ち下がりの両エッジ
ES011
ES010
0
0
立ち下がりエッジ
0
1
立ち上がりエッジ
1
0
設定禁止
1
1
立ち上がり／立ち下がりの両エッジ
PRM011
PRM010
TI011端子の有効エッジの選択
TI001端子の有効エッジの選択
カウント・クロックの選択
fPRS = 2 MHz
0
fPRS
0
1
fPRS/24
0
6
1
1
注1.
注2
0
1
fPRS/2
fPRS = 5 MHz
注1
fPRS = 10 MHz
fPRS = 20 MHz
注3
2 MHz
5 MHz
10 MHz
20 MHz
125 kHz
312.5 kHz
625 kHz
1.25 MHz
31.25 kHz
78.125 kHz
156.25 kHz
312.5 kHz
TI001有効エッジ
注4,
5
周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異
なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2.
1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）
で動作している（XSEL = 0）場合，PRM011 = PRM010 = 0（カウント・クロック：fPRS）は
設定禁止です。
3.
4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
4.
TI001端子からの外部クロックには，周辺ハードウエア・クロック（fPRS）の2周期分より長い
パルスが必要です。
5.
CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが
停止している場合，およびSTOPモード時の場合，TI001端子からの外部クロックでタイマ動
作を開始させないでください。
備考 fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
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285
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（5）ポート・モード・レジスタ0（PM0）
ポート0の入力／出力を1ビット単位で設定するレジスタです。
P01/TO00/TI010, P06/TO01/TI011端子をタイマ出力として使用するとき，PM01, PM06およびP01, P06
の出力ラッチに0を設定してください。
P00/TI000, P01/TO00/TI010, P05/TI001/SSI11, P06/TO01/TI011端子をタイマ入力として使用するとき，
PM00, PM01, PM05, PM06に1を設定してください。このときP00, P01, P05, P06の出力ラッチは，0また
は1のどちらでもかまいません。
PM0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図7−15 ポート・モード・レジスタ0（PM0）のフォーマット
アドレス：FF20H
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM0
1
PM06
PM05
PM04
PM03
PM02
PM01
PM00
PM0n
備考
P0n端子の入出力モードの選択（n = 0-6）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
上記は，78K0/KF2製品のポート・モード・レジスタ0のフォーマットです。他
の製品のポート・モード・レジスタ0のフォーマットについては，5. 3 ポート
機能を制御するレジスタ （1）ポート・モード・レジスタ（PMxx）を参照し
てください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
286
78 K0/Kx2
7. 4
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
16ビット・タイマ／イベント・カウンタ00, 01の動作
7. 4. 1 インターバル・タイマとしての動作
16ビット・タイマ・モード・コントロール・レジスタ（TMC0n）のビット3, 2（TMC0n3, TMC0n2） = 11
（TM0nとCR00nの一致でカウント・クリア＆スタート・モード）に設定すると，カウント・クロックに同期し
てカウント動作を開始します。
そのあと，TM0nとCR00nの値が一致すると，TM0nを0000Ｈにクリアし，一致割り込み信号（INTTM00n）
を発生します。この一定間隔で発生するINTTM00n信号により，インターバル・タイマとして動作します。
備考1.
2.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
INTTM00n信号の割り込み許可については，第20章
割り込み機能を参照してください。
図7−16 インターバル・タイマ動作のブロック図
クリア
カウント・クロック
16ビット・カウンタ（TM0n）
一致信号
INTTM00n信号
動作許可ビット
TMC0n3, TMC0n2
CR00nレジスタ
図7−17 インターバル・タイマ動作の基本タイミング例
N
N
N
N
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
コンペア・レジスタ
（CR00n）
00
11
N
コンペア一致割り込み
（INTTM00n）
インターバル間隔 インターバル間隔 インターバル間隔 インターバル間隔
（N＋1）
（N＋1）
（N＋1）
（N＋1）
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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287
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−18 インターバル・タイマ動作時のレジスタ設定内容例
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
1
1
0
OVF0n
0
TM0nとCR00nの一致で
クリア＆スタート
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0
0
0
CR00nをコンペア・レジスタ
にする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
0
LVS0n
LVR0n
TOC0n1
TOE0n
0
0
0
0
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0
0
0
0
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロック
の選択
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
CR00nにMを設定した場合，インターバル時間は次のようになります。
・インターバル時間 = （M＋1）×カウント・クロック周期
CR00nへの0000Ｈの設定は禁止です。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
インターバル・タイマ機能では，通常，CR01nを使用しません。しかしCR01nの設定値と，TM0n
の値が一致するとコンペア一致割り込み（INTTM01n）が発生します。
したがって，割り込みマスク・フラグ（TMMK01n）でマスク設定をしておいてください。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
288
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−19 インターバル・タイマ機能時のソフトウエア処理例
N
N
N
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
11
CR00nレジスタ
N
INTTM00n信号
①
②
① カウント動作開始フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
CR00nレジスタ,
ポートの設定
TMC0n3, TMC0n2ビット = 11
TMC0n3, TMC0n2ビット = 11にする前に，
これらのレジスタを初期設定
カウント動作開始
② カウント動作停止フロー
TMC0n3, TMC0n2ビット = 00
TMC0n3, TMC0n2ビットを00にすることで，
カウンタを初期化しカウント動作を停止
STOP
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
289
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 2 方形波出力としての動作
インターバル・タイマ（7. 4. 1参照）として動作させたとき，16ビット・タイマ出力コントロール・レジス
タ0n（TOC0n） = 03Hに設定することにより，TO0n端子から方形波を出力できます。
TMC0n3, TMC0n2 = 11（TM0nとCR00nの一致でカウント・クリア＆スタート・モード）に設定すると，カ
ウント・クロックに同期してカウント動作を開始します。
そのあと，TM0nとCR00nの値が一致すると，TM0nを0000Ｈにクリアし，割り込み信号（INTTM00n）を発
生し，TO0n出力を反転します。この一定間隔で反転するTO0n出力により，方形波出力として動作します。
備考1.
2.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
INTTM00n信号の割り込み許可については，第20章
割り込み機能を参照してください。
図7−20 方形波出力動作のブロック図
クリア
カウント・クロック
出力制御
回路
16ビット・カウンタ（TM0n）
一致信号
TO0n出力
TO0n端子
INTTM00n信号
動作許可ビット
TMC0n3, TMC0n2
CR00nレジスタ
図7−21 方形波出力動作の基本タイミング例
N
N
N
N
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
コンペア・レジスタ
（CR00n）
11
N
TO0n出力
コンペア一致割り込み
（INTTM00n）
インターバル間隔 インターバル間隔 インターバル間隔 インターバル間隔
（N＋1）
（N＋1）
（N＋1）
（N＋1）
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
290
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−22 方形波出力動作時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
1
1
0
OVF0n
0
TM0nとCR00nの一致で
クリア＆スタート
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0
0
0
CR00nをコンペア・レジスタ
にする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
0
LVS0n
LVR0n
TOC0n1
TOE0n
0/1
0/1
1
1
TO0n出力許可
TM0nとCR00nの一致に
よりTO0n出力を反転
TO0n出力F/Fの初期値を指定
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0
0
0
0
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロック
の選択
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
291
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−22 方形波出力動作時のレジスタ設定内容例（2/2）
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
CR00nにMを設定した場合，方形波の周波数は次のようになります。
・方形波の周波数 = 1÷｛2×（M＋1）×カウント・クロック周期｝
CR00nへの0000Ｈの設定は禁止です。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
方形波出力機能では，通常，CR01nを使用しません。しかしCR01nの設定値と，TM0nの値が一
致するとコンペア一致割り込み（INTTM01n）が発生します。
したがって，割り込みマスク・フラグ（TMMK01n）でマスク設定をしておいてください。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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292
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−23 方形波出力機能時のソフトウエア処理例
N
N
N
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
11
CR00nレジスタ
00
N
TO0n出力
INTTM00n信号
TO0n出力制御ビット
（TOC0n1, TOE0n）
①
②
① カウント動作開始フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
TOC0nレジスタ注，
CR00nレジスタ，
ポートの設定
TMC0n3, TMC0n2ビット = 11
TMC0n3, TMC0n2ビット = 11にする前に，
これらのレジスタを初期設定
カウント動作開始
② カウント動作停止フロー
TMC0n3, TMC0n2ビット = 00
TMC0n3, TMC0n2ビットを00にすることで，
カウンタを初期化しカウント動作を停止
STOP
注
TOC0nの設定は注意が必要です。詳細は7. 3（3）16ビット・タイマ出力コントロール・レジスタ0n
（TOC0n）を参照してください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 3 外部イベント・カウンタとしての動作
プリスケーラ・モード・レジスタ0n（PRM0n）のビット1, 0（PRM0n1, PRM0n0）=11（TI00n端子の有効エ
ッジによるカウント・アップ）, 16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット
3, 2（TMC0n3, TMC0n2） = 11に設定すると，外部イベント入力の有効エッジをカウントし，TM0nとCR00n
との一致割り込み信号（INTTM00n）を発生します。
外部イベント入力の端子にはTI00n端子を使用します。したがって，TI00n有効エッジ入力によるクリア＆ス
タート・モード（TMC0n3, TMC0n2 = 10）では，外部イベント・カウンタとして使用できません。
INTTM00n信号は，次のタイミングごとに発生します。
・INTTM00n信号発生タイミング（2回目以降）
= 外部イベント入力の有効エッジ検出回数×（CR00n設定値＋1）
ただし，動作開始直後から初回の一致割り込みだけは，次のタイミングで発生します。
・INTTM00n信号発生タイミング（初回のみ）
= 外部イベント入力の有効エッジ検出回数×（CR00n設定値＋2）
有効エッジは，TI00n端子入力信号をfPRSのクロック周期でサンプリングを行い，2回連続して有効レベルを検
出したときに，はじめて検出されます。したがって，短いパルス幅のノイズを除去できます。
備考1.
2.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
INTTM00n信号の割り込み許可については，第20章
割り込み機能を参照してください。
図7−24 外部イベント・カウンタとしての動作のブロック図
fPRS
クリア
TI00n端子
エッジ検出
16ビット・カウンタ（TM0n）
一致信号
動作許可ビット
TMC0n3, TMC0n2
出力制御
回路
TO0n出力
TO0n端子
INTTM00n信号
CR00nレジスタ
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−25 外部イベント・カウンタ・モード時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
1
1
0
OVF0n
0
TM0nとCR00nの一致で
クリア＆スタート
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0
0
0
CR00nをコンペア・レジスタ
にする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
0/1
LVS0n
LVR0n
TOC0n1
TOE0n
0/1
0/1
0/1
0/1
0：TO0n出力禁止
1：TO0n出力許可
TO0n出力F/Fの初期値
を指定
00：TM0nとCR00n/CR01nが一致
してもTO0n出力は反転しない
01：TM0nとCR00nの一致に
よりTO0n出力を反転
10：TM0nとCR01nの一致に
よりTO0n出力を反転
11：TM0nとCR00n/CR01nの一致に
よりTO0n出力を反転
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0
0
0/1
0/1
0
0
PRM0n1 PRM0n0
1
1
カウント・クロックの選択
（TI00nの有効エッジに指定）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−25 外部イベント・カウンタ・モード動作時のレジスタ設定内容例（2/2）
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
CR00nにMを設定した場合，外部イベントがM＋1回入力されると，割り込み信号（INTTM00n）
が発生します。
CR00nへの0000Ｈの設定は禁止です。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
外部イベント・カウンタ・モード動作時では，通常，CR01nを使用しません。しかしCR01nの設
定値と，TM0nの値が一致するとコンペア一致割り込み（INTTM01n）が発生します。
したがって，割り込みマスク・フラグ（TMMK01n）でマスク設定をしておいてください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−26 外部イベント・カウンタ・モード動作時のソフトウエア処理例
N
N
N
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
11
コンペア・レジスタ
（CR00n）
00
N
TO0n出力
コンペア一致割り込み
（INTTM00n）
TO0n出力制御ビット
（TOC0n4, TOC0n1, TOE0n）
①
②
① カウント動作開始フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
TOC0nレジスタ注，
CR00nレジスタ，
ポートの設定
TMC0n3, TMC0n2ビット = 11
TMC0n3, TMC0n2ビット = 11にする前に，
これらのレジスタを初期設定
カウント動作開始
② カウント動作停止フロー
TMC0n3, TMC0n2ビット = 00
TMC0n3, TMC0n2ビットを00にすることで，
カウンタを初期化しカウント動作を停止
STOP
注
TOC0nの設定は注意が必要です。詳細は7. 3（3）16ビット・タイマ出力コントロール・レジスタ0n
（TOC0n）を参照してください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 4 TI00n端子の有効エッジ入力によるクリア＆スタート・モードとしての動作
16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2（TMC0n3, TMC0n2） = 10
（TI00n端子の有効エッジ入力によるクリア＆スタート・モード）に設定し，カウント・クロック（PRM0nにて
設定）を供給すると，TM0nがカウント・アップを開始します。カウント動作中にTI00n端子の有効エッジを検
出すると，TM0nを0000Hにクリアして，再度カウント・アップします。TI00n端子の有効エッジがない場合，
TM0nはオーバフローして，カウントを続けます。
TI00n端子の有効エッジは，TM0nのクリア要因です。動作開始直後のカウント・スタートの起動制御はして
いません。
CR00n, CR01nは，コンペア・レジスタとしてもキャプチャ・レジスタとしても使用できます。
（a）CR00n, CR01nをコンペア・レジスタとして使用した場合
TM0nとCR00n, CR01nの一致でINTTM00n, INTTM01n信号が発生します。
（b）CR00n, CR01nをキャプチャ・レジスタとして使用した場合
TI01n端子に有効エッジが入力される（またはTI00n端子に有効エッジの逆相が入力される）と，TM0n
のカウント値をCR00nにキャプチャし，INTTM00n信号が発生します。
TI00n端子に有効エッジが入力されると，TM0nのカウント値をCR01nにキャプチャし，INTTM01n
信号が発生します。TI00n端子の有効エッジでキャプチャ動作と同時にカウンタを0000Hにクリアしま
す。
★
カウント・クロックをTI00n端子の有効エッジ（PRM0n1, PRM0n0 = 11）に設定しないでください。
注意
PRM0n1, PRM0n0 = 11に設定すると，TM0nがクリアされる可能性があります。
備考1.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
2.
INTTM00n信号の割り込み許可については，第20章
3.
n = 0： 78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
割り込み機能を参照してください。
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（1）TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作
（CR00n：コンペア・レジスタ，CR01n：コンペア・レジスタ設定時）
図7−27 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのブロック図
（CR00n：コンペア・レジスタ／CR01n：コンペア・レジスタ）
エッジ検出
TI00n端子
クリア
カウント・クロック
タイマ・カウンタ
（TM0n）
一致信号
割り込み信号
（INTTM00n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR00n）
出力制御 TO0n出力
回路
一致信号
TO0n端子
割り込み信号
（INTTM01n）
コンペア・レジスタ
（CR01n）
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−28 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：コンペア・レジスタ／CR01n：コンペア・レジスタ）
（a）TOC0n = 13H, PRM0n = 10H, CRC0n = 00H, TMC0n = 08H
M
TM0nレジスタ
N
M
N
M
N
M
N
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
10
カウント・クリア入力
（TI00n端子入力）
コンペア・レジスタ
（CR00n）
M
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
N
コンペア一致割り込み
（INTTM01n）
TO0n出力
（b）TOC0n = 13H, PRM0n = 10H, CRC0n = 00H, TMC0n = 0AH
M
TM0nレジスタ
N
M
N
M
N
M
N
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
10
カウント・クリア入力
（TI00n端子入力）
コンペア・レジスタ
（CR00n）
M
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
N
コンペア一致割り込み
（INTTM01n）
TO0n出力
16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット1（TMC0n1）の設定に
より，（a）と（b）には次のような違いがあります。
（a）TM0nとコンペア・レジスタが一致したときに，TO0nの出力レベルが反転
（b）TM0nとコンペア・レジスタが一致したとき，またはTI00n端子の有効エッジを検出したときに，
TO0nの出力レベルが反転
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（2）TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作
（CR00n：コンペア・レジスタ，CR01n：キャプチャ・レジスタ設定時）
図7−29 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのブロック図
（CR00n：コンペア・レジスタ／CR01n：キャプチャ・レジスタ）
エッジ検出
TI00n端子
クリア
タイマ・カウンタ
（TM0n）
カウント・クロック
一致信号
割り込み信号
（INTTM00n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR00n）
キャプチャ信号
備考 n = 0：
出力制御 TO0n出力
回路
キャプチャ・レジスタ
（CR01n）
TO0n端子
割り込み信号
（INTTM01n）
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−30 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：コンペア・レジスタ／CR01n：キャプチャ・レジスタ）（1/2）
（a）TOC0n = 13H, PRM0n = 10H, CRC0n = 04H, TMC0n = 08H, CR00n = 0001H
M
N
P
TM0nレジスタ
Q
S
0000H
動作許可ビット
（TMC0n3, TMC0n2）
10
00
キャプチャ&カウント・クリア入力
（TI00n端子入力）
コンペア・レジスタ
（CR00n）
0001H
コンペア一致割り込み
（INTTM00n）
キャプチャ・レジスタ
（CR01n）
0000H
M
N
S
P
Q
キャプチャ割り込み
（INTTM01n）
TO0n出力
キャプチャ＆クリア後に，TO0n出力レベルを反転したい場合のアプリケーション例です。
TI00n端子の有効エッジ検出で，CR01nにキャプチャし，TM0nをクリア（0000H）します。TM0nの
カウント値が0001Hになると，コンペア一致割り込み信号（INTTM00n）が発生し，TO0n出力レベルが
反転します。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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第7章
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図7−30 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：コンペア・レジスタ／CR01n：キャプチャ・レジスタ）（2/2）
（b）TOC0n = 13H, PRM0n = 10H, CRC0n = 04H, TMC0n = 0AH, CR00n = 0003H
M
N
P
TM0nレジスタ
Q
S
0003H
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
10
キャプチャ&カウント・クリア入力
（TI00n端子入力）
コンペア・レジスタ
（CR00n）
0003H
コンペア一致割り込み
（INTTM00n）
キャプチャ・レジスタ
（CR01n）
0000H
M
N
S
P
Q
キャプチャ割り込み
（INTTM01n）
TO0n出力
4
4
4
4
キャプチャ＆クリア後に，CR00nに設定した幅（ここでは4クロック）をTO0n端子から出力したい場
合のアプリケーション例です。
TI00n端子の有効エッジ検出で，CR01nにキャプチャし，キャプチャ割り込み信号（INTTM01n）が発
生し，TM0nをクリア（0000H）し，TO0n出力を反転します。TM0nのカウント値が0003Hになる（4ク
ロックをカウントする）と，コンペア一致割り込み信号（INTTM00n）が発生し，TO0n出力レベルが反
転します。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（3）TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作
（CR00n：キャプチャ・レジスタ，CR01n：コンペア・レジスタ設定時）
図7−31 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのブロック図
（CR00n：キャプチャ・レジスタ／CR01n：コンペア・レジスタ）
エッジ検出
TI00n端子
クリア
タイマ・カウンタ
（TM0n）
カウント・クロック
一致信号
割り込み信号
（INTTM01n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR01n）
キャプチャ信号
備考 n = 0：
出力制御 TO0n出力
回路
キャプチャ・レジスタ
（CR00n）
TO0n端子
割り込み信号
（INTTM00n）
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−32 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：コンペア・レジスタ）（1/2）
（a）TOC0n = 13H, PRM0n = 10H, CRC0n = 03H, TMC0n = 08H, CR01n = 0001H
TM0nレジスタ
M
P
N
0000H
動作許可ビット
（TMC0n3, TMC0n2）
S
00
10
キャプチャ&カウント・クリア入力
（TI00n端子入力）
キャプチャ・レジスタ
（CR00n）
キャプチャ割り込み
（INTTM00n）
0000H
M
N
S
P
L
コンペア・レジスタ
（CR01n）
0001H
コンペア一致割り込み
（INTTM01n）
TO0n出力
キャプチャ＆クリア後に，TO0n出力レベルを反転したい場合のアプリケーション例です。
TI00n端子の立ち上がりエッジ検出で，TM0nをクリアします。TI00n端子の立ち下がりエッジ検出で，
CR00nにキャプチャします。
キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）のビット1（CRC0n1） = 1の設定によ
り，TI00n端子入力の逆相でTM0nのカウント値をCR00nにキャプチャしますが，キャプチャ割り込み信
号（INTTM00n）は発生しません。しかし，TI01n端子の有効エッジ検出により，INTTM00n信号が発生
します。INTTM00n信号を使用しない場合は，INTTM00n信号をマスクしてください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
305
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−32 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：コンペア・レジスタ）（2/2）
（b）TOC0n = 13H, PRM0n = 10H, CRC0n = 03H, TMC0n = 0AH, CR01n = 0003H
TM0nレジスタ
M
0003H
0000H
動作許可ビット
（TMC0n3, TMC0n2）
S
P
N
00
10
キャプチャ&カウント・クリア入力
（TI00n端子入力）
キャプチャ・レジスタ
（CR00n）
キャプチャ割り込み
（INTTM00n）
0000H
M
N
S
P
L
コンペア・レジスタ
（CR01n）
0003H
コンペア一致割り込み
（INTTM01n）
TO0n出力
4
4
4
4
キャプチャ＆クリア後に，CR01nに設定した幅（ここでは4クロック）をTO0n端子から出力したい場
合のアプリケーション例です。
TI00n端子の立ち上がりエッジ検出で，TM0nをクリア（0000H）します。TI00n端子の立ち下がりエッ
ジ検出で，CR00nにキャプチャします。TO0n出力は，TI00n端子の立ち上がりエッジ検出によるTM0n
のクリア（0000H）か，TM0nとコンペア・レジスタ（CR01n）の一致で反転します。
キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）のビット1（CRC0n1）= 1の設定によ
り，TI00n端子入力の逆相でTM0nのカウント値をCR00nにキャプチャしますが，キャプチャ割り込み信
号（INTTM00n）は発生しません。しかし，TI01n端子の有効エッジ検出により，INTTM00n割り込みが
発生します。INTTM00n信号を使用しない場合はINTTM00n信号をマスクしてください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（4）TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作
（CR00n：キャプチャ・レジスタ，CR01n：キャプチャ・レジスタ設定時）
図7−33 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのブロック図
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）
動作許可ビット
TMC0n3, TMC0n2
クリア
タイマ・カウンタ
（TM0n）
カウント・クロック
キャプチャ信号
キャプチャ・レジスタ
（CR01n）
割り込み信号
（INTTM01n）
出力制御
回路
TI00n端子
TI01n端子注
注
エッジ検出
エッジ検出
セ
レ
ク
タ
キャプチャ
信号
キャプチャ・レジスタ
（CR00n）
TO0n出力
TO0n端子注
割り込み信号
（INTTM00n）
TI01n端子の有効エッジ検出を使用する場合，タイマ出力（TO0n）は使用できません。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−34 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）（1/3）
（a）TOC0n = 13H, PRM0n = 30H, CRC0n = 05H, TMC0n = 0AH
L
TM0nレジスタ
N
M
O
Q
P
R
S
T
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
10
キャプチャ&カウント・クリア入力
（TI00n端子入力）
キャプチャ・レジスタ
（CR00n）
キャプチャ割り込み
（INTTM00n）
キャプチャ・レジスタ
（CR01n）
0000H
L
0000H
L
M
N
O
P
Q
R
S
T
キャプチャ割り込み
（INTTM01n）
TO0n出力
TI00n端子の立ち上がりエッジまたは立ち下がりエッジを検出した場合に，CR01nにキャプチャし，
TM0nをクリアし，TO0n出力を反転させるアプリケーション例です。
TI01n端子のエッジ検出により，割り込み信号（INTTM00n）が発生します。INTTM00n信号を使用し
ない場合には，INTTM00n信号をマスクしてください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−34 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）（2/3）
（b）TOC0n = 13H, PRM0n = C0H, CRC0n = 05H, TMC0n = 0AH
FFFFH
N
M
00
T
Q
S
P
0000H
動作許可ビット
（TMC0n3, TMC0n2）
R
O
L
TM0nレジスタ
10
キャプチャ・トリガ入力
（TI01n端子入力）
キャプチャ・レジスタ
（CR00n）
0000H
L
M
N
O
P
Q
R
S
T
キャプチャ割り込み
（INTTM00n）
キャプチャ&カウント・クリア入力
（TI00n）
L
キャプチャ・レジスタ
（CR01n）
キャプチャ割り込み
（INTTM01n）
0000H
L
TI01n端子の立ち上がりエッジまたは立ち下がりエッジを検出した場合に，CR00nにキャプチャするア
プリケーションにおいて，TI00n端子にエッジが入力されないときのタイミング例です。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−34 TI00n端子の有効エッジ入力によるクリア＆スタート・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）（3/3）
（c）TOC0n = 13H, PRM0n = 00H, CRC0n = 07H, TMC0n = 0AH
M
O
TM0nレジスタ
N
L
Q
W
T
R
P
0000H
動作許可ビット
（TMC0n3, TMC0n2）
S
10
00
キャプチャ&カウント・クリア入力
（TI00n端子入力）
キャプチャ・レジスタ
（CR00n）
0000H
キャプチャ・レジスタ
（CR01n）
0000H
L
N
M
P
O
R
Q
T
S
W
キャプチャ割り込み
（INTTM01n）
キャプチャ入力
（TI01n）
キャプチャ割り込み
（INTTM00n）
L
L
TI00n端子入力信号のパルス幅を測定する場合のアプリケーション例です。
CRC0nの設定により，TI00n端子の立ち下がりエッジの逆相（すなわち立ち上がりエッジ）検出で
CR00nにキャプチャし，TI00n端子の立ち下がりエッジ検出でCR01nにキャプチャします。
入力パルスのハイ・レベル幅，ロウ・レベル幅は，次の式で算出できます。
・ハイ・レベル幅 =［CR01n値］−［CR00n値］×［カウント・クロック周期］
・ロウ・レベル幅 =［CR00n値］×［カウント・クロック周期］
CR00nへのキャプチャ・トリガとしてTI00n端子の逆相を選択した場合，INTTM00n信号は発生しませ
ん。パルス幅測定のためのCR00n, CR01n値のリードは，INTTM01n信号発生直後に行ってください。
ただし，TI01n端子にプリスケーラ・モード・レジスタ0n（PRM0n）のビット6, 5（ES1n1, ES1n0）
で指定した有効エッジが入力されると，キャプチャ動作はしませんが，INTTM00n信号は発生します。
TI00n端子のパルス幅を測定する場合，INTTM00n信号を使用しないときは，INTTM00n信号をマスクし
てください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−35 TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
1
0
0/1
OVF0n
0
0：TM0nとCR00n/CR01nとの一致で
TO0n出力が反転
1：TM0nとCR00n/CR01nとの一致
およびTI00n端子の有効エッジで
TO0n出力が反転
TI00n端子の有効エッジ入力
によるクリア＆スタート
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0/1
0/1
0/1
0：CR00nをコンペア・
レジスタにする
1：CR00nをキャプチャ・
レジスタにする
0：CR00nのキャプチャ・
トリガはTI01n端子
1：CR00nのキャプチャ・
トリガはTI00n端子の逆相
0：CR01nをコンペア・
レジスタにする
1：CR01nをキャプチャ・
レジスタにする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
0/1
LVS0n
LVR0n
TOC0n1
TOE0n
0/1
0/1
0/1
0/1
0：TO0n出力禁止注
1：TO0n出力許可
TO0n出力F/Fの初期値
を指定
00：TM0nとCR00n/CR01nが一致
してもTO0n出力は反転しない
01：TM0nとCR00nの一致に
よりTO0n出力を反転
10：TM0nとCR01nの一致に
よりTO0n出力を反転
11：TM0nとCR00n/CR01nの一致に
よりTO0n出力を反転
注
備考
TI01n端子の有効エッジ検出を使用する場合，タイマ出力（TO0n）は使用できません。
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−35 TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作時のレジスタ設定内容例（2/2）
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0/1
0/1
0/1
0/1
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロックの選択
（TI00nの有効エッジは設定禁止）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
（CRC0n1 = 1時は設定禁止）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
コンペア・レジスタとして使用する場合は，TM0nとの一致で割り込み信号（INTTM00n）が発生
します。TM0nのカウント値はクリアされません。
注
キャプチャ・レジスタとして使用する場合は，TI00n, TI01n端子 入力のどちらかをキャプチャ・
トリガとして設定してください。キャプチャ・トリガの有効エッジ検出により，TM0nのカウント値
をCR00nに格納します。
注
TI01n端子の有効エッジ検出を使用する場合，タイマ出力（TO0n）は使用できません。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
コンペア・レジスタとして使用する場合は，TM0nとの一致で割り込み信号（INTTM01n）が発生
します。TM0nのカウント値はクリアされません。
キャプチャ・レジスタとして使用する場合は，TI00n端子入力がキャプチャ・トリガとなります。
キャプチャ・トリガの有効エッジ検出により，TM0nのカウント値をCR01nに格納します。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−36 TI00n端子の有効エッジ入力によるクリア＆スタート・モード動作時のソフトウエア処理例
M
TM0nレジスタ
M
N
M
N
M
N
N
0000H
動作許可ビット
（TMC0n3, TMC0n2）
10
00
00
カウント・クリア入力
（TI00n端子入力）
コンペア・レジスタ
（CR00n）
M
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
N
コンペア一致割り込み
（INTTM01n）
TO0n出力
①
②
① カウント動作開始フロー
②
②
TMC0n3, TMC0n2ビット = 00
TMC0n3, TMC0n2ビット = 10
③
③ カウント動作停止フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
TOC0nレジスタ注，
CR00n, CR01nレジスタ，
TMC0n.TMC0n1ビット，
ポートの設定
②
TMC0n3, TMC0n2
ビットを10にする
前に，これらの
レジスタを初期設定
TMC0n3, TMC0n2
ビットを00にする
ことで，
カウンタを初期化し
カウント動作を停止
STOP
カウント動作開始
② TM0nレジスタ・クリア＆スタート･フロー
TI00n端子エッジ入力
TI00n端子に有効エッジが入力されると
TM0nレジスタの値をクリア
TOC0nの設定は注意が必要です。詳細は7. 3（3）16ビット・タイマ出力コントロール・レジスタ0n
注
（TOC0n）を参照してください。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 5 フリー・ランニング・タイマとしての動作
16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2（TMC0n3, TMC0n2） = 01
（フリー・ランニング・タイマ・モード）に設定すると，カウント・クロックに同期してカウント・アップ動作
を続けます。FFFFHまでカウントすると，次のクロックでオーバフロー・フラグ（OVF0n）がセット（1）さ
れるとともに，TM0nをクリア（0000H）し，カウント動作を継続します。OVF0nは，ソフトウエアでCLR命令
を実行してクリア（0）してください。
フリー・ランニング・タイマとしての動作には，次の3種類があります。
・CR00n, CR01nを両方ともコンペア・レジスタとして使用
・CR00n, CR01nの一方をコンペア・レジスタ，もう一方をキャプチャ・レジスタとして使用
・CR00n, CR01nを両方ともキャプチャ・レジスタとして使用
備考1.
2.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
INTTM00n信号の割り込み許可については，第20章
割り込み機能を参照してください。
（1）フリー・ランニング・タイマ・モード動作
（CR00n：コンペア・レジスタ，CR01n：コンペア・レジスタ設定時）
図7−37 フリー・ランニング・タイマ・モードのブロック図
（CR00n：コンペア・レジスタ／CR01n：コンペア・レジスタ）
タイマ・カウンタ
（TM0n）
カウント・クロック
一致信号
割り込み信号
（INTTM00n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR00n）
出力制御
回路
TO0n出力
一致信号
TO0n端子
割り込み信号
（INTTM01n）
コンペア・レジスタ
（CR01n）
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−38 フリー・ランニング・タイマ・モードのタイミング例
（CR00n：コンペア・レジスタ／CR01n：コンペア・レジスタ）
・TOC0n = 13H, PRM0n = 00H, CRC0n =00H, TMC0n = 04H
FFFFH
N
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
コンペア・レジスタ
（CR00n）
M
N
M
N
M
N
01
M
00
M
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
N
コンペア一致割り込み
（INTTM01n）
TO0n出力
OVF0nビット
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
フリー・ランニング・タイマ・モードで，2つのコンペア機能を使用したアプリケーション例です。
TO0n出力レベルは，CR00n, CR01nの設定値とTM0nのカウント値が一致するごとに反転します。ま
た，一致するタイミングで，INTTM00n, INTTM01n信号がそれぞれ発生します。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（2）フリー・ランニング・タイマ・モード動作
（CR00n：コンペア・レジスタ，CR01n：キャプチャ・レジスタ設定時）
図7−39 フリー・ランニング・タイマ・モードのブロック図
（CR00n：コンペア・レジスタ／CR01n：キャプチャ・レジスタ）
タイマ・カウンタ
（TM0n）
カウント・クロック
一致信号
割り込み信号
（INTTM00n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR00n）
TI00n端子
エッジ検出
備考 n = 0：
キャプチャ信号
出力制御 TO0n出力
回路
キャプチャ・レジスタ
（CR01n）
TO0n端子
割り込み信号
（INTTM01n）
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
316
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−40 フリー・ランニング・タイマ・モードのタイミング例
（CR00n：コンペア・レジスタ／CR01n：キャプチャ・レジスタ）
・TOC0n = 13H, PRM0n = 10H, CRC0n = 04H, TMC0n = 04H
FFFFH
M
N
TM0nレジスタ
P
S
Q
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
01
キャプチャ・トリガ入力
（TI00n）
コンペア・レジスタ
（CR00n）
0000H
コンペア一致割り込み
（INTTM00n）
キャプチャ・レジスタ
（CR01n）
0000H
M
N
S
P
Q
キャプチャ割り込み
（INTTM01n）
TO0n出力
オーバフロー・フラグ
（OVF0n）
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
フリー・ランニング・タイマ・モードで，コンペア機能とキャプチャ機能を同時に使用したアプリケ
ーション例です。
この例では，CR00n（コンペア・レジスタ）の設定値とTM0nのカウント値が一致するごとに，INTTM00n
信号を発生し，TO0n出力を反転します。また，TI00n端子の有効エッジを検出するごとに，INTTM01n
信号を発生し，TM0nのカウント値をCR01nにキャプチャします。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（3）フリー・ランニング・タイマ・モード動作
（CR00n：キャプチャ・レジスタ，CR01n：キャプチャ・レジスタ設定時）
図7−41 フリー・ランニング・タイマ・モードのブロック図
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）
動作許可ビット
TMC0n3, TMC0n2
タイマ・カウンタ
（TM0n）
カウント・クロック
キャプチャ・レジスタ
（CR01n）
キャプチャ信号
TI00n端子
TI01n端子
備考1.
エッジ検出
エッジ検出
セ
レ
ク
タ
キャプチャ
信号
キャプチャ・レジスタ
（CR00n）
割り込み信号
（INTTM01n）
割り込み信号
（INTTM00n）
フリー・ランニング・タイマ・モードで，CR00n, CR01nを両方ともキャプチャ機能に設定した場
合，TO0n出力レベルは反転しません。
ただし，16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット1（TMC0n1）
= 1に設定することにより，TI00n端子の有効エッジを検出するごとにTO0n出力レベルを反転させ
ることができます。
2.
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
318
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−42 フリー・ランニング・タイマ・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）（1/2）
（a）TOC0n = 13H, PRM0n = 50H, CRC0n = 05H, TMC0n = 04H
FFFFH
M
N
TM0nレジスタ
A
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
P
S
C
B
Q
D
E
01
キャプチャ・トリガ入力
（TI00n）
キャプチャ・レジスタ
（CR01n）
0000H
M
N
S
P
Q
キャプチャ割り込み
（INTTM01n）
キャプチャ・トリガ入力
（TI01n）
キャプチャ・レジスタ
（CR00n）
0000H
A
B
C
D
E
キャプチャ割り込み
（INTTM00n）
オーバフロー・フラグ
（OVF0n）
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
フリー・ランニング・タイマ・モードで，別々のキャプチャ・トリガ入力の有効エッジでキャプチャ
した値を別々のキャプチャ・レジスタに格納するアプリケーション例です。
TI00n端子入力の有効エッジ検出でCR01nにキャプチャします。TI01n端子入力の有効エッジ検出で
CR00nにキャプチャします。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
319
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−42 フリー・ランニング・タイマ・モードのタイミング例
（CR00n：キャプチャ・レジスタ／CR01n：キャプチャ・レジスタ）（2/2）
（b）TOC0n = 13H, PRM0n = C0H, CRC0n = 05H, TMC0n = 04H
FFFFH
O
L
00
T
Q
M
0000H
動作許可ビット
（TMC0n3, TMC0n2）
R
N
TM0nレジスタ
S
P
01
キャプチャ・トリガ入力
（TI01n）
キャプチャ・レジスタ
（CR00n）
0000H
L
M
N
O
P
Q
R
S
T
キャプチャ割り込み
（INTTM00n）
キャプチャ・トリガ入力
（TI00n）
L
キャプチャ・レジスタ
（CR01n）
キャプチャ割り込み
（INTTM01n）
0000H
L
フリー・ランニング・タイマ・モードで，TI01n端子の両エッジ検出に設定し，CR00nにキャプチャす
るアプリケーション例です。
CR00n, CR01nを両方ともキャプチャ・レジスタとして使用し，TI01n端子だけからの有効エッジを検
出する場合，CR01nにキャプチャすることはできません。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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320
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−43 フリー・ランニング・タイマ・モード動作時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
0
1
0/1
OVF0n
0
0：TM0nとCR00n/CR01nとの一致で
TO0n出力が反転
1：TM0nとCR00n/CR01nとの一致
およびTI00n端子の有効エッジで
TO0n出力が反転
フリー・ランニング・タイマ・モード
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0/1
0/1
0/1
0：CR00nをコンペア・
レジスタにする
1：CR00nをキャプチャ・
レジスタにする
0：CR00nのキャプチャ・
トリガはTI01n端子
1：CR00nのキャプチャ・
トリガはTI00n端子の逆相
0：CR01nをコンペア・
レジスタにする
1：CR01nをキャプチャ・
レジスタにする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
0/1
LVS0n
LVR0n
TOC0n1
TOE0n
0/1
0/1
0/1
0/1
0：TO0n出力禁止
1：TO0n出力許可
TO0n出力F/Fの初期値
を指定
00：TM0nとCR00n/CR01nが一致
してもTO0n出力は反転しない
01：TM0nとCR00nの一致に
よりTO0n出力を反転
10：TM0nとCR01nの一致に
よりTO0n出力を反転
11：TM0nとCR00n/CR01nの一致に
よりTO0n出力を反転
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−43 フリー・ランニング・タイマ・モード動作時のレジスタ設定内容例（2/2）
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0/1
0/1
0/1
0/1
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロックの選択
（TI00nの有効エッジは設定禁止）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
（CRC0n1 = 1時は設定禁止）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
コンペア・レジスタとして使用する場合は，TM0nとの一致で割り込み信号（INTTM00n）が発生
します。TM0nのカウント値はクリアされません。
キャプチャ・レジスタとして使用する場合は，TI00n, TI01n端子入力のどちらかをキャプチャ・ト
リガとして設定してください。キャプチャ・トリガの有効エッジ検出により，TM0nのカウント値を
CR00nに格納します。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
コンペア・レジスタとして使用する場合は，TM0nとの一致で割り込み信号（INTTM01n）が発生
します。TM0nのカウント値はクリアされません。
キャプチャ・レジスタとして使用する場合は，TI00n端子入力がキャプチャ・トリガとなります。
キャプチャ・トリガの有効エッジ検出により，TM0nのカウント値をCR01nに格納します。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−44 フリー・ランニング・タイマ・モード動作時のソフトウエア処理例
FFFFH
M
M
TM0nレジスタ
0000H
動作許可ビット
（TMC0n3, TMC0n2）
N
N
00
M
N
N
00
01
コンペア・レジスタ
（CR00n）
M
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
N
コンペア一致割り込み
（INTTM01n）
タイマ出力制御ビット
（TOE0n, TOC0n4, TOC0n1）
TO0n出力
①
②
① カウント動作開始フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
TOC0nレジスタ注，
CR00n/CR01nレジスタ，
TMC0n.TMC0n1ビット，
ポートの設定
TMC0n3,TMC0n2ビット = 0, 1
TMC0n3, TMC0n2ビット = 01にする前に，
これらのレジスタを初期設定
カウント動作開始
② カウント動作停止フロー
TMC0n3,TMC0n2ビット = 0, 0
TMC0n3, TMC0n2ビット = 00にすることで，
カウンタを初期化しカウント動作を停止
STOP
注
TOC0nの設定は注意が必要です。詳細は7. 3（3）16ビット・タイマ出力コントロール・レジスタ0n
（TOC0n）を参照してください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 6 PPG出力としての動作
16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2（TMC0n3, TMC0n2） = 11
（TM0nとCR00nの一致によるクリア＆スタート）に設定し，CR00nにあらかじめ設定した値を1周期とし，
CR01nにあら かじめ設定した値をパルス幅とする矩形波を，TO0n端子からPPG（Programmable Pulse
Generator）出力として動作します。
PPG出力によって生成されるパルス周期，デューティは次のようになります。
・パルス周期 = （CR00nの設定値＋1）×カウント・クロック周期
・デューティ = （CR01nの設定値＋1）／（CR00nの設定値＋1）
動作中にデューティの値（CR01n）を変更したい場合は，7. 5. 1 CR01nのTM0n動作中の書き換え
注意
を参照してください。
備考1.
2.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
INTTM00n信号の割り込み許可については，第20章
割り込み機能を参照してください。
図7−45 PPG出力としての動作のブロック図
クリア
タイマ・カウンタ
（TM0n）
カウント・クロック
一致信号
割り込み信号
（INTTM00n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR00n）
出力制御
回路
TO0n出力
一致信号
TO0n端子
割り込み信号
（INTTM01n）
コンペア・レジスタ
（CR01n）
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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324
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−46 PPG出力動作時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
1
1
0
OVF0n
0
TM0nとCR00nの一致で
クリア＆スタート
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0
0
0
CR00nをコンペア・
レジスタにする
CR01nをコンペア・
レジスタにする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
1
LVS0n
LVR0n
TOC0n1
TOE0n
0/1
0/1
1
1
TO0n出力許可
TO0n出力F/Fの初期値を指定
11：TM0nとCR00n/CR01nの
一致によりTO0n出力を反転
00：ワンショット・パルス
出力禁止
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0
0
0
0
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロック
の選択
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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325
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−46 PPG出力動作時のレジスタ設定内容例（2/2）
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
TM0nとの一致で割り込み信号（INTTM00n）を発生します。TM0nのカウント値はクリアされま
す。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
TM0nとの一致で割り込み信号（INTTM01n）を発生します。TM0nのカウント値はクリアされま
せん。
注意
CR00n, CR01nには，0000H≦CR01n＜CR00n≦FFFFHの値を設定してください。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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326
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−47 PPG出力動作時のソフトウエア処理例
M
TM0nレジスタ
M
N
N
M
N
0000H
動作許可ビット
（TMC0n3,TMC0n2）
00
00
11
コンペア・レジスタ
（CR00n）
M
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
N
コンペア一致割り込み
（INTTM01n）
タイマ出力制御ビット
（TOE0n, TOC0n4, TOC0n1）
TO0n出力
N＋1
M＋1
N＋1
M＋1
N＋1
M＋1
②
①
② カウント動作停止フロー
① カウント動作開始フロー
TMC0n3, TMC0n2ビット = 00
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
TOC0nレジスタ注，
CR00n, CR01nレジスタ，
ポートの設定
TMC0n3, TMC0n2ビット = 11
注
TMC0n3, TMC0n2ビット
を設定する前に，これら
のレジスタを初期設定
TMC0n3, TMC0n2ビット
を00にすることで，
カウンタを初期化し
カウント動作を停止
STOP
カウント動作開始
TOC0nの設定は注意が必要です。詳細は7. 3（3）16ビット・タイマ出力コントロール・レジスタ0n
（TOC0n）を参照してください。
備考1.
PPGのパルス周期 =（M＋1）×カウント・クロック周期
PPGのデューティ =（N＋1）／（M＋1）
2.
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
327
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 7 ワンショット・パルス出力としての動作
16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2（TMC0n3, TMC0n2） = 01
（フリー・ランニング・タイマ・モード），またはTMC0n3, TMC0n2 = 10（TI00n端子の有効エッジによるクリ
ア＆スタート・モード）に設定し，16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）のビット5
（OSPE0n） = 1に設定することにより，ワンショット・パルスを出力できます。
タイマ動作中に，TOC0nのビット6（OSPT0n）をセット（1）するか，またはTI00n端子に有効エッジが入力
されると，それがトリガとなり，TM0nのクリア&スタート後，CR00n, CR01nに設定した差分のパルスを1回だ
けTO0n端子から出力します。
注意1.
ワンショット・パルスを出力中に，さらにトリガ（OSPT0nのセット（1），またはTI00n端子の有
効エッジ検出）を入力しないでください。再度，ワンショット・パルスを出力したいときは，現
在のワンショット・パルス出力が終了したあとで，トリガを発生させてください。
2.
OSPT0nのセット（1）のみをワンショット・パルス出力のトリガとする場合，TI00n端子またはそ
の兼用ポート端子のレベルを変化させないでください。意図しないタイミングでパルスが出力さ
れてしまいます。
備考1.
2.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
INTTM00n信号の割り込み許可については，第20章
割り込み機能を参照してください。
図7−48 ワンショット・パルス出力としての動作のブロック図
TI00nのエッジ検出
OSPT0nビット
クリア
OSPE0nビット
タイマ・カウンタ
（TM0n）
カウント・クロック
一致信号
割り込み信号
（INTTM00n）
動作許可ビット
TMC0n3, TMC0n2
コンペア・レジスタ
（CR00n）
出力制御
回路
一致信号
TO0n出力
TO0n端子
割り込み信号
（INTTM01n）
コンペア・レジスタ
（CR01n）
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
328
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−49 ワンショット・パルス出力動作時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
0/1
0/1
0
OVF0n
0
01：フリー・ランニング・
タイマ・モード
10：TI00n端子の有効エッジ
によるクリア＆スタート・
モード
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
0
0
0
CR00nをコンペア・
レジスタにする
CR01nをコンペア・
レジスタにする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0/1
1
1
LVS0n
LVR0n
TOC0n1
TOE0n
0/1
0/1
1
1
TO0n出力許可
TO0n出力の初期値を
指定
TM0nとCR00n/CR01nの
一致によりTO0n出力を反転
ワンショット・パルス
出力許可
1をライトすることで
ソフトウエア・トリガを発生
（0をライトしても
動作に影響なし）
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0
0
0
0
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロック
の選択
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
329
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−49 ワンショット・パルス出力動作時のレジスタ設定内容例（2/2）
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
ワンショット・パルス出力用のコンペア・レジスタとして使用します。TM0nとCR00nの値が一致
すると，割り込み信号（INTTM00n）を発生し，TO0n出力レベルを反転します。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
ワンショット・パルス出力用のコンペア・レジスタとして使用します。TM0nとCR01nの値が一致
すると，割り込み信号（INTTM01n）を発生し，TO0n出力レベルを反転します。
注意
CR00nとCR01nには同値を設定しないでください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
330
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−50 ワンショット・パルス出力動作時のソフトウエア処理例（1/2）
FFFFH
N
N
M
TM0nレジスタ
N
M
M
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
01または10
00
ワンショット・パルス許可ビット
（OSPE0n）
ワンショット・パルス・トリガ・ビット
（OSPT0n）
ワンショット・パルス・トリガ入力
（TI00n端子）
オーバフロー・フラグ
（OVF0n）
コンペア・レジスタ
（CR00n）
N
コンペア一致割り込み
（INTTM00n）
コンペア・レジスタ
（CR01n）
M
コンペア一致割り込み
（INTTM01n）
TO0n出力
M＋1
TO0n出力制御ビット
（TOE0n, TOC0n4, TOC0n1）
①
②
N−M
M＋1 N−M
ワンショット・トリガ
入力がないのでTO0n出力
レベルが反転しない ②
③
・ワンショット・パルス・トリガが入力されてからワンショット・パルスが出力されるまでの時間
=（M＋1）×カウント・クロック周期
・ワンショット・パルス出力アクティブ・レベル幅
=（N−M）×カウント・クロック周期
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
331
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−50 ワンショット・パルス出力動作時のソフトウエア処理例（2/2）
① カウント動作開始フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
TOC0nレジスタ注，
CR00n, CR01nレジスタ，
ポートの設定
TMC0n3, TMC0n2ビット =
01または10
TMC0n3, TMC0n2ビットを設定する前に，
これらのレジスタを初期設定
カウント動作開始
② ワンショット・トリガ入力フロー
TOC0n.OSPT0nビット = 1
またはTI00n端子エッジ入力
OSTP0nビット以外のビットは
同値書き込みをしてください
③ カウント動作停止フロー
TMC0n3, TMC0n2ビット = 00
TMC0n3, TMC0n2ビット = 00にすることで，
カウンタを初期化しカウント動作を停止
STOP
注
TOC0nの設定は注意が必要です。詳細は7. 3（3）16ビット・タイマ出力コントロール・レジスタ0n
（TOC0n）を参照してください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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332
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
7. 4. 8 パルス幅測定としての動作
TM0nを使用し，TI00n端子およびTI01n端子に入力される信号のパルス幅を測定できます。
測定方法には，16ビット・タイマ／イベント・カウンタ0nをフリー・ランニング・タイマ・モードで動作さ
せて測定する方法と，TI00n端子に入力される信号のエッジに同期してタイマをリスタートさせて測定する方法
があります。
割り込みが発生したら，有効なキャプチャ・レジスタの値をリードして，パルス幅の測定をしてください。
また，16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット0（OVF0n）を確認して，
セット（1）されていたらソフトウエアでクリア（0）してください。
図7−51 パルス幅測定（フリー・ランニング・タイマ・モード）のブロック図
動作許可ビット
TMC0n3, TMC0n2
タイマ・カウンタ
（TM0n）
カウント・クロック
キャプチャ信号
TI00n端子
TI01n端子
エッジ検出
エッジ検出
セ
レ
ク
タ
キャプチャ
信号
キャプチャ・レジスタ
（CR01n）
キャプチャ・レジスタ
（CR00n）
割り込み信号
（INTTM01n）
割り込み信号
（INTTM00n）
図7−52 パルス幅測定（TI00n端子の有効エッジ入力によるクリア＆スタート・モード）のブロック図
動作許可ビット
TMC0n3, TMC0n2
タイマ・カウンタ
（TM0n）
カウント・クロック
キャプチャ信号
TI00n端子
TI01n端子
エッジ検出
エッジ検出
備考 n = 0：
クリア
セ
レ
ク
タ
キャプチャ
信号
キャプチャ・レジスタ
（CR01n）
キャプチャ・レジスタ
（CR00n）
割り込み信号
（INTTM01n）
割り込み信号
（INTTM00n）
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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333
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
パルス幅測定をするには，次の3つの方法があります。
・TI00n端子およびTI01n端子の2本の入力信号でパルス幅を測定（フリー・ランニング・タイマ・モード）
・TI00n端子1本の入力信号でパルス幅を測定（フリー・ランニング・タイマ・モード）
・TI00n端子1本の入力信号でパルス幅を測定（TI00n端子の有効エッジ入力によるクリア＆スタート・モー
ド）
備考1.
入出力端子の設定については7. 3（5） ポート・モード・レジスタ0（PM0）を参照してください。
2.
INTTM00n信号の割り込み許可については，第20章
3.
n = 0：
割り込み機能を参照してください。
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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334
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（1）TI00n端子およびTI01n端子の2本の入力信号でパルス幅を測定（フリー・ランニング・タイマ・モード）
フリー・ランニング・タイマ・モード（TMC0n3, TMC0n2 = 01）に設定します。TI00n端子の有効エッ
ジ検出により，TM0nのカウント値をCR01nにキャプチャします。TI01n端子の有効エッジ検出により，TM0n
のカウント値をCR00nにキャプチャします。TI00n端子とTI01n端子のエッジ検出の設定は，両エッジとし
てください。
この測定方法では，それぞれの入力信号のエッジによりキャプチャした値から，前回キャプチャした値
を減算します。そのため，前回キャプチャした値を，あらかじめ別レジスタに退避してください。
オーバフローが発生した場合，単純に減算すると値がマイナスになるため，ボローが発生します（プロ
グラム・ステータス・ワード（PSW）のビット0（CY）がセット（1）されます）。このときは，CYを無
視して，計算値をパルス幅として扱ってください。また，16ビット・タイマ・モード・コントロール・レ
ジスタ0n（TMC0n）のビット0（OVF0n）をクリア（0）してください。
図7−53 パルス幅測定のタイミング例（1）
・TMC0n = 04H, PRM0n = F0H, CRC0n = 05H
FFFFH
M
TM0nレジスタ
N
A
B
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
P
S
C
Q
D
E
01
キャプチャ・トリガ入力
（TI00n）
キャプチャ・レジスタ
（CR01n）
0000H
M
N
S
P
Q
キャプチャ割り込み
（INTTM01n）
キャプチャ・トリガ入力
（TI01n）
キャプチャ・レジスタ
（CR00n）
0000H
A
B
C
D
E
キャプチャ割り込み
（INTTM00n）
オーバフロー・フラグ
（OVF0n）
0ライト・
クリア
備考 n = 0：
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（2）TI00n端子1本の入力信号でパルス幅を測定（フリー・ランニング・タイマ・モード）
フリー・ランニング・タイマ・モード（TMC0n3, TMC0n2 = 01）に設定します。TI00n端子の有効エッ
ジ検出の逆相で，TM0nのカウント値をCR00nにキャプチャします。TI00n端子の有効エッジ検出で，TM0n
のカウント値をCR01nにキャプチャします。
この測定方法では，エッジからエッジまでの幅を測定する場合に，別々のキャプチャ・レジスタに値を
格納するため，キャプチャした値を退避する必要がありません。2つのキャプチャ・レジスタ値を減算する
ことでハイ・レベル幅，ロウ・レベル幅，周期を算出します。
オーバフローが発生した場合，単純に減算すると値がマイナスになるため，ボローが発生します（プロ
グラム・ステータス・ワード（PSW）のビット0（CY）がセット（1）されます）。このときは，CYを無
視して，計算値をパルス幅として扱ってください。また，16ビット・タイマ・モード・コントロール・レ
ジスタ0n（TMC0n）のビット0（OVF0n）をクリア（0）してください。
図7−54 パルス幅測定のタイミング例（2）
・TMC0n = 04H, PRM0n = 10H, CRC0n = 07H
FFFFH
M
TM0nレジスタ
N
A
B
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
P
S
C
Q
D
E
01
キャプチャ・トリガ入力
（TI00n）
キャプチャ・レジスタ
（CR00n）
0000H
キャプチャ・レジスタ
（CR01n）
0000H
A
B
M
C
N
E
D
S
P
Q
キャプチャ割り込み
（INTTM01n）
オーバフロー・フラグ
（OVF0n）
0ライト・
クリア
キャプチャ・トリガ入力
（TI01n）
L
キャプチャ割り込み
（INTTM00n）
L
備考 n = 0：
0ライト・
クリア
0ライト・
クリア
0ライト・
クリア
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（3）TI00n端子1本の入力信号でパルス幅を測定（TI00n端子の有効エッジ入力によるクリア＆スタート・モード）
TI00n端子の有効エッジによるクリア＆スタート・モード（TMC0n3, TMC0n2 = 10）に設定します。TI00n
端子の有効エッジ検出の逆相で，TM0nのカウント値をCR00nにキャプチャします。TI00n端子の有効エッ
ジ検出で，TM0nのカウント値をCR01nにキャプチャし，TM0nをクリア（0000H）します。したがって，
TM0nがオーバフローしなければ，CR01nには周期が格納されます。
オーバフローが発生した場合は，CR01nに格納した値に10000Hを加算した値を周期として扱ってくださ
い。また，16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット0（OVF0n）をク
リア（0）してください。
図7−55 パルス幅測定のタイミング例（3）
・TMC0n = 08H, PRM0n = 10H, CRC0n = 07H
FFFFH
N
C
D
S
A
0000H
動作許可ビット
00
（TMC0n3, TMC0n2）
Q
P
B
M
TM0nレジスタ
10
00
①
①
①
①
キャプチャ＆カウント・クリア入力
（TI00n）
②
キャプチャ・レジスタ
（CR00n）
0000H
キャプチャ・レジスタ
（CR01n）
0000H
③
②
③
A
M
②
③
B
N
②
③
C
S
D
P
Q
キャプチャ割り込み
（INTTM01n）
オーバフロー・フラグ
（OVF0n）
0ライト・
クリア
キャプチャ・トリガ入力
（TI01n） L
キャプチャ割り込み
（INTTM00n） L
= （10000H×OVF0nビットがセット（1）された回数＋
①パルスの周期
CR01nのキャプチャ値）×カウント・クロック周期
②パルスのハイ・レベル幅 = （10000H×OVF0nビットがセット（1）された回数＋
CR00nのキャプチャ値）×カウント・クロック周期
③パルスのロウ・レベル幅 = （パルスの周期−パルスのハイ・レベル幅）
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−56 パルス幅測定時のレジスタ設定内容例（1/2）
（a）16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）
TMC0n3 TMC0n2 TMC0n1
0
0
0
0
0/1
0/1
0
OVF0n
0
01：フリー・ランニング・
タイマ・モード
10：TI00n端子の有効エッジ
によるクリア＆スタート・
モード
（b）キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）
CRC0n2 CRC0n1 CRC0n0
0
0
0
0
0
1
0/1
1
1：CR00nをキャプチャ・
レジスタにする
0：CR00nのキャプチャ・
トリガはTI01n端子
1：CR00nのキャプチャ・
トリガはTI00n端子の逆相
1：CR01nをキャプチャ・
レジスタにする
（c）16ビット・タイマ出力コントロール・レジスタ0n（TOC0n）
OSPT0n OSPE0n TOC0n4
0
0
0
0
LVS0n
LVR0n
TOC0n1
TOE0n
0
0
0
0
（d）プリスケーラ・モード・レジスタ0n（PRM0n）
ES1n1
ES1n0
ES0n1
ES0n0
3
2
0/1
0/1
0/1
0/1
0
0
PRM0n1 PRM0n0
0/1
0/1
カウント・クロックの選択
（TI00nの有効エッジは設定禁止）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
（CRC0n1 = 1時は設定禁止）
00：立ち下がりエッジ検出
01：立ち上がりエッジ検出
10：設定禁止
11：両エッジ検出
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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338
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−56 パルス幅測定時のレジスタ設定内容例（2/2）
（e）16ビット・タイマ・カウンタ0n（TM0n）
TM0nをリードしてカウンタの値を読み出します。
（f）16ビット・キャプチャ／コンペア・レジスタ00n（CR00n）
キャプチャ・レジスタとして使用します。TI00n/TI01n端子入力のどちらかをキャプチャ・トリガ
として設定し，キャプチャ・トリガのエッジ検出により，TM0nのカウント値をCR00nに格納します。
（g）16ビット・キャプチャ／コンペア・レジスタ01n（CR01n）
キャプチャ・レジスタとして使用します。TI00n端子入力がキャプチャ・トリガとなり，キャプチ
ャ・トリガのエッジ検出により，TM0nのカウント値をCR01nに格納します。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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339
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−57 パルス幅測定時のソフトウエア処理例（1/2）
（a）フリー・ランニング・タイマ・モードの例
FFFFH
D10
TM0nレジスタ
D11
D00
D13
D12
D01
D02
D03
D04
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
01
00
キャプチャ・トリガ入力
（TI00n）
キャプチャ・レジスタ
（CR01n）
D10
0000H
D11
D12
D13
キャプチャ割り込み
（INTTM01n）
キャプチャ・トリガ入力
（TI01n）
キャプチャ・レジスタ
（CR00n）
0000H
D00
D01
D02
D03
D04
キャプチャ割り込み
（INTTM00n）
①
②
②
②
②
② ②
②
②
②③
（b）TI00n端子の有効エッジによるクリア＆スタート・モードの例
FFFFH
D3
D2
TM0nレジスタ
D8
D6
D5
D0
D7
D4
D1
0000H
動作許可ビット
（TMC0n3, TMC0n2）
00
10
00
キャプチャ＆カウント・クリア入力
（TI00n）
キャプチャ・レジスタ
0000H
（CR00n）
キャプチャ割り込み
（INTTM00n）
D3
D1
D5
D7
L
キャプチャ・レジスタ
（CR01n） 0000H
D2
D0
D6
D4
D8
キャプチャ割り込み
（INTTM01n）
①
備考 n = 0：
② ②
②
②
②
② ②
②
② ③
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
図7−57 パルス幅測定時のソフトウエア処理例（2/2）
① カウント動作開始フロー
START
レジスタ初期設定
PRM0nレジスタ，
CRC0nレジスタ，
ポートの設定
TMC0n3, TMC0n2ビット =
01または10
TMC0n3, TMC0n2ビットを設定する前に，
これらのレジスタを初期設定
カウント動作開始
② キャプチャ・トリガ入力フロー
TI00n, TI01n端子エッジ検出
CR00n, CR01nレジスタに
カウント値を格納
キャプチャ割り込み発生注
パルス幅をキャプチャ値から演算
③ カウント動作停止フロー
TMC0n3, TMC0n2ビット = 00
TMC0n3, TMC0n2ビット = 00にすることで，
カウンタを初期化しカウント動作を停止
STOP
注
CR00n の 有 効 エ ッ ジ に TI00n 端 子 入 力 の 逆 相 を 選 択 し た 場 合 ， キ ャ プ チ ャ 割 り 込 み 信 号
（INTTM00n）は発生しません。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
7. 5
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
TM0nの特殊な使用方法
7. 5. 1 CR01nのTM0n動作中の書き換え
78K0/Kx2マイクロコントローラでは，TM0n動作中（TMC0n3, TMC0n2 = 00以外）のとき，コンペア・レジ
スタとして使用するCR00nとCR01nの書き換えは原則禁止です。
ただし，CR01nだけは，PPG出力としてタイマ動作中にデューティを変更する場合，次の手順で設定すれば
TM0n動作中でも書き換えができます（CR01nの値を現在の設定値よりも小さくする場合には，CR01nとTM0n
の一致直後に，CR01nの値を現在の設定値よりも大きくする場合には，CR00nとTM0nの一致直後に，CR01n
の値を書き換えてください。CR01nとTM0nまたはCR00nとTM0nの一致直前で書き換えると，想定しない動作
を起こす場合があります）。
CR01nの書き換え手順
①
INTTM01nの割り込みを禁止する（TMMK01n = 1）。
②
TM0nとCR01nの一致によるタイマ出力反転動作を禁止する（TOC0n4 = 0）。
③
CR01nを書き換える。
④
TM0nのカウント・クロックの1周期分ウエイトする。
⑤
TM0nとCR01nの一致によるタイマ出力反転動作を許可する（TOC0n4 = 1）。
⑥
INTTM01nの割り込みフラグをクリア（0）する（TMIF01n = 0）。
⑦
INTTM01nの割り込みを許可する（TMMK01n = 0）
備考
TMIF01n, TMMK01nについては第20章
割り込み機能を参照してください。
7. 5. 2 LVS0n, LVR0nの設定について
（1）LVS0n, LVR0nの使用用途
LVS0n, LVR0nは，TO0n出力の初期値を設定したいときや，タイマを動作許可しない（TMC0n3, TMC0n2
= 00）でタイマ出力を反転させたいときに使用します。ソフトウエア制御が不要なときは，LVS0n, LVR0n
は00（初期値ロウ・レベル出力）に設定してください。
備考 n = 0：
LVS0n
LVR0n
0
0
変化しない（ロウ・レベル出力）
0
1
クリア（ロウ・レベル出力）
1
0
セット（ハイ・レベル出力）
1
1
設定禁止
タイマ出力の状態
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
342
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（2）LVS0n, LVR0nの設定方法
LVS0n, LVR0nは次の手順で設定してください。
図7−58
LVS0n, LVR0nビットの設定フロー例
TOC0n.OSPE0n, TOC0n4, TOC0n1ビットの設定
① タイマ出力動作の設定
TOC0n.TOE0nビットの設定
注意
TOC0n.LVS0n, LVR0nビットの設定
② タイマ出力F/Fの設定
TMC0n.TMC0n3, TMC0n2ビットの設定
③ タイマ動作許可設定
LVS0n, LVR0nは必ず上記①，②，③の手順で設定してください。
①の設定をしてから，③の設定をするまでの間であれば，②の設定ができます。
図7−59
LVR0n, LVS0nのタイミング例
TOC0n.LVS0nビット
TOC0n.LVR0nビット
動作許可ビット
（TMC0n3, TMC0n2）
00
01 or 10 or 11
TO0n出力
INTTM00n信号
①
②
①
③ ④
④
④
①
LVS0n, LVR0n = 10に設定することにより，TO0n出力がハイ・レベルになります。
②
LVS0n, LVR0n = 01に設定することにより，TO0n出力がロウ・レベルになります
（LVS0n, LVR0n = 00に設定しても，ハイ・レベルのまま変化しません）。
③
TMC0n3, TMC0n2 = 01, 10, 11のどれかに設定することにより，タイマ動作を開始します。動
作開始前のLVS0n, LVR0nの設定が10だったので，TO0n出力はハイ・レベルから始まります。
タイマ動作開始以降は，TMC0n3, TMC0n2 = 00（タイマ動作禁止）にするまで，LVS0n, LVR0n
の設定は禁止です。
④
備考
割り込み信号（INTTM00n）が発生するたびに，TO0n出力のレベルが反転します。
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
343
78 K0/Kx2
7. 6
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
16ビット・タイマ／イベント・カウンタ00, 01の注意事項
（1）16ビット・タイマ／イベント・カウンタ0nの各チャネルの制限事項
表7−3に各チャネルの制限事項を示します。
表7−3 16ビット・タイマ／イベント・カウンタ0nの各チャネルの制限事項
動
作
制
限
事
項
−
インターバル・タイマとしての動作
方形波出力としての動作
外部イベント・カウンタとしての動作
TI00n端子の有効エッジ入力によるクリア&
TI01n端子の有効エッジ検出を使用する場合，タイマ出力（TO0n）は使用禁止
（TOC0n = 00Hに設定）
スタート・モードとしての動作
フリー・ランニング・タイマとしての動作
−
PPG出力としての動作
0000H≦CP01n＜CR00n≦FFFFH
ワンショット・パルス出力としての動作
CR00nとCP01nには同値は設定禁止
パルス幅測定としての動作
タイマ出力（TO0n）は使用禁止（TOC0n = 00Hに設定）
（2）タイマ・スタート時の誤差
タイマ・スタート後，一致信号が発生するまでの時間は最大で1クロック分の誤差が発生します。これは，
カウント・パルスに対してTM0nのカウント・スタートが非同期で行われるためです。
図7−60 TM0nのカウント・スタート・タイミング
カウント・パルス
TM0nカウント値
0000H
0001H
0002H
0003H
0004H
タイマ・スタート
（3）CR00n, CR01nの設定（TM0nとCR00nの一致でクリア＆スタート・モードの場合）
CR00n, CR01nには，0000H以外の値を設定してください（外部イベント・カウンタとして使用する場合，
1パルスのカウント動作はできません）。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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344
78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（4）キャプチャ・レジスタのデータ保持タイミング
（a）CR00n/CR01nの読み出し中にTI00n/TI01n端子の有効エッジ入力，TI00n端子の逆相のエッジを検出し
たとき，CR01nはキャプチャ動作を行いますが，CR00n/CR01nの読み出し値は保証されません。この
とき，TI00n/TI01n端子の有効エッジの検出による割り込み信号（INTTM00n/INTTM01n）は発生しま
す（TI00n端子の逆相のエッジ検出時は，割り込み信号を発生しません）。
TI00n/TI01n端子の有効エッジの検出によるキャプチャ時に，CR00n/CR01nの値を読み出す場合は，
INTTM00n/INTTM01n発生後に行ってください。
図7−61 キャプチャ・レジスタのデータ保持タイミング
カウント・パルス
TM0nカウント値
N
N＋1
N＋2
M
M＋1
M＋2
エッジ入力
INTTM01n
キャプチャ・リード信号
CR01n取り込み値
X
N＋1
キャプチャ動作
キャプチャ動作しますが
リード値は保証されていません。
（b）16ビット・タイマ／イベント・カウンタ0n停止後のCR00n, CR01nの値は保証されません。
（5）有効エッジの設定
TI00n端子の有効エッジの設定は，タイマ動作が停止（TMC0n3, TMC0n2 = 00）しているときに行って
ください。有効エッジの設定は，ES0n0, ES0n1で行います。
（6）ワンショット・パルスの再トリガ
ワンショット・パルス出力モードで，アクティブ・レベルを出力中に，トリガが発生しないようにして
ください。次のトリガ入力は，必ず現在のアクティブ・レベル出力が終わったあとで発生するようにして
ください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（7）OVF0nフラグの動作
（a）OVF0nフラグのセット（1）
OVF0nフラグは，TM0nがオーバフローしたとき以外に，次のときにもセット（1）されます。
TM0nとCR00nの一致でクリア＆スタート・モードを選択
↓
CR00nをFFFFHに設定
↓
TM0nがCR00nとの一致によりFFFFHから0000Hにクリアされるとき
図7−62 OVF0nフラグの動作タイミング
カウント・パルス
CR00n
FFFFH
TM0n
FFFEH
FFFFH
0000H
0001H
OVF0n
INTTM00n
（b）OVF0nフラグのクリア
TM0nがオーバフロー後，次のカウント・クロックがカウントされる（TM0nが0001Hになる）前に
OVF0nフラグをクリア（0）しても，再度セット（1）されクリアは無効となります。
（8）ワンショット・パルス出力
ワンショット・パルス出力は，フリー・ランニング・タイマ・モードまたはTI00n端子の有効エッジでク
リア＆スタート・モードのときに，正常に動作します。TM0nとCR00nの一致でクリア＆スタート・モード
では，ワンショット・パルスを出力できません。
（9）キャプチャ動作
（a）カウント・クロックにTI00nの有効エッジを指定した場合
カウント・クロックにTI00nの有効エッジを指定した場合，TI00nをトリガに指定したキャプチャ・
レジスタは正常に動作しません。
（b）TI01n, TI00n端子入力信号で確実にキャプチャするためのパルス幅
確実にキャプチャするためのキャプチャ・トリガとして，TI00n, TI01n端子に入力するパルスには，
PRM0nで選択したカウント・クロックの2回分より長いパルス幅が必要です（図7−9を参照）。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（c）割り込み信号の発生
キャプチャ動作はカウント・クロックの立ち下がりで行われますが，割り込み信号（INTTM00n,
INTTM01n）は次のカウント・クロックの立ち上がりで発生します（図7−9を参照）。
（d）CRC0n1（キャプチャ／コンペア・コントロール・レジスタ0n（CRC0n）のビット1） = 1に設定した
ときの注意
TI00n端子入力の逆相でTM0nレジスタのカウント値をCR00nレジスタにキャプチャする場合，キャ
プチャ後に割り込み要求信号（INTTM00n）は発生しません。この動作中に，TI01n端子から有効エッ
ジが検出された場合，キャプチャ動作は行われませんが，外部割り込み信号としてINTTM00n信号が発
生します。外部割り込みを使用しない場合は，INTTM00n信号をマスクしてください。
（10）エッジ検出
（a）リセット後の有効エッジ指定
リセット後，TI00n端子またはTI01n端子がハイ・レベルの状態で，TI00n端子またはTI01n端子の有
効エッジを立ち上がりエッジまたは両エッジに指定して，16ビット・タイマ／イベント・カウンタ0n
の動作を許可すると，そのハイ・レベルを立ち上がりエッジとして検出してしまいます。TI00n端子ま
たはTI01n端子をプルアップしている場合などは注意してください。ただし，いったん動作を停止させ
たあとの再動作許可時には，立ち上がりエッジは検出されません。
（b）ノイズ除去のためのサンプリング・クロック
TI00nの有効エッジをカウント・クロックで使用する場合と，キャプチャ・トリガとして使用する場
合で，ノイズ除去のためのサンプリング・クロックが異なります。前者はfPRS固定で，後者はPRM0n
で選択したカウント・クロックでサンプリングします。
TI00n端子入力信号をサンプリングして，2回連続して有効レベルを検出したときに，はじめて有効
エッジと判断します。したがって，短いパルス幅のノイズを除去できます（図7−9を参照）。
（11）タイマ動作について
CPUの動作モードに関係なく，タイマが停止していると，TI00n/ TI01n端子への入力信号は受け付けられ
ません。
備考1.
2.
fPRS：周辺ハードウエア・クロック周波数
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第7章
16 ビット・タイマ／イベント・カウンタ 00, 01
（12）16ビット・タイマ・カウンタ0n（TM0n）のリードについて
TM0nは，バッファに取り込まれたカウント値を固定してリードするため，実際のカウンタを停止せずに
リードすることができます。ただし，バッファはカウンタのカウント・アップのタイミングで更新される
ため，カウント・アップの直前にリードした場合，バッファが更新されない場合があります。
図7−63
16ビット・タイマ・カウンタ0n（TM0n）のリード・タイミング
カウント・クロック
TM0nカウント値
0034H
リード・バッファ
0034H
0035H
0036H
0035H
0037H
0038H
0037H
0039H
0038H
003AH
003BH
003BH
リード信号
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1：
78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
第8章 8ビット・タイマ／イベント・カウンタ50, 51
8. 1
8ビット・タイマ／イベント・カウンタ50, 51の機能
8ビット・タイマ／イベント・カウンタ50, 51は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
8ビット・タイマ／イベント・カウンタ50, 51は，次のような機能があります。
・インターバル・タイマ
・外部イベント・カウンタ
・方形波出力
・PWM出力
8. 2
8ビット・タイマ／イベント・カウンタ50, 51の構成
8ビット・タイマ／イベント・カウンタ50, 51は，次のハードウエアで構成されています。
表8−1 8ビット・タイマ／イベント・カウンタ50, 51の構成
項
目
構
成
タイマ・レジスタ
8ビット・タイマ・カウンタ5n（TM5n）
レジスタ
8ビット・タイマ・コンペア・レジスタ5n（CR5n）
タイマ入力
TI5n
タイマ出力
TO5n
制御レジスタ
タイマ・クロック選択レジスタ5n（TCL5n）
8ビット・タイマ・モード・コントロール・レジスタ5n（TMC5n）
ポート・モード・レジスタ1（PM1）またはポート・モード・レジスタ3（PM3）
ポート・レジスタ1（P1）またはポート・レジスタ3（P3）
図8−1，図8−2に，8ビット・タイマ／イベント・カウンタ50, 51のブロック図を示します。
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−1 8ビット・タイマ／イベント・カウンタ50のブロック図
内部バス
８ビット・タイマ・
コンペア・レジスタ50
（CR50）
TI50/TO50/P17
fPRS
fPRS/2
fPRS/22
fPRS/26
fPRS/28
fPRS/213
マ
ス
ク
回
路
一致
セ
レ
ク
タ
セレクタ
注１
S
Q
INV
８ビット・タイマ・ OVF
カウンタ50（TM50）
TMH0へ
UART0へ
UART6へ
INTTM50
セ
レ
ク
タ
R
TO50出力
TO50/TI50/P17
出力ラッチ
（P17）
注２
S
3
レベル
反転
R
クリア
PM17
TCE50 TMC506 LVS50 LVR50 TMC501 TOE50
TCL502 TCL501 TCL500
８ビット・タイマ・モード・
コントロール・レジスタ50（TMC50）
タイマ・クロック選択
レジスタ50（TCL50）
内部バス
図8−2 8ビット・タイマ／イベント・カウンタ51のブロック図
内部バス
一致
セレクタ
INTTM51
注１
S
Q
INV
８ビット・タイマ・ OVF
カウンタ51（TM51）
R
注２
S
3
R
クリア
TCL512 TCL511 TCL510
タイマ・クロック選択
レジスタ51（TCL51）
レベル
反転
セレクタ
マスク回路
セレクタ
TI51/TO51/
P33/INTP4
fPRS
fPRS/2
fPRS/24
fPRS/26
fPRS/28
fPRS/212
８ビット・タイマ・
コンペア・レジスタ51
（CR51）
TO51出力
TO51/TI51/
P33/INTP4
出力ラッチ
（P33）
PM33
TCE51 TMC516 LVS51 LVR51 TMC511 TOE51
８ビット・タイマ・モード・
コントロール・レジスタ51（TMC51）
内部バス
注1. タイマ出力F/F
2. PWM出力F/F
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
（1）8ビット・タイマ・カウンタ5n（TM5n）
TM5nは，カウント・パルスをカウントする8ビットのリード専用レジスタです。
カウント・クロックの立ち上がりに同期して，カウンタをインクリメントします。
図8−3 8ビット・タイマ・カウンタ5n（TM5n）のフォーマット
アドレス：FF16H（TM50），FF1FH（TM51） リセット時：00H R
略号
TM5n
（n = 0, 1）
次の場合，カウント値は00Hになります。
①
リセット信号の発生
②
TCE5nをクリア
③
TM5nとCR5nの一致でクリア＆スタート・モード時のTM5nとCR5nの一致
（2）8ビット・タイマ・コンペア・レジスタ5n（CR5n）
CR5nは，8ビット・メモリ操作でリード／ライト可能なレジスタです。
PWMモード以外ではCR5nに設定した値と，8ビット・タイマ・カウンタ5n（TM5n）のカウント
値を常に比較し，その2つの値が一致したときに，割り込み要求（INTTM5n）を発生します。
PWMモード時は，TM5nとCR5nの値の一致により，TO5n出力はインアクティブ・レベルになりま
すが，割り込みは発生しません。
CR5nの値は，00H-FFHの範囲で設定できます。
リセット信号の発生により，00Hになります。
図8−4 8ビット・タイマ・コンペア・レジスタ5n（CR5n）のフォーマット
アドレス：FF17H（CR50），FF41H（CR51） リセット時：00H R/W
略号
CR5n
（n = 0, 1）
注意1. TM5nとCR5nの一致でクリア＆スタート・モード（TMC5n6 = 0）時は，動作中にCR5nに異な
る値を書き込まないでください。
2. PWMモード時は，CR5nの書き換え間隔をカウント・クロック（TCL5nで選択したクロック）
の3カウント・クロック以上にしてください。
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
8. 3
8ビット・タイマ／イベント・カウンタ50, 51を制御するレジスタ
8ビット・タイマ／イベント・カウンタ50, 51を制御するレジスタには，次の4種類があります。
・タイマ・クロック選択レジスタ5n（TCL5n）
・8ビット・タイマ・モード・コントロール・レジスタ5n（TMC5n）
・ポート・モード・レジスタ1（PM1）またはポート・モード・レジスタ3（PM3）
・ポート・レジスタ1（P1）またはポート・レジスタ3（P3）
（1）タイマ・クロック選択レジスタ5n（TCL5n）
8ビット・タイマ／イベント・カウンタ5nのカウント・クロックおよびTI5n端子入力の有効エッジを設定
するレジスタです。
TCL5nは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
352
78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−5 タイマ・クロック選択レジスタ50（TCL50）のフォーマット
アドレス：FF6AH
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
TCL50
0
0
0
0
0
TCL502
TCL501
TCL500
TCL502
TCL501
TCL500
カウント・クロックの選択
f PRS =
f PRS =
f PRS =
f PRS =
2 MHz
5 MHz
10 MHz
20 MHz
0
0
0
TI50端子の立ち下がりエッジ
0
0
1
TI50端子の立ち上がりエッジ
0
1
0
fPRS
0
1
1
fPRS/2
1
1
1
1
0
0
1
1
0
1
0
1
注3
注1
注2
注2
2 MHz
5 MHz
10 MHz
20 MHz
注4
1 MHz
2.5 MHz
5 MHz
10 MHz
fPRS/2
2
500 kHz
1.25 MHz
2.5 MHz
5 MHz
fPRS/2
6
31.25 kHz 78.13 kHz 156.25 kHz 312.5 kHz
fPRS/2
8
7.81 kHz
19.53 kHz 39.06 kHz 78.13 kHz
fPRS/2
13
0.24 kHz
0.61 kHz
1.22 kHz
2.44 kHz
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が
異なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが
停止している場合，およびSTOPモード時の場合，TI50端子からの外部クロックでタイマ動
作を開始させないでください。
3. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）
で動作している（XSEL = 0）場合，TCL502, TCL501, TCL500 = 0, 1, 0（カウント・クロッ
ク：fPRS）は設定禁止です。
4. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
注意1. TCL50を同一データ以外に書き換える場合は，いったんタイマ動作を停止させてから書き
換えてください。
2. ビット3-7には必ず“0”を設定してください。
備考
fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
353
78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−6 タイマ・クロック選択レジスタ51（TCL51）のフォーマット
アドレス：FF8CH
リセット時：00H
R/W
略号
7
6
5
4
3
2
1
0
TCL51
0
0
0
0
0
TCL512
TCL511
TCL510
TCL512
TCL511
TCL510
カウント・クロックの選択
f PRS =
f PRS =
f PRS =
f PRS =
2 MHz
5 MHz
10 MHz
20 MHz
0
0
0
TI51端子の立ち下がりエッジ
0
0
1
TI51端子の立ち上がりエッジ
0
1
0
fPRS
0
1
1
fPRS/2
1
1
1
1
0
0
1
1
0
1
0
1
注3
注1
注2
注2
注4
2 MHz
5 MHz
10 MHz
20 MHz
5 MHz
10 MHz
1 MHz
2.5 MHz
fPRS/2
4
125 kHz
312.5 kHz 625 kHz
fPRS/2
6
31.25 kHz 78.13 kHz 156.25 kHz 312.5 kHz
fPRS/2
8
7.81 kHz
19.53 kHz 39.06 kHz 78.13 kHz
fPRS/2
12
0.49 kHz
1.22 kHz
2.44 kHz
1.25 MHz
4.88 kHz
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が
異なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが
停止している場合，およびSTOPモード時の場合，TI51端子からの外部クロックでタイマ動
作を開始させないでください。
3. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）
で動作している（XSEL = 0）場合，TCL512, TCL511, TCL510 = 0, 1, 0（カウント・クロッ
ク：fPRS）は設定禁止です。
4. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
注意1. TCL51を同一データ以外に書き換える場合は，いったんタイマ動作を停止させてから書き
換えてください。
2. ビット3-7には必ず“0”を設定してください。
備考
fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
354
78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
（2）8ビット・タイマ・モード・コントロール・レジスタ5n（TMC5n）
TMC5nは，次の5種類の設定を行うレジスタです。
①
8ビット・タイマ・カウンタ5n（TM5n）のカウント動作制御
②
8ビット・タイマ・カウンタ5n（TM5n）の動作モードの選択
③
タイマ出力F/F（フリップフロップ）の状態設定
④
タイマF/Fの制御またはPWM（フリー・ランニング）モード時のアクティブ・レベルの選択
⑤
タイマ出力の制御
TMC5nは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生00Hになります。
備考
n = 0, 1
図8−7 8ビット・タイマ・モード・コントロール・レジスタ50（TMC50）のフォーマット
アドレス：FF6BH
R/W
リセット時：00H
注
略号
7
6
5
4
3
2
1
TMC50
TCE50
TMC506
0
0
LVS50
LVR50
TMC501
TCE50
TOE50
TM50のカウント動作制御
0
カウンタを0にクリア後，カウント動作禁止（カウンタ停止）
1
カウント動作開始
TMC506
TM50の動作モード選択
0
TM50とCR50の一致でクリア＆スタート・モード
1
PWM（フリー・ランニング）モード
LVS50
LVR50
0
0
変化しない
0
1
タイマ出力F/Fをクリア（0）（TO50出力初期値ロウ・レベル）
1
0
タイマ出力F/Fをセット（1）（TO50出力初期値ハイ・レベル）
1
1
設定禁止
TMC501
タイマ出力F/Fの状態設定
PWMモード以外（TMC506 = 0）
PWMモード（TMC506 = 1）
タイマF/Fの制御
アクティブ・レベルの選択
0
反転動作禁止
ハイ・アクティブ
1
反転動作許可
ロウ・アクティブ
TOE50
注
0
タイマ出力の制御
0
出力禁止（TO50出力はロウ・レベル出力）
1
出力許可
ビット2, 3はWrite Onlyです。
（注意と備考は次ページにあります。）
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第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−8 8ビット・タイマ・モード・コントロール・レジスタ51（TMC51）のフォーマット
アドレス：FF43H
R/W
リセット時：00H
注
略号
7
6
5
4
3
2
1
TMC51
TCE51
TMC516
0
0
LVS51
LVR51
TMC511
TCE51
TOE51
TM51のカウント動作制御
0
カウンタを0にクリア後，カウント動作禁止（カウンタ停止）
1
カウント動作開始
TMC516
TM51の動作モード選択
0
TM51とCR51の一致でクリア＆スタート・モード
1
PWM（フリー・ランニング）モード
LVS51
LVR51
0
0
変化しない
0
1
タイマ出力F/Fをクリア（0）（TO51出力初期値ロウ・レベル）
1
0
タイマ出力F/Fをセット（1）（TO51出力初期値ハイ・レベル）
1
1
設定禁止
TMC511
タイマ出力F/Fの状態設定
PWMモード以外（TMC516 = 0）
PWMモード（TMC516 = 1）
タイマF/Fの制御
アクティブ・レベルの選択
0
反転動作禁止
ハイ・アクティブ
1
反転動作許可
ロウ・アクティブ
TOE51
注
0
タイマ出力の制御
0
出力禁止（TO51出力はロウ・レベル出力）
1
出力許可
ビット2, 3はWrite Onlyです。
注意1. LVS5nとLVR5nの設定は，PWMモード時以外で有効になります。
2. 次の①∼④の設定は同時に行わないでください。また設定は次の手順で行ってください。
① TMC5n1, TMC5n6を設定：動作モードの設定
② 出力を許可する場合，TOE5nを設定：タイマ出力許可
③ LVS5n, LVR5nを設定（注意1）：タイマF/Fの設定
④ TCE5nを設定
3. TCE5n = 1のとき，TMC5nの他のビットを設定することは禁止です。
4. 実際のTO50/TI50/P17, TO51/TI51/P33/INTP4端子の出力は，TO5n出力のほかにPM17
とP17, PM33とP33によって決まります。
備考1. PWMモード時は，TCE5n = 0により，PWM出力はインアクティブ・レベルになります。
2. LVS5n，LVR5nは読み出すと，0になっています。
3. TMC5n6, LVS5n, LVR5n, TMC5n1, TOE5nの各ビットの値は，TCE5nの値に関係なく
TO5n出力に反映されます。
4. n = 0, 1
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第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
（3）ポート・モード・レジスタ1, 3（PM1, PM3）
ポート1, 3の入力／出力を1ビット単位で設定するレジスタです。
P17/TO50/TI50, P33/TO51/TI51/INTP4端子をタイマ出力として使用するとき，PM17, PM33およびP17,
P33の出力ラッチに0を設定してください。
P17/TO50/TI50, P33/TO51/TI51/INTP4端子をタイマ入力として使用するとき，PM17, PM33に1を設定し
てください。このとき，P17, P33の出力ラッチは0または1のどちらでもかまいません。
PM1, PM3は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図8−9 ポート・モード・レジスタ1（PM1）のフォーマット
アドレス：FF21H
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
PM1n
P1n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
図8−10
アドレス：FF23H
ポート・モード・レジスタ3（PM3）のフォーマット
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM3
1
1
1
1
PM33
PM32
PM31
PM30
PM3n
P3n端子の入出力モードの選択（n = 0-3）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
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8. 4
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
8ビット・タイマ／イベント・カウンタ50, 51の動作
8. 4. 1 インターバル・タイマとしての動作
8ビット・タイマ・コンペア・レジスタ5n（CR5n）にあらかじめ設定したカウント値をインターバルとし，繰
り返し割り込み要求を発生するインターバル・タイマとして動作します。
8ビット・タイマ・カウンタ5n（TM5n）のカウント値がCR5nに設定した値と一致したとき，TM5nの値を0に
クリアしてカウントを継続すると同時に，割り込み要求信号（INTTM5n）を発生します。
タイマ・クロック選択レジスタ5n（TCL5n）のビット0-2（TCL5n0-TCL5n2）でTM5nのカウント・クロックを
選択できます。
設定方法
①
各レジスタの設定を行います。
・TCL5n
：カウント・クロックの選択
・CR5n
：コンペア値
・TMC5n
：カウント動作停止，TM5nとCR5nの一致でクリア＆スタート・モードを選択
（TMC5n = 0000×××0B
× = don't care）
②
TCE5n = 1を設定すると，カウント動作を開始します。
③
TM5nとCR5nの値が一致すると，INTTM5nが発生します（TM5nは00Hにクリアされます）。
④
以後，同一間隔でINTTM5nが繰り返し発生します。カウント動作を停止するときは，TCE5n = 0にして
ください。
注意
動作中にCR5nに異なる値を書き込まないでください。
備考
INTTM5n信号の割り込み許可については，第20章
割り込み機能を参照してください。
図8−11 インターバル・タイマ動作のタイミング（1/2）
（a）基本動作
t
カウント・クロック
00H
TM5nカウント値
01H
カウント・スタート
CR5n
N
N
00H
01H
クリア
N
00H
01H
N
クリア
N
N
N
TCE5n
INTTM5n
備考
割り込み要求受け付け
割り込み要求受け付け
インターバル時間
インターバル時間
インターバル時間 =（N＋1）×t
N = 01H-FFH
n = 0, 1
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第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−11 インターバル・タイマ動作のタイミング（2/2）
（b）CR5n = 00Hの場合
t
カウント・クロック
TM5n 00H
00H
00H
CR5n
00H
00H
TCE5n
INTTM5n
インターバル時間
（c）CR5n = FFHの場合
t
カウント・クロック
TM5n
CR5n
01H
FFH
FEH
FFH
00H
FEH FFH
FFH
00H
FFH
TCE5n
INTTM5n
割り込み要求受け付け
割り込み
要求受け
付け
インターバル時間
備考
n = 0, 1
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
8. 4. 2 外部イベント・カウンタとしての動作
外部イベント・カウンタは，TI5n端子に入力される外部からのクロック・パルス数を8ビット・タイマ・カウ
ンタ5n（TM5n）でカウントするものです。
タイマ・クロック選択レジスタ5n（TCL5n）で指定した有効エッジが入力されるたびに，TM5nがインクリメ
ントされます。エッジ指定は，立ち上がりまたは立ち下がりのいずれかを選択できます。
TM5nの計数値が8ビット・タイマ・コンペア・レジスタ5n（CR5n）の値と一致すると，TM5nは0にクリア
され，割り込み要求信号（INTTM5n）が発生します。
以後，TM5nの値とCR5nの値が一致するたびに，INTTM5nが発生します。
設定方法
①
各レジスタの設定を行います。
注
・ポート・モード・レジスタ（PM17, PM33） に“1”を設定
： TI5n端子入力のエッジ選択
・TCL5n
TI5n端子の立ち下がり→TCL5n = 00H
TI5n端子の立ち上がり→TCL5n = 01H
・CR5n
： コンペア値
・TMC5n
： カウント動作停止，TM5nとCR5nの一致でクリア＆スタート・モード選択，タイマF/F
反転動作禁止，タイマ出力禁止
（TMC5n = 00000000B）
②
TCE5n = 1を設定すると，TI5n端子から入力されるパルス数をカウントします。
③
TM5nとCR5nの値が一致すると，INTTM5nが発生します（TM5nは00Hにクリアされます）。
④
以後，TM5nとCR5nの値が一致するたびに，INTTM5nが発生します。
注
8ビット・タイマ／イベント・カウンタ50：PM17
8ビット・タイマ／イベント・カウンタ51：PM33
INTTM5n信号の割り込み許可については，第20章
備考
割り込み機能を参照してください。
図8−12 外部イベント・カウンタ動作のタイミング（立ち上がりエッジ指定時）
TI5n
カウント・スタート
TM5nカウント値
00H
01H
CR5n
02H
03H
04H
05H
N−1
N
00H
01H
02H
03H
N
INTTM5n
備考
N = 00H-FFH
n = 0, 1
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第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
8. 4. 3 方形波出力としての動作
8ビット・タイマ・コンペア・レジスタ5n（CR5n）にあらかじめ設定した値で決まるインターバルの，任意
の周波数の方形波出力として動作します。
8ビット・タイマ・モード・コントロール・レジスタ5n（TMC5n）のビット0（TOE5n）に1を設定すること
により，CR5nにあらかじめ設定したカウント値で決まるインターバルでTO5nの出力状態が反転します。これ
により，任意の周波数の方形波出力（デューティ= 50 ％）が可能です。
設定方法
①
各レジスタの設定を行います。
注
注
・ポートの出力ラッチ（P17, P33） ，ポート・モード・レジスタ（PM17, PM33） に“0”を設定
・TCL5n
： カウント・クロックの選択
・CR5n
： コンペア値
・TMC5n
： カウント動作停止，TM5nとCR5nの一致でクリア＆スタート・モードを選択
LVS5n
LVR5n
0
1
タイマ出力F/Fをクリア（0）（TO5n出力初期値ロウ・レベル）
1
0
タイマ出力F/Fをセット（1）（TO5n出力初期値ハイ・レベル）
タイマ出力F/Fの状態設定
タイマ出力許可
（TMC5n = 00001011Bまたは00000111B）
②
TCE5n = 1を設定すると，カウント動作を開始します。
③
TM5nとCR5nの値が一致すると，タイマ出力F/Fが反転します。
また，INTTM5nが発生し，TM5nは00Hにクリアされます。
④
以後，同一間隔でタイマ出力F/Fが反転し，TO5nから方形波が出力されます。
周波数は次のようになります。
・周波数= 1/2 t（N＋1）
（N：00H-FFH）
注
8ビット・タイマ／イベント・カウンタ50：P17, PM17
8ビット・タイマ／イベント・カウンタ51：P33, PM33
注意
動作中にCR5nに異なる値を書き込まないでください。
備考1.
2.
INTTM5n信号の割り込み許可については，第20章
割り込み機能を参照してください。
n = 0, 1
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−13 方形波出力動作のタイミング
t
カウント・クロック
TM5nカウント値
00H 01H
△
カウント・スタート
CR5n
02H
N−1
N
00H
01H
02H
N−1
N
00H
N
TO5n注
TO5n出力の初期値は，8ビット・タイマ・モード・コントロール・レジスタ5n（TMC5n）のビット2, 3
注
（LVR5n, LVS5n）で設定できます。
8. 4. 4 PWM出力としての動作
8ビット・タイマ・モード・コントロール・レジスタ5n（TMC5n）のビット6（TMC5n6）を“1”に設定す
ることにより，PWM出力として動作します。
8ビット・タイマ・コンペア・レジスタ5n（CR5n）に設定した値で決まるデューティのパルスを，TO5nから
出力します。
PWMパルスのアクティブ・レベルの幅は，CR5nに設定してください。また，アクティブ・レベルは，TMC5n
のビット1（TMC5n1）により選択できます。
カウント・クロックは，タイマ・クロック選択レジスタ5n（TCL5n）のビット0-2（TCL5n0-TCL5n2）で選
択できます。
TMC5nのビット0（TOE5n）により，PWM出力の許可／禁止が選択できます。
注意
PWMモード時は，CR5nの書き換え間隔をカウント・クロック（TCL5nで選択したクロック）の3カ
ウント・クロック以上にしてください。
備考
n = 0, 1
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第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
（1）PWM出力の基本動作
設定方法
①
各レジスタの設定を行います。
注
注
・ポートの出力ラッチ（P17, P33） ，ポート・モード・レジスタ（PM17, PM33） に“0”を設定
・TCL5n
： カウント・クロックの選択
・CR5n
： コンペア値
・TMC5n
： カウント動作停止，PWMモード選択，タイマ出力F/F変化なし
TMC5n1
アクティブ・レベルの選択
0
ハイ・アクティブ
1
ロウ・アクティブ
タイマ出力許可
（TMC5n = 01000001Bまたは01000011B）
②
TCE5n = 1に設定すると，カウント動作を開始します。
カウント動作を停止するときは，TCE5nに“0”を設定してください。
8ビット・タイマ／イベント・カウンタ50：P17, PM17
注
8ビット・タイマ／イベント・カウンタ51：P33, PM33
PWM出力の動作
①
PWM出力（TO5n出力）はオーバフローが発生するまでインアクティブ・レベルを出力します。
②
オーバフローが発生すると，アクティブ・レベルを出力します。アクティブ・レベルは，CR5nと8ビッ
ト・タイマ・カウンタ5n（TM5n）のカウント値が一致するまで出力されます。
CR5nとカウント値が一致すると，インアクティブ・レベルを出力し，再度オーバフローが発生するまで
③
インアクティブ・レベルを出力します。
④
以後，カウント動作が停止されるまで②，③を繰り返します。
⑤
TCE5n = 0によりカウント動作を停止すると，PWM出力はインアクティブ・レベルになります。
詳細なタイミングについては，図8−14, 8−15を参照してください。
周期，アクティブ・レベル幅，デューティは次のようになります。
8
・周期 = 2 t
・アクティブ・レベル幅= Nt
8
・デューティ= N/2
（N = 00H-FFH）
備考
n = 0, 1
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
図8−14 PWM出力動作のタイミング
（a）基本動作（アクティブ・レベル = Hのとき）
t
カウント・クロック
TM5n
00H 01H
CR5n
N
FFH 00H 01H 02H
N N＋1
FFH 00H 01H 02H
M
00H
TCE5n
INTTM5n
TO5n
① インアクティブ・レベル
② アクティブ・レベル
③ インアクティブ・レベル
⑤ インアクティブ・レベル
② アクティブ・レベル
（b）CR5n = 00Hの場合
t
カウント・クロック
TM5n
00H 01H
CR5n
00H
FFH 00H 01H 02H
FFH 00H 01H 02H
M 00H
TCE5n
INTTM5n
TO5n L （インアクティブ・レベル)
（c）CR5n = FFHの場合
t
TM5n
00H 01H
CR5n
FFH
FFH 00H 01H 02H
FFH 00H 01H 02H
M 00H
TCE5n
INTTM5n
TO5n
① インアクティブ・レベル
② アクティブ・レベル
② アクティブ・レベル
⑤ インアクティブ・レベル
③ インアクティブ・レベル
備考1．図8−14（a）と（c）の①-③，⑤は，8. 4. 4（1）PWM出力の基本動作
PWM出力の動作
の
①-③，⑤と対応しています。
2．n = 0, 1
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第8章
8 ビット・タイマ／イベント・カウンタ 50, 51
（2）CR5n変更による動作
図8−15 CR5n変更による動作のタイミング
（a）CR5nの値をFFHのクロック立ち上がりエッジよりも手前にN→Mに変更した場合
→直後のオーバフローでCR5nに値が転送されます
t
カウント・
クロック
TM5n
N N＋1 N＋2
CR5n
N
TCE5n
INTTM5n
FFH 00H 01H 02H
M M＋1 M＋2
FFH 00H 01H 02H
M M＋1 M＋2
M
H
TO5n
②
①CR5n変更（N M）
（b）CR5nの値をFFHのクロック立ち上がりエッジよりも後にN→Mに変更した場合
→2回目のオーバフローでCR5nに値が転送されます
t
カウント・
クロック
TM5n
N N＋1 N＋2
CR5n
TCE5n
INTTM5n
FFH 00H 01H 02H
N
N N＋1 N＋2
FFH 00H 01H 02H
N
M M＋1 M＋2
M
H
TO5n
①CR5n変更（N M）
注意
②
図8−15の①から②の間でCR5nからリードする場合，実際に動作する値と異なります（リード値： M，
実際のCR5nの値：N）。
R01UH0008JJ0401 Rev.4.01
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365
78 K0/Kx2
第8章
8. 5
8 ビット・タイマ／イベント・カウンタ 50, 51
8ビット・タイマ／イベント・カウンタ50, 51の注意事項
（1）タイマ・スタート時の誤差
タイマ・スタート後，一致信号が発生するまでの時間は，最大で1クロック分の誤差が生じます。これは，
カウント・クロックに対して8ビット・タイマ・カウンタ50, 51（TM50, TM51）が非同期でスタートする
ためです。
図8−16
8ビット・タイマ・カウンタ5n（TM5n）のスタート・タイミング
カウント・クロック
TM5nカウント値
00H
01H
02H
03H
04H
タイマ・スタート
（2）8ビット・タイマ・カウンタ5n（TM5n）のリードについて
TM5nは，バッファに取り込まれたカウント値を固定してリードするため，実際のカウンタを停止せずに
リードすることができます。ただし，バッファはカウンタのカウント・アップのタイミングで更新される
ため，カウント・アップの直前にリードした場合，バッファが更新されない場合があります
図8−17
8ビット・タイマ・カウンタ5n（TM5n）のリード・タイミング
カウント・クロック
TM5nカウント値
34H
リード・バッファ
34H
35H
36H
35H
37H
37H
38H
39H
38H
3AH
3BH
3BH
リード信号
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
366
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
第9章 8ビット・タイマH0, H1
9. 1
8ビット・タイマH0, H1の機能
8ビット・タイマH0, H1は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
8ビット・タイマH0, H1には，次のような機能があります。
・インターバル・タイマ
・方形波出力
・PWM出力
・キャリア・ジェネレータ（8ビット・タイマH1のみ）
9. 2
8ビット・タイマH0, H1の構成
8ビット・タイマH0, H1は，次のハードウエアで構成されています。
表9−1 8ビット・タイマH0, H1の構成
項
目
構
成
タイマ・レジスタ
8ビット・タイマ・カウンタHn
レジスタ
8ビット・タイマHコンペア・レジスタ0n（CMP0n）
8ビット・タイマHコンペア・レジスタ1n（CMP1n）
タイマ出力
TOHn，出力制御回路
制御レジスタ
8ビット・タイマHモード・レジスタn（TMHMDn）
8ビット・タイマHキャリア・コントロール・レジスタ1（TMCYC1）
注
ポート・モード・レジスタ1（PM1）
ポート・レジスタ1（P1）
8ビット・タイマH1のみ。
注
備考
n = 0, 1
図9−1と9−2にブロック図を示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
367
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図9−1 8ビット・タイマH0のブロック図
内 部 バ ス
8ビット・タイマHモード・
レジスタ0（TMHMD0）
TMHE0 CKS02 CKS01 CKS00 TMMD01 TMMD00 TOLEV0 TOEN0
／3
／2
8ビット・タイマH
コンペア・
レジスタ10
（CMP10）
8ビット・タイマH
コンペア・
レジスタ00
（CMP00）
TOH0出力
デコーダ
TOH0/P15
セレクタ
一致
セレクタ
fPRS
fPRS/2
fPRS/22
fPRS/26
fPRS/210
８ビット・タイマ／
イベント・カウンタ
50の出力
割り込み
発生回路
F/F
R
出力制御
回路
レベル
反転
出力ラッチ
（P15）
PM15
8ビット・タイマ・
カウンタH0
クリア
PWMモード信号
1
0
INTTMH0
第9章
タイマHイネーブル信号
8 ビット・タイマ H0, H1
368
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図9−2 8ビット・タイマH1のブロック図
内 部 バ ス
8ビット・タイマHモード・
レジスタ1（TMHMD1）
TMHE1 CKS12 CKS11 CKS10 TMMD11 TMMD10 TOLEV1 TOEN1
／3
8ビット・タイマH
コンペア・
レジスタ11
（CMP11）
8ビット・タイマH
コンペア・
レジスタ01
（CMP01）
8ビット・タイマHキャリア・
コントロール・レジスタ1
RMC1 NRZB1 NRZ1 （TMCYC1）
リロード／
割り込み制御
／2
INTTM51
TOH1/
INTP5/
P16
TOH1出力
デコーダ
セレクタ
一致
セレクタ
fPRS
fPRS/22
fPRS/24
fPRS/26
fPRS/212
fRL
fRL/27
fRL/29
割り込み
発生回路
F/F
R
出力制御
回路
レベル
反転
出力ラッチ
（P16）
PM16
8ビット・タイマ・
カウンタH1
キャリア・ジェネレータ・モード信号
クリア
PWMモード信号
タイマHイネーブル信号
1
0
第9章
INTTMH1
8 ビット・タイマ H0, H1
369
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
（1）8ビット・タイマHコンペア・レジスタ0n（CMP0n）
8ビット・メモリ操作命令でリード／ライト可能なレジスタです。すべてのタイマ動作モードで使用しま
す。
CMP0nに設定した値と8ビット・タイマ・カウンタHnのカウント値を常に比較し，その2つの値が一致し
たときに，割り込み要求信号（INTTMHn）を発生し，TOHnの出力レベルを反転させます。
CMP0nは，タイマ停止中（TMHEn = 0）に書き換えを行ってください。
リセット信号の発生により，00Hになります。
図9−3 8ビット・タイマHコンペア・レジスタ0n（CMP0n）のフォーマット
アドレス：FF18H（CMP00），FF1AH（CMP01） リセット時：00H R/W
略号
CMP0n
（n = 0, 1）
注意
CMP0nは，タイマ・カウント動作中に値を書き換えないでください。ただし，タイマ・カウン
ト動作中にリフレッシュ（同値書き込み）することは可能です。
（2）8ビット・タイマHコンペア・レジスタ1n（CMP1n）
8ビット・メモリ操作命令でリード／ライト可能なレジスタです。PWM出力モードとキャリア・ジェネ
レータ・モードで使用します。
PWM出力モードでは，CMP1nに設定した値と，8ビット・タイマ・カウンタHnのカウンタ値を常に比較
し，その2つの値が一致したときに，TOHnの出力レベルを反転させます。割り込み要求信号は発生されま
せん。
キャリア・ジェネレータ・モードでは，CMP1nに設定した値と，8ビット・タイマ・カウンタHnのカウ
ンタ値を常に比較し，その2つの値が一致したときに，割り込み要求信号（INTTMHn）を発生します。同
じタイミングで，カウント値はクリアされます。
CMP1nは，タイマ・カウント動作中にリフレッシュ（同値書き込み）および値の書き換えが可能です。
タイマ動作中にCMP1nの値を書き換える場合，その値はラッチされ，カウント値と変更前のCMP1nの値
が一致するタイミングでCMP1nに転送され，CMP1nの値が変更されます。カウント値とCMP1n値の一致
するタイミングとCMP1nへの値の書き込みが競合した場合，CMP1n値は変更されません。
リセット信号の発生により，00Hになります。
図9−4 8ビット・タイマHコンペア・レジスタ1n（CMP1n）のフォーマット
アドレス：FF19H（CMP10），FF1BH（CMP11） リセット時：00H R/W
略号
CMP1n
（n = 0, 1）
注意
PWM出力モードおよびキャリア・ジェネレータ・モードでは，タイマ・カウント動作停止
（TMHEn = 0）設定後，タイマ・カウント動作を開始する（TMHEn = 1）場合，必ずCMP1nを
設定してください（CMP1nへの設定値が同値の場合でも，必ず再設定してください）。
備考
n = 0, 1
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78 K0/Kx2
9. 3
第9章
8 ビット・タイマ H0, H1
8ビット・タイマH0, H1を制御するレジスタ
8ビット・タイマH0, H1を制御するレジスタには，次の4種類があります。
・8ビット・タイマHモード・レジスタn（TMHMDn）
・8ビット・タイマHキャリア・コントロール・レジスタ1（TMCYC1）
注
・ポート・モード・レジスタ1（PM1）
・ポート・レジスタ1（P1）
注
8ビット・タイマH1のみ。
（1）8ビット・タイマHモード・レジスタn（TMHMDn）
タイマHのモードを制御するレジスタです。
TMHMDnは1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
n = 0, 1
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78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−5 8ビット・タイマHモード・レジスタ0（TMHMD0）のフォーマット
アドレス：FF69H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
TMHMD0
TMHE0
CKS02
CKS01
CKS00
TMMD01
TMMD00
TOLEV0
TOEN0
TMHE0
タイマ動作許可
0
タイマ・カウント動作停止（カウンタは0にクリア）
1
タイマ・カウント動作許可（クロックを入力することでカウント動作開始）
CKS02
CKS01
CKS00
カウント・クロックの選択
注2
0
0
0
fPRS
0
0
1
fPRS/2
0
1
0
0
1
1
1
0
1
0
fPRS =
fPRS =
fPRS =
2 MHz
5 MHz
10 MHz
20 MHz
2 MHz
5 MHz
10 MHz
20 MHz
2.5 MHz
5 MHz
10 MHz
fPRS/2
500 kHz
1.25 MHz
2.5 MHz
5 MHz
fPRS/2
6
31.25 kHz
78.13 kHz
156.25 kHz
312.5 kHz
1.95 kHz
4.88 kHz
9.77 kHz
19.54 kHz
TM50の出力
上記以外
注4
設定禁止
TMMD01
TMMD00
0
0
インターバル・タイマ・モード
1
0
PWM出力モード
上記以外
注3
1 MHz
fPRS/2
1
fPRS =
2
10
0
注1
タイマ動作モード
設定禁止
TOLEV0
タイマ出力レベル制御（デフォルト時）
0
ロウ･レベル
1
ハイ･レベル
TOEN0
タイマ出力制御
0
出力禁止
1
出力許可
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異
なります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
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78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
注2. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）
で動作している（XSEL = 0）場合，CKS02 = CKS01 = CKS00 = 0（カウント・クロック：fPRS）
は設定禁止です。
3. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
4. TM50の出力をカウント・クロックとして選択する場合，次の内容に注意してください。
・TM50とCR50の一致でクリア＆スタート・モード（TMC506 = 0）
タイマF/Fの反転動作を許可（TMC501 = 1）し，事前に8ビット・タイマ／イベント・カウ
ンタ50の動作を開始してください。
・PWMモード（TMC506 = 1）
デューティ50 ％のクロックになるように設定し，事前に8ビット・タイマ／イベント・カ
ウンタ50の動作を開始してください。
どちらのモードの場合でも，TO50出力を許可（TOE50 = 1）する必要はありません。
注意1. TMHE0 = 1のとき，TMHMD0の他のビットを設定することは禁止です。ただし，リフレッシ
ュ（同値書き込み）することは可能です。
2. PWM出力モードでは，タイマ・カウント動作停止（TMHE0 = 0）設定後，タイマ・カウン
ト動作を開始する（TMHE0 = 1）場合，必ず8ビット・タイマHコンペア・レジスタ10（CMP10）
を設定してください（CMP10への設定値が同値の場合でも，必ず再設定してください）。
3. 実際のTOH0/P15端子の出力は，TOH0出力のほかにPM15とP15によって決まります。
備考1.
fPRS：周辺ハードウエア・クロック周波数
2.
TMC506：8ビット・タイマ・モード・コントロール・レジスタ50（TMC50）のビット6
3.
TMC501：TMC50のビット1
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第9章
8 ビット・タイマ H0, H1
図9−6 8ビット・タイマHモード・レジスタ1（TMHMD1）のフォーマット
アドレス：FF6CH
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
TMHMD1
TMHE1
CKS12
CKS11
CKS10
TMMD11
TMMD10
TOLEV1
TOEN1
TMHE1
タイマ動作許可
0
タイマ・カウント動作停止（カウンタは0にクリア）
1
タイマ・カウント動作許可（クロックを入力することでカウント動作開始）
CKS12
CKS11
CKS10
カウント・クロックの選択
注2
注1
fPRS =
fPRS =
fPRS =
fPRS =
2 MHz
5 MHz
10 MHz
20 MHz
2 MHz
5 MHz
10 MHz
20 MHz
注3
0
0
0
fPRS
0
0
1
fPRS/2
2
500 kHz
1.25 MHz
2.5 MHz
5 MHz
fPRS/2
4
125 kHz
312.5 kHz
625 kHz
1.25 MHz
fPRS/2
6
31.25 kHz
78.13 kHz
156.25 kHz
312.5 kHz
12
0.49 kHz
1.22 kHz
2.44 kHz
4.88 kHz
0
1
0
0
1
1
1
0
1
0
0
fPRS/2
1
fRL/2
7
1.88 kHz（TYP.）
9
0.47 kHz（TYP.）
1
1
0
fRL/2
1
1
1
fRL
TMMD11
TMMD10
0
0
インターバル・タイマ・モード
240 kHz（TYP.）
タイマ動作モード
0
1
キャリア・ジェネレータ・モード
1
0
PWM出力モード
1
1
設定禁止
TOLEV1
タイマ出力レベル制御（デフォルト時）
0
ロウ･レベル
1
ハイ･レベル
TOEN1
タイマ出力制御
0
出力禁止
1
出力許可
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異
なります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
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第9章
8 ビット・タイマ H0, H1
注2. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）で動
作している（XSEL = 0）場合，CKS12 = CKS11 = CKS10 = 0（カウント・クロック：fPRS）は設
定禁止です。
3. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
注意1. TMHE1 = 1のとき，TMHMD1の他のビットを設定することは禁止です。ただし，リフレッシ
ュ（同値書き込み）することは可能です。
2. PWM出力モードおよびキャリア・ジェネレータ・モードでは，タイマ・カウント動作停止
（TMHE1 = 0）設定後，タイマ・カウント動作を開始する（TMHE1 = 1）場合，必ず8ビット・
タイマHコンペア・レジスタ11（CMP11）を設定してください（CMP11への設定値が同値の
場合でも，必ず再設定してください）。
3. キャリア・ジェネレータ・モードを使用する場合，TMH1のカウント・クロック周波数をTM51
のカウント・クロック周波数の6倍以上になるように設定してください。
4. 実際のTOH1/INTP5/P16端子の出力は，TOH1出力のほかにPM16とP16によって決まります。
備考1. fPRS
：周辺ハードウエア・クロック周波数
2. fRL
：低速内蔵発振クロック周波数
（2）8ビット・タイマHキャリア・コントロール・レジスタ1（TMCYC1）
8ビット・タイマH1のリモコン出力およびキャリア・パルス出力の状態を制御するレジスタです。
TMCYC1は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図9−7 8ビット・タイマHキャリア・コントロール・レジスタ1（TMCYC1）のフォーマット
アドレス：FF6DH
リセット時：00H
R/W
注
略号
7
6
5
4
3
2
1
0
TMCYC1
0
0
0
0
0
RMC1
NRZB1
NRZ1
RMC1
NRZB1
0
0
ロウ・レベル出力
0
1
INTTM51信号入力の立ち上がりエッジでハイ・レベル出力
1
0
ロウ・レベル出力
1
1
INTTM51信号入力の立ち上がりエッジでキャリア・パルス出力
リモコン出力
NRZ1
キャリア・パルス出力状態フラグ
0
キャリア出力禁止状態（ロウ・レベル状態）
1
キャリア出力許可状態
（RMC1 = 1：キャリア・パルス出力，RMC1 = 0：ハイ・レベル状態）
ビット0はRead Onlyです。
注
注意
TMHE1 = 1のとき，RMC1を書き換えないでください。ただし，TMCYC1にリフレッシュ（同
値書き込み）することは可能です。
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第9章
8 ビット・タイマ H0, H1
（3）ポート・モード・レジスタ1（PM1）
ポート1の入力／出力を1ビット単位で設定するレジスタです。
P15/TOH0, P16/TOH1/INTP5端子をタイマ出力として使用するとき，PM15, PM16およびP15, P16の出
力ラッチに0を設定してください。
PM1は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図9−8 ポート・モード・レジスタ1（PM1）のフォーマット
アドレス：FF21H
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
PM1n
P1n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
R01UH0008JJ0401 Rev.4.01
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376
78 K0/Kx2
第9章
9. 4
8 ビット・タイマ H0, H1
8ビット・タイマH0, H1の動作
9. 4. 1 インターバル・タイマ／方形波出力としての動作
8ビット・タイマ・カウンタHnとコンペア・レジスタ0n（CMP0n）が一致した場合，割り込み要求信号
（INTTMHn）が発生し，8ビット・タイマ・カウンタHnを00Hにクリアします。
インターバル・タイマ・モードでコンペア・レジスタ1n（CMP1n）は使用しません。CMP1nレジスタを設定
しても，8ビット・タイマ・カウンタHnとCMP1nレジスタの一致検出をしないため，タイマ出力に影響しませ
ん。
また，タイマHモード・レジスタn（TMHMDn）のビット0（TOENn）に1を設定することにより，TOHnより
任意の周波数の方形波出力（デューティ= 50 ％）が出力されます。
設定方法
①
各レジスタの設定を行います。
図9−9 インターバル・タイマ／方形波出力動作時のレジスタの設定
（i）タイマHモード・レジスタn（TMHMDn）の設定
TMHMDn
TMHEn
CKSn2
CKSn1
CKSn0
0
0/1
0/1
0/1
TMMDn1 TMMDn0 TOLEVn
0
0
0/1
TOENn
0/1
タイマ出力設定
タイマ出力レベルのデフォルト設定
インターバル・タイマ・モード設定
カウント・クロック（fCNT）選択
カウント動作停止
（ii）CMP0nレジスタの設定
コンペア値にNを設定した場合，インターバル時間は次のようになります。
・インターバル時間 = （N＋1）／fCNT
②
TMHEn = 1によりカウント動作を開始します。
③
8ビット・タイマ・カウンタHnとCMP0nレジスタの値が一致すると，INTTMHn信号が発生し，8ビット・
タイマ・カウンタHnは00Hにクリアされます。
④
以後，同一間隔でINTTMHn信号が発生します。カウント動作を停止するときは，TMHEn = 0にします。
備考1.
出力端子の設定については9. 3（3） ポート・モード・レジスタ1（PM1）を参照してください。
2.
INTTMHn信号の割り込み許可については，第20章
3.
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
割り込み機能を参照してください。
377
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−10 インターバル・タイマ／方形波出力動作のタイミング（1/2）
（a）基本動作（01H≦CMP0n≦FEH時の動作）
カウント・クロック
カウント・
スタート
8ビット・タイマ・
カウンタHn
00H
01H
N
00H
01H
N
00H
クリア
01H 00H
クリア
N
CMP0n
TMHEn
INTTMHn
インターバル時間
TOHn
①
①
②
②
レベル反転，
一致割り込み発生，
8ビット・タイマ・カウンタHnクリア
レベル反転，
一致割り込み発生，
8ビット・タイマ・カウンタHnクリア
③
TMHEnビットを0から1にすることにより，カウント動作許可状態になります。カウント・クロックは，動作
許可後，最大1クロック遅れてスタートします。
②
8ビット・タイマ・カウンタHnの値とCMP0nレジスタの値が一致すると，8ビット・タイマ・カウンタHnの
値をクリアし，TOHn出力のレベルが反転します。またカウント・クロックの立ち上がりタイミングで
INTTMHn信号を出力します。
③
タイマH動作中にTMHEnビットを0にすると，INTTMHn信号およびTOHn出力はデフォルト状態になります。
TMHEnビットを0にする前から，デフォルトと同じ状態の場合はレベルを保持します。
備考
n = 0, 1
01H≦N≦FEH
R01UH0008JJ0401 Rev.4.01
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第9章
8 ビット・タイマ H0, H1
図9−10 インターバル・タイマ／方形波出力動作のタイミング（2/2）
（b）CMP0n = FFH時の動作
カウント・クロック
カウント・
スタート
8ビット・タイマ・
カウンタHn
00H
01H
FEH
FFH
00H
FEH
クリア
FFH
00H
クリア
FFH
CMP0n
TMHEn
INTTMHn
TOHn
インターバル時間
（c）CMP0n = 00H時の動作
カウント・クロック
カウント・
スタート
8ビット・タイマ・
カウンタHn
00H
CMP0n
00H
TMHEn
INTTMHn
TOHn
インターバル時間
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
379
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
9. 4. 2 PWM出力としての動作
PWM出力モードでは，任意のデューティおよび周期が可能なパルスを出力できます。
8ビット・タイマ・コンペア・レジスタ0n（CMP0n）はタイマ出力（TOHn）の周期を制御します。タイマ動
作中のCMP0nレジスタに対する書き換えは禁止です。
8ビット・タイマ・コンペア・レジスタ1n（CMP1n）はタイマ出力（TOHn）のデューティを制御するレジス
タです。タイマ動作中のCMP1nレジスタに対する書き換えが可能です。
PWM出力モードでの動作は次のようになります。
タイマ・カウント・スタート後，8ビット・タイマ・カウンタHnとCMP0nレジスタが一致すると，PWM出力
（TOHn出力）はアクティブ・レベルを出力し，8ビット・タイマ・カウンタHnは0にクリアされます。また8ビ
ット・タイマ・カウンタHnとCMP1nレジスタが一致すると，PWM出力（TOHn出力）はインアクティブ・レベ
ルを出力します。
設定方法
①
各レジスタの設定を行います。
図9−11 PWM出力モード時のレジスタの設定
（i）タイマHモード・レジスタn（TMHMDn）の設定
TMHMDn
TMHEn
CKSn2
CKSn1
CKSn0
0
0/1
0/1
0/1
TMMDn1 TMMDn0 TOLEVn
1
0
0/1
TOENn
1
タイマ出力許可
タイマ出力レベルのデフォルト設定
PWM出力モード選択
カウント・クロック（fCNT）選択
カウント動作停止
（ii）CMP0nレジスタの設定
・コンペア値（N）：周期の設定
（iii）CMP1nレジスタの設定
・コンペア値（M）：デューティの設定
備考1．n = 0, 1
2．00H≦CMP1n（M）＜CMP0n（N）≦FFH
②
TMHEn = 1によりカウント動作を開始します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
380
78 K0/Kx2
③
第9章
8 ビット・タイマ H0, H1
カウント動作を許可したあと，最初の比較対象コンペア・レジスタはCMP0nレジスタです。8ビット・タ
イマ・カウンタHnとCMP0nレジスタの値が一致すると，8ビット・タイマ・カウンタHnはクリアされ，割
り込み要求信号（INTTMHn）が発生し，アクティブ・レベルを出力します。同時に，8ビット・タイマ・カ
ウンタHnとの比較対象コンペア・レジスタをCMP0nレジスタからCMP1nレジスタへ切り替えます。
④
8ビット・タイマ・カウンタHnとCMP1nレジスタが一致すると，インアクティブ・レベルを出力します。
同時に，8ビット・タイマ・カウンタHnとの比較対象コンペア・レジスタをCMP1nレジスタからCMP0nレ
ジスタへ切り替えます。このとき8ビット・タイマ・カウンタHnはクリアされず，INTTMHn信号も発生し
ません。
⑤
以上③と④を繰り返し，任意のデューティのパルスを得ることができます。
⑥
カウント動作を停止するときは，TMHEn = 0にします。
CMP0nレジスタの設定値を（N），CMP1nレジスタを（M），カウント・クロックの周波数をfCNTとする
と，PWMパルス出力周期およびデューティは次のとおりになります。
・PWMパルス出力周期 =（N＋1）／fCNT
・デューティ =（M＋1）／（N＋1）
注意1．タイマ・カウント動作中に，CMP1nレジスタの設定値を変更することができます。ただし，
CMP1nレ ジ ス タ の 値 を変 更してからレジスタに値が転送されるまでに，動作クロッ ク
（TMHMDnレジスタのCKSn2-CKSn0ビットで選択された信号）の3クロック分以上かかります。
2．タイマ・カウント動作停止（TMHEn = 0）設定後，タイマ・カウント動作を開始する（TMHEn
= 1）場合，必ずCMP1nレジスタを設定してください（CMP1nレジスタへの設定値が同値の場
合でも，必ず再設定してください）。
3．CMP1nレジスタの設定値（M），CMP0nレジスタの設定値（N）は，必ず次の範囲内にして
ください。
00H≦CMP1n（M）＜CMP0n（N）≦FFH
備考1.
出力端子の設定については9. 3（3） ポート・モード・レジスタ1（PM1）を参照してください。
2.
INTTMHn信号の割り込み許可については，第20章
3.
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
割り込み機能を参照してください。
381
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−12 PWM出力動作のタイミング（1/4）
（a）基本動作
カウント・クロック
8ビット・タイマ・
カウンタHn
00H 01H
A5H 00H 01H 02H
CMP0n
A5H
CMP1n
01H
A5H 00H 01H 02H
A5H 00H
TMHEn
INTTMHn
TOHn
（TOLEVn = 0）
①
②
③
④
TOHn
（TOLEVn = 1）
①
TMHEn = 1により，カウント動作許可状態になります。カウント・クロックを1クロック分マスクし，8ビッ
ト・タイマ・カウンタHnをスタートさせ，カウント・アップします。そのときPWM出力はインアクティブ・
レベルを出力します。
②
8ビット・タイマ・カウンタHnの値がCMP0nレジスタの値と一致すると，アクティブ・レベルを出力します。
そのとき，8ビット・タイマ・カウンタHnをクリアし，INTTMHn信号を出力します。
③
8ビット・タイマ・カウンタHnの値がCMP1nレジスタの値と一致すると，インアクティブ・レベルを出力し
ます。そのとき，8ビット・カウンタの値はクリアされず，INTTMHn信号は出力しません。
④
タイマHn動作中にTMHEnビットを0にすることで，INTTMHn信号がデフォルトに，PWM出力はインアクテ
ィブ・レベルになります。
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
382
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−12 PWM出力動作のタイミング（2/4）
（b）CMP0n = FFH, CMP1n = 00H時の動作
カウント・クロック
8ビット・タイマ・
カウンタHn
00H 01H
FFH 00H 01H 02H
FFH 00H 01H 02H
CMP0n
FFH
CMP1n
00H
FFH 00H
TMHEn
INTTMHn
TOHn
（TOLEVn = 0）
（c）CMP0n = FFH, CMP1n = FEH時の動作
カウント・クロック
8ビット・タイマ・
カウンタHn
00H 01H
FEH FFH 00H 01H
FEH FFH 00H 01H
CMP0n
FFH
CMP1n
FEH
FEH FFH 00H
TMHEn
INTTMHn
TOHn
（TOLEVn = 0）
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
383
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−12 PWM出力動作のタイミング（3/4）
（d）CMP0n = 01H, CMP1n = 00H時の動作
カウント・クロック
8ビット・タイマ・
00H
カウンタHn
01H 00H 01H 00H
00H 01H 00H 01H
CMP0n
01H
CMP1n
00H
TMHEn
INTTMHn
TOHn
（TOLEVn = 0）
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
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384
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−12 PWM出力動作のタイミング（4/4）
（e）CMP1n変更による動作（CMP1n = 02H→03H, CMP0n = A5H）
カウント・クロック
8ビット・タイマ・
カウンタH1
00H 01H 02H
80H
A5H 00H 01H 02H 03H
A5H 00H 01H 02H 03H
A5H 00H
A5H
CMP01
02H（03H）
02H
CMP11
②
03H
②’
TMHE1
INTTMH1
TOH1
（TOLEV1 = 0）
①
①
③
④
⑤
⑥
TMHEn = 1により，カウント動作許可状態になります。カウント・クロックを1クロック分マスクし，8ビッ
ト・カウンタをスタートさせ，カウント・アップします。そのとき，PWM出力はインアクティブ・レベルを
出力します。
②
タイマ・カウンタ動作中にCMP1nレジスタの設定値を変更することが可能です。この動作はカウント・クロ
ックとは非同期です。
③
8ビット・タイマ・カウンタHnの値がCMP0nレジスタの値と一致すると，8ビット・タイマ・カウンタHnは
クリアされ，アクティブ・レベルを出力し，INTTMHn信号が発生します。
④
CMP1nレジスタの値を変更しても，その値はラッチされ，レジスタには転送されません。8ビット・タイマ・
カウンタHnとCMP1nレジスタの変更前の値が一致すると，CMP1nレジスタに転送されCMP1nレジスタの値
が変更されます（②’）。
ただし，CMP1nレジスタの値を変更してからレジスタに転送されるまでに，3カウント・クロック以上かか
ります。3カウント・クロックまでに一致信号が発生しても，変更値のレジスタへの転送はできません。
⑤
8ビット・タイマ・カウンタHnの値が変更後のCMP1nレジスタの値と一致すると，インアクティブ・レベル
を出力します。8ビット・タイマ・カウンタHnはクリアされず，INTTMHn信号も発生しません。
⑥
タイマHn動作中にTMHEnビットを0にすることで，INTTMHn信号がデフォルトに，PWM出力はインアクテ
ィブ・レベルになります。
備考
n = 0, 1
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78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
9. 4. 3 キャリア・ジェネレータとしての動作（8ビット・タイマH1のみ）
キャリア・ジェネレータ・モードでは，8ビット・タイマH1を赤外線リモコンのキャリア信号生成用に使用し，
8ビット・タイマ／イベント・カウンタ51を赤外線リモコン信号の生成（時間カウント）に使用します。
8ビット・タイマH1で生成されるキャリア・クロックは，8ビット・タイマ／イベント・カウンタ51で設定し
た周期で出力されます。
キャリア・ジェネレータ・モードでは，8ビット・タイマ／イベント・カウンタ51で8ビット・タイマH1のキ
ャリア・パルスをどの程度出力するか制御し，TOH1出力からキャリア・パルスを出力します。
（1）キャリアの生成
キャリア・ジェネレータ・モードのとき，8ビット・タイマHコンペア・レジスタ01（CMP01）はキャリ
ア・パルスのロウ・レベル幅の波形を生成し，8ビット・タイマHコンペア・レジスタ11（CMP11）はキャ
リア・パルスのハイ・レベル幅の波形を生成します。
8ビット・タイマH1動作中に，CMP11レジスタを書き換えることはできますが，CMP01レジスタを書き
換えることは禁止です。
（2）キャリアの出力制御
キャリアの出力制御は8ビット・タイマ／イベント・カウンタ51の割り込み要求信号（INTTM51）と8ビ
ット・タイマHキャリア・コントロール・レジスタ（TMCYC1）のNRZB1ビット，RMC1ビットにより行
われます。出力の関係を次に示します。
RMC1ビット
NRZB1ビット
0
0
ロウ・レベル出力
0
1
INTTM51信号入力の立ち上がりエッジで
出
力
ハイ・レベル出力
1
0
ロウ・レベル出力
1
1
INTTM51信号入力の立ち上がりエッジで
キャリア・パルス出力
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78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
キャリア・パルス出力をカウント動作中に制御するために，TMCYC1レジスタのNRZ1ビットとNRZB1
ビットは，マスタとスレーブのビット構成になっています。NRZ1ビットはリードのみですが，NRZB1ビ
ットはリード／ライト可能です。INTTM51信号は8ビット・タイマH1のカウント・クロックで同期化され，
INTTM5H1信号として出力されます。INTTM5H1信号がNRZ1ビットのデータ転送信号となり，NRZB1ビッ
トの値がNRZ1ビットへ転送されます。NRZB1ビットからNRZ1ビットへの転送タイミングは，次のとおり
です。
図9−13 転送タイミング
TMHE1
8ビット・タイマH1の
カウント・クロック
INTTM51
INTTM5H1
①
NRZ1
0
1
0
②
NRZB1
1
0
1
③
RMC1
①
INTTM51信号は8ビット・タイマH1のカウント・クロックで同期化され，INTTM5H1信号として出力されま
す。
②
INTTM5H1信号の立ち上がりから2クロック目で，NRZB1ビットの値がNRZ1ビットに転送されます。
③
INTTM5H1割り込みにより起動された割り込み処理プログラミングの中で，または割り込み要求フラグをポ
ーリングしてタイミングを確認後に，NRZB1ビットに次の値を書き込みます。またCR51レジスタに次の時
間をカウントするためのデータを書き込みます。
注意1. NRZB1ビットの値を書き換えてから2クロック目までに，再びNRZB1ビットの値を書き換えないでくださ
い。書き換えた場合のNRZB1ビットからNRZ1ビットへの転送動作の保証はできません。
2. 8ビット・タイマ／イベント・カウンタ51をキャリア・ジェネレータ・モードで使用する場合，①のタイ
ミングで割り込みが発生します。8ビット・タイマ／イベント・カウンタ51をキャリア・ジェネレータ・
モード以外で使用する場合とは，割り込み発生のタイミングが異なります。
備考
INTTM5H1は内部信号で，割り込み要因ではありません。
R01UH0008JJ0401 Rev.4.01
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387
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
設定方法
①
各レジスタの設定を行います。
図9−14 キャリア・ジェネレータ・モード時のレジスタの設定
（i）8ビット・タイマHモード・レジスタ1（TMHMD1）の設定
TMHMD1
TMHE1
CKS12
CKS11
CKS10
0
0/1
0/1
0/1
TMMD11 TMMD10 TOLEV1
0
1
TOEN1
0/1
1
タイマ出力許可
タイマ出力レベルのデフォルト設定
キャリア・ジェネレータ・モード選択
カウント・クロック（fCNT）選択
カウント動作停止
（ii）CMP01レジスタの設定
・コンペア値
（iii）CMP11レジスタの設定
・コンペア値
（iv）TMCYC1レジスタの設定
・RMC1 = 1 … リモコン出力許可ビット
・NRZB1 = 0/1 … キャリア出力許可ビット
（v）TCL51, TMC51レジスタの設定
・8. 3 8ビット・タイマ／イベント・カウンタ50, 51を制御するレジスタ参照
②
TMHE1 = 1を設定すると，8ビット・タイマH1のカウント動作を開始します。
③
8ビット・タイマ・モード・コントロール・レジスタ51（TMC51）のTCE51 = 1を設定すると，8ビット・
タイマ／イベント・カウンタ51のカウント動作を開始します。
④
カウント動作を許可したあと，最初の比較対象コンペア・レジスタはCMP01レジスタです。8ビット・タ
イマ・カウンタH1のカウント値とCMP01レジスタの値が一致すると，INTTMH1信号が発生し，8ビット・
タイマ・カウンタH1はクリアされます。同時に，8ビット・タイマ・カウンタH1との比較対象コンペア・
レジスタはCMP01レジスタからCMP11レジスタへ切り替わります。
⑤
8ビット・タイマ・カウンタH1のカウント値とCMP11レジスタが一致すると，INTTMH1信号が発生し，8
ビット・タイマ・カウンタH1はクリアされます。同時に，8ビット・タイマ・カウンタH1との比較対象コ
ンペア・レジスタはCMP11レジスタからCMP01レジスタへ切り替わります。
⑥
以上④と⑤の繰り返しによって，キャリア・クロックが生成されます。
R01UH0008JJ0401 Rev.4.01
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388
78 K0/Kx2
⑦
第9章
8 ビット・タイマ H0, H1
INTTM51信号が8ビット・タイマH1のカウント・クロックで同期化され，INTTM5H1信号として出力され
ます。その信号がNRZB1ビットのデータ転送信号となり，NRZB1ビットの値がNRZ1ビットへ転送されま
す。
⑧
INTTM5H1割り込みにより起動された割り込み処理プログラミングの中で，または割り込み要求フラグを
ポーリングしてタイミングを確認後に，NRZB1ビットに次の値を書き込みます。またCR51レジスタに次の
時間をカウントするためのデータを書き込みます。
⑨
NRZ1ビットがハイ・レベルのとき，TOH1出力よりキャリア・クロックを出力します。
⑩
以上を繰り返し，任意のキャリア・クロックを得ることができます。カウント動作を停止するときはTMHE1
= 0にします。
CMP01レジスタの設定値を（N），CMP11レジスタの設定値を（M），カウント・クロックの周波数を
fCNTとすると，キャリア・クロック出力周期およびデューティは次のとおりになります。
・キャリア・クロック出力周期 =（N＋M＋2）／fCNT
・デューティ = ハイ・レベル幅／キャリア・クロック出力幅 =（M＋1）／（N＋M＋2）
注意1. タイマ・カウント動作停止（TMHE1 = 0）設定後，タイマ・カウント動作を開始する（TMHE1
= 1）場合，必ずCMP11レジスタを設定してください（CMP11レジスタへの設定値が同値の場
合でも，必ず再設定してください）。
2. TMH1のカウント・クロック周波数をTM51のカウント・クロック周波数の6倍以上になるよう
に設定してください。
3. CMP01, CMP11レジスタの値は，01H-FFHの範囲で設定してください。
4. タイマ・カウント動作中に，CMP11レジスタの設定値を変更することができます。ただし，
CMP11の値を変更してからレジスタに値が転送されるまでに，動作クロック（TMHMD1レジ
スタのCKS12-CKS10ビットで選択された信号）の3クロック分以上かかります。
5. RMC1ビットの設定はカウント動作開始前に必ず設定してください。
備考1.
2.
出力端子の設定については9. 3（3） ポート・モード・レジスタ1（PM1）を参照してください。
INTTMH1信号の割り込み許可については，第20章
R01UH0008JJ0401 Rev.4.01
2010.07.15
割り込み機能を参照してください。
389
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−15 キャリア・ジェネレータ・モード動作のタイミング（1/3）
（a）CMP01 = N, CMP11 = Nに設定したときの動作
8ビット・タイマH1の
カウント・クロック
8ビット・タイマ・カウンタH１
カウント値
00H
N 00H
N
00H
N 00H
CMP01
N
CMP11
N
N 00H
N
00H
N
TMHE11
INTTMH1
キャリア・クロック
③
④
① ②
8ビット・タイマ51の
カウント・クロック
TM51カウント値
00H 01H
K 00H 01H
L
K
CR51
00H 01H
M 00H 01H
L
N 00H 01H
N
M
TCE51
⑤
INTTM51
INTTM5H1
NRZB1
0
1
0
1
0
⑥
NRZ1
0
1
0
1
0
キャリア・クロック
TOH1
⑦
①
TMHE1 = 0およびTCE51 = 0のとき，8ビット・タイマ・カウンタH1の動作は停止状態です。
②
TMHE1 = 1を設定すると，8ビット・タイマ・カウンタH1はカウント動作を開始します。そのときキャリア・
クロックはデフォルトを保持します。
③
8ビット・タイマ・カウンタH1のカウント値がCMP01レジスタの値と一致したときに，最初のINTTMH1信号
を発生し，キャリア・クロック信号を反転し，8ビット・タイマ・カウンタH1との比較対象コンペア・レジ
スタはCMP01レジスタからCMP11レジスタに切り替わります。8ビット・タイマ・カウンタH1は00Hにクリ
アされます。
④
8ビット・タイマ・カウンタH1のカウント値がCMP11レジスタと一致したときに，INTTMH1信号を発生し，
キャリア・クロック信号を反転し，8ビット・タイマ・カウンタH1との比較対象コンペア・レジスタはCMP11
レジスタからCMP01レジスタに切り替わります。8ビット・タイマ・カウンタH1は00Hにクリアされます。
③と④を繰り返し，デューティ50 ％固定のキャリア・クロックを生成します。
⑤
INTTM51信号が発生すると，その信号は8ビット・タイマH1のカウント・クロックで同期化され，INTTM5H1
信号として出力されます。
⑥
INTTM5H1信号がNRZB1ビットのデータ転送信号となり，NRZB1ビットの値がNRZ1ビットへ転送されます。
⑦
NRZ1 = 0により，TOH1出力はロウ・レベルになります。
備考
INTTM5H1は内部信号で，割り込み要因ではありません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
390
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−15 キャリア・ジェネレータ・モード動作のタイミング（2/3）
（b）CMP01 = N, CMP11 = Mに設定したときの動作
8ビット・タイマH1の
カウント・クロック
8ビット・タイマ・カウンタH1
カウント値
00H
N
00H 01H
M 00H
N 00H 01H
CMP01
N
CMP11
M
M 00H
N
00H
TMHE1
INTTMH1
キャリア・クロック
③
④
① ②
8ビット・タイマ51の
カウント・クロック
TM51カウント値
00H 01H
K 00H 01H
L 00H 01H
K
CR51
M 00H 01H
N 00H 01H
M
L
N
TCE51
⑤
INTTM51
INTTM5H1
NRZB1
NRZ1
0
1
0
0
1
1
0
0
1
0
キャリア・クロック
TOH1
⑥
⑦
①
TMHE1 = 0およびTCE51 = 0のとき，8ビット・タイマ・カウンタH1の動作は停止状態です。
②
TMHE1 = 1を設定すると，8ビット・タイマ・カウンタH1はカウント動作を開始します。そのときキャリア・
クロックはデフォルトを保持します。
8ビット・タイマ・カウンタH1のカウント値がCMP01レジスタと一致したときに，最初のINTTMH1信号を発
③
生し，キャリア・クロック信号を反転し，8ビット・タイマ・カウンタH1との比較対象コンペア・レジスタ
はCMP01レジスタからCMP11レジスタに切り替わります。8ビット・タイマ・カウンタH1は00Hにクリアさ
れます。
8ビット・タイマ・カウンタH1のカウント値がCMP11レジスタと一致したときに，INTTMH1信号を発生し，
④
キャリア・クロック信号を反転し，8ビット・タイマ・カウンタH1との比較対象コンペア・レジスタはCMP11
レジスタからCMP01レジスタに切り替わります。8ビット・タイマ・カウンタH1は00Hにクリアされます。
③と④を繰り返し，デューティ固定（50 ％以外）のキャリア・クロックを生成します。
⑤
INTTM51信号を発生します。その信号は8ビット・タイマH1のカウント・クロックで同期化され，INTTM5H1
信号として出力されます。
⑥
NRZ1 = 1により，最初のキャリア・クロックの立ち上がりから，キャリアを出力します。
⑦
NRZ1 = 0により，キャリア・クロックのハイ・レベル期間は，TOH1出力もハイ・レベルを保持しロウ・レ
ベルに変化しません（⑥, ⑦よりキャリア波形のハイ・レベル幅が保証できます）。
備考
INTTM5H1は内部信号で，割り込み要因ではありません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
391
78 K0/Kx2
第9章
8 ビット・タイマ H0, H1
図9−15 キャリア・ジェネレータ・モード動作のタイミング（3/3）
（c）CMP11変更による動作
8ビット・タイマH1の
カウント・クロック
8ビット・タイマ・カウンタH1
カウント値
00H 01H
N
00H 01H
M
00H
N
00H 01H
L
00H
N
CMP01
③
M
CMP11
③’
L
M（L）
TMHE1
INTTMH1
②
キャリア・クロック
①
④
⑤
①
TMHE1 = 1を設定すると，カウント動作を開始します。そのときキャリア・クロックはデフォルトを保持し
ます。
②
8ビット・タイマ・カウンタH1のカウント値がCMP01レジスタと一致すると，INTTMH1信号を出力し，キャ
リア信号を反転させ，8ビット・タイマ・カウンタH1を00Hにクリアします。同時に8ビット・タイマ・カウ
ンタH1との比較対象コンペア・レジスタは，CMP01レジスタからCMP11レジスタへ切り替わります。
③
CMP11レジスタはカウント・クロックとは非同期で，8ビット・タイマH1動作中に値を書き換えることがで
きますが，変更した値（L）はラッチされます。8ビット・タイマ・カウンタH1のカウント値とCMP11レジス
タの変更前の値（M）が一致したタイミングで，CMP11レジスタが変更されます（③’）。
ただし，CMP11レジスタの値を変更してからレジスタに転送されるまでに，3カウント・クロック以上かか
ります。3カウント・クロックまでに一致信号が発生しても，変更値のレジスタへの転送はできません。
④
8ビット・タイマ・カウンタH1のカウント値と変更前のCMP11レジスタの値（M）が一致すると，INTTMH1
信号を出力し，キャリア信号を反転させ，8ビット・タイマ・カウンタH1を00Hにクリアします。同時に8ビ
ット・タイマ・カウンタH1との比較対象コンペア・レジスタは，CMP11レジスタからCMP01レジスタへ切
り替わります。
⑤
再度8ビット・タイマ・カウンタH1のカウント値とCMP11レジスタが一致するタイミングは変更後の値（L）
です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
392
78 K0/Kx2
第 10 章
時計用タイマ
第10章 時計用タイマ
78K0/KB2
時計用タイマ
78K0/KC2
78K0/KD2
−
78K0/KE2
78K0/KF2
○
○：搭載，−：非搭載
10. 1
時計用タイマの機能
時計用タイマには，次のような機能があります。
・時計用タイマ
・インターバル・タイマ
時計用タイマとインターバル・タイマは，同時に使用できます。
図10−1に，時計用タイマのブロック図を示します。
図10−1 時計用タイマのブロック図
セ
レ
ク
タ
クリア
fPRS/27
fSUB
セ
レ
fW
ク
タ
11ビット・プリスケーラ
4
5
6
7
8
10
11
fW/2 fW/2 fW/2 fW/2 fW/2 fW/2 fW/2 fW/2
fWX/24
fWX
5ビット・カウンタ
fWX/2
5
WTM6
INTWT
クリア
9
セ
レ
ク
タ
WTM7
セ
レ
ク
タ
INTWTI
WTM5
WTM4
WTM3
WTM2
WTM1
WTM0
時計用タイマ動作モード・レジスタ
（WTM）
内部バス
備考
fPRS ：周辺ハードウエア・クロック周波数
fSUB ：サブシステム・クロック周波数
7
fW ：時計用タイマ・クロック周波数（fPRS/2 またはfSUB）
fWX ：fWまたはfW/29
R01UH0008JJ0401 Rev.4.01
2010.07.15
393
78 K0/Kx2
第 10 章
時計用タイマ
（1）時計用タイマ
周辺ハードウエア・クロックまたはサブシステム・クロックを使用することで，あらかじめ設定した時
間間隔で割り込み要求信号（INTWT）を発生します。
表10−1 時計用タイマの割り込み時間
割り込み時間
fSUB = 32.768
fPRS = 2 MHz
fPRS = 5 MHz
fPRS = 10 MHz
fPRS = 20 MHz
kHz動作時
動作時
動作時
動作時
動作時
4
488 μ s
1.02 ms
410 μ s
205 μ s
102 μ s
5
977 μ s
2.05 ms
819 μ s
410 μ s
205 μ s
13
0.25 s
0.52 s
0.210 s
0.105 s
52.5 ms
14
0.5 s
1.05 s
0.419 s
0.210 s
0.105 s
2 /fW
2 /fW
2 /fW
2 /fW
fPRS ：周辺ハードウエア・クロック周波数
備考
fSUB ：サブシステム・クロック周波数
fW
7
：時計用タイマ・クロック周波数（fPRS/2 またはfSUB）
（2）インターバル・タイマ
あらかじめ設定した時間間隔で，割り込み要求信号（INTWTI）を発生します。
表10−2 インターバル・タイマのインターバル時間
インターバル
fSUB = 32.768
fPRS = 2 MHz
fPRS = 5 MHz
fPRS = 10 MHz
fPRS = 20 MHz
時間
kHz動作時
動作時
動作時
動作時
動作時
4
488 μ s
1.02 ms
410 μ s
205 μ s
102 μ s
5
977 μ s
2.05 ms
820 μ s
410 μ s
205 μ s
6
1.95 ms
4.10 ms
1.64 ms
820 μ s
410 μ s
7
3.91 ms
8.20 ms
3.28 ms
1.64 ms
820 μ s
8
7.81 ms
16.4 ms
6.55 ms
3.28 ms
1.64 ms
9
2 /fW
15.6 ms
32.8 ms
13.1 ms
6.55 ms
3.28 ms
10
31.3 ms
65.5 ms
26.2 ms
13.1 ms
6.55 ms
11
62.5 ms
131.1ms
52.4 ms
26.2 ms
13.1 ms
2 /fW
2 /fW
2 /fW
2 /fW
2 /fW
2 /fW
2 /fW
備考
fPRS ：周辺ハードウエア・クロック周波数
fSUB ：サブシステム・クロック周波数
fW
7
：時計用タイマ・クロック周波数（fPRS/2 またはfSUB）
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10. 2
第 10 章
時計用タイマ
時計用タイマの構成
時計用タイマは，次のハードウエアで構成されています。
表10−3 時計用タイマの構成
項
目
構
カウンタ
5ビット×1本
プリスケーラ
11ビット×1本
制御レジスタ
時計用タイマ動作モード・レジスタ（WTM）
10. 3
成
時計用タイマを制御するレジスタ
時計用タイマを制御するレジスタには，時計用タイマ動作モード・レジスタ（WTM）があります。
・時計用タイマ動作モード・レジスタ（WTM）
時計用タイマのカウント・クロックおよび動作の許可／禁止，プリスケーラのインターバル時間，5ビッ
ト・カウンタの動作制御を設定するレジスタです。
WTMは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
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第 10 章
時計用タイマ
図10−2 時計用タイマ動作モード・レジスタ（WTM）のフォーマット
アドレス：FF6FH
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
WTM
WTM7
WTM6
WTM5
WTM4
WTM3
WTM2
WTM1
WTM0
注
WTM7
時計用タイマのカウント・クロック選択（fW ）
fSUB= 32.768 kHz fPRS = 2 MHz
0
fPRS/2
1
fSUB
WTM6
0
7
15.625 kHz
−
fPRS = 5 MHz fPRS = 10 MHz fPRS = 20 MHz
39.062 kHz
32.768 kHz
WTM5
78.125 kHz
156.25 kHz
−
WTM4
プリスケーラのインターバル時間の選択
4
0
0
0
2 /fW
0
0
1
25/fW
0
1
0
26/fW
0
1
1
27/fW
1
0
0
28/fW
1
0
1
29/fW
1
1
0
210/fW
1
1
1
211/fW
WTM3
WTM2
時計用タイマの割り込み時間の選択
14
0
0
2 /fW
0
1
213/fW
1
0
25/fW
1
1
24/fW
WTM1
5ビット・カウンタの動作制御
0
動作停止後クリア
1
スタート
WTM0
時計用タイマの動作許可
0
動作停止（プリスケーラ，5ビット・カウンタともにクリア）
1
動作許可
注 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
注意
時計用タイマ動作中に，カウント・クロック，インターバル時間の変更（WTMのビット4-7
（WTM4-WTM7）で設定）をしないでください。
備考1．fW
：時計用タイマ・クロック周波数（fPRS/27またはfSUB）
2．fPRS ：周辺ハードウエア・クロック周波数
3．fSUB ：サブシステム・クロック周波数
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第 10 章
10. 4
時計用タイマ
時計用タイマの動作
10. 4. 1 時計用タイマとしての動作
時計用タイマは，周辺ハードウエア・クロックまたはサブシステム・クロックを使用し，一定の時間間隔ご
とに，割り込み要求信号（INTWT）を発生します。
時計用タイマ動作モード・レジスタ（WTM）のビット0（WTM0）とビット1（WTM1）に1を設定するとカ
ウント動作がスタートし，0を設定することにより，5ビット・カウンタがクリアされ，カウント動作が停止し
ます。
また，インターバル・タイマを同時に動作させているときは，WTM1に0を設定することにより，時計用タイ
マのみをゼロ秒スタートさせることができます。ただし，この場合，11ビット・プリスケーラはクリアされな
9
いため，時計用タイマのゼロ秒スタート後最初のオーバフロー（INTWT）には，最大で2 ×1/fW秒の誤差が発生
します。
割り込み要求信号の時間間隔は，次のようになります。
表10−4 時計用タイマの割り込み時間
WTM3
WTM2
割り込み
fSUB = 32.768
fPRS = 2 MHz
fPRS = 5 MHz
fPRS = 10 MHz
fPRS = 20 MHz
時間の選択
kHz動作時
動作時
動作時
動作時
動作時
（WTM7 = 1） （WTM7 = 0） （WTM7 = 0） （WTM7 = 0） （WTM7 = 0）
0
0
1
1
0
1
0
1
14
0.5 s
1.05 s
0.419 s
0.210 s
0.105 s
13
0.25 s
0.52 s
0.210 s
0.105 s
52.5 ms
5
977 μ s
2.05 ms
819 μ s
410 μ s
205 μ s
4
488 μ s
1.02 ms
410 μ s
205 μ s
102 μ s
2 /fW
2 /fW
2 /fW
2 /fW
7
備考1．fW ：時計用タイマ・クロック周波数（fPRS/2 またはfSUB）
2．fPRS ：周辺ハードウエア・クロック周波数
3．fSUB ：サブシステム・クロック周波数
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第 10 章
時計用タイマ
10. 4. 2 インターバル・タイマとしての動作
あらかじめ設定したカウント値をインターバルとし，繰り返し割り込み要求信号（INTWTI）を発生するイン
ターバル・タイマとして動作します。
時計用タイマ動作モード・レジスタ（WTM）のビット4-6（WTM4-WTM6）により，インターバル時間を選
択できます。WTMのビット0（WTM0）に1を設定するとカウント動作がスタートし，0を設定することにより，
カウント動作が停止します。
表10−5 インターバル・タイマのインターバル時間
WTM6
WTM5
WTM4
インターバル
時間
fSUB = 32.768
fPRS = 2 MHz
fPRS = 5 MHz
fPRS = 10 MHz
fPRS = 20 MHz
kHz動作時
動作時
動作時
動作時
動作時
（WTM7 = 1） （WTM7 = 0） （WTM7 = 0） （WTM7 = 0） （WTM7 = 0）
0
0
0
0
0
1
1
1
備考1．fW
205 μ s
102 μ s
977 μ s
2.05 ms
820 μ s
410 μ s
205 μ s
6
1.95 ms
4.10 ms
1.64 ms
820 μ s
410 μ s
7
3.91 ms
8.20 ms
3.28 ms
1.64 ms
820 μ s
8
7.81 ms
16.4 ms
6.55 ms
3.28 ms
1.64 ms
1
9
2 /fW
15.6 ms
32.8 ms
13.1 ms
6.55 ms
3.28 ms
0
10
31.3 ms
65.5 ms
26.2 ms
13.1 ms
6.55 ms
11
62.5 ms
131.1ms
52.4 ms
26.2 ms
13.1 ms
2 /fW
2 /fW
2 /fW
0
0
1
410 μ s
1
0
1
1.02 ms
0
1
1
488 μ s
5
1
1
0
24/fW
0
2 /fW
2 /fW
1
2 /fW
：時計用タイマ・クロック周波数（fPRS/27またはfSUB）
2．fPRS ：周辺ハードウエア・クロック周波数
3．fSUB ：サブシステム・クロック周波数
図10−3 時計用タイマ／インターバル・タイマの動作タイミング
５ビット・カウンタ
0H
スタート
オーバフロー
オーバフロー
カウント・クロック
時計用タイマ
割り込み
INTWT
インターバル・タイマ
割り込み
INTWTI
時計用タイマの割り込み時間
（0.5s）時計用タイマの割り込み時間
（0.5s）
インターバル
時間（T）
備考
T
fW：時計用タイマ・クロック周波数
（
）内は，fW = 32.768 kHz動作時（WTM7 = 1, WTM3, WTM2 = 0, 0）。
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10. 5
第 10 章
時計用タイマ
時計用タイマの注意事項
時計用タイマ・モード・コントロール・レジスタ（WTM）で時計用タイマおよび5ビット・カウンタを動作許
可（WTMのビット0（WTM0）およびビット1（WTM1）を1にセット）したとき，設定後の最初の割り込み要求
信号（INTWT）までの時間は，正確にWTMのビット2, 3（WTM2, WTM3）の設定時間にはなりません。2回目以
降は設定時間ごとにINTWT信号が発生します。
図10−4 時計用タイマ割り込み要求信号（INTWT）の発生例（割り込み周期 = 0.5 sの場合）
9
1回目のINTWTが発生するまでに，最大0.515625 sかかります（2 ×1/32768 = 0.015625 s長くかかります）。
そのあとは0.5 sごとにINTWTが発生します。
WTM0, WTM1
0.515625 s
0.5 s
0.5 s
INTWT
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第 11 章
ウォッチドッグ・タイマ
第11章 ウォッチドッグ・タイマ
11. 1
ウォッチドッグ・タイマの機能
ウォッチドッグ・タイマは，78K0/Kx2マイクロコントローラの全製品に搭載されています。
ウォッチドッグ・タイマは低速内蔵発振クロックで動作します。
ウォッチドッグ・タイマはプログラムの暴走を検出するために使用します。暴走検出時，内部リセット信号を
発生します。
次の場合，プログラムの暴走と判断します。
・ウォッチドッグ・タイマ・カウンタがオーバフローした場合
・ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE）に1ビット操作命令を使用した場合
・WDTEに“ACH”以外のデータを書き込んだ場合
・ウインドウ・クローズ期間中にWDTEにデータを書き込んだ場合
・命令のフェッチにて，IMSレジスタおよびIXSレジスタで設定していない領域からフェッチした場合
（CPU暴走時の無効チェック検出）
・ CPU の リ ー ド ／ ラ イ ト 命 令 に て ， IMS レ ジ ス タ お よ び IXS レ ジ ス タ で 設 定 し て い な い 領 域 （ た だ し
FB00H-FFCFH, FFE0H-FFFFHは除く）にアクセスした場合
（CPU暴走時の異常アクセス検出）
ウォッチドッグ・タイマによるリセットが発生した場合，リセット・コントロール・フラグ・レジスタ（RESF）
のビット4（WDTRF）がセット（1）されます。RESFの詳細については第23章
リセット機能を参照してくださ
い。
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11. 2
第 11 章
ウォッチドッグ・タイマ
ウォッチドッグ・タイマの構成
ウォッチドッグ・タイマは，次のハードウエアで構成されています。
表11−1
項
ウォッチドッグ・タイマの構成
目
制御レジスタ
構
成
ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE）
また，オプション・バイトで，カウンタの動作制御，オーバフロー時間の設定，ウインドウ・オープン期間の
設定を行います。
表11−2 オプション・バイトとウォッチドッグ・タイマの設定内容
ウォッチドッグ・タイマの設定内容
オプション・バイト（0080H）
ウインドウ・オープン期間設定
ビット6, 5（WINDOW1, WINDOW0）
ウォッチドッグ・タイマのカウンタ動作制御
ビット4（WDTON）
ウォッチドッグ・タイマのオーバフロー時間設定
ビット3-1（WDCS2- WDCS0）
備考
オプション・バイトについては，第26章
オプション・バイトを参照してください。
図11−1 ウォッチドッグ・タイマのブロック図
CPUアクセス
異常検出回路
CPUアクセス信号
オプション・バイト(0080H)の
WDCS2-WDCS0
fRL/2
クロック
入力
制御回路
17ビット・
カウンタ
210/fRL-217/fRL
セレクタ
カウント・
クリア信号
オーバフロー信号
リセット
出力制御
回路
内部リセット信号
ウインドウ・サイズ
決定信号
オプション・バイト(0080H)の
WINDOW1, WINDOW0
クリア，リセット制御
オプション・バイト(0080H)の
WDTON
ウォッチドッグ・タイマ・
イネーブル・レジスタ（WDTE）
内部バス
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第 11 章
11. 3
ウォッチドッグ・タイマ
ウォッチドッグ・タイマを制御するレジスタ
ウォッチドッグ・タイマは，ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE）で制御します。
（1）ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE）
WDTEに“ACH”を書き込むことにより，ウォッチドッグ・タイマのカウンタをクリアし，再びカウン
ト開始します。
WDTEは8ビット・メモリ操作命令で設定します。
注
リセット信号の発生により，9AHまたは1AH になります。
図11−2 ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE）のフォーマット
アドレス：FF99H
リセット時：9AH／1AH
7
略号
6
注
R/W
5
4
3
2
1
0
WDTE
注
WDTEのリセット値は，オプション･バイト（0080H）のWDTONの設定値によって，異なります。
ウォッチドッグ・タイマを動作する場合は，WDTONに1を設定してください。
WDTONの設定値
WDTEのリセット値
0（ウォッチドッグ・タイマのカウント動作禁止）
1AH
1（ウォッチドッグ・タイマのカウント動作許可）
9AH
注意1. WDTEに“ACH”以外の値を書き込んだ場合，内部リセット信号を発生します。ただし，ウォッ
チドッグ・タイマのソース・クロックが停止している場合は，ウォッチドッグ・タイマのソース・
クロックが再び動作開始した時点で，内部リセット信号を発生します。
2. WDTEに1ビット・メモリ操作命令を実行した場合，内部リセット信号を発生します。ただし，
ウォッチドッグ・タイマのソース・クロックが停止している場合は，ウォッチドッグ・タイマの
ソース・クロックが再び動作開始した時点で，内部リセット信号を発生します。
3. WDTEのリード値は，“9AH／1AH”（書き込んだ値（“ACH”）とは異なる値）になります。
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11. 4
第 11 章
ウォッチドッグ・タイマの動作
11. 4. 1
1.
ウォッチドッグ・タイマ
ウォッチドッグ・タイマの動作制御
ウォッチドッグ・タイマを使用する場合，オプション・バイト（0080H）で次の内容を設定します。
・オプション・バイト（0080H）のビット4（WDTON）を1に設定し，ウォッチドッグ・タイマのカウン
ト動作を許可（リセット解除後，カウンタは動作開始）にしてください（詳細は，第26章を参照）。
WDTON
ウォッチドッグ・タイマのカウンタ／不正アクセス検出の動作制御
0
カウント動作禁止（リセット解除後，カウント停止），不正アクセス検出動作禁止
1
カウント動作許可（リセット解除後，カウント開始），不正アクセス検出動作許可
・オプション・バイト（0080H）のビット3-1（WDCS2-WDCS0）で，オーバフロー時間を設定してくだ
さい（詳細は，11. 4. 2および第26章を参照）。
・オプション・バイト（0080H）のビット6, 5（WINDOW1, WINDOW0）で，ウインドウ・オープン期
間を設定してください（詳細は，11. 4. 3および第26章を参照）。
2.
リセット解除後，ウォッチドッグ・タイマはカウント動作を開始します。
3.
カウント動作開始したあと，オプション・バイトで設定したオーバフロー時間前に，WDTEに“ACH”
を書き込むことにより，ウォッチドッグ・タイマはクリアされ，再度カウント動作を開始します。
4.
以後，リセット解除後2回目以降のWDTEへの書き込みについては，ウインドウ・オープン期間中に行っ
てください。ウインドウ・クローズ期間中に書き込んだ場合，内部リセット信号を発生します。
5.
WDTEに“ACH”を書き込まずに，オーバフロー時間を越えてしまった場合は，内部リセット信号を発
生します。
また，次の場合も，内部リセット信号を発生します。
・ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE）に1ビット操作命令を使用した場合
・WDTEに“ACH”以外のデータを書き込んだ場合
・命令のフェッチにて，IMSレジスタおよびIXSレジスタで設定していない領域からフェッチした場合
（CPU暴走時の無効チェック検出）
・CPUのリード／ライト命令にて，IMSレジスタおよびIXSレジスタで設定していない領域（ただし
FB00H-FFCFH, FFE0H-FFFFHは除く）にアクセスした場合
（CPU暴走時の異常アクセス検出）
注意1.
リセット解除後1回目のWDTEへの書き込みは，オーバフロー時間前であれば，どのタイミングで行
っても，ウォッチドッグ・タイマはクリアされ，再度カウント動作を開始します。
2.
WDTEに“ACH”を書き込んで，ウォッチドッグ・タイマをクリアしたとき，実際のオーバフロー
時間は，オプション・バイトで設定したオーバフロー時間より最大2/fRL秒の誤差が生じる場合があ
ります。
3.
ウォッチドッグ・タイマのクリアは，カウント値がオーバフロー直前（FFFFH）まで有効です。
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第 11 章
注意4.
ウォッチドッグ・タイマ
オプション・バイトのビット0（LSROSC）の設定値により，ウォッチドッグ・タイマのHALTおよ
びSTOPモード時の動作は，次のように異なります。
HALTモード時
LSROSC = 0（低速内蔵発振器はソ
LSROSC = 1（低速内蔵発振器は停
フトウエアにより停止可能）
止不可）
ウォッチドッグ・タイマ動作停止
ウォッチドッグ・タイマ動作継続
STOPモード時
LSROSC = 0の場合，HALTおよびSTOPモード解除後は，ウォッチドッグ・タイマのカウントを再
開します。このとき，カウンタはクリア（0）されず，停止前の値からカウント開始します。
また，LSROSC = 0設定時に，LSRSTOP（内蔵発振モード・レジスタ（RCM）のビット1）=1を設
定して低速内蔵発振器の発振を停止した場合も，ウォッチドッグ・タイマの動作は停止します。こ
のときもカウンタはクリア（0）されません。
5.
®
フラッシュ・メモリのセルフ・プログラミング時およびEEPROM エミュレーション時でも，ウォッ
チドッグ・タイマの動作は継続します。ただし，これらの処置中には，割り込みの受け付け時間が
遅れるので，遅延を考慮し，オーバフロー時間およびウインドウ・サイズを設定してください。
11. 4. 2
ウォッチドッグ・タイマのオーバフロー時間の設定
ウォッチドッグ・タイマのオーバフロー時間は，オプション・バイト（0080H）のビット3-1（WDCS2-WDCS0）
で設定します。
オーバフロー時は，内部リセット信号を発生します。オーバフロー時間前の，ウインドウ・オープン期間中
にWDTEに“ACH”を書き込むことにより，カウントはクリアされ，再度カウント動作を開始します。
設定するオーバフロー時間を次に示します。
表11−3
ウォッチドッグ・タイマのオーバフロー時間の設定
WDCS2
WDCS1
WDCS0
0
0
0
210/fRL（3.88 ms）
0
0
1
211/fRL（7.76 ms）
0
1
0
212/fRL（15.52 ms）
0
1
1
213/fRL（31.03 ms）
1
0
0
214/fRL（62.06 ms）
1
0
1
215/fRL（124.12 ms）
1
1
0
216/fRL（248.24 ms）
1
1
1
217/fRL（496.48 ms）
注意1.
ウォッチドッグ・タイマのオーバフロー時間
WDCS2 = WDCS1 = WDCS0 = 0かつWINDOW1 = WINDOW0 = 0の組み合わせは設
定禁止です。
2.
フラッシュ・メモリのセルフ・プログラミング時およびEEPROMエミュレーション
時でも，ウォッチドッグ・タイマの動作は継続します。ただし，これらの処置中には，
割り込みの受け付け時間が遅れるので，遅延を考慮し，オーバフロー時間およびウイ
ンドウ・サイズを設定してください。
備考1. fRL：低速内蔵発振クロック周波数
2. （
）内はfRL = 264 kHz（MAX.）の場合
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第 11 章
11. 4. 3
ウォッチドッグ・タイマ
ウォッチドッグ・タイマのウインドウ・オープン期間の設定
ウォッチドッグ・タイマのウインドウ・オープン期間は，オプション・バイト（0080H）のビット6, 5
（WINDOW1,
WINDOW0）で設定します。ウインドウの概要は次のとおりです。
・ウインドウ・オープン期間中は，WDTEに“ACH”を書き込むと，ウォッチドッグ・タイマをクリアし，
再度カウント動作を開始します。
・ウインドウ・クローズ期間中は，WDTEに“ACH”を書き込んでも，異常検出され，内部リセットを発生
します。
ウインドウ・オープン期間が25 %の場合
例
カウント
開始
オーバフロー
時間
ウインドウ・クローズ期間
（75 %）
WDTEに"ACH"を書き込むと，
内部リセット発生
注意
ウインドウ・
オープン期間
（25 %）
WDTEに"ACH"を書き込むと，
再度カウント動作開始
リセット解除後1回目のWDTEへの書き込みは，オーバフロー時間前であれば，どのタイミングで行っ
ても，ウォッチドック・タイマはクリアされ，再度カウント動作を開始します。
設定するウインドウ・オープン期間を次に示します。
表11−4
ウォッチドッグ・タイマのウインドウ・オープン期間の設定
WINDOW1
WINDOW0
0
0
25 %
0
1
50 %
1
0
75 %
1
1
100 %
注意1.
ウォッチドッグ・タイマのウインドウ・オープン期間
WDCS2 = WDCS1 = WDCS0 = 0かつWINDOW1 = WINDOW0 = 0の組み合わせは設
定禁止です。
2.
1.8 V≦VDD＜2.7 Vで使用する場合，WINDOW1 = WINDOW0 = 0は設定禁止です。
3.
フラッシュ・メモリのセルフ・プログラミング時およびEEPROMエミュレーション
時でも，ウォッチドッグ・タイマの動作は継続します。ただし，これらの処置中には，
割り込みの受け付け時間が遅れるので，遅延を考慮し，オーバフロー時間およびウイ
ンドウ・サイズを設定してください。
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第 11 章
備考
ウォッチドッグ・タイマ
11
オーバフロー時間を2 /fRLに設定した場合，ウインドウ・クローズ時間とオープン時間
は，次のようになります。
（2.7 V≦VDD≦5.5 Vの場合）
ウインドウ・オープン期間の設定
25 %
ウインドウ・ク
50 %
75 %
100 %
0∼7.11 ms
0∼4.74 ms
0∼2.37 ms
なし
7.11∼7.76 ms
4.74∼7.76 ms
2.37∼7.76 ms
0∼7.76 ms
ローズ時間
ウインドウ・オ
ープン時間
・オーバフロー時間：
11
11
2 /fRL (MAX.) = 2 /264 kHz (MAX.) = 7.76 ms
・ウインドウ・クローズ時間：
11
11
0∼2 /fRL (MIN.) ×（1−0.25）= 0∼2 /216 kHz (MIN.) ×0.75 = 0∼7.11 ms
・ウインドウ・オープン時間：
11
11
11
11
2 /fRL (MIN.) ×（1−0.25）∼2 /fRL (MAX.) = 2 /216 kHz (MIN.) ×0.75∼2
/264 kHz (MAX.)
= 7.11∼7.76 ms
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406
78 K0/Kx2
第 12 章
クロック出力／ブザー出力制御回路
第12章 クロック出力／ブザー出力制御回路
78K0/KB2
クロック出力
78K0/KC2
78K0/KD2
78K0/KE2
38/44ピン：−
−
78K0/KF2
○
48ピン：○
ブザー出力
−
○
○：搭載，−：非搭載
12. 1
クロック出力／ブザー出力制御回路の機能
クロック出力はリモコン送信時のキャリア出力や周辺ICに供給するクロックを出力する機能です。クロック出
力選択レジスタ（CKS）で選択したクロックを出力します。
また，ブザー出力はCKSで選択したブザー周波数の方形波を出力する機能です。
図12−1, 12−2にクロック出力／ブザー出力制御回路のブロック図を示します。
図12−1 クロック出力／ブザー出力制御回路のブロック図（78K0/KC2の48ピン製品, 78K0/KD2）
fPRS
プリスケーラ
8
セレクタ
fPRS-fPRS/27
fSUB
クロック
制御回路
PCL/INTP6/P140
出力ラッチ
（P140）
CLOE
CCS3
CCS2
CCS1
PM140
CCS0
クロック出力選択レジスタ（CKS）
内部バス
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407
78 K0/Kx2
第 12 章
クロック出力／ブザー出力制御回路
図12−2 クロック出力／ブザー出力制御回路のブロック図（78K0/KE2, 78K0/KF2）
fPRS
プリスケーラ
8
4
fPRS/210-fPRS/213
セ
レ
ク
タ
BUZ/BUSY0/INTP7/P141
出力ラッチ
（P141）
BZOE
fPRS-fPRS/27
fSUB
BCS0, BCS1
セ
レ
ク
タ
クロック
制御回路
CLOE
BZOE
BCS1
BCS0
CLOE
CCS3
CCS2
PM141
CCS1
PCL/INTP6/P140
出力ラッチ
（P140）
PM140
CCS0
クロック出力選択レジスタ（CKS）
内部バス
12. 2
クロック出力／ブザー出力制御回路の構成
クロック出力／ブザー出力制御回路は，次のハードウエアで構成されています。
表12−1 クロック出力／ブザー出力制御回路の構成
項
制御レジスタ
目
構
成
クロック出力選択レジスタ（CKS）
ポート・モード・レジスタ14（PM14）
ポート・レジスタ14（P14）
12. 3
クロック出力／ブザー出力制御回路を制御するレジスタ
クロック出力／ブザー出力制御回路は，次の2種類のレジスタで制御します。
・クロック出力選択レジスタ（CKS）
・ポート・モード・レジスタ14（PM14）
（1）クロック出力選択レジスタ（CKS）
クロック出力（PCL），ブザー周波数出力（BUZ）の出力許可／禁止，および出力クロックを設定する
レジスタです。
CKSは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
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408
78 K0/Kx2
第 12 章
クロック出力／ブザー出力制御回路
図12−3 クロック出力選択レジスタ（CKS）のフォーマット（78K0/KC2の48ピン製品，78K0/KD2）
アドレス：FF40H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
CKS
0
0
0
CLOE
CCS3
CCS2
CCS1
CCS0
CLOE
PCLの出力許可／禁止の指定
0
クロック分周回路動作停止。PCL = ロウ・レベル固定。
1
クロック分周回路動作許可。PCL出力許可。
CCS3
CCS2
CCS1
0
0
0
fPRS
0
0
0
1
fPRS/2
0
1
0
注1
fSUB =
fPRS =
fPRS =
32.768 kHz
10 MHz
20 MHz
注2
0
0
−
10 MHz
設定禁止
5 MHz
10 MHz
fPRS/2
2
2.5 MHz
5 MHz
3
注3
0
0
1
1
fPRS/2
1.25 MHz
2.5 MHz
0
1
0
0
fPRS/24
625 kHz
1.25 MHz
0
1
0
1
fPRS/25
312.5 kHz
625 kHz
0
fPRS/2
6
7
0
1
1
0
1
1
1
fPRS/2
1
0
0
0
fSUB
上記以外
注1.
PCLの出力クロックの選択
CCS0
156.25 kHz 312.5 kHz
78.125 kHz 156.25 kHz
32.768 kHz
−
設定禁止
周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用で
きる周波数が異なります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振ク
ロックで動作している（XSEL = 0）場合，CCS3 = CCS2 = CCS1 = CCS0 = 0
（PCLの出力クロック：fPRS）は設定禁止です。
3. PCLの出力クロックは，10 MHzを越えると設定禁止です。
注意
CCS3-CCS0の設定は，クロック出力動作停止時（CLOE = 0）に行ってください。
備考1．fPRS
2．fSUB
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：周辺ハードウエア・クロック周波数
：サブシステム・クロック周波数
409
78 K0/Kx2
第 12 章
クロック出力／ブザー出力制御回路
図12−4 クロック出力選択レジスタ（CKS）のフォーマット（78K0/KE2, 78K0/KF2）
アドレス：FF40H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
CKS
BZOE
BCS1
BCS0
CLOE
CCS3
CCS2
CCS1
CCS0
BZOE
BUZの出力許可／禁止の指定
0
クロック分周回路動作停止。BUZ = ロウ・レベル固定。
1
クロック分周回路動作許可。BUZ出力許可。
BCS1
BCS0
BUZの出力クロックの選択
fPRS = 10 MHz
0
0
注1
fPRS = 20 MHz
fPRS/2
10
9.77 kHz
19.54 kHz
11
0
1
fPRS/2
4.88 kHz
9.77 kHz
1
0
fPRS/212
2.44 kHz
4.88 kHz
1
13
1.22 kHz
2.44 kHz
1
fPRS/2
CLOE
PCLの出力許可／禁止の指定
0
クロック分周回路動作停止。PCL = ロウ・レベル固定。
1
クロック分周回路動作許可。PCL出力許可。
CCS3
CCS2
CCS1
PCLの出力クロックの選択
CCS0
0
0
0
0
fPRS
0
0
0
1
0
0
1
0
1
0
0
1
32.768 kHz
10 MHz
20 MHz
注3
fPRS/2
5 MHz
10 MHz
fPRS/22
2.5 MHz
5 MHz
fPRS/2
3
1.25 MHz
2.5 MHz
4
625 kHz
1.25 MHz
312.5 kHz
625 kHz
0
0
fPRS/2
1
0
1
fPRS/25
0
fPRS/2
6
7
0
1
1
1
fPRS/2
1
0
0
0
fSUB
上記以外
fPRS =
設定禁止
1
1
fPRS =
10 MHz
0
1
fSUB =
注2
0
0
注1
−
156.25 kHz 312.5 kHz
78.125 kHz 156.25 kHz
32.768 kHz
−
設定禁止
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用で
きる周波数が異なります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
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78 K0/Kx2
第 12 章
クロック出力／ブザー出力制御回路
1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振ク
注2.
ロックで動作している（XSEL = 0）場合，CCS3 = CCS2 = CCS1 = CCS0 = 0
（PCLの出力クロック：fPRS）は設定禁止です。
3. PCLの出力クロックは，10 MHzを越えると設定禁止です。
注意1. BCS1, BCS0の設定は，ブザー出力動作停止時（BZOE = 0）に行ってください。
2. CCS3-CCS0の設定は，クロック出力動作停止時（CLOE = 0）に行ってください。
備考1. fPRS
2. fSUB
：周辺ハードウエア・クロック周波数
：サブシステム・クロック周波数
（2）ポート・モード・レジスタ14（PM14）
ポート14の入力／出力を1ビット単位で設定するレジスタです。
P140/INTP6/PCL端子をクロック出力機能として，P141/INTP7/BUSY0/BUZ端子をブザー出力機能とし
て使用するとき，PM140, PM141およびP140, P141の出力ラッチに0を設定してください。
PM14は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図12−5 ポート・モード・レジスタ14（PM14）のフォ−マット
アドレス：FF2EH
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM14
1
1
PM145
PM144
PM143
PM142
PM141
PM140
PM14n
備考
P14n端子の入出力モードの選択（n = 0-5）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
上記は，78K0/KF2製品のポート・モード・レジスタ14のフォーマットです。
他の製品のポート・モード・レジスタ14のフォーマットについては，5. 3 ポ
ート機能を制御するレジスタ （1）ポート・モード・レジスタ（PMxx）を参
照してください。
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78 K0/Kx2
12. 4
第 12 章
クロック出力／ブザー出力制御回路
クロック出力／ブザー出力制御回路の動作
12. 4. 1 クロック出力としての動作
クロック・パルスは，次の手順で出力します。
①
クロック出力選択レジスタ（CKS）のビット0-3（CCS0-CCS3）でクロック・パルスの出力周波数を選
択する（クロック・パルスの出力は禁止の状態）。
②
CKSのビット4（CLOE）に1を設定し，クロック出力を許可する。
備考
クロック出力制御回路は，クロック出力の出力許可／禁止を切り替えるときに，幅の狭いパルス
は出力されないようになっています。図12−6に示すように，必ずクロックのロウ期間から出力を
開始します（図中の＊印参照）。また，停止する場合には，クロックのハイ期間後に，出力を停
止します。
図12−6 リモコン出力応用例
CLOE
＊
＊
クロック出力
12. 4. 2 ブザー出力としての動作
ブザー・クロックは，次の手順で出力します。
①
クロック出力選択レジスタ（CKS）のビット5, 6（BCS0, BCS1）でブザー出力周波数を選択する（ブザ
ー出力は禁止の状態）。
②
CKSのビット7（BZOE）に1を設定し，ブザー出力を許可する。
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78 K0/Kx2
第 13 章
A/Dコンバータ
第13章
78K0/KB2
10ビット
78K0/KC2
4 ch
78K0/KD2
78K0/KE2
38ピン：6 ch
A/Dコンバータ
13. 1
A/D コンバータ
78K0/KF2
8 ch
44/48ピン：8 ch
A/Dコンバータの機能
A/Dコンバータは，アナログ入力をデジタル値に変換する10ビット分解能のコンバータで，最大8チャネル
（ANI0-ANI7）のアナログ入力を制御できる構成になっています。
A/Dコンバータには，次のような機能があります。
・10ビット分解能A/D変換
ANI0-ANI7からアナログ入力を1チャネル選択し，10ビット分解能のA/D変換動作を繰り返します。A/D
変換を1回終了するたびに，割り込み要求（INTAD）を発生します。
図13−1 A/Dコンバータのブロック図
AVREF
ADCSビット
ANI0/P20
ANI1/P21
ANI2/P22
ANI3/P23
ANI4/P24
ANI5/P25
ANI6/P26
ANI7/P27
セ
レ
ク
タ
サンプル＆ホールド回路
電圧コンパレータ
AVSS
逐次変換レジスタ
（SAR）
制御回路
3
ADS2
ADS1
ADS0
ADPC3 ADPC2 ADPC1 ADPC0
アナログ入力チャネル
指定レジスタ（ADS）
ADCS
FR2
FR1
A/Dポート・コンフィギュ
レーション・レジスタ（ADPC）
FR0
AVSS
INTAD
A/D変換結果レジスタ
（ADCR）
5
4
タ
ッ
プ
・
セ
レ
ク
タ
LV1
LV0
ADCE
A/Dコンバータ・モード・
レジスタ （ADM）
内 部 バ ス
備考 ANI0-ANI3：78K0/KB2
ANI0-ANI5：78K0/KC2の38ピン製品
ANI0-ANI7：上記以外の製品
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413
78 K0/Kx2
13. 2
第 13 章
A/D コンバータ
A/Dコンバータの構成
A/Dコンバータは，次のハードウエアで構成しています。
（1）ANI0-ANI7端子
A/Dコンバータの8チャネルのアナログ入力端子です。A/D変換するアナログ信号を入力します。アナロ
グ入力として選択した端子以外は，入出力ポートとして使用できます。
備考
ANI0-ANI3端子：78K0/KB2
ANI0-ANI5端子：78K0/KC2の38ピン製品
ANI0-ANI7端子：上記以外の製品
（2）サンプル＆ホールド回路
サンプル＆ホールド回路は，セレクタで選択されたアナログ入力端子の入力電圧をA/D変換開始時にサン
プリングし，そのサンプリングされた電圧値をA/D変換中は保持します。
（3）直列抵抗ストリング
直列抵抗ストリングはAVREF-AVSS間に接続されており，サンプリングされた電圧値と比較する電圧を発
生します。
図13−2 直列抵抗ストリングの回路構成
AVREF
P-ch
ADCS
直列抵抗ストリング
AVSS
（4）電圧コンパレータ
電圧コンパレータは，サンプリングされた電圧値と直列抵抗ストリングの出力電圧を比較します。
（5）逐次変換レジスタ（SAR）
電圧コンパレータで比較した結果を，最上位ビット（MSB）から変換するレジスタです。
最下位ビット（LSB）までデジタル値に変換すると（A/D変換終了），SARレジスタの内容はA/D変換結
果レジスタ（ADCR）に転送されます。
（6）10ビットA/D変換結果レジスタ（ADCR）
A/D変換が終了するたびに，逐次変換レジスタから変換結果がロードされ，A/D変換結果を上位10ビット
に保持します（下位6ビットは0に固定）。
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78 K0/Kx2
第 13 章
A/D コンバータ
（7）8ビットA/D変換結果レジスタ（ADCRH）
A/D変換が終了するたびに，逐次変換レジスタから変換結果がロードされ，A/D変換結果の上位8ビット
を格納します。
注意
ADCR, ADCRHからデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロ
ック（fPRS）が停止しているときに，ADCR, ADCRHからデータを読み出さないでください。詳細
は第36章
ウエイトに関する注意事項を参照してください。
（8）制御回路
A/D変換するアナログ入力の変換時間，変換動作の開始／停止などを制御します。A/D変換が終了した場
合，INTADを発生します。
（9）AVREF端子
A/Dコンバータのアナログ電源端子／基準電圧を入力する端子です。ポート2をデジタル・ポートとして
使用する場合は，VDDと同電位にしてください。
AVREF, AVSS間にかかる電圧に基づいて，ANI0-ANI7に入力される信号をデジタル信号に変換します。
（10）AVSS端子
A/Dコンバータのグランド電位端子です。A/Dコンバータを使用しないときでも，常にVSSと同電位で使
用してください。
（11）A/Dコンバータ・モード・レジスタ（ADM）
A/D変換するアナログ入力の変換時間，変換動作の開始／停止を設定するレジスタです。
（12）A/Dポート・コンフィギュレーション・レジスタ（ADPC）
ANI0/P20-ANI7/P27端子を，A/Dコンバータのアナログ入力／ポートのデジタル入出力に切り替え
るレジスタです。
（13）アナログ入力チャネル指定レジスタ（ADS）
A/D変換するアナログ電圧の入力ポートを指定するレジスタです。
（14）ポート・モード・レジスタ2（PM2）
ANI0/P20-ANI7/P27端子を，入力／出力に切り替えるレジスタです。
備考
ANI0-ANI3端子：78K0/KB2
ANI0-ANI5端子：78K0/KC2の38ピン製品
ANI0-ANI7端子：上記以外の製品
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78 K0/Kx2
第 13 章
13. 3
A/D コンバータ
A/Dコンバータで使用するレジスタ
A/Dコンバータは，次の6種類のレジスタを使用します。
・A/Dコンバータ・モード・レジスタ（ADM）
・A/Dポート・コンフィギュレーション・レジスタ（ADPC）
・アナログ入力チャネル指定レジスタ（ADS）
・ポート・モード・レジスタ2（PM2）
・10ビットA/D変換結果レジスタ（ADCR）
・8ビットA/D変換結果レジスタ（ADCRH）
（1）A/Dコンバータ・モード・レジスタ（ADM）
A/D変換するアナログ入力の変換時間，変換動作の開始／停止を設定するレジスタです。
ADMは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図13−3 A/Dコンバータ・モード・レジスタ（ADM）のフォーマット
アドレス：FF28H
リセット時：00H R/W
7
略号
ADM
6
ADCS
0
5
FR2
4
注1
FR1
3
注1
ADCS
LV1
0
1
注1
LV0
注1
ADCE
A/D変換動作の制御
0
変換動作停止
1
変換動作許可
ADCE
注1.
FR0
2
注1
コンパレータの動作制御
0
コンパレータの動作停止
1
コンパレータの動作許可
注2
FR2-FR0, LV1, LV0およびA/D変換に関する詳細は，表13−2 A/D変換時間の選択（従来規格品
（μ PD78F05xx, 78F05xxD）），表13−3
A/D変換時間の選択（拡張規格品（μ PD78F05xxA,
78F05xxDA））を参照してください。
2.
コンパレータはADCSとADCEで動作制御され，動作開始から安定するまでに，1 μ sかかります。この
ため，ADCEに1を設定してから1 μ s以上経過したあとに，ADCSに1を設定することで，最初の変換デ
ータより有効となります。1 μ s以上ウエイトしないでADCSに1を設定した場合は，最初の変換データ
を無視してください。
表13−1 ADCSとADCEの設定
ADCS
ADCE
A/D変換動作
0
0
停止状態（DC電力消費パスは存在しません）
0
1
変換待機モード（コンパレータ動作，コンパレータのみ電
力消費）
注
注
1
0
変換モード（コンパレータ動作停止 ）
1
1
変換モード（コンパレータ動作）
最初の変換データは，無視してください。
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78 K0/Kx2
第 13 章
A/D コンバータ
図13−4 コンパレータ使用時のタイミング・チャート
コンパレータ動作
ADCE
コンパレータ
変換動作
変換待機
変換動作
変換停止
ADCS
注
注
ADCEの立ち上がりから，ADCSの立ち上がりまでの時間は，内部回路安定のため，1 μ s以上必
要です。
注意1. FR2-FR0, LV1, LV0を同一データ以外に書き換える場合は，いったんA/D変換動作を停止させた
のちに行ってください。
2. ADMにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロック（fPRS）
が停止しているときに，ADMにデータを書き込まないでください。詳細は第36章
ウエイトに
関する注意事項を参照してください。
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78 K0/Kx2
第 13 章
A/D コンバータ
表13−2 A/D変換時間の選択（従来規格品（μ PD78F05xx, 78F05xxD））
（1）2.7 V≦AVREF≦5.5 V（LV0 = 0）
A/Dコンバータ・モード・レジスタ（ADM）
FR2
FR1
FR0
LV1
LV0
0
0
0
0
0
変換時間の選択
264/fPRS
変換クロック（fAD）
fPRS = 2 MHz
fPRS = 10 MHz
fPRS = 20 MHz注
設定禁止
26.4 μ s
13.2 μ s
注
0
0
1
0
0
176/fPRS
17.6 μ s
8.8 μ s
注
0
1
0
0
0
132/fPRS
13.2 μ s
6.6 μ s
注
88/fPRS
8.8 μ s
注
設定禁止
注
0
1
1
0
0
1
0
0
0
0
66/fPRS
33.0 μ s
6.6 μ s
1
0
1
0
0
44/fPRS
22.0 μ s
設定禁止
上記以外
fPRS/12
fPRS/8
fPRS/6
fPRS/4
fPRS/3
fPRS/2
設定禁止
4.0 V≦AVREF≦5.5 V時のみ設定可能
注
（2）2.3 V≦AVREF＜2.7 V（LV0 = 1）
A/Dコンバータ・モード・レジスタ（ADM）
変換時間の選択
FR2
FR1
FR0
LV1
LV0
0
0
0
0
1
480/fPRS
0
0
1
0
1
320/fPRS
0
1
0
0
1
0
1
1
0
1
0
0
1
0
1
fPRS = 2 MHz
fPRS = 5 MHz
設定禁止
設定禁止
fPRS/12
64.0 μ s
fPRS/8
240/fPRS
48.0 μ s
fPRS/6
1
160/fPRS
32.0 μ s
fPRS/4
0
1
120/fPRS
60.0 μ s
設定禁止
fPRS/3
0
1
80/fPRS
40.0 μ s
設定禁止
fPRS/2
上記以外
注意1.
変換クロック
（fAD）
設定禁止
変換時間は，次の条件で設定してください。
・4.0 V≦AVREF≦5.5 Vの場合： fAD = 0.6∼3.6 MHz
・2.7 V≦AVREF＜4.0 Vの場合： fAD = 0.6∼1.8 MHz
・2.3 V≦AVREF＜2.7 Vの場合： fAD = 0.6∼1.48 MHz（標準品，(A) 標準品のみ）
2.
FR2-FR0, LV1, LV0を同一データ以外に書き換える場合は，いったんA/D変換動作を停止（ADCS = 0）させ
たのちに行ってください。
3.
2.3 V≦AVREF＜2.7 Vの場合，LV0をデフォルト値から変更してください。
4.
前述の変換時間は，クロック周波数の誤差を含んでいませんので，クロック周波数の誤差を考慮して，変換
時間を選択してください。
備考
fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
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418
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第 13 章
A/D コンバータ
表13−3 A/D変換時間の選択（拡張規格品（μ PD78F05xxA, 78F05xxDA））
（1）2.7 V≦AVREF≦5.5 V（LV0 = 0）
A/Dコンバータ・モード・レジスタ（ADM）
FR2
0
FR1
0
0
0
0
1
0
1
1
0
1
0
FR0
0
1
0
1
0
1
LV1
0
0
0
0
0
0
変換時間の選択
LV0
0
0
0
0
0
0
264/fPRS
変換
fPRS =
fPRS =
fPRS =
fPRS =
クロック
2 MHz
5 MHz
10 MHz
20 MHz
（fAD）
設定禁止
52.8 μ s
26.4 μ s
13.2 μ s
fPRS/12
35.2 μ s
17.6 μ s
8.8 μ s
注
fPRS/8
注
fPRS/6
176/fPRS
132/fPRS
66.0 μ s
26.4 μ s
13.2 μ s
6.6 μ s
88/fPRS
44.0 μ s
17.6 μ s
8.8 μ s
注
設定禁止
66/fPRS
33.0 μ s
13.2 μ s
6.6 μ s
注
44/fPRS
22.0 μ s
8.8 μ s
設定禁止
注
上記以外
fPRS/4
fPRS/3
fPRS/2
設定禁止
4.0 V≦AVREF≦5.5 V時のみ設定可能
注
（2）2.3 V≦AVREF≦5.5 V（LV0 = 1）
A/Dコンバータ・モード・レジスタ（ADM）
FR2
FR1
FR0
LV1
変換時間の選択
LV0
fPRS =
2 MHz
0
0
0
0
0
1
0
1
1
0
1
0
0
1
0
1
0
1
0
0
0
0
0
0
1
1
1
1
1
1
480/fPRS
設定禁止
5 MHz
10 MHz
設定禁止
32.0 μ s
160/fPRS
80/fPRS
注2
48.0 μ s
240/fPRS
60.0 μ s
40.0 μ s
24.0 μ s
注2
16.0 μ s
注1
上記以外
fPRS =
fPRS =
64.0 μ s
320/fPRS
120/fPRS
fPRS =
変換
48.0 μ s
注2
32.0 μ s
注2
24.0 μ s
注2
16.0 μ s
注1
12.0 μ s
クロック
20 MHz
（fAD）
24.0 μ s
注2
16.0 μ s
注1
12.0 μ s
注1
設定禁止
注1
設定禁止
fPRS/12
fPRS/8
fPRS/6
fPRS/4
fPRS/3
fPRS/2
設定禁止
注1. 4.0 V≦AVREF≦5.5 V時のみ設定可能
2. 2.7 V≦AVREF≦5.5 V時のみ設定可能
注意1.
変換時間は，次の条件で設定してください。
(1)
2.7 V≦AVREF≦5.5 V（LV0 = 0）
・4.0 V≦AVREF≦5.5 Vの場合： fAD = 0.33∼3.6 MHz
・2.7 V≦AVREF＜4.0 Vの場合： fAD = 0.33∼1.8 MHz
(2)
2.3 V≦AVREF≦5.5 V（LV0 = 1）
・4.0 V≦AVREF≦5.5 Vの場合： fAD = 0.6∼3.6 MHz
・2.7 V≦AVREF＜4.0 Vの場合： fAD = 0.6∼1.8 MHz
・2.3 V≦AVREF＜2.7 Vの場合： fAD = 0.6∼1.48 MHz（標準品，(A) 標準品のみ）
2.
FR2-FR0, LV1, LV0を同一データ以外に書き換える場合は，いったんA/D変換動作を停止（ADCS = 0）させ
たのちに行ってください。
3.
2.3 V≦AVREF＜2.7 Vの場合，LV0をデフォルト値から変更してください。
4.
前述の変換時間は，クロック周波数の誤差を含んでいませんので，クロック周波数の誤差を考慮して，変換
時間を選択してください。
備考
fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
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第 13 章
A/D コンバータ
図13−5 A/DコンバータのサンプリングとA/D変換のタイミング
ADCS←１またはADS書き換え
ADCS
サンプリング・
タイミング
INTAD
ウエイト期間注
SAR
クリア
サンプリング
遂次変換
ADCRへ SAR
転送， クリア
INTAD発生
変換時間
注
ウエイト期間の詳細は，第36章
サンプリング
変換時間
ウエイトに関する注意事項を参照してください。
（2）10ビットA/D変換結果レジスタ（ADCR）
A/D変換結果を保持する16ビットのレジスタです。下位6ビットは“0”固定です。A/D変換が終了するた
びに，逐次変換レジスタから変換結果がロードされます。変換結果の上位8ビットがFF09Hに，下位2ビッ
トがFF08Hの上位2ビットに格納されます。
ADCRは，16ビット・メモリ操作命令で読み出せます。
リセット信号の発生により，0000Hになります。
図13−6
10ビットA/D変換結果レジスタ（ADCR）のフォーマット
アドレス：FF08H，FF09H リセット値：0000H R
FF09H
略号
ADCR
FF08H
0
0
0
0
0
0
注意1. A/Dコンバータ・モード・レジスタ（ADM），アナログ入力チャネル指定レジスタ（ADS），
A/Dポート・コンフィギュレーション・レジスタ（ADPC）に対して書き込み動作を行ったとき，
ADCRの内容は不定となることがあります。変換結果は，変換動作終了後，ADM, ADS, ADPCに
対して書き込み動作を行う前に読み出してください。上記以外のタイミングでは，正しい変換結
果が読み出されないことがあります。
2. ADCRからデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロック（fPRS）
が停止しているときに，ADCRからデータを読み出さないでください。詳細は第36章
ウエイト
に関する注意事項を参照してください。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 13 章
A/D コンバータ
（3）8ビットA/D変換結果レジスタ（ADCRH）
A/D変換結果を保持する8ビットのレジスタです。10ビット分解能の上位8ビットを格納します。
ADCRHは，8ビット・メモリ操作命令で読み出せます。
リセット信号の発生により，00Hになります。
図13−7
8ビットA/D変換結果レジスタ（ADCRH）のフォーマット
アドレス：FF09H リセット時：00H R
略号
7
6
5
4
3
2
1
0
ADCRH
注意1. A/Dコンバータ・モード・レジスタ（ADM），アナログ入力チャネル指定レジスタ（ADS），A/D
ポート・コンフィギュレーション・レジスタ（ADPC）に対して書き込み動作を行ったとき，
ADCRHの内容は不定となることがあります。変換結果は，変換動作終了後，ADM, ADS, ADPC
に対して書き込み動作を行う前に読み出してください。上記以外のタイミングでは，正しい変換
結果が読み出されないことがあります。
2. ADCRHからデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロック
（fPRS）が停止しているときに，ADCRHからデータを読み出さないでください。詳細は第36章
ウ
エイトに関する注意事項を参照してください。
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78 K0/Kx2
第 13 章
A/D コンバータ
（4）アナログ入力チャネル指定レジスタ（ADS）
A/D変換するアナログ電圧の入力チャネルを指定するレジスタです。
ADSは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
ANI0-ANI3：78K0/KB2
ANI0-ANI5：78K0/KC2の38ピン製品
ANI0-ANI7：上記以外の製品
図13−8 アナログ入力チャネル指定レジスタ（ADS）のフォーマット
リセット時：00H R/W
アドレス：FF29H
略号
7
6
5
4
3
2
1
0
ADS
0
0
0
0
0
ADS2
ADS1
ADS0
ADS2
ADS1
ADS0
0
0
0
ANI0
0
0
1
ANI1
0
1
0
ANI2
0
1
1
ANI3
1
0
0
ANI4
1
0
1
ANI5
1
1
0
ANI6
1
1
1
ANI7
右以外 KC2の
の製品 38ピン KB2
アナログ入力チャネルの指定
注1
注1
注1
注2
注2
注1.
設定可
2.
設定禁止
注意1.
2.
ビット3-7には必ず0を設定してください。
A/D変換で使用するチャネルは，ポート・モード・レジスタ2（PM2）で入力モードに選択
してください。
3.
ADSにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロック
（fPRS）が停止しているときに，ADSにデータを書き込まないでください。詳細は第36章
ウ
エイトに関する注意事項を参照してください。
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78 K0/Kx2
第 13 章
A/D コンバータ
（5）A/Dポート・コンフィギュレーション・レジスタ（ADPC）
ANI0/P20-ANI7/P27端子を，A/Dコンバータのアナログ入力／ポートのデジタル入出力に切り替え
るレジスタです。
ADPCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
ANI0-ANI3端子：78K0/KB2
ANI0-ANI5端子：78K0/KC2の38ピン製品
ANI0-ANI7端子：上記以外の製品
A/Dポート・コンフィギュレーション・レジスタ（ADPC）のフォーマット
図13−9
リセット時：00H R/W
アドレス：FF2FH
略号
7
6
5
4
3
2
1
0
ADPC
0
0
0
0
ADPC3
ADPC2
ADPC1
ADPC0
ADPC3
ADPC2
ADPC1
ADPC0
デジタル入出力（D）／アナログ入力（A）の
切り替え
P27/
右以外 KC2の
の製品 38ピン KB2
P26/
P25/
P24/
P23/
P22/
P21/
P20/
ANI7 ANI6 ANI5 ANI4 ANI3 ANI2 ANI1 ANI0
0
注1
注1
注1
注2
注2
0
0
A
A
A
A
A
A
A
A
0
0
0
1
A
A
A
A
A
A
A
D
0
0
1
0
A
A
A
A
A
A
D
D
0
0
1
1
A
A
A
A
A
D
D
D
0
1
0
0
A
A
A
A
D
D
D
D
0
1
0
1
A
A
A
D
D
D
D
D
0
1
1
0
A
A
D
D
D
D
D
D
0
1
1
1
A
D
D
D
D
D
D
D
1
0
0
0
D
D
D
D
D
D
D
D
上記以外
注1.
0
設定禁止
設定可
2.
設定禁止
注意1.
A/D変換で使用するチャネルは，ポート・モード・レジスタ2（PM2）で入力モードに選択し
てください。
2. ADPCにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロック
（fPRS）が停止しているときに，ADPCにデータを書き込まないでください。詳細は第36章
ウ
エイトに関する注意事項を参照してください。
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第 13 章
A/D コンバータ
（6）ポート・モード・レジスタ2（PM2）
ANI0/P20-ANI7/P27端子をアナログ入力ポートとして使用するとき，PM20-PM27にそれぞれ1を設定し
てください。このときP20-P27の出力ラッチは，0または1のどちらでもかまいません。
PM20-PM27にそれぞれ0を設定した場合は，アナログ入力ポートとして使用することはできません。
PM2は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
備考
ANI0-ANI3端子：78K0/KB2
ANI0-ANI5端子：78K0/KC2の38ピン製品
ANI0-ANI7端子：上記以外の製品
図13−10 ポート・モード・レジスタ2（PM2）のフォーマット
アドレス：FF22H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PM2
PM27
PM26
PM25
PM24
PM23
PM22
PM21
PM20
PM2n
P2n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
注意 78K0/KC2の38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7には0を必ず設定して
ください。
備考 78K0/KB2製品のポート・モード・レジスタ2のフォーマットは，上記のフォーマットとは異なり
ます。5. 3 ポート機能を制御するレジスタ （1）ポート・モード・レジスタ（PMxx）を参照し
てください。
ANI0/P20-ANI7/P27端子の機能は，ADPC，ADS，PM2の設定で決定します。
表13−4 ANI0/P20-ANI7/P27端子機能の設定
ADPC
アナログ入力選択
PM2
入力モード
出力モード
ADS
ANI0/P20-ANI7/P27端子
ANI選択
アナログ入力（変換対象）
ANI非選択
アナログ入力（非変換対象）
ANI選択
設定禁止
ANI非選択
デジタル入出力選択
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入力モード
ー
デジタル入力
出力モード
ー
デジタル出力
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78 K0/Kx2
第 13 章
13. 4
A/D コンバータ
A/Dコンバータの動作
13. 4. 1 A/Dコンバータの基本動作
A/Dコンバータ・モード・レジスタ（ADM）のビット0（ADCE）をセット（1）し，コンパレータの動作
①
を開始してください。
A/D変換するチャネルをA/Dポート・コンフィギュレーション・レジスタ（ADPC）でアナログ入力に，
②
ポート・モード・レジスタ（PM2）で入力モードに設定してください。
③
ADMのビット5-1（FR2-FR0, LV1, LV0）でA/D変換時間を設定してください。
④
A/D変換するチャネルをアナログ入力チャネル指定レジスタ（ADS）で1チャネル選択してください。
⑤
ADMのビット7（ADCS）をセット（1）し，変換動作を開始します。
（⑥から⑫までハードウエアでの動作）
⑥
選択したアナログ入力チャネルに入力している電圧を，サンプル＆ホールド回路でサンプリングします。
⑦
一定時間サンプリングを行うとサンプル＆ホールド回路はホールド状態となり，サンプリングされた電
圧をA/D変換が終了するまで保持します。
⑧
逐次変換レジスタ（SAR）のビット9をセットし，タップ・セレクタは直列抵抗ストリングの電圧タップ
を（1/2）AVREFにします。
⑨
直列抵抗ストリングの電圧タップとサンプリングされた電圧との電圧差を電圧コンパレータで比較しま
す。もし，アナログ入力が（1/2）AVREFよりも大きければ，SARのMSBをセットしたままです。また，（1/2）
AVREFよりも小さければ，MSBはリセットします。
⑩
次にSARのビット8が自動的にセットし，次の比較に移ります。ここではすでに結果がセットしているビ
ット9の値によって，次に示すように直列抵抗ストリングの電圧タップを選択します。
・ビット9 = 1：（3/4）AVREF
・ビット9 = 0：（1/4）AVREF
この電圧タップとサンプリングされた電圧を比較し，その結果でSARのビット8を次のように操作します。
・サンプリングされた電圧≧電圧タップ：ビット8 = 1
・サンプリングされた電圧＜電圧タップ：ビット8 = 0
⑪
このような比較をSARのビット0まで続けます。
⑫
10ビットの比較が終了したとき，SARには有効なデジタルの結果が残り，その値がA/D変換結果レジスタ
（ADCR, ADCRH）に転送され，ラッチします。
同時に，A/D変換終了割り込み要求（INTAD）を発生させることができます。
以降⑥から⑫までの動作をADCS = 0になるまで繰り返します。
⑬
A/Dコンバータを停止する場合は，ADCS = 0にしてください。
ADCE = 1の状態から，再度A/D変換する場合は，⑤から開始してください。ADCE = 0の状態から，再度
A/D変換する場合は，ADCEをセット（1）し，1 μ s以上ウエイト後に，⑤を開始してください。また，A/D
変換するチャネルを変更する場合は，④から開始してください。
注意
①から⑤までの間は1 μ s以上空けてください。
備考
A/D変換結果レジスタは2種類あります。
・ADCR（16ビット）
：10ビットのA/D変換値を格納します。
・ADCRH（8ビット）
：8ビットのA/D変換値を格納します。
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第 13 章
A/D コンバータ
図13−11 A/Dコンバータの基本動作
変換時間
サンプリング時間
A/Dコンバータ
の動作
サンプリング
A/D変換
変換
結果
不定
SAR
変換
結果
ADCR
INTAD
A/D変換動作は，ソフトウエアによりA/Dコンバータ・モード・レジスタ（ADM）のビット7（ADCS）をリ
セット（0）するまで連続的に行われます。
A/D変換動作中に，アナログ入力チャネル指定レジスタ（ADS）に対して書き込み操作を行うと，変換動作は
初期化され，ADCSビットがセット（1）されていれば，最初から変換を開始します。
A/D変換結果レジスタ（ADCR, ADCRH）は，リセット信号の発生により0000Hまた00Hとなります。
13. 4. 2 入力電圧と変換結果
アナログ入力端子（ANI0-ANI7）に入力されたアナログ入力電圧と理論上のA/D変換結果（10ビットA/D変換
結果レジスタ（ADCR））には次式に示す関係があります。
VAIN
SAR = INT（AVREF×1024＋0.5）
ADCR = SAR×64
または，
（
AVREF
AVREF
ADCR
−0.5）× 1024 ≦VAIN＜（ ADCR ＋0.5）× 1024
64
64
INT（
） ：（
）内の値の整数部を返す関数
VAIN
：アナログ入力電圧
AVREF
：AVREF端子電圧
ADCR
：A/D変換結果レジスタ（ADCR）の値
SAR
：遂次変換レジスタ
備考
ANI0-ANI3端子：78K0/KB2
ANI0-ANI5端子：78K0/KC2の38ピン製品
ANI0-ANI7端子：上記以外の製品
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第 13 章
A/D コンバータ
図13−12にアナログ入力電圧とA/D変換結果の関係を示します。
図13−12 アナログ入力電圧とA/D変換結果の関係
SAR
ADCR
1023
FFC0H
1022
FF80H
1021
FF40H
A/D変換結果
3
00C0H
2
0080H
1
0040H
0
0000H
1
1
3
2
5
3
2048 1024 2048 1024 2048 1024
2043 1022 2045 1023 2047 1
2048 1024 2048 1024 2048
入力電圧／AVREF
R01UH0008JJ0401 Rev.4.01
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第 13 章
A/D コンバータ
13. 4. 3 A/Dコンバータの動作モード
A/Dコンバータの動作モードは，セレクト・モードになっています。アナログ入力チャネル指定レジスタ
（ADS）によってANI0-ANI7からアナログ入力を1チャネル選択し，A/D変換を行います。
備考
ANI0-ANI3：78K0/KB2
ANI0-ANI5：78K0/KC2の38ピン製品
ANI0-ANI7：上記以外の製品
（1）A/D変換動作
A/Dコンバータ・モード・レジスタ（ADM）のビット7（ADCS）に1を設定することにより，アナログ入
力チャネル指定レジスタ（ADS）で指定したアナログ入力端子に印加されている電圧のA/D変換動作を開始
します。
A/D変換動作が終了すると，変換結果をA/D変換結果レジスタ（ADCR）に格納し，割り込み要求信号
（INTAD）を発生します。1回のA/D変換が終了すると，ただちに次のA/D変換動作を開始します。
A/D変換動作中に，ADSを書き換えると，そのとき行っていたA/D変換動作を中断し，再度，最初からA/D
変換動作を開始します。
また，A/D変換動作中に，ADCSに0を書き込むと，ただちにA/D変換動作を停止します。このとき直前の
変換結果は保持されます。
図13−13 A/D変換動作
ADM書き換え
ADCS = 1
A/D変換
ANIn
ADS書き換え
ANIn
ANIn
ADCS = 0
ANIm
ANIm
変換動作中断，
直前の変換結果は保持
ANIn
ADCR,
ADCRH
ANIn
停止，
直前の変換結果は保持
ANIm
INTAD
備考1.
2.
78K0/KB2：n = 0-3, 78K0/KC2の38ピン製品：n = 0-5, それ以外の製品：n = 0-7
78K0/KB2：m = 0-3, 78K0/KC2の38ピン製品：m = 0-5, それ以外の製品：m = 0-7
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第 13 章
A/D コンバータ
次に設定方法を説明します。
①
A/Dコンバータ・モード・レジスタ（ADM）のビット0（ADCE）をセット（1）
②
A/Dポート・コンフィギュレーション・レジスタ（ADPC）のビット3-0（ADPC3-ADPC0），
ポート・モード・レジスタ2（PM2）のビット7-0（PM27-PM20）で使用するチャネルをアナロ
グ入力に設定
③
ADMのビット5-1（FR2-FR0, LV1, LV0）で変換時間を選択
④
アナログ入力チャネル指定レジスタ（ADS）のビット2-0（ADS2-ADS0）で使用するチャネル
を選択
⑤
ADMのビット7（ADCS）をセット（1）し，A/D変換動作開始
⑥
1回のA/D変換が終了し，割り込み要求信号（INTAD）発生
⑦
A/D変換データをA/D変換結果レジスタ（ADCR, ADCRH）に転送
＜チャネルを変更する＞
⑧
ADSのビット2-0（ADS2-ADS0）で，チャネルを変更し，A/D変換動作開始
⑨
1回のA/D変換が終了し，割り込み要求信号（INTAD）発生
⑩
A/D変換データをA/D変換結果レジスタ（ADCR, ADCRH）に転送
＜A/D変換を終了する＞
⑪
ADCSをクリア（0）
⑫
ADCEをクリア（0）
注意1. ①から⑤までの間は1 μ s以上空けてください。
2. ①は，②から④までの間に行っても，問題ありません。
3. ①は省略可能です。ただし，この場合には⑤のあと，最初の変換データは無視してください。
4. ⑥から⑨までの時間は，ADMのビット5-1（FR2-FR0, LV1, LV0）で設定した変換時間とは
異なります。⑧から⑨までの時間が，FR2-FR0, LV1, LV0で設定した変換時間となります。
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第 13 章
13. 5
A/D コンバータ
A/Dコンバータ特性表の読み方
A/Dコンバータに特有な用語について説明します。
（1）分 解 能
識別可能な最小アナログ入力電圧，つまり，デジタル出力1ビットあたりのアナログ入力電圧の比率を1
LSB（Least Significant Bit）といいます。1 LSBのフルスケールに対する比率を％FSR（Full Scale Range）
で表します。
分解能10ビットのとき
10
1 LSB = 1/2
= 1/1024
= 0.098 ％FSR
精度は分解能とは関係なく，総合誤差によって決まります。
（2）総合誤差
実測値と理論値との差の最大値を指しています。
ゼロスケール誤差，フルスケール誤差，積分直線性誤差，微分直線性誤差およびそれらの組み合わせか
ら生じる誤差を総合した誤差を表しています。
なお，特性表の総合誤差には量子化誤差は含まれていません。
（3）量子化誤差
アナログ値をデジタル値に変換するとき，必然的に生じる±1/2 LSBの誤差です。A/Dコンバータでは，
±1/2 LSBの範囲にあるアナログ入力電圧は，同じデジタル・コードに変換されるため，量子化誤差を避け
ることはできません。
なお，特性表の総合誤差，ゼロスケール誤差，フルスケール誤差，積分直線性誤差，微分直線性誤差に
は含まれていません。
図13−14 総合誤差
図13−15 量子化誤差
1......1
1......1
総合誤差
デジタル出力
デジタル出力
理想直線
1/2LSB
量子化誤差
1/2LSB
0......0
0......0
0
AVREF
アナログ入力
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0
AVREF
アナログ入力
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78 K0/Kx2
第 13 章
A/D コンバータ
（4）ゼロスケール誤差
デジタル出力が0………000から0………001に変化するときの，アナログ入力電圧の実測値と理論値（1/2
LSB）との差を表します。実測値が理論値よりも大きい場合は，デジタル出力が0………001から0………010
に変化するときの，アナログ入力電圧の実測値と理論値（3/2 LSB）との差を表します。
（5）フルスケール誤差
デジタル出力が1………110から1………111に変化するときの，アナログ入力電圧の実測値と理論値（フ
ルスケール−3/2 LSB）との差を表します。
（6）積分直線性誤差
変換特性が，理想的な直線関係から外れている程度を表します。ゼロスケール誤差，フルスケール誤差
を0としたときの，実測値と理想直線との差の最大値を表します。
（7）微分直線性誤差
理想的にはあるコードを出力する幅は1 LSBですが，あるコードを出力する幅の実測値と理想値との差を
表します。
図13−16
ゼロスケール誤差
図13−17 フルスケール誤差
デジタル出力（下位３ビット）
デジタル出力（下位３ビット）
111
理想直線
011
010
001
ゼロスケール誤差
フルスケール誤差
111
110
101
理想直線
000
000
0
0
1
2
3
AVREF
AVREF−3 AVREF−2 AVREF−1
AVREF
アナログ入力（LSB）
アナログ入力（LSB）
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第 13 章
図13−18 積分直線性誤差
図13−19
A/D コンバータ
微分直線性誤差
1......1
1......1
理想直線
デジタル出力
デジタル出力
理想的な1LSBの幅
微分直線性誤差
積分直線性誤差
0......0
0
0......0
0
AVREF
AVREF
アナログ入力
アナログ入力
（8）変換時間
サンプリングを開始してから，デジタル出力が得られるまでの時間を表します。
特性表の変換時間にはサンプリング時間が含まれています。
（9）サンプリング時間
アナログ電圧をサンプル＆ホールド回路に取り込むため，アナログ・スイッチがオンしている時間です。
サンプリング時間
変換時間
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第 13 章
13. 6
A/D コンバータ
A/Dコンバータの注意事項
（1）STOPモード時の動作電流について
A/Dコンバータは，STOPモード時には動作が停止します。このときA/Dコンバータ・モード・レジスタ
（ADM）のビット7（ADCS）とビット0（ADCE）を0にすることにより，動作電流を低減させることがで
きます。
スタンバイ状態から再度動作する場合，割り込み要求フラグ・レジスタ1L（IF1L）のビット0（ADIF）
をクリア（0）してから，動作開始してください。
（2）ANI0-ANI7入力範囲について
ANI0-ANI7入力電圧は規格の範囲内でご使用ください。特にAVREF以上，AVSS以下（絶対最大定格の範囲
内でも）の電圧が入力されると，そのチャネルの変換値が不定となります。また，ほかのチャネルの変換
値にも影響を与えることがあります。
（3）競合動作について
①
変換終了時のA/D変換結果レジスタ（ADCR, ADCRH）ライトと命令によるADCR, ADCRHリードとの
競合
ADCR, ADCRHリードが優先されます。リードしたあと，新しい変換結果がADCR, ADCRHにライト
されます。
②
変換終了時のADCR, ADCRHライトとA/Dコンバータ・モード・レジスタ（ADM）ライト，アナログ入
力チャネル指定レジスタ（ADS）またはA/Dポート・コンフィギュレーション・レジスタ（ADPC）ライ
トの競合
ADM, ADS, ADPCへのライトが優先されます。ADCR, ADCRHへのライトはされません。また，変換
終了割り込み信号（INTAD）も発生しません。
（4）ノイズ対策について
10ビット分解能を保つためには，AVREF, ANI0-ANI7端子へのノイズに注意する必要があります。
①
電源には等価抵抗が小さく，周波数応答のよいコンデンサを接続してください。
②
アナログ入力源の出力インピーダンスが高いほど影響が大きくなりますので，ノイズを低減するため
に図13−20のようにCを外付けすることを推奨します。
③
変換中においては，他の端子とスイッチングしないようにしてください。
④
変換開始直後にHALTモードに設定すると，精度が向上します。
備考
ANI0-ANI3：78K0/KB2
ANI0-ANI5：78K0/KC2の38ピン製品
ANI0-ANI7：上記以外の製品
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78 K0/Kx2
第 13 章
A/D コンバータ
図13−20 アナログ入力端子の処理
AVREF以上，AVSS以下のノイズが入る可能性があるときは，
VFの小さい（0.3 V以下）ダイオードでクランプしてください。
基準電圧入力
AVREF
ANI0-ANI7
C = 100-1000 pF
AVSS
VSS
（5）ANI0/P20-ANI7/P27
①
アナログ入力（ANI0-ANI7）端子は入出力ポート（P20-P27）端子と兼用になっています。
ANI0-ANI7のいずれかを選択してA/D変換をする場合，変換中にP20-P27に対してアクセスしないでく
ださい。変換分解能が低下することがあります。またP20-P27として使用する端子の選択は，AVREFから
最も遠いANI0/P20より行うことを推奨します。
A/D変換中の端子に隣接する端子へデジタル・パルスを印加すると，カップリング・ノイズによってA/D
②
変換値が期待どおりに得られないこともあります。したがって，A/D変換中の端子に隣接する端子へのパ
ルス印加はしないようにしてください。
（6）ANI0-ANI7端子の入力インピーダンスについて
このA/Dコンバータでは，サンプリング時間で内部のサンプリング・コンデンサに充電して，サンプリン
グを行っています。
したがって，サンプリング中以外はリーク電流だけであり，サンプリング中にはコンデンサに充電する
ための電流も流れるので，入力インピーダンスはサンプリング中とそれ以外の状態で変動します。
ただし，十分にサンプリングするためには，アナログ入力源の出力インピーダンスを10 kΩ以下にし，
出力インピーダンスが高いときはANI0-ANI7端子に100 pF程度のコンデンサを付けることを推奨します
（図13−20参照）。
（7）AVREF端子の入力インピーダンスについて
AVREF端子とAVSS端子の間には数十kΩの直列抵抗ストリングが接続されています。
したがって，基準電圧源の出力インピーダンスが高い場合，AVREF端子とAVSS端子の間の直列抵抗スト
リングと直列接続することになり，基準電圧の誤差が大きくなります。
備考
ANI0-ANI3：78K0/KB2
ANI0-ANI5：78K0/KC2の38ピン製品
ANI0-ANI7：上記以外の製品
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78 K0/Kx2
第 13 章
A/D コンバータ
（8）割り込み要求フラグ（ADIF）について
アナログ入力チャネル指定レジスタ（ADS）を変更しても割り込み要求フラグ（ADIF）はクリア（0）
されません。
したがって，A/D変換中にアナログ入力端子の変更を行った場合，ADS書き換え直前に，変更前のアナロ
グ入力に対するA/D変換結果およびADIFがセットされている場合があります。ADS書き換え直後にADIFを
読み出すと，変換後のアナログ入力に対するA/D変換が終了していないにもかかわらずADIFがセットされ
ていることになりますので注意してください。
また，A/D変換を一度停止させて再開する場合は，再開する前にADIFをクリア（0）してください。
図13−21 A/D変換終了割り込み要求発生タイミング
ADS書き換え
（ANIn変換開始）
A/D変換
ANIn
ADCR,
ADCRH
ADS書き換え
（ANIm変換開始）
ANIn
ANIn
ADIFがセットされているが
ANImの変換が終了していない。
ANIm
ANIn
ANIm
ANIm
ANIm
ADIF
備考1.
2.
78K0/KB2：n = 0-3, 78K0/KC2の38ピン製品：n = 0-5, それ以外の製品：n = 0-7
78K0/KB2：m = 0-3, 78K0/KC2の38ピン製品：m = 0-5, それ以外の製品：m = 0-7
（9）A/D変換スタート直後の変換結果について
ADCEビット = 1にしてから，1 μ s以内にADCSビット = 1にした場合，もしくはADCEビット = 0の状
態で，ADCSビット = 1にした場合は，A/D変換動作をスタートした直後のA/D変換値は定格を満たさない
ことがあります。A/D変換終了割り込み要求（INTAD）をポーリングし，最初の変換結果を廃棄するなどの
対策を行ってください。
（10）A/D変換結果レジスタ（ADCR, ADCRH）の読み出しについて
A/Dコンバータ・モード・レジスタ（ADM），アナログ入力チャネル指定レジスタ（ADS），A/Dポート・
コンフィギュレーション・レジスタ（ADPC）に対して書き込み動作を行ったとき，ADCR, ADCRHの内容
は不定となることがあります。変換結果は，変換動作終了後，ADM, ADS, ADPCに対して書き込み動作を
行う前に読み出してください。上記以外のタイミングでは，正しい変換結果が読み出されないことがあり
ます。
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78 K0/Kx2
第 13 章
A/D コンバータ
（11）内部等価回路について
アナログ入力部の等価回路を次に示します。
図13−22 ANIn端子内部等価回路
R1
ANIn
C1
C2
表13−5 等価回路の各抵抗と容量値（参考値）
AVREF
R1
C1
C2
4.0 V≦AVREF≦5.5 V
8.1 kΩ
8 pF
5 pF
2.7 V≦AVREF＜4.0 V
31 kΩ
8 pF
5 pF
2.3 V≦AVREF＜2.7 V
381 kΩ
8 pF
5 pF
備考1. 表13−5の各抵抗と容量値は保証値ではありません。
2. 78K0/KB2：n = 0-3, 78K0/KC2の38ピン製品：n = 0-5, それ以外の製品：n = 0-7
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78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
第14章 シリアル・インタフェースUART0
14. 1
シリアル・インタフェースUART0の機能
シリアル・インタフェースUART0は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
シリアル・インタフェースUART0には，次の2種類のモードがあります。
（1）動作停止モード
シリアル通信を行わないときに使用するモードです。消費電力を低減できます。
詳細については14. 4. 1 動作停止モードを参照してください。
（2）アシンクロナス・シリアル・インタフェース（UART）モード
機能の概要を次に示します。
詳細については14. 4. 2 アシンクロナス・シリアル・インタフェース（UART）モード，14. 4. 3 専用
ボー・レート・ジェネレータを参照してください。
・最大転送速度：625 kbps
・2端子構成
TxD0：送信データの出力端子
RxD0：受信データの入力端子
・通信データのデータ長は7ビット／8ビット可変
・専用の5ビット・ボー・レート・ジェネレータを内蔵していることにより，任意のボー・レートが設
定可能
・送信動作と受信動作は独立して動作することが可能（全二重動作）
・通信データの先頭ビットは，LSB固定
注意1. シリアル・インタフェースUART0への供給クロックが停止しない場合（例：HALTモード）で
は，正常動作が続きます。シリアル・インタフェースUART0への供給クロックが停止する場合
（例：STOPモード）では，各レジスタは，クロック停止直前の値を保持したまま動作を停止し
ます。TxD0端子出力も同様に，クロック停止直前の値を保持し出力します。ただし，クロッ
ク供給再開後の動作は保証していないので，再開後はPOWER0 = 0, RXE0 = 0, TXE0 = 0とし
て，回路をリセットしてください。
2. 通信開始する場合，POWER0 = 1に設定後，TXE0 = 1（送信）またはRXE0 = 1（受信）に設
定してください。
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第 14 章
シリアル・インタフェース UART0
注意3. TXE0とRXE0は，BRGC0で設定した基本クロック（fXCLK0）により，同期化されています。再
び送信動作または受信動作を許可する場合は，TXE0 = 0またはRXE0 = 0に設定してから基本
クロック2クロック以降にTXE0 = 1またはRXE0 = 1を設定してください。基本クロック2クロ
ック以内に設定すると，送信回路または受信回路を初期化できない場合があります。
4. TXE0 = 1に設定したあと，基本クロック（fXCLK0）1クロック以上待ってから，TXS0に送信デ
ータを設定してください。
14. 2
シリアル・インタフェースUART0の構成
シリアル・インタフェースUART0は，次のハードウエアで構成しています。
表14−1 シリアル・インタフェースUART0の構成
項
目
レジスタ
構
成
受信バッファ・レジスタ0（RXB0）
受信シフト・レジスタ0（RXS0）
送信シフト・レジスタ0（TXS0）
制御レジスタ
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）
アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0）
ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）
ポート・モード・レジスタ1（PM1）
ポート・レジスタ1（P1）
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図14−1 シリアル・インタフェースUART0のブロック図
フィルタ
RxD0
/SI10/P11
受信シフト・レジスタ0
（RXS0）
アシンクロナス・シリアル・
インタフェース動作モード・
レジスタ0（ASIM0）
fPRS/2
fPRS/23
fPRS/25
セ
レ
ク
タ
アシンクロナス・シリアル・
インタフェース受信エラー・
ステータス・レジスタ0（ASIS0）
ボー・レート・
ジェネレータ
INTSR0
受信コントロール
受信バッファ・レジスタ0
（RXB0）
INTST0
送信コントロール
送信シフト・レジスタ0
（TXS0）
受信ユニット
fXCLK0
内 部 バ ス
８ビット・
タイマ／
イベント・
カウンタ50
の出力
ボー・レート・ジェネレータ・
コントロール・レジスタ0（BRGC0）
7
ボー・レート・
ジェネレータ
7
TxD0
/SCK10/P10
439
シリアル・インタフェース UART0
送信ユニット
PM10
第 14 章
出力ラッチ
（P10）
レジスタ部
78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
（1）受信バッファ・レジスタ0（RXB0）
受信シフト・レジスタ0（RXS0）で変換したパラレル・データを格納するための8ビット・レジスタです。
データを1バイト受信するごとに新たな受信データが転送されます。
データ長を7ビットに指定した場合，受信データはRXB0のビット0-6に転送され，RXB0のMSBは必ず0
になります。
オーバラン・エラー（OVE0）が発生した場合，そのときの受信データはRXB0には転送されません。
RXB0は8ビット・メモリ操作命令で読み出せます。書き込みはできません。
リセット信号の発生，POWER0 = 0によりFFHとなります。
（2）受信シフト・レジスタ0（RXS0）
RxD0端子に入力されたシリアル・データをパラレル・データに変換するレジスタです。
RXS0はプログラムで直接操作できません。
（3）送信シフト・レジスタ0（TXS0）
送信データを設定するためのレジスタです。TXS0にデータを書き込むことにより，送信動作が起動し，
シリアル・データをTxD0端子から送信します。
TXS0は8ビット・メモリ操作命令で書き込めます。読み出しはできません。
リセット信号の発生，POWER0 = 0, TXE0 = 0によりFFHとなります。
注意1. TXE0 = 1に設定したあと，基本クロック（fXCLK0）1クロック以上待ってから，TXS0に送信デ
ータを設定してください。
2. TXS0に送信データを書き込んでから送信完了割り込み信号（INTST0）が発生するまで，次の
送信データを書き込まないでください。
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14. 3
第 14 章
シリアル・インタフェース UART0
シリアル・インタフェースUART0を制御するレジスタ
シリアル・インタフェースUART0は，次の5種類のレジスタで制御します。
・アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）
・アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0）
・ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）
・ポート・モード・レジスタ1（PM1）
・ポート・レジスタ1（P1）
（1）アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）
シリアル・インタフェースUART0のシリアル通信動作を制御する8ビット・レジスタです。
ASIM0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，01Hになります。
図14−2 アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のフォーマット（1/2）
アドレス：FF70H
リセット時：01H R/W
略号
7
6
5
4
3
2
1
0
ASIM0
POWER0
TXE0
RXE0
PS01
PS00
CL0
SL0
1
POWER0
0
注1
1
内部動作クロックの動作許可／禁止
内部動作クロックの動作禁止（ロウ・レベル固定），内部回路を非同期リセットする
注2
。
内部動作クロックの動作許可
TXE0
送信動作許可／禁止
0
送信動作禁止（送信回路を同期リセットする）
1
送信動作許可
RXE0
受信動作許可／禁止
0
受信動作禁止（受信回路を同期リセットする）
1
受信動作許可
注1. POWER0 = 0で，RxD0端子からの入力はハイ・レベルに固定されます。
2. リセットされるのはアシンクロナス・シリアル・インタフェース受信エラー・ステータス・
レジスタ0（ASIS0），送信シフト・レジスタ0（TXS0），受信バッファ・レジスタ0（RXB0）
です。
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第 14 章
シリアル・インタフェース UART0
図14−2 アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のフォーマット（2/2）
PS01
PS00
0
0
パリティ・ビットを出力しない
パリティなしで受信
0
1
0パリティを出力
0パリティとして受信
1
0
奇数パリティを出力
奇数パリティとして判定を行う
1
1
偶数パリティを出力
偶数パリティとして判定を行う
送信動作
CL0
受信動作
注
送受信データのキャラクタ長指定
0
データのキャラクタ長 = 7ビット
1
データのキャラクタ長 = 8ビット
SL0
送信データのストップ・ビット数指定
0
ストップ・ビット数 = 1
1
ストップ・ビット数 = 2
注 「0パリティとして受信」を設定すると，パリティ判定を行いません。したがって，アシンクロ
ナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0）のビット2（PE0）
はセットされないため，エラー割り込みも発生しません。
注意1. 送信開始するときはPOWER0 = 1にしてから，TXE0 = 1としてください。送信停止すると
きにはTXE0 = 0にしてから，POWER0 = 0としてください。
2. 受信開始するときはPOWER0 = 1にしてから，RXE0 = 1としてください。受信停止すると
きにはRXE0 = 0にしてから，POWER0 = 0としてください。
3. RxD0端子にハイ・レベルが入力された状態でPOWER0 = 1→RXE0 = 1と設定してください。
ロウ・レベルのときにPOWER0 = 1→RXE0 = 1と設定すると，受信を開始してしまいます。
4. TXE0とRXE0は， BRGC0で設定した基本クロック（fXCLK0）により，同期化されています。
再び送信動作または受信動作を許可する場合は，TXE0 = 0またはRXE0 = 0に設定してから
基本クロック2クロック以降にTXE0 = 1またはRXE0 = 1を設定してください。基本クロック
2クロック以内に設定すると，送信回路または受信回路を初期化できない場合があります。
5. TXE0 = 1に設定したあと，基本クロック（fXCLK0）1クロック以上待ってから，TXS0に送信
データを設定してください。
6. PS01, PS00, CL0ビットを書き換えるときは，TXE0, RXE0ビットをクリア（0）してから行
ってください。
7. SL0ビットを書き換えるときは，TXE0をクリア（0）してから行ってください。また，受信
は常に“ストップ・ビット数 = 1”として動作するので，SL0ビットの設定値の影響は受け
ません。
8. ビット0には必ず1を設定してください。
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78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
（2）アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0）
シリアル・インタフェースUART0の受信終了時のエラー・ステータスを示すレジスタです。3ビットのエ
ラー・フラグ（PE0, FE0, OVE0）で構成されています。
ASIS0は，8ビット・メモリ操作命令で読み出しのみ可能です。
リセット信号の発生，ASIM0のビット7（POWER0）= 0，ビット5（RXE0）= 0により，00Hになります。
また，読み出しにより，00Hになります。受信エラーが発生した場合は，ASIS0を読み出したあと，受信バ
ッファ・レジスタ0（RXB0）を読み出し，エラー・フラグをクリアしてください。
図14−3 アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0）のフォーマット
アドレス：FF73H
リセット時：00H R
略号
7
6
5
4
3
2
1
0
ASIS0
0
0
0
0
0
PE0
FE0
OVE0
PE0
パリティ・エラーを示すステータス・フラグ
0
POWER0 = 0およびRXE0 = 0に設定したとき，または，ASIS0レジスタのリード
1
受信完了時，送信データのパリティとパリティ・ビットが一致しないとき
FE0
フレーミング・エラーを示すステータス・フラグ
0
POWER0 = 0およびRXE0 = 0に設定したとき，または，ASIS0レジスタのリード
1
受信完了時，ストップ・ビットが検出されないとき
OVE0
オーバラン・エラーを示すステータス・フラグ
0
POWER0 = 0およびRXE0 = 0に設定したとき，または，ASIS0レジスタのリード
1
RXB0レジスタに受信データがセットされ，それを読み出す前に次の受信動作が完了した
とき
注意1. PE0ビットの動作は，アシンクロナス・シリアル・インタフェース動作モード・レジスタ0
（ASIM0）のPS01, PS00ビットの設定値により異なります。
2. 受信データのストップ・ビットはストップ・ビット数に関係なく最初の1ビットだけをチェ
ックします。
3. オーバラン・エラーが発生した場合，次の受信データは受信バッファ・レジスタ0（RXB0）
には書き込まれず，データは破棄されます。
4. ASIS0からデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロック
（fPRS）が停止しているときに，ASIS0からデータを読み出さないでください。詳細は第36
章
R01UH0008JJ0401 Rev.4.01
2010.07.15
ウエイトに関する注意事項を参照してください。
443
78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
（3）ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）
シリアル・インタフェースUART0の基本クロックの選択と5ビット・カウンタの分周値を設定するレジス
タです。
BRGC0は，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，1FHになります。
図14−4 ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）のフォーマット
アドレス：FF71H
リセット時：1FH R/W
略号
7
6
5
4
3
2
1
0
BRGC0
TPS01
TPS00
0
MDL04
MDL03
MDL02
MDL01
MDL00
TPS01
TPS00
基本クロック（fXCLK0）選択
fPRS = 2 MHz
0
0
TM50の出力
0
1
fPRS/2
1
0
fPRS = 5 MHz
注1
fPRS = 10 MHz
fPRS = 20 MHz
注2
1 MHz
2.5 MHz
5 MHz
10 MHz
fPRS/2
3
250 kHz
625 kHz
1.25 MHz
2.5 MHz
fPRS/2
5
62.5 kHz
156.25 kHz
312.5 kHz
625 kHz
1
1
MDL04
MDL03
MDL02
MDL01
MDL00
0
0
×
×
×
× 設定禁止
0
1
0
0
0
8
fXCLK0/8
0
1
0
0
1
9
fXCLK0/9
0
1
0
1
0
10 fXCLK0/10
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
1
1
0
1
0
26 fXCLK0/26
1
1
0
1
1
27 fXCLK0/27
1
1
1
0
0
28 fXCLK0/28
1
1
1
0
1
29 fXCLK0/29
1
1
1
1
0
30 fXCLK0/30
1
1
1
1
1
31 fXCLK0/31
k
5ビット・カウンタの出力クロック選択
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異な
ります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
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第 14 章
シリアル・インタフェース UART0
TM50の出力を基本クロックとして選択する場合，次の内容に注意してください。
注2.
・TM50とCR50の一致でクリア＆スタート・モード（TMC506 = 0）
タイマF/Fの反転動作を許可（TMC501 = 1）し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
・PWMモード（TMC506 = 1）
デューティ50 %のクロックになるように設定し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
どちらのモードの場合でも，TO50出力を許可（TOE50 = 1）する必要はありません。
注意1. MDL04-MDL00ビットを書き換える場合は，ASIM0レジスタのビット6（TXE0）= 0，ビット5
（RXE0）= 0にしてから行ってください。
2. TPS01, TPS00ビットを書き換える場合は，ASIM0レジスタのビット7（POWER0）= 0にして
から行ってください。
3. 5ビット・カウンタの出力クロックをさらに1/2分周したものが，ボー・レート値となります。
：TPS01, TPS00ビットで選択した基本クロックの周波数
備考1. fXCLK0
2. fPRS
：周辺ハードウエア・クロック周波数
3. k
：MDL04-MDL00ビットで設定した値（k = 8, 9, 10，…，31）
4. ×
：任意
5. TMC506 ：8ビット・タイマ・モード・コントロール・レジスタ50（TMC50）のビット6
TMC501 ：TMC50のビット1
（4）ポート・モード・レジスタ1（PM1）
ポート1の入力／出力を1ビット単位で設定するレジスタです。
P10/TxD0/SCK10端子をシリアル・インタフェースのデータ出力として使用するとき，PM10に0を，P10
の出力ラッチに1を設定してください。
P11/RxD0/SI10端子をシリアル・インタフェースのデータ入力として使用するとき，PM11に1を設定し
てください。このときP11の出力ラッチは，0または1のどちらでもかまいません。
PM1は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図14−5 ポート・モード・レジスタ1（PM1）のフォーマット
アドレス：FF21H
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
PM1n
P1n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
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14. 4
第 14 章
シリアル・インタフェース UART0
シリアル・インタフェースUART0の動作
シリアル・インタフェースUART0は，次の2種類のモードがあります。
・動作停止モード
・アシンクロナス・シリアル・インタフェース（UART）モード
14. 4. 1 動作停止モード
動作停止モードでは，シリアル通信を行いませんので，消費電力を低減できます。また，動作停止モードで
は，端子を通常のポートとして使用できます。動作停止モードにする場合は，ASIM0のビット7, 6, 5（POWER0,
TXE0, RXE0）に0を設定してください。
（1）使用するレジスタ
動作停止モードの設定は，アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）
で行います。
ASIM0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，01Hになります。
アドレス：FF70H
リセット時：01H R/W
略号
7
6
5
4
3
2
1
0
ASIM0
POWER0
TXE0
RXE0
PS01
PS00
CL0
SL0
1
POWER0
0
注1
内部動作クロックの動作許可／禁止
内部動作クロックの動作禁止（ロウ・レベル固定），内部回路を非同期リセットする
TXE0
0
。
送信動作許可／禁止
送信動作禁止（送信回路を同期リセットする）
RXE0
0
注2
受信動作許可／禁止
受信動作禁止（受信回路を同期リセットする）
注1. POWER0 = 0で，RxD0端子からの入力はハイ・レベルに固定されます。
2. リセットされるのはアシンクロナス・シリアル・インタフェース受信エラー・ステータス・レ
ジスタ0（ASIS0），送信シフト・レジスタ0（TXS0），受信バッファ・レジスタ0（RXB0）
です。
注意
動作停止するときはTXE0 = 0, RXE0 = 0にしてから，POWER0 = 0 にしてください。
通信開始するときはPOWER0 = 1にしてから，TXE0 = 1, RXE0 = 1にしてください。
備考
RxD0/SI10/P11, TxD0/SCK10/P10端子を汎用ポートとして使用する場合は，第5章
ポート
機能を参照してください。
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第 14 章
シリアル・インタフェース UART0
14. 4. 2 アシンクロナス・シリアル・インタフェース（UART）モード
スタート・ビットに続く1バイトのデータを送受信するモードで，全二重動作が可能です。
UART専用ボー・レート・ジェネレータを内蔵しており，広範囲な任意のボー・レートで通信できます。
（1）使用するレジスタ
・アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）
・アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0）
・ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）
・ポート・モード・レジスタ1（PM1）
・ポート・レジスタ1（P1）
UARTモードの基本的な動作設定手順例は次のようになります。
①
BRGC0レジスタを設定（図14−4を参照）
②
ASIM0レジスタのビット1-4（SL0, CL0, PS00, PS01）を設定（図14−2を参照）
③
ASIM0レジスタのビット7（POWER0）をセット（1）
④
ASIM0レジスタのビット6（TXE0）をセット（1） → 送信可能
ASIM0レジスタのビット5（RXE0）をセット（1） → 受信可能
TXS0レジスタにデータを書き込み→ データ送信開始
⑤
注意
ポート・モード・レジスタとポート・レジスタの設定は，通信相手との関係を考慮して，行って
ください。
レジスタの設定と端子の関係を次に示します。
表14−2 レジスタの設定と端子の関係
POWER0
TXE0
0
0
1
注
0
RXE0
0
1
PM10
注
×
注
×
P10
注
×
注
×
PM11
×
注
1
注
1
0
0
1
×
1
1
0
1
1
P11
×
注
×
×
注
×
UART0
端子機能
の動作
TxD0/SCK10/P10
RxD0/SI10/P11
停止
SCK10/P10
SI10/P11
受信
SCK10/P10
RxD0
送信
TxD0
SI10/P11
送受信
TxD0
RxD0
備考
ポート機能またはシリアル・インタフェースCSI10として設定することができます。
×
：don't care
POWER0 ：アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のビット7
TXE0
：ASIM0のビット6
RXE0
：ASIM0のビット5
PM1×
：ポート・モード・レジスタ
P1×
：ポートの出力ラッチ
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第 14 章
シリアル・インタフェース UART0
（2）通信動作
（a）通常送受信データ・フォーマットと波形例
通常送受信データのフォーマットと波形例を図14−6，14−7に示します。
図14−6 通常UART送受信データのフォーマット
１データ・フレーム
スタート・
D0
ビット
D1
D2
D3
D5
D4
D6
パリティ・
ストップ・ビット
ビット
D7
キャラクタ・ビット
1データ・フレームは次に示すビットで構成されています。
・スタート・ビット…… 1ビット
・キャラクタ・ビット… 7ビット／8ビット（LSBファースト）
・パリティ・ビット…… 偶数パリティ／奇数パリティ／0パリティ／パリティなし
・ストップ・ビット…… 1ビット／2ビット
1データ・フレーム内のキャラクタ・ビット長の指定，パリティ選択，ストップ・ビット長の指定は，
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）によって行います。
図14−7 通常UART送受信データの波形例
1．データ長：8ビット，パリティ：偶数パリティ，ストップ・ビット：1ビット，通信データ：55H
１データ・フレーム
スタート
D0
D1
D2
D3
D4
D5
D6
D7
パリティ ストップ
2．データ長：7ビット，パリティ：奇数パリティ，ストップ・ビット：2ビット，通信データ：36H
１データ・フレーム
スタート
D0
D1
D2
D3
D4
D5
パリティ ストップ ストップ
D6
3．データ長：8ビット，パリティ：パリティなし，ストップ・ビット：1ビット，通信データ：87H
１データ・フレーム
スタート
D0
R01UH0008JJ0401 Rev.4.01
2010.07.15
D1
D2
D3
D4
D5
D6
D7
ストップ
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第 14 章
シリアル・インタフェース UART0
（b）パリティの種類と動作
パリティ・ビットは通信データのビット誤りを検出するためのビットです。通常は，送信側と受信
側のパリティ・ビットは同一の種類のものを使用します。偶数パリティと奇数パリティでは，1ビット
（奇数個）の誤りを検出することができます。0パリティとパリティなしでは，誤りを検出することは
できません。
（i）偶数パリティ
・送信時
パリティ・ビットを含めた送信データ中の，値が“1”のビット数を偶数個にするように制
御します。パリティ・ビットの値は次のようになります。
送信データ中に，値が“1”のビット数が奇数個：1
送信データ中に，値が“1”のビット数が偶数個：0
・受信時
パリティ・ビットを含めた受信データ中の，値が“1”のビット数をカウントし，奇数個で
あった場合にパリティ・エラーを発生します。
（ii）奇数パリティ
・送信時
偶数パリティとは逆に，パリティ・ビットを含めた送信データ中の値に含まれる“1”のビ
ット数を奇数個になるように制御します。
送信データ中に，値が“1”のビット数が奇数個：0
送信データ中に，値が“1”のビット数が偶数個：1
・受信時
パリティ・ビットを含めた受信データ中の，値が“1”のビット数をカウントし，偶数個で
あった場合にパリティ・エラーを発生します。
（iii）0パリティ
送信時には，送信データによらずパリティ・ビットを“0”にします。
受信時にはパリティ・ビットの検出を行いません。したがって，パリティ・ビットが“0”で
も “1”でもパリティ・エラーを発生しません。
（iv）パリティなし
送信データにパリティ・ビットを付加しません。
受信時にもパリティ・ビットがないものとして受信動作を行います。パリティ・ビットがな
いため，パリティ・エラーを発生しません。
R01UH0008JJ0401 Rev.4.01
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第 14 章
シリアル・インタフェース UART0
（c）送信
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0 （ASIM0）のビット7（POWER0）
をセット（1）し，次にASIM0のビット6（TXE0）をセット（1）すると送信許可状態になり，送信シ
フト・レジスタ0（TXS0）に送信データを書き込むことによって送信動作は起動します。スタート・
ビット，パリティ・ビット，ストップ・ビットは自動的に付加されます。
送信動作の開始により，スタート・ビットがTxD0端子から出力され，続いて送信データがLSBより
順次出力されます。送信が完了すると，ASIM0で設定したパリティ・ビット，ストップ・ビットが付
加され，最後に送信完了割り込み要求（INTST0）が発生します。
次に送信するデータをTXS0に書き込むまで，送信動作は中断します。
送信完了割り込み要求（INTST0）のタイミングを図14−8に示します。INTST0は，最後のストップ・
ビット出力と同時に発生します。
注意
TXS0に送信データを書き込んでから送信完了割り込み信号（INTST0）が発生するまで，
次の送信データを書き込まないでください。
図14−8 送信完了割り込み要求タイミング
1．ストップ・ビット長：1
TXD0（出力）
スタート
D0
D1
D2
D6
D7
パリティ ストップ
D0
D1
D2
D6
D7
パリティ
INTST0
2．ストップ・ビット長：2
TXD0（出力）
スタート
ストップ
INTST0
R01UH0008JJ0401 Rev.4.01
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第 14 章
シリアル・インタフェース UART0
（d）受信
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のビット7（POWER0）
をセット（1）し，次にASIM0のビット5（RXE0）をセット（1）すると受信許可状態となり，RxD0
端子入力のサンプリングを行います。
RxD0端子入力の立ち下がりを検出すると，ボー・レート・ジェネレータの5ビット・カウンタがカ
ウントを開始し，ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）の設定値をカ
ウントした時点で，再度RxD0端子入力をサンプリング（図14−9の▽印に相当）した結果，RxD0端子
がロウ・レベルであれば，スタート・ビットと認識します。
スタート・ビットを検出したら，受信動作を開始し，設定されたボー・レートに合わせて，シリア
ル・データを順次，受信シフト・レジスタ0（RXS0）に格納していきます。ストップ・ビットを受信
したら，受信完了割り込み（INTSR0）を発生すると同時に，RXS0のデータは受信バッファ・レジス
タ0（RXB0）に書き込まれます。ただし，オーバラン・エラー（OVE0）が発生した場合，そのときの
受信データはRXB0に書き込まれません。
受信途中に，パリティ・エラー（PE0）が発生しても，ストップ・ビットの受信位置までは，受信
を継続し，受信完了後に受信エラー割り込み（INTSR0）を発生します。
INTSR0は，受信完了時および受信エラー時に発生します。
図14−9 受信完了割り込み要求タイミング
RXD0（入力）
スタート
D0
D1
D2
D3
D4
D5
D6
D7
パリティ ストップ
INTSR0
RXB0
注意1. 受信エラーが発生した場合は，アシンクロナス・シリアル・インタフェース受信エラー・
ステータス・レジスタ0（ASIS0）を読み出したあと，受信バッファ・レジスタ0（RXB0）
を読み出し，エラー・フラグをクリアしてください。
RXB0を読み出さないと，次のデータ受信時にオーバラン・エラーが発生し，いつまでも
受信エラーの状態が続いてしまいます。
2. 受信は，常に「ストップ・ビット数 = 1」として動作します。2ビット目のストップ・ビ
ットは，無視されます。
R01UH0008JJ0401 Rev.4.01
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第 14 章
シリアル・インタフェース UART0
（e）受信エラー
受信動作時のエラーは，パリティ・エラー，フレーミング・エラー，オーバラン・エラーの3種類が
あります。データ受信の結果エラー・フラグがアシンクロナス・シリアル・インタフェース受信エラ
ー・ステータス・レジスタ0（ASIS0）内に立つと，受信エラー割り込み（INTSR0）を発生します。
受信エラー割り込み（INTSR0）処理内で，ASIS0の内容を読み出すことによって，いずれのエラー
が受信時に発生したかを検出することができます（図14−3参照）。
ASIS0の内容は，ASIS0を読み出すことによって，クリア（0）されます。
表14−3 受信エラーの要因
受信エラー
要
因
パリティ・エラー
送信時のパリティ指定と受信データのパリティが一致しない
フレーミング・エラー
ストップ・ビットが検出されない
オーバラン・エラー
受信バッファ・レジスタ0（RXB0）からデータを読み出す前に次のデータ
受信完了
（f）受信データのノイズ・フィルタ
プリスケーラ部出力の基本クロックでRxD0信号をサンプリングします。
サンプリング値が同じ値を2回取ると，一致検出器の出力が変化し，入力データとしてサンプリング
されます。
また，回路は図14−10のようになっているため，受信動作の内部での処理は，外部の信号状態より2
クロック分遅れて動作することになります。
図14−10 ノイズ・フィルタ回路
基本クロック
RXD0/SI10/P11
In
Q
内部信号A
一致検出器
R01UH0008JJ0401 Rev.4.01
2010.07.15
In
Q
内部信号B
LD_EN
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78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
14. 4. 3 専用ボー・レート・ジェネレータ
専用ボー・レート・ジェネレータは，ソース・クロック・セレクタ部と5ビットのプログラマブル・カウンタ
により構成され，UART0における送受信時のシリアル・クロックを生成します。
なお，5ビット・カウンタは送信用と受信用が別々に存在します。
（1）ボー・レート・ジェネレータの構成
・基本クロック
アシンクロナス・シリアル・インタフェース・モード動作レジスタ0（ASIM0）のビット7（POWER0）
= 1のとき，ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）のビット7, 6（TPS01，
TPS00）で選択したクロックを各モジュールに供給します。このクロックを基本クロックと呼び，その
周波数をfXCLK0と呼びます。POWER0 = 0のときは，基本クロックはロウ・レベルに固定となります。
・送信用カウンタ
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のビット7（POWER0）
= 0またはビット6（TXE0）= 0のときはクリア（0）の状態で動作を停止します。
POWER0 = 1かつTXE0 = 1でカウントをスタートします。
最初の送信では送信シフト・レジスタ0（TXS0）への書き込みでカウンタをクリア（0）します。
・受信用カウンタ
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のビット7（POWER0）
= 0またはビット5（RXE0）= 0のときはクリア（0）の状態で動作を停止します。
スタート・ビット検出によりカウントをスタートします。
1フレーム受信後は次のスタート・ビット検出まで動作を停止します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
図14−11 ボー・レート・ジェネレータの構成
POWER0
ボー・レート・ジェネレータ
fPRS/2
POWER0, TXE0（またはRXE0）
fPRS/23
セレクタ
5ビット・カウンタ
fXCLK0
fPRS/25
８ビット・タイマ／
イベント・カウンタ
一致検出器
1/2
ボー・レート
50の出力
BRGC0：TPS01, TPS00
BRGC0：MDL04-MDL00
備考 POWER0 ：アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0）のビット7
TXE0
：ASIM0のビット6
RXE0
：ASIM0のビット5
BRGC0
：ボー・レート・ジェネレータ・コントロール・レジスタ0
（2）シリアル・クロックの生成
ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）の設定により，生成するシリアル・
クロックを指定できます。
BRGC0のビット7, 6（TPS01, TPS00）により，5ビット・カウンタへの入力クロックの選択を，ビット
4-0（MDL04-MDL00）により，5ビット・カウンタの分周値（fXCLK0/8- fXCLK0/31）を設定できます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
14. 4. 4 ボー・レートの算出
（1）ボー・レート計算式
ボー・レートは次の式によって求められます。
・ボー・レート =
fXCLK0
［bps］
2×k
fXCLK0
：BRGC0レジスタのTPS01, TPS00ビットで選択した基本クロックの周波数
k
：BRGC0レジスタのMDL04-MDL00ビットで設定した値（k = 8, 9, 10，…，31）
表14−4 TPS01, TPS00の設定値
TPS01
TPS00
基本クロック（fXCLK0）選択
fPRS = 2 MHz
fPRS = 5 MHz
注1
fPRS = 10 MHz
fPRS = 20 MHz
注2
0
0
TM50の出力
0
1
fPRS/2
1 MHz
2.5 MHz
5 MHz
10 MHz
1
0
fPRS/23
250 kHz
625 kHz
1.25 MHz
2.5 MHz
1
1
fPRS/25
62.5 kHz
156.25 kHz
312.5 kHz
625 kHz
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異なり
ます。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2.
TM50の出力を基本クロックとして選択する場合，次の内容に注意してください。
・TM50とCR50の一致でクリア＆スタート・モード（TMC506 = 0）
タイマF/Fの反転動作を許可（TMC501 = 1）し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
・PWMモード（TMC506 = 1）
デューティ50 %のクロックになるように設定し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
どちらのモードの場合でも，TO50出力を許可（TOE50 = 1）する必要はありません。
R01UH0008JJ0401 Rev.4.01
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455
78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
（2）ボー・レートの誤差
ボー・レート誤差は次の式によって求められます。
実際のボー・レート（誤差のあるボー・レート）
−1 ×100［%］
希望するボー・レート（正常なボー・レート）
・誤差（%）=
注意1.
2.
送信時のボー・レート誤差は，受信先の許容誤差以内にしてください。
受信時のボー・レート誤差は，（4）受信時の許容ボー・レート範囲で示す範囲を満たすように
してください。
例 基本クロックの周波数 = 2.5 MHz = 2,500,000 Hz
BRGC0レジスタのMDL04-MDL00ビットの設定値 = 10000B（k = 16）
目標ボー・レート
= 76800 bps
ボー・レート
= 2.5 M/（2×16）
= 2,500,000 /（2×16）= 78125［bps］
=（78125 / 76800−1）×100
誤差
= 1.725［%］
（3）ボー・レート設定例
表14−5 ボー・レート・ジェネレータ設定データ
fPRS = 2.0 MHz
ボー・
レート TPS01,
k
fPRS = 5.0 MHz
ERR
TPS01,
［％］
TPS00
ERR
TPS01,
［％］
TPS00
4808
0.16
3H
16
4883
1.73
−
−
13
9615
0.16
3H
8
9766
1.73
3H
2H
12
10417
0.16
2H
30
10417
0.16
19200
1H
26
19231
0.16
2H
16
19531
24000
1H
21
23810
-0.79
2H
13
31250
1H
16
31250
0
2H
33600
1H
15
33333
-0.79
38400
1H
13
38462
56000
1H
9
62500
1H
76800
k
ERR
TPS01,
TPS00
−
−
−
−
−
−
16
9766
1.73
−
−
−
−
3H
15
10417
0.16
3H
30
10417
0.16
1.73
3H
8
19531
1.73
3H
16
19531
1.73
24038
0.16
2H
26
24038
0.16
3H
13
24038
0.16
10
31250
0
2H
20
31250
0
3H
10
31250
0
2H
9
34722
3.34
2H
19
32895
-2.1
3H
9
34722
3.34
0.16
2H
8
39063
1.73
2H
16
39063
1.73
3H
8
39063
1.73
55556
-0.79
1H
22
56818
1.46
2H
11
56818
1.46
2H
22
56818
1.46
8
62500
0
1H
20
62500
0
2H
10
62500
0
2H
20
62500
0
−
−
−
−
1H
16
78125
1.73
2H
8
78125
1.73
2H
16
78125
1.73
115200
−
−
−
−
1H
11
113636
-1.36
1H
22
113636 -1.36
2H
11
113636
-1.36
153600
−
−
−
−
1H
8
156250
1.73
1H
16
156250
1.73
2H
8
156250
1.73
312500
−
−
−
−
−
−
−
−
1H
8
312500
0
1H
16
312500
0
625000
−
−
−
−
−
−
−
−
−
−
−
−
1H
8
625000
0
TPS00
4800
2H
26
9600
2H
10400
備考
算出値
算出値
k
fPRS = 20.0 MHz
［％］
［bps］
k
fPRS = 10.0 MHz
算出値
算出値
ERR
［％］
TPS01, TPS00 ：ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）のビット7, 6（基本
クロック（fXCLK0）設定）
k
：BRGC0のMDL04-MDL00ビットで設定した値（k = 8, 9, 10，…，31）
fPRS
：周辺ハードウエア・クロック周波数
ERR
：ボー・レート誤差
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456
78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
（4）受信時の許容ボー・レート範囲
受信の際に，送信先のボー・レートのずれがどの程度まで許容できるかを次に示します。
注意
受信時のボー・レート誤差は，下記に示す算出式を使用して，必ず許容誤差範囲内になるよう
に設定してください。
図14−12 受信時の許容ボー・レート範囲
ラッチ・
タイミング
▽
▽
スタート・
ビット0
ビット
UART0の
データ・フレーム長
▽
▽
ビット1
ビット7
▽
▽
パリティ・ ストップ・
ビット
ビット
FL
1データ・フレーム（11×FL）
許容最小
データ・フレーム長
スタート・
ビット0
ビット
ビット1
ビット7
パリティ・ ストップ・
ビット
ビット
FLmin
スタート・
ビット
許容最大
データ・フレーム長
ビット0
ビット1
ビット7
パリティ・
ビット
ストップ・
ビット
FLmax
図14−12に示すように，スタート・ビット検出後はボー･レート・ジェネレータ・コントロール・レジス
タ0（BRGC0）で設定したカウンタにより，受信データのラッチ・タイミングが決定されます。このラッ
チ・タイミングに最終データ（ストップ・ビット）までが間に合えば正常に受信できます。
これを11ビット受信に当てはめると理論上，次のようになります。
−1
FL =（Brate）
Brate ：UART0のボー・レート
k
：BRGC0の設定値
FL
：1ビット・データ長
ラッチ・タイミングのマージン：2クロック
21k＋2
k−2
FL
許容最小データ・フレーム長：FLmin = 11×FL− 2k ×FL =
2k
したがって，受信可能な送信先の最大ボー・レートは次のようになります。
BRmax =（FLmin/11）
R01UH0008JJ0401 Rev.4.01
2010.07.15
−1
=
22k
Brate
21k＋2
457
78 K0/Kx2
第 14 章
シリアル・インタフェース UART0
同様に，許容最大データ・フレーム長を求めると，次のようになります。
k＋2
21k−2
10
11× FLmax = 11×FL−2×k×FL = 2×k FL
FLmax =
21k−2
20k FL×11
したがって，受信可能な送信先の最小ボー・レートは次のようになります。
−1
BRmin =（FLmax/11）
=
20k
Brate
21k−2
前述の最小／最大ボー・レート値の算出式から，UART0と送信先とのボー・レートの許容誤差を求める
と次のようになります。
表14−6 許容最大／最小ボー・レート誤差
分周比（k）
許容最大ボー・レート誤差
許容最小ボー・レート誤差
8
＋3.53 ％
−3.61 ％
16
＋4.14 ％
−4.19 ％
24
＋4.34 ％
−4.38 ％
31
＋4.44 ％
−4.47 ％
備考1. 受信の許容誤差は，1フレーム・ビット数，入力クロック周波数，分周比（k）
に依存します。入力クロック周波数が高く，分周比（k）が大きくなるほど許容
誤差は大きくなります。
2. k：BRGC0の設定値
R01UH0008JJ0401 Rev.4.01
2010.07.15
458
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
第15章 シリアル・インタフェースUART6
15. 1
シリアル・インタフェースUART6の機能
シリアル・インタフェースUART6は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
シリアル・インタフェースUART6には，次の2種類のモードがあります。
（1）動作停止モード
シリアル通信を行わないときに使用するモードです。消費電力を低減できます。
詳細については15. 4. 1 動作停止モードを参照してください。
（2）アシンクロナス・シリアル・インタフェース（UART）モード
LIN（Local Interconnect Network）- bus対応のUARTモードです。機能の概要を次に示します。
詳細については15. 4. 2 アシンクロナス・シリアル・インタフェース（UART）モード，15. 4. 3 専用
ボー・レート・ジェネレータを参照してください。
・最大転送速度：625 kbps
・2端子構成 TxD6：送信データの出力端子
RxD6：受信データの入力端子
・通信データのデータ長は7ビット／8ビット可変
・専用の8ビット・ボー・レート・ジェネレータを内蔵していることにより，任意のボー・レートが設
定可能
・送信動作と受信動作は独立して動作することが可能（全二重動作）
・MSB/LSBファースト通信選択可能
・送信反転動作可能
・シンク・ブレーク・フィールド送信は13ビットから20ビットまで選択可能
・シンク・ブレーク・フィールド受信が11ビット以上識別可能（SBF受信フラグあり）
注意1. TxD6出力反転機能は，送信側だけ反転して受信側は反転しないので，TxD6出力反転機能を使用する
場合，相手側も反転レベルで受信してください。
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78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
注意2. シリアル・インタフェースUART6への供給クロックが停止しない場合（例：HALTモード）では，正常
動作が続きます。シリアル・インタフェースUART6への供給クロックが停止する場合（例：STOPモー
ド）では，各レジスタは，クロック停止直前の値を保持したまま動作を停止します。TxD6端子出力も
同様に，クロック停止直前の値を保持し出力します。ただし，クロック供給再開後の動作は保証してい
ないので，再開後はPOWER6 = 0, RXE6 = 0, TXE6 = 0として，回路をリセットしてください。
3. 通信開始する場合，POWER6 = 1に設定後，TXE6 = 1（送信）またはRXE6 = 1（受信）に設定して
ください。
4. TXE6とRXE6は，CKSR6で設定した基本クロック（fXCLK6）により，同期化されています。再び送信
動作または受信動作を許可する場合は，TXE6 = 0またはRXE6 = 0に設定してから基本クロック2クロ
ック以降にTXE6 = 1またはRXE6 = 1を設定してください。基本クロック2クロック以内に設定すると，
送信回路または受信回路を初期化できない場合があります。
5. TXE6 = 1に設定したあと，基本クロック（fXCLK6）1クロック以上待ってから，TXB6に送信データを
設定してください。
6. 連続送信の場合，ストップ・ビットから次のスタート・ビットまでの通信タイミングが通常よりマク
ロの動作クロックの2クロック分伸びます。ただし，受信側はスタート・ビットの検出により，タイ
ミングの初期化を行うので通信結果には影響しません。また，LIN通信動作で使用する場合は連続送
信機能を使用しないでください。
備考
LINとは，Local Interconnect Networkの略称で，車載ネットワークのコストダウンを目的とする低速（1
∼20 kbps）のシリアル通信プロトコルです。
LINの通信はシングル・マスタ通信で，1つのマスタに対し最大15のスレーブが接続可能です。
LINのスレーブは，スイッチ，アクチュエータ，センサなどの制御に使用され，これらがLINのネット
ワークを介してLINのマスタに接続されます。
LINのマスタは通常，CAN（Controller Area Network）などのネットワークに接続されます。
また，LINバスはシングル・ワイヤ方式で，ISO9141に準拠したトランシーバを介して各ノードが接続
されます。
LINのプロトコルでは，マスタはフレームにボー・レート情報をつけて送信し，スレーブはこれを受信
してマスタとのボー・レート誤差を補正します。このため，スレーブのボー・レート誤差が±15 ％以
下であれば，通信可能です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
460
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
LINの送信操作と受信操作の概略を，図15−1, 15−2に示します。
図15−1
ウエイクアップ
信号フレーム
LINの送信操作
シンク・ブレーク・ シンク・
フィールド
フィールド
アイデント・ データ・
データ・
チェック・サム・
フィールド
フィールド フィールド フィールド
LIN Bus
８ビット注１
13ビット注２
SBF送信
55H送信
データ送信 データ送信 データ送信 データ送信
TXD6
（出力）
INTST6注３
注1．ウエイクアップ信号フレームは，8ビット・モードの80H送信で代用します。
2．シンク・ブレーク・フィールドの出力はハードウエアで行います。出力幅はアシンクロナス・シリア
ル・インタフェース・コントロール・レジスタ6（ASICL6）のビット4-2（SBL62-SBL60）で設定した
ビット長になります（15. 4. 2（2）（h）SBF送信を参照）。
3．各送信終了時にはINTST6を出力します。またSBF送信時もINTST6を出力します。
備考
各フィールド間の間隔はソフトウエアで制御します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
461
78 K0/Kx2
第 15 章
図15−2
ウエイクアップ
信号フレーム
シリアル・インタフェース UART6
LINの受信操作
シンク・ブレーク・ シンク・
アイデント・ データ・ データ・ チェック・サム・
フィールド
フィールド フィールド
フィールド フィールド フィールド
LIN Bus
13ビット
SBF受信
SF受信
ID受信
データ受信 データ受信 データ受信
⑤
②
RXD6
ディスエーブル イネーブル
（入力）
③
受信割り込み
（INTSR6）
①
エッジ検出
（INTP0）
④
キャプチャ・
タイマ
ディスエーブル
イネーブル
受信処理の流れを次に示します。
①
ウエイクアップ信号の検出は，端子のエッジ検出で行います。ウエイクアップ信号により，UART6をイネーブ
ルし，SBF受信モードに設定します。
②
STOPビットの検出まで受信動作を行います。SBFを11ビット以上のロウ・レベルのデータを検出したら，SBF
受信を正常終了したと判断し，割り込み信号を出力します。SBFを11ビット未満のロウ・レベルのデータを検
出したら，SBF受信エラーと判断し，割り込み信号を出力せずにSBF受信モードに戻ります。
③
SBF受信を正常終了した場合，割り込み信号を出力します。SBF受信完了割り込み処理で16ビット・タイマ／
イベント・カウンタ00を起動し，シンク・フィールドのビット間隔（パルス幅）を測定してください（7. 4. 8
パルス幅測定としての動作を参照）。また，OVE6, PE6, FE6の各エラー検出は抑制され，UART通信のエラー
検出処理，およびシフト・レジスタとRXB6のデータ転送は行われません。シフト・レジスタはリセット値のFFH
を保持します。
④
シンク・フィールドのビット間隔からボー・レート誤差を算出し，SF受信後にUART6のイネーブルを落として
からボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）を再セットしてください。
⑤
チェック・サム・フィールドの区別はソフトウエアで行ってください。チェック・サム・フィールド受信後に
UART6を初期化し，再びSBF受信モードに設定する処理もソフトウエアにて行ってください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
462
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
図15−3はLINの受信操作用のポート構成図です。
LINのマスタから送信されるウエイクアップ信号の受信を，外部割り込み（INTP0）のエッジ検出にて行います。
また，LINのマスタから送信されるシンク・フィールドの長さを16ビット・タイマ／イベント・カウンタ00の外部
イベント・キャプチャ動作で計測し，ボー・レート誤差を算出することができます。
ポート入力切り替え制御（ISC0/ISC1）により，外部でRxD6とINTP0, TI000の結線をせずに，受信用ポート入
力（RxD6）の入力ソースを外部割り込み（INTP0）および16ビット・タイマ／イベント・カウンタ00へ入力する
ことができます。
図15−3
LINの受信操作用のポート構成図
セ
レ
ク
タ
P14/RxD6
RXD6入力
ポート・モード
（PM14）
出力ラッチ
（P14）
セ
レ
ク
タ
P120/INTP0/
EXLVI
ポート・モード
（PM120）
出力ラッチ
（P120）
セ
レ
ク
タ
P00/TI000
ポート・モード
（PM00）
出力ラッチ
（P00）
備考
セ
レ
ク
タ
INTP0入力
ポート入力
切り替え制御
（ISC0）
＜ISC0＞
0：INTP0（P120）を選択
1：RxD6（P14）を選択
セ
レ
ク
タ
TI000入力
ポート入力
切り替え制御
（ISC1）
＜ISC1＞
0：TI000（P00）を選択
1：RxD6（P14）を選択
ISC0, ISC1：入力切り替え制御レジスタ（ISC）のビット0, 1（図15−11参照）
R01UH0008JJ0401 Rev.4.01
2010.07.15
463
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
LIN通信動作で使用する周辺機能を次に示します。
＜使用する周辺機能＞
・外部割り込み（INTP0）；ウエイクアップ信号検出
用途：ウエイクアップ信号のエッジを検出し，通信開始を検出
・16ビット・タイマ／イベント・カウンタ00（TI000）；ボー・レート誤差検出
用途：シンク・フィールド（SF）の長さを検出し，ビット数で割ることでボー・レート誤差を検出（TI000
入力エッジの間隔をキャプチャ・モードで測定）
・シリアル・インタフェースUART6
15. 2
シリアル・インタフェースUART6の構成
シリアル・インタフェースUART6は，次のハードウエアで構成しています。
表15−1 シリアル・インタフェースUART6の構成
項
目
レジスタ
構
成
受信バッファ・レジスタ6（RXB6）
受信シフト・レジスタ6（RXS6）
送信バッファ・レジスタ6（TXB6）
送信シフト・レジスタ6（TXS6）
制御レジスタ
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）
アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）
アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）
クロック選択レジスタ6（CKSR6）
ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）
アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）
入力切り替え制御レジスタ（ISC）
ポート・モード・レジスタ1（PM1）
ポート・レジスタ1（P1）
R01UH0008JJ0401 Rev.4.01
2010.07.15
464
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図15−4 シリアル・インタフェースUART6のブロック図
TI000, INTP0注
フィルタ
INTSR6
受信コントロール
INTSRE6
fPRS
fPRS/2
fPRS/22
fPRS/23
fPRS/24
fPRS/25
fPRS/26
fPRS/27
fPRS/28
fPRS/29
fPRS/210
8ビット・タイマ／
イベント・カウンタ
50の出力
セ
レ
ク
タ
アシンクロナス・シリアル・
インタフェース動作モード・
レジスタ6（ASIM6）
fXCLK6
アシンクロナス・シリアル・
インタフェース受信エラー・
ステータス・レジスタ6（ASIS6）
ボー・レート・
ジェネレータ
RXD6/
P14
受信シフト・レジスタ6
（RXS6）
アシンクロナス・シリアル・インタフェース・
コントロール・レジスタ6（ASICL6）
受信バッファ・レジスタ6
（RXB6）
アシンクロナス・シリアル・インタフェース・
コントロール・レジスタ6（ASICL6）
送信バッファ・レジスタ6
（TXB6）
受信ユニット
内 部 バ ス
ボー・レート・ジェネレータ・
コントロール・レジスタ6
（BRGC6）
8
クロック選択レジスタ6
（CKSR6）
アシンクロナス・シリアル・
インタフェース送信ステータス・
レジスタ6（ASIF6）
ボー・レート・
ジェネレータ
8
送信コントロール
送信シフト・レジスタ6
（TXS6）
TXD6/
P13
レジスタ部
送信ユニット
注
入力切り替え制御レジスタ（ISC）にて選択可能。
PM13
465
シリアル・インタフェース UART6
出力ラッチ
（P13）
第 15 章
INTST6
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
（1）受信バッファ・レジスタ6（RXB6）
受信シフト・レジスタ6（RXS6）で変換したパラレル・データを格納するための8ビット・レジスタです。
データを1バイト受信するごとにRXS6から新たな受信データが転送されます。
データ長を7ビットに指定した場合は次のようになります。
・LSBファースト受信時では，受信データはRXB6のビット0-6に転送され，RXB6のMSBは必ず0になり
ます。
・MSBファースト受信時では，受信データはRXB6のビット1-7に転送され，RXB6のLSBは必ず0になり
ます。
オーバラン・エラー（OVE6）が発生した場合，そのときの受信データはRXB6には転送されません。
RXB6は，8ビット・メモリ操作命令で読み出せます。書き込みはできません。
リセット信号の発生により，FFHになります。
（2）受信シフト・レジスタ6（RXS6）
RxD6端子に入力されたシリアル・データをパラレル・データに変換するレジスタです。
RXS6はプログラムで直接操作できません。
（3）送信バッファ・レジスタ6（TXB6）
送信データを設定する，バッファ・レジスタです。TXB6へ送信データを書き込むことにより，送信動作
が開始されます。
TXB6は8ビット・メモリ操作命令で，読み出しと書き込みができます。
リセット信号の発生により，FFHになります。
注意1. アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）のビット1
（TXBF6）が1のとき，TXB6にデータを書き込まないでください。
2. 通信動作中（アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）
のビット7, 6（POWER6, TXE6）= 1, 1, またはASIM6のビット7, 5（POWER6, RXE6）= 1, 1）
に，ソフトウエアでTXB6へのリフレッシュ（同値書き込み）動作を行わないでください。
3. TXE6 = 1に設定したあと，基本クロック（fXCLK6）1クロック以上待ってから，TXB6に送信デ
ータを設定してください。
（4）送信シフト・レジスタ6（TXS6）
TXB6から転送されたデータをシリアル・データとしてTxD6端子から送信します。TXB6からのデータ転
送は，最初の送信時ではTXB6の書き込み直後，連続送信時では1フレーム送信後のINTST6発生直前のタイ
ミングで転送されます。またTXB6からのデータ転送とTxD6端子からの送信は，基本クロックの立ち下が
りのタイミングで行われます。
TXS6はプログラムで直接操作できません。
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78 K0/Kx2
15. 3
第 15 章
シリアル・インタフェース UART6
シリアル・インタフェースUART6を制御するレジスタ
シリアル・インタフェースUART6は，次の9種類のレジスタで制御します。
・アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）
・アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）
・アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）
・クロック選択レジスタ6（CKSR6）
・ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）
・アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）
・入力切り替え制御レジスタ（ISC）
・ポート・モード・レジスタ1（PM1）
・ポート・レジスタ1（P1）
（1）アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）
シリアル・インタフェースUART6のシリアル通信動作を制御する8ビット・レジスタです。
ASIM6は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，01Hになります。
備考
通信動作中（ASIM6のビット7, 6（POWER6, TXE6）= 1, 1，またはASIM6のビット7, 5（POWER6,
RXE6）= 1，1）に，ソフトウエアでASIM6へのリフレッシュ（同値書き込み）動作を行うこと
ができます。
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第 15 章
シリアル・インタフェース UART6
図15−5 アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のフォーマット（1/2）
アドレス：FF50H
リセット時：01H R/W
略号
7
6
ASIM6
POWER6
TXE6
5
RXE6
POWER6
0
注1
1
4
3
2
1
0
PS61
PS60
CL6
SL6
ISRM6
内部動作クロックの動作許可／禁止
内部動作クロックの動作禁止（ロウ・レベル固定），内部回路を非同期リセットする
注2
。
内部動作クロックの動作許可
TXE6
送信動作許可／禁止
0
送信動作禁止（送信回路を同期リセットする）
1
送信動作許可
RXE6
受信動作許可／禁止
0
受信動作禁止（受信回路を同期リセットする）
1
受信動作許可
注1. 送信中にPOWER6 = 0にすると，TxD6端子の出力はハイ・レベルに固定されます（TXDLV6 = 0
の場合）。また，RxD6端子からの入力はハイ・レベルに固定されます。
2. リセットされるのはアシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジ
スタ6（ASIS6），アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6），
アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）のビット7
（SBRF6）とビット6（SBRT6），受信バッファ・レジスタ6（RXB6）です。
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第 15 章
シリアル・インタフェース UART6
図15−5 アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のフォーマット（2/2）
PS61
PS60
0
0
パリティ・ビットを出力しない
パリティなしで受信
0
1
0パリティを出力
0パリティとして受信
1
0
奇数パリティを出力
奇数パリティとして判定を行う
1
1
偶数パリティを出力
偶数パリティとして判定を行う
送信動作
CL6
注
送受信データのキャラクタ長指定
0
データのキャラクタ長 = 7ビット
1
データのキャラクタ長 = 8ビット
SL6
送信データのストップ・ビット数指定
0
ストップ・ビット数 = 1
1
ストップ・ビット数 = 2
ISRM6
注
受信動作
エラー発生時の受信完了割り込み発生許可／禁止
0
エラー発生時の割り込みに“INTSRE6”が発生（このときINTSR6は発生しない）
1
エラー発生時の割り込みに“INTSR6”が発生（このときINTSRE6は発生しない）
「0パリティとして受信」を設定すると，パリティ判定を行いません。したがって，アシンクロナ
ス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）のビット2（PE6）
はセットされないため，エラー割り込みも発生しません。
注意1. 送信開始するときはPOWER6 = 1にしてから，TXE6 = 1としてください。送信停止するときに
はTXE6 = 0にしてから，POWER6 = 0としてください。
2. 受信開始するときはPOWER6 = 1にしてから，RXE6 = 1としてください。受信停止するときに
はRXE6 = 0にしてから，POWER6 = 0としてください。
3. RxD6端子にハイ・レベルが入力された状態でPOWER6 = 1→RXE6 = 1 と設定してください。
ロウ・レベルのときにPOWER6 = 1→RXE6 = 1 と設定すると，受信を開始してしまいます。
4. TXE6とRXE6は，CKSR6で設定した基本クロック（fXCLK6）により，同期化されています。再び
送信動作または受信動作を許可する場合は，TXE6 = 0またはRXE6 = 0に設定してから基本クロ
ック2クロック以降にTXE6 = 1またはRXE6 = 1を設定してください。基本クロック2クロック以
内に設定すると，送信回路または受信回路を初期化できない場合があります。
5. TXE6 = 1に設定したあと，基本クロック（fXCLK6）1クロック以上待ってから，TXB6に送信デー
タを設定してください。
6. PS61, PS60, CL6ビットを書き換えるときは，TXE6, RXE6ビットをクリア（0）してから行って
ください。
7. LIN通信動作で使用する場合，PS61, PS60ビットを0に固定してください。
8. SL6ビットを書き換えるときは，TXE6をクリア（0）してから行ってください。また，受信は常
に“ストップ・ビット数 = 1”として動作するので，SL6ビットの設定値の影響は受けません。
9. ISRM6ビットを書き換えるときは，RXE6 = 0にしてから行ってください。
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第 15 章
シリアル・インタフェース UART6
（2）アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）
シリアル・インタフェースUART6の受信終了時のエラー・ステータスを示すレジスタです。3ビットのエ
ラー・フラグ（PE6, FE6, OVE6）で構成されています。
ASIS6は，8ビット・メモリ操作命令で読み出しのみ可能です。
リセット信号の発生，ASIM6のビット7（POWER6）= 0，ビット5（RXE6）= 0により，00Hになります。
また，読み出しにより，00Hになります。受信エラーが発生した場合は，ASIS6を読み出したあと，受信バ
ッファ・レジスタ6（RXB6）を読み出し，エラー・フラグをクリアしてください。
図15−6 アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）のフォーマット
リセット時：00H R
アドレス：FF53H
略号
7
6
5
4
3
2
1
0
ASIS6
0
0
0
0
0
PE6
FE6
OVE6
PE6
パリティ・エラーを示すステータス・フラグ
0
POWER6 = 0およびRXE6 = 0に設定したとき，または，ASIS6レジスタのリード
1
受信完了時，送信データのパリティとパリティ・ビットが一致しないとき
FE6
フレーミング・エラーを示すステータス・フラグ
0
POWER6 = 0およびRXE6 = 0に設定したとき，または，ASIS6レジスタのリード
1
受信完了時，ストップ・ビットが検出されないとき
OVE6
オーバラン・エラーを示すステータス・フラグ
0
POWER6 = 0およびRXE6 = 0に設定したとき，または，ASIS6レジスタのリード
1
RXB6レジスタに受信データがセットされ，それを読み出す前に次の受信動作が完了したとき
注意1. PE6ビットの動作は，アシンクロナス・シリアル・インタフェース動作モード・レジスタ6
（ASIM6）のPS61, PS60ビットの設定値により異なります。
2. 受信データのストップ・ビットはストップ・ビット数に関係なく最初の1ビットだけをチェック
します。
3. オーバラン・エラーが発生した場合，次の受信データは受信バッファ・レジスタ6（RXB6）に
は書き込まれず，データは破棄されます。
4. ASIS6からデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロック
（fPRS）が停止しているときに，ASIS6からデータを読み出さないでください。詳細は，第36章
ウエイトに関する注意事項を参照してください。
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第 15 章
シリアル・インタフェース UART6
（3）アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）
シリアル・インタフェースUART6の送信時のステータスを示すレジスタです。2ビットのステータス・フ
ラグ（TXBF6, TXSF6）で構成されています。
TXB6レジスタからTXS6レジスタへデータが転送されたあとに，次のデータをTXB6レジスタに書き込む
ことで，割り込み期間中も途切れることなく送信を続けることができます。
ASIF6は，8ビット・メモリ操作命令で読み出しのみ可能です。
リセット信号の発生，ASIM6のビット7（POWER6）= 0，ビット6（TXE6）= 0により，00Hになります。
図15−7 アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）のフォーマット
アドレス：FF55H
リセット時：00H R
略号
7
6
5
4
3
2
1
0
ASIF6
0
0
0
0
0
0
TXBF6
TXSF6
TXBF6
送信バッファ・データ・フラグ
0
POWER6 = 0またはTXE6 = 0に設定したとき，または，送信シフト・レジスタ6（TXS6）にデータ
を転送したとき
1
送信バッファ・レジスタ6（TXB6）にデータを書き込んだとき（TXB6にデータが存在するとき）
TXSF6
送信シフト・レジスタ・データ・フラグ
0
POWER6 = 0またはTXE6 = 0に設定したとき，または，転送完了後に送信バッファ・レジスタ6
（TXB6）から次のデータ転送がなかったとき
1
送信バッファ・レジスタ6（TXB6）よりデータが転送されたとき（データ送信中のとき）
注意1. 連続送信を行う場合は，最初の送信データ（1バイト目）をTXB6レジスタに書き込んだあと，
必ずTXBF6フラグが“0”であることを確認してから次の送信データ（2バイト目）をTXB6レジ
スタに書き込んでください。TXBF6フラグが“1”のときにTXB6レジスタにデータを書き込ん
だ場合の送信データは保証できません。
2. 連続送信完了時に送信ユニットを初期化する場合は，送信完了割り込み発生後に，必ずTXSF6
フラグが“0”であることを確認してから初期化を実行してください。TXSF6フラグが“1”の
ときに初期化を実行した場合の送信データは保証できません。
（4）クロック選択レジスタ6（CKSR6）
シリアル・インタフェースUART6の基本クロックを選択するレジスタです。
CKSR6は，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考 通信動作中（ASIM6のビット7, 6（POWER6, TXE6）= 1, 1，またはASIM6のビット7, 5（POWER6,
RXE6）= 1，1）に，ソフトウエアでCKSR6へのリフレッシュ動作（同値書き込み）を行うこ
とができます。
R01UH0008JJ0401 Rev.4.01
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第 15 章
シリアル・インタフェース UART6
図15−8 クロック選択レジスタ6（CKSR6）のフォーマット
リセット時：00H R/W
アドレス：FF56H
略号
7
6
5
4
3
2
1
0
CKSR6
0
0
0
0
TPS63
TPS62
TPS61
TPS60
TPS63
TPS62
TPS61
TPS60
基本クロック（fXCLK6）選択
注2
fPRS =
fPRS =
fPRS =
fPRS =
2 MHz
5 MHz
10 MHz
20 MHz
0
0
0
0
fPRS
0
0
0
1
fPRS/2 1 MHz
0
0
0
1
0
0
0
1
1
1
0
0
2 MHz
5 MHz
10 MHz
20 MHz
2.5 MHz
5 MHz
10 MHz
fPRS/2
500 kHz
1.25 MHz
2.5 MHz
5 MHz
fPRS/2
3
250 kHz
625 kHz
1.25 MHz
2.5 MHz
fPRS/2
4
125 kHz
312.5 kHz
625 kHz
1.25 MHz
5
62.5 kHz
1
0
1
fPRS/2
0
1
1
0
fPRS/26 31.25 kHz
0
1
1
1
fPRS/27 15.625 kHz 39.06 kHz
0
1
0
0
1
0
0
1
0
1
1
0
0
1
78.13 kHz
625 kHz
156.25 kHz 312.5 kHz
78.13 kHz
156.25 kHz
19.53 kHz
39.06 kHz
78.13 kHz
3.906 kHz
9.77 kHz
19.53 kHz
39.06 kHz
1.953 kHz
4.88 kHz
9.77 kHz
19.53 kHz
fPRS/2
7.813 kHz
fPRS/2
9
10
TM50の出力
その他
156.25 kHz 312.5 kHz
8
fPRS/2
1
注3
2
0
1
注1
注4
設定禁止
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異なり
ます。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xx）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）で動
作している（XSEL = 0）場合，TPS63 = TPS62 = TPS61 = TPS60 = 0（基本クロック：fPRS）は
設定禁止です。
3. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
4. TM50出力を基本クロックとして選択する場合，次の内容に注意してください。
・TM50とCR50の一致でクリア＆スタート・モード（TMC506 = 0）
タイマF/Fの反転動作を許可（TMC501 = 1）し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
・PWMモード（TMC506 = 1）
デューティ50 %のクロックになるように設定し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
どちらのモードの場合でも，TO50出力を許可（TOE50 = 1）する必要はありません。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 15 章
注意
シリアル・インタフェース UART6
TPS63-TPS60を書き換える場合は，POWER6 = 0としてから行ってください。
備考1. fPRS：周辺ハードウエア・クロック周波数
2. TMC506：8ビット・タイマ・モード・コントロール・レジスタ50（TMC50）のビット6
TMC501：TMC50のビット1
（5）ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）
シリアル・インタフェースUART6の8ビット・カウンタの分周値を設定するレジスタです。
BRGC6は，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
通信動作中（ASIM6のビット7, 6（POWER6, TXE6）= 1, 1，またはASIM6のビット7, 5（POWER6,
備考
RXE6）= 1，1）に，ソフトウエアでBRGC6へのリフレッシュ動作（同値書き込み）を行うこ
とができます。
図15−9 ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）のフォーマット
アドレス：FF57H
リセット時：FFH R/W
略号
7
6
5
4
3
2
1
0
BRGC6
MDL67
MDL66
MDL65
MDL64
MDL63
MDL62
MDL61
MDL60
MDL67
MDL66
MDL65
MDL64
MDL63
MDL62
MDL61
MDL60
k
8ビット・カウンタの出力
クロック選択
0
0
0
0
0
0
×
×
×
設定禁止
0
0
0
0
0
1
0
0
4
fXCLK6/4
0
0
0
0
0
1
0
1
5
fXCLK6/5
0
0
0
0
0
1
1
0
6
fXCLK6/6
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
1
1
1
1
1
1
0
0
252 fXCLK6/252
1
1
1
1
1
1
0
1
253 fXCLK6/253
1
1
1
1
1
1
1
0
254 fXCLK6/254
1
1
1
1
1
1
1
1
255 fXCLK6/255
注意1. MDL67-MDL60ビットを書き換える場合は，ASIM6レジスタのビット6（TXE6）= 0，ビット5
（RXE6）= 0にしてから行ってください。
2. 8ビット・カウンタの出力クロックをさらに1/2分周したものが，ボー・レート値となります。
備考1．fXCLK6 ：CKSR6レジスタのTPS63-TPS60ビットで選択した基本クロックの周波数
2．k
：MDL67-MDL60ビットで設定した値（k = 4, 5, 6，…，255）
3．×
：任意
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2010.07.15
473
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
（6）アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）
シリアル・インタフェースUART6のシリアル通信動作を制御するレジスタです。
ASICL6は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，16Hになります。
通信動作中（ASIM6のビット7, 6（POWER6, TXE6）= 1, 1，またはASIM6のビット7, 5（POWER6,
注意
RXE6）= 1，1）に，ソフトウエアでASICL6へのリフレッシュ動作（同値書き込み）を行うこ
とができます。ただし，SBF受信中（SBRF6 = 1）またはSBF送信中（SBTT6をセット（1）後
からINTST6発生までの間）に，リフレッシュ動作でSBRT6 = 1 , SBTT6 = 1に設定すると，SBF
受信，SBF送信の再トリガ要因となるため，設定しないでください。
図15−10 アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）のフォーマット（1/2）
アドレス：FF58H
リセット時：16H R/W
注
略号
7
6
5
4
3
2
1
0
ASICL6
SBRF6
SBRT6
SBTT6
SBL62
SBL61
SBL60
DIR6
TXDLV6
SBRF6
SBF受信状態フラグ
0
POWER6 = 0およびRXE6 = 0に設定したとき，またはSBF受信が正常終了したとき
1
SBF受信中
SBRT6
SBF受信トリガ
0
−
1
SBF受信トリガ
SBTT6
SBF送信トリガ
0
1
注
−
SBF送信トリガ
ビット7はRead Onlyです。
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第 15 章
シリアル・インタフェース UART6
図15−10 アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）のフォーマット（2/2）
SBL62
SBL61
SBL60
1
0
1
SBFは13ビット長で出力
1
1
0
SBFは14ビット長で出力
1
1
1
SBFは15ビット長で出力
0
0
0
SBFは16ビット長で出力
0
0
1
SBFは17ビット長で出力
0
1
0
SBFは18ビット長で出力
0
1
1
SBFは19ビット長で出力
1
0
0
SBFは20ビット長で出力
DIR6
SBF送信出力幅制御
先頭ビットの指定
0
MSB
1
LSB
TXDLV6
TXD6出力反転許可／禁止
0
T XD6通常出力
1
T XD6反転出力
注意1. SBF受信エラー時には，再びSBF受信モードに戻ります。SBRF6フラグの状態は保持（1）され
ます。
2. SBRT6ビットは，ASIM6のビット7（POWER6）= 1，かつビット5（RXE6）= 1としてからセ
ット（1）にしてください。また，セット（1）後，SBF受信が終了（割り込み要求信号が発生）
する前に，SBRT6ビットをクリア（0）しないでください。
3. SBRT6ビットのリード値は常に0です。SBF受信正常終了後，SBRT6は自動的にクリア（0）さ
れます。
4. SBTT6ビットは，ASIM6のビット7（POWER6）= 1，かつビット6（TXE6）= 1としてからセッ
ト（1）にしてください。また，セット（1）後，SBF送信が終了（割り込み要求信号が発生）
する前に，SBTT6ビットをクリア（0）しないでください。
5. SBTT6ビットのリード値は常に0です。SBF送信終了後，SBTT6は自動的にクリア（0）されま
す。
6. SBRT6ビットは受信動作中に，SBTT6ビットは送信動作中に，セット（1）しないでください。
7. DIR6, TXDLV6ビットを書き換えるときは，TXE6, RXE6ビットをクリア（0）にしてから行って
ください。
8. TXDLV6ビットを1（TxD6反転出力）に設定している場合，POWER6, TXE6の設定に関係なく，
TxD6/P13端子を汎用ポートとして使用することはできません。TxD6/P13端子を汎用ポートとし
て使用する場合は，TXDLV6ビットを0（TxD6通常出力）に設定してください。
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第 15 章
シリアル・インタフェース UART6
（7）入力切り替え制御レジスタ（ISC）
LIN（Local Interconnect Network）受信時に，マスタから送信されるステータス信号を受信するときに入
力切り替え制御レジスタ（ISC）を使用します。
ISC0, ISC1に1をセットすることで，INTP0, TI000への入力ソースはP14/RxD6端子からの入力信号に切
り替わります。
ISCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図15−11 入力切り替え制御レジスタ（ISC）のフォーマット
リセット時：00H R/W
アドレス：FF4FH
略号
7
6
5
4
3
2
1
0
ISC
0
0
0
0
0
0
ISC1
ISC0
ISC1
TI000入力ソースの選択
0
TI000（P00）
1
RxD6（P14）
ISC0
INTP0入力ソースの選択
0
INTP0（P120）
1
RxD6（P14）
（8）ポート・モード・レジスタ1（PM1）
ポート1の入力／出力を1ビット単位で設定するレジスタです。
P13/TxD6端子をシリアル・インタフェースのデータ出力として使用するとき，PM13に0を，P13の出力
ラッチに1を設定してください。
P14/RxD6端子をシリアル・インタフェースのデータ入力として使用するとき，PM14に1を設定してくだ
さい。このときP14の出力ラッチは，0または1のどちらでもかまいません。
PM1は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図15−12 ポート・モード・レジスタ1（PM1）のフォーマット
アドレス：FF21H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
PM1n
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P1n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
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15. 4
第 15 章
シリアル・インタフェース UART6
シリアル・インタフェースUART6の動作
シリアル・インタフェースUART6は，次の2種類のモードがあります。
・動作停止モード
・アシンクロナス・シリアル・インタフェース（UART）モード
15. 4. 1 動作停止モード
動作停止モードでは，シリアル通信を行いませんので，消費電力を低減できます。また，動作停止モードで
は，端子を通常のポートとして使用できます。動作停止モードにする場合は，ASIM6のビット7, 6, 5（POWER6,
TXE6, RXE6）に0を設定してください。
（1）使用するレジスタ
動作停止モードの設定は，アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）
で行います。
ASIM6は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，01Hになります。
アドレス：FF50H
リセット時：01H R/W
略号
7
6
ASIM6
POWER6
TXE6
POWER6
0
注1
3
2
1
0
PS61
PS60
CL6
SL6
ISRM6
内部動作クロックの動作禁止（ロウ・レベル固定），内部回路を非同期リセットする
注2
送信動作許可／禁止
送信動作禁止（送信回路を同期リセットする）
RXE6
0
RXE6
4
内部動作クロックの動作許可／禁止
TXE6
0
5
受信動作許可／禁止
受信動作禁止（受信回路を同期リセットする）
注1. 送信中にPOWER6 = 0にすると，TxD6端子の出力はハイ・レベルに固定されます（TXDLV6 = 0
の場合）。また，RxD6端子からの入力はハイ・レベルに固定されます。
2. リセットされるのはアシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジ
スタ6（ASIS6），アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6），
アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）のビット7
（SBRF6）とビット6（SBRT6），受信バッファ・レジスタ6（RXB6）です。
注意 動作停止するときは，TXE6 = 0, RXE6 = 0にしてから，POWER6 = 0 にしてください。通信開始
するときは，POWER6 = 1 にしてから，TXE6 = 1, RXE6 = 1にしてください。
備考
RxD6/P14, TxD6/P13端子を汎用ポートとして使用する場合は，第5章
ポート機能を参照してく
ださい。
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第 15 章
シリアル・インタフェース UART6
15. 4. 2 アシンクロナス・シリアル・インタフェース（UART）モード
スタート・ビットに続く1バイトのデータを送受信するモードで，全二重動作が可能です。
UART専用ボー・レート・ジェネレータを内蔵しており，広範囲な任意のボー・レートで通信できます。
（1）使用するレジスタ
・アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）
・アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）
・アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）
・クロック選択レジスタ6（CKSR6）
・ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）
・アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）
・入力切り替え制御レジスタ（ISC）
・ポート・モード・レジスタ1（PM1）
・ポート・レジスタ1（P1）
UARTモードの基本的な動作設定手順例は次のようになります。
①
CKSR6レジスタを設定（図15−8を参照）
②
BRGC6レジスタを設定（図15−9を参照）
③
ASIM6レジスタのビット0-4（ISRM6, SL6, CL6, PS60, PS61）を設定（図15−5を参照）
④
ASICL6レジスタのビット0, 1（TXDLV6, DIR6）を設定（図15−10を参照）
⑤
ASIM6レジスタのビット7（POWER6）をセット（1）
⑥
ASIM6レジスタのビット6（TXE6）をセット（1） → 送信可能
ASIM6レジスタのビット5（RXE6）をセット（1） → 受信可能
⑦
送信バッファ・レジスタ6（TXB6）にデータを書き込み→ データ送信開始
注意 ポート・モード・レジスタとポート・レジスタの設定手順は，通信相手との関係を考慮して，行
ってください。
レジスタの設定と端子の関係を次に示します。
表15−2 レジスタの設定と端子の関係
POWER6
0
1
注
TXE6
0
0
RXE6
0
1
PM13
注
×
×
注
P13
注
×
注
×
PM14
×
注
1
注
1
0
0
1
×
1
1
0
1
1
P14
注
×
×
注
×
×
UART6
端子機能
の動作
TxD6/P13
RxD6/P14
停止
P13
P14
受信
P13
RxD6
送信
TxD6
P14
送受信
TxD6
RxD6
ポート機能として設定することができます。
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備考
第 15 章
シリアル・インタフェース UART6
：don't care
×
POWER6 ：アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビット7
TXE6
：ASIM6のビット6
RXE6
：ASIM6のビット5
PM1×
：ポート・モード・レジスタ
P1×
：ポートの出力ラッチ
（2）通信動作
（a）通常送受信データ・フォーマットと波形例
通常送受信データのフォーマットと波形例を図15−13, 15−14に示します。
図15−13 通常UART送受信データのフォーマット
1．LSBファーストの場合
１データ・フレーム
スタート・
D0
ビット
D1
D2
D3
D4
D5
D6
D7
パリティ・
ストップ・ビット
ビット
D1
D0
パリティ・
ストップ・ビット
ビット
キャラクタ・ビット
2．MSBファーストの場合
１データ・フレーム
スタート・
D7
ビット
D6
D5
D4
D3
D2
キャラクタ・ビット
1データ・フレームは次に示すビットで構成されています。
・スタート・ビット……… 1ビット
・キャラクタ・ビット…… 7ビット／8ビット
・パリティ・ビット……… 偶数パリティ／奇数パリティ／0パリティ／パリティなし
・ストップ・ビット……… 1ビット／2ビット
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第 15 章
シリアル・インタフェース UART6
1データ・フレーム内のキャラクタ・ビット長の指定，パリティ選択，ストップ・ビット長の指定は，
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）によって行います。
データはLSBファースト／MSBファーストをアシンクロナス・シリアル・インタフェース・コント
ロール・レジスタ6（ASICL6）のビット1（DIR6）で設定して通信します。
また，TxD6端子の通常出力／反転出力をASICL6のビット0（TXDLV6）で設定します。
図15−14 通常UART送受信データの波形例（1/2）
1．データ長：8ビット，LSBファースト，パリティ：偶数パリティ，ストップ・ビット：1ビット，通信データ：55H
１データ・フレーム
スタート
D0
D1
D2
D3
D4
D5
D6
D7
パリティ ストップ
2． データ長：8ビット，MSBファースト，パリティ：偶数パリティ，ストップ・ビット：1ビット，
通信データ：55H
１データ・フレーム
スタート
D7
D6
D5
D4
D3
D2
D1
D0
パリティ ストップ
3． データ長：8ビット，MSBファースト，パリティ：偶数パリティ，ストップ・ビット：1ビット，
通信データ：55H, TxD6端子反転出力
１データ・フレーム
スタート
D7
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D6
D5
D4
D3
D2
D1
D0
パリティ ストップ
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第 15 章
シリアル・インタフェース UART6
図15−14 通常UART送受信データの波形例（2/2）
4．データ長：7ビット，LSBファースト，パリティ：奇数パリティ，ストップ・ビット：2ビット，通信データ：36H
１データ・フレーム
スタート
D0
D1
D2
D3
D4
D5
パリティ ストップ ストップ
D6
5．データ長：8ビット，LSBファースト，パリティ：パリティなし，ストップ・ビット：1ビット，通信データ：87H
１データ・フレーム
スタート
D0
D1
D2
D3
D4
D5
D6
D7
ストップ
（b）パリティの種類と動作
パリティ・ビットは通信データのビット誤りを検出するためのビットです。通常は，送信側と受信
側のパリティ・ビットは同一の種類のものを使用します。偶数パリティと奇数パリティでは，1ビット
（奇数個）の誤りを検出することができます。0パリティとパリティなしでは，誤りを検出することは
できません。
注意
LIN通信動作で使用する場合，PS61, PS60ビットを0に固定してください。
（i）偶数パリティ
・送信時
パリティ・ビットを含めた送信データ中の，値が“1”のビット数を偶数個にするように制
御します。パリティ・ビットの値は次のようになります。
送信データ中に，値が“1”のビット数が奇数個：1
送信データ中に，値が“1”のビット数が偶数個：0
・受信時
パリティ・ビットを含めた受信データ中の，値が“1”のビット数をカウントし，奇数個で
あった場合にパリティ・エラーを発生します。
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第 15 章
シリアル・インタフェース UART6
（ii）奇数パリティ
・送信時
偶数パリティとは逆に，パリティ・ビットを含めた送信データ中の値に含まれる“1”のビ
ット数を奇数個になるように制御します。
送信データ中に，値が“1”のビット数が奇数個：0
送信データ中に，値が“1”のビット数が偶数個：1
・受信時
パリティ・ビットを含めた受信データ中の，値が“1”のビット数をカウントし，偶数個で
あった場合にパリティ・エラーを発生します。
（iii）0パリティ
送信時には，送信データによらずパリティ・ビットを“0”にします。
受信時にはパリティ・ビットの検出を行いません。したがって，パリティ・ビットが“0”で
も“1”でもパリティ・エラーを発生しません。
（iv）パリティなし
送信データにパリティ・ビットを付加しません。
受信時にもパリティ・ビットがないものとして受信動作を行います。パリティ・ビットがな
いため，パリティ・エラーを発生しません。
（c）通常送信
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビット7（POWER6）
をセット（1）し，次にASIM6のビット6（TXE6）をセット（1）すると送信許可状態になり，送信バ
ッファ・レジスタ6（TXB6）に送信データを書き込むことによって送信動作は起動します。スタート・
ビット，パリティ・ビット，ストップ・ビットは自動的に付加されます。
送信動作の開始により，TXB6内のデータは送信シフト・レジスタ6（TXS6）に転送されます。その
後，送信データがTXS6より順次，TxD6端子に出力されます。送信が完了すると，ASIM6で設定した
パリティ・ビット，ストップ・ビットが付加され，送信完了割り込み要求（INTST6）が発生します。
次に送信するデータをTXB6に書き込むまで，送信動作は中断します。
送信完了割り込み要求（INTST6）のタイミングを図15−15に示します。INTST6は，最後のストッ
プ・ビット出力と同時に発生します。
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第 15 章
シリアル・インタフェース UART6
図15−15 通常送信完了割り込み要求タイミング
1．ストップ・ビット長：1
スタート
TXD6（出力）
D0
D1
D2
D6
D7
パリティ ストップ
D0
D1
D2
D6
D7
パリティ
INTST6
2．ストップ・ビット長：2
スタート
TXD6（出力）
ストップ
INTST6
（d）連続送信
送信シフト・レジスタ6（TXS6）がシフト動作を開始した時点で，次の送信データを送信バッファ・
レジスタ6（TXB6）へ書き込むことができます。これにより，1データ・フレーム送信後のINTST6割
り込み処理時でも連続送信することができ，効率的な通信レートを実現できます。また，送信完了割
り込み発生後にアシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）の
ビット0（TXSF6）を読み出すことにより，1データ・フレームの送信時間を待つことなく効率的に2
回（2バイト）のTXB6レジスタへの書き込みができます。
連続送信する場合は，必ずASIF6レジスタを参照し，送信状態とTXB6レジスタへの書き込み可否を
確認してから，データの書き込みを行ってください。
注意1. 連続送信でASIF6レジスタのTXBF6, TXSF6フラグは，「10」→「11」→「01」と変化し
ます。そのため，ステータスを確認する場合は，TXBF6, TXSF6フラグの組み合わせで判
断しないでください。連続送信を行う場合はTXBF6フラグのみを読み出してください。
2. LIN通信動作で使用する場合，連続送信機能を使用することはできません。必ずアシンク
ロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）が00Hになって
いることを確認してから，送信バッファ・レジスタ6（TXB6）に送信データを書き込んで
ください。
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第 15 章
TXBF6
注意
シリアル・インタフェース UART6
TXB6レジスタへの書き込み可否
0
書き込み可
1
書き込み不可
連続送信を行う場合は，最初の送信データ（1バイト目）をTXB6レジスタに書き込ん
だあと，必ずTXBF6フラグが“0”であることを確認してから次の送信データ（2バイ
ト目）をTXB6レジスタに書き込んでください。TXBF6フラグが“1”のときにTXB6
レジスタにデータを書き込んだ場合の送信データは保証できません。
TXSF6フラグで，通信状態を確認することができます。
TXSF6
送信状態
0
送信が終了しています。
1
送信中です。
注意1. 連続送信完了時に送信ユニットを初期化する場合は，送信完了割り込み発生後に，
必ずTXSF6フラグが“0”であることを確認してから初期化を実行してください。
TXSF6フラグが“1”のときに初期化を実行した場合の送信データは保証できません。
2. 連続送信時には，1データ・フレーム送信後のINTST6割り込み処理を実行する前に
次の送信が完了してしまう可能性があります。対策としては，送信データ数をカウ
ントできるプログラムを組み込むこととTXSF6フラグを参照することで検出できま
す。
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シリアル・インタフェース UART6
連続送信の処理フロー例を図15−16に示します。
図15−16 連続送信の処理フロー例
各種レジスタの設定
TXB6ライト
必要数の転送完了?
Yes
No
ASIF6リード
TXBF6 = 0?
No
Yes
TXB6ライト
送信完了割り込み発生？
No
Yes
Yes
必要数の転送完了?
No
ASIF6リード
TXSF6 = 0?
No
Yes
Yes
送信処理の完了
備考
TXB6 ：送信バッファ・レジスタ6
ASIF6 ：アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6
TXBF6 ：ASIF6のビット1（送信バッファ・データ・フラグ）
TXSF6 ：ASIF6のビット0（送信シフト・レジスタ・データ・フラグ）
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第 15 章
シリアル・インタフェース UART6
連続送信を開始する際のタイミングを図15−17に，連続送信を終了する際のタイミングを図15−18
に示します。
図15−17 連続送信を開始する際のタイミング
スタート
TXD6
データ（1）
パリティ ストップ スタート
データ（2）
パリティ
ストップ スタート
INTST6
TXB6
FF
TXS6
FF
データ（1）
データ（2）
データ（1）
データ（3）
データ（2）
データ（3）
TXBF6
注
TXSF6
注 ASIF6をリードした場合，TXBF6, TXSF6 = 1, 1の期間が存在します。したがって，書き込み可否は
TXBF6ビットのみで判断してください。
備考
TxD6
：TxD6端子（出力）
INTST6 ：割り込み要求信号
TXB6
：送信バッファ・レジスタ6
TXS6
：送信シフト・レジスタ6
ASIF6
：アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6
TXBF6 ：ASIF6のビット1
TXSF6 ：ASIF6のビット0
図15−18 連続送信を終了する際のタイミング
TXD6
ストップ スタート
データ（n−1） パリティ ストップ スタート
データ（n）
パリティ
ストップ
INTST6
TXB6 データ（n−1）
TXS6
データ（n）
データ（n−1）
データ（n）
FF
TXBF6
TXSF6
POWER6または
TXE6
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第 15 章
備考
シリアル・インタフェース UART6
TxD6
： TxD6端子（出力）
INTST6
： 割り込み要求信号
TXB6
： 送信バッファ・レジスタ6
TXS6
： 送信シフト・レジスタ6
ASIF6
： アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6
TXBF6
： ASIF6のビット1
TXSF6
： ASIF6のビット0
POWER6 ：アシンクロナス・シリアル・インタフェース動作モード・レジスタ（ASIM6）のビ
ット7
TXE6
：アシンクロナス・シリアル・インタフェース動作モード・レジスタ（ASIM6）のビ
ット6
（e）通常受信
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6 （ASIM6）のビット7（POWER6）
をセット（1）し，次にASIM6のビット5（RXE6）をセット（1）すると受信許可状態となり，RxD6
端子入力のサンプリングを行います。
RxD6端子入力の立ち下がりを検出すると，ボー・レート・ジェネレータの8ビット・カウンタがカ
ウントを開始し，ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）の設定値をカ
ウントした時点で，再度RxD6端子入力をサンプリング（図15−19の▽印に相当）した結果，RxD6端
子がロウ・レベルであれば，スタート・ビットと認識します。
スタート・ビットを検出したら，受信動作を開始し，設定されたボー・レートに合わせて，シリア
ル・データを順次，受信シフト・レジスタ（RXS6）に格納していきます。ストップ・ビットを受信し
たら，受信完了割り込み（INTSR6）を発生すると同時に，RXS6のデータは受信バッファ・レジスタ6
（RXB6）に書き込まれます。ただし，オーバラン・エラー（OVE6）が発生した場合，そのときの受信
データはRXB6に書き込みません。
受信途中に，パリティ・エラー（PE6）が発生しても，ストップ・ビットの受信位置までは受信を
継続し，受信完了後に受信エラー割り込み（INTSR6/INTSRE6）を発生します。
図15−19 受信完了割り込み要求タイミング
RXD6（入力）
スタート
D0
D1
D2
D3
D4
D5
D6
D7
パリティ ストップ
INTSR6
RXB6
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第 15 章
シリアル・インタフェース UART6
注意1. 受信エラーが発生した場合は，ASIS6を読み出したあと，RXB6を読み出し，エラー・フラグを
クリアしてください。RXB6を読み出さないと，次のデータ受信時にオーバラン・エラーが発生
し，いつまでも受信エラーの状態が続いてしまいます。
2. 受信は，常に「ストップ・ビット数 = 1」として動作します。2ビット目のストップ・ビットは，
無視されます。
3. RXB6を読み出す前に，必ずアシンクロナス・シリアル・インタフェース受信エラー・ステータ
ス・レジスタ6（ASIS6）を読み出してください。
（f）受信エラー
受信動作時のエラーは，パリティ・エラー，フレーミング・エラー，オーバラン・エラーの3種類が
あります。データ受信の結果エラー・フラグがアシンクロナス・シリアル・インタフェース受信エラ
ー・ステータス・レジスタ6（ASIS6）内に立つと，受信エラー割り込み（INTSR6/INTSRE6）を発生
します。
受信エラー割り込み（INTSR6/INTSRE6）処理内で，ASIS6の内容を読み出すことによって，いず
れのエラーが受信時に発生したかを検出することができます（図15−6参照）。
ASIS6の内容は，ASIS6を読み出すことによって，クリア（0）されます。
表15−3 受信エラーの要因
受信エラー
要
因
パリティ・エラー
送信時のパリティ指定と受信データのパリティが一致しない
フレーミング・エラー
ストップ・ビットが検出されない
オーバラン・エラー
受信バッファ・レジスタ6（RXB6）からデータを読み出す前に次のデータ受
信完了
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビット0（ISRM6）
に0を設定することにより，受信エラー割り込みを受信完了割り込み（INTSR6）とエラー割り込み
（INTSRE6）とに分離することができます。
図15−20 受信エラー割り込み（1/2）
1．ISRM6に0を設定した場合（受信完了割り込み（INTSR6）とエラー割り込み（INTSRE6）とに分離する）
（a）受信時，エラーなし
INTSR6
INTSRE6
R01UH0008JJ0401 Rev.4.01
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（b）受信時，エラーあり
INTSR6
INTSRE6
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第 15 章
シリアル・インタフェース UART6
図15−20 受信エラー割り込み（2/2）
2．ISRM6に1を設定した場合（エラー割り込みもINTSR6に含める）
（a）受信時，エラーなし
（b）受信時，エラーあり
INTSR6
INTSR6
INTSRE6
INTSRE6
（g）受信データのノイズ・フィルタ
プリスケーラ部出力の基本クロックでRxD6信号をサンプリングします。
サンプリング値が同じ値を2回取ると，一致検出器の出力が変化し，入力データとしてサンプリング
されます。
また，回路は図15−21のようになっているため，受信動作の内部での処理は，外部の信号状態より2
クロック分遅れて動作することになります。
図15−21 ノイズ・フィルタ回路
基本クロック
RXD6/P14
In
Q
内部信号A
一致検出器
R01UH0008JJ0401 Rev.4.01
2010.07.15
In
Q
内部信号B
LD_EN
489
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
（h）SBF送信
LIN通信動作で使用する場合，送信ではSBF（Synchronous Break Field）送信制御機能を使用します。
LINの送信操作については図15−1 LINの送信操作を参照してください。
アシンクロナス・シリアル・インタフェース・モード・レジスタ6（ASIM6）のビット7（POWER6）
をセット（1）すると，TXD6端子からハイ・レベル出力されます。次にASIM6のビット6（TXE6）を
セット（1）すると送信許可状態になり，アシンクロナス・シリアル・インタフェース・コントロール・
レジスタ6（ASICL6）のビット5（SBTT6）をセット（1）することによりSBF送信動作は起動します。
起動後，13ビットから20ビットまでのロウ・レベル（ASICL6のビット4-2（SBL62-SBL60）で設定）
を出力します。SBF送信が完了すると，送信完了割り込み要求（INTST6）を発生し，SBTT6は自動的
にクリアされます。SBF送信を終了後，通常送信モードに戻ります。
次に送信するデータを送信バッファ・レジスタ6（TXB6）に書き込む，あるいはSBTT6をセット（1）
するまで，送信動作は中断します。
図15−22 SBF送信
1
TXD6
2
3
4
5
6
7
8
9
10
11
12
13 ストップ
INTST6
SBTT6
備考
TXD6
：TXD6端子（出力）
INTST6 ：送信完了割り込み要求
SBTT6 ：アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）
のビット5
R01UH0008JJ0401 Rev.4.01
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490
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
（i）SBF受信
LIN通信動作で使用する場合，受信ではSBF（Synchronous Break Field）受信制御機能を使用します。
LINの受信操作については図15−2 LINの受信操作を参照してください。
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6 （ASIM6）のビット7（POWER6）
をセット（1）し，次にASIM6のビット5（RXE6）をセット（1）すると受信許可状態となります。次
にアシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）のビット6（SBRT6）
をセット（1）するとSBF受信許可状態になります。SBF受信許可状態は通常の受信許可状態と同様，
RxD6端子をサンプリングし，スタート・ビットの検出を行います。
スタート・ビットが検出されたら，受信動作を開始し，設定されたボー・レートに合わせて，シリ
アル・データを順次，受信シフト・レジスタ6（RXS6）に格納していきます。ストップ・ビットを受
信したら，SBFの幅が11ビット長以上の場合，正常処理として，受信完了割り込み要求（INTSR6）を
発生します。このときSBRF6，SBRT6ビットは自動的にクリアされ，SBF受信を終了します。OVE6,
PE6, FE6（アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6）
のビット0-2）の各エラー検出は抑制され，UART通信のエラー検出処理は行われません。また受信シ
フト・レジスタ6（RXS6）と受信バッファ・レジスタ6（RXB6）のデータの転送も行われず，リセッ
ト値のFFHを保持します。SBFの幅は10ビット長以下の場合，ストップ・ビット受信後，エラー処理
として割り込みを出さずに受信を終了し，再びSBF受信モードに戻ります。この場合，SBRF6, SBRT6
ビットはクリアされません。
図15−23 SBF受信
1. 正常SBF受信（10.5ビット超でストップ・ビットを検出）
RXD6
1
2
3
4
5
6
7
8
9
10
11
SBRT6
/SBRF6
INTSR6
2. SBF受信エラー（10.5ビット以下でストップ・ビットを検出）
RXD6
1
2
3
4
5
6
7
8
9
10
SBRT6
/SBRF6
INTSR6
“0”
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491
78 K0/Kx2
第 15 章
備考
RxD6
シリアル・インタフェース UART6
： RxD6端子（入力）
SBRT6 ： アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）の
ビット6
SBRF6 ： ASICL6のビット7
INTSR6 ： 受信完了割り込み要求
15. 4. 3 専用ボー・レート・ジェネレータ
専用ボー・レート・ジェネレータは，ソース・クロック・セレクタ部と8ビットのプログラマブル・カウンタ
により構成され，UART6における送受信時のシリアル・クロックを生成します。
なお，8ビット・カウンタは送信用と受信用が別々に存在します。
（1）ボー・レート・ジェネレータの構成
・基本クロック
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビット7（POWER6）
= 1のとき，クロック選択レジスタ6（CKSR6）のビット3-0（TPS63-TPS60）で選択したクロックを各
モジュールに供給します。このクロックを基本クロックと呼び，その周波数をfXCLK6と呼びます。POWER6
= 0のときは，基本クロックはロウ・レベルに固定となります。
・送信用カウンタ
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビット7（POWER6）
= 0またはビット6（TXE6）= 0のときはクリア（0）の状態で動作を停止します。
POWER6 = 1かつTXE6 = 1でカウントをスタートします。
最初の送信では送信バッファ・レジスタ6（TXB6）への書き込みでカウンタをクリア（0）します。
連続送信の場合は1フレーム・データの送信完了で，再びカウンタをクリア（0）します。次の送信デ
ータがなかった場合，カウンタはクリア（0）されず，POWER6またはTXE6がクリア（0）されるまで
カウント動作をそのまま続けます。
・受信用カウンタ
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビット7（POWER6）
= 0またはビット5（RXE6）= 0のときはクリア（0）の状態で動作を停止します。
スタート・ビット検出によりカウントをスタートします。
1フレーム受信後は次のスタート・ビット検出まで動作を停止します。
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78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
図15−24 ボー・レート・ジェネレータの構成
POWER6
fPRS
fPRS/2
ボー・レート・ジェネレータ
fPRS/22
POWER6, TXE6（またはRXE6）
fPRS/23
fPRS/24
fPRS/25
セレクタ
fPRS/26
fPRS/27
8ビット・カウンタ
fXCLK6
fPRS/28
fPRS/29
fPRS/210
一致検出器
８ビット・タイマ／
イベント・カウンタ
1/2
ボー・レート
50の出力
CKSR6：TPS63-TPS60
BRGC6：MDL67-MDL60
POWER6 ： アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のビッ
備考
ト7
TXE6
： ASIM6のビット6
RXE6
： ASIM6のビット5
CKSR6
： クロック選択レジスタ6
BRGC6
： ボー・レート・ジェネレータ・コントロール・レジスタ6
（2）シリアル・クロックの生成
クロック選択レジスタ6（CKSR6）とボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）
の設定により，生成するシリアル・クロックを指定できます。
CKSR6のビット3-0（TPS63-TPS60）により，8ビット・カウンタへの入力クロックを，BRGC6のビッ
ト7-0（MDL67-MDL60）により，8ビット・カウンタの分周値（fXCLK6/4- fXCLK6/255）を設定できます。
15. 4. 4 ボー・レートの算出
（1）ボー・レート計算式
ボー・レートは次の式によって求められます。
・ボー・レート=
fXCLK6
［bps］
2×k
fXCLK6
：CKSR6レジスタのTPS63-TPS60ビットで選択した基本クロックの周波数
k
：BRGC6レジスタのMDL67-MDL60ビットで設定した値（k = 4, 5, 6，…，255）
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78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
表15−4 TPS63-TPS60の設定値
TPS63
TPS62
TPS61
TPS60
基本クロック（fXCLK6）選択
注2
fPRS =
fPRS =
fPRS =
fPRS =
2 MHz
5 MHz
10 MHz
20 MHz
0
0
0
0
fPRS
0
0
0
1
fPRS/2 1 MHz
0
0
0
1
0
0
0
1
1
1
0
0
2 MHz
5 MHz
10 MHz
20 MHz
2.5 MHz
5 MHz
10 MHz
fPRS/2
500 kHz
1.25 MHz
2.5 MHz
5 MHz
fPRS/2
3
250 kHz
625 kHz
1.25 MHz
2.5 MHz
fPRS/2
4
125 kHz
312.5 kHz
625 kHz
1.25 MHz
5
62.5 kHz
1
0
1
fPRS/2
0
1
1
0
fPRS/26 31.25 kHz
0
1
1
1
fPRS/27 15.625 kHz 39.06 kHz
0
1
0
0
1
0
0
1
0
1
1
0
0
1
78.13 kHz
625 kHz
156.25 kHz 312.5 kHz
78.13 kHz
156.25 kHz
19.53 kHz
39.06 kHz
78.13 kHz
3.906 kHz
9.77 kHz
19.53 kHz
39.06 kHz
1.953 kHz
4.88 kHz
9.77 kHz
19.53 kHz
fPRS/2
7.813 kHz
fPRS/2
9
10
TM50の出力
その他
156.25 kHz 312.5 kHz
8
fPRS/2
1
注3
2
0
1
注1
注4
設定禁止
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異なり
ます。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）で動
作している（XSEL = 0）場合，TPS63 = TPS62 = TPS61 = TPS60 = 0（基本クロック：fPRS）は
設定禁止です。
3. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
4. TO50出力を基本クロックとして選択する場合，次の内容に注意してください。
・TM50とCR50の一致でクリア＆スタート・モード（TMC506 = 0）
タイマF/Fの反転動作を許可（TMC501 = 1）し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
・PWMモード（TMC506 = 1）
デューティ50 %のクロックになるように設定し，事前に8ビット・タイマ／イベント・カウン
タ50の動作を開始してください。
どちらのモードの場合でも，TO50出力を許可（TOE50 = 1）する必要はありません。
（2）ボー・レートの誤差
ボー・レート誤差は次の式によって求められます。
・誤差（%）=
実際のボー・レート（誤差のあるボー・レート）
−1 ×100［%］
希望するボー・レート（正常なボー・レート）
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494
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
注意1. 送信時のボー・レート誤差は，受信先の許容誤差以内にしてください。
2. 受信時のボー・レート誤差は，（4）受信時の許容ボー・レート範囲で示す範囲を満たすように
してください。
例
基本クロックの周波数 = 10 MHz = 10,000,000 Hz
BRGC6レジスタのMDL67-MDL60ビットの設定値 = 00100001B（k = 33）
目標ボー・レート
= 153600 bps
ボー・レート
= 10 M/（2×33）
= 10000000/（2×33） = 151515［bps］
= （151515/153600−1）×100
誤差
= −1.357［%］
（3）ボー・レート設定例
表15−5 ボー・レート・ジェネレータ設定データ
fPRS = 2.0 MHz
ボー・
レート TPS63-
k
fPRS = 5.0 MHz
ERR
TPS63-
［％］
TPS60
301
0.16
7H
65
13
601
0.16
6H
6H
13
1202
0.16
5H
13
2404
0.16
［bps］
TPS60
300
8H
13
600
7H
1200
2400
算出値
k
fPRS = 10.0 MHz
ERR
TPS63-
［％］
TPS60
301
0.16
8H
65
65
601
0.16
7H
5H
65
1202
0.16
4H
65
2404
算出値
k
fPRS = 20.0 MHz
k
ERR
TPS63-
［％］
TPS60
301
0.16
9H
65
301
0.16
65
601
0.16
8H
65
601
0.16
6H
65
1202
0.16
7H
65
1202
0.16
0.16
5H
65
2404
0.16
6H
65
2404
0.16
算出値
算出値
ERR
［％］
4800
4H
13
4808
0.16
3H
65
4808
0.16
4H
65
4808
0.16
5H
65
4808
0.16
9600
3H
13
9615
0.16
2H
65
9615
0.16
3H
65
9615
0.16
4H
65
9615
0.16
19200
2H
13
19231
0.16
1H
65
19231
0.16
2H
65
19231
0.16
3H
65
19231
0.16
24000
1H
21
23810
-0.79
3H
13
24038
0.16
4H
13
24038
0.16
5H
13
24038
0.16
31250
1H
16
31250
0
4H
5
31250
0
5H
5
31250
0
6H
5
31250
0
38400
1H
13
38462
0.16
0H
65
38462
0.16
1H
65
38462
0.16
2H
65
38462
0.16
48000
0H
21
47619
-0.79
2H
13
48077
0.16
3H
13
48077
0.16
4H
13
48077
0.16
76800
0H
13
76923
0.16
0H
33
75758
-1.36
0H
65
76923
0.16
1H
65
76923
0.16
115200
0H
9
111111 -3.55
1H
11
113636
-1.36
0H
43
116279
0.94
0H
87
114943
-0.22
153600
−
−
−
−
1H
8
156250
1.73
0H
33
151515 -1.36
1H
33
151515
-1.36
312500
−
−
−
−
0H
8
312500
0
1H
8
312500
0
2H
8
312500
0
625000
−
−
−
−
0H
4
625000
0
1H
4
625000
0
2H
4
625000
0
備考
TPS63-TPS60 ：クロック選択レジスタ6（CKSR6）のビット3-0（基本クロック（fXCLK6）設定）
k
：ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6）のMDL67- MDL60
ビットで設定した値（k = 4, 5, 6，…，255）
fPRS
：周辺ハードウエア・クロック周波数
ERR
：ボー・レート誤差
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495
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
（4）受信時の許容ボー・レート範囲
受信の際に，送信先のボー・レートのずれがどの程度まで許容できるかを次に示します。
注意
受信時のボー・レート誤差は，下記に示す算出式を使用して，必ず許容誤差範囲内になるよう
に設定してください。
図15−25 受信時の許容ボー・レート範囲
ラッチ・
タイミング
▽
▽
スタート・
ビット0
ビット
UART6の
データ・フレーム長
▽
▽
ビット1
ビット7
▽
▽
パリティ・ ストップ・
ビット
ビット
FL
1データ・フレーム（11×FL）
許容最小
データ・フレーム長
スタート・
ビット0
ビット
ビット1
ビット7
パリティ・ ストップ・
ビット
ビット
FLmin
スタート・
ビット
許容最大
データ・フレーム長
ビット0
ビット1
ビット7
パリティ・
ビット
ストップ・
ビット
FLmax
図15−25に示すように，スタート・ビット検出後はボー･レート・ジェネレータ・コントロール・レジス
タ6（BRGC6）で設定したカウンタにより，受信データのラッチ・タイミングが決定されます。このラッ
チ・タイミングに最終データ（ストップ・ビット）までが間に合えば正常に受信できます。
これを11ビット受信に当てはめると理論上，次のようになります。
−1
FL =（Brate）
Brate ：UART6のボー・レート
k
：BRGC6の設定値
FL
：1ビット・データ長
ラッチ・タイミングのマージン：2クロック
R01UH0008JJ0401 Rev.4.01
2010.07.15
496
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
21k＋2
k−2
FL
許容最小データ・フレーム長：FLmin = 11×FL− 2k ×FL =
2k
したがって，受信可能な送信先の最大ボー・レートは次のようになります。
BRmax =（FLmin/11）
−1
=
22k
Brate
21k＋2
同様に，許容最大データ・フレーム長を求めると，次のようになります。
k＋2
21k−2
10
11× FLmax = 11×FL−2×k×FL = 2×k FL
FLmax =
21k−2
20k FL×11
したがって，受信可能な送信先の最小ボー・レートは次のようになります。
−1
BRmin =（FLmax/11）
=
20k
Brate
21k−2
前述の最小／最大ボー・レート値の算出式から，UART6と送信先とのボー・レートの許容誤差を求める
と次のようになります。
表15−6 許容最大／最小ボー・レート誤差
分周比（k）
許容最大ボー・レート誤差
許容最小ボー・レート誤差
4
＋2.33 ％
−2.44 ％
8
＋3.53 ％
−3.61 ％
20
＋4.26 ％
−4.31 ％
50
＋4.56 ％
−4.58 ％
100
＋4.66 ％
−4.67 ％
255
＋4.72 ％
−4.73 ％
備考1. 受信の許容誤差は，1フレーム・ビット数，入力クロック周波数，分周比（k）
に依存します。入力クロック周波数が高く，分周比（k）が大きくなるほど許容
誤差は大きくなります。
2. k：BRGC6の設定値
R01UH0008JJ0401 Rev.4.01
2010.07.15
497
78 K0/Kx2
第 15 章
シリアル・インタフェース UART6
（5）連続送信時のデータ・フレーム長
連続送信する場合，ストップ・ビットから次のスタート・ビットまでのデータ・フレーム長が通常より
基本クロック2クロック分延びます。ただし，受信側はスタート・ビットの検出により，タイミングの初期
化が行われるので通信結果には影響しません。
図15−26 連続送信時のデータ・フレーム長
2バイト目の
スタート・ビット
1データ・フレーム
スタート・
ビット
FL
ビット0
FL
ビット1
FL
ビット7
FL
パリティ・ ストップ・ スタート・
ビット
ビット
ビット
FL
FLstp
FL
ビット0
FL
1ビット・データ長：FL，ストップ・ビット長：FLstp，基本クロック周波数：fXCLK6とすると次の式が成
り立ちます。
FLstp = FL＋2/fXCLK6
したがって，連続送信でのデータ・フレーム長は次のようになります。
データ・フレーム長 = 11×FL＋2/fXCLK6
R01UH0008JJ0401 Rev.4.01
2010.07.15
498
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
第16章 シリアル・インタフェースCSI10, CSI11
78K0/KB2
78K0/KC2
78K0/KD2
シリアル・インタフ
78K0/KE2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
78K0/KF2
○
ェースCSI10
シリアル・インタフ
−
○
ェースCSI11
○：搭載，−：非搭載
16. 1
シリアル・インタフェースCSI10, CSI11の機能
シリアル・インタフェースCSI10, CSI11には，次の2種類のモードがあります。
（1）動作停止モード
シリアル通信を行わないときに使用するモードです。消費電力を低減することができます。
詳細については16. 4. 1 動作停止モードを参照してください。
（2）3線式シリアルI/Oモード（MSB/LSB先頭切り替え可能）
シリアル・クロック（SCK1n）とシリアル・データ（SI1n, SO1n）の3本のラインにより，8ビット・デ
ータ通信を行うモードです。
3線式シリアルI/Oモードは同時送受信動作が可能なので，データ通信の処理時間が短くなります。
シリアル通信する8ビット・データの先頭ビットをMSBか，またはLSBかに切り替えることができますの
で，いずれの先頭ビットのデバイスとも接続できます。
3線式シリアルI/Oモードは，クロック同期式シリアル・インタフェースを内蔵する周辺ICや表示コント
ローラなどを接続するときに使用できます。
詳細については16. 4. 2 3線式シリアルI/Oモードを参照してください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
499
78 K0/Kx2
16. 2
第 16 章
シリアル・インタフェース CSI10, CSI11
シリアル・インタフェースCSI10, CSI11の構成
シリアル・インタフェースCSI10, CSI11は，次のハードウエアで構成しています。
表16−1 シリアル・インタフェースCSI10, CSI11の構成
項
目
構
制御回路
成
送信コントローラ
クロック・スタート／ストップ・コントローラ&クロック位相コントローラ
レジスタ
送信バッファ・レジスタ1n（SOTB1n）
シリアルI/Oシフト・レジスタ1n（SIO1n）
制御レジスタ
シリアル動作モード・レジスタ1n（CSIM1n）
シリアル・クロック選択レジスタ1n（CSIC1n）
ポート・モード・レジスタ0（PM0）またはポート・モード・レジスタ1（PM1）
ポート・レジスタ0（P0）またはポート・レジスタ1（P1）
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
図16−1 シリアル・インタフェースCSI10のブロック図
内部バス
SI10/P11/RXD0
8
8
シリアルI/Oシフト・
レジスタ10（SIO10）
送信バッファ・
レジスタ10（SOTB10）
送信データ･
コントローラ
PM10
出力セレクタ
SO10出力
SO10/P12
出力ラッチ
（P12）
出力ラッチ
PM12
出力ラッチ
（P10）
送信コントローラ
R01UH0008JJ0401 Rev.4.01
2010.07.15
セレクタ
SCK10/P10/TxD0
fPRS/2
fPRS/22
fPRS/23
fPRS/24
fPRS/25
fPRS/26
fPRS/27
クロック・スタート/ストップ・
コントローラ＆
クロック位相コントローラ
INTCSI10
500
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
図16−2 シリアル・インタフェースCSI11のブロック図
内部バス
SI11/P03
8
8
シリアルI/Oシフト・
レジスタ11（SIO11）
送信バッファ・
レジスタ11（SOTB11）
送信データ・
コントローラ
SO11出力
出力セレクタ
SO11/P02
出力ラッチ
（P02）
出力ラッチ
SSI11
PM04
PM02
出力ラッチ
（P04）
送信コントローラ
セレクタ
SCK11/P04
SSI11
fPRS/2
fPRS/22
fPRS/23
fPRS/24
fPRS/25
fPRS/26
fPRS/27
クロック・スタート／ストップ・
コントローラ＆
クロック位相コントローラ
INTCSI11
（1）送信バッファ・レジスタ1n（SOTB1n）
送信データを設定するレジスタです。
シリアル動作モード選択レジスタ1n（CSIM1n）のビット7（CSIE1n）とビット6（TRMD1n）が1のとき，
SOTB1nにデータを書き込むことにより送受信動作が開始されます。
SOTB1nに書き込まれたデータは，シリアルI/Oシフト・レジスタ1nでパラレル・データからシリアル・
データに変換され，シリアル出力（SO1n）に出力されます。
SOTB1nは，8ビット・メモリ操作命令で書き込みと読み出しができます。
リセット信号の発生により，00Hになります。
注意1. CSOT1n = 1（シリアル通信中）のとき，SOTB1nへのアクセスは行わないでください。
2. スレーブ・モードでは，SSI11端子にロウ･レベルが入力された状態で，SOTB11にデータを書
き込むと送受信が開始されます。送受信動作の詳細については，16. 4. 2（2）通信動作を参照
してください。
（2）シリアルI/Oシフト・レジスタ1n（SIO1n）
パラレル-シリアルの変換を行う8ビットのレジスタです。
SIO1nは，8ビット・メモリ操作命令で読み出しができます。
シリアル動作モード・レジスタ1n（CSIM1n）のビット6（TRMD1n）が0のとき，SIO1nからデータを読
み出すことにより受信動作が開始されます。
受信時は，データがシリアル入力（SI1n）からSIO1nに読み込まれます。
リセット信号の発生により，00Hになります。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
501
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
注意1. CSOT1n = 1（シリアル通信中）のとき，SIO1nへのアクセスは行わないでください。
2. スレーブ・モードでは，SSI11端子にロウ･レベルが入力された状態で，SIO11からデータを読
み出すと受信が開始されます。受信動作の詳細については，16. 4. 2（2）通信動作を参照して
ください。
16. 3
シリアル・インタフェースCSI10, CSI11を制御するレジスタ
シリアル・インタフェースCSI10, CSI11は，次の4種類のレジスタで制御します。
・シリアル動作モード・レジスタ1n（CSIM1n）
・シリアル・クロック選択レジスタ1n（CSIC1n）
・ポート・モード・レジスタ0（PM0）またはポート・モード・レジスタ1（PM1）
・ポート・レジスタ0（P0）またはポート・レジスタ1（P1）
（1）シリアル動作モード・レジスタ1n（CSIM1n）
動作モード，動作の許可／不許可を設定するレジスタです。
CSIM1nは1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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502
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
図16−3 シリアル動作モード・レジスタ10（CSIM10）のフォーマット
アドレス：FF80H
R/W
リセット時：00H
注1
略号
7
6
5
4
3
2
1
0
CSIM10
CSIE10
TRMD10
0
DIR10
0
0
0
CSOT10
CSIE10
3線式シリアルI/Oモード時の動作の制御
0
動作禁止
1
動作許可
注2
，内部回路を非同期リセットする
注4
TRMD10
0
注5
注3
送受信モードの制御
受信モード（送信禁止）
1
送受信モード
DIR10
注6
先頭ビットの指定
0
MSB
1
LSB
CSOT10
通信状態フラグ
0
通信停止
1
通信中
注1. ビット0はRead Onlyです。
2. P10/SCK10/TxD0, P12/SO10を汎用ポートとして使用する場合は，CSIM10を初
期状態と同じ設定（00H）にしてください。
3. リセットされるのはCSIM10のビット0（CSOT10）とシリアルI/Oシフト・レジ
スタ10（SIO10）です。
4. CSOT10 = 1（シリアル通信中）のとき，TRMD10を書き換えないでください。
5. TRMD10が0のとき，SO10出力（図16−1を参照）はロウ・レベルに固定されま
す。SIO10からデータを読み出すと受信が開始します。
6. CSOT10 = 1（シリアル通信中）のとき，DIR10を書き換えないでください。
注意
ビット5には必ず0を設定してください。
R01UH0008JJ0401 Rev.4.01
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503
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
図16−4 シリアル動作モード・レジスタ11（CSIM11）のフォーマット
アドレス：FF88H
R/W
リセット時：00H
注1
略号
7
6
5
4
3
2
1
0
CSIM11
CSIE11
TRMD11
SSE11
DIR11
0
0
0
CSOT11
CSIE11
3線式シリアルI/Oモード時の動作の制御
0
動作禁止
1
動作許可
注2
，内部回路を非同期リセットする
注4
TRMD11
0
注5
送受信モードの制御
受信モード（送信禁止）
1
送受信モード
SSE11注6,
7
SSI11端子の使用の選択
0
SSI11端子を使用しない
1
SSI11端子を使用する
DIR11
注3
注8
先頭ビットの指定
0
MSB
1
LSB
CSOT11
通信状態フラグ
0
通信停止
1
通信中
注1. ビット0はRead Onlyです。
2. P02/SO11, P04/SCK11，P05/SSI11/TI001を汎用ポートとして使用する場合は，
CSIM11を初期状態と同じ設定（00H）にしてください。
3. リセットされるのはCSIM11のビット0（CSOT11）とシリアルI/Oシフト・レジ
スタ11（SIO11）です。
4. CSOT11 = 1（シリアル通信中）のとき，TRMD11を書き換えないでください。
5. TRMD11が0のとき，SO11出力（図16−2を参照）はロウ・レベルに固定されま
す。SIO11からデータを読み出すと受信が開始します。
6. CSOT11 = 1（シリアル通信中）のとき，上書きをしないでください。
7. SSE11を1に設定する前に，SSI11端子の入力レベルを0または1に固定してくだ
さい。
8. CSOT11 = 1（シリアル通信中）のとき，DIR11を書き換えないでください。
R01UH0008JJ0401 Rev.4.01
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504
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
（2）シリアル・クロック選択レジスタ1n（CSIC1n）
データ送受信タイミングの指定，シリアル・クロックを設定するレジスタです。
CSIC1nは1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
図16−5 シリアル・クロック選択レジスタ10（CSIC10）のフォーマット
アドレス：FF81H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
CSIC10
0
0
0
CKP10
DAP10
CKS102
CKS101
CKS100
CKP10
DAP10
0
0
データ送受信タイミングの指定
タイプ
1
SCK10
D7
SO10
D6
D5
D4
D3
D2
D1
D0
SI10入力タイミング
0
1
2
SCK10
D7
SO10
D6
D5
D4
D3
D2
D1
D0
SI10入力タイミング
1
0
3
SCK10
D7
SO10
D6
D5
D4
D3
D2
D1
D0
SI10入力タイミング
1
1
4
SCK10
D7
SO10
D6
D5
D4
D3
D2
D1
D0
SI10入力タイミング
CKS102
0
0
0
0
1
1
1
1
CKS101
0
0
1
1
0
0
1
1
CKS100
0
1
0
1
0
1
0
1
CSI10のシリアル・クロックの選択
fPRS/2
注1,
2
fPRS =
fPRS =
fPRS =
fPRS =
2 MHz
5 MHz
10 MHz
20 MHz
5 MHz
設定禁止
1 MHz
2.5 MHz
fPRS/2
2
500 kHz
1.25 MHz 2.5 MHz
fPRS/2
3
250 kHz
625 kHz
1.25 MHz 2.5 MHz
fPRS/2
4
125 kHz
312.5 kHz
625 kHz
fPRS/2
5
62.5 kHz
156.25 kHz 312.5 kHz
fPRS/2
6
31.25 kHz 78.13 kHz
156.25 kHz 312.5 kHz
fPRS/2
7
15.63 kHz 39.06 kHz
78.13 kHz
SCK10からの外部クロック入力
注3
5 MHz
モード
マスタ・
モード
1.25 MHz
625 kHz
156.25 kHz
スレーブ・
モード
R01UH0008JJ0401 Rev.4.01
2010.07.15
505
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用でき
る周波数が異なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. シリアル・クロックは次の条件を満たすように設定してください。
従来規格品（μ PD78F05xx, 78F05xxD），
電源電圧
拡張規格品（μ PD78F05xxA, 78F05xxDA）
(A) 水準品
標準品
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
(A2) 水準品
シリアル・クロック
シリアル・クロック
シリアル・クロック
≦6.25 MHz
≦5 MHz
≦5 MHz
シリアル・クロック
シリアル・クロック
シリアル・クロック
≦4 MHz
≦2.5 MHz
≦2.5 MHz
シリアル・クロック
シリアル・クロック
≦2 MHz
≦1.66 MHz
−
3. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロック
が停止している場合，およびSTOPモード時の場合，SCK10端子からの外部クロックで通
信動作を開始させないでください。
注意1. CSIE10 = 1（動作許可）のとき，CSIC10への書き込みを行わないでください。
2. P10/SCK10/TxD0, P12/SO10を汎用ポートとして使用する場合は，CSIC10を
初期状態と同じ状態（00H）にしてください。
3. リセット後のデータ・クロックの位相タイプは，タイプ1になります。
備考
fPRS：周辺ハードウエア・クロック周波数
R01UH0008JJ0401 Rev.4.01
2010.07.15
506
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
図16−6 シリアル・クロック選択レジスタ11（CSIC11）のフォーマット
アドレス：FF89H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
CSIC11
0
0
0
CKP11
DAP11
CKS112
CKS111
CKS110
CKP11
DAP11
0
0
データ送受信タイミングの指定
タイプ
1
SCK11
D7
SO11
D6
D5
D4
D3
D2
D1
D0
SI11入力タイミング
0
1
2
SCK11
D7
SO11
D6
D5
D4
D3
D2
D1
D0
SI11入力タイミング
1
0
3
SCK11
D7
SO11
D6
D5
D4
D3
D2
D1
D0
SI11入力タイミング
1
1
4
SCK11
D7
SO11
D6
D5
D4
D3
D2
D1
D0
SI11入力タイミング
CKS112
0
CKS111
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
CKS110
0
1
0
1
0
1
0
1
CSI11のシリアル・クロックの選択
fPRS/2
注1,
2
fPRS =
fPRS =
fPRS =
fPRS =
2 MHz
5 MHz
10 MHz
20 MHz
5 MHz
設定禁止
1 MHz
2.5 MHz
fPRS/2
2
500 kHz
1.25 MHz 2.5 MHz
fPRS/2
3
250 kHz
625 kHz
1.25 MHz 2.5 MHz
fPRS/2
4
125 kHz
312.5 kHz
625 kHz
fPRS/2
5
62.5 kHz
156.25 kHz 312.5 kHz
fPRS/2
6
31.25 kHz 78.13 kHz
156.25 kHz 312.5 kHz
fPRS/2
7
15.63 kHz 39.06 kHz
78.13 kHz
SCK11からの外部クロック入力
5 MHz
モード
マスタ・
モード
1.25 MHz
625 kHz
156.25 kHz
注3
スレーブ・
モード
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用でき
る周波数が異なります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
R01UH0008JJ0401 Rev.4.01
2010.07.15
507
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
注2. シリアル・クロックは次の条件を満たすように設定してください。
従来規格品（μ PD78F05xx, 78F05xxD），
電源電圧
拡張規格品（μ PD78F05xxA, 78F05xxDA）
(A) 水準品
標準品
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
(A2) 水準品
シリアル・クロック
シリアル・クロック
シリアル・クロック
≦6.25 MHz
≦5 MHz
≦5 MHz
シリアル・クロック
シリアル・クロック
シリアル・クロック
≦4 MHz
≦2.5 MHz
≦2.5 MHz
シリアル・クロック
シリアル・クロック
≦2 MHz
≦1.66 MHz
−
3. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが
停止している場合，およびSTOPモード時の場合，SCK11端子からの外部クロックで通信動
作を開始させないでください。
注意1. CSIE11 = 1（動作許可）のとき，CSIC11への書き込みを行わないでください。
2. P02/SO11, P04/SCK11を汎用ポートとして使用する場合は，CSIC11を初期状態
と同じ設定（00H）にしてください。
3. リセット後のデータ・クロックの位相タイプは，タイプ1になります。
備考
fPRS：周辺ハードウエア・クロック周波数
（3）ポート・モード・レジスタ0, 1（PM0, PM1）
ポート0, 1の入力／出力を1ビット単位で設定するレジスタです。
P10/SCK10, P04/SCK11をシリアル・インタフェースのクロック出力として使用するとき，PM10, PM04
に0，P10, P04の出力ラッチに1を設定してください。
P12/SO10, P02/SO11をシリアル・インタフェースのデータ出力として使用するとき，PM12, PM02およ
びP12, P02の出力ラッチに0を設定してください。
P10/SCK10, P04/SCK11をシリアル・インタフェースのクロック入力，P11/SI10/RxD0, P03/SI11をシリ
アル・インタフェースのデータ入力，P05/SSI11/TI001をシリアル・インタフェースのチップ・セレクト入
力として使用するとき，PM10, PM04, PM11, PM03, PM05に1を設定してください。このとき，P10, P04,
P11, P03, P05の出力ラッチは，0または1のどちらでもかまいません。
PM0, PM1は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
508
78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
図16−7 ポート・モード・レジスタ0（PM0）のフォーマット
アドレス：FF20H
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM0
1
PM06
PM05
PM04
PM03
PM02
PM01
PM00
PM0n
P0n端子の入出力モードの選択（n = 0-6）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
備考
上記は，78K0/KF2製品のポート・モード・レジスタ0のフォーマットです。他
の製品のポート・モード・レジスタ0のフォーマットについては，5. 3 ポート
機能を制御するレジスタ （1）ポート・モード・レジスタ（PMxx）を参照し
てください。
図16−8 ポート・モード・レジスタ1（PM1）のフォーマット
アドレス：FF21H
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM1
PM17
PM16
PM15
PM14
PM13
PM12
PM11
PM10
PM1n
P1n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
R01UH0008JJ0401 Rev.4.01
2010.07.15
509
78 K0/Kx2
16. 4
第 16 章
シリアル・インタフェース CSI10, CSI11
シリアル・インタフェースCSI10, CSI11の動作
シリアル・インタフェースCSI10, CSI11は，次の2種類のモードがあります。
・動作停止モード
・3線式シリアルI/Oモード
16. 4. 1 動作停止モード
動作停止モードでは，シリアル通信を行いません。したがって，消費電力を低減できます。また動作停止モ
ードでは，P10/SCK10/TxD0, P11/SI10/RxD0, P12/SO10, P02/SO11, P03/SI11, P04/SCK11を通常の入出力ポ
ートとして使用できます。
（1）使用するレジスタ
動作停止モードの設定は，シリアル動作モード・レジスタ1n（CSIM1n）で行います。
動作停止モードにする場合は，CSIM1nのビット7（CSIE1n）に0を設定してください。
（a）シリアル動作モード・レジスタ1n（CSIM1n）
CSIM1nは1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
・シリアル動作モード・レジスタ10（CSIM10）
アドレス：FF80H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
CSIM10
CSIE10
TRMD10
0
DIR10
0
0
0
CSOT10
CSIE10
0
3線式シリアルI/Oモード時の動作の制御
動作禁止
注1
，内部回路を非同期リセットする
注2
注1. P10/SCK10/TxD0, P12/SO10を汎用ポートとして使用する場合は，CSIM10を初
期状態と同じ設定（00H）にしてください。
2. リセットされるのはCSIM10のビット0（CSOT10）とシリアルI/Oシフト・レジスタ10
（SIO10）です。
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
・シリアル動作モード・レジスタ11（CSIM11）
アドレス：FF88H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
CSIM11
CSIE11
TRMD11
SSE11
DIR11
0
0
0
CSOT11
CSIE11
0
3線式シリアルI/Oモード時の動作の制御
動作禁止
注1
，内部回路を非同期リセットする
注2
注1. P02/SO11, P04/SCK11，P05/SSI11/TI001を汎用ポートとして使用する場合は，
CSIM11を初期状態と同じ設定（00H）にしてください。
2. リセットされるのはCSIM11のビット0（CSOT11）とシリアルI/Oシフト・レジスタ11
（SIO11）です。
16. 4. 2 3線式シリアルI/Oモード
クロック同期式シリアル・インタフェースを内蔵する周辺ICや表示コントローラなどを接続するときに使用
できます。
シリアル・クロック（SCK1n），シリアル出力（SO1n），シリアル入力（SI1n）の3本のラインで通信を行
います。
（1）使用するレジスタ
・シリアル動作モード・レジスタ1n（CSIM1n）
・シリアル・クロック選択レジスタ1n（CSIC1n）
・ポート・モード・レジスタ0（PM0）またはポート・モード・レジスタ1（PM1）
・ポート・レジスタ0（P0）またはポート・レジスタ1（P1）
3線式シリアルI/Oモードの基本的な動作設定手順例は次のようになります。
①
CSIC1nレジスタを設定（図16−5，図16−6を参照）
②
CSIM1nレジスタのビット4-6（DIR1n, SSE11（シリアル・インタフェースCSI11のみ），TRMD1n）
を設定（図16−3，図16−4を参照）
③
CSIM1nレジスタのビット7（CSIE1n）をセット（1）→ 送受信可能
④
送信バッファ・レジスタ1n（SOTB1n）にデータを書き込み→ データ送受信開始
シリアルI/Oシフト・レジスタ1n（SIO1n）からデータを読み出し→ データ受信開始
注意
ポート・モード・レジスタとポート・レジスタの設定手順は，通信相手との関係を考慮して，
行ってください。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
レジスタの設定と端子の関係を次に示します。
表16−2 レジスタの設定と端子の関係（1/2）
（a）シリアル・インタフェースCSI10
CSIE10 TRMD10
PM11
P11
PM12
P12
PM10
P10
CSI10
の動作
端子機能
SI10/RxD0/ SO10/P12
P11
0
0
×
注1
注1
×
注1
×
注1
×
注1
×
注1
×
停止
RxD0/P11
SCK10/
TxD0/P10
P12
注2
TxD0/
P10
1
0
1
×
×
注1
注1
×
1
×
スレーブ
SI10
P12
注2
注4
受信
1
1
×
注1
注1
×
0
0
1
×
スレーブ
送信
1
1
1
×
0
0
1
×
送受信
1
0
1
×
×
注1
注1
×
0
1
RxD0/P11
SO10
1
×
注1
注1
×
0
0
0
1
マスタ
SI10
SO10
1
1
×
0
0
0
1
マスタ
SCK10
注4
（入力）
SI10
P12
注2
SCK10
（出力）
RxD0/P11
SO10
送信
1
SCK10
注4
受信
1
注4
（入力）
注4
マスタ
SCK10
（入力）
注4
スレーブ
注3
SCK10
（出力）
SI10
SO10
送受信
SCK10
（出力）
注1. ポート機能として設定することができます。
2. P12/SO10を汎用ポートとして使用する場合，シリアル・クロック選択レジスタ10（CSIC10）は初期状態と同
じ設定（00H）にしてください。
3. P10/SCK10/TxD0を汎用ポートとして使用する場合，CKP10を0に設定してください。
4. スレーブとして使用する場合，CKS102, CKS101, CKS100 = 1, 1, 1に設定してください。
備考
×
：don't care
CSIE10
：シリアル動作モード・レジスタ10（CSIM10）のビット7
TRMD10
：CSIM10のビット6
CKP10
：シリアル・クロック選択レジスタ10（CSIC10）のビット4
CKS102, CKS101, CKS100 ：CSIC10のビット2-0
PM1×
：ポート・モード・レジスタ
P1×
：ポートの出力ラッチ
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
表16−2 レジスタの設定と端子の関係（2/2）
（b）シリアル・インタフェースCSI11
CSIE11 TRMD11 SSE11 PM03
P03
PM02
P02
PM04
P04
PM05
P05
CSI11
の動作
端子機能
SI11/
P03
0
0
×
×
注1
×
注1
×
注1
注1
×
注1
×
注1
×
注1
×
注1
×
停止
P03
SO11/ SCK11/ SSI11/
P02
P02
注2
P04
TI001/P05
P04
TI001/
P05
1
0
0
1
×
注1
×
注1
×
1
×
注1
×
注1
×
スレーブ
SI11
P02
注2
注4
1
1
1
0
1
×
注1
×
注1
0
0
1
×
注1
×
4
注1
×
スレーブ
P03
SO11 SCK11 TI001/
4
（入力）注
送信
1
1
0
1
1
×
0
0
1
×
注1
×
注1
スレーブ
送受信
1
1
0
0
1
1
×
×
注1
注1
×
0
1
注1
×
SI11
SO11 SCK11 TI001/
注4
4
（入力）注
×
マスタ
SI11
P02
注2
1
1
0
1
1
0
×
×
注1
注1
0
0
0
1
×
0
0
0
1
×
注1
×
マスタ
×
注1
注1
×
マスタ
P05
P03
SO11 SCK11 TI001/
SI11
SO11 SCK11 TI001/
(出力)
送信
1
SCK11 TI001/
(出力)
受信
注1
P05
SSI11
×
注1
P05
SSI11
×
×
P05
SSI11
×
注4
1
SCK11 TI001/
（入力）注
受信
注3
送受信
(出力)
P05
P05
注1. ポート機能として設定することができます。
2. P02/SO11を汎用ポートとして使用する場合，シリアル・クロック選択レジスタ10（CSIC10）は初期状態と同
じ設定（00H）にしてください。
3. P04/SCK11を汎用ポートとして使用する場合，CKP10を0に設定してください。
4. スレーブとして使用する場合，CKS112, CKS111, CKS110 = 1, 1, 1に設定してください。
備考
×
：don't care
CSIE11
：シリアル動作モード・レジスタ11（CSIM11）のビット7
TRMD11
：CSIM11のビット6
CKP11
：シリアル・クロック選択レジスタ11（CSIC11）のビット4
CKS112, CKS111, CKS110 ：CSIC11のビット2-0
PM0×
：ポート・モード・レジスタ
P0×
：ポートの出力ラッチ
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
（2）通信動作
3線式シリアルI/Oモードでは，8ビット単位でデータの送受信を行います。データは，シリアル・クロッ
クに同期して1ビットごとに送受信されます。
シリアル動作モード・レジスタ1n（CSIM1n）のビット6（TRMD1n）が1の場合，データの送受信が可能
です。送信バッファ・レジスタ1n（SOTB1n）に値を書き込むことにより，送受信が開始されます。また
シリアル動作モード・レジスタ1n（CSIM1n）のビット6（TRMD1n）が0の場合，データの受信が可能です。
シリアルI/Oシフト・レジスタ1n（SIO1n）からデータを読み出すことにより，受信動作が開始されます。
ただし，シリアル・インタフェースCSI11では，スレーブ・モード時，CSIM11のビット5（SSE11）が1
の場合は次のようになります。
①
SSI11端子にロウ・レベル入力
→ SOTB11への書き込みで送受信，またはSIO11からの読み出しで受信が開始されます
②
SSI11端子にハイ・レベル入力
→送受信保留または受信保留状態になるため，SOTB11への書き込みまたはSIO11からの読み出し
を行っても，送受信または受信は開始されません
③
SSI11端子にハイ・レベル入力しているときに，SOTB11へデータを書き込みまたはSIO11からデ
ータを読み出し，その後SSI11端子にロウ・レベル入力
→送受信または受信が開始されます
④
送受信または受信中に，SSI11端子にハイ・レベル入力
→送受信または受信が中断されます
通信開始後，CSIM1nのビット0（CSOT1n）が1になります。8ビットの通信が終了すると，通信終了割
り込み要求フラグ（CSIIF1n）がセットされ，CSOT1nは0にクリアされます。そして次の通信が可能にな
ります。
注意1. CSOT1n = 1（シリアル通信中）のとき，コントロール・レジスタとデータ・レジスタにアク
セスしないでください。
2. シリアル・インタフェースCSI11では，スレーブ・モードの場合，SSI11端子の変更タイミン
グには，クロック動作が開始する前に1クロック以上の長さを取ってください。誤作動を起こ
す可能性があります。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第 16 章
図16−9
シリアル・インタフェース CSI10, CSI11
3線式シリアルI/Oモードのタイミング（1/2）
注
（a）送受信タイミング（タイプ1：TRMD1n = 1, DIR1n = 0, CKP1n = 0, DAP1n = 0, SSE11 = 1 ）
SSI11注
SCK1n
リード／ライト・トリガ
SOTB1n
55H（通信データ）
ABH
SIO1n
56H
ADH
5AH
B5H
6AH
D5H
AAH
CSOT1n
INTCSI1n
CSIIF1n
SI1n（AAHを受信）
SO1n
SOTB1nに55Hを書き込む
注
SSE11フラグ，SSI11端子はシリアル・インタフェースCSI11のみ。スレーブ・モード時に使用しま
す。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第 16 章
図16−9
シリアル・インタフェース CSI10, CSI11
3線式シリアルI/Oモードのタイミング（2/2）
注
（b）送受信タイミング（タイプ2：TRMD1n = 1, DIR1n = 0, CKP1n = 0, DAP1n = 1, SSE11 = 1 ）
SSI11注
SCK1n
リード／ライト・トリガ
SOTB1n
55H（通信データ）
ABH
SIO1n
56H
ADH
5AH
B5H
6AH
D5H
AAH
CSOT1n
INTCSI1n
CSIIF1n
SI1n（AAHを入力）
SO1n
SOTB1nに55Hを書き込む
注
SSE11フラグ，SSI11端子はシリアル・インタフェースCSI11のみ。スレーブ・モード時に使用しま
す。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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第 16 章
シリアル・インタフェース CSI10, CSI11
図16−10 クロック／データ位相のタイミング
（a）タイプ1：CKP1n = 0, DAP1n = 0, DIR1n = 0
SCK1n
SI1nキャプチャ
SO1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
CSIIF1n
D7
D6
D5
D4
D3
D2
D1
D0
CSOT1n
（b）タイプ2：CKP1n = 0, DAP1n = 1, DIR1n = 0
SCK1n
SI1nキャプチャ
SO1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
CSIIF1n
D7
D6
D5
D4
D3
D2
D1
D0
CSOT1n
（c）タイプ3：CKP1n = 1, DAP1n = 0, DIR1n = 0
SCK1n
SI1nキャプチャ
D7
SO1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
CSIIF1n
D6
D5
D4
D3
D2
D1
D0
CSOT1n
（d）タイプ4：CKP1n = 1, DAP1n = 1, DIR1n = 0
SCK1n
SI1nキャプチャ
SO1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
CSIIF1n
D7
D6
D5
D4
D3
D2
D1
D0
CSOT1n
備考1.
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フ ラ ッ シ ュ ・ メ モ リ が 32 K バ イ ト 以 下 の
78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
2.
上図は，MSBファーストの通信動作です。
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
（3）SO1n端子への出力タイミング（先頭ビット）
通信開始時，送信バッファ・レジスタ1n（SOTB1n）の値は，SO1n端子から出力されます。このとき，
先頭ビットの出力動作を説明します。
図16−11 先頭ビットの出力動作（1/2）
（a）タイプ1：CKP1n = 0, DAP1n = 0
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
SOTB1n
SIO1n
出力ラッチ
SO1n
先頭ビット
２番目のビット
（b）タイプ3：CKP1n = 1, DAP1n = 0
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
SOTB1n
SIO1n
出力ラッチ
SO1n
先頭ビット
２番目のビット
先頭ビットは，SCK1nの立ち下がり（または立ち上がり）エッジでSOTB1nレジスタから直接，出力ラ
ッチにラッチされ，さらに出力セレクタを通ってSO1n端子から出力されます。次のSCK1nの立ち上がり（ま
たは立ち下がり）エッジでSOTB1nレジスタの値がSIO1nレジスタに転送され，1ビット分シフトします。
同時にSI1n端子を通って，受信データの先頭ビットがSIO1nレジスタに格納されます。
2番目のビット以降は，次のSCK1nの立ち下がり（または立ち上がり）エッジでSIO1nから出力ラッチに
ラッチされ，データがSO1n端子から出力されます。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
図16−11 先頭ビットの出力動作（2/2）
（c）タイプ2：CKP1n = 0, DAP1n = 1
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
SOTB1n
SIO1n
出力ラッチ
先頭ビット
SO1n
２番目のビット
３番目のビット
（d）タイプ4：CKP1n = 1, DAP1n = 1
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
SOTB1n
SIO1n
出力ラッチ
先頭ビット
SO1n
２番目のビット
３番目のビット
先頭ビットは，SOTB1nのライト信号またはSIO1nレジスタのリード信号の立ち下がりエッジでSOTB1n
レジスタから直接，出力セレクタを通ってSO1n端子から出力されます。次のSCK1nの立ち下がり（または
立ち上がり）エッジでSOTB1nレジスタの値がSIO1nレジスタに転送され，1ビット分シフトします。同時
にSI1n端子を通って，受信データの先頭ビットがSIO1nレジスタに格納されます。
2番目のビット以降は，次のSCK1nの立ち上がり（または立ち下がり）エッジでSIO1nから出力ラッチに
ラッチされ，データがSO1n端子から出力されます。
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
（4）SO1n端子の出力値（最終ビット）
通信終了後，SO1n端子の出力は，最終ビットの出力値を保持します。
図16−12 SO1n端子の出力値（最終ビット）（1/2）
（a）タイプ1：CKP1n = 0, DAP1n = 0
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
（←次の要求あり）
SOTB1n
SIO1n
出力ラッチ
最終ビット
SO1n
（b）タイプ3：CKP1n = 1, DAP1n = 0
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
（←次の要求あり）
SOTB1n
SIO1n
出力ラッチ
最終ビット
SO1n
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
2010.07.15
520
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第 16 章
シリアル・インタフェース CSI10, CSI11
図16−12 SO1n端子の出力値（最終ビット）（2/2）
（c）タイプ2：CKP1n = 0, DAP1n = 1
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
（←次の要求あり）
SOTB1n
SIO1n
出力ラッチ
最終ビット
SO1n
（d）タイプ4：CKP1n = 1, DAP1n = 1
SCK1n
SOTB1nへの書き込み，
またはSIO1nからの読み出し
（←次の要求あり）
SOTB1n
SIO1n
出力ラッチ
最終ビット
SO1n
備考
n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
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78 K0/Kx2
第 16 章
シリアル・インタフェース CSI10, CSI11
（5）SO1n出力（図16−1，16−2参照）について
CSIE1n, TRMD1n, DAP1n, DIR1nの設定により，SO1n出力は次のようになります。
表16−3 SO1n出力の状態
CSIE1n
注2
CSIE1n = 0
TRMD1n
TRMD1n = 0
注2,
TRMD1n = 1
CSIE1n = 1
TRMD1n = 0
注3
TRMD1n = 1
注1.
3
DAP1n
DIR1n
SO1n出力
−
−
ロウ・レベル出力
DAP1n = 0
−
ロウ・レベル出力
DAP1n = 1
DIR1n = 0
SOTB1nのビット7の値
DIR1n = 1
SOTB1nのビット0の値
−
−
ロウ・レベル出力
−
−
送信データ
注1
注2
注4
実際のSO10/P12, SO11/P02端子の出力は，SO1n出力のほかにPM12とP12, PM02とP02によって決まり
ます。
2. リセット時の状態です。
3. P12/SO10, P02/SO11を汎用ポートとして使用する場合，シリアル・クロック選択レジスタ1n（CSIC1n）
は初期状態と同じ設定（00H）にしてください。
4. 送信終了後は，送信データの最終ビットの出力値を保持します。
注意
CSIE1n, TRMD1n, DAP1n, DIR1nに値を書き込むと，SO1nの出力値が変わります。
備考 n = 0：
78K0/KB2, 78K0/KC2, 78K0/KD2, フラッシュ・メモリが32 Kバイト以下の78K0/KE2
n = 0, 1： 78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KE2
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 17 章
シリアル・インタフェース CSIA0
第17章 シリアル・インタフェースCSIA0
78K0/KB2
78K0/KC2
シリアル・インタフ
78K0/KD2
78K0/KE2
78K0/KF2
−
○
ェースCSIA0
○：搭載，−：非搭載
17. 1
シリアル・インタフェースCSIA0の機能
シリアル・インタフェースCSIA0には，次の3種類のモードがあります。
（1）動作停止モード
シリアル通信を行わないときに使用するモードです。消費電力を低減することができます。
詳細については17. 4. 1 動作停止モードを参照してください。
（2）3線式シリアルI/Oモード（MSB/LSB先頭切り替え可能）
シリアル・クロック（SCKA0）とシリアル・データ（SIA0, SOA0）の3本のラインにより，8ビット・デ
ータ通信を行うモードです。
3線式シリアルI/Oモードは同時送受信動作が可能なので，データ通信の処理時間が短くなります。
シリアル通信する8ビット・データの先頭ビットをMSBか，またはLSBかに切り替えることができますの
で，いずれの先頭ビットのデバイスとも接続できます。
詳細については17. 4. 2 3線式シリアルI/Oモードを参照してください。
（3）自動送受信機能付き3線式シリアルI/Oモード（MSB/LSB先頭切り替え可能）
シリアル・クロック（SCKA0）とシリアル・データ（SIA0, SOA0）の3本のラインにより，8ビット単位
で連続してデータ通信を行うモードです。
自動送受信機能付き3線式シリアルI/Oモードは同時送受信動作が可能なので，データ通信の処理時間が
短くなります。
シリアル通信する8ビット・データの先頭ビットをMSBか，またはLSBかに切り替えることができますの
で，いずれの先頭ビットのデバイスとも接続できます。
転送バッファRAMを32バイト内蔵しているので，ソフトウエアを介さずに表示ドライバなどとデータ通
信可能です。またマスタ・モード時に使用するハンドシェーク端子（STB0, BUSY0）をサポートしており，
容易に周辺ICと接続することができます。
詳細については17. 4. 3 自動送受信機能付き3線式シリアルI/Oモードを参照してください。
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第 17 章
シリアル・インタフェース CSIA0
シリアル・インタフェースCSIA0の特徴を次に示します。
・マスタ・モードとスレーブ・モードを選択可能
・通信データ長：8ビット
・通信データのMSB/LSB先頭を切り替え可能
・自動送受信機能：
1-32バイトまで転送バイト数を指定可能
転送間隔指定可能（0-63クロック）
単発通信／繰り返し通信を指定可能
32バイト・バッファRAM内蔵
・専用ボー・レート・ジェネレータ（6/8/16/32分周）内蔵
・3線式
SOA0
：シリアル・データ出力
SIA0
：シリアル・データ入力
SCKA0 ：シリアル・クロック入出力
・ハンドシェーク機能内蔵
STB0
：ストローブ出力
BUSY0 ：ビジィ入力
・BUSY0信号によるビットずれエラーの検出可能
・送受信完了割り込み：INTACSI
17. 2
シリアル・インタフェースCSIA0の構成
シリアル・インタフェースCSIA0は，次のハードウエアで構成しています。
表17−1 シリアル・インタフェースCSIA0の構成
項
目
構
制御回路
シリアル転送制御回路
レジスタ
シリアルI/Oシフト・レジスタ0（SIOA0）
制御レジスタ
成
シリアル動作モード指定レジスタ0（CSIMA0）
シリアル・ステータス・レジスタ0（CSIS0）
シリアル・トリガ・レジスタ0（CSIT0）
分周値選択レジスタ0（BRGCA0）
自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）
自動データ転送間隔指定レジスタ0（ADTI0）
自動データ転送アドレス・カウント・レジスタ0（ADTC0）
ポート・モード・レジスタ14（PM14）
ポート・レジスタ14（P14）
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R01UH0008JJ0401 Rev.4.01
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図17−1 シリアル・インタフェースCSIA0のブロック図
バッファRAM
自動データ転送アド
レス・ポイント指定レ
ジスタ０（ADTP0）
自動データ転送アド
レス・カウント・レジ
スタ０（ADTC0）
内部バス
ATE0
シリアル・トリガ・
レジスタ０（CSIT0）
DIR0
ATM0
シリアルI/Oシフト・
レジスタ０（SIOA0）
SIA0/P143
分周値選択レジスタ０
（BRGCA0）
ATSTP0 ATSTA0
RXAE0
SOA0/P144
シリアル・ステータス・
レジスタ０（CSIS0）
P144
TXAE0
PM144
STBE0 BUSYE0 BUSYLV0 ERRE0 ERRF0 TSF0
2
STB0/P145
PM145
シリアル・
クロック・カウンタ
P145
割り込み
発生回路
INTACSI
4
シリアル
転送制御回路
BUSY0/P141
P142
セレクタ
fW
セ
レ
ク
タ
MASTER0
CKS000
６ビット・カウンタ
CSIAE0 ATE0 ATM0 MASTER0 TXEA0 RXEA0 DIR0
シリアル動作モード指定レジスタ０
（CSIMA0）
内部バス
fPRS
fPRS/2
525
シリアル・インタフェース CSIA0
自動データ転送間隔指定
レジスタ０（ADTI0）
fW/6-fW/32
ボー・レート・
ジェネレータ
第 17 章
SCKA0/P142
PM142
3
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第 17 章
シリアル・インタフェース CSIA0
（1）シリアルI/Oシフト・レジスタ0（SIOA0）
1バイト転送モード（シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）= 0）時の送信
データおよび受信データを格納する8ビットのレジスタです。SIOA0に送信データを書き込むことにより，
通信が開始されます。また通信完了割り込み要求（INTACSI）の出力後（シリアル・ステータス・レジス
タ0（CSIS0）のビット0（TSF0）= 0），SIOA0からデータを読み出すことにより，受信データを受け取る
ことができます。
SIOA0は，8ビット・メモリ操作命令で書き込みと読み出しができます。ただし，シリアル・ステータス・
レジスタ0（CSIS0）のビット0（TSF0）= 1のとき，SIOA0への書き込みは禁止です。
リセット信号の発生により，00Hになります。
注意1.
通信動作の起動は，SIOA0への書き込みで行われるため，送信禁止（CSIMA0のビット3
（TXEA0）= 0）のときも，ダミー・データをSIOA0レジスタに書き込み，通信動作を起動し
てから受信動作を行ってください。
2.
17. 3
自動送受信機能が動作しているとき，SIOA0にデータを書き込まないでください。
シリアル・インタフェースCSIA0を制御するレジスタ
シリアル・インタフェースCSIA0は，次の9種類のレジスタで制御します。
・シリアル動作モード指定レジスタ0（CSIMA0）
・シリアル・ステータス・レジスタ0（CSIS0）
・シリアル・トリガ・レジスタ0（CSIT0）
・分周値選択レジスタ0（BRGCA0）
・自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）
・自動データ転送間隔指定レジスタ0（ADTI0）
・自動データ転送アドレス・カウント・レジスタ0（ADTC0）
・ポート・モード・レジスタ14（PM14）
・ポート・レジスタ14（P14）
（1）シリアル動作モード指定レジスタ0（CSIMA0）
シリアル通信動作を制御する8ビットのレジスタです。
CSIMA0は1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
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第 17 章
シリアル・インタフェース CSIA0
図17−2 シリアル動作モード指定レジスタ0（CSIMA0）のフォーマット
アドレス：FF90H リセット時：00H R/W
CSIMA0
CSIAE0
ATE0
MASTER0
ATM0
CSIAE0
0
TXEA0
RXEA0
DIR0
0
CSIA0の動作許可／禁止の制御
CSIA0動作禁止（SOA0：ロウ・レベル，SCKA0：ハイ・レベル），
内部回路を非同期リセットする注1
1
CSIA0動作許可
自動通信動作の許可／禁止の制御
ATE0
0
１バイト通信モード
1
自動通信モード
ATM0
自動通信モードの指定
0
単発モード（ADTP0レジスタで指定したアドレスで停止）
1
繰り返しモード（転送終了後，ADTC0レジスタを00Hにクリアし転送を再開）
MASTER0
CSIA0のマスタ／スレーブ・モードの指定
0
スレーブ・モード（SCKA0入力のクロックに同期）注2
1
マスタ・モード（内部クロックに同期）
送信動作の許可／禁止の制御
TXEA0
0
送信動作禁止
（SOA0：ロウ・レベル）
1
送信動作許可
受信動作の許可／禁止の制御
RXEA0
0
受信動作禁止
1
受信動作許可
先頭ビットの指定
DIR0
0
MSB
1
LSB
注1. リセットされるのは自動データ転送アドレス・カウント・レジスタ0（ADTC0），シ
リアル・トリガ・レジスタ0（CSIT0），シリアルI/Oシフト・レジスタ0（SIOA0），
シリアル・ステータス・レジスタ0（CSIS0）のビット0（TSF0）です。
2. CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・ク
ロックが停止している場合，およびSTOPモード時の場合，SCKA0端子からの外部ク
ロックで通信動作を開始させないでください。
注意1.
2.
CSIAE0が0の場合，バッファRAMにアクセスできません。
CSIAE0を1から0にした場合は，上記注釈のレジスタおよびビットが非同期で初期化さ
れます。再度CSIAE0 = 1にする場合には，必ず初期化されたレジスタを再設定してく
ださい。
3.
CSIAE0を1から0にしたあとに，再度CSIAE0を1にした場合，バッファRAMの値の
保持は保証されません。
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第 17 章
シリアル・インタフェース CSIA0
（2）シリアル・ステータス・レジスタ0（CSIS0）
シリアス・インタフェースCSIA0の基本クロックの選択，通信動作の制御および状態を示す8ビットのレ
ジスタです。
CSIS0は1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。ただし，ビット0
（TSF0）が1の場合，CSIS0の書き換えは禁止です。
リセット信号の発生により，00Hになります。
図17−3 シリアル・ステータス・レジスタ0（CSIS0）のフォーマット（1/2）
アドレス：FF91H リセット時：00H R/W注1
略号
CSIS0
7
6
5
4
3
2
1
0
0
CKS00注2
STBE0
BUSYE0
BUSYLV0
ERRE0
ERRF0
TSF0
基本クロック（fW）の選択注3
CKS00
fPRS = 2 MHz
fPRS = 5 MHz
fPRS = 10 MHz
fPRS = 20 MHz
0
fPRS注4
2 MHz
5 MHz
10 MHz
20 MHz注5
1
fPRS/2
1 MHz
2.5 MHz
5 MHz
10 MHz
STBE0注6, 7
ストローブ出力許可／禁止
0
ストローブ出力禁止
1
ストローブ出力許可
注1. ビット0, 1はRead Onlyです。
2. CKS00を書き換える場合は，シリアル動作モード指定レジスタ0（CSIMA0）のビット7
（CSIAE0）を必ず0に設定してから，行ってください。
3. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異
なります。
電源電圧
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
4. 1.8 V≦VDD＜2.7 Vで，周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fRH）で
動作している（XSEL = 0）場合，CKS00 = 0（基本クロック：fPRS）は設定禁止です。
5. 4.0 V≦VDD≦5.5 Vの場合のみ設定可能です。
6.
STBE0はマスタ・モード時のみ有効です。
7.
STBE0に1を設定すると，自動データ転送間隔指定レジスタ0（ADTI0）の設定にかかわらず，
バイト転送とバイト転送の間に2転送クロックが消費されます。つまり，ADTI0 = 00Hと設定し
た場合は，1バイト転送に10転送クロック使用することになります。
注意
ビット7には必ず“0”を設定してください。
備考
fPRS：周辺ハードウエア・クロック周波数
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第 17 章
シリアル・インタフェース CSIA0
図17−3 シリアル・ステータス・レジスタ0（CSIS0）のフォーマット（2/2）
BUSYE0
ビジィ信号検出許可／禁止
0
ビジィ信号検出禁止（BUSY0端子からの入力を無視）
1
ビジィ信号検出許可およびビジィ信号による通信ウエイトを実行
BUSYLV0注1
ビジィ信号のアクティブ・レベルの設定
0
ロウ・レベル
1
ハイ・レベル
ERRE0注2
ビットずれエラー検出許可／禁止
0
エラー検出禁止
1
エラー検出許可
ERRF0
0
ビットずれエラー検出フラグ
・シリアル動作モード指定レジスタ０（CSIMA0）のビット７（CSIAE0）= 0
・リセット入力時
・シリアル・トリガ・レジスタ０（CSIT0）のビット０（ATSTA0）= 1またはSIOA0の書き込みに
より通信開始したとき
1
ビットずれエラー検出時（ERRE0 = 1のときに，データ・ビット転送期間にBUSYLV0で指定した
レベルをBUSY0端子の入力から検出）
転送状態検出フラグ
TSF0
0
・シリアル動作モード指定レジスタ０（CSIMA0）のビット７（CSIAE0）= 0
・リセット入力時
・指定された転送終了時
・シリアル・トリガ・レジスタ０（CSIT0）のビット１（ATSTP0）= 1により転送を中断したとき
1
注1.
転送スタートから指定された転送が終了するまで
ビジィ入力によるビットずれエラー検出の場合も，BUSYLV0で指定したアクティブ・レベル
が検出されます。
2.
注意
ERRE0の設定は，BUSYE0 = 0の場合も有効です。
転送動作中（TSF0 = 1）のとき，シリアル動作モード指定レジスタ0（CSIMA0），シリアル・
ステータス・レジスタ0（CSIS0），分周値選択レジスタ0（BRGCA0），自動データ転送アド
レス・ポイント指定レジスタ0（ADTP0），自動データ転送間隔指定レジスタ0（ADTI0），シ
リアルI/Oシフト・レジスタ0（SIOA0）への書き換えは禁止です。ただしレジスタのリードお
よび同値の再書き込みは可能です。またバッファRAMも転送動作中の書き換えは可能です。
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第 17 章
シリアル・インタフェース CSIA0
（3）シリアル・トリガ・レジスタ0（CSIT0）
バッファRAMとシリアルI/Oシフト・レジスタ0（SIOA0）間の自動データ転送の実行／中断を制御する8
ビットのレジスタです。
CSIT0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。シリアル動作モー
ド指定レジスタ0（CSIMA0）のビット6（ATE0）が1の場合のみ設定可能です。
リセット信号の発生により，00Hになります。
図17−4 シリアル・トリガ・レジスタ0（CSIT0）のフォーマット
アドレス：FF92H リセット時：00H R/W
略号
7
6
5
4
3
2
1
0
CSIT0
0
0
0
0
0
0
ATSTP0
ATSTA0
ATSTP0
自動データ転送の中断
0
−
自動データ転送を中断
1
ATSTA0
自動データ転送の開始
0
1
注意1.
−
自動データ転送を開始
ATSTP0またはATSTA0に1を設定しても，1バイトの転送が終了するまで停止または開始され
ません。
2.
ATSTP0とATSTA0は，割り込み信号INTACSI発生後自動的に0になります。
3.
自動データ転送中断後，自動データ転送アドレス・カウント・レジスタ0（ADTC0）には中
断したときのデータ・アドレスが格納されています。ただし，自動データ転送の再開機能を
有していないため，ATSTP0 = 1により転送を中断した場合は，各レジスタを再設定後，
ATSTA0をセット（1）して，自動データ転送をスタートしてください。
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第 17 章
シリアル・インタフェース CSIA0
（4）分周値選択レジスタ0（BRGCA0）
CSIA0の基本クロックの分周値を選択する8ビットのレジスタです。
BRGCA0は，8ビット・メモリ操作命令で設定します。ただし，シリアル・ステータス・レジスタ0（CSIS0）
のビット0（TSF0）が1のときはBRGCA0への書き換えは禁止です。
リセット信号の発生により，03Hになります。
図17−5 分周値選択レジスタ0（BRGCA0）のフォーマット
アドレス：FF93H リセット時：03H R/W
略号
7
6
5
4
3
2
1
0
BRGCA0
0
0
0
0
0
0
BRGCA01
BRGCA00
BRGCA01
BRGCA00
CSIA0の基本クロック（fW）の分周値選択注
fW = 1 MHz fW = 2 MHz fW = 2.5 MHz fW = 5 MHz fW = 10 MHz fW = 20 MHz
0
注
0
166.67 kHz 333.3 kHz 416.67 kHz 833.33 kHz 1.67 MHz
設定禁止
3
125 kHz
250 kHz
312.5 kHz 625 kHz
設定禁止
4
fW/6
0
1
1
0
fW/2
62.5 kHz
125 kHz
156.25 kHz 312.5 kHz 625 kHz
1.25 MHz
1
1
fW/25
31.25 kHz
62.5 kHz
78.125 kHz 156.25 kHz 312.5 kHz
625 kHz
fW/2
1.25 MHz
転送クロックは次の条件を満たすように設定してください。
・4.0 V≦VDD≦5.5 V：転送クロック≦1.67 MHz
・2.7 V≦VDD＜4.0 V：転送クロック≦833.33 kHz
・1.8 V≦VDD＜2.7 V：転送クロック≦555.56 kHz（標準品，(A) 水準品のみ）
備考
fW
：CSIS0レジスタのCKS00ビットで選択した基本クロックの周波数（fPRSまたはfPRS/2）
fPRS ：周辺ハードウエア・クロック周波数
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78 K0/Kx2
第 17 章
シリアル・インタフェース CSIA0
（5）自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）
自動データ転送時（シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）= 1）の転送を終
了するバッファRAMのアドレスを指定する8ビットのレジスタです。
ADTP0は，8ビット・メモリ操作命令で設定します。ただし，転送動作中（TSF0 = 1）のときは，ADTP0
への書き換えは禁止です。
78K0/KF2では，バッファRAMを32バイト内蔵しているので，00H-1FHまで指定可能です。
例
ADTP0に07Hを設定した場合
FA00H-FA07Hまでの8バイトが転送されます
繰り返しモード（CSIMA0のビット5（ATM0）= 1）の場合は，ADTP0で指定したアドレスまで繰り返し
転送します。
例
ADTP0に07Hを設定した場合（繰り返しモード）
FA00H-FA07H, FA00H-FA07H，…と繰り返し転送されます
図17−6 自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）のフォーマット
アドレス：FF94H リセット時：00H R/W
略号
7
6
5
4
3
2
1
0
ADTP0
0
0
0
ADTP04
ADTP03
ADTP02
ADTP01
ADTP00
注意
ビット7-ビット5には，必ず0を設定してください。
転送終了バッファRAMのアドレス値とADTP0の設定値の関係を次に示します。
表17−2 転送終了バッファRAMのアドレス値とADTP0の設定値の関係
転送終了バッファRAMの
ADTP0の設定値
アドレス値
FAxxH
備考
R01UH0008JJ0401 Rev.4.01
2010.07.15
xxH
xx：00-1F
532
78 K0/Kx2
第 17 章
シリアル・インタフェース CSIA0
（6）自動データ転送間隔指定レジスタ0（ADTI0）
自動データ転送時（シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）= 1）のバイト・
データの転送の間隔（インターバル時間）を指定する8ビットのレジスタです。
ADTI0は，マスタ・モード（CSIMA0のビット4（MASTER0）= 1）時に設定してください（スレーブ・
モード時は設定不要）。また1バイト通信モード（CSIMA0のビット6（ATE0 = 0））時も設定は有効で，1
バイト通信終了後ADTI0で指定したインターバル時間を経て，割り込み要求信号（INTACSI）が出力されま
す。インターバルのクロック数は0∼63クロックまで設定できます。
ADTI0は，8ビット・メモリ操作命令で設定します。ただし，シリアル・ステータス・レジスタ0（CSIS0）
のビット0（TSF0）= 1のときは，ADTI0への書き換えは禁止です。
図17−7 自動データ転送間隔指定レジスタ0（ADTI0）のフォーマット
アドレス：FF95H リセット時：00H R/W
略号
7
6
5
4
3
2
1
0
ADTI0
0
0
ADTI05
ADTI04
ADTI03
ADTI02
ADTI01
ADTI00
注意 ADTI0の設定よりも，シリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0），ビ
ット4（BUSYE0）の設定が優先されるため，ADTI0に00Hを設定している場合でも，STBE0,
BUSYE0の設定によるインターバル時間が発生します。
例
ADTI0 = 00Hで，ビジィ信号が発生していないときのインターバル時間
①
STBE0 = 1, BUSYE0 = 0の場合：シリアル・クロックの2クロック分のインターバル
時間発生
②
STBE0 = 0, BUSYE0 = 1の場合：シリアル・クロックの1クロック分のインターバル
時間発生
③
STBE0 = 1, BUSYE0 = 1の場合：シリアル・クロックの2クロック分のインターバル
時間発生
したがって，ノー・ウエイト転送を行う場合は，STBE0とBUSYE0を0にする必要があります。
指定したインターバル時間は，シリアル・クロック（分周値選択レジスタ0（BRGCA0）で指定）の整数
倍の時間となります。
例
ADTI0 = 03Hの場合
SCKA0
３クロック分のインターバル時間
R01UH0008JJ0401 Rev.4.01
2010.07.15
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第 17 章
シリアル・インタフェース CSIA0
（7）自動データ転送アドレス・カウント・レジスタ0（ADTC0）
自動転送時におけるバッファRAMのアドレスを示すレジスタです。自動転送を中断した場合に，ADTC0
のレジスタ値を読み出すことによって，中断したデータ位置を知ることができます。
ADTC0は，8ビット・メモリ操作命令で読み出すことができます。
リセット信号の発生により，00Hになります。ただし，シリアル・ステータス・レジスタ0（CSIS0）の
ビット0（TSF0）= 1のときは，ADTC0からの読み出しは禁止です。
図17−8 自動データ転送アドレス・カウント・レジスタ0（ADTC0）のフォーマット
アドレス：FF97H リセット時：00H R
略号
7
6
5
4
3
2
1
0
ADTC0
0
0
0
ADTC04
ADTC03
ADTC02
ADTC01
ADTP00
（8）ポート・モード・レジスタ14（PM14）
ポート14の入力／出力を1ビット単位で設定するレジスタです。
P142/SCKA0端子をシリアル・インタフェースのクロック出力として使用するとき，PM142に0を，P142
の出力ラッチに1を設定してください。
P144/SOA0, P145/STB0端子をシリアル・インタフェースのデータ出力，ストローブ出力として使用す
るとき，PM144, PM145およびP144, P145の出力ラッチに0を設定してください。
P141/BUSY0, P142/SCKA0, P143/SIA0端子をシリアル・インタフェースのビジィ入力，クロック入力，
データ入力として使用するとき，PM141, PM142, PM143に1を設定してください。このときP141, P142,
P143の出力ラッチは，0または1のどちらでもかまいません。
PM14は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図17−9 ポート・モード・レジスタ14（PM14）のフォーマット
アドレス：FF2EH
R/W
リセット時：FFH
略号
7
6
5
4
3
2
1
0
PM14
1
1
PM145
PM144
PM143
PM142
PM141
PM140
PM14n
P14n端子の入出力モードの選択（n = 0-5）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
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第 17 章
17. 4
シリアル・インタフェース CSIA0
シリアル・インタフェースCSIA0の動作
シリアル・インタフェースCSIA0は，次の3種類のモードがあります。
・動作停止モード
・3線式シリアルI/Oモード
・自動送受信機能付き3線式シリアルI/Oモード
17. 4. 1 動作停止モード
動作停止モードでは，シリアル通信を行いません。したがって消費電力を低減できます。また動作停止モー
ドでは，P142/SCKA0, P143/SIA0, P144/SOA0を通常の入出力ポートとして使用できます。
（1）使用するレジスタ
動作停止モードの設定は，シリアル動作モード指定レジスタ0（CSIMA0）で行います。動作停止モード
にする場合，CSIMA0のビット7（CSIAE0）に0を設定してください。
（a）シリアル動作モード指定レジスタ0（CSIMA0）
シリアル通信動作を制御する8ビットのレジスタです。
CSIMA0は1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
アドレス：FF90H リセット時：00H R/W
CSIMA0
CSIAE0
ATE0
ATM0
MASTER0
TXEA0
RXEA0
DIR0
0
CSIAE0
CSIA0の動作許可／禁止の制御
0
CSIA0動作禁止（SOA0：ロウ・レベル，SCKA0：ハイ・レベル），内部
回路を非同期リセットする
17. 4. 2 3線式シリアルI/Oモード
シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）を0に設定したときのモードで，1バイト
ごとのデータ送受信を行います。
クロック同期式シリアル・インタフェースを内蔵する周辺ICや表示コントローラなどを接続するときに有効
です。
シリアル・クロック（SCKA0），シリアル出力（SOA0），シリアル入力（SIA0）の3本のライン通信を行い
ます。
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第 17 章
シリアル・インタフェース CSIA0
（1）使用するレジスタ
注1
・シリアル動作モード指定レジスタ0（CSIMA0）
・シリアル・ステータス・レジスタ0（CSIS0）
注2
・分周値選択レジスタ0（BRGCA0）
・ポート・モード・レジスタ14（PM14）
・ポート・レジスタ14（P14）
注1.
ビット7, 6, 4-1（CSIAE0, ATE0, MASTER0, TXEA0, RXEA0, DIR0）を使用します。ビット5
（ATM0）の設定は無効になります。
2.
ビット6（CKS00）とビット0（TSF0）のみ使用します。
3線式シリアルI/Oモードの基本的な動作設定手順例は次のようになります。
注1
①
CSIS0レジスタのビット6（CKS00）を設定（図17−3を参照）
②
BRGCA0レジスタを設定（図17−5を参照）
③
CSIMA0レジスタのビット4-1（MASTER0, TXEA0, RXEA0, DIR0）を設定（図17−2を参照）
④
CSIMA0レジスタのビット7（CSIAE0）に1，ビット6（ATE0）に0を設定
⑤
シリアルI/Oシフト・レジスタ0（SIOA0）にデータ書き込み → データ送受信開始
注1.
2.
注意
注1
注2
スレーブ・モードを指定（MASTER0 = 0）する場合は，設定不要です。
受信のみの場合，SIOA0にダミー・データを書き込んでください。
ポート・モード・レジスタとポート・レジスタの設定手順は，通信相手との関係を考慮して，行
ってください。
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第 17 章
シリアル・インタフェース CSIA0
レジスタの設定と端子の関係を次に示します。
表17−3 レジスタの設定と端子の関係
CSIAE0 ATE0 MASTER0 PM143
P143
PM144
P144
PM142
P142
シリアル シリアル・
I/Oシフ
端子機能
クロック・ SIA0/P143 SOA0/P144 SCKA0/P142
ト・レジス カウンタの
タ0の動作 動作の制御
0
×
1
0
×
0
注1
×
1
注2
注1
×
注2
×
×
0
注1
注3
注1
×
0
注3
注1
×
1
注1
×
×
動作停止 クリア
動作許可 カウント SIA0
動作
1
0
P143
1
注2
P144
SOA0
P142
注3
SCKA0
（入力）
SCKA0
（出力）
注1.
ポート機能として設定することができます。
2.
送信のみ使用するときは，P143として使用できます。CSIMA0のビット2（RXEA0）に0を設定してください。
3.
受信のみ使用するときは，P144として使用できます。CSIMA0のビット3（TXEA0）に0を設定してください。
備考
×
：don't care
CSIAE0
：シリアル動作モード指定レジスタ0（CSIMA0）のビット7
ATE0
：CSIMA0のビット6
MASTER0 ：CSIMA0のビット4
PM14×
：ポート・モード・レジスタ
P14×
：ポートの出力ラッチ
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第 17 章
シリアル・インタフェース CSIA0
（2）1バイト送受信の通信動作
（a）1バイト送受信
シリアル動作モード指定レジスタ0（CSIMA0）のビット7（CSIAE0）= 1，ビット6（ATE0）= 0で
シリアルI/Oシフト・レジスタ0（SIOA0）に通信データを書き込むと，そのデータをSCKA0の立ち下
がりに同期してSOA0端子から出力します。また，SCKA0の立ち上がりに同期して受信データをSIOA0
レジスタに格納します。
データ送信，およびデータ受信を同時に行うことができます。
受信のみを行う際には，SIOA0レジスタにダミーの値を書き込まなければ通信を開始することがで
きません。
1バイトの通信が終了すると，割り込み要求信号（INTACSI）を発生します。
1バイト送受信の場合，CSIMA0のビット5（ATM0）の設定は無効になります。
データの読み出しはシリアル・ステータス・レジスタ0（CSIS0）のビット0（TSF0）= 0であるこ
とを確認してから行ってください。
図17−10 3線式シリアルI/Oモードのタイミング例
SCKA0
1
2
3
4
5
6
7
8
SIA0
DI7
DI6
DI5
DI4
DI3
DI2
DI1
SOA0
DO7
DO6
DO5
DO4
DO3
DO2
DO1
DI0
DO0
TSF0
ACSIIF
SCKA0の立ち下がりに同期して転送スタート
転送終了
SIOA0ライト
注意
SIOA0ライトにより，SOA0端子はロウ・レベルになります。
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第 17 章
シリアル・インタフェース CSIA0
（b）データ・フォーマット
下記に示すように，SCKA0の立ち下がりに同期してデータが変化します。
データ長は8ビット固定であり，データ通信方向は，シリアル動作モード指定レジスタ0（CSIMA0）
のビット1（DIR0）の指定により切り替えることができます。
図17−11 送受信データのフォーマット
（a）MSBファーストの場合（DIR0ビット = 0）
SCKA0
SIA0
DO7
DO6
DO5
DO4
DO3
DO2
DO1
DO0
SOA0
DI7
DI6
DI5
DI4
DI3
DI2
DI1
DI0
（b）LSBファーストの場合（DIR0ビット = 1）
SCKA0
SIA0
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
SOA0
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
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第 17 章
シリアル・インタフェース CSIA0
（c）MSB/LSB先頭の切り替え
図17−12にシリアルI/Oシフト・レジスタ0（SIOA0），および内部バスの構成を示します。図に示
すようにMSB/LSBを反転して読み出し／書き込みができます。
MSB/LSB先頭切り替えは，シリアル動作モード指定レジスタ0（CSIMA0）のビット1（DIR0）によ
り指定できます。
図17−12 転送ビット順切り替え回路
7
6
内部バス
1
0
LSB先頭
MSB先頭
リード／ライト・ゲート
リード／ライト・ゲート
SOA0ラッチ
SIA0
シフト・レジスタ０（SIOA0）
D
Q
SOA0
SCKA0
先頭ビットの切り替えは，SIOA0へのデータ書き込みのビット順を切り替えることによって実現さ
せています。SIOA0のシフト順は常に同じです。
したがって，MSB/LSBの先頭ビットは，シフト・レジスタにデータを書き込む前に切り替えてくだ
さい。
（d）通信スタート
シリアル通信は，次の2つの条件を満たしたとき，シリアルI/Oシフト・レジスタ0（SIOA0）に通信
データをセットすることで開始します。
・シリアル・インタフェースCSIA0の動作の制御ビット（CSIAE0）= 1
・シリアル通信中ではないとき
注意
SIOA0にデータを書き込んだあと，CSIAE0を“1”にしても，通信はスタートしません。
8ビット通信終了により，シリアル通信は自動的に停止し，割り込み要求フラグ（ACSIIF）をセット
します。
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第 17 章
シリアル・インタフェース CSIA0
17. 4. 3 自動送受信機能付き3線式シリアルI/Oモード
シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）を1に設定したときのモードで，最大32
バイトのデータを，ソフトウエアの介在なしに送受信を行います。通信を開始させると，あらかじめRAMに格
納しておいたデータを設定したバイト数だけ送信させたり，設定したバイト数だけデータを受信しRAMに格納
させることができます。
また，マスタとして使用時に，連続してデータを送受信するために，ハードウエアによるハンドシェーク信
号（STB0, BUSY0）をサポートしており，OSD（On Screen Display）用ICやLCDコントローラ／ドライバなど
の周辺ICとの接続が容易に実現できます。
（1）使用するレジスタ
・シリアル動作モード指定レジスタ0（CSIMA0）
・シリアル・ステータス・レジスタ0（CSIS0）
・シリアル・トリガ・レジスタ0（CSIT0）
・分周値選択レジスタ0（BRGCA0）
・自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）
・自動データ転送間隔指定レジスタ0（ADTI0）
・ポート・モード・レジスタ14（PM14）
・ポート・レジスタ14（P14）
レジスタの設定と端子の関係を次に示します。
注意
バッファRAMへの書き込み時にウエイトが発生することがあります。詳細は第36章
ウエイトに関
する注意事項を参照してください。
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表17−4 レジスタの設定と端子の関係
CSIAE0 ATE0 MASTER0 STBE0 BUSYE0 ERRE0 PM143 P143 PM144 P144 PM142 P142 PM145 P145 PM141 P141 シリアルI/Oシフ
ト・レジスタ０
の動作
0
×
1
1
×
0
×
注1
×
×注1
注1
×
×注1
0/1
×注1
1
×注1
×
×注1
0
×注1
0
×注1
1
×注1
×
×注1
×注1
×注1
×注1
注1
注1
注1
注1
×
×
×
×
動作停止
動作許可
シリアル・ク
端子機能
ロック・カウン
SIA0/ SOA0/ SCKA0/ STB0/ BUSY0/
タの動作制御
クリア
カウント
P143
P144
P142
P145
P141
P143
P144
P142
P145
P141
SOA10 SCKA0 P145
P141
SIA0
注2
注3
動作
1
注1.
0
0
0/1
1
1
0/1
0
1
×注1
×注1
×注1
×注1
0
0
1
×
SCKA0 P145
P141
（出力） STB0 BUSY0
ポート機能として設定することができます。
2.
送信のみ使用するときは，P143として使用できます。CSIMA0のビット2（RXEA0）に0を設定してください。
3.
受信のみ使用するときは，P144として使用できます。CSIMA0のビット3（TXEA0）に0を設定してください。
備考
（入力）
×
：don’t care
CSIAE0
：シリアル動作モード指定レジスタ0（CSIMA0）のビット7
ATE0
：CSIMA0のビット6
STBE0
：シリアル・ステータス・レジスタ0（CSIS0）のビット5
BUSYE0 ：CSIS0のビット4
：CSIS0のビット2
PM14×
：ポート・モード・レジスタ
P14×
：ポートの出力ラッチ
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シリアル・インタフェース CSIA0
ERRE0
第 17 章
MASTER0：CSIMA0のビット4
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第 17 章
シリアル・インタフェース CSIA0
（2）自動送受信データの設定
マスタとしてデータを連続して送受信する場合の手順例を，次に示します。
①
シリアル動作モード指定レジスタ0（CSIMA0）のビット7（CSIAE0）をセット（1）し，CSIA0を動
作許可状態にします（バッファRAMにアクセス可能になります）。
②
シリアル・ステータス・レジスタ0（CSIS0）でシリアル・クロックを選択します。
③
分周値選択レジスタ0（BRGCA0）でシリアル・クロックの分周比を設定し，通信速度を指定します。
④
バッファRAMの最下位アドレスFA00Hから順に最大FA1FHまで，送信したいデータを書き込みま
す。送信データ順は，下位アドレスから上位アドレスです。
⑤
自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）に，「送信したいデータ数−1」を設
定します。
CSIMA0のビット6（ATE0）とビット4（MASTER0）をセット（１）して， 自動通信モードでのマ
⑥
スタ動作を設定します。
⑦
CSIMA0のビット3（TXEA0）とビット2（RXEA0）をセット（1）して，送受信許可状態にします。
⑧
自動データ転送間隔指定レジスタ（ADTI0）にデータの送信間隔を設定します。
⑨
シリアル・トリガ・レジスタ0（CSIT0）のビット0（ATSTA0）をセット（1）すると，自動送受信
処理が起動されます。
注意
ポート・モード・レジスタとポート・レジスタの設定は，通信相手との関係を考慮して，
行ってください。
①から⑨の操作により，次のように動作します。
・自動データ転送アドレス・カウント・レジスタ0（ADTC0）で示されたバッファRAMのデータをSIOA0
に転送後，送信を行います（自動送受信動作の開始）。
・受信したデータは，ADTC0で示されたバッファRAMのアドレスへ書き込まれます。
・ADTC0がインクリメントされ，次のデータの送受信を行います。データの送受信は，ADTC0のイン
クリメント出力が自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）の設定値と一致する
ところまで行われます（自動送受信動作の終了）。ただし，CSIMA0のビット5（ATM0）に1を設定
（繰り返しモード）した場合は，ADTP0とADTC0が一致したあと，ADTC0がクリアされ，繰り返し
送受信動作が行われます。
・自動送受信動作が終了すると割り込み要求 (INTACSI) を発生し， CSIS0のビット0（TSF0）をク
リアします。
・引き続き次のデータを送信したい場合には，新しいデータをバッファRAMにセットし，ADTP0に「送
信したいデータ数−1」を設定します。データ数の設定後，ATSTA0をセット（１）します。
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第 17 章
シリアル・インタフェース CSIA0
（3）自動送受信の通信動作
（a）自動送受信モード
バッファRAMを用いることにより自動送受信を行うことができます。
（2）自動送受信データの設定を行うことによって，バッファRAMに格納したデータをSIOA0レジス
タを介してSCKA0の立ち下がりに同期してSOA0端子より出力します。
また，SIOA0レジスタを介してSCKA0の立ち上がりに同期して受信データをバッファRAMに格納し
ます。
データ転送は，次のいずれかを満たしたときにシリアル・ステータス・レジスタ0（CSIS0）のビッ
ト0（TSF0）= 0となり，転送が終了します。
・通信中止：CSIMA0レジスタのビット7（CSIAE0）= 0でリセット
・通信中断：CSIT0レジスタのビット1（ATSTP0）= 1と指定して1バイト分転送が完了
・ビットずれエラー：CSIS0レジスタのビット2（ERRE0）= 1のときに，ビット1（ERRF0）= 1と
なり1バイト分転送が完了
・ADTP0レジスタで指定した範囲の転送が完了
このとき，CSIAE0ビット= 0の場合を除き，割り込み要求信号（INTACSI）を発生します。
一度転送を終了させると，その続きから転送することができません。自動データ転送アドレス・カ
ウント・レジスタ0（ADTC0）を読み出し，どこまで転送が完了したかを確認し，再度（2）自動送受
信データの設定を行い，転送してください。
なお，ビジィ制御，ストローブ制御を行わない場合，BUSY0/BUZ/INTP7/P141, STB0/P145端子を
通常の入出力ポートとして使用できます。
自動送受信モードの動作タイミング例を図17−13に，動作フロー・チャートを図17−14に示します。
また，6バイト分送受信するときの内部バッファRAMの動作を図17−15, 17−16に示します。
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第 17 章
シリアル・インタフェース CSIA0
図17−13 自動送受信モードの動作タイミング例
インターバル
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
SIA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
ACSIIF
TSF0
注意1.
自動送受信モードでは，1バイト送受信後，内部バッファRAMへの書き込み／読み出しを行う
ため，次の送受信までの期間にインターバル時間が入ります。CPU処理と同時にバッファRAM
への書き込み／読み出しを行っていますので，インターバル時間は自動データ転送間隔指定
レジスタ0（ADTI0）とシリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0），
ビット4（BUSYE0）の設定値に依存します（（5）自動送受信のインターバル時間参照）。
2.
インターバル期間中にCPUのバッファRAMへのアクセスとシリアル・インタフェースCSIA0
のバッファRAMへのアクセスが競合した場合，自動データ転送間隔指定レジスタ0（ADTI0）
で設定したインターバル時間は伸びる可能性があります。
備考
ACSIIF ：割り込み要求フラグ
TSF0 ：シリアル・ステータス・レジスタ0（CSIS0）のビット0
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第 17 章
シリアル・インタフェース CSIA0
図17−14 自動送受信モードのフロー・チャート
開 始
CSIAE0に1を設定
通信速度を設定
内部バッファRAMに送信デー
タを書き込む注
ソフトウエア実行
ADTP0に送信データ・バイト数から
１を引いた値（ポインタ値）を設定
自動送受信モードの設定
ATSTA0に１を設定
内部バッファRAMからSIOA0
へ送信データを書き込む
送受信動作
ADTC0をインクリメント
ハードウエア実行
SIOA0から内部バッファRAM
に受信データを書き込む注
ADTP0 = ADTC0
No
Yes
TSF0 = 0
No
ソフトウエア実行
Yes
終 了
CSIAE0 ：シリアル動作モード指定レジスタ0（CSIMA0）のビット7
ADTP0 ：自動データ転送アドレス・ポイント指定レジスタ0
ADTI0
：自動データ転送間隔指定レジスタ0
ATSTA0 ：シリアル・トリガ・レジスタ0（CSIT0）のビット0
SIOA0 ：シリアルI/Oシフト・レジスタ0
ADTC0 ：自動データ転送アドレス・カウント・レジスタ0
TSF0
注
：シリアル・ステータス・レジスタ0（CSIS0）のビット0
バッファRAMへの書き込み時にウエイトが発生することがあります。詳細は第36章
ウエイトに
関する注意事項を参照してください。
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第 17 章
シリアル・インタフェース CSIA0
自動送受信モードで6バイト分送受信するとき（ATM0 = 0, RXEA0 = 1, TXEA0 = 1, ATE0 = 1），内
部バッファRAMは次のような動作をします。
（i） 自動送受信開始時（図17−15参照）
①
シリアル・トリガ・レジスタ0（CSIT0）のビット0（ATSTA0）に1を設定すると，内部バッ
ファRAMから送信データ1（T1）がSIOA0へ転送され，送受信動作が開始されます。
②
1バイト目の送受信が完了すると，SIOA0からバッファRAMへ受信データ1（R1）が転送さ
れ，自動データ転送アドレス・カウント・レジスタ0（ADTC0）がインクリメントされます。
③
次に内部バッファRAMから送信データ2（T2）がSIOA0へ転送されます。
図17−15 自動送受信モード時の内部バッファRAMの動作（自動送受信開始時）（1/2）
①
1バイト目送受信開始時
ＦＡ１ＦＨ
ＦＡ０５Ｈ
送信データ６（T6）
SIOA0
送信データ５（T5）
送信データ４（T4）
送信データ３（T3）
5
ADTP0
0
ADTC0
0
ACSIIF
送信データ２（T2）
ＦＡ００Ｈ
送信データ１（T1）
ＦＡ１ＦＨ
データ送信
ＦＡ０５Ｈ
送信データ６（T6）
送信データ１（T1） SIOA0
送信データ５（T5）
送信データ４（T4）
送信データ３（T3）
5
ADTP0
0
ADTC0
0
ACSIIF
送信データ２（T2）
ＦＡ００Ｈ
送信データ１（T1）
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第 17 章
シリアル・インタフェース CSIA0
図17−15 自動送受信モード時の内部バッファRAMの動作（自動送受信開始時）（2/2）
②
1バイト目送受信終了時
ＦＡ１ＦＨ
データ受信
ＦＡ０５Ｈ
受信データ１（R1） SIOA0
送信データ６（T6）
送信データ５（T5）
送信データ４（T4）
送信データ３（T3）
送信データ２（T2）
ＦＡ００Ｈ
5
ADTP0
0
ADTC0
0
ACSIIF
＋1
送信データ１（T1）
③
2バイト目送受信開始時
ＦＡ１ＦＨ
ＦＡ０５Ｈ
送信データ６（T6）
受信データ１（R1） SIOA0
送信データ５（T5）
送信データ４（T4）
送信データ３（T3）
5
ADTP0
1
ADTC0
0
ACSIIF
送信データ２（T2）
ＦＡ００Ｈ
受信データ１（R1）
（ii） 自動送受信完了時（図17−16参照）
①
6バイト目の送受信が完了すると，SIOA0から内部バッファRAMへ受信データ6（R6）が転
送され，ADTC0がインクリメントされます。
②
ADTP0とADTC0の値が一致すると，自動送受信が終了し，割り込み要求フラグ（ACSIIF）
がセットされます（INTACSI発生）。ADTC0とシリアル・ステータス・レジスタ0（CSIS0）
のビット0（TSF0）はクリアされます。
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第 17 章
シリアル・インタフェース CSIA0
図17−16 自動送受信モード時の内部バッファRAMの動作（自動送受信終了時）
①
6バイト目送受信終了時
ＦＡ１ＦＨ
データ受信
ＦＡ０５Ｈ
受信データ６（R6） SIOA0
送信データ６（T6）
受信データ５（R5）
受信データ４（R4）
受信データ３（R3）
受信データ２（R2）
ＦＡ００Ｈ
5
ADTP0
4
ADTC0
0
ACSIIF
＋1
受信データ１（R1）
②
自動送受信終了時
ＦＡ１ＦＨ
ＦＡ０５Ｈ
受信データ６（R6）
受信データ６（R6） SIOA0
受信データ５（R5）
受信データ４（R4）
受信データ３（R3）
ADTP0
5
一致
5
ADTC0
0
ACSIIF
受信データ２（R2）
ＦＡ００Ｈ
受信データ１（R1）
ＦＡ１ＦＨ
ＦＡ０５Ｈ
受信データ６（R6）
受信データ６（R6） SIOA0
受信データ５（R5）
受信データ４（R4）
受信データ３（R3）
5
ADTP0
5
ADTC0
1
ACSIIF
受信データ２（R2）
ＦＡ００Ｈ
受信データ１（R1）
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第 17 章
シリアル・インタフェース CSIA0
（b）自動送信モード
8ビット単位で，指定したデータの送信を実行する送信モードです。
シリアル通信は，シリアル動作モード指定レジスタ0（CSIMA0）のビット7（CSIAE0）が1，ビッ
ト6（ATE0）が1，ビット3（TXEA0）が1にセットされているとき，シリアル・トリガ・レジスタ0
（CSIT0）のビット0（ATSTA0）に1を設定することによって開始します。
最終バイト送信完了時には割り込み要求フラグ（ACSIIF）がセットされます。自動送信の終了は，
シリアル・ステータス・レジスタ0（CSIS0）のビット0（TSF0）でも判定できます。
なお，受信動作，ビジィ制御，ストローブ制御を行わない場合は，SIA0/P143, BUSY0/BUZ/INTP7/
P141, STB0/P145端子を通常の入出力ポートとして使用できます。
自動送信モードの動作タイミング例を図17−17に，動作フロー・チャートを図17−18に示します。
図17−17 自動送信モードの動作タイミング例
インターバル
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
ACSIIF
TSF0
注意1．自動送信モードでは，1バイト送信後，内部バッファRAMからの読み出しを行うため，次の送
信までの期間にインターバル時間が入ります。CPU処理と同時にバッファRAMからの読み出
しを行っていますので，インターバル時間は自動データ転送間隔指定レジスタ0（ADTI0）と
シリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0），ビット4（BUSYE0）の
設定値に依存します（（5）自動送受信のインターバル時間参照）。
2．インターバル期間中にCPUのバッファRAMへのアクセスとシリアル・インタフェースCSIA0
のバッファRAMへのアクセスが競合した場合，自動データ転送間隔指定レジスタ0（ADTI0）
で設定したインターバル時間は伸びる可能性があります。
備考
ACSIIF ：割り込み要求フラグ
TSF0 ：シリアル・ステータス・レジスタ0（CSIS0）のビット0
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第 17 章
シリアル・インタフェース CSIA0
図17−18 自動送信モードのフロー・チャート
開 始
CSIAE0に1を設定
通信速度を設定
内部バッファRAMに送信デー
タを書き込む注
ADTP0に送信データ・バイト数から
１を引いた値（ポインタ値）を設定
ソフトウエア実行
自動送信モードの設定
ATSTA0に１を設定
内部バッファRAMからSIOA0
へ送信データを書き込む
ADTC0をインクリメント
送信動作
ADTP0 = ADTC0
ハードウエア実行
No
Yes
TSF0 = 0
No
ソフトウエア実行
Yes
終 了
CSIAE0 ：シリアル動作モード指定レジスタ0（CSIMA0）のビット7
ADTP0 ：自動データ転送アドレス・ポイント・指定レジスタ0
ADTI0
：自動データ転送間隔指定レジスタ0
ATSTA0 ：シリアル・トリガ・レジスタ0（CSIT0）のビット0
SIOA0 ：シリアルI/Oシフト・レジスタ0
ADTC0 ：自動データ転送アドレス・カウント・レジスタ0
TSF0
注
：シリアル・ステータス・レジスタ0（CSIS0）のビット0
バッファRAMへの書き込み時にウエイトが発生することがあります。詳細は第36章
ウエイトに
関する注意事項を参照してください。
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第 17 章
シリアル・インタフェース CSIA0
（c）繰り返し送信モード
内部バッファRAMに格納したデータを繰り返し送信するモードです。
シリアル通信は，シリアル動作モード指定レジスタ0（CSIMA0）のビット7（CSIAE0）が1，ビッ
ト6（ATE0）が1，ビット5（ATM0）が1，ビット3（TXEA0）が1にセットされているとき，シリアル・
トリガ・レジスタ0（CSIT0）のビット0（ATSTA0）に1を設定することによって開始します。
自動送信モードの場合とは異なり，設定したバイト数を送信したあと，割り込み要求フラグ
（ACSIIF）はセットされず，自動データ転送アドレス・カウント・レジスタ0（ADTC0）がリセット（0）
され，内部バッファRAMの内容が再送信されます。
なお，受信動作，ビジィ制御，ストローブ制御を行わない場合には，SIA0/P143, BUSY0/BUZ/INTP7/
P141, STB0/P145端子を通常の入出力ポートとして使用できます。
繰り返し送信モードの動作タイミング例を図17−19に，動作フロー・チャートを図17−20に示しま
す。
図17−19 繰り返し送信モードの動作タイミング例
インターバル
インターバル
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
注意1.
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5
繰り返し送信モードでは，1バイト送信後，バッファRAMからの読み出しを行うため，次の送
信までの期間にインターバル時間が入ります。CPU処理と同時にバッファRAMからの読み出
しを行っていますので，インターバル時間は自動データ転送間隔指定レジスタ0（ADTI0）と
シリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0），ビット4（BUSYE0）の
設定値に依存します（（5）自動送受信のインターバル時間参照）。
2.
インターバル期間中にCPUのバッファRAMへのアクセスとシリアル・インタフェースCSIA0
のバッファRAMへのアクセスが競合した場合，自動データ転送間隔指定レジスタ0（ADTI0）
で設定したインターバル時間は伸びる可能性があります。
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第 17 章
シリアル・インタフェース CSIA0
図17−20 繰り返し送信モードのフロー・チャート
開 始
CSIAE0に1を設定
通信速度を設定
内部バッファRAMに送信デー
タを書き込む注
ソフトウエア実行
ADTP0に送信データ・バイト数から
１を引いた値（ポインタ値）を設定
繰り返し送信モードの設定
ATSTA0に１を設定
内部バッファRAMからSIOA0
へ送信データを書き込む
ADTC0をインクリメント
送信動作
ハードウエア実行
ADTP0 = ADTC0
No
Yes
ADTC0をリセット（0）
CSIAE0 ：シリアル動作モード指定レジスタ0（CSIMA0）のビット7
ADTP0 ：自動データ転送アドレス・ポイント指定レジスタ0
ADTI0
：自動データ転送間隔指定レジスタ0
ATSTA0 ：シリアル・トリガ・レジスタ0（CSIT0）のビット0
SIOA0 ：シリアルI/Oシフト・レジスタ0
ADTC0 ：自動データ転送アドレス・カウント・レジスタ0
注
バッファRAMへの書き込み時にウエイトが発生することがあります。詳細は第36章
ウエイトに
関する注意事項を参照してください。
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第 17 章
シリアル・インタフェース CSIA0
（d）データ・フォーマット
下記に示すように，SCKA0の立ち下がりに同期してデータが変化します。
データ長は8ビット固定であり，データ転送方向は，シリアル動作モード指定レジスタ0（CSIMA0）
のビット1（DIR0）の指定により切り替えることができます。
図17−21 CSIA0の送受信データのフォーマット
（a）MSBファーストの場合（DIR0ビット= 0）
SCKA0
SIA0
DO7
DO6
DO5
DO4
DO3
DO2
DO1
DO0
SOA0
DI7
DI6
DI5
DI4
DI3
DI2
DI1
DI0
（b）LSBファーストの場合（DIR0ビット= 1）
SCKA0
SIA0
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
SOA0
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
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第 17 章
シリアル・インタフェース CSIA0
（e）自動送受信の中断と再開
自動送受信中に送受信動作を一時的に中断したい場合，シリアル・トリガ・レジスタ0（CSIT0）の
ビット1（ATSTP0）に1を設定することにより動作の中断ができます。
このとき，8ビット・データ通信の途中では中断せず，必ず8ビット・データ通信が完了した時点で
中断します。
中断時には，8ビット目のデータを転送したあと，シリアル・ステータス・レジスタ0（CSIS0）の
ビット0（TSF0）が0になります。
注意1.
自動送受信中にHALT命令を実行すると，8ビット・データ通信の途中でも通信を中断し，HALT
モードになります。また，HALTモードを解除すると，自動送受信動作を中断箇所より再開し
ます。
2.
自動送受信動作を中断したとき，TSF0 = 1の間は動作モードを3線式シリアルI/Oモードに変
更しないでください。
図17−22 自動送受信の中断と再開
中断指示(ATSTP0 = 1）
中断
再開指示
（各レジスタ設定後，ATSTA0 = 1）
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
SIA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
ATSTP0：シリアル・トリガ・レジスタ0（CSIT0）のビット1
ATSTA0：CSIT0のビット0
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第 17 章
シリアル・インタフェース CSIA0
（4）同期制御
ビジィ制御およびストローブ制御は，マスタ・デバイスとスレーブ・デバイス間の送受信の同期をとる
ための機能です。
これらの機能を使用することにより，送受信中のビットずれの検出などが可能となります。
（a）ビジィ制御オプション
ビジィ制御は，スレーブ・デバイスがマスタ・デバイスにビジィ信号を出力することにより，その
ビジィ信号がアクティブな期間，マスタ・デバイスのシリアル送受信をウエイトさせることができる
機能です。
ビジィ制御オプションを使用する場合には，次に示す条件が必要です。
・シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）をセット（1）
・シリアル・ステータス・レジスタ0（CSIS0）のビット4（BUSYE0）をセット（1）
ビジィ制御オプションを使用した場合のマスタ・デバイスとスレーブ・デバイスとのシステム構成
を図17−23に示します。
図17−23 ビジィ制御オプション使用時のシステム構成
マスタ・デバイス
（78K0/KF2）
SCKA0
SOA0
SIA0
BUSY0
スレーブ・デバイス
SCKA
SIA
SOA
ビジィ出力
マスタ・デバイスは，スレーブ・デバイスが出力するビジィ信号をBUSY0/BUZ/INTP7/P141端子に
入力します。マスタ・デバイスはシリアル・クロックの立ち下がりに同期して，入力したビジィ信号
をサンプリングします。8ビット・データの送受信中にビジィ信号がアクティブになっても，ウエイト
はかかりません。8ビット・データの送受信が終了してから1クロック後のシリアル・クロックの立ち
上がり時にビジィ信号がアクティブであれば，その時点ではじめてビジィ入力が有効となり，それ以
降，ビジィ信号がアクティブな期間は送受信にウエイトがかかります。
ビジィ信号のアクティブ・レベルはCSIS0のビット3（BUSYLV0）で設定します。
BUSYLV0 = 1：アクティブ・ハイ
BUSYLV0 = 0：アクティブ・ロウ
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第 17 章
シリアル・インタフェース CSIA0
なお，ビジィ制御オプションを使用する場合，マスタ・モードに選択してください。スレーブ・モ
ードでは，ビジィ信号による制御はできません。
ビジィ制御オプションを使用したときの動作タイミング例を図17−24に示します。
注意
ビジィ制御は，自動データ転送間隔指定レジスタ0（ADTI0）によるインターバル時間の制
御とは同時に使用できません。
図17−24 ビジィ制御オプションを使用したときの動作タイミング例（BUSYLV0 = 1のとき）
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
SIA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
BUSY0
ウエイト
ACSIIF
ビジィ入力解除
ビジィ入力有効
TSF0
備考
ACSIIF ：割り込み要求フラグ
TSF0 ：シリアル・ステータス・レジスタ0（CSIS0）のビット0
ビジィ信号がインアクティブになると，ウエイトは解除されます。サンプリングされたビジィ信号
がインアクティブな場合，その次のシリアル・クロックの立ち下がりから，次の8ビット・データの送
受信が開始されます。
なお，ビジィ信号はシリアル・クロックとは非同期ですので，スレーブ側でビジィ信号をインアク
ティブにしても，それがサンプリングされるまでには最大で1クロック近くかかります。また，サンプ
リングされてからデータ転送が開始されるまでには0.5クロックかかります。
ウエイトを確実に解除するためには，SCKA0が立ち下がるまで，スレーブ側でビジィ信号をインア
クティブに保持してください。
図17−25にビジィ信号とウエイト解除についてのタイミング例を示します。この図では，送受信の
開始とともにビジィ信号をアクティブにした場合の例を示しています。
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第 17 章
シリアル・インタフェース CSIA0
図17−25 ビジィ信号とウエイトの解除（BUSYLV0 = 1のとき）
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
SIA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
BUSY0
（アクティブ・ハイ）
1.5クロック
（MAX.）
ビジィ信号サンプリング
の直後にインアクティブ
になった場合
ウエイト
ビジィ入力解除
ビジィ入力有効
（b）ビジィ＆ストローブ制御オプション
ストローブ制御は，マスタ・デバイスとスレーブ・デバイスとのデータ送受信の同期をとるための
機能です。8ビット送受信終了時に，マスタ・デバイスがSTB0/P145端子からストローブ信号を出力し
ます。これにより，スレーブ・デバイスはデータ送信終了タイミングを知ることができます。したが
って，シリアル・クロックにノイズがのってビットずれが発生した場合でも同期がとれ，ビットずれ
が次のバイト送信に影響しません。
ストローブ制御オプションを使用する場合には，次に示す条件が必要です。
・シリアル動作モード指定レジスタ0（CSIMA0）のビット6（ATE0）をセット（1）
・シリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0）をセット（1）
通常，ビジィ制御とストローブ制御はハンドシェーク用の信号として同時に使用します。この場合，
STB0/P145端子からストローブ信号を出力するとともに，BUSY0/BUZ/INTP7/P141端子をサンプリン
グし，ビジィ信号が入力されている間，送受信をウエイトさせることができます。
ストローブ信号は，シリアル・クロックの9クロック目の立ち下がりに同期して，STB0/P145端子か
ら1転送クロック分ハイ・レベルが出力されます。ビジィ信号は，8ビット・データの送受信が終了し
てから2クロック後のシリアル・クロックの立ち上がり時に検出されます。
ビジィ＆ストローブ制御を使用したときの動作タイミング例を図17−26に示します。
なお，ストローブ制御を使用した場合，送受信完了時にセットされる割り込み要求フラグ（ACSIIF）
は，ストローブ信号の出力後にセットされます。
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第 17 章
シリアル・インタフェース CSIA0
図17−26 ビジィ＆ストローブ制御オプションを使用したときの動作タイミング例（BUSYLV0 = 1のとき）
SCKA0
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
SIA0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
STB0
BUSY0
ACSIIF
ビジィ入力解除
ビジィ入力有効
TSF0
注意
TSF0がクリアされると，SOA0端子はロウ・レベルになります。
備考
ACSIIF ：割り込み要求フラグ
TSF0 ：シリアル・ステータス・レジスタ0（CSIS0）のビット0
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第 17 章
シリアル・インタフェース CSIA0
（c）ビジィ信号によるビットずれ検出機能
自動送受信動作中，マスタ・デバイスの出力するシリアル・クロック信号にノイズがのり，スレー
ブ・デバイス側のシリアル・クロックでビットずれが発生する場合があります。このとき，ストロー
ブ制御オプションを使用していないと，ビットずれが次のバイト送信に影響してしまいます。このよ
うな場合，マスタ側はビジィ制御オプションを使用して送信中にビジィ信号をチェックすることによ
り，ビットずれを検出できます。
ビジィ信号によるビットずれは，次のように検出します。
スレーブ側は，データ送受信の8回目のシリアル・クロックの立ち上がりのあとにビジィ信号を出力
します（このとき，ビジィ信号によるウエイトをかけたくない場合には，2クロック以内にビジィ信号
をインアクティブにします）。
マスタ側は，シリアル・ステータス・レジスタ0（CSIS0）のビット2（ERRE0）に1を設定すると，
シリアル・クロックの立ち下がりに同期してビジィ信号をサンプリングします。ビットずれが発生し
ていなければ，8回のサンプリングはすべてインアクティブになります。サンプリングして，アクティ
ブであればビットずれが発生したとみなし，エラー処理（シリアル・ステータス・レジスタ0（CSIS0）
のビット1（ERRF0）を1にセットし，通信を中断して割り込み要求信号（INTACSI）を出力）を行い
ます。
1バイトのデータ通信まで実行されてから通信は中断されますが，スレーブ信号の出力，ビジィ信号
によるウエイト，ADTI0指定のインターバル時間によるウエイトは実行されずに終了します。
ERRE0 = 0の場合，ビットずれを起こしてもERRF0 = 1になることはありません。
ビジィ信号によるビットずれ検出機能の動作タイミング例を図17−27に示します。
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第 17 章
シリアル・インタフェース CSIA0
図17−27 ビジィ信号によるビットずれ検出機能の動作タイミング例（BUSYLV0 = 1のとき）
SCKA0
（マスタ側）
ノイズによるビットずれ
SCKA0
（スレーブ側）
SOA0
D7 D6 D5 D4 D3 D2 D1 D0
D7
D7 D6 D5 D4 D3 D2 D1
D0
SIA0
D7 D6 D5 D4 D3 D2 D1 D0
D7
D7 D6 D5 D4 D3 D2 D1
D0
BUSY0
ACSIIF
CSIAE0
ERRF0
ビジィ検出しない
エラー割り込み要求発生
エラー検出
ACSIIF ：割り込み要求フラグ
CSIAE0 ：シリアル動作モード指定レジスタ0（CSIMA0）のビット7
ERRF0 ：シリアル・ステータス・レジスタ0（CSIS0）のビット1
R01UH0008JJ0401 Rev.4.01
2010.07.15
561
78 K0/Kx2
第 17 章
シリアル・インタフェース CSIA0
（5）自動送受信のインターバル時間
自動送受信機能を使用する場合，1バイト送受信後，内部バッファRAMからの書き込み／読み出しを行う
ため，次の送受信までの期間にインターバル時間が入ります。
自動送受信機能を内部クロックで動作させる場合，CPU処理と並行してバッファRAMとの書き込み／読
み出しを行うため，インターバル時間は，自動データ転送間隔指定レジスタ0（ADTI0）とシリアル・ステ
ータス・レジスタ0（CSIS0）のビット5（STBE0），ビット4（BUSYE0）の設定値に依存します。ADTI0
に0 0 Hを設定したとき，S T B E 0 , B U S Y E 0の設定によるインターバル時間が挿入されます。たとえ
ば，ADTI0 = 00H, STBE0 = BUSYE0 = 1の場合は，2クロック分のインターバル時間が挿入され，さらに
外部からのビジィ信号でインターバル時間を延長できます。ADTI0で2クロック分以上のインターバル時間
を設定した場合は，STBE0, BUSYE0の設定にかかわらず，ADTI0で設定したインターバル時間が挿入され，
BUSYE0 = 1の場合はさらに外部からのビジィ信号でインターバル時間を延長できます。
例
ADTI0 = 00Hで，ビジィ信号が発生していないときのインターバル時間
①
STBE0 = 1, BUSYE0 = 0の場合
シリアル・クロックの2クロック分のインターバル時間発生
②
STBE0 = 0, BUSYE0 = 1の場合
シリアル・クロックの1クロック分のインターバル時間発生
③
STBE0 = 1, BUSYE0 = 1の場合
シリアル・クロックの2クロック分のインターバル時間発生
図17−28 自動送受信のインターバル時間例（ADTI0 = 00H, STBE0 = 1, BUSYE0 = 0（2クロック分）のとき）
インターバル
SCKA0
SOA0
SIA0
D7 D6 D5 D4 D3 D2 D1
D0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
D7 D6 D5 D4 D3 D2 D1 D0
ACSIIF
ACSIIF：割り込み要求フラグ
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
第18章 シリアル・インタフェースIIC0
注意
シリアル・インタフェースIIC0と乗除算器は，割り込み要求ソースに対する各種フラグを兼用しているため，
同時に使用しないでください。
備考
乗除算器は，フラッシュ・メモリが48 Kバイト以上の78K0/Kx2マイクロコントローラの製品にのみ搭載して
います。
18. 1
シリアル・インタフェースIIC0の機能
シリアル・インタフェースIIC0は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
シリアル・インタフェースIIC0には，次の2種類のモードがあります。
（1）動作停止モード
シリアル転送を行わないときに使用するモードです。消費電力を低減できます。
（2）I2Cバス・モード（マルチマスタ対応）
シリアル・クロック（SCL0）とシリアル・データ・バス（SDA0）の2本のラインより，複数のデバイス
と8ビット・データ転送を行うモードです。
I2Cバス・フォーマットに準拠しており，マスタはスレーブに対して，シリアル・データ・バス上に“ス
タート・コンディション”，“アドレス”，“転送方向指定”，“データ”および“ストップ・コンディ
ション”を生成できます。スレーブは，受信したこれらの状態およびデータをハードウエアにより自動的
2
に検出します。この機能により応用プログラムのI Cバス制御部分を簡単にすることができます。
IIC0では，SCL0端子とSDA0端子はオープン・ドレーン出力で使用するため，シリアル・クロック・ラ
インおよびシリアル・データ・バス・ラインにはプルアップ抵抗が必要です。
図18−1に，シリアル・インタフェースIIC0のブロック図を示します。
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−1 シリアル・インタフェースIIC0のブロック図
内部バス
IIC状態レジスタ0（IICS0）
MSTS0 ALD0 EXC0 COI0 TRC0 ACKD0 STD0 SPD0
IICコントロール・レジスタ0
（IICC0）
IICE0 LREL0 WREL0 SPIE0 WTIM0 ACKE0 STT0 SPT0
スレーブ・アドレス・
レジスタ0（SVA0）
SDA0/
P61
IICシフト・レジスタ0
（IIC0）
DFC0
D Q
PM61
ストップ・コ
ンディション
生成回路
SOラッチ
CL01,
CL00
データ
保持時間
補正回路
TRC0
N-chオープン・
ドレーン出力
セット
一致信号
ノイズ
除去回路
スタート・コ
ンディション
生成回路
クリア
アクノリッジ
生成回路
出力制御
出力ラッチ
（P61）
ウエイク・アップ
制御回路
アクノリッジ検出回路
スタート・コンディション
検出回路
ストップ・コンディション
検出回路
SCL0/
P60
ノイズ
除去回路
DFC0
割り込み要求信号
発生回路
シリアル・クロック・
カウンタ
シリアル・クロック
制御回路
PM60
出力ラッチ
（P60）
IICS0.MSTS0,
EXC0, COI0
シリアル・クロック・
ウエイト制御回路
N-chオープン・
ドレーン出力
INTIIC0
IICシフト・
レジスタ0（IIC0）
IICC0.STT0, SPT0
IICS0.MSTS0, EXC0, COI0
fPRS
EXSCL0/
P62
バス状態
検出回路
プリスケーラ
CLD0 DAD0 SMC0 DFC0 CL01 CL00
CLX0
IICクロック選択
レジスタ0（IICCL0）
STCF
IIC機能拡張
レジスタ0（IICX0）
IICBSY STCEN IICRSV
IICフラグ・レジスタ0
（IICF0）
内部バス
備考
78K0/KB2の製品は，EXSCL0端子を搭載していません。
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第 18 章
シリアル・インタフェース IIC0
図18−2にシリアル・バス構成例を示します。
図18−2 I2Cバスによるシリアル・バス構成例
＋VDD ＋VDD
SDA0
スレーブCPU1
アドレス０
SCL0
シリアル・データ・バス
シリアル・クロック
SDA0
スレーブCPU2
SCL0
SDA0
SCL0
SDA0
…
SCL0
SDA0
SCL0
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マスタCPU2
アドレス１
スレーブCPU3
アドレス２
スレーブIC
アドレス３
…
マスタCPU1
スレーブIC
アドレスN
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78 K0/Kx2
18. 2
第 18 章
シリアル・インタフェース IIC0
シリアル・インタフェースIIC0の構成
シリアル・インタフェースIIC0は，次のハードウエアで構成されています。
表18−1 シリアル・インタフェースIIC0の構成
項
目
構
成
IICシフト・レジスタ0（IIC0）
レジスタ
スレーブ・アドレス・レジスタ0（SVA0）
IICコントロール・レジスタ0（IICC0）
制御レジスタ
IIC状態レジスタ0（IICS0）
IICフラグ・レジスタ0（IICF0）
IICクロック選択レジスタ0（IICCL0）
IIC機能拡張レジスタ0（IICX0）
ポート・モード・レジスタ6（PM6）
ポート・レジスタ6（P6）
（1）IICシフト・レジスタ0（IIC0）
IIC0は，シリアル・クロックに同期して，8ビットのシリアル・データを8ビットのパラレル・データに，
8ビットのパラレル・データを8ビットのシリアル・データに変換するレジスタです。IIC0は送信および受
信の両方に使用されます。
IIC0に対する書き込み／読み出しにより，実際の送受信動作が制御できます。
ウエイト期間中のIIC0への書き込みにより，ウエイトを解除し，データ転送を開始します。
IIC0は，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図18−3 IICシフト・レジスタ0（IIC0）のフォーマット
アドレス：FFA5H
略号
7
リセット時：00H R/W
6
5
4
3
2
1
0
IIC0
注意1.
2.
データ転送中はIIC0にデータを書き込まないでください。
IIC0には，ウエイト期間中にだけ，書き込み／読み出しをしてください。ウエイト期間中を除
く通信状態でのIIC0へのアクセスは禁止です。ただし，マスタになる場合は，通信トリガ・ビ
ット（STT0）をセット（1）したあと，1回書き込みできます。
★
3.
通信予約時は，ストップ・コンディションによる割り込み検出のあとにIIC0にデータを書き
込んでください。
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第 18 章
シリアル・インタフェース IIC0
（2）スレーブ・アドレス・レジスタ0（SVA0）
★
スレーブとして使用する場合に，自局アドレスの7ビット｛A6, A5, A4, A3, A2, A1, A0｝を格納するレジ
スタです。
SVA0レジスタは，8ビット・メモリ操作命令で設定します。
ただし，STD0 = 1（スタート・コンディション検出）のときの書き換えは禁止です。
リセット信号の発生により，00Hになります。
図18−4 スレーブ・アドレス・レジスタ0（SVA0）のフォーマット
アドレス：FFA7H
略号
7
リセット時：00H R/W
6
5
4
3
2
1
注
SVA0
注
0
0
ビット0は0固定です。
（3）SOラッチ
SOラッチは，SDA0端子出力レベルを保持するラッチです。
（4）ウエイク・アップ制御回路
スレーブ・アドレス・レジスタ0（SVA0）に設定したアドレス値と受信アドレスが一致した場合，また
は拡張コードを受信した場合に割り込み要求（INTIIC0）を発生させる回路です。
（5）プリスケーラ
使用するサンプリング・クロックを選択します。
（6）シリアル・クロック・カウンタ
送信／受信動作時に出力する，または入力されるシリアル・クロックをカウントし，8ビット・データの
送受信が行われたことを調べます。
（7）割り込み要求信号発生回路
割り込み要求信号（INTIIC0）の発生を制御します。
2
I C割り込み要求は，次の2つのトリガで発生します。
・シリアル・クロックの8クロック目または9クロック目の立ち下がり（WTIM0ビットで設定）
・ストップ・コンディション検出による割り込み要求発生（SPIE0ビットで設定）
備考
WTIM0ビット
：IICコントロール・レジスタ0（IICC0）のビット3
SPIE0ビット
：
〃
のビット4
（8）シリアル・クロック制御回路
マスタ・モード時に，SCL0端子に出力するクロックをサンプリング・クロックから生成します。
（9）シリアル・クロック・ウエイト制御回路
ウエイト・タイミングを制御します。
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第 18 章
シリアル・インタフェース IIC0
（10）アクノリッジ生成回路，ストップ・コンディション検出回路，スタート・コンディション検出回路，アク
ノリッジ検出回路
各状態の生成および検出を行います。
（11）データ保持時間補正回路
シリアル・クロックの立ち下がりに対するデータの保持時間を生成するための回路です。
（12）スタート・コンディション生成回路
STT0ビットがセット（1）されるとスタート・コンディションを生成します。
ただし通信予約禁止状態（IICRSVビット = 1）で，かつバスが解放されていない（IICBSYビット = 1）
場合には，スタート・コンディション要求は無視し，STCFビットをセット（1）します。
（13）ストップ・コンディション生成回路
SPT0ビットがセット（1）されるとストップ・コンディションを生成します。
（14）バス状態検出回路
スタート・コンディションおよびストップ・コンディションの検出により，バスが解放されているか，
解放されていないかを検出します。
ただし動作直後はバス状態を検出できないため，STCENビットにより，バス状態検出回路の初期状態を
設定してください。
備考
STT0ビット
：IICコントロール・レジスタ0（IICC0） のビット1
SPT0ビット
：
IICRSVビット
：IICフラグ・レジスタ0（IICF0） のビット0
IICBSYビット
：
〃
のビット6
STCFビット
：
〃
のビット7
STCENビット
：
〃
のビット1
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〃
のビット0
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18. 3
第 18 章
シリアル・インタフェース IIC0
シリアル・インタフェースIIC0を制御するレジスタ
シリアル・インタフェースIIC0は，次の7種類のレジスタで制御します。
・IICコントロール・レジスタ0（IICC0）
・IICフラグ・レジスタ0（IICF0）
・IIC状態レジスタ0（IICS0）
・IICクロック選択レジスタ0（IICCL0）
・IIC機能拡張レジスタ0（IICX0）
・ポート・モード・レジスタ6（PM6）
・ポート・レジスタ6（P6）
（1）IICコントロール・レジスタ0（IICC0）
2
2
I Cの動作許可／停止，ウエイト・タイミングの設定，その他I Cの動作を設定するレジスタです。
IICC0レジスタは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。ただし，SPIE0,
WTIM0, ACKE0ビットは，IICE0ビット = 0のとき，またはウエイト期間中に設定してください。またIICE0
ビットを”0”から”1”に設定するときに，これらのビットを同時に設定できます。
リセット信号の発生により，00Hになります。
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第 18 章
シリアル・インタフェース IIC0
図18−5 IICコントロール・レジスタ0（IICC0）のフォーマット（1/4）
R/W
アドレス：FFA6H リセット時：00H
略号
IICC0
7
6
5
4
3
2
1
0
IICE0
LREL0
WREL0
SPIE0
WTIM0
ACKE0
STT0
SPT0
I2Cの動作許可
IICE0
0
動作停止。IIC状態レジスタ0（IICS0）をリセット
1
動作許可。
注1
。内部動作も停止。
このビットのセット（1）は，必ずSCL0, SDA0ラインがハイ･レベルの状態で行ってください。
クリアされる条件（IICE0 = 0）
セットされる条件（IICE0 = 1）
・命令によるクリア
・命令によるセット
・リセット時
LREL0
通信退避
注2, 3
0
通常動作。
現在行っている通信から退避し，待機状態。実行後自動的にクリア（0）される。
1
自局に関係ない拡張コードを受信したときなどに使用する。
SCL0, SDA0ラインはハイ・インピーダンス状態になる。
IICコントロール・レジスタ0（IICC0），IIC状態レジスタ0（IICS0）のうち，次のフラグがクリア（0）される。
・STT0
・SPT0 ・MSTS0 ・EXC0 ・COI0 ・TRC0 ・ACKD0 ・STD0
次の通信参加条件が満たされるまでは，通信から退避した待機状態となる。
・ストップ・コンディション検出後，マスタとしての起動
・スタート・コンディション後のアドレス一致または拡張コード受信
クリアされる条件（LREL0 = 0）
セットされる条件（LREL0 = 1）
・実行後，自動的にクリア
・命令によるセット
・リセット時
WREL0
ウエイト解除
注2, 3
0
ウエイトを解除しない。
1
ウエイトを解除する。ウエイト解除後，自動的にクリアされる。
送信状態（TRC0 = 1）で，9クロック目のウエイト期間中にWREL0をセット（ウエイトを解除）した場合，SDA0ライン
をハイ・インピーダンス（TRC0 = 0）にします。
クリアされる条件（WREL0 = 0）
セットされる条件（WREL0 = 1）
・実行後，自動的にクリア
・命令によるセット
・リセット時
注1.
リセットされるのは，IICS0レジスタ，IICF0レジスタのSTCF0，IICBSYビット，IICCL0レジスタの
CLD0，DAD0ビットです。
2.
IICE0 = 0の状態では，このビットの信号は無効になります。
★
3.
LREL0, WREL0ビットの読み出し値は常に0になります。
★
注意
SCL0ラインがハイ･レベル，SDA0ラインがロウ・レベルの状態かつ，デジタル・フィルタ・オン
（IICCL0レジスタのDFC0 = 1）のときにI2Cを動作許可（IICE0 = 1）した場合，直後にスタート・コ
2
ンディションを検出してしまいます。I Cを動作許可（IICE0 = 1）したあと，連続して1ビット・メ
モリ操作命令により，LREL0をセット（1）してください。
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第 18 章
シリアル・インタフェース IIC0
図18−5 IICコントロール・レジスタ0（IICC0）のフォーマット（2/4）
注1
SPIE0
ストップ・コンディション検出による割り込み要求発生の許可／禁止
0
禁止
1
許可
クリアされる条件（SPIE0 = 0）
セットされる条件（SPIE0 = 1）
・命令によるクリア
・命令によるセット
・リセット時
WTIM0
注1
0
ウエイトおよび割り込み要求発生の制御
8クロック目の立ち下がりで割り込み要求発生。
マスタの場合
：8クロック出力後，クロック出力をロウ・レベルにしたままウエイト
スレーブの場合：8クロック入力後，クロックをロウ・レベルにしてマスタをウエイト
1
9クロック目の立ち下がりで割り込み要求発生。
マスタの場合
：9クロック出力後，クロック出力をロウ・レベルにしたままウエイト
スレーブの場合：9クロック入力後，クロックをロウ・レベルにしてマスタをウエイト
アドレス転送中はこのビットの設定にかかわらず，9クロック目の立ち下がりで割り込みが発生します。アドレス転送終
了後このビットの設定が有効になります。またマスタ時，アドレス転送中は9クロックの立ち下がりにウエイトが入りま
す。自局アドレスを受信したスレーブは，アクノリッジ（ACK）発生後の9クロック目の立ち下がりでウエイトに入りま
す。ただし拡張コードを受信したスレーブは，8クロック目の立ち下がりでウエイトに入ります。
クリアされる条件（WTIM0 = 0）
セットされる条件（WTIM0 = 1）
・命令によるクリア
・命令によるセット
・リセット時
ACKE0
アクノリッジ制御
注1,2
0
アクノリッジを禁止。
1
アクノリッジを許可。9クロック期間中にSDA0ラインをロウ・レベルにする。
クリアされる条件（ACKE0 = 0）
セットされる条件（ACKE0 = 1）
・命令によるクリア
・命令によるセット
・リセット時
注1.
2.
IICE0 = 0の状態では，このフラグの信号は無効になります。
アドレス転送中で，かつ拡張コードでない場合，設定値は無効です。
スレーブかつアドレスが一致した場合は，設定値に関係なくアクノリッジを生成します。
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第 18 章
シリアル・インタフェース IIC0
図18−5 IICコントロール・レジスタ0（IICC0）のフォーマット（3/4）
★
STT0
注
スタート・コンディション・トリガ
0
スタート・コンディションを生成しない。
1
バスが解放されているとき（待機状態，IICBSYビットが0のとき）：
セット（1）すると，スタート・コンディションを生成する（マスタとしての起動）。
第三者が通信中のとき：
・通信予約機能許可の場合（IICRSV = 0）
スタート・コンディション予約フラグとして機能する。セット（1）すると，バスが解放されたあと自動的
にスタート・コンディションを生成する。
・通信予約機能禁止の場合（IICRSV = 1）
セット（1）してもSTT0ビットはクリアされ，STT0クリア・フラグ（STCF）がセット（1）される。ス
タート・コンディションは生成しない。
ウエイト状態（マスタ時）：
ウエイトを解除してリスタート・コンディションを生成する。
セット・タイミングに関する注意
・マスタ受信の場合：転送中のセット（1）は禁止です。ACKE0 = 0に設定し，受信の最後であることをスレーブに伝え
たあとのウエイト期間中にだけセット（1）可能です。
・マスタ送信の場合：アクノリッジ期間中は，正常にスタート・コンディションが生成されないことがあります。9クロ
ック目出力後のウエイト期間中にセット（1）してください。
・ストップ・コンディション・トリガ（SPT0）と同時セット（1）することは禁止です。
・STT0ビットをセット（1）後，クリア（0）される前に再度セット（1）することは禁止です。
クリアされる条件（STT0 = 0）
セットされる条件（STT0 = 1）
・通信予約禁止状態でのSTT0ビットのセット（1）
・命令によるセット
・アービトレーションに負けたとき
・マスタでのスタート・コンディション生成
・LREL0 = 1（通信退避）によるクリア
・IICE0 = 0（動作停止）のとき
・リセット時
注
IICE0 = 0の状態では，このフラグの信号は無効になります。
備考1.
2.
ビット1（STT0）は，データ設定後に読み出すと0になっています。
IICRSV
：IICフラグ・レジスタ（IICF0）のビット0
STCF
：
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〃
のビット7
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第 18 章
★
シリアル・インタフェース IIC0
図18−5 IICコントロール・レジスタ0（IICC0）のフォーマット（4/4）
SPT0
ストップ・コンディション・トリガ
0
ストップ・コンディションを生成しない。
1
ストップ・コンディションを生成する（マスタとしての転送終了）。
セット・タイミングに関する注意
・マスタ受信の場合：転送中のセット（1）は禁止です。
ACKE0 = 0に設定し，受信の最後であることをスレーブに伝えたあとのウエイト期間中にだけセッ
ト（1）可能です。
・マスタ送信の場合：アクノリッジ期間中は，正常にストップ・コンディションが生成されないことがあります。9クロ
ック出力後のウエイト期間中にセットしてください。
・スタート・コンディション・トリガ（STT0）と同時にセット（1）することは禁止です。
・SPT0ビットのセット（1）は，マスタのときのみ行ってください。
・WTIM0 = 0設定時に，8クロック出力後のウエイト期間中にSPT0ビットをセット（1）すると，ウエイト解除後，9クロ
ック目のハイ・レベル期間中にストップ・コンディションを生成するので注意してください。8クロック出力後のウエ
イト期間中にWTIM0 = 0→1に設定し，9クロック目出力後のウエイト期間中にSPT0ビットをセット（1）してください。
・SPT0ビットをセット(1) 後，クリア（0）する前に，再度セット（1）することは禁止です。
クリアされる条件（SPT0 = 0）
セットされる条件（SPT0 = 1）
・アービトレーションに負けたとき
・命令によるセット
・ストップ・コンディション検出後，自動的にクリア
・LREL0 = 1（通信退避）によるクリア
・IICE0 = 0（動作停止）のとき
・リセット時
注意
IIC状態レジスタ0（IICS0）のビット3（TRC0） = 1（送信状態）のとき，9クロック目にIICC0
レジスタのビット5（WREL0）をセット（1）してウエイト解除すると，TRC0ビットをクリア
（受信状態）してSDA0ラインをハイ・インピーダンスにします。TRC = 1（送信状態）におけ
るウエイト解除は，IICシフト・レジスタ0（IIC0）への書き込みで行ってください。
備考
ビット0（SPT0）は，データ設定後に読み出すと0になっています。
（2）IIC状態レジスタ0（IICS0）
I2Cのステータスを表すレジスタです。
IICS0は，STT0 = 1およびウエイト期間中のみ，1ビット・メモリ操作命令または8ビット・メモリ操作命
令で読み出します。
リセット信号の発生により，00Hになります。
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第 18 章
シリアル・インタフェース IIC0
IICS0レジスタからデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロッ
注意
ク（fPRS）が停止しているときに，IICS0レジスタからデータを読み出さないでください。詳細は
第36章
ウエイトに関する注意事項を参照してください。
図18−6 IIC状態レジスタ0（IICS0）のフォーマット（1/3）
リセット時：00H R
アドレス：FFAAH
略号
IICS0
7
6
5
4
3
2
1
0
MSTS0
ALD0
EXC0
COI0
TRC0
ACKD0
STD0
SPD0
MSTS0
マスタの状態
0
スレーブ状態または通信待機状態。
1
マスタ通信状態。
クリアされる条件（MSTS0 = 0）
セットされる条件（MSTS0 = 1）
・ストップ・コンディション検出時
・スタート・コンディション生成時
・ALD0 = 1（アービトレーション負け）のとき
・LREL0 = 1（通信退避）によるクリア
・IICE0 = 1→0（動作停止）のとき
・リセット時
ALD0
アービトレーション負け検出
0
アービトレーションが起こっていない状態。またはアービトレーションに勝った状態。
1
アービトレーションに負けた状態。MSTS0ビットがクリアされる。
クリアされる条件（ALD0 = 0）
セットされる条件（ALD0 = 1）
・IICS0レジスタ読み出し後，自動的にクリア
注
・アービトレーションに負けたとき
・IICE0 = 1→0（動作停止）のとき
・リセット時
EXC0
拡張コード受信検出
0
拡張コードを受信していない。
1
拡張コードを受信している。
クリアされる条件（EXC0 = 0）
セットされる条件（EXC0 = 1）
・スタート・コンディション検出時
・受信したアドレス・データの上位4ビットが“0000”また
・ストップ・コンディション検出時
は“1111”のとき（8クロック目の立ち上がりでセット）
・LREL0 = 1（通信退避）によるクリア
・IICE0 = 1→0（動作停止）のとき
・リセット時
IICS0レジスタのほかのビットに対し1ビット・メモリ操作命令を実行した場合もクリアされます。
注
したがって，ALD0ビット使用時は，ほかのビットよりも先にデータをリードしてください。
備考
LREL0 ：IICコントロール・レジスタ0（IICC0）のビット6
IICE0 ：
R01UH0008JJ0401 Rev.4.01
2010.07.15
〃
のビット7
574
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−6 IIC状態レジスタ0（IICS0）のフォーマット（2/3）
COI0
アドレス一致検出
0
アドレスが一致していない。
1
アドレスが一致している。
クリアされる条件（COI0 = 0）
セットされる条件（COI0 = 1）
・スタート・コンディション検出時
・受信アドレスが自局アドレス（スレーブ・アドレス・レジ
・ストップ・コンディション検出時
スタ0（SVA0））と一致したとき（8クロック目の立ち上
・LREL0 = 1（通信退避）によるクリア
がりでセット）
・IICE0 = 1→0（動作停止）のとき
・リセット時
TRC0
送信／受信状態検出
0
受信状態（送信状態以外）。SDA0ラインをハイ・インピーダンスにする。
1
送信状態。SDA0ラインにSO0ラッチの値が出力できるようにする（1バイト目の9クロック目の立ち下がり以降
有効）。
クリアされる条件（TRC0 = 0）
セットされる条件（TRC0 = 1）
＜マスタ，スレーブ共通＞
＜マスタの場合＞
・ストップ・コンディション検出時
・スタート・コンディション生成時
・LREL0 = 1（通信退避）によるクリア
・1バイト目（アドレス転送時）のLSB（転送方向指定ビッ
・IICE0 = 1→0（動作停止）のとき
ト）に“0”（マスタ送信）を出力したとき
・WREL0 = 1（ウエイト解除）によるクリア
注
・ALD0 = 0→1（アービトレーション負け）のとき
★
＜スレーブの場合＞
・マスタからの1バイト目（アドレス転送時）のLSB（転送
・リセット時
方向指定ビット）に“1” （スレーブ送信）が入力された
・通信不参加の場合（MSTS0, EXC0, COI0 = 0）
とき
＜マスタの場合＞
・1バイト目のLSB（転送方向指定ビット）に“1”を出力し
たとき
＜スレーブの場合＞
・スタート・コンディション検出時
・1バイト目のLSB（転送方向指定ビット）に“0”を入力し
たとき
注
IIC状態レジスタ0（IICS0）のビット3（TRC0）= 1（送信状態）のとき，9クロック目にIICコント
ロール・レジスタ0（IICC0）のビット5（WREL0）をセット（1）してウエイトを解除すると，TRC0
をクリア（受信状態）してSDA0ラインをハイ・インピーダンスにします。TRC0 = 1（送信状態）
におけるウエイト解除は，IICシフト・レジスタ0への書き込みで行ってください。
備考
LREL0 ：IICコントロール・レジスタ0（IICC0）のビット6
IICE0 ：
R01UH0008JJ0401 Rev.4.01
2010.07.15
〃
のビット7
575
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−6 IIC状態レジスタ0（IICS0）のフォーマット（3/3）
ACKD0
アクノリッジ（ACK）検出
0
アクノリッジを検出していない。
1
アクノリッジを検出している。
クリアされる条件（ACKD0 = 0）
セットされる条件（ACKD0 = 1）
・ストップ・コンディション検出時
・SCL0ラインの9クロック目の立ち上がり時にSDA0ライン
・次のバイトの1クロック目の立ち上がり時
がロウ・レベルであったとき
・LREL0 = 1（通信退避）によるクリア
・IICE0 = 1→0（動作停止）のとき
・リセット時
STD0
スタート・コンディション検出
0
スタート・コンディションを検出していない。
1
スタート・コンディションを検出している。アドレス転送期間であることを示す。
クリアされる条件（STD0 = 0）
セットされる条件（STD0 = 1）
・ストップ・コンディション検出時
・スタート・コンディション検出時
・アドレス転送後の次のバイトの1クロック目の立ち上がり
時
・LREL0 = 1（通信退避）によるクリア
・IICE0 = 1→0（動作停止）のとき
・リセット時
SPD0
ストップ・コンディション検出
0
ストップ・コンディションを検出していない。
1
ストップ・コンディションを検出している。マスタでの通信が終了し，バスが解放されている。
クリアされる条件（SPD0 = 0）
セットされる条件（SPD0 = 1）
・このビットのセット後で，スタート・コンディション検出 ・ストップ・コンディション検出時
後の，アドレス転送バイトの1クロック目の立ち上がり時
・IICE0 = 1→0（動作停止）のとき
・リセット時
備考
LREL0 ：IICコントロール・レジスタ0（IICC0）のビット6
IICE0 ：
〃
のビット7
（3）IICフラグ・レジスタ0（IICF0）
I2Cの動作モードの設定と，I2Cバスの状態を表すレジスタです。
IICF0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。ただし，STT0クリ
ア・フラグ（STCF），I2Cパス状態フラグ（IICBSY）は読み出しのみ可能です。
IICRSVビットにより，通信予約機能の禁止／許可を設定します。
またSTCENビットにより，IICBSYビットの初期値を設定します。
2
IICRSV，STCENビットはI Cが動作禁止（IICコントロール・レジスタ0（IICC0）のビット7（IICE0） =
0）のときのみ書き込み可能です。動作許可後，IICF0レジスタは読み出し可能となります。
リセット信号の発生により，00Hになります。
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第 18 章
シリアル・インタフェース IIC0
図18−7 IICフラグ・レジスタ0（IICF0）のフォーマット
アドレス：FFABH リセット時：00H
略号
IICF0
R/W
注
7
6
5
4
3
2
STCF
IICBSY
0
0
0
0
1
0
STCEN IICRSV
STT0クリア・フラグ
STCF
0
スタート・コンディション発行。
1
スタート・コンディション発行できず，STT0フラグ・クリア。
クリアされる条件（STCF = 0）
セットされる条件（STCF = 1）
・STT0 = 1によるクリア
・通信予約禁止（IICRSV = 1）設定時にスタート・コンディ
・IICE0 = 0（動作停止）のとき
ション発行できず，STT0ビットがクリア（0）されたとき
・リセット時
2
IICBSY
I Cバス状態フラグ
0
バス解放状態（STCEN = 1時の通信初期状態）。
1
バス通信状態（STCEN = 0時の通信初期状態）。
クリアされる条件（IICBSY = 0）
セットされる条件（IICBSY = 1）
・ストップ・コンディション検出時
・スタート・コンディション検出時
・IICE0 = 0（動作停止）のとき
・STCEN = 0時のIICE0ビットのセット
・リセット時
STCEN
初期スタート許可トリガ
0
動作許可（IICE0 = 1）後，ストップ・コンディションの検出により，スタート・コンディションを生成許可。
1
動作許可（IICE0 = 1）後，ストップ・コンディションを検出せずに，スタート・コンディションを生成許可。
クリアされる条件（STCEN = 0）
セットされる条件（STCEN = 1）
・スタート・コンディション検出時
・命令によるセット
・リセット時
IICRSV
通信予約機能禁止ビット
0
通信予約許可。
1
通信予約禁止。
クリアされる条件（IICRSV = 0）
セットされる条件（IICRSV = 1）
・命令によるクリア
・命令によるセット
・リセット時
ビット6, 7はRead onlyです。
注
注意1.
2.
STCENビットへの書き込みは動作停止（IICE0 = 0）時のみ行ってください。
STCEN = 1とした場合，実際のバス状態にかかわらずバス解放状態（IICBSY = 0）と認識し
ますので，1回目のスタート・コンディションを発行（STT0 = 1）する場合は他の通信を破壊
しないように第三者の通信が行われていないことを確認する必要があります。
3.
備考
IICRSVビットへの書き込みは動作停止（IICE0 = 0）時のみ行ってください。
STT0
：IICコントロール・レジスタ0（IICC0）のビット1
IICE0
：
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〃
のビット7
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第 18 章
シリアル・インタフェース IIC0
（4）IICクロック選択レジスタ0（IICCL0）
2
I Cの転送クロックを設定するレジスタです。
IICCL0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。ただし，CLD0，
DAD0ビットは読み出しのみ可能です。SMC0，CL01，CL00ビットは，IIC機能拡張レジスタ0（IICX0）の
2
ビット0（CLX0）と組み合わせて設定します（18.3（6）I Cの転送クロックの設定方法を参照）。
IICCL0は，IICコントロール・レジスタ0（IICC0）のビット7（IICE0） = 0のときに設定してください。
リセット信号の発生により，00Hになります。
図18−8 IICクロック選択レジスタ0（IICCL0）のフォーマット
アドレス：FFA8H
リセット時：00H R/W
注
略号
7
6
5
4
3
2
1
0
IICCL0
0
0
CLD0
DAD0
SMC0
DFC0
CL01
CL00
SCL0端子のレベル検出（IICE0 = 1のときのみ有効）
CLD0
0
SCL0端子がロウ・レベルであることを検出
1
SCL0端子がハイ・レベルであることを検出
クリアされる条件（CLD0 = 0）
セットされる条件（CLD0 = 1）
・SCL0端子がロウ・レベルのとき
・SCL0端子がハイ・レベルのとき
・IICE0 = 0（動作停止）のとき
・リセット時
SDA0端子のレベル検出（IICE0 = 1のときのみ有効）
DAD0
0
SDA0端子がロウ・レベルであることを検出
1
SDA0端子がハイ・レベルであることを検出
クリアされる条件（DAD0 = 0）
セットされる条件（DAD0 = 1）
・SDA0端子がロウ・レベルのとき
・SDA0端子がハイ・レベルのとき
・IICE0 = 0（動作停止）のとき
・リセット時
SMC0
動作モードの切り替え
0
標準モードで動作
1
高速モードで動作
DFC0
デジタル・フィルタの動作の制御
0
デジタル・フィルタ・オフ
1
デジタル・フィルタ・オン
デジタル・フィルタは，高速モード時にのみ使用できます。
高速モード時はDFC0のセット（1）／クリア（0）により，転送クロックが変化することはありません。
デジタル・フィルタは，高速モード時にノイズ除去のために使用します。
注
ビット4, 5はRead Onlyです。
備考
IICE0：IICコントロール・レジスタ0（IICC0）のビット7
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第 18 章
シリアル・インタフェース IIC0
（5）IIC機能拡張レジスタ0（IICX0）
2
I Cの機能拡張を設定するレジスタです。
IICX0は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。CLX0ビットはIICク
ロック選択レジスタ0（IICCL0）のビット3，1，0（SMC0，CL01，CL00）と組み合わせて設定します（18.3
2
（6）I Cの転送クロックの設定方法を参照）。
IICX0は，IICコントロール・レジスタ0（IICC0）のビット7（IICE0） = 0のときに設定してください。
リセット信号の発生により，00Hになります。
IIC機能拡張レジスタ0（IICX0）のフォーマット
図18−9
R/W
アドレス：FFA9H リセット時：00H
略号
7
6
5
4
3
2
1
0
IICX0
0
0
0
0
0
0
0
CLX0
2
（6）I Cの転送クロックの設定方法
I2Cの転送クロック周波数（fSCL）は，次の計算式により求められます。
fSCL = 1/（m×T＋tR＋tF）
m = 12, 18, 24, 44, 66, 86（表18−2 選択クロックの設定参照）
T：1/fW
tR：SCL0立ち上がり時間
tF：SCL0立ち下がり時間
たとえば，fw = fPRS/2 = 4.19 MHz, m = 86, tR = 200 ns, tF = 50 nsの場合のI2Cの転送クロック周波数
（fSCL）は，次の計算式により求められます。
fSCL = 1/（86×238.7 ns＋200 ns＋50 ns）≒48.1 kHz
m×T＋tR＋tF
tR
m/2×T
tF
m/2×T
SCL0
SCL0反転
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SCL0反転
SCL0反転
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第 18 章
シリアル・インタフェース IIC0
選択クロックは，IICクロック選択レジスタ0（IICCL0）のビット3，1，0（SMC0，CL01，CL00）とIIC
機能拡張レジスタ0（IICX0）のビット0（CLX0）を組み合わせて設定します。
表18−2 選択クロックの設定
IICX0
IICCL0
選択クロック
転送クロック
設定可能な選択クロック
（fW/m）
（fW ）の範囲
注1,2
（fW ）
ビット0 ビット3 ビット1 ビット0
CLX0
SMC0
CL01
CL00
0
0
0
0
fPRS/2
fW/44
2.00 MHz∼4.19 MHz
0
0
0
1
fPRS/2
fW/86
4.19 MHz∼8.38 MHz
0
0
1
0
fPRS/4
動作モード
標準モード
（SMC0ビット = 0）
fW/86
注3,4
0
0
1
1
fEXSCL0
fW/66
6.4 MHz
0
1
0
1
0
x
fPRS/2
fW/24
4.00 MHz∼8.38 MHz
1
0
fPRS/4
fW/24
0
1
1
1
fEXSCL0
1
0
x
x
設定禁止
1
1
0
x
1
1
1
1
1
1
注3,4
高速モード
（SMC0ビット = 1）
fW/18
6.4 MHz
fPRS/2
fW/12
4.00 MHz∼4.19 MHz
0
fPRS/4
fW/12
1
設定禁止
高速モード
（SMC0ビット = 1）
注1. 周辺ハードウエア・クロック（fPRS）は，電源電圧と製品規格により，使用できる周波数が異なります。
従来規格品
拡張規格品
（μ PD78F05xx, 78F05xxD）
（μ PD78F05xxA, 78F05xxDA）
電源電圧
4.0 V≦VDD≦5.5 V
fPRS≦20 MHz
2.7 V≦VDD＜4.0 V
fPRS≦10 MHz
1.8 V≦VDD＜2.7 V
fPRS≦5 MHz
fPRS≦20 MHz
fPRS≦5 MHz
（標準品，(A) 水準品のみ）
（上述の表は，fPRS = fXH（XSEL = 1）の場合です）
2. 周辺ハードウエア・クロック（fPRS）が高速内蔵発振クロック（fXH）で動作している（XSEL = 0）場合，
CLX0, SMC0, CL01, CL00を次のように設定してください。
IICX0
IICCL0
選択クロック
転送クロック
設定可能な選択クロック
（fW ）
（fW/m）
（fW ）の範囲
ビット0 ビット3 ビット1 ビット0
CLX0
SMC0
CL01
CL00
0
0
0
0
fPRS/2
fW/44
3.8 MHz∼4.2 MHz
動作モード
標準モード
（SMC0ビット = 0）
0
1
0
x
fPRS/2
fW/24
高速モード
（SMC0ビット = 1）
3.
78K0/KB2の製品は，EXSCL0端子を搭載していないため，設定禁止です。
4.
CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロックが停止している
場合，およびSTOPモード時の場合，EXSCL0端子からの外部クロックで通信動作を開始させないでくださ
い。
動作許可（IICコントロール・レジスタ0（IICC0）のビット7（IICE0）= 1）する前に，CLX0, SMC0, CL01,
注意
2
CL00でI Cの転送クロック周波数を決定してください。転送クロック周波数を変更する場合は，一度IICE0
をクリア（0）してください。
x
：don’t care
2.
fPRS
：周辺ハードウエア・クロック周波数
3.
fEXSCL0 ：EXSCL0端子からの外部クロック周波数
備考1.
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第 18 章
シリアル・インタフェース IIC0
（7）ポート・モード・レジスタ6（PM6）
ポート6の入力／出力を1ビット単位で設定するレジスタです。
P60/SCL0端子をクロック入出力，P61/SDA0端子をシリアル・データ入出力として使用するとき，PM60,
PM61およびP60, P61の出力ラッチに0を設定してください。
IICE0（IICコントロール・レジスタ0（IICC0）のビット7）が0の場合，P60/SCL0端子およびP61/SDA0
端子はロウ・レベル出力（固定）となるため，出力モードへの切り替えは，IICE0に1を設定してから，行
ってください。
PM6は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図18−10 ポート・モード・レジスタ6（PM6）のフォーマット
アドレス：FF26H
リセット時：FFH R/W
略号
7
6
5
4
3
2
1
0
PM6
PM67
PM66
PM65
PM64
PM63
PM62
PM61
PM60
PM6n
P6n端子の入出力モードの選択（n = 0-7）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
備考
上記は，78K0/KF2製品のポート・モード・レジスタ6のフォーマットで
す。他の製品のポート・モード・レジスタ6のフォーマットについては，
5. 3 ポート機能を制御するレジスタ
（1）ポート・モード・レジス
タ（PMxx）を参照してください。
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18. 4
第 18 章
シリアル・インタフェース IIC0
I2Cバス・モードの機能
18. 4. 1 端子構成
シリアル・クロック端子（SCL0）と，シリアル・データ・バス端子（SDA0）の構成は，次のようになって
います。
（1）SCL0……シリアル・クロックを入出力するための端子。
マスタ，スレーブともに，出力はN-chオープン・ドレーン。入力はシュミット入力。
（2）SDA0……シリアル・データの入出力兼用端子。
マスタ，スレーブともに，出力はN-chオープン・ドレーン。入力はシュミット入力。
シリアル・クロック・ラインおよびシリアル・データ・バス・ラインは，出力がN-chオープン・ドレーンの
ため，外部にプルアップ抵抗が必要となります。
図18−11 端子構成図
スレーブ・デバイス
VDD
マスタ・デバイス
SCL0
SCL0
クロック出力
（クロック出力）
VDD
VSS
VSS
（クロック入力）
クロック入力
SDA0
SDA0
データ出力
データ出力
VSS
データ入力
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VSS
データ入力
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18. 5
第 18 章
シリアル・インタフェース IIC0
I2Cバスの定義および制御方法
2
I Cバスのシリアル・データ通信フォーマットおよび，使用する信号の意味について次に説明します。
2
I Cバスのシリアル・データ・バス上に生成されている“スタート・コンディション”，“アドレス”，“デー
タ”および“ストップ・コンディション”の各転送タイミングを図18−12に示します。
2
図18−12 I Cバスのシリアル・データ転送タイミング
SCL0
1-7
8
9
1-8
9
1-8
9
データ
ACK
データ
ACK
SDA0
スタート・
コンディション
アドレス
R/W ACK
ストップ・
コンディション
スタート・コンディション，スレーブ・アドレス，ストップ・コンディションはマスタが生成します。
アクノリッジ（ACK）は，マスタ，スレーブのどちらでも生成できます（通常，8ビット・データの受信側が出
力します）。
シリアル・クロック（SCL0）は，マスタが出力し続けます。ただし，スレーブはSCL0のロウ・レベル期間を
延長し，ウエイトを挿入できます。
18. 5. 1 スタート・コンディション
SCL0端子がハイ・レベルのときに，SDA0端子がハイ・レベルからロウ・レベルに変化するとスタート・コ
ンディションとなります。SCL0端子，SDA0端子のスタート・コンディションはマスタがスレーブに対してシ
リアル転送を開始するときに生成する信号です。スレーブとして使用する場合は，スタート・コンディション
を検出できます。
図18−13 スタート・コンディション
SCL0
H
SDA0
スタート・コンディションは，ストップ・コンディション検出状態（SPD0：IIC状態レジスタ0（IICS0）の
ビット0 = 1）のときにIICコントロール・レジスタ0（IICC0）のビット1（STT0）をセット（1）すると出力さ
れます。また，スタート・コンディションを検出すると，IICS0のビット1（STD0）がセット（1）されます。
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第 18 章
シリアル・インタフェース IIC0
18. 5. 2 アドレス
スタート・コンディションに続く7ビット・データはアドレスと定義されています。
アドレスは，マスタがバス・ラインに接続されている複数のスレーブの中から，特定のスレーブを選択する
ために出力する7ビット・データです。したがって，バス・ライン上のスレーブは，すべて異なるアドレスにし
ておく必要があります。
スレーブは，ハードウエアでこの条件を検出し，さらに，7ビット・データがスレーブ・アドレス・レジスタ
0（SVA0）と一致しているかを調べます。このとき，7ビット・データとSVA0レジスタの値が一致すると，そ
のスレーブが選択されたことになり，以後，マスタがスタート・コンディションまたはストップ・コンディシ
ョンを生成するまでマスタとの通信を行います。
図18−14 アドレス
SCL0
1
2
3
4
5
6
7
8
SDA0
A6
A5
A4
A3
A2
A1
A0
R/W
9
アドレス
注
INTIIC0
注
スレーブ動作時に自局アドレスまたは拡張コード以外を受信した場合は，INTIIC0は発生しません。
アドレスは，スレーブのアドレスと18. 5. 3 転送方向指定に説明する転送方向を合わせて8ビットとしてIIC
シフト・レジスタ0（IIC0）に書き込むと出力します。また，受信したアドレスはIIC0に書き込まれます。
なお，スレーブのアドレスは，IIC0レジスタの上位7ビットに割り当てられます。
18. 5. 3 転送方向指定
マスタは，7ビットのアドレスに続いて，転送方向を指定するための1ビット・データを送信します。
この転送方向指定ビットが0のとき，マスタがスレーブにデータを送信することを示します。また，転送方向
指定ビットが1のとき，マスタがスレーブからデータを受信することを示します。
図18−15 転送方向指定
SCL0
1
2
3
4
5
6
7
8
SDA0
A6
A5
A4
A3
A2
A1
A0
R/W
9
転送方向指定
INTIIC0
注
注
スレーブ動作時に自局アドレスまたは拡張コード以外を受信した場合は，INTIIC0は発生しません。
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第 18 章
シリアル・インタフェース IIC0
18. 5. 4 アクノリッジ（ACK）
アクノリッジ（ACK）によって，送信側と受信側におけるシリアル・データの状態を確認することができま
す。
受信側は，8ビット・データを受信するごとにアクノリッジを返します。
送信側は通常，8ビット・データ送信後，アクノリッジを受信します。受信側からアクノリッジが返されたと
き，受信が正しく行われたものとして処理を続けます。アクノリッジの検出は， IIC状態レジスタ0（IICS0）の
ビット2（ACKD0）で確認できます。
マスタが受信で最終データを受信したときはアクノリッジを返さず，ストップ・コンディションを生成しま
す。スレーブが受信でアクノリッジを返さないとき，マスタはストップ・コンディションまたはリスタート・
コンディションを出力し，送信を中止します。アクノリッジが返らない場合，次の要因が考えられます。
① 受信が正しく行われていない。
② 最終データの受信が終わっている。
③ アドレス指定した受信側が存在しない。
アクノリッジ生成は，受信側が9クロック目にSDA0ラインをロウ・レベルにすることによって行われます（正
常受信）。
IICコントロール・レジスタ0（IICC0）のビット2（ACKE0）をセット（1）することによって，アクノリッジ
が自動生成可能な状態になります。7ビットのアドレス情報に続く8ビット目のデータによりIICS0レジスタのビ
ット3（TRC0）が設定されます。受信（TRC0 = 0）の場合は，通常，ACKE0ビットをセット（1）してくださ
い。
スレーブ受信動作時（TRC0 = 0）にデータを受信できなくなったとき，または次のデータを必要としないと
きには，ACKE0ビットをクリア（0）し，マスタ側に受信ができないことを示してください。
マスタ受信動作時（TRC0 = 0）に，次のデータを必要としない場合，アクノリッジを生成しないようにACKE0
ビットをクリア（0）してください。これによって，スレーブ送信側にデータの終わりを知らせます（送信停止）。
図18−16 アクノリッジ
SCL0
1
2
3
4
5
6
7
8
9
SDA0
A6
A5
A4
A3
A2
A1
A0
R/W
ACK
自局アドレス受信時は，ACKE0ビットの値にかかわらずアクノリッジを自動生成します。自局アドレス以外
の受信時は，アクノリッジを生成しません（NACK）。
拡張コード受信時は，あらかじめACKE0ビットをセット（1）しておくことによってアクノリッジを生成しま
す。
データ受信時のアクノリッジ生成方法は，ウエイト・タイミングの設定により次のように異なります。
・8クロック・ウエイト選択時（IICC0レジスタのビット3（WTIM0） = 0）：
ウエイト解除を行う前にACKE0ビットをセット（1）することによって，SCL0端子の8クロック目の立
ち下がりに同期してアクノリッジを生成します。
・9クロック・ウエイト選択時（IICC0レジスタのビット3（WTIM0） = 1）：
あらかじめACKE0ビットをセット（1）することによって，アクノリッジを生成します。
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第 18 章
シリアル・インタフェース IIC0
18. 5. 5 ストップ・コンディション
SCL0端子がハイ・レベルのときに，SDA0端子がロウ・レベルからハイ・レベルに変化すると，ストップ・
コンディションとなります。
ストップ・コンディションは，マスタがスレーブに対してシリアル転送が終了したときに生成します。スレ
ーブとして使用する場合は，ストップ・コンディションを検出できます。
図18−17 ストップ・コンディション
SCL0
H
SDA0
ストップ・コンディションは，IICコントロール・レジスタ0（IICC0）のビット0（SPT0）をセット（1）す
ると発生します。また，ストップ・コンディションを検出するとIIC状態レジスタ0（IICS0）のビット0（SPD0）
がセット（1）され，IICC0レジスタのビット4（SPIE0）がセット（1）されている場合にはINTIIC0が発生しま
す。
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第 18 章
シリアル・インタフェース IIC0
18. 5. 6 ウエイト
ウエイトによっては，マスタまたはスレーブがデータの送受信のための準備中（ウエイト状態）であること
を相手に知らせます。
SCL0端子をロウ・レベルにすることにより，相手にウエイト状態を知らせます。マスタ，スレーブ両方のウ
エイト状態が解除されると，次の転送を開始できます。
図18−18 ウエイト（1/2）
（1）マスタは9クロック・ウエイト，スレーブは8クロック・ウエイト時
（マスタ：送信，スレーブ：受信，ACKE0 = 1）
マスタ
マスタはHi-Zに戻すが
スレーブはウエイト
（ロウ・レベル）している
IIC0
SCL0
6
7
8
９クロック目出力後
ウエイトする
IIC0データ・ライト（ウエイト解除）
9
1
2
3
スレーブ
８クロック目出力後
ウエイトする
IIC0←FFHまたはWREL0←1
IIC0
SCL0
ACKE0
H
転送ライン
マスタからの
ウエイト
スレーブからの
ウエイト
SCL0
6
7
8
SDA0
D2
D1
D0
R01UH0008JJ0401 Rev.4.01
2010.07.15
9
ACK
1
2
3
D7
D6
D5
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第 18 章
シリアル・インタフェース IIC0
図18−18 ウエイト（2/2）
（2）マスタ，スレーブとも9クロック・ウエイト時
（マスタ：送信，スレーブ：受信，ACKE0 = 1）
マスタ
マスタ，スレーブとも９クロック
出力後ウエイトする
IIC0データ・ライト（ウエイト解除）
IIC0
6
SCL0
7
8
9
1
2
スレーブ
3
IIC0←FFHまたはWREL0←1
IIC0
SCL0
ACKE0
H
マスタおよび
スレーブからの スレーブからの
ウエイト
ウエイト
転送ライン
SCL0
6
7
8
9
SDA0
D2
D1
D0
ACK
1
D7
2
3
D6
D5
事前に設定されたACKE0に従い，生成される
備考
ACKE0 ：IICコントロール・レジスタ0（IICC0）のビット2
WREL0 ：
〃
のビット5
ウエイトは，IICコントロール・レジスタ0（IICC0）のビット3（WTIM0）の設定により自動的に発生し
ます。
通常，受信側はIICC0レジスタのビット5（WREL0） = 1またはIICシフト・レジスタ0（IIC0）にFFHを
書き込むとウエイトを解除し，送信側はIIC0レジスタにデータを書き込むとウエイトを解除します。
マスタの場合は，次の方法でもウエイトを解除できます。
・IICC0レジスタのビット1（STT0） = 1
・IICC0レジスタのビット0（SPT0） = 1
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第 18 章
シリアル・インタフェース IIC0
18. 5. 7 ウエイト解除方法
I2Cでは，通常，次のような処理でウエイトを解除できます。
・IICシフト・レジスタ0（IIC0）へのデータ書き込み
・IICコントロール・レジスタ0（IICC0）のビット5（WREL0）のセット（ウエイト解除）
・IIC0レジスタのビット1（STT0）のセット（スタート・コンディションの生成）
注
・IIC0レジスタのビット0（SPT0）のセット（ストップ・コンディションの生成）
注
注
マスタのみ。
これらのウエイト解除処理を実行した場合，I2Cはウエイトを解除し，通信が再開されます。
ウエイトを解除してデータ（アドレスを含む）を送信する場合には，IIC0レジスタにデータを書き込んでくだ
さい。
ウエイト解除後にデータを受信する場合，またはデータ送信を完了する場合には，IIC0コントロール・レジス
タ0（IICC0）のビット5（WREL0）をセット（1）してください。
ウエイト解除後にリスタート・コンディションを生成する場合には，IICC0レジスタのビット1（STT0）をセ
ット（1）してください。
ウエイト解除後にストップ・コンディションを生成する場合には，IICC0レジスタのビット0（SPT0）をセッ
ト（1）してください。
1回のウエイト状態に対して1回だけ解除処理を実行してください。
たとえば，WREL0ビットにセット（1）によるウエイト解除後，IIC0レジスタへのデータ書き込みを実施した
場合には，SDA0ラインの変化タイミングとIIC0への書き込みタイミングの競合により，SDA0ラインへの出力
データが間違った値になる可能性があります。
このような処理以外でも，通信を途中で中止した場合には，IICE0ビットをクリア（0）すると通信を停止す
るので，ウエイトを解除できます。
2
I Cバスの状態がノイズなどによりデッド・ロックしてしまった場合には，IICC0レジスタのビット6（LREL0）
をセット（1）すると通信から退避するので，ウエイトを解除できます。
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シリアル・インタフェース IIC0
18. 5. 8 割り込み要求（INTIIC0）発生タイミングおよびウエイト制御
IICコントロール・レジスタ0（IICC0）のビット3（WTIM0）の設定で，表18−3に示すタイミングでINTIIC0
が発生し，また，ウエイト制御を行います。
表18−3 INTIIC0発生タイミングおよびウエイト制御
WTIM0
スレーブ動作時
アドレス
0
1
注1.
9
9
注1,
2
注1,
2
データ受信
8
9
マスタ動作時
データ送信
注2
注2
8
9
注2
注2
アドレス
データ受信
データ送信
9
8
8
9
9
9
スレーブのINTIIC0信号およびウエイトは，スレーブ・アドレス・レジスタ0（SVA0）に設定してい
るアドレスと一致したときにのみ，9クロック目の立ち下がりで発生します。
また，このとき，IICC0レジスタのビット2（ACKE0）の設定にかかわらず，アクノリッジが生成さ
れます。拡張コードを受信したスレーブは8クロック目の立ち下がりでINTIIC0を発生します。
ただし，リスタート後にアドレス不一致になった場合には，9クロック目の立ち下がりでINTIIC0を発
生しますが，ウエイトは発生しません。
2.
スレーブ・アドレス・レジスタ0（SVA0）と受信したアドレスが一致せず，かつ拡張コードを受信
していない場合は，INTIIC0もウエイトも発生しません。
備考
表中の数字は，シリアル・クロックのクロック数を示しています。また，割り込み要求，ウエイト
制御ともにシリアル・クロックの立ち下がりに同期します。
（1）アドレス送受信時
・スレーブ動作時：WTIM0ビットにかかわらず，上記の注1, 2の条件により，割り込みおよびウエイト・
タイミングが決まります。
・マスタ動作時 ：WTIM0ビットにかかわらず，割り込みおよびウエイト・タイミングは，9クロック目
の立ち下がりで発生します。
（2）データ受信時
・マスタ／スレーブ動作時：WTIM0ビットにより，割り込みおよびウエイト・タイミングが決まります。
（3）データ送信時
・マスタ／スレーブ動作時：WTIM0ビットにより，割り込みおよびウエイト・タイミングが決まります。
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シリアル・インタフェース IIC0
（4）ウエイト解除方法
ウエイトの解除方法には次の4つがあります。
・IICシフト・レジスタ0（IIC0）へのデータ書き込み
・IICコントロール・レジスタ0（IICC0）のビット5（WREL0）のセット（ウエイト解除）
・IIC0レジスタのビット1（STT0）のセット（スタート・コンディションの生成）
注
・IIC0レジスタのビット0（SPT0）のセット（ストップ・コンディションの生成）
注
注
マスタのみ。
8クロック・ウエイト選択（WTIM0 = 0）時は，ウエイト解除前にアクノリッジの生成の有無を決定する
必要があります。
（5）ストップ・コンディション検出
INTIIC0は，ストップ・コンディションを検出すると発生します（SPIE0 = 1のときのみ）。
18. 5. 9 アドレスの一致検出方法
I2Cバス・モードでは，マスタがスレーブ・アドレスを送信することにより，特定のスレーブ・デバイスを選
択できます。
アドレス一致は，ハードウエアで自動的に検出できます。スレーブ・アドレス・レジスタ0（SVA0）に自局
アドレスを設定した場合，マスタから送信されたスレーブ・アドレスとSVA0に設定したアドレスが一致したと
き，または拡張コードを受信した場合だけ，INTIIC0割り込み要求が発生します。
18. 5. 10 エラーの検出
I2Cバス・モードでは，送信中のシリアル・バス（SDA0）の状態が，送信しているデバイスのIICシフト・レ
ジスタ0（IIC0）にも取り込まれるため，送信開始前と送信終了後のIIC0データを比較することにより，送信エ
ラーを検出できます。この場合，2つのデータが異なっていれば送信エラーが発生したものと判断します。
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18. 5. 11 拡張コード
（1）受信アドレスの上位4ビットが“0000”と“1111”のときを拡張コード受信として，拡張コード受信フラ
グ（EXC0）をセット（1）し，8クロック目の立ち下がりで割り込み要求（INTIIC0）を発生します。
スレーブ・アドレス・レジスタ0（SVA0）に格納された自局アドレスは影響しません。
（2）10ビット・アドレス転送で，SVA0レジスタに“11110xx0”を設定し，マスタから“11110xx0”が転送さ
れてきた場合は，次のようになります。ただし割り込み要求（INTIIC0）は，8クロック目の立ち下がりで発
生します。
・上位4ビット・データの一致 ：EXC0 = 1
・7ビット・データの一致
備考
：COI0 = 1
EXC0
：IIC状態レジスタ0（IICS0）のビット5
COI0
：
〃
のビット4
（3）割り込み要求発生後の処理は，拡張コードに続くデータによって異なるため，ソフトウエアで行います。
スレーブ動作時に，拡張コードを受信した場合は，アドレス不一致でも通信に参加しています。
たとえば拡張コード受信後，スレーブとして動作したくない場合は，IICコントロール・レジスタ0（IICC0）
のビット6（LREL0） = 1に設定してください。次の通信待機状態にします。
表18−4 主な拡張コードのビットの定義
スレーブ・アドレス
R/Wビット
説
明
0000
000
0
ジェネラル・コール・アドレス
1111
0 xx
0
10ビット・スレーブ・アドレス指定（アドレス認証時）
1111
0 xx
1
10ビット・スレーブ・アドレス指定（アドレス一致後，リード・
コマンド発行時）
備考
2
上記以外の拡張コードについては，NXP社発行のI Cバスの仕様書を参照してください。
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18. 5. 12 アービトレーション
複数のマスタがスタート・コンディションを同時に生成した場合（STD0 = 1になる前にSTT0 = 1にしたとき），
データが異なるまでクロックの調整をしながら，マスタ通信を行います。この動作をアービトレーションと呼
びます。
アービトレーションに負けたマスタは，アービトレーションに負けたタイミングで，IIC状態レジスタ0
（IICS0）のアービトレーション負けフラグ（ALD0）をセット（1）し，SCL0, SDA0ラインともハイ・インピー
ダンス状態にしてバスを解放します。
アービトレーションに負けたことは，次の割り込み要求発生タイミング（8または9クロック目，ストップ・
コンディション検出など）で，ソフトウエアでALD0 = 1になっていることで検出します。
2
割り込み要求発生タイミングについては，18. 5. 17 I C割り込み要求（INTIIC0）の発生タイミングを参照し
てください。
備考
STD0 ：IIC状態レジスタ0（IICS0）のビット1
STT0 ：IICコントロール・レジスタ0（IICC0）のビット1
図18−19 アービトレーション・タイミング例
マスタ1
SCL0
SDA0
マスタ2
Hi-Z
Hi-Z
マスタ１アービトレーション負け
SCL0
SDA0
転送ライン
SCL0
SDA0
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表18−5 アービトレーション発生時の状態と割り込み要求発生タイミング
アービトレーション発生時の状態
アドレス送信中
割り込み要求発生タイミング
バイト転送後8または9クロック目の立ち下がり
注1
アドレス送信後のリード／ライト情報
拡張コード送信中
拡張コード送信後のリード／ライト情報
データ送信中
データ送信後のアクノリッジ転送期間中
データ転送中，リスタート・コンディション検出
注2
データ転送中，ストップ・コンディション検出
ストップ・コンディション生成時（SPIE0 = 1時）
リスタート・コンディションを生成しようとしたがデータがロウ・レベル
バイト転送後8または9クロック目の立ち下がり
注1
注2
リスタート・コンディションを生成しようとしたがストップ・コンディシ ストップ・コンディション生成時（SPIE0 = 1時）
ョン検出
ストップ・コンディションを生成しようとしたがデータがロウ・レベル
バイト転送後8または9クロック目の立ち下がり
注1
リスタート・コンディションを生成しようとしたがSCL0がロウ・レベル
注1.
WTIM0ビット（IICコントロール・レジスタ0（IICC0）のビット3）= 1の場合には，9クロック目の立ち下が
りタイミングで割り込み要求を発生します。WTIM0 = 0および拡張コードのスレーブ・アドレス受信時には，
8クロック目の立ち下がりタイミングで割り込み要求を発生します。
2.
備考
アービトレーションが起こる可能性がある場合，マスタ動作ではSPIE0 = 1に設定してください。
SPIE0：IICコントロール・レジスタ0（IICC0）のビット 4
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18. 5. 13 ウエイク・アップ機能
I2Cのスレーブ機能で，自局アドレスと拡張コードを受信したときに割り込み要求信号（INTIIC0）を発生する
機能です。
アドレスが一致しないときは不要なINTIIC0信号を発生せず，効率よく処理できます。
スタート・コンディションを検出すると，ウエイク・アップ待機状態となります。マスタ（スタート・コン
ディションを生成した場合）でも，アービトレーション負けでスレーブになる可能性があるため，アドレスを
送信しながらウエイク・アップ待機状態になります。
ただしストップ・コンディションを検出すると，ウエイク・アップ機能に関係なく，IICコントロール・レジ
スタ0（IICC0）のビット4（SPIE0）の設定によって，割り込み要求の発生許可／禁止が決定します。
18. 5. 14 通信予約
（1）通信予約機能許可の場合（IICフラグ・レジスタ0（IICF0）のビット0（IICRSV） = 0）
バスに不参加の状態で，次にマスタ通信を行いたい場合は，通信予約を行うことにより，バス解放時に
スタート・コンディションを送信できます。この場合のバスの不参加とは次の2つの状態を含みます。
・アービトレーションでマスタにもスレーブにもなれなかった場合
・拡張コードを受信してスレーブとして動作しない（アクノリッジを返さず，IICコントロール・レジスタ0
（IICC0）のビット6（LREL0） = 1でバスを解放した）とき
バスに不参加の状態で，IICC0のビット1（STT0）をセット（1）すると，バスが解放されたあと（スト
ップ・コンディション検出時）に，自動的にスタート・コンディションを生成し，ウエイト状態になりま
す。
IICC0のビット4（SPIE0）をセット（1）し，割り込み要求信号（INTIIC0）発生でバスの解放を検出（ス
トップ・コンディション検出）したあと，IICシフト・レジスタ0（IIC0）にアドレスを書き込むと，自動的
にマスタとしての通信を開始します。ストップ・コンディションを検出する前に，IIC0に書き込まれたデー
タは，無効です。
STT0をセット（1）したとき，スタート・コンディションとして動作するか通信予約として動作するか
はバスの状態により決定されます。
・バスが解放されているとき………………………スタート・コンディション生成
・バスが解放されていないとき（待機状態）……通信予約
通信予約として動作するのかどうかは，STT0ビットをセット（1）し，ウエイト時間をとったあと，MSTS0
ビット（IIC状態レジスタ0（IICS0）のビット7）で確認します。
ウエイト時間は，表18−6に示す時間をソフトウエアにより確保してください。
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第 18 章
シリアル・インタフェース IIC0
表18−6 ウエイト時間
CLX0
SMC0
CL01
CL00
0
0
0
0
46クロック
0
0
0
1
86クロック
0
0
1
0
172クロック
0
0
1
1
34クロック
0
1
0
0
30クロック
0
1
0
1
0
1
1
0
60クロック
0
1
1
1
12クロック
1
1
0
0
18クロック
1
1
0
1
1
1
1
0
ウエイト時間
36クロック
通信予約のタイミングを図18−20に示します。
図18−20 通信予約のタイミング
ハードウエア処理
SCL0
1
2
IIC0の
ライト
STT0=1
プログラム処理
3
SPD0，
INTIIC0
のセット
通信
予約
4
5
6
7
8
STD0
のセット
9
1
2
3
4
5
6
SDA0
バスを占有していた
マスタが生成
備考
IIC0 ：IICシフト・レジスタ0
STT0 ：IICコントロール・レジスタ0（IICC0）のビット1
STD0 ：IIC状態レジスタ0（IICS0）のビット1
SPD0 ：
〃
のビット0
通信予約は次のタイミングで受け付けられます。IIC状態レジスタ0（IICS0）のビット1（STD0） = 1に
なったあと，ストップ・コンディション検出までにIICコントロール・レジスタ0（IICC0）のビット1（STT0）
= 1で通信予約をします。
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第 18 章
シリアル・インタフェース IIC0
図18−21 通信予約受け付けタイミング
SCL0
SDA0
STD0
SPD0
待機状態
図18−22に通信予約の手順を示します。
図18−22 通信予約の手順
DI
SET1 STT0
；STT0フラグをセット（通信予約）
通信予約の定義
；通信予約中であることを定義する
（任意のRAMにユーザ・フラグを
定義し，セットする）
ウエイト
（通信予約）注
Yes
MSTS0 = 0?
；ソフトウエアによってウエイト
時間（表18−6参照）を確保
；通信予約の確認
No
（スタート・コンディション生成）
通信予約を解除
MOV IIC0, #××H
；ユーザ・フラグをクリアする
；IIC0ライト動作
EI
注
通信予約動作時は，ストップ・コンディション割り込み要求でIICシフト・レジスタ0（IIC0）への書き
込みを実行します。
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第 18 章
備考
STT0
シリアル・インタフェース IIC0
：IICコントロール・レジスタ0（IICC0）のビット1
MSTS0 ：IIC状態レジスタ0（IICS0）のビット7
IIC0
：IICシフト・レジスタ0
（2）通信予約機能禁止の場合（IICフラグ・レジスタ0（IICF0）のビット0（IICRSV） = 1）
バスが通信中で，この通信に不参加の状態でIICコントロール・レジスタ0（IICC0）のビット1（STT0）
をセット（1）すると，この要求を拒絶しスタート・コンディションを生成しません。この場合のバスの不
参加とは次の2つの状態を含みます。
・アービトレーションでマスタにもスレーブにもなれなかった場合
・拡張コードを受信してスレーブとして動作しない（アクノリッジを返さず，IICC0レジスタのビット6
（LREL0） = 1でバスを解放した）とき。
スタート・コンディションが生成されたかまたは拒絶されたかは，STCFフラグ（IICF0のビット7）で確
認できます。STT0 = 1としてからSTCFフラグがセット（1）されるまで表18−7に示す時間がかかります
ので，ソフトウエアによりこの時間を確保してください。
表18−7 ウエイト時間
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CL01
CL00
ウエイト時間
0
0
6クロック
0
1
6クロック
1
0
12クロック
1
1
3クロック
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第 18 章
シリアル・インタフェース IIC0
18. 5. 15 その他の注意事項
（1） STCEN（IICフラグ・レジスタ0（IICF0）のビット1） = 0の場合
I2C動作許可（IICE0 = 1）直後，実際のバス状態にかかわらず通信状態（IICBSYフラグ（IICF0のビット
6） = 1）と認識します。ストップ・コンディションを検出していない状態からマスタ通信を行おうとする
場合は，まずストップ・コンディションを生成し，バスを解放してからマスタ通信を行ってください。
マルチマスタでは，バスが解放されていない（ストップ・コンディションを検出していない）状態では，
マスタ通信を行うことができません。
ストップ・コンディションの生成は次の順番で行ってください。
①
IICクロック選択レジスタ0（IICCL0）を設定する
②
IICコントロール・レジスタ0（IICC0）のビット7（IICE0）をセット（1）する
③
IICC0のビット0（SPT0）をセット（1）する
（2） STCEN = 1の場合
I2C動作許可（IICE0 = 1）直後，実際のバス状態にかかわらず解放状態（IICBSY = 0）と認識しますので，
1回目のスタート・コンディションを生成（STT0（IICコントロール・レジスタ0（IICC0）のビット1） = 1）
する場合は，ほかの通信を破壊しないようにバスが解放されていることを確認する必要があります。
（3） すでに他者との間でI2C通信が行われている場合
2
SDA0端子がロウ・レベルで，かつSCL0端子がハイ・レベルのときに，I C動作を許可して通信に途中参
2
加すると，I CのマクロはSDA0端子がハイ・レベルからロウ・レベルに変化したと認識（スタート・コン
ディション検出）します。このときにバス上の値が拡張コードと認識できる値の場合は，アクノリッジを
2
返し，他者との間のI2C通信を妨害してしまいます。これを回避するために，次の順番でI Cを起動してくだ
さい。
①
IICC0レジスタのビット4（SPIE0）をクリア（0）し，ストップ・コンディション検出による割り込み
要求信号（INTIIC0）発生を禁止する
2
②
IICC0レジスタのビット7（IICE0）をセット（1）し，I Cの動作を許可する
③
スタート・コンディションを検出するまで待つ
④
アクノリッジを返すまで（IICE0ビットをセット（1）してから，4∼80クロック中）に，IICC0レジス
タのビット6（LREL0）をセット（1）にし，強制的に検出を無効とする
（4） 動作許可（IICE0 = 1）する前に，SMC0, CL01, CL00ビット（IICL0レジスタのビット3, 1, 0），CLX0ビ
ット（IICX0レジスタのビット0）で転送クロック周波数を決定してください。転送クロック周波数を変更す
る場合は，一度IICE0ビットをクリア（1）してください。
（5） STT0, SPT0ビット（IICC0レジスタのビット1, 0）をセットしたあと，クリア（0）される前の再セットは
禁止します。
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（6） 送信予約をした場合には，SPIE0ビット（IICL0レジスタのビット4）をセット（1）してストップ・コン
ディション検出で割り込み要求が発生するようにしてください。割り込み要求発生後に，IIC状態レジスタ0
（IICS0）に通信データを書き込むことによって，転送が開始されます。ストップ・コンディション検出で割
り込みを発生させないと，スタート時には割り込み要求が発生しないため，ウエイト状態で停止します。た
だし，ソフトウエアでMSTS0ビット（IIC状態レジスタ0（IICS0）のビット7）を検出する場合には，SPIE0
ビットをセット（1）する必要はありません。
18. 5. 16 通信動作
ここでは，次の3つの動作手順をフローとして示します。
（1）シングルマスタ・システムでのマスタ動作
シングルマスタ・システムで，マスタとして使用する場合のフローを示します。
このフローは大きく「初期設定」と「通信処理」に分かれています。起動時に「初期設定」部分を実行
し，スレーブとの通信が必要になったら通信に必要な準備を行って「通信処理」部分を実行します。
（2）マルチマスタ・システムでのマスタ動作
2
I Cバスのマルチマスタ・システムでは，通信に参加した段階ではバスが解放状態にあるか使用状態にあ
2
るかがI Cバスの仕様だけでは判断できません。ここでは，一定（1フレーム）期間，データとクロックが
ハイ・レベルであれば，バスが解放状態としてバスに参加するようにしています。
このフローは大きく「初期設定」，「通信待ち」，「通信処理」に分かれています。ここでは，アービ
トレーションで負けてスレーブに指定された場合の処理は省略し，マスタとしての処理だけを示していま
す。起動時に「初期設定」部分を実行してバスに参加します。そのあとは「通信待ち」で，マスタとして
の通信要求，またはスレーブとしての指定を待ちます。実際に通信を行うのは「通信処理」部分で，スレ
ーブとのデータ送受信以外に，ほかのマスタとのアービトレーションにも対応しています。
（3）スレーブ動作
2
I Cバスのスレーブとして使用する場合の例を示します。
スレーブの場合には，割り込みによって動作を開始します。起動時に「初期設定」部分を実行し，その
あとは通信待ちでINTIIC0割り込みの発生を待ちます。INTIIC0割り込みが発生すると，通信状態を判定し，
フラグとしてメイン処理に引き渡します。
各フラグをチェックすることにより，必要な「通信処理」を行います。
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第 18 章
シリアル・インタフェース IIC0
（1）シングルマスタ・システムでのマスタ動作
図18−23 シングルマスタ・システムでのマスタ動作
START
I Cバス初期化注
2
IICX0 ← 0XH
IICCL0 ← XXH
転送クロックの選択
SVA0 ← XXH
自局アドレス設定
IICF0 ← 0XH
STCEN設定，IICRSV = 0
開始条件の設定
初期設定
IICC0 ← XXH
ACKE0 = WTIM0 = SPIE0 = 1
IICE0 = 1
ポートの設定
STCEN = 1?
2
各端子をI Cモードに設定（18. 3（7）ポート・モード・レジスタ6（PM6）参照）
Yes
No
SPT0 = 1
INTIIC0
割り込み発生?
通信開始準備
（ストップ・コンディション生成）
No
ストップ・コンディション検出待ち
Yes
STT0 = 1
IIC0ライト
INTIIC0
割り込み発生?
通信開始準備
（スタート・コンディション生成）
通信開始
（アドレス，転送方向指定）
No
アクノリッジ検出待ち
Yes
No
ACKD0 = 1?
Yes
TRC0 = 1?
No
ACKE0 = 1
WTIM0 = 0
通信処理
Yes
IIC0ライト
INTIIC0
割り込み発生?
送信開始
WREL0 = 1
No
データ送信待ち
INTIIC0
割り込み発生?
Yes
受信開始
No
データ受信待ち
Yes
ACKD0 = 1?
No
IIC0リード
Yes
No
転送終了?
No
転送終了?
Yes
Yes
リスタート?
Yes
ACKE0 = 0
WTIM0 = WREL0 = 1
No
SPT0 = 1
INTIIC0
割り込み発生?
No
アクノリッジ検出待ち
Yes
END
注
通信している製品の仕様に準拠し，I2Cバスを解放（SCL0, SDA0端子 = ハイ・レベル）してください。た
とえば，EEPROMがSDA0端子にロウ・レベルを出力した状態であれば，SCL0端子を出力ポートに設定し，
SDA0端子が定常的にハイ・レベルになるまで，出力ポートからクロック・パルスを出力してください。
備考
送信および受信フォーマットは，通信している製品の仕様に準拠してください。
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第 18 章
シリアル・インタフェース IIC0
（2）マルチマスタ・システムでのマスタ動作
図18−24 マルチマスタ・システムでのマスタ動作（1/3）
START
IICX0 ← 0ＸH
IICCL0 ← ＸＸH
転送クロックの選択
SVA0 ← ＸＸH
自局アドレス設定
IICF0 ← 0ＸH
STCEN設定，IICRSV設定
開始条件の設定
IICC0 ← ＸＸH
ACKE0 = WTIM0 = SPIE0 = 1
IICE0 = 1
初期設定
ポートの設定
バス状態確認注
各端子をI2Cモードに設定（18. 3（7）ポート・モード・レジスタ6（PM6）参照）
一定期間バス解放状態
バス状態確認途中
No
No
STCEN = 1?
INTIIC0
割り込み発生?
SPT0 = 1
Yes
通信開始準備
（ストップ・コンディション生成）
Yes
SPD0 = 1?
INTIIC0
割り込み発生?
No
No
ストップ・コンディション検出待ち
Yes
Yes
スレーブ動作
SPD0 = 1?
Yes
No
スレーブ動作
・他マスタからのスレーブ指定待ち
・通信開始要求待ち（ユーザ・プログラム依存）
1
マスタ動作開始?
No
（通信開始要求なし）
通信待ち
Yes
（通信開始要求あり）
SPIE0 = 0
INTIIC0
割り込み発生?
SPIE0 = 1
No
通信要求待ち
Yes
IICRSV = 0?
No
スレーブ動作
Yes
注
A
B
通信予約許可
通信予約禁止
一定期間（たとえば1フレーム分），バス解放状態（CLD0ビット = 1, DAD0ビット = 1）であることを
2
確認してください。定常的にSDA0端子がロウ・レベルの場合は，通信している製品の仕様に準拠し，I C
バスを解放（SCL0, SDA0端子 = ハイ・レベル）するか判断してください。
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第 18 章
シリアル・インタフェース IIC0
図18−24 マルチマスタ・システムでのマスタ動作（2/3）
通信処理
A
通信予約許可
STT0 = 1
通信開始準備
（スタート・コンディション生成）
ウエイト
ソフトウエアにより
ウエイト時間を確保（表18−6参照）
MSTS0 = 1?
No
Yes
INTIIC0
割り込み発生?
No
バス開放待ち（通信予約中）
Yes
No
EXC0 = 1 or COI0 =1?
ストップ・コンディション検出後，
通信予約機能によりスタート・
Yes
コンディション生成後，ウエイト状態
C
B
スレーブ動作
通信予約禁止
IICBSY = 0?
Yes
D
通信処理
No
STT0 = 1
通信開始準備
（スタート・コンディション生成）
ウエイト
ソフトウエアにより
ウエイト時間を確保（表18−7参照）
STCF = 0?
Yes
No
INTIIC0
割り込み発生?
No
バス開放待ち
Yes
C
EXC0 = 1 or COI0 =1?
Yes
スレーブ動作
R01UH0008JJ0401 Rev.4.01
2010.07.15
No
ストップ・
コンディション検出
D
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−24 マルチマスタ・システムでのマスタ動作（3/3）
C
IIC0ライト
INTIIC0
割り込み発生?
通信開始
（アドレス，転送方向指定）
No
アクノリッジ検出待ち
Yes
MSTS0 = 1?
No
Yes
No
2
ACKD0 = 1?
Yes
TRC0 = 1?
No
ACKE0 = 1
WTIM0 = 0
Yes
WTIM0 = 1
WREL0 = 1
通信処理
IIC0ライト
送信開始
INTIIC0
割り込み発生?
INTIIC0
割り込み発生?
No
データ送信待ち
MSTS0 = 1?
No
No
Yes
Yes
ACKD0 = 1?
No
データ受信待ち
Yes
Yes
MSTS0 = 1?
受信開始
2
IIC0リード
2
No
転送終了?
No
Yes
Yes
No
WTIM0 = WREL0 = 1
ACKE0 = 0
転送終了?
Yes
リスタート?
INTIIC0
割り込み発生?
No
No
アクノリッジ検出待ち
Yes
SPT0 = 1
Yes
MSTS0 = 1?
STT0 = 1
END
Yes
No
2
C
通信処理
2
EXC0 = 1 or COI0 = 1?
Yes
スレーブ動作
No
1
通信不参加
備考 1. 送信および受信フォーマットは通信している製品の仕様に準拠してください。
2. マルチマスタ・システムでマスタとして使用する場合は，INTIIC0割り込み発生ごとにMSTS0ビットをリ
ードし，アービトレーション結果を確認してください。
3. マルチマスタ・システムでスレーブとして使用する場合は，INTIIC0割り込み発生ごとにIICS0, IICF0レジ
スタでステータスを確認して次に行う処理を決定してください。
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第 18 章
シリアル・インタフェース IIC0
（3）スレーブ動作
スレーブ動作の処理手順を次に示します。
基本的にスレーブの場合には，イベント・ドリブンでの動作となります。このためINTIIC0割り込みによ
る処理（通信中のストップ・コンディション検出など，動作状態を大きく変更する必要がある処理）が必
要となります。
この説明では，データ通信は拡張コードには対応しないものとします。またINTIIC0割り込み処理では状
態遷移の処理だけを行い，実際のデータ通信はメイン処理で行うものとします。
INTIIC0
フラグ
割り込み処理
設定など
メイン処理
IIC0
データ
設定など
このため，次の3つのフラグを準備し，これをINTIIC0の代わりにメイン処理に渡すという方法で，デー
タ通信処理を行います。
①
通信モード・フラグ
次の2つの通信状態を示します。
・クリア・モード：データ通信を行っていない状態
・通信モード
：データ通信を行っている状態（有効アドレス検出∼ストップ・コンディシ
ョン検出，マスタからのアクノリッジ未検出，アドレス不一致）
②
レディ・フラグ
データ通信が可能になったことを示します。通常のデータ通信ではINTIIC0割り込みと同じです。
割り込み処理部でセットし，メイン処理部でクリアします。通信の開始時には，割り込み処理部
でクリアしておきます。ただし，送信の最初のデータでは，レディ・フラグは割り込み処理部で
セットされませんので，クリア処理をしないで最初のデータを送信することになります（アドレ
ス一致自体が次のデータの要求と解釈します）。
③
通信方向フラグ
通信の方向を示します。TRC0の値と同じです。
R01UH0008JJ0401 Rev.4.01
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第 18 章
シリアル・インタフェース IIC0
次にスレーブ動作でのメイン処理部の動作を示します。
シリアル・インタフェースIIC0を起動し，通信可能状態になるのを待ちます。通信可能状態になったら，
通信モード・フラグとレディ・フラグを使って通信を行います（ストップ・コンディションやスタート・
コンディションの処理は割り込みで行いますので，ここではフラグで状態を確認します）。
送信ではマスタからアクノリッジがこなくなるまで送信動作を繰り返します。マスタからアクノリッジ
が戻らなかったら通信を完了します。
受信では必要な数のデータ受信し，通信完了したら次のデータでアクノリッジを戻さないようにします。
その後，マスタはストップ・コンディションまたはリスタート・コンディションを生成します。これによ
り，通信状態から抜け出します。
図18−25 スレーブ動作手順（1）
START
IICX0←0XH
転送クロックの選択
IICCL0←XXH
自局アドレス設定
初期設定
SVA0←XXH
IICF0←0XH
開始条件の設定
IICRSV設定
IICC0←XXH
ACKE0 = WTIM0 = 1
SPIE0 = 0, IICE0 = 1
2
各端子をI Cモードに設定（18. 3（7）ポート・モード・レジスタ6（PM6）参照）
ポートの設定
No
通信モード・フラグ = 1?
Yes
No
通信方向フラグ = 1?
Yes
WREL0 = 1
IIC0ライト
受信開始
送信開始
No
通信モード・フラグ = 1?
No
通信処理
通信モード・フラグ = 1?
Yes
No
Yes
通信方向フラグ = 0?
No
通信方向フラグ = 1?
Yes
No
Yes
No
レディ・フラグ = 1?
レディ・フラグ = 1?
Yes
Yes
IIC0リード
レディ・フラグ・クリア
Yes
レディ・フラグ・クリア
ACKD0 = 1?
No
通信モード・フラグ・クリア
WREL0 = 1
備考
送信および受信フォーマットは通信している製品の仕様に準拠してください。
R01UH0008JJ0401 Rev.4.01
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第 18 章
シリアル・インタフェース IIC0
スレーブのINTIIC0割り込みでの処理手順例を示します（ここでは拡張コードはないものとして処理しま
す）。INTIIC0割り込みではステータスを確認して，次のように行います。
①
ストップ・コンディションの場合，通信を終了します。
②
スタート・コンディションの場合，アドレスを確認し，一致していなければ通信を終了します。
アドレスが一致していれば，モードを通信モードに設定し，ウエイトを解除して，割り込みから戻
ります（レディ・フラグはクリアする）。
③
2
データ送受信の場合，レディ・フラグをセットするだけで，I Cバスはウエイト状態のまま，割り
込みから戻ります。
備考
上述の①∼③は，図18−26 スレーブ動作手順（2）の①∼③と対応しています。
図18−26 スレーブ動作手順（2）
INTIIC0発生
Yes
①
Yes
②
SPD0 = 1?
No
STD0 = 1?
No
No
③
COI0 = 1?
Yes
レディ・フラグ・セット
通信方向フラグ←TRC0
通信モード・フラグをセット
レディ・フラグをクリア
通信方向フラグ，レディ・フラグ，
通信モード・フラグをクリア
割り込み処理完了
R01UH0008JJ0401 Rev.4.01
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第 18 章
シリアル・インタフェース IIC0
18. 5. 17 I2C割り込み要求（INTIIC0）の発生タイミング
次に，データの送受信，INTIIC0割り込み要求信号発生タイミングと，INTIIC0信号タイミングでのIICS0レジ
スタの値を示します。
備考
ST
：スタート・コンディション
AD6-AD0 ：アドレス
R/W
：転送方向指定
ACK
：アクノリッジ
D7-D0
：データ
SP
：ストップ・コンディション
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（1）マスタ動作
（a）Start∼Address∼Data∼Data∼Stop（送受信）
（i）WTIM0 = 0のとき
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
▲2
ACK
▲3
SP
▲4
△5
▲1：IICS0 = 1000×110B
▲2：IICS0 = 1000×000B
注
▲3：IICS0 = 1000×000B（WTIM0をセット（1））
▲4：IICS0 = 1000××00B（SPT0をセット（1））
△5：IICS0 = 00000001B
注
ストップ・コンディションを生成するために，WTIM0をセット（1）し，INTIIC0割り込み要求信号の発
生タイミングを変更してください。
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
ACK
SP
▲3
△4
▲1：IICS0 = 1000×110B
▲2：IICS0 = 1000×100B
▲3：IICS0 = 1000××00B（SPT0をセット（1））
△4：IICS0 = 00000001B
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
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第 18 章
シリアル・インタフェース IIC0
（b）Start∼Address∼Data∼Start∼Address∼Data∼Stop（リスタート）
（i）WTIM0 = 0のとき
STT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
▲3
D7-D0
▲4
ACK
▲5
SP
▲6
△7
▲1：IICS0 = 1000×110Ｂ
注1
▲2：IICS0 = 1000×000Ｂ（WTIM0をセット（1） ）
注2
▲3：IICS0 = 1000××00Ｂ（WTIM0をクリア（0） ，STT0をセット（1））
▲4：IICS0 = 1000×110Ｂ
注3
▲5：IICS0 = 1000×000Ｂ（WTIM0をセット（1） ）
▲6：IICS0 = 1000××00Ｂ（SPT0をセット（1））
△7：IICS0 = 00000001Ｂ
注1.
スタート・コンディションを生成するために，WTIM0をセット（1）し，INTIIC0割り込み要求信号の
発生タイミングを変更してください。
2.
設定を元に戻すために，WTIM0をクリア（0）してください。
3.
ストップ・コンディションを生成するために，WTIM0をセット（1）し，INTIIC0割り込み要求信号の
発生タイミングを変更してください。
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
STT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
▲2
SPT0 = 1
↓
AD6-AD0
R/W ACK
▲3
D7-D0
ACK
SP
▲4
△5
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000××00Ｂ（STT0をセット（1））
▲3：IICS0 = 1000×110Ｂ
▲4：IICS0 = 1000××00Ｂ（SPT0をセット（1））
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（c）Start∼Code∼Data∼Data∼Stop（拡張コード送信）
（i）WTIM0 = 0のとき
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
▲2
ACK
▲3
SP
▲4
△5
▲1：IICS0 = 1010×110Ｂ
▲2：IICS0 = 1010×000Ｂ
注
▲3：IICS0 = 1010×000Ｂ（WTIM0をセット（1） ）
▲4：IICS0 = 1010××00Ｂ（SPT0をセット（1））
△5：IICS0 = 00000001Ｂ
注
ストップ・コンディションを生成するために，WTIM0をセット（1）し，INTIIC0割り込み要求信号の発
生タイミングを変更してください。
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
ACK
SP
▲3
△4
▲1：IICS0 = 1010×110Ｂ
▲2：IICS0 = 1010×100Ｂ
▲3：IICS0 = 1010××00Ｂ（SPT0をセット（1））
△4：IICS0 = 00001001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
611
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（2）スレーブ動作（スレーブ・アドレス受信時）
（a）Start∼Address∼Data∼Data∼Stop
（i）WTIM0 = 0のとき
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
▲2
ACK
SP
▲3
△4
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001×000Ｂ
▲3：IICS0 = 0001×000Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
ACK
SP
▲3
△4
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001×100Ｂ
▲3：IICS0 = 0001××00Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（b）Start∼Address∼Data∼Start∼Address∼Data∼Stop
（i）WTIM0 = 0のとき（リスタート後，SVA0一致）
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
AD6-AD0
▲2
R/W ACK
D7-D0
▲3
ACK
SP
▲4
△5
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001×000Ｂ
▲3：IICS0 = 0001×110Ｂ
▲4：IICS0 = 0001×000Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき（リスタート後，SVA0一致）
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
▲2
AD6-AD0
R/W ACK
▲3
D7-D0
ACK
SP
▲4
△5
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001××00Ｂ
▲3：IICS0 = 0001×110Ｂ
▲4：IICS0 = 0001××00Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（c）Start∼Address∼Data∼Start∼Code∼Data∼Stop
（i）WTIM0 = 0のとき（リスタート後，アドレス不一致（拡張コード））
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
AD6-AD0
▲2
R/W ACK
D7-D0
▲3
ACK
SP
▲4
△5
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001×000Ｂ
▲3：IICS0 = 0010×010Ｂ
▲4：IICS0 = 0010×000Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき（リスタート後，アドレス不一致（拡張コード））
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
▲2
AD6-AD0
R/W ACK
▲3
▲4
D7-D0
ACK
SP
▲5
△6
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001××00Ｂ
▲3：IICS0 = 0010×010Ｂ
▲4：IICS0 = 0010×110Ｂ
▲5：IICS0 = 0010××00Ｂ
△6：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
614
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（d）Start∼Address∼Data∼Start∼Address∼Data∼Stop
（i）WTIM0 = 0のとき（リスタート後，アドレス不一致（拡張コード以外））
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
AD6-AD0
▲2
R/W ACK
D7-D0
ACK
SP
▲3
△4
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001×000Ｂ
▲3：IICS0 = 00000110Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき（リスタート後，アドレス不一致（拡張コード以外））
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
▲2
AD6-AD0
R/W ACK
▲3
D7-D0
ACK
SP
△4
▲1：IICS0 = 0001×110Ｂ
▲2：IICS0 = 0001××00Ｂ
▲3：IICS0 = 00000110Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
615
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（3）スレーブ動作（拡張コード受信時）
拡張コード受信時は，常に通信に参加しています
（a）Start∼Code∼Data∼Data∼Stop
（i）WTIM0 = 0のとき
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
▲2
ACK
SP
▲3
△4
▲1：IICS0 = 0010×010Ｂ
▲2：IICS0 = 0010×000Ｂ
▲3：IICS0 = 0010×000Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
ST
AD6-AD0
R/W ACK
▲1
D7-D0
▲2
ACK
▲3
D7-D0
ACK
SP
▲4
△5
▲1：IICS0 = 0010×010Ｂ
▲2：IICS0 = 0010×110Ｂ
▲3：IICS0 = 0010×100Ｂ
▲4：IICS0 = 0010××00Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（b）Start∼Code∼Data∼Start∼Address∼Data∼Stop
（i）WTIM0 = 0のとき（リスタート後，SVA0一致）
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
AD6-AD0
▲2
R/W ACK
D7-D0
▲3
ACK
SP
▲4
△5
▲1：IICS0 = 0010×010Ｂ
▲2：IICS0 = 0010×000Ｂ
▲3：IICS0 = 0001×110Ｂ
▲4：IICS0 = 0001×000Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき（リスタート後，SVA0一致）
ST
AD6-AD0
R/W ACK
▲1
D7-D0
▲2
ACK
ST
▲3
AD6-AD0
R/W ACK
▲4
D7-D0
ACK
SP
▲5
△6
▲1：IICS0 = 0010×010Ｂ
▲2：IICS0 = 0010×110Ｂ
▲3：IICS0 = 0010××00Ｂ
▲4：IICS0 = 0001×110Ｂ
▲5：IICS0 = 0001××00Ｂ
△6：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
617
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（c）Start∼Code∼Data∼Start∼Code∼Data∼Stop
（i）WTIM0 = 0のとき（リスタート後，拡張コード受信）
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
AD6-AD0
▲2
R/W ACK
D7-D0
▲3
ACK
SP
▲4
△5
▲1：IICS0 = 0010×010Ｂ
▲2：IICS0 = 0010×000Ｂ
▲3：IICS0 = 0010×010Ｂ
▲4：IICS0 = 0010×000Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき（リスタート後，拡張コード受信）
ST
AD6-AD0
R/W ACK
▲1
D7-D0
▲2
ACK
ST
▲3
AD6-AD0
R/W ACK
▲4
▲5
D7-D0
ACK
SP
▲6
△7
▲1：IICS0 = 0010×010Ｂ
▲2：IICS0 = 0010×110Ｂ
▲3：IICS0 = 0010××00Ｂ
▲4：IICS0 = 0010×010Ｂ
▲5：IICS0 = 0010×110Ｂ
▲6：IICS0 = 0010××00Ｂ
△7：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
618
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（d）Start∼Code∼Data∼Start∼Address∼Data∼Stop
（i）WTIM0 = 0のとき（リスタート後，アドレス不一致（拡張コード以外））
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
ST
AD6-AD0
R/W ACK
▲2
D7-D0
ACK
SP
▲3
△4
▲1：IICS0 = 00100010Ｂ
▲2：IICS0 = 00100000Ｂ
▲3：IICS0 = 00000110Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき（リスタート後，アドレス不一致（拡張コード以外））
ST
AD6-AD0
R/W ACK
▲1
D7-D0
▲2
ACK
ST
▲3
AD6-AD0
R/W ACK
▲4
D7-D0
ACK
SP
△5
▲1：IICS0 = 00100010Ｂ
▲2：IICS0 = 00100110Ｂ
▲3：IICS0 = 00100×00Ｂ
▲4：IICS0 = 00000110Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
619
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（4）通信不参加の動作
（a）Start∼Code∼Data∼Data∼Stop
ST
AD6-AD0
R/W ACK
D7-D0
ACK
D7-D0
ACK
SP
△1
△1：IICS0 = 00000001Ｂ
備考
△
SPIE0 = 1のときだけ発生
（5）アービトレーション負けの動作（アービトレーション負けのあと，スレーブとして動作）
マルチマスタ・システムでマスタとして使用する場合は，INTIIC0割り込み要求信号の発生ごとにMSTS0
ビットをリードし，アービトレーション結果を確認してください。
（a）スレーブ・アドレス・データ送信中にアービトレーションに負けた場合
（i）WTIM0 = 0のとき
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
ACK
▲3
SP
△4
▲1：IICS0 = 0101×110Ｂ
▲2：IICS0 = 0001×000Ｂ
▲3：IICS0 = 0001×000Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
620
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（ii）WTIM0 = 1のとき
ST
AD6-AD0
R/W ACK
D7-D0
ACK
▲1
D7-D0
ACK
▲2
SP
▲3
△4
▲1：IICS0 = 0101×110Ｂ
▲2：IICS0 = 0001×100Ｂ
▲3：IICS0 = 0001××00Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（b）拡張コード送信中にアービトレーションに負けた場合
（i）WTIM0 = 0のとき
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
ACK
▲3
SP
△4
▲1：IICS0 = 0110×010Ｂ
▲2：IICS0 = 0010×000Ｂ
▲3：IICS0 = 0010×000Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
621
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（ii）WTIM0 = 1のとき
ST
AD6-AD0
R/W ACK
▲1
D7-D0
▲2
ACK
D7-D0
ACK
▲3
SP
▲4
△5
▲1：IICS0 = 0110×010Ｂ
▲2：IICS0 = 0010×110Ｂ
▲3：IICS0 = 0010×100Ｂ
▲4：IICS0 = 0010××00Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（6）アービトレーション負けの動作（アービトレーション負けのあと，不参加）
マルチマスタ・システムでマスタとして使用する場合は，INTIIC0割り込み要求信号の発生ごとにMSTS0
ビットをリードし，アービトレーション結果を確認してください。
（a）スレーブ・アドレス・データ送信中にアービトレーションに負けた場合（WTIM0 = 1のとき）
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
ACK
SP
△2
▲1：IICS0 = 01000110Ｂ
△2：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
R01UH0008JJ0401 Rev.4.01
2010.07.15
622
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（b）拡張コード送信中にアービトレーションに負けた場合
ST
AD6-AD0
R/W ACK
D7-D0
ACK
D7-D0
ACK
SP
▲1
△2
▲1：IICS0 = 0110×010Ｂ
ソフトウエアでLREL0 = 1を設定
△2：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（c）データ転送時にアービトレーションに負けた場合
（i）WTIM0 = 0のとき
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
ACK
SP
△3
▲1：IICS0 = 10001110Ｂ
▲2：IICS0 = 01000000Ｂ
△3：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
R01UH0008JJ0401 Rev.4.01
2010.07.15
623
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（ii）WTIM0 = 1のとき
ST
AD6-AD0
R/W ACK
D7-D0
ACK
▲1
D7-D0
ACK
▲2
SP
△3
▲1：IICS0 = 10001110Ｂ
▲2：IICS0 = 01000100Ｂ
△3：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
（d）データ転送時にリスタート・コンディションで負けた場合
（i）拡張コード以外（例
ST
AD6-AD0
R/W ACK
SVA0不一致）
D7-Dn
▲1
ST
AD6-AD0
R/W ACK
▲2
D7-D0
ACK
SP
△3
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 01000110Ｂ
△3：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
n = 6-0
R01UH0008JJ0401 Rev.4.01
2010.07.15
624
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（ii）拡張コード
ST
AD6-AD0
R/W ACK
D7-Dn
ST
AD6-AD0
R/W ACK
▲1
▲2
D7-D0
ACK
SP
△3
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 01100010Ｂ
ソフトウエアでLREL0 = 1を設定
△3：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
n = 6-0
（e）データ転送時にストップ・コンディションで負けた場合
ST
AD6-AD0
R/W ACK
D7-Dn
▲1
SP
△2
▲1：IICS0 = 10000110Ｂ
△2：IICS0 = 01000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
n = 6-0
R01UH0008JJ0401 Rev.4.01
2010.07.15
625
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（f）リスタート・コンディションを発生しようとしたが，データがロウ・レベルでアービトレーションに負
けた場合
（i）WTIM0 = 0のとき
STT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
▲3
ACK
D7-D0
ACK
SP
△5
▲4
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000×000Ｂ（WTIM0をセット（1））
▲3：IICS0 = 1000×100Ｂ（WTIM0をクリア（0））
▲4：IICS0 = 01000000Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
STT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
▲2
ACK
▲3
D7-D0
ACK
SP
△4
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000×100Ｂ（STT0をセット（1））
▲3：IICS0 = 01000100Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
626
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（g）リスタート・コンディションを発生しようとして，ストップ・コンディションでアービトレーション
に負けた場合
（i）WTIM0 = 0のとき
STT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
SP
▲3
△4
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000×000Ｂ（WTIM0をセット（1））
▲3：IICS0 = 1000××00Ｂ（STT0をセット（1））
△4：IICS0 = 01000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
STT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
SP
▲2
△3
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000××00Ｂ（STT0をセット（1））
△3：IICS0 = 01000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
627
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
（h）ストップ・コンディションを発生しようとしたが，データがロウ・レベルでアービトレーションに負
けた場合
（i）WTIM0 = 0のとき
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
▲2
D7-D0
▲3
ACK
D7-D0
ACK
SP
△5
▲4
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000×000Ｂ（WTIM0をセット（1））
▲3：IICS0 = 1000×100Ｂ（WTIM0をクリア（0））
▲4：IICS0 = 01000100Ｂ
△5：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
（ii）WTIM0 = 1のとき
SPT0 = 1
↓
ST
AD6-AD0
R/W ACK
D7-D0
▲1
ACK
D7-D0
▲2
ACK
▲3
D7-D0
ACK
SP
△4
▲1：IICS0 = 1000×110Ｂ
▲2：IICS0 = 1000×100Ｂ（SPT0をセット（1））
▲3：IICS0 = 01000100Ｂ
△4：IICS0 = 00000001Ｂ
備考
▲
必ず発生
△
SPIE0 = 1のときだけ発生
×
任意
R01UH0008JJ0401 Rev.4.01
2010.07.15
628
78 K0/Kx2
18. 6
第 18 章
シリアル・インタフェース IIC0
タイミング・チャート
2
I Cバス・モードでは，マスタがシリアル・バス上にアドレスを出力することで複数のスレーブ・デバイスの中
から通信対象となるスレーブ・デバイスを1つ選択します。
マスタは，スレーブ・アドレスの次にデータの転送方向を示すTRC0ビット（IIC状態レジスタ0（IICS0）のビ
ット3）を送信し，スレーブとのシリアル通信を開始します。
データ通信のタイミング・チャートを図18−27，図18−28に示します。
シリアル・クロック（SCL0）の立ち下がりに同期してIICシフト・レジスタ0（IIC0）のシフト動作が行われ，
送信データがSO0ラッチに転送され，SDA0端子からMSBファーストで出力されます。
また，SCL0の立ち上がりでSDA0端子に入力されたデータがIIC0に取り込まれます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
629
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−27 マスタ→スレーブ通信例（マスタ，スレーブとも9クロック・ウエイト選択時）（1/3）
（1）スタート・コンディション∼アドレス
マスタ・デバイスの処理
IIC0 ← アドレス
IIC0
IIC0 ← データ
注1
ACKD0
STD0
SPD0
WTIM0
H
ACKE0
H
MSTS0
STT0
SPT0
L
WREL0
L
INTIIC0
TRC0
送信状態
転送ライン
1
SCL0
2
3
4
5
6
7
AD6 AD5 AD4 AD3 AD2 AD1 AD0
SDA0
8
9
1
2
3
4
W
ACK
D7
D6
D5
D4
スタート・コンディション
スレーブ・デバイスの処理
IIC0 ← FFH 注2
IIC0
ACKD0
STD0
SPD0
WTIM0
H
ACKE0
H
MSTS0
L
STT0
L
SPT0
L
注2
WREL0
INTIIC0
TRC0
L
受信状態
注1. マスタ送信時のウエイト解除は，WREL0のセットではなく，IIC0へのデータ書き込みで行ってくだ
さい。
2. スレーブ・ウエイト解除は，IIC0←FFHまたはWREL0のセットのどちらかで行ってください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
630
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−27 マスタ→スレーブ通信例（マスタ，スレーブとも9クロック・ウエイト選択時）（2/3）
（2）データ
マスタ・デバイスの処理
IIC0 ← データ 注1
IIC0
IIC0 ← データ 注1
ACKD0
STD0
L
SPD0
L
WTIM0
H
ACKE0
H
MSTS0
H
STT0
L
SPT0
L
WREL0
L
INTIIC0
TRC0
H
送信状態
転送ライン
SCL0
8
9
1
2
3
4
5
6
7
8
9
SDA0
D0
ACK
D7
D6
D5
D4
D3
D2
D1
D0
ACK
1
2
3
D7
D6
D5
スレーブ・デバイスの処理
IIC0 ← FFH 注2
IIC0
IIC0 ← FFH 注2
ACKD0
STD0
L
SPD0
L
WTIM0
H
ACKE0
H
MSTS0
L
STT0
L
SPT0
L
注2
WREL0
注2
INTIIC0
TRC0
L
受信状態
注1. マスタ送信時のウエイト解除は，WREL0のセットではなく，IIC0へのデータ書き込みで行ってくだ
さい。
2. スレーブ・ウエイト解除は，IIC0←FFHまたはWREL0のセットのどちらかで行ってください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
631
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−27 マスタ→スレーブ通信例（マスタ，スレーブとも9クロック・ウエイト選択時）（3/3）
（3）ストップ・コンディション
マスタ・デバイスの処理
IIC0 ← データ 注1
IIC0
IIC0 ← アドレス
ACKD0
STD0
SPD0
WTIM0
H
ACKE0
H
MSTS0
STT0
SPT0
WREL0
L
INTIIC0
（SPIE0 = 1 のとき）
TRC0
送信状態
転送ライン
SCL0
1
2
3
4
5
6
7
8
9
SDA0
D7
D6
D5
D4
D3
D2
D1
D0
ACK
スレーブ・デバイスの処理
IIC0
IIC0 ← FFH 注2
1
2
AD6 AD5
ストップ・
コンディション
スタート・
コンディション
IIC0 ← FFH 注2
ACKD0
STD0
SPD0
WTIM0
H
ACKE0
H
MSTS0
L
STT0
L
SPT0
L
注2
WREL0
注2
INTIIC0
（SPIE0 = 1 のとき）
TRC0
L 受信状態
注1. マスタ送信時のウエイト解除は，WREL0のセットではなく，IIC0へのデータ書き込みで行ってくだ
さい。
2. スレーブ・ウエイト解除は，IIC0←FFHまたはWREL0のセットのどちらかで行ってください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
632
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−28 スレーブ→マスタ通信例（マスタ：8クロック，スレーブ：9クロックでウエイト選択時）（1/3）
（1）スタート・コンディション∼アドレス
マスタ・デバイスの処理
IIC0
IIC0 ← アドレス
IIC0 ← FFH 注1
ACKD0
STD0
SPD0
WTIM0
L
ACKE0
H
MSTS0
STT0
L
SPT0
注1
WREL0
INTIIC0
TRC0
受信状態
送信状態
転送ライン
1
SCL0
2
3
4
5
6
7
AD6 AD5 AD4 AD3 AD2 AD1 AD0
SDA0
8
9
R
ACK
1
D7
2
3
4
5
6
D6
D5
D4
D3
D2
スレーブ・デバイスの処理
IIC0
IIC0 ← データ 注2
ACKD0
STD0
SPD0
WTIM0
H
ACKE0
H
MSTS0
L
STT0
L
SPT0
L
WREL0
L
INTIIC0
受信状態
TRC0
注1.
送信状態
マスタ・ウエイト解除は，IIC0←FFHまたはWREL0のセットのどちらかで行ってください。
2. スレーブ送信時のウエイト解除は，WREL0のセットではなく，IIC0へのデータ書き込みで行ってく
ださい。
R01UH0008JJ0401 Rev.4.01
2010.07.15
633
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−28 スレーブ→マスタ通信例（マスタ：8クロック，スレーブ：9クロックでウエイト選択時）（2/3）
（2）データ
マスタ・デバイスの処理
IIC0
IIC0 ← FFH 注1
IIC0 ← FFH 注1
ACKD0
STD0
L
SPD0
L
WTIM0
L
ACKE0
H
MSTS0
H
STT0
L
SPT0
L
注1
WREL0
注1
INTIIC0
TRC0
受信状態
L
転送ライン
SCL0
8
9
SDA0
D0
ACK
1
2
3
4
5
6
7
8
D7
D6
D5
D4
D3
D2
D1
D0
9
ACK
1
2
3
D7
D6
D5
スレーブ・デバイスの処理
IIC0 ←データ 注2
IIC0
IIC0 ← データ 注2
ACKD0
STD0
L
SPD0
L
WTIM0
H
ACKE0
H
MSTS0
L
STT0
L
SPT0
L
WREL0
L
INTIIC0
TRC0
注1.
H
送信状態
マスタ・ウエイト解除は，IIC0←FFHまたはWREL0のセットのどちらかで行ってください。
2. スレーブ送信時のウエイト解除は，WREL0のセットではなく，IIC0へのデータ書き込みで行ってく
ださい。
R01UH0008JJ0401 Rev.4.01
2010.07.15
634
78 K0/Kx2
第 18 章
シリアル・インタフェース IIC0
図18−28 スレーブ→マスタ通信例（マスタ：8→9クロック，スレーブ：9クロックでウエイト選択時）（3/3）
（3）ストップ・コンディション
マスタ・デバイスの処理
IIC0 ← アドレス
IIC0 ← FFH 注1
IIC0
ACKD0
STD0
SPD0
WTIM0
ACKE0
MSTS0
STT0
SPT0
注1
WREL0
INTIIC0
（SPIE0 = 1 のとき）
受信状態
TRC0
転送ライン
SCL0
1
2
3
4
5
6
7
8
SDA0
D7
D6
D5
D4
D3
D2
D1
D0
スレーブ・デバイスの処理
IIC0
IIC0 ← データ 注2
9
1
NACK
ストップ・
コンディション
AD6
スタート・
コンディション
IIC0 ← FFH 注1
ACKD0
STD0
SPD0
WTIM0
H
ACKE0
H
MSTS0
L
STT0
L
SPT0
L
注1, 3
WREL0
INTIIC0
（SPIE0 = 1 のとき）
TRC0
送信状態
注1.
注3
受信状態
ウエイト解除は，IIC0←FFHまたはWREL0のセットのどちらかで行ってください。
2. スレーブ送信時のウエイト解除は，WREL0のセットではなく，IIC0へのデータ書き込みで行ってく
ださい。
3. スレーブ送信時のウエイトをWREL0のセットで解除すると，TRC0はクリアされます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
635
78 K0/Kx2
第 19 章
乗除算器
第19章 乗除算器
78K0/KB2
乗除算器
−
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・メモリが32 Kバイト以下の製品：−
フラッシュ・メモリが48 Kバイト以上の製品：○
○：搭載，−：非搭載
注意
シリアル・インタフェースIIC0と乗除算器は，割り込み要求ソースに対する各種フラグを兼用しているため，
同時に使用しないでください。
19. 1
乗除算器の機能
乗除算器には，次のような機能があります。
・16ビット×16ビット = 32ビット（乗算）
・32ビット÷16ビット = 32ビット
19. 2
剰余16ビット（除算）
乗除算器の構成
乗除算器は，次のハードウエアで構成されています。
表19−1 乗除算器の構成
項
目
レジスタ
構
成
剰余データ・レジスタ0（SDR0）
乗除算デ―タ・レジスタA0（MDA0H, MDA0L）
乗除算データ・レジスタB0（MDB0）
制御レジスタ
乗除算器コントロール・レジスタ0（DMUC0）
乗除算器のブロック図を図19−1に示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
636
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図19−1 乗除算器のブロック図
内部バス
乗除算器コントロール・
レジスタ0（DMUC0）
乗除算データ・レジスタB0
（MDB0（MDB0H+MDB0L）
剰余データ・レジスタ0
（SDR0（SDR0H+SDR0L））
乗除算データ・レジスタA0
（MDA0H (MDA0HH + MDA0HL) + MDA0L (MDA0LH + MDA0LL) ）
DMUSEL0 DMUE
スタート
MDA000
INTDMU
クリア
制御回路
制御回路
6ビット・
カウンタ
fPRS
17ビット
加算器
制御回路
第 19 章
乗除算器
637
78 K0/Kx2
第 19 章
乗除算器
（1）剰余データ・レジスタ0（SDR0）
SDR0は，剰余データ格納用の16ビット・レジスタです。乗算モード時は“0”が，除算モード時は演算
結果の“剰余”が格納されます。
SDR0は8ビット・メモリ命令または16ビット・メモリ命令で読み出せます。
リセット信号の発生により，0000Hになります。
図19−2 剰余データ・レジスタ0（SDR0）のフォーマット
アドレス：FF60H, FF61H リセット時：0000H R
略号
SDR0
FF61H（SDR0H）
FF60H（SDR0L）
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
SDR
015
014
013
012
011
010
009
008
007
006
005
004
003
002
001
000
注意1. 演算処理中（乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1のとき）に
SDR0の値を読み出した場合，その値は保証されません。
2. 演算開始時（DMUEを1に設定するとき），SDR0はリセットされます。
R01UH0008JJ0401 Rev.4.01
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638
78 K0/Kx2
第 19 章
乗除算器
（2）乗除算データ・レジスタA0（MDA0H, MDA0L）
MDA0は，乗算モード時は16ビットの乗数Aを，除算モード時は32ビットの被除数を設定し，32ビットの
演算結果を格納するレジスタです（上位16ビット：MDA0H，下位16ビット：MDA0L）。
図19−3 乗除算データ・レジスタA0（MDA0H, MDA0L）のフォーマット
アドレス：FF62H, FF63H, FF64H, FF65H リセット時：0000H, 0000H R/W
略号
MDA0H
FF65H（MDA0HH）
MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA
031
030
略号
MDA0L
FF64H（MDA0HL）
029
028
027
026
025
024
023
022
FF63H（MDA0LH）
021
020
019
018
017
016
FF62H（MDA0LL）
MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA
015
014
013
012
011
010
009
008
007
006
005
004
003
002
001
000
注意1. 乗算モードでの演算開始時（乗除算器コントロール・レジスタ0（DMUC0）を81Hに設定すると
き），MDA0Hはクリア（0）されます。
2. 演算処理中（乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1のとき）に，
MDA0の値を書き換えないでください。この場合でも演算は実施しますが，演算結果は不定とな
ります。
3. 演算処理中（DMUEが1のとき）にMDA0の値を読み出した場合，その値は保証しません。
R01UH0008JJ0401 Rev.4.01
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639
78 K0/Kx2
第 19 章
乗除算器
MDA0の演算実行時の機能を次に示します。
表19−2 MDA0の演算実行時の機能
DMUSEL0
演算モード
設定
演算結果
0
除算モード
被除数
1
乗算モード
上位16ビット：“0”，下位16 乗算結果（積）
除算結果（商）
ビット：乗数A
備考
DMUSEL0 ：乗除算器コントロール・レジスタ0（DMUC0）のビット0
乗算時と除算時のレジスタ構成を次に示します。
・乗算時のレジスタ構成
＜乗数A＞
＜乗数B＞
＜積＞
MDA0（ビット15-0）×MDB0（ビット15-0）= MDA0（ビット31-0）
・除算時のレジスタ構成
＜被除数＞
＜除数＞
＜商＞
＜剰余＞
MDA0（ビット31-0）÷MDB0（ビット15-0）= MDA0（ビット31-0）…SDR0（ビット15-0）
MDA0は乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1に設定されている間，
クロック入力と同時に計算結果をフェッチします。
MDA0H, MDA0Lは8ビット・メモリ命令または16ビット・メモリ命令で設定します。
リセット信号の発生により，0000Hになります。
（3）乗除算データ・レジスタB0（MDB0）
MDB0は，乗算モード時は16ビットの乗数Bを，除算モード時は16ビットの除数を格納するレジスタです。
MDB0は8ビット・メモリ命令または16ビット・メモリ命令で設定します。
リセット信号の発生により，0000Hになります。
図19−4 乗除算データ・レジスタB0（MDB0）のフォーマット
アドレス：FF66H, FF67H リセット時：0000H R/W
略号
MDB0
FF67H（MDB0H）
FF66H（MDB0L）
MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB
015
014
013
012
011
010
009
008
007
006
005
004
003
002
001
000
注意1. 演算処理中（乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1のとき）に，
MDB0の値を書き換えないでください。この場合でも演算は実施しますが，演算結果は不定とな
ります。
2. 除算モード時は，MDB0に0000Hを設定しないでください。設定した場合，演算結果が不定値と
なってMDA0, SDR0に格納します。
R01UH0008JJ0401 Rev.4.01
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640
78 K0/Kx2
19. 3
第 19 章
乗除算器
乗除算器を制御するレジスタ
乗除算器は，乗除算器コントロール・レジスタ0（DMUC0）で制御します。
（1）乗除算器コントロール・レジスタ0（DMUC0）
DMUC0は，乗除算器の動作を制御する8ビット・レジスタです。
DMUC0は1ビット・メモリ命令または8ビット・メモリ命令で設定します。
リセット信号の発生により，00Hになります。
図19−5 乗除算器コントロール・レジスタ0（DMUC0）のフォーマット
アドレス：FF68H
リセット時：00H
7
略号
DMUC0
DMUE
DMUE
R/W
6
5
4
3
2
1
0
0
0
0
0
0
0
DMUSEL0
注
演算動作の開始／停止
0
演算動作停止
1
演算動作開始
DMUSEL0
注
演算モード（乗算／除算）の選択
0
除算モード
1
乗算モード
DMUEをセット（1）すると，演算動作を開始します。演算終了後は自動的にDMUEがクリア（0）
されます。
注意1. 演算処理中（DMUEが1のとき）にDMUEを0に設定した場合には，演算結果は保証されませ
ん。ただしクリア命令中に演算が終了した場合には，割り込みフラグがセットされ，演算結
果は保証されます。
2. 演算処理中（DMUEが1のとき）に，DMUSEL0を書き換えないでください。書き換えた場合，
演算結果が不定値となって乗除算データ・レジスタA0（MDA0），剰余データ・レジスタ0
（SDR0）に格納されます。
3. 演算処理中（DMUEが1のとき）にDMUEを0に設定すると，演算処理は停止します。再度演
算処理を行う場合は乗除算データ・レジスタA0（MDA0），乗除算データ・レジスタB0（MDB0），
乗除算器コントロール・レジスタ0（DMUC0）を設定し，演算動作を開始（DMUE = 1）して
ください。
R01UH0008JJ0401 Rev.4.01
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641
78 K0/Kx2
19. 4
第 19 章
乗除算器
乗除算器の動作
19. 4. 1 乗算動作
・初期設定
1. 乗除算データ・レジスタA0L（MDA0L）と乗除算データ・レジスタB0（MDB0）に演算データを設定して
ください。
2. 乗除算器コントロール・レジスタ0（DMUC0）のビット0（DMUSEL0）とビット7（DMUE）にそれぞれ1
を設定してください。演算動作が開始します。
・演算処理中
3. 演算開始から周辺ハードウエア・クロック（fPRS）の16クロックで演算は終了します（演算処理中にMDA0L
レジスタ，MDA0Hレジスタに格納されるデータは演算途中データであるため，リード値は保証しません）。
・演算終了
4. MDA0Lレジスタ，MDA0Hレジスタに，演算結果データが格納されます。
5. DMUE がクリア（0）されます（演算終了）。
6. 演算終了後，割り込み要求信号（INTDMU）が発生されます。
・次回演算
7. 次に乗算を行う場合は，19. 4. 1 乗算動作の初期設定から行ってください。
8. 次に除算を行う場合は，19. 4. 2 除算動作の初期設定から行ってください。
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78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図19−6 乗算動作のタイミング図（00DAH×0093H）
fPRS
DMUE
DMUSEL0
内部クロック
0
カウンタ
XXXX
SDR0
MDA0
XXXX
XXXX
MDB0
XXXX
XXXX
00DA
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
10
0000
0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000
0000
00DA
0000 0049 0024 005B 0077 003B 0067 007D 003E 001F 000F 0007 0003 0001 0000 0000
006D 8036 C01B E00D 7006 B803 5C01 2E00 9700 4B80 A5C0 D2E0 E970 F4B8 FA5C 7D2E
0
0093
INTDMU
第 19 章
乗除算器
643
78 K0/Kx2
第 19 章
乗除算器
19. 4. 2 除算動作
・初期設定
1. 乗除算データ・レジスタA0（MDA0L, MDA0H），乗除算データ・レジスタB0（MDB0）に演算データを
設定してください。
2. 乗除算コントロール・レジスタ0（DMUC0）のビット0（DMUSEL0）に0，ビット7（DMUE）に1を設定
してください。演算動作が開始します。
・演算処理中
3. 演算開始から周辺ハードウエア・クロック（fPRS）の32クロックで演算は終了します（演算処理中にMDA0L
レジスタ，MDA0Hレジスタ，剰余データ・レジスタ0（SDR0）に格納されるデータは演算途中データで
あるため，リード値は保証しません）。
・演算終了
4. MDA0Lレジスタ，MDA0Hレジスタ，SDR0レジスタに，演算結果データが格納されます。
5. DMUE がクリア（0）されます（演算終了）。
6. 演算終了後，割り込み要求信号（INTDMU）が発生されます。
・次回演算
7. 次に乗算を行う場合は，19. 4. 1 乗算動作の初期設定から行ってください。
8. 次に除算を行う場合は，19. 4. 2 除算動作の初期設定から行ってください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
644
78 K0/Kx2
R01UH0008JJ0401 Rev.4.01
2010.07.15
図19−7 除算動作のタイミング図（DCBA2586H÷0018H）
fPRS
DMUE
DMUSEL0
"0"
内部クロック
0
カウンタ
XXXX
SDR0
0000
MDA0
XXXX
XXXX
DCBA
2586
MDB0
XXXX
0018
1
2
3
4
5
6
7
8
19
1A
1B
1C
1D 1E
1F
20
0001 0003 0006 000D 0003 0007 000E 0004
000B 0016 0014 0010 0008 0011 000B 0016
B974 72E8 E5D1 CBA2 9744 2E89 5D12 BA25
4B0C 9618 2C30 5860 B0C1 6182 C304 8609
0C12 1824 3049 6093 C126 824C 0499 0932
64D8 C9B0 9361 26C3 4D87 9B0E 361D 6C3A
0
INTDMU
第 19 章
乗除算器
645
78 K0/Kx2
第 20 章
割り込み機能
第20章 割り込み機能
78K0/KB2
マスカブル
6
外部
38/44ピン：7
78K0/KD2
78K0/KE2
78K0/KF2
フラッシュ・
フラッシュ・
メモリが32 K
メモリが48 K
バイト以下
バイト以上
8
9
9
9
16
16
19
20
48ピン：8
割り込み
内部
20. 1
78K0/KC2
14
16
割り込み機能の種類
割り込み機能には，次の2種類があります。
（1）マスカブル割り込み
マスク制御を受ける割り込みです。優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）の設
定により，割り込み優先順位を高い優先順位のグループと低い優先順位のグループに分けることができま
す。高い優先順位の割り込みは，低い優先順位の割り込みに対して，多重割り込みをすることができます。
また，同一優先順位を持つ複数の割り込み要求が同時に発生しているときは，ベクタ割り込み処理の優先
順位（プライオリティ）にしたがって処理されます。優先順位（プライオリティ）については表20−1を参
照してください。
スタンバイ・リリース信号を発生し，STOPモード，HALTモードを解除します。
マスカブル割り込みには，外部割り込み要求と内部割り込み要求があります。
（2）ソフトウエア割り込み
BRK命令の実行によって発生するベクタ割り込みです。割り込み禁止状態でも受け付けられます。また，
割り込み優先順位制御の対象になりません。
20. 2
割り込み要因と構成
割り込み要因には，マスカブル割り込みとソフトウエア割り込みがあります。また，それ以外にリセット要因
が最大で合計4要因あります（表20−1参照）。
R01UH0008JJ0401 Rev.4.01
2010.07.15
646
78 K0/Kx2
第 20 章
割り込み機能
表20−1 割り込み要因一覧（1/2）
割り込み 内部
の種類
／
基本
デフォルト・
構成
プライオ
外部 タイプ
リティ
割り込み要因
注2
名
称
ト
リ
ガ
ベクタ・
K
K
K
K
K
テーブル・
B
C
D
E
F
アドレス
2
2
2
2
2
0004H
○
○
○
○
○
0006H
○
○
○
○
○
注1
注3
マスカ
内部 （A）
0
INTLVI
低電圧検出
ブル
外部 （B）
1
INTP0
端子入力エッジ検出
2
INTP1
0008H
○
○
○
○
○
3
INTP2
000AH
○
○
○
○
○
4
INTP3
000CH
○
○
○
○
○
5
INTP4
000EH
○
○
○
○
○
6
INTP5
0010H
○
○
○
○
○
7
INTSRE6
UART6の受信エラー発生
0012H
○
○
○
○
○
8
INTSR6
UART6の受信完了
0014H
○
○
○
○
○
9
INTST6
UART6の送信完了
0016H
○
○
○
○
○
10
INTCSI10
CSI10の通信完了/UART0の送信完了
0018H
○
○
○
○
○
TMH1とCMP01の一致（コンペア・レジ 001AH
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
内部 （A）
/INTST0
11
INTTMH1
スタ指定時）
12
INTTMH0
TMH0とCMP00の一致（コンペア・レジ 001CH
スタ指定時）
13
INTTM50
TM50とCR50の一致（コンペア・レジス 001EH
タ指定時）
14
INTTM000
TM00とCR000の一致（コンペア・レジ 0020H
スタ指定時），TI010端子の有効エッジ検
出（キャプチャ・レジスタ指定時）
15
INTTM010
TM00とCR010の一致（コンペア・レジ 0022H
スタ指定時），TI000端子の有効エッジ検
出（キャプチャ・レジスタ指定時）
16
INTAD
A/D変換終了
0024H
○
○
○
○
○
17
INTSR0
UART0受信完了または受信エラー発生
0026H
○
○
○
○
○
18
INTWTI
時計用タイマの基準時間間隔信号
0028H
−
○
○
○
○
INTTM51
TM51とCR51の一致（コンペア・レジス 002AH
○
○
○
○
○
19
注4
タ指定時）
注1. 基本構成タイプの（A）-（D）は，それぞれ図20−1の（A）-（D）に対応しています。
2. デフォルト・プライオリティは，複数のマスカブル割り込みが同時に発生している場合に，優先して処理する
ベクタ割り込みの順位です。0が最高順位，28が最低順位です。
3. 低電圧検出レジスタ（LVIM）のビット1（LVIMD）= 0選択時。
4. 8ビット・タイマ／イベント・カウンタ51をキャリア・ジェネレータ・モードで使用する場合，INTTM5H1信
号の割り込みタイミングで割り込みが発生します（図9−13 転送タイミングを参照）。
R01UH0008JJ0401 Rev.4.01
2010.07.15
647
78 K0/Kx2
第 20 章
割り込み機能
表20−1 割り込み要因一覧（2/2）
割り込み 内部
の種類
／
基本
デフォルト・
構成
プライオ
外部 タイプ
リティ
注2
割り込み要因
名
称
ト
リ
ガ
ベクタ・
K
K
K
K
K
テーブル・
B
C
D
E
F
アドレス
2
2
2
2
2
注1
マスカ
外部 （C）
20
INTKR
キー割り込み検出
002CH
−
○
○
○
○
ブル
内部 （A）
21
INTWT
時計用タイマのオーバフロー
002EH
−
○
○
○
○
外部 （B）
22
INTP6
端子入力エッジ検出
0030H
−
○
○
○
○
−
○
○
○
注4
内部 （A）
23
INTP7
24
INTIIC0
IIC0通信完了/乗除算演算終了
0032H
−
0034H
○
○
○
○
注5
注5
注5
注5
−
−
−
/INTDMU
25
INTCSI11
CSI11通信完了
0036H
−
○
○
注6
26
INTTM001
TM01とCR001の一致（コンペア・レジ 0038H
−
−
−
○
○
注6
スタ指定時），TI011端子の有効エッジ検
出（キャプチャ・レジスタ指定時）
27
INTTM011
TM01とCR011の一致（コンペア・レジ 003AH
−
−
−
○
○
注6
スタ指定時），TI001端子の有効エッジ検
出（キャプチャ・レジスタ指定時）
ソフトウ
28
INTACSI
CSIA0通信完了
003CH
−
−
−
−
○
− （D）
−
BRK
BRK命令の実行
003EH
○
○
○
○
○
−
−
RESET
リセット入力
0000H
○
○
○
○
○
POC
パワーオン・クリア
LVI
低電圧検出
WDT
WDTのオーバフロー
エア
リセット
−
注3
注1. 基本構成タイプの（A）-（D）は，それぞれ図20−1の（A）-（D）に対応しています。
2. デフォルト・プライオリティは，複数のマスカブル割り込みが同時に発生している場合に，優先して処理する
ベクタ割り込みの順位です。0が最高順位，28が最低順位です。
3. 低電圧検出レジスタ（LVIM）のビット1（LVIMD）= 1選択時。
4. 48ピン製品のみ。
5. INTIIC0:
フラッシュ・メモリが32 Kバイト以下の製品
INTIIC0/INTDMU: フラッシュ・メモリが48 Kバイト以上の製品
6. フラッシュ・メモリが48 Kバイト以上の製品のみ。
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78 K0/Kx2
第 20 章
割り込み機能
図20−1 割り込み機能の基本構成（1/2）
（A）内部マスカブル割り込み
内 部 バ ス
MK
割り込み
要求
IE
PR
ISP
プライオリティ・
コントロール回路
IF
ベクタ・テーブル・
アドレス発生回路
スタンバイ・
リリース信号
（B）外部マスカブル割り込み（INTPn）
内 部 バ ス
外部割り込みエッジ許可レジスタ
（EGP, EGN）
割り込み
要求
エッジ
検出回路
MK
IF
IE
PR
ISP
プライオリティ・
コントロール回路
ベクタ・テーブル・
アドレス発生回路
スタンバイ・
リリース信号
備考
n = 0-5：78K0/KC2の38ピン製品，44ピン製品，78K0/KB2
n = 0-6：78K0/KC2の48ピン製品，78K0/KD2
n = 0-7：78K0/KE2, 78K0/KF2
IF ：割り込み要求フラグ
IE ：割り込み許可フラグ
ISP ：インサービス・プライオリティ・フラグ
MK ：割り込みマスク・フラグ
PR ：優先順位指定フラグ
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78 K0/Kx2
第 20 章
割り込み機能
図20−1 割り込み機能の基本構成（2/2）
★
（C）外部マスカブル割り込み（INTKR）
内
キー・リターン・モード・
レジスタ（KRM）
部
バ
MK
ス
IE
PR
ISP
KRMn
キー割り込み
検出回路
KRn端子入力
プライオリティ・
コントロール回路
IF
ベクタ・テーブル・
アドレス発生回路
スタンバイ・
リリース信号
備考
n = 0, 1： 78K0/KC2の38ピン製品
n = 0-3： 78K0/KC2の44ピン製品，48ピン製品
n = 0-7： 78K0/KD2，78K0/KE2，78K0/KF2
（D）ソフトウエア割り込み
内
割り込み
要求
プライオリティ・
コントロール回路
IF
：割り込み要求フラグ
IE
：割り込み許可フラグ
ISP
：インサービス・プライオリティ・フラグ
MK
：割り込みマスク・フラグ
PR
：優先順位指定フラグ
部
バ
ス
ベクタ・テーブル・
アドレス発生回路
KRM ：キー・リターン・モード・レジスタ
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78 K0/Kx2
20. 3
第 20 章
割り込み機能
割り込み機能を制御するレジスタ
割り込み機能は，次の6種類のレジスタで制御します。
・割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）
・割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）
・優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）
・外部割り込み立ち上がりエッジ許可レジスタ（EGP）
・外部割り込み立ち下がりエッジ許可レジスタ（EGN）
・プログラム・ステータス・ワード（PSW）
各割り込み要求ソースに対応する割り込み要求フラグ，割り込みマスク・フラグ，優先順位指定フラグ名称を
表20−2に示します。
表20−2 割り込み要求ソースに対応する各種フラグ（1/2）
K K K K K
割り込み
B C D E F
要因
割り込み要求フラグ
割り込みマスク・フラグ
レジスタ
優先順位指定フラグ
レジスタ
レジスタ
2 2 2 2 2
IF0L
MK0L
○ ○ ○ ○ ○ INTLVI
LVIIF
○ ○ ○ ○ ○ INTP0
PIF0
PMK0
PPR0
○ ○ ○ ○ ○ INTP1
PIF1
PMK1
PPR1
○ ○ ○ ○ ○ INTP2
PIF2
PMK2
PPR2
○ ○ ○ ○ ○ INTP3
PIF3
PMK3
PPR3
○ ○ ○ ○ ○ INTP4
PIF4
PMK4
PPR4
○ ○ ○ ○ ○ INTP5
PIF5
PMK5
PPR5
○ ○ ○ ○ ○ INTSRE6
SREIF6
SREMK6
SREPR6
○ ○ ○ ○ ○ INTSR6
SRIF6
○ ○ ○ ○ ○ INTST6
STIF6
○ ○ ○ ○ ○ INTCSI10
IF0H
LVIMK
SRMK6
MK0H
STMK6
LVIPR
SRPR6
PR0H
STPR6
CSIIF10 DUALIF0
CSIMK10 DUALMK0
CSIPR10 DUALPR0
注1
注2
注3
注1
注2
STIF0
STMK0
STPR0
注1
注2
注3
○ ○ ○ ○ ○ INTTMH1
TMIFH1
TMMKH1
TMPRH1
○ ○ ○ ○ ○ INTTMH0
TMIFH0
TMMKH0
TMPRH0
○ ○ ○ ○ ○ INTTM50
TMIF50
TMMK50
TMPR50
○ ○ ○ ○ ○ INTST0
PR0L
○ ○ ○ ○ ○ INTTM000
TMIF000
TMMK000
TMPR000
○ ○ ○ ○ ○ INTTM010
TMIF010
TMMK010
TMPR010
注3
注1. 割り込み要因INTCSI10とINTST0のうち，どちらかが発生したら，IF0Hのビット2はセット（1）されます。
2. MK0Hのビット2は，割り込み要因INTCSI10とINTST0の両方に対応しています。
3. PR0Hのビット2は，割り込み要因INTCSI10とINTST0の両方に対応しています。
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第 20 章
割り込み機能
表20−2 割り込み要求ソースに対応する各種フラグ（2/2）
K K K K K
割り込み
B C D E F
要因
割り込み要求フラグ
割り込みマスク・フラグ
レジスタ
優先順位指定フラグ
レジスタ
レジスタ
2 2 2 2 2
IF1L
MK1L
○ ○ ○ ○ ○ INTAD
ADIF
○ ○ ○ ○ ○ INTSR0
SRIF0
SRMK0
SRPR0
WTIIF
WTIMK
WTIPR
○ ○ ○ ○ ○ INTTM51
TMIF51
TMMK51
TMPR51
− ○ ○ ○ ○ INTKR
KRIF
KRMK
KRPR
− ○ ○ ○ ○ INTWT
WTIF
WTMK
WTPR
− ○ ○ ○ ○ INTP6
PIF6
PMK6
PPR6
− ○ ○ ○ ○ INTWTI
注4
ADMK
ADPR
PR1L
注1
− − − ○ ○ INTP7
○ ○ ○ ○ ○ INTIIC0
注2 注2 注2 注2
PIF7
注5
INTDMU
IICIF0
注5
− − − ○ ○ INTCSI11
PMK7
注6
注6
IF1H
IICMK0
PPR7
注7
MK1H
注7
IICPR0
注8
PR1H
注8
DMUIF
DMUMK
DMUPR
CSIIF11
CSIMK11
CSIPR11
TMIF001
TMMK001
TMPR001
TMIF011
TMMK011
TMPR011
ACSIIF
ACSIMK
ACSIPR
注3
− − − ○ ○ INTTM001
注3
− − − ○ ○ INTTM011
注3
− − − − ○ INTACSI
注1. 48ピン製品のみ。
2. INTIIC0:
フラッシュ・メモリが32 Kバイト以下の製品
INTIIC0/INTDMU: フラッシュ・メモリが48 Kバイト以上の製品
3. フラッシュ・メモリが48 Kバイト以上の製品のみ。
4. 8ビット・タイマ／イベント・カウンタ51をキャリア・ジェネレータ・モードで使用する場合，INTTM5H1信
号の割り込みタイミングで割り込みが発生します（図9−13 転送タイミングを参照）。
5. シリアル・インタフェースIIC0と乗除算器は，割り込み要求ソースに対する各種フラグを兼用している
ため，同時に使用しないでください。CコンパイラのCC78K0で，シリアル・インタフェースIIC0を使
用するソフトウエアを開発する場合，PM+のGUI上でチェックボックスの「乗除算器を使用する」にチ
ェックを入れないでください。
6. 割り込み要因INTIIC0とINTDMUのうち，どちらかが発生したら，IF1Hのビット0はセット（1）されます。
7. MK1Hのビット0は，割り込み要因INTIIC0とINTDMUの両方に対応しています。
8. PR1Hのビット0は，割り込み要因INTIIC0とINTDMUの両方に対応しています。
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第 20 章
割り込み機能
（1）割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）
割り込み要求フラグは，対応する割り込み要求の発生または命令の実行によりセット（1）され，割り込
み要求受け付け時，リセット信号発生時または命令の実行によりクリア（0）されるフラグです。
割り込みが受け付けられた場合，まず割り込み要求フラグが自動的にクリアされてから割り込みルーチ
ンに入ります。
IF0L, IF0H, IF1L, IF1Hは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。ま
た，IF0LとIF0H, IF1LとIF1Hをあわせて16ビット・レジスタIF0, IF1として使用するときは，16ビット・メ
モリ操作命令で設定します。
リセット信号の発生により，00Hになります。
注意1.
タイマ，シリアル・インタフェース，A/Dコンバータなどをスタンバイ解除後に動作させる場合，
いったん割り込み要求フラグをクリアしてから動作させてください。ノイズなどにより割り込
み要求フラグがセットされる場合があります。
2.
割り込み要求フラグ・レジスタのフラグ操作には，1ビット・メモリ操作命令（CLR1）を使用
してください。C言語での記述の場合は，コンパイルされたアセンブラが1ビット・メモリ操作
命令（CLR1）になっている必要があるため，「IF0L.0 = 0;」や「_asm(“clr1 IF0L,0”);」のよう
なビット操作命令を使用してください。
なお，C言語で「IF0L & = 0xfe;」のように8ビット・メモリ操作命令で記述した場合，コンパイ
ルすると3命令のアセンブラになります。
mov a, IF0L
and a, #0FEH
mov IF0L, a
この場合，「mov a, IF0L」後から「mov IF0L, a」の間のタイミングで，同一の割り込み要求フ
ラグ・レジスタ（IF0L）の他ビットの要求フラグがセット（1）されても，「mov IF0L, a」でク
リア（0）されます。したがって，C言語で8ビット・メモリ操作命令を使用する場合は注意が必
要です。
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第 20 章
割り込み機能
図20−2 割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）のフォーマット（78K0/KB2）
アドレス：FFE0H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0L
SREIF6
PIF5
PIF4
PIF3
PIF2
PIF1
PIF0
LVIIF
アドレス：FFE1H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0H
TMIF010
TMIF000
TMIF50
TMIFH0
TMIFH1
DUALIF0
STIF6
SRIF6
CSIIF10
STIF0
アドレス：FFE2H
R/W
リセット時：00H
略号
7
6
5
4
3
2
IF1L
0
0
0
0
TMIF51
0
SRIF0
ADIF
アドレス：FFE3H
1
0
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF1H
0
0
0
0
0
0
0
IICIF0
XXIFX
注意
割り込み要求フラグ
0
割り込み要求信号が発生していない
1
割り込み要求信号が発生し，割り込み要求状態
IF1Lのビット2, 4-7, IF1Hのビット1-7には必ず0を設定してください。
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第 20 章
割り込み機能
図20−3 割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）のフォーマット（78K0/KC2）
アドレス：FFE0H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0L
SREIF6
PIF5
PIF4
PIF3
PIF2
PIF1
PIF0
LVIIF
アドレス：FFE1H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0H
TMIF010
TMIF000
TMIF50
TMIFH0
TMIFH1
DUALIF0
STIF6
SRIF6
CSIIF10
STIF0
アドレス：FFE2H
略号
IF1L
R/W
リセット時：00H
7
6
0
PIF6
アドレス：FFE3H
注1
5
4
3
2
1
WTIF
KRIF
TMIF51
WTIIF
SRIF0
ADIF
0
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF1H
0
0
0
0
0
0
0
IICIF0
注2
DMUIF
XXIFX
割り込み要求フラグ
0
割り込み要求信号が発生していない
1
割り込み要求信号が発生し，割り込み要求状態
注1. 48ピン製品のみ
2. フラッシュ・メモリが48 Kバイト以上の製品のみ
注意1. 38ピン製品と44ピン製品は，IF1Lのビット6, 7には必ず0を設定してください。
48ピン製品は，IF1Lのビット7には必ず0を設定してください。
2. IF1Hのビット1-7には，必ず0を設定してください。
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第 20 章
割り込み機能
図20−4 割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）のフォーマット（78K0/KD2）
アドレス：FFE0H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0L
SREIF6
PIF5
PIF4
PIF3
PIF2
PIF1
PIF0
LVIIF
アドレス：FFE1H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0H
TMIF010
TMIF000
TMIF50
TMIFH0
TMIFH1
DUALIF0
STIF6
SRIF6
CSIIF10
STIF0
アドレス：FFE2H
略号
7
IF1L
0
R/W
リセット時：00H
6
PIF6
アドレス：FFE3H
5
4
3
2
1
WTIF
KRIF
TMIF51
WTIIF
SRIF0
ADIF
0
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF1H
0
0
0
0
0
0
0
IICIF0
DMUIF注
XXIFX
割り込み要求フラグ
0
割り込み要求信号が発生していない
1
割り込み要求信号が発生し，割り込み要求状態
フラッシュ・メモリが48 Kバイト以上の製品のみ。
注
注意
IF1Lのビット7とIF1Hのビット1-7には，必ず0を設定してください。
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第 20 章
割り込み機能
図20−5 割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）のフォーマット（78K0/KE2）
アドレス：FFE0H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0L
SREIF6
PIF5
PIF4
PIF3
PIF2
PIF1
PIF0
LVIIF
アドレス：FFE1H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0H
TMIF010
TMIF000
TMIF50
TMIFH0
TMIFH1
DUALIF0
STIF6
SRIF6
CSIIF10
STIF0
アドレス：FFE2H
略号
7
IF1L
PIF7
6
アドレス：FFE3H
IF1H
PIF6
5
4
3
2
WTIF
KRIF
TMIF51
WTIIF
6
4
3
2
0
0
1
0
SRIF0
ADIF
1
0
R/W
リセット時：00H
7
略号
R/W
リセット時：00H
5
0
0
注
TMIF011
注
TMIF001
注
CSIIF11
IICIF0
DMUIF注
XXIFX
注
注意
割り込み要求フラグ
0
割り込み要求信号が発生していない
1
割り込み要求信号が発生し，割り込み要求状態
フラッシュ・メモリが48 Kバイト以上の製品のみ。
フラッシュ・メモリが32 Kバイト以下の製品は，IF1Hのビット1-7には必ず0を設定してください。
フラッシュ・メモリが48 Kバイト以上の製品は，IF1Hのビット4-7には必ず0を設定してください。
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第 20 章
割り込み機能
図20−6 割り込み要求フラグ・レジスタ（IF0L, IF0H, IF1L, IF1H）のフォーマット（78K0/KF2）
アドレス：FFE0H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
IF0L
SREIF6
PIF5
PIF4
PIF3
PIF2
PIF1
PIF0
LVIIF
4
3
2
1
0
TMIFH1
DUALIF0
STIF6
SRIF6
アドレス：FFE1H
7
略号
IF0H
R/W
リセット時：00H
6
TMIF010
TMIF000
5
TMIF50
TMIFH0
CSIIF10
STIF0
アドレス：FFE2H
7
IF1L
PIF7
6
アドレス：FFE3H
IF1H
PIF6
5
4
3
2
WTIF
KRIF
TMIF51
WTIIF
SRIF0
6
0
0
1
4
3
2
1
0
CSIIF11
IICIF0
0
ADIF
R/W
リセット時：00H
7
略号
R/W
リセット時：00H
略号
5
0
ACSIIF
TMIF011
TMIF001
DMUIF
XXIFX
注意
割り込み要求フラグ
0
割り込み要求信号が発生していない
1
割り込み要求信号が発生し，割り込み要求状態
IF1Hのビット5-7には必ず0を設定してください。
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第 20 章
割り込み機能
（2）割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）
割り込みマスク・フラグは，対応するマスカブル割り込み処理の許可／禁止を設定するフラグです。
MK0L, MK0H, MK1L, MK1Hは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
また，MK0LとMK0H, MK1LとMK1Hをあわせて16ビット・レジスタMK0, MK1として使用するときは，16
ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図20−7 割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）のフォーマット（78K0/KB2）
アドレス：FFE4H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK0L
SREMK6
PMK5
PMK4
PMK3
PMK2
PMK1
PMK0
LVIMK
5
4
3
2
1
0
TMMK50
TMMKH0
TMMKH1
DUALMK0
STMK6
SRMK6
アドレス：FFE5H
7
略号
MK0H
リセット時：FFH
6
TMMK010 TMMK000
R/W
CSIMK10
STMK0
アドレス：FFE6H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1L
1
1
1
1
TMMK51
1
SRMK0
ADMK
アドレス：FFE7H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1H
1
1
1
１
1
1
1
IICMK0
XXMKX
注意
割り込み処理の制御
0
割り込み処理許可
1
割り込み処理禁止
MK1Lのビット2, 4-7, MK1Hのビット1-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
659
78 K0/Kx2
第 20 章
割り込み機能
図20−8 割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）のフォーマット（78K0/KC2）
アドレス：FFE4H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK0L
SREMK6
PMK5
PMK4
PMK3
PMK2
PMK1
PMK0
LVIMK
5
4
3
2
1
0
TMMK50
TMMKH0
TMMKH1
DUALMK0
STMK6
SRMK6
アドレス：FFE5H
略号
MK0H
リセット時：FFH
7
6
TMMK010 TMMK000
R/W
CSIMK10
STMK0
アドレス：FFE6H
略号
MK1L
リセット時：FFH
7
5
4
3
2
1
0
WTMK
KRMK
TMMK51
WTIMK
SRMK0
ADMK
6
1
PMK6
アドレス：FFE7H
注1
R/W
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1H
1
1
1
1
1
1
1
IICMK0
注2
DMUMK
XXMKX
割り込み処理の制御
0
割り込み処理許可
1
割り込み処理禁止
注1. 48ピン製品のみ。
2. フラッシュ・メモリが48 Kバイト以上の製品のみ。
注意1. 38ピン製品と44ピン製品は，MK1Lのビット6, 7には必ず1を設定してください。
48ピン製品は，MK1Lのビット7には必ず1を設定してください。
2. MK1Hのビット1-7には，必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
660
78 K0/Kx2
第 20 章
割り込み機能
図20−9 割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）のフォーマット（78K0/KD2）
アドレス：FFE4H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK0L
SREMK6
PMK5
PMK4
PMK3
PMK2
PMK1
PMK0
LVIMK
5
4
3
2
1
0
TMMK50
TMMKH0
TMMKH1
DUALMK0
STMK6
SRMK6
アドレス：FFE5H
7
略号
MK0H
リセット時：FFH
6
TMMK010 TMMK000
R/W
CSIMK10
STMK0
アドレス：FFE6H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1L
1
PMK6
WTMK
KRMK
TMMK51
WTIMK
SRMK0
ADMK
アドレス：FFE7H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1H
1
1
1
1
1
1
1
IICMK0
DMUMK注
XXMKX
注
注意
割り込み処理の制御
0
割り込み処理許可
1
割り込み処理禁止
フラッシュ・メモリが48 Kバイト以上の製品のみ。
MK1Lのビット7とMK1Hのビット1-7には，必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
661
78 K0/Kx2
第 20 章
割り込み機能
図20−10 割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）のフォーマット（78K0/KE2）
アドレス：FFE4H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK0L
SREMK6
PMK5
PMK4
PMK3
PMK2
PMK1
PMK0
LVIMK
5
4
3
2
1
0
TMMK50
TMMKH0
TMMKH1
DUALMK0
STMK6
SRMK6
アドレス：FFE5H
7
略号
MK0H
リセット時：FFH
6
TMMK010 TMMK000
R/W
CSIMK10
STMK0
アドレス：FFE6H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1L
PMK7
PMK6
WTMK
KRMK
TMMK51
WTIMK
SRMK0
ADMK
4
3
2
1
0
アドレス：FFE7H
リセット時：FFH
7
略号
MK1H
6
1
1
5
1
R/W
1
注
TMMK011
注
TMMK001
注
CSIMK11
IICMK0
DMUMK注
XXMKX
注
注意
割り込み処理の制御
0
割り込み処理許可
1
割り込み処理禁止
フラッシュ・メモリが48 Kバイト以上の製品のみ。
フラッシュ・メモリが32 Kバイト以下の製品は，MK1Hのビット1-7には必ず1を設定してください。
フラッシュ・メモリが48 Kバイト以上の製品は，MK1Hのビット4-7には必ず1を設定してください。
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662
78 K0/Kx2
第 20 章
割り込み機能
図20−11 割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）のフォーマット（78K0/KF2）
アドレス：FFE4H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK0L
SREMK6
PMK5
PMK4
PMK3
PMK2
PMK1
PMK0
LVIMK
4
3
2
1
0
TMMKH1
DUALMK0
STMK6
SRMK6
アドレス：FFE5H
7
略号
MK0H
リセット時：FFH
6
TMMK010 TMMK000
R/W
5
TMMK50
TMMKH0
CSIMK10
STMK0
アドレス：FFE6H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
MK1L
PMK7
PMK6
WTMK
KRMK
TMMK51
WTIMK
SRMK0
ADMK
4
3
2
1
アドレス：FFE7H
リセット時：FFH
7
略号
MK1H
6
1
1
5
1
R/W
ACSIMK
TMMK011 TMMK001 CSIMK11
0
IICMK0
DMUMK
XXMKX
注意
割り込み処理の制御
0
割り込み処理許可
1
割り込み処理禁止
MK1Hのビット5-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
663
78 K0/Kx2
第 20 章
割り込み機能
（3）優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）
優先順位指定フラグは，対応するマスカブル割り込みの優先順位を設定するフラグです。
PR0L, PR0H, PR1L, PR1Hは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
また，PR0LとPR0H, PR1LとPR1Hをあわせて16ビット・レジスタPR0, PR1として使用するときは，16ビ
ット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図20−12 優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）のフォーマット（78K0/KB2）
アドレス：FFE8H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR0L
SREPR6
PPR5
PPR4
PPR3
PPR2
PPR1
PPR0
LVIPR
4
3
2
1
0
TMPRH1
DUALPR0
STPR6
SRPR6
アドレス：FFE9H
7
略号
PR0H
リセット時：FFH
6
TMPR010 TMPR000
R/W
5
TMPR50
TMPRH0
CSIPR10
STPR0
アドレス：FFEAH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1L
1
1
1
1
TMPR51
1
SRPR0
ADPR
アドレス：FFEBH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1H
1
1
1
1
1
1
1
IICPR0
XXPRX
注意
優先順位レベルの選択
0
高優先順位レベル
1
低優先順位レベル
PR1Lのビット2, 4-7, PR1Hのビット1-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
664
78 K0/Kx2
第 20 章
割り込み機能
図20−13 優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）のフォーマット（78K0/KC2）
アドレス：FFE8H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR0L
SREPR6
PPR5
PPR4
PPR3
PPR2
PPR1
PPR0
LVIPR
5
4
3
2
1
0
TMPR50
TMPRH0
TMPRH1
DUALPR0
STPR6
SRPR6
アドレス：FFE9H
略号
PR0H
リセット時：FFH
7
6
TMPR010 TMPR000
R/W
CSIPR10
STPR0
アドレス：FFEAH
略号
PR1L
リセット時：FFH
7
6
1
PPR6
アドレス：FFEBH
注1
R/W
5
4
3
2
1
0
WTPR
KRPR
TMPR51
WTIPR
SRPR0
ADPR
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1H
1
1
1
1
1
1
1
IICPR0
DMUPR
XXPRX
注2
優先順位レベルの選択
0
高優先順位レベル
1
低優先順位レベル
注1. 48ピン製品のみ
2. フラッシュ・メモリが48 Kバイト以上の製品のみ。
注意1.
38ピン製品と44ピン製品は，PR1Lのビット6, 7には必ず1を設定してください。
48ピン製品は，PR1Lのビット7には必ず1を設定してください。
2.
PR1Hのビット1-7には，必ず1を設定してください。
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2010.07.15
665
78 K0/Kx2
第 20 章
割り込み機能
図20−14 優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）のフォーマット（78K0/KD2）
アドレス：FFE8H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR0L
SREPR6
PPR5
PPR4
PPR3
PPR2
PPR1
PPR0
LVIPR
5
4
3
2
1
0
TMPR50
TMPRH0
TMPRH1
DUALPR0
STPR6
SRPR6
アドレス：FFE9H
7
略号
PR0H
リセット時：FFH
6
TMPR010 TMPR000
R/W
CSIPR10
STPR0
アドレス：FFEAH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1L
1
PPR6
WTPR
KRPR
TMPR51
WTIPR
SRPR0
ADPR
アドレス：FFEBH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1H
1
1
1
1
1
1
1
IICPR0
DMUPR注
XXPRX
注
注意
優先順位レベルの選択
0
高優先順位レベル
1
低優先順位レベル
フラッシュ・メモリが48 Kバイト以上の製品のみ。
PR1Lのビット7とPR1Hのビット1-7には，必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
666
78 K0/Kx2
第 20 章
割り込み機能
図20−15 優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）のフォーマット（78K0/KE2）
アドレス：FFE8H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR0L
SREPR6
PPR5
PPR4
PPR3
PPR2
PPR1
PPR0
LVIPR
5
4
3
2
1
0
TMPR50
TMPRH0
TMPRH1
DUALPR0
STPR6
SRPR6
アドレス：FFE9H
7
略号
PR0H
リセット時：FFH
6
TMPR010 TMPR000
R/W
CSIPR10
STPR0
アドレス：FFEAH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1L
PPR7
PPR6
WTPR
KRPR
TMPR51
WTIPR
SRPR0
ADPR
4
3
2
1
0
アドレス：FFEBH
リセット時：FFH
7
略号
PR1H
6
1
1
5
1
R/W
1
TMPR011
注
TMPR001
注
注
CSIPR11
IICPR0
DMUPR注
XXPRX
注
注意
優先順位レベルの選択
0
高優先順位レベル
1
低優先順位レベル
フラッシュ・メモリが48 Kバイト以上の製品のみ。
フラッシュ・メモリが32 Kバイト以下の製品は，PR1Hのビット1-7には必ず1を設定してください。
フラッシュ・メモリが48 Kバイト以上の製品は，PR1Hのビット4-7には必ず1を設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
667
78 K0/Kx2
第 20 章
割り込み機能
図20−16 優先順位指定フラグ・レジスタ（PR0L, PR0H, PR1L, PR1H）のフォーマット（78K0/KF2）
アドレス：FFE8H
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR0L
SREPR6
PPR5
PPR4
PPR3
PPR2
PPR1
PPR0
LVIPR
4
3
2
1
0
TMPRH1
DUALPR0
STPR6
SRPR6
アドレス：FFE9H
7
略号
PR0H
リセット時：FFH
6
TMPR010 TMPR000
R/W
5
TMPR50
TMPRH0
CSIPR10
STPR0
アドレス：FFEAH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PR1L
PPR7
PPR6
WTPR
KRPR
TMPR51
WTIPR
SRPR0
ADPR
4
3
2
1
アドレス：FFEBH
リセット時：FFH
7
略号
PR1H
6
1
1
5
1
R/W
ACSIPR
TMPR011 TMPR001 CSIPR11
0
IICPR0
DMUPR
XXPRX
注意
優先順位レベルの選択
0
高優先順位レベル
1
低優先順位レベル
PR1Hのビット5-7には必ず1を設定してください。
（4）外部割り込み立ち上がりエッジ許可レジスタ（EGP），外部割り込み立ち下がりエッジ許可レジスタ（EGN）
INTPnの有効エッジを設定するレジスタです。
EGP, EGNは，それぞれ1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
備考
n = 0-5：78K0/KC2の38ピン製品，44ピン製品，78K0/KB2
n = 0-6：78K0/KC2の48ピン製品，78K0/KD2
n = 0-7：78K0/KE2, 78K0/KF2
R01UH0008JJ0401 Rev.4.01
2010.07.15
668
78 K0/Kx2
第 20 章
割り込み機能
図20−17 外部割り込み立ち上がりエッジ許可レジスタ（EGP），外部割り込み立ち下がりエッジ許可レジスタ
（EGN）のフォーマット（1/2）
(1) 78K0/KB2
アドレス：FF48H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGP
0
0
EGP5
EGP4
EGP3
EGP2
EGP1
EGP0
アドレス：FF49H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGN
0
0
EGN5
EGN4
EGN3
EGN2
EGN1
EGN0
(2) 78K0/KC2の38ピン製品，44ピン製品
アドレス：FF48H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGP
0
0
EGP5
EGP4
EGP3
EGP2
EGP1
EGP0
アドレス：FF49H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGN
0
0
EGN5
EGN4
EGN3
EGN2
EGN1
EGN0
(3) 78K0/KC2の48ピン製品，78K0/KD2
アドレス：FF48H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGP
0
EGP6
EGP5
EGP4
EGP3
EGP2
EGP1
EGP0
アドレス：FF49H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGN
0
EGN6
EGN5
EGN4
EGN3
EGN2
EGN1
EGN0
EGPn
EGNn
0
0
エッジ検出禁止
0
1
立ち下がりエッジ
1
0
立ち上がりエッジ
1
1
立ち上がり，立ち下がりの両エッジ
注意
INTPn端子の有効エッジの選択
78K0/KC2の38ピン製品，44ピン製品と78K0/KB2は，EGPとEGNのビット6, 7には必ず0を設定し
てください。
78K0/KC2の48ピン製品と78K0/KD2は，EGPとEGNのビット7には必ず0を設定してください。
備考
n = 0-5：78K0/KC2の38ピン製品，44ピン製品，78K0/KB2
n = 0-6：78K0/KC2の48ピン製品，78K0/KD2，
R01UH0008JJ0401 Rev.4.01
2010.07.15
669
78 K0/Kx2
第 20 章
割り込み機能
図20−17 外部割り込み立ち上がりエッジ許可レジスタ（EGP），外部割り込み立ち下がりエッジ許可レジスタ
（EGN）のフォーマット（2/2）
(4) 78K0/KE2, 78K0/KF2
アドレス：FF48H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGP
EGP7
EGP6
EGP5
EGP4
EGP3
EGP2
EGP1
EGP0
アドレス：FF49H
R/W
リセット時：00H
略号
7
6
5
4
3
2
1
0
EGN
EGN7
EGN6
EGN5
EGN4
EGN3
EGN2
EGN1
EGN0
EGPn
EGNn
0
0
エッジ検出禁止
0
1
立ち下がりエッジ
1
0
立ち上がりエッジ
1
1
立ち上がり，立ち下がりの両エッジ
備考
INTPn端子の有効エッジの選択
n = 0-7：78K0/KE2, 78K0/KF2
EGPnとEGNnに対応するポートを表20−3に示します。
表20−3
EGPnとEGNnに対応するポート
検出許可レジスタ
注2
注3
注1
エッジ検出
割り込み要求
ポート
信号
EGP0
EGN0
P120
INTP0
EGP1
EGN1
P30
INTP1
EGP2
EGN2
P31
INTP2
EGP3
EGN3
P32
INTP3
EGP4
EGN4
P33
INTP4
EGP5
EGN5
P16
INTP5
EGP6
EGN6
P140
INTP6
EGP7
EGN7
P141
INTP7
注1. 78K0/KC2の38ピン製品，44ピン製品，78K0/KB2
2. 78K0/KC2の48ピン製品，78K0/KD2
3. 78K0/KE2, 78K0/KF2
注意
外部割り込み機能からポート機能に切り替える場合に，エッジ検出を行う可能性が
あるため，EGPnとEGNnを0に設定してからポート・モードに切り替えてください。
備考 n = 0-5：78K0/KC2の38ピン製品，44ピン製品，78K0/KB2
n = 0-6：78K0/KC2の48ピン製品，78K0/KD2
n = 0-7：78K0/KE2, 78K0/KF2
R01UH0008JJ0401 Rev.4.01
2010.07.15
670
78 K0/Kx2
第 20 章
割り込み機能
（5）プログラム・ステータス・ワード（PSW）
プログラム・ステータス・ワードは，命令の実行結果や割り込み要求に対する現在の状態を保持するレ
ジスタです。マスカブル割り込みの許可／禁止を設定するIEフラグと多重割り込み処理の制御を行うISPフ
ラグがマッピングされています。
8ビット単位で読み出し／書き込み操作ができるほか，ビット操作命令や専用命令（EI, DI）により操作
ができます。また，ベクタ割り込み要求受け付け時および，BRK命令実行時には，PSWの内容は自動的に
スタックに退避され，IEフラグはリセット（0）されます。また，マスカブル割り込み要求受け付け時には，
受け付けた割り込みの優先順位指定フラグの内容がISPフラグに転送されます。PUSH PSW命令によって
もPSWの内容はスタックに退避されます。RETI, RETB, POP PSW命令により，スタックから復帰します。
リセット信号の発生により，PSWは02Hとなります。
図20−18 プログラム・ステータス・ワードの構成
PSW
7
6
5
4
3
2
1
0
リセット時
IE
Z
RBS1
AC
RBS0
0
ISP
CY
０２Ｈ
通常の命令実行時に使用
ISP
0
現在処理中の割り込みの優先順位
高優先順位の割り込み処理中（低優先順位の割り込み禁
止）
1
割り込み要求を受け付けていないか，低優先順位の割り
込み処理中（すべてのマスカブル割り込み許可）
IE
R01UH0008JJ0401 Rev.4.01
2010.07.15
割り込み要求受け付けの許可／禁止
0
禁止
1
許可
671
78 K0/Kx2
20. 4
第 20 章
割り込み機能
割り込み処理動作
20. 4. 1 マスカブル割り込み要求の受け付け動作
マスカブル割り込み要求は，割り込み要求フラグがセット（1）され，その割り込み要求のマスク（MK）フ
ラグがクリア（0）されていると受け付けが可能な状態になります。ベクタ割り込み要求は，割り込み許可状態
（IEフラグがセット（1）されているとき）であれば受け付けます。ただし，優先順位の高い割り込みを処理中
（ISPフラグがリセット（0）されているとき）に低い優先順位に指定されている割り込み要求は受け付けられま
せん。
マスカブル割り込み要求が発生してからベクタ割り込み処理が行われるまでの時間は表20−4のようになり
ます。
割り込み要求の受け付けタイミングについては，図20−20, 20−21を参照してください。
表20−4 マスカブル割り込み要求発生から処理までの時間
最小時間
最大時間
××PR = 0のとき
7クロック
32クロック
××PR = 1のとき
8クロック
33クロック
注
注
除算命令の直前に割り込み要求が発生したとき，ウエイトす
る時間が最大となります。
備考
1クロック：1/fCPU（fCPU：CPUクロック）
複数のマスカブル割り込み要求が同時に発生したときは，優先順位指定フラグで高優先順位に指定されてい
るものから受け付けられます。また，優先順位指定フラグで同一優先順位に指定されているときは，デフォル
ト優先順位の高い割り込みから受け付けられます。
保留された割り込み要求は受け付け可能な状態になると受け付けられます。
割り込み要求受け付けのアルゴリズムを図20−19に示します。
マスカブル割り込み要求が受け付けられると，プログラム・ステータス・ワード（PSW），プログラム・カ
ウンタ（PC）の順に内容をスタックに退避し，IEフラグをリセット（0）し，受け付けた割り込みの優先順位
指定フラグの内容をISPフラグへ転送します。さらに，割り込み要求ごとに決められたベクタ・テーブル中のデ
ータをPCへロードし，分岐します。
RETI命令によって，割り込みから復帰できます。
R01UH0008JJ0401 Rev.4.01
2010.07.15
672
78 K0/Kx2
第 20 章
割り込み機能
図20−19 割り込み要求受け付け処理アルゴリズム
開 始
No
××IF = 1？
Yes（割り込み要求発生）
No
××MK = 0？
Yes
割り込み要求保留
Yes（高優先順位）
××PR = 0？
No（低優先順位）
同時に発生している
××PR = 0の割り込み
要求で優先順位の高い
ものはあるか？
Yes
割り込み要求保留
No
No
IE = 1？
Yes
割り込み要求保留
ベクタ割り込み処理
同時に発生している
××PR = 0の割り込
み要求はあるか？
Yes
割り込み要求保留
No
同時に発生している
優先順位の高い割り
込み要求はあるか？
Yes
割り込み要求保留
No
IE = 1？
No
Yes
ISP = 1？
Yes
割り込み要求保留
No
割り込み要求保留
ベクタ割り込み処理
××IF ：割り込み要求フラグ
××MK ：割り込みマスク・フラグ
××PR ：優先順位指定フラグ
IE
：マスカブル割り込み要求の受け付けを制御するフラグ（1 = 許可，0 = 禁止）
ISP
：現在処理中の割り込みの優先順位を示すフラグ（0 = 高優先順位の割り込み処理中，1 = 割り込み
要求を受け付けていない，または低優先順位の割り込み処理中）
R01UH0008JJ0401 Rev.4.01
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673
78 K0/Kx2
第 20 章
割り込み機能
図20−20 割り込み要求の受け付けタイミング（最小時間）
６クロック
CPU処理
命 令
PSW, PCの退避，
割り込み処理
割り込み処理へジャンプ プログラム
命 令
××IF
（××PR = 1）
８クロック
××IF
（××PR = 0）
７クロック
備考
1クロック：1/fCPU（fCPU：CPUクロック）
図20−21 割り込み要求の受け付けタイミング（最大時間）
25クロック
CPU処理
命 令
除算命令
６クロック
PSW, PCの退避，
割り込み処理
割り込み処理へジャンプ プログラム
××IF
（××PR = 1）
33クロック
××IF
（××PR = 0）
32クロック
備考
1クロック：1/fCPU（fCPU：CPUクロック）
R01UH0008JJ0401 Rev.4.01
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674
78 K0/Kx2
第 20 章
割り込み機能
20. 4. 2 ソフトウエア割り込み要求の受け付け動作
ソフトウエア割り込み要求はBRK命令の実行により受け付けられます。ソフトウエア割り込みは禁止するこ
とはできません。
ソフトウエア割り込み要求が受け付けられると，プログラム・ステータス・ワード（PSW）,プログラム・カ
ウンタ（PC）の順に内容をスタックに退避し，IEフラグをリセット（0）し，ベクタ・テーブル（003EH, 003FH）
の内容をPCにロードして分岐します。
RETB命令によって，ソフトウエア割り込みから復帰できます。
注意
ソフトウエア割り込みからの復帰にRETI命令を使用しないでください。
20. 4. 3 多重割り込み処理
割り込み処理中に，さらに別の割り込み要求を受け付けることを多重割り込みといいます。
多重割り込みは，割り込み要求受け付け許可状態（IE = 1）になっていなければ発生しません。割り込み要求
が受け付けられた時点で，割り込み要求は受け付け禁止状態（IE = 0）になります。したがって，多重割り込み
を許可するには，割り込み処理中にEI命令によってIEフラグをセット（1）して，割り込み許可状態にする必要
があります。
また，割り込み許可状態であっても，多重割り込みが許可されない場合がありますが，これは割り込みの優
先順位によって制御されます。割り込みの優先順位には，デフォルト優先順位とプログラマブル優先順位の2つ
がありますが，多重割り込みの制御はプログラマブル優先順位制御により行われます。
割り込み許可状態で，現在処理中の割り込みと同レベルか，それよりも高い優先順位の割り込み要求が発生
した場合には，多重割り込みとして受け付けられます。現在処理中の割り込みより低い優先順位の割り込み要
求が発生した場合には，多重割り込みとして受け付けられません。
割り込み禁止，または低優先順位のために多重割り込みが許可されなかった割り込み要求は保留されます。
そして，現在の割り込み処理終了後，メイン処理の命令を少なくとも1命令実行後に受け付けられます。
表20ー5に多重割り込み可能な割り込み要求の関係を，図20ー22に多重割り込みの例を示します。
表20−5 割り込み処理中に多重割り込み可能な割り込み要求の関係
多重割り込み要求
処理中の割り込み
マスカブル割り込み
マスカブル割り込み要求
ソフトウエア
PR = 0
割り込み要求
PR = 1
IE = 1
IE = 0
IE = 1
IE = 0
ISP = 0
○
×
×
×
○
ISP = 1
○
×
○
×
○
○
×
○
×
○
ソフトウエア割り込み
備考1. ○：多重割り込み可能。
2. ×：多重割り込み不可能。
3. ISP, IEはPSWに含まれるフラグです。
ISP = 0 ：高優先順位の割り込み処理中
ISP = 1 ：割り込み要求を受け付けていないか，低優先順位の割り込み処理中
IE = 0 ：割り込み要求受け付け禁止
IE = 1 ：割り込み要求受け付け許可
4. PRはPR0L, PR0H, PR1L, PR1Hに含まれるフラグです。
PR = 0：高優先順位レベル
PR = 1：低優先順位レベル
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 20 章
割り込み機能
図20−22 多重割り込みの例（1/2）
例1．多重割り込みが2回発生する例
メイン処理
EI
INTxx
（PR = 1）
INTxx処理
INTyy処理
IE = 0
IE = 0
EI
INTzz処理
IE = 0
EI
INTyy
（PR = 0）
INTzz
（PR = 0）
RETI
IE = 1
RETI
IE = 1
RETI
IE = 1
割り込みINTxx処理中に，2つの割り込み要求INTyy, INTzzが受け付けられ，多重割り込みが発生する。各
割り込み要求受け付けの前には，必ずEI命令を発行し，割り込み要求受け付け許可状態になっている。
例2．優先順位制御により，多重割り込みが発生しない例
メイン処理
INTxx処理
INTyy処理
IE = 0
EI
EI
INTxx
（PR = 0）
INTyy
（PR = 1）
RETI
IE = 1
１命令実行
IE = 0
RETI
IE = 1
割り込みINTxx処理中に発生した割り込み要求INTyyは，割り込みの優先順位がINTxxより低いため受け付
けられず，多重割り込みは発生しない。INTyy要求は保留され，メイン処理1命令実行後に受け付けられる。
PR = 0 ：高優先順位レベル
PR = 1 ：低優先順位レベル
IE = 0 ：割り込み要求受け付け禁止
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 20 章
割り込み機能
図20−22 多重割り込みの例（2/2）
例3．割り込みが許可されてないため，多重割り込みが発生しない例
メイン処理
INTxx処理
INTyy処理
IE = 0
EI
INTxx
（PR = 0）
INTyy
（PR = 0）
RETI
IE = 1
１命令実行
IE = 0
RETI
IE = 1
割り込みINTxx処理では割り込みが許可されていない（EI命令が発行されていない）ので，割り込み要求
INTyyは受け付けられず，多重割り込みは発生しない。INTyy要求は保留され，メイン処理1命令実行後に
受け付けられる。
PR = 0 ：高優先順位レベル
IE = 0 ：割り込み要求受け付け禁止
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78 K0/Kx2
第 20 章
割り込み機能
20. 4. 4 割り込み要求の保留
命令の中には，実行中に割り込み要求が発生しても，次の命令の実行終了までその要求の受け付けを保留す
るものがあります。このような命令（割り込み要求の保留命令）を次に示します。
・MOV PSW, ＃byte
・MOV A, PSW
・MOV PSW, A
・MOV1 PSW. bit, CY
・MOV1 CY, PSW. bit
・AND1 CY, PSW. bit
・OR1 CY, PSW. bit
・XOR1 CY, PSW. bit
・SET1 PSW. bit
・CLR1 PSW. bit
・RETB
・RETI
・PUSH PSW
・POP PSW
・BT PSW. bit, $addr16
・BF PSW. bit, $addr16
・BTCLR PSW. bit, $addr16
・EI
・DI
・IF0L, IF0H, IF1L, IF1H, MK0L, MK0H, MK1L, MK1H, PR0L, PR0H, PR1L, PR1Hの各レジスタに対する操作
命令
注意
BRK命令は，上述の割り込み要求の保留命令ではありません。しかしBRK命令の実行により起動す
るソフトウエア割り込みでは，IEフラグが0にクリアされます。したがって，BRK命令実行中にマ
スカブル割り込み要求が発生しても，割り込み要求を受け付けません。
割り込み要求が保留されるタイミングを図20ー23に示します。
図20−23 割り込み要求の保留
CPU処理
命令N
命令M
PSW, PCの退避，
割り込み処理へジャンプ
割り込み処理プログラム
××IF
備考1．命令N：割り込み要求の保留命令
2．命令M：割り込み要求の保留命令以外の命令
3．××IF（割り込み要求）の動作は，××PR（優先順位レベル）の値の影響を受けません。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 21 章
キー割り込み機能
第21章 キー割り込み機能
78K0/KB2
キー割り込み
78K0/KC2
78K0/KD2
38ピン：2 ch
−
78K0/KE2
78K0/KF2
8 ch
44/48ピン：4 ch
21. 1
キー割り込みの機能
キー・リターン・モード・レジスタ（KRM）の設定により，キー割り込み入力端子（KRn）に立ち下がりエッ
ジを入力することによって，キー割り込み（INTKR）を発生させることができます。
表21−1 キー割り込み検出端子の割り当て
フラグ
KRMn
設定される端子
KRn信号を1ビット単位で制御
備考 n = 0, 1： 78K0/KC2の38ピン製品
n = 0-3： 78K0/KC2の44ピン製品，48ピン製品
n = 0-7： 78K0/KD2，78K0/KE2，78K0/KF2
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78 K0/Kx2
21. 2
第 21 章
キー割り込み機能
キー割り込みの構成
キー割り込みは，次のハードウエアで構成されています。
表21−2 キー割り込みの構成
項
目
制御レジスタ
制御レジスタ
キー・リターン・モード・レジスタ（KRM）
図21−1 キー割り込みのブロック図
KR7
KR6
KR5
KR4
INTKR
KR3
KR2
KR1
KR0
KRM7 KRM6 KRM5 KRM4 KRM3 KRM2 KRM1 KRM0
キー・リターン・モード・レジスタ（KRM）
備考 KR0, KR1, KRM0, KRM1： 78K0/KC2の38ピン製品
KR0-KR3, KRM0-KRM3： 78K0/KC2の44ピン製品，48ピン製品
KR0-KR7, KRM0-KRM7： 78K0/KD2，78K0/KE2，78K0/KF2
R01UH0008JJ0401 Rev.4.01
2010.07.15
680
78 K0/Kx2
21. 3
第 21 章
キー割り込み機能
キー割り込みを制御するレジスタ
（1）キー・リターン・モード・レジスタ（KRM）
KRMnビットをKRn信号で制御するレジスタです。
KRMは，1ビット・メモリ操作命令および8ビット・メモリ操作命令で設定します。
リセット信号の発生により，00Hになります。
図21−2 キー・リターン・モード・レジスタ（KRM）のフォーマット
アドレス：FF6EH
R/W
リセット時：00H
(1) 78K0/KC2の38ピン製品
略号
7
6
5
4
3
2
1
0
KRM
0
0
0
0
0
0
KRM1
KRM0
(2) 78K0/KC2の44ピン製品，48ピン製品
略号
7
6
5
4
3
2
1
0
KRM
0
0
0
0
KRM3
KRM2
KRM1
KRM0
(3) 78K0/KD2，78K0/KE2，78K0/KF2
略号
7
6
5
4
3
2
1
0
KRM
KRM7
KRM6
KRM5
KRM4
KRM3
KRM2
KRM1
KRM0
KRMn
キー割り込みモードの制御
0
キー割り込み信号を検出しない
1
キー割り込み信号を検出する
注意1. KRMnのうち使用するビットに1を設定する場合，それに対応するプルアップ抵
抗レジスタ7（PU7）のビットn（PU7n）に1を設定してください。
2. KRMを変更すると，割り込み要求フラグがセットされる場合があります。した
がって，あらかじめ割り込みを禁止してからKRMレジスタを変更し，割り込み
要求フラグをクリアしてから，割り込みを許可してください。
3. キー割り込みモードで使用していないビットは通常ポートとして使用可能です。
4. 78K0/KC2の38ピン製品は，KRMのビット2-7には必ず0を設定してください。
78K0/KC2の44ピン製品，48ピン製品は，KRMのビット4-7には必ず0を設定してく
ださい。
備考 n = 0, 1：
78K0/KC2の38ピン製品
n = 0-3：
78K0/KC2の44ピン製品，48ピン製品
n = 0-7：
78K0/KD2，78K0/KE2，78K0/KF2
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78 K0/Kx2
第 22 章
スタンバイ機能
第22章 スタンバイ機能
22. 1
スタンバイ機能と構成
22. 1. 1 スタンバイ機能
スタンバイ機能は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
スタンバイ機能は，システムの動作電流をより低減するための機能で，次の2種類のモードがあります。
（1）HALTモード
HALT命令の実行により，HALTモードとなります。HALTモードは，CPUの動作クロックを停止させるモ
ードです。HALTモード設定前に高速システム・クロック発振回路，高速内蔵発振回路，低速内蔵発振回路，
注
サブシステム・クロック発振回路 が動作している場合，それぞれのクロックは発振を継続します。このモ
ードでは，STOPモードほどの動作電流の低減はできませんが，割り込み要求により，すぐに処理を再開し
たい場合や，頻繁に間欠動作をさせたい場合に有効です。
注
78K0/KB2には，サブシステム・クロック発振回路はありません。
（2）STOPモード
STOP命令の実行により，STOPモードとなります。STOPモードは，高速システム・クロック発振回路，
高速内蔵発振回路を停止させ，システム全体が停止するモードです。CPUの動作電流を，かなり低減する
ことができます。
さらに，割り込み要求によって解除できるため，間欠動作も可能です。ただし，X1クロックの場合，STOP
モード解除時に発振安定時間確保のためのウエイト時間がとられるため，割り込み要求によって，すぐに
処理を開始しなければならないときにはHALTモードを選択してください。
いずれのモードでも，スタンバイ・モードに設定される直前のレジスタ，フラグ，データ・メモリの内容は
すべて保持されます。また，入出力ポートの出力ラッチ，出力バッファの状態も保持されます。
注意1. STOPモードはCPUがメイン・システム・クロックで動作しているときだけ使用します。サブシス
テム・クロックの発振を停止させることができません。HALTモードはCPUがメイン・システム・
クロック，サブシステム・クロックのいずれかの動作状態でも使用できます。
2. STOPモードに移行するとき，メイン・システム・クロックで動作する周辺ハードウエアの動作を
必ず停止させたのち，STOP命令を実行してください。
3. A/Dコンバータ部の動作電流を低減させるためには，A/Dコンバータ・モード・レジスタ（ADM）
のビット7（ADCS）とビット0（ADCE）を0にクリアし，A/D変換動作を停止させてから，STOP
命令を実行してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 22 章
スタンバイ機能
22. 1. 2 スタンバイ機能を制御するレジスタ
スタンバイ機能を制御するレジスタには，次の2種類があります。
・発振安定時間カウンタ状態レジスタ（OSTC）
・発振安定時間選択レジスタ（OSTS）
備考
クロックの動作／停止，切り替えを制御するレジスタについては，第6章
クロック発生回路を参照し
てください。
（1）発振安定時間カウンタ状態レジスタ（OSTC）
X1クロックの発振安定時間カウンタのカウント状態を示すレジスタです。CPUクロックが高速内蔵発振
クロックまたはサブシステム・クロックで，X1クロックの発振を開始したとき，X1クロックの発振安定時
間を確認することができます。
OSTCは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で読み出すことができます。
リセット信号の発生（RESET入力，POC, LVI，WDTによるリセット），STOP命令，MSTOP（MOCレ
ジスタのビット7）= 1により，00Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
683
78 K0/Kx2
第 22 章
スタンバイ機能
図22−1 発振安定時間カウンタ状態レジスタ（OSTC）のフォーマット
アドレス：FFA3H
R
リセット時：00H
略号
7
6
5
4
3
2
1
0
OSTC
0
0
0
MOST11
MOST13
MOST14
MOST15
MOST16
MOST11
MOST13
MOST14
MOST15
MOST16
発振安定時間のステータス
fX = 10 MHz時
1
0
0
0
0
211/fX以上
13
fX = 20 MHz時
204.8 μ s以上 102.4 μ s以上
1
1
0
0
0
2 /fX以上
819.2 μ s以上 409.6 μ s以上
1
1
1
0
0
214/fX以上
1.64 ms以上 819.2 μ s以上
1
1
1
1
1
1
1
1
0
1
15
3.27 ms以上 1.64 ms以上
16
6.55 ms以上 3.27 ms以上
2 /fX以上
2 /fX以上
注意1. 上記時間経過後，MOST11から順番に“1”となっていき，そのまま“1”を保持し
ます。
2. 発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間ま
でのステータスしかセットされないので注意してください。
3. X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含み
ません。
STOPモード解除
X1端子の
電圧波形
a
備考
fX：X1クロック発振周波数
（2）発振安定時間選択レジスタ（OSTS）
STOPモード解除時のX1クロックの発振安定時間を選択するレジスタです。
CPUクロックにX1クロックを選択した場合，STOPモード解除後は，OSTSで設定した時間をウエイトし
ます。
CPUクロックに高速内蔵発振クロックを選択した場合，STOPモード解除後は，OSTCで発振安定時間が
経過したかを確認してください。OSTCでは，あらかじめOSTSで設定した時間までの確認ができます。
OSTSは，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，05Hになります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
684
78 K0/Kx2
第 22 章
スタンバイ機能
図22−2 発振安定時間選択レジスタ（OSTS）のフォーマット
アドレス：FFA4H
R/W
リセット時：05H
略号
7
6
5
4
3
2
1
0
OSTS
0
0
0
0
0
OSTS2
OSTS1
OSTS0
OSTS2
OSTS1
OSTS0
発振安定時間の選択
fX = 10 MHz時
0
0
211/fX
1
13
fX = 20 MHz時
204.8 μ s
102.4 μ s
0
1
0
2 /fX
819.2 μ s
409.6 μ s
0
1
1
214/fX
1.64 ms
819.2 μ s
15
3.27 ms
1.64 ms
16
6.55 ms
3.27 ms
1
0
1
0
0
2 /fX
1
2 /fX
上記以外
設定禁止
注意1. CPUクロックがX1クロック時にSTOPモードへ移行する場合は，STOP命令を実行す
る前にOSTSを設定してください。
2. X1クロックの発振安定時間中は，OSTSレジスタを変更しないでください。
3. 発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間ま
でのステータスしかセットされないので注意してください。
4. X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含み
ません。
STOPモード解除
X1端子の
電圧波形
a
備考
22. 2
fX：X1クロック発振周波数
スタンバイ機能の動作
22. 2. 1 HALTモード
（1）HALTモード
HALTモードは，HALT命令の実行により設定されます。設定前のCPUクロックは，高速システム・クロ
注
ック，高速内蔵発振クロック，サブシステム・クロック のいずれの場合でも設定可能です。
次にHALTモード時の動作状態を示します。
注
78K0/KB2には，サブシステム・クロックはありません。
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第 22 章
スタンバイ機能
表22−1 HALTモード時の動作状態（1/2）
HALTモード
メイン・システム・クロックでCPU動作中のHALT命令実行時
の設定 高速内蔵発振クロック（fRH）で X1クロック（fX）でCPU動作時 外部メイン・システム・クロッ
項
CPU動作時
目
ク（fEXCLK）でCPU動作時
CPUへのクロック供給は停止
システム・クロック
メイン・システ fRH
動作継続（停止不可）
ム・クロック
fX
HALTモード設定前の状態を継続 動作継続（停止不可）
HALTモード設定前の状態を保持
fEXCLK
外部クロックの入力により動作または停止
動作継続（停止不可）
サ ブ シ ス テ fXT
ム・クロック
HALTモード設定前の状態を継続
HALTモード設定前の状態を継続
fEXCLKS 外部クロックの入力により動作または停止
HALTモード設定前の状態を継続
fRL
CPU
動作停止
フラッシュ・メモリ
RAM
HALTモード設定前の状態を保持
ポート（ラッチ）
16ビット・タイマ／ 00
動作可能
イベント・カウンタ 01
8ビット・タイマ／イ 50
ベント・カウンタ
51
8ビット・タイマ
H0
H1
時計用タイマ
ウォッチドッグ・タイマ
動作可能。ただしオプション・バイトで「低速内蔵発振器
ソフトウエアにより停止可能」に設定
した場合は，ウォッチドッグ・タイマへのクロック供給停止。
クロック出力
動作可能
ブザー出力
A/Dコンバータ
シ リ ア UART0
ル ・ イ ン UART6
タ フ ェ ー CSI10
ス
CSI11
CSIA0
IIC0
乗除算器
パワーオン・クリア機能
低電圧検出機能
外部割り込み
備考1. fRH
：高速内蔵発振クロック，
fX
fEXCLK ：外部メイン・システム・クロック， fXT
fEXCLKS ：外部サブシステム・クロック，
fRL
：X1クロック
：XT1クロック
：低速内蔵発振クロック
2. 製品により，搭載している機能が異なります。1.7 ブロック図，1. 8 機能概要を参照してください。
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第 22 章
スタンバイ機能
表22−1 HALTモード時の動作状態（2/2）
HALTモードの設定
項
サブシステム・クロックでCPU動作中のHALT命令実行時
XT1クロック（fXT）でCPU動作時
目
CPUへのクロック供給は停止
システム・クロック
HALTモード設定前の状態を継続
メイン・システ fRH
ム・クロック
fX
fEXCLK
サブシステム・ fXT
クロック
外部サブシステム・クロック（fEXCLKS）でCPU動作時
外部クロックの入力により動作または停止
HALTモード設定前の状態を継続
動作継続（停止不可）
fEXCLKS 外部クロックの入力により動作または停止
動作継続（停止不可）
HALTモード設定前の状態を継続
fRL
CPU
動作停止
フラッシュ・メモリ
HALTモード設定前の状態を保持
RAM
ポート（ラッチ）
16ビット・タイマ／ 00
注
イベント・カウンタ 01
注
8ビット・タイマ／イ 50
注
ベント・カウンタ
51
注
8ビット・タイマ
H0
動作可能
H1
時計用タイマ
ウォッチドッグ・タイマ
動作可能。ただしオプション・バイトで「低速内蔵発振器
ソフトウエアにより停止可能」に設定
した場合は，ウォッチドッグ・タイマへのクロック供給停止。
クロック出力
動作可能
ブザー出力
動作可能。ただし周辺ハードウエア・クロック（fPRS）停止時は動作禁止。
A/Dコンバータ
シ リ ア UART0
動作可能
ル ・ イ ン UART6
タ フ ェ ー CSI10注
ス
CSI11
注
CSIA0
IIC0
注
注
乗除算器
パワーオン・クリア機能
低電圧検出機能
外部割り込み
注
CPUがサブシステム・クロック動作中で，高速内蔵発振クロックと高速システム・クロックが停止している場
合，周辺ハードウエアの端子からの外部クロックで動作開始させないでください。
備考1. fRH
：高速内蔵発振クロック，
fX
fEXCLK ：外部メイン・システム・クロック， fXT
fEXCLKS ：外部サブシステム・クロック，
fRL
：X1クロック
：XT1クロック
：低速内蔵発振クロック
2. 製品により，搭載している機能が異なります。1. 7 ブロック図，1. 8 機能概要を参照してください。
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第 22 章
スタンバイ機能
（2）HALTモードの解除
HALTモードは，次の2種類のソースによって解除できます。
（a）マスクされていない割り込み要求による解除
マスクされていない割り込み要求が発生すると，HALTモードは解除されます。そして，割り込み受
け付け許可状態であれば，ベクタ割り込み処理が行われます。割り込み受け付け禁止状態であれば，
次のアドレスの命令が実行されます。
図22−3 HALTモードの割り込み要求発生による解除
割り込み要求
HALT命令
スタンバイ・
リリース信号
CPUの状態
通常動作
HALTモード
高速システム・クロック，
高速内蔵発振クロック，
またはサブシステム・クロック注2
ウエイト注1
通常動作
発 振
注1. ウエイト時間は次のようになります。
・ベクタ割り込み処理を行う場合
：11∼12クロック
・ベクタ割り込み処理を行わない場合
：4∼5クロック
2. 78K0/KB2には，サブシステム・クロックはありません。
備考
破線は，スタンバイを解除した割り込み要求が受け付けられた場合です。
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第 22 章
スタンバイ機能
（b）リセット信号の発生による解除
リセット信号の発生により，HALTモードは解除されます。そして，通常のリセット動作と同様にリ
セット・ベクタ・アドレスに分岐したあと，プログラムが実行されます。
図22−4 HALTモードのリセットによる解除（1/2）
（1）CPUクロックが高速システム・クロックの場合
HALT命令
リセット信号
通常動作
（高速システム・クロック）
CPUの状態
HALTモード
発振
高速システム・
クロック（X1発振）
リセット処理
リセット期間 (11∼45 μs)
通常動作
（高速内蔵発振クロック）
発振停止 発振停止
発振
発振安定時間（211/fX-216/fX）
ソフトウエアにて
X1発振を開始に設定
（2）CPUクロックが高速内蔵発振クロックの場合
HALT命令
リセット信号
CPUの状態
通常動作
（高速内蔵発振クロック）
高速内蔵発振
クロック
HALTモード
発振
リセット処理
通常動作
リセット期間 (11∼45 μs) （高速内蔵発振クロック）
発振停止
発振
発振精度
安定待ち
(86∼361 μs)
備考
fX：X1クロック発振周波数
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第 22 章
スタンバイ機能
図22−4 HALTモードのリセットによる解除（2/2）
注1
（3）CPUクロックがサブシステム・クロックの場合
HALT命令
リセット信号
CPUの状態
通常動作
（サブシステム・クロック）
HALTモード
発振
サブシステム・
クロック
（XT1発振）
リセット処理
通常動作モード
リセット期間 (11∼45 μs) （高速内蔵発振クロック）
発振停止
発振停止
発振
発振安定時間（ユーザが計測）注2
ソフトウエアにて
XT1発振を開始に設定
注1.
★
2.
78K0/KB2には，サブシステム・クロックはありません。
サブシステム・クロックに外部サブシステム・クロック（fEXCLKS）を使用している場合，
発振安定時間は不要です。
表22−2 HALTモード時の割り込み要求に対する動作
解除ソース
MK××
PR××
IE
ISP
マスカブル割り込み要求
0
0
0
×
次アドレス命令実行
0
0
1
×
割り込み処理実行
0
1
0
1
次アドレス命令実行
0
1
×
0
0
1
1
1
割り込み処理実行
1
×
×
×
HALTモード保持
−
−
×
×
リセット処理
リセット
動
作
×：don't care
22. 2. 2 STOPモード
（1）STOPモードの設定および動作状態
STOPモードは，STOP命令の実行により設定されます。設定前のCPUクロックが，メイン・システム・
クロックの場合のみ設定可能です。
注意
スタンバイ・モードの解除に割り込み要求信号が用いられるため，割り込み要求フラグがセット，
割り込みマスク・フラグがリセットされている割り込みソースがある場合には，スタンバイ・モ
ードに入ってもただちに解除されます。したがって，STOPモードの場合はSTOP命令実行後す
ぐにHALTモードに入り発振安定時間選択レジスタ（OSTS）による設定時間だけウエイトした
あと動作モードに戻ります。
次にSTOPモード時の動作状態を示します。
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第 22 章
スタンバイ機能
表22−3 STOPモード時の動作状態
STOPモード
メイン・システム・クロックでCPU動作中のSTOP命令実行時
の設定 高速内蔵発振クロック（fRH）で X1クロック（fX）でCPU動作時 外部メイン・システム・クロッ
項
CPU動作時
目
CPUへのクロック供給は停止
システム・クロック
メイン・システ fRH
ム・クロック
停止
fX
fEXCLK
サ ブ シ ス テ fXT
ム・クロック
ク（fEXCLK）でCPU動作時
入力無効
STOPモード設定前の状態を継続
fEXCLKS 外部クロックの入力により動作または停止
STOPモード設定前の状態を継続
Frl
CPU
動作停止
フラッシュ・メモリ
STOPモード設定前の状態を保持
RAM
ポート（ラッチ）
16ビット・タイマ／ 00
イベント・カウンタ 01
8ビット・タイマ／イ 50
注1
動作停止
注1
注1
注1
カウント・クロックにTI50選択時のみ動作可能
ベント・カウンタ
51
8ビット・タイマ
H0
8ビット・タイマ／イベント・カウンタ50動作時，カウント・クロックにTM50出力選択時のみ動作可能
H1
カウント・クロックにfRL , fRL/2 , fRL/2 選択時のみ動作可能
カウント・クロックにTI51選択時のみ動作可能
7
9
時計用タイマ
カウント・クロックにサブシステム・クロック選択時のみ動作可能
ウォッチドッグ・タイマ
動作可能。ただしオプション・バイトで「低速内蔵発振器
ソフトウエアにより停止可能」に設定
した場合は，ウォッチドッグ・タイマへのクロック供給停止。
クロック出力
カウント・クロックにサブシステム・クロック選択時のみ動作可能
ブザー出力
動作停止
A/Dコンバータ
シ リ ア UART0
8ビット・タイマ／イベント・カウンタ50動作時，シリアル・クロックにTM50出力選択時のみ動作
ル ・ イ ン UART6
可能
タ フ ェ ー CSI10注1
シリアル・クロックに外部クロック選択時のみ動作可能
ス
CSI11
注1
CSIA0
IIC0
注1
注1
動作停止
シリアル・クロックにEXSCL0/P62端子からの外部クロック選択時のみ動作可能
乗除算器
動作停止
パワーオン・クリア機能
動作可能
注2
低電圧検出機能
外部割り込み
注1.
STOPモード中は，周辺ハードウエアの端子からの外部クロックで動作開始しないでください。
2. 78K0/KB2の製品は動作停止です（EXSCL0/P62端子を搭載していないため，EXSCL0/P62端子からの外部ク
ロックは選択不可）。
備考1. fRH
：高速内蔵発振クロック，
fX
fEXCLK ：外部メイン・システム・クロック， fXT
fEXCLKS ：外部サブシステム・クロック，
fRL
：X1クロック
：XT1クロック
：低速内蔵発振クロック
2. 製品により，搭載している機能が異なります。1. 7 ブロック図，1. 8 機能概要を参照してください。
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第 22 章
スタンバイ機能
注意1. STOPモード中に動作停止する周辺ハードウエア，および発振停止するクロックを選択している周辺ハード
ウエアをSTOPモード解除後に使用する場合は，周辺ハードウエアをリスタートしてください。
2. オプション・バイトで「低速内蔵発振器
ソフトウエアにより停止可能」を選択しても，STOPモード時で
は低速内蔵発振クロックは，STOPモード設定前の状態を継続します。STOPモード中に停止したい場合は，
ソフトウエアにて，低速内蔵発振器の発振を停止してから，STOP命令を実行してください。
3. 高速システム・クロック（X1発振）でCPU動作していて，STOPモード解除後の発振安定時間を短縮したい
場合は，STOP命令実行前に次の手順で高速内蔵発振クロックに切り替えることで実現できます。
①
RSTOPを0に設定（高速内蔵発振器の発振開始）→
蔵発振に切り替え）→
③
② MCM0を0に設定（CPUをX1発振から高速内
MCS = 0であることを確認（CPUクロックの確認）→
ことを確認（高速内蔵発振動作の確認）→
④
RSTS = 1である
⑤ STOP命令実行
STOPモード解除後，CPUクロックを高速内蔵発振クロックから高速システム・クロック（X1発振）に切り
替える場合は，発振安定時間カウンタ状態レジスタ（OSTC）で発振安定時間を確認してから，行ってくだ
さい。
4. AMPH = 1設定時にSTOP命令を実行した場合，CPUクロックが高速内蔵発振クロックのときはSTOPモード
解除後に4.06∼16.12 μ s間，CPUクロックが高速システム・クロック（外部クロック入力）のときはSTOP
モード解除後に外部クロックの160クロック分，CPUクロックの供給が停止されます。
5. STOP命令は，必ず高速内蔵発振器安定動作（RSTS = 1）になっていることを確認してから行ってください。
（2）STOPモードの解除
図22−5 STOPモード解除時の動作タイミング（マスクされていない割り込み要求による解除の場合）
STOPモード解除
STOPモード
高速システム・
クロック（X1発振）
高速システム・
クロック
（外部クロック入力）
高速内蔵発振
クロック
発振精度安定待ち
(86∼361 μs)
STOP命令実行時，
CPUクロックに高速
システム・クロック
（X1発振）選択時
HALT状態（OSTSで設定した発振安定時間）
STOP命令実行時，
CPUクロックに高速
システム・クロック
（外部クロック入力）
選択時
STOP命令実行時，
CPUクロックに高速内蔵
発振クロック選択時
高速システム・クロック
自動で切り替え
高速システム・クロック
ウエイト注2
クロック供給停止（160クロック）注1
高速内蔵発振クロック
ウエイト注2
高速システム・クロック
ソフトウエアにてクロック切り替え
クロック供給停止（4.06∼16.12 μs）注1
注1. AMPH = 1設定時
2. ウエイト時間は次のようになります。
・ベクタ割り込み処理を行う場合
：17∼18クロック
・ベクタ割り込み処理を行わない場合
：11∼12クロック
STOPモードは，次の2種類のソースによって解除することができます。
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第 22 章
スタンバイ機能
（a）マスクされていない割り込み要求による解除
マスクされていない割り込み要求が発生すると，STOPモードは解除されます。そして，割り込み受
け付け許可状態であれば，ベクタ割り込み処理を行います。割り込み受け付け禁止状態であれば，次
のアドレスの命令を実行します。
図22−6 STOPモードの割り込み要求発生による解除（1/2）
（1）CPUクロックが高速システム・クロック（X1発振）の場合
割り込み要求
STOP命令
ウエイト
（OSTSによる設定時間）
スタンバイ・
リリース信号
CPUの状態
通常動作
（高速システム・クロック）
STOPモード
発振安定ウエイト
（HALTモード状態）
発 振
発振停止
発 振
高速システム・
クロック（X1発振）
通常動作
（高速システム・クロック）
発振安定時間（OSTSによる設定時間）
（2）CPUクロックが高速システム・クロック（外部クロック入力）の場合
・AMPH = 1の場合
割り込み要求
STOP命令
スタンバイ・
リリース信号
CPUの状態
高速システム・
クロック
（外部入力クロック）
通常動作
（高速システム・クロック）
STOPモード
発 振
発振停止
クロック
供給停止
通常動作
ウエイト注 （高速システム・クロック）
（160クロック）
発 振
・AMPH = 0の場合
割り込み要求
STOP命令
スタンバイ・
リリース信号
CPUの状態
高速システム・
クロック
（外部入力クロック）
注
通常動作
（高速システム・クロック）
STOPモード
発 振
発振停止
ウエイト注
通常動作
（高速システム・クロック）
発 振
備考
ウエイト時間は次のようになります。
・ベクタ割り込み処理を行う場合
：17∼18クロック
・ベクタ割り込み処理を行わない場合
：11∼12クロック
破線は，スタンバイを解除した割り込み要求が受け付けられた場合です。
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第 22 章
スタンバイ機能
図22−6 STOPモードの割り込み要求発生による解除（2/2）
（3）CPUクロックが高速内蔵発振クロックの場合
・AMPH = 1の場合
割り込み要求
STOP命令
スタンバイ・
リリース信号
CPUの状態
通常動作
（高速内蔵発振クロック）
STOPモード
クロック
供給停止
通常動作
ウエイト注（高速内蔵発振クロック）
（4.06∼16.12 μs）
高速内蔵発振
クロック
発 振
発振停止
発 振
発振精度
安定待ち
(86∼361 μs)
・AMPH = 0の場合
割り込み要求
STOP命令
スタンバイ・
リリース信号
CPUの状態
通常動作
（高速内蔵発振クロック）
STOPモード
発 振
発振停止
高速内蔵発振
クロック
ウエイト注
通常動作
（高速内蔵発振クロック）
発 振
発振精度
安定待ち
(86∼361 μs)
注
備考
ウエイト時間は次のようになります。
・ベクタ割り込み処理を行う場合
：17∼18クロック
・ベクタ割り込み処理を行わない場合
：11∼12クロック
破線は，スタンバイを解除した割り込み要求が受け付けられた場合です。
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78 K0/Kx2
第 22 章
スタンバイ機能
（b）リセット信号の発生による解除
リセット信号の発生により，STOPモードは解除されます。そして，通常のリセット動作と同様にリ
セット・ベクタ・アドレスに分岐したあと，プログラムが実行されます。
図22−7 STOPモードのリセットによる解除
（1）CPUクロックが高速システム・クロックの場合
STOP命令
リセット信号
通常動作
（高速システム・クロック）
CPUの状態
発振停止 発振停止
発振停止
発振
高速システム・
クロック（X1発振）
通常動作
リセット処理
リセット期間 (11∼45 μs) （高速内蔵発振クロック）
STOPモード
発振
発振安定時間（211/fX-216/fX）注
ソフトウエアにて
X1発振を開始に設定
★
高速システム・クロックに外部メイン・システム・クロック（fEXCLK）を使用している場
注
合，発振安定時間は不要です。
（2）CPUクロックが高速内蔵発振クロックの場合
STOP命令
リセット信号
CPUの状態
通常動作
（高速内蔵発振クロック）
STOPモード
発振
発振停止
高速内蔵発振
クロック
通常動作
リセット処理
リセット期間 (11∼45 μs) （高速内蔵発振クロック）
発振
発振停止
発振精度
安定待ち
(86∼361 μs)
備考
fX
：X1クロック発振周波数
表22−4 STOPモード時の割り込み要求に対する動作
解除ソース
MK××
PR××
IE
ISP
マスカブル割り込み要求
0
0
0
×
次アドレス命令実行
0
0
1
×
割り込み処理実行
0
1
0
1
次アドレス命令実行
0
1
×
0
0
1
1
1
割り込み処理実行
1
×
×
×
STOPモード保持
−
−
×
×
リセット処理
リセット
動
作
×：don't care
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第 23 章
リセット機能
第23章 リセット機能
リセット機能は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
リセット信号を発生させる方法には，次の4種類があります。
（1）RESET端子による外部リセット入力
（2）ウォッチドッグ・タイマのプログラム暴走検出による内部リセット
（3）パワーオン・クリア（POC）回路の電源電圧と検出電圧との比較による内部リセット
（4）低電源検出回路（LVI）の電源電圧と検出電圧との比較による内部リセット
外部リセットと内部リセットは機能面での差はなく，リセット信号の発生により，ともに0000H，0001H番地に
書かれてあるアドレスからプログラムの実行を開始します。
RESET端子にロウ・レベルが入力されるか，ウォッチドッグ・タイマがプログラム暴走を検出するか，またはPOC
回路，LVI回路の電圧検出により，リセットがかかり，各ハードウエアは表23−1，表23−2に示すような状態になり
ます。また，リセット信号発生中およびリセット解除直後の発振安定時間中の各端子の状態は，P130のみロウ・レ
ベル出力に，それ以外はハイ・インピーダンスとなっています。
RESET端子にロウ･レベルが入力されて，リセットがかかり，RESET端子にハイ・レベルが入力されると，リセ
ットが解除され，リセット処理後，高速内蔵発振クロックでプログラムの実行を開始します。ウォッチドック・タ
イマによるリセットは，自動的にリセットが解除され，リセット処理後，高速内蔵発振クロックでプログラムの実
行を開始します（図23−2から図23−4参照）。POC回路，LVI回路の電源検出によるリセットは，リセット後VDD
≧VPOCまたはVDD≧VLVIになったときにリセットが解除され，リセット処理後，高速内蔵発振クロックでプログラム
の実行を開始します（第24章
パワーオン・クリア回路と第25章
低電圧検出回路参照）。
注意1. 外部リセットを行う場合，RESET端子に10 μ s以上のロウ・レベルを入力してください。
注1
2. リセット信号発生中では，X1クロック，XT1クロック ，高速内蔵発振クロック，低速内蔵発振クロッ
注1
クの発振は停止します。また，外部メイン・システム・クロック，外部サブシステム・クロック の入
力は無効となります。
3. リセットでSTOPモードを解除するとき，リセット入力中はSTOPモード時の内容を保持します。ただ
注2
し，ポート端子では，P130 はロウ・レベル出力に，それ以外はハイ・インピーダンスとなります。
注1.
2.
78K0/KB2には，XT1クロック，外部サブシステム・クロックはありません。
78K0/KC2の38ピン，44ピン製品と78K0/KB2には，P130端子を搭載していません。
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図23−1 リセット機能のブロック図
内部バス
リセット・コントロール・
フラグ・レジスタ（RESF）
WDTRF
ウォッチドッグ・タイマのリセット信号
LVIRF
セット
セット
クリア
クリア
RESFレジスタ・リード信号
RESET
LVIM/LVISレジスタへのリセット信号
パワーオン・クリア回路のリセット信号
低電圧検出回路のリセット信号
LVI回路の内部リセットの場合，LVI回路はリセットされません。
2． LVIS：低電圧検出レベル選択レジスタ
697
リセット機能
備考 1． LVIM：低電圧検出レジスタ
第 23 章
注意
リセット信号
78 K0/Kx2
第 23 章
リセット機能
図23−2 RESET入力によるリセット・タイミング
発振精度安定待ち
(86∼361 μs)
高速内蔵発振クロック
ソフトウエアにてX1発振を開始に設定
高速システム・クロック
（X1発振選択時）
CPUクロック
リセット期間
（発振停止）
通常動作中
リセット処理
通常動作（高速内蔵発振クロック）
(11∼45 μs)
RESET
内部リセット信号
遅延
ポート端子
（P130を除く）
遅延
(5 μs (TYP.))
Hi-Z
ポート端子
（P130注1）
注1.
注2
78K0/KC2の38ピン，44ピン製品と78K0/KB2には，P130端子を搭載していません。
2. ソフトウエアでハイ・レベル出力にしてください。
備考
リセットがかかるとP130はロウ・レベルを出力するため，リセットがかかる前にP130をハイ・レベル出
力にした場合，P130からの出力をCPUのリセット信号として疑似的に出力するという使い方ができます。
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78 K0/Kx2
第 23 章
リセット機能
図23−3 ウォッチドッグ・タイマのオーバフローによるリセット・タイミング
発振精度安定待ち
(86∼361 μs)
高速内蔵発振クロック
ソフトウエアにてX1発振を開始に設定
高速システム・クロック
（X1発振選択時）
CPUクロック
通常動作中
リセット期間
（発振停止）
リセット処理
通常動作（高速内蔵発振クロック）
(11∼45 μs)
ウォッチドッグ・
タイマの
オーバフロー
内部リセット信号
ポート端子
（P130を除く）
Hi-Z
ポート端子
（P130注1）
注1.
注2
78K0/KC2の38ピン，44ピン製品と78K0/KB2には，P130端子を搭載していません。
2. ソフトウエアでハイ・レベル出力にしてください。
注意
ウォッチドッグ・タイマの内部リセットの場合，ウォッチドッグ・タイマもリセットされます。
備考
リセットがかかるとP130はロウ・レベルを出力するため，リセットがかかる前にP130をハイ・レベル出
力にした場合，P130からの出力をCPUのリセット信号として疑似的に出力するという使い方ができます。
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78 K0/Kx2
第 23 章
リセット機能
図23−4 STOPモード中のRESET入力によるリセット・タイミング
発振精度安定待ち
(86∼361 μs)
STOP命令実行
高速内蔵発振クロック
ソフトウエアにてX1発振を開始に設定
高速システム・クロック
（X1発振選択時）
CPUクロック
通常動作中
ストップ状態
（発振停止）
リセット期間
（発振停止）
リセット処理
通常動作（高速内蔵発振クロック）
(11∼45 μs)
RESET
内部リセット信号
遅延
遅延
(5 μs (TYP.))
ポート端子
（P130を除く）
Hi-Z
ポート端子
（P130注1）
注2
78K0/KC2の38ピン，44ピン製品と78K0/KB2には，P130端子を搭載していません。
注1.
2. ソフトウエアでハイ・レベル出力にしてください。
備考1.
リセットがかかるとP130はロウ・レベルを出力するため，リセットがかかる前にP130をハイ・レベル
出力にした場合，P130からの出力をCPUのリセット信号として疑似的に出力するという使い方ができ
ます。
2.
パワーオン・クリア回路と低電圧検出回路のリセット・タイミングは，第24章
回路と第25章
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パワーオン・クリア
低電圧検出回路を参照してください。
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78 K0/Kx2
第 23 章
リセット機能
表23−1 リセット期間中の動作状態
項
リセット期間中
目
CPUへのクロック供給は停止
システム・クロック
メイン・システ fRH
動作停止
ム・クロック
fX
動作停止（端子は入出力ポート・モード）
fEXCLK
クロックの入力無効（端子は入出力ポート・モード）
サ ブ シ ス テ fXT
ム・クロック
動作停止（端子は入出力ポート・モード）
fEXCLKS クロックの入力無効（端子は入出力ポート・モード）
fRL
動作停止
CPU
フラッシュ・メモリ
RAM
ポート（ラッチ）
16ビット・タイマ／ 00
イベント・カウンタ 01
8ビット・タイマ／イ 50
ベント・カウンタ
51
8ビット・タイマ
H0
H1
時計用タイマ
ウォッチドッグ・タイマ
クロック出力
ブザー出力
A/Dコンバータ
シ リ ア UART0
ル ・ イ ン UART6
タ フ ェ ー CSI10
ス
CSI11
CSIA0
IIC0
乗除算器
パワーオン・クリア機能
動作可能
低電圧検出機能
動作停止
外部割り込み
備考1. fRH
：高速内蔵発振クロック，
fX
fEXCLK ：外部メイン・システム・クロック， fXT
fEXCLKS ：外部サブシステム・クロック，
fRL
：X1クロック
：XT1クロック
：低速内蔵発振クロック
2. 製品により，搭載している機能が異なります。1. 7 ブロック図，1. 8 機能概要を参照してください。
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第 23 章
リセット機能
表23−2 各ハードウエアのリセット受け付け後の状態（1/4）
ハードウエア
プログラム・カウンタ（PC）
リセット受け付け後の状態
注1
リセット・ベクタ・テー
ブル（0000H, 0001H）
の内容がセットされる。
スタック・ポインタ（SP）
不定
プログラム・ステータス・ワード（PSW）
02H
RAM
データ・メモリ
不定
汎用レジスタ
不定
注2
注2
ポート・レジスタ（P0-P7, P12-P14）（出力ラッチ）
00H
ポート・モード・レジスタ（PM0-PM7, PM12, PM14）
FFH
プルアップ抵抗オプション・レジスタ（PU0, PU1, PU3-PU7, PU12, PU14）
00H
内部拡張RAMサイズ切り替えレジスタ（IXS）
0CH
メモリ・サイズ切り替えレジスタ（IMS）
CFH
注3,4
注3,4
注1. リセット信号発生中および発振安定時間ウエイト中の各ハードウエアの状態は，PCの内容のみ不定となりま
す。その他は，リセット後の状態と変わりありません。
2. スタンバイ・モード時でのリセット後の状態は保持となります。
3. メモリ・サイズ切り替えレジスタ（IMS）と内部拡張RAMサイズ切り替えレジスタ（IXS）のリセット解除後
の初期値は内部メモリ容量にかかわらず，78K0/Kx2マイクロコントローラすべての製品において一定（IMS =
CFH, IXS = 0CH）となっています。したがって，リセット解除後，製品ごとに表3−1，表3−2に示す値を必
ず設定してください。
4.
オンチップ・デバッグ機能搭載品はIMSとIXSの設定により，ROM容量とRAM容量をデバッグ対象の製品に合
わせ，デバッグすることができます。IMSとIXSの設定は，デバッグ対象の製品に合わせてください。
備考 製品により，搭載している特殊機能レジスタ（SFR）が異なります。3. 2 .3 特殊機能レジスタ（SFR：Special
Function Register）を参照してください。
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78 K0/Kx2
第 23 章
リセット機能
表23−2 各ハードウエアのリセット受け付け後の状態（2/4）
ハードウエア
リセット受け付け後の状態
注1
00H
メモリ・バンク選択レジスタ（BANK）
クロック動作モード選択レジスタ（OSCCTL）
00H
プロセッサ・クロック・コントロール・レジスタ（PCC）
01H
内蔵発振モード・レジスタ（RCM）
80H
メインOSCコントロール・レジスタ（MOC）
80H
メイン・クロック・モード・レジスタ（MCM）
00H
発振安定時間カウンタ状態レジスタ（OSTC）
00H
発振安定時間選択レジスタ（OSTS）
05H
16ビット・タイマ／
タイマ・カウンタ00, 01（TM00, TM01）
0000H
イベント・カウンタ00, 01
キャプチャ／コンペア・レジスタ000, 010, 001, 011（CR000, CR010, 0000H
CR001, CR011）
モード・コントロール・レジスタ00, 01（TMC00, TMC01）
00H
プリスケーラ・モード・レジスタ00, 01（PRM00, PRM01）
00H
キャプチャ／コンペア・コントロール・レジスタ00, 01（CRC00, 00H
CRC01）
タイマ出力コントロール・レジスタ00, 01（TOC00, TOC01）
00H
8 ビ ッ ト ・ タ イ マ ／ イ ベ ン タイマ・カウンタ50, 51（TM50, TM51）
00H
ト・カウンタ50, 51
コンペア・レジスタ50, 51（CR50, CR51）
00H
タイマ・クロック選択レジスタ50, 51（TCL50, TCL51）
00H
モード・コントロール・レジスタ50, 51（TMC50, TMC51）
00H
8ビット・タイマH0, H1
コンペア・レジスタ00, 10, 01, 11（CMP00, CMP10, CMP01, CMP11） 00H
モード・レジスタ（TMHMD0, TMHMD1）
キャリア・コントロール・レジスタ1（TMCYC1）
時計用タイマ
00H
注2
動作モード・レジスタ（WTM）
ク ロ ッ ク 出 力 ／ ブ ザ ー 出 力 クロック出力選択レジスタ（CKS）
00H
00H
00H
制御回路
ウォッチドッグ・タイマ
イネーブル・レジスタ（WDTE）
1AH/9AH
A/Dコンバータ
10ビットA/D変換結果レジスタ（ADCR）
0000H
8ビットA/D変換結果レジスタ（ADCRH）
00H
モード・レジスタ（ADM）
00H
アナログ入力チャネル指定レジスタ（ADS）
00H
A/Dポート・コンフィギュレーション・レジスタ（ADPC）
00H
シ リ ア ル ・ イ ン タ フ ェ ー ス 受信バッファ・レジスタ0（RXB0）
FFH
UART0
FFH
送信シフト・レジスタ0（TXS0）
注3
アシンクロナス・シリアル・インタフェース動作モード・レジス 01H
タ0（ASIM0）
アシンクロナス・シリアル・インタフェース受信エラー・ステー 00H
タス・レジスタ0（ASIS0）
ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0） 1FH
注1. リセット信号発生中および発振安定時間ウエイト中の各ハードウエアの状態は，PCの内容のみ不定となりま
す。その他は，リセット後の状態と変わりありません。
2. 8ビット・タイマH1のみ。
3. WDTEのリセット値は，オプション・バイトの設定で決定します。
備考 製品により，搭載している特殊機能レジスタ（SFR）が異なります。3. 2 .3 特殊機能レジスタ（SFR：Special
Function Register）を参照してください。
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第 23 章
リセット機能
表23−2 各ハードウエアのリセット受け付け後の状態（3/4）
ハードウエア
リセット受け付け後の状態
シ リ ア ル ・ イ ン タ フ ェ ー ス 受信バッファ・レジスタ6（RXB6）
FFH
UART6
FFH
送信バッファ・レジスタ6（TXB6）
注
アシンクロナス・シリアル・インタフェース動作モード・レジス 01H
タ6（ASIM6）
アシンクロナス・シリアル・インタフェース受信エラー・ステー 00H
タス・レジスタ6（ASIS6）
アシンクロナス・シリアル・インタフェース送信ステータス・レ 00H
ジスタ6（ASIF6）
クロック選択レジスタ6（CKSR6）
00H
ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6） FFH
アシンクロナス・シリアル・インタフェース・コントロール・レ 16H
ジスタ6（ASICL6）
入力切り替え制御レジスタ（ISC）
00H
シ リ ア ル ・ イ ン タ フ ェ ー ス 送信バッファ・レジスタ10, 11（SOTB10, SOTB11）
00H
CSI10, CSI11
シリアルI/Oシフト・レジスタ10, 11（SIO10, SIO11）
00H
シリアル動作モード・レジスタ10, 11（CSIM10, CSIM11）
00H
シリアル・クロック選択レジスタ10, 11（CSIC10, CSIC11）
00H
シ リ ア ル ・ イ ン タ フ ェ ー ス シリアル動作モード指定レジスタ0（CSIMA0）
00H
CSIA0
シリアル・ステータス・レジスタ0（CSIS0）
00H
シリアル・トリガ・レジスタ0（CSIT0）
00H
分周値選択レジスタ0（BRGCA0）
03H
自動データ転送アドレス・ポイント指定レジスタ0（ADTP0）
00H
自動データ転送間隔指定レジスタ0（ADTI0）
00H
シリアルI/Oシフト・レジスタ0（SIOA0）
00H
自動データ転送アドレス・カウント・レジスタ0（ADTC0）
00H
シ リ ア ル ・ イ ン タ フ ェ ー ス シフト・レジスタ0（IIC0）
00H
IIC0
コントロール・レジスタ0（IICC0）
00H
スレーブ・アドレス・レジスタ0（SVA0）
00H
クロック選択レジスタ0（IICCL0）
00H
乗除算器
キー割り込み
注
機能拡張レジスタ0（IICX0）
00H
状態レジスタ0（IICS0）
00H
フラグ・レジスタ0（IICF0）
00H
剰余データ・レジスタ0（SDR0）
0000H
乗除算データ・レジスタA0（MDA0H, MDA0L）
0000H
乗除算データ・レジスタB0（MDB0）
0000H
乗除算器コントロール・レジスタ0（DMUC0）
00H
キー・リターン・モード・レジスタ（KRM）
00H
リセット信号発生中および発振安定時間ウエイト中の各ハードウエアの状態は，PCの内容のみ不定となりま
す。その他は，リセット後の状態と変わりありません。
備考 製品により，搭載している特殊機能レジスタ（SFR）が異なります。3. 2 .3 特殊機能レジスタ（SFR：Special
Function Register）を参照してください。
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78 K0/Kx2
第 23 章
リセット機能
表23−2 各ハードウエアのリセット受け付け後の状態（4/4）
ハードウエア
リセット受け付け後の状態
注2
リセット機能
リセット・コントロール・フラグ・レジスタ（RESF）
00H
低電圧検出回路
低電圧検出レジスタ（LVIM）
00H
低電圧検出レベル選択レジスタ（LVIS）
00H
要求フラグ・レジスタ0L, 0H, 1L, 1H（IF0L, IF0H, IF1L, IF1H）
00H
割り込み
注1
注2
注2
マスク・フラグ・レジスタ0L, 0H, 1L, 1H（MK0L, MK0H, MK1L, FFH
MK1H）
優 先 順 位 指 定 フ ラ グ ・ レ ジ ス タ 0L, 0H, 1L, 1H（ PR0L, PR0H, FFH
PR1L, PR1H）
外部割り込み立ち上がりエッジ許可レジスタ（EGP）
00H
外部割り込み立ち下がりエッジ許可レジスタ（EGN）
00H
注1. リセット信号発生中および発振安定時間ウエイト中の各ハードウエアの状態は，PCの内容のみ不定となりま
す。その他は，リセット後の状態と変わりありません。
2. リセット要因により，次のように変化します。
リセット要因
RESET入力
レジスタ
RESF WDTRFフラグ クリア（0）
POCによる
WDTによる
LVIによる
リセット
リセット
リセット
クリア（0）
LVIRFフラグ
LVIM
クリア（00H）
クリア（00H）
セット（1）
保持
保持
セット（1）
クリア（00H）
保持
LVIS
備考 製品により，搭載している特殊機能レジスタ（SFR）が異なります。3. 2 .3 特殊機能レジスタ（SFR：Special
Function Register）を参照してください。
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78 K0/Kx2
23. 1
第 23 章
リセット機能
リセット要因を確認するレジスタ
78K0/Kx2マイクロコントローラは内部リセット発生要因が多数存在します。リセット・コントロール・フラグ・
レジスタ（RESF）は，どの要因から発生したリセット要求かを格納するレジスタです。
RESFは，8ビット・メモリ操作命令で，読み出すことができます。
RESET入力，パワーオン・クリア（POC）回路によるリセットおよびRESFのデータを読み出すことにより，
00Hになります。
図23−5 リセット・コントロール・フラグ・レジスタ（RESF）のフォーマット
アドレス：FFACH
注
リセット時：00H
R
略号
7
6
5
4
3
2
1
0
RESF
0
0
0
WDTRF
0
0
0
LVIRF
WDTRF
ウォッチドッグ・タイマ（WDT）による内部リセット要求
0
内部リセット要求は発生していない，またはRESFをクリアした
1
内部リセット要求は発生した
LVIRF
注
低電圧検出（LVI）回路による内部リセット要求
0
内部リセット要求は発生していない，またはRESFをクリアした
1
内部リセット要求は発生した
リセット要因により異なります。
注意 1ビット・メモリ操作命令でデータを読み出さないでください。
リセット要求時のRESFの状態を表23−3に示します。
表23−3 リセット要求時のRESFの状態
リセット要因
RESET入力
フラグ
WDTRF
LVIRF
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2010.07.15
クリア（0）
POCによる
WDTによる
LVIによる
リセット
リセット
リセット
クリア（0）
セット（1）
保持
保持
セット（1）
706
78 K0/Kx2
第 24 章
パワーオン・クリア回路
第24章 パワーオン・クリア回路
24. 1
パワーオン・クリア回路の機能
パワーオン・クリア回路は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
パワーオン・クリア（POC）回路は次のような機能を持ちます。
・電源投入時に内部リセット信号を発生します。
1.59 V POCモード設定時（オプション・バイト：POCMODE = 0）は，電源電圧（VDD）が1.59 V±0.15 Vを
越えた場合に，リセットを解除します。
2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）時は，電源電圧（VDD）が2.7 V±0.2
Vを越えた場合に，リセットを解除します。
・電源電圧（VDD）と検出電圧（VPOC = 1.59 V±0.15 V）を比較し，VDD＜VPOCになったとき内部リセット信号
を発生します。
注意
POC回路で内部リセット信号が発生した場合，リセット・コントロール・フラグ・レジスタ（RESF）
がクリア（00H）されます。
備考
78K0/Kx2マイクロコントローラには内部リセット信号を発生するハードウエアが複数内蔵されていま
す。ウォッチドッグ・タイマ（WDT）／低電圧検出（LVI）回路による内部リセット信号が発生した場
合，そのリセット要因を示すためのフラグがリセット・コントロール・フラグ・レジスタ（RESF）に
配置されています。RESFはWDT／LVIのいずれかによる内部リセット信号が発生した場合は，クリア
（00H）されずフラグがセット（1）されます。RESFの詳細については，第23章
リセット機能を参照
してください。
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78 K0/Kx2
24. 2
第 24 章
パワーオン・クリア回路
パワーオン・クリア回路の構成
パワーオン・クリア回路のブロック図を図24−1に示します。
図24−1 パワーオン・クリア回路のブロック図
VDD
VDD
＋
内部リセット信号
−
基準電圧源
24. 3
パワーオン・クリア回路の動作
(1) 1.59 V POCモード設定時（オプション・バイト：POCMODE = 0）
・電源投入時に内部リセット信号を発生し，電源電圧（VDD）が検出電圧（VPOC = 1.59 V±0.15 V）を越え
たら，リセットを解除します。
・電源電圧（VDD）と検出電圧（VPOC = 1.59 V±0.15 V）を比較し，VDD＜VPOCになったとき内部リセット
信号を発生し，VDD≧VPOCのときリセットを解除します。
(2) 2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）
・電源投入時に内部リセット信号を発生し，電源電圧（VDD）が電源電圧投入時検出電圧（VDDPOC = 2.7 V
±0.2 V）を越えたら，リセットを解除します。
・電源電圧（VDD）と検出電圧（VPOC = 1.59 V±0.15 V）を比較し，VDD＜VPOCになったとき内部リセット
信号を発生し，VDD≧VDDPOCのときリセットを解除します。
パワーオン・クリア回路と低電圧検出回路の内部リセット信号発生タイミングを次に示します。
R01UH0008JJ0401 Rev.4.01
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第 24 章
パワーオン・クリア回路
図24−2 パワーオン・クリア回路と低電圧検出回路の内部リセット信号発生のタイミング（1/2）
（1）1.59 V POCモード設定時（オプション・バイト：POCMODE = 0）
LVIをリセットとして
使用に設定
LVIを割り込みとして
使用に設定
LVIをリセットとして
使用に設定
電源電圧
（VDD）
VLVI
1.8 V 注1,2,3
VPOC = 1.59 V (TYP.)
0.5 V/ms (MIN.)注2,3
0V
発振精度安定待ち
(86∼361 μs)
注4
注4
高速内蔵発振
クロック（fRH）
CPU
ソフトウエアで
発振開始に設定
ソフトウエアで
発振開始に設定
高速システム・
クロック（fXH）
（X1発振選択時）
動作
停止
電圧安定待ち
(1.93∼5.39 ms)
リセット
期間中
通常動作
（高速内蔵発振クロック）注5 (発振停止)
リセット処理 (11∼45 μs)
ソフトウエアで
発振開始に設定
リセット
電圧安定待ち
期間中
通常動作
（高速内蔵発振クロック）注5 (発振停止) (1.93∼5.39 ms)
リセット処理 (11∼45 μs)
通常動作
（高速内蔵発振クロック）注5
動作停止
リセット処理 (11∼45 μs)
内部リセット信号
注1.
標準品，(A) 水準品の動作保証範囲は1.8 V≦VDD≦5.5 V，(A2) 水準品の動作保証範囲は2.7 V≦VDD≦
5.5 Vです。電源立ち下がり時に動作保証範囲未満の電圧範囲をリセット状態にしたい場合は，低電圧
検出回路のリセット機能を使用，またはRESET端子にロウ・レベルを入力してください。
2.
標準品，(A) 水準品では，電源投入時から1.8 Vに達するまでの電圧の立ち上がりが，0.5 V/ms (MIN.) よ
りも緩やかな場合は，電源投入時から1.8 Vに達するまで，RESET端子にロウ･レベルを入力するか，
オプション・バイトで2.7 V/1.59 V POCモードを設定（POCMODE = 1）してください。
3.
(A2) 水準品では，電源投入時から2.7 Vに達するまでの電圧の立ち上がりが，0.75 V/ms (MIN.) よりも
緩やかな場合は，電源投入時から2.7 Vに達するまで，RESET端子にロウ･レベルを入力してください。
4.
高速内蔵発振クロックの発振精度安定待ち時間は，内部の電圧安定待ち時間に含まれます。
5.
CPUクロックを高速内蔵発振クロックから高速システム・クロックまたはサブシステム・クロック
注6
注6
に切り替え可能です。X1クロックを使用する場合はOSTCレジスタで，XT1クロック を使用する場合
はタイマ機能などを用いて，発振安定時間を確認してから，切り替えてください。
6.
78K0/KB2には，サブシステム・クロック，XT1クロックはありません。
注意 低電圧検出回路の設定は，リセット解除後にソフトウエアで設定してください（第25章
低電圧検出回
路を参照）。
備考
VLVI
：LVI検出電圧
VPOC ：POC検出電圧
R01UH0008JJ0401 Rev.4.01
2010.07.15
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78 K0/Kx2
第 24 章
パワーオン・クリア回路
図24−2 パワーオン・クリア回路と低電圧検出回路の内部リセット信号発生のタイミング（2/2）
（2）2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）
LVIをリセットとして
使用に設定
LVIを割り込みとして
使用に設定
LVIをリセットとして
使用に設定
発振精度安定待ち
(86∼361 μs)
発振精度安定待ち
(86∼361 μs)
電源電圧
（VDD）
VLVI
VDDPOC = 2.7 V (TYP.)
1.8 V 注1
VPOC = 1.59 V (TYP.)
0V
発振精度安定待ち
(86∼361 μs)
高速内蔵発振
クロック（fRH）
ソフトウエアで
発振開始に設定
高速システム・
クロック（fXH）
（X1発振選択時）
通常動作
（高速内蔵発振クロック）注2
動作停止
CPU
リセット処理 (11∼45 μs)
ソフトウエアで
発振開始に設定
ソフトウエアで
発振開始に設定
リセット
期間中
(発振停止)
リセット
期間中
通常動作
注2
(発振停止)
（高速内蔵発振クロック）
リセット処理 (11∼45 μs)
通常動作
（高速内蔵発振クロック）注2
動作停止
リセット処理 (11∼45 μs)
内部リセット信号
注1.
標準品，(A) 水準品の動作保証範囲は1.8 V≦VDD≦5.5 V，(A2) 水準品の動作保証範囲は2.7 V≦VDD≦
5.5 Vです。電源立ち下がり時に動作保証範囲未満の電圧範囲をリセット状態にしたい場合は，低電圧
検出回路のリセット機能を使用，またはRESET端子にロウ・レベルを入力してください。
2.
CPUクロックを高速内蔵発振クロックから高速システム・クロックまたはサブシステム・クロック
注3
注3
に切り替え可能です。X1クロックを使用する場合はOSTCレジスタで，XT1クロック を使用する場合
はタイマ機能などを用いて，発振安定時間を確認してから，切り替えてください。
3.
78K0/KB2には，サブシステム・クロック，XT1クロックはありません。
注意1. 低電圧検出回路の設定は，リセット解除後にソフトウエアで設定してください（第25章
低電圧検出
回路を参照）。
2. 電源電圧が1.59 V（TYP.）に達したあと，1.93∼5.39 msの電圧安定待ち時間が必要となります。1.59
V（TYP.）から2.7 V（TYP.）に達する時間が，1.93 ms以内の場合は，リセット処理前に0∼5.39 ms
の電源安定待ち時間が自動的に発生します。
備考
VLVI
：LVI検出電圧
VPOC ：POC検出電圧
R01UH0008JJ0401 Rev.4.01
2010.07.15
710
78 K0/Kx2
第 24 章
24. 4
パワーオン・クリア回路
パワーオン・クリア回路の注意事項
電源電圧（VDD）がPOC検出電圧（VPOC）付近で，ある期間ふらつくような構成のシステムでは，リセット状
態／リセット解除状態を繰り返すことがあります。次のように処置をすることによって，リセット解除からマイ
コン動作開始までの時間を任意に設定できます。
＜処
置＞
リセット解除後，タイマなどを使用するソフトウエア・カウンタにて，システムごとに異なる電源電圧変
動期間をウエイトしてから，ポートなどを初期設定してください。
図24−3 リセット解除後のソフト処理例（1/2）
・POC検出電圧付近での電源電圧変動が50 ms以下の場合
リセット
イニシャライズ処理①
；リセット要因の確認注2
ポートの初期設定
パワーオン・クリア
；fPRS = 高速内蔵発振クロック（8.4MHz（MAX.））（デフォルト）
8ビット・タイマH1の設定
（50 msを計測）
ソース：fPRS（8.4 MHz（MAX.））/212，
コンペア値 = 102としたとき ≒ 50 ms
タイマ・スタート（TMHE1 = 1）
WDTのクリア
注１
No
50 ms経過？
（TMIFH1 = 1？）
Yes
イニシャライズ処理②
；システム・クロックの分周比の設定
タイマ，A/Dコンバータ設定など
注1. この間に再度リセットが発生した場合，イニシャライズ処理②には移行しません。
2. 次頁にフロー・チャートを示します。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 24 章
パワーオン・クリア回路
図24−3 リセット解除後のソフト処理例（2/2）
・リセット要因の確認
リセット要因の確認
RESFレジスタ
のWDTRF = 1？
Yes
No
ウォッチドッグ・タイマ
によるリセット処理
RESFレジスタ
のLVIRF = 1？
Yes
No
低電圧検出回路
によるリセット処理
パワーオン・クリア／
外部リセットが発生
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 25 章
低電圧検出回路
第25章 低電圧検出回路
25. 1
低電圧検出回路の機能
低電圧検出（LVI）回路は，78K0/Kx2マイクロコントローラの全製品に搭載されています。
低電圧検出回路は，次のような機能を持ちます。
・電源電圧（VDD）と検出電圧（VLVI），または外部入力端子からの入力電圧（EXLVI）と検出電圧（VEXLVI =
1.21 V (TYP.)：固定）を比較し，内部リセットまたは内部割り込み信号を発生します。
・電源電圧（VDD）／外部入力端子からの入力電圧（EXLVI）は，ソフトウエアにて選択できます。
・リセット／割り込みは，ソフトウエアにて選択できます。
注
・電源電圧の検出電圧（VLVI）は，ソフトウエアにて検出レベルを16段階 より選択できます。
・STOPモード時においても動作可能です。
注 標準品，(A) 水準品： 16段階
(A2) 水準品：
10段階
リセットと割り込み信号は，ソフトウエアの選択により，次のように発生します。
電源電圧（VDD）のレベル検出を選択（LVISEL = 0）
外部入力端子からの入力電圧（EXLVI）のレベル検出を
選択（LVISEL = 1）
リセット選択（LVIMD = 1）
割り込み選択（LVIMD = 0）
リセット選択（LVIMD = 1）
割り込み選択（LVIMD = 0）
VDD ＜VLVI になったときに
電 源 電 圧 降 下 時 に VDD ＜
EXLVI＜VEXLVI になったと
入力電圧降下時にEXLVI＜
内 部 リ セ ッ トを 発 生 し ，
VLVIになったとき，または
き に 内 部 リ セッ ト を発 生
VEXLVIになったとき，また
VDD ≧VLVI になったときに
電 源 電 圧 上 昇 時 に VDD ≧
し，EXLVI≧VEXLVI になっ
は入力電圧上昇時にEXLVI
内部リセットを解除
VLVIになったときに内部割
たときに内部リセットを解
≧VEXLVIになったときに内
り込み信号を発生
除
部割り込み信号を発生
備考
LVISEL ：低電圧検出レジスタ（LVIM）のビット2
LVIMD ：LVIMのビット1
低電圧検出回路動作時では，低電圧検出フラグ（LVIF：LVIMのビット0）を読み出すことにより，電源電圧ま
たは外部入力端子からの入力電圧が，検出レベル以上か未満かを知ることができます。
低電圧検出回路をリセットとして使用した場合，リセットが発生するとリセット・コントロール・フラグ・レ
ジスタ（RESF）のビット0（LVIRF）がセット（1）されます。RESFについての詳細は，第23章
リセット機能
を参照してください。
25. 2
低電圧検出回路の構成
低電圧検出回路のブロック図を図25−1に示します。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 25 章
低電圧検出回路
図25−1 低電圧検出回路のブロック図
VDD
VDD
低電圧検出レベル選択回路
N-ch
EXLVI/P120/
INTP0
内部リセット信号
セ
レ
ク
タ
＋
セ
レ
ク
タ
−
INTLVI
基準電圧源
4
LVION LVISEL LVIMD
LVIS3 LVIS2 LVIS1 LVIS0
低電圧検出レベル選択
レジスタ（LVIS）
LVIF
低電圧検出レジスタ
（LVIM）
内 部 バ ス
25. 3
低電圧検出回路を制御するレジスタ
低電圧検出回路は次のレジスタで制御します。
・低電圧検出レジスタ（LVIM）
・低電圧検出レベル選択レジスタ（LVIS）
・ポート・モード・レジスタ12（PM12）
（1）低電圧検出レジスタ（LVIM）
低電圧検出，動作モードを設定するレジスタです。
LVIMは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
LVIリセット以外のリセット信号の発生により，00Hになります。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 25 章
低電圧検出回路
図25−2 低電圧検出レジスタ（LVIM）のフォーマット
注1
アドレス：FFBEH
リセット時：00H
R/W
注2
略号
7
6
5
4
3
2
1
0
LVIM
LVION
0
0
0
0
LVISEL
LVIMD
LVIF
注3,
LVION
4
低電圧検出動作許可
0
動作禁止
1
動作許可
注3
LVISEL
電圧検出の選択
0
電源電圧（VDD）のレベルを検出
1
外部入力端子からの入力電圧（EXLVI）のレベルを検出
注3
LVIMD
0
低電圧検出の動作モード（割り込み／リセット）選択
・LVISEL=0の場合，電圧降下時に電源電圧（VDD）＜検出電圧（VLVI）になったとき，ま
たは，電圧上昇時にVDD≧VLVIになったとき内部割り込み信号を発生
・LVISEL=1の場合，電圧降下時に外部入力端子からの入力電圧（EXLVI）＜検出電圧
（VEXLVI）になったとき，または電圧上昇時にEXLVI≧VEXLVIになったときに割り込み信
号発生
1
・LVISEL=0の場合，電源電圧（VDD）＜検出電圧（VLVI）時に内部リセット発生，にVDD
≧VLVI時に内部リセット解除
・LVISEL=1の場合，外部入力端子からの入力電圧（EXLVI）＜検出電圧（VEXLVI）時に内
部リセット発生，EXLVI≧VEXLVI時に内部リセット解除
LVIF
0
低電圧検出フラグ
・LVISEL=0の場合，電源電圧（VDD）≧検出電圧（VLVI），または動作禁止時
・LVISEL=1の場合，外部入力端子からの入力電圧（EXLVI）≧検出電圧（VEXLVI），また
は動作禁止時
1
・LVISEL=0の場合，電源電圧（VDD）＜検出電圧（VLVI）
・LVISEL=1の場合，外部入力端子からの入力電圧（EXLVI）＜検出電圧（VEXLVI）
注1. LVI以外のリセット時では，”00H” にクリアされます。
2. ビット0はRead Onlyです。
3. LVION，LVIMD, LVISELはLVIリセット以外のリセット時にクリア（0）されます。LVIリセッ
トではクリア（0）されません。
4. LVIONをセット（1）すると，LVI回路内のコンパレータの動作を開始します。LVIONをセット
（1）してから動作が安定するまでの時間（10 μ s（MIN.））を，ソフトウエアでウエイトして
ください。また動作安定後，LVI検出電圧未満の状態になってからLVIFがセット（1）されるま
で，200 μ s以上の外部入力（最小パルス幅：200 μ s（MIN.））が必要です。
注意1.
LVIを停止する場合は，次のいずれかの手順を行ってください。
・8ビット・メモリ操作命令の場合：LVIMに“00H”を書き込む
・1ビット・メモリ操作命令の場合：LVIONをクリア（0）
2.
外部入力端子からの入力電圧（EXLVI）は，EXLVI＜V DD でなければなりません。
3.
LVIを割り込みとして使用する場合，LVI検出電圧未満の状態でLVIONをクリア（0）すると，
INTLVI信号が発生し，LVIIFが1になります。
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第 25 章
低電圧検出回路
従来規格品（ μ PD78F05xx, 78F05xxD）では，LVIリセット発生後，LVION = 1のときは，
注意4.
LVISとLVIMに値を書き込まないでください。
（2）低電圧検出レベル選択レジスタ（LVIS）
低電圧検出レベルを選択するレジスタです。
LVISは，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
LVIリセット以外のリセット信号の発生により，00Hになります。
図25−3 低電圧検出レベル選択レジスタ（LVIS）のフォーマット
アドレス：FFBFH
リセット時：00H
注1
R/W
略号
7
6
5
4
3
2
1
0
LVIS
0
0
0
0
LVIS3
LVIS2
LVIS1
LVIS0
LVIS3
LVIS2
LVIS1
LVIS0
0
0
0
0
V LVI0 （4.24 V±0.1 V）
0
0
0
1
V LVI1 （4.09 V±0.1 V）
0
0
1
0
V LVI2 （3.93 V±0.1 V）
0
0
1
1
V LVI3 （3.78 V±0.1 V）
0
1
0
0
V LVI4 （3.62 V±0.1 V）
0
1
0
1
V LVI5 （3.47 V±0.1 V）
0
1
1
0
V LVI6 （3.32 V±0.1 V）
0
1
1
1
V LVI7 （3.16 V±0.1 V）
1
0
0
0
V LVI8 （3.01 V±0.1 V）
1
0
0
1
V LVI9 （2.85 V±0.1 V）
1
0
1
0
V LVI10 （2.70 V±0.1 V）
1
0
1
1
V LVI11 （2.55 V±0.1 V）
1
1
0
0
V LVI12 （2.39 V±0.1 V）
1
1
0
1
V LVI13 （2.24 V±0.1 V）
1
1
1
0
V LVI14 （2.08 V±0.1 V）
1
1
1
1
V LVI15 （1.93 V±0.1 V）
検出レベル
注2
注2
注2
注2
注2
注2
注1. LVIによるリセットのときには，LVISの値はリセットされず，そのまま値を保持します。それ
以外のリセットでは，”00H” にクリアされます。
2.
(A2) 水準品は，VLVI10-VLVI15を設定しないでください。
注意1.
ビット4-7には必ず“0”を設定してください。
2.
LVI動作中に，LVISの値を変更しないでください。
3.
外部入力端子からの入力電圧（EXLVI）を検出する場合，検出電圧は固定（VEXLVI = 1.21 V
(TYP.) ）です。したがって，LVISの設定は不要です。
4.
従来規格品（ μ PD78F05xx, 78F05xxD）では，LVIリセット発生後，LVION = 1のときは，
LVISとLVIMに値を書き込まないでください。
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第 25 章
低電圧検出回路
（3）ポート・モード・レジスタ12（PM12）
P120/EXLVI/INTP0端子を外部低電圧検出用電位入力として使用するとき，PM120に1を設定してくださ
い。このときP120の出力ラッチは，0または1のどちらでもかまいません。
PM12は，1ビット・メモリ操作命令または8ビット・メモリ操作命令で設定します。
リセット信号の発生により，FFHになります。
図25−4 ポート・モード・レジスタ12（PM12）のフォーマット
アドレス：FF2CH
リセット時：FFH
R/W
略号
7
6
5
4
3
2
1
0
PM12
1
1
1
PM124
PM123
PM122
PM121
PM120
PM12n
P12n端子の入出力モードの選択（n = 0-4）
0
出力モード（出力バッファ・オン）
1
入力モード（出力バッファ・オフ）
備考
78K0/KB2製品のポート・モード・レジスタ12のフォーマットは，上記のフォーマットとは異なり
ます。5. 3 ポート機能を制御するレジスタ （1）ポート・モード・レジスタ（PMxx）を参照し
てください。
25. 4
低電圧検出回路の動作
低電圧検出回路は，次の2種類の動作モードがあります。
（1）リセットとして使用（LVIMD = 1）
・LVISEL = 0の場合，電源電圧（VDD）と検出電圧（VLVI）を比較し，VDD＜VLVIのとき内部リセットを発生
し，VDD≧VLVIのとき内部リセットを解除します。
・LVISEL = 1の場合，外部入力端子からの入力電圧（EXLVI）と検出電圧（VEXLVI = 1.21 V (TYP.) ）を
比較し，EXLVI＜VEXLVIのとき内部リセットを発生し，EXLVI≧VEXLVIのとき内部リセットを解除します。
（2）割り込みとして使用（LVIMD = 0）
・LVISEL = 0の場合，電源電圧（VDD）と検出電圧（VLVI）を比較し，電圧降下時にVDD＜VLVIになったと
き，または電圧上昇時にVDD≧VLVIになったとき，割り込み信号（INTLVI）を発生します。
・LVISEL = 1の場合，外部入力端子からの入力電圧（EXLVI）と検出電圧（VEXLVI = 1.21 V (TYP.) ）を
比較し，電圧降下時にEXLVI＜VEXLVIになったとき，または電圧上昇時にEXLVI≧VEXLVIになったとき，
割り込み信号（INTLVI）を発生します。
低電圧検出回路動作時では，低電圧検出フラグ（LVIF：LVIMのビット0）を読み出すことにより，電源電圧ま
たは外部入力端子からの入力電圧が，検出レベル以上か未満かを知ることができます。
備考
LVIMD： 低電圧検出レジスタ（LVIM）のビット1
LVISEL： LVIMのビット2
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第 25 章
低電圧検出回路
25. 4. 1 リセットとして使用時の設定
（1）電源電圧（VDD）のレベルを検出する場合
●動作開始時
①
LVIの割り込みをマスクする（LVIMK = 1）
②
低電圧検出レジスタ（LVIM）のビット2（LVISEL）に“0”（電源電圧（VDD）のレベルを検出）
を設定する（デフォルト値）
③
低電圧検出レベル選択レジスタ（LVIS）のビット3-0（LVIS3-LVIS0）で検出電圧を設定する
④
LVIMのビット7（LVION）に“1”（LVI動作許可）を設定する
⑤
ソフトウエアで動作安定時間（10 μ s（MIN.））をウエイトする
⑥
LVIMのビット0（LVIF）で，「電源電圧（VDD）≧検出電圧（VLVI）」であることを確認するまで
待つ
⑦
LVIMのビット1（LVIMD）に“1”（レベル検出時にリセット発生）を設定する
図25−5に，①∼⑦と対応した低電圧検出回路の内部リセット信号発生のタイミングを示します。
注意1. ①は必ず行ってください。LVIMK = 0になっている場合，④の処理を行った時点で割り込み
が発生する場合があります。
2. LVIMD = 1とした時点で，「電源電圧（VDD）≧検出電圧（VLVI）」であれば内部リセット信
号は発生しません。
●動作停止時
次のいずれかの手順を，必ず実行してください。
・8ビット・メモリ操作命令の場合：
LVIMに“00H”を書き込む
・1ビット・メモリ操作命令の場合：
LVIMDをクリア（0）→LVIONをクリア（0）
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第 25 章
低電圧検出回路
図25−5 低電圧検出回路の内部リセット信号発生のタイミング（電源電圧（VDD）のレベルを検出）（1/2）
（1）1.59 V POCモード設定時（オプション・バイト：POCMODE = 0）
電源電圧（VDD）
VLVI
VPOC = 1.59 V (TYP.)
時間
LVIMKフラグ
注1
（ソフトウエアで H
設定）
LVISELフラグ
（ソフトウエアで
設定）
①
③
L
LVIONフラグ
（ソフトウエアで
設定）
②
クリアされない
クリアされない
④
クリア
⑤ウエイト時間
LVIFフラグ
⑥
LVIMDフラグ
（ソフトウエアで
設定）
クリア
注2
クリアされない
クリアされない
⑦
クリア
LVIRFフラグ注３
LVIリセット信号
ソフトウエアで
クリア
ソフトウエアで
クリア
POCリセット信号
内部リセット信号
注 1. LVIMKフラグはリセット信号の発生により，“1”になっています。
2. LVIFフラグがセット（1）される可能性があります。
3. LVIRFはリセット・コントロール・フラグ・レジスタ（RESF）のビット0です。RESFについて
の詳細は，第23章
リセット機能を参照してください。
備考 図25−5の①∼⑦は，25. 4. 1（1）電源電圧（VDD）のレベルを検出する場合
●動作開始時の
①∼⑦と対応しています。
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第 25 章
低電圧検出回路
図25−5 低電圧検出回路の内部リセット信号発生のタイミング（電源電圧（VDD）のレベルを検出）（2/2）
（2）2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）
電源電圧（VDD）
VLVI
2.7 V (TYP.)
VPOC = 1.59 V (TYP.)
時間
LVIMKフラグ
（ソフトウエアで
設定）
H注1
LVISELフラグ
（ソフトウエアで
設定）
L
①
③
②
LVIONフラグ
（ソフトウエアで
設定）
クリアされない
クリアされない
④
クリア
⑤ウエイト時間
LVIFフラグ
⑥
クリア
注2
LVIMDフラグ
（ソフトウエアで
設定）
クリアされない
クリアされない
⑦
クリア
LVIRFフラグ注３
LVIリセット信号
ソフトウエアで
クリア
ソフトウエアで
クリア
POCリセット信号
内部リセット信号
注 1. LVIMKフラグはリセット信号の発生により，“1”になっています。
2. LVIFフラグがセット（1）される可能性があります。
3. LVIRFはリセット・コントロール・フラグ・レジスタ（RESF）のビット0です。RESFについて
の詳細は，第23章
リセット機能を参照してください。
備考 図25−5の①∼⑦は，25. 4. 1（1）電源電圧（VDD）のレベルを検出する場合
●動作開始時の
①∼⑦と対応しています。
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第 25 章
低電圧検出回路
（2）外部入力端子からの入力電圧（EXLVI）のレベルを検出する場合
●動作開始時
①
LVIの割り込みをマスクする（LVIMK = 1）
②
低電圧検出レジスタ（LVIM）のビット2（LVISEL）に“1”（外部入力端子からの入力電圧（EXLVI）
のレベルを検出）を設定する
③
LVIMのビット7（LVION）に“1”（LVI動作許可）を設定する
④
ソフトウエアで動作安定時間（10 μ s（MIN.））をウエイトする
⑤
LVIMのビット0（LVIF）で，「外部入力端子からの入力電圧（EXLVI）≧検出電圧（VEXLVI = 1.21
V (TYP.) ）」であることを確認するまで待つ
⑥
LVIMのビット1（LVIMD）に“1”（レベル検出時にリセット発生）を設定する
図25−6に，①∼⑥と対応した低電圧検出回路の内部リセット信号発生のタイミングを示します。
注意1. ①は必ず行ってください。LVIMK = 0になっている場合，③の処理を行った時点で割り込み
が発生する場合があります。
2.
LVIMD = 1とした時点で，「外部入力端子からの入力電圧（EXLVI）≧検出電圧（VEXLVI =
1.21 V (TYP.) ）」であれば内部リセット信号は発生しません。
3.
外部入力端子からの入力電圧（EXLVI）は，EXLVI＜VDDでなければなりません。
●動作停止時
次のいずれかの手順を，必ず実行してください。
・8ビット・メモリ操作命令の場合：
LVIMに“00H”を書き込む
・1ビット・メモリ操作命令の場合：
LVIMDをクリア（0）→LVIONをクリア（0）
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第 25 章
低電圧検出回路
図25−6 低電圧検出回路の内部リセット信号発生のタイミング
（外部入力端子からの入力電圧（EXLVI）のレベルを検出）
外部入力端子からの
入力電圧（EXLVI）
VEXLVI
時間
LVIMKフラグ
注1
（ソフトウエアで H
設定）
LVISELフラグ
（ソフトウエアで
設定）
①
クリアされない
クリアされない
クリアされない
クリアされない
クリアされない
クリアされない
クリアされない
クリアされない
②
LVIONフラグ
（ソフトウエアで
設定）
③
④ウエイト時間
LVIFフラグ
⑤
注2
LVIMDフラグ
（ソフトウエアで
設定）
クリアされない
⑥
LVIRFフラグ注３
LVIリセット信号
ソフトウエアで
クリア
ソフトウエアで
クリア
内部リセット信号
注 1. LVIMKフラグはリセット信号の発生により，“1”になっています。
2. LVIFフラグがセット（1）される可能性があります。
3. LVIRFはリセット・コントロール・フラグ・レジスタ（RESF）のビット0です。RESFについて
の詳細は，第23章
リセット機能を参照してください。
備考 図25−6の①∼⑥は，25. 4. 1（2）外部入力端子からの入力電圧（EXLVI）のレベルを検出する
場合
●動作開始時の①∼⑥と対応しています。
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第 25 章
低電圧検出回路
25. 4. 2 割り込みとして使用時の設定
（1）電源電圧（VDD）のレベルを検出する場合
●動作開始時
①
LVIの割り込みをマスクする（LVIMK = 1）
②
低電圧検出レジスタ（LVIM）のビット2（LVISEL）に“0”（電源電圧（VDD）のレベルを検出）
を設定する（デフォルト値）
③
低電圧検出レベル選択レジスタ（LVIS）のビット3-0（LVIS3-LVIS0）で検出電圧を設定する
④
LVIMのビット1（LVIMD）に“0”（レベル検出時に割り込み信号発生）を設定する（デフォルト
値）
⑤
LVIMのビット7（LVION）に“1”（LVI動作許可）を設定する
⑥
ソフトウエアで動作安定時間（10 μ s（MIN.））をウエイトする
⑦
LVIMのビット0（LVIF）で，立ち下がりを検出する場合は「電源電圧（VDD）≧検出電圧（VLVI）」
を，立ち上がりを検出する場合は「電源電圧（VDD）＜検出電圧（VLVI）」を確認する
⑧
LVIの割り込み要求フラグ（LVIIF）をクリア（0）する
⑨
LVIの割り込みマスク・フラグ（LVIMK）を解除する
⑩
（ベクタ割り込みを使用する場合）EI命令を実行する
図25−7に，①∼⑨と対応した低電圧検出回路の割り込み信号発生のタイミングを示します。
●動作停止時
次のいずれかの手順を，必ず実行してください。
・8ビット・メモリ操作命令の場合：
LVIMに“00H”を書き込む
・1ビット・メモリ操作命令の場合：
LVIONをクリア（0）
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78 K0/Kx2
第 25 章
低電圧検出回路
図25−7 低電圧検出回路の割り込み信号発生のタイミング（電源電圧（VDD）のレベルを検出）（1/2）
（1）1.59 V POCモード設定時（オプション・バイト：POCMODE = 0）
電源電圧（VDD）
VLVI
VPOC = 1.59 V (TYP.)
注3
LVIMKフラグ
（ソフトウエアで
設定）
LVISELフラグ
（ソフトウエアで
設定）
注3
時間
①
注1
⑨ソフトウエアでクリア
③
L
②
LVIONフラグ
（ソフトウエアで
設定）
⑤
⑥ウエイト時間
LVIFフラグ
⑦
注2
INTLVI
注2
LVIIFフラグ
注2
LVIMDフラグ
（ソフトウエアで
設定）
⑧
ソフトウエアでクリア
L
④
内部リセット信号
注1. LVIMKフラグはリセット信号の発生により，“1”になっています。
2. 割り込み要求信号（INTLVI）が発生し，LVIFフラグ，LVIIFフラグがセット（1）される可能性
があります。
3. LVI検出電圧未満の状態でLVIONをクリア（0）した場合，INTLVI信号が発生し，LVIIFが1
になります。
備考 図25−7の①∼⑨は，25. 4. 2（1）電源電圧（VDD）のレベルを検出する場合
●動作開始時の
①∼⑨と対応しています。
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78 K0/Kx2
第 25 章
低電圧検出回路
図25−7 低電圧検出回路の割り込み信号発生のタイミング（電源電圧（VDD）のレベルを検出）（2/2）
（2）2.7 V/1.59 V POCモード設定時（オプション・バイト：POCMODE = 1）
電源電圧（VDD）
VLVI
2.7 V(TYP.)
VPOC = 1.59 V (TYP.)
注3
LVIMKフラグ
（ソフトウエアで
設定）
LVISELフラグ
（ソフトウエアで
設定）
注3
時間
①
注1
⑨ソフトウエアでクリア
③
L
②
LVIONフラグ
（ソフトウエアで
設定）
⑤
⑥ウエイト時間
LVIFフラグ
⑦
注2
INTLVI
注2
LVIIFフラグ
LVIMDフラグ
（ソフトウエアで
設定）
⑧
ソフトウエアでクリア
注2
L
④
内部リセット信号
注1. LVIMKフラグはリセット信号の発生により，“1”になっています。
2. 割り込み要求信号（INTLVI）が発生し，LVIFフラグ，LVIIFフラグがセット（1）される可能性
があります。
3. LVI検出電圧未満の状態でLVIONをクリア（0）した場合，INTLVI信号が発生し，LVIIFが1
になります。
備考 図25−7の①∼⑨は，25. 4. 2（1）電源電圧（VDD）のレベルを検出する場合
●動作開始時の
①∼⑨と対応しています。
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78 K0/Kx2
第 25 章
低電圧検出回路
（2）外部入力端子からの入力電圧（EXLVI）のレベルを検出する場合
●動作開始時
①
LVIの割り込みをマスクする（LVIMK = 1）
②
低電圧検出レジスタ（LVIM）のビット2（LVISEL）に“1”（外部入力端子からの入力電圧（EXLVI）
のレベルを検出）を設定する
③
LVIMのビット1（LVIMD）に“0” （レベル検出時に割り込み信号発生）を設定する（デフォル
ト値）
④
LVIMのビット7（LVION）に“1”（LVI動作許可）を設定する
⑤
ソフトウエアで動作安定時間（10 μ s（MIN.））をウエイトする
⑥
LVIMのビット0（LVIF）で，立ち下がりを検出する場合は「外部入力端子からの入力電圧（EXLVI）
≧検出電圧（VEXLVI = 1.21 V (TYP.) ）」を，立ち上がりを検出する場合は「外部入力端子からの
入力電圧（EXLVI）＜検出電圧（VEXLVI = 1.21 V (TYP.) ）」を確認する
⑦
LVIの割り込み要求フラグ（LVIIF）をクリア（0）する
⑧
LVIの割り込みマスク・フラグ（LVIMK）を解除する
⑨
（ベクタ割り込みを使用する場合）EI命令を実行する
図25−8に，①∼⑧と対応した低電圧検出回路の割り込み信号発生のタイミングを示します。
注意
外部入力端子からの入力電圧（EXLVI）は，EXLVI＜VDDでなければなりません。
●動作停止時
次のいずれかの手順を，必ず実行してください。
・8ビット・メモリ操作命令の場合：
LVIMに“00H”を書き込む
・1ビット・メモリ操作命令の場合：
LVIONをクリア（0）
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78 K0/Kx2
第 25 章
低電圧検出回路
図25−8 低電圧検出回路の割り込み信号発生のタイミング
（外部入力端子からの入力電圧（EXLVI）のレベルを検出）
外部入力端子からの
入力電圧（EXLVI）
VEXLVI
注3
LVIMKフラグ
（ソフトウエアで
設定）
注3
時間
①
注1
⑧ソフトウエアでクリア
LVISELフラグ
（ソフトウエアで
設定）
②
LVIONフラグ
（ソフトウエアで
設定）
④
⑤ウエイト時間
LVIFフラグ
⑥
注2
INTLVI
注2
LVIIFフラグ
⑦
ソフトウエアでクリア
注2
LVIMDフラグ
（ソフトウエアで
設定）
L
③
注1. LVIMKフラグはリセット信号の発生により，“1”になっています。
2. 割り込み要求信号（INTLVI）が発生し，LVIFフラグ，LVIIFフラグがセット（1）される可能性
があります。
3. LVI検出電圧未満の状態でLVIONをクリア（0）した場合，INTLVI信号が発生し，LVIIFが1
になります。
備考 図25−8の①∼⑧は，25. 4. 2（2）外部入力端子からの入力電圧（EXLVI）のレベルを検出する
場合
●動作開始時の①∼⑧と対応しています。
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78 K0/Kx2
第 25 章
25. 5
低電圧検出回路
低電圧検出回路の注意事項
電源電圧（VDD）がLVI検出電圧（VLVI）付近で，ある期間ふらつくような構成のシステムでは，低電圧検出回路
の使用方法により，次のような動作となります。
（1）リセットとして使用する場合
リセット状態／リセット解除状態を繰り返すことがあります。
後述の処置（1）に示す処理を行うことにより，リセット解除からマイコン動作開始までの時間を任意に
設定できます。
（2）割り込みとして使用する場合
割り込み要求が頻繁に発生することがあります。後述の処置（2）の（b）に示す処理を行うようにして
ください。
＜処
置＞
（1）リセットとして使用する場合
リセット解除後，タイマなどを使用するソフトウエア・カウンタにて，システムごとに異なる電源電圧
変動期間をウエイトしてから，ポートなどを初期設定してください（図25−9を参照）。
（2）割り込みとして使用する場合
（a）LVI割り込みの処理ルーチン内で，低電圧検出レジスタ（LVIM）のビット0（LVIF）にて，立ち下が
りを検出する場合は“電源電圧（VDD）≧検出電圧（VLVI）”を，立ち上がりを検出する場合は“電
源電圧（VDD）＜検出電圧（VLVI）”を確認し，割り込み要求フラグ・レジスタ0L（IF0L）のビット
0（LVIIF）をクリア（0）してください。
（b）LVI検出電圧付近での電源電圧変動期間が長いシステムの場合は，電源電圧変動期間をウエイトした
あとに，LVIFフラグにて，立ち下がりを検出する場合は“電源電圧（VDD）≧検出電圧（VLVI）”を，
立ち上がりを検出する場合は“電源電圧（VDD）＜検出電圧（VLVI）”を確認し，LVIIFフラグをクリ
ア（0）してください。
備考
低電圧検出レジスタ（LVIM）のビット2（LVISEL）に“1”を設定した場合は，上記の語句を次のように
読み替えてください。
・電源電圧（VDD）→外部入力端子からの入力電圧（EXLVI）
・検出電圧（VLVI）→検出電圧（VEXLVI = 1.21 V）
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78 K0/Kx2
第 25 章
低電圧検出回路
図25−9 リセット解除後のソフト処理例（1/2）
・LVI検出電圧付近での電源電圧変動が50 ms以下の場合
リセット
；リセット要因の確認注
ポートの初期設定
イニシャライズ処理①
LVIリセット
；fPRS = 高速内蔵発振クロック（8.4MHz（MAX.））（デフォルト）
8ビット・タイマH1の設定
（50 msを計測）
ソース：fPRS（8.4 MHz（MAX.））/212，
コンペア値 = 102としたとき ≒ 50 ms
タイマ・スタート（TMHE1 = 1）
WDTのクリア
検出電圧以上
（LVIF = 0？）
Yes
No
タイマH1再起動
（TMHE1 = 0 → TMHE1 = 1）
No
；タイマ・カウンタをクリアし，
タイマ・スタート
50 ms経過？
（TMIFH1 = 1？）
Yes
イニシャライズ処理②
注
；システム・クロックの分周比の設定
タイマ，A/Dコンバータ設定など
次頁にフロー・チャートを示します。
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第 25 章
低電圧検出回路
図25−9 リセット解除後のソフト処理例（2/2）
・リセット要因の確認
リセット要因の確認
LVIMレジスタ
のLVION = 1？
Yes：LVIによるリセット発生
No：LVI以外のリセット発生
LVIの設定
（LVIM, LVISレジスタの設定）
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78 K0/Kx2
第 26 章
オプション・バイト
第26章 オプション・バイト
26. 1
オプション・バイトの機能
78K0/Kx2マイクロコントローラのフラッシュ・メモリの0080H-0084Hは，オプション・バイト領域です。電源
投入時またはリセットからの起動時に，自動的にオプション・バイトを参照して，指定された機能の設定を行い
ます。製品使用の際には，必ずオプション・バイトにて次に示す機能の設定を行ってください。
また，セルフ・プログラミング時にブート・スワップ動作を使用する場合，0080H-0084Hは1080H-1084Hと切
り替わるので，あらかじめ1080H-1084Hにも0080H-0084Hと同じ値を設定してください。
注意
0082H, 0083H（ブート・スワップ使用時は0082H/1082H, 0083H/1083H）には，必ず00Hを設定してくだ
さい。
(1) 0080H/1080H
○低速内蔵発振器の動作
・ソフトウエアにより停止可能
・停止不可
○ウォッチドッグ・タイマのオーバフロー時間の設定
○ウォッチドッグ・タイマのカウンタの動作
・カウンタの動作許可
・カウンタの動作禁止
○ウォッチドッグ・タイマのウインドウ・オープン期間の設定
注意
ブート・スワップ時は，0080Hと1080Hが切り替わるので，あらかじめ1080Hにも0080Hと同じ値を
設定してください。
(2) 0081H/1081H
○POCモードの選択
・2.7 V/1.59 V POCモード動作時（POCMODE = 1）
電源投入から2.7 V (TYP.) に達するまでリセット状態になり，2.7 V (TYP.) を越えるとリセットが解除さ
れます。その後，2.7 VでのPOC検出は行われず，1.59 V (TYP.) でPOC検出が行われます。
標準品，（A）水準品では，電源投入から1.8 Vに達するまでの電圧の立ち上がりが，0.5 V/ms（MIN.）よ
りも緩やかな場合，2.7 V/1.59 V POCモードの使用を推奨します。
・1.59 V POCモード動作時（POCMODE = 0）
電源投入から1.59 V (TYP.) に達するまでリセット状態になり，1.59 V (TYP.) を越えるとリセットが解除
されます。その後，電源投入時と同様に，1.59 V (TYP.) でPOC検出が行われます。
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731
78 K0/Kx2
第 26 章
オプション・バイト
POCMODEは，専用フラッシュ・メモリ・プログラマによる書き込みのみ設定可能です。セルフ・プ
注意
ログラミング，およびセルフ・プログラミング中のブート・スワップ動作では，POCMODEを設定す
ることはできません。ただし，ブート・スワップ動作時には1081Hの値は0081Hにコピーされますの
で，ブート・スワップ使用時は，1081Hに0081Hと同じ値を設定しておくことを推奨します。
(3) 0084H/1084H
○オンチップ・デバッグ動作制御
・オンチップ・デバッグ動作禁止
・オンチップ・デバッグ動作許可，オンチップ・デバッグ・セキュリティID認証失敗時にフラッシュ・メモ
リのデータを消去する
・オンチップ・デバッグ動作許可，オンチップ・デバッグ・セキュリティID認証失敗時にフラッシュ・メモ
リのデータを消去しない
注意1. オンチップ・デバッグ機能を搭載していない製品（μ PD78F05xx, 78F05xxA）は，必ず0084Hに00H
（オンチップ・デバッグ動作禁止）を設定してください。また，ブート・スワップ時は，0084Hと1084H
が切り替わるので，あらかじめ1084Hにも00Hを設定してください。
2.
オンチップ・デバッグ機能を搭載している製品（μ PD78F05xxD, 78F05xxDA）で，オンチップ・
デバッグ機能を使用する場合は，0084Hに02Hまたは03Hを設定してください。また，ブート・ス
ワップ時は，0084Hと1084Hが切り替わるので，あらかじめ1084Hにも0084Hと同じ値を設定して
ください。
26. 2
オプション・バイトのフォーマット
オプション・バイトのフォーマットを次に示します。
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78 K0/Kx2
第 26 章
オプション・バイト
図26−1 オプション・バイトのフォーマット（1/2）
アドレス：0080H/1080H
注
7
6
5
4
3
2
1
0
0
WINDOW1
WINDOW0
WDTON
WDCS2
WDCS1
WDCS0
LSROSC
WINDOW1
WINDOW0
0
0
25 %
0
1
50 %
1
0
75 %
1
1
100 %
ウォッチドッグ・タイマのウインドウ・オープン期間
WDTON
ウォッチドッグ・タイマのカウンタ／不正アクセス検出の動作制御
0
カウンタ動作禁止（リセット解除後，カウント停止），不正アクセス検出動作禁止
1
カウンタ動作許可（リセット解除後，カウント開始），不正アクセス検出動作許可
WDCS2
WDCS1
WDCS0
ウォッチドッグ・タイマのオーバフロー時間
10
0
0
0
2 /fRL（3.88 ms）
0
0
1
211/fRL（7.76 ms）
0
1
0
212/fRL（15.52 ms）
0
1
1
213/fRL（31.03 ms）
1
0
0
214/fRL（62.06 ms）
1
0
1
215/fRL（124.12 ms）
1
1
0
216/fRL（248.24 ms）
1
1
1
217/fRL（496.48 ms）
LSROSC
注
低速内蔵発振器の動作
0
ソフトウエアにより停止可能（RCMレジスタのビット0（LSRSTOP）に1を書き込むことにより停止）
1
停止不可（LSRSTOPビットに1を書き込んでも停止しない）
ブート・スワップ時は，0080Hと1080Hが切り替わるので，あらかじめ1080Hにも0080Hと同じ値
を設定してください。
注意1.
WDCS2 = WDCS1 = WDCS0 = 0かつWINDOW1 = WINDOW0 = 0の組み合わせは設定禁止です。
2.
1.8 V≦VDD＜2.7 Vで使用する場合，WINDOW1 = WINDOW0 = 0は設定禁止です。
3.
フラッシュ・メモリのセルフ・プログラミング時およびEEPROMエミュレーション時でも，ウ
ォッチドッグ・タイマの動作は継続します。ただし，これらの処置中には割り込みの受け付け
時間が遅れるので，遅延を考慮し，オーバフロー時間およびウインドウ・サイズを設定してく
ださい。
4.
LSROSC = 0（ソフトウエアにより停止可能）の場合，内蔵発振モード・レジスタ（RCM）の
ビット0（LSRSTOP）の設定に関係なく，HALT/STOPモード時では，ウォッチドッグ・タイ
マにカウント・クロックは供給されません。
ただし，低速内蔵発振クロックで8ビット・タイマH1が動作している場合は，HALT/STOPモ
ード時でも，8ビット・タイマH1にカウント・クロックが供給されます。
5.
備考1.
2.
ビット7には必ず0を書き込んでください。
fRL：低速内蔵発振クロック周波数
（
）内はfRL = 264 kHz（MAX.）の場合
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733
78 K0/Kx2
第 26 章
オプション・バイト
図26−1 オプション・バイトのフォーマット（2/2）
アドレス：0081H/1081H
注1,
2
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
POCMODE
POCMODE
POCモードの選択
0
1.59 V POCモード（デフォルト）
1
2.7 V/1.59 V POCモード
注1. POCMODEは，専用フラッシュ・メモリ・プログラマによる書き込みのみ設定可能です。セルフ・
プログラミング，およびセルフ・プログラミング中のブート・スワップ動作では，POCMODEを
設定することはできません。ただし，ブート・スワップ動作時には1081Hの値は0081Hにコピー
されますので，ブート・スワップ使用時は，1081Hに0081Hと同じ値を設定しておくことを推奨
します。
2. POCモードの設定内容を変更する場合は，フラッシュ・メモリの一括消去（チップ消去）後に，
再度0081Hに値を設定してください。指定したブロックのメモリ消去後の設定変更は無効となり
ます。
注意 ビット7-1には必ず0を書き込んでください。
アドレス：0082H/1082H，0083H/1083H
注
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
0082H, 0083Hは予約領域なので，必ず00Hを設定してください。またブート・スワップ時は，
注
0082H, 0083Hと1082H, 1083Hが切り替わるので，あらかじめ1082H, 1083Hにも00Hを設定してく
ださい。
アドレス：0084H/1084H
注1,
2
7
6
5
4
3
2
1
0
0
0
0
0
0
0
OCDEN1
OCDEN0
OCDEN1
OCDEN0
0
0
動作禁止
0
1
設定禁止
1
0
動作許可，オンチップ・デバッグ・セキュリティID認証失敗時にフラッシュ・メモリ
オンチップ・デバッグ動作制御
のデータを消去しない
1
1
動作許可，オンチップ・デバッグ・セキュリティID認証失敗時にフラッシュ・メモリ
のデータを消去する
注1.
オンチップ・デバッグ機能を搭載していない製品（μ PD78F05xx, 78F05xxA）は，必ず0084Hに
00H（オンチップ・デバッグ動作禁止）を設定してください。また，ブート・スワップ時は，0084H
と1084Hが切り替わるので，あらかじめ1084Hにも00Hを設定してください。
2.
オンチップ・デバッグ機能を搭載している製品（μ PD78F05xxD, 78F05xxDA）で，オンチップ・
デバッグ機能を使用する場合は，0084Hに02Hまたは03Hを設定してください。また，ブート・ス
ワップ時は，0084Hと1084Hが切り替わるので，あらかじめ1084Hにも0084Hと同じ値を設定して
ください。
備考
オンチップ・デバッグ・セキュリティIDについては，第28章
オンチップ・デバッグ機能
（μ PD78F05xxD, 78F05xxDAのみ）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
734
78 K0/Kx2
第 26 章
オプション・バイト
オプション・バイト設定のソフトウエア記述例を次に示します。
OPT
CSEG
OPTION: DB
AT 0080H
30H
; ウォッチドッグ・タイマ動作（不定アクセス検出動作）許可，
; ウォッチドッグ・タイマのウインドウ・オープン期間50％，
10
; ウォッチドッグ・タイマのオーバフロー時間2 /f RL ，
; 低速内蔵発振器をソフトウエアにより停止可能
備考
DB
00H
; 1.59V POCモード
DB
00H
; 予約領域
DB
00H
; 予約領域
DB
00H
; オンチップ・デバッグ動作禁止
オプション・バイトの参照はリセット処理時に行われます。リセット処理のタイミングについて
は，第23章
R01UH0008JJ0401 Rev.4.01
2010.07.15
リセット機能を参照してください。
735
78 K0/Kx2
第 27 章
フラッシュ・メモリ
第27章 フラッシュ・メモリ
78K0/Kx2マイクロコントローラは，基板に実装した状態でプログラムの書き込み，消去，再書き込み可能なフラッ
シュ・メモリを内蔵しています。
27. 1
メモリ・サイズ切り替えレジスタ
メモリ・サイズ切り替えレジスタ（IMS）により，内部メモリ容量を選択してください。
IMSは，8ビット・メモリ操作命令で設定します。
リセット信号の発生により，CFHになります。
注意
リセット解除後に各製品ごとに表27−1に示す値を設定してください。
図27−1 メモリ・サイズ切り替えレジスタ（IMS）のフォーマット
アドレス：FFF0H
リセット時：CFH
R/W
略号
7
6
5
4
3
2
1
0
IMS
RAM2
RAM1
RAM0
0
ROM3
ROM2
ROM1
ROM0
RAM2
RAM1
RAM0
0
0
0
768バイト
0
1
0
512バイト
1
1
0
1024バイト
上記以外
内部高速RAM容量の選択
設定禁止
ROM3
ROM2
ROM1
ROM0
0
0
1
0
8 Kバイト
0
1
0
0
16 Kバイト
0
1
1
0
24 Kバイト
1
0
0
0
32 Kバイト
1
1
0
0
48 Kバイト
1
1
1
1
60 Kバイト
上記以外
注意
内部ROM容量の選択
設定禁止
メモリ・サイズを設定する場合，IMSを設定したあとに，IXSを設定してくださ
い。また，内部ROM領域と内部拡張RAM領域が重ならないように，メモリ・
サイズを設定してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
736
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−1 メモリ・サイズ切り替えレジスタ（IMS）の設定値
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
IMSの設定値
μ PD78F0500,
−
−
−
−
42H
−
04H
−
C6H
−
C8H
78F0500A
μ PD78F0501, μ PD78F0511, μ PD78F0521, μ PD78F0531,
78F0501A
78F0511A
78F0521A
78F0531A
μ PD78F0502, μ PD78F0512, μ PD78F0522, μ PD78F0532,
78F0502A
78F0512A
78F0522A
78F0532A
μ PD78F0503, μ PD78F0513, μ PD78F0523, μ PD78F0533,
78F0503A,
78F0513A,
注1
78F0503D ,
78F0503DA
−
注1
78F0523A
78F0513D ,
78F0513DA
注1
μ PD78F0514, μ PD78F0524, μ PD78F0534, μ PD78F0544, CCH
78F0514A
−
78F0533A
注1
78F0524A
78F0534A
78F0544A
μ PD78F0515, μ PD78F0525, μ PD78F0535, μ PD78F0545, CFH
78F0515A,
78F0525A
78F0535A
78F0545A
注1
78F0515D ,
78F0515DA
−
−
注1
μ PD78F0526, μ PD78F0536, μ PD78F0546, CCH
78F0526A
−
−
78F0536A
78F0537A,
注1
78F0527D ,
78F0527DA
注1.
78F0546A
μ PD78F0527, μ PD78F0537, μ PD78F0547, CCH
78F0527A,
注1
注2
78F0547A,
注1
78F0537D ,
78F0537DA
注2
注1
注1
78F0547D ,
78F0547DA
注1
オンチップ・デバッグ機能搭載品は，IMSの設定により，内部ROM容量と内部高速RAM
容量をデバッグ対象の製品に合わせ，デバッグすることができます。IMSの設定は，デ
バッグ対象の製品に合わせてください。
2.
μ PD78F05x6, 78F05x6A (x = 2-4) の内部ROM容量は96 Kバイト， μ PD78F05x7,
78F05x7A, 78F05x7D, 78F05x7DA (x = 2-4) の内部ROM容量は128 Kバイトですが，メ
モリ・バンクを使用するため，内部ROM容量が48 Kバイトの製品と同じ設定値になりま
す。メモリ・バンク設定のレジスタについては，4. 3
メモリ・バンク選択レジスタ
（BANK）を参照してください。
27. 2
内部拡張RAMサイズ切り替えレジスタ
内部拡張RAMサイズ切り替えレジスタ（IXS）により，内部拡張RAM容量を選択してください。
IXSは，8ビット・メモリ操作命令で設定できます。
リセット信号の発生により，0CHになります。
注意
リセット解除後に各製品ごとに表27−2に示す値を設定してください。
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737
78 K0/Kx2
第 27 章
フラッシュ・メモリ
図27−2 内部拡張RAMサイズ切り替えレジスタ（IXS）のフォーマット
アドレス：FFF4H
リセット時：0CH
R/W
略号
7
6
5
4
3
2
1
0
IXS
0
0
0
0
IXRAM3
IXRAM2
IXRAM1
IXRAM0
IXRAM3
IXRAM2
IXRAM1
IXRAM0
1
1
0
0
0バイト
1
0
1
0
1024バイト
1
0
0
0
2048バイト
0
1
0
0
4096バイト
0
0
0
0
6144バイト
上記以外
注意
内部拡張RAM容量の選択
設定禁止
メモリ・サイズを設定する場合，IMSを設定したあとに，IXSを設定してくださ
い。また，内部ROM領域と内部拡張RAM領域が重ならないように，メモリ・
サイズを設定してください。
表27−2 内部拡張RAMサイズ切り替えレジスタ（IXS）の設定値
78K0/KC2の
78K0/KD2
78K0/KE2
μ PD78F0511,
μ PD78F0521,
μ PD78F0531,
78F0511A
78F0521A
78F0531A
μ PD78F0512,
μ PD78F0522,
μ PD78F0532,
78F0512A
78F0522A
78F0532A
μ PD78F0513,
μ PD78F0523,
μ PD78F0533,
78F0513A
78F0523A
78F0533A
78K0/KF2
IXSの設定値
48ピン製品
−
0CH
−
0CH
−
0CH
μ PD78F0514,
μ PD78F0524,
μ PD78F0534,
μ PD78F0544,
78F0514A
78F0524A
78F0534A
78F0544A
μ PD78F0515,
μ PD78F0525,
μ PD78F0535,
μ PD78F0545,
78F0515A,
78F0525A
78F0535A
78F0545A
μ PD78F0526,
μ PD78F0536,
μ PD78F0546,
78F0526A
78F0536A
78F0546A
μ PD78F0527,
μ PD78F0537,
μ PD78F0547,
78F0527A,
78F0537A,
78F0547A,
0AH
08H
注
78F0515D ,
78F0515DA
注
−
−
注
78F0527D ,
78F0527DA
注
注
78F0537D ,
78F0537DA
注
04H
00H
注
78F0547D ,
78F0547DA
注
注 オンチップ・デバッグ機能搭載品は，IXSの設定により，内部拡張RAM容量をデバッ
グ対象の製品に合わせ，デバッグすることができます。IXSの設定は，デバッグ対象
の製品に合わせてください。
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738
78 K0/Kx2
27. 3
第 27 章
フラッシュ・メモリ
フラッシュ・メモリ・プログラマによる書き込み方法
専用フラッシュ・メモリ・プログラマにより，オンボードまたはオフボードで書き込みができます。
（1）オンボード・プログラミング
ターゲット・システム上に78K0/Kx2マイクロコントローラを実装後，フラッシュ・メモリの内容を書き換
えます。ターゲット・システム上には，専用フラッシュ・メモリ・プログラマを接続するためのコネクタ
などを実装しておいてください。
（2）オフボード・プログラミング
ターゲット・システム上に78K0/Kx2マイクロコントローラを実装する前に専用プログラム・アダプタ（FA
シリーズ）などでフラッシュ・メモリに書き込みます。
備考
27. 4
FAシリーズは，（株）内藤電誠町田製作所の製品です。
プログラミング環境
78K0/Kx2マイクロコントローラのフラッシュ・メモリにプログラムを書き込むために必要な環境を示します。
図27−3 フラッシュ・メモリにプログラムを書き込むための環境
POWER
RS-232C
PASS
BUSY
NG
FLMD0
VDD
VSS
USB
START
RESET
PG-FP5
CSI10/UART6
ホスト・マシン
専用フラッシュ・
メモリ・プログラマ
78K0/Kx2
マイクロコントローラ
専用フラッシュ・メモリ・プログラマには，これを制御するホスト・マシンが必要です。
また，専用フラッシュ・メモリ・プログラマと78K0/Kx2マイクロコントローラとのインタフェースはCSI10ま
たはUART6を使用して，書き込み，消去の操作を行います。オフボードで書き込む場合は，専用プログラム・ア
ダプタ（FAシリーズ）が必要です。
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78 K0/Kx2
27. 5
第 27 章
フラッシュ・メモリ
通信方式
専用フラッシュ・メモリ・プログラマと78K0/Kx2マイクロコントローラとの通信は，78K0/Kx2マイクロコント
ローラのCSI10またはUART6によるシリアル通信で行います。
（1）CSI10
転送レート：2.4 kHz∼2.5 MHz
図27−4 専用フラッシュ・メモリ・プログラマとの通信（CSI10）
FLMD0
FLMD0
POWER
VDD
PASS
BUSY
NG
GND
/RESET
VDD/EVDD/AVREF
VSS/EVSS/AVSS
RESET
START
PG-FP5
専用フラッシュ・
メモリ・プログラマ
SI/RxD
SO10
SO/TxD
SI10
SCK
SCK10
78K0/Kx2
マイクロコントローラ
（2）UART6
転送レート：115200 bps
図27−5 専用フラッシュ・メモリ・プログラマとの通信（UART6）
FLMD0
FLMD0
POWER
VDD
PASS
BUSY
VDD/EVDD/AVREF
NG
GND
/RESET
VSS/EVSS/AVSS
RESET
START
PG-FP5
専用フラッシュ・
メモリ・プログラマ
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SI/RxD
TxD6
SO/TxD
RxD6
CLK
EXCLK
78K0/Kx2
マイクロコントローラ
740
78 K0/Kx2
第 27 章
フラッシュ・メモリ
専用フラッシュ・メモリ・プログラマは78K0/Kx2マイクロコントローラに対して次の信号を生成します。詳
細はPG-FP5, FL-PR5, PG-FP4, FL-PR4のマニュアルを参照してください。
表27−3 端子接続一覧
専用フラッシュ・メモリ・プログラマ
78K0/Kx2マイクロ
接続時の処置
コントローラ
信号名
入出力
端子機能
端子名
CSI10
UART6
FLMD0
出力
モード信号
FLMD0
◎
◎
VDD
入出力
VDD電圧生成／電圧監視
VDD, EVDD, AVREF
◎
◎
グランド
VSS, EVSS, AVSS
◎
◎
GND
−
CLK
出力
78K0/Kx2マイクロコントローラへ EXCLK/X2/P122
注1
×
注2
○
のクロック出力
/RESET
出力
リセット信号
RESET
◎
◎
SI/RXD
入力
受信信号
SO10/TxD6
◎
◎
SO/TXD
出力
送信信号
SI10/RxD6
◎
◎
SCK
出力
転送クロック
SCK10
◎
×
注1.
2.
CSI10使用時は，高速内蔵発振クロック（fRH）のみ使用できます。
UART6使用時は，X1クロック（fX）または外部メイン・システム・クロック（fEXCLK）のみ使用
できます。
備考
◎：必ず接続してください。
○：ターゲット・ボード上で生成されていれば，接続の必要はありません。
×：接続の必要はありません。
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78 K0/Kx2
第 27 章
フラッシュ・メモリ
専用プログラム・アダプタ（FAシリーズ）使用時に使用しない端子は，表2−3 各端子の入出力回路タイプ
の未使用時の推奨接続方法，または表27−4 フラッシュ・メモリ書き込み用アダプタ接続時の未使用端子の処
理（必須）に示されている処理を行ってください。
表27−4 フラッシュ・メモリ書き込み用アダプタ接続時の未使用端子の処理（必須）
端子名
端子処理
P00, P01
個別に抵抗を介してEV SS に接続してください
P03-P06
個別に抵抗を介してEV SS に接続してください
P10, P11
個別に抵抗を介してEV SS に接続してください
P14
個別に抵抗を介してEV SS に接続してください
P16, P17
個別に抵抗を介してEV SS に接続してください
注 1,
5
注 2,
5
注 3,
5
注 4,
5
注 1,
5
P30-P33
P60-P63
P70-P77
個別に抵抗を介してEV SS に接続，またはEV SS に直接接続してください
個別に抵抗を介してEV SS に接続してください
注 1,
注5
5
P120
P140-P143
注1. フラッシュ・メモリ書き込み用アダプタのボード上で，フラッシュ・メモリ・プログラミン
グ中に通常動作モードへ切り替わらないように設計されている場合は，抵抗を介さずに直接
EVSSに接続しても可。
2. 78K0/KE2のμ PD78F053n, 78F053nA（n = 1-3）と78K0/KD2はオープンでも可。
3. 専用フラッシュ・メモリ・プログラマとの通信をCSI10によるシリアル通信で行う場
合は，プログラマと接続してください。
4. 専用フラッシュ・メモリ・プログラマとの通信をUART6によるシリアル通信で行う場
合は，プログラマと接続してください。
5. EVSS端子がない製品は，VSSに接続してください。EVDD端子がない製品は，VDDに接続し
てください。
27. 6
オンボード上の端子処理
オンボード書き込みを行う場合は，ターゲット・システム上に専用フラッシュ・メモリ・プログラマと接続す
るためのコネクタを設けます。また，オンボード上に通常動作モードからフラッシュ・メモリ・プログラミング・
モードへの切り替え機能を設けてください。
フラッシュ・メモリ・プログラミング・モードに遷移すると，フラッシュ・メモリ・プログラミングに使用し
ない端子は，すべてリセット直後と同じ状態になります。したがって，外部デバイスがリセット直後の状態を認
めない場合は端子処理が必要です。
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78 K0/Kx2
第 27 章
フラッシュ・メモリ
27. 6. 1 FLMD0端子
通常動作モード時は，FLMD0端子に0 Vを入力します。また，フラッシュ・メモリ・プログラミング・モード
時は，FLMD0端子にVDDレベルの書き込み電圧を供給します。FLMD0端子の接続例を次に示します。
図27−6 FLMD0端子の接続例
78K0/Kx2
マイクロコントローラ
専用フラッシュ・メモリ・
プログラマ接続端子
FLMD0
10 kΩ（推奨）
27. 6. 2 シリアル・インタフェース端子
各シリアル・インタフェースが使用する端子を次に示します。
表27−5 各シリアル・インタフェースが使用する端子
シリアル・インタフェース
使用端子
CSI10
SO10, SI10, SCK10
UART6
TxD6, RxD6
オンボード上でほかのデバイスと接続しているシリアル・インタフェース用の端子に，専用フラッシュ・メ
モリ・プログラマを接続する場合，信号の衝突，ほかのデバイスの異常動作などに注意してください。
（1）信号の衝突
ほかのデバイス（出力）と接続しているシリアル・インタフェース用の端子（入力）に，専用フラッシ
ュ・メモリ・プログラマ（出力）を接続すると，信号の衝突が発生します。この信号の衝突を避けるため，
ほかのデバイスとの接続をアイソレートするか，またはほかのデバイスを出力ハイ・インピーダンス状態
にしてください。
図27−7 信号の衝突（シリアル・インタフェースの入力端子）
78K0/Kx2
マイクロコントローラ
入力端子
信号衝突
専用フラッシュ・メモリ・
プログラマ接続端子
ほかのデバイス
出力端子
フラッシュ・メモリ・プログラミング・モードでは，ほかのデバイスが出
力する信号と専用フラッシュ・メモリ・プログラマから送り出される信号
が衝突するため，ほかのデバイス側の信号をアイソレートしてください。
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78 K0/Kx2
第 27 章
フラッシュ・メモリ
（2）ほかのデバイスの異常動作
ほかのデバイス（入力）と接続しているシリアル・インタフェース用の端子（入力または出力）に，専
用フラッシュ・メモリ・プログラマ（出力または入力）を接続する場合，ほかのデバイスに信号が出力さ
れ，異常動作を起こす可能性があります。この異常動作を避けるため，ほかのデバイスとの接続をアイソ
レートしてください。
図27−8 ほかのデバイスの異常動作
78K0/Kx2
マイクロコントローラ
専用フラッシュ・メモリ・
プログラマ接続端子
端子
ほかのデバイス
入力端子
フラッシュ・メモリ・プログラミング・モードでは，78K0/Kx2マイクロコ
ントローラが出力する信号が，ほかのデバイスに影響を与える場合，ほか
のデバイス側の信号をアイソレートしてください。
78K0/Kx2
マイクロコントローラ
専用フラッシュ・メモリ・
接続端子
端子
ほかのデバイス
入力端子
フラッシュ・メモリ・プログラミング・モードでは，専用フラッシュ・メモ
リ・プログラマが出力する信号が，ほかのデバイスに影響を与える場合，ほ
かのデバイス側の信号をアイソレートしてください。
27. 6. 3 RESET端子
オンボード上で，リセット信号生成回路と接続しているRESET端子に，専用フラッシュ・メモリ・プログラ
マのリセット信号を接続する場合，信号の衝突が発生します。この信号の衝突を避けるため，リセット信号生
成回路との接続をアイソレートしてください。
また，フラッシュ・メモリ・プログラミング・モード期間中に，ユーザ・システムからリセット信号を入力
した場合，正常なプログラミング動作が行われなくなるので，専用フラッシュ・メモリ・プログラマからのリ
セット信号以外は入力しないでください。
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78 K0/Kx2
第 27 章
フラッシュ・メモリ
図27−9 信号の衝突（RESET端子）
78K0/Kx2
マイクロコントローラ
専用フラッシュ・メモリ・
プログラマ接続端子
信号衝突
RESET
リセット信号生成回路
出力端子
フラッシュ・メモリ・プログラミング・モードでは，リセット信号生成回
路が出力する信号と専用フラッシュ・メモリ・プログラマから出力される
信号が衝突するため，リセット信号生成回路側の信号をアイソレートして
ください。
27. 6. 4 ポート端子
フラッシュ・メモリ・プログラミング・モードに遷移すると，フラッシュ・メモリ・プログラミングに使用
しない端子は，すべてリセット直後と同じ状態になります。したがって，各ポートに接続された外部デバイス
注
が，リセット直後のポート状態を認めない場合は，抵抗を介してEVDD に接続するか，または抵抗を介して
注
EVSS に接続するなどの端子処理が必要です。
注 EVSS端子がない製品は，VSSに接続してください。EVDD端子がない製品は，VDDに接続してください。
★
27. 6. 5 REGC端子
REGC端子は，通常動作時と同様に，コンデンサ（0.47∼1 μF）を介し，VSSに接続してください。
27. 6. 6 その他の信号端子
オンボード上のクロックを使用する場合，X1, X2は，通常動作モード時と同じ状態に接続してください。
ただし，専用フラッシュ・メモリ・プログラマから動作クロックを入力する場合，プログラマのCLKと
EXCLK/X2/P122を接続してください。
注意1.
CSI10使用時は，高速内蔵発振クロック（fRH）のみ使用できます。
2. UART6使用時は，X1クロック（fX）または外部メイン・システム・クロック（fEXCLK）のみ使用でき
ます。
3. オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）は，フラッシュ・メモリ・プログ
ラマによる書き込みをする場合，P31/INTP2/OCD1A, P121/X1/OCD0Aを次のように処理してくださ
い。
注
・P31/INTP2/OCD1A： 抵抗を介してEVSS に接続してください。
・P121/X1/OCD0A：
注
抵抗を介してVSSに接続してください。
EVSS端子がない製品は，VSSに接続してください。
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745
78 K0/Kx2
第 27 章
27. 6. 7 電
フラッシュ・メモリ
源
フラッシュ・メモリ・プログラマの電源出力を使用する場合は，VDD端子はフラッシュ・メモリ・プログラマ
のVDDに，VSS端子はフラッシュ・メモリ・プログラマのGNDに，それぞれ接続してください。
オンボード上の電源を使用する場合は，通常動作モード時に準拠した接続にしてください。
ただし，オンボード上の電源を使用する場合においても，フラッシュ・メモリ・プログラマで電圧監視をす
るため，VDD，VSS端子はフラッシュ・メモリ・プログラマのVDD，GNDと必ず接続してください。
その他の電源（EVDD, EVSS, AVREF, AVSS）は，通常動作モード時と同じ電源を供給してください。
27. 7
プログラミング方法
27. 7. 1 フラッシュ・メモリ制御
フラッシュ・メモリを操作する手順を次に示します。
図27−10 フラッシュ・メモリの操作手順
開 始
フラッシュ・メモリ・プログラミング・
モードに遷移
FLMD0パルス供給
通信方式を選択
フラッシュ・メモリの操作
終了？
No
Yes
終 了
R01UH0008JJ0401 Rev.4.01
2010.07.15
746
78 K0/Kx2
第 27 章
フラッシュ・メモリ
27. 7. 2 フラッシュ・メモリ・プログラミング・モード
専用フラッシュ・メモリ・プログラマを使用してフラッシュ・メモリの内容を書き換えるときは，78K0/Kx2
マイクロコントローラをフラッシュ・メモリ・プログラミング・モードにしてください。モードへ遷移するに
は，FLMD0端子をVDD設定後，リセットを解除します。
オンボード書き込みを行うときは，ジャンパ等でモードを切り替えてください。
図27−11 フラッシュ・メモリ・プログラミング・モード
5.5 V
VDD
0V
VDD
RESET
0V
FLMD0パルス
VDD
FLMD0
0V
フラッシュ・メモリ・プログラミング・モード
表27−6 リセット解除時のFLMD0端子の動作モードとの関係
FLMD0
0
V DD
R01UH0008JJ0401 Rev.4.01
2010.07.15
動作モード
通常動作モード
フラッシュ・メモリ・プログラミング・モード
747
78 K0/Kx2
第 27 章
フラッシュ・メモリ
27. 7. 3 通信方式の選択
78K0/Kx2マイクロコントローラでは，フラッシュ・メモリ・プログラミング・モードに遷移後，FLMD0端子
にパルスを入力することで通信方式を選択します。このFLMD0パルスは専用フラッシュ・メモリ・プログラマ
が生成します。
パルス数と通信方式の関係を次に示します。
表27−7 通信方式一覧
Standard設定
通信方式
Port
Speed
注1
周辺
FLMD0
クロック
パルス数
使用端子
Frequency
Multiply
Rate
UART
UART-Ext-Osc
(UART6)
UART-Ext-FP5CK
3線式シリアルI/O
CSI-Internal-OSC
注3
115200 bps
2
2 M-20 MHz注
1.0
TxD6, RxD6 fX
fEXCLK
2.4 kHz∼2.5 MHz
SO10, SI10, fRH
−
(CSI10)
0
3
8
SCK10
注1. フラッシュ・メモリ・プログラマのGUI上のStandard設定における設定項目です。
2. 電圧により設定可能な範囲が異なります。詳細は電気的特性の章を参照してください。
3. UART通信にはボー・レート誤差のほかに，信号波形の鈍りなどが影響するため，評価のうえ使用してくださ
い。
注意
UART6選択時，受信クロックは，FLMD0パルス受信後に専用フラッシュ・メモリ・プログラマから送られて
くるリセット・コマンドを基準に計算します。
備考 fX
：X1クロック
fEXCLK ：外部メイン・システム・クロック
fRH
：高速内蔵発振クロック
27. 7. 4 通信コマンド
78K0/Kx2マイクロコントローラと専用フラッシュ・メモリ・プログラマは，コマンドを介して通信します。
専用フラッシュ・メモリ・プログラマから 78K0/Kx2マイクロコントローラへ送られる信号を「コマンド」と呼
び，78K0/Kx2マイクロコントローラから専用フラッシュ・メモリ・プログラマへ送られる信号を「応答」と呼
びます。
図27−12 通信コマンド
POWER
PASS
BUSY
NG
コマンド
応答
START
PG-FP5
78K0/Kx2
マイクロコントローラ
専用フラッシュ・メモリ・
プログラマ
78K0/Kx2マイクロコントローラのフラッシュ・メモリ制御用コマンドを次に示します。これらのコマンドは
すべてプログラマから発行され，78K0/Kx2マイクロコントローラがコマンドに対応した各処理を行います。
R01UH0008JJ0401 Rev.4.01
2010.07.15
748
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−8 フラッシュ・メモリ制御用コマンド
分
類
ベリファイ
コマンド名称
Verify
機
能
フラッシュ・メモリの指定された領域の内容とプログラマから送
信されたデータを比較します。
消去
Chip Erase
全フラッシュ・メモリを消去します。
Block Erase
指定された領域のフラッシュ・メモリを消去します。
ブランク・チェック Block Blank Check
指定されたブロックのフラッシュ・メモリの消去状態をチェック
します。
書き込み
Programming
フラッシュ・メモリの指定された領域にデータを書き込みます。
情報取得
Status
現在の動作状況（ステータス・データ）を取得します。
Silicon Signature
78K0/Kx2情報 （品名，フラッシュ・メモリ構成など）を取得し
ます。
Version Get
78K0/Kx2バー ジョン，ファームウエア・バージョンを取得しま
す。
Checksum
指定された領域のチェックサム・データを取得します。
セキュリティ
Security Set
セキュリティ情報を設定します。
その他
Reset
通信の同期検出に使用します。
Oscillating Frequency Set
発振周波数を指定します。
また，78K0/Kx2マイクロコントローラは，専用フラッシュ・メモリ・プログラマから発行されたコマンドに
対して，応答を返します。78K0/Kx2マイクロコントローラが送出する応答名称を次に示します。
表27−9 応答名称
応答名称
機
能
ACK
コマンド／データなどのアクノリッジ
NAK
不正なコマンド／データなどのアクノリッジ
R01UH0008JJ0401 Rev.4.01
2010.07.15
749
78 K0/Kx2
第 27 章
27. 8
フラッシュ・メモリ
セキュリティ設定
78K0/Kx2マイクロコントローラは，フラッシュ・メモリに書かれたユーザ・プログラムの書き換えを禁止す
るセキュリティ機能をサポートしており，第三者によるプログラムの改ざん防止などに対応可能となっていま
す。
Security Setコマンドを使用することにより，次の操作をすることができます。セキュリティの設定は，次回
のプログラミング・モードより有効になります。
・一括消去（チップ消去）禁止
オンボード／オフボード・プログラミング時に，フラッシュ・メモリ全ブロックに対してのブロック消去
コマンド，および一括消去（チップ消去）コマンドの実行を禁止します。これを一度禁止に設定すると，
一括消去（チップ消去）コマンドが実行できないため，すべての禁止設定（一括消去（チップ消去）禁止
も含む）は解除できなくなります。
注意
一括消去のセキュリティの設定をした場合，以降，そのデバイスに対し消去はできなくなります。
また，書き込みコマンドを実行しても，消去コマンドが無効になるため，すでにフラッシュ・メモ
リに書き込まれているデータと異なるデータを書き込むことはできなくなります。
・ブロック消去禁止
オンボード／オフボード・プログラミング時に，フラッシュ・メモリ内のブロック消去コマンドの実行を
禁止します。ただし，セルフ・プログラミング時でのブロック消去は可能です。
・書き込み禁止
オンボード／オフボード・プログラミング時に，フラッシュ・メモリ内の全ブロックに対しての書き込み
コマンド，およびブロック消去コマンドの実行を禁止にします。ただし，セルフ・プログラミング時での
書き込みは可能です。
・ブート・クラスタ0の書き換え禁止
フラッシュ・メモリ内のブート・クラスタ0（0000H-0FFFH）に対して，ブロック消去コマンド，書き込
みコマンドの実行を禁止します。また，一括消去（チップ消去）コマンドの実行を禁止します。
注意
ブート・クラスタ0の書き換えのセキュリティの設定をした場合，以降，そのデバイスに対し，ブー
ト・クラスタ0の書き換え，および一括消去（チップ消去）はできなくなります。
出荷時の初期状態では，一括消去（チップ消去）／ブロック消去／書き込み／ブート・クラスタ0の書き換え
はすべて許可になっています。セキュリティは，オンボード／オフボード・プログラミングおよびセルフ・プ
ログラミングで設定できます。各セキュリティ設定に関しては，同時に組み合わせて使用できます。
一括消去（チップ消去）コマンドの実行により，ブロック消去禁止と書き込み禁止は解除されます。
78K0/Kx2マイクロコントローラのセキュリティ機能を有効にした場合の，消去，書き込みコマンドの関係を
表27−10に示します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
750
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−10 セキュリティ機能有効時とコマンドの関係
（1）オンボード／オフボード・プログラミング時
有効なセキュリティ
実行コマンド
一括消去
ブロック消去
書き込み
（チップ消去）
一括消去（チップ消去）禁止
一括消去できない
ブロック消去できな
書き込みできる
ブロック消去禁止
一括消去できる
い
書き込みできる
書き込み禁止
書き込みできない
ブート・クラスタ0の書き換え禁止
注
注
一括消去できない
ブート・クラスタ0
ブート・クラスタ0は
は消去できない
書き込みできない
書き込み領域に，すでにデータが書き込まれていないことを確認してください。一括消去（チ
ップ消去）禁止設定後は消去できないため，データが消去されていない場合は，データを書き
込まないでください。
（2）セルフ・プログラミング時
有効なセキュリティ
実行コマンド
ブロック消去
一括消去（チップ消去）禁止
書き込み
ブロック消去できる
書き込みできる
ブート・クラスタ0は消去できな
ブート・クラスタ0は書き込みで
い
きない
ブロック消去禁止
書き込み禁止
ブート・クラスタ0の書き換え禁止
各プログラミング・モード時のセキュリティ設定方法を表27−11に示します。
表27−11 各プログラミング・モード時のセキュリティ設定方法
（1）オンボード／オフボード・プログラミング
セキュリティ
セキュリティ設定方法
セキュリティ設定を無効にする方法
一括消去（チップ消去）禁止
専用フラッシュ・メモリ・プログラ
設定後，無効にできない
ブロック消去禁止
マのGUI上などで設定する
一括消去（チップ消去）コマンドを
書き込み禁止
実行する
ブート・クラスタ0の書き換え禁止
設定後，無効にできない
（2）セルフ・プログラミング
セキュリティ
セキュリティ設定方法
セキュリティ設定を無効にする方法
一括消去（チップ消去）禁止
セット・インフォメーション・ライ
設定後，無効にできない
ブロック消去禁止
ブラリで設定する
オンボード／オフボード・プログラ
書き込み禁止
ミングで，一括消去（チップ消去）
コマンドを実行する（セルフ・プロ
グラミングでは無効にできない）
ブート・クラスタ0の書き換え禁止
R01UH0008JJ0401 Rev.4.01
2010.07.15
設定後，無効にできない
751
78 K0/Kx2
27. 9
第 27 章
フラッシュ・メモリ
PG-FP4, PG-FP5使用時の各コマンド処理時間（参考値）
専用フラッシュ・メモリ・プログラマとしてPG-FP4, PG-FP5を使用した場合の，各コマンド処理時間（参考値）
を次に示します。
表27−12 PG-FP4, PG-FP5使用時の各コマンド処理時間（参考値）（1/2）
（1）内部ROM容量が32 Kバイトの製品
PG-FP4の
Port: CSI-Internal-OSC（高速内蔵発
Port: UART-Ext-FP4CK
コマンド
振クロック（fRH）使用），
（外部メイン・システム・クロック（fEXCLK）使用），
Speed: 2.5 MHz
Speed: 115200 bps
Frequency: 2.0 MHz
Frequency: 20 MHz
Signature
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
Blankcheck
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
Erase
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
Program
2.5 s（TYP.）
5 s（TYP.）
5 s（TYP.）
Verify
1.5 s（TYP.）
4 s（TYP.）
3.5 s（TYP.）
E.P.V
3.5 s （TYP.）
6 s（TYP.）
6 s（TYP.）
Checksum
0.5 s （TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
Security
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
（2）内部ROM容量が60 Kバイトの製品
PG-FP4の
Port: CSI-Internal-OSC（高速内蔵発
Port: UART-Ext-FP4CK
コマンド
振クロック（fRH）使用）,
（外部メイン・システム・クロック（fEXCLK）使用）,
Speed:2.5 MHz
Speed:115200 bps
Frequency:2.0 MHz
Frequency:20 MHz
Signature
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
Blankcheck
1 s （TYP.）
1 s（TYP.）
1 s（TYP.）
Erase
1 s（TYP.）
1 s（TYP.）
1 s（TYP.）
Program
5 s（TYP.）
9 s（TYP.）
9 s（TYP.）
Verify
2 s（TYP.）
6.5 s（TYP.）
6.5 s（TYP.）
E.P.V
6 s （TYP.）
10.5 s（TYP.）
10.5 s（TYP.）
Checksum
0.5 s （TYP.）
1 s（TYP.）
1 s（TYP.）
Security
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
注意
ブート・スワップを行う場合，専用フラッシュ・メモリ・プログラマでE.P.Vコマンドを使用しないでくださ
い。
R01UH0008JJ0401 Rev.4.01
2010.07.15
752
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−12 PG-FP4, PG-FP5使用時の各コマンド処理時間（参考値）（2/2）
（3）内部ROM容量が128 Kバイトの製品
PG-FP4の
Port: CSI-Internal-OSC（高速内蔵発
Port: UART-Ext-FP4CK
コマンド
振クロック（fRH）使用）,
（外部メイン・システム・クロック（fEXCLK）使用）,
Speed:2.5 MHz
Speed:115200 bps
Frequency:2.0 MHz
Frequency:20 MHz
Signature
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
Blankcheck
1 s （TYP.）
1 s（TYP.）
1 s（TYP.）
Erase
1.5 s（TYP.）
1.5 s（TYP.）
1.5 s（TYP.）
Program
9.5 s（TYP.）
18 s（TYP.）
18 s（TYP.）
Verify
4.5 s（TYP.）
13.5 s（TYP.）
13.5 s（TYP.）
E.P.V
11 s（TYP.）
19.5 s（TYP.）
19.5 s（TYP.）
Checksum
1 s（TYP.）
1 s（TYP.）
1 s（TYP.）
Security
0.5 s（TYP.）
0.5 s（TYP.）
0.5 s（TYP.）
注意
ブート・スワップを行う場合，専用フラッシュ・メモリ・プログラマでE.P.Vコマンドを使用しないでくださ
い。
R01UH0008JJ0401 Rev.4.01
2010.07.15
753
78 K0/Kx2
第 27 章
フラッシュ・メモリ
27. 10 セルフ書き込みによるフラッシュ・メモリ・プログラミング
78K0/Kx2マイクロコントローラは，ユーザ・プログラムでフラッシュ・メモリの書き換えを行うためのセルフ・
プログラミング機能をサポートしています。この機能はセルフ・プログラミング・ライブラリを利用することに
より，ユーザ・アプリケーションでフラッシュ･メモリの書き換えが可能となるので，フィールドでのプログラム
のアップグレードなどができるようになります。
また，セルフ・プログラミング中に割り込みが発生した場合は，セルフ・プログラミングを一時中断して割り
込み処理を実行することができます。 割り込み処理は，セルフ・プログラミングの中断後に通常モードへ戻しEI
命令を実行することで行ってください。その後，再びセルフ・プログラミング・モードに移行すると，セルフ・
プログラミングをレジュームすることができます。
セルフ・プログラミング機能の詳細およびセルフ・プログラミング・ライブラリの詳細については，78K0
備考
マイクロコントローラ
ユーザーズ・マニュアル
セルフ・プログラミング・ライブラリ
Type01
（U18274J）を参照してください。
注意1.
2.
CPUがサブシステム・クロック動作時の場合，セルフ・プログラミング機能は使用できません。
セルフ・プログラミング時は，RSTOPフラグ（内蔵発振モード・レジスタ（RCM）のビット0）の設
定に関わらず，高速内蔵発振器の発振が開始されます。STOP命令を実行しても，高速内蔵発振器の発
振を停止することはできません。
3.
セルフ・プログラミング時は，FLMD0端子にハイ・レベルを入力してください。
4.
セルフ・プログラミング開始前に必ずDI命令を実行してください。
セルフ・プログラミング機能は割り込み要求フラグ（IF0L, IF0H, IF1L, IF1H）を確認しており，割り
込み要求が発生した場合，セルフ・プログラミングを中断します。
5.
セルフ・プログラミング中はDI状態でもマスクされていない割り込み要求によってセルフ・プログラミ
ングは中断されます。これを回避したい場合は，割り込みマスク・フラグ・レジスタ（MK0L, MK0H,
MK1L, MK1H）で割り込みをマスクしてください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
754
78 K0/Kx2
注意6.
第 27 章
フラッシュ・メモリ
セルフ・プログラミングのエントリ・プログラムは，0000H-7FFFHのコモン・エリアに配置してくだ
さい。
図27−13 セルフ・プログラミングの動作モードとメモリ・マップ（μ PD78F0547, 78F0547Aの場合）
ＦＦＦＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
ＦＦＦＦＨ
ＦＦ００Ｈ
ＦＥＦＦＨ
SFR
内部高速RAM
使用不可
バッファRAM
使用不可
メモリ・バンク4
メモリ・バンク2
ＦＢ００Ｈ
ＦＡＦＦＨ
ＦＡ２０Ｈ
ＦＡ１ＦＨ
ＦＡ００Ｈ
Ｆ９ＦＦＨ
Ｆ８００Ｈ
Ｆ７ＦＦＨ
使用不可
フラッシュ・メモリ・
コントロール・
ファームウエアROM
フラッシュ・メモリ
（メモリ・バンク0）
アクセス不可
メモリ・バンク5
Ｅ０００Ｈ
ＤＦＦＦＨ
Ｃ０００Ｈ
ＢＦＦＦＨ
使用不可
フラッシュ・メモリ・
コントロール・
ファームウエアROM
アクセス不可
アクセス可
８０００Ｈ
７ＦＦＦＨ
メモリ・バンク5
メモリ・バンク3
フラッシュ・メモリ
（コモン・エリア）
００００Ｈ
通常モード
R01UH0008JJ0401 Rev.4.01
2010.07.15
メモリ・バンク4
内部拡張RAM
使用不可
８０００Ｈ
７ＦＦＦＨ
使用不可
バッファRAM
メモリ・バンク2
内部拡張RAM
Ｅ０００Ｈ
ＤＦＦＦＨ
Ｃ０００Ｈ
ＢＦＦＦＨ
SFR
内部高速RAM
メモリ・バンク3
フラッシュ・メモリ
（コモン・エリア）
メモリ・バンク1
コモン・エリアと選択中の
メモリ・バンクから命令
フェッチ可
メモリ・バンク1
００００Ｈ
セルフ・プログラミング・モード
コモン・エリアと
ファームウエアROMから
命令フェッチ可
755
78 K0/Kx2
第 27 章
フラッシュ・メモリ
次に，セルフ・プログラミング・ライブラリを利用してフラッシュ・メモリの書き換えを行う流れを示します。
図27−14 セルフ・プログラミング（フラッシュ・メモリの書き換え）の流れ
セルフ・プログラミング
開始
FlashStart
動作環境設定
FlashEnv
CheckFLMD
FlashBlockBlankCheck
正常終了？
No
Yes
FlashBlockErase
FlashWordWrite
FlashBlockVerify
正常終了？
No
Yes
FlashBlockErase
FlashWordWrite
FlashBlockVerify
正常終了？
No
Yes
正常終了
エラー
FlashEnd
セルフ・プログラミング
終了
備考
セルフ・プログラミング・ライブラリの詳細については，78K0マイクロコントローラ
アル
ユーザーズ・マニュ
セルフ・プログラミング・ライブラリ Type01（U18274J）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
756
78 K0/Kx2
第 27 章
フラッシュ・メモリ
次に，セルフ・プログラミング・ライブラリの処理時間と割り込み応答時間を示します。
表27−13 セルフ・プログラミング・ライブラリの処理時間（従来規格品（μ PD78F05xx, 78F05xxD））（1/3）
（1）高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
／アセンブラ
Max.
Min.
4.25
セルフ・プログラミング・スタート・ライブラリ
977.75
イニシャライズ・ライブラリ
753.875
モード・チェック・ライブラリ
ワード・ライト・ライブラリ
753.125
12770.875
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
12765.875
36909.5
356318
36904.5
356296.25
1214 (1214.375)
2409 (2409.375)
1207 (1207.375)
2402 (2402.375)
25618.875
ブロック・ベリファイ・ライブラリ
25613.875
4.25
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
ション・ライブラリ
オプション値：03H
Max.
871.25 (871.375)
866 (866.125)
オプション値：04H
863.375 (863.5)
858.125 (858.25)
オプション値：05H
1024.75 (1043.625)
1037.5 (1038.375)
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
105524.75
790809.375
105523.75
790808.375
1496.5
2691.5
1489.5
2684.5
(1496.875)
(2691.875)
(1489.875)
(2684.875)
（2）高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
／アセンブラ
Max.
Min.
セルフ・プログラミング・スタート・ライブラリ
4.25
イニシャライズ・ライブラリ
443.5
モード・チェック・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
ワード・ライト・ライブラリ
Max.
219.625
218.875
12236.625
12231.625
36363.25
355771.75
36358.25
355750
679.75
1874.75
672.75
1867.75
(1875.125)
(673.125)
(680.125)
25072.625
ブロック・ベリファイ・ライブラリ
(1868.125)
25067.625
4.25
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
337 (337.125)
331.75 (331.875)
ション・ライブラリ
オプション値：04H
329.125 (239.25)
323.875 (324)
オプション値：05H
502.25 (503.125)
497 (497.875)
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
（
104978.5
541143.125
104977.5
541142.125
962.25
2157.25
955.25
2150.25
(962.625)
(2157.625)
(955.625)
(2150.625)
）内は，書き込み開始アドレス構造体を内部高速RAM以外に配置した場合の値です。
2.
上記の処理時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
757
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−13 セルフ・プログラミング・ライブラリの処理時間（従来規格品（μ PD78F05xx, 78F05xxD））（2/3）
（3） 高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・ダイレ
クト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
／アセンブラ
Max.
49/fCPU+485.8125
イニシャライズ・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
モード・チェック・ライブラリ
Min.
35/fCPU+374.75
29/fCPU+374.75
174/fCPU+6382.0625
134/fCPU+6382.0625
174/fCPU
174/fCPU
134/fCPU
134/fCPU
+31093.875
+298948.125
+31093.875
+298948.125
318 (321) /fCPU
318 (321) /fCPU
262 (265) /fCPU
262 (265) /fCPU
+644.125
+1491.625
+644.125
+1491.625
174/fCPU+13448.5625
134/fCPU+13448.5625
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
171 (172 ) /fCPU+432.4375
129 (130) /fCPU+432.4375
ション・ライブラリ
オプション値：04H
181 (182) /fCPU+427.875
139 (140) /fCPU+427.875
オプション値：05H
404 (411) /fCPU+496.125
362 (369) /fCPU+496.125
セット・インフォメーション・ライブラリ
75/fCPU
75/fCPU+652400
+79157.6875
EEPROMライト・ライブラリ
備考1.
（
67fCPU
67fCPU+652400
+79157.6875
318 (321) /fCPU
318 (321) /fCPU
262 (265) /fCPU
262 (265) /fCPU
+799.875
+1647.375
+799.875
+1647.375
）内は，書き込み開始アドレス構造体を内部高速RAM以外に配置した場合の値です。
2.
上記の処理時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
3.
fCPU：CPU動作クロック周波数
4.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
758
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−13 セルフ・プログラミング・ライブラリの処理時間（従来規格品（μ PD78F05xx, 78F05xxD））（3/3）
（4） 高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・ダイレ
クト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
／アセンブラ
Max.
49/fCPU+224.6875
イニシャライズ・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
35/fCPU+113.625
29/fCPU+113.625
174/fCPU+6120.9375
134/fCPU+6120.9375
174/fCPU
174/fCPU +298675
134/fCPU
318 (321) /fCPU
318 (321) /fCPU
262 (265) /fCPU
262 (265) /fCPU
+383
+1230.5
+383
+1230.5
+30820.75
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
モード・チェック・ライブラリ
Min.
134/fCPU +298675
+30820.75
174/fCPU+13175.4375
134/fCPU+13175.4375
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
171 (172 ) /fCPU+171.3125
129 (130) /fCPU+171.3125
ション・ライブラリ
オプション値：04H
181 (182) /fCPU+166.75
139 (140) /fCPU+166.75
オプション値：05H
404 (411) /fCPU+231.875
362 (369) /fCPU+231.875
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
（
75/fCPU
75/fCPU+
67fCPU
67fCPU+
+78884.5625
527566.875
+78884.5625
527566.875
318 (321) /fCPU
318 (321) /fCPU
262 (265) /fCPU
262 (265) /fCPU
+538.75
+1386.25
+538.75
+1386.25
）内は，書き込み開始アドレス構造体を内部高速RAM以外に配置した場合の値です。
2.
上記の処理時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
3.
fCPU：CPU動作クロック周波数
4.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
759
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−14 セルフ・プログラミング・ライブラリの処理時間（拡張規格品（μ PD78F05xxA, 78F05xxDA））（1/3）
（1）高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
／アセンブラ
Min.
Max.
Min.
Max.
4.0
4.5
4.0
4.5
イニシャライズ・ライブラリ
1105.9
1106.6
1105.9
1106.6
モード・チェック・ライブラリ
905.7
906.1
904.9
905.3
12776.1
12778.3
12770.9
12772.6
セルフ・プログラミング・スタート・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
セルフ・プログラミング・エンド・ライブラリ
26050.4
349971.3
26045.3
349965.6
1180.1+203×w
1184.3+2241×w
1172.9+203×w
1176.3+2241×w
25337.9
25340.2
25332.8
25334.5
4.0
4.5
4.0
4.5
ゲット・インフォメー
オプション値：03H
1072.9
1075.2
1067.5
1069.1
ション・ライブラリ
オプション値：04H
1060.2
1062.6
1054.8
1056.6
オプション値：05H
1023.8
1028.2
1018.3
1022.1
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
70265.9
759995.0
70264.9
759994.0
1316.8+347×w
1320.9+2385×w
1309.0+347×w
1312.4+2385×w
（2）高速内蔵発振クロック使用時，エントリRAMの配置がショート・ダイレクト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
Max.
／アセンブラ
Min.
Max.
4.0
4.5
4.0
4.5
イニシャライズ・ライブラリ
449.5
450.2
449.5
450.2
モード・チェック・ライブラリ
249.3
249.7
248.6
248.9
12119.7
12121.9
12114.6
12116.3
セルフ・プログラミング・スタート・ライブラリ
ブロック・ブランク・チェック・ライブラリ
ブロック・イレース・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
25344.7
349266.4
25339.6
349260.8
445.8+203×w
449.9+2241×w
438.5+203×w
441.9+2241×w
24682.7
24684.9
24677.6
24679.3
4.0
4.5
4.0
4.5
ゲット・インフォメー
オプション値：03H
417.6
419.8
412.1
413.8
ション・ライブラリ
オプション値：04H
405.0
407.4
399.5
401.3
セルフ・プログラミング・エンド・ライブラリ
オプション値：05H
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
367.4
371.8
361.9
365.8
69569.3
759297.3
69568.3
759296.2
795.1+347×w
799.3+2385×w
787.4+347×w
790.8+2385×w
上記の処理時間は，書き込み開始アドレス構造体を内部高速RAMに配置した場合の時間で，かつ高速内蔵
発振器の安定動作中（RSTS = 1）の時間です。
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
3.
w：書き込みデータのワード数（1ワード = 4 バイト）
R01UH0008JJ0401 Rev.4.01
2010.07.15
760
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−14 セルフ・プログラミング・ライブラリの処理時間（拡張規格品（μ PD78F05xxA, 78F05xxDA））（2/3）
（3） 高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・ダイレ
クト・アドレシング外の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
36/fCPU+495
30/fCPU+495
179/fCPU+6429
136/fCPU+6429
モード・チェック・ライブラリ
ワード・ライト・ライブラリ
ブロック・ベリファイ・ライブラリ
Max.
55/fCPU+594
イニシャライズ・ライブラリ
ブロック・イレース・ライブラリ
Min.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
ブロック・ブランク・チェック・ライブラリ
／アセンブラ
Max.
179/fCPU +19713
179/fCPU +268079
136/fCPU +19713
136/fCPU +268079
333/fCPU
333/fCPU
272/fCPU
272/fCPU
+647+136×w
+647+1647×w
+647+136×w
+647+1647×w
179/fCPU+13284
136/fCPU+13284
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
180/fCPU+581
134fCPU+581
ション・ライブラリ
オプション値：04H
190/fCPU+574
144/fCPU+574
オプション値：05H
350/fCPU+535
304/fCPU+535
セット・インフォメーション・ライブラリ
EEPROMライト・ライブラリ
備考1.
80/fCPU +43181
80/fCPU+572934
72/fCPU +43181
72/fCPU+572934
333/fCPU
333/fCPU
268/fCPU
268/fCPU
+729+209×w
+729+1722×w
+729+209×w
+729+1722×w
上記の処理時間は，書き込み開始アドレス構造体を内部高速RAMに配置した場合の時間で，かつ高速内蔵
発振器の安定動作中（RSTS = 1）の時間です。
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
3.
fCPU：CPU動作クロック周波数
4.
w：書き込みデータのワード数（1ワード = 4 バイト）
R01UH0008JJ0401 Rev.4.01
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761
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−14 セルフ・プログラミング・ライブラリの処理時間（拡張規格品（μ PD78F05xxA, 78F05xxDA））（3/3）
（4） 高速システム・クロック（X1発振または外部クロック入力）使用時，エントリRAMの配置がショート・ダイレ
クト・アドレシング内の場合
処理時間（単位：μ s）
ライブラリ名
Cコンパイラの
Cコンパイラのスタティック・モデル
ノーマル・モデル
Min.
Min.
Max.
34/fCPU
セルフ・プログラミング・スタート・ライブラリ
55/fCPU+272
イニシャライズ・ライブラリ
36/fCPU+173
30/fCPU+173
179/fCPU+6108
136/fCPU+6108
モード・チェック・ライブラリ
ブロック・ブランク・チェック・ライブラリ
／アセンブラ
Max.
ブロック・イレース・ライブラリ
179/fCPU+19371
179/fCPU+267738
136/fCPU+19371
136/fCPU+267738
ワード・ライト・ライブラリ
333/fCPU+247+
333/fCPU+247+
272/fCPU+247+
272/fCPU+247+
136×w
1647×w
136×w
1647×w
ブロック・ベリファイ・ライブラリ
179/fCPU+12964
136/fCPU+12964
34/fCPU
セルフ・プログラミング・エンド・ライブラリ
ゲット・インフォメー
オプション値：03H
180/fCPU+261
134/fCPU+261
ション・ライブラリ
オプション値：04H
190/fCPU+254
144/fCPU+254
オプション値：05H
350/fCPU+213
304/fCPU+213
セット・インフォメーション・ライブラリ
80/fCPU+42839
80/fCPU+572592
72/fCPU +42839
72/fCPU+572592
EEPROMライト・ライブラリ
333/fCPU+516+
333/fCPU+516+
268/fCPU+516+
268/fCPU+516+
209×w
1722×w
209×w
1722×w
備考1.
上記の処理時間は，書き込み開始アドレス構造体を内部高速RAMに配置した場合の時間で，かつ高速内蔵
発振器の安定動作中（RSTS = 1）の時間です。
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
3.
fCPU：CPU動作クロック周波数
4.
w：書き込みデータのワード数（1ワード = 4 バイト）
R01UH0008JJ0401 Rev.4.01
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762
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−15 セルフ・プログラミング・ライブラリの割り込み応答時間（従来規格品（μ PD78F05xx, 78F05xxD））（1/2）
（1） 高速内蔵発振クロック使用時
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
Cコンパイラのノーマル・モデル
Cコンパイラのスタティック・モデル／
アセンブラ
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
933.6
668.6
927.9
662.9
ブロック・イレース・ライブラリ
1026.6
763.6
1020.9
757.9
ワード・ライト・ライブラリ
2505.8
1942.8
2497.8
1934.8
ブロック・ベリファイ・ライブラリ
958.6
693.6
952.9
687.9
セット・インフォメーション・ラ
476.5
211.5
475.5
210.5
2760.8
2168.8
2759.5
2167.5
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
上記の割り込み応答時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
備考1.
2.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
（2） 高速システム・クロック使用時（Cコンパイラのノーマル・モデル）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
179/fCPU+507
179/fCPU+407
179/fCPU+1650
179/fCPU+714
ブロック・イレース・ライブラリ
179/fCPU+559
179/fCPU+460
179/fCPU+1702
179/fCPU+767
ワード・ライト・ライブラリ
333/fCPU+1589
333/fCPU+1298
333/fCPU+2732
333/fCPU+1605
ブロック・ベリファイ・ライブラリ
179/fCPU+518
179/fCPU+418
179/fCPU+1661
179/fCPU+725
セット・インフォメーション・ラ
80/fCPU+370
80/fCPU+165
80/fCPU+1513
80/fCPU+472
29/fCPU+1759
29/fCPU+1468
29/fCPU+1759
29/fCPU+1468
333/fCPU+834
333/fCPU+512
333/fCPU+2061
333/fCPU+873
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
備考1.
fCPU：CPU動作クロック周波数
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
763
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−15 セルフ・プログラミング・ライブラリの割り込み応答時間（従来規格品（μ PD78F05xx, 78F05xxD））（2/2）
（3） 高速システム・クロック使用時（Cコンパイラのスタティック・モデル／アセンブラ）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
136/fCPU+507
136/fCPU+407
136/fCPU+1650
136/fCPU+714
ブロック・ブランク・チェック・
ライブラリ
ブロック・イレース・ライブラリ
136/fCPU+559
136/fCPU+460
136/fCPU+1702
136/fCPU+767
ワード・ライト・ライブラリ
272/fCPU+1589
272/fCPU+1298
272/fCPU+2732
272/fCPU+1605
ブロック・ベリファイ・ライブラリ
136/fCPU+518
136/fCPU+418
136/fCPU+1661
136/fCPU+725
セット・インフォメーション・ラ
72/fCPU+370
72/fCPU+165
72/fCPU+1513
72/fCPU+472
19/fCPU+1759
19/fCPU+1468
19/fCPU+1759
19/fCPU+1468
268/fCPU+834
268/fCPU+512
268/fCPU+2061
268/fCPU+873
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
fCPU：CPU動作クロック周波数
備考1.
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
表27−16 セルフ・プログラミング・ライブラリの割り込み応答時間（拡張規格品（μ PD78F05xxA, 78F05xxDA））（1/2）
（1） 高速内蔵発振クロック使用時
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
Cコンパイラのノーマル・モデル
Cコンパイラのスタティック・モデル／
アセンブラ
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
1100.9
431.9
1095.3
426.3
ブロック・イレース・ライブラリ
1452.9
783.9
1447.3
778.3
ワード・ライト・ライブラリ
1247.2
579.2
1239.2
571.2
ブロック・ベリファイ・ライブラリ
1125.9
455.9
1120.3
450.3
セット・インフォメーション・ラ
906.9
312.0
905.8
311.0
1215.2
547.2
1213.9
545.9
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
備考1.
2.
上記の割り込み応答時間は，高速内蔵発振器の安定動作中（RSTS = 1）の時間です。
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
764
78 K0/Kx2
第 27 章
フラッシュ・メモリ
表27−16 セルフ・プログラミング・ライブラリの割り込み応答時間（拡張規格品（μ PD78F05xxA, 78F05xxDA））（2/2）
（2） 高速システム・クロック使用時（Cコンパイラのノーマル・モデル）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
179/fCPU+567
179/fCPU+246
179/fCPU+1708
179/fCPU+569
ブロック・イレース・ライブラリ
179/fCPU+780
179/fCPU+459
179/fCPU+1921
179/fCPU+782
ワード・ライト・ライブラリ
333/fCPU+763
333/fCPU+443
333/fCPU+1871
333/fCPU+767
ブロック・ベリファイ・ライブラリ
179/fCPU+580
179/fCPU+259
179/fCPU+1721
179/fCPU+582
セット・インフォメーション・ラ
80/fCPU+456
80/fCPU+200
80/fCPU+1598
80/fCPU+459
29/fCPU+767
29/fCPU+447
29/fCPU+767
29/fCPU+447
333/fCPU+696
333/fCPU+376
333/fCPU+1838
333/fCPU+700
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
fCPU：CPU動作クロック周波数
備考1.
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
（3） 高速システム・クロック使用時（Cコンパイラのスタティック・モデル／アセンブラ）
割り込み応答時間（単位：μ s（Max.））
ライブラリ名
RSTOP = 0, RSTS = 1
RSTOP = 1
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
エントリRAMの配置
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
がショート・ダイレク
ト・アドレシング外
ト・アドレシング内
ト・アドレシング外
ト・アドレシング内
136/fCPU+567
136/fCPU+246
136/fCPU+1708
136/fCPU+569
ブロック・イレース・ライブラリ
136/fCPU+780
136/fCPU+459
136/fCPU+1921
136/fCPU+782
ワード・ライト・ライブラリ
272/fCPU+763
272/fCPU+443
272/fCPU+1871
272/fCPU+767
ブロック・ベリファイ・ライブラリ
136/fCPU+580
136/fCPU+259
136/fCPU+1721
136/fCPU+582
セット・インフォメーション・ラ
72/fCPU+456
72/fCPU+200
72/fCPU+1598
72/fCPU+459
19/fCPU+767
19/fCPU+447
19/fCPU+767
19/fCPU+447
268/fCPU+696
268/fCPU+376
268/fCPU+1838
268/fCPU+700
ブロック・ブランク・チェック・
ライブラリ
イブラリ
EEPROMライト・ライブラリ
注
注
EEPROMライト・ライブラリの割り込み応答時間は，fCPUの値によって，どちらか長い時間のほうがMAX.値と
なります。
備考1.
fCPU：CPU動作クロック周波数
2.
RSTOP：内蔵発振モード・レジスタ（RCM）のビット0
3.
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
R01UH0008JJ0401 Rev.4.01
2010.07.15
765
78 K0/Kx2
第 27 章
フラッシュ・メモリ
27. 10. 1 ブート・スワップ機能
セルフ・プログラミングにてブート領域の書き換え中に，電源の瞬断などにより書き換えが失敗した場合，
ブート領域のデータが壊れて，リセットによるプログラムの再スタートができなくなります。
この問題を回避するために，ブート・スワップ機能があります。
注
セルフ・プログラミングにてブート・プログラム領域であるブート・クラスタ0 の消去を行う前に，あらか
じめ新しいブート・プログラムをブート・クラスタ1に書き込んでおきます。ブート・クラスタ1への書き込み
が正常終了したら，78K0/Kx2マイクロコントローラ内蔵のファームウエアのセット・インフォメーション機能
で，このブート・クラスタ1とブート・クラスタ0をスワップし，ブート・クラスタ1をブート領域にします。こ
のあと，本来のブート・プログラム領域であるブート・クラスタ0へ消去や書き込みを行います。
これによってブート・プログラミング領域の書き換え中に電源瞬断が発生しても，次のリセット・スタート
は，スワップ対象のブート・クラスタ１からブートを行うため，正常にプログラムが動作します。
ブート・クラスタ0への書き込みが正常に終了した場合は，78K0/Kx2マイクロコントローラ内蔵のファーム
ウエアのセット・インフォメーション機能で，ブート領域を元に戻します。
注
ブート・クラスタは4Ｋバイトの領域で，ブート・スワップによりブート・クラスタ0とブート・クラス
タ1を置換します。
ブート・クラスタ0（0000H∼0FFFH）：本来のブート・プログラム領域です。
ブート・クラスタ1（1000H∼1FFFH）：ブート・スワップ対象の領域です。
注意
ブート・スワップを行う場合，専用フラッシュ・メモリ・プログラマでE.P.Vコマンドを使用しないで
ください。
図27−15 ブート・スワップ機能
ＸＸＸＸＨ
ユーザ・プログラム
ブート・クラスタ1への
セルフ・プログラミング
ユーザ・プログラム
ファームウエアによる
ブート・スワップの実行
ユーザ・プログラム
２０００Ｈ
ユーザ・プログラム
新ブート・プログラム
（ブート・クラスタ1）
新ブート・プログラム
（ブート・クラスタ1）
ブート・プログラム
００００Ｈ （ブート・クラスタ0）
ブート・プログラム
（ブート・クラスタ0）
ブート・プログラム
（ブート・クラスタ0）
１０００Ｈ
ブート
ブート
ブート
ＸＸＸＸＨ
ブート・クラスタ0への
セルフ・プログラミング
ユーザ・プログラム
ファームウエアによる
ブート・スワップの実行
ユーザ・プログラム
２０００Ｈ
１０００Ｈ
００００Ｈ
新ブート・プログラム
（ブート・クラスタ1）
新ブート・プログラム
（ブート・クラスタ1）
ブート
新ブート・プログラム
（ブート・クラスタ0）
新ブート・プログラム
（ブート・クラスタ0）
ブート
備考 ブート・クラスタ1は，ブート･フラグ設定後にリセットが発生したとき，0000H-0FFFHになります。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 27 章
フラッシュ・メモリ
図27−16 ブート・スワップの実行例
ブロック・ナンバー
ブロック4 イレース
ブート・
クラスタ1
ブート・
クラスタ0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
プログラム
プログラム
プログラム
プログラム
１０００Ｈ
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム ００００Ｈ
プログラム
プログラム
プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブロック5 イレース
7
6
5
4
3
2
1
0
ブロック6 イレース
7
6
5
4
3
2
1
0
プログラム
プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブロック7 イレース
プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
7
6
5
4
3
2
1
0
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・クラスタ0でブート
ブロック5-7 ライト
7 ニュー・ブート・プログラム
6 ニュー・ブート・プログラム
5 ニュー・ブート・プログラム
4 ニュー・ブート・プログラム
3 ブート・プログラム
2 ブート・プログラム
1 ブート・プログラム
0 ブート・プログラム
ブート・スワップ
7
6
5
4
3
2
1
0
ブロック0 イレース
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム ００００Ｈ
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム １０００Ｈ
7
6
5
4
3
2
1
0
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・プログラム
ブロック1 イレース
7
6
5
4
3
2
1
0
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ブート・プログラム
ブート・プログラム
ブート・クラスタ1でブート
ブロック2 イレース
7
6
5
4
3
2
1
0
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ブート・プログラム
ブロック3 イレース
7
6
5
4
3
2
1
0
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ブロック0-3 ライト
7
6
5
4
3
2
1
0
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ニュー・ブート・プログラム
ブート・スワップ
7 ニュー・ブート・プログラム
6 ニュー・ブート・プログラム
5 ニュー・ブート・プログラム
4 ニュー・ブート・プログラム １０００Ｈ
3 ニュー・ブート・プログラム
2 ニュー・ブート・プログラム
1 ニュー・ブート・プログラム
0 ニュー・ブート・プログラム ００００Ｈ
ブート・クラスタ0でブート
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78 K0/Kx2
★
第 27 章
フラッシュ・メモリ
27. 11 書き込み済み品発注用ROMコードの作成方法
ルネサス エレクトロニクスでの書き込み済み製品は，発注用のROMコードを作成し，ルネサス エレクトロニ
クスへ発注する必要があります。
ROMコードは，完成したプログラム（ヘキサ・ファイル）とオプション・データ（フラッシュ・メモリ・プロ
グラマによるセキュリティ設定情報など）をHex Consolidation Utility（以降，HCU）を使用して作成します。
また，HCUは，ROMコード作成に必要な機能を搭載したソフトウエア・ツールです。
ルネサス エレクトロニクスのWEBサイトからHCUをダウンロードしてください。
（1）WEBサイト
http://www2.renesas.com/micro/ja/ods/
→
「バージョンアップ・サービス」をクリック
（2）HCUのダウンロード方法
「書き込み済みフラッシュ製品用ソフトウエア」→「HCU_GUI」をクリックしてダウンロードしてくだ
さい。
備考
インストール方法，HCUの使用方法の詳細については，上記WEBサイトにあるHCUの添付資料
（ユーザーズ・マニュアル）を参照してください。
27. 11. 1 ROMコードの発注手順
ROMコードは，下記の流れでHCUを用いて作成し，ルネサス エレクトロニクスへ発注してください。
詳細は，ROMコードの発注方法 インフォメーション（C10302J）を参照してください。
ルネサス エレクトロニクス
お客様
発注品種の確定
発注情報の連絡
品名採番処理
帳票出力
ROMコード作成 注
ROM発注内容の確認，
発注に必要なデータの作成
発注品名，発注関連
情報の提出
ROM発注関連
データの送付
ROMコード処理
注 HCUを使用して発注用のROMコードを作成
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78 K0/Kx2
第 28 章
オンチップ・デバッグ機能
第28章 オンチップ・デバッグ機能
（μ PD78F05xxD, 78F05xxDAのみ）
QB-MINI2とμ PD78F05xxD, 78F05xxDAの接続
28. 1
μ PD78F05xxD, 78F05xxDAは，オンチップ・デバッグ対応のオンチップ・デバッグ・エミュレータ（QB-MINI2）
を介して，ホスト・マシンとの通信を行う場合，VDD, FLMD0, RESET, OCD0A/X1（またはOCD1A/P31），OCD0B/X2
（またはOCD1B/P32），VSS端子を使用します。OCD0A/X1とOCD1A/P31, OCD0B/X2とOCD1B/P32はどちらを
使用するか，選択できます。
μ PD78F05xxD, 78F05xxDAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オン
注意
チップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能
性があり，製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでください。
オンチップ・デバッグ機能を使用した製品については，クレーム受け付け対象外となります。
備考 μ PD78F05xxD：
μ PD78F0503D, 78F0513D, 78F0515D, 78F0527D, 78F0537D, 78F0547D
μ PD78F05xxDA： μ PD78F0503DA, 78F0513DA, 78F0515DA, 78F0527DA, 78F0537DA, 78F0547DA
図28−1 QB-MINI2とμ PD78F05xxD, 78F05xxDAの接続例（OCD0A/X1，OCD0B/X2使用時）
ターゲット・コネクタ
（10ピン）
VDD
VDD
VDD
1 kΩ
（推奨）
リセット回路
リセット信号
RESET_IN注1
10 kΩ
（推奨）
対象デバイス
RESET
RESET_OUT
FLMD0
FLMD0
注2
VDD
VDD
DATA
X2/OCD0B
GND
X1/OCD0A
CLK
P31
GND
GND
R.F.U.
R.F.U.
（オープン）
（オープン）
注2
注1. リセット信号の出力がN-chオープン・ドレーンのバッファ（出力抵抗：100 Ω以下）によるものと想定し
た回路との接続です。詳細につきましては，QB-MINI2 ユーザーズ・マニュアル（U18371J）を参照して
ください。
2. プルダウン抵抗値は470 Ω以上（10 kΩ：推奨）にしてください。
注意1.
2.
オンチップ・デバッグ時は，OCD0A/X1端子よりクロック入力します。
OCD0A/X1, OCD0B/X2端子を使用する場合，OCD1A/P31端子を外部でプルダウンするか，またはP130
端子（リセットがかかるとロウ・レベルを出力）を使用した外付け回路で制御してください。
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78 K0/Kx2
第 28 章
オンチップ・デバッグ機能
図28−2 QB-MINI2とμ PD78F05xxD, 78F05xxDAの接続例（OCD1A/P31，OCD1B/P32使用時）
ターゲット・コネクタ
（10ピン）
VDD
VDD
VDD
3∼10 kΩ
（推奨）注2
VDD
1 kΩ
（推奨）
リセット回路
リセット信号
RESET_IN注1
10 kΩ
（推奨）
対象デバイス
RESET
RESET_OUT
FLMD0
FLMD0
注3
VDD
VDD
DATA
OCD1B/P32
GND
CLK
OCD1A/P31
GND
GND
R.F.U.
R.F.U.
（オープン）
注3
（オープン）
注1. リセット信号の出力がN-chオープン・ドレーンのバッファ（出力抵抗：100 Ω以下）によるものと想定し
た回路との接続です。詳細につきましては，QB-MINI2 ユーザーズ・マニュアル（U18371J）を参照して
ください。
2. OCD1B/P32を入力ポートに設定している場合の端子処理です（QB-MINI2未接続時にオープンになるのを
防ぐため）。
3. プルダウン抵抗値は470 Ω以上（10 kΩ：推奨）にしてください。
オンチップ・デバッグでセルフ・プログラミングを行う場合，FLMD0端子を次の図のように接続してください。
図28−3 オンチップ・デバッグでセルフ・プログラミングを行う場合のFLMD0端子の処理
ターゲット・コネクタ
対象デバイス
ポート
1 kΩ（推奨）
FLMD0
FLMD0
10 kΩ（推奨）
注意
FLMD0端子を制御するポートは，第30章
電気的特性（標準品）∼第33章
電気的特性（(A2) 水準品：
TA = −40∼＋125 ℃）に記載されているハイ･レベル出力電流とFLMD0電源電圧（MIN.値: 0.8VDD）の
値を満たすように，十分注意してご使用ください。
R01UH0008JJ0401 Rev.4.01
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770
78 K0/Kx2
28. 2
第 28 章
オンチップ・デバッグ機能
QB-MINI2が使用する予約領域
QB-MINI2は，μ PD78F05xxD, 78F05xxDAとの通信，または各デバッグ機能を実現するために，図28−4で示し
た予約領域を使用します。図中のグレーで示した予約領域は使用するデバッグ機能に応じて使用し，それ以外の
予約領域はデバッグ時に必ず使用します。これらの予約領域はユーザ・プログラムやコンパイラ・オプションで
確保できます。
セルフ・プログラミング時にブート・スワップ動作を使用する場合は，あらかじめブート・クラスタ1にも同じ
値を設定してください。
予約領域の詳細につきましては，QB-MINI2 ユーザーズ・マニュアル（U18371J）を参照してください。
図28−4 QB-MINI2が使用する予約領域
内部ROM空間
内部RAM空間
ディバグ用スタック領域
（最大16バイト）
２８ＦＨ
疑似RRM用領域
（256バイト）
１９０Ｈ
１８ＦＨ
ＦＦ７ＦＨ
ディバグ・モニタ領域
（257バイト）
８ＦＨ
８ＥＨ
８５Ｈ
８４Ｈ
Ｆ７Ｆ０Ｈ
疑似RRM用領域
（16バイト）注
セキュリティID領域
（10バイト）
オプション・バイト領域（1バイト）
７ＦＨ
ソフトウエア・ブレーク用領域（2バイト）
７ＥＨ
０３Ｈ
ディバグ・モニタ用領域（2バイト）
０２Ｈ
００Ｈ
内部拡張RAMを内蔵していない製品（μ PD78F0503D, 78F0503DA, 78F0513D, 78F0513DA）は，この領
注
域を確保する必要はありません。
備考
グレーで示した予約領域
：使用するデバッグ機能に応じて使用する領域
それ以外の予約領域
：デバッグ時に必ず使用する領域
R01UH0008JJ0401 Rev.4.01
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771
78 K0/Kx2
第 29 章
命令セットの概要
第29章 命令セットの概要
78K0/Kx2マイクロコントローラの命令セットを一覧表にして示します。なお，各命令の詳細な動作および機械語
（命令コード）については，78K/0シリーズ
R01UH0008JJ0401 Rev.4.01
2010.07.15
ユーザーズ・マニュアル
命令編（U12326J）を参照してください。
772
78 K0/Kx2
第 29 章
29. 1
凡
命令セットの概要
例
29. 1. 1 オペランドの表現形式と記述方法
各命令のオペランド欄には，その命令のオペランド表現形式に対する記述方法に従ってオペランドを記述し
ています（詳細は，アセンブラ仕様による）。記述方法の中で複数個あるものは，それらの要素の1つを選択し
ます。大文字で書かれた英字および＃，！，＄，［
］の記号はキー・ワードであり，そのまま記述します。
記号の説明は，次のとおりです。
・＃
：イミーディエト・データ指定
・！
：絶対アドレス指定
・＄
：相対アドレス指定
・[
] ：間接アドレス指定
イミーディエト・データのときは，適当な数値またはレーベルを記述します。レーベルで記述する際も＃，！，
＄，［
］記号は必ず記述してください。
また，オペランドのレジスタの記述形式r, rpには，機能名称（X, A, Cなど），絶対名称（下表の中のカッコ
内の名称，R0, R1, R2など）のいずれの形式でも記述可能です。
表29−1 オペランドの表現形式と記述方法
表現形式
記
述
方
法
r
X（R0），A（R1），C（R2），B（R3），E（R4），D（R5），L（R6），H（R7）
rp
AX（RP0），BC（RP1），DE（RP2），HL（RP3）
sfr
特殊機能レジスタ略号
sfrp
特殊機能レジスタ略号（16ビット操作可能なレジスタの偶数アドレスのみ）
saddr
FE20H-FF1FH
イミーディエト・データまたはレーベル
saddrp
FE20H-FF1FH
イミーディエト・データまたはレーベル（偶数アドレスのみ）
addr16
0000H-FFFFH
イミーディエト・データまたはレーベル
注
注
（16ビット・データ転送命令時は偶数アドレスのみ）
addr11
0800H-0FFFH
イミーディエト・データまたはレーベル
addr5
0040H-007FH
イミーディエト・データまたはレーベル（偶数アドレスのみ）
word
16ビット・イミーディエト・データまたはレーベル
byte
8ビット・イミーディエト・データまたはレーベル
bit
3ビット・イミーディエト・データまたはレーベル
RBn
RB0-RB3
注
備考
FFD0H-FFDFHは，アドレスできません。
特殊機能レジスタの略号は表3−8
R01UH0008JJ0401 Rev.4.01
2010.07.15
特殊機能レジスタ一覧を参照してください。
773
78 K0/Kx2
第 29 章
命令セットの概要
29. 1. 2 オペレーション欄の説明
A
：Aレジスタ；8ビット・アキュームレータ
X
：Xレジスタ
B
：Bレジスタ
C
：Cレジスタ
D
：Dレジスタ
E
：Eレジスタ
H
：Hレジスタ
L
：Lレジスタ
AX
：AXレジスタ・ペア；16ビット・アキュームレータ
BC
：BCレジスタ・ペア
DE
：DEレジスタ・ペア
HL
：HLレジスタ・ペア
PC
：プログラム・カウンタ
SP
：スタック・ポインタ
PSW
：プログラム・ステータス・ワード
CY
：キャリー・フラグ
AC
：補助キャリー・フラグ
Z
：ゼロ・フラグ
RBS
：レジスタ・バンク選択フラグ
IE
：割り込み要求許可フラグ
（
）
：（
）内のアドレスまたはレジスタの内容で示されるメモリの内容
×H, ×L
：16ビット・レジスタの上位8ビット，下位8ビット
∧
：論理積（AND）
∨
：論理和（OR）
―
∨
：排他的論理和（exclusive OR）
───
：反転データ
addr16
：16ビット・イミーディエト・データまたはレーベル
jdisp8
：符号付き8ビット・データ（ディスプレースメント値）
29. 1. 3 フラグ動作欄の説明
（ブランク） ：変化なし
0
：0にクリアされる
1
：1にセットされる
×
：結果に従ってセット／クリアされる
R
：以前に退避した値がストアされる
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
29. 2
第 29 章
オペレーション一覧
命令群 ８ ビ ッ ト ・ デ ー タ 転 送
ニモニック
MOV
オペランド
バイト
クロック
注1
注2
オペレーション
r, #byte
2
4
−
r←byte
saddr, #byte
3
6
7
(saddr)←byte
3
−
7
sfr←byte
1
2
−
A←r
1
2
−
r←A
A, saddr
2
4
5
A←(saddr)
saddr, A
2
4
5
(saddr)←A
A, sfr
2
−
5
A←sfr
sfr, A
2
−
5
sfr←A
A, !addr16
3
8
9
A←(addr16)
sfr, #byte
A, r
r, A
注3
注3
!addr16, A
3
8
9
(addr16)←A
PSW, #byte
3
−
7
PSW←byte
A, PSW
2
−
5
A←PSW
PSW, A
2
−
5
PSW←A
A, [DE]
1
4
5
A←(DE)
[DE], A
1
4
5
(DE)←A
A, [HL]
1
4
5
A←(HL)
[HL], A
1
4
5
(HL)←A
A, [HL＋byte]
2
8
9
A←(HL＋byte)
[HL＋byte], A
2
8
9
(HL＋byte)←A
A, [HL＋B]
1
6
7
A←(HL＋B)
[HL＋B], A
1
6
7
(HL＋B)←A
A, [HL＋C]
1
6
7
A←(HL＋C)
1
6
7
(HL＋C)←A
1
2
−
A←→r
A, saddr
2
4
6
A←→(saddr)
A, sfr
2
−
6
A←→sfr
A, !addr16
3
8
10
A←→(addr16)
A, [DE]
1
4
6
A←→(DE)
A, [HL]
1
4
6
A←→(HL)
A, [HL＋byte]
2
8
10
A←→(HL＋byte)
A, [HL＋B]
2
8
10
A←→(HL＋B)
A, [HL＋C]
2
8
10
A←→(HL＋C)
[HL＋C], A
XCH
命令セットの概要
A, r
注3
フラグ
Z
AC CY
×
×
×
×
×
×
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
3．r = Aを除く。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
775
78 K0/Kx2
第 29 章
６ビット・データ転送
命令群 １
ニモニック
MOVW
オペランド
クロック
注1
注2
オペレーション
rp, #word
3
6
−
rp←word
saddrp, #word
4
8
10
(saddrp)←word
sfrp, #word
4
−
10
sfrp←word
AX, saddrp
2
6
8
AX←(saddrp)
saddrp, AX
2
6
8
(saddrp)←AX
AX, sfrp
2
−
8
AX←sfrp
2
−
8
sfrp←AX
1
4
−
AX←rp
1
4
−
rp←AX
sfrp, AX
AX, rp
rp, AX
注3
注3
フラグ
Z
AC CY
８ビット演算
AX, !addr16
3
10
12
AX←(addr16)
!addr16, AX
3
10
12
(addr16)←AX
1
4
−
AX←→rp
2
4
−
A, CY←A＋byte
×
×
×
3
6
8
(saddr)，CY←(saddr)＋byte
×
×
×
2
4
−
A, CY←A＋r
×
×
×
r, A
2
4
−
r, CY←r＋A
×
×
×
A, saddr
2
4
5
A, CY←A＋(saddr)
×
×
×
A, !addr16
3
8
9
A, CY←A＋(addr16)
×
×
×
A, [HL]
1
4
5
A, CY←A＋(HL)
×
×
×
A, [HL＋byte]
2
8
9
A, CY←A＋(HL＋byte)
×
×
×
A, [HL＋B]
2
8
9
A, CY←A＋(HL＋B)
×
×
×
A, [HL＋C]
2
8
9
A, CY←A＋(HL＋C)
×
×
×
A, #byte
2
4
−
A, CY←A＋byte＋CY
×
×
×
3
6
8
(saddr)，CY←(saddr)＋byte＋CY
×
×
×
2
4
−
A, CY←A＋r＋CY
×
×
×
XCHW
AX, rp
ADD
A, #byte
注3
saddr, #byte
A, r
ADDC
バイト
命令セットの概要
注4
saddr, #byte
A, r
注4
r, A
2
4
−
r, CY←r＋A＋CY
×
×
×
A, saddr
2
4
5
A, CY←A＋(saddr)＋CY
×
×
×
A, !addr16
3
8
9
A, CY←A＋(addr16)＋CY
×
×
×
A, [HL]
1
4
5
A, CY←A＋(HL)＋CY
×
×
×
A, [HL＋byte]
2
8
9
A, CY←A＋(HL＋byte)＋CY
×
×
×
A, [HL＋B]
2
8
9
A, CY←A＋(HL＋B)＋CY
×
×
×
A, [HL＋C]
2
8
9
A, CY←A＋(HL＋C)＋CY
×
×
×
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
3．rp = BC, DE, HLのときのみ。
4．r = Aを除く。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
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第 29 章
命令群 ８ビット 演 算
ニモニック
SUB
オペランド
オペレーション
フラグ
Z
AC CY
A, CY←A−byte
×
×
×
8
(saddr)，CY←(saddr)−byte
×
×
×
4
−
A, CY←A−r
×
×
×
2
4
−
r, CY←r−A
×
×
×
A, saddr
2
4
5
A, CY←A−(saddr)
×
×
×
A, !addr16
3
8
9
A, CY←A−(addr16)
×
×
×
A, [HL]
1
4
5
A, CY←A−(HL)
×
×
×
A, [HL＋byte]
2
8
9
A, CY←A−(HL＋byte)
×
×
×
A, [HL＋B]
2
8
9
A, CY←A−(HL＋B)
×
×
×
注2
2
4
−
3
6
2
r, A
A, #byte
A, r
注3
A, [HL＋C]
2
8
9
A, CY←A−(HL＋C)
×
×
×
A, #byte
2
4
−
A, CY←A−byte−CY
×
×
×
3
6
8
(saddr)，CY←(saddr)−byte−CY
×
×
×
2
4
−
A, CY←A−r−CY
×
×
×
r, A
2
4
−
r, CY←r−A−CY
×
×
×
A, saddr
2
4
5
A, CY←A−(saddr)−CY
×
×
×
A, !addr16
3
8
9
A, CY←A−(addr16)−CY
×
×
×
A, [HL]
1
4
5
A, CY←A−(HL)−CY
×
×
×
A, [HL＋byte]
2
8
9
A, CY←A−(HL＋byte)−CY
×
×
×
A, [HL＋B]
2
8
9
A, CY←A−(HL＋B)−CY
×
×
×
A, [HL＋C]
2
8
9
A, CY←A−(HL＋C)−CY
×
×
×
A, #byte
2
4
−
A←A∧byte
×
3
6
8
(saddr)←(saddr)∧byte
×
2
4
−
A←A∧r
×
r, A
2
4
−
r←r∧A
×
A, saddr
2
4
5
A←A∧(saddr)
×
saddr, #byte
A, r
AND
クロック
注1
saddr, #byte
SUBC
バイト
命令セットの概要
注3
saddr, #byte
A, r
注3
A, !addr16
3
8
9
A←A∧(addr16)
×
A, [HL]
1
4
5
A←A∧(HL)
×
A, [HL＋byte]
2
8
9
A←A∧(HL＋byte)
×
A, [HL＋B]
2
8
9
A←A∧(HL＋B)
×
A, [HL＋C]
2
8
9
A←A∧(HL＋C)
×
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
3．r = Aを除く。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
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第 29 章
命令群 ８ビット 演 算
ニモニック
OR
オペランド
オペレーション
フラグ
Z
注2
2
4
−
A←A∨byte
×
3
6
8
(saddr)←(saddr)∨byte
×
2
4
−
A←A∨r
×
r, A
2
4
−
r←r∨A
×
A, saddr
2
4
5
A←A∨(saddr)
×
A, !addr16
3
8
9
A←A∨(addr16)
×
A, [HL]
1
4
5
A←A∨(HL)
×
A, [HL＋byte]
2
8
9
A←A∨(HL＋byte)
×
A, [HL＋B]
2
8
9
A←A∨(HL＋B)
×
saddr, #byte
A, r
注3
AC CY
A, [HL＋C]
2
8
9
A←A∨(HL＋C)
×
A, #byte
2
4
−
A←A―
∨byte
×
3
6
8
(saddr)←(saddr)―
∨byte
×
2
4
−
A←A―
∨r
×
r, A
2
4
−
r←r―
∨A
×
A, saddr
2
4
5
A←A―
∨(saddr)
×
A, !addr16
3
8
9
A←A―
∨(addr16)
×
A, [HL]
1
4
5
A←A―
∨(HL)
×
A, [HL＋byte]
2
8
9
A←A―
∨(HL＋byte)
×
A, [HL＋B]
2
8
9
A←A―
∨(HL＋B)
×
A, [HL＋C]
2
8
9
A←A―
∨(HL＋C)
×
A, #byte
2
4
−
A−byte
×
×
×
3
6
8
(saddr)−byte
×
×
×
2
4
−
A−r
×
×
×
r, A
2
4
−
r−A
×
×
×
A, saddr
2
4
5
A−(saddr)
×
×
×
saddr, #byte
A, r
CMP
クロック
注1
A, #byte
XOR
バイト
命令セットの概要
注3
saddr, #byte
A, r
注3
６
１ビット演算 乗除算
A, !addr16
3
8
9
A−(addr16)
×
×
×
A, [HL]
1
4
5
A−(HL)
×
×
×
A, [HL＋byte]
2
8
9
A−(HL＋byte)
×
×
×
A, [HL＋B]
2
8
9
A−(HL＋B)
×
×
×
A, [HL＋C]
2
8
9
A−(HL＋C)
×
×
×
ADDW
AX, #word
3
6
−
AX, CY←AX＋word
×
×
×
SUBW
AX, #word
3
6
−
AX, CY←AX−word
×
×
×
CMPW
AX, #word
3
6
−
AX−word
×
×
×
MULU
X
2
16
−
AX←A×X
DIVUW
C
2
25
−
AX(商)，C(余り)←AX÷C
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
3．r = Aを除く。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
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第 29 章
命令群 増減
ニモニック
INC
オペランド
バイト
クロック
注1
注2
命令セットの概要
オペレーション
フラグ
Z
AC CY
r
1
2
−
r←r＋1
×
×
saddr
2
4
6
(saddr)←(saddr)＋1
×
×
r
1
2
−
r←r−1
×
×
saddr
2
4
6
(saddr)←(saddr)−1
×
×
INCW
rp
1
4
−
rp←rp＋1
DECW
rp
1
4
−
rp←rp−1
ROR
A, 1
1
2
−
(CY, A7←A0, Am−1←Am)×1回
×
ROL
A, 1
1
2
−
(CY, A0←A7, Am＋1←Am)×1回
×
RORC
A, 1
1
2
−
(CY←A0, A7←CY, Am−1←Am)×1回
×
×
DEC
ローテー ト
ＢＣＤ補正 ビット操作
ROLC
A, 1
1
2
−
(CY←A7, A0←CY, Am＋1←Am)×1回
ROR4
[HL]
2
10
12
A3-0←(HL)3-0, (HL)7-4←A3-0, (HL)3-0←(HL)7-4
ROL4
[HL]
2
10
12
A3-0←(HL)7-4, (HL)3-0←A3-0, (HL)7-4←(HL)3-0
ADJBA
2
4
−
Decimal Adjust Accumulator after Addition
×
×
×
ADJBS
2
4
−
Decimal Adjust Accumulator after Subtract
×
×
×
CY, saddr.bit
3
6
7
CY←(saddr.bit)
×
CY, sfr.bit
3
−
7
CY←sfr.bit
×
CY, A.bit
2
4
−
CY←A.bit
×
CY, PSW.bit
3
−
7
CY←PSW.bit
×
CY,[HL].bit
2
6
7
CY←(HL).bit
×
saddr.bit, CY
3
6
8
(saddr.bit)←CY
sfr.bit, CY
3
−
8
sfr.bit←CY
A.bit, CY
2
4
−
A.bit←CY
PSW.bit, CY
3
−
8
PSW.bit←CY
[HL].bit, CY
2
6
8
(HL).bit←CY
CY, saddr.bit
3
6
7
CY←CY∧(saddr.bit)
CY, sfr.bit
3
−
7
CY←CY∧sfr.bit
×
CY, A.bit
2
4
−
CY←CY∧A.bit
×
CY, PSW.bit
3
−
7
CY←CY∧PSW.bit
×
CY,[HL].bit
2
6
7
CY←CY∧(HL).bit
×
CY, saddr.bit
3
6
7
CY←CY∨(saddr.bit)
×
CY, sfr.bit
3
−
7
CY←CY∨sfr.bit
×
CY, A.bit
2
4
−
CY←CY∨A.bit
×
CY, PSW.bit
3
−
7
CY←CY∨PSW.bit
×
CY,[HL].bit
2
6
7
CY←CY∨(HL).bit
×
MOV1
AND1
OR1
×
×
×
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
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779
78 K0/Kx2
第 29 章
命令群
ニモニック
ビット操 作
XOR1
オペランド
バイト
クロック
注1
注2
命令セットの概要
オペレーション
フラグ
Z
AC CY
CY, saddr.bit
3
6
7
CY←CY―
∨(saddr.bit)
×
CY, sfr.bit
3
−
7
CY←CY―
∨sfr.bit
×
CY, A.bit
2
4
−
CY←CY―
∨A.bit
×
CY, PSW.bit
3
−
7
CY←CY―
∨PSW.bit
×
CY,[HL].bit
2
6
7
CY←CY―
∨(HL).bit
×
saddr.bit
2
4
6
(saddr.bit)←1
sfr.bit
3
−
8
sfr.bit←1
A.bit
2
4
−
A.bit←1
PSW.bit
2
−
6
PSW.bit←1
[HL].bit
2
6
8
(HL).bit←1
saddr.bit
2
4
6
(saddr.bit)←0
sfr.bit
3
−
8
sfr.bit←0
A.bit
2
4
−
A.bit←0
PSW.bit
2
−
6
PSW.bit←0
[HL].bit
2
6
8
(HL).bit←0
SET1
CY
1
2
−
CY←1
1
CLR1
CY
1
2
−
CY←0
0
NOT1
CY
1
2
−
CY←CY
×
CALL
!addr16
3
7
−
(SP−1)←(PC＋3)H, (SP−2)←(PC＋3)L,
SET1
CLR1
×
×
×
×
×
×
コール・リターン
PC←addr16, SP←SP−2
CALLF
!addr11
2
5
−
(SP−1)←(PC＋2)H, (SP−2)←(PC＋2)L,
PC15-11←00001, PC10-0←addr11, SP←SP−2
CALLT
[addr5]
1
6
−
(SP−1)←(PC＋1)H, (SP−2)←(PC＋1)L,
PCH←(addr5＋1), PCL←(addr5),
SP←SP−2
BRK
1
6
−
(SP−1)←PSW, (SP−2)←(PC＋1)H,
(SP−3)←(PC＋1)L, PCH←(003FH),
PCL←(003EH), SP←SP−3, IE←0
RET
1
6
−
PCH←(SP＋1), PCL←(SP), SP←SP＋2
RETI
1
6
−
PCH←(SP＋1), PCL←(SP), PSW←(SP＋2),
R
R
R
R
R
R
SP←SP＋3
RETB
1
6
−
PCH←(SP＋1), PCL←(SP), PSW←(SP＋2),
SP←SP＋3
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
780
78 K0/Kx2
第 29 章
命令群 スタック 操 作
ニモニック
PUSH
POP
MOVW
無条件分岐 条件付き分岐
BR
オペランド
バイト
クロック
注1
注2
オペレーション
PSW
1
2
−
（SP−1）←PSW, SP←SP−1
rp
1
4
−
（SP−1）←rpH，（SP−2）←rpL, SP←SP−2
PSW
1
2
−
PSW←（SP），SP←SP＋1
rp
1
4
−
rpH←（SP＋1），rpL←（SP），SP←SP＋2
SP, #word
4
−
10
SP←word
SP, AX
2
−
8
SP←AX
AX, SP
2
−
8
AX←SP
!addr16
3
6
−
PC←addr16
$addr16
2
6
−
PC←PC＋2＋jdisp8
AX
2
8
−
PCH←A, PCL←X
$addr16
2
6
−
PC←PC＋2＋jdisp8 if CY = 1
BNC
$addr16
2
6
−
PC←PC＋2＋jdisp8 if CY = 0
BZ
$addr16
2
6
−
PC←PC＋2＋jdisp8 if Z = 1
BNZ
$addr16
2
6
−
PC←PC＋2＋jdisp8 if Z = 0
BT
saddr.bit, $addr16
3
8
9
PC←PC＋3＋jdisp8 if（saddr.bit）= 1
sfr.bit, $addr16
4
−
11
PC←PC＋4＋jdisp8 if sfr.bit = 1
A.bit, $addr16
3
8
−
PC←PC＋3＋jdisp8 if A.bit = 1
PSW.bit, $addr16
3
−
9
PC←PC＋3＋jdisp8 if PSW.bit = 1
[HL].bit, $addr16
3
10
11
PC←PC＋3＋jdisp8 if（HL）.bit = 1
saddr.bit, $addr16
4
10
11
PC←PC＋4＋jdisp8 if（saddr.bit）= 0
sfr.bit, $addr16
4
−
11
PC←PC＋4＋jdisp8 if sfr.bit = 0
A.bit, $addr16
3
8
−
PC←PC＋3＋jdisp8 if A.bit = 0
PSW.bit, $addr16
4
−
11
PC←PC＋4＋jdisp8 if PSW.bit = 0
[HL].bit, $addr16
3
10
11
PC←PC＋3＋jdisp8 if（HL）.bit = 0
saddr.bit, $addr16
4
10
12
BTCLR
フラグ
Z
BC
BF
命令セットの概要
AC CY
R
R
R
×
×
×
PC←PC＋4＋jdisp8 if（saddr.bit）= 1
then reset（saddr.bit）
sfr.bit, $addr16
4
−
12
PC←PC＋4＋jdisp8 if sfr.bit = 1
then reset sfr.bit
A.bit, $addr16
3
8
−
PC←PC＋3＋jdisp8 if A.bit = 1
then reset A.bit
PSW.bit, $addr16
4
−
12
PC←PC＋4＋jdisp8 if PSW.bit = 1
then reset PSW.bit
[HL].bit, $addr16
3
10
12
PC←PC＋3＋jdisp8 if（HL）.bit = 1
then reset（HL）.bit
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
781
78 K0/Kx2
命令群 条件付き 分 岐
ニモニック
DBNZ
第 29 章
オペランド
B, $addr16
バイト
2
クロック
注1
注2
6
−
命令セットの概要
オペレーション
フラグ
Z
AC CY
B←B−1, then
PC←PC＋2＋jdisp8 if B≠0
C, $addr16
2
6
−
C←C−1, then
saddr, $addr16
3
8
10
(saddr)←(saddr)−1, then
PC←PC＋2＋jdisp8 if C≠0
ＣＰＵ制 御
PC←PC＋3＋jdisp8 if(saddr)≠0
SEL
RBn
2
4
−
RBS1, 0←n
NOP
1
2
−
No Operation
EI
2
−
6
IE←1(Enable Interrupt)
DI
2
−
6
IE←0(Disable Interrupt)
HALT
2
6
−
Set HALT Mode
STOP
2
6
−
Set STOP Mode
注1．内部高速RAM領域をアクセスしたときまたはデータ・アクセスしない命令のとき。
2．内部高速RAM以外の領域をアクセスしたとき。
備考1．命令の1クロックはプロセッサ・クロック・コントロール・レジスタ（PCC）で選択したCPUクロック（fCPU）
の1クロック分です。
2．クロック数は内部ROM領域にプログラムがある場合です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
782
78 K0/Kx2
29. 3
第 29 章
命令セットの概要
アドレシング別命令一覧
（1）8ビット命令
MOV, XCH, ADD, ADDC, SUB, SUBC, AND, OR, XOR, CMP, MULU, DIVUW, INC, DEC, ROR, ROL,
RORC, ROLC, ROR4, ROL4, PUSH, POP, DBNZ
R01UH0008JJ0401 Rev.4.01
2010.07.15
783
78 K0/Kx2
第 29 章
第2オペランド #byte
A
注
r
sfr
saddr !addr16 PSW
[DE]
[HL]
命令セットの概要
[HL＋byte] $addr16
1
なし
[HL＋B]
[HL＋C]
第1オペランド
A
r
ADD
MOV
MOV
MOV
MOV
ADDC
XCH
XCH
XCH
XCH
SUB
ADD
ADD
ADD
SUBC
ADDC
ADDC ADDC
ADDC ADDC
AND
SUB
SUB
SUB
SUB
SUB
OR
SUBC
SUBC
SUBC
SUBC
SUBC
XOR
AND
AND
AND
AND
AND
CMP
OR
OR
OR
OR
OR
XOR
XOR
XOR
XOR
XOR
CMP
CMP
CMP
CMP
CMP
MOV
MOV
MOV
MOV
MOV
ROR
XCH
XCH
XCH
ROL
ADD
ADD
RORC
ROLC
MOV
INC
ADD
DEC
ADDC
SUB
SUBC
AND
OR
XOR
CMP
B, C
DBNZ
sfr
MOV
MOV
saddr
MOV
MOV
ADD
DBNZ
INC
DEC
ADDC
SUB
SUBC
AND
OR
XOR
CMP
!addr16
PSW
MOV
MOV
MOV
PUSH
POP
[DE]
MOV
[HL]
MOV
ROR4
ROL4
[HL＋byte]
MOV
[HL＋B]
[HL＋C]
X
MULU
C
DIVUW
注
r = Aは除く。
R01UH0008JJ0401 Rev.4.01
2010.07.15
784
78 K0/Kx2
第 29 章
命令セットの概要
（2）16ビット命令
MOVW, XCHW, ADDW, SUBW, CMPW, PUSH, POP, INCW, DECW
第2オペランド
注
sfrp
ADDW
MOVW
MOVW
SUBW
XCHW
#word
AX
rp
saddrp
!addr16
SP
なし
第1オペランド
AX
MOVW
MOVW
MOVW
CMPW
rp
MOVW
MOVW
注
INCW
DECW
PUSH
POP
sfrp
MOVW
MOVW
saddrp
MOVW
MOVW
!addr16
MOVW
SP
MOVW
MOVW
rp = BC, DE, HLのときのみ。
注
（3）ビット操作命令
MOV1, AND1, OR1, XOR1, SET1, CLR1, NOT1, BT, BF, BTCLR
第2オペランド
A.bit
sfr.bit
saddr.bit
PSW.bit
[HL].bit
CY
$addr16
なし
第1オペランド
A.bit
MOV1
BT
SET1
BF
CLR1
BTCLR
sfr.bit
MOV1
BT
SET1
BF
CLR1
BTCLR
saddr.bit
MOV1
BT
SET1
BF
CLR1
BTCLR
PSW.bit
MOV1
BT
SET1
BF
CLR1
BTCLR
MOV1
[HL].bit
BT
SET1
BF
CLR1
BTCLR
CY
MOV1
MOV1
MOV1
MOV1
MOV1
SET1
AND1
AND1
AND1
AND1
AND1
CLR1
OR1
OR1
OR1
OR1
OR1
NOT1
XOR1
XOR1
XOR1
XOR1
XOR1
R01UH0008JJ0401 Rev.4.01
2010.07.15
785
78 K0/Kx2
第 29 章
命令セットの概要
（4）コール命令／分岐命令
CALL, CALLF, CALLT, BR, BC, BNC, BZ, BNZ, BT, BF, BTCLR, DBNZ
AX
第2オペランド
!addr16
!addr11
[addr5]
$addr16
第1オペランド
基本命令
BR
CALL
CALLF
CALLT
BR
BR
BC
BNC
BZ
BNZ
複合命令
BT
BF
BTCLR
DBNZ
（5）その他の命令
ADJBA, ADJBS, BRK, RET, RETI, RETB, SEL, NOP, EI, DI, HALT, STOP
R01UH0008JJ0401 Rev.4.01
2010.07.15
786
78 K0/Kx2
第 30 章
電気的特性（標準品）
第30章 電気的特性（標準品）
対象製品
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
従来規格品
拡張規格品
μ PD78F0500, 78F0501, 78F0502, 78F0503,
μ PD78F0500A, 78F0501A, 78F0502A, 78F0503A,
78F0503D
78F0503DA
μ PD78F0511, 78F0512, 78F0513, 78F0514,
μ PD78F0511A, 78F0512A, 78F0513A, 78F0514A,
78F0515, 78F0513D, 78F0515D
78F0515A, 78F0513DA, 78F0515DA
μ PD78F0521, 78F0522, 78F0523, 78F0524,
μ PD78F0521A, 78F0522A, 78F0523A, 78F0524A,
78F0525, 78F0526, 78F0527, 78F0527D
78F0525A, 78F0526A, 78F0527A, 78F0527DA
μ PD78F0531, 78F0532, 78F0533, 78F0534,
μ PD78F0531A, 78F0532A, 78F0533A, 78F0534A,
78F0535, 78F0536, 78F0537, 78F0537D
78F0535A, 78F0536A, 78F0537A, 78F0537DA
μ PD78F0544, 78F0545, 78F0546, 78F0547,
μ PD78F0544A, 78F0545A, 78F0546A, 78F0547A,
78F0547D
78F0547DA
次の項目については，従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA, 78F05xxDA）とで
分けて記載しています。
・X1クロック発振周波数（X1発振回路特性）
・命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロック周波数，外部メイン・
システム・クロック入力ハイ／ロウ・レベル幅（AC特性の（1）基本動作）
・A/D変換時間（A/Dコンバータ特性）
・1チップあたりの書き換え回数（フラッシュ・メモリ・プログラミング特性）
注意1.
μ PD78F05xxD, 78F05xxDAは開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチッ
プ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，
製品の信頼性が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバ
ッグ機能を使用した製品については，クレーム受け付け対象外となります。
2.
製品により，搭載している端子が次のように異なります。
（1）ポート機能
ポート
78K0/KB2
78K0/KC2
30/36ピン
ポート0
P00, P01
ポート1
P10-P17
ポート2
P20-P23
ポート3
P30-P33
ポート4
38ピン
ポート7
ポート12
48ピン
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
P00-P03
P20-P25
−
P60, P61
−
P120-P122
P00-P06
P20-P27
P40, P41
−
ポート5
ポート6
44ピン
78K0/KD2
P40-P43
P40-P47
P50-P53
P50-P57
P60-P63
P70, P71
P60-P67
P70-P73
P70-P75
P70-P77
P120-P124
ポート13
−
P130
ポート14
−
P140
P140, P141
P140-P145
（次ページに，続きの表があります）
R01UH0008JJ0401 Rev.4.01
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787
78 K0/Kx2
第 30 章
電気的特性（標準品）
（2）ポート以外の機能
機 能
78K0/KB2
78K0/KC2
30/36ピン
電源，グランド
VDD, EVDD
VSS, EVSS
38ピン
注1
注
1
44ピン
48ピン
78K0/KD2
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
, VDD, AVREF, VSS, AVSS
VDD, EVDD, VSS, EVSS, AVREF,
,
AVSS
AVREF, AVSS,
レギュレータ
REGC
リセット
RESET
クロック発振
X1, X2, EXCLK
フラッシュ書き込み
FLMD0
割り込み
INTP0-INTP5
タイマ
キー割り込み
TM00
−
X1, X2, XT1, XT2, EXCLK, EXCLKS
INTP0-INTP6
KR0, KR1
KR0-KR3
INTP0-INTP7
KR0-KR7
TI000, TI010, TO00
TM01
注2
シリアル・インタフェース
TM50
TI50, TO50
TM51
TI51, TO51
TMH0
TOH0
TMH1
TOH1
UART0
RxD0, TxD0
UART6
RxD6, TxD6
IIC0
SCL0, SDA0
CSI10
SCK10, SI10, SO10
注2
注2
注2
注2
TI001 , TI011 , TO01
−
SCL0, SDA0, EXSCL0
CSI11
注2
SCK11 , SI11 , SO11 ,
−
SSI11
CSIA0
注2
SCKA0, SIA0,
−
SOA0, BUSY0,
STB0
A/Dコンバータ
ANI0-ANI3
クロック出力
ANI0-ANI5
PCL
−
ブザー出力
LVI回路
ANI0-ANI7
−
BUZ
EXLVI
オンチップ・デバ OCD0A, OCD1A, OCD0B, OCD1B（μ PD78F05xxD, 78F05xxDA（オンチップ・デバッグ機能搭載品）のみ，
ッグ機能
注1.
搭載）
30ピン製品には搭載していません。
2. フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品には搭載していません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
788
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
絶対最大定格（TA = 25 ℃）（1/2）
項
目
電源電圧
略
号
条
件
定
単
位
VDD
−0.5∼＋6.5
V
EVDD
−0.5∼＋6.5
V
VSS
−0.5∼＋0.3
V
EVSS
−0.5∼＋0.3
AVREF
REGC端子入力電圧
格
−0.5∼VDD＋0.3
V
注
V
AVSS
−0.5∼＋0.3
V
VIREGC
−0.5∼＋3.6
V
かつ−0.5∼VDD
入力電圧
VI1
P00-P06, P10-P17, P20-P27, P30-P33,
−0.3∼VDD＋0.3
注
V
P40-P47, P50-P57, P64-P67, P70-P77,
P120-P124, P140-P145, X1, X2, XT1, XT2,
RESET, FLMD0
VI2
出力電圧
アナログ入力電圧
P60-P63（N-chオープン・ドレーン）
VO
VAN
V
−0.3∼＋6.5
−0.3∼VDD＋0.3
注
V
注
ANI0-ANI7
−0.3∼AVREF＋0.3
かつ−0.3∼VDD＋0.3
V
注
6.5 V以下であること。
注
注意
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つま
り絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態で，
製品をご使用ください。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
789
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
絶対最大定格（TA = 25 ℃）（2/2）
項
目
ハイ・レベル出力電流
略
IOH
号
条
1端子
件
P00-P06, P10-P17, P30-P33,
定
格
単
位
−10
mA
−25
mA
−55
mA
−0.5
mA
−2
mA
−1
mA
−4
mA
30
mA
60
mA
140
mA
P20-P27
1
mA
5
mA
P121-P124
4
mA
10
mA
P40-P47, P50-P57, P64-P67,
P70-P77, P120, P130,
P140-P145
端子合計
P00-P04, P40-P47, P120,
−80 mA
P130, P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P64-P67, P70-P77
1端子
P20-P27
端子合計
1端子
P121-P124
端子合計
ロウ・レベル出力電流
IOL
1端子
P00-P06, P10-P17, P30-P33,
P40-P47, P50-P57, P60-P67,
P70-P77, P120, P130,
P140-P145
端子合計
P00-P04, P40-P47, P120,
200 mA
P130, P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P60-P67, P70-P77
1端子
端子合計
1端子
端子合計
動作周囲温度
TA
−40∼＋85
℃
保存温度
Tstg
−65∼＋150
℃
注意1.
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つ
まり絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態
で，製品をご使用ください。
2. 1端子当たりに流すことができる電流値は，1端子当たりの電流値と端子合計の電流値の両方の値を満たす
必要があります。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
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2010.07.15
790
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
X1発振回路特性
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
セラミック発振子，
推奨回路
VSS X1
X2
水晶振動子
項
目
X1クロック
従来規格品
発 振 周 波 数 （μ PD78F05xx,
注1
（fX）
C1
条
78F05xxD）
C2
拡張規格品
（μ PD78F05xxA,
件
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
2.7 V≦VDD≦5.5 V
1.8 V≦VDD＜2.7 V
MIN.
注2
1.0
注2
1.0
1.0
注2
1.0
1.0
TYP. MAX.
単位
20.0
MHz
10.0
MHz
5.0
MHz
20.0
MHz
5.0
MHz
78F05xxDA）
注1.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
2.
オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
注意1. X1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線し
てください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
リセット解除後は，高速内蔵発振クロックによりCPUが起動されるため，X1クロックの発振安定時間は発
振安定時間カウンタ状態レジスタ（OSTC）でユーザにて確認してください。また使用する発振子で発振安
定時間を十分に評価してから，OSTCレジスタ，発振安定時間選択レジスタ（OSTS）の発振安定時間を決
定してください。
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2010.07.15
791
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
内蔵発振回路特性
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
MIN.
TYP.
MAX.
単位
2.7 V≦VDD≦5.5 V
7.6
8.0
8.4
MHz
1.8 V≦VDD＜2.7 V
7.6
8.0
10.4
MHz
2.48
5.6
9.86
MHz
低速内 蔵発振 クロック 2.7 V≦VDD≦5.5 V
216
240
264
kHz
1.8 V≦VDD＜2.7 V
192
240
264
kHz
MIN.
TYP.
MAX.
単位
32
32.768
35
kHz
発振子
項
8 MHz 内蔵発振器
目
条
高速内 蔵発振 クロック RSTS = 1
注
周波数（fRH）
件
RSTS = 0
240 kHz 内蔵発振器
周波数（fRL）
注
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
備考
XT1発振回路特性注1
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
推奨回路
項
目
XT1 ク ロ ッ ク 発 振 周
水晶振動子
条
件
注2
VSS XT2
XT1
波数（fXT）
Rd
C4
C3
78K0/KB2には，XT1発振回路はありません。
注1.
2.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
注意1. XT1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線
してください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
XT1発振回路は，低消費電力にするために増幅度の低い回路になっており，ノイズによる誤動作がX1発振
回路よりも起こりやすくなっています。したがって，XT1クロックを使用する場合は，配線方法について特
にご注意ください。
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792
78 K0/Kx2
第 30 章
電気的特性（標準品）
推奨発振回路定数（1/2）
（1）X1発振：セラミック発振子（TA = −40∼＋85 ℃）（1/2）
メーカ
品
名
SMD/
周波数
リード
（MHz）
推奨回路定数
C1（pF）
C2（pF）
発振電圧範囲
MIN.（V）
CSTCC2M00G56-R0
SMD
2.00
内蔵（47）
内蔵（47）
CSTLS4M00G56-B0
リード
4.00
内蔵（47）
内蔵（47）
CSTCR4M00G55-R0
SMD
内蔵（39）
内蔵（39）
CSTLS4M19G56-B0
リード
内蔵（47）
内蔵（47）
CSTCR4M19G55-R0
SMD
内蔵（39）
内蔵（39）
CSTLS4M91G56-B0
リード
内蔵（47）
内蔵（47）
CSTCR4M91G55-R0
SMD
内蔵（39）
内蔵（39）
CSTLS5M00G56-B0
リード
内蔵（47）
内蔵（47）
1.9
CSTCR5M00G55-R0
SMD
内蔵（39）
内蔵（39）
1.8
CSTLS6M00G56-B0
リード
内蔵（47）
内蔵（47）
2.4
CSTCR6M00G55-R0
SMD
内蔵（39）
内蔵（39）
1.8
CSTLS8M00G56-B0
リード
内蔵（47）
内蔵（47）
2.3
CSTCE8M00G55-R0
SMD
内蔵（33）
内蔵（33）
1.9
CSTLS8M38G56-B0
リード
内蔵（47）
内蔵（47）
2.3
CSTCE8M38G55-R0
SMD
内蔵（33）
内蔵（33）
1.9
CSTLS10M0G56-B0
リード
内蔵（47）
内蔵（47）
2.5
CSTCE10M0G55-R0
SMD
内蔵（33）
内蔵（33）
2.3
CSTCE12M0G55-R0
SMD
12.0
内蔵（33）
内蔵（33）
2.3
CSTCE16M0V53-R0
SMD
16.0
内蔵（15）
内蔵（15）
2.3
CSTCE20M0V53-R0
SMD
20.0
内蔵（15）
内蔵（15）
2.6
村田製作所
CSTLS6M00G53-B0
リード
6.00
内蔵（15）
内蔵（15）
1.8
(低容量品)
CSTLS8M00G53-B0
リード
8.00
内蔵（15）
内蔵（15）
1.8
CSTLS8M38G53-B0
リード
8.388
内蔵（15）
内蔵（15）
1.8
CSTLS10M0G53-B0
リード
10.0
内蔵（15）
内蔵（15）
1.8
CSTCE12M0G52-R0
SMD
12.0
内蔵（10）
内蔵（10）
1.8
CSTCE16M0V51-R0
SMD
16.0
内蔵（5）
内蔵（5）
1.8
CSTCE20M0V51-R0
SMD
20.0
内蔵（5）
内蔵（5）
1.9
村田製作所
注意
4.194
4.915
5.00
6.00
8.00
8.388
10.0
1.8
MAX.（V）
5.5
5.5
この発振回路定数は発振子メーカによる特定の環境下での評価に基づく参考値です。実アプリケーションに
おいて発振回路特性の最適化が必要な場合は，実装回路上での評価を発振子メーカに依頼してください。ま
た，発振電圧，発振周波数はあくまで発振回路特性を示すものであり，78K0/Kx2マイクロコントローラの内
部動作条件についてはDC, AC特性の規格内で使用してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
793
78 K0/Kx2
第 30 章
電気的特性（標準品）
推奨発振回路定数（2/2）
（1）X1発振：セラミック発振子（TA = −40∼＋85 ℃）（2/2）
メーカ
品
名
SMD/
周波数
リード
（MHz）
4.00
TDK
CCR4.0MUC8
SMD
株式会社
FCR4.0MC5
リード
CCR8.0MXC8
SMD
FCR8.0MC5
リード
注意
推奨回路定数
8.00
発振電圧範囲
C1（pF）
C2（pF）
内蔵（27）
内蔵（27）
内蔵（30）
内蔵（30）
内蔵（18）
内蔵（30）
内蔵（20）
内蔵（20）
MIN.（V）
MAX.（V）
1.8
5.5
この発振回路定数は発振子メーカによる特定の環境下での評価に基づく参考値です。実アプリケーションに
おいて発振回路特性の最適化が必要な場合は，実装回路上での評価を発振子メーカに依頼してください。ま
た，発振電圧，発振周波数はあくまで発振回路特性を示すものであり，78K0/Kx2マイクロコントローラの内
部動作条件についてはDC, AC特性の規格内で使用してください。
（2）XT1発振：水晶振動子（TA = −40∼＋85 ℃）
メーカ
品
名
SMD/
周波数
負荷容量
リード
（KHz）
CL
推奨回路定数
VDD=3.3V
（pF）
C3
C4
発振電圧範囲
VDD=5.0V
C3
Rd
C4
Rd
MIN.
MAX.
（V）
（V）
1.8
5.5
（pF） （pF） （kΩ） （pF） （pF） （kΩ）
セイコー
VT-200
リード
インスツル
32.768
6.0
4
3
100
6
5
100
12.5
15
15
100
18
15
100
株式会社
注意
この発振回路定数は発振子メーカによる特定の環境下での評価に基づく参考値です。実アプリケーションに
おいて発振回路特性の最適化が必要な場合は，実装回路上での評価を発振子メーカに依頼してください。ま
た，発振電圧，発振周波数はあくまで発振回路特性を示すものであり，78K0/Kx2マイクロコントローラの内
部動作条件についてはDC, AC特性の規格内で使用してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
794
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
DC特性（1/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ハイ・レベル出力電流
略
注1
IOH1
号
条
−2.5
mA
1.8 V≦VDD＜2.7 V
−1.0
mA
P00-P04, P40-P47,
4.0 V≦VDD≦5.5 V
−20.0
mA
P120, P130, P140-P145
2.7 V≦VDD＜4.0 V
−10.0
mA
1.8 V≦VDD＜2.7 V
−5.0
mA
P05, P06, P10-P17,
4.0 V≦VDD≦5.5 V
−30.0
mA
P30-P33, P50-P57,
2.7 V≦VDD＜4.0 V
−19.0
mA
1.8 V≦VDD＜2.7 V
−10.0
mA
4.0 V≦VDD≦5.5 V
−50.0
mA
2.7 V≦VDD＜4.0 V
−29.0
mA
1.8 V≦VDD＜2.7 V
−15.0
mA
AVREF = VDD
−0.1
mA
−0.1
mA
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
8.5
mA
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
5.0
mA
P70-P77, P120, P130,
1.8 V≦VDD＜2.7 V
2.0
mA
4.0 V≦VDD≦5.5 V
15.0
mA
2.7 V≦VDD＜4.0 V
5.0
mA
1端子
注3
P20-P27
P140-P145
P60-P63
合計
注3
注3
1端子
P121-P124
1端子
1端子
1端子
P00-P04, P40-P47, P120,
注3
P130, P140-P145
合計
1.8 V≦VDD＜2.7 V
2.0
mA
4.0 V≦VDD≦5.5 V
20.0
mA
2.7 V≦VDD＜4.0 V
15.0
mA
1.8 V≦VDD＜2.7 V
9.0
mA
P05, P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
45.0
mA
P50-P57, P60-P67, P70-P77
2.7 V≦VDD＜4.0 V
35.0
mA
1.8 V≦VDD＜2.7 V
20.0
mA
4.0 V≦VDD≦5.5 V
65.0
mA
2.7 V≦VDD＜4.0 V
50.0
mA
1.8 V≦VDD＜2.7 V
29.0
mA
AVREF = VDD
0.4
mA
0.4
mA
合計
注3
上記の全端子合計
IOL2
位
P70-P77, P120, P130,
上記の全端子合計
IOL1
単
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
P64-P67, P70-P77
注2
MAX.
mA
合計
ロウ・レベル出力電流
TYP.
−3.0
P140-P145
IOH2
MIN.
件
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
P20-P27
注3
1端子
P121-P124
1端子
注1.
2.
3.
VDDから出力端子に流れ出しても，デバイスの動作を保証する電流値です。
出力端子からGNDに流れ込んでも，デバイスの動作を保証する電流値です。
デューティ = 70 %の条件（ある一定の時間をtとすると，電流を出力する時間が0.7×t，電流を出力しない時
間が0.3×tの場合）でのスペックです。デューティ = 70 %以外の端子合計の出力電流は下記の計算式で求め
ることができます。
・IOHのデューティがn %の場合：端子合計の出力電流 =（IOH×0.7）／（n×0.01）
＜計算例＞ デューティ = 50 %, IOH = −20.0 mAの場合
端子合計の出力電流 = （−20.0×0.7）／（50×0.01）= −28.0 mA
ただし，1端子当たりに流せる電流は，デューティによって変わることはありません。また，絶対最大定格以
上の電流は流せません。
備考
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
795
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
DC特性（2/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
ハイ・レベル入力電圧
VIH1
（フラッシュ・メモリが48 K
バイト以上の製品）
号
条
MIN.
件
P02, P12, P13, P15, P40-P47, P50-P57,
TYP.
MAX.
単
位
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
P64-P67, P121-P124, P144, P145, EXCLK,
注1
EXCLKS
VIH2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143, RESET
VIH3
ハイ・レベル入力電圧
注2
AVREF = VDD
VIH4
P60-P63
0.7VDD
6.0
V
VIH1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
P121-P124, EXCLK, EXCLKS
（フラッシュ・メモリが32 K
バイト以下の製品）
P20-P27
VIH2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141, RESET
VIH3
ロウ・レベル入力電圧
AVREF = VDD
VIH4
P60-P63
VIL1
P02, P12, P13, P15, P40-P47, P50-P57,
0.7VDD
6.0
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
P60-P67, P121-P124, P144, P145, EXCLK,
（フラッシュ・メモリが48 K
バイト以上の製品）
P20-P27
注1
EXCLKS
VIL2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143, RESET
ロウ・レベル入力電圧
VIL3
P20-P27
VIL1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
P60-P63, P121-P124, EXCLK, EXCLKS
（フラッシュ・メモリが32 K
バイト以下の製品）
注2
AVREF = VDD
VIL2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141, RESET
ハイ・レベル出力電圧
VIL3
P20-P27
AVREF = VDD
VOH1
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOH1 = −3.0 mA
P50-P57, P64-P67,
P70-P77, P120,
P130, P140-P145
2.7 V≦VDD＜4.0 V,
VDD−0.7
V
VDD−0.5
V
VDD−0.5
V
VDD−0.5
V
VDD−0.5
V
IOH1 = −2.5 mA
1.8 V≦VDD＜2.7 V,
IOH1 = −1.0 mA
VOH2
P20-P27
AVREF = VDD,
IOH2 = −100 μ A
P121-P124
注1.
2.
備考
IOH2 = −100 μ A
対応製品：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KD2と78K0/KE2
対応製品：78K0/KB2, 78K0/KC2, フラッシュ・メモリが32 Kバイト以下の78K0/KD2と78K0/KE2
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
796
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
DC特性（3/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ロウ・レベル出力電圧
略
VOL1
号
条
MIN.
件
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOL1 = 8.5 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
IOL1 = 5.0 mA
P130, P140-P145
TYP.
1.8 V≦VDD＜2.7 V,
MAX.
単
位
0.7
V
0.7
V
0.5
V
0.4
V
0.4
V
IOL1 = 2.0 mA
1.8 V≦VDD＜2.7 V,
IOL1 = 0.5 mA
VOL2
P20-P27
AVREF = VDD,
P121-P124
IOL2 = 0.4 mA
0.4
V
P60-P63
4.0 V≦VDD≦5.5 V,
2.0
V
0.4
V
0.6
V
0.4
V
0.4
V
VI = VDD
1
μA
IOL2 = 0.4 mA
VOL3
IOL1 = 15.0 mA
4.0 V≦VDD≦5.5 V,
IOL1 = 5.0 mA
2.7 V≦VDD＜4.0 V,
IOL1 = 5.0 mA
2.7 V≦VDD＜4.0 V,
IOL1 = 3.0 mA
1.8 V≦VDD＜2.7 V,
IOL1 = 2.0 mA
ハイ・レベル入力リーク電流 ILIH1
P00-P06, P10-P17,
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIH2
P20-P27
VI = AVREF, AVREF = VDD
1
μA
ILIH3
P121-P124
VI = VDD I/Oポート・モード
1
μA
20
μA
VI = VSS
−1
μA
P20-P27
VI = VSS, AVREF = VDD
−1
μA
P121-P124
VI = VSS I/Oポート・モード
−1
μA
−20
μA
（X1, X2, XT1, XT2）
ロウ・レベル入力リーク電流 ILIL1
P00-P06, P10-P17,
OSCモード
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145
FLMD0, RESET
ILIL2
ILIL3
（X1, X2, XT1, XT2）
OSCモード
プルアップ抵抗値
RU
VI = VSS
10
100
kΩ
FLMD0電源電圧
VIL
通常動作時
0
0.2VDD
V
VIH
セルフ・プログラミング時
0.8VDD
VDD
V
備考
20
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
797
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
DC特性（4/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
電源電流
注1
略号
IDD1
条
動作モード
MIN.
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 3.0 V
fXH = 5 MHz，VDD = 3.0 V
fXH = 5 MHz，VDD = 2.0 V
fRH = 8 MHz，VDD = 5.0 V
注2
注2,3
注2,3
注2,3
注2,3
HALTモード
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 5 MHz，VDD = 3.0 V
fRH = 8 MHz，VDD = 5.0 V
注5
注2
注2,3
注2,3
I
単位
方形波入力
3.2
5.5
mA
発振子接続
4.5
6.9
mA
方形波入力
1.6
2.8
mA
発振子接続
2.3
3.9
mA
方形波入力
1.5
2.7
mA
発振子接続
2.2
3.2
mA
方形波入力
0.9
1.6
mA
発振子接続
1.3
2.0
mA
方形波入力
0.7
1.4
mA
発振子接続
1.0
1.6
mA
1.4
2.5
mA
6
25
μA
方形波入力
発振子接続
15
30
μA
方形波入力
0.8
2.6
mA
発振子接続
2.0
4.4
mA
方形波入力
0.4
1.3
mA
発振子接続
1.0
2.4
mA
方形波入力
0.2
0.65
mA
発振子接続
0.5
1.1
mA
0.4
1.2
mA
方形波入力
3.0
22
μA
発振子接続
12
25
μA
1
20
μA
1
10
μA
注4
fSUB = 32.768 kHz, VDD = 5.0 V
注6
DD3
MAX.
注4
fSUB = 32.768 kHz , VDD = 5.0 V
IDD2
TYP.
件
注5
STOPモード
TA = −40∼＋70 ℃
注1. 内部電源（VDD, EVDD）に流れるトータル電流です。周辺動作電流と入力端子をVDDまたはVSSに固定した状態
での入力リーク電流を含みます。ただし，ポートのプルアップ抵抗と出力電流は含みません。
2. 8 MHz内蔵発振器，240 kHz内蔵発振器，XT1発振回路の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
3. AMPH（クロック動作モード選択レジスタ（OSCCTL）のビット0） = 0設定時。
4. X1発振回路，XT1発振回路，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイマ，
LVI回路に流れる電流は含みません。
5. X1発振回路，8 MHz内蔵発振器，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
6. 240 kHz内蔵発振器，XT1発振回路の動作電流とA/Dコンバータ，ウォッチドッグ・タイマ，LVI回路に流れる
電流は含みません。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周波数）
2.
fRH
：高速内蔵発振クロック周波数
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波数）
R01UH0008JJ0401 Rev.4.01
2010.07.15
798
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
DC特性（5/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略号
A/Dコンバータ IADC
注1
条
件
2.3 V≦AVREF≦VDD, ADCS = 1
MIN.
TYP.
MAX.
単位
0.86
1.9
mA
5
10
μA
9
18
μA
動作電流
ウ ォ ッ チ ド ッ IWDT
注2
240 kHz 低速内蔵発振クロック動作時
グ・タイマ動作
電流
LVI動作電流
注3
ILVI
注1. A/Dコンバータ（AVREF）にのみ流れる電流です。動作モードまたはHALTモード時にA/Dコンバータが動作中
の場合，IDD1またはIDD2にIADCを加算した値が，78K0/Kx2マイクロコントローラの電流値となります。
2. ウォッチドッグ・タイマにのみ流れる電流です（240 kHz内蔵発振器の動作電流を含みます）。ウォッチドッ
グ・タイマが動作中の場合，IDD1，IDD2またはIDD3にIWDTを加算した値が，78K0/Kx2マイクロコントローラの電
流値となります。
3. LVI回路にのみ流れる電流です。LVI回路が動作中の場合，IDD1，IDD2またはIDD3にILVIを加算した値が，78K0/Kx2
マイクロコントローラの電流値となります。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周波数）
2.
fRH
：高速内蔵発振クロック周波数
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波数）
R01UH0008JJ0401 Rev.4.01
2010.07.15
799
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
AC特性
（1）基本動作（1/2）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
命令サイクル
略
号
TCY
（最小命令実行時間）
条
MIN.
件
TYP.
MAX.
単
位
メイン・シス 従来規格品 4.0 V≦VDD≦5.5 V
0.1
32
μs
テム・クロッ （μ PD78F0 2.7 V≦VDD＜4.0 V
0.2
32
μs
32
μs
32
μs
32
μs
125
μs
従 来 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
（μ PD78F0
2.7 V≦VDD＜4.0 V
10
MHz
5xx, 78F0
1.8 V≦VDD＜2.7 V
5
MHz
拡 張 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
20
MHz
5
MHz
ク（fXP ）動 5xx, 78F0
1.8 V≦VDD＜2.7 V
注1
0.4
5xxD）
作
拡張規格品 2.7 V≦VDD≦5.5 V
（μ PD78F0 1.8 V≦VDD＜2.7 V
0.1
注1
0.4
5xxA, 78F0
5xxDA）
注2
サブシステム・クロック（fSUB）動作
周辺ハードウエア・ク fPRS
ロック周波数
fPRS = fXH
（XSEL =
1）
114
122
5xxD）
（μ PD78F0
2.7 V≦VDD＜4.0 V
5xxA, 78F0
注3
5xxDA）
1.8 V≦VDD＜2.7 V
fPRS = fRH
（XSEL = 0）
2.7 V≦VDD≦5.5 V
7.6
8.4
MHz
1.8 V≦VDD＜2.7 V
7.6
10.4
MHz
20.0
MHz
10.0
MHz
5.0
MHz
注4
外 部 メ イ ン ・ シ ス テ fEXCLK
ム・クロック周波数
従来規格品
（μ PD78F05xx, 78F0
5xxD）
拡張規格品
（μ PD78F05xxA, 78F0
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
2.7 V≦VDD≦5.5 V
1.0
1.0
注5
注5
1.0
1.0
注5
20.0
MHz
5.0
MHz
1.8 V≦VDD＜2.7 V
1.0
外部メイン・システム・ tEXCLKH, 従来規格品
4.0 V≦VDD≦5.5 V
24
ns
クロック入力ハイ／ロ tEXCLKL （μ PD78F05xx, 78F0
ns
5xxDA）
ウ・レベル幅
2.7 V≦VDD＜4.0 V
48
5xxD）
1.8 V≦VDD＜2.7 V
96
ns
拡張規格品
2.7 V≦VDD≦5.5 V
24
ns
1.8 V≦VDD＜2.7 V
96
ns
（μ PD78F05xxA, 78F0
5xxDA）
注1. 8 MHz内蔵発振器で動作時は，0.38 μsとなります。
2. 78K0/KB2には，サブシステム・クロックはありません。
3. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fXH/2（10 MHz）以下
にしてください。ただし乗除算器回路については，fXH（20 MHz）での動作が可能です。
4. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fRH/2以下にしてください。
5. オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
800
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
（1）基本動作（2/2）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
号
条
件
外部サブシステム・ク fEXCLKS
ロック周波数
MIN.
TYP.
MAX.
32
32.768
35
単
位
kHz
注1
外部サブシステム・ク tEXCLKSH,
μs
12
ロ ッ ク 入 力 ハ イ ， ロ tEXCLKSL
注1
ウ・レベル幅
TI000, TI010, TI001,
tTIH0,
TI011入力ハイ・レベル tTIL0
幅，ロウ・レベル幅
TI50, TI51入力周波数
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
fTI5
注2
μs
注2
μs
注2
μs
2/fsam＋0.1
2/fsam＋0.2
2/fsam＋0.5
4.0 V≦VDD≦5.5 V
10
MHz
2.7 V≦VDD＜4.0 V
10
MHz
1.8 V≦VDD＜2.7 V
5
MHz
TI50, TI51入力ハイ・レ tTIH5,
4.0 V≦VDD≦5.5 V
50
ns
ベル幅，ロウ・レベル幅 tTIL5
2.7 V≦VDD＜4.0 V
50
ns
1.8 V≦VDD＜2.7 V
100
ns
1
μs
250
ns
10
μs
割り込み入力ハイ・レベ tINTH,
ル幅，ロウ・レベル幅
tINTL
キ ー 割 り 込 み 入 力 ロ tKR
ウ・レベル幅
RESETロウ・レベル幅
tRSL
注1. 78K0/KB2には，サブシステム・クロックはありません。
2. プリスケーラ・モード・レジスタ00, 01（PRM00, PRM01）のビット0, 1（PRM000, PRM001またはPRM010,
PRM011）により，fsam = fPRS, fPRS/4, fPRS/256またはfPRS, fPRS/16, fPRS/64の選択が可能です。ただし，カウント・
クロックとしてTI000, TI001有効エッジを選択した場合は，fsam = fPRSとなります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
801
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
TCY vs VDD（メイン・システム・クロック動作時）
従来規格品（μ PD78F05xx, 78F05xxD）
①
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
3.0
4.0
5.0 5.5 6.0
2.7
1.8
電源電圧 VDD［V］
②
拡張規格品（μ PD78F05xxA, 78F05xxDA）
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
1.8
3.0
4.0
5.0 5.5 6.0
2.7
電源電圧 VDD［V］
R01UH0008JJ0401 Rev.4.01
2010.07.15
802
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
ACタイミング測定点
VIH
VIL
VIH
測定点
VIL
外部メイン・システム・クロック・タイミング，外部サブシステム・クロック・タイミング
1/fEXCLK
tEXCLKL
tEXCLKH
0.7VDD（MIN.）
EXCLK
0.3VDD（MAX.）
1/fEXCLKS
tEXCLKSL
tEXCLKSH
0.7VDD（MIN.）
0.3VDD（MAX.）
EXCLKS
TIタイミング
tTIH0
tTIL0
TI000, TI010, TI001, TI011
1/fTI5
tTIL5
tTIH5
TI50, TI51
割り込み要求入力タイミング
tINTL
tINTH
INTP0-INTP7
R01UH0008JJ0401 Rev.4.01
2010.07.15
803
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
キー割り込み入力タイミング
tKR
KR0-KR7
RESET入力タイミング
tRSL
RESET
R01UH0008JJ0401 Rev.4.01
2010.07.15
804
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
（2）シリアル・インタフェース
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
（a）UART6（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（b）UART0（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（c）IIC0
項
目
略
SCL0クロック周波数
号
条件
標準モード
高速モード
単位
MIN.
MAX.
MIN.
MAX.
0
100
0
400
kHz
4.7
−
0.6
−
μs
4.0
−
0.6
−
μs
内部クロック動作
4.7
−
1.3
−
μs
EXSCL0クロック（6.4 MHz）動作
4.7
−
1.25
−
μs
fSCL
リスタート・コンディションのセット tSU：STA
アップ時間
ホールド時間
注1
tHD：STA
SCL0 = ”L”のホールド・タイム
tLOW
SCL0 = ”H”のホールド・タイム
tHIGH
データ・セットアップ時間（受信時） tSU：DAT
データ・ホールド時間（送信時）
注2
tHD：DAT fW = fXH/2
N
または
fW = fEXSCL0選択時
N
ストップ・コンディションのセットア tSU：STO
−
0.6
−
μs
−
100
−
ns
0
3.45
0
注3
注3
fW = fRH/2 選択時
4.0
250
0.9
注4
1.00
μs
注5
0
3.45
0
1.05
μs
4.0
−
0.6
−
μs
4.7
−
1.3
−
μs
ップ時間
バス・フリー時間
tBUF
注1. スタート／リスタート・コンディション時は，この期間のあと，最初のクロック・パルスが生成されます。
2. tHD：DATの最大値（MAX.）は，通常転送時の数値であり，ACK（アクノリッジ）タイミングでは，ウエイトが
かかります。
3. fWは，IICCLレジスタとIICX0レジスタで選択したIIC0の転送クロックを示します。
4. fW≧4.4 MHz選択時
5. fW＜4.4 MHz選択時
R01UH0008JJ0401 Rev.4.01
2010.07.15
805
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
（d）CSI1n（マスタ・モード，SCK1n…内部クロック出力）
項
目
SCK1nサイクル・タイム
SCK1nハイ，ロウ・レベル幅
略
号
tKCY1
tKH1,
条
（対SCK1n↑）
SI1nホールド時間
単
位
ns
2.7 V≦VDD＜4.0 V
250
ns
1.8 V≦VDD＜2.7 V
500
2.7 V≦VDD＜4.0 V
tSIK1
MAX.
160
1.8 V≦VDD＜2.7 V
SI1nセットアップ時間
TYP.
4.0 V≦VDD≦5.5 V
4.0 V≦VDD≦5.5 V
tKL1
MIN.
件
ns
注1
ns
注1
ns
注1
ns
tKCY1/2−15
tKCY1/2−25
tKCY1/2−50
4.0 V≦VDD≦5.5 V
55
ns
2.7 V≦VDD＜4.0 V
80
ns
1.8 V≦VDD＜2.7 V
170
ns
30
ns
tKSI1
（対SCK1n↑）
注2
SCK1n↓→SO1n出力遅延時間 tKSO1
注1.
C = 50 pF
40
ns
2.
高速システム・クロック（fXH）使用時の数値です。
Cは，SCK1n, SO1n出力ラインの負荷容量です。
（e）CSI1n（スレーブ・モード，SCK1n…外部クロック入力）
項
目
略
号
条
件
MIN.
TYP.
MAX.
単
位
SCK1nサイクル・タイム
tKCY2
400
ns
SCK1nハイ，ロウ・レベル幅
tKH2,
tKCY2/2
ns
tSIK2
80
ns
tKSI2
50
ns
tKL2
SI1nセットアップ時間
（対SCK1n↑）
SI1nホールド時間
（対SCK1n↑）
SCK1n↓→SO1n出力遅延時間 tKSO2
注
C = 50 pF
4.0 V≦VDD≦5.5 V
120
ns
2.7 V≦VDD＜4.0 V
120
ns
1.8 V≦VDD＜2.7 V
165
ns
Cは，SO1n出力ラインの負荷容量です。
注
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
806
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
（f）CSIA0（マスタ・モード，SCKA0…内部クロック出力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
略
tKCY3
tKH3,
号
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
1.8 V≦VDD＜2.7 V
1800
ns
4.0 V≦VDD≦5.5 V
tKCY3/2−
ns
tKL3
50
2.7 V≦VDD＜4.0 V
tKCY3/2−
ns
100
1.8 V≦VDD＜2.7 V
tKCY3/2−
ns
200
SIA0セットアップ時間
tSIK3
（対SCKA0↑）
SIA0ホールド時間
2.7 V≦VDD≦5.5 V
100
ns
1.8 V≦VDD＜2.7 V
200
ns
300
ns
tKSI3
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
SCKA0↑→STB0↑
tKSO3
C = 100 pF
注
4.0 V≦VDD≦5.5 V
200
ns
2.7 V≦VDD＜4.0 V
300
ns
1.8 V≦VDD＜2.7 V
400
ns
tSBD
tKCY3/2−
ns
100
ストローブ信号ハイ・レベル幅 tSBW
ビジィ信号セットアップ時間
tBYS
（対ビジィ信号検出タイミング）
ビジィ信号ホールド時間
4.0 V≦VDD≦5.5 V
tKCY3−30
ns
2.7 V≦VDD＜4.0 V
tKCY3−60
ns
1.8 V≦VDD＜2.7 V
tKCY3−120
ns
2.7 V≦VDD≦5.5 V
100
ns
1.8 V≦VDD＜2.7 V
200
ns
100
ns
tBYH
（対ビジィ信号検出タイミング）
ビジィ・インアクティブ→SCKA0↓ tSPS
4.0 V≦VDD≦5.5 V
2tKCY3＋
ns
100
2.7 V≦VDD＜4.0 V
2tKCY3＋
ns
150
1.8 V≦VDD＜2.7 V
2tKCY3＋
ns
200
注
Cは，SCKA0, SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
807
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
（g）CSIA0（スレーブ・モード，SCKA0…外部クロック入力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
SIA0セットアップ時間
略
号
tKCY4
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
1.8 V≦VDD＜2.7 V
1800
ns
tKH4,
4.0 V≦VDD≦5.5 V
300
ns
tKL4
2.7 V≦VDD＜4.0 V
600
ns
1.8 V≦VDD＜2.7 V
900
ns
100
ns
2/fW+
ns
tSIK4
（対SCKA0↑）
SIA0ホールド時間
tKSI4
100
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
tKSO4
C = 100 pF
4.0 V≦VDD≦5.5 V
注2
注1
2/fW+
100
2.7 V≦VDD＜4.0 V
2/fW+
200
1.8 V≦VDD＜2.7 V
ns
注1
ns
注1
2/fW+300
ns
注1
SCKA0立ち上がり，立ち下がり時間 tR4, tF4
1000
ns
注1. fWは，CSIS0レジスタで選択したCSIA0の基本クロックを示します。
2. Cは，SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
808
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
シリアル転送タイミング（1/2）
IIC0：
tLOW
SCL0
tHD：DAT
tHIGH
tHD：STA
tSU：STA
tHD：STA
tSU：STO
tSU：DAT
SDA0
tBUF
ストップ・
スタート・
コンディション コンディション
リスタート・
コンディション
ストップ・
コンディション
CSI1n：
tKCYm
tKLm
tKHm
SCK1n
tSIKm
SI1n
tKSIm
入力データ
tKSOm
出力データ
SO1n
備考
m = 1, 2
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
809
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
シリアル転送タイミング（2/2）
CSIA0：
SOA0
SIA0
D2
D1
D2
D0
D1
D7
D0
D7
tKSI3, 4
tSIK3, 4
tKH3, 4
tKSO3, 4
tF4
SCKA0
tR4
tKL3, 4
tKCY3, 4
tSBD
tSBW
STB0
CSIA0（ビジィ処理）：
SCKA0
7
8
9注
10注
tBYS
10＋n注
tBYH
1
tSPS
BUSY0
（アクティブ・ハイ）
注
ここでは実際にはロウ・レベルになりませんが，タイミング規定のためこのように表記してあります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
810
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
A/Dコンバータ特性
（TA = −40∼＋85 ℃，2.3 V≦AVREF≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
項
目
略
条
件
MIN.
RES
分解能
総合誤差
号
注1,
2
AINL
tCONV
変換時間
フルスケール誤差
積分直線性誤差
微分直線性誤差
注1,
2
注1
注1
アナログ入力電圧
EZS
EFS
ILE
DLE
位
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
2.3 V≦AVREF＜2.7 V
±1.2
%FSR
従来規格品
4.0 V≦AVREF≦5.5 V
6.1
36.7
μs
2.7 V≦AVREF＜4.0 V
12.2
36.7
μs
78F05xxD）
2.3 V≦AVREF＜2.7 V
27
66.6
μs
拡張規格品
4.0 V≦AVREF≦5.5 V
6.1
66.6
μs
2.7 V≦AVREF＜4.0 V
12.2
66.6
μs
2.3 V≦AVREF＜2.7 V
27
66.6
μs
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
2.3 V≦AVREF＜2.7 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
2.3 V≦AVREF＜2.7 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±2.5
LSB
2.7 V≦AVREF＜4.0 V
±4.5
LSB
2.3 V≦AVREF＜2.7 V
±6.5
LSB
4.0 V≦AVREF≦5.5 V
±1.5
LSB
2.7 V≦AVREF＜4.0 V
±2.0
LSB
2.3 V≦AVREF＜2.7 V
±2.0
LSB
AVREF
V
78F05xxDA）
ゼロスケール誤差
単
bit
（μ PD78F05xxA,
2
MAX.
10
（μ PD78F05xx,
注1,
TYP.
VAIN
AVSS
注 1． 量子化誤差（±1/2 LSB）を含みません。
2． フルスケール値に対する比率（%FSR）で表します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
811
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
1.59 V POC回路特性（TA = −40∼＋85 ℃，VSS = EVSS = 0 V）
項
目
略
検出電圧
VPOC
電源電圧立ち上がり傾き
tPTH
最小パルス幅
tPW
号
条
件
VDD：0 V→VPOCの変化傾き
MIN.
TYP.
MAX.
1.44
1.59
1.74
単
位
V
0.5
V/ms
200
μs
1.59 V POC回路タイミング
電源電圧
（VDD）
検出電圧 (MAX.)
検出電圧 (TYP.)
検出電圧 (MIN.)
tPW
tPTH
時間
電源電圧立ち上げ時間（TA = −40∼＋85 ℃，VSS = EVSS = 0 V）
項
目
1.8 V（VDD（MIN.））までの
略
tPUP1
号
条
MIN.
件
POCMODE（オプション・バイト）= 0，
TYP.
MAX.
単
位
3.6
ms
1.9
ms
RESET入力未使用時
立ち上げ最大時間
（VDD：0 V→1.8 V）
1.8 V（VDD（MIN.））までの
立ち上げ最大時間
tPUP2
POCMODE（オプション・バイト）= 0，
RESET入力使用時
（RESET入力解除→VDD：1.8 V）
電源電圧立ち上げのタイミング
・RESET端子入力使用時
・RESET端子入力未使用時
電源電圧
（VDD）
電源電圧
（VDD）
1.8 V
1.8 V
VPOC
時間
時間
tPUP1
RESET端子
tPUP2
R01UH0008JJ0401 Rev.4.01
2010.07.15
812
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
2.7 V POC回路特性（TA = −40∼＋85 ℃，VSS = EVSS = 0 V）
項
目
電源電圧投入時検出電圧
備考
略
号
VDDPOC
条
件
POCMODE（オプション・バイト） = 1
MIN.
TYP.
MAX.
2.50
2.70
2.90
単
位
V
POC回路の動作は，POCMODE（オプション・バイト）の設定により，次のようになります。
オプション・バイトの設定
POCMODE = 0
POCモード
1.59 Vモード動作
動
作
電源投入からVPOC = 1.59 V (TYP.) に達するまでリセット状態
になり，VPOCを越えるとリセットが解除されます。その後，電
源投入時と同様に，VPOCでPOC検出が行われます。
POCMODE = 0の場合，tPUP1またはtPUP2の時間で電源電圧を立
ち上げる必要があります。
POCMODE = 1
2.7 V/1.59 Vモード
電源投入からVDDPOC = 2.7 V (TYP.) に達するまでリセット状態
動作
になり，VDDPOCを越えるとリセットが解除されます。その後，
VDDPOCでのPOC検出は行われず，VPOC = 1.59 V (TYP.) でPOC
検出が行われます。
電源投入から1.8 Vに達するまでの電圧の立ち上がりが，
tPTHよりも緩やかな場合，2.7 V/1.59 V POCモードの使用を推奨
します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
813
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
LVI回路特性（TA = −40∼＋85 ℃，VPOC≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = 0 V）
項
目
検出電圧 電源電圧レベル
外部入力端子
注1
最小パルス幅
動作安定待ち時間
注1.
2.
備考
MIN.
TYP.
MAX.
VLVI0
4.14
4.24
4.34
V
VLVI1
3.99
4.09
4.19
V
VLVI2
3.83
3.93
4.03
V
VLVI3
3.68
3.78
3.88
V
VLVI4
3.52
3.62
3.72
V
VLVI5
3.37
3.47
3.57
V
VLVI6
3.22
3.32
3.42
V
VLVI7
3.06
3.16
3.26
V
VLVI8
2.91
3.01
3.11
V
VLVI9
2.75
2.85
2.95
V
VLVI10
2.60
2.70
2.80
V
VLVI11
2.45
2.55
2.65
V
VLVI12
2.29
2.39
2.49
V
VLVI13
2.14
2.24
2.34
V
VLVI14
1.98
2.08
2.18
V
VLVI15
1.83
1.93
2.03
V
1.11
1.21
1.31
V
略
注2
号
EXLVI
条
件
EXLVI＜VDD, 1.8 V≦VDD≦5.5 V
単
位
tLW
200
μs
tLWAIT
10
μs
EXLVI/P120/INTP0端子を使用します。
低電圧検出レジスタ（LVIM）のビット7（LVION）に1を設定してから動作が安定するまでの時間です。
VLVI（n−1）＞VLVIn：n = 1-15
LVI回路タイミング
電源電圧
（VDD）
検出電圧（MAX.）
検出電圧（TYP.）
検出電圧（MIN.）
tLW
tLWAIT
LVION
R01UH0008JJ0401 Rev.4.01
2010.07.15
1
時間
814
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
データ・メモリSTOPモード低電源電圧データ保持特性（TA = −40∼＋85 ℃）
項
目
略
条
件
VDDDR
データ保持電源電圧
注
号
MIN.
1.44
注
TYP.
MAX.
単
5.5
位
V
POC検出電圧に依存します。電圧降下時，POCリセットがかかるまではデータを保持しますが，POCリセット
がかかった場合のデータは保持されません。
STOPモード
動作モード
データ保持モード
VDD
VDDDR
STOP命令実行
スタンバイ・リリース信号
（割り込み要求）
R01UH0008JJ0401 Rev.4.01
2010.07.15
815
78 K0/Kx2
注意
第 30 章
電気的特性（標準品）
製品により，搭載している端子が異なります。この章の冒頭の注意2にある表を参照してください。
フラッシュ・メモリ・プログラミング特性
（TA = −40∼＋85 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
・基本特性
項
目
TYP.
MAX.
4.5
11.0
mA
20
200
ms
Terasa
20
200
ms
Twrwa
10
100
μs
略
VDD電源電流
号
IDD
条
MIN.
件
fXP = 10 MHz（TYP.）, 20 MHz（MAX.）
消去時間 全ブロック Teraca
注1,
2
ブロック
単
位
単位
書き込み時間
（8ビット単位）
注1
1チップあたりの書
Cerwr
消 去 1 回 ＋ 拡張規格品
1000
回
当 社 提 供 の EEPROM エ 保持 10000
回
フラッシュ・メモリ・プ 保持
消去後の書 （μ PD78F05xxA, ログラマ使用時および当 15年
き換え回数
注4
き 込 み 1 回 78F05xxDA）
社提供のライブラリ
= 書き換え
使用時，プログラム更新
回数1回と
用途
注3
する
。
を
ミュレーション・ライブ 5年
ラリ
注5
使用時，書き換え
ROM サ イ ズ ： 4 K バ イ
ト，データ更新用途
拡張規格品
上記以外の条件
注6
保持
（μ PD78F05xxA,
100
回
10年
78F05xxDA）
従来規格品
（μ PD78F05xx,
78F05xxD）
注1. フラッシュ・メモリの特性です。専用フラッシュ・メモリ・プログラマ
PG-FP4, PG-FP5使用時，およびセ
ルフ・プログラミング時の書き換え時間につきましては，表27−12∼表27−14を参照してください。
2. 消去前のプリライトおよび消去ベリファイ時間（ライトバック時間）は含まれません。
3. 出荷品に対する初回書き込み時では，「消去→書き込み」の場合も，「書き込みのみ」の場合も書き換え1回
となります。
4. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
ユーザーズ・マニュアル（資料番号：U17516J）」
で指定されるサンプル・ライブラリを除きます。
5. 「78K0/Kx2
EEPROMエミュレーション
アプリケーション・ノート（資料番号：U17517J）」で指定され
るサンプル・プログラムを除きます。
6. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
で指定されるサンプル・ライブラリ，および「78K0/Kx2
ユーザーズ・マニュアル（資料番号：U17516J）」
EEPROMエミュレーション
アプリケーション・
ノート（資料番号：U17517J）」で指定されるサンプル・プログラム使用時を含みます。
備考1.
fXP：メイン・システム・クロック発振周波数
2. シリアル書き込みオペレーション特性につきましては，78K0/Kx2
アプリケーション・ノート
フラッシ
ュ・メモリ・プログラミング（プログラマ編）（U17739J）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
816
78 K0/Kx2
第 31 章
電気的特性（(A) 水準品）
第31章 電気的特性（(A) 水準品）
対象製品
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
従来規格品
拡張規格品
μ PD78F0500 (A), 78F0501 (A), 78F0502 (A),
μ PD78F0500A (A), 78F0501A (A), 78F0502A (A),
78F0503 (A)
78F0503A (A)
μ PD78F0511 (A), 78F0512 (A), 78F0513 (A),
μ PD78F0511A (A), 78F0512A (A), 78F0513A (A),
78F0514 (A), 78F0515 (A)
78F0514A (A), 78F0515A (A)
μ PD78F0521 (A), 78F0522 (A), 78F0523 (A),
μ PD78F0521A (A), 78F0522A (A), 78F0523A (A),
78F0524 (A), 78F0525 (A), 78F0526 (A),
78F0524A (A), 78F0525A (A), 78F0526A (A),
78F0527 (A)
78F0527A (A)
μ PD78F0531 (A), 78F0532 (A), 78F0533 (A),
μ PD78F0531A (A), 78F0532A (A), 78F0533A (A),
78F0534 (A), 78F0535 (A), 78F0536 (A),
78F0534A (A), 78F0535A (A), 78F0536A (A),
78F0537 (A)
78F0537A (A)
μ PD78F0544 (A), 78F0545 (A), 78F0546 (A),
μ PD78F0544A (A), 78F0545A (A), 78F0546A (A),
78F0547 (A)
78F0547A (A)
次の項目については，従来規格品（μ PD78F05xx (A) ）と拡張規格品（μ PD78F05xxA (A) ）とで分けて記載し
ています。
・X1クロック発振周波数（X1発振回路特性）
・命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロック周波数，外部メイン・
システム・クロック入力ハイ／ロウ・レベル幅（AC特性の（1）基本動作）
・A/D変換時間（A/Dコンバータ特性）
・1チップあたりの書き換え回数（フラッシュ・メモリ・プログラミング特性）
注意
製品により，搭載している端子が次のように異なります。
（1）ポート機能
ポート
78K0/KB2
78K0/KC2
30/36ピン
ポート0
P00, P01
ポート1
P10-P17
ポート2
P20-P23
ポート3
P30-P33
ポート4
38ピン
ポート7
ポート12
48ピン
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
P00-P03
P20-P25
−
P60, P61
−
P120-P122
P00-P06
P20-P27
P40, P41
−
ポート5
ポート6
44ピン
78K0/KD2
P40-P43
P40-P47
P50-P53
P50-P57
P60-P63
P70, P71
P60-P67
P70-P73
P70-P75
P70-P77
P120-P124
ポート13
−
P130
ポート14
−
P140
P140, P141
P140-P145
（次ページに，続きの表があります）
R01UH0008JJ0401 Rev.4.01
2010.07.15
817
78 K0/Kx2
第 31 章
電気的特性（(A) 水準品）
（2）ポート以外の機能
機 能
78K0/KB2
78K0/KC2
30/36ピン
電源，グランド
VDD, EVDD
VSS, EVSS
38ピン
注1
注
1
44ピン
48ピン
78K0/KD2
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
, VDD, AVREF, VSS, AVSS
VDD, EVDD, VSS, EVSS, AVREF,
,
AVSS
AVREF, AVSS,
レギュレータ
REGC
リセット
RESET
クロック発振
X1, X2, EXCLK
フラッシュ書き込み
FLMD0
割り込み
INTP0-INTP5
タイマ
キー割り込み
TM00
−
X1, X2, XT1, XT2, EXCLK, EXCLKS
INTP0-INTP6
KR0, KR1
KR0-KR3
INTP0-INTP7
KR0-KR7
TI000, TI010, TO00
TM01
注2
シリアル・インタフェース
TM50
TI50, TO50
TM51
TI51, TO51
TMH0
TOH0
TMH1
TOH1
UART0
RxD0, TxD0
UART6
RxD6, TxD6
IIC0
SCL0, SDA0
CSI10
SCK10, SI10, SO10
注2
注2
注2
注2
TI001 , TI011 , TO01
−
SCL0, SDA0, EXSCL0
CSI11
注2
SCK11 , SI11 , SO11 ,
−
SSI11
CSIA0
注2
SCKA0, SIA0,
−
SOA0, BUSY0,
STB0
A/Dコンバータ
ANI0-ANI3
クロック出力
ANI0-ANI5
注1.
2.
PCL
−
ブザー出力
LVI回路
ANI0-ANI7
−
BUZ
EXLVI
30ピン製品には搭載していません。
フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品には搭載していません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
818
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
絶対最大定格（TA = 25 ℃）（1/2）
項
目
電源電圧
略
号
条
件
定
単
位
VDD
−0.5∼＋6.5
V
EVDD
−0.5∼＋6.5
V
VSS
−0.5∼＋0.3
V
EVSS
−0.5∼＋0.3
AVREF
−0.5∼VDD＋0.3
AVSS
REGC端子入力電圧
格
VIREGC
V
注
V
−0.5∼＋0.3
V
−0.5∼＋3.6
V
かつ−0.5∼VDD
入力電圧
VI1
P00-P06, P10-P17, P20-P27, P30-P33,
−0.3∼VDD＋0.3
注
V
P40-P47, P50-P57, P64-P67, P70-P77,
P120-P124, P140-P145, X1, X2, XT1, XT2,
RESET, FLMD0
VI2
出力電圧
アナログ入力電圧
P60-P63（N-chオープン・ドレーン）
VO
VAN
V
−0.3∼＋6.5
−0.3∼VDD＋0.3
注
V
注
ANI0-ANI7
−0.3∼AVREF＋0.3
かつ−0.3∼VDD＋0.3
V
注
6.5 V以下であること。
注
注意
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つま
り絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態で，
製品をご使用ください。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
819
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
絶対最大定格（TA = 25 ℃）（2/2）
項
目
ハイ・レベル出力電流
略
IOH
号
条
1端子
件
P00-P06, P10-P17, P30-P33,
定
格
単
位
−10
mA
−25
mA
−55
mA
−0.5
mA
−2
mA
−1
mA
−4
mA
30
mA
60
mA
140
mA
P20-P27
1
mA
5
mA
P121-P124
4
mA
10
mA
P40-P47, P50-P57, P64-P67,
P70-P77, P120, P130,
P140-P145
端子合計 P00-P04, P40-P47, P120, P130,
−80 mA P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P64-P67, P70-P77
1端子
P20-P27
端子合計
1端子
P121-P124
端子合計
ロウ・レベル出力電流
IOL
1端子
P00-P06, P10-P17, P30-P33,
P40-P47, P50-P57, P60-P67,
P70-P77, P120, P130,
P140-P145
端子合計 P00-P04, P40-P47, P120,
200 mA
P130, P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P60-P67, P70-P77
1端子
端子合計
1端子
端子合計
動作周囲温度
TA
−40∼＋85
℃
保存温度
Tstg
−65∼＋150
℃
注意1.
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つ
まり絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態
で，製品をご使用ください。
2.
1端子当たりに流すことができる電流値は，1端子当たりの電流値と端子合計の電流値の両方の値を満たす
必要があります。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
820
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
X1発振回路特性
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
セラミック発振子，
推奨回路
VSS X1
X2
水晶振動子
項
目
X1クロック
条
従来規格品
発 振 周 波 数 （μ PD78F05xx (A) ）
注1
（fX）
C1
件
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
C2
拡張規格品
2.7 V≦VDD≦5.5 V
（μ PD78F05xxA (A) ） 1.8 V≦VDD＜2.7 V
MIN.
1.0
1.0
注2
注2
1.0
1.0
注2
1.0
注1.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
2.
オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
TYP. MAX.
単位
20.0
MHz
10.0
MHz
5.0
MHz
20.0
MHz
5.0
MHz
注意1. X1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線し
てください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
リセット解除後は，高速内蔵発振クロックによりCPUが起動されるため，X1クロックの発振安定時間は発
振安定時間カウンタ状態レジスタ（OSTC）でユーザにて確認してください。また使用する発振子で発振安
定時間を十分に評価してから，OSTCレジスタ，発振安定時間選択レジスタ（OSTS）の発振安定時間を決
定してください。
備考
発振子の選択および発振回路定数についてはお客様において発振評価していただくか，発振子メーカに評価
を依頼してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
821
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
内蔵発振回路特性
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
MIN.
TYP.
MAX.
単位
2.7 V≦VDD≦5.5 V
7.6
8.0
8.4
MHz
1.8 V≦VDD＜2.7 V
7.6
8.0
10.4
MHz
2.48
5.6
9.86
MHz
低速内 蔵発振 クロック 2.7 V≦VDD≦5.5 V
216
240
264
kHz
1.8 V≦VDD＜2.7 V
192
240
264
kHz
MIN.
TYP.
MAX.
単位
32
32.768
35
kHz
発振子
項
8 MHz 内蔵発振器
目
条
高速内 蔵発振 クロック RSTS = 1
注
周波数（fRH）
件
RSTS = 0
240 kHz 内蔵発振器
周波数（fRL）
注
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
備考
XT1発振回路特性注1
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
推奨回路
項
目
XT1 ク ロ ッ ク 発 振 周
水晶振動子
条
件
注2
VSS XT2
XT1
波数（fXT）
Rd
C4
C3
78K0/KB2には，XT1発振回路はありません。
注1.
2.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
注意1. XT1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線
してください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
XT1発振回路は，低消費電力にするために増幅度の低い回路になっており，ノイズによる誤動作がX1発振
回路よりも起こりやすくなっています。したがって，XT1クロックを使用する場合は，配線方法について特
にご注意ください。
備考
発振子の選択および発振回路定数についてはお客様において発振評価していただくか，発振子メーカに評価
を依頼してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
822
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（1/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ハイ・レベル出力電流
略
注1
IOH1
号
条
−2.5
mA
1.8 V≦VDD＜2.7 V
−1.0
mA
P00-P04, P40-P47,
4.0 V≦VDD≦5.5 V
−12.0
mA
P120, P130, P140-P145
2.7 V≦VDD＜4.0 V
−7.0
mA
1.8 V≦VDD＜2.7 V
−5.0
mA
P05, P06, P10-P17,
4.0 V≦VDD≦5.5 V
−18.0
mA
P30-P33, P50-P57,
2.7 V≦VDD＜4.0 V
−15.0
mA
1.8 V≦VDD＜2.7 V
−10.0
mA
4.0 V≦VDD≦5.5 V
−23.0
mA
2.7 V≦VDD＜4.0 V
−20.0
mA
1.8 V≦VDD＜2.7 V
−15.0
mA
AVREF = VDD
−0.1
mA
−0.1
mA
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
8.5
mA
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
5.0
mA
P70-P77, P120, P130,
1.8 V≦VDD＜2.7 V
2.0
mA
4.0 V≦VDD≦5.5 V
15.0
mA
2.7 V≦VDD＜4.0 V
5.0
mA
1端子
注3
P20-P27
P140-P145
P60-P63
合計
注3
注3
1端子
P121-P124
1端子
1端子
1端子
P00-P04, P40-P47, P120,
注3
P130, P140-P145
合計
1.8 V≦VDD＜2.7 V
2.0
mA
4.0 V≦VDD≦5.5 V
20.0
mA
2.7 V≦VDD＜4.0 V
15.0
mA
1.8 V≦VDD＜2.7 V
9.0
mA
P05, P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
45.0
mA
P50-P57, P60-P67, P70-P77
2.7 V≦VDD＜4.0 V
35.0
mA
1.8 V≦VDD＜2.7 V
20.0
mA
4.0 V≦VDD≦5.5 V
65.0
mA
2.7 V≦VDD＜4.0 V
50.0
mA
1.8 V≦VDD＜2.7 V
29.0
mA
AVREF = VDD
0.4
mA
0.4
mA
合計
注3
上記の全端子合計
IOL2
位
P70-P77, P120, P130,
上記の全端子合計
IOL1
単
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
P64-P67, P70-P77
注2
MAX.
mA
合計
ロウ・レベル出力電流
TYP.
−3.0
P140-P145
IOH2
MIN.
件
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
P20-P27
注3
1端子
P121-P124
1端子
注1.
2.
3.
VDDから出力端子に流れ出しても，デバイスの動作を保証する電流値です。
出力端子からGNDに流れ込んでも，デバイスの動作を保証する電流値です。
デューティ = 70 %の条件（ある一定の時間をtとすると，電流を出力する時間が0.7×t，電流を出力しない時
間が0.3×tの場合）でのスペックです。デューティ = 70 %以外の端子合計の出力電流は下記の計算式で求め
ることができます。
・IOHのデューティがn %の場合：端子合計の出力電流 =（IOH×0.7）／（n×0.01）
＜計算例＞ デューティ = 50 %, IOH = −20.0 mAの場合
端子合計の出力電流 = （−20.0×0.7）／（50×0.01）= −28.0 mA
ただし，1端子当たりに流せる電流は，デューティによって変わることはありません。また，絶対最大定格以
上の電流は流せません。
備考
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
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823
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（2/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
ハイ・レベル入力電圧
VIH1
（フラッシュ・メモリが48 K
バイト以上の製品）
注1
号
条
MIN.
件
P02, P12, P13, P15, P40-P47, P50-P57,
TYP.
MAX.
単
位
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
P64-P67, P121-P124, P144, P145
VIH2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143,
EXCLK, EXCLKS, RESET
VIH3
ハイ・レベル入力電圧
注2
AVREF = VDD
VIH4
P60-P63
0.7VDD
6.0
V
VIH1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
0.7VDD
6.0
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
P121-P124
（フラッシュ・メモリが32 K
バイト以下の製品）
P20-P27
VIH2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141,
EXCLK, EXCLKS, RESET
ロウ・レベル入力電圧
VIH3
P20-P27
VIH4
P60-P63
VIL1
P02, P12, P13, P15, P40-P47, P50-P57,
（フラッシュ・メモリが48 K
バイト以上の製品）
注1
AVREF = VDD
P60-P67, P121-P124, P144, P145
VIL2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143,
EXCLK, EXCLKS, RESET
ロウ・レベル入力電圧
VIL3
P20-P27
VIL1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
（フラッシュ・メモリが32 K
バイト以下の製品）
注2
AVREF = VDD
P60-P63, P121-P124
VIL2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141,
EXCLK, EXCLKS, RESET
ハイ・レベル出力電圧
VIL3
P20-P27
VOH1
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOH1 = −3.0 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
P130, P140-P145
AVREF = VDD
VDD−0.7
V
VDD−0.5
V
VDD−0.5
V
VDD−0.5
V
VDD−0.5
V
IOH1 = −2.5 mA
1.8 V≦VDD＜2.7 V,
IOH1 = −1.0 mA
VOH2
P20-P27
AVREF = VDD,
IOH2 = −100 μ A
P121-P124
注1.
2.
備考
IOH2 = −100 μ A
対応製品：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KD2と78K0/KE2
対応製品：78K0/KB2, 78K0/KC2, フラッシュ・メモリが32 Kバイト以下の78K0/KD2と78K0/KE2
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
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824
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（3/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ロウ・レベル出力電圧
略
VOL1
号
条
MIN.
件
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOL1 = 8.5 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
IOL1 = 5.0 mA
P130, P140-P145
TYP.
1.8 V≦VDD＜2.7 V,
MAX.
単
位
0.7
V
0.7
V
0.5
V
0.4
V
0.4
V
IOL1 = 2.0 mA
1.8 V≦VDD＜2.7 V,
IOL1 = 0.5 mA
VOL2
P20-P27
AVREF = VDD,
P121-P124
IOL2 = 0.4 mA
0.4
V
P60-P63
4.0 V≦VDD≦5.5 V,
2.0
V
0.4
V
0.6
V
0.4
V
0.4
V
VI = VDD
1
μA
IOL2 = 0.4 mA
VOL3
IOL1 = 15.0 mA
4.0 V≦VDD≦5.5 V,
IOL1 = 5.0 mA
2.7 V≦VDD＜4.0 V,
IOL1 = 5.0 mA
2.7 V≦VDD＜4.0 V,
IOL1 = 3.0 mA
1.8 V≦VDD＜2.7 V,
IOL1 = 2.0 mA
ハイ・レベル入力リーク電流 ILIH1
P00-P06, P10-P17,
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIH2
P20-P27
VI = AVREF, AVREF = VDD
1
μA
ILIH3
P121-P124
VI = VDD I/Oポート・モード
1
μA
20
μA
VI = VSS
−1
μA
P20-P27
VI = VSS, AVREF = VDD
−1
μA
P121-P124
VI = VSS
I/Oポート・モード
−1
μA
OSCモード
−20
μA
（X1, X2, XT1, XT2）
ロウ・レベル入力リーク電流 ILIL1
P00-P06, P10-P17,
OSCモード
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIL2
ILIL3
（X1, X2, XT1, XT2）
プルアップ抵抗値
RU
VI = VSS
10
100
kΩ
FLMD0電源電圧
VIL
通常動作時
0
0.2VDD
V
VIH
セルフ・プログラミング時
0.8VDD
VDD
V
備考
20
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
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825
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（4/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
電源電流
注1
略号
IDD1
条
動作モード
MIN.
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 3.0 V
fXH = 5 MHz，VDD = 3.0 V
fXH = 5 MHz，VDD = 2.0 V
fRH = 8 MHz，VDD = 5.0 V
注2
注2,3
注2,3
注2,3
注2,3
HALTモード
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 5 MHz，VDD = 3.0 V
fRH = 8 MHz，VDD = 5.0 V
I
注5
注2
注2,3
注2,3
単位
5.5
mA
発振子接続
4.5
6.9
mA
方形波入力
1.6
2.8
mA
発振子接続
2.3
3.9
mA
方形波入力
1.5
2.7
mA
発振子接続
2.2
3.2
mA
方形波入力
0.9
1.6
mA
発振子接続
1.3
2.0
mA
方形波入力
0.7
1.4
mA
発振子接続
1.0
1.6
mA
1.4
2.5
mA
方形波入力
6
30
μA
発振子接続
15
35
μA
方形波入力
0.8
2.6
mA
発振子接続
2.0
4.4
mA
方形波入力
0.4
1.3
mA
発振子接続
1.0
2.4
mA
方形波入力
0.2
0.65
mA
発振子接続
0.5
1.1
mA
0.4
1.2
mA
方形波入力
3.0
27
μA
発振子接続
12
32
μA
1
20
μA
1
10
μA
注4
fSUB = 32.768 kHz，VDD = 5.0 V
注6
DD3
MAX.
3.2
注4
fSUB = 32.768 kHz，VDD = 5.0 V
IDD2
TYP.
方形波入力
件
注5
STOPモード
TA = −40∼＋70 ℃
注1. 内部電源（VDD, EVDD）に流れるトータル電流です。周辺動作電流と入力端子をVDDまたはVSSに固定した状
態での入力リーク電流を含みます。ただし，ポートのプルアップ抵抗と出力電流は含みません。
2. 8 MHz内蔵発振器，240 kHz内蔵発振器，XT1発振回路の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
3. AMPH（クロック動作モード選択レジスタ（OSCCTL）のビット0） = 0設定時。
4. X1発振回路，XT1発振回路，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイマ，
LVI回路に流れる電流は含みません。
5. X1発振回路，8 MHz内蔵発振器，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
6. 240 kHz内蔵発振器，XT1発振回路の動作電流とA/Dコンバータ，ウォッチドッグ・タイマ，LVI回路に流れる
電流は含みません。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周
波数）
2.
fRH
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波
：高速内蔵発振クロック周波数
数）
R01UH0008JJ0401 Rev.4.01
2010.07.15
826
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（5/5）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略号
A/Dコンバータ IADC
注1
条
件
2.3 V≦AVREF≦VDD, ADCS = 1
MIN.
TYP.
MAX.
単位
0.86
1.9
mA
5
10
μA
9
18
μA
動作電流
ウ ォ ッ チ ド ッ IWDT
注2
240 kHz 低速内蔵発振クロック動作時
グ・タイマ動作
電流
LVI動作電流
注3
ILVI
注1. A/Dコンバータ（AVREF）にのみ流れる電流です。動作モードまたはHALTモード時にA/Dコンバータが動作中
の場合，IDD1またはIDD2にIADCを加算した値が，78K0/Kx2マイクロコントローラの電流値となります。
2. ウォッチドッグ・タイマにのみ流れる電流です（240 kHz内蔵発振器の動作電流を含みます）。ウォッチドッ
グ・タイマが動作中の場合，IDD1，IDD2またはIDD3にIWDTを加算した値が，78K0/Kx2マイクロコントローラの電
流値となります。
3. LVI回路にのみ流れる電流です。LVI回路が動作中の場合，IDD1，IDD2またはIDD3にILVIを加算した値が，78K0/Kx2
マイクロコントローラの電流値となります。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周
波数）
2.
fRH
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波
：高速内蔵発振クロック周波数
数）
R01UH0008JJ0401 Rev.4.01
2010.07.15
827
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
AC特性
（1）基本動作（1/2）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
命令サイクル
略
号
TCY
（最小命令実行時間）
条
MIN.
件
TYP.
MAX.
単
位
メイン・シス 従来規格品 4.0 V≦VDD≦5.5 V
0.1
32
μs
テム・クロッ （μ PD78F0 2.7 V≦VDD＜4.0 V
0.2
32
μs
32
μs
32
μs
32
μs
125
μs
従 来 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
（μ PD78F0
2.7 V≦VDD＜4.0 V
10
MHz
5xx (A) ）
1.8 V≦VDD＜2.7 V
5
MHz
拡 張 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
20
MHz
5
MHz
ク（fXP ）動 5xx (A) ）
作
1.8 V≦VDD＜2.7 V
拡張規格品 2.7 V≦VDD≦5.5 V
（μ PD78F0 1.8 V≦VDD＜2.7 V
注1
0.4
0.1
注1
0.4
5xxA (A) ）
注2
サブシステム・クロック（fSUB）動作
周辺ハードウエア・ク fPRS
ロック周波数
fPRS = fXH
（XSEL =
1）
（μ PD78F0
5xxA (A) ）
114
122
2.7 V≦VDD＜4.0 V
注3
1.8 V≦VDD＜2.7 V
fPRS = fRH
（XSEL = 0）
2.7 V≦VDD≦5.5 V
7.6
8.4
MHz
1.8 V≦VDD＜2.7 V
7.6
10.4
MHz
20.0
MHz
10.0
MHz
5.0
MHz
20.0
MHz
5.0
MHz
注4
外 部 メ イ ン ・ シ ス テ fEXCLK
ム・クロック周波数
従来規格品
（μ PD78F05xx (A) ）
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
拡張規格品
（μ PD78F05xxA (A) ）
2.7 V≦VDD≦5.5 V
1.0
1.0
注5
注5
1.0
1.0
注5
1.8 V≦VDD＜2.7 V
1.0
外部メイン・システム・ tEXCLKH, 従来規格品
4.0 V≦VDD≦5.5 V
24
ns
クロック入力ハイ／ロ tEXCLKL （μ PD78F05xx (A) ）
2.7 V≦VDD＜4.0 V
48
ns
ウ・レベル幅
拡張規格品
（μ PD78F05xxA (A) ）
1.8 V≦VDD＜2.7 V
96
ns
2.7 V≦VDD≦5.5 V
24
ns
1.8 V≦VDD＜2.7 V
96
ns
注1. 8 MHz内蔵発振器で動作時は，0.38 μsとなります。
2. 78K0/KB2には，サブシステム・クロックはありません。
3. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fXH/2（10 MHz）以下
にしてください。ただし乗除算器回路については，fXH（20 MHz）での動作が可能です。
4. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fRH/2以下にしてください。
5. オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
828
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（1）基本動作（2/2）
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
号
条
件
外部サブシステム・ク fEXCLKS
ロック周波数
MIN.
TYP.
MAX.
32
32.768
35
単
位
kHz
注1
外部サブシステム・ク tEXCLKSH,
μs
12
ロ ッ ク 入 力 ハ イ ， ロ tEXCLKSL
注1
ウ・レベル幅
TI000, TI010, TI001,
tTIH0,
TI011入力ハイ・レベル tTIL0
幅，ロウ・レベル幅
TI50, TI51入力周波数
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
1.8 V≦VDD＜2.7 V
fTI5
注2
μs
注2
μs
注2
μs
2/fsam＋0.1
2/fsam＋0.2
2/fsam＋0.5
4.0 V≦VDD≦5.5 V
10
MHz
2.7 V≦VDD＜4.0 V
10
MHz
1.8 V≦VDD＜2.7 V
5
MHz
TI50, TI51入力ハイ・レ tTIH5,
4.0 V≦VDD≦5.5 V
50
ns
ベル幅，ロウ・レベル幅 tTIL5
2.7 V≦VDD＜4.0 V
50
ns
1.8 V≦VDD＜2.7 V
100
ns
1
μs
250
ns
10
μs
割り込み入力ハイ・レベ tINTH,
ル幅，ロウ・レベル幅
tINTL
キ ー 割 り 込 み 入 力 ロ tKR
ウ・レベル幅
RESETロウ・レベル幅
tRSL
注1. 78K0/KB2には，サブシステム・クロックはありません。
2. プリスケーラ・モード・レジスタ00, 01（PRM00, PRM01）のビット0, 1（PRM000, PRM001またはPRM010,
PRM011）により，fsam = fPRS, fPRS/4, fPRS/256またはfPRS, fPRS/16, fPRS/64の選択が可能です。ただし，カウント・
クロックとしてTI000, TI001有効エッジを選択した場合は，fsam = fPRSとなります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
829
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
TCY vs VDD（メイン・システム・クロック動作時）
従来規格品（μ PD78F05xx (A) ）
①
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
3.0
4.0
5.0 5.5 6.0
2.7
1.8
電源電圧 VDD［V］
②
拡張規格品（μ PD78F05xxA (A) ）
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
1.8
3.0
4.0
5.0 5.5 6.0
2.7
電源電圧 VDD［V］
R01UH0008JJ0401 Rev.4.01
2010.07.15
830
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
ACタイミング測定点
VIH
VIL
VIH
測定点
VIL
外部メイン・システム・クロック・タイミング，外部サブシステム・クロック・タイミング
1/fEXCLK
tEXCLKL
tEXCLKH
0.8VDD（MIN.）
EXCLK
0.2VDD（MAX.）
1/fEXCLKS
tEXCLKSL
EXCLKS
R01UH0008JJ0401 Rev.4.01
2010.07.15
tEXCLKSH
0.8VDD（MIN.）
0.2VDD（MAX.）
831
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
TIタイミング
tTIH0
tTIL0
TI000, TI010, TI001, TI011
1/fTI5
tTIL5
tTIH5
TI50, TI51
割り込み要求入力タイミング
tINTH
tINTL
INTP0-INTP7
キー割り込み入力タイミング
tKR
KR0-KR7
RESET入力タイミング
tRSL
RESET
R01UH0008JJ0401 Rev.4.01
2010.07.15
832
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（2）シリアル・インタフェース
（TA = −40∼＋85 ℃，1.8 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
（a）UART6（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（b）UART0（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（c）IIC0
項
目
略
SCL0クロック周波数
号
条件
標準モード
高速モード
単位
MIN.
MAX.
MIN.
MAX.
0
100
0
400
kHz
4.7
−
0.6
−
μs
4.0
−
0.6
−
μs
内部クロック動作
4.7
−
1.3
−
μs
EXSCL0クロック（6.4 MHz）動作
4.7
−
1.25
−
μs
fSCL
リスタート・コンディションのセット tSU：STA
アップ時間
ホールド時間
注1
tHD：STA
SCL0 = ”L”のホールド・タイム
tLOW
SCL0 = ”H”のホールド・タイム
tHIGH
データ・セットアップ時間（受信時） tSU：DAT
データ・ホールド時間（送信時）
注2
tHD：DAT fW = fXH/2
N
または
fW = fEXSCL0選択時
N
ストップ・コンディションのセットア tSU：STO
−
0.6
−
μs
−
100
−
ns
0
3.45
0
注3
注3
fW = fRH/2 選択時
4.0
250
0.9
注4
1.00
μs
注5
0
3.45
0
1.05
μs
4.0
−
0.6
−
μs
4.7
−
1.3
−
μs
ップ時間
バス・フリー時間
tBUF
注1. スタート／リスタート・コンディション時は，この期間のあと，最初のクロック・パルスが生成されます。
2. tHD：DATの最大値（MAX.）は，通常転送時の数値であり，ACK（アクノリッジ）タイミングでは，ウエイトが
かかります。
3. fWは，IICCLレジスタとIICX0レジスタで選択したIIC0の転送クロックを示します。
4. fW≧4.4 MHz選択時
5. fW＜4.4 MHz選択時
R01UH0008JJ0401 Rev.4.01
2010.07.15
833
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（d）CSI1n（マスタ・モード，SCK1n…内部クロック出力）
項
目
SCK1nサイクル・タイム
SCK1nハイ，ロウ・レベル幅
略
号
tKCY1
tKH1,
条
（対SCK1n↑）
SI1nホールド時間
単
位
ns
2.7 V≦VDD＜4.0 V
400
ns
1.8 V≦VDD＜2.7 V
600
2.7 V≦VDD＜4.0 V
tSIK1
MAX.
200
1.8 V≦VDD＜2.7 V
SI1nセットアップ時間
TYP.
4.0 V≦VDD≦5.5 V
4.0 V≦VDD≦5.5 V
tKL1
MIN.
件
ns
注1
tKCY1/2−20
ns
注1
tKCY1/2−30
ns
注1
tKCY1/2−60
ns
4.0 V≦VDD≦5.5 V
70
ns
2.7 V≦VDD＜4.0 V
100
ns
1.8 V≦VDD＜2.7 V
190
ns
30
ns
tKSI1
（対SCK1n↑）
注2
SCK1n↓→SO1n出力遅延時間 tKSO1
注1.
C = 50 pF
40
ns
2.
高速システム・クロック（fXH）使用時の数値です。
Cは，SCK1n, SO1n出力ラインの負荷容量です。
（e）CSI1n（スレーブ・モード，SCK1n…外部クロック入力）
項
目
略
号
条
件
MIN.
TYP.
MAX.
単
位
SCK1nサイクル・タイム
tKCY2
400
ns
SCK1nハイ，ロウ・レベル幅
tKH2,
tKCY2/2
ns
tSIK2
80
ns
tKSI2
50
ns
tKL2
SI1nセットアップ時間
（対SCK1n↑）
SI1nホールド時間
（対SCK1n↑）
SCK1n↓→SO1n出力遅延時間 tKSO2
注
C = 50 pF
4.0 V≦VDD≦5.5 V
120
ns
2.7 V≦VDD＜4.0 V
120
ns
1.8 V≦VDD＜2.7 V
180
ns
Cは，SO1n出力ラインの負荷容量です。
注
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
834
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（f）CSIA0（マスタ・モード，SCKA0…内部クロック出力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
略
tKCY3
tKH3,
号
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
1.8 V≦VDD＜2.7 V
1800
ns
4.0 V≦VDD≦5.5 V
tKCY3/2−
ns
tKL3
50
2.7 V≦VDD＜4.0 V
tKCY3/2−
ns
100
1.8 V≦VDD＜2.7 V
tKCY3/2−
ns
200
SIA0セットアップ時間
tSIK3
（対SCKA0↑）
SIA0ホールド時間
2.7 V≦VDD≦5.5 V
100
ns
1.8 V≦VDD＜2.7 V
200
ns
300
ns
tKSI3
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
SCKA0↑→STB0↑
tKSO3
C = 100 pF
注
4.0 V≦VDD≦5.5 V
200
ns
2.7 V≦VDD＜4.0 V
300
ns
1.8 V≦VDD＜2.7 V
400
ns
tSBD
tKCY3/2−
ns
100
ストローブ信号ハイ・レベル幅 tSBW
ビジィ信号セットアップ時間
tBYS
（対ビジィ信号検出タイミング）
ビジィ信号ホールド時間
4.0 V≦VDD≦5.5 V
tKCY3−30
ns
2.7 V≦VDD＜4.0 V
tKCY3−60
ns
1.8 V≦VDD＜2.7 V
tKCY3−120
ns
2.7 V≦VDD≦5.5 V
100
ns
1.8 V≦VDD＜2.7 V
200
ns
100
ns
tBYH
（対ビジィ信号検出タイミング）
ビジィ・インアクティブ→SCKA0↓ tSPS
4.0 V≦VDD≦5.5 V
2tKCY3＋
ns
100
2.7 V≦VDD＜4.0 V
2tKCY3＋
ns
150
1.8 V≦VDD＜2.7 V
2tKCY3＋
ns
200
注
Cは，SCKA0, SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
835
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（g）CSIA0（スレーブ・モード，SCKA0…外部クロック入力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
SIA0セットアップ時間
略
号
tKCY4
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
1.8 V≦VDD＜2.7 V
1800
ns
tKH4,
4.0 V≦VDD≦5.5 V
300
ns
tKL4
2.7 V≦VDD＜4.0 V
600
ns
1.8 V≦VDD＜2.7 V
900
ns
tSIK4
100
ns
tKSI4
2/fW＋
ns
（対SCKA0↑）
SIA0ホールド時間
100
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
tKSO4
C = 100 pF
4.0 V≦VDD≦5.5 V
注2
注1
2/fW＋
100
2.7 V≦VDD＜4.0 V
2/fW＋
200
1.8 V≦VDD＜2.7 V
SCKA0立ち上がり，立ち下がり時間 tR4, tF4
注1.
2.
ns
注1
2/fW＋
300
ns
注1
ns
注1
1000
ns
fWは，CSIS0レジスタで選択したCSIA0の基本クロックを示します。
Cは，SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
836
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
シリアル転送タイミング（1/2）
IIC0：
tLOW
SCL0
tHD：DAT
tHIGH
tHD：STA
tSU：STA
tHD：STA
tSU：STO
tSU：DAT
SDA0
tBUF
ストップ・
スタート・
コンディション コンディション
リスタート・
コンディション
ストップ・
コンディション
CSI1n：
tKCYm
tKLm
tKHm
SCK1n
tSIKm
SI1n
tKSIm
入力データ
tKSOm
出力データ
SO1n
備考
m = 1, 2
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
837
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
シリアル転送タイミング（2/2）
CSIA0：
SOA0
D2
SIA0
D1
D2
D0
D1
D7
D0
D7
tKSI3, 4
tSIK3, 4
tKH3, 4
tKSO3, 4
tF4
SCKA0
tR4
tKL3, 4
tKCY3, 4
tSBD
tSBW
STB0
CSIA0（ビジィ処理）：
SCKA0
7
8
9注
10注
tBYS
10＋n注
tBYH
1
tSPS
BUSY0
（アクティブ・ハイ）
注
ここでは実際にはロウ・レベルになりませんが，タイミング規定のためこのように表記してあります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
838
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
A/Dコンバータ特性
（TA = −40∼＋85 ℃，2.3 V≦AVREF≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
項
目
略
条
件
MIN.
RES
分解能
総合誤差
号
注1,
2
AINL
tCONV
変換時間
フルスケール誤差
積分直線性誤差
微分直線性誤差
注1,
2
注1
注1
アナログ入力電圧
EZS
EFS
ILE
DLE
位
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
2.3 V≦AVREF＜2.7 V
±1.2
%FSR
従来規格品
4.0 V≦AVREF≦5.5 V
6.1
36.7
μs
2.7 V≦AVREF＜4.0 V
12.2
36.7
μs
(A) ）
2.3 V≦AVREF＜2.7 V
27
66.6
μs
拡張規格品
4.0 V≦AVREF≦5.5 V
6.1
66.6
μs
2.7 V≦AVREF＜4.0 V
12.2
66.6
μs
2.3 V≦AVREF＜2.7 V
27
66.6
μs
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
2.3 V≦AVREF＜2.7 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
2.3 V≦AVREF＜2.7 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±2.5
LSB
2.7 V≦AVREF＜4.0 V
±4.5
LSB
2.3 V≦AVREF＜2.7 V
±6.5
LSB
4.0 V≦AVREF≦5.5 V
±1.5
LSB
2.7 V≦AVREF＜4.0 V
±2.0
LSB
2.3 V≦AVREF＜2.7 V
±2.0
LSB
AVREF
V
(A) ）
ゼロスケール誤差
単
bit
（μ PD78F05xxA
2
MAX.
10
（μ PD78F05xx
注1,
TYP.
VAIN
AVSS
注 1． 量子化誤差（±1/2 LSB）を含みません。
2． フルスケール値に対する比率（%FSR）で表します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
839
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
1.59 V POC回路特性（TA = −40∼＋85 ℃，VSS = EVSS = 0 V）
項
目
略
検出電圧
VPOC
電源電圧立ち上がり傾き
tPTH
最小パルス幅
tPW
号
条
件
VDD：0 V→VPOCの変化傾き
MIN.
TYP.
MAX.
1.44
1.59
1.74
単
位
V
0.5
V/ms
200
μs
1.59 V POC回路タイミング
電源電圧
（VDD）
検出電圧 (MAX.)
検出電圧 (TYP.)
検出電圧 (MIN.)
tPW
tPTH
時間
R01UH0008JJ0401 Rev.4.01
2010.07.15
840
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
電源電圧立ち上げ時間（TA = −40∼＋85 ℃，VSS = EVSS = 0 V）
項
目
略
1.8 V（VDD（MIN.））までの
tPUP1
号
条
MIN.
件
TYP.
POCMODE（オプション・バイト）= 0，
MAX.
単
位
3.6
ms
1.9
ms
RESET入力未使用時
立ち上げ最大時間
（VDD：0 V→1.8 V）
1.8 V（VDD（MIN.））までの
tPUP2
POCMODE（オプション・バイト）= 0，
RESET入力使用時
立ち上げ最大時間
（RESET入力解除→VDD：1.8 V）
電源電圧立ち上げのタイミング
・RESET端子入力使用時
・RESET端子入力未使用時
電源電圧
（VDD）
電源電圧
（VDD）
1.8 V
1.8 V
VPOC
時間
時間
tPUP1
RESET端子
tPUP2
2.7 V POC回路特性（TA = −40∼＋85 ℃，VSS = EVSS = 0 V）
項
目
電源電圧投入時検出電圧
備考
略
号
VDDPOC
条
件
POCMODE（オプション・バイト） = 1
MIN.
TYP.
MAX.
2.50
2.70
2.90
単
位
V
POC回路の動作は，POCMODE（オプション・バイト）の設定により，次のようになります。
オプション・バイトの設定
POCMODE = 0
POCモード
1.59 Vモード動作
動
作
電源投入からVPOC = 1.59 V (TYP.) に達するまでリセット状態
になり，VPOCを越えるとリセットが解除されます。その後，電
源投入時と同様に，VPOCでPOC検出が行われます。
POCMODE = 0の場合，tPUP1またはtPUP2の時間で電源電圧を立
ち上げる必要があります。
POCMODE = 1
2.7 V/1.59 Vモード
電源投入からVDDPOC = 2.7 V (TYP.) に達するまでリセット状態
動作
になり，VDDPOCを越えるとリセットが解除されます。その後，
VDDPOCでのPOC検出は行われず，VPOC = 1.59 V (TYP.) でPOC
検出が行われます。
電源投入から1.8 Vに達するまでの電圧の立ち上がりが，
tPTHよりも緩やかな場合，2.7 V/1.59 V POCモードの使用を推奨
します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
841
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
LVI回路特性（TA = −40∼＋85 ℃，VPOC≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = 0 V）
項
目
検出電圧 電源電圧レベル
外部入力端子
注1
最小パルス幅
動作安定待ち時間
注1.
2.
備考
MIN.
TYP.
MAX.
VLVI0
4.14
4.24
4.34
V
VLVI1
3.99
4.09
4.19
V
VLVI2
3.83
3.93
4.03
V
VLVI3
3.68
3.78
3.88
V
VLVI4
3.52
3.62
3.72
V
VLVI5
3.37
3.47
3.57
V
VLVI6
3.22
3.32
3.42
V
VLVI7
3.06
3.16
3.26
V
VLVI8
2.91
3.01
3.11
V
VLVI9
2.75
2.85
2.95
V
VLVI10
2.60
2.70
2.80
V
VLVI11
2.45
2.55
2.65
V
VLVI12
2.29
2.39
2.49
V
VLVI13
2.14
2.24
2.34
V
VLVI14
1.98
2.08
2.18
V
VLVI15
1.83
1.93
2.03
V
1.11
1.21
1.31
V
略
注2
号
EXLVI
条
件
EXLVI＜VDD, 1.8 V≦VDD≦5.5 V
単
位
tLW
200
μs
tLWAIT
10
μs
EXLVI/P120/INTP0端子を使用します。
低電圧検出レジスタ（LVIM）のビット7（LVION）に1を設定してから動作が安定するまでの時間です。
VLVI（n−1）＞VLVIn：n = 1-15
LVI回路タイミング
電源電圧
（VDD）
検出電圧（MAX.）
検出電圧（TYP.）
検出電圧（MIN.）
tLW
tLWAIT
LVION
R01UH0008JJ0401 Rev.4.01
2010.07.15
1
時間
842
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
データ・メモリSTOPモード低電源電圧データ保持特性（TA = −40∼＋85 ℃）
項
目
略
条
件
VDDDR
データ保持電源電圧
注
号
MIN.
1.44
注
TYP.
MAX.
単
5.5
位
V
POC検出電圧に依存します。電圧降下時，POCリセットがかかるまではデータを保持しますが，POCリセット
がかかった場合のデータは保持されません。
STOPモード
動作モード
データ保持モード
VDD
VDDDR
STOP命令実行
スタンバイ・リリース信号
（割り込み要求）
R01UH0008JJ0401 Rev.4.01
2010.07.15
843
78 K0/Kx2
注意
第 31 章
電気的特性（(A) 水準品）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
フラッシュ・メモリ・プログラミング特性
（TA = −40∼＋85 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
・基本特性
項
目
略
号
条
MIN.
件
MAX.
4.5
11.0
mA
単
位
VDD電源電流
IDD
消去時間 全ブロック
Teraca
20
200
ms
Terasa
20
200
ms
Twrwa
10
100
μs
注1,
2
ブロック単位
書き込み時間
（8ビット単位）
fXP = 10 MHz（TYP.）, 20 MHz（MAX.）
TYP.
注1
1チップあたりの書き
Cerwr
消 去 1 回 ＋ 拡張規格品 フラッシュ・メモリ・ 保持
1000
回
10000
回
100
回
消去後の書（μ PD78F0 プログラマ使用時およ 15年
換え回数
き 込 み 1 回 5xxA (A) ） び当社提供のライブラ
注4
= 書き換え
リ
回数1回と
ラム更新用途
注3
する
。
を使用時，プログ
当 社 提 供 の EEPROM 保持
エミュレーション・ラ 5年
イブラリ
注5
使用時，書
き換えROMサイズ：4
Kバイト，データ更新
用途
拡張規格品 上記以外の条件注6
（μ PD78F0
保持
10年
5xxA (A) ）
従来規格品
（μ PD78F0
5xx (A) ）
注1. フラッシュ・メモリの特性です。専用フラッシュ・メモリ・プログラマ
PG-FP4, PG-FP5使用時，およびセ
ルフ・プログラミング時の書き換え時間につきましては，表27−12∼表27−14を参照してください。
2. 消去前のプリライトおよび消去ベリファイ時間（ライトバック時間）は含まれません。
3. 出荷品に対する初回書き込み時では，「消去→書き込み」の場合も，「書き込みのみ」の場合も書き換え1回
となります。
4. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
ユーザーズ・マニュアル（資料番号：U17516J）」
で指定されるサンプル・ライブラリを除きます。
5. 「78K0/Kx2
EEPROMエミュレーション
アプリケーション・ノート（資料番号：U17517J）」で指定され
るサンプル・プログラムを除きます。
6. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
で指定されるサンプル・ライブラリ，および「78K0/Kx2
ユーザーズ・マニュアル（資料番号：U17516J）」
EEPROMエミュレーション
アプリケーション・
ノート（資料番号：U17517J）」で指定されるサンプル・プログラム使用時を含みます。
備考1.
fXP：メイン・システム・クロック発振周波数
2. シリアル書き込みオペレーション特性につきましては，78K0/Kx2
アプリケーション・ノート
フラッシ
ュ・メモリ・プログラミング（プログラマ編）（U17739J）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
844
78 K0/Kx2
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
第32章 電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
対象製品
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
従来規格品
拡張規格品
μ PD78F0500 (A2), 78F0501 (A2), 78F0502 (A2),
μ PD78F0500A (A2), 78F0501A (A2), 78F0502A (A2),
78F0503 (A2)
78F0503A (A2)
μ PD78F0511 (A2), 78F0512 (A2), 78F0513 (A2),
μ PD78F0511A (A2), 78F0512A (A2), 78F0513A (A2),
78F0514 (A2), 78F0515 (A2)
78F0514A (A2), 78F0515A (A2)
μ PD78F0521 (A2), 78F0522 (A2), 78F0523 (A2),
μ PD78F0521A (A2), 78F0522A (A2), 78F0523A (A2),
78F0524 (A2), 78F0525 (A2), 78F0526 (A2),
78F0524A (A2), 78F0525A (A2), 78F0526A (A2),
78F0527 (A2)
78F0527A (A2)
μ PD78F0531 (A2), 78F0532 (A2), 78F0533 (A2),
μ PD78F0531A (A2), 78F0532A (A2), 78F0533A (A2),
78F0534 (A2), 78F0535 (A2), 78F0536 (A2),
78F0534A (A2), 78F0535A (A2), 78F0536A (A2),
78F0537 (A2)
78F0537A (A2)
μ PD78F0544 (A2), 78F0545 (A2), 78F0546 (A2),
μ PD78F0544A (A2), 78F0545A (A2), 78F0546A (A2),
78F0547 (A2)
78F0547A (A2)
次の項目については，従来規格品（μ PD78F05xx (A2) ）と拡張規格品（μ PD78F05xxA (A2) ）とで分けて記載
しています。
・X1クロック発振周波数（X1発振回路特性）
・命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロック周波数，外部メイン・
システム・クロック入力ハイ／ロウ・レベル幅（AC特性の（1）基本動作）
・A/D変換時間（A/Dコンバータ特性）
・1チップあたりの書き換え回数（フラッシュ・メモリ・プログラミング特性）
注意
製品により，搭載している端子が次のように異なります。
（1）ポート機能
ポート
78K0/KB2
78K0/KC2
30/36ピン
ポート0
P00, P01
ポート1
P10-P17
ポート2
P20-P23
ポート3
P30-P33
ポート4
38ピン
ポート7
ポート12
48ピン
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
P00-P03
P20-P25
−
P60, P61
−
P120-P122
P00-P06
P20-P27
P40, P41
−
ポート5
ポート6
44ピン
78K0/KD2
P40-P43
P40-P47
P50-P53
P50-P57
P60-P63
P70, P71
P60-P67
P70-P73
P70-P75
P70-P77
P120-P124
ポート13
−
P130
ポート14
−
P140
P140, P141
P140-P145
（次ページに，続きの表があります）
R01UH0008JJ0401 Rev.4.01
2010.07.15
845
78 K0/Kx2
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
（2）ポート以外の機能
機 能
78K0/KB2
78K0/KC2
30/36ピン
電源，グランド
VDD, EVDD
VSS, EVSS
38ピン
注1
注
1
44ピン
48ピン
78K0/KD2
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
, VDD, AVREF, VSS, AVSS
VDD, EVDD, VSS, EVSS, AVREF,
,
AVSS
AVREF, AVSS,
レギュレータ
REGC
リセット
RESET
クロック発振
X1, X2, EXCLK
フラッシュ書き込み
FLMD0
割り込み
INTP0-INTP5
タイマ
キー割り込み
TM00
−
X1, X2, XT1, XT2, EXCLK, EXCLKS
INTP0-INTP6
KR0, KR1
KR0-KR3
INTP0-INTP7
KR0-KR7
TI000, TI010, TO00
TM01
注2
シリアル・インタフェース
TM50
TI50, TO50
TM51
TI51, TO51
TMH0
TOH0
TMH1
TOH1
UART0
RxD0, TxD0
UART6
RxD6, TxD6
IIC0
SCL0, SDA0
CSI10
SCK10, SI10, SO10
注2
注2
注2
注2
TI001 , TI011 , TO01
−
SCL0, SDA0, EXSCL0
CSI11
注2
SCK11 , SI11 , SO11 ,
−
SSI11
CSIA0
注2
SCKA0, SIA0,
−
SOA0, BUSY0,
STB0
A/Dコンバータ
ANI0-ANI3
クロック出力
ANI0-ANI5
注1.
2.
PCL
−
ブザー出力
LVI回路
ANI0-ANI7
−
BUZ
EXLVI
30ピン製品には搭載していません。
フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品には搭載していません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
846
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
絶対最大定格（TA = 25 ℃）（1/2）
項
目
電源電圧
略
号
条
件
定
単
位
VDD
−0.5∼＋6.5
V
EVDD
−0.5∼＋6.5
V
VSS
−0.5∼＋0.3
V
EVSS
−0.5∼＋0.3
AVREF
−0.5∼VDD＋0.3
AVSS
REGC端子入力電圧
格
VIREGC
V
注
V
−0.5∼＋0.3
V
−0.5∼＋3.6
V
かつ−0.5∼VDD
入力電圧
VI1
P00-P06, P10-P17, P20-P27, P30-P33,
−0.3∼VDD＋0.3
注
V
P40-P47, P50-P57, P64-P67, P70-P77,
P120-P124, P140-P145, X1, X2, XT1, XT2,
RESET, FLMD0
VI2
出力電圧
アナログ入力電圧
P60-P63（N-chオープン・ドレーン）
VO
VAN
V
−0.3∼＋6.5
−0.3∼VDD＋0.3
注
V
注
ANI0-ANI7
−0.3∼AVREF＋0.3
かつ−0.3∼VDD＋0.3
V
注
6.5 V以下であること。
注
注意
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つま
り絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態で，
製品をご使用ください。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
847
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
絶対最大定格（TA = 25 ℃）（2/2）
項
目
ハイ・レベル出力電流
略
IOH
号
条
1端子
件
P00-P06, P10-P17, P30-P33,
定
格
単
位
−10
mA
−25
mA
−55
mA
−0.5
mA
−2
mA
−1
mA
−4
mA
30
mA
60
mA
140
mA
P20-P27
1
mA
5
mA
P121-P124
4
mA
10
mA
P40-P47, P50-P57, P64-P67,
P70-P77, P120, P130,
P140-P145
端子合計 P00-P04, P40-P47, P120, P130,
−80 mA P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P64-P67, P70-P77
1端子
P20-P27
端子合計
1端子
P121-P124
端子合計
ロウ・レベル出力電流
IOL
1端子
P00-P06, P10-P17, P30-P33,
P40-P47, P50-P57, P60-P67,
P70-P77, P120, P130,
P140-P145
端子合計 P00-P04, P40-P47, P120,
200 mA
P130, P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P60-P67, P70-P77
1端子
端子合計
1端子
端子合計
動作周囲温度
TA
−40∼＋110
℃
保存温度
Tstg
−65∼＋150
℃
注意1.
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つ
まり絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態
で，製品をご使用ください。
2.
1端子当たりに流すことができる電流値は，1端子当たりの電流値と端子合計の電流値の両方の値を満たす
必要があります。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
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2010.07.15
848
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
X1発振回路特性
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
セラミック発振子，
推奨回路
VSS X1
X2
水晶振動子
項
目
X1クロック
従来規格品
発 振 周 波 数 （μ PD78F05xx
注1
（fX）
C1
条
C2
件
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
MIN.
注2
1.0
注2
1.0
TYP. MAX.
単位
20.0
MHz
10.0
MHz
20.0
MHz
(A2) ）
拡張規格品（μ PD78F05xxA (A2) ）
注2
1.0
注1.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
2.
オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
注意1. X1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線し
てください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
リセット解除後は，高速内蔵発振クロックによりCPUが起動されるため，X1クロックの発振安定時間は発
振安定時間カウンタ状態レジスタ（OSTC）でユーザにて確認してください。また使用する発振子で発振安
定時間を十分に評価してから，OSTCレジスタ，発振安定時間選択レジスタ（OSTS）の発振安定時間を決
定してください。
備考
発振子の選択および発振回路定数についてはお客様において発振評価していただくか，発振子メーカに評価
を依頼してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
849
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
内蔵発振回路特性
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
項
8 MHz 内蔵発振器
目
条
件
高速内 蔵発振 クロック RSTS = 1
注
RSTS = 0
周波数（fRH）
240 kHz 内蔵発振器
低速内 蔵発振 クロック
MIN.
TYP.
MAX.
単位
7.6
8.0
8.4
MHz
2.48
5.6
9.86
MHz
216
240
264
kHz
MIN.
TYP.
MAX.
単位
32
32.768
35
kHz
周波数（fRL）
注
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
備考
XT1発振回路特性注1
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
推奨回路
項
目
XT1 ク ロ ッ ク 発 振 周
水晶振動子
条
件
注2
VSS XT2
XT1
波数（fXT）
Rd
C4
C3
78K0/KB2には，XT1発振回路はありません。
注1.
2.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
注意1. XT1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線
してください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
XT1発振回路は，低消費電力にするために増幅度の低い回路になっており，ノイズによる誤動作がX1発振
回路よりも起こりやすくなっています。したがって，XT1クロックを使用する場合は，配線方法について特
にご注意ください。
備考
発振子の選択および発振回路定数についてはお客様において発振評価していただくか，発振子メーカに評価
を依頼してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
850
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（1/5）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ハイ・レベル出力電流
略
注1
号
IOH1
条
mA
1端子
P00-P04, P40-P47,
4.0 V≦VDD≦5.5 V
−7.5
mA
P120, P130, P140-P145
2.7 V≦VDD＜4.0 V
−6.0
mA
4.0 V≦VDD≦5.5 V
−12.5
mA
2.7 V≦VDD＜4.0 V
−10.0
mA
4.0 V≦VDD≦5.5 V
−16.0
mA
2.7 V≦VDD＜4.0 V
−14.0
mA
AVREF = VDD
−0.1
mA
−0.1
mA
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
5.0
mA
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
P70-P77, P120, P130,
3.0
mA
4.0 V≦VDD≦5.5 V
10.0
mA
2.7 V≦VDD＜4.0 V
3.0
mA
4.0 V≦VDD≦5.5 V
13.0
mA
2.7 V≦VDD＜4.0 V
10.0
mA
P05, P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
25.0
mA
P50-P57, P60-P67, P70-P77
2.7 V≦VDD＜4.0 V
20.0
mA
4.0 V≦VDD≦5.5 V
38.0
mA
2.7 V≦VDD＜4.0 V
30.0
mA
AVREF = VDD
0.4
mA
0.4
mA
注3
P64-P67, P70-P77
全端子合計
P20-P27
P140-P145
P60-P63
合計
注3
注3
1端子
P121-P124
1端子
1端子
1端子
P00-P04, P40-P47, P120,
P130, P140-P145
合計
注3
全端子合計
IOL2
P20-P27
注3
1端子
P121-P124
注1.
位
−2.0
P30-P33, P50-P57,
IOL1
単
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
P70-P77, P120, P130,
P05, P06, P10-P17,
ロウ・レベル出力電流
MAX.
mA
合計
注2
TYP.
−2.5
P140-P145
IOH2
MIN.
件
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
注3
合計
1端子
VDDから出力端子に流れ出しても，デバイスの動作を保証する電流値です。
2.
出力端子からGNDに流れ込んでも，デバイスの動作を保証する電流値です。
3.
デューティ = 70 %の条件（ある一定の時間をtとすると，電流を出力する時間が0.7×t，電流を出力しない時
間が0.3×tの場合）でのスペックです。デューティ = 70 %以外の端子合計の出力電流は下記の計算式で求め
ることができます。
・IOHのデューティがn %の場合：端子合計の出力電流 =（IOH×0.7）／（n×0.01）
＜計算例＞
デューティ = 50 %, IOH = −10.0 mAの場合
端子合計の出力電流 = （−10.0×0.7）／（50×0.01）= −14.0 mA
ただし，1端子当たりに流せる電流は，デューティによって変わることはありません。また，絶対最大定格以
上の電流は流せません。
備考
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
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851
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（2/5）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
ハイ・レベル入力電圧
VIH1
（フラッシュ・メモリが48 K
バイト以上の製品）
注1
号
条
MIN.
件
P02, P12, P13, P15, P40-P47, P50-P57,
TYP.
MAX.
単
位
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
P64-P67, P121-P124, P144, P145
VIH2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143,
EXCLK, EXCLKS, RESET
VIH3
ハイ・レベル入力電圧
注2
AVREF = VDD
VIH4
P60-P63
0.7VDD
6.0
V
VIH1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
0.7VDD
6.0
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
P121-P124
（フラッシュ・メモリが32 K
バイト以下の製品）
P20-P27
VIH2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141,
EXCLK, EXCLKS, RESET
ロウ・レベル入力電圧
VIH3
P20-P27
VIH4
P60-P63
VIL1
P02, P12, P13, P15, P40-P47, P50-P57,
（フラッシュ・メモリが48 K
バイト以上の製品）
注1
AVREF = VDD
P60-P67, P121-P124, P144, P145
VIL2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143,
EXCLK, EXCLKS, RESET
ロウ・レベル入力電圧
VIL3
P20-P27
VIL1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
（フラッシュ・メモリが32 K
バイト以下の製品）
注2
AVREF = VDD
P60-P63, P121-P124
VIL2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141,
EXCLK, EXCLKS, RESET
ハイ・レベル出力電圧
VIL3
P20-P27
VOH1
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOH1 = −2.5 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
P130, P140-P145
VOH2
P20-P27
AVREF = VDD
VDD−0.7
V
VDD−0.5
V
VDD−0.5
V
VDD−0.5
V
IOH1 = −2.0 mA
AVREF = VDD,
IOH2 = −100 μA
P121-P124
注1.
2.
備考
IOH2 = −100 μA
対応製品：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KD2と78K0/KE2
対応製品：78K0/KB2, 78K0/KC2, フラッシュ・メモリが32 Kバイト以下の78K0/KD2と78K0/KE2
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
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78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（3/5）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ロウ・レベル出力電圧
略
VOL1
号
条
MIN.
件
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOL1 = 5.0 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
IOL1 = 3.0 mA
TYP.
MAX.
単
位
0.7
V
0.7
V
0.4
V
P130, P140-P145
VOL2
P20-P27
AVREF = VDD,
IOL2 = 0.4 mA
VOL3
P121-P124
IOL2 = 0.4 mA
0.4
V
P60-P63
4.0 V≦VDD≦5.5 V,
2.0
V
0.4
V
0.6
V
VI = VDD
3
μA
IOL1 = 10.0 mA
4.0 V≦VDD≦5.5 V,
IOL1 = 3.0 mA
2.7 V≦VDD＜4.0 V,
IOL1 = 3.0 mA
ハイ・レベル入力リーク電流 ILIH1
P00-P06, P10-P17,
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIH2
P20-P27
VI = AVREF, AVREF = VDD
3
μA
ILIH3
P121-P124
VI = VDD I/Oポート・モード
3
μA
（X1, X2, XT1, XT2）
ロウ・レベル入力リーク電流 ILIL1
P00-P06, P10-P17,
OSCモード
VI = VSS
20
μA
−3
μA
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIL2
P20-P27
VI = VSS, AVREF = VDD
−3
μA
ILIL3
P121-P124
VI = VSS
I/Oポート・モード
−3
μA
OSCモード
−20
μA
100
kΩ
（X1, X2, XT1, XT2）
プルアップ抵抗値
RU
VI = VSS
10
FLMD0電源電圧
VIL
通常動作時
0
0.2VDD
V
VIH
セルフ・プログラミング時
0.8VDD
VDD
V
備考
20
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
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853
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（4/5）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
電源電流
注1
略号
IDD1
条
動作モード
MIN.
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 3.0 V
fXH = 5 MHz，VDD = 3.0 V
fRH = 8 MHz，VDD = 5.0 V
注2
注2,3
注2,3
注2,3
HALTモード
MAX.
単位
3.2
7.2
mA
発振子接続
4.5
9.0
mA
方形波入力
1.6
3.7
mA
発振子接続
2.3
5.1
mA
方形波入力
1.5
3.6
mA
発振子接続
2.2
4.2
mA
方形波入力
0.9
2.1
mA
発振子接続
1.3
2.6
mA
1.4
3.3
mA
6
93
μA
注4
fSUB = 32.768 kHz，VDD = 5.0 V
IDD2
TYP.
方形波入力
件
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 5 MHz，VDD = 3.0 V
注5
注2
注2,3
注2,3
方形波入力
発振子接続
15
100
μA
方形波入力
0.8
3.4
mA
発振子接続
2.0
5.8
mA
方形波入力
0.4
1.7
mA
発振子接続
1.0
3.2
mA
方形波入力
0.2
0.85
mA
0.5
1.5
mA
0.4
1.6
mA
方形波入力
3.0
89
μA
発振子接続
12
93
μA
1
60
μA
1
10
μA
発振子接続
fRH = 8 MHz，VDD = 5.0 V
注4
fSUB = 32.768 kHz，VDD = 5.0 V
I
注6
DD3
注5
STOPモード
TA = −40∼＋70 ℃
注1. 内部電源（VDD, EVDD）に流れるトータル電流です。周辺動作電流と入力端子をVDDまたはVSSに固定した状
態での入力リーク電流を含みます。ただし，ポートのプルアップ抵抗と出力電流は含みません。
2. 8 MHz内蔵発振器，240 kHz内蔵発振器，XT1発振回路の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
3. AMPH（クロック動作モード選択レジスタ（OSCCTL）のビット0） = 0設定時。
4. X1発振回路，XT1発振回路，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイマ，
LVI回路に流れる電流は含みません。
5. X1発振回路，8 MHz内蔵発振器，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
6. 240 kHz内蔵発振器，XT1発振回路の動作電流とA/Dコンバータ，ウォッチドッグ・タイマ，LVI回路に流れる
電流は含みません。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周
波数）
2.
fRH
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波
：高速内蔵発振クロック周波数
数）
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78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（5/5）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略号
A/Dコンバータ IADC
注1
条
件
2.7 V≦AVREF≦VDD, ADCS = 1
MIN.
TYP.
MAX.
単位
0.86
2.5
mA
5
13
μA
9
24
μA
動作電流
ウ ォ ッ チ ド ッ IWDT
注2
240 kHz 低速内蔵発振クロック動作時
グ・タイマ動作
電流
LVI動作電流
注3
ILVI
注1. A/Dコンバータ（AVREF）にのみ流れる電流です。動作モードまたはHALTモード時にA/Dコンバータが動作中
の場合，IDD1またはIDD2にIADCを加算した値が，78K0/Kx2マイクロコントローラの電流値となります。
2. ウォッチドッグ・タイマにのみ流れる電流です（240 kHz内蔵発振器の動作電流を含みます）。ウォッチドッ
グ・タイマが動作中の場合，IDD1，IDD2またはIDD3にIWDTを加算した値が，78K0/Kx2マイクロコントローラの電
流値となります。
3. LVI回路にのみ流れる電流です。LVI回路が動作中の場合，IDD1，IDD2またはIDD3にILVIを加算した値が，78K0/Kx2
マイクロコントローラの電流値となります。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周
波数）
2.
fRH
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波
：高速内蔵発振クロック周波数
数）
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78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
AC特性
（1）基本動作（1/2）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
命令サイクル
略
号
TCY
（最小命令実行時間）
条
MIN.
件
TYP.
MAX.
単
位
メイン・シス 従来規格品 4.0 V≦VDD≦5.5 V
0.1
32
μs
テム・クロッ （μ PD78F0 2.7 V≦VDD＜4.0 V
0.2
32
μs
0.1
32
μs
125
μs
ク（fXP ）動 5xx (A2) ）
作
拡張規格品 2.7 V≦VDD≦5.5 V
（μ PD78F0
5xxA (A2) ）
注1
サブシステム・クロック（fSUB）動作
周辺ハードウエア・ク fPRS
ロック周波数
114
122
fPRS = fXH
従 来 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
（XSEL =
2.7 V≦VDD＜4.0 V
10
MHz
拡 張 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
20
MHz
8.4
MHz
20.0
MHz
10.0
MHz
20.0
MHz
1）
（μ PD78F0
5xx (A2) ）
（μ PD78F0
2.7 V≦VDD＜4.0 V
5xxA (A2) ） 注2
fPRS = fRH
2.7 V≦VDD≦5.5 V
7.6
（XSEL = 0）
外 部 メ イ ン ・ シ ス テ fEXCLK
ム・クロック周波数
従来規格品
（μ PD78F05xx (A2) ）
拡張規格品
4.0 V≦VDD≦5.5 V
1.0
2.7 V≦VDD＜4.0 V
1.0
2.7 V≦VDD≦5.5 V
1.0
注3
注3
注3
（μ PD78F05xxA (A2) ）
外部メイン・システム・ tEXCLKH, 従来規格品
4.0 V≦VDD≦5.5 V
24
ns
クロック入力ハイ／ロ tEXCLKL （μ PD78F05xx (A2) ）
2.7 V≦VDD＜4.0 V
48
ns
ウ・レベル幅
2.7 V≦VDD≦5.5 V
24
ns
拡張規格品
（μ PD78F05xxA (A2) ）
注1. 78K0/KB2には，サブシステム・クロックはありません。
2. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fXH/2（10 MHz）以下
にしてください。ただし乗除算器回路については，fXH（20 MHz）での動作が可能です。
3. オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
856
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（1）基本動作（2/2）
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
号
条
件
外部サブシステム・ク fEXCLKS
ロック周波数
MIN.
TYP.
MAX.
32
32.768
35
単
位
kHz
注1
外部サブシステム・ク tEXCLKSH,
μs
12
ロ ッ ク 入 力 ハ イ ， ロ tEXCLKSL
注1
ウ・レベル幅
TI000, TI010, TI001,
tTIH0,
TI011入力ハイ・レベル tTIL0
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
注2
μs
注2
μs
2/fsam＋0.1
2/fsam＋0.2
幅，ロウ・レベル幅
TI50, TI51入力周波数
fTI5
TI50, TI51入力ハイ・レ tTIH5,
10
MHz
50
ns
1
μs
250
ns
10
μs
ベル幅，ロウ・レベル幅 tTIL5
割り込み入力ハイ・レベ tINTH,
ル幅，ロウ・レベル幅
tINTL
キ ー 割 り 込 み 入 力 ロ tKR
ウ・レベル幅
RESETロウ・レベル幅
tRSL
注1. 78K0/KB2には，サブシステム・クロックはありません。
2. プリスケーラ・モード・レジスタ00, 01（PRM00, PRM01）のビット0, 1（PRM000, PRM001またはPRM010,
PRM011）により，fsam = fPRS, fPRS/4, fPRS/256またはfPRS, fPRS/16, fPRS/64の選択が可能です。ただし，カウント・
クロックとしてTI000, TI001有効エッジを選択した場合は，fsam = fPRSとなります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
857
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
TCY vs VDD（メイン・システム・クロック動作時）
①
従来規格品（μ PD78F05xx (A2) ）
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
3.0
4.0
5.0 5.5 6.0
2.7
電源電圧 VDD［V］
②
拡張規格品（μ PD78F05xxA (A2) ）
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
1.8
3.0
4.0
5.0 5.5 6.0
2.7
電源電圧 VDD［V］
R01UH0008JJ0401 Rev.4.01
2010.07.15
858
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
ACタイミング測定点
VIH
VIL
VIH
測定点
VIL
外部メイン・システム・クロック・タイミング，外部サブシステム・クロック・タイミング
1/fEXCLK
tEXCLKL
tEXCLKH
0.8VDD（MIN.）
EXCLK
0.2VDD（MAX.）
1/fEXCLKS
tEXCLKSL
EXCLKS
R01UH0008JJ0401 Rev.4.01
2010.07.15
tEXCLKSH
0.8VDD（MIN.）
0.2VDD（MAX.）
859
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
TIタイミング
tTIH0
tTIL0
TI000, TI010, TI001, TI011
1/fTI5
tTIL5
tTIH5
TI50, TI51
割り込み要求入力タイミング
tINTH
tINTL
INTP0-INTP7
キー割り込み入力タイミング
tKR
KR0-KR7
RESET入力タイミング
tRSL
RESET
R01UH0008JJ0401 Rev.4.01
2010.07.15
860
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（2）シリアル・インタフェース
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
（a）UART6（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（b）UART0（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（c）IIC0
項
目
略
SCL0クロック周波数
号
条件
標準モード
高速モード
単位
MIN.
MAX.
MIN.
MAX.
0
100
0
400
kHz
4.7
−
0.6
−
μs
4.0
−
0.6
−
μs
内部クロック動作
4.7
−
1.3
−
μs
EXSCL0クロック（6.4 MHz）動作
4.7
−
1.25
−
μs
fSCL
リスタート・コンディションのセット tSU：STA
アップ時間
ホールド時間
注1
tHD：STA
SCL0 = ”L”のホールド・タイム
tLOW
SCL0 = ”H”のホールド・タイム
tHIGH
データ・セットアップ時間（受信時） tSU：DAT
データ・ホールド時間（送信時）
注2
tHD：DAT fW = fXH/2
N
または
fW = fEXSCL0選択時
N
ストップ・コンディションのセットア tSU：STO
−
0.6
−
μs
−
100
−
ns
0
3.45
0
注3
注3
fW = fRH/2 選択時
4.0
250
0.9
注4
1.00
μs
注5
0
3.45
0
1.05
μs
4.0
−
0.6
−
μs
4.7
−
1.3
−
μs
ップ時間
バス・フリー時間
tBUF
注1. スタート／リスタート・コンディション時は，この期間のあと，最初のクロック・パルスが生成されます。
2. tHD：DATの最大値（MAX.）は，通常転送時の数値であり，ACK（アクノリッジ）タイミングでは，ウエイトが
かかります。
3. fWは，IICCLレジスタとIICX0レジスタで選択したIIC0の転送クロックを示します。
4. fW≧4.4 MHz選択時
5. fW＜4.4 MHz選択時
R01UH0008JJ0401 Rev.4.01
2010.07.15
861
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（d）CSI1n（マスタ・モード，SCK1n…内部クロック出力）
項
目
SCK1nサイクル・タイム
SCK1nハイ，ロウ・レベル幅
SI1nセットアップ時間
略
号
tKCY1
tKH1,
MIN.
件
4.0 V≦VDD≦5.5 V
200
2.7 V≦VDD＜4.0 V
400
4.0 V≦VDD≦5.5 V
TYP.
MAX.
単
位
ns
ns
注1
tKCY1/2−20
ns
注1
tKL1
2.7 V≦VDD＜4.0 V
tSIK1
4.0 V≦VDD≦5.5 V
70
ns
2.7 V≦VDD＜4.0 V
100
ns
30
ns
（対SCK1n↑）
SI1nホールド時間
条
tKCY1/2−30
tKSI1
ns
（対SCK1n↑）
注2
SCK1n↓→SO1n出力遅延時間 tKSO1
注1.
C = 50 pF
40
ns
2.
高速システム・クロック（fXH）使用時の数値です。
Cは，SCK1n, SO1n出力ラインの負荷容量です。
（e）CSI1n（スレーブ・モード，SCK1n…外部クロック入力）
項
目
略
号
条
件
MIN.
TYP.
MAX.
単
位
SCK1nサイクル・タイム
tKCY2
400
ns
SCK1nハイ，ロウ・レベル幅
tKH2,
tKCY2/2
ns
tSIK2
80
ns
tKSI2
50
ns
tKL2
SI1nセットアップ時間
（対SCK1n↑）
SI1nホールド時間
（対SCK1n↑）
SCK1n↓→SO1n出力遅延時間 tKSO2
注
C = 50 pF
120
ns
Cは，SO1n出力ラインの負荷容量です。
注
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
862
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（f）CSIA0（マスタ・モード，SCKA0…内部クロック出力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
略
tKCY3
tKH3,
号
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
4.0 V≦VDD≦5.5 V
tKCY3/2−
ns
tKL3
50
2.7 V≦VDD＜4.0 V
tKCY3/2−
ns
100
SIA0セットアップ時間
tSIK3
100
ns
tKSI3
300
ns
（対SCKA0↑）
SIA0ホールド時間
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
SCKA0↑→STB0↑
tKSO3
C = 100 pF
注
4.0 V≦VDD≦5.5 V
200
ns
2.7 V≦VDD＜4.0 V
300
ns
tSBD
tKCY3/2−
ns
100
ストローブ信号ハイ・レベル幅 tSBW
ビジィ信号セットアップ時間
4.0 V≦VDD≦5.5 V
tKCY3−30
ns
2.7 V≦VDD＜4.0 V
tKCY3−60
ns
tBYS
100
ns
tBYH
100
ns
（対ビジィ信号検出タイミング）
ビジィ信号ホールド時間
（対ビジィ信号検出タイミング）
ビジィ・インアクティブ→SCKA0↓ tSPS
4.0 V≦VDD≦5.5 V
2tKCY3＋
ns
100
2.7 V≦VDD＜4.0 V
2tKCY3＋
ns
150
注
Cは，SCKA0, SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
863
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（g）CSIA0（スレーブ・モード，SCKA0…外部クロック入力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
SIA0セットアップ時間
略
号
tKCY4
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
tKH4,
4.0 V≦VDD≦5.5 V
300
ns
tKL4
2.7 V≦VDD＜4.0 V
600
ns
tSIK4
100
ns
tKSI4
2/fW＋
ns
（対SCKA0↑）
SIA0ホールド時間
100
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
tKSO4
C = 100 pF
4.0 V≦VDD≦5.5 V
注2
注1
2/fW＋
100
2.7 V≦VDD＜4.0 V
2/fW＋
200
SCKA0立ち上がり，立ち下がり時間 tR4, tF4
注1.
2.
ns
注1
ns
注1
1000
ns
fWは，CSIS0レジスタで選択したCSIA0の基本クロックを示します。
Cは，SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
864
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
シリアル転送タイミング（1/2）
IIC0：
tLOW
SCL0
tHD：DAT
tHIGH
tHD：STA
tSU：STA
tHD：STA
tSU：STO
tSU：DAT
SDA0
tBUF
ストップ・
スタート・
コンディション コンディション
リスタート・
コンディション
ストップ・
コンディション
CSI1n：
tKCYm
tKLm
tKHm
SCK1n
tSIKm
SI1n
tKSIm
入力データ
tKSOm
出力データ
SO1n
備考
m = 1, 2
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
865
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
シリアル転送タイミング（2/2）
CSIA0：
SOA0
D2
SIA0
D1
D2
D0
D1
D7
D0
D7
tKSI3, 4
tSIK3, 4
tKH3, 4
tKSO3, 4
tF4
SCKA0
tR4
tKL3, 4
tKCY3, 4
tSBD
tSBW
STB0
CSIA0（ビジィ処理）：
SCKA0
7
8
9注
10注
tBYS
10＋n注
tBYH
1
tSPS
BUSY0
（アクティブ・ハイ）
注
ここでは実際にはロウ・レベルになりませんが，タイミング規定のためこのように表記してあります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
866
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
A/Dコンバータ特性
（TA = −40∼＋110 ℃，2.7 V≦AVREF≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
項
目
略
条
件
MIN.
RES
分解能
総合誤差
号
注1,
2
AINL
tCONV
変換時間
TYP.
MAX.
単
位
10
bit
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
6.1
36.7
μs
2.7 V≦AVREF＜4.0 V
12.2
36.7
μs
4.0 V≦AVREF≦5.5 V
6.1
66.6
μs
2.7 V≦AVREF＜4.0 V
12.2
66.6
μs
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±2.5
LSB
2.7 V≦AVREF＜4.0 V
±4.5
LSB
4.0 V≦AVREF≦5.5 V
±1.5
LSB
±2.0
LSB
AVREF
V
従来規格品
（μ PD78F05xx
(A2)）
拡張規格品
（μ PD78F05xxA
(A2)）
ゼロスケール誤差
フルスケール誤差
積分直線性誤差
微分直線性誤差
注1,
注1,
2
2
注1
注1
EZS
EFS
ILE
DLE
2.7 V≦AVREF＜4.0 V
アナログ入力電圧
VAIN
AVSS
注 1． 量子化誤差（±1/2 LSB）を含みません。
2． フルスケール値に対する比率（%FSR）で表します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
867
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
1.59 V POC回路特性（TA = −40∼＋110 ℃，VSS = EVSS = 0 V）
項
目
略
検出電圧
VPOC
電源電圧立ち上がり傾き
tPTH
最小パルス幅
tPW
号
条
件
VDD：0 V→VPOCの変化傾き
MIN.
TYP.
MAX.
1.44
1.59
1.74
単
位
V
0.5
V/ms
200
μs
1.59 V POC回路タイミング
電源電圧
（VDD）
検出電圧 (MAX.)
検出電圧 (TYP.)
検出電圧 (MIN.)
tPW
tPTH
時間
R01UH0008JJ0401 Rev.4.01
2010.07.15
868
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
電源電圧立ち上げ時間（TA = −40∼＋110 ℃，VSS = EVSS = 0 V）
項
目
略
2.7 V（VDD（MIN.））までの
tPUP1
号
条
MIN.
件
TYP.
POCMODE（オプション・バイト）= 0，
MAX.
単
位
3.6
ms
1.9
ms
RESET入力未使用時
立ち上げ最大時間
（VDD：0 V→2.7 V）
2.7 V（VDD（MIN.））までの
tPUP2
POCMODE（オプション・バイト）= 0，
RESET入力使用時
立ち上げ最大時間
（RESET入力解除→VDD：2.7 V）
電源電圧立ち上げのタイミング
・RESET端子入力使用時
・RESET端子入力未使用時
電源電圧
（VDD）
電源電圧
（VDD）
2.7 V
2.7 V
VPOC
時間
時間
tPUP1
RESET端子
tPUP2
2.7 V POC回路特性（TA = −40∼＋110 ℃，VSS = EVSS = 0 V）
項
目
電源電圧投入時検出電圧
備考
略
号
VDDPOC
条
件
POCMODE（オプション・バイト） = 1
MIN.
TYP.
MAX.
2.50
2.70
2.90
単
位
V
POC回路の動作は，POCMODE（オプション・バイト）の設定により，次のようになります。
オプション・バイトの設定
POCMODE = 0
POCモード
1.59 Vモード動作
動
作
電源投入からVPOC = 1.59 V (TYP.) に達するまでリセット状態
になり，VPOCを越えるとリセットが解除されます。その後，電
源投入時と同様に，VPOCでPOC検出が行われます。
POCMODE = 0の場合，tPUP1またはtPUP2の時間で電源電圧を立
ち上げる必要があります。
POCMODE = 1
2.7 V/1.59 Vモード
電源投入からVDDPOC = 2.7 V (TYP.) に達するまでリセット状態
動作
になり，VDDPOCを越えるとリセットが解除されます。その後，
VDDPOCでのPOC検出は行われず，VPOC = 1.59 V (TYP.) でPOC
検出が行われます。
電源投入から1.8 Vに達するまでの電圧の立ち上がりが，
tPTHよりも緩やかな場合，2.7 V/1.59 V POCモードの使用を推奨
します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
869
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
LVI回路特性（TA = −40∼＋110 ℃，VPOC≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = 0 V）
項
目
検出電圧 電源電圧レベル
外部入力端子
注1
最小パルス幅
動作安定待ち時間
注1.
2.
備考
MIN.
TYP.
MAX.
VLVI0
4.14
4.24
4.34
V
VLVI1
3.99
4.09
4.19
V
VLVI2
3.83
3.93
4.03
V
VLVI3
3.68
3.78
3.88
V
VLVI4
3.52
3.62
3.72
V
VLVI5
3.37
3.47
3.57
V
VLVI6
3.22
3.32
3.42
V
VLVI7
3.06
3.16
3.26
V
VLVI8
2.91
3.01
3.11
V
VLVI9
2.75
2.85
2.95
V
1.11
1.21
1.31
V
略
注2
号
EXLVI
条
件
EXLVI＜VDD, 2.7 V≦VDD≦5.5 V
単
位
tLW
200
μs
tLWAIT
10
μs
EXLVI/P120/INTP0端子を使用します。
低電圧検出レジスタ（LVIM）のビット7（LVION）に1を設定してから動作が安定するまでの時間です。
VLVI（n−1）＞VLVIn：n = 1-9
LVI回路タイミング
電源電圧
（VDD）
検出電圧（MAX.）
検出電圧（TYP.）
検出電圧（MIN.）
tLW
tLWAIT
LVION
R01UH0008JJ0401 Rev.4.01
2010.07.15
1
時間
870
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
データ・メモリSTOPモード低電源電圧データ保持特性（TA = −40∼＋110 ℃）
項
目
略
条
件
VDDDR
データ保持電源電圧
注
号
MIN.
1.44
注
TYP.
MAX.
単
5.5
位
V
POC検出電圧に依存します。電圧降下時，POCリセットがかかるまではデータを保持しますが，POCリセット
がかかった場合のデータは保持されません。
STOPモード
動作モード
データ保持モード
VDD
VDDDR
STOP命令実行
スタンバイ・リリース信号
（割り込み要求）
R01UH0008JJ0401 Rev.4.01
2010.07.15
871
78 K0/Kx2
注意
第 32 章
電気的特性（(A2) 水準品：TA = −40∼＋110 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
フラッシュ・メモリ・プログラミング特性
（TA = −40∼＋110 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
・基本特性
項
目
略
号
条
MIN.
件
MAX.
4.5
14.0
mA
単
位
VDD電源電流
IDD
消去時間 全ブロック
Teraca
20
200
ms
Terasa
20
200
ms
Twrwa
10
100
μs
注1,
2
ブロック単位
書き込み時間
（8ビット単位）
fXP = 10 MHz（TYP.）, 20 MHz（MAX.）
TYP.
注1
1チップあたりの書き
Cerwr
消 去 1 回 ＋ 拡張規格品 フラッシュ・メモリ・ 保持
1000
回
10000
回
100
回
消去後の書（μ PD78F0 プログラマ使用時およ 15年
換え回数
き 込 み 1 回 5xxA (A2) ） び当社提供のライブラ
注4
= 書き換え
リ
回数1回と
ラム更新用途
注3
する
。
を使用時，プログ
当 社 提 供 の EEPROM 保持
エミュレーション・ラ 5年
イブラリ
注5
使用時，書
き換えROMサイズ：4
Kバイト，データ更新
用途
拡張規格品 上記以外の条件注6
（μ PD78F0
保持
10年
5xxA (A2) ）
従来規格品
（μ PD78F0
5xx (A2) ）
注1. フラッシュ・メモリの特性です。専用フラッシュ・メモリ・プログラマ
PG-FP4, PG-FP5使用時，およびセ
ルフ・プログラミング時の書き換え時間につきましては，表27−12∼表27−14を参照してください。
2. 消去前のプリライトおよび消去ベリファイ時間（ライトバック時間）は含まれません。
3. 出荷品に対する初回書き込み時では，「消去→書き込み」の場合も，「書き込みのみ」の場合も書き換え1回
となります。
4. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
ユーザーズ・マニュアル（資料番号：U17516J）」
で指定されるサンプル・ライブラリを除きます。
5. 「78K0/Kx2
EEPROMエミュレーション
アプリケーション・ノート（資料番号：U17517J）」で指定され
るサンプル・プログラムを除きます。
6. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
で指定されるサンプル・ライブラリ，および「78K0/Kx2
ユーザーズ・マニュアル（資料番号：U17516J）」
EEPROMエミュレーション
アプリケーション・
ノート（資料番号：U17517J）」で指定されるサンプル・プログラム使用時を含みます。
備考1.
fXP：メイン・システム・クロック発振周波数
2. シリアル書き込みオペレーション特性につきましては，78K0/Kx2
アプリケーション・ノート
フラッシ
ュ・メモリ・プログラミング（プログラマ編）（U17739J）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
872
78 K0/Kx2
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
第33章 電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
対象製品
78K0/KB2
78K0/KC2
78K0/KD2
78K0/KE2
78K0/KF2
従来規格品
拡張規格品
μ PD78F0500 (A2), 78F0501 (A2), 78F0502 (A2),
μ PD78F0500A (A2), 78F0501A (A2), 78F0502A (A2),
78F0503 (A2)
78F0503A (A2)
μ PD78F0511 (A2), 78F0512 (A2), 78F0513 (A2),
μ PD78F0511A (A2), 78F0512A (A2), 78F0513A (A2),
78F0514 (A2), 78F0515 (A2)
78F0514A (A2), 78F0515A (A2)
μ PD78F0521 (A2), 78F0522 (A2), 78F0523 (A2),
μ PD78F0521A (A2), 78F0522A (A2), 78F0523A (A2),
78F0524 (A2), 78F0525 (A2), 78F0526 (A2),
78F0524A (A2), 78F0525A (A2), 78F0526A (A2),
78F0527 (A2)
78F0527A (A2)
μ PD78F0531 (A2), 78F0532 (A2), 78F0533 (A2),
μ PD78F0531A (A2), 78F0532A (A2), 78F0533A (A2),
78F0534 (A2), 78F0535 (A2), 78F0536 (A2),
78F0534A (A2), 78F0535A (A2), 78F0536A (A2),
78F0537 (A2)
78F0537A (A2)
μ PD78F0544 (A2), 78F0545 (A2), 78F0546 (A2),
μ PD78F0544A (A2), 78F0545A (A2), 78F0546A (A2),
78F0547 (A2)
78F0547A (A2)
次の項目については，従来規格品（μ PD78F05xx (A2) ）と拡張規格品（μ PD78F05xxA (A2) ）とで分けて記載
しています。
・X1クロック発振周波数（X1発振回路特性）
・命令サイクル，周辺ハードウエア・クロック周波数，外部メイン・システム・クロック周波数，外部メイン・
システム・クロック入力ハイ／ロウ・レベル幅（AC特性の（1）基本動作）
・A/D変換時間（A/Dコンバータ特性）
・1チップあたりの書き換え回数（フラッシュ・メモリ・プログラミング特性）
注意
製品により，搭載している端子が次のように異なります。
（1）ポート機能
ポート
78K0/KB2
78K0/KC2
30/36ピン
ポート0
P00, P01
ポート1
P10-P17
ポート2
P20-P23
ポート3
P30-P33
ポート4
38ピン
ポート7
ポート12
48ピン
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
P00-P03
P20-P25
−
P60, P61
−
P120-P122
P00-P06
P20-P27
P40, P41
−
ポート5
ポート6
44ピン
78K0/KD2
P40-P43
P40-P47
P50-P53
P50-P57
P60-P63
P70, P71
P60-P67
P70-P73
P70-P75
P70-P77
P120-P124
ポート13
−
P130
ポート14
−
P140
P140, P141
P140-P145
（次ページに，続きの表があります）
R01UH0008JJ0401 Rev.4.01
2010.07.15
873
78 K0/Kx2
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
（2）ポート以外の機能
機 能
78K0/KB2
78K0/KC2
30/36ピン
電源，グランド
VDD, EVDD
VSS, EVSS
38ピン
注1
注
1
44ピン
48ピン
78K0/KD2
78K0/KE2
78K0/KF2
52ピン
64ピン
80ピン
, VDD, AVREF, VSS, AVSS
VDD, EVDD, VSS, EVSS, AVREF,
,
AVSS
AVREF, AVSS,
レギュレータ
REGC
リセット
RESET
クロック発振
X1, X2, EXCLK
フラッシュ書き込み
FLMD0
割り込み
INTP0-INTP5
タイマ
キー割り込み
TM00
−
X1, X2, XT1, XT2, EXCLK, EXCLKS
INTP0-INTP6
KR0, KR1
KR0-KR3
INTP0-INTP7
KR0-KR7
TI000, TI010, TO00
TM01
注2
シリアル・インタフェース
TM50
TI50, TO50
TM51
TI51, TO51
TMH0
TOH0
TMH1
TOH1
UART0
RxD0, TxD0
UART6
RxD6, TxD6
IIC0
SCL0, SDA0
CSI10
SCK10, SI10, SO10
注2
注2
注2
注2
TI001 , TI011 , TO01
−
SCL0, SDA0, EXSCL0
CSI11
注2
SCK11 , SI11 , SO11 ,
−
SSI11
CSIA0
注2
SCKA0, SIA0,
−
SOA0, BUSY0,
STB0
A/Dコンバータ
ANI0-ANI3
クロック出力
ANI0-ANI5
注1.
2.
PCL
−
ブザー出力
LVI回路
ANI0-ANI7
−
BUZ
EXLVI
30ピン製品には搭載していません。
フラッシュ・メモリが32 Kバイト以下の78K0/KE2の製品には搭載していません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
874
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
絶対最大定格（TA = 25 ℃）（1/2）
項
目
電源電圧
略
号
条
件
定
単
位
VDD
−0.5∼＋6.5
V
EVDD
−0.5∼＋6.5
V
VSS
−0.5∼＋0.3
V
EVSS
−0.5∼＋0.3
AVREF
−0.5∼VDD＋0.3
AVSS
REGC端子入力電圧
格
VIREGC
V
注
V
−0.5∼＋0.3
V
−0.5∼＋3.6
V
かつ−0.5∼VDD
入力電圧
VI1
P00-P06, P10-P17, P20-P27, P30-P33,
−0.3∼VDD＋0.3
注
V
P40-P47, P50-P57, P64-P67, P70-P77,
P120-P124, P140-P145, X1, X2, XT1, XT2,
RESET, FLMD0
VI2
出力電圧
アナログ入力電圧
P60-P63（N-chオープン・ドレーン）
VO
VAN
V
−0.3∼＋6.5
−0.3∼VDD＋0.3
注
V
注
ANI0-ANI7
−0.3∼AVREF＋0.3
かつ−0.3∼VDD＋0.3
V
注
6.5 V以下であること。
注
注意
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つま
り絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態で，
製品をご使用ください。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
875
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
絶対最大定格（TA = 25 ℃）（2/2）
項
目
ハイ・レベル出力電流
略
IOH
号
条
1端子
件
P00-P06, P10-P17, P30-P33,
定
格
単
位
−10
mA
−25
mA
−55
mA
−0.5
mA
−2
mA
−1
mA
−4
mA
30
mA
60
mA
140
mA
P20-P27
1
mA
5
mA
P121-P124
4
mA
10
mA
P40-P47, P50-P57, P64-P67,
P70-P77, P120, P130,
P140-P145
端子合計 P00-P04, P40-P47, P120, P130,
−80 mA P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P64-P67, P70-P77
1端子
P20-P27
端子合計
1端子
P121-P124
端子合計
ロウ・レベル出力電流
IOL
1端子
P00-P06, P10-P17, P30-P33,
P40-P47, P50-P57, P60-P67,
P70-P77, P120, P130,
P140-P145
端子合計 P00-P04, P40-P47, P120,
200 mA
P130, P140-P145
P05, P06, P10-P17, P30-P33,
P50-P57, P60-P67, P70-P77
1端子
端子合計
1端子
端子合計
動作周囲温度
TA
−40∼＋125
℃
保存温度
Tstg
−65∼＋150
℃
注意1.
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう恐れがあります。つ
まり絶対最大定格とは，製品に物理的な損傷を与えかねない定格値です。必ずこの定格値を越えない状態
で，製品をご使用ください。
2.
1端子当たりに流すことができる電流値は，1端子当たりの電流値と端子合計の電流値の両方の値を満たす
必要があります。
備考
特に指定がないかぎり，兼用端子の特性はポート端子の特性と同じです。
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876
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
X1発振回路特性
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
セラミック発振子，
推奨回路
VSS X1
X2
水晶振動子
項
目
X1クロック
従来規格品
発 振 周 波 数 （μ PD78F05xx
注1
（fX）
C1
条
C2
件
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
MIN.
注2
1.0
注2
1.0
TYP. MAX.
単位
20.0
MHz
10.0
MHz
20.0
MHz
(A2) ）
拡張規格品（μ PD78F05xxA (A2) ）
注2
1.0
注1.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
2.
オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
注意1. X1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線し
てください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
リセット解除後は，高速内蔵発振クロックによりCPUが起動されるため，X1クロックの発振安定時間は発
振安定時間カウンタ状態レジスタ（OSTC）でユーザにて確認してください。また使用する発振子で発振安
定時間を十分に評価してから，OSTCレジスタ，発振安定時間選択レジスタ（OSTS）の発振安定時間を決
定してください。
備考
発振子の選択および発振回路定数についてはお客様において発振評価していただくか，発振子メーカに評価
を依頼してください。
R01UH0008JJ0401 Rev.4.01
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877
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
内蔵発振回路特性
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
項
8 MHz 内蔵発振器
目
条
件
高速内 蔵発振 クロック RSTS = 1
注
RSTS = 0
周波数（fRH）
240 kHz 内蔵発振器
低速内 蔵発振 クロック
MIN.
TYP.
MAX.
単位
7.6
8.0
8.46
MHz
2.48
5.6
9.86
MHz
216
240
264
kHz
MIN.
TYP.
MAX.
単位
32
32.768
35
kHz
周波数（fRL）
注
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
RSTS：内蔵発振モード・レジスタ（RCM）のビット7
備考
XT1発振回路特性注1
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
発振子
推奨回路
項
目
XT1 ク ロ ッ ク 発 振 周
水晶振動子
条
件
注2
VSS XT2
XT1
波数（fXT）
Rd
C4
C3
78K0/KB2には，XT1発振回路はありません。
注1.
2.
発振回路の特性だけを示すものです。命令実行時間は，AC特性を参照してください。
注意1. XT1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部分を次のように配線
してください。
・配線は極力短くする。
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
2.
XT1発振回路は，低消費電力にするために増幅度の低い回路になっており，ノイズによる誤動作がX1発振
回路よりも起こりやすくなっています。したがって，XT1クロックを使用する場合は，配線方法について特
にご注意ください。
備考
発振子の選択および発振回路定数についてはお客様において発振評価していただくか，発振子メーカに評価
を依頼してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
878
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（1/5）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ハイ・レベル出力電流
略
注1
号
IOH1
条
mA
1端子
P00-P04, P40-P47,
4.0 V≦VDD≦5.5 V
−6.0
mA
P120, P130, P140-P145
2.7 V≦VDD＜4.0 V
−4.0
mA
4.0 V≦VDD≦5.5 V
−10.0
mA
2.7 V≦VDD＜4.0 V
−8.0
mA
4.0 V≦VDD≦5.5 V
−14.0
mA
2.7 V≦VDD＜4.0 V
−12.0
mA
AVREF = VDD
−0.1
mA
−0.1
mA
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
4.0
mA
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
P70-P77, P120, P130,
2.0
mA
4.0 V≦VDD≦5.5 V
8.0
mA
2.7 V≦VDD＜4.0 V
2.0
mA
4.0 V≦VDD≦5.5 V
10.0
mA
2.7 V≦VDD＜4.0 V
8.0
mA
P05, P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
20.0
mA
P50-P57, P60-P67, P70-P77
2.7 V≦VDD＜4.0 V
16.0
mA
4.0 V≦VDD≦5.5 V
30.0
mA
2.7 V≦VDD＜4.0 V
24.0
mA
AVREF = VDD
0.4
mA
0.4
mA
注3
P64-P67, P70-P77
全端子合計
P20-P27
P140-P145
P60-P63
合計
注3
注3
1端子
P121-P124
1端子
1端子
1端子
P00-P04, P40-P47, P120,
P130, P140-P145
合計
注3
全端子合計
IOL2
P20-P27
注3
1端子
P121-P124
注1.
位
−1.0
P30-P33, P50-P57,
IOL1
単
P40-P47, P50-P57, P64-P67, 2.7 V≦VDD＜4.0 V
P70-P77, P120, P130,
P05, P06, P10-P17,
ロウ・レベル出力電流
MAX.
mA
合計
注2
TYP.
−1.5
P140-P145
IOH2
MIN.
件
P00-P06, P10-P17, P30-P33, 4.0 V≦VDD≦5.5 V
注3
合計
1端子
VDDから出力端子に流れ出しても，デバイスの動作を保証する電流値です。
2.
出力端子からGNDに流れ込んでも，デバイスの動作を保証する電流値です。
3.
デューティ = 70 %の条件（ある一定の時間をtとすると，電流を出力する時間が0.7×t，電流を出力しない時
間が0.3×tの場合）でのスペックです。デューティ = 70 %以外の端子合計の出力電流は下記の計算式で求め
ることができます。
・IOHのデューティがn %の場合：端子合計の出力電流 =（IOH×0.7）／（n×0.01）
＜計算例＞
デューティ = 50 %, IOH = −10.0 mAの場合
端子合計の出力電流 = （−10.0×0.7）／（50×0.01）= −14.0 mA
ただし，1端子当たりに流せる電流は，デューティによって変わることはありません。また，絶対最大定格以
上の電流は流せません。
備考
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
879
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（2/5）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
ハイ・レベル入力電圧
VIH1
（フラッシュ・メモリが48 K
バイト以上の製品）
注1
号
条
MIN.
件
P02, P12, P13, P15, P40-P47, P50-P57,
TYP.
MAX.
単
位
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
P64-P67, P121-P124, P144, P145
VIH2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143,
EXCLK, EXCLKS, RESET
VIH3
ハイ・レベル入力電圧
注2
AVREF = VDD
VIH4
P60-P63
0.7VDD
6.0
V
VIH1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
0.7VDD
VDD
V
0.8VDD
VDD
V
0.7AVREF
AVREF
V
0.7VDD
6.0
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
0
0.3VDD
V
0
0.2VDD
V
0
0.3AVREF
V
P121-P124
（フラッシュ・メモリが32 K
バイト以下の製品）
P20-P27
VIH2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141,
EXCLK, EXCLKS, RESET
ロウ・レベル入力電圧
VIH3
P20-P27
VIH4
P60-P63
VIL1
P02, P12, P13, P15, P40-P47, P50-P57,
（フラッシュ・メモリが48 K
バイト以上の製品）
注1
AVREF = VDD
P60-P67, P121-P124, P144, P145
VIL2
P00, P01, P03-P06, P10, P11, P14, P16, P17,
P30-P33, P70-P77, P120, P140-P143,
EXCLK, EXCLKS, RESET
ロウ・レベル入力電圧
VIL3
P20-P27
VIL1
P02-P06, P12, P13, P15, P40-P43, P50-P53,
（フラッシュ・メモリが32 K
バイト以下の製品）
注2
AVREF = VDD
P60-P63, P121-P124
VIL2
P00, P01, P10, P11, P14, P16, P17, P30-P33,
P70-P77, P120, P140, P141,
EXCLK, EXCLKS, RESET
ハイ・レベル出力電圧
VIL3
P20-P27
VOH1
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOH1 = −1.5 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
P130, P140-P145
VOH2
P20-P27
AVREF = VDD
VDD−0.7
V
VDD−0.5
V
VDD−0.5
V
VDD−0.5
V
IOH1 = −1.0 mA
AVREF = VDD,
IOH2 = −100 μ A
P121-P124
注1.
2.
備考
IOH2 = −100 μ A
対応製品：78K0/KF2, フラッシュ・メモリが48 Kバイト以上の78K0/KD2と78K0/KE2
対応製品：78K0/KB2, 78K0/KC2, フラッシュ・メモリが32 Kバイト以下の78K0/KD2と78K0/KE2
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
880
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（3/5）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
ロウ・レベル出力電圧
略
VOL1
号
条
MIN.
件
P00-P06, P10-P17,
4.0 V≦VDD≦5.5 V,
P30-P33, P40-P47,
IOL1 = 4.0 mA
P50-P57, P64-P67,
2.7 V≦VDD＜4.0 V,
P70-P77, P120,
TYP.
MAX.
単
位
0.7
V
0.7
V
0.4
V
IOL1 = 2.0 mA
P130, P140-P145
VOL2
P20-P27
AVREF = VDD,
IOL2 = 0.4 mA
VOL3
P121-P124
IOL2 = 0.4 mA
0.4
V
P60-P63
4.0 V≦VDD≦5.5 V,
2.0
V
0.6
V
0.6
V
VI = VDD
5
μA
P20-P27
VI = AVREF, AVREF = VDD
5
μA
P121-P124
VI = VDD I/Oポート・モード
IOL1 = 8.0 mA
4.0 V≦VDD≦5.5 V,
IOL1 = 2.0 mA
2.7 V≦VDD＜4.0 V,
IOL1 = 2.0 mA
ハイ・レベル入力リーク電流 ILIH1
P00-P06, P10-P17,
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIH2
ILIH3
5
μA
20
μA
VI = VSS
−5
μA
P20-P27
VI = VSS, AVREF = VDD
−5
μA
P121-P124
VI = VSS
I/Oポート・モード
−5
μA
OSCモード
−20
μA
（X1, X2, XT1, XT2）
ロウ・レベル入力リーク電流 ILIL1
P00-P06, P10-P17,
OSCモード
P30-P33, P40-P47,
P50-P57, P60-P67,
P70-P77, P120,
P140-P145,
FLMD0, RESET
ILIL2
ILIL3
（X1, X2, XT1, XT2）
プルアップ抵抗値
RU
VI = VSS
10
100
kΩ
FLMD0電源電圧
VIL
通常動作時
0
0.2VDD
V
VIH
セルフ・プログラミング時
0.8VDD
VDD
V
備考
20
特に指定のないかぎり，兼用端子の特性はポート端子の特性と同じです。
R01UH0008JJ0401 Rev.4.01
2010.07.15
881
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（4/5）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
電源電流
注1
略号
IDD1
条
動作モード
MIN.
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 3.0 V
fXH = 5 MHz，VDD = 3.0 V
fRH = 8 MHz，VDD = 5.0 V
注2
注2,3
注2,3
注2,3
HALTモード
fXH = 20 MHz，VDD = 5.0 V
fXH = 10 MHz，VDD = 5.0 V
fXH = 5 MHz，VDD = 3.0 V
fRH = 8 MHz，VDD = 5.0 V
注6
注5
注2
注2,3
注2,3
単位
3.2
8.3
mA
発振子接続
4.5
10.5
mA
方形波入力
1.6
4.2
mA
発振子接続
2.3
5.9
mA
方形波入力
1.5
4.1
mA
発振子接続
2.2
4.8
mA
方形波入力
0.9
2.4
mA
発振子接続
1.3
3.0
mA
1.4
3.8
mA
方形波入力
6
138
μA
発振子接続
15
145
μA
方形波入力
0.8
3.9
mA
発振子接続
2.0
6.6
mA
方形波入力
0.4
2.0
mA
発振子接続
1.0
3.6
mA
方形波入力
0.2
1.0
mA
発振子接続
0.5
1.7
mA
注4
fSUB = 32.768 kHz，VDD = 5.0 V
IDD3
MAX.
注4
fSUB = 32.768 kHz，VDD = 5.0 V
IDD2
TYP.
方形波入力
件
注5
0.4
1.8
mA
方形波入力
3.0
133
μA
発振子接続
12
138
μA
1
100
μA
1
10
μA
STOPモード
TA = −40∼＋70 ℃
注1. 内部電源（VDD, EVDD）に流れるトータル電流です。周辺動作電流と入力端子をVDDまたはVSSに固定した状
態での入力リーク電流を含みます。ただし，ポートのプルアップ抵抗と出力電流は含みません。
2. 8 MHz内蔵発振器，240 kHz内蔵発振器，XT1発振回路の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
3. AMPH（クロック動作モード選択レジスタ（OSCCTL）のビット0） = 0設定時。
4. X1発振回路，XT1発振回路，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイマ，
LVI回路に流れる電流は含みません。
5. X1発振回路，8 MHz内蔵発振器，240 kHz内蔵発振器の動作電流と，A/Dコンバータ，ウォッチドッグ・タイ
マ，LVI回路に流れる電流は含みません。
6. 240 kHz内蔵発振器，XT1発振回路の動作電流とA/Dコンバータ，ウォッチドッグ・タイマ，LVI回路に流れる
電流は含みません。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周
波数）
2.
fRH
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波
：高速内蔵発振クロック周波数
数）
R01UH0008JJ0401 Rev.4.01
2010.07.15
882
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
DC特性（5/5）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略号
A/Dコンバータ IADC
注1
条
件
2.7 V≦AVREF≦VDD, ADCS = 1
MIN.
TYP.
MAX.
単位
0.86
2.9
mA
5
15
μA
9
27
μA
動作電流
ウ ォ ッ チ ド ッ IWDT
注2
240 kHz 低速内蔵発振クロック動作時
グ・タイマ動作
電流
LVI動作電流
注3
ILVI
注1. A/Dコンバータ（AVREF）にのみ流れる電流です。動作モードまたはHALTモード時にA/Dコンバータが動作中
の場合，IDD1またはIDD2にIADCを加算した値が，78K0/Kx2マイクロコントローラの電流値となります。
2. ウォッチドッグ・タイマにのみ流れる電流です（240 kHz内蔵発振器の動作電流を含みます）。ウォッチドッ
グ・タイマが動作中の場合，IDD1，IDD2またはIDD3にIWDTを加算した値が，78K0/Kx2マイクロコントローラの電
流値となります。
3. LVI回路にのみ流れる電流です。LVI回路が動作中の場合，IDD1，IDD2またはIDD3にILVIを加算した値が，78K0/Kx2
マイクロコントローラの電流値となります。
備考1.
fXH
：高速システム・クロック周波数（X1クロック発振周波数または外部メイン・システム・クロック周
波数）
2.
fRH
3.
fSUB ：サブシステム・クロック周波数（XT1クロック発振周波数または外部サブシステム・クロック周波
：高速内蔵発振クロック周波数
数）
R01UH0008JJ0401 Rev.4.01
2010.07.15
883
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
AC特性
（1）基本動作（1/2）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
命令サイクル
略
号
TCY
（最小命令実行時間）
条
MIN.
件
TYP.
MAX.
単
位
メイン・シス 従来規格品 4.0 V≦VDD≦5.5 V
0.1
32
μs
テム・クロッ （μ PD78F0 2.7 V≦VDD＜4.0 V
0.2
32
μs
0.1
32
μs
125
μs
ク（fXP ）動 5xx (A2) ）
作
拡張規格品 2.7 V≦VDD≦5.5 V
（μ PD78F0
5xxA (A2) ）
注1
サブシステム・クロック（fSUB）動作
周辺ハードウエア・ク fPRS
ロック周波数
114
122
fPRS = fXH
従 来 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
（XSEL =
2.7 V≦VDD＜4.0 V
10
MHz
拡 張 規 格 品 4.0 V≦VDD≦5.5 V
20
MHz
20
MHz
8.4
MHz
20.0
MHz
10.0
MHz
20.0
MHz
1）
（μ PD78F0
5xx (A2) ）
（μ PD78F0
2.7 V≦VDD＜4.0 V
5xxA (A2) ） 注2
fPRS = fRH
2.7 V≦VDD≦5.5 V
7.6
（XSEL = 0）
外 部 メ イ ン ・ シ ス テ fEXCLK
ム・クロック周波数
従来規格品
（μ PD78F05xx (A2) ）
拡張規格品
4.0 V≦VDD≦5.5 V
1.0
2.7 V≦VDD＜4.0 V
1.0
2.7 V≦VDD≦5.5 V
1.0
注3
注3
注3
（μ PD78F05xxA (A2) ）
外部メイン・システム・ tEXCLKH, 従来規格品
4.0 V≦VDD≦5.5 V
24
ns
クロック入力ハイ／ロ tEXCLKL （μ PD78F05xx (A2) ）
2.7 V≦VDD＜4.0 V
48
ns
ウ・レベル幅
2.7 V≦VDD≦5.5 V
24
ns
拡張規格品
（μ PD78F05xxA (A2) ）
注1. 78K0/KB2には，サブシステム・クロックはありません。
2. メイン・システム・クロック周波数の特性です。周辺機能で設定する分周クロックは，fXH/2（10 MHz）以下
にしてください。ただし乗除算器回路については，fXH（20 MHz）での動作が可能です。
3. オンボード・プログラミング時にUART6を使用する場合は，2.0 MHz（MIN.）です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
884
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（1）基本動作（2/2）
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
項
目
略
号
条
件
外部サブシステム・ク fEXCLKS
ロック周波数
MIN.
TYP.
MAX.
32
32.768
35
単
位
kHz
注1
外部サブシステム・ク tEXCLKSH,
μs
12
ロ ッ ク 入 力 ハ イ ， ロ tEXCLKSL
注1
ウ・レベル幅
TI000, TI010, TI001,
tTIH0,
TI011入力ハイ・レベル tTIL0
4.0 V≦VDD≦5.5 V
2.7 V≦VDD＜4.0 V
注2
μs
注2
μs
2/fsam＋0.1
2/fsam＋0.2
幅，ロウ・レベル幅
TI50, TI51入力周波数
fTI5
TI50, TI51入力ハイ・レ tTIH5,
10
MHz
50
ns
1
μs
250
ns
10
μs
ベル幅，ロウ・レベル幅 tTIL5
割り込み入力ハイ・レベ tINTH,
ル幅，ロウ・レベル幅
tINTL
キ ー 割 り 込 み 入 力 ロ tKR
ウ・レベル幅
RESETロウ・レベル幅
tRSL
注1. 78K0/KB2には，サブシステム・クロックはありません。
2. プリスケーラ・モード・レジスタ00, 01（PRM00, PRM01）のビット0, 1（PRM000, PRM001またはPRM010,
PRM011）により，fsam = fPRS, fPRS/4, fPRS/256またはfPRS, fPRS/16, fPRS/64の選択が可能です。ただし，カウント・
クロックとしてTI000, TI001有効エッジを選択した場合は，fsam = fPRSとなります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
885
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
TCY vs VDD（メイン・システム・クロック動作時）
①
従来規格品（μ PD78F05xx (A2) ）
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
3.0
4.0
5.0 5.5 6.0
2.7
電源電圧 VDD［V］
②
拡張規格品（μ PD78F05xxA (A2) ）
100
サイクル・タイム TCY［μs］
32
10
5.0
動作保証範囲
（グレー部は，
AMPH = 1
設定時のみ）
2.0
1.0
0.4
0.2
0.1
0.01
0
1.0
2.0
1.8
3.0
4.0
5.0 5.5 6.0
2.7
電源電圧 VDD［V］
R01UH0008JJ0401 Rev.4.01
2010.07.15
886
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
ACタイミング測定点
VIH
VIL
VIH
測定点
VIL
外部メイン・システム・クロック・タイミング，外部サブシステム・クロック・タイミング
1/fEXCLK
tEXCLKL
tEXCLKH
0.8VDD（MIN.）
EXCLK
0.2VDD（MAX.）
1/fEXCLKS
tEXCLKSL
EXCLKS
R01UH0008JJ0401 Rev.4.01
2010.07.15
tEXCLKSH
0.8VDD（MIN.）
0.2VDD（MAX.）
887
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
TIタイミング
tTIH0
tTIL0
TI000, TI010, TI001, TI011
1/fTI5
tTIL5
tTIH5
TI50, TI51
割り込み要求入力タイミング
tINTH
tINTL
INTP0-INTP7
キー割り込み入力タイミング
tKR
KR0-KR7
RESET入力タイミング
tRSL
RESET
R01UH0008JJ0401 Rev.4.01
2010.07.15
888
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（2）シリアル・インタフェース
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
（a）UART6（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（b）UART0（専用ボー・レート・ジェネレータ出力）
項
目
略
号
条
MIN.
件
TYP.
MAX.
単
625
転送レート
位
kbps
（c）IIC0
項
目
略
SCL0クロック周波数
号
条件
標準モード
高速モード
単位
MIN.
MAX.
MIN.
MAX.
0
100
0
400
kHz
4.7
−
0.6
−
μs
4.0
−
0.6
−
μs
内部クロック動作
4.7
−
1.3
−
μs
EXSCL0クロック（6.4 MHz）動作
4.7
−
1.25
−
μs
fSCL
リスタート・コンディションのセット tSU：STA
アップ時間
ホールド時間
注1
tHD：STA
SCL0 = ”L”のホールド・タイム
tLOW
SCL0 = ”H”のホールド・タイム
tHIGH
データ・セットアップ時間（受信時） tSU：DAT
データ・ホールド時間（送信時）
注2
tHD：DAT fW = fXH/2
N
または
fW = fEXSCL0選択時
N
ストップ・コンディションのセットア tSU：STO
−
0.6
−
μs
−
100
−
ns
0
3.45
0
注3
注3
fW = fRH/2 選択時
4.0
250
0.9
注4
1.00
μs
注5
0
3.45
0
1.05
μs
4.0
−
0.6
−
μs
4.7
−
1.3
−
μs
ップ時間
バス・フリー時間
tBUF
注1. スタート／リスタート・コンディション時は，この期間のあと，最初のクロック・パルスが生成されます。
2. tHD：DATの最大値（MAX.）は，通常転送時の数値であり，ACK（アクノリッジ）タイミングでは，ウエイトが
かかります。
3. fWは，IICCLレジスタとIICX0レジスタで選択したIIC0の転送クロックを示します。
4. fW≧4.4 MHz選択時
5. fW＜4.4 MHz選択時
R01UH0008JJ0401 Rev.4.01
2010.07.15
889
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（d）CSI1n（マスタ・モード，SCK1n…内部クロック出力）
項
目
SCK1nサイクル・タイム
SCK1nハイ，ロウ・レベル幅
SI1nセットアップ時間
略
号
tKCY1
tKH1,
MIN.
件
4.0 V≦VDD≦5.5 V
200
2.7 V≦VDD＜4.0 V
400
4.0 V≦VDD≦5.5 V
TYP.
MAX.
単
位
ns
ns
注1
tKCY1/2−20
ns
注1
tKL1
2.7 V≦VDD＜4.0 V
tSIK1
4.0 V≦VDD≦5.5 V
70
ns
2.7 V≦VDD＜4.0 V
100
ns
30
ns
（対SCK1n↑）
SI1nホールド時間
条
tKCY1/2−30
tKSI1
ns
（対SCK1n↑）
注2
SCK1n↓→SO1n出力遅延時間 tKSO1
注1.
C = 50 pF
40
ns
2.
高速システム・クロック（fXH）使用時の数値です。
Cは，SCK1n, SO1n出力ラインの負荷容量です。
（e）CSI1n（スレーブ・モード，SCK1n…外部クロック入力）
項
目
略
号
条
件
MIN.
TYP.
MAX.
単
位
SCK1nサイクル・タイム
tKCY2
400
ns
SCK1nハイ，ロウ・レベル幅
tKH2,
tKCY2/2
ns
tSIK2
80
ns
tKSI2
50
ns
tKL2
SI1nセットアップ時間
（対SCK1n↑）
SI1nホールド時間
（対SCK1n↑）
SCK1n↓→SO1n出力遅延時間 tKSO2
注
C = 50 pF
120
ns
Cは，SO1n出力ラインの負荷容量です。
注
備考
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
890
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（f）CSIA0（マスタ・モード，SCKA0…内部クロック出力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
略
tKCY3
tKH3,
号
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
4.0 V≦VDD≦5.5 V
tKCY3/2−
ns
tKL3
50
2.7 V≦VDD＜4.0 V
tKCY3/2−
ns
100
SIA0セットアップ時間
tSIK3
100
ns
tKSI3
300
ns
（対SCKA0↑）
SIA0ホールド時間
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
SCKA0↑→STB0↑
tKSO3
C = 100 pF
注
4.0 V≦VDD≦5.5 V
200
ns
2.7 V≦VDD＜4.0 V
300
ns
tSBD
tKCY3/2−
ns
100
ストローブ信号ハイ・レベル幅 tSBW
ビジィ信号セットアップ時間
4.0 V≦VDD≦5.5 V
tKCY3−30
ns
2.7 V≦VDD＜4.0 V
tKCY3−60
ns
tBYS
100
ns
tBYH
100
ns
（対ビジィ信号検出タイミング）
ビジィ信号ホールド時間
（対ビジィ信号検出タイミング）
ビジィ・インアクティブ→SCKA0↓ tSPS
4.0 V≦VDD≦5.5 V
2tKCY3＋
ns
100
2.7 V≦VDD＜4.0 V
2tKCY3＋
ns
150
注
Cは，SCKA0, SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
891
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
（g）CSIA0（スレーブ・モード，SCKA0…外部クロック入力）
項
目
SCKA0サイクル・タイム
SCKA0ハイ，ロウ・レベル幅
SIA0セットアップ時間
略
号
tKCY4
条
件
MIN.
TYP.
MAX.
単
位
4.0 V≦VDD≦5.5 V
600
ns
2.7 V≦VDD＜4.0 V
1200
ns
tKH4,
4.0 V≦VDD≦5.5 V
300
ns
tKL4
2.7 V≦VDD＜4.0 V
600
ns
tSIK4
100
ns
tKSI4
2/fW＋
ns
（対SCKA0↑）
SIA0ホールド時間
100
（対SCKA0↑）
SCKA0↓→SOA0出力遅延時間
tKSO4
C = 100 pF
4.0 V≦VDD≦5.5 V
注2
注1
2/fW＋
100
2.7 V≦VDD＜4.0 V
2/fW＋
200
SCKA0立ち上がり，立ち下がり時間 tR4, tF4
注1.
2.
ns
注1
ns
注1
1000
ns
fWは，CSIS0レジスタで選択したCSIA0の基本クロックを示します。
Cは，SOA0出力ラインの負荷容量です。
R01UH0008JJ0401 Rev.4.01
2010.07.15
892
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
シリアル転送タイミング（1/2）
IIC0：
tLOW
SCL0
tHD：DAT
tHIGH
tHD：STA
tSU：STA
tHD：STA
tSU：STO
tSU：DAT
SDA0
tBUF
ストップ・
スタート・
コンディション コンディション
リスタート・
コンディション
ストップ・
コンディション
CSI1n：
tKCYm
tKLm
tKHm
SCK1n
tSIKm
SI1n
tKSIm
入力データ
tKSOm
出力データ
SO1n
備考
m = 1, 2
n = 0, 1
R01UH0008JJ0401 Rev.4.01
2010.07.15
893
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
シリアル転送タイミング（2/2）
CSIA0：
SOA0
D2
SIA0
D1
D2
D0
D1
D7
D0
D7
tKSI3, 4
tSIK3, 4
tKH3, 4
tKSO3, 4
tF4
SCKA0
tR4
tKL3, 4
tKCY3, 4
tSBD
tSBW
STB0
CSIA0（ビジィ処理）：
SCKA0
7
8
9注
10注
tBYS
10＋n注
tBYH
1
tSPS
BUSY0
（アクティブ・ハイ）
注
ここでは実際にはロウ・レベルになりませんが，タイミング規定のためこのように表記してあります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
894
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
A/Dコンバータ特性
（TA = −40∼＋125 ℃，2.7 V≦AVREF≦VDD = EVDD≦5.5 V, VSS = EVSS = AVSS = 0 V）
項
目
略
条
件
MIN.
RES
分解能
総合誤差
号
注1,
2
AINL
tCONV
変換時間
TYP.
MAX.
単
位
10
bit
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
6.1
36.7
μs
2.7 V≦AVREF＜4.0 V
12.2
36.7
μs
4.0 V≦AVREF≦5.5 V
6.1
66.6
μs
2.7 V≦AVREF＜4.0 V
12.2
66.6
μs
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±0.4
%FSR
2.7 V≦AVREF＜4.0 V
±0.6
%FSR
4.0 V≦AVREF≦5.5 V
±2.5
LSB
2.7 V≦AVREF＜4.0 V
±4.5
LSB
4.0 V≦AVREF≦5.5 V
±1.5
LSB
±2.0
LSB
AVREF
V
従来規格品
（μ PD78F05xx
(A2) ）
拡張規格品
（μ PD78F05xxA
(A2) ）
ゼロスケール誤差
フルスケール誤差
積分直線性誤差
微分直線性誤差
注1,
注1,
2
2
注1
注1
EZS
EFS
ILE
DLE
2.7 V≦AVREF＜4.0 V
アナログ入力電圧
VAIN
AVSS
注 1． 量子化誤差（±1/2 LSB）を含みません。
2． フルスケール値に対する比率（%FSR）で表します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
895
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
1.59 V POC回路特性（TA = −40∼＋125 ℃，VSS = EVSS = 0 V）
項
目
略
検出電圧
VPOC
電源電圧立ち上がり傾き
tPTH
最小パルス幅
tPW
号
条
件
VDD：0 V→VPOCの変化傾き
MIN.
TYP.
MAX.
1.44
1.59
1.74
単
位
V
0.5
V/ms
200
μs
1.59 V POC回路タイミング
電源電圧
（VDD）
検出電圧 (MAX.)
検出電圧 (TYP.)
検出電圧 (MIN.)
tPW
tPTH
時間
R01UH0008JJ0401 Rev.4.01
2010.07.15
896
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
電源電圧立ち上げ時間（TA = −40∼＋125 ℃，VSS = EVSS = 0 V）
項
目
略
2.7 V（VDD（MIN.））までの
tPUP1
号
条
MIN.
件
TYP.
POCMODE（オプション・バイト）= 0，
MAX.
単
位
3.6
ms
1.9
ms
RESET入力未使用時
立ち上げ最大時間
（VDD：0 V→2.7 V）
2.7 V（VDD（MIN.））までの
tPUP2
POCMODE（オプション・バイト）= 0，
RESET入力使用時
立ち上げ最大時間
（RESET入力解除→VDD：2.7 V）
電源電圧立ち上げのタイミング
・RESET端子入力使用時
・RESET端子入力未使用時
電源電圧
（VDD）
電源電圧
（VDD）
2.7 V
2.7 V
VPOC
時間
時間
tPUP1
RESET端子
tPUP2
2.7 V POC回路特性（TA = −40∼＋125 ℃，VSS = EVSS = 0 V）
項
目
電源電圧投入時検出電圧
備考
略
号
VDDPOC
条
件
POCMODE（オプション・バイト） = 1
MIN.
TYP.
MAX.
2.50
2.70
2.90
単
位
V
POC回路の動作は，POCMODE（オプション・バイト）の設定により，次のようになります。
オプション・バイトの設定
POCMODE = 0
POCモード
1.59 Vモード動作
動
作
電源投入からVPOC = 1.59 V (TYP.) に達するまでリセット状態
になり，VPOCを越えるとリセットが解除されます。その後，電
源投入時と同様に，VPOCでPOC検出が行われます。
POCMODE = 0の場合，tPUP1またはtPUP2の時間で電源電圧を立
ち上げる必要があります。
POCMODE = 1
2.7 V/1.59 Vモード
電源投入からVDDPOC = 2.7 V (TYP.) に達するまでリセット状態
動作
になり，VDDPOCを越えるとリセットが解除されます。その後，
VDDPOCでのPOC検出は行われず，VPOC = 1.59 V (TYP.) でPOC
検出が行われます。
電源投入から1.8 Vに達するまでの電圧の立ち上がりが，
tPTHよりも緩やかな場合，2.7 V/1.59 V POCモードの使用を推奨
します。
R01UH0008JJ0401 Rev.4.01
2010.07.15
897
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
LVI回路特性（TA = −40∼＋125 ℃，VPOC≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = 0 V）
項
目
検出電圧 電源電圧レベル
外部入力端子
注1
最小パルス幅
動作安定待ち時間
注1.
2.
備考
MIN.
TYP.
MAX.
VLVI0
4.14
4.24
4.34
V
VLVI1
3.99
4.09
4.19
V
VLVI2
3.83
3.93
4.03
V
VLVI3
3.68
3.78
3.88
V
VLVI4
3.52
3.62
3.72
V
VLVI5
3.37
3.47
3.57
V
VLVI6
3.22
3.32
3.42
V
VLVI7
3.06
3.16
3.26
V
VLVI8
2.91
3.01
3.11
V
VLVI9
2.75
2.85
2.95
V
1.11
1.21
1.31
V
略
注2
号
EXLVI
条
件
EXLVI＜VDD, 2.7 V≦VDD≦5.5 V
単
位
tLW
200
μs
tLWAIT
10
μs
EXLVI/P120/INTP0端子を使用します。
低電圧検出レジスタ（LVIM）のビット7（LVION）に1を設定してから動作が安定するまでの時間です。
VLVI（n−1）＞VLVIn：n = 1-9
LVI回路タイミング
電源電圧
（VDD）
検出電圧（MAX.）
検出電圧（TYP.）
検出電圧（MIN.）
tLW
tLWAIT
LVION
R01UH0008JJ0401 Rev.4.01
2010.07.15
1
時間
898
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
データ・メモリSTOPモード低電源電圧データ保持特性（TA = −40∼＋125 ℃）
項
目
略
条
件
VDDDR
データ保持電源電圧
注
号
MIN.
1.44
注
TYP.
MAX.
単
5.5
位
V
POC検出電圧に依存します。電圧降下時，POCリセットがかかるまではデータを保持しますが，POCリセット
がかかった場合のデータは保持されません。
STOPモード
動作モード
データ保持モード
VDD
VDDDR
STOP命令実行
スタンバイ・リリース信号
（割り込み要求）
R01UH0008JJ0401 Rev.4.01
2010.07.15
899
78 K0/Kx2
注意
第 33 章
電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）
製品により，搭載している端子が異なります。この章の冒頭の注意にある表を参照してください。
フラッシュ・メモリ・プログラミング特性
（TA = −40∼＋125 ℃，2.7 V≦VDD = EVDD≦5.5 V, AVREF≦VDD, VSS = EVSS = AVSS = 0 V）
・基本特性
項
目
略
号
条
MIN.
件
MAX.
4.5
16.0
mA
単
位
VDD電源電流
IDD
消去時間 全ブロック
Teraca
20
200
ms
Terasa
20
200
ms
Twrwa
10
100
μs
注1,
2
ブロック単位
書き込み時間
（8ビット単位）
fXP = 10 MHz（TYP.）, 20 MHz（MAX.）
TYP.
注1
1チップあたりの書き
Cerwr
消 去 1 回 ＋ 拡張規格品 フラッシュ・メモリ・ 保持
1000
回
10000
回
100
回
消去後の書（μ PD78F0 プログラマ使用時およ 15年
換え回数
き 込 み 1 回 5xxA (A2) ） び当社提供のライブラ
注4
= 書き換え
リ
回数1回と
ラム更新用途
注3
する
。
を使用時，プログ
当 社 提 供 の EEPROM 保持
エミュレーション・ラ 5年
イブラリ
注5
使用時，書
き換えROMサイズ：4
Kバイト，データ更新
用途
拡張規格品 上記以外の条件注6
（μ PD78F0
保持
10年
5xxA (A2) ）
従来規格品
（μ PD78F0
5xx (A2) ）
注1. フラッシュ・メモリの特性です。専用フラッシュ・メモリ・プログラマ
PG-FP4, PG-FP5使用時，およびセ
ルフ・プログラミング時の書き換え時間につきましては，表27−12∼表27−14を参照してください。
2. 消去前のプリライトおよび消去ベリファイ時間（ライトバック時間）は含まれません。
3. 出荷品に対する初回書き込み時では，「消去→書き込み」の場合も，「書き込みのみ」の場合も書き換え1回
となります。
4. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
ユーザーズ・マニュアル（資料番号：U17516J）」
で指定されるサンプル・ライブラリを除きます。
5. 「78K0/Kx2
EEPROMエミュレーション
アプリケーション・ノート（資料番号：U17517J）」で指定され
るサンプル・プログラムを除きます。
6. 「78K0/Kx2
フラッシュ・メモリ・セルフ・プログラミング
で指定されるサンプル・ライブラリ，および「78K0/Kx2
ユーザーズ・マニュアル（資料番号：U17516J）」
EEPROMエミュレーション
アプリケーション・
ノート（資料番号：U17517J）」で指定されるサンプル・プログラム使用時を含みます。
備考1.
fXP：メイン・システム・クロック発振周波数
2. シリアル書き込みオペレーション特性につきましては，78K0/Kx2
アプリケーション・ノート
フラッシ
ュ・メモリ・プログラミング（プログラマ編）（U17739J）を参照してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
900
78 K0/Kx2
第 34 章
第34章
34. 1
外 形 図
外 形 図
78K0/KB2
・μ PD78F0500MC-5A4-A, 78F0501MC-5A4-A, 78F0502MC-5A4-A, 78F0503MC-5A4-A, 78F0503DMC-5A4-A
30ピン・プラスチック・SSOP（7.62 mm（300））外形図（単位：mm）
30
16
端子先端形状詳細図
1.3±0.1
1.2
0.25
3°+5°
−3°
1
9.85±0.15
15
0.1±0.05
0.5
0.6±0.15
8.1±0.2
6.1±0.2
1.0±0.2
S
0.10 S
0.65
+0.08
0.24 −0.07
0.13
M
0.45 MAX.
0.17±0.03
S30MC-65-5A4-2
R01UH0008JJ0401 Rev.4.01
2010.07.15
901
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0500MC(A)-CAB-AX, 78F0501MC(A)-CAB-AX, 78F0502MC(A)-CAB-AX, 78F0503MC(A)-CAB-AX
・μ PD78F0500MC(A2)-CAB-AX, 78F0501MC(A2)-CAB-AX, 78F0502MC(A2)-CAB-AX, 78F0503MC(A2)-CAB-AX
・μ PD78F0500AMC-CAB-AX, 78F0501AMC-CAB-AX, 78F0502AMC-CAB-AX, 78F0503AMC-CAB-AX,
78F0503DAMC-CAB-AX
・μ PD78F0500AMCA-CAB-G, 78F0501AMCA-CAB-G, 78F0502AMCA-CAB-G, 78F0503AMCA-CAB-G
・μ PD78F0500AMCA2-CAB-G, 78F0501AMCA2-CAB-G, 78F0502AMCA2-CAB-G, 78F0503AMCA2-CAB-G
30-PIN PLASTIC SSOP (7.62mm (300))
30
V
16
detail of lead end
T
I
P
1
U
V
15
W
L
W
A
H
F
G
J
S
C
E
D
N
S
B
M M
NOTE
Each lead centerline is located within 0.13 mm of its
true position (T.P.) at maximum material condition.
K
(UNIT:mm)
ITEM
A
B
9.70±0.10
0.30
C
0.65 (T.P.)
D
0.22 +0.10
−0.05
E
0.10±0.05
F
1.30±0.10
G
1.20
H
8.10±0.20
I
6.10±0.10
J
1.00±0.20
K
0.15 +0.05
−0.01
L
0.50
M
0.13
N
0.10
P
3° +5°
−3°
T
0.25(T.P.)
U
0.60±0.15
V
W
R01UH0008JJ0401 Rev.4.01
2010.07.15
DIMENSIONS
0.25 MAX.
0.15 MAX.
P30MC-65-CAB
902
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0500FC-AA3-A, 78F0501FC-AA3-A, 78F0502FC-AA3-A, 78F0503FC-AA3-A, 78F0503DFC-AA3-A
・μ PD78F0500AFC-AA3-A, 78F0501AFC-AA3-A, 78F0502AFC-AA3-A, 78F0503AFC-AA3-A,
78F0503DAFC-AA3-A
36-PIN PLASTIC FLGA (4x4)
φx
32xφ b
M
S AB
A
ZE
w S A
D
e
ZD
6
5
B
4
E
3
2.90
2
C
1
D
F E
y1
S
E
2.90
w S B
INDEX MARK
D C B A
A
S
y
S
DETAIL OF C PART
DETAIL OF D PART
DETAIL OF E PART
R0.17±0.05
0.70±0.05
0.55±0.05 R0.12±0.05
0.75
0.55
R0.17±0.05
0.70±0.05
R0.12±0.05 0.55±0.05
0.75
0.55
(UNIT:mm)
ITEM
D
DIMENSIONS
4.00±0.10
E
4.00±0.10
w
0.20
e
0.50
A
0.91±0.07
φb
(Land pad)
b
0.24±0.05
x
0.05
φ 0.34±0.05
(Aperture of
solder resist)
y
0.08
0.55
0.75
0.55±0.05
0.70±0.05
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.55
0.75
0.55±0.05
0.70±0.05
R0.275±0.05
R0.35±0.05
y1
0.20
ZD
0.75
ZE
0.75
P36FC-50-AA3-2
903
78 K0/Kx2
第 34 章
34. 2
外 形 図
78K0/KC2
・μ PD78F0511AMC-GAA-AX, 78F0512AMC-GAA-AX, 78F0513AMC-GAA-AX, 78F0513DAMC-GAA-AX
・μ PD78F0511AMCA-GAA-G, 78F0512AMCA-GAA-G, 78F0513AMCA-GAA-G
・μ PD78F0511AMCA2-GAA-G, 78F0512AMCA2-GAA-G, 78F0513AMCA2-GAA-G
38-PIN PLASTIC SSOP (7.62mm (300))
38
V
20
detail of lead end
T
I
P
1
U
V
19
W
L
W
A
H
F
G
J
S
C
E
D
N
S
M M
B
K
(UNIT:mm)
ITEM
A
B
NOTE
Each lead centerline is located within 0.10 mm of its
true position (T.P.) at maximum material condition.
12.30±0.10
0.30
C
0.65 (T.P.)
D
0.30 +0.10
−0.05
E
0.125±0.075
F
2.00 MAX.
G
1.70±0.10
H
8.10±0.20
I
6.10±0.10
J
1.00±0.20
K
0.15 +0.10
−0.05
L
0.50
M
0.10
N
0.10
P
3° +5°
−3°
T
0.25(T.P.)
U
0.60±0.15
V
W
R01UH0008JJ0401 Rev.4.01
2010.07.15
DIMENSIONS
0.25 MAX.
0.15 MAX.
P38MC-65-GAA
904
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0511GB-UES-A, 78F0512GB-UES-A, 78F0513GB-UES-A, 78F0513DGB-UES-A
44-PIN PLASTIC LQFP(10x10)
HD
D
detail of lead end
A3
23
22
33
34
c
θ
E
L
Lp
HE
L1
12
11
44
1
(UNIT:mm)
ZE
e
ZD
b
x
M
S
A
A2
ITEM
D
DIMENSIONS
10.00±0.20
E
10.00±0.20
HD
12.00±0.20
HE
12.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
S
y
S
NOTE
Each lead centerline is located within 0.20 mm of
its true position at maximum material condition.
A1
0.37 +0.08
−0.07
c
0.145 +0.055
−0.045
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.80
x
0.20
y
0.10
ZD
1.00
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.25
b
1.00
P44GB-80-UES-1
905
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0511GB(A)-GAF-AX, 78F0512GB(A)-GAF-AX, 78F0513GB(A)-GAF-AX
・μ PD78F0511GB(A2)-GAF-AX, 78F0512GB(A2)-GAF-AX, 78F0513GB(A2)-GAF-AX
・μ PD78F0511AGB-GAF-AX, 78F0512AGB-GAF-AX, 78F0513AGB-GAF-AX, 78F0513DAGB-GAF-AX
・μ PD78F0511AGBA-GAF-G, 78F0512AGBA-GAF-G, 78F0513AGBA-GAF-G
・μ PD78F0511AGBA2-GAF-G 78F0512AGBA2-GAF-G, 78F0513AGBA2-GAF-G
44-PIN PLASTIC LQFP (10x10)
HD
detail of lead end
D
L1
33
A3
23
c
22
34
θ
L
Lp
E
HE
(UNIT:mm)
44
12
11
1
ZE
e
ZD
b
x
M
S
A
S
S
NOTE
Each lead centerline is located within 0.20 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
DIMENSIONS
10.00±0.20
E
10.00±0.20
HD
12.00±0.20
HE
12.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
A2
y
ITEM
D
0.25
b
0.35 +0.08
−0.04
c
0.125 +0.075
−0.025
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.80
x
0.20
y
0.10
ZD
1.00
ZE
1.00
P44GB-80-GAF
906
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0511GA-8EU-A, 78F0512GA-8EU-A, 78F0513GA-8EU-A, 78F0514GA-8EU-A, 78F0515GA-8EU-A,
78F0515DGA-8EU-A
48ピン・プラスチック LQFP（ファインピッチ）（7x7）外形図
HD
D
detail of lead end
36
25
37
A3
24
c
θ
E
L
Lp
HE
L1
13
48
12
1
(UNIT:mm)
ZE
e
ZD
b
x
M
S
A
A2
ITEM
D
DIMENSIONS
7.00±0.20
E
7.00±0.20
HD
9.00±0.20
HE
9.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
b
S
c
L
y
S
NOTE
Each lead centerline is located within 0.08 mm of
its true position at maximum material condition.
A1
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.50
x
0.08
y
0.08
ZD
0.75
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.25
0.22±0.05
0.145 +0.055
−0.045
0.50
0.75
P48GA-50-8EU
907
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0511GA(A)-GAM-AX, 78F0512GA(A)-GAM-AX, 78F0513GA(A)-GAM-AX, 78F0514GA(A)-GAM-AX,
78F0515GA(A)-GAM-AX
・μ PD78F0511GA(A2)-GAM-AX, 78F0512GA(A2)-GAM-AX, 78F0513GA(A2)-GAM-AX, 78F0514GA(A2)-GAM-AX,
78F0515GA(A2)-GAM-AX
・μ PD78F0511AGA-GAM-AX, 78F0512AGA-GAM-AX, 78F0513AGA-GAM-AX, 78F0514AGA-GAM-AX,
78F0515AGA-GAM-AX, 78F0515DAGA-GAM-AX
・μ PD78F0511AGAA-GAM-G, 78F0512AGAA-GAM-G, 78F0513AGAA-GAM-G, 78F0514AGAA-GAM-G,
78F0515AGAA-GAM-G
・μ PD78F0511AGAA2-GAM-G, 78F0512AGAA2-GAM-G, 78F0513AGAA2-GAM-G, 78F0514AGAA2-GAM-G,
78F0515AGAA2-GAM-G
48-PIN PLASTIC LQFP (FINE PITCH) (7x7)
HD
D
detail of lead end
36
A3
25
37
c
24
θ
L
Lp
E
L1
HE
(UNIT:mm)
13
48
1
12
ZE
e
ZD
b
x
M
S
A
A2
S
y
S
NOTE
Each lead centerline is located within 0.08 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
ITEM
D
DIMENSIONS
7.00±0.20
E
7.00±0.20
HD
9.00±0.20
HE
9.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
0.25
b
+0.07
0.20 −0.03
c
0.125 +0.075
−0.025
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.50
x
0.08
y
0.08
ZD
0.75
ZE
0.75
P48GA-50-GAM
908
78 K0/Kx2
34. 3
第 34 章
外 形 図
78K0/KD2
・ μ PD78F0521GB-UET-A, 78F0522GB-UET-A, 78F0523GB-UET-A, 78F0524GB-UET-A, 78F0525GB-UET-A,
78F0526GB-UET-A, 78F0527GB-UET-A, 78F0527DGB-UET-A
52ピン・プラスチック LQFP（10x10）外形図
HD
D
detail of lead end
27
39
40
A3
26
c
θ
E
L
Lp
HE
L1
14
52
1
(UNIT:mm)
13
ZE
e
ZD
b
x
M
S
A
A2
ITEM
D
DIMENSIONS
10.00±0.20
E
10.00±0.20
HD
12.00±0.20
HE
12.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
S
y
S
NOTE
Each lead centerline is located within 0.13 mm of
its true position at maximum material condition.
A1
0.32 +0.08
−0.07
c
0.145 +0.055
−0.045
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.65
x
0.13
y
0.10
ZD
1.10
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.25
b
1.10
P52GB-65-UET-1
909
78 K0/Kx2
第 34 章
外 形 図
・ μ PD78F0521GB(A)-GAG-AX, 78F0522GB(A)-GAG-AX, 78F0523GB(A)-GAG-AX, 78F0524GB(A)-GAG-AX,
78F0525GB(A)-GAG-AX, 78F0526GB(A)-GAG-AX, 78F0527GB(A)-GAG-AX
・ μ PD78F0521GB(A2)-GAG-AX, 78F0522GB(A2)-GAG-AX, 78F0523GB(A2)-GAG-AX, 78F0524GB(A2)-GAG-AX,
78F0525GB(A2)-GAG-AX, 78F0526GB(A2)-GAG-AX, 78F0527GB(A2)-GAG-AX
・ μ PD78F0521AGB-GAG-AX, 78F0522AGB-GAG-AX, 78F0523AGB-GAG-AX, 78F0524AGB-GAG-AX,
78F0525AGB-GAG-AX, 78F0526AGB-GAG-AX, 78F0527AGB-GAG-AX, 78F0527DAGB-GAG-AX
・ μ PD78F0521AGBA-GAG-G, 78F0522AGBA-GAG-G, 78F0523AGBA-GAG-G, 78F0524AGBA-GAG-G,
78F0525AGBA-GAG-G, 78F0526AGBA-GAG-G, 78F0527AGBA-GAG-G
・ μ PD78F0521AGBA2-GAG-G, 78F0522AGBA2-GAG-G, 78F0523AGBA2-GAG-G, 78F0524AGBA2-GAG-G,
78F0525AGBA2-GAG-G, 78F0526AGBA2-GAG-G, 78F0527AGBA2-GAG-G
52-PIN PLASTIC LQFP (10x10)
HD
detail of lead end
D
L1
39
40
27
26
A3
c
θ
E
L
HE
Lp
(UNIT:mm)
52
14
13
1
ZE
e
b
ZD
x
M
S
A2
S
S
NOTE
Each lead centerline is located within 0.13mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
DIMENSIONS
10.00±0.20
E
10.00±0.20
HD
12.00±0.20
HE
12.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
A
y
ITEM
D
A1
0.25
b
0.30 +0.08
−0.04
c
0.125 +0.075
−0.025
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.65
x
0.13
y
0.10
ZD
1.10
ZE
1.10
P52GB-65-GAG
910
78 K0/Kx2
34. 4
第 34 章
外 形 図
78K0/KE2
・μ PD78F0531GB-UEU-A, 78F0532GB-UEU-A, 78F0533GB-UEU-A, 78F0534GB-UEU-A, 78F0535GB-UEU-A,
78F0536GB-UEU-A, 78F0537GB-UEU-A, 78F0537DGB-UEU-A
64-PIN PLASTIC LQFP(FINE PITCH)(10x10)
HD
D
detail of lead end
48
33
49
A3
32
c
θ
E
L
Lp
HE
L1
(UNIT:mm)
17
64
1
16
ZE
e
ZD
b
x
M
S
A
ITEM
D
DIMENSIONS
10.00±0.20
E
10.00±0.20
HD
12.00±0.20
HE
12.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
b
A2
c
S
y
S
NOTE
Each lead centerline is located within 0.08 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
L
0.25
0.22±0.05
0.145 +0.55
−0.45
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.50
x
0.08
y
0.08
ZD
1.25
ZE
1.25
P64GB-50-UEU
911
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531GB(A)-GAH-AX, 78F0532GB(A)-GAH-AX, 78F0533GB(A)-GAH-AX, 78F0534GB(A)-GAH-AX,
78F0535GB(A)-GAH-AX, 78F0536GB(A)-GAH-AX, 78F0537GB(A)-GAH-AX
・μ PD78F0531GB(A2)-GAH-AX, 78F0532GB(A2)-GAH-AX, 78F0533GB(A2)-GAH-AX, 78F0534GB(A2)-GAH-AX,
78F0535GB(A2)-GAH-AX, 78F0536GB(A2)-GAH-AX, 78F0537GB(A2)-GAH-AX
・μ PD78F0531AGB-GAH-AX, 78F0532AGB-GAH-AX, 78F0533AGB-GAH-AX, 78F0534AGB-GAH-AX,
78F0535AGB-GAH-AX, 78F0536AGB-GAH-AX, 78F0537AGB-GAH-AX, 78F0537DAGB-GAH-AX
・μ PD78F0531AGBA-GAH-G, 78F0532AGBA-GAH-G, 78F0533AGBA-GAH-G, 78F0534AGBA-GAH-G,
78F0535AGBA-GAH-G, 78F0536AGBA-GAH-G, 78F0537AGBA-GAH-G
・μ PD78F0531AGBA2-GAH-G, 78F0532AGBA2-GAH-G, 78F0533AGBA2-GAH-G, 78F0534AGBA2-GAH-G,
78F0535AGBA2-GAH-G, 78F0536AGBA2-GAH-G, 78F0537AGBA2-GAH-G
64-PIN PLASTIC LQFP(FINE PITCH)(10x10)
HD
D
detail of lead end
48
A3
33
49
c
32
θ
L
Lp
E
L1
HE
(UNIT:mm)
17
64
1
16
ZE
e
ZD
b
x
M
S
A2
S
S
NOTE
Each lead centerline is located within 0.08 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
DIMENSIONS
10.00±0.20
E
10.00±0.20
HD
12.00±0.20
HE
12.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
0.25
+0.07
0.20 −0.03
b
A
y
ITEM
D
A1
c
0.125 +0.075
−0.025
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.50
x
0.08
y
0.08
ZD
1.25
ZE
1.25
P64GB-50-GAH
912
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531GC-UBS-A, 78F0532GC-UBS-A, 78F0533GC-UBS-A, 78F0534GC-UBS-A, 78F0535GC-UBS-A,
78F0536GC-UBS-A, 78F0537GC-UBS-A, 78F0537DGC-UBS-A
64ピン・プラスチック LQFP（14x14）外形図
HD
D
detail of lead end
48
49
A3
33
32
c
θ
E
L
Lp
HE
L1
64
17
16
1
(UNIT:mm)
ZE
e
ZD
b
x
M
S
A
A2
S
NOTE
Each lead centerline is located within 0.20 mm of
its true position at maximum material condition.
A1
DIMENSIONS
14.00±0.20
E
14.00±0.20
HD
17.20±0.20
HE
17.20±0.20
A
1.70 MAX.
A1
0.125±0.075
A2
1.40±0.05
A3
S
y
ITEM
D
0.37 +0.08
−0.07
c
0.17 +0.03
−0.06
L
0.80
Lp
0.886±0.15
L1
θ
1.60±0.20
3° +5°
−3°
e
0.80
x
0.20
y
0.10
ZD
1.00
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.25
b
1.00
P64GC-80-UBS
913
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531GC(A)-GAL-AX, 78F0532GC(A)-GAL-AX, 78F0533GC(A)-GAL-AX, 78F0534GC(A)-GAL-AX,
78F0535GC(A)-GAL-AX, 78F0536GC(A)-GAL-AX, 78F0537GC(A)-GAL-AX
・μ PD78F0531GC(A2)-GAL-AX, 78F0532GC(A2)-GAL-AX, 78F0533GC(A2)-GAL-AX, 78F0534GC(A2)-GAL-AX,
78F0535GC(A2)-GAL-AX, 78F0536GC(A2)-GAL-AX, 78F0537GC(A2)-GAL-AX
・μ PD78F0531AGC-GAL-AX, 78F0532AGC-GAL-AX, 78F0533AGC-GAL-AX, 78F0534AGC-GAL-AX,
78F0535AGC-GAL-AX, 78F0536AGC-GAL-AX, 78F0537AGC-GAL-AX, 78F0537DAGC-GAL-AX
・μ PD78F0531AGCA-GAL-G, 78F0532AGCA-GAL-G, 78F0533AGCA-GAL-G, 78F0534AGCA-GAL-G,
78F0535AGCA-GAL-G, 78F0536AGCA-GAL-G, 78F0537AGCA-GAL-G
・μ PD78F0531AGCA2-GAL-G, 78F0532AGCA2-GAL-G, 78F0533AGCA2-GAL-G, 78F0534AGCA2-GAL-G,
78F0535AGCA2-GAL-G, 78F0536AGCA2-GAL-G, 78F0537AGCA2-GAL-G
64-PIN PLASTIC LQFP (14x14)
HD
detail of lead end
D
A3
48
49
33
32
c
θ
L
Lp
E
HE
L1
(UNIT:mm)
64
17
16
1
ZE
e
ZD
b
x
M
S
A
S
S
NOTE
Each lead centerline is located within 0.20 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
DIMENSIONS
14.00±0.20
E
14.00±0.20
HD
17.20±0.20
HE
17.20±0.20
A
1.70 MAX.
A1
0.125±0.075
A2
1.40±0.05
A3
A2
y
ITEM
D
0.25
b
0.35 +0.08
−0.04
c
0.125 +0.075
−0.025
L
0.80
Lp
0.886±0.15
L1
θ
1.60±0.20
3° +5°
−3°
e
0.80
x
0.20
y
0.10
ZD
1.00
ZE
1.00
P64GC-80-GAL
914
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531GK-UET-A, 78F0532GK-UET-A, 78F0533GK-UET-A, 78F0534GK-UET-A, 78F0535GK-UET-A,
78F0536GK-UET-A, 78F0537GK-UET-A, 78F0537DGK-UET-A
64ピン・プラスチック LQFP（12x12）外形図
HD
D
detail of lead end
48
33
49
32
A3
c
θ
E
L
Lp
HE
L1
(UNIT:mm)
17
64
1
16
ZE
e
ZD
b
x
M
S
A
S
S
NOTE
Each lead centerline is located within 0.13 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
DIMENSIONS
12.00±0.20
E
12.00±0.20
HD
14.00±0.20
HE
14.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
A2
y
ITEM
D
0.25
b
0.32 +0.08
−0.07
c
0.145 +0.055
−0.045
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.65
x
0.13
y
0.10
ZD
ZE
1.125
1.125
P64GK-65-UET-1
915
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531GK(A)-GAJ-AX, 78F0532GK(A)-GAJ-AX, 78F0533GK(A)-GAJ-AX, 78F0534GK(A)-GAJ-AX,
78F0535GK(A)-GAJ-AX, 78F0536GK(A)-GAJ-AX, 78F0537GK(A)-GAJ-AX
・μ PD78F0531GK(A2)-GAJ-AX, 78F0532GK(A2)-GAJ-AX, 78F0533GK(A2)-GAJ-AX, 78F0534GK(A2)-GAJ-AX,
78F0535GK(A2)-GAJ-AX, 78F0536GK(A2)-GAJ-AX, 78F0537GK(A2)-GAJ-AX
・μ PD78F0531AGK-GAJ-AX, 78F0532AGK-GAJ-AX, 78F0533AGK-GAJ-AX, 78F0534AGK-GAJ-AX,
78F0535AGK-GAJ-AX, 78F0536AGK-GAJ-AX, 78F0537AGK-GAJ-AX, 78F0537DAGK-GAJ-AX
・μ PD78F0531AGKA-GAJ-G, 78F0532AGKA-GAJ-G, 78F0533AGKA-GAJ-G, 78F0534AGKA-GAJ-G,
78F0535AGKA-GAJ-G, 78F0536AGKA-GAJ-G, 78F0537AGKA-GAJ-G
・μ PD78F0531AGKA2-GAJ-G, 78F0532AGKA2-GAJ-G, 78F0533AGKA2-GAJ-G, 78F0534AGKA2-GAJ-G,
78F0535AGKA2-GAJ-G, 78F0536AGKA2-GAJ-G, 78F0537AGKA2-GAJ-G
64-PIN PLASTIC LQFP (12x12)
HD
D
detail of lead end
48
33
49
32
A3
c
θ
E
L
Lp
HE
L1
(UNIT:mm)
64
17
1
16
ZE
e
ZD
b
x
M
S
A
A2
S
y
S
NOTE
Each lead centerline is located within 0.13 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
ITEM
D
DIMENSIONS
12.00±0.20
E
12.00±0.20
HD
14.00±0.20
HE
14.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
0.25
b
0.30 +0.08
−0.04
c
0.125 +0.75
−0.25
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.65
x
0.13
y
0.10
ZD
ZE
1.125
1.125
P64GK-65-GAJ
916
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531GA-9EV-A, 78F0532GA-9EV-A, 78F0533GA-9EV-A, 78F0534GA-9EV-A, 78F0535GA-9EV-A,
78F0536GA-9EV-A, 78F0537GA-9EV-A, 78F0537DGA-9EV-A
64ピン・プラスチック TQFP（ファインピッチ）（7x7）外形図
HD
D
detail of lead end
33
32
48
49
A3
c
θ
E
L
HE
Lp
L1
64
17
16
1
(UNIT:mm)
ZE
e
ZD
b
x
M
S
A
A2
ITEM
D
DIMENSIONS
7.00±0.20
E
7.00±0.20
HD
9.00±0.20
HE
9.00±0.20
A
1.20 MAX.
A1
0.10±0.05
A2
1.00±0.05
A3
b
S
c
L
y
S
NOTE
Each lead centerline is located within 0.07 mm of
its true position at maximum material condition.
A1
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.40
x
0.07
y
0.08
ZD
0.50
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.25
0.18±0.05
0.145 +0.055
−0.045
0.50
0.50
P64GA-40-9EV-1
917
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531AGA-HAB-AX, 78F0532AGA-HAB-AX, 78F0533AGA-HAB-AX, 78F0534AGA-HAB-AX,
78F0535AGA-HAB-AX, 78F0536AGA-HAB-AX, 78F0537AGA-HAB-AX, 78F0537DAGA-HAB-AX
64-PIN PLASTIC TQFP (FINE PITCH) (7x7)
HD
D
detail of lead end
48
A3
33
49
c
32
θ
L
Lp
E
L1
HE
(UNIT:mm)
64
17
1
16
ZE
e
ZD
DIMENSIONS
7.00±0.20
E
7.00±0.20
HD
9.00±0.20
HE
9.00±0.20
A
1.20 MAX.
A1
0.10±0.05
A2
1.00±0.05
A3
0.25
+0.07
0.16 −0.03
b
b
x
M
A
S
A2
S
y
S
NOTE
Each lead centerline is located within 0.07mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
ITEM
D
A1
c
0.125 +0.075
−0.025
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.40
x
0.07
y
0.08
ZD
0.50
ZE
0.50
P64GA-40-HAB
918
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531FC-AA1-A, 78F0532FC-AA1-A, 78F0533FC-AA1-A, 78F0534FC-AA1-A, 78F0535FC-AA1-A,
78F0536FC-AA1-A, 78F0537FC-AA1-A, 78F0537DFC-AA1-A
・μ PD78F0531AFC-AA1-A, 78F0532AFC-AA1-A, 78F0533AFC-AA1-A, 78F0534AFC-AA1-A, 78F0535AFC-AA1-A,
78F0536AFC-AA1-A, 78F0537AFC-AA1-A, 78F0537DAFC-AA1-A
64ピン・プラスチック FLGA（5x5）外形図
φx
60xφ b
M
S AB
A
ZE
w S A
D
e
ZD
8
7
6
5
3.90
4
3
2
1
B
E
C
D
H G F E D C B A
INDEX MARK
y1
S
E
3.90
w S B
A
S
y
S
DETAIL OF C PART
DETAIL OF D PART
DETAIL OF E PART
R0.17±0.05
0.70±0.05
0.55±0.05 R0.12±0.05
0.75
0.55
R0.17±0.05
0.70±0.05
R0.12±0.05 0.55±0.05
0.75
0.55
φb
(Land pad)
φ 0.34±0.05
(Aperture of
solder resist)
0.55
0.75
0.55±0.05
0.70±0.05
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.55
0.75
0.55±0.05
0.70±0.05
R0.275±0.05
R0.35±0.05
(UNIT:mm)
ITEM
D
DIMENSIONS
5.00±0.10
E
5.00±0.10
w
0.20
e
0.50
A
0.91±0.07
b
0.24±0.05
x
0.05
y
0.08
y1
0.20
ZD
0.75
ZE
0.75
P64FC-50-AA1-1
919
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0531AF1-AA2-A, 78F0532AF1-AA2-A, 78F0533AF1-AA2-A, 78F0534AF1-AA2-A, 78F0535AF1-AA2-A,
78F0536AF1-AA2-A, 78F0537AF1-AA2-A, 78F0537DAF1-AA2-A
64-PIN PLASTIC FBGA (4x4)
w
D
S A
ZE
ZD
A
8
7
6
B
5
4
E
3
2
1
H G F E D C B A
INDEX MARK
w
S B
INDEX MARK
A
y1
A2
S
(UNIT:mm)
S
y
e
S
b
x
M
A1
S A B
ITEM
D
DIMENSIONS
E
4.00±0.10
w
0.15
A
0.89±0.10
A1
0.20± 0.05
A2
0.69
e
0.40
b
0.25 ± 0.05
x
0.05
y
0.08
y1
0.20
ZD
0.60
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
4.00±0.10
0.60
P64F1-40-AA2
920
78 K0/Kx2
34. 5
第 34 章
外 形 図
78K0/KF2
・μ PD78F0544GC-UBT-A, 78F0545GC-UBT-A, 78F0546GC-UBT-A, 78F0547GC-UBT-A, 78F0547DGC-UBT-A
80ピン・プラスチック LQFP（14x14）外形図
HD
D
detail of lead end
60
61
A3
41
40
c
θ
E
L
Lp
HE
L1
80
1
21
20
(UNIT:mm)
ZE
e
ZD
b
x
M
S
A
A2
S
NOTE
Each lead centerline is located within 0.13 mm of
its true position at maximum material condition.
A1
DIMENSIONS
14.00±0.20
E
14.00±0.20
HD
17.20±0.20
HE
17.20±0.20
A
1.70 MAX.
A1
0.125±0.075
A2
1.40±0.05
A3
S
y
ITEM
D
0.32±0.06
c
0.17 +0.03
−0.06
L
0.80
Lp
0.886±0.15
L1
θ
1.60±0.20
3° +5°
−3°
e
0.65
x
0.13
y
0.10
ZD
ZE
R01UH0008JJ0401 Rev.4.01
2010.07.15
0.25
b
0.825
0.825
P80GC-65-UBT
921
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0544GC(A)-GAD-AX, 78F0545GC(A)-GAD-AX, 78F0546GC(A)-GAD-AX, 78F0547GC(A)-GAD-AX
・μ PD78F0544GC(A2)-GAD-AX, 78F0545GC(A2)-GAD-AX, 78F0546GC(A2)-GAD-AX, 78F0547GC(A2)-GAD-AX
・μ PD78F0544AGC-GAD-AX, 78F0545AGC-GAD-AX, 78F0546AGC-GAD-AX, 78F0547AGC-GAD-AX,
78F0547DAGC-GAD-AX
・μ PD78F0544AGCA-GAD-G, 78F0545AGCA-GAD-G, 78F0546AGCA-GAD-G, 78F0547AGCA-GAD-G
・μ PD78F0544AGCA2-GAD-G, 78F0545AGCA2-GAD-G, 78F0546AGCA2-GAD-G, 78F0547AGCA2-GAD-G
80ピン・プラスチック LQFP（14x14）外形図
HD
D
detail of lead end
60
61
A3
41
40
c
θ
E
L
Lp
HE
L1
(UNIT:mm)
80
1
21
20
ZE
e
ZD
b
x
M
S
A
ITEM
D
DIMENSIONS
14.00±0.20
E
14.00±0.20
HD
17.20±0.20
HE
17.20±0.20
A
1.70 MAX.
A1
0.125±0.075
A2
1.40±0.05
A3
0.25
b
A2
c
S
y
S
NOTE
Each lead centerline is located within 0.13 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
L
+0.08
0.30 −0.04
0.125 +0.075
−0.025
0.80
Lp
0.886±0.15
L1
θ
1.60±0.20
3° +5°
−3°
e
0.65
x
0.13
y
0.10
ZD
ZE
0.825
0.825
P80GC-65-GAD
922
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0544GK-8EU-A, 78F0545GK-8EU-A, 78F0546GK-8EU-A, 78F0547GK-8EU-A, 78F0547DGK-8EU-A
80ピン・プラスチックLQFP（ファインピッチ）（12x12）外形図
HD
D
detail of lead end
41
60
61
A3
40
c
θ
E
L
Lp
HE
L1
(UNIT:mm)
21
80
1
20
ZE
e
ZD
b
x
M
S
A
ITEM
D
DIMENSIONS
12.00±0.20
E
12.00±0.20
HD
14.00±0.20
HE
14.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
b
A2
c
S
y
S
NOTE
Each lead centerline is located within 0.08 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
A1
L
0.25
0.22±0.05
0.145 +0.055
−0.045
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.50
x
0.08
y
0.08
ZD
1.25
ZE
1.25
P80GK-50-8EU-1
923
78 K0/Kx2
第 34 章
外 形 図
・μ PD78F0544GK(A)-GAK-AX, 78F0545GK(A)-GAK-AX, 78F0546GK(A)-GAK-AX, 78F0547GK(A)-GAK-AX
・μ PD78F0544GK(A2)-GAK-AX, 78F0545GK(A2)-GAK-AX, 78F0546GK(A2)-GAK-AX, 78F0547GK(A2)-GAK-AX
・μ PD78F0544AGK-GAK-AX, 78F0545AGK-GAK-AX, 78F0546AGK-GAK-AX, 78F0547AGK-GAK-AX,
78F0547DAGK-GAK-AX
・μ PD78F0544AGKA-GAK-G, 78F0545AGKA-GAK-G, 78F0546AGKA-GAK-G, 78F0547AGKA-GAK-G
・μ PD78F0544AGKA2-GAK-G, 78F0545AGKA2-GAK-G, 78F0546AGKA2-GAK-G, 78F0547AGKA2-GAK-G
80-PIN PLASTIC LQFP (FINE PITCH) (12x12)
HD
detail of lead end
D
60
A3
41
c
61
40
θ
L
Lp
E
L1
HE
(UNIT:mm)
21
80
1
20
ZE
e
ZD
b
x
M
S
A2
S
S
NOTE
Each lead centerline is located within 0.08 mm of
its true position at maximum material condition.
R01UH0008JJ0401 Rev.4.01
2010.07.15
DIMENSIONS
12.00±0.20
E
12.00±0.20
HD
14.00±0.20
HE
14.00±0.20
A
1.60 MAX.
A1
0.10±0.05
A2
1.40±0.05
A3
0.25
+0.07
0.20 −0.03
b
A
y
ITEM
D
A1
c
0.125 +0.075
−0.025
L
0.50
Lp
0.60±0.15
L1
θ
1.00±0.20
3° +5°
−3°
e
0.50
x
0.08
y
0.08
ZD
1.25
ZE
1.25
P80GK-50-GAK
924
78 K0/Kx2
第 35 章
半田付け推奨条件
第35章 半田付け推奨条件
この製品の半田付け実装は，次の推奨条件で実施してください。
なお，推奨条件以外の半田付け方式および半田付け条件については，当社販売員にご相談ください。
半田付け推奨条件の技術的内容については下記を参照してください。
「半導体デバイス実装マニュアル」(http://www2.renesas.com/pkg/ja/jissou/index.html)
表35−1 従来規格品（μ PD78F05xx, 78F05xxD）の半田付け条件（1/3）
（1）36 ピン・プラスチック FLGA（4x4）
μ PD78F050xFC-AA3-A（x = 0-3）, 78F0503DFC-AA3-A
64 ピン・プラスチック FLGA（5x5）
μ PD78F053xFC-AA1-A（x = 1-7）, 78F0537DFC-AA1-A
半田付け方式
赤外線リフロ
半田付け条件
パッケージ・ピーク温度：260 ℃，時間：60秒以内（220 ℃以上），回数：3回以内，
推奨条件記号
IR60-207-3
注
制限日数：7日間 （以降は125 ℃プリベーク20∼72時間必要）
＜留意事項＞
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装状態でのベーキン
グができません。
注
注意
ドライパック開封後の保管日数で，保管条件は25 ℃，65 ％RH以下。
μ PD78F05xxDには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチップ・デバッグ
機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，製品の信頼性
が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバッグ機能を使
用した製品については，クレーム受け付け対象外となります。
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2010.07.15
925
78 K0/Kx2
第 35 章
半田付け推奨条件
表35−1 従来規格品（μ PD78F05xx, 78F05xxD）の半田付け条件（2/3）
（2）30 ピン・プラスチック SSOP（7.62 mm (300) ）
μ PD78F050xMC-5A4-A（x = 0-3）78F0503DMC-5A4-A
44 ピン・プラスチック LQFP（10x10）
μ PD78F051xGB-UES-A（x = 1-3）, 78F0513DGB-UES-A
48 ピン・プラスチック LQFP（ファインピッチ）（7x7）
μ PD78F051xGA-8EU-A（x = 1-5）, 78F0515DGA-8EU-A
μ PD78F051xGA(A)-GAM-AX（x = 1-5）, 78F051xGA(A2)-GAM-AX（x = 1-5）
52 ピン・プラスチック LQFP（10x10）
μ PD78F052xGB-UET-A（x = 1-7）, 78F0527DGB-UET-A
64 ピン・プラスチック LQFP（ファインピッチ）（10x10）
μ PD78F0531GB-UEU-A（x = 1-7）, 78F0537DGB-UEU-A
μ PD78F053xGB(A)-GAH-AX（x = 1-7）, μ PD78F053xGB(A2)-GAH-AX（x = 1-7）
64 ピン・プラスチック LQFP（14x14）
μ PD78F053xGC-UBS-A（x = 1-7）, 78F0537DGC-UBS-A
64 ピン・プラスチック LQFP（12x12）
μ PD78F053xGK-UET-A（x = 1-7）, 78F0537DGK-UET-A
64 ピン・プラスチック TQFP（ファインピッチ）（7x7）
μ PD78F053xGA-9EV-A（x = 1-7）, 78F0537DGA-9EV-A
80 ピン・プラスチック LQFP（14x14）
μ PD78F054xGC-UBT-A（x = 4-7）, 78F0547DGC-UBT-A
80 ピン・プラスチック LQFP（ファインピッチ）（12x12）
μ PD78F054xGK-8EU-A（x = 4-7）, 78F0547DGK-8EU-A
μ PD78F054xGK(A)-GAK-AX（x = 4-7）, 78F054xGK(A2)-GAK-AX（x = 4-7）
半田付け方式
赤外線リフロ
半田付け条件
パッケージ・ピーク温度：260 ℃，時間：60秒以内（220 ℃以上），回数：3回以内，
推奨条件記号
IR60-207-3
注
制限日数：7日間 （以降は125 ℃プリベーク20∼72時間必要）
＜留意事項＞
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装状態でのベーキン
グができません。
端子部分加熱
注
端子温度：350 ℃以下，時間：3秒以内（デバイスの一辺当たり）
−
注意
ドライパック開封後の保管日数で，保管条件は25 ℃，65 ％RH以下。
μ PD78F05xxDには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチップ・デバッグ
機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，製品の信頼性
が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバッグ機能を使
用した製品については，クレーム受け付け対象外となります。
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926
78 K0/Kx2
第 35 章
半田付け推奨条件
表35−1 従来規格品（μ PD78F05xx, 78F05xxD）の半田付け条件（3/3）
（3）30 ピン・プラスチック SSOP（7.62 mm (300) ）
μ PD78F050xMC(A)-CAB-AX（x = 0-3）, 78F050xMC(A2)-CAB-AX（x = 0-3）
44 ピン・プラスチック LQFP（10x10）
μ PD78F051xGB(A)-GAF-AX（x = 1-3）, 78F051xGB(A2)-GAF-AX（x = 1-3）
52 ピン・プラスチック LQFP（10x10）
μ PD78F052xGB(A)-GAG-AX（x = 1-7）, 78F052xGB(A2)-GAG-AX（x = 1-7）
64 ピン・プラスチック LQFP（14x14）
μ PD78F053xGC(A)-GAL-AX（x = 1-7）, 78F053xGC(A2)-GAL-AX（x = 1-7）
64 ピン・プラスチック LQFP（12x12）
μ PD78F053xGK(A)-GAJ-AX（x = 1-7）, 78F053xGK(A2)-GAJ-AX（x = 1-7）
80 ピン・プラスチック LQFP（14x14）
μ PD78F054xGC(A)-GAD-AX（x = 4-7）, 78F054xGC(A2)-GAD-AX（x = 4-7）
半田付け方式
赤外線リフロ
半田付け条件
パッケージ・ピーク温度：260 ℃，時間：60秒以内（220 ℃以上），回数：3回以内，
推奨条件記号
IR60-207-3
注
制限日数：7日間 （以降は125 ℃プリベーク20∼72時間必要）
＜留意事項＞
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装状態でのベーキン
グができません。
ウェーブ・
半田槽温度：260 ℃以下，時間：10秒以内，回数：1回，
ソルダリング
予備加熱温度：120 ℃ MAX.（パッケージ表面温度）
WS60-207-1
注
制限日数：7日間 （以降は125 ℃プリベーク 20∼72時間必要）
〈留意事項〉
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装でのベーキングが
できません。
端子部分加熱
注
端子温度：350 ℃以下，時間：3秒以内（デバイスの一辺当たり）
−
注意
ドライパック開封後の保管日数で，保管条件は25 ℃，65 ％RH以下。
半田付け方式の併用はお避けください（ただし，端子部分加熱方式は除く）。
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78 K0/Kx2
第 35 章
半田付け推奨条件
表35−2 拡張規格品（μ PD78F05xxA, 78F05xxDA）の半田付け条件（1/2）
（1）36 ピン・プラスチック FLGA（4x4）
μ PD78F050xAFC-AA3-A（x = 0-3）, 78F0503DAFC-AA3-A
64 ピン・プラスチック FLGA（5x5）
μ PD78F053xAFC-AA1-A（x = 1-7）, 78F0537DAFC-AA1-A
半田付け方式
赤外線リフロ
半田付け条件
パッケージ・ピーク温度：260 ℃，時間：60秒以内（220 ℃以上），回数：3回以内，
推奨条件記号
IR60-107-3
注
制限日数：7日間 （以降は125 ℃プリベーク10∼72時間必要）
＜留意事項＞
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装状態でのベーキン
グができません。
（2）48 ピン・プラスチック LQFP（ファインピッチ）（7x7）
μ PD78F051xAGA-GAM-AX（x = 1-5）78F0515DAGA-GAM-AX
μ PD78F051xAGAA-GAM-G（x = 1-5）, 78F051xAGAA2-GAM-G（x = 1-5）
64 ピン・プラスチック LQFP（ファインピッチ）（10x10）
μ PD78F053xAGB-GAH-AX（x = 1-7）, 78F0537DAGB-GAH-AX
μ PD78F053xAGBA-GAH-G（x = 1-7）, 78F053xAGBA2-GAH-G（x = 1-7）
80 ピン・プラスチック LQFP（ファインピッチ）（12x12）
μ PD78F054xAGK-GAK-AX（x = 4-7）, 78F0547DAGK-GAK-AX
μ PD78F054xAGKA-GAK-G（x = 4-7）, 78F054xAGKA2-GAK-G（x = 4-7）
半田付け方式
赤外線リフロ
半田付け条件
パッケージ・ピーク温度：260 ℃，時間：60秒以内（220 ℃以上），回数：3回以内，
推奨条件記号
IR60-107-3
注
制限日数：7日間 （以降は125 ℃プリベーク10∼72時間必要）
＜留意事項＞
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装状態でのベーキン
グができません。
端子部分加熱
注
端子温度：350 ℃以下，時間：3秒以内（デバイスの一辺当たり）
−
注意
ドライパック開封後の保管日数で，保管条件は25 ℃，65 ％RH以下。
μ PD78F05xxDAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチップ・デバッグ
機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，製品の信頼性
が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバッグ機能を使
用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
928
78 K0/Kx2
第 35 章
半田付け推奨条件
表35−2 拡張規格品（μ PD78F05xxA, 78F05xxDA）の半田付け条件（2/2）
（3）30 ピン・プラスチック SSOP（7.62 mm (300) ）
μ PD78F050xAMC-CAB-AX（x = 0-3）, 78F0503DAMC-CAB-AX
μ PD78F050xAMCA-CAB-G（x = 0-3）, 78F050xAMCA2-CAB-G（x = 0-3）
38 ピン・プラスチック SSOP（7.62 mm (300) ）
μ PD78F051xAMC-GAA-AX（x = 1-3）, 78F0513DAMC-GAA-AX
μ PD78F051xAMCA-GAA-G（x = 1-3）, 78F051xAMCA2-GAA-G（x = 1-3）
44 ピン・プラスチック LQFP（10x10）
μ PD78F051xAGB-GAF-AX（x = 1-3）, 78F0513DAGB-GAF-AX
μ PD78F051xAGBA-GAF-G（x = 1-3）, 78F051xAGBA2-GAF-G（x = 1-3）
52 ピン・プラスチック LQFP（10x10）
μ PD78F052xAGB-GAG-AX（x = 1-7）, 78F0527DAGB-GAG-AX
μ PD78F052xAGBA-GAG-G（x = 1-7）, 78F052xAGBA2-GAG-G（x = 1-7）
64 ピン・プラスチック LQFP（14x14）
μ PD78F053xAGC-GAL-AX（x = 1-7）, 78F0537DAGC-GAL-AX
μ PD78F053xAGCA-GAL-G（x = 1-7）, 78F053xAGCA2-GAL-G（x = 1-7）
64 ピン・プラスチック LQFP（12x12）
μ PD78F053xAGK-GAJ-AX（x = 1-7）, 78F0537DAGK-GAJ-AX
μ PD78F053xAGKA-GAJ-G（x = 1-7）, 78F053xAGKA2-GAJ-G（x = 1-7）
80 ピン・プラスチック LQFP（14x14）
μ PD78F054xAGC-GAD-AX（x = 4-7）, 78F0547DAGC-GAD-AX
μ PD78F054xAGCA-GAD-G（x = 4-7）, 78F054xAGCA2-GAD-G（x = 4-7）
半田付け方式
赤外線リフロ
半田付け条件
パッケージ・ピーク温度：260 ℃，時間：60秒以内（220 ℃以上），回数：3回以内，
推奨条件記号
IR60-107-3
注
制限日数：7日間 （以降は125 ℃プリベーク10∼72時間必要）
＜留意事項＞
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装状態でのベーキン
グができません。
ウェーブ・
半田槽温度：260 ℃以下，時間：10秒以内，回数：1回，
ソルダリング
予備加熱温度：120 ℃ MAX.（パッケージ表面温度）
WS60-107-1
注
制限日数：7日間 （以降は125 ℃プリベーク 10∼72時間必要）
〈留意事項〉
耐熱トレイ以外（マガジン，テーピング，非耐熱トレイ）は，包装でのベーキングが
できません。
端子部分加熱
注
端子温度：350 ℃以下，時間：3秒以内（デバイスの一辺当たり）
−
ドライパック開封後の保管日数で，保管条件は25 ℃，65 ％RH以下。
注意1.
2.
半田付け方式の併用はお避けください（ただし，端子部分加熱方式は除く）。
μ PD78F05xxDAには開発／評価用にオンチップ・デバッグ機能が搭載されています。オンチップ・デバッ
グ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越えてしまう可能性があり，製品の信
頼性が保証できませんので，量産用の製品には本機能を使用しないでください。オンチップ・デバッグ機
能を使用した製品については，クレーム受け付け対象外となります。
R01UH0008JJ0401 Rev.4.01
2010.07.15
929
78 K0/Kx2
第 36 章
ウエイトに関する注意事項
第36章 ウエイトに関する注意事項
36. 1
ウエイトに関する注意事項
この製品は，内部に2種類のシステム・バスを有しています。
1つはCPU用バスで，もう1つは低速周辺ハードウエアとのインタフェースを行う周辺用バスです。
CPU用バスのクロックと周辺用バスのクロックは非同期の関係となるため，CPUと周辺ハードウエアとのアク
セス間に競合が発生した場合は，予期せぬ不正データの受け渡しが行われる可能性があります。
したがって，競合の恐れがある周辺ハードウエアへのアクセス時には，CPUは正しいデータの受け渡しが行わ
れるまで，処理を繰り返し実行します。
その結果，CPUは次の命令処理に移行せず，CPU処理としてウエイト状態となるため，このウエイトが発生し
た場合，命令の実行クロック数がウエイト・クロック数分長くなります（ウエイト・クロック数については表36
−1, 表36−2を参照）。リアルタイム性が要求される処理を行う場合は，注意してください。
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78 K0/Kx2
36. 2
第 36 章
ウエイトに関する注意事項
ウエイトが発生する周辺ハードウエア
CPUからのアクセス時にウエイト要求が発生するレジスタとCPUのウエイト・クロック数を表36−1に，ウエ
イト要求が発生するRAMアクセスとCPUのウエイト・クロック数を表36−2に示します。
表36−1 ウエイトが発生するレジスタとCPUのウエイト・クロック数
周辺ハードウエア
対象アクセス
対象レジスタ
シリアル・インタフェース ASIS0
ウエイト・クロック数
リード
1クロック（固定）
リード
1クロック（固定）
リード
1クロック（固定）
ADM
ライト
1∼5クロック（fAD = fPRS/2選択時）
ADS
ライト
1∼7クロック（fAD = fPRS/3選択時）
ADPC
ライト
1∼9クロック（fAD = fPRS/4選択時）
UART0
シリアル・インタフェース ASIS6
UART6
シリアル・インタフェース IICS0
IIC0
A/Dコンバータ
2∼13クロック（fAD = fPRS/6選択時）
ADCR
リード
2∼17クロック（fAD = fPRS/8選択時）
2∼25クロック（fAD = fPRS/12選択時）
上記のクロック数は，fCPUとfPRSに同じソース・クロックを選択している場合の例です。次の算出式
および条件でウエイト・クロック数を算出できます。
〈ウエイト・クロック数算出式〉
2 fCPU
・ウエイト・クロック数 =
fAD ＋1
※ 小数点以下は，ウエイト・クロック数≦0.5の場合は切り捨て，ウエイト・クロック数＞0.5
の場合は切り上げる。
fAD
： A/D変換クロック周波数（fPRS/2-fPRS/12）
fCPU
： CPUクロック周波数
fPRS
： 周辺ハードウエア・クロック周波数
fXP
： メイン・システム・クロック周波数
〈最大／最小ウエイト・クロック数条件〉
・最大回数：CPU最高速（fXP），A/D変換クロック最低速（fPRS/12）
・最小回数：CPU最低速（fSUB/2），A/D変換クロック最高速（fPRS/2）
注意
周辺ハードウエア・クロック（fPRS）が停止しているときに，上記の対象レジスタにウエイト要求が発生する
アクセス方法で，アクセスしないでください。
備考
クロックは，CPUクロック（fCPU）を示します。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
第 36 章
ウエイトに関する注意事項
表36−2 ウエイトが発生するRAMアクセスとCPUのウエイト・クロック数（78K0/KF2のみ）
対象エリア
バッファRAM
対象アクセス
ライト
ウエイト・クロック数
１∼81クロック
注
＜最大ウエイト・クロック数算出式＞
5 fCPU
＋1
・最大ウエイト・クロック数 =
fW
※小数点以下は，（1/fCPU）をかけてtCPUL以下であれば切り捨て，tCPULを越える場合には切り上げる。
fW
： CSIS0レジスタのCKS00ビットで選択した基本クロックの周波数（CKS00 = 0： fPRS, CKS00 = 1： fPRS/2）
fCPU ： CPUクロック周波数
tCPUL ： CPUクロックのロウ・レベル幅
fPRS
： 周辺ハードウエア・クロック周波数
注 CSIA0からのRAMへの書き込みと，CPUからのバッファRAMへの書き込みとの間に，CSIA0の動作クロック5
クロック分以上挿入すれば，ウエイトは発生しません。
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78 K0/Kx2
付録 A 開発ツール
付録A 開発ツール
78K0/Kx2マイクロコントローラを使用するシステム開発のために次のような開発ツールを用意しています。
図A−1に開発ツール構成を示します。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
付録 A 開発ツール
図A−1 開発ツール構成（1/2）
QB-78K0KX2を使用する場合
（1）インサーキット・エミュレータ
ソフトウエア・パッケージ
・ソフトウエア・パッケージ
デバッグ用ソフトウエア
言語処理用ソフトウエア
・アセンブラ・パッケージ
・統合デバッガ注1
・Cコンパイラ・パッケージ
・システム・シミュレータ注2
・デバイス・ファイル注1
制御ソフトウエア
・プロジェクト・マネージャ
（Windows版のみ）注3
ホスト・マシン
（PCまたはEWS）
USBインタフェース・ケーブル注4
電源ユニット
QB-78K0KX2注4
＜フラッシュ・メモリ書き込み環境＞
フラッシュ・メモリ
プログラマ注4
オフボード・
プログラミング
エミュレーション・プローブ
オンボード・
プログラミング
変換アダプタ
フラッシュ・メモリ
書き込み用アダプタ
78K0/Kx2
マイクロコントローラ
ターゲット・
コネクタ
ターゲット・システム
注1. 78K0/Kx2マイクロコントローラ用のデバイス・ファイル（DF780547），および統合デバッガ
ID78K0-QBは，
開発ツールのダウンロード・サイト（http://www2.renesas.com/micro/ja/ods/index.html）より入手してくださ
い。
2. SM+ for 78K0（命令シミュレーション版）は，ソフトウエア・パッケージに含まれています。SM+ for 78K0/Kx2
（命令＋周辺シミュレーション版）は，含まれていません。
3. プロジェクト・マネージャ PM+は，アセンブラ・パッケージに入っています。
®
また，Windows 以外ではPM+は使用できません。
4. QB-78K0KX2は，統合デバッガ ID78K0-QB，USBインタフェース・ケーブル，プログラミング機能付きオン
チップ・デバッグ・エミュレータ QB-MINI2, 接続ケーブル（10ピン・ケーブル，16ピン・ケーブル），78K0-OCD
ボードを添付しています。それ以外の製品はオプションです。
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78 K0/Kx2
付録 A 開発ツール
図A−1 開発ツール構成（2/2）
（2）プログラミング機能付きオンチップ・デバッグ・エミュレータ QB-MINI2を使用する場合
ソフトウエア・パッケージ
・ソフトウエア・パッケージ
デバッグ用ソフトウエア
言語処理用ソフトウエア
・アセンブラ・パッケージ
・統合デバッガ注1
・Cコンパイラ・パッケージ
・システム・シミュレータ注2
・デバイス・ファイル注1
制御ソフトウエア
・プロジェクト・マネージャ
注3
（Windows版のみ）
ホスト・マシン
（PCまたはEWS）
USBインタフェース・ケーブル注4
＜オンチップ・デバッグ・エミュレータとして使用する場合＞
＜フラッシュ・メモリ・プログラマとして使用する場合＞
QB-MINI2注4
QB-MINI2注4
接続ケーブル
（16ピン・ケーブル）注4
78K0-OCDボード注4
接続ケーブル
（10ピン/16ピン・ケーブル）注4
ターゲット・コネクタ
ターゲット・システム
注1. 78K0/Kx2マイクロコントローラ用のデバイス・ファイル（DF780547），および統合デバッガ
ID78K0-QBは，
開発ツールのダウンロード・サイト（http://www2.renesas.com/micro/ja/ods/index.html）より入手してくださ
い。
2. SM+ for 78K0（命令シミュレーション版）は，ソフトウエア・パッケージに含まれています。SM+ for 78K0/Kx2
（命令＋周辺シミュレーション版）は，含まれていません。
3. プロジェクト・マネージャ PM+は，アセンブラ・パッケージに入っています。
また，Windows以外ではPM+は使用できません。
4. QB-MINI2は，USBインタフェース・ケーブル，接続ケーブル（10ピン・ケーブル，16ピン・ケーブル），78K0-OCD
ボードを添付しています。それ以外の製品はオプションです。また，QB-MINI2を操作するためのソフトウエ
アを，開発ツールのダウンロード・サイト（http://www2.renesas.com/micro/ja/ods/index.html）より入手して
ください。
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78 K0/Kx2
付録 A 開発ツール
A. 1
ソフトウエア・パッケージ
SP78K0
78K0マイクロコントローラ共通の開発ツール（ソフトウエア）を1つのパッケージにした
78K0マイクロコントローラ・
製品です。
ソフトウエア・パッケージ
A. 2
言語処理用ソフトウエア
RA78K0
注1
アセンブラ・パッケージ
ニモニックで書かれたプログラムをマイコンの実行可能なオブジェクト・コードに変換す
るプログラムです。
このほかに，シンボル・テーブルの生成，分岐命令の最適化処理などを自動的に行う機能
を備えています。
デバイス・ファイル（DF780547）と組み合わせて使用します。
＜PC環境で使用する場合の注意＞
アセンブラ・パッケージはDOSベースのアプリケーションですが，Windows上でプロジェ
クト・マネージャ（PM+）を使用することにより，Windows環境でも使用できます。PM+
は，アセンブラ・パッケージに含まれています。
CC78K0
注1
Cコンパイラ・パッケージ
C言語で書かれたプログラムをマイコンの実行可能なオブジェクト・コードに変換するプ
ログラムです。
アセンブラ・パッケージおよびデバイス・ファイルと組み合わせて使用します。
＜PC環境で使用する場合の注意＞
Cコンパイラ・パッケージはDOSベースのアプリケーションですが，Windows上でプロジ
ェクト・マネージャ（PM+）を使用することにより，Windows環境でも使用できます。
PM+は，アセンブラ・パッケージに含まれています。
注2
DF780547
デバイス固有の情報が入ったファイルです。
デバイス・ファイル
各ツール（RA78K0, CC78K0, ID78K0-QB, システム・シミュレータ）と組み合わせて使
用します。対応OS，ホスト・マシンは組み合わされる各ツールに依存します。
注1. RA78K0とCC78K0のVer.4.00以上の製品は，同一のマシン上にバージョンの異なるRA78K0とCC78K0をイン
ストール可能です。
2. DF780547は，RA78K0, CC78K0, ID78K0-QB, システム・シミュレータのすべての製品に共通に使用できま
す。開発ツールのダウンロード・サイト（http://www2.renesas.com/micro/ja/ods/index.html）より入手してく
ださい。
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
A. 3
付録 A 開発ツール
フラッシュ・メモリ書き込み用ツール
A. 3. 1 フラッシュ・メモリ・プログラマ PG-FP5, FL-PR5, PG-FP4, FL-PR4を使
用する場合
FL-PR5, PG-FP5,
FL-PR4, PG-FP4
フラッシュ・メモリ内蔵マイコン専用のフラッシュ・メモリ・プログラマです。
注1
フラッシュ・メモリ・プログラマ
注2
FA-xxxx
フラッシュ・メモリ書き込み用アダプタです。フラッシュ・メモリ・プログラマに接続し
フラッシュ・メモリ書き込み用
て使用します。
アダプタ
注1.
保守品
2.
フラッシュ・メモリ書き込み用アダプタの製品名と対象デバイスのパッケージは，次のとおりです。
対象デバイスのパッケージ
フラッシュ・メモリ書き込み用
アダプタ
78K0/KB2
30ピン・プラスチックSSOP（MC-5A4, MC-CABタイプ）
FA-30MC-CAB-B,
FA-78F0503MC-5A4-RX
36ピン・プラスチックFLGA（FC-AA3タイプ）
FA-36FC-AA3-B,
FA-78F0503FC-AA3-RX
78K0/KC2
38ピン・プラスチックSSOP（MC-GAAタイプ）
FA-38MC-GAA-B
44ピン・プラスチックLQFP（GB-UES, GB-GAFタイプ）
FA-44GB-GAF-B,
FA-78F0513GB-UES-RX
48ピン・プラスチックLQFP（GA-8EU, GA-GAMタイプ）
FA-48GA-GAM-B,
FA-78F0515GA-8EU-RX
78K0/KD2
52ピン・プラスチックLQFP（GB-UET, GB-GAGタイプ）
FA-52GB-GAG-B,
FA-78F0527GB-UET-RX
78K0/KE2
64ピン・プラスチックLQFP（GB-UEU, GB-GAHタイプ）
FA-64GB-GAH-B,
FA-78F0537GB-UEU-RX
64ピン・プラスチックLQFP（GC-UBS, GC-GALタイプ）
FA-64GC-GAL-B,
FA-78F0537GC-UBS-RX
64ピン・プラスチックLQFP（GK-UET, GK-GAJタイプ）
FA-64GK-GAJ-B,
FA-78F0537GK-UET-RX
64ピン・プラスチックTQFP（GA-9EV, GA-HABタイプ）
FA-64GA-8EV-B,
FA-64GA-HAB-B,
FA-78F0537GA-9EV-RX
78K0/KF2
64ピン・プラスチックFLGA（FC-AA1タイプ）
FA-78F0537FC-AA1-RX
80ピン・プラスチックLQFP（GC-UBT, GC-GADタイプ）
FA-80GC-GAD-B,
FA-78F0547GC-UBT-RX
80ピン・プラスチックLQFP（GK-8EU, GK-GAKタイプ）
FA-80GK-GAK-B,
FA-78F0547GK-8EU-RX
備考1.
FL-PR5, FL-PR4, FA-xxxxは，株式会社内藤電誠町田製作所の製品です。
問い合わせ先：株式会社内藤電誠町田製作所（http://www.ndk-m.co.jp/）（TEL（042）750-4172）
2.
フラッシュ・メモリ書き込み用アダプタは，最新のものをお使いください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
937
78 K0/Kx2
付録 A 開発ツール
A. 3. 2 プログラミング機能付きオンチップ・デバッグ・エミュレータ
を使用する場合
QB-MINI2
QB-MINI2
フラッシュ・メモリ内蔵マイコン専用のフラッシュ・メモリ・プログラマです。78K0/Kx2マ
プログラミング機能付きオンチッ イクロコントローラを使用する応用システムを開発する際に，ハードウエア，ソフトウエアを
プ・デバッグ・エミュレータ
デバッグするためのオンチップ・デバッグ・エミュレータとしても使用できます。
添付の接続ケーブル（16ピン・ケーブル），およびホスト・マシンと接続するためのUSBイ
ンタフェース・ケーブルを使用します。
ターゲット・コネクタの仕様
2.54 mmピッチの16ピン汎用コネクタ
備考1. QB-MINI2は，USBインタフェース・ケーブル，接続ケーブル（10ピン・ケーブル，16ピン・ケーブル），
78K0-OCDボードを添付しています。そのうち，接続ケーブル（10ピン・ケーブル）と78K0-OCDボードは，
オンチップ・デバッグ時のみに使用します。
2. QB-MINI2を操作するためのソフトウエアを，開発ツールのダウンロード・サイト
（http://www2.renesas.com/micro/ja/ods/index.html）より入手してください。
A. 4
デバッグ用ツール（ハードウエア）
A. 4. 1 インサーキット・エミュレータ
QB-78K0KX2
QB-78K0KX2を使用する場合
78K0/KX2マイクロコントローラを使用する応用システムを開発する際に，ハードウエア，ソフ
インサーキット・エミュレータ
トウエアをデバッグするためのインサーキット・エミュレータです。統合デバッガ（ID78K0-QB）
に対応しています。電源ユニット，およびエミュレーション・プローブと組み合わせて使用し
ます。ホスト・マシンとの接続は，USBを使用します。
QB-144-CA-01
オシロスコープなどで波形観測を行う際に使用するアダプタです。
チェック・ピン・アダプタ
QB-80-EP-01T
インサーキット・エミュレータとターゲット・システムを接続するためのフレキシブル・タイ
エミュレーション・プローブ
QB-xxxx-EA-xxx
注
プのプローブです。
インサーキット・エミュレータからターゲット･コネクタへピン変換を行うアダプタです。
エクスチェンジ・アダプタ
QB-xxxx-YS-xxx
注
スペース・アダプタ
QB-xxxx-YQ-xxx
ターゲット・システムとインサーキット・エミュレータ間の高さを必要に応じて調節するアダ
プタです。
注
ターゲット・コネクタとエクスチェンジ・アダプタを接続するコネクタです。
注
対象デバイスをソケット実装するためのアダプタです。
YQコネクタ
QB-xxxx-HQ-xxx
マウント・アダプタ
QB-xxxx-NQ-xxx
注
ターゲット・システムへ実装するためのコネクタです。
ターゲット・コネクタ
（注，備考は次ページ以降にあります）
R01UH0008JJ0401 Rev.4.01
2010.07.15
938
78 K0/Kx2
注
付録 A 開発ツール
エクスチェンジ・アダプタ，スペース・アダプタ，YQコネクタ，マウント・アダプタ，ターゲット・コネクタ
の製品名と対象デバイスのパッケージは，次のとおりです。
対象デバイスのパッケージ
78K0/KB2
エクスチェン
スペース・
ジ・アダプタ
アダプタ
YQコネクタ
マウント・
ターゲット・
アダプタ
コネクタ
30 ピ ン ・ プ ラ ス チ ッ ク
QB-30MC-
QB-30MC-
QB-30MC-
QB-30MC-
QB-30MC-
SSOP（MC-5A4, MC-CAB
EA-02T
YS-01T
YQ-01T
HQ-01T
NQ-01T
36 ピ ン ・ プ ラ ス チ ッ ク
QB-36FC-
なし
なし
なし
QB-36FC-
FLGA（FC-AA3タイプ）
EA-01T
38 ピ ン ・ プ ラ ス チ ッ ク
QB-38MC-
QB-38MC-
QB-38MC-
QB-38MC-
QB-38MC-
SSOP（MC-GAAタイプ）
EA-01T
YQ-01T
YQ-01T
HQ-01T
NQ-01T
44 ピ ン ・ プ ラ ス チ ッ ク
QB-44GB-
QB-44GB-
QB-44GB-
QB-44GB-
QB-44GB-
LQFP（GB-UES, GB-GAF
EA-03T
YS-01T
YQ-01T
HQ-01T
NQ-01T
48 ピ ン ・ プ ラ ス チ ッ ク
QB-48GA-
QB-48GA-
QB-48GA-
QB-48GA-
QB-48GA-
LQFP（GA-8EU, GA-GAM
EA-02T
YS-01T
YQ-01T
HQ-01T
NQ-01T
52 ピ ン ・ プ ラ ス チ ッ ク
QB-52GB-
QB-52GB-
QB-52GB-
QB-52GB-
QB-52GB-
LQFP（GB-UET, GB-GAG
EA-02T
YS-01T
YQ-01T
HQ-01T
NQ-01T
64 ピ ン ・ プ ラ ス チ ッ ク
QB-64GB-
QB-64GB-
QB-64GB-
QB-64GB-
QB-64GB-
LQFP（GB-UEU, GB-GAH
EA-04T
YS-01T
YQ-01T
HQ-01T
NQ-01T
64 ピ ン ・ プ ラ ス チ ッ ク
QB-64GC-
QB-64GC-
QB-64GC-
QB-64GC-
QB-64GC-
LQFP（GC-UBS, GC-GAL
EA-03T
YS-01T
YQ-01T
HQ-01T
NQ-01T
64 ピ ン ・ プ ラ ス チ ッ ク
QB-64GK-
QB-64GK-
QB-64GK-
QB-64GK-
QB-64GK-
LQFP（GK-UET, GK-GAJ
EA-04T
YS-01T
YQ-01T
HQ-01T
NQ-01T
64 ピ ン ・ プ ラ ス チ ッ ク
QB-64GA-
QB-64GA-
QB-64GA-
QB-64GA-
QB-64GA-
TQFP（GA-9EV, GA-HAB
EA-01T
YS-01T
YQ-01T
HQ-01T
NQ-01T
64 ピ ン ・ プ ラ ス チ ッ ク
QB-64FC-
なし
なし
なし
QB-64FC-
FLGA（FC-AA1タイプ）
EA-01T
80 ピ ン ・ プ ラ ス チ ッ ク
QB-80GC-
QB-80GC-
QB-80GC-
QB-80GC-
QB-80GC-
LQFP（GC-UBT, GC-GAD
EA-01T
YS-01T
YQ-01T
HQ-01T
NQ-01T
80 ピ ン ・ プ ラ ス チ ッ ク
QB-80GK-
QB-80GK-
QB-80GK-
QB-80GK-
QB-80GK-
LQFP（GK-8EU, GK-GAK
EA-01T
YS-01T
YQ-01T
HQ-01T
NQ-01T
タイプ）
78K0/KC2
NQ-01T
タイプ）
タイプ）
78K0/KD2
タイプ）
78K0/KE2
タイプ）
タイプ）
タイプ）
タイプ）
78K0/KF2
NQ-01T
タイプ）
タイプ）
R01UH0008JJ0401 Rev.4.01
2010.07.15
939
78 K0/Kx2
備考1.
付録 A 開発ツール
QB-78K0KX2は，統合デバッガ ID78K0-QB，USBインタフェース・ケーブル，オンチップ・デバッグ・エ
ミュレータ QB-MINI2, 接続ケーブル（10ピン・ケーブル，16ピン・ケーブル），78K0-OCDボードを添付
しています。
QB-MINI2を使用する場合，QB-MINI2を操作するためのソフトウエアを，開発ツールのダウンロード・サイ
ト（http://www2.renesas.com/micro/ja/ods/index.html）より入手してください。
2. オーダ名称により，QB-78K0KX2の梱包内容は次のように異なります。
梱包内容
オーダ名称
QB-78K0KX2-ZZZ
インサーキット・
エミュレーショ
エクスチェンジ・
エミュレータ
ン・プローブ
アダプタ
QB-78K0KX2
QB-78K0KX2-T30MC
YQコネクタ
ターゲット・
コネクタ
なし
QB-80-EP-01T
QB-30MC-EA-02T
QB-30MC-YQ-01T
QB-30MC-NQ-01T
QB-78K0KX2-T36FC
QB-36FC-EA-01T
なし
QB-36FC-NQ-01T
QB-78K0KX2-T38MC
QB-38MC-EA-01T
QB-38MC-YQ-01T
QB-38MC-NQ-01T
QB-78K0KX2-T44GB
QB-44GB-EA-03T
QB-44GB-YQ-01T
QB-44GB-NQ-01T
QB-78K0KX2-T48GA
QB-48GA-EA-02T
QB-48GA-YQ-01T
QB-48GA-NQ-01T
QB-78K0KX2-T52GB
QB-52GB-EA-02T
QB-52GB-YQ-01T
QB-52GB-NQ-01T
QB-78K0KX2-T64GB
QB-64GB-EA-04T
QB-64GB-YQ-01T
QB-64GB-NQ-01T
QB-78K0KX2-T64GC
QB-64GC-EA-03T
QB-64GC-YQ-01T
QB-64GC-NQ-01T
QB-78K0KX2-T64GK
QB-64GK-EA-04T
QB-64GK-YQ-01T
QB-64GK-NQ-01T
QB-78K0KX2-T64GA
QB-64GA-EA-01T
QB-64GA-YQ-01T
QB-64GA-NQ-01T
QB-78K0KX2-T64FC
QB-64FC-EA-01T
なし
QB-64FC-NQ-01T
QB-78K0KX2-T80GC
QB-80GC-EA-01T
QB-80GC-YQ-01T
QB-80GC-NQ-01T
QB-78K0KX2-T80GK
QB-80GK-EA-01T
QB-80GK-YQ-01T
QB-80GK-NQ-01T
A. 4. 2 プログラミング機能付きオンチップ・デバッグ・エミュレータ
を使用する場合
QB-MINI2
QB-MINI2
78K0/Kx2マイクロコントローラを使用する応用システムを開発する際に，ハードウエア，ソ
プログラミング機能付きオンチッ フトウエアをデバッグするためのオンチップ・デバッグ・エミュレータです。フラッシュ・メ
プ・デバッグ・エミュレータ
モリ内蔵マイコン専用のフラッシュ・メモリ・プログラマとしても使用できます。
添付の接続ケーブル（10ピンまたは16ピン・ケーブル），ホスト・マシンと接続するための
USBインタフェース・ケーブルおよび78K0-OCDボードを使用します。
ターゲット・コネクタの仕様
2.54 mmピッチの10ピン汎用コネクタまたは2.54 mmピッチの16ピン汎用コネクタ
備考1. QB-MINI2は，USBインタフェース・ケーブル，接続ケーブル（10ピン・ケーブル，16ピン・ケーブル），
78K0-OCDボードを添付しています。そのうち，接続ケーブル（10ピン・ケーブル）と78K0-OCDボードは，
オンチップ・デバッグ時のみに使用します。
2. QB-MINI2を操作するためのソフトウエアを，開発ツールのダウンロード・サイト
（http://www2.renesas.com/micro/ja/ods/index.html）より入手してください。
R01UH0008JJ0401 Rev.4.01
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940
78 K0/Kx2
A. 5
付録 A 開発ツール
デバッグ用ツール（ソフトウエア）
ID78K0-QB
注
統合デバッガ
78K0マイクロコントローラ用のインサーキット・エミュレータに対応したデバッグです。
ID78K0-QBは，Windowsベースのソフトウエアです。
C言語対応のデバッグ機能を強化しており，ソース・プログラムや逆アセンブル表示，メモリ
表示をトレース結果に連動させるウインドウ統合機能を使用することにより，トレース結果を
ソース・プログラムと対応させて表示することもできます。
デバイス・ファイル（DF780547）と組み合わせて使用します。
SM+ for 78K0
システム・シミュレータは，Windowsベースのソフトウエアです。
SM+ for 78K0/Kx2
ホスト・マシン上でターゲット・システムの動作をシミュレーションしながら，Cソース・レ
システム・シミュレータ
ベルまたはアセンブラ・レベルでのデバッグが可能です。
システム・シミュレータを使用することにより，アプリケーションの論理検証，性能検証をハ
ードウエア開発から独立して行えます。したがって，開発効率やソフトウエア品質の向上が図
れます。
デバイス・ファイル（DF780547）と組み合わせて使用します。
78K0/Kx2マイクロコントローラをサポートするシステム・シミュレータには，次の2種類があ
ります。
・SM+ for 78K0（命令シミュレーション版）
CPUのみシミュレーション可能です。ソフトウエア・パッケージに同梱されています。
・SM+ for 78K0/Kx2（命令＋周辺シミュレーション版）
CPUと周辺ハードウエア（ポート，タイマ，シリアル・インタフェースなど）のシミュ
レーション可能です。ソフトウエア・パッケージとは別売です。
注
開発ツールのダウンロード・サイト（http://www2.renesas.com/micro/ja/ods/index.html）より入手してください。
R01UH0008JJ0401 Rev.4.01
2010.07.15
941
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
付録B ターゲット・システム設計上の注意
この章ではQB-78K0KX2を使用する場合のターゲット・システム設計上の注意として，ターゲット・システム上
の部品実装禁止領域，部品実装高さの制限がある領域を示します。
12.5
13.375
11.5
10
11.5
10
図B−1 30ピンMCパッケージの場合
12.5
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
942
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
3.5
3.5
図B−2 36ピンFCパッケージの場合
3
4
21.8
：エクスチェンジ・アダプタ領域
：高さ2.5 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ4.5 mmまでの部品を実装可能
15
13.375
9.85
10
9.85
10
図B−3 44ピンGBパッケージの場合
15
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
943
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
15
9.5
10
9.5
10
図B−4 48ピンGAパッケージの場合
15
13.375
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
15
13.375
9.85
10
9.85
10
図B−5 52ピンGBパッケージの場合
15
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
944
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
3.5
3.5
図B−6 64ピンFCパッケージの場合
3
4
21.8
：エクスチェンジ・アダプタ領域（コネクタ部）
：高さ2.5 mmまでの部品を実装可能
：エクスチェンジ・アダプタ領域（プローブ部）
：高さ4.5 mmまでの部品を実装可能
15
13.375
9.5
10
9.5
10
図B−7 64ピンGAパッケージの場合
15
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
945
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
15
10.5
10
10.5
10
図B−8 64ピンGBパッケージの場合
15
13.375
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
15
13.375
11.85
10
11.85
10
図B−9 64ピンGCパッケージの場合
15
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
946
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
15
10.5
10
10.5
10
図B−10 64ピンGKパッケージの場合
15
13.375
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
15
13.375
12.05
10
12.05
10
図B−11 80ピンGCパッケージの場合
15
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
947
78 K0/Kx2
付録 B ターゲット・システム設計上の注意
15
13.375
10.5
10
10.5
10
図B−12 80ピンGKパッケージの場合
15
17.375
注
：エクスチェンジ・アダプタ領域
：高さ17.45 mmまでの部品を実装可能
：エミュレーション・プローブ先端部領域
：高さ24.45 mmまでの部品を実装可能
注
注：スペーサ・アダプタを使用することで高さ調節可能（1個当たり2.4 mm増）
R01UH0008JJ0401 Rev.4.01
2010.07.15
948
78 K0/Kx2
付録 C レジスタ索引
付録C レジスタ索引
C. 1
レジスタ索引（50音順）
［あ行］
IIC機能拡張レジスタ0（IICX0） … 579
IICクロック選択レジスタ0（IICCL0） … 578
IICコントロール・レジスタ0（IICC0） … 569
IICシフト・レジスタ0（IIC0） … 566
IIC状態レジスタ0（IICS0） … 573
IICフラグ・レジスタ0（IICF0） … 576
アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6） … 474
アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0（ASIS0） … 443
アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6（ASIS6） … 470
アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6） … 471
アシンクロナス・シリアル・インタフェース動作モード・レジスタ0（ASIM0） … 441
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6） … 467
アナログ入力チャネル指定レジスタ（ADS） … 422
ウォッチドッグ・タイマ・イネーブル・レジスタ（WDTE） … 402
A/Dコンバータ・モード・レジスタ（ADM） … 416
A/Dポート・コンフィギュレーション・レジスタ（ADPC） … 218, 423
［か行］
外部割り込み立ち上がりエッジ許可レジスタ（EGP） … 668
外部割り込み立ち下がりエッジ許可レジスタ（EGN） … 668
キャプチャ／コンペア・コントロール・レジスタ00（CRC00） … 278
キャプチャ／コンペア・コントロール・レジスタ01（CRC01） … 278
キー・リターン・モード・レジスタ（KRM） … 681
クロック出力選択レジスタ（CKS） … 408
クロック選択レジスタ6（CKSR6） … 471
クロック動作モード選択レジスタ（OSCCTL） … 228
［さ行］
10ビットA/D変換結果レジスタ（ADCR） … 420
16ビット・タイマ・カウンタ00（TM00） … 271
16ビット・タイマ・カウンタ01（TM01） … 271
16ビット・タイマ・キャプチャ／コンペア・レジスタ000（CR000） … 272
16ビット・タイマ・キャプチャ／コンペア・レジスタ001（CR001） … 272
16ビット・タイマ・キャプチャ／コンペア・レジスタ010（CR010） … 272
16ビット・タイマ・キャプチャ／コンペア・レジスタ011（CR011） … 272
16ビット・タイマ出力コントロール・レジスタ00（TOC00） … 280
16ビット・タイマ出力コントロール・レジスタ01（TOC01） … 280
16ビット・タイマ・モード・コントロール・レジスタ00（TMC00） … 276
R01UH0008JJ0401 Rev.4.01
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949
78 K0/Kx2
付録 C レジスタ索引
16ビット・タイマ・モード・コントロール・レジスタ01（TMC01） … 276
自動データ転送アドレス・カウント・レジスタ0（ADTC0） … 534
自動データ転送アドレス・ポイント指定レジスタ0（ADTP0） … 532
自動データ転送間隔指定レジスタ0（ADTI0） … 533
受信シフト・レジスタ0（RXS0） … 440
受信シフト・レジスタ6（RXS6） … 466
受信バッファ・レジスタ0（RXB0） … 440
受信バッファ・レジスタ6（RXB6） … 466
乗除算器コントロール・レジスタ0（DMUC0） … 641
乗除算データ・レジスタA0（MDA0H, MDA0L） … 639
乗除算データ・レジスタB0（MDB0） … 640
剰余データ・レジスタ0（SDR0） … 638
シリアルI/Oシフト・レジスタ0（SIOA0） … 526
シリアルI/Oシフト・レジスタ10（SIO10） … 501
シリアルI/Oシフト・レジスタ11（SIO11） … 501
シリアル・クロック選択レジスタ10（CSIC10） … 505
シリアル・クロック選択レジスタ11（CSIC11） … 505
シリアル・ステータス・レジスタ0（CSIS0） … 528
シリアル動作モード指定レジスタ0（CSIMA0） … 526
シリアル動作モード・レジスタ10（CSIM10） … 502
シリアル動作モード・レジスタ11（CSIM11） … 502
シリアル・トリガ・レジスタ0（CSIT0） … 530
スレーブ・アドレス・レジスタ0（SVA0） … 567
送信シフト・レジスタ0（TXS0） … 440
送信シフト・レジスタ6（TXS6） … 466
送信バッファ・レジスタ6（TXB6） … 466
送信バッファ・レジスタ10（SOTB10） … 501
送信バッファ・レジスタ11（SOTB11） … 501
［た行］
タイマ・クロック選択レジスタ50（TCL50） … 352
タイマ・クロック選択レジスタ51（TCL51） … 352
低電圧検出レジスタ（LVIM） … 714
低電圧検出レベル選択レジスタ（LVIS） … 716
時計用タイマ動作モード・レジスタ（WTM） … 395
［な行］
内蔵発振モード・レジスタ（RCM） … 234
内部拡張RAMサイズ切り替えレジスタ（IXS） … 737
入力切り替え制御レジスタ（ISC） … 476
［は行］
8ビットA/D変換結果レジスタ（ADCRH） … 421
8ビット・タイマHキャリア・コントロール・レジスタ1（TMCYC1） … 375
R01UH0008JJ0401 Rev.4.01
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950
78 K0/Kx2
付録 C レジスタ索引
8ビット・タイマHコンペア・レジスタ00（CMP00） … 370
8ビット・タイマHコンペア・レジスタ01（CMP01） … 370
8ビット・タイマHコンペア・レジスタ10（CMP10） … 370
8ビット・タイマHコンペア・レジスタ11（CMP11） … 370
8ビット・タイマHモード・レジスタ0（TMHMD0） … 371
8ビット・タイマHモード・レジスタ1（TMHMD1） … 371
8ビット・タイマ・カウンタ50（TM50） … 351
8ビット・タイマ・カウンタ51（TM51） … 351
8ビット・タイマ・コンペア・レジスタ50（CR50） … 351
8ビット・タイマ・コンペア・レジスタ51（CR51） … 351
8ビット・タイマ・モード・コントロール・レジスタ50（TMC50） … 355
8ビット・タイマ・モード・コントロール・レジスタ51（TMC51） … 355
発振安定時間カウンタ状態レジスタ（OSTC） … 236, 683
発振安定時間選択レジスタ（OSTS） … 237, 684
プリスケーラ・モード・レジスタ00（PRM00） … 283
プリスケーラ・モード・レジスタ01（PRM01） … 283
プルアップ抵抗オプション・レジスタ0（PU0） … 214
プルアップ抵抗オプション・レジスタ1（PU1） … 214
プルアップ抵抗オプション・レジスタ3（PU3） … 214
プルアップ抵抗オプション・レジスタ4（PU4） … 214
プルアップ抵抗オプション・レジスタ5（PU5） … 214
プルアップ抵抗オプション・レジスタ6（PU6） … 214
プルアップ抵抗オプション・レジスタ7（PU7） … 214
プルアップ抵抗オプション・レジスタ12（PU12） … 214
プルアップ抵抗オプション・レジスタ14（PU14） … 214
プロセッサ・クロック・コントロール・レジスタ（PCC） … 231
分周値選択レジスタ0（BRGCA0） … 531
ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0） … 444
ボー・レート・ジェネレータ・コントロール・レジスタ6（BRGC6） … 473
ポート・モード・レジスタ0（PM0） … 204, 286, 508
ポート・モード・レジスタ1（PM1） … 204, 357, 376, 445, 476, 508
ポート・モード・レジスタ2（PM2） … 204, 424
ポート・モード・レジスタ3（PM3） … 204, 357
ポート・モード・レジスタ4（PM4） … 204
ポート・モード・レジスタ5（PM5） … 204
ポート・モード・レジスタ6（PM6） … 204, 581
ポート・モード・レジスタ7（PM7） … 204
ポート・モード・レジスタ12（PM12） … 204, 717
ポート・モード・レジスタ14（PM14） … 204, 411, 534
ポート・レジスタ0（P0） … 209
ポート・レジスタ1（P1） … 209
ポート・レジスタ2（P2） … 209
ポート・レジスタ3（P3） … 209
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78 K0/Kx2
付録 C レジスタ索引
ポート・レジスタ4（P4） … 209
ポート・レジスタ5（P5） … 209
ポート・レジスタ6（P6） … 209
ポート・レジスタ7（P7） … 209
ポート・レジスタ12（P12） … 209
ポート・レジスタ13（P13） … 209
ポート・レジスタ14（P14） … 209
［ま行］
メインOSCコントロール・レジスタ（MOC） … 234
メイン・クロック・モード・レジスタ（MCM） … 235
メモリ・サイズ切り替えレジスタ（IMS） … 736
メモリ・バンク選択レジスタ（BANK） … 150
［や行］
優先順位指定フラグ・レジスタ0H（PR0H） … 664
優先順位指定フラグ・レジスタ0L（PR0L） … 664
優先順位指定フラグ・レジスタ1H（PR1H） … 664
優先順位指定フラグ・レジスタ1L（PR1L） … 664
［ら行］
リセット・コントロール・フラグ・レジスタ（RESF） … 706
［わ行］
割り込みマスク・フラグ・レジスタ0H（MK0H） … 659
割り込みマスク・フラグ・レジスタ0L（MK0L） … 659
割り込みマスク・フラグ・レジスタ1H（MK1H） … 659
割り込みマスク・フラグ・レジスタ1L（MK1L） … 659
割り込み要求フラグ・レジスタ0H（IF0H） … 653
割り込み要求フラグ・レジスタ0L（IF0L） … 653
割り込み要求フラグ・レジスタ1H（IF1H） … 653
割り込み要求フラグ・レジスタ1L（IF1L） … 653
R01UH0008JJ0401 Rev.4.01
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78 K0/Kx2
C. 2
付録 C レジスタ索引
レジスタ索引（アルファベット順）
［A］
ADCR
：10ビットA/D変換結果レジスタ … 420
ADCRH
：8ビットA/D変換結果レジスタ … 421
ADM
：A/Dコンバータ・モード・レジスタ … 416
ADPC
：A/Dポート・コンフィギュレーション・レジスタ … 218, 423
ADS
：アナログ入力チャネル指定レジスタ … 422
ADTC0
：自動データ転送アドレス・カウント・レジスタ0 … 534
ADTI0
：自動データ転送間隔指定レジスタ0 … 533
ADTP0
：自動データ転送アドレス・ポイント指定レジスタ0 … 532
ASICL6
：アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6 … 474
ASIF6
：アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6 … 471
ASIM0
：アシンクロナス・シリアル・インタフェース動作モード・レジスタ0 … 441
ASIM6
：アシンクロナス・シリアル・インタフェース動作モード・レジスタ6 … 467
ASIS0
：アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ0 … 443
ASIS6
：アシンクロナス・シリアル・インタフェース受信エラー・ステータス・レジスタ6 … 470
［B］
BANK
：メモリ・バンク選択レジスタ … 150
BRGCA0 ：分周値選択レジスタ0 … 531
BRGC0
：ボー・レート・ジェネレータ・コントロール・レジスタ0 … 444
BRGC6
：ボー・レート・ジェネレータ・コントロール・レジスタ6 … 473
［C］
CKS
：クロック出力選択レジスタ … 408
CKSR6
：クロック選択レジスタ6 … 471
CMP00
：8ビット・タイマHコンペア・レジスタ00 … 370
CMP01
：8ビット・タイマHコンペア・レジスタ01 … 370
CMP10
：8ビット・タイマHコンペア・レジスタ10 … 370
CMP11
：8ビット・タイマHコンペア・レジスタ11 … 370
CR000
：16ビット・タイマ・キャプチャ／コンペア・レジスタ000 … 272
CR001
：16ビット・タイマ・キャプチャ／コンペア・レジスタ001 … 272
CR010
：16ビット・タイマ・キャプチャ／コンペア・レジスタ010 … 272
CR011
：16ビット・タイマ・キャプチャ／コンペア・レジスタ011 … 272
CR50
：8ビット・タイマ・コンペア・レジスタ50 … 351
CR51
：8ビット・タイマ・コンペア・レジスタ51 … 351
CRC00
：キャプチャ／コンペア・コントロール・レジスタ00 … 278
CRC01
：キャプチャ／コンペア・コントロール・レジスタ01 … 278
CSIC10
：シリアル・クロック選択レジスタ10 … 505
CSIC11
：シリアル・クロック選択レジスタ11 … 505
CSIMA0
：シリアル動作モード指定レジスタ0 … 526
CSIM10
：シリアル動作モード・レジスタ10 … 502
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78 K0/Kx2
付録 C レジスタ索引
CSIM11
：シリアル動作モード・レジスタ11 … 502
CSIS0
：シリアル・ステータス・レジスタ0 … 528
CSIT0
：シリアル・トリガ・レジスタ0 … 530
［D］
DMUC0
：乗除算器コントロール・レジスタ0 … 641
［E］
EGN
：外部割り込み立ち下がりエッジ許可レジスタ … 668
EGP
：外部割り込み立ち上がりエッジ許可レジスタ … 668
［I］
IIC0
：IICシフト・レジスタ0 … 566
IICC0
：IICコントロール・レジスタ0 … 569
IICCL0
：IICクロック選択レジスタ0 … 578
IICF0
：IICフラグ・レジスタ0 … 576
IICS0
：IIC状態レジスタ0 … 573
IICX0
：IIC機能拡張レジスタ0 … 579
IF0H
：割り込み要求フラグ・レジスタ0H … 653
IF0L
：割り込み要求フラグ・レジスタ0L … 653
IF1H
：割り込み要求フラグ・レジスタ1H … 653
IF1L
：割り込み要求フラグ・レジスタ1L … 653
IMS
：メモリ・サイズ切り替えレジスタ … 736
ISC
：入力切り替え制御レジスタ … 476
IXS
：内部拡張RAMサイズ切り替えレジスタ … 737
［K］
KRM
：キー・リターン・モード・レジスタ … 681
［L］
LVIM
：低電圧検出レジスタ … 714
LVIS
：低電圧検出レベル選択レジスタ … 716
［M］
MCM
：メイン・クロック・モード・レジスタ … 235
MDA0H
：乗除算データ・レジスタA0 … 639
MDA0L
：乗除算データ・レジスタA0 … 639
MDB0
：乗除算データ・レジスタB0 … 640
MK0H
：割り込みマスク・フラグ・レジスタ0H … 659
MK0L
：割り込みマスク・フラグ・レジスタ0L … 659
MK1H
：割り込みマスク・フラグ・レジスタ1H … 659
MK1L
：割り込みマスク・フラグ・レジスタ1L … 659
MOC
：メインOSCコントロール・レジスタ … 234
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954
78 K0/Kx2
付録 C レジスタ索引
［O］
OSCCTL ：クロック動作モード選択レジスタ … 228
OSTC
：発振安定時間カウンタ状態レジスタ … 236, 683
OSTS
：発振安定時間選択レジスタ … 237, 684
［P］
P0
：ポート・レジスタ0 … 209
P1
：ポート・レジスタ1 … 209
P2
：ポート・レジスタ2 … 209
P3
：ポート・レジスタ3 … 209
P4
：ポート・レジスタ4 … 209
P5
：ポート・レジスタ5 … 209
P6
：ポート・レジスタ6 … 209
P7
：ポート・レジスタ7 … 209
P12
：ポート・レジスタ12 … 209
P13
：ポート・レジスタ13 … 209
P14
：ポート・レジスタ14 … 209
PCC
：プロセッサ・クロック・コントロール・レジスタ … 231
PM0
：ポート・モード・レジスタ0 … 204, 286, 508
PM1
：ポート・モード・レジスタ1 … 204, 357, 376, 445, 476, 508
PM2
：ポート・モード・レジスタ2 … 204, 424
PM3
：ポート・モード・レジスタ3 … 204, 357
PM4
：ポート・モード・レジスタ4 … 204
PM5
：ポート・モード・レジスタ5 … 204
PM6
：ポート・モード・レジスタ6 … 204, 581
PM7
：ポート・モード・レジスタ7 … 204
PM12
：ポート・モード・レジスタ12 … 204, 717
PM14
：ポート・モード・レジスタ14 … 204, 411, 534
PR0H
：優先順位指定フラグ・レジスタ0H … 664
PR0L
：優先順位指定フラグ・レジスタ0L … 664
PR1H
：優先順位指定フラグ・レジスタ1H … 664
PR1L
：優先順位指定フラグ・レジスタ1L … 664
PRM00
：プリスケーラ・モード・レジスタ00 … 283
PRM01
：プリスケーラ・モード・レジスタ01 … 283
PU0
：プルアップ抵抗オプション・レジスタ0 … 214
PU1
：プルアップ抵抗オプション・レジスタ1 … 214
PU3
：プルアップ抵抗オプション・レジスタ3 … 214
PU4
：プルアップ抵抗オプション・レジスタ4 … 214
PU5
：プルアップ抵抗オプション・レジスタ5 … 214
PU6
：プルアップ抵抗オプション・レジスタ6 … 214
PU7
：プルアップ抵抗オプション・レジスタ7 … 214
PU12
：プルアップ抵抗オプション・レジスタ12 … 214
PU14
：プルアップ抵抗オプション・レジスタ14 … 214
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付録 C レジスタ索引
［R］
RCM
：内蔵発振モード・レジスタ … 234
RESF
：リセット・コントロール・フラグ・レジスタ … 706
RXB0
：受信バッファ・レジスタ0 … 440
RXB6
：受信バッファ・レジスタ6 … 466
RXS0
：受信シフト・レジスタ0 … 440
RXS6
：受信シフト・レジスタ6 … 466
［S］
SDR0
：剰余データ・レジスタ0 … 638
SIO10
：シリアルI/Oシフト・レジスタ10 … 501
SIO11
：シリアルI/Oシフト・レジスタ11 … 501
SIOA0
：シリアルI/Oシフト・レジスタ0 … 526
SOTB10
：送信バッファ・レジスタ10 … 501
SOTB11
：送信バッファ・レジスタ11 … 501
SVA0
：スレーブ・アドレス・レジスタ0 … 567
［T］
TCL50
：タイマ・クロック選択レジスタ50 … 352
TCL51
：タイマ・クロック選択レジスタ51 … 352
TM00
：16ビット・タイマ・カウンタ00 … 271
TM01
：16ビット・タイマ・カウンタ01 … 271
TM50
：8ビット・タイマ・カウンタ50 … 351
TM51
：8ビット・タイマ・カウンタ51 … 351
TMC00
：16ビット・タイマ・モード・コントロール・レジスタ00 … 276
TMC01
：16ビット・タイマ・モード・コントロール・レジスタ01 … 276
TMC50
：8ビット・タイマ・モード・コントロール・レジスタ50 … 355
TMC51
：8ビット・タイマ・モード・コントロール・レジスタ51 … 355
TMCYC1 ：8ビット・タイマHキャリア・コントロール・レジスタ1 … 375
TMHMD0 ：8ビット・タイマHモード・レジスタ0 … 371
TMHMD1 ：8ビット・タイマHモード・レジスタ1 … 371
TOC00
：16ビット・タイマ出力コントロール・レジスタ00 … 280
TOC01
：16ビット・タイマ出力コントロール・レジスタ01 … 280
TXB6
：送信バッファ・レジスタ6 … 466
TXS0
：送信シフト・レジスタ0 … 440
TXS6
：送信シフト・レジスタ6 … 466
［W］
WDTE
：ウォッチドッグ・タイマ・イネーブル・レジスタ … 402
WTM
：時計用タイマ動作モード・レジスタ … 395
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956
78 K0/Kx2
付録 D 注意事項一覧
付録D 注意事項一覧
本書に記載されている注意事項の一覧です。
なお，表内の「分類（ハード／ソフト）」の区別は，次のとおりです。
ハード ：マイコン内部／外部のハードウエアについての注意事項
ソフト ：レジスタの設定やプログラムなどソフトウエアについての注意事項
（1/27）
第
1
章
ハード
章 分
類
機
能
端子機能
機能の詳細
AVSS
注意事項
AVSSはVSSと同電位にしてください。
頁
p.42,
□
44-47
AVSS, EVSS
AVSSとEVSSは，VSSと同電位にしてください。
p.43,
□
48-50
EVDD
EVDDは，VDDと同電位にしてください。
p.43,
REGC
REGCはコンデンサ（0.47∼1 μ F）を介し，VSSに接続してください。
p.42-
□
ANI0/P20-ANIn/
P2n
ANI0/P20-ANIn/P2nは，リセット解除後にアナログ入力モードになります。
50
p.4250
□
ANI0/P20-ANI7/
P27
ANI0/P20-ANI7/P27は，リセット解除後にアナログ入力モードになります。
p.81
□
P31/INTP2/
OCD1A
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）は，誤動作を防ぐた p.82
め，リセット解除までにP31/INTP2/OCD1Aを必ずプルダウンしてください。
□
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31/INTP2/OCD1A p.83
端子が，フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続
時に未使用の場合，次のように処理してください（p.83の表を参照）。
□
P121/X1/
OCD0A
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP121/X1/OCD0A端子 p.87
が，フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時に
未使用の場合，次のように処理してください（p.87の表を参照）。
□
REGC端子
上図の破線部分の配線を極力短くしてください。
p.91
□
メ モ リ 空 IMS, IXS：メモ メモリ・サイズ切り替えレジスタ（IMS）と内部拡張RAMサイズ切り替えレジスタ p.96
間
リ・サイズ切り替 （IXS）のリセット解除後の初期値は内部メモリ容量にかかわらず，78K0/Kx2マイクロ
えレジスタ，内部 コントローラのすべての製品において一定（IMS = CFH, IXS = 0CH）となっています。
拡張RAMサイズ したがって，リセット解除後に製品ごとに次に示す値を必ず設定してください。
切り替えレジス メモリ・サイズを設定する場合，IMSを設定したあとに，IXSを設定してください。ま p.96
タ
た，内部ROM領域と内部拡張RAM領域が重ならないように，メモリ・サイズを設定し
□
□
48-50
ソフト
第
3
章
ハード
第
2
章
端子機能
□
てください。
メモリ・バンク
異なるメモリ・バンク間で命令フェッチはできません。
p.113 □
異なるメモリ・バンク間での分岐，アクセスは直接実行できません。異なるメモリ・ p.113 □
バンク間で分岐，アクセスをする場合は，コモン・エリアを経由してください。
割り込み処理はコモン・エリアに配置してください。
p.113 □
7FFFHから8000Hにまたがる命令は，メモリ・バンク0のみ実行可能です。
p.113 □
SFR：特殊機能レ SFRが割り付けられていないアドレスにアクセスしないでください。
ジスタ
p.116 □
SP：スタック・ SPの内容はリセット信号の発生により，不定になりますので，必ずスタック使用前に p.126 □
ポインタ
イニシャライズしてください。
R01UH0008JJ0401 Rev.4.01
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957
78 K0/Kx2
付録 D 注意事項一覧
（2/27）
第
4
章
機
ソフト
章 分
類
能
機能の詳細
頁
メモリ・バ BANK：メモリ・ BANKレジスタの書き換えは，必ずコモン・エリア（0000H-7FFFH）内で行ってください。バ p.150 □
ン ク 切 り バンク選択レジ ンク・エリア（8000H-BFFFH）内でBANKレジスタを切り替えると，CPUが暴走してしまう
ため，バンク・エリア内でのBANKレジスタの書き換えは，絶対に行わないでください。
替え機能 スタ
（フラッシ メモリ・バンク
ュ・メモリ
異なるメモリ・バンク間で命令フェッチはできません。
p.151 □
異なるメモリ・バンク間での分岐，アクセスは直接実行できません。異なるメモリ・バ p.151 □
ンク間で分岐，アクセスをする場合は，コモン・エリアを経由してください。
が 96 K バ
ソフト
第
5
章
注意事項
イト以上の
割り込み処理はコモン・エリアに配置してください。
p.151 □
製品のみ）
7FFFHから8000Hにまたがる命令は，メモリ・バンク0のみ実行可能です。
p.151 □
ポ ー ト 機 P02/SO11,
P04/SCK11
能
P02/SO11, P04/SCK11を汎用ポートとして使用する場合，シリアル動作モード・レジ p.164 □
スタ11（CSIM11）とシリアル・クロック選択レジスタ11（CSIC11）は初期状態と同
じ設定（00H）にしてください。
P10/SCK10/TxD P10/SCK10/TxD0, P12/SO10を汎用ポートとして使用する場合，シリアル動作モード p.175 □
0, P12/SO10
・レジスタ10（CSIM10）とシリアル・クロック選択レジスタ10（CSIC10）は初期状
態と同じ設定（00H）にしてください。
ハード ソフト ハード
P13/TxD6
P13/TxD6を汎用ポートとして使用する場合は，アシンクロナス・シリアル・インタフ p.175 □
ェース・コントロール・レジスタ6（ASICL6）のビット0（TXDLV6）を0（TxD6通常出
力）に設定してください。
ポート2
ポート2をデジタル・ポートとして使用する場合は，AVREFをVDDと同電位にしてくださ p.181 □
い。
78K0/KC2の38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7には0を必 p.182 □
ず設定してください。
P31/INTP2/
OCD1A
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）は，誤動作を防ぐた p.183 □
め，リセット解除までにP31/INTP2/OCD1Aを必ずプルダウンしてください。
ソフト ハード
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP31/INTP2/OCD1A端 p.183 □
子は，フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時に
未使用の場合，次のように処理してください（p.183の表を参照）。
ソフト
ポート4
78K0/KC2の38ピン製品の場合，PM4のビット0, 1とP4のビット0, 1には0を必ず設定し p.187 □
てください。
P60, P61
P60, P61は出力モード時においても，入力バッファがオンになっているため，中間電位 p.190 □
を入れた場合，貫通電流が流れます。したがって，P60, P61が出力モードの場合には，
中間電位を入れないでください。
P62
P62は出力モード時においても，入力バッファがオンになっているため，中間電位を入 p.191 □
れた場合，貫通電流が流れます。したがって，P62が出力モードの場合には，中間電位
を入れないでください。
ポート7
78K0/KC2の38ピン製品の場合，PM7のビット2, 3とP7のビット2, 3には必ず0を設定し p.194 □
てください。
P121/X1/OCD0A, P121-P124端子を，メイン・システム・クロック用発振子接続（X1, X2），サブシステム・ p.195 □
P122/X2/EXCLK/ クロック発振子接続（XT1, XT2），メイン・システム・クロック用外部クロック入力
OCD0B,
（EXCLK），サブシステム・クロック用外部クロック入力（EXCLKS）として使用する場
P123/XT1,
合は，クロック動作モード選択レジスタ（OSCCTL）でX1発振モード，XT1発振モードま
P124/XT2/EXCLKS
たは外部クロック入力モードに設定してください（詳細は，6. 3 （1）クロック動作モー
ド選択レジスタ（OSCCTL），（3）サブシステム・クロック端子の動作モードの設定方
法を参照）。OSCCTLのリセット値は00H（P121-P124はすべて入出力ポート）となりま
す。このとき，PM121-PM124, P121- P124の設定は不要です。
オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）のP121/X1/OCD0A端子が，p.196 □
フラッシュ・メモリ・プログラマおよびオンチップ・デバッグ・エミュレータ接続時に未使
用の場合，を次のように処理してください（p.196の表を参照）。
R01UH0008JJ0401 Rev.4.01
2010.07.15
958
78 K0/Kx2
付録 D 注意事項一覧
（3/27）
第
5
章
ソフト
章 分
類
機
能
機能の詳細
注意事項
頁
ポ ー ト 機 ポート・モード・ PM0のビット2-7，PM2のビット4-7，PM3のビット4-7，PM6のビット2-7，PM12のビット3-7 p.204 □
能
レジスタ
には必ず1を設定してください。（78K0/KB2）
38ピン製品の場合，PM0のビット2-7，PM2のビット6, 7，PM3のビット4-7，PM4のビット p.205 □
2-7，PM6のビット4-7，PM7のビット4-7，PM12のビット5-7には必ず1を設定してください。
また，PM4のビット0, 1，PM7のビット2, 3には必ず0を設定してください。
44ピン製品の場合，PM0のビット2-7，PM3のビット4-7，PM4のビット2-7，PM6のビット4-7，
PM7のビット4-7，PM12のビット5-7には必ず1を設定してください。
48ピン製品の場合，PM0のビット2-7，PM3のビット4-7，PM4のビット2-7，PM6のビット4-7，
PM7のビット6, 7，PM12のビット5-7，PM14のビット1-7には必ず1を設定してください。
（78K0/KC2）
PM0のビット4-7，PM3のビット4-7，PM4のビット2-7，PM6のビット4-7，PM12のビット5-7，p.206 □
PM14のビット1-7には必ず1を設定してください。（78K0/KD2）
PM0のビット7，PM3のビット4-7，PM4のビット4-7，PM5のビット4-7，PM6のビット4-7， p.207 □
PM12のビット5-7，PM14のビット2-7には必ず1を設定してください。（78K0/KE2）
PM0のビット7，PM3のビット4-7，PM12のビット5-7，PM14のビット6, 7には必ず1を設定 p.208 □
してください。（78K0/KF2）
ポート・レジスタ 38ピン製品の場合，P2のビット6, 7，P4のビット0, 1，P7のビット2, 3には必ず0を設定して p.210 □
（78K0/KC2）
ください。
ソフト
第
6
章
ADPC ：A/D ポー
ト・コンフィギュ
レーション・レジ
スタ
A/D変換で使用するチャネルは，ポート・モード・レジスタ2（PM2）で入力モードに p.219 □
選択してください。
ポート・レジスタn
（Pn）に対する1ビ
ット・メモリ操作
命令
入力／出力が混在しているポートに対して1ビット・メモリ操作命令を行った場合，操 p.223 □
作対象のビットだけでなく，操作対象ではない入力ポートの出力ラッチの値も書き換
わる可能性があります。
そのため，任意のポートを入力モードから出力モードに切り替える前には，出力ラッ
チの値を書き直すことを推奨します。
ADPCにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロッ p.219 □
クが停止しているときに，ADPCにデータを書き込まないでください。詳細は第36章
ウエイトに関する注意事項を参照してください。
ク ロ ッ ク OSCSTL：クロッ 高速システム・クロック周波数が10MHzを越える場合は，必ずAMPHに1を設定してく p.229, □
発生回路 ク 動 作 モ ー ド 選 ださい。
230
択レジスタ
AMPHは，メイン・クロック・モード・レジスタ（MCM）を設定する前に設定して
p.229, □
ください。
230
AMPHは，リセット解除後，周辺機能を設定する前に設定してください。リセット解 p.229, □
除後1回のみ設定可能です。CPUクロックに高速システム・クロック（X1発振）を選 230
択する場合は，AMPHに1を設定してから4.06∼16.12 μ s間，CPUクロックに高速シス
テム・クロック（外部クロック入力）を選択する場合は，AMPHに1を設定してから外
部クロックの160クロック分，CPUクロックの供給が停止されます。
AMPH = 1設定時にSTOP命令を実行した場合，CPUクロックが高速内蔵発振クロック p.229, □
のときはSTOPモード解除後に4.06∼16.12 μ s間，CPUクロックが高速システム・ク 230
ロック（外部クロック入力）のときはSTOPモード解除後に外部クロックの160クロッ
ク分，CPUクロックの供給が停止されます。CPUクロックが高速システム・クロック
（X1発振）のときは，STOPモード解除後に発振安定時間をカウントします。
EXCLKとOSCSELを別の値に書き換える場合，メインOSCコントロール・レジスタ p.229, □
（MOC）のビット7（MSTOP）が1（X1発振回路停止またはEXCLK端子からの外部ク 230
ロック無効）であることを必ず確認してください。
ビット1-5には，必ず0を設定してください。（78K0/KB2）
p.229 □
ビット1-3には，必ず0を設定してください。（78K0/KC2-78K0/KF2）
p.230 □
PCC ： プ ロ セ ッ ビット3-7には，必ず0を設定してください。（78K0/KB2）
サ・クロック・コ ビット3, 7には，必ず0を設定してください。（78K0/KC2-78K0/KF2）
ントロール・レジ
PCCの分周比の設定では，周辺ハードウエア・クロック（fPRS）は分周されません。
スタ
p.231 □
p.232 □
p.231, □
232
XTSTART, EXCLKSとOSCSELSを別の値に書き換える場合，プロセッサ・クロッ
p.233 □
ク・コントロール・レジスタ（PCC）のビット5（CLS）が0（メイン・システム・ク
ロックでCPU動作）であることを確認してください。
R01UH0008JJ0401 Rev.4.01
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959
78 K0/Kx2
付録 D 注意事項一覧
（4/27）
第
6
章
ソフト
章 分
類
機
能
機能の詳細
注意事項
頁
ク ロ ッ ク RCM：内蔵発振 RSTOPに1を設定するとき，必ずCPUクロックが高速内蔵発振クロック以外で動作し p.234 □
発生回路 モード・レジスタ ていることを確認してください。具体的には，次のいずれかの条件です。
①78K0/KB2の場合
・MCS = 1のとき（CPUクロックが高速システム・クロックで動作）
②78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2の場合
・MCS = 1のとき（CPUクロックが高速システム・クロックで動作）
・CLS = 1のとき（CPUクロックがサブシステム・クロックで動作）
また，高速内蔵発振クロックで動作している周辺ハードウエアを停止してから，
RSTOPに1を設定してください。
MOC ： メ イ ン MSTOPに1を設定するとき，必ずCPUクロックが高速システム・クロック以外で動作 p.235 □
OSCコントロー していることを確認してください。具体的には，次のいずれかの条件です。
ル・レジスタ
①78K0/KB2の場合
・MCS = 0のとき（CPUクロックが高速内蔵発振クロックで動作）
②78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2の場合
・MCS = 0のとき（CPUクロックが高速内蔵発振クロックで動作）
・CLS = 1のとき（CPUクロックがサブシステム・クロックで動作）
また，高速システム・クロックで動作している周辺ハードウエアを停止してから，
MSTOPに1を設定してください。
クロック動作モード選択レジスタ（OSCCTL）のビット6（OSCSEL）が0のとき（入 p.235 □
出力ポート・モード），MSTOPに0を設定しないでください。
周辺ハードウエア・クロックを停止すると，周辺ハードウエアは動作不可となります。p.235 □
周辺ハードウエア・クロック停止後に再開する場合は，周辺ハードウエアを初期化し
てください。
ハード
MCM：メイン・ XSELはリセット解除後，1回だけ設定が可能です。
p.236 □
ク ロ ッ ク ・ モ ー CPUクロックがサブシステム・クロックで動作しているとき，MCM0を書き換えない p.236 □
ド・レジスタ
でください。
ソフト
次の周辺機能には，XSELとMCM0の設定によらず，fPRS以外のクロックが供給されます。 p.236 □
・ウォッチドッグ・タイマ（低速内蔵発振クロックで動作）
7
9
・8ビット・タイマH1のカウント・クロックに「fRL」,「fRL/2 」または「fRL/2 」を選択
時（低速内蔵発振クロックで動作）
・クロック・ソースに外部クロックを選択している周辺ハードウエア
（ただし，TM0n（n = 0, 1）の外部カウント・クロック選択時（TI00n端子の有効エッ
ジは除く）
ハード ソフト
OSTC：発振安定 上記時間経過後，MOST11から順番に“1”となっていき，そのまま“1”を保持します。 p.237 □
時 間 カ ウ ン タ 状 発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。 p.237 □
態レジスタ
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間まで
のステータスしかセットされないので注意してください。
X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含みませ p.237 □
ん。
OSTS：発振安定 CPUクロックがX1クロック時にSTOPモードへ移行する場合は，STOP命令を実行する p.238 □
時 間 選 択 レ ジ ス 前にOSTSを設定してください。
タ
X1クロックの発振安定時間中は，OSTSレジスタを変更しないでください。
p.238 □
ハード
R01UH0008JJ0401 Rev.4.01
2010.07.15
発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。 p.238 □
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間まで
のステータスしかセットされないので注意してください。
X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含みません。 p.238 □
960
78 K0/Kx2
付録 D 注意事項一覧
（5/27）
第
6
章
ハード
章 分
類
機
能
X1／XT1
発振回路
ソフト
電源電圧
投入時の
クロック
発生回路
動作
機能の詳細
注意事項
頁
−
X1発振回路およびXT1発振回路を使用する場合は，配線容量などの影響を避けるため p.240 □
に，図6−12，6−13の破線の部分を次のように配線してください。
・配線は極力短くする。
・他の信号線と交差させない。また，変化する大電流が流れる線と接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位となるようにする。大電流が流
れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
特に，XT1発振回路は，低消費電力にするために増幅度の低い回路になっていますので
ご注意ください。
−
X2とXT1が平行に配線されている場合，X2のクロストーク・ノイズがXT1に相乗し誤 p.241 □
動作を引き起こすことがあります。
EXCLK端子およびEXCLKS端子からの外部クロック入力を使用する場合，発振安定待 p.245, □
246
ち時間は不要です。
−
電源電圧が1.59 V（TYP.）に達したあと，1.93∼5.39 msの電圧安定待ち時間が必要と p.246 □
なります。1.59 V（TYP.）から2.7 V（TYP.）に達する時間が，1.93 ms以内の場合は，
リセット処理前に0∼5.39 msの電源安定待ち時間が自動的に発生します。
高 速 シ ス X1/P121,
X1/P121，X2/EXCLK/P122端子のリセット解除時は，入出力ポート・モードです。
p.247 □
テム・クロ X2/EXCLK/P122
X1クロック動作中にEXCLK，OSCSELを書き換えないでください
ッ ク の 制 X1クロック
p.248 □
御
電源電圧が，使用するクロックの動作可能電圧（第30章 電気的特性（標準品）∼第33 p.248 □
章 電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）を参照）に達してから，X1ク
ロックの設定を行ってください。
外部メイン・シス 外部メイン・システム・クロック動作中にEXCLK，OSCSELを書き換えないでください。 p.248 □
テム・クロック 電源電圧が，使用するクロックの動作可能電圧（第30章 電気的特性（標準品）∼第33 p.248 □
章 電気的特性（(A2) 水準品：TA = −40∼＋125 ℃）を参照）に達してから，X1ク
ロックの設定を行ってください。
メイン・システ
ム・クロック
メイン・システム・クロックに高速システム・クロックを選択した場合，周辺ハードウエア・ p.249 □
クロックに高速システム・クロック以外のクロックを設定することはできません。
高速システム・ク MSTOPに1を設定するとき，必ずMCS = 0またはCLS = 1であることを確認してください。 p.250 □
また，高速システム・クロックで動作している周辺ハードウエアを停止してください。
ロック
高速内蔵発 高速内蔵発振ク
振クロック ロック
の制御
サブシス
テム・クロ
ックの制
御
XT1/P123，
XT2/EXCLKS
/P124
RSTOPに1を設定するとき，必ずMCS =1またはCLS = 1であることを確認してくださ p.252 □
い。また，高速内蔵発振クロックで動作している周辺ハードウエアを停止してくださ
い。
XT1/P123，XT2/EXCLKS/P124端子のリセット解除時は，入出力ポート・モードです。 p.253 □
周辺ハードウエ CPUがサブシステム・クロック動作中で高速内蔵発振クロックと高速システム・クロ p.253 □
ア端子からの外 ックが停止している場合，およびSTOPモード時の場合，周辺ハードウエアの端子から
部クロック
の外部クロックで周辺ハードウエアを動作開始させないでください。
XT1クロック， サブシステム・クロック動作中にXTSTART, EXCLKS, OSCSELSを書き換えないでく p.253, □
外部サブシステ ださい。
254
ム・クロック
サブシステム・ク OSCSELSに0を設定するとき，必ずCLS = 0であることを確認してください。また，サ p.255 □
ブシステム・クロックで時計用タイマが動作している場合は，時計用タイマの動作を
ロック
停止してください。
STOP命令でサブシステム・クロックの発振を停止することはできません。
p.255 □
低速内蔵発 低速内蔵発振ク オプション・バイトにて「低速内蔵発振器の発振停止不可」に設定している場合，低 p.255 □
振クロック ロック
速内蔵発振クロックの発振制御はできません。
の制御
CPU ク ロ
ック
−
R01UH0008JJ0401 Rev.4.01
2010.07.15
設定するクロックの動作可能電圧（第30章 電気的特性（標準品）∼第33章 電気的特 p.259, □
性（(A2) 水準品：TA = −40∼＋125 ℃）を参照）に電源電圧が達してから，クロッ 260, 262
クを設定してください。
961
78 K0/Kx2
付録 D 注意事項一覧
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第
6
章
ハード
ソフト
第
7
章
ソフト
章 分
類
機
能
機能の詳細
CPU ク ロ
ック
注意事項
頁
−
メイン・システム・クロックの分周の選択（PCC0-PCC2）とメイン・システム・クロ p.265 □
ックからサブシステム・クロックへの切り替え（CSSを0→1）を同時に設定しないでく
ださい。ただし，メイン・システム・クロックの分周の選択（PCC0-PCC2）とサブシ
ステム・クロックからメイン・システム・クロックへの切り替え（CSSを1→0）は同時
に設定可能です。
−
高速内蔵発振クロックから高速システム・クロックに切り替える場合，あらかじめMCM p.266 □
のビット2（XSEL）を1に設定しておく必要があります。XSELはリセット解除後，1回
だけ設定可能です。
CPUクロックがサブシステム・クロックで動作しているとき，MCM0を書き換えないで p.266 □
ください。
16 ビ ッ
ト・タイマ
／イベン
ト・カウン
タ00, 01
−
P01端子はTI010有効エッジとタイマ出力（TO00）を, P06端子はTI011有効エッジとタ p.271 □
イマ出力（TO01）をそれぞれ同時に使用できません。どちらかの機能を選択して使用
してください。
16ビット・タイマ・モード・コントロール・レジスタ0n（TMC0n）のビット3, 2
p.271 □
（TMC0n3, TMC0n2） = 00に設定したタイミングとキャプチャ・トリガの入力が競合し
た場合，キャプチャ・データは不定となります。
キャプチャ・モードからコンペア・モードに変更する場合は，いったんTMC0n3, TMC0n2 p.271 □
ビット = 00にしてから，設定を変更してください。なお，一度キャプチャした値は，
リセットしないかぎりCR00nに格納されたままです。コンペア・モードに変更したあと
は，必ずコンペア値を設定してください。
TM0n ： 16 ビ ッ TM0nをリードしても，CR01nにはキャプチャしません。
p.272 □
ト・タイマ・カウ
ンタ0n
CR00n, CR01n： コンペア・モードに設定したCR00nはキャプチャ・トリガが入力されても，キャプチャ p.273 □
16ビット・タイ 動作を行いません。
マ・キャプチャ／ コンペア・モードに設定したCR01nはキャプチャ・トリガが入力されても，キャプチャ p.273 □
動作を行いません。
コンペア・レジス
TI00n端子入力の逆相でTM0nレジスタのカウント値をCR00nレジスタにキャプチャす p.275 □
タ00n, 01n
る場合，キャプチャ後に割り込み要求信号（INTTM00n）は発生しません。この動作中
に，TI01n端子から有効エッジが検出された場合，キャプチャ動作は行われませんが，
外部割り込み信号としてINTTM00n信号が発生します。外部割り込みを使用しない場合
は，INTTM00n信号をマスクしてください。
ハード
TMC0n：16ビッ 16ビット・タイマ／イベント・カウンタ0nは，TMC0n3, TMC0n2に00（動作停止モー p.276 □
ト・タイマ・モー ド）以外の値を設定した時点で動作を開始します。動作を停止させるには，TMC0n3,
ド・コントロー TMC0n2に00を設定してください。
ル・レジスタ0n
ソフト
CRC0n：キャプ キャプチャを確実に行うためのキャプチャ・トリガには，プリスケーラ・モード・レジ p.279, □
チ ャ ／ コ ン ペ スタ0n（PRM0n）で選択したカウント・クロックの2周期分より長いパルスが必要です。 280
ア・コントロー
ル・レジスタ0n
TOC0n：16ビッ
ト・タイマ出力コ
ントロール・レジ
スタ0n
TOC0nを設定するときは，必ず次の順序で設定してください。
①TOC0n4, TOC0n1のセット（1）
②TOE0nだけを単独でセット（1）
③LVS0nまたはLVR0nのどちらか片方だけをセット（1）
p.280 □
PRM0n：プリス PRM0n1, PRM0n0ビット =11（カウント・クロックをTI00n端子の有効エッジに指定） p.283 □
ケーラ・モード・ に設定する場合，次の設定は禁止です。
レジスタ0n
・TI00n端子の有効エッジでクリア＆スタート・モード
・TI00n端子をキャプチャ・トリガに設定
リセット後，TI00n端子またはTI01n端子がハイ・レベルの状態で，TI00n端子またはTI01n p.283 □
端子の有効エッジを立ち上がりエッジまたは両エッジに指定して，16ビット・タイマ／
イベント・カウンタ0nの動作を許可すると，そのハイ・レベルを立ち上がりエッジとし
て検出してしまいます。TI00n端子またはTI01n端子をプルアップしている場合などは注
意してください。ただし，いったん動作を停止させたあとの再動作許可時には，立ち上
がりエッジは検出されません。
R01UH0008JJ0401 Rev.4.01
2010.07.15
962
78 K0/Kx2
付録 D 注意事項一覧
（7/27）
ソフト
第
7
章
ハード
章 分
類
機
能
16 ビ ッ
ト・タイマ
／イベン
ト・カウン
タ00, 01
機能の詳細
注意事項
頁
PRM0n：プリス P01端子はTI010有効エッジとタイマ出力（TO00）を，P06端子はTI011有効エッジと p.283 □
ケーラ・モード・ タイマ出力（TO01）をそれぞれ同時に使用できません。どちらかの機能を選択して使
レジスタ0n
用してください。
TI00n 端 子 の 有 カウント・クロックをTI00n端子の有効エッジ（PRM0n1, PRM0n0 = 11）に設定しない P.298 □
効エッジ入力に でください。PRM0n1, PRM0n0 = 11に設定すると，TM0nがクリアされる可能性があり
よるクリア＆ス ます。
タート・モード
PPG出力
動作中にデューティの値（CR01n）を変更したい場合は，7. 5. 1 CR01nのTM0n動作中 p.324 □
の書き換えを参照してください。
CR00n, CR01nには，0000H ≦CR01n＜CR00n≦FFFFHの値を設定してください。
p.326 □
ワンショット・パ ワンショット・パルスを出力中に，さらにトリガ（OSPT0nのセット（1），またはTI00n p.328 □
ルス出力
端子の有効エッジ検出）を入力しないでください。再度，ワンショット・パルスを出力
したいときは，現在のワンショット・パルス出力が終了したあとで，トリガを発生させ
てください。
OSPT0nのセット（1）のみをワンショット・パルス出力のトリガとする場合，TI00n端 p.328 □
子またはその兼用ポート端子のレベルを変化させないでください。意図しないタイミン
グでパルスが出力されてしまいます。
LVS0n, LVRn0
ハード
−
CR00nとCR01nには同値を設定しないでください。
p.330 □
LVS0n, LVR0nは必ず上記①，②，③の手順で設定してください。
①の設定をしてから，③の設定をするまでの間であれば，②の設定ができます。
p.343 □
表7−3に各チャネルの制限事項を示します。
p.344 □
ソフト
タイマ・スタート タイマ・スタート後，一致信号が発生するまでの時間は最大で1クロック分の誤差が発 p.344 □
時の誤差
生します。これは，カウント・パルスに対してTM0nのカウント・スタートが非同期で
行われるためです。
CR00n, CR01n：
16ビット・タイ
マ・キャプチャ／
コンペア・レジス
タ00n, 01n
TM0nとCR00nの一致でクリア＆スタート・モードの場合，CR00n, CR01nには，
p.344 □
0000H以外の値を設定してください（外部イベント・カウンタとして使用する場合，1
パルスのカウント動作はできません）。
CR00n/CR01nの読み出し中にTI00n/TI01n端子の有効エッジ入力，TI00n端子の逆相の p.345 □
エッジを検出したとき，CR01nはキャプチャ動作を行いますが，CR00n/CR01nの読み
出し値は保証されません。このとき，TI00n/TI01n端子の有効エッジの検出による割り
込み信号（INTTM00n/INTTM01n）は発生します（TI00n端子の逆相のエッジ検出時は，
割り込み信号を発生しません）。
TI00n/TI01n端子の有効エッジの検出によるキャプチャ時に，CR00n/CR01nの値を読み
出す場合は，INTTM00n/INTTM01n発生後に行ってください。
16ビット・タイマ／イベント・カウンタ0n停止後のCR00n, CR01nの値は保証されません。
ES0n0, ES0n1
p.345 □
TI00n端子の有効エッジの設定は，タイマ動作が停止（TMC0n3, TMC0n2 = 00）してい p.345 □
るときに行ってください。有効エッジの設定は，ES0n0, ES0n1で行います。
ワンショット・パ ワンショット・パルス出力モードで，アクティブ・レベルを出力中に，トリガが発生し p.345 □
ルスの再トリガ ないようにしてください。次のトリガ入力は，必ず現在のアクティブ・レベル出力が終
わったあとで発生するようにしてください。
OVF0n
OVF0nフラグは，TM0nがオーバフローしたとき以外に，次のときにもセット（1）され p.346 □
ます。
TM0nとCR00nの一致でクリア＆スタート・モードを選択
→CR00nをFFFFHに設定
→TM0nがCR00nとの一致によりFFFFHから0000Hにクリアされるとき
TM0nがオーバフロー後，次のカウント・クロックがカウントされる（TM0nが0001Hに p.346 □
なる）前にOVF0nフラグをクリア（0）しても，再度セット（1）されクリアは無効とな
ります。
ワンショット・パ ワンショット・パルス出力は，フリー・ランニング・タイマ・モードまたはTI00n端子の p.346 □
ルス出力
有効エッジでクリア＆スタート・モードのときに，正常に動作します。TM0nとCR00nの
一致でクリア＆スタート・モードでは，ワンショット・パルスを出力できません。
TI00n
カウント・クロックにTI00nの有効エッジを指定した場合，TI00nをトリガに指定したキ p.346 □
ャプチャ・レジスタは正常に動作しません。
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第
7
章
ハード
章 分
類
機
能
機能の詳細
16 ビ ッ TI00n, TI01n
ト・タイマ
／イベン
ト・カウン INTTM00n,
INTTM01n
タ00, 01
ソフト
CRC0n1=1
注意事項
頁
確実にキャプチャするためのキャプチャ・トリガとして，TI00n, TI01n端子に入力する p.346 □
パルスには，PRM0nで選択したカウント・クロックの2回分より長いパルス幅が必要で
す（図7−9を参照）。
キャプチャ動作はカウント・クロックの立ち下がりで行われますが，割り込み信号 p.347 □
（INTTM00n, INTTM01n）は次のカウント・クロックの立ち上がりで発生します（図7
−9を参照）。
ハード
TI00n端子入力の逆相でTM0nレジスタのカウント値をCR00nレジスタにキャプチャす p.347 □
る場合，キャプチャ後に割り込み要求信号（INTTM00n）は発生しません。この動作中
に，TI01n端子から有効エッジが検出された場合，キャプチャ動作は行われませんが，
外部割り込み信号としてINTTM00n信号が発生します。外部割り込みを使用しない場合
は，INTTM00n信号をマスクしてください。
リセッ ト後の 有 リセット後，TI00n端子またはTI01n端子がハイ・レベルの状態で，TI00n端子または p.347 □
効エッジ指定
TI01n端子の有効エッジを立ち上がりエッジまたは両エッジに指定して，16ビット・タ
イマ／イベント・カウンタ0nの動作を許可すると，そのハイ・レベルを立ち上がりエッ
ジとして検出してしまいます。TI00n端子またはTI01n端子をプルアップしている場合な
どは注意してください。ただし，いったん動作を停止させたあとの再動作許可時には，
立ち上がりエッジは検出されません。
ノイズ 除去の た TI00nの有効エッジをカウント・クロックで使用する場合と，キャプチャ・トリガとし p.347 □
めのサ ンプリ ン て使用する場合で，ノイズ除去のためのサンプリング・クロックが異なります。前者は
グ・クロック
fPRS固定で，後者はPRM0nで選択したカウント・クロックでサンプリングします。
TI00n端子入力信号をサンプリングして，2回連続して有効レベルを検出したときに，は
じめて有効エッジと判断します。したがって，短いパルス幅のノイズを除去できます（図
7−9を参照）。
TI00n/ TI01n
CPUの動作モードに関係なく，タイマが停止していると，TI00n/ TI01n端子への入力
p.347 □
信号は受け付けられません。
ソフト
第
8
章
8ビット・
タイマ／
イ ベ ン
ト・カウン
タ50, 51
TM0nのリード
TM0nは，バッファに取り込まれたカウント値を固定してリードするため，実際のカウ p.348 □
ンタを停止せずにリードすることができます。ただし，バッファはカウンタのカウン
ト・アップのタイミングで更新されるため，カウント・アップの直前にリードした場合，
バッファが更新されない場合があります。
CR5n ： 8 ビ ッ
ト・タイマ・コン
ペア・ レジス タ
5n
TM5nとCR5nの一致でクリア＆スタート・モード（TMC5n6 = 0）時は，動作中に
CR5nに異なる値を書き込まないでください。
p.351 □
PWMモード時は，CR5nの書き換え間隔をカウント・クロック（TCL5nで選択したクロ p.351 □
ック）の3カウント・クロック以上にしてください。
TCL50：タイマ・ TCL50を同一データ以外に書き換える場合は，いったんタイマ動作を停止させてから書 p.353 □
クロッ ク選択 レ き換えてください。
ジスタ50
ビット3-7には必ず“0”を設定してください。
p.353 □
TCL51：タイマ・ TCL51を同一データ以外に書き換える場合は，いったんタイマ動作を停止させてから書 p.354 □
クロッ ク選択 レ き換えてください。
ジスタ51
ビット3-7には必ず“0”を設定してください。
p.354 □
TMC5n ： 8 ビ ッ
ト・タイマ・モー
ド・コ ントロ ー
ル・レジスタ5n
（TMC5n）
LVS5nとLVR5nの設定は，PWMモード時以外で有効になります。
p.356 □
次の①∼④の設定は同時に行わないでください。また設定は次の手順で行ってください。
① TMC5n1, TMC5n6を設定
：動作モードの設定
② 出力を許可する場合，TOE5nを設定
：タイマ出力許可
③ LVS5n, LVR5nを設定
：タイマF/Fの設定
④ TCE5nを設定
p.356 □
TCE5n = 1のとき，TMC5nの他のビットを設定することは禁止です。
p.356 □
実際のTO50/TI50/P17, TO51/TI51/P33/INTP4端子の出力は，TO5n出力のほかにPM17 p.356 □
とP17, PM33とP33によって決まります。
インターバル・タ 動作中にCR5nに異なる値を書き込まないでください。
イマ
p.358 □
方形波出力
動作中にCR5nに異なる値を書き込まないでください。
p.361 □
PWM出力
PWMモード時は，CR5nの書き換え間隔をカウント・クロック（TCL5nで選択したクロ p.362 □
ック）の3カウント・クロック以上にしてください。
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第
8
章
ソフト
章 分
類
機
能
機能の詳細
頁
8ビット・ PWM出力
図8−15の①から②の間でCR5nからリードする場合，実際に動作する値と異なります p.365 □
タイマ／
（リード値： M，実際のCR5nの値：N）。
イ ベ ン タイマ・スタート タイマ・スタート後，一致信号が発生するまでの時間は，最大で1クロック分の誤差が p.366 □
ト・カウン 時の誤差
生じます。これは，カウント・クロックに対して8ビット・タイマ・カウンタ50, 51
タ50, 51
（TM50, TM51）が非同期でスタートするためです。
TM5nのリード
ソフト
第
9
章
注意事項
TM5nは，バッファに取り込まれたカウント値を固定してリードするため，実際のカウ p.366 □
ンタを停止せずにリードすることができます。ただし，バッファはカウンタのカウン
ト・アップのタイミングで更新されるため，カウント・アップの直前にリードした場合，
バッファが更新されない場合があります。
8ビット・ CMP0n ： 8 ビ ッ CMP0nは，タイマ・カウント動作中に値を書き換えないでください。ただし，タイマ・ p.370 □
タイマH0, ト・タイマHコン カウント動作中にリフレッシュ（同値書き込み）することは可能です。
H1
ペア・ レジス タ
0n（CMP0n）
CMP1n ： 8 ビ ッ
ト・タイマHコン
ペア・ レジス タ
1n（CMP1n）
PWM出力モードおよびキャリア・ジェネレータ・モードでは，タイマ・カウント動作 p.370 □
停止（TMHEn = 0）設定後，タイマ・カウント動作を開始する（TMHEn = 1）場合，必
ずCMP1nを設定してください（CMP1nへの設定値が同値の場合でも，必ず再設定して
ください）。
TMHMD0：8ビッ TMHE0 = 1のとき，TMHMD0の他のビットを設定することは禁止です。ただし，リフレ p.373 □
ト・タイマHモー ッシュ（同値書き込み）することは可能です。
ド・レジスタ0
PWM出力モードでは，タイマ・カウント動作停止（TMHE0 = 0）設定後，タイマ・カ p.373 □
ウント動作を開始する（TMHE0 = 1）場合，必ず8ビット・タイマHコンペア・レジスタ
10（CMP10）を設定してください（CMP10への設定値が同値の場合でも，必ず再設定
してください）。
実際のTOH0/P15端子の出力は，TOH0出力のほかにPM15とP15によって決まります。 p.373 □
TMHMD1：8ビッ TMHE1 = 1のとき，TMHMD1の他のビットを設定することは禁止です。ただし，リフレ p.375 □
ト・タイマHモー ッシュ（同値書き込み）することは可能です。
ド・レジスタ1
PWM出力モードおよびキャリア・ジェネレータ・モードでは，タイマ・カウント動作 p.375 □
停止（TMHE1 = 0）設定後，タイマ・カウント動作を開始する（TMHE1 = 1）場合，必
ず8ビット・タイマHコンペア・レジスタ11（CMP11）を設定してください（CMP11へ
の設定値が同値の場合でも，必ず再設定してください）。
キャリア・ジェネレータ・モードを使用する場合，TMH1のカウント・クロック周波数 p.375 □
をTM51のカウント・クロック周波数の6倍以上になるように設定してください。
実際のTOH1/INTP5/P16端子の出力は，TOH1出力のほかにPM16とP16によって決まります。
p.375 □
ハード
TMCYC1：8ビッ TMHE1 = 1のとき，RMC1を書き換えないでください。ただし，TMCYC1にリフレッシ p.375 □
ト・タイマHキャ ュ（同値書き込み）することは可能です。
リア・レジスタ1
PWM出力
ソフト
タイマ・カウント動作中に，CMP1nレジスタの設定値を変更することができます。ただ p.381 □
し，CMP1nレジスタの値を変更してからレジスタに値が転送されるまでに，動作クロッ
ク（TMHMDnレジスタのCKSn2-CKSn0ビットで選択された信号）の3クロック分以上
かかります。
タイマ・カウント動作停止（TMHEn = 0）設定後，タイマ・カウント動作を開始する p.381 □
（TMHEn = 1）場合，必ずCMP1nレジスタを設定してください（CMP1nレジスタへの設
定値が同値の場合でも，必ず再設定してください）。
CMP1nレジスタの設定値（M），CMP0nレジスタの設定値（N）は，必ず次の範囲内に p.381 □
してください。00H≦CMP1n（M）＜CMP0n（N）≦FFH
キャリア・ジェネ
レータ（8ビッ
ト・タイマH1の
み）
NRZB1ビットの値を書き換えてから2クロック目までに，再びNRZB1ビットの値を書き p.387 □
換えないでください。書き換えた場合のNRZB1ビットからNRZ1ビットへの転送動作の
保証はできません。
8ビット・タイマ／イベント・カウンタ51をキャリア・ジェネレータ・モードで使用す p.387 □
る場合，①のタイミングで割り込みが発生します。8ビット・タイマ／イベント・カウ
ンタ51をキャリア・ジェネレータ・モード以外で使用する場合とは，割り込み発生のタ
イミングが異なります。
タイマ・カウント動作停止（TMHE1 = 0）設定後，タイマ・カウント動作を開始する p.389 □
（TMHE1 = 1）場合，必ずCMP11レジスタを設定してください（CMP11レジスタへの設
定値が同値の場合でも，必ず再設定してください）。
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付録 D 注意事項一覧
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第
9
章
ハード
ソフト
第
11
章
ソフト
第
10
章
ソフト
章 分
類
機
能
機能の詳細
8ビット・ キャリア・ジェネ
タイマH0, レ ー タ （ 8 ビ ッ
H1
ト・タイマH1の
み）
注意事項
頁
TMH1のカウント・クロック周波数をTM51のカウント・クロック周波数の6倍以上にな p.389 □
るように設定してください。
CMP01, CMP11レジスタの値は，01H-FFHの範囲で設定してください。
p.389 □
タイマ・カウント動作中に，CMP11レジスタの設定値を変更することができます。た p.389 □
だし，CMP11の値を変更してからレジスタに値が転送されるまでに，動作クロック
（TMHMD1レジスタのCKS12-CKS10ビットで選択された信号）の3クロック分以上かか
ります。
RMC1ビットの設定はカウント動作開始前に必ず設定してください。
p.389 □
時 計 用 タ WTM：時計用タ 時計用タイマ動作中に，カウント・クロック，インターバル時間の変更（WTMのビッ p.396 □
イマ
イ マ 動 作 モ ー ト4-7（WTM4-WTM7）で設定）をしないでください。
ド・レジスタ
割り込み要求
時計用タイマ・モード・コントロール・レジスタ（WTM）で時計用タイマおよび5ビッ p.399 □
ト・カウンタを動作許可（WTMのビット0（WTM0）およびビット1（WTM1）を1にセ
ット）したとき，設定後の最初の割り込み要求（INTWT）までの時間は，正確にWTM
のビット2, 3（WTM2, WTM3）の設定時間にはなりません。2回目以降は設定時間ごと
にINTWT信号が発生します。
ウ ォ ッ チ WDTE：ウォッチ WDTEに“ACH”以外の値を書き込んだ場合，内部リセット信号を発生します。ただし， p.402 □
ドッグ・タ ドッグ・タイマ・ ウォッチドッグ・タイマのソース・クロックが停止している場合は，ウォッチドッグ・
イマ
イネーブル・レジ タイマのソース・クロックが再び動作開始した時点で，内部リセット信号を発生します。
スタ
WDTEに1ビット・メモリ操作命令を実行した場合，内部リセット信号を発生します。ただし， p.402 □
ウォッチドッグ・タイマのソース・クロックが停止している場合は，ウォッチドッグ・タイマ
のソース・クロックが再び動作開始した時点で，内部リセット信号を発生します。
WDTEのリード値は，“9AH／1AH”（書き込んだ値（“ACH”）とは異なる値）にな p.402 □
ります。
動作制御
リセット解除後1回目のWDTEへの書き込みは，オーバフロー時間前であれば，どのタ p.403 □
イミングで行っても，ウォッチドッグ・タイマはクリアされ，再度カウント動作を開始
します。
WDTEに“ACH”を書き込んで，ウォッチドッグ・タイマをクリアしたとき，実際のオ p.403 □
ーバフロー時間は，オプション・バイトで設定したオーバフロー時間より最大2/fRL秒の
誤差が生じる場合があります。
ウォッチドッグ・タイマのクリアは，カウント値がオーバフロー直前（FFFFH）まで有 p.403 □
効です。
オプション・バイトのビット0（LSROSC）の設定値により，ウォッチドッグ・タイマの p.404 □
HALTおよびSTOPモード時の動作は，次のように異なります（p.406の表を参照）。
LSROSC = 0の場合，HALTおよびSTOPモード解除後は，ウォッチドッグ・タイマのカウ
ントを再開します。このとき，カウンタはクリア（0）されず，停止前の値からカウント
開始します。また，LSROSC = 0設定時に，LSRSTOP（内蔵発振モード・レジスタ（RCM）
のビット1）=1を設定して低速内蔵発振器の発振を停止した場合も，ウォッチドッグ・タ
イマの動作は停止します。このときもカウンタはクリア（0）されません。
オーバ フロー 時
間の設定, ウイ
ンドウ・オープン
期間の設定
WDCS2 = WDCS1 = WDCS0 = 0かつWINDOW1 = WINDOW0 = 0の組み合わせは設
定禁止です。
p.404, □
405
フラッシュ・メモリのセルフ・プログラミング時およびEEPROMエミュレーション時 p.404, □
でも，ウォッチドッグ・タイマの動作は継続します。ただし，これらの処置中には，割 405
り込みの受け付け時間が遅れるので，遅延を考慮し，オーバフロー時間およびウインド
ウ・サイズを設定してください。
ウインドウ・オー 1.8 V≦VDD＜2.7 Vで使用する場合，WINDOW1 = WINDOW0 = 0の組み合わせは設定禁 p.405 □
プン期間の設定 止です。
ソフト
第
12
章
リセット解除後1回目のWDTEへの書き込みは，オーバフロー時間前であれば，どのタ p.405 □
イミングで行っても，ウォッチドック・タイマはクリアされ，再度カウント動作を開始
します。
ク ロ ッ ク CKS：クロック出 CCS3-CCS0の設定は，クロック出力動作停止時（CLOE = 0）に行ってください。
出 力 ／ ブ 力選択レジスタ
ザー出力
BCS1, BCS0の設定は，ブザー出力動作停止時（BZOE = 0）に行ってください。
制御回路
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p.409, □
411
p.411 □
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第
13
章
ソフト
章 分
類
機
能
機能の詳細
注意事項
頁
A/Dコンバ ADCR：10ビット ADCR, ADCRHからデータを読み出すと，ウエイトが発生します。また周辺ハードウエ p.415 □
ータ
A/D 変 換 レ ジ ス ア・クロック（fPRS）が停止しているときに，ADCR, ADCRHからデータを読み出さな
タ， ADCRH：8 いでください。詳細は第36章 ウエイトに関する注意事項を参照してください。
ビ ッ ト A/D 変 換
レジスタ
ADM：A/Dコンバ FR2-FR0, LV1, LV0を同一データ以外に書き換える場合は，いったんA/D変換動作を停 p.417 □
ータ・モード・レ 止させたのちに行ってください。
ジスタ
ADMにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロッ p.417 □
ク（fPRS）が停止しているときに，ADMにデータを書き込まないでください。詳細は第
36章 ウエイトに関する注意事項を参照してください。
A/D 変 換 時 間 の 変換時間は，次の条件で設定してください。
選択
（p.418, 419を参照）
p.418, □
419
FR2-FR0, LV1, LV0を同一データ以外に書き換える場合は，いったんA/D変換動作を停 p.418, □
止（ADCS = 0）させたのちに行ってください。
419
2.3 V≦AVREF＜2.7 Vの場合，LV0をデフォルト値から変更してください。
p.418, □
419
前述の変換時間は，クロック周波数の誤差を含んでいませんので，クロック周波数の誤 p.418, □
差を考慮して，変換時間を選択してください。
419
ADCR：10ビット A/Dコンバータ・モード・レジスタ（ADM），アナログ入力チャネル指定レジスタ（ADS）， p.420 □
A/D 変 換 レ ジ ス A/Dポート・コンフィギュレーション・レジスタ（ADPC）に対して書き込み動作を行
ったとき，ADCRの内容は不定となることがあります。変換結果は，変換動作終了後，
タ
ADM, ADS, ADPCに対して書き込み動作を行う前に読み出してください。上記以外のタ
イミングでは，正しい変換結果が読み出されないことがあります。
ADCRからデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロ p.420 □
ック（fRPS）が停止しているときに，ADCRからデータを読み出さないでください。詳
細は第36章 ウエイトに関する注意事項を参照してください。
ADCRH ： 8 ビ ッ A/Dコンバータ・モード・レジスタ（ADM），アナログ入力チャネル指定レジスタ（ADS）， p.421 □
ト A/D 変 換 レ ジ A/Dポート・コンフィギュレーション・レジスタ（ADPC）に対して書き込み動作を行
ったとき，ADCRHの内容は不定となることがあります。変換結果は，変換動作終了後，
スタ
ADM, ADS, ADPCに対して書き込み動作を行う前に読み出してください。上記以外のタ
イミングでは，正しい変換結果が読み出されないことがあります。
ADCRHからデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・ク p.421 □
ロック（fPRS）が停止しているときに，ADCRHからデータを読み出さないでください。
詳細は第36章 ウエイトに関する注意事項を参照してください。
ADS：アナログ入 ビット3-7には必ず0を設定してください。
p.422 □
力チャ ネル指 定 ADSにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロック p.422 □
レジスタ
（fPRS）が停止しているときに，ADSにデータを書き込まないでください。詳細は第36
章 ウエイトに関する注意事項を参照してください。
ADS：アナログ入 A/D変換で使用するチャネルは，ポート・モード・レジスタ2（PM2）で入力モードに p.422, □
力チャ ネル指 定 選択してください。
423
レ ジ ス タ ，
ADPC：A/Dポー
ト・コンフィギュ
レーション・レジ
スタ（ADPC）
ADPC：A/Dポー ADPCにデータを書き込むと，ウエイトが発生します。また周辺ハードウエア・クロッ p.423 □
ト・コンフィギュ ク（fPRS）が停止しているときに，ADPCにデータを書き込まないでください。詳細は
レーション・レジ 第36章 ウエイトに関する注意事項を参照してください。
スタ（ADPC）
ポート・モード・ 78K0/KC2の38ピン製品の場合，PM2のビット6, 7には1を，P2のビット6, 7には0を必ず設定 p.424 □
レジスタ2（PM2） してください。
A/D 変 換 の 基 本 ①から⑤までの間は1 μ s以上空けてください。
動作
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p.425 □
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付録 D 注意事項一覧
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第
13
章
ソフト
章 分
類
機
能
機能の詳細
A/Dコンバ A/D変換動作
ータ
注意事項
頁
①から⑤までの間は1 μ s以上空けてください。
p.429 □
①は，②から④までの間に行っても，問題ありません。
p.429 □
①は省略可能です。ただし，この場合には⑤のあと，最初の変換データは無視してくだ p.429 □
さい。
⑥から⑨までの時間は，ADMのビット5-1（FR2-FR0, LV1, LV0）で設定した変換時間 p.429 □
とは異なります。⑧から⑨までの時間が，FR2-FR0, LV1, LV0で設定した変換時間とな
ります。
ハード
STOP モ ー ド 時 A/Dコンバータは，STOPモード時には動作が停止します。このときA/Dコンバータ・モ p.433 □
の動作電流
ード・レジスタ（ADM）のビット7（ADCS）とビット0（ADCE）を0にすることによ
り，動作電流を低減させることができます。スタンバイ状態から再度動作する場合，割
り込み要求フラグ・レジスタ1L（IF1L）のビット0（ADIF）をクリア（0）してから，
動作開始してください。
ソフト
ANI0-ANI7 入 力 ANI0-ANI7入力電圧は規格の範囲内でご使用ください。特にAVREF以上，AVSS以下（絶 p.433 □
範囲
対最大定格の範囲内でも）の電圧が入力されると，そのチャネルの変換値が不定となり
ます。また，ほかのチャネルの変換値にも影響を与えることがあります。
競合動作
変換終了時のA/D変換結果レジスタ（ADCR, ADCRH）ライトと命令によるADCR,
p.433 □
ADCRHリードが競合した場合，ADCR, ADCRHリードが優先されます。リードしたあ
と，新しい変換結果がADCR, ADCRHにライトされます。
ハード
変換終了時のADCR, ADCRHライトとA/Dコンバータ・モード・レジスタ（ADM）ラ
p.433 □
イト，アナログ入力チャネル指定レジスタ（ADS）またはA/Dポート・コンフィギュレ
ーション・レジスタ（ADPC）ライトが競合した場合，ADM, ADS, ADPCへのライトが
優先されます。ADCR, ADCRHへのライトはされません。また，変換終了割り込み信号
（INTAD）も発生しません。
ノイズ対策
10ビット分解能を保つためには，AVREF, ANI0-ANI7端子へのノイズに注意する必要が p.433 □
あります。
① 電源には等価抵抗が小さく，周波数応答のよいコンデンサを接続してください。
② アナログ入力源の出力インピーダンスが高いほど影響が大きくなりますので，ノイ
ズを低減するために図13−20のようにCを外付けすることを推奨します。
③ 変換中においては，他の端子とスイッチングしないようにしてください。
④ 変換開始直後にHALTモードに設定すると，精度が向上します。
ANI0/P20-ANI7/
P27
アナログ入力（ANI0-ANI7）端子は入力ポート（P20-P27）端子と兼用になっています。 p.434 □
ANI0-ANI7のいずれかを選択してA/D変換をする場合，変換中にP20-P27に対してアクセ
スしないでください。変換分解能が低下することがあります。またP20-P27として使用す
る端子の選択は，AVREFから最も遠いANI0/P20より行うことを推奨します。
A/D変換中の端子に隣接する端子へデジタル・パルスを印加すると，カップリング・ノ p.434 □
イズによってA/D変換値が期待どおりに得られないこともあります。したがって，A/D
変換中の端子に隣接する端子へのパルス印加はしないようにしてください。
ANI0-ANI7 端 子 このA/Dコンバータでは，サンプリング時間で内部のサンプリング・コンデンサに充電 p.434 □
の入力 インピ ー して，サンプリングを行っています。したがって，サンプリング中以外はリーク電流だ
ダンス
けであり，サンプリング中にはコンデンサに充電するための電流も流れるので，入力イ
ンピーダンスはサンプリング中とそれ以外の状態で変動します。
ただし，十分にサンプリングするためには，アナログ入力源の出力インピーダンスを10
kΩ以下にし，出力インピーダンスが高いときはANI0-ANI7端子に100 pF程度のコンデ
ンサを付けることを推奨します（図13−20参照）。
ソフト
AVREF端子の入力 AVREF端子とAVSS端子の間には数十kΩの直列抵抗ストリングが接続されています。
p.434 □
インピーダンス したがって，基準電圧源の出力インピーダンスが高い場合，AVREF端子とAVSS端子の間の
直列抵抗ストリングと直列接続することになり，基準電圧の誤差が大きくなります。
割り込 み要求 フ アナログ入力チャネル指定レジスタ（ADS）を変更しても割り込み要求フラグ（ADIF） p.435 □
はクリア（0）されません。したがって，A/D変換中にアナログ入力端子の変更を行っ
ラグ（ADIF）
た場合，ADS書き換え直前に，変更前のアナログ入力に対するA/D変換結果およびADIF
がセットされている場合があります。ADS書き換え直後にADIFを読み出すと，変換後
のアナログ入力に対するA/D変換が終了していないにもかかわらずADIFがセットされ
ていることになりますので注意してください。また，A/D変換を一度停止させて再開す
る場合は，再開する前にADIFをクリア（0）してください。
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第
13
章
ソフト
章 分
類
機
能
機能の詳細
頁
A/Dコンバ A/D 変 換 ス タ ー ADCEビット = 1にしてから，1 μ s以内にADCSビット = 1にした場合，もしくは
p.435 □
ータ
ト直後 の変換 結 ADCEビット = 0の状態で，ADCSビット = 1にした場合は，A/D変換動作をスタート
果
した直後のA/D変換値は定格を満たさないことがあります。A/D変換終了割り込み要求
（INTAD）をポーリングし，最初の変換結果を廃棄するなどの対策を行ってください。
A/D 変 換 結 果 レ
ジ ス タ （ ADCR,
ADCRH）の読み
出し
ソフト
第
14
章
注意事項
シ リ ア UARTモード
ル・インタ
フェース
UART0
A/Dコンバータ・モード・レジスタ（ADM），アナログ入力チャネル指定レジスタ（ADS）， p.435 □
A/Dポート・コンフィギュレーション・レジスタ（ADPC）に対して書き込み動作を行っ
たとき，ADCR, ADCRHの内容は不定となることがあります。変換結果は，変換動作終了
後，ADM, ADS, ADPCに対して書き込み動作を行う前に読み出してください。上記以外の
タイミングでは，正しい変換結果が読み出されないことがあります。
シリアル・インタフェースUART0への供給クロックが停止しない場合（例：HALTモー p.437 □
ド）では，正常動作が続きます。シリアル・インタフェースUART0への供給クロック
が停止する場合（例：STOPモード）では，各レジスタは，クロック停止直前の値を保
持したまま動作を停止します。TxD0端子出力も同様に，クロック停止直前の値を保持
し出力します。ただし，クロック供給再開後の動作は保証していないので，再開後は
POWER0 = 0, RXE0 = 0, TXE0 = 0として，回路をリセットしてください。
通信開始する場合，POWER0 = 1に設定後，TXE0 = 1（送信）またはRXE0 = 1（受信）p.437 □
に設定してください。
TXE0とRXE0は，BRGC0で設定した基本クロック（fXCLK0）により，同期化されていま p.438 □
す。再び送信動作または受信動作を許可する場合は，TXE0 = 0またはRXE0 = 0に設定
してから基本クロック2クロック以降にTXE0 = 1またはRXE0 = 1を設定してくださ
い。基本クロック2クロック以内に設定すると，送信回路または受信回路を初期化でき
ない場合があります。
TXE0 = 1に設定したあと，基本クロック（fXCLK0）1クロック以上待ってから，TXS0に p.438, □
送信データを設定してください。
440
TXS0：送信シフ TXS0に送信データを書き込んでから送信完了割り込み信号（INTST0）が発生するま p.440 □
ト・レジスタ0
で，次の送信データを書き込まないでください。
ASIM0：アシンク
ロナス ・シリ ア
ル・インタフェー
ス動作モード・レ
ジスタ0
送信開始するときはPOWER0 = 1にしてから，TXE0 = 1としてください。送信停止す p.442 □
るときにはTXE0 = 0にしてから，POWER0 = 0としてください。
受信開始するときはPOWER0 = 1にしてから，RXE0 = 1としてください。受信停止す p.442 □
るときにはRXE0 = 0にしてから，POWER0 = 0としてください。
RxD0端子にハイ・レベルが入力された状態でPOWER0 = 1→RXE0 = 1と設定してくだ p.442 □
さい。ロウ・レベルのときにPOWER0 = 1→RXE0 = 1と設定すると，受信を開始して
しまいます。
TXE0とRXE0は， BRGC0で設定した基本クロック（fXCLK0）により，同期化されてい p.442 □
ます。再び送信動作または受信動作を許可する場合は，TXE0 = 0またはRXE0 = 0に設
定してから基本クロック2クロック以降にTXE0 = 1またはRXE0 = 1を設定してくださ
い。基本クロック2クロック以内に設定すると，送信回路または受信回路を初期化でき
ない場合があります。
TXE0 = 1に設定したあと，基本クロック（fXCLK0）1クロック以上待ってから，TXS0に p.442 □
送信データを設定してください。
PS01, PS00, CL0ビットを書き換えるときは，TXE0, RXE0ビットをクリア（0）してか p.442 □
ら行ってください。
SL0ビットを書き換えるときは，TXE0をクリア（0）してから行ってください。また， p.442 □
受信は常に“ストップ・ビット数 = 1”として動作するので，SL0ビットの設定値の影
響は受けません。
ビット0には必ず1を設定してください。
p.442 □
ASIS0：アシンク PE0ビットの動作は，アシンクロナス・シリアル・インタフェース動作モード・レジス p.443 □
ロナス ・シリ ア タ0（ASIM0）のPS01, PS00ビットの設定値により異なります。
ル・インタフェー 受信データのストップ・ビットはストップ・ビット数に関係なく最初の1ビットだけを p.443 □
ス受信エラー・ス チェックします。
テータス・レジス オーバラン・エラーが発生した場合，次の受信データは受信バッファ・レジスタ0 p.443 □
タ0
（RXB0）には書き込まれず，データは破棄されます。
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第
14
章
ソフト
章 分
類
機
能
シ リ ア
ル・インタ
フェース
UART0
機能の詳細
注意事項
頁
ASIS0：アシンク ASIS0からデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロ p.443 □
ロナス ・シリ ア ック（fPRS）が停止しているときに，ASIS0からデータを読み出さないでください。詳
ル・インタフェー 細は第36章 ウエイトに関する注意事項を参照してください。
ス受信エラー・ス
テータス・レジス
タ0
ハード ソフト
BRGC0：ボー・
レート・ジェネレ
ータ・コントロー
ル・レジスタ0
MDL04-MDL00ビットを書き換える場合は，ASIM0レジスタのビット6（TXE0）= 0， p.445 □
ビット5（RXE0）= 0にしてから行ってください。
TPS01, TPS00ビットを書き換える場合は，ASIM0レジスタのビット7（POWER0）= 0 p.445 □
にしてから行ってください。
5ビット・カウンタの出力クロックをさらに1/2分周したものが，ボー・レート値となり p.445 □
ます。
POWER0,
動作停止するときはTXE0 = 0, RXE0 = 0にしてから，POWER0 = 0 にしてください。 p.446 □
TXE0, RXE0 ： 通信開始するときはPOWER0 = 1にしてから，TXE0 = 1, RXE0 = 1にしてください。
ASIM0 のビット
7, 6, 5
UARTモード
ポート・モード・レジスタとポート・レジスタの設定は，通信相手との関係を考慮して，p.447 □
行ってください。
UART送信
TXS0に送信データを書き込んでから送信完了割り込み信号（INTST0）が発生するま p.450 □
で，次の送信データを書き込まないでください。
UART受信
受信エラーが発生した場合は，アシンクロナス・シリアル・インタフェース受信エラー・ p.451 □
ステータス・レジスタ0（ASIS0）を読み出したあと，受信バッファ・レジスタ0（RXB0）
を読み出し，エラー・フラグをクリアしてください。RXB0を読み出さないと，次のデ
ータ受信時にオーバラン・エラーが発生し，いつまでも受信エラーの状態が続いてしま
います。
受信は，常に「ストップ・ビット数 = 1」として動作します。2ビット目のストップ・ p.451 □
ビットは，無視されます。
ボー・レートの誤 送信時のボー・レート誤差は，受信先の許容誤差以内にしてください。
p.456 □
差
受信時のボー・レート誤差は，（4）受信時の許容ボー・レート範囲で示す範囲を満た p.456 □
すようにしてください。
ソフト
第
15
章
受 信 時 の 許 容 ボ 受信時のボー・レート誤差は，下記に示す算出式を使用して，必ず許容誤差範囲内にな p.457 □
ー・レート範囲
るように設定してください。
シ リ ア UARTモード
ル・インタ
フェース
UART6
TxD6出力反転機能は，送信側だけ反転して受信側は反転しないので，TxD6出力反転機 p.459 □
能を使用する場合，相手側も反転レベルで受信してください。
シリアル・インタフェースUART6への供給クロックが停止しない場合（例：HALTモー p.460 □
ド）では，正常動作が続きます。シリアル・インタフェースUART6への供給クロック
が停止する場合（例：STOPモード）では，各レジスタは，クロック停止直前の値を保
持したまま動作を停止します。TxD6端子出力も同様に，クロック停止直前の値を保持
し出力します。ただし，クロック供給再開後の動作は保証していないので，再開後は
POWER6 = 0, RXE6 = 0, TXE6 = 0として，回路をリセットしてください。
通信開始する場合，POWER6 = 1に設定後，TXE6 = 1（送信）またはRXE6 = 1（受信）p.460 □
に設定してください。
TXE6とRXE6は，CKSR6で設定した基本クロック（fXCLK6）により，同期化されていま p.460 □
す。再び送信動作または受信動作を許可する場合は，TXE6 = 0またはRXE6 = 0に設定
してから基本クロック2クロック以降にTXE6 = 1またはRXE6 = 1を設定してくださ
い。基本クロック2クロック以内に設定すると送信回路または受信回路を初期化できな
い場合があります。
TXE6 = 1に設定したあと，基本クロック（fXCLK6）1クロック以上待ってから，TXB6に p.460 □
送信データを設定してください。
連続送信の場合，ストップ・ビットから次のスタート・ビットまでの通信タイミングが p.460 □
通常よりマクロの動作クロックの2クロック分伸びます。ただし，受信側はスタート・
ビットの検出により，タイミングの初期化を行うので通信結果には影響しません。ま
た，LIN通信動作で使用する場合は連続送信機能を使用しないでください。
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第
15
章
ソフト
章 分
類
機
能
機能の詳細
注意事項
頁
シ リ ア TXB6：送信バッフ アシンクロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）の p.466 □
ル・インタ ァ・レジスタ6
ビット1（TXBF6）が1のとき，TXB6にデータを書き込まないでください。
フェース
通信動作中（ アシンクロナス・シリアル・インタフェース動作モード・レジスタ6 p.466 □
UART6
（ASIM6）のビット7, 6（POWER6, TXE6）= 1, 1，またはASIM6のビット7, 5（POWER6,
RXE6）= 1，1）に，ソフトウエアでTXB6へのリフレッシュ（同値書き込み）動作を行
わないでください。
TXE6 = 1に設定したあと，基本クロック（fXCLK6）1クロック以上待ってから，TXB6に p.466 □
送信データを設定してください。
ASIM6：アシンク
ロナス・シリア
ル・インタフェー
ス動作モード・レ
ジスタ6
送信開始するときはPOWER6 = 1にしてから，TXE6 = 1としてください。送信停止す p.469 □
るときにはTXE6 = 0にしてから，POWER6 = 0としてください。
受信開始するときはPOWER6 = 1にしてから，RXE6 = 1としてください。受信停止す p.469 □
るときにはRXE6 = 0にしてから，POWER6 = 0としてください。
RxD6端子にハイ・レベルが入力された状態でPOWER6 = 1→RXE6 = 1 と設定してく p.469 □
ださい。ロウ・レベルのときにPOWER6 = 1→RXE6 = 1 と設定すると，受信を開始し
てしまいます。
TXE6とRXE6は，CKSR6で設定した基本クロック（fXCLK6）により，同期化されていま p.469 □
す。再び送信動作または受信動作を許可する場合は，TXE6 = 0またはRXE6 = 0に設定
してから基本クロック2クロック以降にTXE6 = 1またはRXE6 = 1を設定してくださ
い。基本クロック2クロック以内に設定すると，送信回路または受信回路を初期化でき
ない場合があります。
TXE6 = 1に設定したあと，基本クロック（fXCLK6）1クロック以上待ってから，TXB6に p.469 □
送信データを設定してください。
PS61, PS60, CL6ビットを書き換えるときは，TXE6, RXE6ビットをクリア（0）してか p.469 □
ら行ってください。
LIN通信動作で使用する場合，PS61, PS60ビットを0に固定してください。
p.469 □
SL6ビットを書き換えるときは，TXE6をクリア（0）してから行ってください。また， p.469 □
受信は常に“ストップ・ビット数 = 1”として動作するので，SL6ビットの設定値の影
響は受けません。
ISRM6ビットを書き換えるときは，RXE6 = 0にしてから行ってください。
p.469 □
ASIS6：アシンク PE6ビットの動作は，アシンクロナス・シリアル・インタフェース動作モード・レジス p.470 □
ロナス ・シリ ア タ6（ASIM6）のPS61, PS60ビットの設定値により異なります。
ル・インタフェー 受信データのストップ・ビットはストップ・ビット数に関係なく最初の1ビットだけを p.470 □
ス受信エラー・ス チェックします。
テータス・レジス オーバラン・エラーが発生した場合，次の受信データは受信バッファ・レジスタ6 p.470 □
タ6
（RXB6）には書き込まれず，データは破棄されます。
ASIS6からデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロ p.470 □
ック（fPRS）が停止しているときに，ASIS6からデータを読み出さないでください。詳
細は，第36章 ウエイトに関する注意事項を参照してください。
ASIF6：アシンク
ロナス ・シリ ア
ル・インタフェー
ス送信 ステー タ
ス・レジスタ6
連続送信を行う場合は，最初の送信データ（1バイト目）をTXB6レジスタに書き込んだ p.471 □
あと，必ずTXBF6フラグが“0”であることを確認してから次の送信データ（2バイト
目）をTXB6レジスタに書き込んでください。TXBF6フラグが“1”のときにTXB6レジ
スタにデータを書き込んだ場合の送信データは保証できません。
連続送信完了時に送信ユニットを初期化する場合は，送信完了割り込み発生後に，必ず p.471 □
TXSF6フラグが“0”であることを確認してから初期化を実行してください。TXSF6フ
ラグが“1”のときに初期化を実行した場合の送信データは保証できません。
CKSR6：クロッ TPS63-TPS60を書き換える場合は，POWER6 = 0としてから行ってください。
ク選択レジスタ6
ハード
BRGC6：ボー・
レート・ジェネレ
ータ・コントロー
ル・レジスタ6
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p.473 □
MDL67-MDL60ビットを書き換える場合は，ASIM6レジスタのビット6（TXE6）= 0， p.473 □
ビット5（RXE6）= 0にしてから行ってください。
8ビット・カウンタの出力クロックをさらに1/2分周したものが，ボー・レート値となり p.473 □
ます。
971
78 K0/Kx2
付録 D 注意事項一覧
（16/27）
第
15
章
ソフト
章 分
類
機
能
シ リ ア
ル・インタ
フェース
UART6
機能の詳細
ASICL6：アシン
クロナス・シリア
ル・インタフェー
ス・コ ントロ ー
ル・レジスタ6
注意事項
頁
通信動作中（アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）p.474 □
のビット7, 6（POWER6, TXE6）= 1, 1，またはASIM6のビット7, 5（POWER6, RXE6）
= 1，1）に，ソフトウエアでASICL6へのリフレッシュ動作（同値書き込み）を行うこと
ができます。ただし，SBF受信中（SBRF6 = 1）またはSBF送信中（SBTT6をセット（1）
後からINTST6発生までの間）に，リフレッシュ動作でSBRT6 = 1, SBTT6 = 1に設定する
と，SBF受信，SBF送信の再トリガ要因となるため，設定しないでください。
SBF受信エラー時には，再びSBF受信モードに戻ります。SBRF6フラグの状態は保持 p.475 □
（1）されます。
SBRT6ビットは，ASIM6のビット7（POWER6）= 1，かつビット5（RXE6）= 1として p.475 □
からセット（1）にしてください。また，セット（1）後，SBF受信が終了（割り込み要
求信号が発生）する前に，SBRT6ビットをクリア（0）しないでください。
SBRT6ビットのリード値は常に0です。SBF受信正常終了後，SBRT6は自動的にクリア p.475 □
（0）されます。
SBTT6ビットは，ASIM6のビット7（POWER6）= 1，かつビット6（TXE6）= 1として p.475 □
からセット（1）にしてください。また，セット（1）後，SBF送信が終了（割り込み要
求信号が発生）する前に，SBTT6ビットをクリア（0）しないでください
SBTT6ビットのリード値は常に0です。SBF送信終了後，SBTT6は自動的にクリア（0）p.475 □
されます。
SBRT6ビットは受信動作中に，SBTT6ビットは送信動作中に，セット（1）しないでく p.475 □
ださい。
DIR6, TXDLV6ビットを書き換えるときは，TXE6, RXE6ビットをクリア（0）にしてか p.475 □
ら行ってください。
TXDLV6ビットを1（TxD6反転出力）に設定している場合，POWER6, TXE6の設定に関係な p.475 □
く，TxD6/P13端子を汎用ポートとして使用することはできません。TxD6/P13端子を汎用ポ
ートとして使用する場合は，TXDLV6ビットを0（TxD6通常出力）に設定してください。
POWER6,
動作停止するときは，TXE6 = 0, RXE6 = 0にしてから，POWER6 = 0 にしてください。p.477 □
TXE6, RXE6 ： 通信開始するときは，POWER6 = 1 にしてから，TXE6 = 1, RXE6 = 1にしてください。
ASIM6 のビット
7, 6, 5
UARTモード
ポート・モード・レジスタとポート・レジスタの設定手順は，通信相手との関係を考慮 p.478 □
して，行ってください。
パリティの種類
と動作
LIN通信動作で使用する場合，PS61, PS60ビットを0に固定してください。
連続送信
連続送信でASIF6レジスタのTXBF6, TXSF6フラグは，「10」→「11」→「01」と変化 p.483 □
します。そのため，ステータスを確認する場合は，TXBF6, TXSF6フラグの組み合わせ
で判断しないでください。連続送信を行う場合はTXBF6フラグのみを読み出してくださ
い。
p.481 □
LIN通信動作で使用する場合，連続送信機能を使用することはできません。必ずアシン p.483 □
クロナス・シリアル・インタフェース送信ステータス・レジスタ6（ASIF6）が00Hにな
っていることを確認してから，送信バッファ・レジスタ6（TXB6）に送信データを書き
込んでください。
連続送信を行う場合は，最初の送信データ（1バイト目）をTXB6レジスタに書き込ん
だあと，必ずTXBF6フラグが“0”であることを確認してから次の送信データ（2バイ
ト目）をTXB6レジスタに書き込んでください。TXBF6フラグが“1”のときにTXB6
レジスタにデータを書き込んだ場合の送信データは保証できません。
p.484 □
連続送信完了時に送信ユニットを初期化する場合は，送信完了割り込み発生後に，必ず p.484 □
TXSF6フラグが“0”であることを確認してから初期化を実行してください。TXSF6フ
ラグが“1”のときに初期化を実行した場合の送信データは保証できません。
連続送信時には，1データ・フレーム送信後のINTST6割り込み処理を実行する前に次の p.484 □
送信が完了してしまう可能性があります。対策としては，送信データ数をカウントでき
るプログラムを組み込むこととTXSF6フラグを参照することで検出できます。
通常受信
受信エラーが発生した場合は，ASIS6を読み出したあと，RXB6を読み出し，エラー・ p.488 □
フラグをクリアしてください。RXB6を読み出さないと，次のデータ受信時にオーバラ
ン・エラーが発生し，いつまでも受信エラーの状態が続いてしまいます。
受信は，常に「ストップ・ビット数 = 1」として動作します。2ビット目のストップ・ p.488 □
ビットは，無視されます。
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付録 D 注意事項一覧
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第
15
章
ソフト
第
16
章
ソフト
章 分
類
機
能
機能の詳細
シ リ ア 通常受信
ル・インタ
フ ェ ー ス ボー・レートの誤
UART6
差
受信時の許容ボ
ー・レート範囲
注意事項
頁
RXB6を読み出す前に，必ずアシンクロナス・シリアル・インタフェース受信エラー・ p.488 □
ステータス・レジスタ6（ASIS6）を読み出してください。
送信時のボー・レート誤差は，受信先の許容誤差以内にしてください。
p.495 □
受信時のボー・レート誤差は，（4）受信時の許容ボー・レート範囲で示す範囲を満た p.495 □
すようにしてください。
受信時のボー・レート誤差は，下記に示す算出式を使用して，必ず許容誤差範囲内にな p.496 □
るように設定してください。
シ リ ア SOTB1n：送信バ CSOT1n = 1（シリアル通信中）のとき，SOTB1nへのアクセスは行わないでください。
ル・インタ ッファ・レジスタ スレーブ・モードでは，SSI11端子にロウ･レベルが入力された状態で，SOTB11にデー
フ ェ ー ス 1n
タを書き込むと送受信が開始されます。送受信動作の詳細については，16. 4. 2
CSI10,
（2）通信動作を参照してください。
CSI11
SIO1n：シリアル CSOT1n = 1（シリアル通信中）のとき，SIO1nへのアクセスは行わないでください。
I/Oシフト・レジ スレーブ・モードでは，SSI11端子にロウ･レベルが入力された状態で，SIO11からデー
スタ1n
タを読み出すと受信が開始されます。受信動作の詳細については，16. 4. 2（2）
p.501 □
p.501 □
p.502 □
p.502 □
通信動作を参照してください。
CSIM10：シリア ビット5には必ず0を設定してください。
p.503 □
ル動作モード・レ
ジスタ10
CSIC10：シリア CSIE10 = 1（動作許可）のとき，CSIC10への書き込みを行わないでください。
p.506 □
ル・クロック選択 P10/SCK10/TxD0, P12/SO10を汎用ポートとして使用する場合は，CSIC10を初期状態 p.506 □
レジスタ10
と同じ状態（00H）にしてください。
リセット後のデータ・クロックの位相タイプは，タイプ1になります。
p.506 □
CSIC11：シリア CSIE11 = 1（動作許可）のとき，CSIC11への書き込みを行わないでください。
p.508 □
ル・クロック選択 P02/SO11, P04/SCK11を汎用ポートとして使用する場合は，CSIC11を初期状態と同じ p.508 □
レジスタ11
設定（00H）にしてください。
リセット後のデータ・クロックの位相タイプは，タイプ1になります。
p.508 □
3 線 式 シ リ ア ル ポート・モード・レジスタとポート・レジスタの設定手順は，通信相手との関係を考慮 p.511 □
I/Oモード
して，行ってください。
通信動作
CSOT1n = 1（シリアル通信中）のとき，コントロール・レジスタとデータ・レジスタ p.514 □
にアクセスしないでください。
シリアル・インタフェースCSI11では，スレーブ・モードの場合，SSI11端子の変更タ p.514 □
イミングには，クロック動作が開始する前に1クロック以上の長さを取ってください。
誤作動を起こす可能性があります。
ソフト
第
17
章
SO1n出力
CSIE1n, TRMD1n, DAP1n, DIR1nに値を書き込むと，SO1nの出力値が変わります。
p.522 □
シ リ ア SIOA0：シリアル 通信動作の起動は，SIOA0への書き込みで行われるため，送信禁止（CSIMA0のビット p.526 □
ル・インタ I/Oシフト・レジ 3（TXEA0）= 0）のときも，ダミー・データをSIOA0レジスタに書き込み，通信動作を
フ ェ ー ス スタ0
起動してから受信動作を行ってください。
CSIA0
自動送受信機能が動作しているとき，SIOA0にデータを書き込まないでください。
p.526 □
CSIMA0：シリア CSIAE0が0の場合，バッファRAMにアクセスできません。
p.527 □
ル動作 モード 指 CSIAE0を1から0にした場合は，上記注釈のレジスタおよびビットが非同期で初期化さ p.527 □
定レジスタ0
れます。再度CSIAE0 = 1にする場合には，必ず初期化されたレジスタを再設定してく
ださい。
CSIAE0を1から0にしたあとに，再度CSIAE0を1にした場合，バッファRAMの値の保持 p.527 □
は保証されません。
CSIS0 ： シ リ ア ビット7には必ず“0”を設定してください。
p.528 □
ル・ステータス・ 転送動作中（TSF0 = 1）のとき，シリアル動作モード指定レジスタ0（CSIMA0），シ p.529 □
レジスタ0
リアル・ステータス・レジスタ0（CSIS0），分周値選択レジスタ0（BRGCA0），自動
データ転送アドレス・ポイント指定レジスタ0（ADTP0），自動データ転送間隔指定レ
ジスタ0（ADTI0），シリアルI/Oシフト・レジスタ0（SIOA0）への書き換えは禁止で
す。ただしレジスタのリードおよび同値の再書き込みは可能です。またバッファRAM
も転送動作中の書き換えは可能です。
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78 K0/Kx2
付録 D 注意事項一覧
（18/27）
第
17
章
ソフト
章 分
類
機
能
機能の詳細
注意事項
頁
シ リ ア CSIT0 ： シ リ ア ATSTP0またはATSTA0に1を設定しても，1バイトの転送が終了するまで停止または開 p.530 □
ル・インタ ル・トリガ・レジ 始されません。
フ ェ ー ス スタ0
ATSTP0とATSTA0は，割り込み信号INTACSI発生後自動的に0になります。
p.530 □
CSIA0
自動データ転送中断後，自動データ転送アドレス・カウント・レジスタ0（ADTC0）には p.530 □
中断したときのデータ・アドレスが格納されています。ただし，自動データ転送の再開機
能を有していないため，ATSTP0 = 1により転送を中断した場合は，各レジスタを再設定
後，ATSTA0をセット（1）して，自動データ転送をスタートしてください。
ADTP0：自動デ ビット7-ビット5には，必ず0を設定してください。
ータ転 送アド レ
ス・ポイント指定
レジスタ0
p.532 □
ADTI0：自動デー ADTI0の設定よりも，シリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0）， p.533 □
タ 転 送 間 隔 指 定 ビット4（BUSYE0）の設定が優先されるため，ADTI0に00Hを設定している場合でも，
STBE0, BUSYE0の設定によるインターバル時間が発生します。
レジスタ0
3 線 式 シ リ ア ル ポート・モード・レジスタとポート・レジスタの設定手順は，通信相手との関係を考慮 p.536 □
I/Oモード
して，行ってください。
1バイト送受信
SIOA0ライトにより，SOA0端子はロウ・レベルになります。
p.538 □
通信スタート
SIOA0にデータを書き込んだあと，CSIAE0を“1”にしても，通信はスタートしません。
p.540 □
自動送 受信機 能 バッファRAMへの書き込み時にウエイトが発生することがあります。詳細は第36章 ウ p.541 □
付き3線式シリア エイトに関する注意事項を参照してください。
ルI/Oモード
ポート・モード・レジスタとポート・レジスタの設定は，通信相手との関係を考慮して， p.543 □
行ってください。
自動送受信
自動送受信モードでは，1バイト送受信後，内部バッファRAMへの書き込み／読み出し p.545 □
を行うため，次の送受信までの期間にインターバル時間が入ります。CPU処理と同時に
バッファRAMへの書き込み／読み出しを行っていますので，インターバル時間は自動
データ転送間隔指定レジスタ0（ADTI0）とシリアル・ステータス・レジスタ0（CSIS0）
のビット5（STBE0），ビット4（BUSYE0）の設定値に依存します（（5）自動送受信
のインターバル時間参照）。
インターバル期間中にCPUのバッファRAMへのアクセスとシリアル・インタフェース p.545 □
CSIA0のバッファRAMへのアクセスが競合した場合，自動データ転送間隔指定レジスタ
0（ADTI0）で設定したインターバル時間は伸びる可能性があります。
自動送信
自動送信モードでは，1バイト送信後，内部バッファRAMからの読み出しを行うため， p.550 □
次の送信までの期間にインターバル時間が入ります。CPU処理と同時にバッファRAM
からの読み出しを行っていますので，インターバル時間は自動データ転送間隔指定レジ
スタ0（ADTI0）とシリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0），
ビット4（BUSYE0）の設定値に依存します（（5）自動送受信のインターバル時間参照）。
インターバル期間中にCPUのバッファRAMへのアクセスとシリアル・インタフェース p.550 □
CSIA0のバッファRAMへのアクセスが競合した場合，自動データ転送間隔指定レジスタ
0（ADTI0）で設定したインターバル時間は伸びる可能性があります。
繰り返し送信
繰り返し送信モードでは，1バイト送信後，バッファRAMからの読み出しを行うため， p.552 □
次の送信までの期間にインターバル時間が入ります。CPU処理と同時にバッファRAM
からの読み出しを行っていますので，インターバル時間は自動データ転送間隔指定レジ
スタ0（ADTI0）とシリアル・ステータス・レジスタ0（CSIS0）のビット5（STBE0），
ビット4（BUSYE0）の設定値に依存します（（5）自動送受信のインターバル時間参照）。
インターバル期間中にCPUのバッファRAMへのアクセスとシリアル・インタフェース p.552 □
CSIA0のバッファRAMへのアクセスが競合した場合，自動データ転送間隔指定レジスタ
0（ADTI0）で設定したインターバル時間は伸びる可能性があります。
自動送 受信の 中 自動送受信中にHALT命令を実行すると，8ビット・データ通信の途中でも通信を中断 p.555 □
し，HALTモードになります。また，HALTモードを解除すると，自動送受信動作を中断
断と再開
箇所より再開します。
自動送受信動作を中断したとき，TSF0 = 1の間は動作モードを3線式シリアルI/Oモード p.555 □
に変更しないでください。
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付録 D 注意事項一覧
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第
17
章
ソフト
第
18
章
ソフト
章 分
類
機
能
シ リ ア
ル・インタ
フェース
CSIA0
機能の詳細
注意事項
頁
ビジィ 制御オ プ ビジィ制御は，自動データ転送間隔指定レジスタ0（ADTI0）によるインターバル時間 p.557 □
ション
の制御とは同時に使用できません。
ビジィ＆ストロー TSF0がクリアされると，SOA0端子はロウ・レベルになります。
ブ制御オプション
シ リ ア
−
ル・インタ
フ ェ ー ス IIC0 ： IIC シ フ
IIC0
ト・レジスタ0
p.559 □
シリアル・インタフェースIIC0と乗除算器は，割り込み要求ソースに対する各種フラグ p.563 □
を兼用しているため，同時に使用しないでください。
データ転送中はIIC0にデータを書き込まないでください。
p.566 □
IIC0には，ウエイト期間中にだけ，書き込み／読み出しをしてください。ウエイト期間 p.566 □
中を除く通信状態でのIIC0へのアクセスは禁止です。ただし，マスタになる場合は，通
信トリガ・ビット（STT0）をセット（1）したあと，1回書き込みできます。
通信予約時は，ストップ・コンディションによる割り込み検出のあとにIIC0にデータを p.566 □
書き込んでください。
2
IICC0：IICコント SCL0ラインがハイ･レベル，SDA0ラインがロウ・レベルの状態で，I Cを動作許可（IICE0 p.570 □
2
ロール・レジスタ = 1）した場合，直後にスタート・コンディションを検出してしまいます。I Cを動作許
0
可（IICE0 = 1）したあと，連続して1ビット・メモリ操作命令により，
LREL0をセット（1）してください。
IIC状態レジスタ0（IICS0）のビット3（TRC0） = 1のとき，9クロック目にWREL0を p.573 □
セット（1）してウエイト解除すると，TRC0をクリアしてSDA0ラインをハイ・インピ
ーダンスにします。
IICS0：IIC状態レ IICS0からデータを読み出すと，ウエイトが発生します。また周辺ハードウエア・クロ p.574 □
ジスタ0
ック（fPRS）が停止しているときに，IICS0からデータを読み出さないでください。詳細
は第36章 ウエイトに関する注意事項を参照してください。
IICF0 ： IIC フ ラ STCENへの書き込みは動作停止（IICE0 = 0）時のみ行ってください。
p.577 □
グ・レジスタ0
STCEN = 1とした場合，実際のバス状態にかかわらずバス解放状態（IICBSY = 0）と認識 p.577 □
しますので，1回目のスタート・コンディションを発行（STT0 = 1）する場合は他の通信
を破壊しないように第三者の通信が行われていないことを確認する必要があります。
IICRSVへの書き込みは動作停止（IICE0 = 0）時のみ行ってください。
p.577 □
選択ク ロック の 動作許可（IICコントロール・レジスタ0（IICC0）のビット7（IICE0）= 1）する前
p.580 □
2
設定
に，CLX0, SMC0, CL01,CL00でI Cの転送クロック周波数を決定してください。転送ク
ロック周波数を変更する場合は，一度IICE0をクリア（0）してください。
2
STCEN = 0の場 I C動作許可（IICE0 = 1）直後，実際のバス状態にかかわらず通信状態（IICBSY
p.599 □
（IICF0のビット6） = 1）と認識します。ストップ・コンディションを検出していない
合
状態からマスタ通信を行おうとする場合は，まずストップ・コンディションを生成し，
バスを解放してからマスタ通信を行ってください。マルチマスタでは，バスが解放され
ていない（ストップ・コンディションを検出していない）状態では，マスタ通信を行う
ことができません。
ストップ・コンディションの生成は次の順番で行ってください。
① IICクロック選択レジスタ0（IICCL0）を設定する
② IICコントロール・レジスタ0（IICC0）のビット7（IICE0）をセット（1）する
③ IICC0のビット0（SPT0）をセット（1）する
2
STCEN = 1の場 I C動作許可（IICE0 = 1）直後，実際のバス状態にかかわらず解放状態（IICBSY = 0） p.599 □
合
と認識しますので，1回目のスタート・コンディションを生成（STT0（IICコントロー
ル・レジスタ0（IICC0）のビット1） = 1）する場合は，ほかの通信を破壊しないよう
にバスが解放されていることを確認する必要があります。
2
すでに 他者と の SDA0端子がロウ・レベルで，かつSCL0端子がハイ・レベルのときに，I C動作を許可 p.599 □
2
2
間でI C通信が行 して通信に途中参加すると，I CのマクロはSDA0端子がハイ・レベルからロウ・レベル
われている場合 に変化したと認識（スタート・コンディション検出）します。このときにバス上の値が
2
拡張コードと認識できる値の場合は，アクノリッジを返し，他者との間のI C通信を妨
2
害してしまいます。これを回避するために，次の順番でI Cを起動してください。
① IICC0のビット4（SPIE0）をクリア（0）し，ストップ・コンディション検出によ
る割り込み要求信号（INTIIC0）発生を禁止する
2
② IICC0のビット7（IICE0）をセット（1）し，I Cの動作を許可する
③ スタート・コンディションを検出するまで待つ
④ アクノリッジを返すまで（IICE0をセット（1）してから，4∼80クロック中）に，IICC0
のビット6（LREL0）をセット（1）にし，強制的に検出を無効とする
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付録 D 注意事項一覧
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第
18
章
ソフト
章 分
類
機
能
機能の詳細
頁
シ リ ア 転送ク ロック 周 動作許可（IICE0 = 1）する前に，SMC0, CL01, CL00（IICL0のビット3, 1, 0），CLX0 p.599 □
ル・インタ 波数の設定
（IICX0のビット0）で転送クロック周波数を決定してください。転送クロック周波数を
フェース
変更する場合は，一度IICE0をクリア（1）してください。
IIC0
STT0, SPT0：IIC STT0, SPT0（IICC0のビット1, 0）をセットしたあと，クリア（0）される前の再セッ p.599 □
コントロール・レ トは禁止します。
ジ ス タ 0
（IICC0）のビット
1, 0
送信予約
ソフト
第
19
章
注意事項
乗除算器
−
送信予約をした場合には，SPIE0（IICL0のビット4）をセット（1）してストップ・コ p.600 □
ンディション検出で割り込み要求が発生するようにしてください。割り込み要求発生後
に，IIC0に通信データを書き込むことによって，転送が開始されます。ストップ・コン
ディション検出で割り込みを発生させないと，スタート時には割り込み要求が発生しな
いため，ウエイト状態で停止します。ただし，ソフトウエアでMSTS0（IICS0のビット
7）を検出する場合には，SPIE0をセット（1）する必要はありません。
シリアル・インタフェースIIC0と乗除算器は，割り込み要求ソースに対する各種フラグ p.636 □
を兼用しているため，同時に使用しないでください。
SDR0：剰余デー 演算処理中（乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1 p.638 □
タ・レジスタ0
のとき）にSDR0の値を読み出した場合，その値は保証されません。
演算開始時（DMUEを1に設定するとき），SDR0はリセットされます。
MDA0H,
MDA0L：乗除算
データ・レジスタ
A0
p.638 □
乗算モードでの演算開始時（乗除算器コントロール・レジスタ0（DMUC0）を81Hに設 p.639 □
定するとき），MDA0Hはクリア（0）されます。
演算処理中（乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1 p.639 □
のとき）に，MDA0の値を書き換えないでください。この場合でも演算は実施しますが，
演算結果は不定となります。
演算処理中（DMUEが1のとき）にMDA0の値を読み出した場合，その値は保証しません。 p.639 □
MDB0：乗除算デ 演算処理中（乗除算器コントロール・レジスタ0（DMUC0）のビット7（DMUE）が1 p.640 □
ータ・ レジス タ のとき）に，MDB0の値を書き換えないでください。この場合でも演算は実施しますが，
B0
演算結果は不定となります。
除算モード時は，MDB0に0000Hを設定しないでください。設定した場合，演算結果が p.640 □
不定値となってMDA0, SDR0に格納します。
DMUC0：乗除算 演算処理中（DMUEが1のとき）にDMUEを0に設定した場合には，演算結果は保証され p.641 □
器 コ ン ト ロ ー ません。ただしクリア命令中に演算が終了した場合には，割り込みフラグがセットさ
ル・レジスタ0
れ，演算結果は保証されます。
演算処理中（DMUEが1のとき）に，DMUSEL0を書き換えないでください。書き換え p.641 □
た場合，演算結果が不定値となって乗除算データ・レジスタA0（MDA0），剰余データ・
レジスタ0（SDR0）に格納されます。
ソフト
第
20
章
演算処理中（DMUEが1のとき）にDMUEを0に設定すると，演算処理は停止します。再 p.641 □
度演算処理を行う場合は乗除算データ・レジスタA0（MDA0），乗除算データ・レジス
タB0（MDB0），乗除算器コントロール・レジスタ0（DMUC0）を設定し，演算動作を
開始（DMUE = 1）してください。
割 り 込 み 1F0L, 1F0L,
1F1L, 1F1H：割
機能
り込み 要求フ ラ
グ・レジスタ
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タイマ，シリアル・インタフェース，A/Dコンバータなどをスタンバイ解除後に動作さ p.653 □
せる場合，いったん割り込み要求フラグをクリアしてから動作させてください。ノイズ
などにより割り込み要求フラグがセットされる場合があります。
割り込み要求フラグ・レジスタのフラグ操作には，1ビット・メモリ操作命令（CLR1） p.653 □
を使用してください。C言語での記述の場合は，コンパイルされたアセンブラが1ビッ
ト・メモリ操作命令（CLR1）になっている必要があるため，「IF0L.0 =
0;」や「_asm(“clr1 IF0L,0”);」のようなビット操作命令を使用してください。
なお，C言語で「IF0L & = 0xfe;」のように8ビット・メモリ操作命令で記述した場合，
コンパイルすると3命令のアセンブラになります。
mov a, IF0L
and a, #0FEH
mov IF0L, a
この場合，「mov a, IF0L」後から「mov IF0L, a」の間のタイミングで，同一の割り込
み要求フラグ・レジスタ（IF0L）の他ビットの要求フラグがセット（1）されても，「mov
IF0L, a」でクリア（0）されます。したがって，C言語で8ビット・メモリ操作命令を使
用する場合は注意が必要です
976
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付録 D 注意事項一覧
（21/27）
第
20
章
ソフト
章 分
類
機
能
機能の詳細
割 り 込 み 1F0L, 1F0L,
1F1L, 1F1H：割
機能
り込み 要求フ ラ
グ・レジスタ
注意事項
頁
IF1Lのビット2, 4-7，IF1Hのビット1-7には必ず0を設定してください。（78K0/KB2）
p.654 □
38ピン製品と44ピン製品は，IF1Lのビット6, 7には必ず0を設定してください。
48ピン製品は，IF1Lのビット7には必ず0を設定してください。
IF1Hのビット1-7には，必ず0を設定してください。（78K0/KC2）
p.655 □
IF1Lのビット7とIF1Hのビット1-7には，必ず0を設定してください。（78K0/KD2）
p.656 □
フラッシュ・メモリが32 Kバイト以下の製品は，IF1Hのビット1-7には必ず0を設定し p.657 □
てください。フラッシュ・メモリが48 Kバイト以上の製品は，IF1Hのビット4-7には必
ず0を設定してください。（78K0/KE2）
IF1Hのビット5-7には，必ず0を設定してください。（78K0/KF2）
MK0L, MK0H,
MK1Lのビット2, 4-7，MK1Hのビット1-7には必ず1を設定してください。
MK1L, MK1H：割 （78K0/KB2）
り込みマスク・フ 38ピン製品と44ピン製品は，MK1Lのビット6, 7には必ず1を設定してください。
ラグ・レジスタ 48ピン製品は，MK1Lのビット7には必ず1を設定してください。
p.658 □
p.659 □
p.660 □
MK1Hのビット1-7には，必ず1を設定してください。（78K0/KC2）
MK1Lのビット7とMK1Hのビット1-7には，必ず1を設定してください。（78K0/KD2） p.661 □
フラッシュ・メモリが32 Kバイト以下の製品は，MK1Hのビット1-7には必ず1を設定し p.662 □
てください。フラッシュ・メモリが48 Kバイト以上の製品は，MK1Hのビット4-7には
必ず1を設定してください。（78K0/KE2）
MK1Hのビット5-7には，必ず1を設定してください。（78K0/KF2）
PR0L, PR0H,
PR1Lのビット2, 4-7，PR1Hのビット1-7には必ず1を設定してください。
PR1L, PR1H：優 （78K0/KB2）
先順位 指定フ ラ 38ピン製品と44ピン製品は，PR1Lのビット6, 7には必ず1を設定してください。
グ・レジスタ
48ピン製品は，PR1Lのビット7には必ず1を設定してください。
p.663 □
p.664 □
p.665 □
PR1Hのビット1-7には，必ず1を設定してください。（78K0/KC2）
PR1Lのビット7とPR1Hのビット1-7には，必ず1を設定してください。（78K0/KD2）
p.666 □
フラッシュ・メモリが32 Kバイト以下の製品は，PR1Hのビット1-7には必ず1を設定し p.667 □
てください。フラッシュ・メモリが48 Kバイト以上の製品は，PR1Hのビット4-7には必
ず1を設定してください。（78K0/KE2）
PR1Hのビット5-7には，必ず1を設定してください。（78K0/KF2）
EGP, EGN：外部
割り込 み立ち 上
がり，立ち下がり
エッジ 許可レ ジ
スタ
78K0/KC2の38ピン製品，44ピン製品と78K0/KB2は，EGPとEGNのビット6, 7には必 p.669 □
ず0を設定してください。
78K0/KC2の48ピン製品と78K0/KD2は，EGPとEGNのビット7には必ず0を設定してく
ださい。
外部割り込み機能からポート機能に切り替える場合に，エッジ検出を行う可能性がある p.670 □
ため，EGPnとEGNnを0に設定してからポート・モードに切り替えてください。
ソフト ウエア 割 ソフトウエア割り込みからの復帰にRETI命令を使用しないでください。
り込み要求
BRK命令
ソフト
第
21
章
p.668 □
p.675 □
BRK命令は，上述の割り込み要求の保留命令ではありません。しかしBRK命令の実行によ p.678 □
り起動するソフトウエア割り込みでは，IEフラグが0にクリアされます。したがって，BRK
命令実行中にマスカブル割り込み要求が発生しても，割り込み要求を受け付けません。
キ ー 割 り KRM：キー・リ KRMnのうち使用するビットに1を設定する場合，それに対応するプルアップ抵抗レジ p.681 □
込み機能
ターン・モード・ スタ7（PU7）のビットn（PU7n）に1を設定してください。
レジスタ
KRMを変更すると，割り込み要求フラグがセットされる場合があります。したがって， p.681 □
あらかじめ割り込みを禁止してからKRMレジスタを変更し，割り込み要求フラグをク
リアしてから，割り込みを許可してください。
キー割り込みモードで使用していないビットは通常ポートとして使用可能です。
p.681 □
78K0/KC2の38ピン製品は，KRMのビット2-7には必ず0を設定してください。
p.681 □
78K0/KC2の44ピン製品，48ピン製品は，KRMのビット4-7には必ず0を設定してくださ
い。
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付録 D 注意事項一覧
（22/27）
第
22
章
ソフト
章 分
類
機
能
機能の詳細
ス タ ン バ スタンバイ機能
イ機能
注意事項
頁
STOPモードはCPUがメイン・システム・クロックで動作しているときだけ使用しま p.682 □
す。サブシステム・クロックの発振を停止させることができません。HALTモードはCPU
がメイン・システム・クロック，サブシステム・クロックのいずれかの動作状態でも使
用できます。
STOPモードに移行するとき，メイン・システム・クロックで動作する周辺ハードウエ p.682 □
アの動作を必ず停止させたのち，STOP命令を実行してください。
A/Dコンバータ部の動作電流を低減させるためには，A/Dコンバータ・モード・レジス p.682 □
タ（ADM）のビット7（ADCS）とビット0（ADCE）を0にクリアし，A/D変換動作を停
止させてから，STOP命令を実行してください。
ハード ソフト
OSTC：発振安定 上記時間経過後，MOST11から順番に“1”となっていき，そのまま“1”を保持します。 p.684 □
時間カ ウンタ 状 発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。
p.684 □
態レジスタ
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間ま
でのステータスしかセットされないので注意してください。
X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含みま p.684 □
せん。
OSTS：発振安定 CPUクロックがX1クロック時にSTOPモードへ移行する場合は，STOP命令を実行する p.685 □
時間選 択レジ ス 前にOSTSを設定してください。
タ
X1クロックの発振安定時間中は，OSTSレジスタを変更しないでください。
p.685 □
ハード ソフト
発振安定時間カウンタはOSTSで設定した発振安定時間までしかカウントしません。 p.685 □
CPUクロックが高速内蔵発振クロック時に，STOPモードに入り，解除するときは，
OSTSの発振安定時間を次のように設定してください。
・期待するOSTCの発振安定時間≦OSTSで設定する発振安定時間
したがって，STOPモード解除後のOSTCは，OSTSで設定している発振安定時間まで
のステータスしかセットされないので注意してください。
X1クロックの発振安定時間は，クロック発振を開始するまでの時間（下図a）は含みま p.685 □
せん。
STOPモード
スタンバイ・モードの解除に割り込み要求信号が用いられるため，割り込み要求フラグ p.690 □
がセット，割り込みマスク・フラグがリセットされている割り込みソースがある場合に
は，スタンバイ・モードに入ってもただちに解除されます。したがって，STOPモード
の 場 合 は STOP 命 令 実 行 後 す ぐ に HALT モ ー ド に 入 り 発 振 安 定 時 間 選 択 レ ジ ス タ
（OSTS）による設定時間だけウエイトしたあと動作モードに戻ります。
STOPモード中に動作停止する周辺ハードウエア，および発振停止するクロックを選択 p.692 □
している周辺ハードウエアをSTOPモード解除後に使用する場合は，周辺ハードウエア
をリスタートしてください。
オプション・バイトで「低速内蔵発振器 ソフトウエアにより停止可能」を選択しても， p.692 □
STOPモード時では低速内蔵発振クロックは，STOPモード設定前の状態を継続しま
す。STOPモード中に停止したい場合はソフトウエアにて，低速内蔵発振器の発振を停
止してから，STOP命令を実行してください。
高速システム・クロック（X1発振）でCPU動作していて，STOPモード解除後の発振安 p.692 □
定時間を短縮したい場合は，STOP命令実行前に次の手順で高速内蔵発振クロックに切
り替えることで実現できます。
① RSTOPを0に設定（高速内蔵発振器の発振開始）→ ② MCM0を0に設定（CPUを
X1発振から高速内蔵発振に切り替え）→ ③ MCS = 0であることを確認（CPUクロッ
クの確認）→ ④ RSTS = 1であることを確認（高速内蔵発振動作の確認）→ ⑤ STOP
命令実行
STOPモード解除後，CPUクロックを高速内蔵発振クロックから高速システム・クロッ
ク（X1発振）に切り替える場合は，発振安定時間カウンタ状態レジスタ（OSTC）で発
振安定時間を確認してから，行ってください。
AMPH = 1設定時にSTOP命令を実行した場合，CPUクロックが高速内蔵発振クロック p.692 □
のときはSTOPモード解除後に4.06∼16.12 μ s間，CPUクロックに高速システム・クロ
ック（外部クロック入力）のときはSTOPモード解除後に外部クロックの160クロック
分，CPUクロックの供給が停止されます。
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付録 D 注意事項一覧
（23/27）
第
23
章
ハード
第
22
章
ソフト
章 分
類
機
能
機能の詳細
注意事項
頁
ス タ ン バ STOPモード
イ機能
STOP命令は，必ず高速内蔵発振器安定動作（RSTS = 1）になっていることを確認して p.692 □
から行ってください。
リセット
機能
外部リセットを行う場合，RESET端子に10 μ s以上のロウ・レベルを入力してください。
−
p.696 □
リセット信号発生中では，X1クロック，XT1クロック，高速内蔵発振クロック，低速内 p.696 □
蔵発振クロックの発振は停止します。また，外部メイン・システム・クロック，外部サ
ブシステム・クロックの入力は無効となります。
リセットでSTOPモードを解除するとき，リセット入力中はSTOPモード時の内容を保 p.696 □
持します。ただし，ポート端子は，P130はロウ・レベル出力に，それ以外はハイ・イ
ンピーダンスとなります。
リセッ ト機能 の LVI回路の内部リセットの場合，LVI回路はリセットされません。
ブロック図
ウ ォ ッ チ ド ッ ウォッチドッグ・タイマの内部リセットの場合，ウォッチドッグ・タイマもリセットさ p.699 □
グ・タイマのオー れます。
バフロー
ソフト
ソフト
第
24
章
p.697 □
RESF ： リ セ ッ 1ビット・メモリ操作命令でデータを読み出さないでください。
ト・コ ントロ ー
ル・フラグ・レジ
スタ
パワーオ
ン・クリア
回路
−
p.706 □
POC回路で内部リセット信号が発生した場合，リセット・コントロール・フラグ・レジ p.707 □
スタ（RESF）がクリア（00H）されます。
低電圧検出回路の設定は，リセット解除後にソフトウエアで設定してください（第25 p.709, □
章 低電圧検出回路を参照）。
710
2.7 V/1.59 V
電源電圧が1.59 V（TYP.）に達したあと，1.93∼5.39 msの電圧安定待ち時間が必要と p.710 □
POCモード設定 なります。1.59 V（TYP.）から2.7 V（TYP.）に達する時間が，1.93 ms以内の場合は，
時
リセット処理前に0∼5.39 msの電源安定待ち時間が自動的に発生します。
ソフト
ハード ソフト
第
25
章
パワーオン・クリ 電源電圧（VDD）がPOC検出電圧（VPOC）付近で，ある期間ふらつくような構成のシス p.711 □
ア回路 の注意 事 テムでは，リセット状態／リセット解除状態を繰り返すことがあります。次のように処
項
置をすることによって，リセット解除からマイコン動作開始までの時間を任意に設定で
きます。
低 電 圧 検 LVIM：低電圧検 LVIを停止する場合は，次のいずれかの手順を行ってください。
出回路
出レジスタ
・8ビット・メモリ操作命令の場合：LVIMに“00H”を書き込む
・1ビット・メモリ操作命令の場合：LVIONをクリア（0）
外部入力端子からの入力電圧（EXLVI）は，EXLVI＜VDDでなければなりません。
p.715 □
p.715 □
LVIを割り込みとして使用する場合，LVI検出電圧未満の状態でLVIONをクリア（0）す p.715 □
ると，INTLVI信号が発生し，LVIIFが1になります。
LVIM：低電圧検 従来規格品（μ PD78F05xx, 78F05xxD）では，LVIリセット発生後，LVION = 1のとき p.716 □
出 レ ジ ス タ , は，LVISとLVIMに値を書き込まないでください。
LVIS：低電圧検
出レベ ル選択 レ
ジスタ
LVIS：低電圧検 ビット4-7には必ず“0”を設定してください。
p.716 □
出レベ ル選択 レ LVI動作中に，LVISの値を変更しないでください。
p.716 □
ジスタ
外部入力端子からの入力電圧（EXLVI）を検出する場合，検出電圧は固定（VEXLVI = 1.21 p.716 □
V(TYP.) ）です。したがって，LVISの設定は不要です。
リセッ トとし て
使用（ 電源電 圧
（VDD）のレベルを
検出の場合）
R01UH0008JJ0401 Rev.4.01
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①は必ず行ってください。LVIMK = 0になっている場合，④の処理を行った時点で割り p.718 □
込みが発生する場合があります。
LVIMD = 1とした時点で，「電源電圧（VDD）≧検出電圧（VLVI）」であれば内部リセ p.718 □
ット信号は発生しません。
979
78 K0/Kx2
付録 D 注意事項一覧
（24/27）
第
25
章
ソフト
章 分
類
ハード
ソフト
ソフト
第
26
章
機
能
機能の詳細
注意事項
頁
低 電 圧 検 リセッ トとし て ①は必ず行ってください。LVIMK = 0になっている場合，③の処理を行った時点で割り p.721 □
出回路
使用（外部入力端 込みが発生する場合があります。
子から の入力 電 LVIMD = 1とした時点で，「外部入力端子からの入力電圧（EXLVI）≧検出電圧
p.721 □
圧（EXLVI）のレ （VEXLVI = 1.21 V (TYP.) ）」であれば内部リセット信号は発生しません。
ベルを 検出の 場 外部入力端子からの入力電圧（EXLVI）は，EXLVI＜VDDでなければなりません。
p.721 □
合）
割り込 みとし て 外部入力端子からの入力電圧（EXLVI）は，EXLVI＜VDDでなければなりません。
使用（外部入力端
子から の入力 電
圧（EXLVI）のレ
ベルを 検出の 場
合）
p.726 □
低電圧 検出回 路 電源電圧（VDD）がLVI検出電圧（VLVI）付近で，ある期間ふらつくような構成のシステ p.728 □
の注意事項
ムでは，低電圧検出回路の使用方法により，次のような動作となります。
（1）リセットとして使用する場合
リセット状態／リセット解除状態を繰り返すことがあります。
後述の処置（1）に示す処理を行うことにより，リセット解除からマイコン動作開
始までの時間を任意に設定できます。
（2）割り込みとして使用する場合
割り込み要求が頻繁に発生することがあります。後述の処置（2）の（b）に示す処
理を行うようにしてください。
オ プ シ ョ 0082H, 0083H/
0082H, 0083H（ブート・スワップ使用時は0082H/1082H, 0083H/1083H）には，必ず p.731 □
ン・バイト 1082H, 1083H
00Hを設定してください。
0080H/1080H
ブート・スワップ時は，0080Hと1080Hが切り替わるので，あらかじめ1080Hにも0080H p.731 □
と同じ値を設定してください
0081H/1081H
POCMODEは，専用フラッシュ・メモリ・プログラマによる書き込みのみ設定可能です。 p.732 □
セルフ・プログラミング，およびセルフ・プログラミング中のブート・スワップ動作で
は，POCMODEを設定することはできません。ただし，ブート・スワップ動作時には
1081Hの値は0081Hにコピーされますので，ブート・スワップ使用時は，1081Hに0081H
と同じ値を設定しておくことを推奨します。
0084H/1084H
オンチップ・デバッグ機能を搭載していない製品（μ PD78F05xx, 78F05xxA）は，必ず p.732 □
0084Hに00H（オンチップ・デバッグ動作禁止）を設定してください。また，ブート・
スワップ時は，0084Hと1084Hが切り替わるので，あらかじめ1084Hにも00Hを設定し
てください。
オンチップ・デバッグ機能を搭載している製品（μ PD78F05xxD, 78F05xxDA）で，オ p.732 □
ンチップ・デバッグ機能を使用する場合は，0084Hに02Hまたは03Hを設定してくださ
い。また，ブート・スワップ時は，0084Hと1084Hが切り替わるので，あらかじめ1084H
にも0084Hと同じ値を設定してください。
0080H/1080H
WDCS2 = WDCS1 = WDCS0 = 0かつWINDOW1 = WINDOW0 = 0の組み合わせは設定 p.733 □
禁止です。
1.8 V≦VDD＜2.7 Vで使用する場合，WINDOW1 = WINDOW0 = 0は設定禁止です。
p.733 □
フラッシュ・メモリのセルフ・プログラミング時およびEEPROMエミュレーション時 p.733 □
でも，ウォッチドッグ・タイマの動作は継続します。ただし，これらの処置中には割り
込みの受け付け時間が遅れるので，遅延を考慮し，オーバフロー時間およびウインド
ウ・サイズを設定してください。
LSROSC = 0（ソフトウエアにより停止可能）の場合，内蔵発振モード・レジスタ（RCM） p.733 □
のビット0（LSRSTOP）の設定に関係なく，HALT/STOPモード時では，ウォッチドッ
グ・タイマにカウント・クロックは供給されません。ただし，低速内蔵発振クロックで
8ビット・タイマH1が動作している場合は，HALT/STOPモード時でも，8ビット・タイ
マH1にカウント・クロックが供給されます。
0081H/1081H
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ビット7には必ず0を書き込んでください。
p.733 □
ビット7-1には必ず0を書き込んでください。
p.734 □
980
78 K0/Kx2
付録 D 注意事項一覧
（25/27）
第
27
章
機
ソフト
章 分
類
能
機能の詳細
注意事項
フ ラ ッ シ IMS：メモリ・サ リセット解除後に各製品ごとに表27−1に示す値を設定してください。
ュ・メモリ イズ切り替え レ リセット解除後に各製品ごとに表27−2に示す値を設定してください。
ジスタ, IXS：内
メモリ・サイズを設定する場合，IMSを設定したあとに，IXSを設定してください。ま
部拡張RAMサイ
た，内部ROM領域と内部拡張RAM領域が重ならないように，メモリ・サイズを設定し
ズ切り替えレ ジ
てください。
スタ
動作クロック
CSI10使用時は，高速内蔵発振クロック（fRH）のみ使用できます。
頁
p.736 □
p.737 □
p.736, □
738
p.745 □
UART6使用時は，X1クロック（fX）または外部メイン・システム・クロック（fEXCLK） p.745 □
のみ使用できます。
X1, P31端子の処 オンチップ・デバッグ機能搭載品（μ PD78F05xxD, 78F05xxDA）は，フラッシュ・メ p.745 □
理
モリ・プログラマによる書き込みをする場合，P31/INTP2/OCD1A, P121/X1/OCD0Aを
次のように処理してください。
・P31/INTP2/OCD1A： 抵抗を介してEVSSに接続してください。
・P121/X1/OCD0A： 抵抗を介してVSSに接続してください。
通信方式の選択
ハード
UART6選択時，受信クロックは，FLMD0パルス受信後に専用フラッシュ・メモリ・プ p.748 □
ログラマから送られてくるリセット・コマンドを基準に計算します。
セキュリティ の 一括消去のセキュリティの設定をした場合，以降，そのデバイスに対し消去はできなく p.750 □
設定
なります。また，書き込みコマンドを実行しても，消去コマンドが無効になるため，す
でにフラッシュ・メモリに書き込まれているデータと異なるデータを書き込むことはで
きなくなります。
ブート・クラスタ0の書き換えのセキュリティの設定をした場合，以降，そのデバイス p.750 □
に対し，ブート・クラスタ0の書き換え，および一括消去（チップ消去）はできなくな
ります。
E.P.Vコマンドの ブート・スワップを行う場合，専用フラッシュ・メモリ・プログラマでE.P.Vコマンド p.752, □
使用
を使用しないでください。
753,766
セルフ書き込 み
によるフラッ シ
ュ・メモリ・プロ
グラミング
CPUがサブシステム・クロック動作時の場合，セルフ・プログラミング機能は使用でき p.754 □
ません。
セルフ・プログラミング時は，RSTOPフラグ（内蔵発振モード・レジスタ（RCM）の p.754 □
ビット0）の設定に関わらず，高速内蔵発振器の発振が開始されます。STOP命令を実
行しても，高速内蔵発振器の発振を停止することはできません。
ソフト
セルフ・プログラミング時は，FLMD0端子にハイ・レベルを入力してください。
p.754 □
セルフ・プログラミング開始前に必ずDI命令を実行してください。
p.754 □
セルフ・プログラミング機能は割り込み要求フラグ（IF0L, IF0H, IF1L, IF1H）を確認し
ており，割り込み要求が発生した場合，セルフ・プログラミングを中断します。
セルフ・プログラミング中はDI状態でもマスクされていない割り込み要求によってセル p.754 □
フ・プログラミングは中断されます。これを回避したい場合は，割り込みマスク・フラ
グ・レジスタ（MK0L, MK0H, MK1L, MK1H）で割り込みをマスクしてください。
ハード
第
28
章
オンチッ
プ・デバッ
グ機能
（μ PD78F
05xxD,
78F05xxD
Aのみ）
セルフ・プログラミングのエントリ・プログラムは，0000H-7FFFHのコモン・エリア p.755 □
に配置してください。
μ PD78F05xxD,
78F05xxDA
μ PD78F05xxD, 78F05xxDAには開発／評価用にオンチップ・デバッグ機能が搭載され p.769 □
ています。オンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き
換え回数を越えてしまう可能性があり，製品の信頼性が保証できませんので，量産用の
製品には本機能を使用しないでください。オンチップ・デバッグ機能を使用した製品に
ついては，クレーム受け付け対象外となります。
OCD0A/X1,
オンチップ・デバッグ時は，OCD0A/X1端子よりクロック入力します。
p.769 □
OCD0B/X2 使 用 OCD0A/X1, OCD0B/X2端子を使用する場合，OCD1A/P31端子を外部でプルダウンする
p.769 □
時
か，またはP130端子（リセットがかかるとロウ・レベルを出力）を使用した外付け回
路で制御してください。
FLMD0端子を制 FLMD0端子を制御するポートは，第30章 電気的特性（標準品）∼第33章 電気的特性 p.770 □
御するポート
（(A2) 水準品：TA = −40∼＋125 ℃）に記載されているハイ･レベル出力電流とFLMD0
電源電圧（MIN.値: 0.8VDD）の値を満たすように，十分注意してご使用ください。
R01UH0008JJ0401 Rev.4.01
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981
78 K0/Kx2
付録 D 注意事項一覧
（26/27）
第
30
・
31
・
32
・
33
章
ハード
章 分
類
機
能
機能の詳細
電 気 的 特 μ PD78F05xxD,
78F05xxDA
性
−
注意事項
頁
μ PD78F05xxD, 78F05xxDAはには開発／評価用にオンチップ・デバッグ機能が搭載さ p.787 □
れています。オンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書
き換え回数を越えてしまう可能性があり，製品の信頼性が保証できませんので，量産用
の製品には本機能を使用しないでください。オンチップ・デバッグ機能を使用した製品
については，クレーム受け付け対象外となります。
製品により，搭載している端子が異なります。
p.787, □
789-792,
797-817,
819-845,
847-873,
875-900
絶対最大定格
各項目のうち1項目でも，また一瞬でも絶対最大定格を越えると，製品の品質を損なう p.789, □
恐れがあります。つまり絶対最大定格とは，製品に物理的な損傷を与えかねない定格値 790, 819,
です。必ずこの定格値を越えない状態で，製品をご使用ください。
820, 847,
848, 875,
876
電流値
1端子当たりに流すことができる電流値は，1端子当たりの電流値と端子合計の電流値の p.790, □
両方の値を満たす必要があります。
820, 848,
876
X1発振回路特性
X1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部 p.791, □
分を次のように配線してください。
821, 849,
・配線は極力短くする。
877
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
リセット解除後は，高速内蔵発振クロックによりCPUが起動されるため，X1クロック p.791 □
の発振安定時間は発振安定時間カウンタ状態レジスタ（OSTC）でユーザにて確認して 821, 849,
ください。また使用する発振子で発振安定時間を十分に評価してから，OSTCレジス 877
タ，発振安定時間選択レジスタ（OSTS）の発振安定時間を決定してください。
XT1 発 振 回 路 特 XT1発振回路を使用する場合は，配線容量などの影響を避けるために，図中の破線の部 p.792, □
性
分を次のように配線してください。
822, 850,
・配線は極力短くする。
878
・他の信号線と交差させない。
・変化する大電流が流れる線に接近させない。
・発振回路のコンデンサの接地点は，常にVSSと同電位になるようにする。
・大電流が流れるグランド・パターンに接地しない。
・発振回路から信号を取り出さない。
XT1発振回路は，低消費電力にするために増幅度の低い回路になっており，ノイズによ p.792 □
る誤動作がX1発振回路よりも起こりやすくなっています。したがって，XT1クロックを 822, 850,
878
使用する場合は，配線方法について特にご注意ください。
推奨発振回路 定 この発振回路定数は発振子メーカによる特定の環境下での評価に基づく参考値です。実 p.793, □
数
アプリケーションにおいて発振回路特性の最適化が必要な場合は，実装回路上での評価 794
を発振子メーカに依頼してください。また，発振電圧，発振周波数はあくまで発振回路
特性を示すものであり，78K0/Kx2マイクロコントローラの内部動作条件についてはDC,
AC特性の規格内で使用してください
R01UH0008JJ0401 Rev.4.01
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982
78 K0/Kx2
付録 D 注意事項一覧
（27/27）
第
35
章
ハード
章 分
類
機
能
機能の詳細
半 田 付 け μ PD78F05xxD
推奨条件
注意事項
頁
μ PD78F05xxDには開発／評価用にオンチップ・デバッグ機能が搭載されています。オ p.925, □
ンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を越 926
えてしまう可能性があり，製品の信頼性が保証できませんので，量産用の製品には本機
能を使用しないでください。オンチップ・デバッグ機能を使用した製品については，ク
レーム受け付け対象外となります。
μ PD78F05xxDA μ PD78F05xxDAには開発／評価用にオンチップ・デバッグ機能が搭載されています。 p.928, □
オンチップ・デバッグ機能を使用した場合，フラッシュ・メモリの保証書き換え回数を 929
越えてしまう可能性があり，製品の信頼性が保証できませんので，量産用の製品には本
機能を使用しないでください。オンチップ・デバッグ機能を使用した製品については，
クレーム受け付け対象外となります。
ソフト
第
36
章
−
半田付け方式の併用はお避けください（ただし，端子部分加熱方式は除く）。
−
周辺ハードウエア・クロック（fPRS）が停止しているときに，上記の対象レジスタにウ p.931 □
エイト要求が発生するアクセス方法で，アクセスしないでください。
p.927, □
929
ウエイト
R01UH0008JJ0401 Rev.4.01
2010.07.15
983
78 K0/Kx2
付録 E 改版履歴
付録E 改版履歴
E. 1
本版で改訂された主な箇所
（1/1）
箇
所
内
容
分類
修正版（R01UH0008JJ0401）で改訂された主な箇所
pp.97, 400, 403,
注釈文を削除
（c）
p.94
表2−3
各端子の入出力回路タイプのFLMD0端子の未使用時の推奨接続方法を修正
（a）
p.135
表3−8
特殊機能レジスタ一覧（5/5）の注2を修正
（c）
737, 738
U18598JJ3V0UD00
→
R01UH0008JJ0400で改訂された主な箇所
REGCはコンデンサ（0.47∼1 μ F：推奨）を介し，VSSに接続してくださいの注意から推奨を削除
全般
（c）
このマニュアルの使い方
p.8
関連資料を変更
（e）
78K0/KE2の64ピン・プラスチックFBGA（4x4）のオーダ名称から開発中を削除
（b）
p.69
2. 1. 3
78K0/KD2（2）ポート以外の機能：78K0/KD2を変更
（c）
pp.72, 73
2. 1. 4
78K0/KE2（2）ポート以外の機能：78K0/KE2を変更
p.94
表2−3
第1章 概
説
p.41
第2章
端子機能
各端子の入出力回路タイプを変更
（c）
（c）
第6章 クロック発生回路
p.229
図6−3 クロック動作モード選択レジスタ（OSCCTL）のフォーマット（78K0/KB2）の注意2を変更
p.230
図6−4
p.258
図6−18
（a）
クロック動作モード選択レジスタ（OSCCTL）のフォーマット（78K0/KC2, 78K0/KD2, （a）
78K0/KE2, 78K0/KF2）の注意2を変更
CPUクロック状態移行図（1.59 V POCモード設定時（オプション・バイト：POCMODE = （c）
0）, 78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）を変更
第7章 16ビット・タイマ／イベント・カウンタ00, 01
p.298
7. 4. 4
TI00n端子の有効エッジ入力によるクリア＆スタート・モードとしての動作の注意を変更
（c）
第18 章 シリアル・インタフェースIIC0
p.566
図18−3
p.567
18. 2（2）スレーブ・アドレス・レジスタ0（SVA0）の説明を変更
p.570
図18−5
IICコントロール・レジスタ0（IICC0）のフォーマット（1/4）に注を追加，注意を変更
（c）
p.572
図18−5
IICコントロール・レジスタ0（IICC0）のフォーマット（3/4）を変更
（c）
p.573
図18−5
IICコントロール・レジスタ0（IICC0）のフォーマット（4/4）を変更
（c）
p.575
図18−6
IIC状態レジスタ0（IICS0）のフォーマット（2/3）を変更
（c）
割り込み機能の基本構成（2/2）の（C）外部マスカブル割り込み（INTKR）を変更
（c）
第20章
IICシフト・レジスタ0（IIC0）のフォーマットに注意を追加
（c）
割り込み機能
p.650
図20−1
第22章
（c）
スタンバイ機能
p.690
図22−4
HALTモードのリセットによる解除（2/2）に注を追加
（c）
p.695
図22−7
STOPモードのリセットによる解除に注を追加
（c）
第27章
フラッシュ・メモリ
p.745
27. 6. 5 REGC端子の説明を変更
（c）
p.768
27. 11
（c）
付録E
p.985
備考
書き込み済み品発注用ROMコードの作成方法を追加
改版履歴
E. 2
前版までの改版履歴を追加
（c）
表中の「分類」により，改訂内容を次のように区分しています。
（a）：誤記訂正，（b）：仕様（スペック含む）の追加／変更，（c）：説明，注意事項の追加／変更，
（d）：パッケージ，オーダ名称，管理区分の追加／変更，（e）：関連資料の追加／変更
R01UH0008JJ0401 Rev.4.01
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984
78 K0/Kx2
★
E. 2
付録 E 改版履歴
前版までの改版履歴
これまでの改版履歴を次に示します。なお，適用箇所は各版での章を示します。
（1/3）
版 数
第3版
内
容
適用箇所
従来規格品（μ PD78F05xx, 78F05xx (A), 78F05xx (A2) ）を追加
全般
拡張規格品の (A2) 水準品（μ PD78F05xxA (A2) ）を追加
64ピン・プラスチックFBGA（4x4）パッケージを追加
SM+ for 78K0を追加
QB-78K0MINI, PG-FPL3, FP-LITE3を削除（廃品種のため）
従来規格品と拡張規格品の違いを追加
はじめに
関連資料を変更
1. 1 従来規格品（μ PD78F05xx, 78F05xxD）と拡張規格品（μ PD78F05xxA, 78F05xxDA）の 第1章
概
説
違いを追加
1. 2
特徴の注を変更
1. 4 オーダ情報を変更
1. 8
機能概要を変更
表3−1
CPUアーキテ
メモリ・サイズ切り替えレジスタ（IMS）の設定値（78K0/KC2の38ピン，44ピン製 第3章
品，78K0/KB2）と表3−2 メモリ・サイズ切り替えレジスタ（IMS）と内部拡張RAMサイズ切 クチャ
り替えレジスタ（IXS）の設定値（78K0/KC2の48ピン製品, 78K0/KD2, 78K0/KE2, 78K0/KF2）
を変更
3. 2. 1 （2）プログラム・ステータス・ワード（PSW）の記述を変更
表3−8
5. 2. 2
特殊機能レジスタ一覧（5/5）の注2∼4を変更
ポート1に注意2を追加
図5−17
図6−3
−4
第5章
P60, P61のブロック図と図5−18
ポート機能
P62のブロック図に注意を追加
クロック動作モード選択レジスタ（OSCCTL）のフォーマット（78K0/KB2）と図6 第6章
クロック発生
クロック動作モード選択レジスタ（OSCCTL）のフォーマット（78K0/KC2, 78K0/KD2, 回路
78K0/KE2, 78K0/KF2）に注意2を追加
図6−15 電源電圧投入時のクロック発生回路の動作（1.59 V POCモード設定時（オプション・
バイト：POCMODE = 0））の注1を変更，注2を追加
図6−17
CPUクロック状態移行図（1.59 V POCモード設定時（オプション・バイト：
POCMODE = 0）, 78K0/KB2）と図6−18
CPUクロック状態移行図（1.59 V POCモード設定
時（オプション・バイト：POCMODE = 0）, 78K0/KC2, 78K0/KD2, 78K0/KE2, 78K0/KF2）に
注を追加
図7−13
プリスケーラ・モード・レジスタ00（PRM00）のフォーマットと図7−14
ケーラ・モード・レジスタ01（PRM01）のフォーマットの注1を変更，注3を追加
図7−46
プリス 第7章
16ビット・タイ
マ／イベント・カウン
PPG出力動作時のレジスタ設定内容例（2/2）の（f）16ビット・キャプチャ／コン タ00, 01
ペア・レジスタ00n（CR00n）の記述を変更
図8−5
タイマ・クロック選択レジスタ50（TCL50）のフォーマットと図8−6
タイマ・クロ 第8章
ック選択レジスタ51（TCL51）のフォーマットの注1を変更，注4を追加
8ビット・タイ
マ／イベント・カウン
タ50, 51
図9−5
8ビット・タイマHモード・レジスタ0（TMHMD0）のフォーマットと図9−6
ト・タイマHモード・レジスタ1（TMHMD1）のフォーマットの注1を変更，注3を追加
8ビッ 第9章
8ビット・タイ
マ／イベント・カウン
タH0, H1
図10−2
時計用タイマ動作モード・レジスタ（WTM）のフォーマットに注を追加
R01UH0008JJ0401 Rev.4.01
2010.07.15
第10章
時計用タイマ
985
78 K0/Kx2
付録 E 改版履歴
（2/3）
版 数
第3版
内
11. 1
容
適用箇所
第11章
ウォッチドッグ・タイマの機能の記述と注を変更
11. 4. 1 ウォッチドッグ・タイマの動作制御の記述と注を変更
ウォッチドッ
グ・タイマ
11. 4. 3 ウォッチドッグ・タイマのウインドウ・オープン期間の設定の備考を変更
図12−3
クロック出力選択レジスタ（CKS）のフォーマット（78K0/KC2の48ピン製品， 第12章
78K0/KD2）と図12−4
クロック出力
クロック出力選択レジスタ（CKS）のフォーマット（78K0/KE2, ／ブザー出力制御回路
78K0/KF2）の注1を変更
表13−2
A/D変換時間の選択（従来規格品（μ PD78F05xx, 78F05xxD））を追加
第13章
表13−3
A/D変換時間の選択（拡張規格品（μ PD78F05xxA, 78F05xxDA））を変更
タ
図13−6
10ビットA/D変換結果レジスタ（ADCR）のフォーマットを変更
表13−5
等価回路の各抵抗と容量値（参考値）を変更
図14−4
ボー・レート・ジェネレータ・コントロール・レジスタ0（BRGC0）のフォーマッ 第14章
トの注1を変更
表14−4
A/Dコンバー
シリアル・イ
ンタフェースUART0
TPS01, TPS00の設定値の注1を変更
表14−5 ボー・レート・ジェネレータ設定データを変更
図15−5
アシンクロナス・シリアル・インタフェース動作モード・レジスタ6（ASIM6）のフ 第15章
シリアル・イ
ンタフェースUART6
ォーマット（1/2）の注1を変更
図15−8 クロック選択レジスタ6（CKSR6）のフォーマットの注1を変更，注3を追加
図15−10
アシンクロナス・シリアル・インタフェース・コントロール・レジスタ6（ASICL6）
のフォーマット（2/2）クロック選択レジスタ6（CKSR6）のフォーマットの注意8を追加
15. 4. 1（1）使用するレジスタの注1を変更
表15−4
TPS63-TPS60の設定値の注1を変更，注3を追加
図16−5
シリアル・クロック選択レジスタ10（CSIC10）のフォーマットと16−6
シリアル・ 第16章
シリアル・イ
クロック選択レジスタ11（CSIC11）のフォーマットの注1, 2を変更
ン タ フ ェ ー ス CSI10,
表16−2
CSI11
レジスタの設定と端子の関係を変更，注2を追加
16. 4. 2（5）SO1n出力についてを変更
図17−3
シリアル・ステータス・レジスタ0（CSIS0）のフォーマット（1/2）に注2, 5を追加， 第17章
注3を変更
シリアル・イ
ンタフェースCSIA0
図17−5
分周値選択レジスタ0（BRGCA0）のフォーマットの注を変更
表18−2
選択クロックの設定の注1を追加
第18章
表18−4
主な拡張コードのビットの定義を変更
ンタフェースIIC0
シリアル・イ
図18−27 マスタ→スレーブ通信例と図18−28 スレーブ→マスタ通信例を変更
図20−8
割り込みマスク・フラグ・レジスタ（MK0L, MK0H, MK1L, MK1H）のフォーマット 第20章
割り込み機能
（78K0/KC2）を変更
図22−3
HALTモードの割り込み要求発生による解除の注を変更
第22章
表22−3
STOPモード時の動作状態の注意5を追加
能
図22−5
STOPモード解除時の動作タイミング（マスクされていない割り込み要求による解
スタンバイ機
除の場合）の注2を変更
図22−6
STOPモードの割り込み要求発生による解除の注を変更
図23−1
リセット機能のブロック図を変更
表23−2
各ハードウエアのリセット受け付け後の状態（1/4）の注3と注4を変更
R01UH0008JJ0401 Rev.4.01
2010.07.15
第23章
リセット回路
986
78 K0/Kx2
付録 E 改版履歴
（3/3）
版 数
第3版
内
容
適用箇所
図24−1
パワーオン・クリア回路のブロック図を変更
図24−2
パワーオン・クリア回路と低電圧検出回路の内部リセット信号発生のタイミング クリア回路
第24章
パワーオン・
（1/2）の注1, 2を変更，注3を追加
図24−2
パワーオン・クリア回路と低電圧検出回路の内部リセット信号発生のタイミング
（2/2）の注1を変更
25. 1
低電圧検出回路に注を追加
図25−2
低電圧検出レジスタ（LVIM）のフォーマットの注4を変更，注意4を追加
図25−3
低電圧検出レベル選択レジスタ（LVIS）のフォーマットに注2と注意4を追加
図25−9
リセット解除後のソフト処理例を変更
26. 1（2）0081H/1081の注意を変更
図26−1
第25章
低電圧検出回
路
第26章
オプション・
オプション・バイトとのフォーマット（2/2）の「アドレス：0081/1081」の注1を変 バイト
更
表27−1
27. 2
内部拡張RAMサイズ切り替えレジスタの注意2を変更
表27−2
27. 8
メモリ・サイズ切り替えレジスタ（IMS）の設定値を変更
第27章
フラッシュ・
メモリ
内部拡張RAMサイズ切り替えレジスタ（IXS）の設定値を変更
セキュリティ設定のブート・クラスタ0の書き換え禁止の注意を変更
表27−13
セルフ・プログラミング・ライブラリの処理時間（従来規格品（μ PD78F05xx,
78F05xxD））を追加
表27−15
セルフ・プログラミング・ライブラリの割り込み応答時間（従来規格品（ μ
PD78F05xx, 78F05xxD）を追加
28.1
QB-MINI2とμ PD78F05xxD, 78F05xxDAの接続の注意を変更
第28章
オンチップ・
図28−3 オンチップ・デバッグでセルフ・プログラミングを行う場合のFLMD0端子の処理に デ バ ッ グ 機 能 （ μ
注意を追加
PD78F05xxD,
78F05xxDAのみ）
章を改訂
第 30 章
電気的特性
（標準品）
章を改訂
第 31 章
電気的特性
（ (A) 水準品）
章を追加
第 32 章
電気的特性
（ (A2) 水準品：TA = −
40∼＋110 ℃）
章を追加
第 33 章
電気的特性
（ (A2) 水準品：TA = −
40∼＋125 ℃）
章を改訂
第35章
半田付け推奨
条件
章を改訂
付録A
開発ツール
章を追加
付録E
改版履歴
R01UH0008JJ0401 Rev.4.01
2010.07.15
987
奥付
78K0/Kx2 ユーザーズマニュアル
ハードウェア編
発行年月日
2007 年 9 月 19 日 Rev.0.01
2010 年 7 月 15 日 Rev.4.01
発行
ルネサス エレクトロニクス株式会社
〒211-8668 神奈川県川崎市中原区下沼部 1753
http://www.renesas.com
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(03)5201-5307
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Colophon 1.0
裏表紙
78K0/Kx2
R01UH0008JJ0401
(旧番号：U18598JJ3V0UD00)
工商网监
湘ICP备2023018690号
