LC67F5104A

注文コード No. N 7 9 3 3 A 半導体ニューズ No.N7933 とさしかえてください。 LC67F5104A CMOS LSI FROM512Kバイト,SRAM16Kバイト内蔵 32ビット1チップ マイクロコントローラ 概要 LC67F5104Aは、100ピンのパッケージに英国ARM社製のCPUであるARM7TDMI®,4Mビットフラッシュ ROM,128kビットSRAM,DMAコントローラ,割り込みコントローラ,I/Oポート,シリアルインタフェース, 8ビットADコンバータ,タイマ等の多彩な外部周辺機能を内蔵し,CD-R/RW,DVD等の制御に最適なCMOS 32ビットRISCマイクロコンピュータである。 特長 ■動作電源電圧 ：2.25∼2.75V(I/O,ADC 3.0∼3.6V) ■動作保証温度 ：0∼75℃ ■パッケージ ：TQFP100 ■CPUコア ：ARM7TDMI®（32ビットRISC） ■フラッシュROM ：4Mビット内蔵(書き換え保証1000回) ■SRAM ：128Kビット内蔵 ■最大動作周波数 発振源 CFまたは外部クロック印加時 18MHz 内蔵RC発振 1MHz(Typ) システムクロックは上記発振周波数に対し1/1,1/2,1/4,1/8の切換えが可能 リセット時とスタンバイ解除時は内蔵RCが自動的に選択される クロック切換えはプログラマブル ■フラッシュのプロテクト領域 16Kバイト(4Mビット空間の最終アドレスに配置) この領域はCPU動作モード時の書き換えは不可、Flash ROMモード時のみ書き換え可能 ■ポート 入出力ポート 68本 入力ポート 8本 ARMおよびARM7TDMIはARM Limitedの登録商標です。 本製品は米国SST社(Silicon Storage Technology,Inc.)からライセンスを受けたフラッシュ技術を用いています。 Ver.2.10 070804 N3004 HK IM 一部変/91604 HK IM 一部変/40104 JO IM ◎須藤 B8-7578 No.7933-1/26 LC67F5104A ■シリアルインタフェース ・クロック同期三線式全二重タイプ 1チャネル 転送データ長切換え 8ビット/16ビット 転送クロック 内部/外部切換え 内部クロックは専用ボーレートジェネレータにより8×システムクロック∼1024×システムク ロックが選択可能 転送クロックの極性切換え 非通信時のクロック端子レベルの選択 LSB/MSBの先頭切換え エラー検出 オーバーランエラー 受信レジスタオーバーライトエラー ■UART ・UART全二重タイプ 1チャネル 転送レート切換え 専用ボーレートジェネレータにより16×システムクロック∼4096×システムクロックが選択可能 (UART規格 110bps∼115200bpsに対し18MHz動作で4288bps∼1070000bpsまで対応) 動作周波数 ビットレート 4800 9600 19200 38400 57600 115200 230400 設定値 22 139 197 227 236 246 251 18MHz 転送レート 4808 9615 19068 38793 56250 112500 225000 誤差(%) ＋0.16 ＋0.16 −0.69 ＋1.02 −2.34 −2.34 −2.34 設定値 31 143 200 228 237 247 251 17.2872MHz 転送レート 4802 9562 19294 38588 56866 120050 216090 誤差(%) ＋0.04 −0.40 ＋0.49 ＋0.49 −1.27 ＋4.21 −6.21 設定値 =256−(動作周波数/(16×ビットレート)) 転送レート =動作周波数/(16×(256−設定値)) 誤差 =(転送レート−ビットレート)/ビットレート×100 ストップビット選択機能 1ビットストップ/2ビットストップ データ長選択機能 7/8ビット切換え パリティ設定機能 偶数パリティ/奇数パリティ/パリティ無し 全二重ダブルバッファ方式 データの連続送受信が可能 エラー検出 パリティエラー フレミングエラー 受信レジスタオーバーライトエラー ■プレーンタイマ ・ウォッチドックタイマ 8ビットのボーレートジェネレータ＋16ビットカウンタによるウォッチドックタイマ カウントクロックソースはシステムクロックの1/1,1/2,1/4,1/8から選択可能 18MHz動作で最大14.4秒 オーバーフローでリセット信号を発生するか、割り込みを要求するか選択可能 次ページへ続く。 No.7933-2/26 LC67F5104A 前ページより続く｡ ・16ビットのベーシックタイマ カウントクロックソースはシステムクロックの1/1,1/2,1/4,1/8から選択可能 これにより18MHz動作で2.5/5/10/20msの周期が選択可能 オーバーフローで割り込み要求 ■ADC ・8ビット8チャネル入力 ・逐次比較方式 ・Vref入力(Vref入力レベルは2.9V∼AVCCレベル) ・AD変換終了割り込み ・変換時間：約5.33µs(18MHz動作時) ・スキャンモード ■DMAC ・2チャネル、独立動作可能 ・ASBバス側のメモリ⇔メモリ転送 ・ASBバスにメモリマップされたデバイス⇔メモリ転送 ・転送データサイズはバイト/ハーフワード(2バイト)/ワード(4バイト)が選択可能 ■割り込み ・外部割り込み(7要因)と内部割り込み(23要因)の計30要因 ・2つのベクタアドレス(FIOベクタ,IRQベクタ) FIQはIRQに比べ割り込みの優先度が高い ・7本の外部割り込み端子(HPIRQ,EXT0IRQ∼EXT5IRQ)は全て立ち下がりエッジ/Lレベルセンス, 立ち上がりエッジ/Hレベルセンスの選択が可能 ・全ての外部割り込み(HPIRQ,EXT0IRQ∼EXT5IRQ)のレベルセンスでスタンバイ状態の解除が可能 ・HPIRQ割り込み以外の割り込みに対して、各割り込み要因ごとに割り込み要求の許可/禁止が可能 ・HPIRQ割り込み以外の割り込みの要求を一括して許可/禁止することが可能 ・HPIRQ割り込み以外の割り込みに対して、各割り込み要因ごとにFIQ/IRQのベクタを選択する ことが可能 ・HPIRQ割り込みはFIQベクタ固定、ベクタの選択はHPIRQ割り込み以外の割り込みを全て禁止した 状態でのみ選択可能 ・割り込み要因を識別するためのステータスレジスタ ■パワーセーブ ・3種類の低消費電力機能 スリープモード/ソフトウェアスタンバイモード/ハードウェアスタンバイモード ・モジュールスタンバイ機能 シリアルインタフェース,UART,マルチプルタイマ,プレーンタイマ,ADCに供給するクロックを プログラムにより停止可能 ■マルチプルタイマ 5チャネルの16ビットタイマを内蔵 ・最大12種類のパルス出力、または最大10種類のパルス入力処理が可能 ・各チャネルとも8種類のカウンタ入力クロックを選択可能 内部クロック：φ,φ/2,φ/4,φ/8 外部クロック：TCK1,TCK2,TCK3,TCK4 次ページへ続く。 No.7933-3/26 LC67F5104A 前ページより続く｡ ・各チャネルとも次の動作モードを設定可能 PCS(Phase Control Signal)による波形出力 0出力/1出力/トグル出力が選択可能(チャネル2は0出力/1出力が可能) PLS(Pulse Length Scaler)機能 立ち上がりエッジ/立ち下がりエッジ/両エッジ検出が選択可能 カウンタクリア機能 PCS/PLSによるカウンタクリアが可能 同期動作 複数のタイマカウンタ(TCNT)への同時書き込みが可能 PCS/PLSによる同時クリアが可能 カウンタの同期動作による各レジスタの同期入出力が可能 PWMモード 任意デューティのPWM出力が可能 同期動作と組み合わせることにより、最大5相のPWM出力が可能 ・チャネル3,4は次の動作モードを設定可能 リセット同期PWMモード チャネル3,4を組み合わせることにより、正相/逆相のPWM波形を3相出力可能 相補PWMモード チャネル3,4を組み合わせることにより、正相/逆相がノンオーバラップの関係にあるPWM波形 を3相出力可能 ・バッファ動作 PLSのダブルバッファ構成が可能 PCSレジスタの自動書き換えが可能 ・割り込み 各チャネルともPCS/PLS兼用割り込み×2要因、オーバーフロー割り込み×1要因があり、 それぞれ独立に要求可能 ■メモリ空間の概要 メモリ空間は内部/外部の各々1Gバイトのメモリ空間から構成される 外部メモリ空間は256Mバイト空間からなる4つのエリア(エリア3∼0)で構成される 本LSIは各々16Mバイト空間まで使用可能である ・メモリマッピング メモリマッピング表 空間 アドレス 7FFF FFFFh∼7000 0000h 外部 6FFF FFFFh∼6000 0000h 5FFF FFFFh∼5000 0000h 4FFF FFFFh∼4000 0000h 3FFF FFFFh∼2200 0000h 21FF FFFFh∼2000 0000h 内部 1FFF FFFFh∼1400 0000h 13FF FFFFh∼1000 0000h 0FFF FFFFh∼0000 0000h 内容 外部メモリ(エリア3) 外部メモリ(エリア2) 外部メモリ(エリア1) 外部メモリ(エリア0) アクセス禁止(Reserved) 周辺I/O、レジスタ等 アクセス禁止(Reserved) 一部レジスタ有り 内蔵RAM空間 内蔵ROM空間 備考 No.7933-4/26 LC67F5104A ・内部メモリ空間の構成 メモリアドレス空間のうち3FFF FFFF∼0000 0000は1Gバイトの内部メモリ空間である。 この空間に内蔵ROM(Flash ROM)、内蔵RAM、周辺I/Oレジスタ等のメモリが割り当てられている。 空間 予約 周辺I/O、 レジスタ等 予約 レジスタ等 予約 レジスタ等 内蔵RAM空間 アドレス 3FFF FFFFh∼2001 0000h 2000 FFFFh∼2000 0000h 1FFF FFFFh∼1400 4000h 1400 3FFFh∼1400 3000h 1400 2FFFh∼1400 2000h 1400 1FFFh∼1400 0000h 13FF FFFFh∼1000 4000h 1000 3FFFh∼1000 0000h 0FFF FFFFh∼0008 0000h 0007 FFFFh∼0000 0000h 内容 アクセス禁止(Reserved) 周辺I/O、レジスタ等 アクセス禁止(Reserved) レジスタ等 アクセス禁止(Reserved) レジスタ等 アクセス禁止(Reserved) 内蔵RAM空間 アクセス禁止(Reserved) 内蔵Flash ROM空間 512Kバイト 16Kバイト 備考 内蔵ROM ・外部メモリ空間の構成 外部メモリ空間としてエリア3∼エリア0の4つのエリアが割り当てられている。 エリア0はリセット時の外部ROM動作にも使われる。 各エリアは独立したセレクト信号を持ち(nCS3∼nCS0)、エリアごとにウェイト数が設定できる。 空間 エリア3 アドレス 7FFF FFFFh∼7100 0000h 70FF FFFFh∼7000 0000h 6FFF FFFFh∼6100 0000h 60FF FFFFh∼6000 0000h 5FFF FFFFh∼5100 0000h 50FF FFFFh∼5000 0000h 4FFF FFFFh∼4100 0000h 40FF FFFFh∼4000 0000h 内容 アクセス禁止(Reserved) 外部メモリ(エリア3) アクセス禁止(Reserved) 外部メモリ(エリア2) アクセス禁止(Reserved) 外部メモリ(エリア1) アクセス禁止(Reserved) 外部メモリ(エリア0) 16Mバイト 16Mバイト 16Mバイト 16Mバイト 備考 エリア2 エリア1 エリア0 ■外部メモリへのアクセス ・ウェイト制御について 各エリアのウェイトステートサイクルの設定は専用のレジスタにてプログラマブルに制御可能。 設定できるウェイト数は0/1/2/3/4/5/6/7の8通り(ライト時は1∼7)。 また、外部から印加されるウェイト制御信号にて、すでにレジスタで設定されているウェイト数 に対し、さらにウェイトを付加する事ができる。 本機種でシステムクロックにCF(1/1分周)を選択した場合は、リード時も1以上のウェイトを設定 する必要がある。 注意 外部メモリのウェイト設定によっては、スタンバイ制御時に注意が必要になります。 詳細は、ユーザーズ･マニュアルをご参照ください。 ・外部メモリに対するデータアクセスについて 外部メモリからのRead 取り扱うデータの種類 8ビットデータ 16ビットデータ 32ビットデータ 8ビットデバイス接続時 1バイト単位で1回読み出し 1バイト単位で2回読み出し 1バイト単位で4回読み出し 16ビットデバイス接続時 1バイト単位で1回読み出し 2バイト単位で1回読み出し 2バイト単位で2回読み出し No.7933-5/26 LC67F5104A 外部メモリへのWrite 取り扱うデータの種類 8ビットデータ 16ビットデータ 32ビットデータ 8ビットデバイス接続時 1バイト単位で1回書き込み 1バイト単位で2回書き込み 1バイト単位で4回書き込み 16ビットデバイス接続時 1バイト単位で1回書き込み 2バイト単位で1回書き込み 2バイト単位で2回書き込み 注意 外部デバイスの構成によっては注意が必要になります。 詳細は、 ユーザーズ･マニュアルをご参照 ください。 ■外部ROM動作モード リセット時のモード制御端子(M2､M1､M0)の設定により以下の7通りのモードを選択する事ができる。 外部ROM動作は外部データバス幅とアクセスできるメモリ空間から6種類を設定できる。 リセット時の外部ROM動作を選択する場合は必ずエリア0の空間が選択される。 No. 1 2 3 4 5 6 7 動作モード 内蔵ROM動作 外部ROM動作1 外部ROM動作2 外部ROM動作3 外部ROM動作4 外部ROM動作5 外部ROM動作6 M2 0 0 0 0 1 1 1 1 M1 0 0 1 1 0 0 1 1 M0 0 1 0 1 0 1 0 1 Boot時の 外部メモリ空間 ― 1Mバイト 8Mバイト 16Mバイト 1Mバイト 8Mバイト 16Mバイト 禁止 外部データバス幅 ※1 8ビット 8ビット 8ビット 16ビット 16ビット 16ビット 禁止 アドレス出力 ※1 A19∼A0 A22∼A0 A23∼A0 A19∼A0 A22∼A0 A23∼A0 禁止 ※1 内蔵ROM動作時アドレスA23∼A0と通常のI/Oポートの選択はプログラマブル (デフォルトはポート入力) 内蔵ROM動作時データバス幅の設定とI/Oポートの選択はプログラマブル (デフォルトはポート入力) 外部ROM 動作モード時のデータアクセス 取り扱うデータの種類 8ビットデータ 16ビットデータ 32ビットデータ 8ビットデバイス接続時 バイト単位で1回読み出し バイト単位で2回読み出し バイト単位で4回読み出し 16ビットデバイス接続時 バイト単位で1回読み出し 2バイト単位で1回読み出し 2バイト単位で2回読み出し 注意 本機種はThumb命令を使う場合でもリセット解除後はまずARM命令が実行されます。その後Thumb命 令による実行モードに遷移します。外部ROMによるBoot時も同様です。リセット後の外部ROM動作 モードはRC発振が選択されているため、1アクセスにおけるウェイトは入りません。必要に応じて クロックをCFに切換える前にプログラムにより、ウェイトを設定して下さい。 No.7933-6/26 LC67F5104A ■オンボード書き換え 内蔵フラッシュROMのデータをオンボードで書き換えるためのブート領域が16Kバイト用意されて いる。アドレス0x7C000∼0x7FFFFがブートプログラム用エリアである。このエリアはCPUモードで はイレース/ライトができない。従って、通常動作用プログラムエリアは0x00000∼0x7BFFFの496K バイトとなる。 ・オンボードプログラミング BOOT端子をHighレベルに固定した状態でリセットすると、CPUは0x7C000からスタートする。ブー トプログラムにより、シリアル転送等で書き換え用プログラムデータを内蔵RAMへ格納する。その 後RAM領域にジャンプし、書き換え用プログラムが動作する事で内蔵フラッシュROMのデータを書 き換える。RAM領域にジャンプしたら必ずフラッシュ書き換えルーチンに入る前に、ブート制御レ ジスタフラグをセットするようにプログラムを作成しなければならない。 注意 オンボード書き換えに関しては、パソコン側のソフトも必要となりますので、事前に弊社営業担 当者にご相談ください。 ■内蔵Flash ROM書き込み方法 LC67F5104Aの内蔵Flash ROMに対してデータの書き込み/読み出しを行なう場合、専用の変換基板 (W67F5106TQ)を用いることにより、汎用のFlash ROMライタを使用可能。 (1)変換基板の名称 W67F5106TQ (2)使用可能なFlashライタ メーカ 安藤 モデル AF-9708 AF-9709 AF-9709B Rev.02.6以降 3B20B 対応バージョン デバイスコード ■開発ツール ・エミュレータ： ワイ・ディ・シー社製 ADVICE (PW920) ソフィアシステムズ社製 (uniSTAC for SANYO-S1) ■フラッシュメモリ書き込み 弊社ではフラッシュメモリの書き込みから捺印までを有料で行なうサービスを実施しています。 詳細については弊社営業担当者にご相談ください。 1PIN (Flash ROMライタの1ピン) PIN1 MARK (LC67F5104Aの1ピン) ON OFF W67F5106TQ No.7933-7/26 LC67F5104A 外形図 unit:mm 3274 ピン配置図 「鉛フリー対応品」 VSS P00/nWAIT P01/nRD P02/EXT0IRQ P03/EXT1IRQ P04/EXT2IRQ P05/EXT3IRQ P06/HPIRQ P07/RXD/EXA22 VSS P08/TXD/EXA23 P09/SCK P0A/SDO/EXT4IRQ P0B/SDI/EXT5IRQ P0C/nCS0 P0D/nWRE(nWRL) P0E/nHB(nWRH) P0F/EXDDIREC VCC P10/nCS1 P11/nCS2 P12/TOCXB4/nCS3 nRESO/P13/TOCXA4 P14/TIOCB4 P15/TIOCA4 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 VCC25 TEST MD2 MD1 MD0 AVCC Vref P47/AN7 P46/AN6 P45/AN5 P44/AN4 P43/AN3 P42/AN2 P41/AN1 P40/AN0 AVSS P3F/EXD15 P3E/EXD14 P3D/EXD13 P3C/EXD12 P3B/EXD11 P3A/EXD10 P39/EXD9 P38/EXD8 VSS LC67F5104A P37/EXD7 P36/EXD6 P35/EXD5 P34/EXD4 P33/EXD3 P32/EXD2 P31/EXD1 P30/EXD0 BOOT nSTBY nRES VSS CF2 CF1 VCC φ VCC25 P2F/EXA15 P2E/EXA14 P2D/EXA13 P2C/EXA12 P2B/EXA11 P2A/EXA10 P29/EXA9 P28/EXA8 P16/TIOCB3/EXA16 P17/TIOCA3/EXA17 VCC25 P18/TIOCB2/EXA18 P19/TIOCA2/EXA19/nTEND P1A/TIOCB1/EXA20/DREQ P1B/TIOCA1/EXA21 P1C/TIOCB0/TCLKD P1D/TIOCA0/TCLKC P1E/TCLKB P1F/TCLKA P50 P51 P52 P53 VCC P20/EXA0/nLB P21/EXA1 P22/EXA2 P23/EXA3 P24/EXA4 P25/EXA5 P26/EXA6 P27/EXA7 VSS 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 Top view No.7933-8/26 LC67F5104A システムブロック図 Multiple Timer Reset Controller Plain Timer DMA Interrupt Controller ASB(32-bit) ADC Arbiter SIO Decoder UART ARM7TDMI Wrapper Bridge STBY Controller Flash ROM (4M-bit) Flash ROM Controller OSC Controller SRAM (16k-byte) SRAM Controller PORT0(I/O) Test Interface Controller APB(16-bit) PORT1(I/O) PORT2(I/O) External Memory Interface PORT3(I/O) PORT4(I/O) PORT5(I/O) No.7933-9/26 LC67F5104A 端子機能表 項目 電源 端子名 VCC VCC25 VSS クロック CF1 端子番号 19､41､61 入出力 − 3.3V電源 電源3.3Vに接続する。 2.5V電源 電源2.5Vに接続する。 電源 電源(0V)に接続する。 CF発振子端子 CF発振子を接続する。 外部クロック入力端子として使うことも可能である。 CF2 φ 動作モード コントロール MD2∼MD0 63 出力 CF発振子端子 CF発振子を接続する。 60 出力 システムクロック システムクロックを出力する。 98､97､96 入力 モード端子 内部ROMモードと外部ROMモードを設定する。 外部ROMモード時のアクセス空間、データバス幅の設定も 行なう。 ･内蔵ROM動作 リセット後内蔵されているフラッシュROMが選択される。 ･外部ROM動作1∼6 リセット後外部エリア0に接続されたROMが選択される。 これらの端子は動作中に変化させないこと。 M2 0 0 0 0 1 1 1 1 BOOT 67 入力 BOOT端子 通常｢Low｣､ブートモード時｢High｣ システム制御 nRES 65 入力 リセット入力 この端子がLowレベルになると、リセット状態となる。 nRESO 23 出力 リセット出力 外部デバイスに対し、リセット信号を出力する。 nSTBY 66 入力 スタンバイ この端子がLowレベルになると、ハードウェアスタンバイ モードに遷移する。 割り込み HPIRQ 8 入力 最優先外部割り込み要求 FIQ固定である。 EXT5IRQ∼ EXT0IRQ 14､13､7､6､5､4 入力 外部割り込み要求5∼0 FIQ、IRQのプログラマブル設定が可能である。 M1 0 0 1 1 0 0 1 1 M0 0 1 0 1 0 1 0 1 動作モード 内蔵ROM動作 外部ROM動作1 外部ROM動作2 外部ROM動作3 外部ROM動作4 外部ROM動作5 外部ROM動作6 禁止 機能説明 28､59､100 − 1､10､50､64､76 − 入力 62 次ページへ続く。 No.7933-10/26 LC67F5104A 前ページより続く｡ 分類 タイマ 記号 TCLKD∼ TCLKA TIOCA4∼ TIOCA0 25､27､30､32､34 入出力 ピン番号 33∼36 入出力 入力 クロック入力D∼A 外部クロックを入力する。 インプットキャプチャ/アウトプットコンペアA4∼A0 GRA4∼A0のアウトプットコンペア出力/インプットキャプ チャ入力/PWM出力端子である。 TIOCB4∼ TIOCB0 24､26､29､31､33 入出力 インプットキャプチャ/アウトプットコンペアB4∼B0 GRB4∼B0のアウトプットコンペア出力/インプットキャプ チャ入力/PWM出力端子である。 TOCXA4 23 出力 アウトプットコンペアXA4 PWM出力端子である。 アウトプットコンペアXB4 PWM出力端子である。 受信データ シリアルインタフェースのデータ入力端子である。 送信データ シリアルインタフェースのデータ出力端子である。 通信用クロック シリアルインタフェースクロック入出力端子である。 送信データ UARTのデータ出力端子である。 受信データ UARTのデータ入力端子である。 アナログ7∼0 アナログ入力端子である。 A/D変換器の電源(3.3V)端子 入力 A/D変換器を使用しない場合はシステムの電源(＋3.3V)に 接続する。 AVSS Vref 85 入力 A/D変換器のグランド端子 システム電源(0V)に接続する。 A/D変換器の基準電圧入力端子 入力 A/D変換器を使用しない場合はシステムの電源(＋3.3V)に 接続する。 アドレスバス EXA23∼ EXA0 11､9､32∼29､27､ 26､58∼51､49∼42 出力 外部アドレスバス 外部メモリ空間をアクセスするためのアドレスバスを出 力する。 データバス EXD15∼ EXD0 バス制御 nCS3∼ nCS0 EXDDIREC 18 出力 22､21､20､15 84∼77､75∼68 入出力 外部データバス 外部メモリデバイスのための双方向データバスである。 チップセレクト 外部メモリ空間3∼0の選択信号である。 外部データバス方向 選択された外部メモリ空間へのアクセスがリード方向で あるか、ライト方向であるかを示す。 nRD 3 出力 リード この端子がLowレベルである時、選択されている外部アド レス空間がリード状態であることを示す。 nWRE 16 出力 ライトイネーブル この端子がLowレベルである時、選択されている外部アド レス空間がライト状態であることを示す。 名称および機能 TOCXB4 24 出力 シリアル インタフェース SDI 14 入力 SDO 13 出力 SCK 12 入出力 UART TXD 11 出力 RXD 9 入力 A/D変換器 AN7∼AN0 93∼86 入力 AVCC 95 94 出力 次ページへ続く。 No.7933-11/26 LC67F5104A 前ページより続く｡ 分類 バス制御 記号 nWRL 16 ピン番号 入出力 出力 名称および機能 ライトイネーブルLowシグナル 外部デバイスの下位バイトをライトイネーブルにする。 ライトイネーブルHighシグナル 外部デバイスの上位バイトをライトイネーブルにする。 Lowバイトセレクト 外部メモリデバイスの下位バイトをセレクトする。 Highバイトセレクト 外部メモリデバイスの上位バイトをセレクトする。 ウェイト 入力 外部アドレス空間をアクセスするときに、バスサイクルに ウェイトステートの挿入を要求する。 DMAC nTEND 30 出力 DMA終了 nWRH 17 出力 nLB 42 出力 nHB 17 出力 nWAIT ２ DREQ 31 入力 DMA要求 I/Oポート P00∼P0F 2∼9､11∼18 入出力 ポート0 16ビットの入出力端子である。 1ビットごとに入出力を指定できる。 P10∼P1F 20∼27､29∼36 入出力 ポート1 16ビットの入出力端子である。 1ビットごとに入出力を指定できる。 P20∼P2F 42∼49､51∼58 入出力 ポート2 16ビットの入出力端子である。 1ビットごとに入出力を指定できる。 P30∼P3F 68∼75､77∼84 入出力 ポート3 16ビットの入出力端子である。 1ビットごとに入出力を指定できる。 P40∼P47 86∼93 入力 ポート4 8ビットの入力端子である。 ポート5 P50∼P53 37∼40 入出力 4ビットの入出力端子である。 1ビットごとに入出力を指定できる。 テスト TEST 99 入力 テスト端子 通常モード時｢Low｣ テストモード時｢High｣ No.7933-12/26 LC67F5104A 絶対最大定格/Ta=25℃,VSS=0V 項目 最大電源電圧 記号 VCC max VCC25 max 入力電圧 入出力電圧 高レベル出力ピーク電流 高レベル合計出力電流 低レベル出力ピーク電流 低レベル合計出力電流 VI VIO IOPH ΣIOAH IOPL ΣIOAL ΣIOAL1 ΣIOAL2 ΣIOAL3 リファレンス電圧 アナログ電源電圧 アナログ入力電圧 許容消費電力 動作周囲温度 保存周囲温度 Vref AVCC max VAN Pd max Topr Tstg VCC VCC25 全入力専用端子 全入出力端子 全出力、入出力端子 全出力、入出力端子の合計 全出力、入出力端子 全出力、入出力端子の合計 P00∼P0F､P10∼P17 P18∼P1F､P50∼P53､P20∼P2F P30∼P3F Vref ※1 AVCC ※1 各アナログ入力端子 TQFP100 Ta=0∼＋75℃ 適用1端子当り 適用全端子合計 適用1端子当り 適用全端子合計 適用全端子合計 適用全端子合計 適用全端子合計 適用端子・備考 条件 規格 −0.3∼＋4.0 −0.3∼＋3.0 −0.3∼VCC＋0.3 −0.3∼VCC＋0.3 10 80 10 120 60 60 60 −0.3∼AVCC＋0.3 −0.3∼＋4.0 −0.3∼AVCC＋0.3 500 0∼＋75 −55∼＋125 unit V V V V mA mA mA mA mA mA mA V V V mW ℃ ℃ ※1：A/D変換器を使用しない場合やスタンバイ状態であってもAVCC,Vrefは、必ず電源(VCC)に接続し なければならない。 DC特性/Ta=0∼＋75℃,VSS=0V 規格 項目 動作電源電圧(I/O,ADC) 動作電源電圧(内部) 高レベル入力電圧 記号 VCC､AVCC VCC25 VIH1 適用端子・備考 VCC､AVCC VCC25 P00∼P0F､P10∼P1F､P20∼P2F P30∼P3F､P40∼P47､P50∼P53 CF1(外部クロック入力) VIH2 低レベル入力電圧 VIL nRES､nSTBY､TEST､MD0､MD1､ MD2 全入力、入出力端子 CF1(外部クロック入力) シュミットトリガ電圧 高レベル出力電圧 VSH VOH1 VOH2 低レベル出力電圧 高レベル入力電流 VOL IIH IIL CIN 全入力、入出力端子 全出力、入出力端子 (φ、P50∼P53を除く) φ、P50∼P53 全出力、入出力端子 全入力、入出力端子 (入出力端子は出力OFF) 低レベル入力電流 全入力、入出力端子 (入出力端子は出力OFF) 入力端子容量 全入力端子 f=1MHz 、 Ta=25 ℃ 、 VIN=0V 15 pF VIN=VSS IOH=−4mA IOL=4mA VIN=VCC −10 IOH=−4mA VCC−0.8 VCC−0.4 0.4 ＋10 VSS 0.1VCC 0.15VCC V V V V V µA µA 0.80VCC VCC 0.75VCC VCC V 条件 min 3.0 2.25 typ 3.3 2.5 max 3.6 2.75 unit V V −10 ＋10 次ページへ続く。 No.7933-13/26 LC67F5104A 前ページより続く｡ 規格 項目 出力端子容量 記号 COUT 適用端子・備考 全出力端子 条件 min f=1MHz 、 Ta=25 ℃ 、 VIN=0V 入出力端子容量 CI/O 全入出力端子 f=1MHz 、 Ta=25 ℃ 、 VIN=0V 15 pF 15 pF typ max unit 消費電流特性例/Ta=0∼＋75℃,VSS=0V 消費電流特性は、弊社の特製評価用基板を使い、発振回路特性例に書かれている推奨回路定数を外 付けした時の測定結果である。 消費電流特性例は、 LSIの出力トランジスタに流れる電流を含まない。 規格 項目 通常動作時1 ※1 通常動作時2 ※2 スリープ時 ※3 消 費 電 流 モジュール スタンバイ時 ※4 スタンバイ時 外部クロック 動作時1 ※1 外部クロック 動作時2 ※2 IDDEXCLK2 IDDSTBY IDDEXCLK1 発振停止 ・外部36MHz印加(システ ムクロックは1/2分周) 記号 IDDRUN1 IDDRUN2 IDDSLP IDDMSTBY 適用端子・備考 VCC 条件 ・システムクロックは CF17.28MHz (1/1分周) ・内蔵RC発振は停止 min typ 23 20 9 7 0.01 23 max 34 50 15 13 3 34 unit mA mA mA mA mA mA 20 50 mA ※1：内蔵Flashからのプログラムフェッチ動作、ADCは動作。 ※2：内蔵SRAMからのプログラムフェッチ動作、ADCは動作、内蔵Flashへの書き込み動作は含んで いない。 ※3：ADCは停止。 ※4：モジュールスタンバイ時の電流値は、全モジュールを停止しスリープ状態とした場合の値で ある。 AC特性：許容動作クロック/Ta=0∼75℃,VSS=0V（測定負荷条件は、P20図5参照） 規格 項目 CF発振周波数範囲 RC発振周波数範囲 外部クロック周波数範囲 外部クロックパルス幅 記号 fCFCK fRCCK fEXCK tCKL tCKH 外部クロック立ち上がり、 tEXR 立ち下がり時間 システムクロック周波数 tEXF fSYSCK ※2 0.05 適用端子・備考 17.28MHzセラミック発振時 内蔵RCクロック 外部クロック印加 ※1 CF1 0.5MHz∼18MHz印加 CF1 18MHz∼36MHz印加 CF1、18MHz印加 図4 図4 図4 図1 0.4 0.4 17 10 10 18 条件 min typ 17.28 2.0 36.0 max unit MHz MHz MHz nS nS nS MHz ※1：外部クロック使用時、18MHzを超える周波数を入力する場合は、内蔵RCからシステムクロックを 切換える前に1/2分周以上に設定しなければならない。 ※2：システムクロックはOSCモジュールによりメインクロックの1/1∼1/8まで分周可能である。 No.7933-14/26 LC67F5104A AC特性：制御信号タイミング/Ta=0∼＋75℃,VSS=0V（測定負荷条件は、P20図5参照） 規格 項目 nRESパルス幅 (電源投入時) nRESパルス幅 (通常動作時) nRESO出力遅延時間 nRESO出力パルス幅 (WDT時) リセット解除時間 ※1 tRESREL tEXINTW tmsCF nRES HPIRQ､EXT5IRQ∼EXT0IRQ 図6b 図7 図2 4 10 tRESD tRESOW nRESO nRESO 図6a 図6a 50 30 tRESW2 nRES 記号 tRESW1 nRES 適用端子・備考 図3 条件 min 10 typ max unit ms µs 20 ns tCYC µs tCYC ms 40 外部割り込みパルス幅 ※2 発振安定時間(CF) ※1：リセット解除後、システムが動き出すまで最大30µsかかるので注意が必要である。 ※2：ノイズフィルタを使用する場合、外部割り込みパルス幅についてユーザーズ・マニュアルを 参照の上、使用する。 AC特性：マルチプルタイマ入出力タイミング/Ta=0∼＋75℃,VSS=0V（測定負荷条件は、P20図5参照） 規格 項目 タイマ出力遅延時間 記号 tTOCD 適用端子・備考 TIOCA0∼TIOCA4、 TIOCB0∼TIOCB4 TOCXA4、TOCXB4 タイマクロック パルス幅 単エッジ検出 両エッジ検出 tTCKWH tTCKWL TCLKA∼TCLKD TIOCA0∼TIOCA4、 TIOCB0∼TIOCB4 図9 図9 1.5 2.5 tCYC tCYC 図8 20 ns 条件 min typ max unit AC特性：シリアル入出力タイミング/Ta=0∼＋75℃,VSS=0V（測定負荷条件は、P20図5参照） 規格 項目 入力クロック周期 入力クロックLパルス幅 入力クロックHパルス幅 出力クロック周期 出力クロックLパルス幅 出力クロックHパルス幅 入力データセットアップタイム 入力データホールドタイム 出力ディレイタイム 記号 tSCK tSCKL tSCKH tSCKO tSCKOL tSCKOH tSDI tHDI tDDO SCK SCK SCK SCK SCK SCK SCK(入力),SDI SCK(入力),SDI SCK(出力),SDO 適用端子・備考 図10 図10 図10 図10 図10 図10 図10 図10 図10 条件 min 8 4 4 8 4 4 2 2 2 typ max unit tCYC tCYC tCYC tCYC tCYC tCYC tCYC tCYC tCYC AC特性：DMAC入出力タイミング/Ta=0∼＋75℃,VSS=0V（測定負荷条件は、P20図5参照） 規格 項目 nTEND遅延時間1 nTEND遅延時間2 DREQセットアップ時間 記号 tTEC1 tTEC2 tDREQ 適用端子・備考 nTEND nTEND DREQ 図11 図11 図12 35 条件 min typ max 20 20 unit ns ns ns 注意:DREQへの入力は、外部クロックと同期を取る必要があります。詳細は、ユーザーズ・マニュアル をご参照ください。 No.7933-15/26 LC67F5104A AC特性：バスタイミング/Ta=0∼＋75℃,VSS=0V（測定負荷条件は、P20図5参照） 規格 項目 クロックサイクル時間 クロックパルス幅 Lowレベル時間 クロックパルス幅 Highレベル時間 クロック立ち上がり時間 クロック立ち下がり時間 アドレス遅延時間１ アドレス遅延時間２ アドレスホールド時間 アドレスストローブ遅延時間 ライトストローブ遅延時間 ストローブ遅延時間 ライトデータストローブパルス幅 アドレスセットアップ時間 TCR TCF tAD tADA tAH tASD tWSD tSD tWSW tAS tRDS tRDH tWDD tWDS tWDH tACC1 tACC2 tACC3 tACC4 tWTS tWTH φ φ EXA23∼0,NHB,NLB, NCS3∼0,EXDDIREC,φ EXA23∼0,NRD φ,NRD φ,NWRE,NWRL,NWRH φ,NRD,NWRE,NWRL,NWRH NWRE,NWRL,NWRH EXA23∼0,NRD,NWRE, NWRL,NWRH リードデータセットアップ時間 リードデータホールド時間 ライトデータ遅延時間 ライトデータセットアップ時間 EXD15∼0,φ EXD15∼0,NRD EXD15∼0,φ EXD15∼0,NWRE, NWRL,NWRH ライトデータホールド時間 EXD15∼0,NWRE, NWRL,NWRH リードデータアクセス時間1 リードデータアクセス時間2 リードデータアクセス時間3 リードデータアクセス時間4 ウェイトセットアップ時間 ウェイトホールド時間 EXD15∼0,EXA23∼0 EXD15∼0,NRD EXD15∼0,EXA23∼0 EXD15∼0,NRD φ,NWAIT φ,NWAIT 図13a 図13a 図13b 図13b 図13d 図13d 15 0 図13C 図13a,図13b 図13a,図13b 図13C 図13C 20 図13a,図13b,図13C 図13a,図13b,図13C 図13a,図13b,図13C 図13a,図13b,図13C 図13b,図13C 図13a,図13b 図13C 図13a,図13b,図13C 図13C 図13b,図13C 35 ns 5 20 0 25 −13 5 25 25 25 tCH φ 図13a,図13b,図13C 記号 tCYC tCL φ φ 適用端子・備考 条件 図13a,図13b,図13C 図13a,図13b,図13C min 55 15 typ max 20000 unit 15 10 10 25 15 10 10 15 7 ADC特性/Ta=0∼75℃,VSS=0V 規格 項目 ADC分解能 ADC微分直線性誤差 N Edef1 Edef2 ADC直線性誤差 Elin1 Elin2 ADC変換時間 ※1 Tcad AN0∼AN7 AN0∼AN7 記号 適用端子・備考 AN0∼AN7 AN0∼AN7 Vref=AVCC Vref=2.90V Vref=AVCC Vref=2.90V システムクロック は18MHz時 ADC基準抵抗 RAVref VrefとAVss間の 抵抗値 5.33 条件 min typ 8 ±1 ±1 ±1 ±1 max unit bit LSB LSB LSB LSB µs 25 kΩ 次ページへ続く。 No.7933-16/26 LC67F5104A 前ページより続く｡ 規格 項目 基準入力電圧 アナログ入力電圧範囲 0スケールオフセット電圧 フルスケールオフセット電圧 ADC動作クロック 記号 VAVref VAin V0off Vfulloff ADCCLK Vref−60 0.1 2.25 適用端子・備考 Vref AN0∼AN7 条件 min 2.90 AVSS typ max AVCC Vref 60 unit Ｖ Ｖ mV mV MHz ※1：システムクロック18MHz時、通常動作シングルモードでの変換時間。 注：ADCがスタンバイ状態から復帰する場合、内部ラダー抵抗が安定するまで約5µsかかるので、 注意が必要。 FlashROMに関する特性/Ta=0∼75℃,VSS=0V 規格 項目 オンボード書き込み電流 記号 FICCW 適用端子・備考 条件 VCC25=2.25∼2.75V VCC=3.0∼3.6V 消去時間 (セクターイレース) 書き込み時間 セクタライト回数 FTWP FSECWRT FTSE 1セクタ (2Kバイト) 32ビット ※1 20 42 1000 min typ max 10 unit mA ms µs 回 ※1 書き換え条件 ・書き換えは1セクタ(2Kバイト)単位で行なう。 ・書き換え1回の定義は1つのセクタに対して1イレース/1ライト(一回に2Kバイト全て連続して 書き込む)を1組とする。 ・同一アドレスへの上書きについては最高2回までとする(1回のイレースにおいて)。 ・累積書き込み時間：1セクタは8個のサブブロック(256バイト)から構成されており、1つの サブブロック当たりの累積書き込み時間は8ms以内とする。 推奨発振回路と特性例 発振回路特性例は、弊社指定の発振特性評価用基盤を用いて、発振子メーカによって安定に発振す ることを確認された推奨回路定数と、この推奨回路定数を外付けしたときの特性例である。 推奨発振回路と特性例(Ta=0∼＋75℃) 公称周波数 17.28MHz 18.00MHz メーカ名 ムラタ ムラタ 発振子名 C1 CSACV17M2X55J01-R0 CSACV18MOX55J-R0 10pF 10pF 推奨回路定数 C2 10pF 10pF Rf Open Open Rd 0Ω 0Ω 動作 電圧範囲 3.0∼3.6V 3.0∼3.6V 発振安定時間 (※1)tmsCF typ min 10ms 10ms 備考 ※1：発振安定時間は、電源印加後VCCが動作電圧下限を上回ってから、またはSTBYモード解除後、 CF発振が発振開始し、安定するのに必要な時間である。(図2参照) No.7933-17/26 LC67F5104A 注意 発振回路特性例は、セット基板によって変わる可能性があるので、下記注意事項を参考に、使用 する発振子メーカに直接、お問い合わせください。・発振周波数精度はセット基板の配線容量等 の影響を受けるので、量産基板で発振周波数を調整する必要があります。 ・上記発振周波数と動作電源電圧範囲は、動作周囲温度が“0℃∼＋75℃”の範囲の場合です。 この動作周囲温度を超える条件でクロック発振回路を使用する場合、 あるいは車載用など高信頼 性を必要とする用途に使用する場合は、使用する発振子メーカへお問い合わせください。 ・発振回路特性例に記載していない発振子を使用する場合は、弊社営業担当者へお問い合わせく ださい。 推奨発振回路は、ノイズや配線容量等の影響を受けやすいので、下記の注意事項を参考に配置・配線 してください。発振回路は低消費電力化するために発振ゲインを下げているため、ノイズ等の影響を 受けやすくなっています。したがって、推奨発振回路を構成する場合は、特に注意してください。 ・クロック入出力端子(CF1端子とCF2端子)と外付け部品との配線長はできるだけ短くする。 ・コンデンサ(C1とC2)につながるVSSパターンとマイコンのVSS端子までの配線長はできるだけ 短くし、そのVSSパターンは発振子専用にする。 ・変化が急峻な信号線、大きな電流が流れる信号線は、できるだけ発振回路から遠ざける、交差 させない。 C1 CF1 CF発振子 Rf Rd CF2 VCC 動作VCC下限 CF2 C2 発振安定 tmsCF 図1.推奨発振回路 図2.発振安定時間 No.7933-18/26 LC67F5104A VCC 電源 リセット時間 RES tRESW1 動作VCC下限 0V 内蔵RC発振 tmsCF CF1,CF2 動作モード 不定 リセット 命令実行 ＜電源印加と発振安定時間＞ STBY解除信号 Valid 内蔵RC発振 tmsCF CF1,CF2 動作モード STBY 命令実行 ＜STBY解除信号と発振安定時間＞ 図3.発振安定時間 注意：電源投入時、リセット時間を10ms以上にする。 No.7933-19/26 LC67F5104A 1/fEXCK 外部クロック入力 CF1 CF2 tEXF tEXR tCKL tCKH 図4.外部クロック入力 端子 C=50pF 入出力タイミング測定レベル ・｢Low｣レベル 0.15VCC ・｢High｣レベル 0.75VCC 図5.ACタイミング負荷 φ nRESO tRESD tRESD tRESOW 図6a.リセット出力タイミング φ 1 2 3 4 5 6 7 nRES nRESO 内部リセット 7×1/fRCCK(µs) tRESREL 図6b.リセット解除タイミング No.7933-20/26 LC67F5104A φ HPIRQ EXT5IRQ∼EXT0IRQ tEXINTW 図 7.割り込み入力タイミング φ tTOCD アウトプットコンペア出力 図8.MTM出力タイミング φ インプットキャプチャ入力 クロック入力 tTCKWH tTCKWL 図9.MTM入力タイミング tSCK tSCKL SCK 0.5VCC tSDI tHDI tSCKH SDI 0.5VCC SDO tDDO 0.5VCC 注意：SCKの極性が切換わった場合、上記図のSCKが反転する。 図 10.シリアル入出力タイミング No.7933-21/26 LC67F5104A φ tTEC1 nTEND tTEC2 図11.DMAC nTEND出力タイミング φ tDRQS DREQ 図12.DMAC DREQ入力タイミング tCYC tCL φ tAD EXA23∼0, NCS3∼0, NHB,NLB, EXDDIREC NRD tACC1 tCR tCF tADA tCH tASD tACC2 tSD tRDS EXD15∼0 tRDH 図13a.外部バスリードタイミング(ノーウェイト、RTCR=0) No.7933-22/26 LC67F5104A T1 tCYC tCL φ tAD EXA23∼0, NCS3∼0, NHB,NLB, EXDDIREC tCR tACC3 tCF tADA tCH T2 tAH NRD tAS tRDS EXD15∼0 tRDH tASD tACC4 tSD 図13b.外部バスリードタイミング(1ウェイト、RTCR=1) tCYC tCL φ ｔAD EXA23∼0, NCS3∼0, NHB,NLB, EXDDIREC tWSD NWRE,NWRH, NWRL tAS tWDD tWSW tSD tCR tCF tADA tCH tAH tWDS tWDH EXD15∼0 図13C.外部バスライトタイミング(1ウェイト) No.7933-23/26 LC67F5104A T1 tW T2 φ EXA23∼0, NCS3∼0, NHB,NLB, EXDDIREC NWRE,NWRH, NWRL EXD15∼0 tWTS NWAIT tWTH 図13d.外部バスウェイトタイミング(外部1ウェイト) 基板設計上の注意点 本機種を使用する上で、 マイコンの視点から捉えたノイズに関する注意事項およびその対策例を示し ます。これらは、ノイズを要因とする不具合(マイコンの誤動作やプログラムの暴走など)を防止・回 避する上で、有効な設計手法です。 ①VDD,VSS：電源端子 VDD∼VSS端子間には、以下の条件を満たすようにコンデンサを挿入する。 ・VDD,VSS端子から各コンデンサC1,C2間までの配線長は、できるだけ等しく(L1=L1’,L2=L2’)、 かつ最短にする。 ・コンデンサは大容量のものC1と小容量のものC2を並列に挿入する。 C2については4400pF以上のコンデンサを実装する。 ・VDD,VSSの各パターンは、他のものより太くする。 L2 L1 C1 + VDD L1’ L2’ C2 VSS 図14.電源配線例 No.7933-24/26 LC67F5104A ②CF1,CF2：クロック入出力端子 セラミック発振時(図15) ・クロック入出力端子(入力：CF1,出力：CF2)と外付け部品との配線長(Losc)はできるだけ短くす る(max 1cm以内)。 ・発振子に接続したコンデンサ(VSS側)とマイコンのVSS端子までの配線長(LVSS＋L1[L2])は できるだけ短くする。 ・発振回路で使用されるVSSと他のVSSは、できるだけ端子に近いところから分離する。 ・発振定数(コンデンサC1,C2,制限抵抗Rd等)はセット基板の配線容量等により、本カタログの 推奨定数を変更して周波数の調整が必要になる場合がある(発振子メーカと相談の上、ご使用く ださい)。 外部発振時(図16) ・クロック入力端子(CF1)と外部発振器との配線長(Losc)はできるだけ短くする。 ・クロック出力端子(CF2)はオープンで使用する。 ・外部発振器にて使用するVDD,VSSの配線長(Losc)もできるだけ短くする。 LVSS VSS C1 CF1 C2 Losc Rd CF2 外部発振器 開放 L1 L2 Losc VSS CF1 CF2 VDD 図15.発振回路例1(セラミック発振使用時) 図16.発振回路例2(外部発振使用時) 他共通の注意事項 ・変化が急峻な信号、振幅が大きな信号、大きな電流が流れる信号等は、できるだけ発振回路 から遠ざけるようにし、クロックに関連した配線との交差をさせないようにする。 ③nRES：リセット端子 ・nRES端子から外付け回路へ接続する配線長(Lres)はできるだけ短くする。 ・nRES∼VSS間に挿入するコンデンサ(Cres)までの配線長(L1,L2)はできるだけ短くする。 L2 VSS 外付け 回路 L1 Lres nRES Cres 図17.nRES端子配線例 ④TEST：テスト端子 ・TEST∼VSS端子間の接続の配線長(L)はできるだけ短くする。 ・TEST∼VSS端子間の配線は、できるだけVSS端子の近いところから配線する。 VSS L TEST 図18.TEST端子配線例 No.7933-25/26 LC67F5104A ⑤AN0∼AN7：アナログ入力端子 ADコンバータ入力端子等のアナログ入力端子の配線は、以下の条件を満たすように接続する。 ・制限抵抗(Rl)とアナログ入力端子までの配線長(L1)はできるだけ短くする。 ・アナログ入力端子とAVSS端子間に挿入するコンデンサ(C)は、できるだけAVSS端子の近くに配線 する[配線長(L1＋L2)を最短にする]。 L1 Rl C L2 外部回路 (センサ・ブロック) AN4-7 AN0-3 アナログ 入力端子 AVSS VSS 図19.アナログ入力端子配線例 ⑥入力および入出力端子 入力として使う場合は制限抵抗を挿入し、かつその端子までの配線長はできるだけ短くする。 [補足]基板設計だけでなく、下記に示すプログラム仕様を考慮することで、マイコンの不具合 (誤動作・暴走等)を防止・回避するのに有効である。 ・外部信号を端子から入力する場合は、必ずキーのチャタリング除去処理を行う。 ・端子の出力データは、定期的にマイコンの命令で端子に再出力する。 ⑦(未使用端子) ・機種ごとのユーザーズマニュアル,または半導体ニューズの端子機能をご覧下さい。 PS No.7933-26/26