LC72725M

注文コード No. N7 6 7 2 A 半導体ニューズ No.N※7672 とさしかえてください。 LC72725M LC72725V LC72725NV CMOS LSI RDS 復調 LSI LC72725M,72725V,72725NVはRDS(Radio Data System)信号復調処理用LSIである。このLSIはBPF・ 復調回路およびデータバッファRAMを内蔵しており、RDSデータを外部からのクロック入力により読 み出すこと(スレーブ動作)が可能である(RDSクロック出力に同期して読み出すマスタ動作も可能)。 機能 ・BPF ・RDS復調 ： スイッチド・キャパシタ・フィルタ(SCF) ： 57kHzキャリア再生・クロック再生 バイフェーズデコード・差動デコード ・バッファRAM ： 128ビット(約100ms)のデータ保存可能 ・データ出力 ： マスタ/スレーブ読みだし切換え ・RDS-ID検出 ： IDリセット可能 ・スタンバイ制御 ： 水晶発振回路停止 ・低電圧対応 ： 2.7∼5.5V(LC72723:4.5∼5.5V) ・水晶発振能力向上品 ： LC72725NV ・完全無調整 特長 ・動作電源電圧 ・動作周囲温度 ・パッケージ ： 2.7∼5.5V ： −20∼＋70℃ ： MFP16/SSOP16(LC72723:DIP16/MFP16) 絶対最大定格/Ta=25℃,Vssd=Vssa=0V 項目 最大電源電圧 最大入力電圧 記号 VDD max VIN1 max VIN2 max VIN3 max 最大出力電圧 VO1 max VO2 max VO3 max Vddd,Vdda(※) TEST,MODE,RST XIN,RDCL MPXIN,CIN RDS-ID(READY) XOUT,RDDA,RDCL FLOUT 端子名 定格値 −0.3∼＋7.0 −0.3∼＋7.0 −0.3∼Vddd＋0.3 −0.3∼Vdda＋0.3 −0.3∼＋7.0 −0.3∼Vddd＋0.3 −0.3∼Vdda＋0.3 unit V V V V V V V ※ 但しVdda≦Vddd＋0.3Ｖ 次ページへ続く。 D2004 TS IM B8-8395,8397,8472 NV 追 / N2503 TS IM ◎金子 No.7672-1/8 LC72725M, 72725V, 72725NV 前ページより続く。 項目 最大出力電流 記号 IO1 max IO2 max 許容消費電力 動作周囲温度 保存周囲温度 Pd max Topr Tstg 端子名 XOUT,FLOUT,RDDA,RDCL RDS-ID(READY) (Ta≦85℃) 定格値 ＋3.0 ＋20.0 MFP16: 140 SSOP16: 100 −20∼＋70 −40∼＋125 unit mA mA mW ℃ ℃ 許容動作範囲/Ta=−20∼＋70℃,Vssd=Vssa=0V,Vddd=Vdda 項目 電源電圧 入力｢H｣レベル電圧 記号 VDD VIH1 VIH2 入力｢L｣レベル電圧 出力電圧 VIL VO1 VO2 入力振幅 VIN VXIN 発振保証水晶振動子 水晶発振周波数偏差 RDCLセットアップ時間 RDCL｢H｣レベル時間 RDCL｢L｣レベル時間 データ出力時間 READY出力時間 READY｢L｣レベル時間 Xtal Txtal tCS tCH tCL tDC tRC TRL 端子名 Vddd,Vdda TEST,MODE,RST RDCL RDCL,RST,TEST,MODE RDDA,RDCL RDS-ID(READY) MPXIN XIN XIN,XOUT XIN,XOUT RDCL,RDDA RDCL RDCL RDCL,RDDA RDCL,READY READY CI≦120Ω fo=4.332MHz 0 0.75 0.75 0.75 0.75 107 f=57±2kHz 1.6 400 4.332 ±100 条件 Vddd=Vdda min 2.7 0.7Vddd 0.7Vddd 0 typ max 5.5 6.5 Vddd 0.3Vddd Vddd 6.5 50 1500 unit V V V V V V mVrms mVrms MHz ppm µs µs µs µs µs ms 電気的特性/Ta=−20∼＋70℃,Vssd=Vssa=0V,Vddd=Vdda 項目 入力抵抗値 記号 Rmpxin Rcin 内蔵帰還抵抗 中心周波数 −3dB帯域幅 増幅度 阻止域減衰量 Rf Fc BW−3dB Gain Att1 Att2 Att3 基準電圧出力 ヒステリシス幅 出力｢H｣レベル電圧 出力｢L｣レベル電圧 Vref VHIS VOH VOL1 VOL2 端子名 MPXIN-Vssa CIN-Vssa XIN FLOUT FLOUT MPXIN-FLOUT FLOUT FLOUT FLOUT Vref TEST,MODE,RST, RDCL RDDA,RDCL RDDA,RDCL RDS-ID(READY) I=2mA I=2mA I=8mA Vddd−0.4 0.4 0.4 f=57kHz ∆f=±7kHz f＜45kHz, f＞70kHz f＜20kHz Vdda=3V 56.5 2.5 28 30 40 50 1.5 0.1Vddd 条件 f=57kHz f=57kHz min typ 100 120 1.0 57.0 3.0 31 57.5 3.5 34 max unit kΩ kΩ MΩ kHz kHz dB dB dB dB V V V V V 次ページへ続く。 No.7672-2/8 LC72725M, 72725V, 72725NV 前ページより続く。 項目 入力｢H｣レベル電流 記号 IIH1 IIH2 入力｢L｣レベル電流 IIL1 IIL2 出力オフリーク電流 消費電流 IOFF Idd 端子名 TEST,MODE,RST,RDCL XIN TEST,MODE,RST,RDCL XIN RDS-ID(READY) Vddd＋Vdda 条件 VI=6.5V VI=Vddd VI=0V VI=0V VO=6.5V Vddd＋Vdda (Vddd=Vdda=3V) 5 2.0 2.0 min typ max 5.0 11 5.0 11 5.0 unit µA µA µA µA µA mA 外形図 unit:mm 3035B [LC72725M] 外形図 unit:mm 3178A [LC72725V,LC72725NV] ピン配置図(MFP16/SSOP16) RDS-ID/READY 1 RDDA 2 Vref 3 MPXIN 4 Vdda 5 Vssa 6 FLOUT 7 CIN 8 Top view 16 RDCL 15 RST LC72725M LC72725V LC72725NV 14 XOUT 13 XIN 12 Vddd 11 Vssd 10 MODE 9 TEST No.7672-3/8 LC72725M, 72725V, 72725NV ブロック図 +3V Vdda REFERENCE VOLTAGE VREF FLOUT CIN PLL (57kHz) VREF CLOCK RECOVERY (1187.5Hz) +3V Vddd Vssa Vssd MPXIN ANTIALIASING FILTER 57kHz BPF (SCF) SMOOTHING FILTER DATA DECODER RDDA RDCL RAM (128bit) CLK(4.332MHz) TEST TEST OSC RDS-ID DETECT MODE RST RDS-ID/ READY XIN XOUT No.7672-4/8 LC72725M, 72725V, 72725NV 端子説明 端子名 3 端子番号 VREF 端子説明 基準電圧出力(Vdda/2) 出力 Vssa I/O 端子形式 Vdda 4 MPXIN ベースバンド(マルチプレックス)信号入力 入力 Vdda Vssa 7 FLOUT サブキャリア出力(フィルタ出力) 出力 8 CIN サブキャリア入力(コンパレータ入力) 入力 Vssa Vdda VREF 5 6 14 Vdda Vssa XOUT アナログ系電源(＋3V) アナログ系グランド 水晶発振出力(4.332MHz) − − 出力 XIN − − Vddd 13 9 10 15 2 XIN TEST MODE RST RDDA 水晶発振入力(外部基準信号入力) テスト入力 読みだしモード設定(0:マスタ,1:スレーブ) RDS-ID/RAMリセット(正極性) RDSデータ出力 出力 入力 XOUT Vssd S Vssd Vddd Vssd 16 RDCL RDSクロック出力(マスタモード)/ RDSクロック入力(スレーブモード) 入出力 Vddd Vssd S 1 RDS-ID/ READY RDS-ID/READY出力(正極性) (LC72723：負極性) 出力 Vssd 12 11 Vddd Vssd デジタル系電源(＋3V) デジタル系グランド − − − − No.7672-5/8 LC72725M, 72725V, 72725NV 入出力の説明 TEST 0 0 1 1 MODE 0 1 0 1 回路動作モード マスタ動作モード スレーブ動作モード スタンバイモード(水晶発振停止) LSIテストモード(ユーザ設定不可) RST端子 RST=0 RST=1 通常動作 RDS-ID･復調回路クリア＋READY･メモリクリア(スレーブモード時) RDS-ID/READY端子 マスタ動作時 スレーブ動作時 RDS-ID出力(Active-high) 読み出しデータREADY出力(Active-high) RDCL端子 クロック出力 クロック入力 − − RDS-ID/READY端子 RDS-ID出力 READY出力 − − 注意：RDS-ID(READY)端子はNchオープンドレイン端子となっており、プルアップ抵抗を接続すること によりデータが出力される。 RDCL/RDDA出力タイミング ・マスタ動作モードの場合 421µs RDCL 出力 421µs Tp1 RDDA 出力 17µs Tp21 17µs RSTの動作 ・マスタ動作モードの場合 Tp3≧250ns RST RDS-ID RDCL RDDA (注意) RST 入力後、最初の RDS-ID 検出まで RDCL,RDDA 出力は high レベルでストップする。 No.7672-6/8 LC72725M, 72725V, 72725NV スレーブ動作モード時の RDCL 制御 tRH tCS READY RDCL RDDA tCH tCL tDC tCS tRC 項目 RDCLセットアップ時間 RDCL｢H｣レベル時間 RDCL｢L｣レベル時間 データ出力時間 READY出力時間 READY｢H｣レベル時間 記号 tCS tCH tCL tDC tRC tRH 端子名 RDCL,RDDA RDCL RDCL RDCL,RDDA RDCL,READY READY 条件 min 0 0.75 0.75 typ max unit µs µs µs µs µs ms 0.75 0.75 107 注意：1.READY信号がHIGHとなってから、RDCLクロック入力を開始する。READY状態がLOWの時、RDCL はLOWレベルで待機すること。 2.RDCL入力をLOW→HIGH→LOWと行うごとに、RDCLがLOWとなってからtRC時間以降のタイミン グで、 READYレベルを確認し、 もしHIGHの時は次のRDCLクロック入力を続行する。 もしREADY がLOWの時はRDCL入力をその時点で停止する。 3.上記タイミングを満足するとき、RDDAはRDCLの立上がりまたは立下がりどちらのタイミン グでも取り込むことができる。 4.READY信号はメモリ上の最後のデータを読み込んだ後、RDCLの立下がりからtRC時間後にLOW になる。また、1ビットでもメモリにデータが書き込まれればHIGHになりデータ読み出しが 可能。 5.チャネル切換え時には、直後にRST入力によりメモりおよびREADYリセットを行うことが望 ましい。 そうでないと、メモリ上に前チャネルの受信データが残ることがある。RST入力を行うと、 メモリにはRDS-IDが検出されるまでデータは書き込まれず、従ってREADY信号はRDS-ID検出 後にHIGHとなる(スレーブ動作時にはRDS-IDは出力されないが、IC内部では検出している)。 RST入力後、一旦RDS-IDが検出されると、それ以降の受信データはRDS-IDの検出状況にかか わらずメモリに書き込まれる。 6.読み出し途中で、読み出しモードをマスタ/スレーブに切換えることができる。この場合、 データの連続性を保つためには以下の点に注意することが必要である。 (1)マスタ時データ取り込みタイミング RDCLの立下がりタイミングでデータを取り込むこと。 (2)マスタ→スレーブ切換えタイミング RDCL出力がLOWになってRDDAデータを取り込んでから、直ちにMODEをHIGHにした後、マ イコンからRDCL信号(LOW)を出力開始する。RDCLがLOWとなってから840µs(tms)以内に マイコンからのRDCL出力が開始されねばならない。この場合最後にマスタモードで読 み出したデータがn番目のデータとすると、n＋1番目のデータからメモリに書き込まれ る。 No.7672-7/8 LC72725M, 72725V, 72725NV (3)スレーブ→マスタ切換えタイミング メモリデータを一旦全て読み込みREADYがLOWとなってから、 次にもう一度READYがHIGH になるまで待ち(Timing A)、直ちにデータを1ビット読み出してRDCLクロックを入力す る。その後READYがLOWとなった時点でマイコンからのRDCL出力は終了し、その後MODE をLOWとする。READYがHIGHとなって(Timing A)から840µs(tsm)以内にMODEをLOWに切換 えねばならない。 tms RDCL(micon status) RDCL(LSI status) RDCL MODE READY RDDA n-2 n-1 n n+1 m m+1 m+2 INPUT OUTPUT OUTPUT INPUT undefined INPUT OUTPUT Timing A tsm LC72725応用接続例(マスタ動作モードの場合) Vddd 10kΩ 1 2 10µF Vssa MPXIN 330pF Vdda 0.1µF 5 6 7 560pF 8 Vdda Vssa FLOUT CIN Vddd Vssd MODE TEST 12 11 10 9 Vssd 0.1µF Vddd 3 4 16 15 14 4.332MHz MPXIN XIN 13 RDSID/READY RDSID/READY RDDA VREF RDCL RST XOUT RDCL RST 22pF Vssd 22pF Vssd Vssd RDDA + Vssa 注意事項 RST端子を未使用の場合、グランドに接続すること。 PS No.7672-8/8