PGL50G-6IFBG484

Logos系列FPGA器件数据手册 Logos系列FPGA器件数据手册 (DS02001，Version2.2) (2020.10.18) 深圳市紫光同创电子有限公司 版权所有 DS02001（v1.9） 侵权必究 第 1 / 47页 Logos系列FPGA器件数据手册 修订记录 日期 修订版本 2017.12.19 V1.0 2018.12.18 2019.1.23 2019.6.3 描述 初始发布 3. 统一内核电压和辅助电源电压的符号，分别为VCC和VCCAUX 修改表1 Logos系列FPGA用户指南文档，删除封装系列文档，增加《Logos系列产品HMEMC 应用实例用户指南》 修改章节3.2的上电顺序图 V1.2 1. 2. 更新表6-器件绝对极限电压的各参数最小值； 更新表格的域和说明 V1.3 1. 2. 3. 4. 5. 6. 7. 8. 9. 更新产品特性说明； FPGA资源数量表项； 更新封装信息与用户IO数量表项； 删除HSST相关内容； 热插拔直流特性表项； 更新IO直流特性相关表项； 更新交流特性相关表项； 更新典型工作条件下性能参数相关表项 补充缩略语清单 1. 2. 3. 4. 5. 6. 7. 统一电源电压的符号； 更新了fpga产品特性； 更新了资源规模、封装信息以及用户IO数量表项，增加了PGL25G相关信息； 更新了ddr、时钟、配置简要描述； 增加了PGL25G器件工作条件； 增加了PGL25G输入、输出以及输入输出IO电平标准表项； 更新了lvds性能特性、存储接口性能参数 V1.1 1. 2. 2019.9.25 V1.4 2019.12.16 V1.5 1、 修改表格9，删掉VCCEFUSE、VCCIOCFG两行 2、 在DRM描述中增加了PGL12G不支持ROM的功能 2020.1.3 V1.6 1、修改表1和表2 2020.3.3 V1.7 1、 修改表7，增多注意信息 2、 修改表17、18 2020.3.9 V1.8 1、 2、 3、 4、 5、 2020.3.26 V1.9 1、增加输入AC过冲极限值 DS02001（v1.9） 修改1.3.2 DRAM描述 修改1.3.5 硬核和软核的描述 修改章节3、4、5标题 修改表21、27、29、30、31、32、35 修改图2 第 2 / 47页 Logos系列FPGA器件数据手册 2020.4.23 V2.0 1、1.1章节增加了注（2） 2020.8.13 V2.1 1、 增加了PGL50H数据 2、 MIPI 性能指标 2020.10.18 V2.2 1、增加PGL50G数据 DS02001（v2.0） 第 3 / 47页 Logos系列FPGA器件数据手册 目 录 1 Logos系列FPGA概述................................................................................................................................ 9 1.1 Logos系列FPGA产品特性 .................................................................................................................... 9 1.2 Logos系列FPGA资源规模与封装信息................................................................................................ 11 1.3 Logos系列FPGA简要描述 .................................................................................................................. 11 1.3.1 CLM............................................................................................................................................. 11 1.3.2 DRM ............................................................................................................................................ 12 1.3.3 APM ............................................................................................................................................. 12 1.3.4 Input/Output ................................................................................................................................ 12 1.3.5 Memory Controller System .......................................................................................................... 13 1.3.6 ADC ............................................................................................................................................. 13 1.3.7 时钟资源 ...................................................................................................................................... 14 1.3.8 配置 .............................................................................................................................................. 14 1.4 Logos系列FPGA订货信息 .................................................................................................................. 17 2 工作条件 ................................................................................................................................................. 18 2.1 器件绝对极限电压 .............................................................................................................................. 18 2.2 输入AC过冲极限值 ............................................................................................................................ 18 2.3 器件推荐工作条件 .............................................................................................................................. 19 2.4 ESD（HBM，CDM），Latch Up指标 .............................................................................................. 19 3 直流特性 ................................................................................................................................................. 20 3.1 Hot-Socketing直流特性 ...................................................................................................................... 20 3.2 IO输入输出直流特性 ......................................................................................................................... 21 4 交流特性 ................................................................................................................................................. 25 4.1 IO交流特性参数 ................................................................................................................................. 25 4.2 CLM交流特性参数............................................................................................................................. 30 4.3 DRM交流特性参数 ............................................................................................................................ 31 4.4 APM交流特性参数 ............................................................................................................................. 32 4.5 PLL交流特性参数 .............................................................................................................................. 33 4.6 DQS交流特性参数.............................................................................................................................. 33 4.7 全局时钟网络交流特性参数 ............................................................................................................... 33 4.8 区域时钟网络交流特性参数 ............................................................................................................... 34 4.9 IO时钟网络交流特性参数 .................................................................................................................. 34 4.10 配置和编程交流特性参数 ............................................................................................................. 34 4.10.1 Power-up Timing特性 ............................................................................................................ 34 4.10.2 各下载模式交流特性 .............................................................................................................. 35 5 性能参数 ................................................................................................................................................. 37 5.1 LVDS性能参数................................................................................................................................... 37 5.2 MIPI性能参数 ..................................................................................................................................... 37 5.3 存储接口性能参数 .............................................................................................................................. 37 5.4 DRM性能参数.................................................................................................................................... 38 5.5 APM性能参数 .................................................................................................................................... 38 6 ADC特性参数 ......................................................................................................................................... 39 7 器件静态电流 ......................................................................................................................................... 40 8 高速串行收发器（HSSTLP）特性 ......................................................................................................... 40 8.1 HSSTLP硬核绝对极限电压 ............................................................................................................... 40 8.2 HSSTLP硬核推荐工作条件 ............................................................................................................... 41 8.3 HSSTLP硬核DC直流特性参数 .......................................................................................................... 42 8.4 高速串行收发器HSSTLP的AC交流特性............................................................................................ 42 DS02001（v2.0） 第 4 / 47页 Logos系列FPGA器件数据手册 9 PCIe硬核特性 ......................................................................................................................................... 45 使用操作规程及注意事项 ......................................................................................................................... 46 10 运输与储存 ................................................................................................................................... 46 11 开箱与检查 ................................................................................................................................... 46 12 质量保障与售后服务 .................................................................................................................... 46 13 联系我们 ...................................................................................................................................... 47 DS02001（v2.0） 第 5 / 47页 Logos系列FPGA器件数据手册 表目录 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 表 1 LOGOS FPGA资源数量 ................................................................................................................................................ 11 2 LOGOS FPGA封装信息与用户IO数量 ........................................................................................................................ 11 3 LOGOS系列产品时钟资源 .......................................................................................................................................... 14 4 配置模式 .................................................................................................................................................................. 15 5 LOGOS系列FPGA用户指南文档 .................................................................................................................................. 16 6 产品质量等级说明 .................................................................................................................................................. 17 7 器件最大绝对电压值 .............................................................................................................................................. 18 8 PGL12G、PGL22G推荐工作条件 .............................................................................................................................. 19 9 PGL25G推荐工作条件 .............................................................................................................................................. 19 10 PGL50H推荐工作条件 ............................................................................................................................................ 19 11 ESD、LATCH-UP指标 ............................................................................................................................................ 19 12 热插拔直流特性 .................................................................................................................................................... 20 13 单端IO电平标准输入输出电压范围..................................................................................................................... 21 14 单端IO电平标准输出电流 .................................................................................................................................... 22 15 输入IO电平标准的BANK支持说明 ........................................................................................................................ 23 16 输出IO电平标准的BANK支持说明 ........................................................................................................................ 23 17 双向IO电平标准的BANK支持说明 ........................................................................................................................ 24 18 差分输入标准的参数要求 .................................................................................................................................... 25 19 差分输出标准的参数要求 .................................................................................................................................... 25 20 IOB的输入输出延时 .............................................................................................................................................. 25 21 IOB三态使能时的输出开关特性........................................................................................................................... 27 22 IOL寄存器交流参数 ............................................................................................................................................... 28 23 输入DESERIALIZER开关参数 ...................................................................................................................................... 28 24 输出SERIALIZER开关参数.......................................................................................................................................... 29 25 CLM模块交流特性 ................................................................................................................................................ 30 26 DRM模块交流特性 ................................................................................................................................................ 31 27 APM模块交流特性 ................................................................................................................................................ 32 28 PLL交流特性 .......................................................................................................................................................... 33 29 DQS 交流特性........................................................................................................................................................ 33 30 全局时钟网络交流特性 ........................................................................................................................................ 33 31 区域时钟网络交流特性 ........................................................................................................................................ 34 32 IO时钟网络交流特性 ............................................................................................................................................. 34 33 POWER-UP TIMING特性参数 ...................................................................................................................................... 34 34 LOGOS系列FPGA支持的各下载模式的交流特性 .................................................................................................. 35 35 LVDS性能 ................................................................................................................................................................ 37 36 MIPI性能 ................................................................................................................................................................. 37 37 存储接口性能 ........................................................................................................................................................ 37 38 DRM性能 ................................................................................................................................................................ 38 39 APM性能 ................................................................................................................................................................. 38 40 ADC硬核特性 ......................................................................................................................................................... 39 41 静态电流 ................................................................................................................................................................ 40 42 HSSTLP绝对极限电压 ........................................................................................................................................... 40 43 HSSTLP硬核推荐工作条件 ................................................................................................................................... 41 44 HSSTLP硬核DC直流特性 ..................................................................................................................................... 42 45 HSST硬核性能参数 ............................................................................................................................................... 42 46 HSSTLP硬核参考时钟开关特性 ........................................................................................................................... 43 47 HSSTLP硬核PLL/LOCK锁定时间特性 ................................................................................................................. 43 48 HSSTLP硬核用户时钟开关特性 ........................................................................................................................... 43 49 HSSTLP硬核TRANSMITTER发送侧开关特性 ........................................................................................................ 44 50 HSSTLP硬核RECEIVER接收侧开关特性 ............................................................................................................... 44 51 PCIE性能参数 ......................................................................................................................................................... 45 DS02001（v2.0） 第 6 / 47页 Logos系列FPGA器件数据手册 图目录 图 1 LOGOS系列FPGA产品型号的编号内容及意义 ........................................................................................................... 17 图 2器件POWER-UP TIMING特性.......................................................................................................................................... 34 DS02001（v2.0） 第 7 / 47页 Logos系列FPGA器件数据手册 缩略语清单： 对本文所用缩略语进行说明，要求提供每个缩略语的英文全名和中文解释 Abbreviations 缩略语 Full Spelling 英文全拼 Chinese Explanation 中文解释 CLM中文解释 Configurable Logic Module explanation 可配置逻辑模块 DRM Dedicated RAM Module 专用RAM存储模块 APM Arithmetic Process Module 算术处理单元 HMEMC Hard Memory Controller 硬核存储控制器，包含DDRC和DDR PHY DDRC Double Data Rate Controller 内存控制器 DDR Double Data Rate 双倍速率同步动态随机存储器 ADC Analog to Digital Converter 模数转换器 PLL Phase Locked Loop 锁相环 Hot-Socketing ESD DS02001（v2.0） Electro Static Discharge 热插拔 静电释放 第 8 / 47页 Logos系列FPGA器件数据手册 本文主要包括深圳市紫光同创电子有限公司（以下简称紫光同创）Logos系列 FPGA 器 件的特性概要描述、产品型号与资源规模列表、交流、直流特性等内容，用户可以通过本文 了解Logos系列FPGA器件特性，方便进行器件选型。 1 Logos系列FPGA概述 Logos系列可编程逻辑器件是深圳市紫光同创电子有限公司推出的全新低功耗、低成本 FPGA产品，它采用了完全自主产权的体系结构和主流的40nm工艺。Logos系列FPGA包含创新 的可配置逻辑模块（CLM）、专用的18Kb存储单元（DRM）、算术处理单元（APM）、多功 能高性能IO以及丰富的片上时钟资源等模块，并集成了存储控制器（HMEMC）、模数转换模 块（ADC）等硬核资源，支持多种配置模式，同时提供位流加密、器件ID（UID）等功能以 保护用户的设计安全。基于以上特点，Logos系列FPGA能够广泛适用于视频、工业控制、汽 车电子和消费电子等多个应用领域。 1.1 Logos系列FPGA产品特性  低成本、低功耗 个寄存器  低功耗、成熟的 40nm CMOS 工艺  支持快速算术进位逻辑  低至 1.1V 的内核电压  支持分布式 RAM 模式  支持多种标准的IO  多达 308 个用户 IO，支持 1.2V、1.5V、 1.8V、2.5V、3.3V IO 标准  支持 HSTL、SSTL 存储接口标准  支持 MIPI D-PHY 接口标准  支 持  支持级联链  支持多种读写模式的DRM  单个 DRM 提供 18Kb 存储空间，可 配置为 2 个独立的 9Kb 存储块  支持多种工作模式，包括单口（SP） LVDS 、 MINI-LVDS 、 RAM、双口（DP）RAM、简单双 SUB-LVDS、SLVS（MIPI 二线电平 口（SDP）RAM、ROM 以及 FIFO 标准）、TMDS（应用于 HDMI、DVI 模式 接口）等差分标准  可编程的 IO BUFFER，高性能的 IO LOGIC  灵活的可编程逻辑模块CLM  LUT5 逻辑结构  双口 RAM 和简单双口 RAM 支持双 端口混合数据位宽  支持 Normal-Write，Transparent-Write 以及 Read-before-Write(1)写模式  支持 Byte-Write 功能  每个 CLM 包含 4 个多功能 LUT5、6 DS02001（v2.0） 第 9 / 47页 Logos系列FPGA器件数据手册  高速 IO 时钟，支持 IO 时钟分频  高效的算术处理单元APM  每个 APM 支持 1 个 18*18 运算或 2  可选的数据地址锁存、输出寄存器  集成多个 PLL，每个 PLL 支持多达 5 个 9*9 运算  支持输入、输出寄存器  支持 48bit 累加器 个时钟输出  灵活的配置方式  支持“Signed”以及“Unsigned”数  支持多种编程模式  JTAG 模式符合 IEEE 1149 和 IEEE 据运算  集成存储控制器硬核HMEMC 1532 标准  支持 DDR2、DDR3、LPDDR  Master SPI 可选择最高 8bit 数据位  单个 HMEMC 支持 x8、x16 数据位宽 宽，有效提高编程速度  支持标准的 AXI4 总线协议  支持 BPI x8/x16、Serial slave、Parallel  支持 DDR3 write leveling 和 DQS slave 模式  支持 AES-256 位流加密(2)，支持 64bit gate training  DDR3 最高速率达 800Mbps UID 保护  集成ADC硬核  支持 SEU 检错纠错  10bit 分辨率、1MSPS(独立 ADC 工  支持多版本位流回退功能 作)采样率  支持看门狗超时检测  多达 12 个输入通道  支持编程下载  集成温度传感器  支持在线调试  丰富的时钟资源  支持 3 类时钟网络，可灵活配置  基于区域的全局时钟网络  每个区域有 4 个区域时钟，支持垂直 级联 DS02001（v2.0） 页 注(1)：不支持两个端口同时配置为 Read-before-Write 模式 注(2)：PGL25G 不支持 AES-256 位流加密 第 10 / 47 Logos系列FPGA器件数据手册 1.2 Logos系列FPGA资源规模与封装信息 Logos系列FPGA资源规模与封装信息如表 1和表 2所示。 表 1 Logos FPGA资源数量 CLM 器件 LUT5 （个） PGL12G PGL22G PGL22GS3 PGL25G PGL50G PGL50H 10400 17536 17536 22560 42800 42800 等效 LUT4 （个） 12480 21043 21043 27072 51360 51360 1,2 Distributed RAM （bits） 84480 71040 71040 242176 544000 544000 FF (个) 15600 26304 26304 33840 64200 64200 18Kb DRM (个) APM (个) PLL （个） ADC （个） HMEMC （个） 30 48 48 60 134 134 20 30 30 40 84 84 4 6 6 4 5 5 1 1 0 0 0 0 0 2 0 0 0 0 MAX USER IO （个） 160 240 140 308 341 304 注1：每个CLM包含4个多功能LUT5和6个寄存器；每个多功能LUT5等效为1.2个LUT4 注2：芯片中的CLM包括CLMA和CLMS，仅CLMS可配置为Distributed RAM。 注3：PGL22GS-176包含最大IO数量为140，其中包括68对差分对和4个单端IO；MAX USER IO 140个表示芯片外 部可用IO管脚，芯片内部额外包含与SDRAM连接的管脚。 封装 尺寸（mm） Pitch（mm） 器件 PGL12G PGL22G PGL22GS PGL25G PGL50G PGL50H 1.3 1.3.1 FBG256 17×17 1.0 User IO 160 186 186 - 表 2 Logos FPGA封装信息与用户IO数量 FBG484 MBG484 MBG324 23×23 19×19 15×15 1.0 0.8 0.8 User IO User IO User IO 240 308 226 332 341 218 296 304 190 LPG176 22x22 0.4 User IO 140 - LPG144 22x22 0.5 User IO 103 - Logos系列FPGA简要描述 CLM CLM（Configurable Logic Module, 可配置逻辑模块）是Logos系列产品的基本逻辑单元， 它主要由多功能LUT5，寄存器以及扩展功能选择器等组成。CLM在Logos系列产品中按列分 布，有CLMA和CLMS 两种形态。CLMA和CLMS均支持逻辑功能，算术功能以及寄存器功能， 仅有CLMS支持分布式RAM功能。CLM与CLM之间，CLM与其它片内资源之间通过信号互连 模块联结。 每个CLMA包含4个LUT5、6个寄存器、多个扩展功能选择器、以及4条独立的级联链等。 CLMS是CLMA的扩展，它在支持CLMA所有功能的基础上增加了对分布式RAM的支持。CLMS 可配置为单口 RAM或者简单双口RAM。 DS02001（v2.0） 第 11 / 47页 SD RAM 0 0 1 0 0 0 Logos系列FPGA器件数据手册 1.3.2 DRM 单个DRM有18K bits存储单元，可以独立配置2个9K或1个18K，其支持多种工作模式，包 括双口RAM，简单双口 RAM，单口RAM或ROM模式，以及FIFO模式。DRM支持可配置的数 据位宽，并在DP RAM和SDP RAM模式下支持双端口混合数据位宽。对于PGL12G，不支持 ROM。详细的DRM使用可参考《Logos系列FPGA专用RAM模块（DRM）用户指南》。 1.3.3 APM 每个APM由I/O Unit, Preadder, Mult和Postadder功能单元组成，支持每一级寄存器流水。每 一个APM可实现1个18*18乘法器或两个9*9乘法器，支持预加功能；可实现1个48bit累加器或2 个24bit累加器。Logos FPGA的APM支持级联，可实现滤波器以及高位宽乘法器应用。 1.3.4 Input/Output IOB Logos FPGA的IO按照Bank分布，每个Bank由独立的IO电源供电。IO灵活可配置，支持 1.2V~3.3V电源电压以及不同的单端和差分接口标准，以适应不同的应用场景。所有的用户IO 都是双向的，内含IBUF、OBUF以及三态控制TBUF。Logos FPGA的IOB功能强大，可灵活配 置接口标准、输出驱动、Slew Rate、输入迟滞等。详细的IO特性及使用方法可参考《Logos系 列FPGA输入输出接口（IO）用户指南》。 IOL IOL模块位于IOB和core之间，对要输入和输出FPGA Core的信号进行管理。 IOL支持各种高速接口，除了支持数据直接输入输出、IO寄存器输入输出模式外，还支持 以下功能：  ISERDES：针对高速接口，支持1:2；1:4；1:7；1:8的输入串并转换器。  OSERDES：针对高速接口，支持2:1；4:1；7:1；8:1的输出并串转换器。  内置IO延迟功能，可以动/静态调整输入/出延迟。  内置输入FIFO，主要用于完成从外部非连续DQS（针对DDR memory interface）到内部 连续时钟的时钟域转换和一些特殊的Generic DDR应用中采样时钟和内部时钟的相差 补偿。 DS02001（v2.0） 第 12 / 47页 Logos系列FPGA器件数据手册 1.3.5 Memory Controller System PGL DDR Memory Controller System 为用户提供一套完整的DDR memory控制器解决方 案，配置方式比较灵活。 PGL22G集成了HMEMC，有如下特点：  支持LPDDR，DDR2，DDR3  支持x8、x16 Memory Device  支持标准的AXI4总线协议（burst type不支持fixed）  一共三个AXI4 Host Port, 1个128bit,两个64bit  支持 AXI4 Read Reordering  支持 BANK Management  支持Low Power Mode，Self_refresh，Power down，Deep Power Down  支持Bypass DDRC、支持Bypass HMEMC  支持DDR3 Write Leveling 和DQS Gate Training  DDR3最快速率达800 Mbps PGL12G、PGL25G、PGL50G、PGL50H只能采用软核实现DDR memory的控制，有如 下特点：  支持DDR3  支持x8、x16 Memory Device  最大位宽支持16 bit  支持裁剪的AXI4总线协议  一个AXI4 128bit Host Port  支持Self_refresh，Power down  支持Bypass DDRC  支持DDR3 Write Leveling 和DQS Gate Training  DDR3最快速率达800 Mbps 1.3.6 ADC 每个ADC分辨率为10bit、采样率为1MSPS，有12个Channels，其中10个Analog Input与GPIO 复用，另外2个采用专用模拟输入引脚。12个Channels的扫描方式完全由FPGA灵活控制，用户 可以通过User Logic决定最终由几个Channels分享1MSPS的ADC采样率。 DS02001（v2.0） 第 13 / 47页 Logos系列FPGA器件数据手册 ADC提供对片上电压及温度的监测功能。可对VCC、VCCAUX、VDDM（内部LDO输出 电压）进行检测；详细特性参数见表 40。 1.3.7 时钟资源 Logos系列产品被划分为不同数量的区域，提供了丰富的片上时钟资源，包含PLL以及三 类时钟网络：全局时钟、区域时钟、I/O时钟。其中IO时钟相比其他时钟具有频率高、时钟偏 移小以及延时时间小的特点。时钟资源详见表 3。 表 3 Logos系列产品时钟资源 PGL50H PGL50G 6 30 16 4 4 PGL25G 特性 PGL12G PGL22G 区域数量 全局时钟数 每个区域支持全局时钟数 每个区域支持局域时钟数 IO BANK数 每个IO BANK支持IO时钟 数 总IO时钟数 PLL数量 4 20 16 4 4 2 6 20 12 4 6 2 4 20 16 4 4 4 8 4 12 6 16 4 BANK0/2 ： 4 BANK1/3 ： 6 20 5 Logos FPGA内嵌多个PLL，每个PLL多达5个时钟输出,支持频率综合、相位调整、动态配 置、支持源同步、零延时缓冲等模式，另外，PLL支持Power Down，如果在某一段时间内不使 用PLL，用户可以关闭PLL以达到降低功耗的目的。 为了提高时钟的性能，Logos FPGA还提供了CLK相关的特殊IO，包括四类：时钟输入管 脚、PLL参考时钟输入管脚、PLL反馈输入时钟管脚以及PLL时钟输出管脚。和普通IO相比， 使用这些时钟输入/输出管脚可以避免普通布线资源带来的干扰，从而得到较好的时钟性能。 不作为时钟输入/输出时，这些时钟管脚可作为普通IO使用。关于时钟具体使用详情见《Logos 系列FPGA时钟资源（Clock）用户指南》。 1.3.8 配置 配置（configuration）是对FPGA进行编程的过程。Logos FPGA使用SRAM单元存储配置数 据，每次上电后都需要重新配置；配置数据可以由芯片主动从外部flash获取，也可通过外部处 理器或控制器将配置数据下载到芯片中。 Logos FPGA支持多种配置模式，包括JTAG模式、SPI Master模式、SPI Slave模式、Parallel Slave模式、Serial Slave模式和主BPI模式。各个器件支持的配置模式如下表 4。 DS02001（v2.0） 第 14 / 47页 Logos系列FPGA器件数据手册 PGL12G 模式 JTAG ParallelSlave SerialSlave BPI Master PGL22GS PGL25G 位宽 PGL50H PGL50G 数据 LPG144 FBG256 FBG256 MBG324 LPG176 FBG256 FBG484 MBG324 MBG484 FBG484 MBG324 1 支持 支持 支持 支持 支持 支持 支持 1 不支持 支持 支持 支持 支持 支持 支持 2 不支持 支持 支持 支持 支持 支持 支持 4 不支持 支持 支持 支持 支持 支持 支持 8 不支持 支持 支持 支持 支持 不支持 不支持 1 支持 支持 支持 支持 不支持 不支持 不支持 8 支持 支持 支持 支持 不支持 支持 支持 16 支持 支持 支持 支持 不支持 支持 支持 32 支持 支持 不支持 支持 不支持 不支持 不支持 1 支持 支持 支持 支持 不支持 支持 支持 8（异步） 不支持 不支持 不支持 支持 不支持 支持 支持 16（异步） 不支持 不支持 不支持 支持 不支持 支持 支持 16（同步） 不支持 不支持 不支持 支持 不支持 不支持 不支持 SPIMaster SPI Slave 表 4 配置模式 PGL22G Logos FPGA的配置相关功能如下所述：  支持配置数据流压缩，可有效减小 bit 流的大小，节约存储空间和编程时间  支持通过 JTAG 接口、从并行接口进行 SEU 1bit 纠错和 2bit 检错  支持看门狗超时检测功能  在主 BPI/主 SPI 模式下，支持配置位流版本回退功能 为保护用户设计，Logos FPGA还提供UID功能。每一个FPGA器件都有一个与之对应的唯 一编号，该编号在器件出厂的时候已经唯一确定。用户可以通过UID接口和JTAG接口读取， 并且以自己特有的加密算法处理后将得到的结果并入编程数据流。每一次重载数据流后，FPGA 进入用户模式，用户逻辑都会先读取该UID以用户独特的加密算法处理后与之前编程数据流中 的结果相比对，若有不同，则FPGA无法正常工作。 DS02001（v2.0） 第 15 / 47页 Logos系列FPGA器件数据手册 Logos系列FPGA参考资料 1.3小节对Logos FPGA各模块以及时钟和配置系统做了简要描述，要了解相应模块的详细 信息，请查阅Logos FPGA相关的用户指南文档，见下表 5。 表 5 Logos系列FPGA用户指南文档 文档名称 文档编号 文档内容 UG020001 《Logos系列FPGA可配置逻辑模块（CLM）用户指南》 Logos系列FPGA可配置逻辑模块功能描述 UG020002 《Logos系列FPGA专用RAM模块（DRM）用户指南》 Logos系列FPGA专用RAM模块功能描述 UG020003 《Logos系列FPGA算术处理模块（APM）用户指南》 Logos系列FPGA算术处理模块功能描述 UG020004 《Logos系列FPGA时钟资源（Clock）用户指南》 UG020005 《Logos系列FPGA配置（configuration）用户指南》 UG020006 《Logos系列FPGA输入输出接口（IO）用户指南》 Logos系列FPGA输入输出接口功能描述 UG020009 《Logos系列FPGA模数转换模块（ADC）用户指南》 Logos系列FPGA模数转换器功能描述 UG020011 《Logos系列产品HMEMC应用实例用户指南》 Logos系列FPGA存储控制系统应用实例描述 Logos系列FPGA时钟资源，包括PLL的功能与用法描 述 Logos系列FPGA配置接口、配置模式、配置过程等的 描述 《UG020013_Logos系列FPGA高速串行收发器（HSST） UG020013 用户指南》 DS02001（v2.0） Logos系列FPGA高速串行收发器应用描述 第 16 / 47页 Logos系列FPGA器件数据手册 1.4 Logos系列FPGA订货信息 Logos系列FPGA产品型号的编号内容及意义如图1所示。 示例: PGL 22 G S - 6 I FBG 256 管脚数目 封装形式 产品系列： PGL-Logos系列 温度范围: 逻辑容量： 5: 低速 6: 中速 7: 高速 22-22K C = Commercial (Tj = 0 ℃ to +85℃ ) I = Industrial ( Tj = - 40 ℃ to +100℃) G: 不带HSST的通用型FPGA H: 带 HSST 高速串行接口的FPGA S: 带SDRAM的FPGA 图 1 Logos系列FPGA产品型号的编号内容及意义 产品质量等级说明如下表 6所示。 表 6 产品质量等级说明 速度等级和温度范围 产品系列 器件 Logos PGL12G PGL22G PGL25G PGL50G PGL50H DS02001（v2.0） Commercial（C） 0℃ to 85℃ -6C -6C -6C -6C -6C Industrial（I） -40℃ to 100℃ -6I -6I -6I -6I -6I 第 17 / 47页 Logos系列FPGA器件数据手册 工作条件 2 2.1 器件绝对极限电压 名称 VCC VCCAUX VCCAUX_A VCCIO VCCEFUSE VCCIOCFG VI 表 7 器件最大绝对电压值 描述 内核电源电压 辅助电源电压（给IOB、LDO等供电） 辅助电源电压（给ADC、POR、Bandgap等供电） BANK IO电源电压 Efuse编程电压 BANKCFG电源电压 直流输入电压 最小值 -0.16 -0.16 -0.16 -0.16 -0.16 -0.16 -0.16 最大值 1.32 3.63 3.63 3.63 3.63 3.63 3.63 单位 V V V V V V V 注：超过上述极限额定值可能导致器件永久性损坏。在额定值下操作不会损坏器件，但不表示器件在此极限值下 功能正常。器件长期在极限条件下工作，会严重影响器件的可靠性。 2.2 输入AC过冲极限值 输入PIN 过冲电压 规格 温度 OVERSHOOT 工业 100℃ UNDERSHOOT 工业 100℃ I/O输入电压， 相对于地 DS02001（v2.0） 条件 DC 55% 30% 17% 9.5% 5.5% 3.1% 1.7% 1.0% 0.5% 0.3% 0.2% 0.1% DC 72% 55% 40% 30% 22% 17% 12% 10% 8% 6% 4% 3% 极限值 4.02 4.07 4.12 4.17 4.22 4.27 4.32 4.37 4.42 4.47 4.52 4.57 4.62 -0.16 -0.21 -0.26 -0.31 -0.36 -0.41 -0.46 -0.51 -0.56 -0.61 -0.66 -0.71 -0.76 单位 V V V V V V V V V V V V V V V V V V V V V V V V V V 第 18 / 47页 Logos系列FPGA器件数据手册 2.3 器件推荐工作条件 表 8 PGL12G、PGL22G推荐工作条件 名称 描述 最小值 典型值 VCC 1.045 1.1 内核电源电压 VCCAUX 3.135 3.3 辅助电源电压（给IOB、LDO等 供电） VCCAUX_A 辅助电源电压（给ADC、POR、 3.135 3.3 Bandgap等供电） VCCIO 1.14 -BANK IO电源电压 VCCEFUSE Efuse编程电压 3.135 3.3 VCCIOCFG BANKCFG电源电压 1.425 -0 -TJ（商业级） 商业级芯片工作温度 -40 -TJ（工业级） 工业级芯片工作温度 最大值 1.155 3.465 单位 V V 3.465 V 3.465 3.465 3.465 85 100 V V V ℃ ℃ 最大值 1.26 3.465 单位 V V 3.465 85 100 V ℃ ℃ 最大值 1.26 3.465 单位 V V 3.465 85 100 V ℃ ℃ 注：推荐工作电压在典型工作电压偏离±5%范围内。 表 9 PGL25G、PGL50G推荐工作条件 最小值 典型值 1.14 1.2 内核电源电压 3.135 3.3 辅助电源电压，包含BANK配置 电压、Efuse编程电压等 VCCIO 1.14 -BANK IO电源电压 0 -TJ（商业级） 商业级芯片工作温度 -40 -TJ（工业级） 工业级芯片工作温度 名称 VCC VCCAUX 描述 注：推荐工作电压在典型工作电压偏离±5%范围内。 表 10 PGL50H推荐工作条件 最小值 典型值 1.14 1.2 内核电源电压 3.135 3.3 辅助电源电压，包含BANK配置 电压等 VCCIO 1.14 -BANK IO电源电压 0 -TJ（商业级） 商业级芯片工作温度 -40 -TJ（工业级） 工业级芯片工作温度 名称 VCC VCCAUX 描述 注：推荐工作电压在典型工作电压偏离±5%范围内。 2.4 ESD（HBM，CDM），Latch Up指标 表 11 ESD、Latch-Up指标 Human Body Model（HBM） Charge Device Model（CDM） ±2000V ±500V DS02001（v2.0） Latch-up ±100mA 第 19 / 47页 Logos系列FPGA器件数据手册 直流特性 3 3.1 Hot-Socketing直流特性 参数符号 IDK 参数描述 最大泄漏电流 表 12 热插拔直流特性 条件（clamp功能关闭） 最小值 –0.5V < VIN < VCCIOMAX 0V < VCC < VCC (max), 0V < VCCIO < VCCIO (max), 0V < VCCAUX < VCCAUX (max) 典型值 最大值 注释 - +/-1mA 每一个pad 注1：Vtp 为PMOS的阈值电压绝对值 LOGOS 系列器件支持热插拔二级。 DS02001（v2.0） 第 20 / 47页 Logos系列FPGA器件数据手册 3.2 IO输入输出直流特性 各单端IO电平标准输入输出电压范围如下表 13。 表 13 单端IO电平标准输入输出电压范围 VIL(V) VIH(V) VOL (V) VOH(V) 单端IO 最小值 最大值 最小值 最大值 最大值 最小值 LVTLL33 LVCMOS33 -0.3 0.8 2 3.465 0.4 VCCIO-0.4 LVCMOS25 -0.3 0.7 1.7 3.465 0.4 VCCIO-0.4 LVCMOS18 -0.3 0.35VCCIO 0.65VCCIO 3.465 0.4 VCCIO-0.4 LVCMOS15 -0.3 0.35VCCIO 0.65VCCIO 3.465 0.4 VCCIO_0.4 LVCMOS12 -0.3 0.35VCCIO 0.65VCCIO 3.465 0.4 VCCIO-0.4 -0.3 VREF -0.18 VREF +0.18 3.465 0.54 VCCIO-0.62 -0.3 VREF -0.18 VREF +0.18 3.465 0.35 VCCIO-0.43 -0.3 VREF -0.125 VREF +0.125 3.465 0. 4 VCCIO-0.4 -0.3 VREF -0.125 VREF +0.125 3.465 0.28 VCCIO-0.28 SSTL15_I SSTL15_I _DCI -0.3 VREF-0.1 VREF+0.1 3.465 0.31 VCCIO-0.31 SSTL15_II SSTL15_II_DCI -0.3 VREF-0.1 VREF+0.1 3.465 0.31 VCCIO-0.31 -0.3 VREF-0.1 VREF+0.1 3.465 0. 4 VCCIO-0.4 -0.3 VREF-0.1 VREF+0.1 3.465 0. 4 VCCIO-0.4 -0.3 VREF-0.1 VREF+0.1 3.465 0. 4 VCCIO-0.4 SSTL25_I SSTL25_II SSTL18_I SSTL18_II HSTL18_I HSTL18_II HSTL15_I HSTL15_I_DCI 注：仅PGL22G支持DCI DS02001（v2.0） 第 21 / 47页 Logos系列FPGA器件数据手册 各单端IO电平标准输出电流见下表。 单端IO LVTTL LVCMOS33 LVCMOS25 LVCMOS18 LVCMOS15 LVCMOS12 SSTL25_I SSTL25_II SSTL18_I SSTL18_II SSTL15_I SSTL15_I_DCI SSTL15_II SSTL15_II_DCI HSTL18_I HSTL18_II HSTL15_I HSTL15_I_DCI 表 14 单端IO电平标准输出电流 IOL(mA) IOH(mA) VREF(V) 4 -4 8 -8 12 -12 16 -16 24 -24 4 -4 8 -8 12 -12 16 -16 4 -4 8 -8 12 -12 4 -4 8 -8 2 -2 6 -6 0.45VCCIO 8.1 -8.1 0.5VCCIO 0.55VCCIO 0.45VCCIO 16.2 -16.2 0.5VCCIO 0.55VCCIO 0.45VCCIO 6.7 -6.7 0.5VCCIO 0.55VCCIO 0.45VCCIO 13.4 -13.4 0.5VCCIO 0.55VCCIO 0.45VCCIO 7.5 -7.5 0.5VCCIO 0.55VCCIO 0.45VCCIO 8.8 -8.8 0.5VCCIO 0.55VCCIO 0.45VCCIO 8 -8 0.5VCCIO 0.55VCCIO 0.45VCCIO 16 -16 0.5VCCIO 0.55VCCIO 0.45VCCIO 8 -8 0.5VCCIO 0.55VCCIO VTT(V) - 0.5VCCIO 0.5VCCIO 0.5VCCIO 0.5VCCIO 0.5VCCIO 0.5VCCIO 0.5VCCIO 0.5VCCIO 0.5VCCIO 注：仅PGL22G支持DCI，PGL22GS_LPG176 L0 BANK不支持用到VREF的所有电平标准。 DS02001（v2.0） 第 22 / 47页 Logos系列FPGA器件数据手册 表 15 输入IO电平标准的BANK支持说明 输入 器件 IO标准 PGL22G PGL12G PGL25G/PGL50G/ 模式 单端 差分 输出 PGL50H LVCMOS12 LVCMOS15 LVCMOS18 LVCMOS25 LVCMOS33 SSTL15_I SSTL15_II SSLT18_I SSTL18_II SSTL25_I SSTL25_II SSTL15_I_DCI SSTL15_II_DCI HSTL15_I_DCI LVPECL33 LVDS25 SLVS MINI-LVDS SUB-LVDS TMDS RSDS PPDS TMDS SSTL15D_I SSTL15D_II HSTL15D_I MIPI SSTL15D_I_DCI SSTL15D_II_DCI HSTL15D_I_DCI IO标准 BANKL0, BANKL1, BANKL2 BANKR0, BANKR1, BANKR2 BANKL0, BANKL1 BANKR0, BANKR1 BANK0, BANK2 BANK1, BANK3 支持 支持 支持 支持 支持 支持 支持 支持 不支持 不支持 不支持 不支持 支持 支持 支持 支持 支持 支持 支持 支持 不支持 不支持 不支持 不支持 表 16 输出IO电平标准的BANK支持说明 器件 PGL22G PGL12G 模式 单端 DS02001（v2.0） PGL25G/PGL50G /PGL50H LVCMOS12 LVCMOS15 LVCMOS18 LVCMOS25 LVCMOS33 SSTL15_I SSTL15_II SSLT18_I BANKL0, BANKL1, BANKL2 BANKR0, BANKR1, BANKR2 BANKL0, BANKL1 BANKR0, BANKR1 BANK0, BANK2 BANK1, BANK3 支持 支持 支持 支持 支持 支持 第 23 / 47页 Logos系列FPGA器件数据手册 SSTL18_II SSTL25_I SSTL25_II 差分 类差 分 SSTL15_I_DCI SSTL15_II_DCI HSTL15_I_DCI LVDS25 SLVS MINI-LVDS SUB-LVDS TMDS PPDS RSDS LVPECL33 支持 支持 不支持 不支持 不支持 不支持 支持 支持 不支持 支持 支持 不支持 支持 支持 支持 支持 支持 支持 表 17 双向IO电平标准的BANK支持说明 器件 双向 PGL22G 模式 单端 差分 类差 分 PGL12G IO标准 LVCMOS12 LVCMOS15 LVCMOS18 LVCMOS25 LVCMOS33 SSTL15_I SSTL15_II SSTL18_I SSTL18_II SSTL25_I SSTL25_II SSTL15_I_DCI SSTL15_II_DCI HSTL15_I_DCI LVDS25 MINI-LVDS SUB-LVDS SLVS TMDS SSTL15D_I SSTL15D_II HSTL15D_I SSTL18D_I PGL25G/PGL50G /PGL50H BANKL0, BANKL1, BANKL2 BANKR0, BANKR1, BANKR2 BANKL0, BANKL1 BANKR0, BANKR1 BANK0, BANK2 BANK1, BANK3 支持 支持 支持 支持 支持 支持 支持 支持 不支持 不支持 不支持 不支持 不支持 不支持 不支持 不支持 不支持 不支持 支持 支持 支持 支持 支持 支持 SSTL18D_II SSTL25D_I SSTL25D_II LVPECL33 PPDS RSDS DS02001（v2.0） 第 24 / 47页 Logos系列FPGA器件数据手册 SSTL15D_I_DCI SSTL15D_II_DCI HSTL15D_I_DCI 支持 支持 不支持 不支持 不支持 不支持 差分IO电平标准的主要电气特性参数定义如下图，输入输出电压范围如表 18和表 19所示。 VOD/VID VICM/VOCM 差分电气特性参数 表 18 差分输入标准的参数要求 VICM 标准 min 0.5 0.4 0.6 0.07 0.5 LVDS25 MINI-LVDS SUB-LVDS SLVS LVPECL33 输入共模电平 (V) typ 1.2 -0.9 --- min 0.1 0.2 0.08 0.08 0.3 表 19 差分输出标准的参数要求 VOCM 标准 LVDS25 MINI-LVDS SUBLVDS SLVS 4 max 1.9 1.9 1.2 0.3 1.9 VID 输入差模电平 (V) typ 0.35 0.4 0.1 --- max 0.5 0.6 0.2 0.46 1.1 VOD min 1 1 输出共模电平 (V) typ 1.25 1.2 max 1.4 1.4 min 0.25 0.3 输出差模电平(V) typ 0.35 -- max 0.45 0.6 0.8 0.9 1 0.1 0.15 0.2 0.15 0.2 0.25 0.14 0.2 0.27 交流特性 本章主要列出了Logos系列FPGA各逻辑单元在典型工作条件下的交流特性。 4.1 IO交流特性参数 IOB的开关特性如表 20所示。 I/O标准 DS02001（v2.0） 表 20 IOB的输入输出延时 TIOPI TIOOP -6 -6 TIOTP -6 单位 第 25 / 47页 Logos系列FPGA器件数据手册 LVTTL，4mA，Slow LVTTL，8mA，Slow LVTTL，12mA，Slow LVTTL，16mA，Slow LVTTL，24mA，Slow LVTTL，4mA，Fast LVTTL，8mA，Fast LVTTL，12mA，Fast LVTTL，16mA，Fast LVTTL，24mA，Fast LVCMOS33，4mA，Slow LVCMOS33，8mA，Slow LVCMOS33，12mA，Slow LVCMOS33，16mA，Slow LVCMOS33，24mA，Slow LVCMOS33，4mA，Fast LVCMOS33，8mA，Fast LVCMOS33，12mA，Fast LVCMOS33，16mA，Fast LVCMOS33，24mA，Fast LVCMOS25，4mA，Slow LVCMOS25，8mA，Slow LVCMOS25，12mA，Slow LVCMOS25，16mA，Slow LVCMOS25，4mA，Fast LVCMOS25，8mA，Fast LVCMOS25，12mA，Fast LVCMOS25，16mA，Fast LVCMOS18，4mA，Slow LVCMOS18，8mA，Slow LVCMOS18，12mA，Slow LVCMOS18，4mA，Fast LVCMOS18，8mA，Fast LVCMOS18，12mA，Fast LVCMOS15，4mA，Slow LVCMOS15，8mA，Slow LVCMOS15，4mA，Fast LVCMOS15，8mA，Fast I/O标准 LVCMOS12，2mA，Slow LVCMOS12，6mA，Slow LVCMOS12，2mA，Fast LVCMOS12，6mA，Fast SSTL25_I SSTL25_II SSTL18_I SSTL18_II SSTL15_I DS02001（v2.0） 1.50 2.86 1.50 2.76 1.50 2.66 1.50 2.56 1.50 2.46 1.50 2.80 1.50 2.70 1.50 2.60 1.50 2.50 1.50 2.40 1.50 2.86 1.50 2.76 1.50 2.66 1.50 2.56 1.50 2.46 1.50 2.80 1.50 2.70 1.50 2.60 1.50 2.50 1.50 2.40 1.80 2.96 1.80 2.86 1.80 2.76 1.80 2.66 1.80 2.90 1.80 2.80 1.80 2.70 1.80 2.60 2.90 3.26 2.90 3.06 2.90 2.86 2.90 3.20 2.90 3.00 2.90 2.80 3.60 3.36 3.60 3.16 3.60 3.30 3.60 3.10 续表 20 IOB的输入输出延时 TIOPI TIOOP -6 -6 6.40 4.46 6.40 3.66 6.40 4.40 6.40 3.60 1.20 2.80 1.20 2.80 1.30 3.00 1.30 3.00 1.60 3.00 2.86 2.76 2.66 2.56 2.46 2.80 2.70 2.60 2.50 2.40 2.86 2.76 2.66 2.56 2.46 2.80 2.70 2.60 2.50 2.40 2.96 2.86 2.76 2.66 2.90 2.80 2.70 2.60 3.26 3.06 2.86 3.20 3.00 2.80 3.36 3.16 3.30 3.10 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns TIOTP -6 4.46 3.66 4.40 3.60 2.80 2.80 3.00 3.00 3.00 单位 ns ns ns ns ns ns ns ns ns 第 26 / 47页 Logos系列FPGA器件数据手册 SSTL15_II SSTL135 HSTL18_I HSTL18_II HSTL15_I LVDS25 MINI_LVDS SUB_LVDS SLVS TMDS PPDS LVPECL RSDS BLVDS SSTL25D_I SSTL25D_II SSTL18D_I SSTL18D_II SSTL15D_I SSTL15D_II SSTL135D HSTL18D_I HSTL18D_II HSTL15D_I 1.60 1.80 1.30 1.30 1.60 1.20 1.20 1.20 1.20 1.20 1.20 1.20 1.20 1.20 1.20 1.20 1.30 1.30 1.60 1.60 2.00 1.30 1.30 1.60 3.00 3.30 3.00 3.00 3.00 2.40 2.40 2.40 2.40 2.40 2.40 2.40 2.40 2.40 2.80 2.80 3.00 3.00 3.00 3.00 3.30 3.00 3.00 3.00 3.00 3.30 3.00 3.00 3.00 2.40 2.40 2.40 2.40 2.40 2.40 2.40 2.40 2.40 2.80 2.80 3.00 3.00 3.00 3.00 3.30 3.00 3.00 3.00 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns TIOPI：从IOB Pad经过IBUF到达IOBUFFER的DIN的延时。 TIOOP：从IOBUFFER的DO经过OBUF到达IOB Pad的延时。 TIOTP：从IOBUFFER的TO经过OBUF到达IOB Pad的延时。 类别 TIOTPHZ 表 21 IOB三态使能时的输出开关特性 特性参数描述 速度等级 -6 T input to Pad high-impedance 2.7 单位 ns 注：TIOTPHZ参数为三态使能时，从IOBUFFER的TO经过OBUF到达IOB Pad的延时。 DS02001（v2.0） 第 27 / 47页 Logos系列FPGA器件数据手册 IOL的交流特性如表 22至表 24所示。 表 22 IOL寄存器交流参数 类别 Setup/Hold时间 CE -> CLK setup/hold LRS -> CLK setup/hold DIN -> CLK setup/hold IFF 数值 -6 单位 上升沿 下降沿 上升沿 下降沿 上升沿 下降沿 0.131/-0.044 0.064/-0.031 0.277/-0.099 0.218/-0.089 0.053/-0.012 -0.004/-0.003 ns ns ns ns ns ns 0 -> 1 1 -> 0 0.150 0.150 ns ns bypass 模式 0 -> 1 1 -> 0 0 -> 1 1 -> 0 0 -> 1 1 -> 0 0.237 0.233 0.359 0.377 0.539 0.539 ns ns ns ns ns ns Latch 模式 上升沿 下降沿 上升沿 下降沿 上升沿 下降沿 0.143/-0.046 0.074/-0.032 0.169/-0.058 0.123/-0.052 0.122/-0.058 0.074/-0.053 ns ns ns ns ns ns 0 -> 1 1 -> 0 0 -> 1 1 -> 0 0 -> 1 1 -> 0 0.362 0.369 0.361 0.370 0.557 0.557 ns ns ns ns ns ns 交流特性参数描述 组合逻辑延时 DIN -> RX_DATA_DD Sequential Delays时序延时 DIN -> RX_DATA CLK -> Q输出 LRS -> Q输出 Setup/Hold时间 TX_DATA -> CLK setup/hold CE -> CLK setup/hold TS_CTRL -> CLK setup/hold OFF/TSFF Sequential Delays时序延时 TX_DATA -> DO CLK -> OFF的Q/TSFF的Q LRS -> OFF的Q输出/TSFF的Q输出 备注 Latch 模式 注：上表数据以PDS的时序报告为准 表 23 输入Deserializer开关参数 特性参数描述 类别 信号Setup/Hold时间 PADI -> RCLK IGDDR Sequential Delays时序延时 RCLK -> Q端 RCLK的最大频率 速度等级 -6 单位 上升沿 下降沿 -0.001/0.022 0.010/0.014 ns ns 上升沿 下降沿 0.259 0.263 266 ns ns MHz 注：上表数据以PDS的时序报告为准 DS02001（v2.0） 第 28 / 47页 Logos系列FPGA器件数据手册 表 24 输出Serializer开关参数 特性参数描述 类别 信号Setup/Hold时间 D -> RCLK T -> RCLK OGDDR Sequential Delays时序延时 RCLK -> PADO端/PADT端 RCLK的最大频率 速度等级 -6 单位 上升沿 下降沿 上升沿 下降沿 0.209/-0.095 0.181/-0.036 0.221/-0.097 0.183/-0.036 ns ns ns ns 上升沿 下降沿 0.633 0.682 266 ns ns MHz 注：上表数据以PDS的时序报告为准 DS02001（v2.0） 第 29 / 47页 Logos系列FPGA器件数据手册 4.2 CLM交流特性参数 表 25 CLM模块交流特性 NO. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 参数描述 逻辑延时 LUT5 输入 Ax/Bx/Cx/Dx 到 Y0/Y1/Y2/Y3 delay LUT5 输入 Ax/Bx/Cx/Dx 以及 M0/M1 到 Y6AB/Y6CD 的 delay LUT5 输入 Ax/Bx/Cx/Dx 以及 M0/M1/M2 到 Y1(LUT7)的 delay LUT5 输入 Ax/Bx/Cx/Dx 以及 M0/M1/M2/M3 到 Y3(LUT8)的 delay LUT input Ax 到 cout 的 delay LUT input Bx 到 cout 的 delay LUT input Cx 到 cout 的 delay LUT input Dx 到 cout 的 delay CIN 输入到 cout 的 delay CIN 输入到 Y0/Y1/Y2/Y3 的 delay 时序参数 CLK 输入相对于 Q0/Q1/Q2/Q3 的 TCO CLK 输入相对于 Y0(QP0)/Y2(QP1)的 TCO Ax/Bx/Cx/Dx 相对于 DFF 的 setup/hold M 相对于 DFF 的 setup/hold CE 相对于 DFF 的 setup/hold RS 相对于 DFF 的 setup/hold CIN 相对于 DFF 的 setup/hold SHIFTIN 相对于 DFF 的 setup/hold RS 的最小脉冲宽度 分布式 RAM 时序参数 CLK -> Y0/Y1/Y2/Y3 mem read delay CLK -> RS (as WE) timing check, setup/hold CLK -> M0/M1/M2/M3 address timing check, setup/hold CLK -> AD/BD/CD/DD data timing check, setup/hold DS02001（v2.0） 数值 -6 属性 单位 0.513 0.39 0.54 0.585 最大 最大 最大 最大 ns ns ns ns 0.37 0.387 0.436 0.431 0.201 0.277 最大 最大 最大 最大 最大 最大 ns ns ns ns ns ns 0.261 0.325 0.049/-0.026 0.025/-0.003 0.185/-0.162 0.185/-0.162 0.0263/-0.004 0.185/-0.162 0.9 最大 最大 最小 最小 最小 最小 最小 最小 最小 ns ns ns ns ns ns ns ns ns 0.72 0.185/-0.162 -0.208/0.232 -0.208/0.232 最大 最小 最小 最小 ns ns ns ns 第 30 / 47页 Logos系列FPGA器件数据手册 4.3 DRM交流特性参数 表 26 DRM模块交流特性 类别 Tco_9k Tco_9k_reg 交流特性参数描述 CLKA/CLKB->QA/QB (输出寄存器不使能，9K模式) CLKA/CLKB->QA/QB (输出寄存器使能，9K模式) 数值 -6 属性 单位 3.550 最大 ns 0.957 最大 ns Tco_18k CLKA/CLKB->QA/QB (输出寄存器不使能，18K模式&FIFO模式) 3.580 最大 ns Tco_18k_reg CLKA/CLKB->QA/QB (输出寄存器使能，18K模式&FIFO模式) 0.990 最大 ns 1.260 最大 ns 1.170 最大 ns -0.130/0.184 最小 ns -0.096/0.149 最小 ns 0.070/-0.018 最小 ns 0.028/-0.026 最小 ns -0.031/0.085 最小 ns -0.040/0.086 最小 ns 0.022/0.023 最小 ns -0.196/0.250 最小 ns -0.103/0.157 最小 ns 0.061/-0.010 最小 ns 0.040/0.013 最小 ns 0.042/0.012 最小 ns -0.056/0.092 最小 ns 0.038/0.008 最小 ns 0.083/-0.037 最小 ns 0.058/-0.013 最小 ns 最小 最小 最小 ns ns ns CLKA->FULL(ALMOST_FULL) Flag CLKB->EMPTY(ALMOST_EMPTY) Tco_flag_empty Flag 地址输入Setup/Hold time Tsu_9k_ad/ Thd_9k_ad （9K模式） 数据输入Setup/Hold time Tsu_9k_d/ Thd_9k_d （9K模式） CE输入Setup/Hold time Tsu_9k_ce/ Thd_9k_ce （9K模式） WE输入Setup/Hold time Tsu_9k_we/ Thd_9k_we （9K模式） BE输入Setup/Hold time Tsu_9k_be/ Thd_9k_be （9K模式） OCE输入Setup/Hold time Tsu_9k_oe/ Thd_9k_oe （9K模式） 同步复位输入Setup/Hold time Tsu_9k_rst/ Thd_9k_rst （9K模式） 地址输入Setup/Hold time Tsu_18k_ad/ Thd_18k_ad （18k模式） 数据输入Setup/Hold time Tsu_18k_d/ Thd_18k_d （18k模式） CE输入Setup/Hold time Tsu_18k_ce/ Thd_18k_ce （18k模式） WE输入Setup/Hold time Tsu_18k_we/ Thd_18k_we （18k模式） BE输入Setup/Hold time Tsu_18k_be/ Thd_18k_be （18k模式） OCE输入Setup/Hold time Tsu_18k_oe/ Thd_18k_oe （18k模式） 同步复位输入Setup/Hold time Tsu_18k_rst/ Thd_18k_rst （18k模式） Tsu_fifo_wctl/ WREOP(WRERR)输入 Thd_fifo_wctl Setup/Hold time Tsu_fifo_rctl/ RDNAK输入 Thd_fifo_rctl Setup/Hold time Tmpw_norm CLKA/CLKB MPW（NW/TW） Tmpw_rbw CLKA/CLKB MPW（RBW） Tmpw_fifo CLKA/CLKB MPW（FIFO） 注：上表数据以PDS的时序报告为准 Tco_flag_full DS02001（v2.0） 1.643 2.350 1.766 第 31 / 47页 Logos系列FPGA器件数据手册 4.4 APM交流特性参数 表 27 APM模块交流特性 PreMultiplier 交流特性参数描述 adder 数据/控制Pin到输入register clk的setup和hold时间 Yes NA Z -> preadd unit register CLK setup/hold Yes NA X -> preadd unit register CLK setup/hold NA NA Z-> input unit register CLK setup/hold NA NA X-> input unit register CLK setup/hold NA NA Y-> input unit register CLK setup/hold NA MODEX-> preadd unit register CLK Yes Postadder 数值 -6 单位 NA NA NA NA NA NA 2.638/-0.712 2.604/-0.526 0.850/-0.088 0.871/-0.99 0.876/-0.086 1.422/-0.368 ns ns ns ns ns ns setup/hold 数据Pin到pipeline register clk的setup和hold时间 Y-> Multiplier unit register CLK setup/hold NA X-> Multiplier unit register CLK setup/hold Yes Yes Yes No No 1.911/-0.381 2.415 / -0.593 ns ns X-> Multiplier unit register CLK setup/hold Yes No 1.924 / -0.443 ns Yes No 2.451/-0.660 ns Yes Yes Yes Yes NA NA Yes Yes Yes Yes Yes Yes 2.606/-0.681 2.643/-0.701 3.129/-0.840 3.165/-0.931 2.713/-0.415 2.200/-0.226 ns ns ns ns ns ns NA NA Yes No NA NA Yes No NA Yes Yes Yes 0.884 0.881 2.559 1.728 ns ns ns ns NA NA No Yes Yes Yes NA Yes Yes Yes Yes Yes Yes NA NO Yes No NO Yes Yes Yes 2.474 3.068 2.094 2.474 3.068 3.068 2.107 ns ns ns ns ns ns ns No Z-> Multiplier unit register CLK setup/hold Yes 数据/控制Pin到输出register clk的setup和hold时间 Y-> postadd unit register CLK setup/hold NA X-> postadd unit register CLK setup/hold NO X-> postadd unit register CLK setup/hold Yes Z-> postadd unit register CLK setup/hold Yes Z-> postadd unit register CLK setup/hold NA CPI -> postadd unit register CLK setup/hold NA 从各级register clk到APM输出Pin时间 postadd unit register CLK ->P output Multiplier unit register CLK -> Poutput pretadd unit register CLK -> DPO output Z input unit register CLK -> DPO output 从数据/控制Pin到APM输出Pin组合逻辑延时 Y-> Poutput Y->P output X ->P output X ->P output X -> Poutput Z -> P output CPI -> P output 注：上表数据以PDS的时序报告为准 DS02001（v2.0） 第 32 / 47页 Logos系列FPGA器件数据手册 4.5 PLL交流特性参数 参数 Fin tRST_PLL Fpfd Fsw Fout Fvco tfpa tOPW tOPJIT tOPJIT_cyc tLOCK tIPJIT_cyc IN DUTY CYCLE OUT DUTY CYCLE 4.6 表 28 PLL交流特性 描述 最小值 5 PLL输入参考频率 0.3 PLL初始化高电平复位信号宽度 5 PFD输入频率 输入时钟自动切换功能支持时，PLL输入参 考时钟支持的频率 1.172 PLL输出时钟频率 600 VCO工作范围 精调相位误差 (CLKOUT1 所有设置) -50 输出时钟宽度（高或低） 0.8 典型值 最大值 625 0 40% 输出时钟占空比(CLKOUT1, at 50% 设置) 45% 320 MHz 625 1250 MHz MHz 50 ps ns 输出时钟 period jitter fOUT>= 100MHz) 输出时钟 period jitter (fOUT< 100MHz) 输出时钟 cycle-to-cycle jitter (fOUT>=100MHz) 输出时钟 cycle-to-cycle jitter (fOUT< 100MHz) Lock time(5 – 320 MHz) 输入时钟要求 输入时钟 cycle-to-cycle jitter (fPFD>=100MHz) 输入时钟 cycle-to-cycle jitter (fPFD=1V时） Integeral Nonlinear Signal to Noise Ratio（bipolar 全 差分模式） Sample Rate Channel Voltage Reference Offset Error Gain Error DNL INL SNR Temperature Measurement 温度检测 表 40 ADC硬核特性 最小值 典型值 2.97 0.99 3.3 1.1 1.5 10 1 最大值 单位 3.63 1.21 V V mA bit MSPS MSPS 0.015 12 2.5 V ±4 LSB ±0. 3 %FS ±1 LSB ±3 LSB 52 dB -40~85℃: ±4； 85~105℃: ±6； 105~125℃： ±8； ℃ 注：ADC的1.1V数字电源消耗较少电流 DS02001（v2.0） 第 39 / 47页 Logos系列FPGA器件数据手册 7 器件静态电流 表 41 静态电流 名称 描述 器件 Ivcc 速度等级 -6 单位 PGL12G PGL22G PGL25G PGL50G PGL50H PGL12G PGL22G PGL25G PGL50G PGL50H PGL12G PGL22G PGL12G PGL22G PGL25G PGL50G PGL50H 13 mA 19 mA 28 mA 内核供电静态电流 45 mA 48 mA Ivccio 3 mA 3 mA 3 mA BANK电压静态电流 3 mA 3 mA Ivccaux_a 2 mA 辅助电压VCCAUX_A静态电流 2 mA Ivccaux 11 mA 32 mA 辅助电压VCCAUX（3.3V）静态 9 mA 电流 8 mA 8 mA 注：1、以上静态电流值为常压，Tj=25℃下测试所得，对于100℃可以采用分析工具 PPP 和 PPC来评估， 对于PGL12G、PGL22G内核电压采用1.1V,PGL25G内核采用1.2V。 2、以上数据是在空白器件，没有输出电流负载，没有上拉内部电阻，所有的I/O处于三态时测试所得 8 高速串行收发器（HSSTLP）特性 本章主要介绍Logos系列FPGA的HSSTLP硬核的特性，主要包括绝对极限额定电压/电流、 推荐工作条件、AC/DC特性以及支持典型协议工作模式下的特性。 8.1 HSSTLP硬核绝对极限电压 表 42 HSSTLP绝对极限电压 名称 最小值 最大值 单位 说明 VCCA_LANE –0.5 1.32 V HSST模拟电源1.2V电压 VCCA_PLL_0 –0.5 1.32 V HSST PLL模拟电源1.2V电压 VCCA_PLL_1 –0.5 1.32 V HSST PLL模拟电源1.2V电压 注：超过上述极限额定值可能导致器件永久性损坏。 DS02001（v2.0） 第 40 / 47页 Logos系列FPGA器件数据手册 8.2 HSSTLP硬核推荐工作条件 下表列出Logos系列FPGA的HSSTLP硬核推荐工作电压。 表 43 HSSTLP硬核推荐工作条件 名称 最小值 典型值 最大值 单位 说明 电压值 VCCA_LANE VCCA_PLL_0 VCCA_PLL_0 DS02001（v2.0） 1.14 1.2 1.26 V 1.14 1.2 1.26 V 1.14 1.2 1.26 V HSST模拟电源1.2V电压 HSST PLL模拟电源1.2V电压 HSST PLL模拟电源1.2V电压 第 41 / 47页 Logos系列FPGA器件数据手册 8.3 HSSTLP硬核DC直流特性参数 名称 HSST_VDINPP HSST_VDIN HSST_VINCM HSST_VDOUTPP 最小 150 0 - - VCCA_LA NE mV 3/4 VCCA_LANE - mV - - 800 HSST_VOUTCMDC VCCA_LANE–HSST_VDOUTPP /4 HSST_VOUTCMAC HSST_RDIN HSST_RDOUT HSST_TXSKEW HSST_CDEXT - HSST_VRCLKPP HSST_RRCLK HSST_CRCLKEXT 400 - 8.4 表 44 HSSTLP硬核DC直流特性 典型 最大 单位 条件 输入和输出信号DC直流特性 1000 mV 外部AC交流耦合 - mV mV 1/2 VCCA_LANE mV 100 Ω 100 Ω 14 ps 100 nF 参考时钟输入DC直流特性 2000 mV 100 Ω 100 nF 直流耦合, VCCA_LANE =1.2V 直流耦合, VCCA_LANE =1.2V 摆幅设置最大 说明 差分输入峰峰电 压 输入绝对电压值 共模输入电压值 差分输出峰峰电 压 DC共模输出电压，是发送端悬空的情 况 共模输出电压值:外部AC交流耦合 差分输入阻值 差分输出阻值 Tx输出的P端和N端skew 推荐外部AC交流耦合电容值 差分输入峰峰电压 差分输入阻值 推荐外部AC交流耦合电容值 高速串行收发器HSSTLP的AC交流特性 HSSTLP硬核的的AC交流特性如表45至表50所示。 表 45 HSST硬核性能参数 等级 名称 单位 说明 6.375 Gbps HSST最大的数据速率 0.6 Gbps HSST最小的数据速率 3.1875 GHz HSST PLL的最大频率 2.125 GHz HSST PLL的最小频率 -6 HSST_Fmax HSST_Fmin HSST_Fpllmax HSST_Fpllmin DS02001（v2.0） 页 第 42 / 47 Logos系列FPGA器件数据手册 HSSTLP参考时钟开关特性如下表所示。 表 46 HSSTLP硬核参考时钟开关特性 数值 名称 最小 单位 典型值 条件 说明 最大 参考时钟频率范围 85 - 312.5 MHz HSST_TRCLK - 200 - ps 20%-80% 参考时钟上升时间 HSST_TFCLK - 200 - ps 80%-20% 参考时钟下降时间 HSST_TRATIO 45 50 55 % PLL 参考时钟占空比 HSST_FREFCLK 名称 HSST_TPLLLOCK 最小 表 47 HSSTLP硬核PLL/Lock锁定时间特性 数值 单位 条件 典型值 最大 - - 1.5 说明 ms PLL锁定时间,从复位 释放到锁定的时间 PLL 锁到参考时钟后， HSST_TCDRLOCK 到切换到有外部输入 - 60,000 2,500,000 UI 数据后，CDR 锁定的 CDR锁定时间 时间 HSST硬核用户时钟开关特性如下表所示 表 48 HSSTLP硬核用户时钟开关特性 频率 名称 单位 说明 数据接口时钟开关特性 HSST_FT2C 160 MHz P_CLK2CORE_TX的最大频率 HSST_FR2C 160 MHz P_CLK2CORE_RX的最大频率 HSST_FTFC 160 MHz P_TX_CLK_FR_CORE的最大频率 HSST_FRFC 160 MHz P_RX_CLK_FR_CORE的最大频率 APB 动态配置接口时钟开关特性 HSST_FAPB 100 MHz APB CLK 最大频率 HSST硬核Transmitter发送侧开关特性如下表所示。 DS02001（v2.0） 第 43 / 47页 Logos系列FPGA器件数据手册 名称 表 49 HSSTLP硬核Transmitter发送侧开关特性 最小 典型 最大 单位 条件 说明 HSST_TTXR - 100 - ps 20%-80% TX 上升时间 HSST_TTXF - 100 - ps 80%-20% TX 下降时间 HSST_TCHSKEW - - 500 ps - TX 通道间 skew HSST_VTXIDLEAMP - - 30 mV - Electrical idle 幅值 HSST_VTXIDLETIME - - 150 ns - Electrical idle 过渡时间 HSST_TJ0.6G - - 0.1 UI HSST_DJ0.6G - - 0.05 UI HSST_TJ1.25G - - 0.1 UI Total Jitter 0.6Gbps Deterministic Jitter Total Jitter 1.25Gbps HSST_DJ1.25G - - 0.05 UI Deterministic Jitter HSST_TJ2.5G - - 0.2 UI Total Jitter HSST_DJ2.5G - - 0.08 UI Deterministic Jitter HSST_TJ3.125G - - 0.2 UI Total Jitter HSST_DJ3.125G - - 0.08 UI Deterministic Jitter HSST_TJ5.0G - - 0.3 UI Total Jitter HSST_DJ5.0G - - 0.1 UI Deterministic Jitter HSST_TJ6.375G - - 0.4 UI Total Jitter HSST_DJ6.375G - - 0.15 UI 2.5Gbps 3.125Gbps 5.0Gbps 6.375Gbps Deterministic Jitter HSST硬核Receiver接收侧开关特性如下表所示。 名称 HSST_TRXIDLETIME 表 50 HSSTLP硬核Receiver接收侧开关特性 最小 典型 最大 单位 - 34 ns 说明 HSST_RXVPPOOB 60 - 150 mV RXELECIDLE状态到LOS信号响应的时 间 OOB检测门限峰峰值 HSST_RXTRACK -5000 - 0 ppm 接收端扩频跟随，调制频率33kHz HSST_RXLENGTH - - 150 UI -1500 - 1500 ppm HSST_RXTOLERANCE 支持RX连续长0或长1的长度 数据/参考时钟的频偏容限 正弦抖动容限 HSST_SJ_0.6 TBD - - UI 正弦抖动(1)，0.6Gbps HSST_SJ_1.25 0.42 - - UI 正弦抖动(1)，1.25Gbps HSST_SJ_2.5 0.42 - - UI 正弦抖动(1)，2.5Gbps HSST_SJ_3.125 0.4 - - UI 正弦抖动(1)，3.125Gbps DS02001（v2.0） 页 第 44 / 47 Logos系列FPGA器件数据手册 HSST_SJ_5.0 0.4 - - UI 正弦抖动(1)，5.0Gbps HSST_SJ_6.375 0.3 - - UI 正弦抖动(1)，6.375Gbps 注：1.注入的正弦抖动的频率为10MHz 9 PCIe硬核特性 表 51 PCIe性能参数 名称 Fpclk Fpclk_div2 DS02001（v2.0） 数值 单位 说明 250 125 MHz MHz PCIe 内核最大时钟频率 用户接口最大时钟频率 第 45 / 47页 Logos系列FPGA器件数据手册 使用操作规程及注意事项 器件必须采取防静电措施进行操作。取用芯片时应佩戴防静电手套，防止人体电荷对芯片 的静电冲击，损坏芯片。将芯片插入电路板上的底座时以及将芯片从电路板上的底座取出时， 应注意施力方向以确保芯片管脚均匀受力。不要因为用力过猛，损坏芯片管脚，导致无法使用。 推荐下列操作措施： a) 器件应在防静电的工作台上操作，或带指套操作； b) 试验设备和器具应接地； c) 不能触摸器件引线； d) 器件应存放在导电材料制成的容器中； e) 生产、测试、使用以及转运过程中应避免使用引起静电的塑料、橡胶或丝织物； f) 相对湿度尽可能保持在50%±30%以上。 10 运输与储存 建议芯片存储环境是：温度为20℃—35℃，相对湿度50%±20%。 使用指定的防潮防静电袋子（MBB）密封，且袋子中置有干燥剂和温度指示卡；在运输过 程中，确保芯片不要与外物发生碰撞。 11 开箱与检查 开箱使用芯片时，请注意观察芯片管壳上的产品标识。确定产品标识清晰，无污迹，无擦 痕。同时，注意检查芯片管壳及引脚。确定管壳无损坏，无伤痕，管脚整齐，无缺失，无变形。 12 质量保障与售后服务 深圳市紫光同创电子有限公司,系紫光集团下属子公司，专业从事可编程逻辑器件(FPGA、 CPLD等)研发与生产销售，是中国FPGA领先厂商，致力于为客户提供完善的、具有自主知识产 权的可编程逻辑器件平台和系统解决方案，是紫光集团“芯云战略”中“芯”的重要组成之一。 紫光同创注册资本3亿元，是国家高新技术企业，产品市场覆盖通信网络、工业控制、视 频监控、消费电子等领域。 紫光同创立足中国大陆，总部设在深圳，拥有上海、北京等分公司，公司人数超过400人， 研发人员占比超过85%，拥有专利近200项、发明及软著专利占比约85%。公司汇聚全球专家人 才资源，打造FPGA优良生态圈环境。 DS02001（v2.0） 第 46 / 47页 Logos系列FPGA器件数据手册 13 联系我们 公司名称：深圳市紫光同创电子有限公司 官网Web Site：：http://www.pangomicro.com 公司地址：深圳市南山区高新技术产业园高新南一道15号 电话Tel：86-755-66886188 传真Fax：86-755-86363368 邮编Zip：518057 电子邮件Email：market@pangomicro.com DS02001（v2.0） 第 47 / 47页