Si512

Si512 Si512 NFC 前端芯片 1. 介绍 Si512 是一款高度集成的 NFC 前端，支持 13.56MHz 下的多种主动/被动模 式非接触式通信方法和协议，支持自动载波侦测功能（ACD）。 Si512 前端有 5 种工作模式： ·读写器模式，支持 ISO 14443A 和 Felica ·读写器模式，支持 ISO 14443B ·卡模拟模式，支持 ISO 14443A 和 Felica ·NFCIP-1 模式 ·ACD 模式，以极低功耗实现自动的 13.56MHz 射频卡和射频场的检测 Si512 的内部发射机部分可以驱动读卡器天线，无需其他电路即可与支持 ISO 14443A 的卡和收发机进行通信。为了处理来自 ISO 14443A 卡和收发机的信 号，接收机部分则实现了高效的解调解码电路。芯片的数字部分可以完整地处理 ISO 14443A 帧及其错误检测（奇偶校验和 CRC）。 Si512 读卡器模式下支持全层 ISO 14443B 协议，提供了晶振、线圈等附加组 件，可以实现 ISO 14443-4 和 ISO 14443B 防冲突标准。 Si512 读卡器模式下支持 Felica 通信方式，为了处理 Felica 信号，其接收机 部分实现了高效的解调解码电路。芯片的数字部分可以处理 Felica 帧及其错误检 测（CRC）。Si512 支持 Felica 更高速的通信，双向数据传输速率高达 424kbits/s。 卡 模 拟 模式 下 ， Si512 可 以 驱动 天 线 ，无 需 其 他 外 围 电 路， 可 以 模式 ISO14443A 或者 Felica 卡的响应读卡器命令。Si512 的数字部分可以产生负载调 制信号，通过外部电路将响应送回读卡器。 NFCIP-1 模式下，Si512 可以直接与支持 NFCIP-1 的设备进行通信。NFCIP1 模式提供了符合 Ecma 340 和 ISO 18092 标准的通信模式，数据传输速率最高 可达 424kbits/s。芯片的数字部分可以完整地处理 NFCIP-1 帧及其错误检测。 ACD 模式下，芯片大部分时间处于休眠状态，由 3K RC 定时唤醒，以极低 功耗侦测 13.56MHz 的射频场和射频卡，检测到场或卡自动产生中断唤醒 MCU。 侦测场和卡的功能可以单独使能。在典型的 500ms 轮询周期下，电流约为 7.8uA。 整个 ACD 过程不需要 MCU 干预。 芯片实现了多种主机接口： 1 / 126 Rev 2.17 2023/11/13 Si512 ·SPI 接口 ·串行 UART（类似 RS232，电平取决于提供的管脚电压） ·I2C 接口 ·8-bit 并行接口 2 / 126 Rev 2.17 2023/11/13 Si512 目录 1. 目录 2. 3. 4. 5. 6. 介绍........................................................................................................... 1 3 产品特性................................................................................................... 8 主要参数指标......................................................................................... 10 芯片框图................................................................................................. 11 管脚定义................................................................................................. 13 功能描述................................................................................................. 16 6.1 ISO 14443A 读卡器功能 ...................................................................... 16 6.2 ISO/IEC 14443B 读卡器功能 ............................................................... 17 6.3 Felica 读卡器功能 ................................................................................. 18 6.3.1 Felica 帧和编码 .......................................................................... 19 6.4 NFCIP-1 模式功能 ................................................................................ 19 6.4.1 主动通信模式............................................................................ 20 6.4.2 被动通信模式............................................................................ 20 6.4.3 NFCIP-1 数据编码和帧 ............................................................. 21 6.4.4 NFCIP-1 协议支持 ..................................................................... 21 6.4.5 Felica 卡模拟模式功能 .............................................................. 22 6.5 Auto Low Power Polling Loop .............................................................. 22 6.5.1 RF 参考值自动获取方法........................................................... 24 6.5.2 检波电路.................................................................................... 24 6.5.3 晶振监测.................................................................................... 24 6.5.4 3K RC ......................................................................................... 25 6.5.5 ARI .............................................................................................. 25 7. 6.5.6 ACD 配置监测 ........................................................................... 25 寄存器映射............................................................................................. 26 7.1 寄存器集概述........................................................................................ 26 7.2 PAGE0：命令和状态 ........................................................................... 29 7.2.1 PageReg ...................................................................................... 29 7.2.2 CommandReg ............................................................................. 30 7.2.3 ComlEnReg ................................................................................. 31 7.2.4 DivlEnReg................................................................................... 32 7.2.5 ComIrqReg.................................................................................. 32 7.2.6 DivIrqReg ................................................................................... 33 3 / 126 Rev 2.17 2023/11/13 Si512 7.2.7 ErrorReg...................................................................................... 34 7.2.8 Status1Reg .................................................................................. 36 7.2.9 Status2Reg .................................................................................. 37 7.2.10 FIFODataReg ............................................................................ 38 7.2.11 FIFOLevelReg .......................................................................... 38 7.2.12 WaterLevelReg.......................................................................... 39 7.2.13 ControlReg ................................................................................ 39 7.2.14 BitFramingReg .......................................................................... 40 7.2.15 CollReg ..................................................................................... 41 7.2.16 PollReg...................................................................................... 42 7.3 PAGE1：通信 ....................................................................................... 47 7.3.1 PageReg ...................................................................................... 47 7.3.2 ModeReg ..................................................................................... 47 7.3.3 TxModeReg ................................................................................ 48 7.3.4 RxModeReg ................................................................................ 50 7.3.5 TxControlReg ............................................................................. 51 7.3.6 TxAutoReg .................................................................................. 52 7.3.7 TxSelReg..................................................................................... 53 7.3.8 RxSelReg .................................................................................... 54 7.3.9 RxThresholdReg ......................................................................... 55 7.3.10 DemodReg ................................................................................ 55 7.3.11 FelNFC1Reg ............................................................................. 56 7.3.12 FelNFC2Reg ............................................................................. 57 7.3.13 MifNFCReg .............................................................................. 58 7.3.14 ManualRCVReg ........................................................................ 58 7.3.15 TypeBReg.................................................................................. 59 7.3.16 SerialSpeedReg ......................................................................... 61 7.4 PAGE2：配置 ....................................................................................... 62 7.4.1 PageReg ...................................................................................... 62 7.4.2/3 CRCResultReg ......................................................................... 62 7.4.4 GsNOffReg ................................................................................. 63 7.4.5 ModWidthReg ............................................................................. 64 7.4.6 TxBitPhaseReg ........................................................................... 65 4 / 126 Rev 2.17 2023/11/13 Si512 7.4.7 RFCfgReg ................................................................................... 65 7.4.8 GsNOnReg .................................................................................. 66 7.4.9 CWGsPReg ................................................................................. 66 7.4.10 ModGsPReg .............................................................................. 67 7.4.11/12 TModeReg，TPrescalerReg ................................................ 68 7.4.13/14 TReloadReg ......................................................................... 69 7.4.15/16 TCounterValReg .................................................................. 70 7.5 PAGE3：测试 ....................................................................................... 71 7.5.1 PageReg ...................................................................................... 71 7.5.2 TestSel1Reg ................................................................................ 72 7.5.3 TestSel2Reg ................................................................................ 72 7.5.4 TestPinEnReg .............................................................................. 73 7.5.5 TestPinValueReg ......................................................................... 74 7.5.6 TestBusReg ................................................................................. 74 7.5.7 AutoTestReg ................................................................................ 75 7.5.8 VersionReg .................................................................................. 76 7.5.9 AnalogTestReg ............................................................................ 76 7.5.10 TestDAC1Reg ........................................................................... 78 7.5.11 TestDAC2Reg ........................................................................... 78 7.5.12 TestADCReg ............................................................................. 79 7.5.13 RFTReg ..................................................................................... 79 8. 7.5.14 PollLPReg ................................................................................. 80 数字接口................................................................................................. 82 8.1 微控制器接口自动检测........................................................................ 82 8.2 SPI .......................................................................................................... 82 8.2.1 SPI 读数据 .................................................................................. 83 8.2.2 SPI 写数据 .................................................................................. 83 8.2.3 SPI 地址字节 .............................................................................. 84 8.3 UART ..................................................................................................... 84 8.3.1 与主机的连接............................................................................. 84 8.3.2 可选的传输速率........................................................................ 84 8.3.3 UART 帧格式 ............................................................................. 86 8.4 I2C.......................................................................................................... 87 5 / 126 Rev 2.17 2023/11/13 Si512 8.4.1 数据有效性................................................................................. 88 8.4.2 起始和停止条件........................................................................ 88 8.4.3 字节格式.................................................................................... 89 8.4.4 应答............................................................................................ 89 8.4.5 7 位寻址...................................................................................... 90 8.4.6 寄存器写访问............................................................................ 91 8.4.7 寄存器读访问............................................................................. 91 8.4.8 高速模式.................................................................................... 92 8.4.9 高速传输.................................................................................... 92 8.4.10 高速模式下的串行数据传输格式.......................................... 93 8.4.11 F/S 模式与 HS 模式间的转换 ................................................. 94 9. 8.4.12 F/S 模式下的 Si512.................................................................. 94 8 位并行接口.......................................................................................... 95 9.1 支持的主机控制器接口概览................................................................ 95 9.2 读写分立................................................................................................ 95 10. 9.3 读写复用................................................................................................ 96 模拟接口与非接触式 UART ................................................................. 97 10.1 概述..................................................................................................... 97 10.2 TX 驱动 ............................................................................................... 97 10.3 射频场检测器...................................................................................... 99 10.4 数据模式检测器................................................................................ 100 10.5 串行数据转换器................................................................................ 101 10.6 S2C 接口支持.................................................................................... 102 10.6.1 S2C 接口支持的 Felica 信号.................................................. 103 10.6.2 S2C 接口支持的 ISO/IEC 14443A 信号 ............................... 104 10.6 Felica 和 NFC 轮询的硬件支持 ....................................................... 105 10.6.1 发起者的轮询序列功能......................................................... 105 10.6.2 目标的轮询序列功能............................................................. 105 10.6.3 Felica 和 NFC 轮询的额外硬件支持 .................................... 106 11. 10.6.4CRC 协处理器......................................................................... 106 FIFO ...................................................................................................... 108 11.1 FIFO 存取 .......................................................................................... 108 11.2 FIFO 控制 .......................................................................................... 108 11.3 FIFO 状态信息 .................................................................................. 108 6 / 126 Rev 2.17 2023/11/13 Si512 12. 中断请求系统....................................................................................... 110 13. 14. 12.1 中断源概览........................................................................................ 110 定时器................................................................................................... 112 低功耗模式........................................................................................... 113 14.1 硬掉电................................................................................................ 113 14.2 软掉电................................................................................................ 113 14.3 发射机掉电........................................................................................ 113 15. 振荡器电路........................................................................................... 114 16. 复位及振荡器启动时间....................................................................... 115 16.1 复位时间要求.................................................................................... 115 16.2 振荡器启动时间................................................................................ 115 17. 命令集................................................................................................... 116 17.1 概述................................................................................................... 116 17.2 命令概览........................................................................................... 116 17.3 命令说明........................................................................................... 117 17.3.1 Idle .......................................................................................... 117 17.3.2 Config ..................................................................................... 117 17.3.3 Generate RandomID ............................................................... 117 17.3.4 CalcCRC ................................................................................. 118 17.3.5 Transmit .................................................................................. 118 17.3.6 MStart ..................................................................................... 118 17.3.7 ADC_EXCUTE....................................................................... 118 17.3.8 NoCmdChange ........................................................................ 118 17.3.9 Receive .................................................................................... 119 17.3.10 Transceive ............................................................................. 119 17.3.11 AutoColl ................................................................................ 119 18. 19. 20. 21. 22. 17.3.12 SoftReset ............................................................................... 121 应用原理图........................................................................................... 122 推荐工作环境....................................................................................... 123 封装信息............................................................................................... 124 版本信息............................................................................................... 125 订单信息............................................................................................... 126 7 / 126 Rev 2.17 2023/11/13 Si512 2. 产品特性  高度集成的解调解码电路  集成 RF 场检测器  集成数据模式检测器  读卡器模式下支持 ISO 14443 A 协议  读卡器模式下支持 ISO 14443 B 协议  读卡器模式下典型工作距离最大可达 50mm，具体视天线的长度和调谐 而定  NFCIP-1 模式下典型工作距离最大可达 50mm，具体视天线的长度和调 谐，以及电源而定  ISO 14443A 卡和 Felica 卡模拟模式下典型工作距离在 100mm 左右，具 体视天线的长度和调谐，以及外部场的强度而定  对于 ISO 14443A，支持更高的通信速率：212kbits/s 和 424kbits/s  对于 Felica，支持 212kbits/s 和 424kbits/s 的通信速率  集成 NFCIP-1 RF 接口，通信速率高达 424kbits/s  支持 S2C 接口  支持的主机接口：  SPI 接口，速率高达 10Mbits/s  I2C 接口，快速模式速率达 400kBd，高速模式速率达 3400kBd  串行 UART，速率达 1228.8kBd  8-bit 并行接口，可支持地址锁存使能  64 字节 FIFO  灵活的中断模式  低功耗硬复位功能  支持软掉电模式  集成可编程定时器  27.12MHz 内部振荡器  电源电压 2.5V-3.6V  集成 CRC 协处理器  可编程 I/O 管脚  支持自测试  低功耗 13.56MHz 射频卡侦测 8 / 126 Rev 2.17 2023/11/13 Si512  低功耗 13.56MHz 射频场侦测  支持 ACD 模式  ACD 模式支持自动检测 RF 和卡  ACD 过程不需要 MCU 干预  OSC 起振失败监测功能 9 / 126 Rev 2.17 2023/11/13 Si512 3. 主要参数指标 主要是各种模式下的电压、电流、温度。 表1 参数 符号 VDDA 模拟供电电压 TVDD 供电电压 VDD(TVDD) PVDD 供电电压 VDD(PVDD) SVDD 供电电压 VDD(SVDD) Ipd 掉电电流 主要参数指标 条件 备注 AVDD=PVDD=SVDD=TVDD; (1) VSSA=VSSD=VSS(PVSS)=VSS(TVSS)=0V (1) VSSA=VSSD=VSS(PVSS)=VSS(TVSS)=0V 最小值 典型值 最大值 单位 2.3 3.3 4 V 2.3 3.3 4 V 2.3 3.3 4 V 2.3 3.3 4 V AVDD=VDD(SVDD)=VDD(TVDD)=VDD(PVDD)=3.3V 硬掉电；NRSTPD 管脚置低 (2) - 1.1 1.5 uA 软掉电；射频信号检测器开启 (2) - 5.5 6 uA 自动寻卡平均电流 IACD1 500ms 自动寻卡时间间隔 - 7.8 8.5 uA 自动寻场平均电流 IACD2 500ms 自动寻场时间间隔 - 7.2 8 uA PVDD 供电电流 IDDD PVDD 引脚；PVDD=3.3V - 1.1 1.5 mA 模拟供电电流 IDDA - 3 4 mA - 0.9 1 mA 30 mA AVDD 引 脚 ； VDDA=3.3V ， CommandReg 寄存器的 RcvOff 位=0 AVDD 引脚；接收机关闭；VDDA=3.3V， CommandReg 寄存器的 RcvOff 位=1 发射机电流 IDD(TVDD) (3) 持续发射载波 - 20 存储温度 QFN32 -55 - +125 ℃ 工作温度 QFN32 -40 - +85 ℃ 注：(1) VDDA，VDD(TVDD)必须始终保持电压相同； (2) Ipd 是所有供电电源的总电流； (3)典型电路操作期间，总电流小于 30mA。 注：如果外加条件超过“极限额定参数”的额定值，将会对芯片造成永久性的破坏。 10 / 126 Rev 2.17 2023/11/13 Si512 4. 芯片框图 在卡模拟接收模式、读卡器模式和 NFCIP-1 模式通信下，模拟接口可以完成 模拟信号的调制和解调。 射频场检测器可以检测到外部天线发到 RX 管脚上的射频场。 数据模式检测器可以检测到接收信号是 Felica 还是 NFCIP-1 格式，以此来 为解调信号配置内部接收机。 通信接口（S2C）可提供数字信号用于速率高于 424kbits/s 的传输和与安全 IC 模块的通信。 非接触式 UART 用于处理与主机通信时的协议要求，FIFO 用于实现非接触 式 UART 和主机之间快速便捷的数据传输。 多种主机接口可满足不同用户的需求。 寄存器区 天线 模拟接口 非接触式 UART FIFO缓冲区 图 4.1 Si512 简化框图 11 / 126 Rev 2.17 2023/11/13 数字接 口 主机 Si512 D6/ADR_0/ D4/ADR_2 MOSI/MX D5/ADR_1/ D7/SCL/ D3/ADR_3 SCK/DTRQ MISO/TX D2/ADR_4 SD/NSS/RX I2C D1/ADR_5 EA PVDD PVSS 24 1 32 25 26 27 28 29 30 31 2 5 SPI,UART,I2C总线接口控制电路 电压监测 上电监测 FIFO控制电路 3 DVDD 4 DVSS 15 AVDD 18 AVSS 状态机 命令寄存器 64字节FIFO 复位控制电路 掉电控制电路 6 NRSTPD 可编程定时器 控制寄存器组 23 中断控制电路 MIFARE CLASSIC UNIT CRC16生成和校验电路 随机数生成器 并行/串行转换器 IRQ 位计数器 PARITY生成和校验电路 帧生成和校验电路 位解码 位编码 串行数据转换器 放大倍数 时钟生成， 滤波， 分频电路 ADC 参考电压 模拟测试 多路选择器 ，DAC 16 19 20 VMID AUX1 AUX2 I通道 放大器 I通道 解调器 Q通道 放大器 Q通道 解调器 正交时钟 生成 17 10,14 TVSS 图 4.2 TX1 Si512 功能框图 12 / 126 Rev 2.17 2023/11/13 温度传感器 11 MFIN 8 MFOUT 9 SVDD 21 OSCIN 22 OSCOUT 振荡器 发射机控制电路 RX 7 13 TX2 12 TVDD Si512 5. 管脚定义 Si512 管脚封装示意图如下： 图 5.1 Si512 管脚示意图 表 5-1 类型[1] 管脚描述 管脚标号 符号 描述 1 SDI I I2C 总线输入[2] 2 PVDD P 管脚电源 3 DVDD P 数字电源 4 DVSS P 数字地 5 PVSS P 管脚电源地 6 NRSTPD I 复位和掉电输入： ·掉电：处于低电平时进入掉电状态；内部电流驱动关闭， 振荡器关闭，输入引脚冻结，不与外部连接 13 / 126 Rev 2.17 2023/11/13 Si512 ·复位：上升沿触发复位 7 MFIN I 通信接口输入：接收数字串行数据流 8 MFOUT O 通信接口输出：发送串行数据流 9 SVDD P 为 MFIN/MFOUT 供电 10 TVSS P 发射机地：TX1，TX2 输出级的地 11 TX1 O 发射机 1：发射调制的 13.56MHz 能量载波 12 TVDD P 发射机电源：TX1，TX2 输出级的电源 13 TX2 O 发射机 2：发射调制的 13.56MHz 能量载波 14 TVSS P 发射机地：TX1，TX2 输出级的地 15 AVDD P 模拟电源 16 VMID P 内部参考电压：该管脚提供内部参考电压 17 RX I 接收机输入 18 AVSS P 模拟地 19 AUX1 O 辅助输出：用于测试 20 AUX2 O 21 OSCIN I 晶振输入：振荡器反相放大器的输入；同时也是外部时钟 的输入（fosc=27.12MHz） 22 OSCOUT O 晶振输出：振荡器反相放大器的输出 23 IRQ O 中断请求：指示中断事件 24 SD I/O I2C 总线串行数据输入输出[2] NSS I SPI 信号输入[2] RX I UART 地址输入[2] D1 I/O 测试端口[2] ADR_5 I/O I2C 总线地址 5 输入[2] D2 I/O 测试端口 ADR_4 I I2C 总线地址 4 输入[2] D3 I/O 测试端口 ADR_3 I I2C 总线地址 3 输入[2] 25 26 27 14 / 126 Rev 2.17 2023/11/13 Si512 28 29 30 31 32 D4 I/O 测试端口 ADR_2 I I2C 总线地址 2 输入[2] D5 I/O 测试端口 ADR_1 I I2C 总线地址 1 输入[2] SCK I SPI 串行时钟输入[2] DTRQ O UART 向微控制器发数请求[2] D6 I/O 测试端口 ADR_0 I I2C 总线地址 0 输入[2] MOSI I/O SPI 主机输出从机输入[2] MX O UART 向微控制器的输出[2] D7 I/O 测试端口 SCL I/O I2C 总线时钟输入/输出[2] MISO I/O SPI 主机输入从机输出[2] TX O UART 向微控制器的数据输出[2] EA I 外部地址输入：用于编码 I2C 地址 注：[1]管脚类型：I=输入（Input），O=输出（Output），P=电源（Power）； [2]这些管脚的功能在第 8 节数字接口中另有说明。 15 / 126 Rev 2.17 2023/11/13 Si512 6. 功能描述 Si512 的传输模块支持具有多种传输速率和调制方法的 ISO14443A 和 14443B 读卡器模式。 Si512 支持如下工作模式：  14443A 和 Felica 读卡器模式  14443A 和 Felica 卡模拟模式  NFCIP-1 模式  ACD 模式 这些模式支持多种传输速率和调制方式。 注意：本章所列出的调制系数和模式都是系统参数，也就是说为了达到最优性能，需要 适配的芯片设置和天线调谐。 非接触式卡片 读卡器 图 6.1 Si512 读卡模式 6.1 ISO 14443A 读卡器功能 物理层通信示意图如下。 （1） （2） 图 6.2 ISO/IEC 14443A 读卡器模式通信示意图 物理参数如下表所示。 16 / 126 Rev 2.17 2023/11/13 Si512 表 6-1 通信方向 ISO 14443A 读卡器通信相关参数列表 信号类型 传输速率 106kBd 212kBd 424kBd 100%ASK 100%ASK 100%ASK 读卡器→卡 读卡器的调制 （Si512 发送数 位编码 改进 Miller 编码 改进 Miller 编码 位长度 （128/13.56）μs （64/13.56）μs 卡 → 读 卡 器 卡的调制 副载波负载调制 副载波负载调制 （Si512 接收来 副载波频率 13.56MHz/16 13.56MHz/16 13.56MHz/16 位编码 Manchester BPSK BPSK 据到卡） 自卡的数据） 改进 Miller 编码 （32/13.56）μs 副载波负载调制 完整 ISO 14443A 协议的实现需要使用芯片的非接触式 UART 和外围专用主 机。内部 CRC 协处理器根据 ISO 14443A-3 来计算 CRC 值，根据传输速率生成 奇偶校验位。 ISO/IEC 14443 A 帧格式 ,106 kBd 开始 8-bit data start bit is 1 8-bit data 8-bit data odd parity odd parity odd parity ISO/IEC 14443 A 帧格式, 212 kBd,424 kBd ,848 kBd 开始 even parity 8-bit data start bit is 0 8-bit data 8-bit data odd parity odd parity even parity at the end of the frame burst or 32 subcarrier clocks 图 6.3 ISO/IEC 14443A 协议数据编码与帧结构 6.2 ISO/IEC 14443B 读卡器功能 Si512 支持 ISO/IEC 14443B 卡的读写，相关物理层参数如下表所示。 17 / 126 Rev 2.17 2023/11/13 Si512 表 6-2 通信方向 ISO 14443B 读卡器通信相关参数列表 信号类型 传输速率 106kBd 212kBd 424kBd 读 卡 器 → 卡 读卡器的调制 10%ASK 10%ASK 10%ASK （Si512 发送数 位编码 NRZ -L NRZ -L NRZ -L 位长度 （128/13.56）μs （64/13.56）μs 卡 → 读 卡 器 卡的调制 副载波负载调制 副载波负载调制 （Si512 接收来 副载波频率 13.56MHz/16 13.56MHz/16 13.56MHz/16 位编码 BPSK BPSK BPSK 据到卡） 自卡的数据） （32/13.56）μs 副载波负载调制 6.3 Felica 读卡器功能 Felica 协议的物理层通信示意如图所示。 1.PCD→PICC，8-30%ASK， Manchester编码，212/424 kBd 2.PICC→PCD，＞12%ASK， 负载调制，212/424 kBd 图 6.4 表 6-3 通信方向 Felica 读卡器模式通信示意图 Felica 读卡器通信相关参数列表： 信号类型 传输速率 212kBd 424kBd 读卡器→卡（Si512 发 读卡器的调制 8-30%ASK 8-30%ASK 送数据到卡） 位编码 Manchester Manchester 位长度 （64/13.56）μs （32/13.56）μs >12%ASK >12%ASK 卡的调制 18 / 126 Rev 2.17 2023/11/13 Si512 卡→读卡器（Si512 接 Manchester 位编码 Manchester 收来自卡的数据） 完整 Felica 协议的实现需要使用芯片的非接触式 UART 和外围专用主机。 6.3.1 Felica 帧和编码 表 6-4 Felica 数据编码和帧 前导码 00h 同步 00h 00h 00h 00h 00h B2h 长度 4Dh 数据 CRC N bytes 为了实现 Felica 通信，帧要包含 6 字节的前导码（00h，00h，00h，00h，00h， 00h）、2 字节同步字节（B2h，4Dh）给接收机做同步处理。后面紧随一个长度 字节，用来指示传输的数据长度，注意要加上长度字节本身。CRC 字节按 Felica 协议计算。 要通过射频接口传输数据，主机要将长度和数据字节写入 FIFO，前导码和 同步字节会由 Si512 自动生成，无需主机写入；CRC 的计算也会在芯片内部完成 并添加到帧里，无需主机写入。 6.4 NFCIP-1 模式功能 NFCIP-1 通信分为主动模式和被动模式两种：  主动通信模式表示通信的发起者和目标都使用自己的射频场来传输 数据；  被动通信模式表示由发起者产生 13.56MHz 射频场，目标以负载调制 的方式来响应发起者的指令。 Si512 完全支持 NFCIP-1 协议的主动/被动通信模式，通信速率可选 106kbits/s， 212kbits/s，424kbits/s。 发起者：主动模式 目标：主动或被动模式 图 6.5 NFCIP-1 模式 19 / 126 Rev 2.17 2023/11/13 Si512 6.4.1 主动通信模式 发起者和目标都使用自己的射频场来传输数据。物理层通信示意图如图所示。 图 6.7 表 6-5 通信方向 主动通信模式 主动模式通信相关参数列表： 106kbits/s 212kbits/s 424kbits/s 848kbits/s 1.69Mbits/s, 3.39Mbits/s 发起者→目标 符合 14443A 协议， 符合 Felica 协议，8-30% 数字电路可以达到的更高速 目标→发起者 100%ASK，改进 Miller 编码 ASK，Manchester 编码 率 完整 NFCIP-1 的实现需要使用芯片的非接触式 UART 和外围专用主机。高 于 424kbits/s 的传输速率在协议中未定义，Si512 在专用的外围电路支持下可以 达到更高的通信速率。 6.4.2 被动通信模式 目标用负载调制的方式响应发起者的指令。物理层通信示意图如图所示。 20 / 126 Rev 2.17 2023/11/13 Si512 图 6.8 表 6-6 通信方向 被动通信模式 被动模式通信相关参数列表： 106kbits/s 212kbits/s 424kbits/s 848kbits/s 1.69Mbits/s, 3.39Mbits/s 发起者→目标 目标→发起者 符合 14443A 协议， 符合 Felica 协议，8-30% 数字电路可以达到的更 100%ASK，改进 Miller 编码 ASK，Manchester 编码 高速率 符合 14443A 协议， 符合 Felica 协议，>12% 副载波负载调制，Manchester 编码 ASK，Manchester 编码 完整 NFCIP-1 的实现需要使用芯片的非接触式 UART 和外围专用主机。高 于 424kbits/s 的传输速率在协议中未定义，Si512 在专用的外围电路支持下可以 达到更高的通信速率。 6.4.3 NFCIP-1 数据编码和帧 NFCIP-1 在主动/被动模式下的数据编码和帧格式如下表所示。 表 6-7 NFCIP-1 数据编码和帧 传输速率 数据编码和帧 106kbits/s 符合 14443A 规定格式 212kbits/s 符合 Felica 规定格式 424kbits/s 符合 Felica 规定格式 主动/被动通信模式中，NFCIP-1 数据编码和帧都在 NFCIP-1 标准中定义。 注意数据链路层要遵循以下要求：  数据交换中途不可以改变传输速率；  一次完整的通信包含初始化、防冲突和数据交换过程。 6.4.4 NFCIP-1 协议支持 NFCIP-1 通信的发起遵循以下要求：  每个 NFCIP-1 设备默认为目标，自身的射频场是关闭的，当具体应用 需要时可以开启发起者模式； 21 / 126 Rev 2.17 2023/11/13 Si512  射频场检测器是开启的；  发起者只有在 TIDT 时间内没检测到外部射频场时，才开启自身的射 频场；  由发起者根据通信方式进行初始化过程。 6.4.5 Felica 卡模拟模式功能 表 6-9 通信方向 Felica 卡模拟模式通信相关参数列表： 信号类型 读卡器→Si512 Si512→读卡器 传输速率 212kBd 424kBd 读卡器的调制 8-30%ASK 8-30%ASK 位编码 Manchester Manchester 位长度 （64/13.56）μs （32/13.56）μs 卡的调制 >12%ASK >12%ASK 位编码 Manchester Manchester 6.5 Auto Low Power Polling Loop 自动低功耗轮循环（Auto Low Power Polling Loop）由 3 个阶段构成——侦 听、轮询和休眠。其中侦听和休眠可以单独使能。在典型的 500ms 的轮询周期 下，平均电流仅为 7.8uA，可实现极低功耗自动检场检卡。 其原理简图如下所示： RF 检波电路 ADC TCON 判决电路 CardIRq/RFLowIRq/RFExIRq MODE 控制电路 图 6.9 ACD 功能简图 轮询和侦听功能的实现原理见检波电路说明部分。轮询和侦听阶段的 22 / 126 Rev 2.17 2023/11/13 Si512 T_CON 可以单独配置。 0.004% 0.5% 0.002% 99.994% sleep listen poll 图 6.10 轮询过程示意图 根据用户设置，进入轮询模式之后的 2~5 次侦听/轮询可以忽略。 1）侦听阶段 Si512 在此阶段寻找阅读器。Si512 不发射载波，检测外部有没有其他阅 读器发射的 13.56MHz 载波。若其幅度大于 RFExTreshold，则停止执行 Loop 并 产生中断。 2）轮询阶段 Si512 在此阶段寻找射频卡。Si512 先发射载波然后检测 13.56MHz 载波 幅度变化。若载波幅度变化大于设定阈值则判定为有卡并产生中断。 (1) 检卡模式 ：可以设置为自动模式和绝对值模式  自动模式——将本次检测载波幅度与上次检卡时的载波幅度比较，差值 超过设定阈值则判定有卡。  绝对值模式——将本次检测载波幅度与设定值比较，差值超过设定阈值 则判定有卡。 (2) 检卡方向：检卡方向可以根据需要设置为三种模式  上升沿——有卡比无卡时的载波幅度大  下降沿——有卡比无卡时的载波幅度小 23 / 126 Rev 2.17 2023/11/13 Si512  双沿——有卡比无卡时的载波幅度大或小  场异常判断 (3) 休眠阶段：芯片处于休眠状态。 相关寄存器：0x01，0x0F_A/B/C/D/E/F/G/I/J/K/L/M/N/O/P 6.5.1 RF 参考值自动获取方法 通过命令自动获取：  通过写 ADC_EXCUTE 命令获取，命令编码为 0110b  等待 100us 以上  再次写 ADC_EXCUTE，读 0X0F_G 即为所需参考值 6.5.2 检波电路 检波电路原理简图如下： VRX VRef + VA - 图 6.11 检波电路框图 VRX：天线端场强，VRef：ADC 参考电压，由 T_CON 控制；VA：检波模块送给 ADC 的电压。 6.5.3 晶振监测 在轮询过程中，当晶振连续 4 次起振失败时，产生晶振起失败中断。产生中 断之后，芯片并不会唤醒，而是继续执行 Polling Loop。一旦 OSC 起振，内部计 数器复位。 相关寄存器有：0x0F_F/0x0F_O/0x0F_P。 24 / 126 Rev 2.17 2023/11/13 Si512 6.5.4 3K RC (1) 定时唤醒——由 3K RC 驱动，3K RC 只在 Polling Loop 中工作。 (2) 时钟校正——分为自动校正和手动校正：  自动校正：通过写 MStart 命令自动校正，命令编码为 0101b；  手动校正：通过配置寄存器进行手动校正。 相关寄存器：0x0F_A/0x0F_E/0x0F_F。 6.5.5 ARI 此功能用来指示寻卡时 RF 场是否开启。ARI 比 RF 场提前开 1us，比 RF 场 晚关 1us。ARI 功能和 D1 脚复用。 相关寄存器：0x0F_L/0x0F_J。 6.5.6 ACD 配置监测 进入轮询模式之前，将 ACCEn 置 1，使能配置监测功能。一旦数据丢失， 将产生 ACCErr，通过 IRQ 传出。更新轮询配置之前必须将 ACCEn 拉低。拉低 ACCEn，ACCErr 将自动被清除。 25 / 126 Rev 2.17 2023/11/13 Si512 7. 寄存器映射 7.1 寄存器集概述 表 7-1 地址（HEX） 寄存器名 寄存器概览 功能 PAGE0：命令和状态 0 PageReg 寄存器翻页和轮询配置访问 1 CommandReg 启动、终止命令的执行 2 ComlEnReg 中断请求传递的使能和禁能控制位 3 DivlEnReg 中断请求传递的使能和禁能控制位 4 ComIrqReg 中断请求标志位 5 DivIrqReg 中断请求标志位 6 ErrorReg 错误标志位，指示上一个执行的命令的错误状态 7 Status1Reg 通信的状态标志 8 Status2Reg 接收机和发送机的状态标志 9 FIFODataReg 64 字节 FIFO 的输入输出缓冲区 A FIFOLevelReg 指示 FIFO 中存储的字节数 B WaterLevelReg 定义产生上溢和下溢警报的 FIFO 深度 C ControlReg D BitFramingReg 各控制寄存器 面向比特的帧的调整 E CollReg RF 接口检测到的第一个冲突位的位置 F_A RCCfg1 3K RC 配置 1 F_B ACRDCfg 射频卡和射频场检测 F_C ManRefVal 手动模式参考值 F_D ValDelta 场强变化范围 F_E ADCCfg 轮询 ADC 配置 F_F RCCfg2 3K RC 配置 2 26 / 126 Rev 2.17 2023/11/13 Si512 F_G ADCVal 轮询 ADC 采样值 F_H WdtCnt 看门狗间隔设置 F_I ARI ACRD F_J ACC ACRD 配置校验 F_K LPDCfg1 检波器配置 1 F_L LPDCfg2 检波器配置 2 F_M RFLowDetect ACD 期间低 RF 监测配置 F_N ExRFDetect ACD 期间外部 RF 监测配置 F_O ACRDIRqEn ACD 相关中断使能 F_P ACRDIRq ACD 相关中断 PAGE1：命令 0 PageReg 寄存器翻页和轮询配置访问 1 ModeReg 定义发射和接收的常用模式 2 TxModeReg 定义发射的速率和帧 3 RxModeReg 定义接收的速率和帧 4 TxControlReg 控制天线驱动管脚 TX1 和 TX2 的逻辑特性 5 TxAutoReg 控制天线驱动的配置 6 TxSelReg 选择天线驱动源 7 RxSelReg 内部接收机设置 8 RxThresholdReg 选择位译码器的阈值 9 DemodReg 解调电路设置 A FelNFC1Reg 定义接收数据包的有效长度范围 B FelNFC2Reg 定义接收数据包的有效长度范围 C MifNFCReg 控制 ISO14443A 和 NFC 106kbit 目标模式的通信 D ManualRCVReg E TypeBReg F SerialSpeedReg 接收机参数细调 配置 ISO14443B 通信 选择串行 UART 接口的速率 27 / 126 Rev 2.17 2023/11/13 Si512 PAGE2：配置 0 1 PageReg CRCResultReg 寄存器翻页和轮询配置访问 显示 CRC 计算的 MSB 和 LSB 值 2 3 GsNOffReg 选择天线驱动管脚 TX1 和 TX2 的电导系数，在天线驱动关闭时 做调制用 4 ModWidthReg 控制调制宽度 5 TxBitPhaseReg 调整 106kBd 时的发射位相 6 RFCfgReg 配置接收机增益和 RF 检测器灵敏度 7 GsNOnReg 选择天线驱动管脚 TX1 和 TX2 的电导系数，在天线驱动打开时 做调制用 8 CWGsPReg 选择天线驱动管脚 TX1 和 TX2 的电导系数，在未调制时使用 9 ModGsPReg 选择天线驱动管脚 TX1 和 TX2 的电导系数，在调制时使用 A TModeReg 内部定时器设置 B TPrescalerReg C TReloadReg 16-bit 定时器重装值 TCounterValReg 16-bit 实际定时器值 D E F PAGE3：测试 0 PageReg 1 TestSel1Reg 常用测试信号配置 2 TestSel2Reg 常用测试信号配置和 PRBS 控制 3 TestPinEnReg 4 TestPinValueReg 寄存器翻页和轮询配置访问 8-bit 并行总线的管脚输出驱动使能（仅用于串行接口） 当用作 I/O 总线时，定义 8-bit 并行总线的值 5 TestBusReg 内部测试总线的状态 6 AutoTestReg 控制数字自测试 7 VersionReg 版本控制 28 / 126 Rev 2.17 2023/11/13 Si512 8 控制管脚 AUX1 和 AUX2 AnalogTestReg 9 TestDAC1Reg 定义 TestDAC1 的测试值 A TestDAC2Reg 定义 TestDAC2 的测试值 B TestADCReg 显示 ADC I 和 Q 通道的实际值 C-E RFT F 保留用于产品测试 手动配置降低 ACD 模式功耗 PollLPReg 根据寄存器的不同功能，寄存器位的存取情况也有不同。位操作相同的寄存 器通常会被分配到一组。寄存器行为如下表所示。 表 7-2 缩写 操作 r/w 寄存器行为描述 描述 读/写 这些位由微控制器写入和读出，用作芯片控制，其内容不受内部状态机的影响。 例如 ComIrqReg 可以由微控制器写入和读出，也可以由内部状态机读出，但是状态机 不能改变它的内容。 dy 动态 这些位由微控制器写入和读出，也可以由内部状态机自动写入。例如当执行完一 个实际的命令后，命令寄存器的内容随之自动变化。 r 这些位保存着大量的标志，其值仅由内部状态来决定。例如 CRCReady 标志不是 只读 从外部写入，而是显示芯片内部状态。 读这些位通常返回 0. w 只写 RFU - 这些寄存器保留为将来使用，其值不应更改。 RFT - 这些寄存器保留用于产品测试，其值不应更改。 7.2 PAGE0：命令和状态 7.2.1 PageReg 表 7-2 7 6 UsePage Regbank Select Select PageReg 5 地址：00h 4 3 RegSelect 29 / 126 Rev 2.17 2023/11/13 复位值：00h 2 1 PageSelect 0 Si512 访问权限 r/w r/w r/w r/w 表 7-3 位 7 符号 r/w r/w r/w r/w PageReg 位描述 功能 设置为 1 时，PageSelect 的值被视为寄存器地址 A5 和 A4。寄存器地址的低位 UsePageSelect 则分别由地址引脚和内部地址锁存决定； 设置为 0 时，寄存器地址完全由内部地址锁存所决定。地址引脚的描述见 9.1 节 6 5-2 设置为 1 时，可以读写 0Fh 寄存器组 RegbankSelect 0000：读写 A 组寄存器； RegSelect 0001：读写 B 组寄存器； … 1111：读写 P 组寄存器 1-0 PageSelect PageSelect 的值只有在 UsePageSelect 为 1 时才有效，此时用于指定寄存器页， 即地址高两位 7.2.2 CommandReg 启动、终止命令的执行。 表 7-4 7 访问权限 CommandReg 6 AutoPoll 0 dy RFU 5 RcvOff r/w 表 7-5 位 符号 7 AutoPoll 地址：01h 复位值：20h 4 3 Power Down dy 2 1 0 Command dy dy dy dy CommandReg 位描述 功能 0: Off 1: On 在 ACD 模式下，每当检测带外部周期信号上升沿就自动开始执行轮询。在轮 询期间，每当检测到场强中断就将 AutoPoll 置 0，即关闭 ACD，并产生中断 信号；否则进入 PowerDown 模式，等待下一次外部周期信号 30 / 126 Rev 2.17 2023/11/13 Si512 6 - 保留为将来使用 5 RcvOff 设置为 1 表示接收机的模拟部分关断 4 PowerDown 设置为 1 表示进入软掉电模式； 设置为 0，Si512 启动唤醒过程，在该过程中这一位仍然保持为 1，0 表示 Si512 已经准备好工作。 注意：如果已经激活 SoftReset 命令，这一位就不能再置位 3-0 根据命令码来激活命令；读这些寄存器可以得到当前正在执行的命令。见 18 Command 节 7.2.3 ComlEnReg 中断请求传递的使能和禁能控制位。 表 7-6 7 IRqInv 访问权限 ComlEnReg 6 5 TxIEn RxIEn r/w r/w r/w 表 7-7 地址：02h 4 IdleIEn 复位值：80h 3 2 HiAlertIEn LoAlertIEn r/w r/w r/w 1 ErrIEn r/w 0 TimerIEn r/w ComlEnReg 位描述 位 符号 功能 7 IRqInv 设置为 1 表示 IRQ 管脚上的信号与 Status1Reg 中的 IRq 位相反； 设置为 0 则相等。与 DivIrqReg 中的 IRqPushPull 位一起使用，默认值为 1 时 IRQ 管脚的输出是三态的 6 TxIEn 允许发射机中断请求（TxIRq）传递到 IRQ 管脚 5 RxIEn 允许接收机中断请求（RxIRq）传递到 IRQ 管脚 4 IdleIEn 允许空闲中断请求（IdleIRq）传递到 IRQ 管脚 3 HiAlertIEn 允许高警告中断请求（HiAlertIRq）传递到 IRQ 管脚 2 LoAlertIEn 允许低警告中断请求（LoAlertIRq）传递到 IRQ 管脚 1 ErrIEn 允许错误中断请求（ErrorIRq）传递到 IRQ 管脚 0 TimerIEn 允许定时器中断请求（TimerIRq）传递到 IRQ 管脚 31 / 126 Rev 2.17 2023/11/13 Si512 7.2.4 DivlEnReg 中断请求传递的使能和禁能控制位。 表 7-8 7 IRQPush DivIrqReg 地址：03h 复位值：00h 6 5 4 CardIRqEn WdtIRqEn SiginActIEn 3 ModeIEn Pull 访问权限 r/w r/w r/w 表 7-9 位 7 符号 r/w 2 1 CRCI RFOn RFOffI En IEn En r/w r/w DivIrqReg 位描述 功能 设置为 1 表示 IRQ 管脚用作标准 CMOS 输出管脚； IRQPushPull 设置为 0 表示 IRQ 管脚用作开漏输出。 6 CardIRqEn 场强中断使能 1：使能 0：不使能 5 WdtIRqEn 定时唤醒使能 1：使能 0：不使能 允许 SIGIN 有效中断请求传递到 IRQ 管脚 4 SiginActIEn 3 ModelEn 允许模式中断请求（ModeIRq）传递到 IRQ 管脚 2 CRCIEn 允许 CRC 中断请求（CRCIRq）传递到 IRQ 管脚 1 RFOnIEn 允许 RF 场开启中断请求（RfOnIRq）传递到 IRQ 管脚 0 RFOffIEn 允许 RF 场关闭中断请求（RfOffIRq）传递到 IRQ 管脚 7.2.5 ComIrqReg 中断请求标志位。 表 7-10 ComIrqReg 地址：04h 复位值：14h 32 / 126 Rev 2.17 2023/11/13 r/w 0 r/w Si512 7 Set1 访问权限 6 5 TxIRq RxIRq w dy 4 IdleIRq dy 3 2 HiAlertIRq LoAlertIRq dy dy dy 表 7-11 1 ErrIRq dy 0 TimerIRq dy ComIrqReg 位描述 位 符号 功能 7 Set1 与中断标志位配合使用，用来将中断标志位置 1 或清 0 当此位写 0，同时对应中断标志位写 1 表示清除此中断位； 当此位写 1，同时对应中断标志位写 1 表示置位此中断位； 6 TxIRq 在发射完发送数据的最后一个比特后立刻置 1 5 RxIRq 当接收机检测到一个有效数据流结束后置 1； 如果 RxModeReg 中的 RxNoErr 为 1，那么只有当 FIFO 中有有效数据字 节时 RxIRq 才置 1 4 当命令自动终止时置 1，例如当 CommandReg 从任意命令变为空闲命令 IdleIRq 时。如果启动了一个未知的命令，CommandReg 将变为空闲，并置位 IdelIRq。 由微控制器启动 Idle 命令则不会置位空闲中断 3 当 Status1Reg 的 HiAlert 位为 1 时置 1.与 HiAlert 相反，HiAlertIRq 保存 HiAlertIRq 了该中断事件，只能通过 Set1 位的清零指示来复位 2 当 Status1Reg 的 LoAlert 位为 1 时置 1.与 LoAlert 相反，LoAlertIRq 保存 LoAlertIRq 了该中断事件，只能通过 Set1 位的清零指示来复位 1 ErrIRq 当 ErrorReg 中有任何错误位为 1 时置 1 0 TimerIRq 当定时器 TimerValue 寄存器递减到 0 时置 1 7.2.6 DivIrqReg 中断请求标志位。 表 7-12 7 DivIrqReg 6 5 地址：05h 复位值：xxh，000x00xxb 4 3 33 / 126 Rev 2.17 2023/11/13 2 1 0 Si512 Set2 访问权限 CardIRq w WdtIRq dy SiginActIRq dy ModeIRq dy 表 7-13 CRCIRq dy RFOnIRq dy RFOffIRq dy dy DivIrqReg 位描述 位 符号 功能 7 Set2 与中断标志位配合使用，用来将中断标志位置 1 或清 0 当此位写 0，同时对应中断标志位写 1 表示清除此中断位； 当此位写 1，同时对应中断标志位写 1 表示置位此中断位； 6 CardIRq 场强中断 1：有卡 0：无卡 5 WdtIRq 定时唤醒中断 1：产生了定时唤醒 0：未产生定时唤醒 4 SiginActIRq 3 ModeIRq 当 SIGIN 有效时置 1；当信号上升沿或下降沿被检测到时置位 当数据模式检测器检测到通信模式后置 1。 注意数据模式检测器只有在 AutoColl 命令时才激活，且在检测到通信模式之 后自动终止；每次在 RF 复位后数据模式检测器也会重启 2 CRCIRq 当 CRC 命令有效且所有数据都被处理后置 1 1 RFOnIRq 当检测到外部 RF 场时置 1 0 RFOffIRq 在当前外部 RF 场关闭时置 1 7.2.7 ErrorReg 错误标志位，指示上一个执行的命令的错误状态。 表 7-14 访问权限 ErrorReg 地址：06h 复位值：00h 7 6 5 4 3 WrErr TempErr RFErr BufferOvfl r r r r CollErr r 34 / 126 Rev 2.17 2023/11/13 2 1 0 CRCErr ParityErr ProtocolErr r r r Si512 表 7-15 位 符号 7 WrErr ErrorReg 位描述 功能 在 AutoColl 命令执行期间，主机向 FIFO 写数时置 1； 在射频接口发送最后一个比特到接收最后一个比特之间，主机向 FIFO 写数也会 置1 6 TempErr 5 RFErr 内部温度传感器检测到过热时置 1，此时天线驱动自动关断 主动通信模式下，如果对方未按照 NFCIP-1 标准规定的定时关闭射频场则置 1， 注意 RFErr 只用于主动通信模式，需要 RxFraming 或 TxFraming 设置为 01 来开 启这个功能 4 BufferOvfl 在主机或者 Si512 的内部状态机（如接收机）在 FIFO 已满的情况下仍向 FIFO 写 数时置 1 3 CollErr 检测到位冲突时置 1；在接收机启动阶段自动清 0 仅在 106kbits/s 面向比特的防冲突过程中有效，在 212/424 kbits/s 时该位始终为 0 2 CRCErr 在 RxModeReg 中的 RxCRCEn 位为 1 且 CRC 计算错误时置 1，在接收机启动阶 段自动清 0 1 ParityErr 在奇偶校验出错时置 1，在接收机启动阶段自动清 0。仅在 ISO 14443A 或 NFCIP1 106kbits/s 通信情况下有效 0 ProtocolErr 在如下任一情形下置 1： （1）SOF 错误。在接收机启动阶段自动清 0。仅在主动/被动 106kbits/s 通信模式 下有效 （2）在 Felica 或者速率高于 106 的主动通信模式下，ModeReg 中的 DetectSync 位为 1，且检测到字节长度违例时 （3）AutoColl 命令期间，ControlReg 的 Initiator 位为 1 （4）Miller 译码器在 ISO 14443A 定义的最小时间内检测到 2 个脉冲时 注意：执行命令时将清除除了 TempErr 之外的所有错误标志位；错误标志位不能通过软 件置位。 35 / 126 Rev 2.17 2023/11/13 Si512 7.2.8 Status1Reg CRC，中断和 FIFO 的状态位。 表 7-16 7 RFFreqOK 访问权限 r Status1Reg 6 地址：07h 5 CRCOk CRCReady r r 表 7-17 复位值：xxh，x100x01xb 4 IRq 3 TRunning r 2 RFOn r r 1 HiAlert r 0 LoAlert r Status1Reg 位描述 位 符号 功能 7 RFFreqOK 指示 RX 管脚上检测到的信号频率是否在 13.56MHz 范围内，如果 12MHz ValSet + ValDelta 10：CSample < ValSet – ValDelta 相对值模式有卡判决条件 CSample > LSample+ ValDelta 或者 CSample < LSample– ValDelta 01：CSample > LSample+ ValDelta 10：CSample < LSample– ValDelta 5 ACDMode r/w 0b 42 / 126 Rev 2.17 2023/11/13 0：绝对值比较 Si512 1：相对值比较 01：使能低功耗卡检测 4:3 ACDRFEn r/w 10：使能低功耗 RF 检测 00b 00/11：同时使能低功耗卡和 RF 检测 ACD 模式下 00：从第 3 次轮询开始检测卡或射频场 2:1 MaskACD r/w 01b 01：从第 4 次轮询开始检测卡或射频场 10：从第 5 次轮询开始检测卡或射频场 11：从第 6 次轮询开始检测卡或射频场 0 0F_C - 保留 ValSet 7 6:0 0F_D 70h - RFU ValSet r/w ValDelta 7 手动模式参考值 0b 1110000b 0fh 手动设置无卡场强参考值 场强变化范围 - RFU ValDelta r 0001111b - - 03h 保留 7 - - - 保留 6 - - 保留 5 - - 保留 4:3 - - 保留 2:0 - - 保留 6:0 0F_E 0F_F RCCFG1 7 6:0 0F_G c0h OMEN r/w TRIMSET r/w ADCVal 7 - 0 1b 1000000b xx RFU 0b 43 / 126 Rev 2.17 2023/11/13 场强变化范围设置 3K RC 配置 2 1：使能 OSC 监测功能 0：关闭 OSC 监测功能 手动设置 RCOSC 校正值 轮询 ADC 采样值 Si512 6:0 0F_H VAL_ADC r WdtCnt x ADC 采样值 26h 看门狗中断产生间隔设置 轮询模式下，每次唤醒检卡时看门狗 7:0 WdtCnt r/w 00100110b 计数器加 1，当看门狗计数器值与 WdtCnt 相等时产生看门狗中断，同时看门狗重新 计数，但是并不会唤醒芯片。 0F_I ARI 7:6 - 00h - 检波前端放大器控制 5:4 TK r/w 00/11：检波前端放大器 OFF 00b 01：检波前端放大 10 倍 10：检波前端放大 21 倍 3 - - ARI 极性控制 2 ARIPol r/w 0b 1：ARI 低电平指示 ACD 模式下 RF 开启 0：ARI 高电平 ACD 模式下 RF 开启 ARI 使能 1 ARIEn r/w 1：使能，即 D1 输出 ARI 0b 0：不使能，即不影响 D1 引脚状态 0 0F_J ARI r x ACD 模式下 RF 状态指示 ACC - - ACD 模式下监测配置是否丢失。 0：轮询配置数据没有丢失 7 ACCErr r 1：轮询配置数据丢失 0 仅在 ACCEn 为 1 的情况下有效。 ACC 使能，在配置 ACD 寄存器时， 6 ACCEn r/w 0 将必须先将此位清零。 0：写 55h 清零； 44 / 126 Rev 2.17 2023/11/13 Si512 1：写非 55h 置 1。 5:0 - 0F_K - LPDCFG1 7 - 0 保留 0fh - - 保留 检波电路中的减法器增益控制字。 00：1 倍 6:5 TR r/w 01：3 倍 00b 10：7 倍 11：15 倍 检波电路中前段检波运放斜率控制字。 00：0.5 4:3 TI r/w 01：1 01b 10：1.5 11：2 检波时 ADC 参考电压控制。通过配置此 位使检波模块输出位于 ADC 量程内。 000：1.407V 001：1.472V 010：1.537V 2:0 VCON r/w 111b 011：1.603V 100：1.66V 101：1.718V 110：1.8V 111：1.9V 0F_L - 0F_M - RFLowDetect 7 6:0 RFLowDetectEn r/w RFLowThreshold r/w - 保留 08h ACD 期间低 RF 监测配置 0b 0001000b 45 / 126 Rev 2.17 2023/11/13 1：使能 Reader 所发 RF 异常检测 0：关闭 Reader 所发 RF 异常检测 检卡时判断 RF 是否过低 Si512 阈值可选范围 0~128 阈值计算公式： RFLowThreshold 0F_N ExRFDetect 7 6:0 RFNoThreshold 0F_O RFU r/w ACRDIRqEn 7:4 3 OSCMonIrqEn 2 - ACD 期间外部 RF 监测配置 08h 0 判断周围有无其他 RF 的阈值 0001000b ACD 相关中断使能 00h RFU 0b r/w 0b RFU 0b 1:使能 OSCMonIrqEn 中断 1 RFLowIrqEn r/w 0b 1：使能 RFLowIrq 中断 0 RFExIrqEn r/w 0b 1：使能 RFExIrq 中断 00h ACD 相关中断 0F_P ACRDIRq 与中断标志位配合使用，用来将中断标志 位置 1 或清 0 7 set3 w 0b 当此位写 0，同时对应中断标志位写 1 表 示清除此中断位； 当此位写 1，同时对应中断标志位写 1 表 示置位此中断位； 6:4 - RFU 0b 3 OSCMonIrq dy 0b 1：OSC 连续四次唤醒失败 2 - RFU 0b 保留 1 RFLowIrq dy 0b 1：检卡时 RF 值过低 0 RFExIrq dy 0b 1：检测到外部 RF 46 / 126 Rev 2.17 2023/11/13 Si512 7.3 PAGE1：通信 7.3.1 PageReg 表 7-33 7 Regbank Select r/w r/w 表 7-34 位 符号 7 UsePageSelect 地址：10h 复位值：00h 6 UsePage Select 访问权限 PageReg 5：2 1 RegSelect PageSelect r/w r/w 0 r/w PageReg 位描述 功能 设置为 1 时，PageSelect 的值被视为寄存器地址 A5 和 A4。寄存器地址的低位 则分别由地址引脚和内部地址锁存决定； 设置为 0 时，寄存器地址完全由内部地址锁存所决定。地址引脚的描述见 9.1 节 6 RegbankSelect 5-2 RegSelect 设置为 1 时，可以读写 0Fh 寄存器组 0000：读写 A 组寄存器； 0001：读写 B 组寄存器； … 1111：读写 P 组寄存器 1-0 PageSelect PageSelect 的值只有在 UsePageSelect 为 1 时才有效，此时用于指定寄存器页（即 寄存器地址 A5 和 A4） 7.3.2 ModeReg 定义发射和接收模式的通用设置。 表 7-35 访问权限 ModeReg 地址：11h 7 6 5 4 MSBFirst Detect Sync TxWaitRF RxWaitRF r/w r/w r/w r/w 47 / 126 Rev 2.17 2023/11/13 复位值：3Bh 3 PolSigin r/w 2 ModeDetOff r/w 1：0 CRCPreset r/w Si512 表 7-36 位 符号 7 MSBFirst ModeReg 位描述 功能 设置为 1 时，CRC 协处理器从最高位开始计算 CRC，且 CRCResultReg 中的 CRCResultMSB 和 CRCResultLSB 位是颠倒的。注意在 RF 通信中忽略该位功 能 6 设置为 1 时，非接触式 UART 等待到 F0h 时才激活接收机，并将 F0h 加 Detect Sync 到传输时的同步字节当中；仅在 106kbits/s NFCIP-1 数据交换协议下有效，其 他模式下该位应设置为 0 5 设置为 1 时，读卡器或 NFCIP-1 发起者模式下发射机只有在自身 RF 场产 TxWaitRF 生后才启动 4 设置为 1 时，卡模拟或 NFCIP-1 目标模式下 RxWait 计数只有在检测到外 RxWaitRF 部 RF 场后才开始 3 定义 SIGIN 管脚的极性。设置为 1 时，SIGIN 管脚高电平有效；设置为 0 PolSigin 时低电平有效。注意内部包络信号的编码是低电平有效的，改变该位的值会产 生 SiginActIRq 中断 2 设置为 1 时，内部模式检测器关闭，注意模式检测器只工作在 AutoColl 命 ModeDetOff 令执行期间 1-0 定义 CalCRC 命令下 CRC 协处理器的预设值，注意在任何通信过程中， CRCPreset 协处理器会根据 RxMode 和 TxMode 自动选择预设值 对应 CRC 预设值 设置 00 0000 01 6363 10 A671 11 FFFF 7.3.3 TxModeReg 定义发射过程的数据速率和帧格式。 表 7-37 7 6 TxModeReg 5 地址：12h 复位值：00h 4 3 48 / 126 Rev 2.17 2023/11/13 2 1 0 Si512 TxCRCEn 访问权限 r/w TxSpeed dy InvMod dy 表 7-38 dy TxMix r/w r/w TxFraming dy dy TxModeReg 位描述 位 符号 功能 7 TxCRCEn 设置为 1 时，数据发射过程中可以产生 CRC；仅在 106kbits/s 下可以设置 为0 6-4 TxSpeed 定 义 数据传输 速率。注意 在 424kbits/s 以上速率的数 据编码形式与 424kbits/s 主动通信模式（Ecma 340）所规定的形式相同 设置 速率 000 106kbits/s 001 212kbits/s 010 424kbits/s 011 保留 100 保留 101 保留 110 保留 111 保留 3 InvMod 设置为 1 时，待发射数据的调制是反相的 2 TxMix 设置为 1 时，MFIN 管脚上的信号与内部编码器的相混合 TxFraming 定义数据传输使用的帧格式 1-0 设置 描述 00 ISO 14443A 或者 106kbits/s 被动通信模式 01 主动通信模式 10 Felica 或者 212，424kbits/s 被动通信模式 11 ISO 14443B 49 / 126 Rev 2.17 2023/11/13 Si512 7.3.4 RxModeReg 定义接收过程的数据速率和帧格式。 表 7-39 7 RxCRCEn 访问权限 r/w RxModeReg 6 5 地址：13h 复位值：00h 4 RxSpeed dy 3 RxNoErr dy 表 51 dy r/w 2 RxMultiple r/w 1 0 RxFraming dy dy RxModeReg 位描述 位 符号 功能 7 RxCRCEn 设置为 1 时，数据接收过程中可以产生 CRC；仅在 106kbits/s 下可以设置 为0 6-4 RxSpeed 定义数据传输速率。注意 Si512 模拟部分最高只支持 424kbits/s，但数字 UART 可以处理更高的数据速率。424kbits/s 以上速率的数据编码形式与 424kbits/s 主动通信模式（Ecma 340）所规定的形式相同 3 RxNoErr 设置 速率 000 106kbits/s 001 212kbits/s 010 424kbits/s 011 保留 100 保留 101 保留 110 保留 111 保留 设置为 1 时，接收时忽略无效的数据流（少于 4bits），接收机仍继续工 作，ISO 14443B 模式如果要忽略无效数据，还需将 RxSOFReq 设置为 1 2 RxMultiple 设置为 0 时，接收机在接收完一个数据帧后关闭 设置为 1 时，可以接收多个数据帧，Receive 和 Transceive 命令不会自动 终止，只能通过写其他命令（除 Receive 外）或者由主机清除该位来终止接收； 50 / 126 Rev 2.17 2023/11/13 Si512 Si512 会在 FIFO 接收的数据流末尾加上一个错误信息字节（ErrorReg 的 值） 1-0 RxFraming 定义接收数据使用的帧格式 设置 描述 00 ISO 14443A 或者 106kbits/s 被动通信模式 01 主动通信模式 10 Felica 或者 212，424kbits/s 被动通信模式 11 ISO 14443B 7.3.5 TxControlReg 控制天线驱动管脚 TX1 和 TX2 的逻辑特性。 表 7-40 7 访问权限 TxControlReg 地址：14h 复位值：80h 6 5 3 InvTx2R InvTx1R InvTx2R InvTx1R FOn FOn FOff FOff r/w r/w r/w 表 7-41 位 4 符号 Tx2CW r/w 2 CheckRF r/w w 1 0 Tx2RFEn Tx1RFEn r/w r/w TxControlReg 位描述 功能 7 InvTx2RFOn 设置为 1 时，如果 TX2 驱动开启，则 TX2 管脚的输出信号反相 6 InvTx1RFOn 设置为 1 时，如果 TX1 驱动开启，则 TX1 管脚的输出信号反相 5 InvTx2RFOff 设置为 1 时，如果 TX2 驱动关闭，则 TX2 管脚的输出信号反相 4 InvTx1RFOff 设置为 1 时，如果 TX1 驱动关闭，则 TX1 管脚的输出信号反相 3 Tx2CW 设置为 1 时，管脚 TX2 持续输出未调制的 13.56MHz 载波； 设置为 0 时，Tx2CW 使能调制载波信号 2 CheckRF 设置为 1 时，如果检测到外部 RF 场则不能置位 Tx2RFEn 和 Tx1RFEn； 仅在与 Tx2RFEn、Tx1RFEn 一起使用时有效 1 Tx2RFEn 设置为 1 时，管脚 TX2 输出由待传输数据调制的 13.56MHz 载波 51 / 126 Rev 2.17 2023/11/13 Si512 0 设置为 1 时，管脚 TX1 输出由待传输数据调制的 13.56MHz 载波 Tx1RFEn 7.3.6 TxAutoReg 控制天线驱动的设置。 表 7-42 7 TxAutoReg 6 5 AutoRFO Force100 Auto FF ASK WakeUp r/w 访问权限 r/w r/w 表 7-43 位 7 符号 AutoRFOFF 地址：15h 4 3 0 CAOn RFU 复位值：00h r/w 2 1 0 InitialRF Tx2RF Tx1RF On AutoEn AutoEn r/w r/w r/w TxAutoReg 位描述 功能 设置为 1 时，按 NFCIP-1 规定的定时，在发射完最后一个数据比特后关 断所有天线驱动 6 Force100ASK 设置为 1 时，忽略 ModGsPReg 的值，强制 ASK 调制系数为 100% 5 AutoWakeUp 设置为 1 时，处在软掉电模式下的 Si512 由 RF 场检测器唤醒 4 - 保留为将来使用 3 CAOn 设置为 1 时，进入防冲突过程，按照 NFCIP-1 标准设置 n 的值 2 InitialRFOn 设置为 1 时，执行初始化 RF 冲突避免，完成后自动清零 InitialRFOn；注 意天线驱动必须由 Tx2RFAutoEn 和 Tx1RFAutoEn 使能才可以开启 1 Tx2RFAutoEn 设置为 1 时，在外部 RF 场关闭 TADT 时间后 Tx2 驱动开启。如果 InitialRFOn 也为 1，在 TIDT 时间内未检测到外部 RF 场则 Tx2 驱动开启； TADT 和 TIDT 在 NFCIP-1（ISO 18092）标准中定义 0 Tx1RFAutoEn 设置为 1 时，在外部 RF 场关闭 TADT 时间后 Tx1 驱动开启。如果 InitialRFOn 也为 1，在 TIDT 时间内未检测到外部 RF 场则 Tx1 驱动开启； TADT 和 TIDT 在 NFCIP-1（ISO 18092）标准中定义 52 / 126 Rev 2.17 2023/11/13 Si512 7.3.7 TxSelReg 选择模拟部分的信号来源。 表 7-44 访问权限 TxSelReg 7 6 5 0 0 DriverSel RFU RFU r/w 4 3 r/w 功能 7-6 - 保留为将来使用 5-4 DriverSel 选择 Tx1 和 Tx2 驱动的输入 00 1 0 r/w r/w r/w TxSelReg 位描述 符号 设置 2 SigOutSel r/w 表 7-45 位 地址：16h 复位值：10h 描述 三态。注意设置为三态时，软掉电模式下驱动只能处于三态模 式 01 来自内部编码器的调制信号（包络） 10 来自 SIGIN 的调制信号（包络） 11 高 电 平 。 注 意 电 平 值 取 决 于 InvTx1RFOn/InvTx1RFOff 和 InvTx2RFOn/InvTx2RFOff 的设置 3-0 SigOutSel 选择 MFOUT 管脚的输入 设置 描述 0000 三态 0001 低电平 0010 高电平 0011 TestBus 信号。由 TestSel1Reg 中的 TestBusBitSel 位定义 0100 来自内部编码器的调制信号（包络） 0101 待发射的串行数据流 0110 接收电路的输出*（卡模拟信号的恢复、延时），此信号用 作给 3 线 SAM 接口的数据输出 0111 接收到的串行数据流 53 / 126 Rev 2.17 2023/11/13 Si512 Felica SAM 调制 1000-1011 1000 接收* 1001 发射 1010 解调比较器的输出 1011 保留 1100-1111 保留 7.3.8 RxSelReg 内部接收机设置。 表 7-46 7 RxSelReg 6 5 UartSel 访问权限 r/w 7-6 符号 UartSel r/w r/w RxWait 4 3 2 1 0 r/w r/w r/w r/w r/w RxSelReg 位描述 功能 选择非接触式 UART 的输入 设置 5-0 复位值：84h RxWait 表 7-47 位 地址：17h 描述 00 固定的低电平 01 SIGIN 的包络信号 10 来自内部电路模拟部分的调制信号 11 SIGIN 管脚的调制信号；仅在 424kbits/s 以上速率时有效 数据发射后，延迟 RxWait 个比特时间后激活接收机。在这个帧保护时间 内忽略 RX 管脚上的信号。此参数用于除 Receive 外的其他命令（如 Transceive， Autocoll），根据 Si512 的不同模式，RxWait 计数器的启动时间也不同。被动 通信模式下计数器在发射数据流的最后一个调制脉冲后启动；主动通信模式下 计数器在外部 RF 场打开后立即启动 54 / 126 Rev 2.17 2023/11/13 Si512 7.3.9 RxThresholdReg 选择位译码器的阈值。 表 7-48 7 RxThresholdReg 6 5 地址：18h 4 MinLevel r/w 访问权限 r/w r/w 表 7-49 位 7-4 符号 r/w 复位值：84h 3 2 0 CollLevel RFU r/w 1 0 r/w r/w RxThresholdReg 位描述 功能 MinLevel 定义输入译码器信号有效的最小强度阈值，如果信号强度低于此值，则不会被 译码 3 - 2-0 保留为将来使用 定义输入译码器的 Manchester 编码信号中，当产生位冲突时，强度更弱 CollLevel 的半个比特信号的最小强度阈值 7.3.10 DemodReg 解调电路设置。 表 7-50 7 DemodReg 6 AddIQ 5 FixIQ 地址：19h 4 复位值：4Dh 3 TPrescal 2 TauRcv 1 0 TauSync Even 访问权限 r/w r/w r/w 表 7-51 位 符号 r/w r/w DemodReg 位描述 功能 55 / 126 Rev 2.17 2023/11/13 r/w r/w r/w Si512 7-6 定义接收过程中 I 和 Q 通道的使用。注意在 FixIQ 为 0 时如下设置才有效 AddIQ 设置 5 描述 00 选择信号值更强的通道 01 选择信号值更强的通道并冻结 10 Q 通道信号相加 11 保留 设置为 1 且 AddIQ=x0，则接收时固定使用 I 通道 FixIQ 设置为 1 且 AddIQ=x1，则接收固定使用 Q 通道 注意如果 MFIN/MFOUT 作为 S2C 接口使用，FixIQ 要重新设置为 1， AddIQ 设置为 x0 4 设置为 0 时，使用下式计算预分频器的频率 fTimer： TPrescalEven fTimer =13.56MHz/(2*TPreScaler+1)； 设置为 1 时，使用下式计算预分频器的频率 fTimer： fTimer =13.56MHz/(2*TPreScaler+2). (TPrescalEven 默认为 0). 3-2 数据接收过程中改变内部 PLL 的时间常数 TauRcv 注意设置为 00 时，数据接收过程中 PLL 是冻结的 1-0 Brust 过程中改变内部 PLL 的时间常数 TauSync 7.3.11 FelNFC1Reg 定义 Felica 同步字节的长度和接收数据包的最小长度。 表 7-52 7 FelNFC1Reg 6 5 FelSyncLen 访问权限 r/w 符号 4 3 2 1 0 r/w r/w r/w r/w r/w DataLenMin r/w r/w 表 7-53 位 地址：00h 复位值：00h FelNFC1Reg 位描述 功能 56 / 126 Rev 2.17 2023/11/13 Si512 7-6 FelSyncLen 5-0 定义同步字节的长度 DataLenMin 设置 同步字节（十六进制） 00 B2 4D 01 00 B2 4D 10 00 00 B2 4D 11 00 00 00 B2 4D 定义接收数据包的最小长度：DataLenMin*4≤数据包长度，如果接收到的数据 包长度不满足此式，则被忽略 在 106kbits/s，ModeReg 中的 DetectSync 为 0 时忽略此参数 7.3.12 FelNFC2Reg 定义 Felica 接收数据包的最大长度。 表 7-54 FelNFC2Reg 7 ShortTimeSlot DataLenMax r/w r/w r/w 表 7-55 位 7 符号 WaitForSelected 5：0 6 WaitForSelected 访问权限 地址：1Bh 复位值：00h FelNFC2Reg 位描述 功能 设置为 1 时，AutoColl 命令只在如下两种情况下自动终止： 根据 ISO 14443A 协议进行有效的选择程序后，再接收到一个有效命令； 根据 Felica 标准进行有效的轮询程序后，再接收到一个有效命令 注意一旦置位该位，则不能进行主动通信。设置该位可以减少主机从机 的交互，以防被动通信模式下与同一射频场中的另一设备发生通信 6 ShortTimeSlot 定义 424kbits/s 被动通信模式下的时隙长度。设置为 1 时使用短时隙 （212kbits/s 时隙长度的一半），设置为 0 时使用长时隙（与 212kbits/s 时隙 长度相等） 57 / 126 Rev 2.17 2023/11/13 Si512 5-0 DataLenMax 定义接收数据包的最大长度：DataLenMax*4≥数据包长度，如果接收到的数 据包长度不满足此式，则被忽略；如果设置为 0，最大可以接收 256 字节的 数据包 在 106kbits/s，ModeReg 中的 DetectSync 为 0 时忽略此参数 7.3.13 MifNFCReg 目标或者卡模拟模式下 ISO 14443A/NFC 的具体设置。 表 7-56 7 MifNFCReg 6 5 4 SensMiller 访问权限 r/w 复位值：62h 3 2 TauMiller r/w r/w 表 7-57 位 地址：1Ch r/w MFHalted r/w r/w 1 Txwait r/w r/w MifNFCReg 位描述 符号 功能 7-5 SensMiller 定义 Miller 译码器的灵敏度 4-3 TauMiller 定义 Miller 译码器的时间常数 2 MFHalted 设置为 1 时，106kbits/s 卡模拟模式的 Si512 进入 HALT 态 Txwait 定义接收与发射之间的最小响应时间：TxWait bits + 7 bits. 1-0 0 最短响应时间是 7bits 长度（Txwait=0），最长 10bits（Txwait=3），如果 帧的传输在最小响应时间结束前启动，Si512 会等待最小响应时间结束后再开 始发射数据； 如果帧的传输在最小响应时间结束后启动，Si512 在数据比特同步正确（由 TxBitPhase 设置）的情况下立刻开始发射数据 7.3.14 ManualRCVReg 手动微调内部接收机设置。 注意：标准应用下不建议更改此寄存器配置。 表 7-58 ManualRCVReg 地址：1Dh 58 / 126 Rev 2.17 2023/11/13 复位值：00h Si512 7 0 6 5 4 FastFilt Delay Parity MF_SO MF_SO Disable r/w r/w r/w RFU 访问权限 表 7-59 2 1：0 LargeBWPLL Manual HPCF HPCF r/w r/w r/w ManualRCVReg 位描述 位 符号 功能 7 - 保留为将来使用 6 3 设置为 1 时，Miller 延时电路的内部滤波器将设置为快速模式 FastFilt MF_SO 注意只有当希望得到脉冲宽度小于 400ns 的 Miller 脉冲时才设置为 1. （106kBd 速率下 Miller 脉冲宽度一般为 3us） 5 设置为 1 时，延时 MFOUT 管脚上的信号，使 SAM 模式下 MFIN 上的 Delay MF_SO 信号要比 ISO 14443A 规定的快 128/fc，以此满足 ISO 14443A 协议对射频场 的约束 注意仅当 TxSelReg 中的 SigOutSel 设置为 1110 或者 1111 时，延时才能 激活 4 设置为 1 时，关闭发射数据时奇偶校验位的产生和接收数据时奇偶校验 ParityDisable 位的检验。接收到的奇偶校验位做数据位处理 3 LargeBWPLL 设置为 1 时，扩展做时钟恢复的内部 PLL 的带宽 2 ManualHPCF 设置为 0 时，忽略 HPCF 的值，由接收模式自动定义 HPCF 设置为 1 时，HPCF 的值有效 1-0 HPCF 选择内部接收电路滤波器的高通角频率（HPCF）： 00 信号的频谱下至 106kHz 01 信号的频谱下至 212kHz 10 信号的频谱下至 424kHz 11 信号的频谱下至 848kHz 7.3.15 TypeBReg 表 7-60 TypeBReg 地址：1Eh 59 / 126 Rev 2.17 2023/11/13 复位值：00h Si512 7 6 5 RxSOFReq RxEOFReq 0 r/w 访问权限 r/w 符号 7 RxSOFReq EOFSOFWidth RFU 表 7-61 位 4 3 2 NoTxSOF NoTxEOF r/w r/w 1：0 TxEGT r/w r/w TypeBReg 位描述 功能 设置为 1 时，不接收无 SOF 的数据流；清 0 后，接收有 SOF 和无 SOF 的数据 流。SOF 不会被写入 FIFO 6 RxEOFReq 设置为 1 时，不接收无 EOF 的数据流，末尾无 EOF 的数据流会导致 ProtocolErr； 清 0 后，接收有 EOF 和无 EOF 的数据流。EOF 不会被写入 FIFO 5 4 EOFSOFWidth 保留为将来使用 如果设置为 1 且 EOFSOFAdjust 为 0，SOF 和 EOF 取 ISO 14443B 协议中 定义的最大长度； 如果清零且 EOFSOFAdjust 为 0，SOF 和 EOF 取 ISO 14443B 协议中定义 的最小长度； 如果设置为 1 且 EOFSOFAdjust 为 1，则有： SOF 低电平时间：SOFlow =（11etu - 8cycles）/fc SOF 高电平时间：SOFhigh =（2etu + 8cycles）/fc EOF 低电平时间：EOFlow = （11etu - 8cycles）/fc， 其中 etu 为 1 比特持续时间，cycle 为 1 个时钟周期，fc 为载波频率。 如果设置为 0 且 EOFSOFAdjust 为 1，系统行为不符合 ISO 标准 NoTxSOF 设置为 1 时，发射数据不产生 SOF 2 NoTxEOF 设置为 1 时，发射数据不产生 EOF 1-0 TxEGT 定义字符间保护时间（EGT）的长度 3 00 0bit 01 1bit 10 2bit 11 3bit 60 / 126 Rev 2.17 2023/11/13 Si512 7.3.16 SerialSpeedReg 串行 UART 接口的速率设置。 表 7-62 7 SerialSpeedReg 6 5 地址：1Fh 复位值：EBh 4 3 BR_T0 访问权限 r/w r/w r/w r/w r/w SerialSpeedReg 位描述 符号 功能 7-5 BR_T0 调整传输速率的因子 BR_T0，详见 8.3.2 4-0 BR_T1 调整传输速率的因子 BR_T0，详见 8.3.2 61 / 126 Rev 2.17 2023/11/13 1 0 r/w r/w BR_T1 表 7-63 位 2 r/w Si512 7.4 PAGE2：配置 7.4.1 PageReg 表 7-64 7 访问权限 6 UsePage Regbank Select Select r/w PageReg 5 符号 7 UsePageSelect 4 3 2 RegSelect r/w r/w 表 7-65 位 地址：20h 复位值：00h r/w r/w 1 0 PageSelect r/w r/w r/w PageReg 位描述 功能 设置为 1 时，PageSelect 的值被视为寄存器地址 A5 和 A4。寄存器地址的低位 则分别由地址引脚和内部地址锁存决定； 设置为 0 时，寄存器地址完全由内部地址锁存所决定。地址引脚的描述见 9.1 节 6 5-2 RegbankSelect RegSelect 设置为 1 时，可以读写 0Fh 寄存器组 0000：读写 A 组寄存器； 0001：读写 B 组寄存器； … 1111：读写 P 组寄存器 1-0 PageSelect PageSelect 的值只有在 UsePageSelect 为 1 时才有效，此时用于指定寄存 器页（即寄存器地址 A5 和 A4） 7.4.2/3 CRCResultReg 显示 CRC 计算结果的实际最高字节和最低字节。 注意 CRC 结果分开存储在两组 8bits 寄存器当中；若置位 ModeReg 当中 MSBFirst 位，字节中比特顺序将颠倒，而字节顺序不变。 62 / 126 Rev 2.17 2023/11/13 Si512 表 7-66 7 CRCResultReg 6 5 地址：21h 复位值：FFh 4 3 2 1 0 r r r CRCResultMSB 访问权限 r r r 表 7-67 位 7 符号 r r CRCResultReg 位描述 功能 CRCResultReg 中最高字节的实际值。仅在 Status1Reg 中的 CRCReady 为 1 时 CRCResultMSB 有效 表 7-68 7 CRCResultReg 6 5 地址：22h 复位值：FFh 4 3 2 1 0 r r r CRCResultLSB 访问权限 r r r 表 7-69 位 符号 7 CRCResultLSB r r CRCResultReg 位描述 功能 CRCResultReg 中最低字节的实际值。仅在 Status1Reg 中的 CRCReady 为 1 时 有效 7.4.4 GsNOffReg 天线驱动关闭时天线驱动管脚 TX1 和 TX2 的电导系数设置。 表 7-70 7 6 GsNOffReg 5 地址：23h 4 复位值：88h 3 CWGsNOff 访问权限 r/w r/w r/w 1 0 ModGsNOff r/w r/w 63 / 126 Rev 2.17 2023/11/13 2 r/w r/w r/w Si512 表 7-71 位 7-4 符号 GsNOffReg 位描述 功能 用于负载调制，在不调制时，定义输出的 N 驱动的电导值 CWGsNOff 注意：电导值是二进制加权的；软掉电模式下 CWGsNOff 的最高位必须为 1； 仅在天线驱动关闭时有效，否则将使用 GsNOnReg 中的 CWGsNOn 值 3-0 用于负载调制，在有调制时，定义输出的 N 驱动的电导值，可以用于调整调 ModGsNOff 制系数 注意：电导值是二进制加权的；软掉电模式下 CWGsNOff 的最高位必须为 1； 仅在天线驱动关闭时有效，否则将使用 GsNOnReg 中的 ModGsNOn 值 7.4.5 ModWidthReg 调制宽度的设置。 表 7-72 7 6 ModWidthReg 5 地址：24h 复位值：26h 4 3 2 1 0 r/w r/w r/w ModWidth 访问权限 r/w r/w r/w 表 7-73 位 7-0 r/w r/w ModWidthReg 位描述 符号 ModWidth 功能 Si512 作为主动/被动模式发起者时，定义 Miller 调制的脉冲宽度为（ModWidth + 1/fc）的倍数，最大可达半个比特持续时间，其计算如下式： 低电平时间：#clocksLOW = (ModWidth modulo 8) + 1 高电平时间：#clocksHIGH = 16 - #clocksLOW. Si512 作为 106kbits/s 被动模式目标或者 ISO 14443A 卡时，ModWidth 用于改 变副载波的工作周期 64 / 126 Rev 2.17 2023/11/13 Si512 7.4.6 TxBitPhaseReg 调整 106kbits/s 数据传输时的位相。 表 7-74 TxBitPhaseReg 地址：25h 复位值：87h 6：0 7 RcvClkChange TxBitPhase r/w 访问权限 r/w 表 7-75 位 7 6-0 TxBitPhaseReg 位描述 符号 RcvClkChange TxBitPhase 功能 设置为 1 时，解调器的时钟来自外部 RF 场 表示在发射数据前，加到等待发射时间（TxWait）之上的载波时钟周期数，用 于调整 106kbits/s NFCIP-1 被动通信模式或 ISO 14443A 卡模拟模式发射数据 时的位同步 7.4.7 RFCfgReg 接收机增益和射频场检测器的灵敏度配置。 表 7-76 RFCfgReg 6：3 7 访问权限 RxGain r/w r/w 表 7-77 6-3 符号 7 RFLevelAmp r/w RFCfgReg 位描述 设置为 1 时激活射频场检测器的放大器 定义接收机电压增益因子 设置 增益 000 18dB 001 23dB 1 0 RFLevel 功能 RxGain 65 / 126 Rev 2.17 2023/11/13 复位值：48h 2 RFLevelAmp 位 地址：26h r/w r/w Si512 2-0 010 18dB 011 23dB 100 33dB 101 38dB 110 43dB 111 48dB 定义射频场检测器的灵敏度，详见第 10 节 RFLevel 7.4.8 GsNOnReg 天线驱动打开时天线驱动管脚 TX1 和 TX2 的电导系数设置。 表 7-78 7 GsNOnReg 6 5 地址：27h 4 复位值：88h 3 CWGsNOn 访问权限 r/w r/w 位 7-4 符号 CWGsNOn 1 0 ModGsNOn r/w 表 7-79 2 r/w r/w r/w r/w r/w GsNOnReg 位描述 功能 在不调制时，定义输出的 N 驱动的电导值；可以用于调整输出功率，从而调 整电流和工作距离 注意：电导值是二进制加权的；软掉电模式下 CWGsNOn 的最高位必须为 1； 仅在天线驱动打开时有效，否则将使用 GsNOffReg 中的 CWGsNOff 值 3-0 ModGsNOn 在有调制时，定义输出的 N 驱动的电导值，用于调整调制系数 注意：电导值是二进制加权的；软掉电模式下 CWGsNOn 的最高位必须为 1； 仅在天线驱动打开时有效，否则将使用 GsNOffReg 中的 ModGsNOff 值 7.4.9 CWGsPReg 不调制时 P 驱动的电导系数设置。 66 / 126 Rev 2.17 2023/11/13 Si512 表 7-80 访问权限 7 6 0 0 RFU RFU CWGsPReg 5 4 复位值：20h 3 2 1 0 r/w r/w CWGsP r/w 表 7-81 位 地址：28h 符号 r/w r/w r/w CWGsPReg 位描述 功能 7-6 - 保留为将来使用 5-0 CWGsP 在不调制时，定义输出的 P 驱动的电导值，可以用于调整输出功率，从而调整 电流和工作距离 注意：电导值是二进制加权的；软掉电模式下 CWGsP 的最高位必须为 1 7.4.10 ModGsPReg 有调制时 P 驱动的电导系数设置。 表 7-82 访问权限 ModGsPReg 7 6 5 0 0 ModGsP RFU RFU r/w 表 7-83 位 符号 7-6 - 5-0 ModGsP 地址：29h 复位值：20h 4 3 2 1 0 r/w r/w r/w r/w r/w ModGsPReg 位描述 功能 保留为将来使用 在有调制时，定义输出的 P 驱动的电导值，可以用于调整调制系数 注意：电导值是二进制加权的；软掉电模式下 CWGsP 的最高位必须为 1 注意如果 Force100ASK 为 1，ModGsP 的值无效 67 / 126 Rev 2.17 2023/11/13 Si512 7.4.11/12 TModeReg，TPrescalerReg 定时器设置。 注意预分频器的值分开存储在两组 8bits 寄存器中。 表 7-84 7 TAuto 访问权限 r/w TModeReg 6 5 地址：2Ah 复位值：00h 3：0 4 TGated TAutoRestart r/w r/w TPrescaler_Hi r/w 表 7-85 r/w TModeReg 位描述 位 符号 功能 7 TAuto 设置为 1 时，在任何通信模式下发射完数据后自动启动定时器；或在 InitialRFOn 为 1 且 RF 场打开后自动启动定时器 如果 RxModeReg 中的 RxMultiple 为 0，在 ISO 14443B 106kbits/s 模式下 定时器在第 5 个比特后停止（1 个起始位，4 个数据位）；其他通信模式下定 时器在第 4 个比特后停止； 如果 RxMultiple 为 1，定时器不会自动停止，需要通过置位 ControlReg 中 的 TStopNow 位来终止定时器。 TAuto 设置为 0 时表示定时器不受通信协议约束 6-5 TGated 内部定时器工作在门控模式 注意在门控模式下，定时器工作时 TRunning=1；TGated 不影响门控信号 设置 4 TAutoRestart 描述 00 非门控模式 01 MFIN 作门控信号 10 AUX1 作门控信号 11 A3 作门控信号 设置为 1 时，定时器自动重新从 TReloadValue 向下计数； 设置为 0 时，定时器向下计数，当递减到 0 时，产生定时中断 TimerIRq = 1 3-0 TPrescaler_Hi TPrescaler 的高 4 位 如果 DemodReg 中的 TPrescalEven 位为 0，fTimer 按照下式计算： 68 / 126 Rev 2.17 2023/11/13 Si512 fTimer = 13.56MHz/(2*TPreScaler + 1) 其中 TPreScaler = [TPrescaler_Hi:TPrescaler_Lo]，表示完整的 12bits TPrescaler 值；TPrescalEven 默认为 0，当 TPrescalEven 设置为 1 时： fTimer = 13.56MHz/(2*TPreScaler + 2) 表 7-86 7 TPrescalerReg 6 5 地址：2Bh 复位值：00h 4 3 2 1 0 r/w r/w r/w TPrescaler_Lo 访问权限 r/w r/w r/w 表 7-87 位 7-0 符号 r/w r/w TPrescalerReg 位描述 功能 TPrescaler_Lo TPrescaler 的低 8 位 如果 DemodReg 中的 TPrescalEven 位为 0，fTimer 按照下式计算： fTimer = 13.56MHz/(2*TPreScaler + 1) 其中 TPreScaler = [TPrescaler_Hi:TPrescaler_Lo]，表示完整的 12bits TPrescaler 值；TPrescalEven 默认为 0，当 TPrescalEven 设置为 1 时： fTimer = 13.56MHz/(2*TPreScaler + 2) 7.4.13/14 TReloadReg 16bits 定时器重装值。 注意重装值分开存储在两组 8bits 寄存器当中。 表 7-88 7 TReloadReg（高位） 6 5 地址：2Ch 4 3 复位值：00h 2 1 0 r/w r/w r/w TReloadVal_Hi 访问权限 r/w r/w r/w 表 7-89 位 符号 r/w r/w TReloadReg 位描述 功能 69 / 126 Rev 2.17 2023/11/13 Si512 7-0 TReloadVal_Hi TReloadReg 的高 8 位启动定时器时，定时器会载入 TReloadVal 值；TReloadVal 值改变后，在下一次启动定时器时生效 表 7-90 7 TReloadReg（低位） 6 5 地址：2Dh 4 3 复位值：00h 2 1 0 r/w r/w r/w TReloadVal_Lo 访问权限 r/w r/w r/w 表 7-91 位 7-0 符号 r/w r/w TReloadReg 位描述 功能 TReloadVal_Hi TReloadReg 的低 8 位 启动定时器时，定时器会载入 TReloadVal 值；TReloadVal 值改变后，在下一 次启动定时器时生效 7.4.15/16 TCounterValReg 定时器的当前值。 注意计数值分开存储在两组 8bits 寄存器中。 表 7-92 TCounterValReg（高位） 7 6 5 地址：2Eh 复位值：xxh，xxxxxxxxb 4 3 2 1 0 r r r TcntVal_Hi 访问权限 r r r 表 7-93 位 7-0 符号 r TCounterValReg 位描述 功能 TcntVal_Hi 表 7-94 r 定时器的当前值 TcntVal 的高 8 位 TCounterValReg（低位） 地址：2Fh 复位值：xxh，xxxxxxxxb 70 / 126 Rev 2.17 2023/11/13 Si512 7 6 5 4 3 2 1 0 r r r 1 0 TcntVal_Lo 访问权限 r r r 表 7-95 位 7-0 r r TCounterValReg 位描述 符号 功能 TcntVal_Lo 定时器的当前值 TcntVal 的低 8 位 7.5 PAGE3：测试 7.5.1 PageReg 表 7-96 7 访问权限 6 UsePage Regbank Select Select r/w PageReg 5 符号 7 UsePageSelect 4 3 2 RegSelect r/w r/w 表 7-97 位 地址：30h 复位值：00h PageSelect r/w r/w r/w r/w r/w PageReg 位描述 功能 设置为 1 时，PageSelect 的值被视为寄存器地址 A5 和 A4。寄存器地址的 低位则分别由地址引脚和内部地址锁存决定； 设置为 0 时，寄存器地址完全由内部地址锁存所决定。地址引脚的描述见 9.1 节 6 5-2 RegbankSelect RegSelect 设置为 1 时，可以读写 0Fh 寄存器组 0000：读写 A 组寄存器； 0001：读写 B 组寄存器； … 71 / 126 Rev 2.17 2023/11/13 Si512 1111：读写 P 组寄存器 1-0 PageSelect 的值只有在 UsePageSelect 为 1 时才有效，此时用于指定寄存 PageSelect 器页（即寄存器地址 A5 和 A4） 7.5.2 TestSel1Reg 通用测试信号配置。 表 7-98 访问权限 TestSel1Reg 7 6 5 4 - - SAMClockSel RFU RFU r/w 7-6 5-4 3 2 SAMClkD1 r/w 1 0 TstBusBitSel r/w r/w r/w TestSel1Reg 位描述 符号 功能 - 保留为将来使用 定义 13.56MHz SAM 时钟源 SAMClockSel 设置 描述 00 GND，SAM 时钟关断 01 来自内部振荡器 10 内部 UART 时钟 11 来自 RF 场 设置为 1 时，SAM 时钟传到 D1 上。仅在不使用 8bits 并行接口时有效 SAMClkD1 2-0 复位值：00h 3 r/w 表 7-99 位 地址：31h 从测试总线选择 TestBus 位，以传播到 MFOUT TstBusBitSel 7.5.3 TestSel2Reg 通用测试信号配置以及 PRBS 控制。 表 7-100 7 6 TestSel2Reg 5 地址：32h 复位值：00h 4 3 72 / 126 Rev 2.17 2023/11/13 2 1 0 Si512 TstBus PRBS9 PRBS15 TstBusSel Flip 访问权限 r/w r/w r/w 表 7-101 r/w r/w r/w r/w r/w TestSel2Reg 位描述 位 符号 功能 7 TstBusFlip 设置为 1 时，测试总线按如下顺序映射到并行端口： D4，D3，D2，D6，D5，D0，D1 6 根据 ITU-TO150 来启动和使能 PRBS9 序列 PRBS9 注意所有与发射数据相关的寄存器都要按照 PRBS9 模式来配置；由 send 命令来启动指定数据序列的发射 5 根据 ITU-TO150 来启动和使能 PRBS15 序列 PRBS15 注意所有与发射数据相关的寄存器都要按照 PRBS15 模式来配置；由 send 命令来启动指定数据序列的发射 4-0 TstBusSel 选择测试总线 7.5.4 TestPinEnReg 使能 8bits 并行总线的管脚输出驱动。 表 7-102 7 TestPinEnReg 6 5 地址：33h 复位值：80h 4 RS232 3 2 1 0 r/w r/w r/w TestPinEn LineEn 访问权限 r/w r/w r/w 表 7-103 位 7 符号 RS232LineEn r/w r/w TestPinEnReg 位描述 功能 设置为 0 时，禁用串行 UART 的 MX 和 DTRQ 线 73 / 126 Rev 2.17 2023/11/13 Si512 6-0 使能 8bits 并行接口的管脚输出驱动 TestPinEn 例如：将第 0 位设置为 1 表示使能 D0，将第 5 位设置为 1 表示使能 D5； 注意仅在使用串行接口时有效，如果使用 SPI 接口，或者使用串行 UART 接口且 RS232LineEn=1，则只能使用 D0-D4 7.5.5 TestPinValueReg 当 7bits 并行端口用作 I/O 口时，定义端口值。 表 7-104 7 TestPinValueReg 6 5 4 UseIO 访问权限 r/w 地址：34h 复位值：00h 3 2 1 0 r/w r/w r/w TestPinValue r/w r/w 表 7-105 r/w r/w TestPinValueReg 位描述 位 符号 功能 7 UseIO 设置为 1 时，在使用串行接口的情况下，使能 7bits 并行端口的 I/O 功能， 其输入/输出行为由 TestPinEnReg 中的 TestPinEn 来定义，输出值由 TestPinVal 定义 注意如果 SAMClkD1 设置为 1，则 D1 不能做 I/O 口使用 6-0 定义 7bits 并行端口用作 I/O 时的值。每个输出位必须由 TestPinEnReg 中 TestPinValue 的 TestPinEn 来使能 注意如果 UseIO 为 1，读 TestPinValue 得到的是管脚 D6-D0 的实际值； 如果 UseIO 清 0，则读回 TestPinValueReg 的值 7.5.6 TestBusReg 内部测试总线的状态。 表 7-106 7 TestBusReg 6 5 地址：35h 复位值：xxh，xxxxxxxxh 4 3 TestBus 74 / 126 Rev 2.17 2023/11/13 2 1 0 Si512 r 访问权限 r r 表 7-107 位 7-0 r r r r r TestBusReg 位描述 符号 功能 TestBus 显示内部测试总线的状态，测试总线由 TestSel2Reg 选择 7.5.7 AutoTestReg 数字自测试相关设置。 表 7-108 7 0 AutoTestReg 6 AmpRcv 5 地址：36h 复位值：40h 4 EOFSOF 3 2 - 1 0 SelfTest Adjust 访问权限 RFT r/w RFU 表 7-109 RFU r/w r/w r/w r/w AutoTestReg 位描述 位 符号 功能 7 - 保留用于产品测试 6 AmpRcv 设置为 1 时，接收机内部信号处理过程是非线性的，由此可以增加 106kbits/s 通信模式下的工作距离 注意由于信号处理的非线性，RxThreshholdReg 中 MinLevel 和 CollLevel 的影响也是非线性的 5 EOFSOFAdjust 如果设置为 0 且 EOFSOFWidth 为 1，SOF 和 EOF 取 ISO 14443B 协议中 定义的最大长度； 如果设置为 0 且 EOFSOFWidth 为 0，SOF 和 EOF 取 ISO 14443B 协议中 定义的最小长度； 如果设置为 1 且 EOFSOFWidth 为 1，则有： SOF 低电平时间：SOFlow =（11etu - 8cycles）/fc SOF 高电平时间：SOFhigh =（2etu + 8cycles）/fc EOF 低电平时间：EOFlow = （11etu - 8cycles）/fc， 75 / 126 Rev 2.17 2023/11/13 Si512 4 3-0 - 保留为将来使用 使能数字自测试。自测可以由 CommandReg 写 SelfTest 命令来开启，通过写 SelfTest 1001 使能；注意在默认工作模式下通过写 0000 禁止自测试 7.5.8 VersionReg 版本信息。 表 7-110 7 VersionReg 6 地址：37h 5 复位值：xxh，xxxxxxxxb 4 3 2 1 0 r r r r 1 0 r/w r/w Version 访问权限 r r r r 表 7-111 位 7-0 符号 VersionReg 位描述 功能 Version 82h 7.5.9 AnalogTestReg AUX1 和 AUX2 管脚设置。 表 7-112 7 AnalogTestReg 6 5 地址：38h 复位值：00h 4 3 AnalogSelAux1 访问权限 r/w AnalogSelAux2 r/w r/w 表 7-113 位 符号 7-4 AnalogSelAux1 3-0 AnalogSelAux2 r/w r/w AnalogTestReg 位描述 功能 控制 AUX 管脚 设置 描述 0000 三态 76 / 126 Rev 2.17 2023/11/13 2 r/w Si512 0001 TestDAC1（AUX1）的输出，TestDAC2（AUX2）的输出 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 0010 Testsignal Corr1 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 0011 Testsignal Corr2 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 0100 Testsignal MinLevel 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 0101 ADC I 通道 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 0110 ADC Q 通道 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 0111 ADC I，Q 通道结合 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 1000 产品测试 注意是电流输出，AUX 推荐使用 1kΩ 的下拉电阻 1001 SAM 时钟（13.56MHz） 1010 高电平 1011 低电平 1100 TxActive 106kbits/s 时：起始位、数据位、奇偶校验位、CRC 时为高； 212/424kbits/s 时：前导码、同步字节、数据和 CRC 时为高 1101 RxActive 106kbits/s 时：数据位、奇偶校验位、 CRC 时为高；212/424kbits/s 时：数据和 CRC 时为高 1110 副载波检测 106kbits/s 时：不支持；212/424kbits/s 时：前导码最后部分、 同步字节、数据、CRC 时为高 1111 由 TestSel1Reg 中的 TstBusBitSel 位定义测试总线 77 / 126 Rev 2.17 2023/11/13 Si512 7.5.10 TestDAC1Reg TestDAC1 的测试值。 表 126 访问权限 TestDAC1Reg 地址：39h 复位值：xxh，00xxxxxxb 7 6 5 0 0 TestDAC1 RFT RFU r/w 表 127 4 3 2 1 0 r/w r/w r/w r/w r/w TestDAC1Reg 位描述 位 符号 功能 7 - 保留用于产品测试 6 - 保留为将来使用 TestDAC1 定义 TestDAC1 的测试值。通过将 AnalogTestReg 中的 AnalogSelAux1 设 5-0 置为 0001，可使 DAC1 的输出转换到 AUX1 7.5.11 TestDAC2Reg TestDAC2 的测试值。 访问权限 表 7-114 TestDAC2Reg 7 6 5 0 0 TestDAC2 RFU RFU r/w 表 7-115 位 地址：3Ah 复位值：xxh，00xxxxxxb 4 3 2 1 0 r/w r/w r/w r/w r/w TestDAC2Reg 位描述 符号 功能 7-6 - 保留为将来使用 5-0 TestDAC2 定义 TestDAC2 的测试值。通过将 AnalogTestReg 中的 AnalogSelAux2 设 置为 0001，可使 DAC2 的输出转换到 AUX2 78 / 126 Rev 2.17 2023/11/13 Si512 7.5.12 TestADCReg ADC I 通道和 Q 通道的实际值。 表 7-116 TestADCReg 7 6 地址：3Bh 复位值：xxh，xxxxxxxxb 5 4 3 2 ADC_I r 访问权限 r 0 ADC_Q r 表 7-117 位 1 r r r r r TestADCReg 位描述 符号 功能 7-4 ADC_I ADC I 通道的实际值 3-0 ADC_Q ADC Q 通道的实际值 7.5.13 RFTReg 表 7-118 访问权限 RFTReg 7-0 复位值：FFh 7 6 5 4 3 2 1 0 1 1 1 1 1 1 1 1 RFT RFT RFT RFT RFT RFT RFT RFT 表 7-119 位 地址：3Ch RFTReg 位描述 符号 功能 - 保留用于产品测试 表 7-120 RFTReg 地址：3D 复位值：00h 7 6 5 4 3 2 1 0 0 0 0 0 0 0 0 0 79 / 126 Rev 2.17 2023/11/13 Si512 RFT 访问权限 RFT RFT RFT 表 7-121 位 7-0 功能 - 保留用于产品测试 访问权限 RFTReg RFT RFT 地址：3Eh 复位值：03h 7 6 5 4 3 2 1 0 0 0 0 0 0 0 1 1 RFT RFT RFT RFT RFT RFT RFT RFT 表 7-123 位 RFT RFTReg 位描述 符号 表 7-122 RFT 符号 RFTReg 位描述 功能 7:0 RFT 7.5.14 PollLPReg 手动配置进一步降低 ACD 模式功耗。 表 7-124 访问权限 PollLPReg 7 6 5 0 0 0 RFT RFT RFT 表 7-125 位 7:5 4 3:2 地址：3Fh 复位值：03h 4 PollLPEn r/w 3 2 1 0 0 0 1 1 RFT RFT RFT RFT PollLPReg 位描述 符号 功能 - RFT PollLPEn 设置为 1 时可以进一步降低 ACD 模式的功耗 - RFT 1 VMID 开关 80 / 126 Rev 2.17 2023/11/13 Si512 1：关闭 0：开启 0 - RFT 81 / 126 Rev 2.17 2023/11/13 Si512 8. 数字接口 8.1 微控制器接口自动检测 Si512 支持可直接相连的各种微控制器接口类型，如 SPI，I2C 和串行 UART。 在上电或硬复位后，Si512 复位自身的接口并自动检测当前主机的接口类型。因 为每种接口有其固定的管脚连接，Si512 可以通过检测这些管脚的逻辑电平从而 分辨出复位后的接口类型。下表列出了不同的连接配置： 表 8-1 不同接口类型的检测 引脚 接口类型 UART（输入） SPI（输出） I2C（输入/输出） SDA RX NSS SDA I2C 0 0 1 EA 0 1 EA D7 TX MISO SCL D6 MX MOSI ADR_0 D5 DTRQ SCK ADR_1 D4 - - ADR_2 D3 - - ADR_3 D2 - - ADR_4 D1 - - ADR_5 8.2 SPI Si512 支持串行外围接口（兼容 SPI）来达到与主机的高速通信，数据速率 最高可达 10Mbits/s。当与主机通信时，Si512 作为从机，从主机处接受寄存器设 置，与主机交互射频接口通信相关的数据。 兼容 SPI 的接口同样可以在 Si512 和微控制器之间建立高速串行通信，接口 的处理与 SPI 标准相同。 82 / 126 Rev 2.17 2023/11/13 Si512 SCK SCK MOSI MOSI MISO MISO NSS NSS 图 8.1 SPI 接口 Si512 在 SPI 通信中作从机，SPI 的时钟信号 SCK 由主机产生，数据通过 MOSI 线从主机传输到从机，通过 MISO 线从从机传输到主机。两条线上传输数 据字节时都是高位在先，且数据在时钟上升沿时需要保持稳定，在下降沿时可以 改变。 8.2.1 SPI 读数据 用 SPI 读数据需要如下表的字节顺序，注意是先发送最高位。其中第一个字 节定义了模式和地址： 表 8-2 线名 字节 0 字节 1 MOSI 和 MISO 字节顺序 字节 2 … 字节 n 字 节 n+1 MOSI 地址 0 地址 1 地址 2 … 地址 n 00 MISO X* 数据 0 数据 1 … 数据 n-1 数据 n 注：X=任意值；先传输 MSB。 8.2.2 SPI 写数据 用 SPI 向 Si512 写数据需要如下表的字节顺序，其中第一个字节定义了模式 和地址： 表 8-3 MOSI 和 MISO 字节顺序 线名 字节 0 字节 1 字节 2 … 字节 n MOSI 地址 0 数据 0 数据 1 … 数据 n-1 数据 n MISO X* X* X* … X* X* 注：X=任意值；先传输 MSB。 83 / 126 Rev 2.17 2023/11/13 字节 n+1 Si512 8.2.3 SPI 地址字节 地址字节需要满足如下表的形式： 表 8-4 地址字节 0 寄存器；MOSI 7（MSB） 6：1 0（LSB） 1=读/0=写 地址 0 第一个字节的最高位定义了所使用的模式，如果是从 Si512 读数据则最高位 为 1；如果是向 Si512 写数据则最高位为 0。6-1 位给出地址，最低位设置为 0。 8.3 UART 8.3.1 与主机的连接 RX RX TX TX DTRQ DTRQ MX MX 图 8.2 UART 接口 注意：DTRQ 和 MX 信号可以通过清除 TestPinEnReg 寄存器的 RS232LineEn 位来屏蔽。 8.3.2 可选的传输速率 Si512 内部 UART 接口与 RS232 串行接口兼容，默认的传输速率是 8.6kBd， 由主机写 SeriaSpeedReg 寄存器可以改变传输速率，其中 BR_T0[2:0]和 BR_T1[4:0] 与速率设置有关，如下表所示： 表 8-5 BR_Tn Bit0 BR_T0 BR_T1 BR_T0 和 BR_T1 设置 Bit1 Bit2 Bit3 Bit4 Bit5 Bit6 Bit7 1 1 2 4 8 16 32 64 1-32 33-64 33-64 33-64 33-64 33-64 33-64 33-64 84 / 126 Rev 2.17 2023/11/13 Si512 例：不同传输速率及其相关寄存器设置如下表。 表 8-6 传输速率（kBd） 可选的 UART 传输速率 SeriaSpeedReg 寄存器值 速率精确度（%）* 十进制表示 十六进制表示 7.2 250 FAh -0.25 8.6 235 EBh 0.32 14.4 218 DAh -0.25 19.2 203 CBh 0.32 38.4 171 ABh 0.32 57.6 154 9Ah -0.25 115.2 122 7Ah -0.25 128 116 74h -0.06 230.4 90 5Ah -0.25 460.8 58 3Ah -0.25 921.6 28 1Ch 1.45 1228.8 21 15h 0.32 注*：上述传输速率实际误差均小于 1.5%。 表中可选传输速率是根据如下公式所计算： BR_T0[2:0]=0 时： 27.12 ×106 transforspeed = ( BR _ T 0 + 1) BR_T0[2:0]＞0 时： transforspeed = 27.12 × 106 ( BR _ T 1 + 33) 2( BR _ T 0−1) 85 / 126 Rev 2.17 2023/11/13 Si512 8.3.3 UART 帧格式 表 8-7 UART 帧 Bit 长度 值 起始位 1bit 0 数据位 8bits 数据 停止位 1bit 1 注意：对于数据和地址字节，要先传输最低位，发送数据时不加奇偶校验位。 如果要使用 UART 接口读数据，需使用如下表顺序。由发送的第一个字节定 义所用模式及地址。 表 8-8 读数据字节顺序 引脚 字节 0 字节 1 RX 地址 - TX - 数据 0 图 8.3 UART 读数据时序图 如果要使用 UART 接口向 Si512 写数据，则需要使用如下表的结构。由发送 的第一个字节定义所用模式及地址。 表 8-9 写数据字节顺序 引脚 字节 0 字节 1 RX 地址 0 数据 0 86 / 126 Rev 2.17 2023/11/13 Si512 TX 地址 0 - Address Data RX TX MX DTRQ X*：保留值 图 8.4 UART 写数据时序图 注意：引脚 RX 传输地址字节后，可以直接传输数字字节。 地址字节需要满足如下形式： 由第一个字节的最高位设置所用的模式，如果要从 Si512 读数据，则最高位 设为 1；要向 Si512 写数据，则最高位设为 0。第六位保留为将来使用，5-0 位定 义地址。 表 8-10 地址字节 0 寄存器；MOSI 7（MSB） 6 1=读/0=写 保留 5：1 0（LSB） 地址 8.4 I2C I2C 总线是一种低功耗、低管脚占用的串行总线接口，其实现符合 I2C-bus interface specification, rev. 2.1, January 2000 规定。该接口只能工作在 Slave 模式， 因此此时 Si512 不产生时钟，也不进行访问仲裁。 87 / 126 Rev 2.17 2023/11/13 Si512 SDA SCL I²C EA ADR_[5:0] 图 8.5 I2C 总线接口 Si512 可以作为标准模式、快速模式和高速模式下的从机接收端或者从机发 射端。 SDA 是接电流源或上拉电阻的正电源的双向数据线。在无数据传输时，SDA 与 SCL 线均为高电平。Si512 有三态输出模拟用于实现线与功能。标准模式下 I2C 总线上的数据传输速率高达 100kBd；快速模式下高达 400kBd；高速模式下 高达 3.4Mbits/s。 如果选择 I2C 总线接口，SCL 和 SDA 线上的毛刺抑制符合 I2C 总线接口规 则。 8.4.1 数据有效性 SDA 线上的数据在时钟为高时需要保持稳定；仅当 SCL 上时钟信号为低时， 数据线上的状态才能改变。 图 8.6 I2C 总线比特传输 8.4.2 起始和停止条件 为管理 I2C 总线上的数据传输，本节定义了 START（S）与 STOP（P）条件： ·起始条件 START：当 SCL 为高时，SDA 线上由高变低的跳变。 ·停止条件 STOP：当 SCL 为高时，SDA 线上由低变高的跳变。 88 / 126 Rev 2.17 2023/11/13 Si512 起始和停止条件由 I2C 主机产生，产生起始条件后认为主机处于繁忙状态； 停止条件结束后主机回到空闲状态。 如果在起始条件后，产生重复起始条件（Sr）而非停止条件，则认为总线仍 处于繁忙状态。起始（S）和重复起始（Sr）条件的功能完全相同，因此都用符号 S 表示。 SDA SCL 图 8.7 起始和停止条件 8.4.3 字节格式 每个字节后需要跟一个应答位，传输字节时最高位在前，如下图；在一次数 据传输当中，传输的字节数无限制但是必须满足读写周期格式。 8.4.4 应答 每个数据字节结束后会再传输一个应答位（Acknowledge），与应答相关的 时钟脉冲由主机产生。在应答周期内，数据的发送方（主机或从机）将释放 SDA 线（高电平），接收方拉低 SDA 线使其在应答时钟脉冲为高时，SDA 保持在低 电平。 主机可以通过产生停止条件来终止传输；也可以通过产生重复起始条件来开 启一次新的传输。 主机接收端通过在最后一个字节不产生应答来告知从机发射端数据的结束； 从机发射端释放数据线，从而使主机可以产生停止条件或重复起始条件。 发射机 数据输出 接收机 数据输出 8 1 S 起始条件 89 / 126 Rev 2.17 2023/11/13 Si512 图 8.8 I2C 总线应答位 3-8 S 或 Sr 图 8.9 I2C 总线数据传输示意图 8.4.5 7 位寻址 I2C 寻址过程中，起始条件后的第一个字节用来决定主机选择哪一个从机进 行通信。 I2C 总线规范中有多个地址保留，在配置设备时，设计者需确保不会与保留 地址产生冲突。 I2C 总线地址规范与 EA 管脚的定义有关。在释放 NRSTPD 管脚或上电复位 后，芯片立刻通过 EA 管脚来获得 I2C 总线的地址。如果 EA 为低电平，芯片总 线地址的高 4 位设置为 0101b，从机地址的剩余 3 位（ADR_0，ADR_1，ADR_2） 可以由用户自由配置以防与其他 I2C 总线设备发生冲突；如果 EA 为高电平， ADR_0-ADR_5 完全由外部管脚来决定，而 ADR_6 始终设置为 0。 两种模式下外部地址编码都在释放复位条件后立刻锁定，不考虑此后所 用管脚产生的变化。通过外部连线，I2C 总线地址端口还可以用做测试信号的输 出。 图 8.10 起始条件后的第一个字节 90 / 126 Rev 2.17 2023/11/13 Si512 8.4.6 寄存器写访问 要通过 I2C 总线，由主机写 Si512 的特殊功能寄存器，需使用如下帧格式： ·由帧的第一个字节指定设备地址（遵循 I2C 总线规范）； ·由帧的第二个字节指示寄存器地址；其后是 n 个数据字节。 在一个数据帧中，所有数据字节要写入同一寄存器地址，实现 FIFO 的快速 访问。读/写标志位（ R / W ）应清 0。 8.4.7 寄存器读访问 要读 Si512 某个地址的特殊功能寄存器，主机必须遵循如下步骤： ·首先按下图的帧格式写入指定寄存器的地址； ·由帧的第一个字节指定设备地址（遵循 I2C 总线规范）； ·由帧的第二个字节指示寄存器地址，不加数据字节； ·读/写标志位为 0. 上述写访问后才开始读访问。主机发送 Si512 的设备地址，作为响应 Si512 将发回相应寄存器的内容。一帧中所有数据字节都从同一个寄存器地址读出，以 此实现 FIFO 的快速访问或者寄存器的查询。 91 / 126 Rev 2.17 2023/11/13 Si512 写周期 S I²C总线 从机地址[A7:A0] 0 (W) A 0 0 JOINER寄存器 地址[A5:A0] 数据 [7:0] A P 读周期 S I²C总线 从机地址[A7:A0] 0 (W) A 0 0 JOINER寄存器 地址[A5:A0] A P 如果先前访问的寄存器地址相同，可选 [0:n] S I²C总线 从机地址[A7:A0] 1 (R) A S 起始条件 P 停止条件 A 应答位 主机发送 数据 [7:0] A 数据 [7:0] A P A A取反 W 写周期 R 读周期 从机发送 图 8.11 寄存器读写访问 8.4.8 高速模式 高速模式（HS mode）下，设备可以以高达 3.4Mbits/s 的数据速率进行信息 的传输，同时为满足双向混合速率总线系统的要求，向下兼容快速和标准模式 （F/S mode）。 8.4.9 高速传输 为实现高达 3.4Mbits/s 的数据速率，对 I2C 总线工作做出如下改进： ·高速模式下设备的 SDA 和 SCL 输入具有毛刺抑制功能，加入了 Scmitt 触发器，使其与 F/S 模式相比有不同的时间常数； ·高速模式下设备的 SDA 和 SCL 输出缓冲区具有下降沿斜率控制功能， 使其与 F/S 模式相比有不同的下降时间。 92 / 126 Rev 2.17 2023/11/13 A Si512 8.4.10 高速模式下的串行数据传输格式 高速模式下串行数据的传输满足 I2C 总线标准模式的规范： (1) 起始条件（S） (2) 8-bits 主机代码（00001xxxb，xxx 为任意值） (3) 应答位取反（ A ） 当高速模式开始时，主机发送重复起始条件与带读/写标志的 7-bit 从机地址， 然后从被选中的 Si512 处接收到应答位（A）。 下一个重复起始条件后，数据仍以高速模式进行传输，只有在停止条件后才 切换回 F/S 模式。为降低主机的代码开销，主机可以通过重复起始条件来连接大 量的高速模式传输。 F/S模式 S HS模式 主机码 A Sr 从机地址 R/W A 数据 A/A P (n字节+A) Sr 图 8.12 从机地址 I2C 总线 HS 模式协议转换 8位主 机码 000 0 1xxx t1 A S tH SDA高 SCL高 1 2-5 6 8 7 9 F/S模式 R/W 7 位 SLA Sr n + (8 位数 据 A + A/A) Sr P SDA高 SCL高 1 2 to 5 6 7 8 9 1 2 -5 6 HS 模式 tH 8 9 如果 为停止 条件， 则切 换F/S模式 tFS 如果 为重复 起始 条件， （虚线）则继 续HS模式 =主机 电流源 上拉 =电阻 上拉 图 8.13 I2C 总线 HS 模式协议帧 93 / 126 Rev 2.17 2023/11/13 7 Si512 8.4.11 F/S 模式与 HS 模式间的转换 复位和初始化后，Si512 处于快速模式（因快速模式向下兼容标准模式，实 际上称作 F/S 模式）。连接总线的 Si512 可以识别“S 00001xxxx A”序列并将内部 电路设置从快速模式转换到高速模式。 Si512 将执行下述操作： 1、 将 SDA 和 SCL 输入滤波器按照毛刺抑制的要求设置为高速模式； 2、 调整 SDA 输出级的斜率控制。 如果将 Status2Reg 的 I2CForceHS 位设置为 1，在不与其他 I2C 总线设备通 信的情况下，系统配置可以长期保持在高速模式下，此后无需再发主机代码。这 部分内容未在总线规范中定义，必须在总线上没有连接其他设备时才能使用。此 外，由于毛刺抑制减弱，总线上必须避免出现毛刺。 8.4.12 F/S 模式下的 Si512 Si512 完全向下兼容 F/S 模式的 I2C 总线系统。因配置中未收到主机代码， 设备会保持在 F/S 模式并以 F/S 模式的速率进行数据传输。 94 / 126 Rev 2.17 2023/11/13 Si512 9. 8 位并行接口 Si512 支持两种不同的 8 位并行接口，分别兼容 Intel 和 Motorola 模式。 9.1 支持的主机控制器接口概览 Si512 支持与多种微控制器的接口连接，下表列出了 Si512 支持的并行接口 类型： 表 9-1 支持的接口类型 接口类型 总线类型 分立地址、数据总线 复用地址、数据总线 读写分立 控制 NRD，NWR，NCS （兼容 Intel） 地址 A0...A3[..A5*] AD0...AD7 数据 D0...D7 AD0...AD7 读写复用 控制 R/NW，NDS，NCS R/NW，NDS，NCS，AS （兼容 Motorola） 地址 A0...A3[..A5*] AD0...AD7 数据 D0...D7 AD0...AD7 NRD，NWR，NCS，ALE 9.2 读写分立 非复用地址 低电平 低电平 低电平 高电平 高电平 高电平 复用地址/数据AD0...AD7 地址总线 NCS A5* 地址总线A0...A3[A5*] A4* A3 数据总线D0...D7 A2 A0 高电平 ALE NRD (not read) (not write) NWR 注：*取决于数据包类型 图 9.1 分立读写时与主机控制器连接 95 / 126 Rev 2.17 2023/11/13 A0...A3[A5*] D0...D7 A1 D0...D7 地址锁存使能（ALE） NCS ALE NRD NWR Si512 9.3 读写复用 非复用地址 低电平 低电平 低电平 高电平 高电平 低电平 复用地址/数据AD0...AD7 地址总线 NCS A5* A3 A2 NDS(not data strobe) 数据总线D0...D7 A0 ALE NRD 高电平 NDS RD/NWR NWR 注：*取决于数据包类型 图 9.2 复用读写时与主机控制器连接 96 / 126 Rev 2.17 2023/11/13 A0...A3[A5*] D0...D7 A1 D0...D7 地址选通(Address strobe) 地址总线A0...A3[A5*] A4* NCS ALE NRD NWR Si512 10. 模拟接口与非接触式 UART 10.1 概述 集成的非接触式 UART 支持以高达 848kBd 的速率与外部主机进行通信，用 以满足协议的帧和差错校验的要求。为调制和解调通信接口 MFIN 管脚和 MFOUT 管脚上的数据，芯片需要连接其他外围电路。 非接触式 UART 可以与主机协同处理通信协议的要求，包括面向比特或字 节的帧，此外还支持基于各通信协议的错误检测，如奇偶校验和 CRC。 注意：天线的尺寸、调谐和电源电压对芯片可达到的工作距离有较大影响。 10.2 TX 驱动 TX1 和 TX2 管脚发送的信号是由包络调制后的 13.56MHz 载波信号。可以 使用一些无源器件进行匹配和滤波，从而直接驱动天线。TX1 和 TX2 上的信号 可以由 TxControlReg 配置。 调制系数可以通过调整驱动的阻抗来进行配置。P 驱动的阻抗可以由 CWGsPReg 和 ModGsPReg 配置；N 驱动的阻抗可以由 GsNReg 配置。调制系 数还与天线的设计与调谐有关。 信 息 传 输 期 间 的 数 据 速 率 和 帧 ， 以 及 天 线 驱 动 设 置 由 TxModeReg 和 TxSelReg 寄存器控制，用以满足不同模式和速率下的通信要求。 表 10-1 Tx1RFEn 位 控制 TX1 管脚信号的寄存器设置 Force InvTx1RF InvTx1RF 100ASK On 位 Off 位 Envelope TX1 GSPMos GSNMos CW CW 备注 管脚 位 0 1 X* 0 0 X* 0 1 X* X* X* X* X* GsNOff 0 RF pMod nMod 1 RF pCW nCW 0 RF pMod nMod 1 RF pCW 97 / 126 Rev 2.17 2023/11/13 GsNOff nCW RF 关闭 100%AS K：管脚 TX1 下拉 Si512 1 1 X* 0 0 pMod nMod 1 RF_n pCW nCW 到 逻 辑 0，不受 InvTx1R FOff 位 影响 X*：任意值 表 10-2 Tx1RF Force En 位 100ASK Tx2CW 控制 TX2 管脚信号的寄存器设置 InvTx2R InvTx2R 位 FOn 位 FOff 位 X* X* X* Envelope TX2 GSPMo GSNMos 备注 管脚 s X* CWGsN CWGsNO RF 关闭 Off ff 位 0 1 X* 0 0 0 1 1 X* X* X* 0 RF pMod nMod 1 RF pCW nCW 0 RF_n pMod nMod 1 RF_n pCW nCW - 0 X* X* RF pCW nCW 连续 1 X* X* RF_n pCW nCW 未调 制载 波电导 1 0 0 1 X* X* 0 0 pMod nMod 1 RF pCW nCW 0 0 pMod nMod 1 RF_n pCW nCW 100%A SK ： 管 脚 TX2 下拉到 1 0 X* X* RF pCW 1 X* X* RF_n pCW nCW nCW 逻辑 0， 不受 InvTx2 RFOn/I nvTx2R FOff 98 / 126 Rev 2.17 2023/11/13 Si512 位影响 X*：任意值 表格中采用的缩写说明如下： (1) RF：13.56MHz 时钟，由 27.12MHz 石英晶振二分频产生； (2) RF_n：反相的 13.56MHz 时钟； (3) GSPMos：PMOS 阵列的电导配置； (4) GSNMos：NMOS 阵列的电导配置； (5) pCW：由 CWGsPReg 寄存器定义的，发射连续载波信号时 PMOS 电导 值； (6) pMod：由 ModGsPReg 寄存器定义的，调制时的 PMOS 电导值； (7) nCW：由 GsNReg 寄存器 CWGsN[3:0]位定义的，发射连续载波信号时 NMOS 电导值； (8) nMod：由 GsNReg 寄存器 ModGsN[3:0]位定义的，调制时的 NMOS 电 导值； (9) X：任意值。 注意：如果只打开一个天线驱动，CWGsPReg、ModGsPReg 和 GsNReg 寄存器的值仍将 同时用于两个驱动。 10.3 射频场检测器 为满足 NFCIP1 协议的要求（如防射频场冲突），芯片中集成了射频场检测 器，可用于唤醒芯片并产生中断。 射频场检测器的灵敏度可由 RFCfgReg 中的 RF level 位在 4bits 范围内调节， 灵敏度本身由天线的配置和调谐决定。下表中列出了 RX 管脚可能的灵敏度水平。 表 10-3 RFCfgReg 中 RFLevel 位设置（RFLevel 放大器已激活） V~RX[Vpp] RFLevel ~2 1111 ~1.4 1110 ~0.99 1101 ~0.69 1100 ~0.49 1011 99 / 126 Rev 2.17 2023/11/13 Si512 ~0.35 1010 ~0.24 1001 ~0.17 1000 ~0.12 0111 ~0.083 0110 ~0.058 0101 ~0.041 0100 ~0.029 0011 ~0.020 0010 ~0.014 0001 ~0.010 0000 为提升射频场检测器的灵敏度，可以通过将 RFCfgReg 中的 RFLevelAmp 位 置 1 来激活放大器。 注意：在软掉电模式下，射频场检测放大器自动关闭以满足低功耗需求。对 于典型天线，较低的灵敏度水平配置可能会因环境固有的噪声引起错误结果，建 议只在灵敏度配置较高时使用放大器。 10.4 数据模式检测器 数据模式检测器能够在 106 kbit、212 kbit 和 424 kbit 的标准传输速度下，根 据 ISO/IEC 14443A、FeliCa 或 NFCIP-1 协议检测接收信号，从而用快速且便捷 的方式配置好内部接收机，以便进行进一步的数据处理。 数据模式检测器只能由 AutoColl 命令激活，并在射频场检测器未检测到外 部 射 频 场时 复 位 。 AutoColl 命 令 执 行期 间 ， 也可 以 通 过将 ModeReg 中 的 ModeDetOff 置 1 来关闭数据模式检测器。 100 / 126 Rev 2.17 2023/11/13 Si512 SI512 图 10.1 RX 数据模式检测器 10.5 串行数据转换器 Si512 中实现了两个主要模块，其中数字模块由状态机、编解码逻辑组成， 模拟模块则由调制器和天线驱动，接收电路和放大器组成。两个模块之间的接口 信号可以由 MFIN 和 MFOUT 管脚传输。 MFIN 可以处理 424kbit 以上的数字 NFC 信号，MFOUT 可以与外部电路结合使用来产生 424kbit 以上速率（也包括 106,212,424kbit）的数字信号。此外，在 Si512 与安全 IC 共同实现卡模拟功能时， MFOUT 和 MFIN 也能用于实现卡 SAM 模式的 S2C 接口。 此拓扑结构允许 Si512 的模拟模块连接到另一设备的数字模块。 串行数据的转换由 TxSelReg 和 RxSelReg 寄存器控制，图示 TX1 和 TX2 上 的串行数据转换。 101 / 126 Rev 2.17 2023/11/13 Si512 DriverSel[1:0] 三态 00 01 10 1 11 MFIN 图 10.2 TX1/TX2驱动 0=调制 1=CW TX1 和 TX2 串行数据转换 10.6 S2C 接口支持 S2C 接口可使安全 IC 与 Si512 直接连接，让其充当非接触式智能卡片。接 口信号可由 MFIN 和 MFOUT 传输，MFIN 可以接收 Felica 数字信号或者安全 IC 发送的数字化的 ISO/IEC 14443A 信号；MFOUT 可以向安全 IC 提供数字信号和 时钟。 Si512 为 MFIN 和 MFOUT 提供了一个额外的电源管脚（地线 SVDD 和 PVSS）。下图为 Si512 和安全 IC 可能的通信方式示意图。 SI512 1.安全访问 （SAM）模式 MFOUT MFIN 2.非接触卡 模式 图 10.3 使用 S2C 接口通信示意图 配置为安全访问模式的主机可以通过 MFIN/MFOUT 直接与安全 IC 进行通 信，此模式下 Si512 将产生 RF 时钟并通过 MFOUT 线进行通信。为启用安全访 问模式，时钟信号必须由 Si512 的内部振荡器产生，详见 TestSel1Reg 中的 SAMClockSel 位说明。 102 / 126 Rev 2.17 2023/11/13 Si512 配置为卡模式的安全 IC 可以通过 Si512 充当非接触式智能卡，此模式下 MFOUT 线上的信号由外部读写器的射频场提供。为启用卡模式，时钟信号必须 由外部射频场产生。 10.6.1 S2C 接口支持的 Felica 信号 Felica 安全 IC 可以通过 MFOUT 和 MFIN 管脚连接到 Si512。MFOUT 上的 信号包含了 13.56MHz 时钟和数字解调信号的全部信息，即时钟和解调信号用异 或逻辑结合。 为使信号没有毛刺，解调信号可以先进行数字滤波，数字滤波的时延在一位 长度范围内，解调信号仅在时钟上升沿发生变化。 MFOUT 相关设置由寄存器 TxSelReg 控制。 时钟 MFIN 信号 天线 信号 图 10.4 Felica 卡 SAM 模式 MFOUT 信号波形示意图 Felica SAM 响应直接由 MFIN 传输到天线驱动，并根据天线驱动相关寄存 器的设置来进行调制。 时钟切换到 AUX1 或 AUX2（详见 AnalogSelAux）。 注意：AUX1 和 AUX2 上的高电平值与 AVDD 相同，MFOUT 上的高电平值 与 SVDD 相同。如果使用串行接口，也可以用 D0 管脚作为时钟输出，D0 的高 电平值与 PVDD 相同。 103 / 126 Rev 2.17 2023/11/13 Si512 时钟 解调 信号 MFOUT 信号 图 10.5 SAM 模式 MFIN 信号波形示意图 注意：上图天线信号为示意图，实际上的波形是正弦波。 10.6.2 S2C 接口支持的 ISO/IEC 14443A 信号 安全 IC 可以通过 MFOUT 和 MFIN 管脚连接到 Si512，MFOUT 上的波形为 13.56MHz Miller 编码的数字信号，其电平范围在 PVSS 和 PVDD 之间，非接触 卡模式下由外部 13.56MHz 载波信号产生，安全访问模式下由内部产生。 MFOUT 相关设置由寄存器 TxSelReg 控制。 注意：安全访问模式和非接触卡模式下的时钟设置不同，详见 TestSel1Reg 中 SAMClockSel 位说明。 0 bit值 1 0 0 1 天线 信号 1 MFOUT 信号 0 图 10.6 SAM 模式 MFOUT 信号波形示意图 MFIN 上的波形是由安全 IC 产生的，副载波频率为 847.5kHz 的 Manchester 编码信号，符合 ISO/IEC 14443 A 规定。 104 / 126 Rev 2.17 2023/11/13 Si512 0 bit值 1 0 0 1 天线 信号 1 MFIN 信号 0 图 10.7 RE 卡 SAM 模式 MFIN 信号波形示意图 10.6 Felica 和 NFC 轮询的硬件支持 10.6.1 发起者的轮询序列功能 1、 定时器：Si512 拥有一个可编程定时器，可以根据需求设置为在每一个 时间槽结束时产生中断或在最后一个时间槽结束时产生中断。 2、 接收机可以设置为持续接收模式，此模式下可以接收任意数量的数据 包，在上一个数据包接收完成后可以直接准备接收下一个包。此模式 通过将 RxModeReg 中的 RxMultiple 位置 1 来激活，且需要通过软件 终止。 3、 内部 UART 在每个接收到的数据包后加上一字节，再将其传输到 FIFO。 由这个字节的信息指示接收数据包是否正确（见 ErrorReg），由数据 包的第一个字节指示数据包的长度。 4、 一个数据包的长度为 18 或 20 字节（加 1 字节错误信息），FIFO 长度 为 64 字节，即 FIFO 可以同时存储三个数据包。如果要传输超过三包 的数据，主机需要在 FIFO 填满清空 FIFO，防止 FIFO 溢出数据丢失 （见 ErrorReg 中的 BufferOvfl 位）。 10.6.2 目标的轮询序列功能 1. 主机需要为 Si512 配置正确的轮询命令响应参数。 2. 在目标模式下，要通过激活 AutoColl 命令来启动 ACD。 105 / 126 Rev 2.17 2023/11/13 Si512 3. Si512 接收到发起者发送的轮询命令，并以轮询响应应答。芯片自动选取 时间槽（时间槽的生成由轮询命令定义，在 0-TSN 范围内随机）。随后，Si512 会将存储在 Config 命令第 17 和 18 字节中的系统码与接收到的发起者轮询命令 中的系统码进行比较，如果相同，Si512 将按照配置好的轮询响应进行应答。FF （hex）可以作为系统码的通配符，例如，系统码为 1234（hex）的目标可以响应 有如下系统码的轮询命令：1234（hex），12FF（hex），FF34（hex），FFFF（hex）。 若系统码不匹配，Si512 将不做响应。 如果 Si512 接收到一个非轮询命令的有效命令，则不做响应，且终止 AutoColl； 接收到的数据包将存储在 FIFO 中。 10.6.3 Felica 和 NFC 轮询的额外硬件支持 Felica 模式下除了轮询序列功能支持，Si512 还支持长度字节的检验。根据 FelNFC1Reg 和 FelNFC2Reg 寄存器，接收的长度字节需满足：接收数据包长度 的最小长度由寄存器 FelNFC1Reg 中的 DataLenMin 定义，这个寄存器有 6 位， 每位代表 4 字节长度；接收数据包长度的最大长度由寄存器 FelNFC2Reg 中的 DataLenMax 定义，这个寄存器也有 6 位，每位代表 4 字节长度。如果长度不在 所支持的范围内，数据包不会被传输到 FIFO，且芯片会保持在接收状态。 例 1：  DataLenMin=4：数据包长度需要大于等于 16 字节；  DataLenMax=5：数据包长度需要小于 20 字节。则有效字节数： 16,17,18,19。 例 2：  DataLenMin=9：数据包长度需要大于等于 36 字节；  DataLenMax=0：数据包长度需要小于 256 字节。则有效字节数：36255。 10.6.4CRC 协处理器 可配置的 CRC 协处理器参数如下：  CRC 预设值：可为 0000h，6363h，A671h 或 FFFF h，具体取决于 ModeReg 寄存器的 CRCPreset[1:0]设置； 106 / 126 Rev 2.17 2023/11/13 Si512  16 位 CRC 多项式：x16+x12+x5+1；  CRC 的计算结果由 CRCResultReg 寄存器指示，此寄存器分为两组 8 位寄存器，分别存储结果的高低字节；  ModeReg 寄存器的 MSBfirst 位指示数据将首先从 MSB 开始载入。 表 10-4 RC 协处理器参数 参数 说明 CRC 寄存器长度 16 位 CRC 算法 ISO/IEC 14443A 和 ITU-T 所规定的算法 CRC 预设值 ModeReg 寄存器的 CRCPreset[1:0]决定： 0000h，6363h，A671h 或 FFFF h 107 / 126 Rev 2.17 2023/11/13 Si512 11. FIFO Si512 使用 8×64bits FIFO 缓冲器，为主机和 Si512 内部状态机之间的输入输 出数据流提供缓冲，使得在处理小于 64 字节的数据流时无需考虑主从机通信的 时间约束。 11.1 FIFO 存取 FIFO 输入输出总线与 FIFODataReg 相连，每写一次该寄存器，会向 FIFO 中 存储 1 字节并将 FIFO 写指针加一；每读一次该寄存器，会取出 FIFO 读指针对 应位置的内容并将读指针减一。写指针与读指针的距离可以通过读 FIFOLevelReg 得到。 当微控制器启动一个命令时，Si512 可以在命令执行期间根据命令要求存取 FIFO，只有一组缓冲器可以实现主从机间的输入输出，此时微控制器不能以其他 方式访问 FIFO。 11.2 FIFO 控制 将 FIFOLevelReg 的 FlushBuffer 位置 1 可以重置 FIFO 的指针，与此同 时 FIFOLevel[6:0]会置 0、ErrorReg 中的 BufferOvfl 位会被清除，此前存储在 FIFO 中字节不能再访问，但是可以存入其他 64 字节。 11.3 FIFO 状态信息 主机可以获得如下 FIFO 状态信息： 1) 存储在 FIFO 中的字节数：由 FIFOLevelReg 中的 FIFOLevel[6:0] 可得 2) FIFO 上溢警告：由 Status1Reg 的 HiAlert 位可得； 3) FIFO 下溢警告：由 Status1Reg 的 LoAlert 位可得； 4) FIFO 溢出（已满但仍有字节写入）警告：由 ErrorReg 的 BufferOvfl 位可得。BufferOvfl 只能由设置 FIFOLevelReg 的 FlushBuffer 位 来清 0。 Si512 在如下情况可以产生中断信号： (1) ComIEnReg 的 LoAlertIEn=1 时，当 Status1Reg 的 LoAlert 位变为 108 / 126 Rev 2.17 2023/11/13 Si512 1 时激活管脚 IRQ； (2) ComIEnReg 的 HiAlertIEn=1 时，当 Status1Reg 的 HiAlert 位变为 1 时激活管脚 IRQ。 如果 FIFO 中剩余的空间小于 WaterLevel，HiAlert 将置 1： HiAlert = (64-FIFOLength)≤WaterLevel 如果 FIFO 中存储的字节少于 WaterLevel，LoAlert 将置 1： LoAlert = FIFOLength≤WaterLevel 109 / 126 Rev 2.17 2023/11/13 Si512 12. 中断请求系统 Si512 通过 Status1Reg 寄存器的 IRq 位（或者激活的 IRQ 管脚）来指示某些 事件的发生，IRQ 管脚上信号可以对主机产生中断，为高效主机软件的实现提供 中断处理能力。 12.1 中断源概览 下表列出了可用的中断位，对应的中断源及其激活条件。如 ComIRqReg 寄 存器的 TimerIRq 中断位指示定时器单元产生的中断，当定时器从 1 减至 0 时置 1。 ComIRqReg 寄存器的 TxIRq 表示发射已经完成，如果芯片状态由发数变为 传输帧结束模式，发射机将自动置位此中断位。CRC 处理器在处理完 FIFO 中的 所有数据后（标志：CRCReady=1），将 DivIrqReg 寄存器的 CRCIRq 置 1。 ComIRqReg 寄存器的 RxIRq 则表示检测到接收数据结束时的中断。ComIRqReg 寄存器的 IdleIRq 在当前命令完成且 CommandReg 中 Command[3:0]变为空闲值 时置 1。 ComIRqReg 的 HiAlertIRq 在 Status1Reg 寄存器的 HiAlert 为 1 时置 1，即 FIFO 存储的内容已经达到 WaterLevel[5:0]规定值；ComIRqReg 的 LoAlertIRq 在 Status1Reg 寄存器的 LoAlert 为 1 时置 1，即 FIFO 存储的内容已经达到 WaterLevel[5:0]规定值。 ComIRqReg 寄存器的 ErrIRq 表示 UART 在发送接收期间检测到错误，当 ErrorReg 中任意位为 1 时置 1。 表 12-1 中断标 中断源 中断源 触发条件 TimerIRq 定时单元 定时器从 1 变为 0 TxIRq 发射机 从发射数据状态转变为发射 EOF 时，发射机自动置位 TxIRq CRC 协处理器 CRC 协处理器处理完 FIFO 中的数据后（由 CRCReady=1 表示处理完 志 CRCIRq 毕）置位 CRCIRq RxIRq 接收机 检测到接收帧的 EOF 后产生 IdleIRq ComIRqReg 命令执行完毕，且 CommandReg 中 Command[3:0]变为空闲时产生 110 / 126 Rev 2.17 2023/11/13 Si512 HiAlertIRq FIFO FIFO 达 WaterLevel[5:0]，且 HiAlert 置位时产生 LoAlertIRq FIFO FIFO 达 WaterLevel[5:0]，且 LoAlert 置位时产生 ErrIRq 非接触式 UART CardIRq 在非接触式 UART 发射或接收过程中检测到错误时产生 ACD 检测到卡 RFExIRq ACD 检测到其他 13.56 Mhz RF 源 RFlowIRq ACD 自身所发 RF 过低 OscMonIRq OSC 监测 OSC 连续 4 次起振失败 看门狗 看门狗计时达到所设时间 WdtIRq 111 / 126 Rev 2.17 2023/11/13 Si512 13. 定时器 Si512 中实现了定时单元，外部主机控制器可以通过定时器来管理与计时相 关的任务。定时器可以用作如下配置： ·超时计数器 ·看门狗计数器 ·秒表 ·可编程单触发器 ·周期触发器 定时单元可用于测量两个事件之间的时间间隔，或者定时产生特殊事件。定 时器可以由下述事件触发，但不会影响任何内部事件（例如：数据接收过程中发 生超时不会自动对接收产生影响）。此外，设置定时器相关的寄存器可以用于产 生中断。 定时器的输入时钟频率为 13.56MHz（由 27.12MHz 晶振产生），由两部分 组成：预分频器和计数器。预分频器是一个 12bits 计数器，其重装值 TPrescaler 可定义在 0-4095 范围内；16bits 计数器的重装值 TReload 则可定义在 0-65535 范 围内。定时器的当前值可由 TCounterValReg 得到。 当计数器减到 0 时，会自动产生定时中断，其标志是 ComIrqReg 中的 TimerIRq 位，如果使能定时中断请求，中断事件会传播到 IRQ 管脚。TimerIRq 可以由主机置位或清除。定时器会根据配置，在计数到 0 时终止或是重新载入 TReload 的值。 定时器的状态由 Status1Reg 中的 TRunning 位指示。 定时器可以通过 ControlReg 中的 TStartNow 手动开启，也可以由 TStopNow 手动关闭；此外定时器可由 TModeReg 中的 TAuto 自动激活，以此自动满足通信 协议的要求。 定时器每阶段的时延是重装值+1，如果 TPrescaleEven 为 0，总时间定义为： (TPrescaler*2+1)*(TRload+1)/13.56MHz 如果 TPrescaleEven 为 1，总时间定义为： (TPrescaler*2+2)*(TRload+1)/13.56MHz. 最长时间时的配置：TPrescaler = 4095，TReloadVal = 65535；最长时间： (2*4095+2)*65536/13.56MHz = 39.59s 例：产生 25us 的定时需要计数 339 个时钟周期，也就是说 TPrescaler 要设 置为 169，此时定时器信号可作为 25us 的时钟信号，定时器可以计数至多 65535 112 / 126 Rev 2.17 2023/11/13 Si512 个 25us 的时隙。 14. 低功耗模式 14.1 硬掉电 当管脚 NRSTPD 为低电平时，启动硬掉电模式，此模式下将关闭包括振荡 器在内的所有内部电流驱动，所有数字输入缓冲器的值与输入引脚分离并固定 （除了 NRSTPD 管脚），输出引脚冻结在高电平或者低电平。 14.2 软掉电 CommandReg 的 PowerDown 位置 1 后，即启动软掉电模式，此模式下所有 的内部电流驱动关闭，但数字输入缓冲器并不会和输入引脚分隔，仍保留其功能； 输出引脚的状态不变。 软掉电模式下，所有寄存器，FIFO，配置都将保持在当前值。 PowerDown 位设为 0 后并不会马上被清除，从软掉电模式退出还需要 1024 个时钟周期的时间，退出软掉电模式后 Si512 会自动将此位清 0。 注意：如果使用内部振荡器，必须考虑到其由 AVDD 管脚提供，使振荡器达 到稳定，时钟可被内部逻辑检测到需要一定的时间（tOSC）。建议用串行 UART 先发送值 55h 到 Si512，因为在访问寄存器前振荡器必须达到稳定，读地址 0 直 到 Si512 以地址 0 的寄存器内容响应读命令，此时 Si512 振荡器已经稳定。 14.3 发射机掉电 发射机掉电模式下，内部天线驱动关闭，从而射频场关闭。通过将 TxControlReg 的 Tx1RFEn 或 Tx2RFEn 置 0 来进入发射机掉电模式。 113 / 126 Rev 2.17 2023/11/13 Si512 15. 振荡器电路 SI512 OSCOUT OSCIN 27.12MHz 图 15.1 晶振连接 Si512 的时钟为系统的同步编码解码器提供时间基准。时间频率的稳定是正 常工作的重要因素之一，为获得最优性能，必须尽可能减少时钟抖动，最好使用 内部振荡器缓冲电路来实现。 如果使用外部时钟源，时钟信号必须连在 OSCIN 管脚上，此时必须关注时 钟占空比及时钟抖动情况，以保证时钟信号的质量。 114 / 126 Rev 2.17 2023/11/13 Si512 16. 复位及振荡器启动时间 16.1 复位时间要求 复位信号在进入数字电路之前，要先经过迟滞电路和毛刺滤波器。毛刺滤波 器能滤掉短于 10ns 的信号，为执行复位，复位信号的低电平至少要保持 100ns。 16.2 振荡器启动时间 如果 Si512 处于软掉电模式，或者由 VDD 供电，则其启动时间取决于所用 的振荡器，如图所示。 设备激活 振荡器 时钟稳定 时钟稳定 tstartup td tosc 图 16.1 振荡器启动时间 tstartup 是晶振的启动时间，td 是 Si512 的内部延迟时间，即在 Si512 可以被寻 址之前时钟信号达到稳定的时间。 延迟时间可以按下式计算： td= 1024 = 37.74µs 27 µs tOSC 是 td 和 tstartup 之和。 115 / 126 Rev 2.17 2023/11/13 Si512 17. 命令集 Si512 的工作由能执行一组命令集的状态机决定。由向 CommandReg 写命令 码来启动命令的执行，执行过程中所必需的参数和数据通过 FIFO 进行交互。 17.1 概述 ·每个需要数据流作为输入的命令会立刻处理 FIFO 中的数据，仅 Transceive 命令例外，在使用该命令时要由 BitFramingReg 中的 StartSend 位开启数据传输； ·每个命令都需要一些对应的参数，只有从 FIFO 得到了正确参数后才开始执 行； ·命令开始执行时不会清空 FIFO，也就是说可以先向 FIFO 中写入命令参数 和数据字节，再启动命令的执行； ·可以通过主机向 CommandReg 写一个新的命令码，来中断当前命令的执行。 17.2 命令概览 表 17-1 命令 命令码 命令概览 功能 Idle 0000 不动作，取消当前命令的执行 Configure 0001 配置 Si512 用于 Felica，NFCIP-1 通信 Generate RandomID 0010 产生 10 字节随机 ID CalcCRC 0011 激活 CRC 协处理器或自测试 Transmit 0100 发射 FIFO 中的数据 MStart 0101 触发 3K RC 自动校正 ADC_EXCUTE 0110 自动获取 Poll 参考值 NoCmd Change 0111 命令不变化，在不影响当前命令的执行的情况下修改 CommandReg 的其他 位，如 PowerDown Receive 1000 激活接收电路 Transceive 1100 通过天线发射 FIFO 中的数据并在发射完后自动激活接收机 116 / 126 Rev 2.17 2023/11/13 Si512 AutoColl 1101 处理 Felica 轮询（仅用于卡模拟模式） SoftReset 1111 复位 Si512 17.3 命令说明 17.3.1 Idle 使 Si512 处于空闲模式。也可用于终止正在执行的命令，包括 Idle 自身。 17.3.2 Config 为了使用自动 Felica 轮询和 NFCID3，用到的数据要事先存储在 FIFO 内部， 次序如下述： 1) SENS_RES（2 字节）：依次为字节 0，字节 1； 2) NFCID1（3 字节）：依次为字节 0，字节 1，字节 2；NFCID1 的第一个 字节固定为 08h，并会自动计算校验字节； 3) SEL_RES（1 字节）； 4) Polling response（2 字节（10h，FEh） + 6 字节 NFCID2 + 8 字节 Pad + 2 字节系统码）； 5) NFCID3（1 字节） 总共向内部 FIFO 中放入 25 字节。 完整的 NFCID3 长度为 10 字节，包含 3 字节 NFCID1、6 字节 NFCID2 和上 述 1 字节 NFCID3。想读出这些配置需要在 FIFO 清空的条件下执行 Config 命 令，如此可以将内部缓冲器存储的 25 字节传输到 FIFO 当中。 每次上电后，在使用防冲突/轮询功能（AutoColl 命令）之前都要重新配置； 硬掉电时配置不会改变。该命令完成后自动终止，并激活空闲命令。 17.3.3 Generate RandomID 使用该指令产生一个存储在内部缓冲区的 10 字节随机数，向 25 字节内部缓 冲区重写 10 字节。该命令完成后自动终止，并激活空闲命令。 117 / 126 Rev 2.17 2023/11/13 Si512 17.3.4 CalcCRC 使用该命令会将 FIFO 内容传输到 CRC 协处理器并开始计算 CRC。CRC 计 算并不局限于固定的字节数，即使数据流中 FIFO 空了也不会停止，下一个写入 FIFO 的数据仍继续进行 CRC 的计算。 CRC 预设值由 ModeReg 中的 CRCPreset[1:0]设置，命令开始执行时载入到 CRC 协处理器中。 该命令需要通过向 CommandReg 写其他命令来终止，如 Idle。 如果 AutoTestReg 中的 SelfTest[3:0]设置正确，Si512 进入自测模式，此时启 动 CalcCRC 命令使芯片初始化数字自测试功能，自测结果会写入 FIFO 当中。 17.3.5 Transmit 启动该命令时立即开始发射 FIFO 中的内容。发射 FIFO 内容之前，应将相 关寄存器全按数据的发射模式正确配置。 该命令在 FIFO 为空后自动终止，也可以通过向 CommandReg 写其他命令来 终止。 17.3.6 MStart 自动开始校正 3K RC。Max 置 0 时，只进行粗校正；置 1 时，先进行粗 校正后进行精校正。 17.3.7 ADC_EXCUTE 自动启动 ADC 进行 RF 测量。 17.3.8 NoCmdChange 该 命 令 不 影 响 当 前 正 在 执 行 的 命 令 ， 用 于 改 变 CommandReg 中 除 Command[3:0]之外的其他位，例如 RcvOff 或者 PowerDown。 118 / 126 Rev 2.17 2023/11/13 Si512 17.3.9 Receive 该命令激活 Si512 的接收机，等待接收数据流。在执行该命令之前需要正确 设置相关的寄存器。 该命令在数据流结束后自动终止，数据流结束的标志是：接收到帧结束 EOF 或者根据所选帧格式与速率的长度字节而定。 注意如果 RxModeReg 的 RxMultiple 位设置为 1，Receive 命令不会自动终 止，需要通过向 CommandReg 写其他命令来终止。 17.3.10 Transceive 使用该命令重复执行：发射 FIFO 中的数据，然后再从 RF 场中接收数据流。 每次数据的发射都需要由 BitFramingReg 中的 StartSend 位置 1 来启动。该 命令需要通过向 CommandReg 写其他命令来终止。 注意如果 RxModeReg 的 RxMultiple 位设置为 1，Transceive 命令不再离开 接收状态，因为接收状态此时不会自动取消。 17.3.11 AutoColl 该命令自动处理卡模式下 Felica 轮询过程。为保证功能正确，ControlReg 中 的 Initiator 位需要为 0。执行命令期间，如果没有设置 ModeReg 中的 ModeDetOff 位，模式检测器是开启的，在模式检测器检测到传输模式后，所有相关的寄存器 都按接收到的模式自动设置。假如执行命令时无外部 RF 场，该命令复位内部状 态机并使 Si512 回到初始状态，但并不会终止，而是在 Transceive 命令激活后终 止。 协议处理期间忽略中断标志位，只有接收的最后一帧所产生的中断有效。根 据不同的协议，对 TxCRCEn 和 RxCRCEn 的处理也不同。在 ISO 14443A 协议激 活期间，使能位由 AutoColl 命令定义，其值的改变不能从 TxModeReg 和 RxModeReg 中读到。在 Transceive 命令激活后，寄存器的值也是相关的。 如果不执行状态机防冲突和选择分支，而检测到 106kbits/s 模式，则即使 CRC 校验正确，FIFO 中也会写入上一个命令的 2 个 CRC 字节。 Felica 协议激活期间，寄存器设置始终相关，不受命令的影响。该命令可以 119 / 126 Rev 2.17 2023/11/13 Si512 通过软件向 CommandReg 写其他命令来清除，如 Idle。写同样的命令会重启状态 机。 模式检测 00 10 RX帧 NFCIP-1 106kBd ISO14443-3 Y HALT HLTA REQA, WUPA, nAC, REQA, WUPA, nSELECT, HLTA, AC, error nAC, SELECT nSELECT, error WUPA READY* NFCIP-1 ＞106kBd Felica N MFHalted=1 REQA, AC, nAC, SELECT, nSELECT, HLTA IDLE REQA, WUPA, nAC, REQA, nSELECT, WUPA, HLTA, AC, error SELECT, nSELECT, error REQA,WUPA READY SELECT SELECT ACTIVE* ACTIVE 下一个帧接收 完毕 下一个帧接收 完毕 AC, nAC, SELECT, nSELECT, HLTA MODEO polling, polling response AC 下一个帧接收 完毕 TRANSCEIVE 等待传输 图 17.1 AutoColl 命令 NFCIP-2 212/424kbps 被动通信模式： Felica 轮询完成后，命令自动变为 Transceive。FIFO 中有 ATR_REQ 帧。 Status2Reg 中的 TargetActivated 位置 1. NFCIP-1 106/212/424kbps 主动通信模式： 该命令自动转变为 Transceive。FIFO 中有 ATR_REQ 帧。Status2Reg 中的 TargetActivated 位为 0。仅在 106kbps 下，FIFO 中的第一个字节是开始字节 F0h， 且其中写入了 CRC 字节。 Felica 卡模拟模式： Felica 轮询完成后，命令自动变为 Transceive。FIFO 中包含 Felica 协议规定 的轮询过程执行后收到的第一条指令。Status2Reg 中的 TargetActivated 位置 1. 120 / 126 Rev 2.17 2023/11/13 Si512 17.3.12 SoftReset 该命令用于复位芯片。内部缓存器的配置数据保留不变，所有寄存器设为其 复位值。该命令完成后自动终止。 注意 SerialSpeedReg 被复位因此串行数据速率设置为 9.6kBd。 121 / 126 Rev 2.17 2023/11/13 Si512 18. 应用原理图 Si512 的典型电路连接图如下，可将互补天线接到 Si512 上。 VDD PVDD DVDD SVDD TVDD AVDD 6 NRSTPD MCU RX 2 3 9 12 15 C1 17 R2 VMID 16 Si512 7 8 19 20 DVSS PVSS AVSS TVSS 10,14 GND TX2 13 OSCIN 21 OSCOUT 22 C3 L2 C7 27.12MHz C10 GND GND 图 18.1 Si512 典型应用电路图 122 / 126 Rev 2.17 2023/11/13 C5 C4 C9 Y1 R1 GND L1 TX1 11 SIGIN SIGOUT AUX1 AUX2 C2 C6 C8 天线 Si512 19. 推荐工作环境 Si512 极限参数与推荐工作环境如下表： 表 19-1 参数 符号 最小值 最大值 单位 电源电压 VDD 2.3 4 V 工作温度 Tamb -40 +110 ℃ 表 19-2 参数 标志 模拟供电电压 VDDA TVDD 供电电压 VDD(TVDD) PVDD 供电电压 VDD(PVDD) SVDD 供电电压 VDD(SVDD) 环境温度 极限参数 Tamb 推荐工作环境 条件 最小值 AVDD=VDD(PVDD)=VDD(TVDD); VSSA=VSSD=VSS(PVSS)=VSS(TVSS)=0V VSSA=VSSD=VSS(PVSS)=VSS(TVSS)=0V QFN32 123 / 126 Rev 2.17 2023/11/13 典型值 最大值 2.3 3.3 3.6 V 2.3 3.3 3.6 V 2.3 3.3 3.6 V 2.3 3.3 3.6 V -40 - +110 单位 ℃ Si512 20. 封装信息 封装规格如下： 图 20.1 Si512 封装示意图 参数规格如下表（单位：mm）： 表 20-1 通用规格 符号 最小值 标准值 最大值 A 0.70 0.75 0.80 A1 0 0.02 0.05 A3 0.20REF b 0.23 0.25 0.28 D 4.90 5.00 5.10 E 4.90 5.00 5.10 D2 3.35 3.50 3.65 E2 3.35 3.50 3.65 e 0.48 0.50 0.53 K 0.20 - - L 0.35 0.40 0.45 R 0.09 - - c1 - 0.08 - 124 / 126 Rev 2.17 2023/11/13 Si512 c2 - 0.08 - 21. 版本信息 版本 修改日期 修改内容 V2.7 2021/12/03 修改联系方式 V2.8 2022/10/24 修改订单信息 V2.9 2022/11/01 修改 pdf 格式无引脚问题 V2.10 2022/11/02 调整格式 V2.11 2022/12/08 修改 0F_B 寄存器的 ACDEdge 位描述 V2.12 2023/01/13 修改寄存器名字 V2.13 2023/02/06 更新温度参数 V2.14 2023/02/21 更新 RCCfg1 的 mdelay 位描述 V2.15 2023/03/21 改正 29h 寄存器错误地址 V2.16 2023/04/26 改正 RegbankSelect 描述 V2.17 2023/11/13 部分格式优化 125 / 126 Rev 2.17 2023/11/13 Si512 22. 订单信息 封装标志 Si512 ABBCDEE Si512:芯片代码 A: 封装日期年代码，5 代表 2020 年 BB:加工发出周记，例如 42 代表是 A 年的第 42 周发出加工 C:封装工厂代码，为 A、HT、NJ 或 WA，也简写为 A、H、N 或 W D:测试工厂代码，为 A、Z、或 H EE:生产批次代码 表 22-1 订单信息表 订单代码 封装 包装 Si512-Sample 5×5mm 32-pin QFN Box/Tube 5 Si512 5×5mm 32-pin QFN Tape and reel 4K 126 / 126 Rev 2.17 2023/11/13 最小单位