CH367L

１ CH367 中文手册 PCIE 总线接口芯片 CH367 手册 版本：1B http://wch.cn 1、概述 CH367 是一个连接 PCI-Express 总线的通用接口芯片，支持 I/O 端口映射和扩展 ROM 以及中断。 CH367 将高速 PCIE 总线转换为简便易用的类似于 ISA 总线的 8 位主动并行接口，用于制作低成本的 基于 PCIE 总线的计算机板卡， 以及将原先基于 ISA 总线或者 PCI 总线的板卡升级到 PCIE 总线上。 PCIE 总线与其它主流总线相比，速度更快，实时性更好，可控性更佳，所以 CH367 适用于高速实时的 I/O 控制卡、通讯接口卡、数据采集卡等。下图为其一般应用框图。 D[7-0] A[7-0] IORD IOWR PCIE 总线 PCIE 信号 CH367 接口芯片 本地 8位 主动 并行 总线 INT# RSTO GPO*n GPI*n WAKIN# SPI/IIC 配置接口 辅助接口 2、特点 ● ● ● ● ● ● ● ● ● ● ● ● ● 基于 PCIE 总线提供 8 位主动并行总线。 支持 I/O 读写，自动分配 I/O 基址，支持长度达 232 字节的 I/O 端口。 读写脉冲的宽度从 30nS 到 450nS 可选，存取速度可达每秒 1MB。 支持电平中断或者边沿中断请求输入，支持中断共享。 支持闪存扩展 ROM 无硬盘引导，可以提供扩展 ROM 应用的子程序库 BRM。 提供高速的 3 线或者 4 线 SPI 串行主机接口。 提供两线串行主机接口，可以挂接类似 24C0X 的串口 EEPROM 器件用于存储非易失数据。 可以在 EEPROM 器件中设定 PCIE 板卡的设备标识（Vendor ID，Device ID，Class Code 等） 。 内置 2uS 至 8mS 的硬件计时单元，用于软件运行过程中作为延时参考。 驱动程序支持 Windows 98/ME/NT4.0/2000/XP/Vista/7+及 Linux，通过 DLL 提供应用层 API。 3.3V 电源电压，I/O 引脚支持 5V 耐压，支持低功耗睡眠模式。 支持 PCMCIA 之 ExpressCard 笔记本插卡。 LQFP-64 无铅封装，兼容 RoHS。 3、封装 ２ CH367 中文手册 封装形式 塑体宽度 7mm x 7mm LQFP-64 引脚间距 0.4mm 15.7mil 封装说明 超小 LQFP64 脚贴片 订货型号 CH367L 4、引脚 4.1. 电源线 引脚号 引脚名称 18,31,47,59 5,29,42 8,14 4,9,10,17,19,30,43,46,60 25,26,27,28 VCC33 VCC18 VCC18A GND NC. 类型 电源 电源 电源 电源 空脚 引脚说明 3.3V I/O 电源 1.8V 内核电源 1.8V 传输电源 公共接地端 禁止连接 4.2. PCIE 总线信号线 引脚号 3 6,7 12,13 16,15 2 引脚名称 PERST# PECKP/PECKN PERP/PERN PETP/PETN WAKE# 类型 输入 输入 PCIE 输入 PCIE 输出 开漏输出 引脚说明 系统复位信号线，低电平有效 系统参考时钟差分输入 PCIE 接收器差分信号输入 PCIE 发送器差分信号输出 总线唤醒输出，低电平有效，未用到则不连接 类型 三态输出 及输入 输出 输出 输出 输入 引脚说明 4.3. 本地端信号线 引脚号 引脚名称 34-41 D7～D0 55-48 45 44 24 A7～A0 IORD IOWR INT# 8 位双向数据信号线，内置上拉电阻 8 位地址信号线 I/O 端口的读选通，低电平脉冲有效 I/O 端口的写选通，低电平脉冲有效 中断请求输入，电平或者边沿有效，内置上拉电阻 ３ CH367 中文手册 4.4. 辅助信号线 引脚号 11 引脚名称 RREF 类型 输入 20 SCL 输出 21 SDA 22 23 61 33 32 56 57 58 64 62 63 1 SDX SCS SDI GPI1 GPI2 GPO0 GPO1 GPO RSTO WAKIN# FIXID# RSVD 开漏输出 及输入 三态双向 输出 输入 输入 输入 输出 输出 输出 输出 输入 输入 保留 引脚说明 系统参考电流输入，需要外接 12KΩ电阻到 GND 通用输出，SPI 时钟输出，外部配置芯片的时钟输出， 可以外接串行 EEPROM 配置芯片 24CXX 的 SCL 引脚 通用输出及输入，内置上拉电阻， 可以外接串行 EEPROM 配置芯片 24CXX 的 SDA 引脚 通用输出及输入，SPI 数据输出及输入，内置上拉电阻 通用输出，SPI 片选输出 通用输入，SPI 数据输入，内置上拉电阻 通用输入，内置上拉电阻 通用输入，内置上拉电阻 通用输出，默认为低电平 通用输出，默认为低电平 通用输出，默认为高电平 低电平有效的复位输出，通用输出 唤醒请求输入，低电平有效，未用到则必须接高电平 禁止自动加载识别信息输入，低电平有效，内置上拉 保留引脚，禁止连接 5、寄存器 5.1. 基本约定 5.1.1. 属性简写：R=完全只读，W=可读可写，S=只读但可以事先设定，….=省略号。 5.1.2. 数据的数制：如果以 H 结尾则为十六进制数，否则为二进制数。 5.1.3. 数值的通配符以及属性：r=保留（禁止使用） ，x=任意值，….=省略号。 5.2. PCIE 配置空间 地址 01H-00H 寄存器名称 VID 厂商标识：Vendor ID 寄存器属性 SSSS 03H-02H DID 设备标识：Device ID SSSS 05H-04H 07H-06H 08H 0BH-09H 0FH-0CH 13H-10H 2BH-14H 命令寄存器：Command 状态寄存器：Status 芯片版本：Revision ID 设备类代码：Class Code RRRRRWRWRWRRRWWW RRRRRRRRRRRRRRRR SS SSSSSS RRRRRRWW WWWWWWRR RRRR….RRRR 系统复位后默认值 1C00H 复位时 SDI 为高：5831H 复位时 SDI 为低：5830H 0000000000000000 000000000001x000 10H 100000H 00000000H 00000001H 0000….0000H SSSS 与 VID 相同 SSSS WWWWWWWWWWWWWWWW WRRRRRRRRRRRRRRW 与 DID 相同 0000000000000000 0000000000000000 2DH-2CH 2FH-2EH 33H-30H I/O 基址：I/O Base Address 子系统厂商标识： Subsystem Vendor ID 子系统标识：Subsystem ID 扩展 ROM 基址： ROM Base Address ４ CH367 中文手册 3BH-34H 3FH-3CH FFFH-40H 中断号和中断引脚等： Interrupt Line & Pin 保留 RRRR….RRRR RRRRRRRRRRRRRRRR RRRRRRRRWWWWWWWW （禁止使用） 0000….0060H 0000000000000000 0000000100000000 （禁止使用） 5.3. I/O 基址的寄存器 寄存器的实际地址为 I/O 基址加表中的偏移地址。 寄存器名称 简称 偏移地址 E7H-00H E8H E9H EAH EBH F0H-ECH F1H F7H-F2H F8H F9H FAH FBH FCH FDH FEH FFH 标准的本地 I/O 端口 通用输出寄存器 通用变量寄存器 通用输入寄存器 中断控制寄存器 保留 通用输出寄存器 2 保留 杂项控制和状态寄存器 保留 读写速度控制寄存器 保留 硬件循环计数寄存器 SPI 控制寄存器 SPI 数据寄存器 保留 IOXR GPOR GPVR GPIR INTCR GPOR2 MICSR SPDCR CNTR SPICR SPIDR 寄存器属性 系统复位后默认值 WW WWWRRWWW WWWWWWWW RRRRRRRR RRRWWWWR （禁止使用） WRRRRRWW （禁止使用） WRRRRWRW （禁止使用） RRWWWWWW （禁止使用） RR WWWRRRRR WW （禁止使用） 连接到 I/O 设备 000rr111 00001010 11r11111 rrr0000r xxH 1rrrrr00 xxH 1rrr10r1 xxH rr000111 xxH xxH 0000xxxx xxH xxH 5.4. 寄存器的位 寄存器名称 通用输出寄存器 GPOR （I/O 基址+0E8H 地址） 通用输入寄存器 GPIR （I/O 基址+0EAH 地址） 中断控制寄存器 INTCR （I/O 基址+0EBH 地址） 位址 位0 位1 位2 位5 位6 位7 位0 位1 位2 位3 位4 位6 位7 位1 属性 W W W W W W R R R R R R R W 位的使用说明(默认值) 设定 SDA 引脚的输出值(1) 设定 SCL 引脚的输出值(1) 设定 SCS 引脚的输出值(1) 使能支持被强制唤醒(0) 设定 SDX 引脚的数据方向(0) 设定 SDX 引脚的输出值(0) 输入 SDA 引脚的状态(1) 输入 GPI1 引脚的状态(1) 输入 GPI2 引脚的状态(1) 输入 INT#引脚的状态(1) 输入 WAKIN#引脚的状态(1) 输入 SDI 引脚的状态(1) 输入 SDX 引脚的状态(1) 全局中断使能(0) 位2 W INT#引脚中断输入的极性(0) 位3 位4 W W INT#引脚中断输入的类型(0) 中断请求重试使能(0) 位值=0 位值=1 低电平 高电平 低电平 高电平 低电平 高电平 不支持 支持 输入 输出 低电平 高电平 低电平 高电平 低电平 高电平 低电平 高电平 低电平 高电平 低电平 高电平 低电平 高电平 低电平 高电平 禁止中断 使能中断 低电平 高电平 上升沿 下降沿 电平 边沿 禁止重试 使能重试 ５ CH367 中文手册 通用输出寄存器 2 GPOR2 （I/O 基址+0F1H 地址） 杂项控制和状态寄存器 MICSR （I/O 基址+0F8H 地址） 读写速度控制寄存器 SPDCR （I/O 基址+0FAH 地址） SPI 控制寄存器 SPICR （I/O 基址+0FDH 地址） 位0 W 设定 GPO0 引脚的输出值(0) 低电平 高电平 位1 W 设定 GPO1 引脚的输出值(0) 低电平 高电平 位7 W 设定 GPO 引脚的输出值(1) 低电平 高电平 位0 W 设定 GPO 引脚的输出值(1) 低电平 高电平 位2 W 中断激活状态(0) 无中断 有中断 位3 R 输入 INT#引脚的状态(1) 低电平 高电平 位7 W 设定 RSTO 引脚的输出值(1) 低电平 高电平 含建立时间和保持时间的读写信号总宽度(0111)， 位0 步距为 30nS，0000～1111 对应 60nS～510nS， 位1 WWWW 该总宽度减去位 4 的建立时间，减去位 5 的保持时间， 位2 位3 得到读写脉冲净宽度，最小为 0nS，最大为 480nS 位4 W 数据和地址输出建立时间(0) 15nS 45nS 位5 W 数据和地址输出保持时间(0) 15nS 45nS 位0 硬件循环计数的高 4 位(XXXX)， RRRR ～位 3 与硬件循环计数寄存器 CNTR 合在一起共 12 位 位4 R SPI 传输正在进行状态(0) 空闲 正在传输 位5 W 选择 SPI 串行时钟频率(0) 31.3MHz 15.6MHz 位6 W 选择 SPI 数据输入引脚(0) SDX SDI 位7 W 使能读 SPIDR 后启动新传输(0) 读后空闲 读后启动 6、功能说明 6.1. 外部配置芯片 CH367 芯片会在每次开机或者 PCIE 总线复位后检查外部的 24CXX 配置芯片中的数据，如果连接 了配置芯片并且数据有效则自动加载到 CH367 芯片中替换默认的 PCIE 识别信息。 FIXID#引脚用于设定是否检查外部配置芯片，为低电平则不检查外部配置芯片，从而禁止自动加 载识别信息。 配置芯片 24CXX 是一种 4 脚或者 8 脚封装的非易失串行 EEPROM 存储器，除了向 CH367 提供配置 信息之外，还可以供应用程序自行保存一些其它参数。CH367 支持以下型号的 24CXX 芯片：24C01（A）、 24C02、24C04、24C08、24C16 等。 下表是配置芯片 24CXX 中的数据定义。 字节地址 简称 数据用途说明 默认值 00H 01H 03H-02H 05H-04H 07H-06H 08H 0BH-09H 0DH-0CH 0FH-0EH 1FH-10H 其它地址 SIG CFG RSVD VID DID RID CLS SVID SID RSVD APP 外部配置芯片有效标志，必须是 78H 配置参数 （保留单元） 厂商标识：Vendor ID 设备标识：Device ID 芯片版本：Revision ID 设备类代码：Class Code 子系统厂商标识：Subsystem Vendor ID 子系统标识：Subsystem ID （保留单元） 用户或应用程序自定义单元 78H 00H 0000H 自定义 自定义 自定义 100000H 自定义 自定义 00H 或 FFH 6.2. 空间映射 PC 机中包括三种空间：存储器空间、I/O 空间、配置空间。存储器空间主要包括内存、显存、扩 CH367 中文手册 ６ 展 ROM、设备缓冲区等，一般用于存放大量数据和进行数据块交换。I/O 空间主要包括设备的控制寄 存器和状态寄存器，一般用于控制和查询设备的工作状态以及少量数据的交换。配置空间主要用于向 系统提供设备自身的基本信息，并接受系统对设备全局状态的控制和查询。 为了避免地址冲突，PCIE 总线要求各个设备所占用的地址能够重定位。重定位是由设备的配置 空间的基址寄存器实现的，通常情况下，各个设备的基址寄存器总是被 BIOS 或者操作系统分配为不 同的基址，从而将各个设备分别映射到不同的地址范围。在需要时，应用程序也可以自行修改基址。 CH367 的 I/O 空间占用 256 字节，去掉 CH367 自用寄存器，还可以提供 232 字节给外部设备使用， 偏移地址是 00H～E7H，实际地址是 I/O 基址加上偏移地址。 6.3. 内部结构和信号线 上图是 CH367 内部的主要结构。CH367 对 PCIE 总线的各种信号进行译码后，产生内部数据总线 D31～D0、内部地址总线 A31～A0、读 I/O 端口信号、写 I/O 端口信号等。图中已经标明了各个信号 的传输方向。 结构图右侧的信号是指 CH367 提供给本地端的各个外部引脚。地址线 A7～A0 用于提供相对于基 址的偏移地址，数据总线 D7～D0 在读操作时用于输入数据，在写操作时用于输出数据。IORD 用于提 供 I/O 读选通脉冲信号，IOWR 用于提供 I/O 写选通脉冲信号，上述引脚的读写选通脉冲信号都是低 电平有效。CH367 提供的地址线、数据总线、读写选通信号线类似于 ISA 总线的信号线，所以非常适 合将 ISA 板卡升级到 PCIE 总线上。并且从图中可以看出，CH367 提供的读写选通信号已经在芯片内 部被片选控制，CH367 输出的读写选通信号只是在其基址映射范围内有效，所以外部设备不再需要片 选译码。 在 I/O 读写操作期间，CH367 的 A7～A0 输出 I/O 端口的偏移地址，提供给外部设备的有效偏移 地址范围是 00H～E7H，外部设备可以进一步对 A7～A0 进行译码产生二级片选信号。 6.4. 数据宽度 CH367 支持 PC 机程序以单字节为单位对 I/O 端口进行读写，CH367 的内部寄存器（位于 I/O 基址 +0E8H 及以上地址）总是支持 PC 机程序以单字节、双字节（字） 、四字节（双字）为单位存取。 执行双字节存取时，起始地址必须是基址范围内的任意字边界的地址（2 的倍数）；执行四字节 存取时，起始地址必须是基址范围内的任意双字边界的地址（4 的倍数） 。 CH367 中文手册 ７ 6.5. 硬件中断 CH367 支持电平或者边沿中断请求输入，由中断控制寄存器 INTCR 的位 3 选择，其极性由位 2 选 择，分别有四种：低电平有效、高电平有效、上升沿有效、下降沿有效。 在边沿中断方式下，当 INT#引脚检测到有效边沿输入后，CH367 的中断激活状态位（杂项控制 和状态寄存器 MICSR 的位 2）自动设置为 1，以记忆该边沿，同时向 PCIE 总线申请中断。进入中断服 务程序后，软件必须及时清除该中断激活状态位，以取消（结束）本次中断请求。 在电平中断方式下，当 INT#引脚检测到有效电平输入后，CH367 直接向 PCIE 总线申请中断。当 输入电平无效后，CH367 会向 PCIE 总线取消（结束）本次中断请求。如果在 CH367 向 PCIE 总线申请 中断后很快又取消中断请求，那么本次中断请求有可能会被 PC 机忽略。 如果 PC 机程序以软件方式将 CH367 的中断激活状态位设置为 1，也可以使 CH367 进入中断激活 状态，从而向 PCIE 总线申请中断。这样的软件中断与由 INT#引脚外部输入导致的硬件中断具有完全 相同的特性，可以用于测试 CH367 的中断功能。 标准的中断过程如下： ① 外部电路向 INT#引脚输出有效的中断请求信号。 ② CH367 通过 PCIE 总线向 PC 机申请中断（对于边沿中断，需要先记忆到中断激活状态位）。 ③ PC 机进入 CH367 的中断服务程序。 ④ 中断服务程序进行必要的中断处理，该步骤也可以在退出中断前再执行。 ⑤ 如果是电平中断，那么中断服务程序应该通知外部电路撤消中断请求。 ⑥ 如果是边沿中断，那么中断服务程序必须将中断激活状态位清除为 0。 ⑦ CH367 通过 PCIE 总线撤消了对 PC 机的中断请求。 ⑧ 中断处理完毕，PC 机退出 CH367 的中断服务程序。 6.6. 示例说明 基于 CH367 设计一块类似于打印口的 PCIE 板卡。设计约定板卡的 I/O 偏移地址 00H 是数据端口， 偏移地址 01H 是状态端口，偏移地址 02H 是控制端口。当插入 PC 机后，该板卡可能被分配一个 I/O 基址 9500H，则数据端口的实际 I/O 地址是 9500H，状态端口的 I/O 地址是 9501H，控制端口的 I/O 地址是 9502H。区分各个端口是对 CH367 的 A7～A0 进行地址译码实现的，如果不需要其它端口，也 可以只对 A1～A0 进行简化译码。 如果将两块完全相同的上述板卡插入 PC 机，则第二块板卡也会被系统自动分配一个 I/O 基址， 但一定不会与第一块板卡的 I/O 基址相同。如果第二块板卡的 I/O 基址是 C700H，则第二块板卡的控 制端口的实际 I/O 地址是 C702H，从而使得两块完全相同的 PCIE 板卡分别具有不同的 I/O 端口地址， 避免了 I/O 地址冲突。 板卡设计者和相关的应用程序事先知道各个端口的偏移地址，但是无法事先知道板卡的 I/O 基 址，所以应用程序在对 PCIE 板卡进行 I/O 操作前，需要通过板卡的配置空间的 I/O 基址寄存器了解 当前板卡的 I/O 基址，再由 I/O 基址加上各个端口的偏移地址计算出各个端口的实际 I/O 地址，最后 根据实际 I/O 地址对各个端口进行 I/O 操作。 以下是相应的读写过程示例。 ① 向控制端口写出数据 5AH，对应 C 语言程序“outportb(IoBase+2,0x5A)” ，此处变量 IoBase 等于系统自动分配的实际基地址 0x9500。执行后 CH367 的地址线 A7～A0 输出控制端口的偏 移地址 02H（地址 9502 被分解为基址 9500H 和偏移地址 02H，CH367 只输出偏移地址，不输 出基址） ，CH367 的数据线 D7～D0 输出 5AH，同时 IOWR 输出一个低电平脉冲，脉冲宽度由 CH367 的读写速度控制寄存器事先设定，默认是 240nS。 ② 从数据端口和状态端口读入数据，对应 C 语言程序“inport(IoBase+0)” ，返回结果的低字 节是从数据端口读取的数据，高字节是从状态端口读取的数据。执行后 CH367 的地址线 A7～ A0 首先输出数据端口的偏移地址 00H，同时 IORD 输出第一个低电平脉冲，外部设备应该将 数据输出到数据总线 D7～D0 上； 然后 CH367 的地址线 A7～A0 输出状态端口的偏移地址 01H， 同时 IORD 输出第二个低电平脉冲，外部设备应该将状态输出到数据总线 D7～D0 上。 ８ CH367 中文手册 6.7. 其它应用说明 CH367 芯片的 RSTO 引脚为复位输出，低电平有效。在系统复位期间，RSTO 引脚输出低电平；在 完成 SPI 接口 FlashROM 配置信息加载后，RSTO 输出高电平；然后再进行 IIC 接口 EEPROM 配置信息 加载；最后 CH367 芯片进入正常工作状态，RSTO 引脚切换为通用输出引脚。 CH367 芯片的 GPO 引脚为通用输出。在系统复位期间，GPO 引脚输出高电平；同时检查通用输入 引脚 GPI1 的状态，在复位完成、进行 SPI 接口 FlashROM 配置信息加载前，GPO 引脚根据 GPI1 的状 态重新设定，复位时 GPI1 为高则 GPO 保持为高电平，复位时 GPI1 为低则 GPO 切换为低电平；最后 CH367 芯片进入正常工作状态，GPO 引脚作为普通的通用输出引脚。 CH367 提供了宽度为 12 位的硬件计时单元（SPICR[3:0]+CNTR） ，以 PCIE 总线主频的 204.8 分频 为计时输入，对于 PCIE 总线的标准 100MHz 主频，硬件循环计数寄存器每隔 2.048uS 增加一个计数， 从 000H 计数到 0FFFH 再循环到 000H 共需要 8388.608uS。通过比较前后两次读取的计数的差值，可 以计算出实际延时，用来代替误差较大的计算机软件指令循环。 CH367 芯片的输出引脚都是 3.3V LVCMOS 电平，兼容 5V TTL 电平，输入引脚除 PCIE 信号引脚和 WAKIN#引脚之外，都能够承受 5V 耐压，兼容 5V CMOS 电平、3.3V LVCMOS 和 5V TTL 及 LVTTL 电平。 7、参数 7.1. 绝对最大值（临界或者超过绝对最大值将可能导致芯片工作不正常甚至损坏） 名称 参数说明 最小值 最大值 单位 TA TS VCC33 VCC18 VCC18A VIO VIO5 工作时的环境温度 储存时的环境温度 I/O 电源电压（VCC33 接电源，GND 接地） 内核电源电压（VCC18 接电源，GND 接地） 传输电源电压（VCC18A 接电源，GND 接地） PCIE 信号和 WAKIN#输入或者输出引脚上的电压 其它输入或者输出引脚上的电压 -40 -55 -0.4 85 125 4.2 ℃ ℃ V -0.4 2.3 V -0.4 -0.4 VCC33+0.4 5.4V V V 7.2. 电气参数（测试条件：TA=25℃，VCC33=3.3V，不包括连接 PCIE 总线的引脚） 名称 参数说明 最小值 VCC33 I/O 电源电压 3.0 VCC18 内核电源电压 1.65 VCC18A 传输电源电压 ICC 工作时的总电源电流（主要在 VCC18/A） VIL 低电平输入电压 0 VIH 高电平输入电压 2.0 VOL4 SDA 引脚低电平输出电压（4mA 吸入电流） VOL 其它引脚低电平输出电压（6mA 吸入电流） VOH 高电平输出电压（4mA 输出电流） VCC33-0.4 IIN 无上拉的输入端的输入电流 IUP 带上拉的输入端的输入电流 20 7.3. 时序参数（测试条件：TA=25℃，VCC33=3.3V，参考附图） 典型值 3.3 最大值 3.6 单位 V 1.8 1.95 V 200 260 0.7 VCC33 0.4 0.4 mA V V V V V uA uA 40 10 100 ９ CH367 中文手册 名称 FCLK FSCL2 FSCL3 TINTEG 参数说明 CLK 输入频率（PCIE 总线的主频） 两线接口自动加载时 SCL 输出频率 三线接口自动加载时 SCL 输出频率 有效边沿中断的最小脉冲宽度 最小值 0 TEN IORD、IOWR 读或写选通的低电平脉冲宽度 30 TENS IORD、IOWR 连续选通的高电平间隔宽度 90 TAS 地址 A7～A0 输出建立时间 12 TAH 地址 A7～A0 输出保持时间 12 TDS 数据 D7～D0 输出建立时间 12 TDH 数据 D7～D0 输出保持时间 12 TIS TIH TSS TSH TNS TN TCH TCL TDS TDH TOX 数据 D7～D0 输入建立时间 数据 D7～D0 输入保持时间 SCK 上升沿之前 SCS 有效的建立时间 SCK 上升沿之后 SCS 有效的保持时间 SCK 上升沿之前 SCS 无效的建立时间 SCS 无效时间（SPI 操作间隔时间） SCK 时钟的高电平时间 SCK 时钟的低电平时间 SCK 上升沿之前 SDX/SDI 输入的建立时间 SCK 上升沿之后 SDX/SDI 输入的保持时间 SCK 下降沿到 SDX 输出有效或者改变 10 0 11 11 10 110 13 13 5 0 0 8、应用 典型值 100 244 31 最大值 105 260 35 单位 MHz KHz MHz nS 可选择 30～480 480 nS 5 nS 可选择 15 或 45 可选择 15 或 45 可选择 15 或 45 可选择 15 或 45 nS nS nS nS 16 或 32 16 或 32 16 或 32 16 或 32 2 5 nS nS nS nS nS nS nS nS nS nS nS CH367 中文手册 １０ 8.1. 连接 PCIE 总线（下图） 这是 CH367 芯片与 PCIE 总线连接的基本电路。 图中电容用于电源退耦，容量为 10uF 的电容是钽电容，容量为 0.1uF 的电容是独石或者高频瓷 片电容，分别就近并联在 CH367 的电源引脚上。LDO 降压器 U2 须支持 200mA 电流，也可改用 DC/DC。 如果未用到唤醒功能，那么可以去掉 R3，将 WAKE#引脚悬空，但 WAKIN#引脚仍然要接高电平。 CH367 属于高频电路，在设计 PCB 板时请参考 PCIE 总线规范，或者参考 PCIE_PCB.PDF 文档。 8.2. 连接配置芯片（下图） CH367 支持外部 EEPROM 配置芯片 24CXX，用于提供 VID/DID 等 PCIE 板卡的识别信息。 8.3. I/O 端口应用（下图） 读选通/使能 IORD 和写选通/使能 IOWR 控制 74LS139 的译码使能，74LS139 将地址译码输出 2 路 读控制和 2 路写控制，经过 74LS245 输入缓冲和 74LS374 锁存输出，获得 2 组每组 8 位缓冲输入和 2 组每组 8 位锁存输出。例如，CH367 的 I/O 基址被设定为 5A00H，则读取 5A00H 端口就是读取第一组 缓冲输入，写入 5A01H 端口就是写入第二组锁存输出。 上述电路可以用一片 CH351 代替，实现 32 个双向 GPIO 扩展，参考 CH351DS3 手册。 通用输出引脚 GPO0、GPO1、GPO 和 RSTO 以及未用到的 SCS 都可以作为控制输出，GPO0 和 GPO1 CH367 中文手册 １１ 在系统复位后默认为低电平，GPO 在复位期间为高电平，在复位后则由 GPI1 输入状态设定。 CH367 输出引脚的驱动电流大于 5mA，可以在串接限流电阻后直接驱动 LED 显示。CH367 提供了 8 根地址线 A7～A0 用于 I/O 地址译码，有效偏移地址范围是 0EFH～00H，长度不超过 232 字节，一般 情况下，外部电路可以无需片选线或者直接强制片选。 基于 CH367 的通用驱动程序 WDM 和动态链接库 DLL，上述操作的 C 语言程序是： UCHAR mByte; // 数据单元，用于保存从 I/O 端口中读出的数据或者准备写入 I/O 的数据 mPCH367_IO_REG mIoBase; // I/O 端口基址，实际数据单元的地址等于基址加上偏移地址 CH367GetIoBaseAddr( &mIoBase ); // 获取 I/O 端口的基址，这是可选操作，不必执行， // 如果不获取 I/O 基址则可以在 I/O 操作中只指定偏移地址，相当于 I/O 基址为 0， // 在调用 CH367 的 DLL 后，DLL 会自动将偏移地址加上基址再进行 I/O 操作， // 存储器与此类似，如果存储器操作中只指定偏移地址，则 DLL 会自动加上存储器基址 CH367ReadIoByte( & mIoBase -> mCH367_IOXR[0x00], &mByte ); // 上述操作从 I/O 端口的 00H 偏移地址读取一个字节的数据，即读入第一组缓冲输入 CH367WriteIoByte( & mIoBase -> mCH367_IOXR[0x01], 0x47 ); // 上述操作将数据 47H 写到 I/O 端口的 01H 偏移地址，即作为第二组锁存输出 CH367WriteIoByte( & mIoBase -> mCH367_GPOR2, 0x02 ); // 设置 GPO0 为低电平，GPO1 为高电平，GPO 为低电平 在 DOS 下或者没有操作系统的 PC 机中，上述操作的汇编程序是： MOV AX,0B109H ;以字为单位读取 PCIE 配置空间 MOV BX,CH367_PCIE_BUS_DEV_ADDR ;CH367 板卡的 PCIE 地址，即总线/设备/功能号 MOV DI,0010H ;I/O 端口基址寄存器的偏移地址 PC_BASE_ADDR0 INT 1AH ;读取 I/O 端口的基址，由计算机初始化时自动设置 AND CX,0FFFEH ;获得 I/O 端口的基址，最低位为指示位，要屏蔽掉 MOV BX,CX ;该值为 I/O 端口的基址 LEA DX,[BX].CH367_IOXR[0] ;第一组缓冲输入的 I/O 端口地址，I/O 基址加 0 IN AL,DX ;读取 74LS245 缓冲输入的数据 LEA DX,[BX].CH367_IOXR[1] ;第二组锁存输出的 I/O 端口地址，I/O 基址加 1 MOV AL,47H OUT DX,AL ;将数据 47H 写入 74LS374 锁存输出寄存器 LEA DX,[BX].CH367_GPOR2 ;通用输出寄存器 2 的 I/O 端口地址，在 CH367 内部 IN AL,DX ;为了保持其余引脚的状态，先读取原 GPO 引脚状态 OR AL,02H ;仅将 GPO1 置为高电平，而其余引脚保持不变 AND AL,0FEH ;仅将 GPO0 置为低电平，而其余引脚保持不变 OUT DX,AL ;将新的 GPO 写入通用输出寄存器 2 CH367 中文手册 １２ 8.4. 连接单片机等 PC 机通过 CH367 与单片机或者 DSP 进行双向数据传输，可以使用四种方式：一是使用双口 SRAM， 让 CH367 和单片机能够读写同一块存储器，以大数据块为单位进行双向数据交换；二是使用双向缓冲 接口芯片 CH421，分别为 CH367 写单片机和单片机写 CH367 提供 64 字节的缓冲区，以 64 字节的数据 块为单位进行双向数据交换；三是使用 CH367 的 SPI 主机接口或者 CH382 的异步串口以字节为单位进 行数据交换，不需要增加额外的硬件成本。